(57)【要約】  圧電トランスを駆動するフルブリッジ回路のスイッチング損失を低減した圧電トランスの駆動回路を提供する。  ４個のＦＥＴ（電界効果トランジスタ）Ｑ１〜Ｑ４によって構成されたフルブリッジ回路１と、そのドライブ回路２、フルブリッジ回路１から出力された矩形波を正弦波に変換するフィルタ回路３及びこのフィルタ回路３に接続された１個あるいは複数個の圧電トランス４を備える。各圧電トランス４の２次端子にバックライトとなる冷陰極管５を接続する。フィルタ回路３には、フルブリッジ負荷の電流位相調整用のインダクタンスＬ１を、フルブリッジ１の出力または圧電トランス４と並列に接続する。フルブリッジ回路１の負荷インピーダンスは誘導性となって、フルブリッジ回路１の出力電流位相は「遅れ位相」となるため、貫通電流が流れることがない。
2008056435.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧源に接続された複数のＦＥＴから成るスイッチング回路の出力を圧電トランスに印加し、この圧電トランスの出力によって負荷を動作させる圧電トランスの駆動回路において、
前記スイッチング回路または圧電トランスと並列にインダクタンスを挿入し、このインダクタンスによってスイッチング回路の負荷インピーダンスを誘導性としたことを特徴とする圧電トランスの駆動回路。
【請求項２】
前記スイッチング回路が、フルブリッジ回路である請求項１に記載の圧電トランスの駆動回路。
【請求項３】
前記スイッチング回路と圧電トランスとの間に、スイッチング回路から出力された矩形波の高調波成分を略正弦波に整形するフィルタ回路を設け、このフィルタ回路部分に、前記スイッチング回路または圧電トランスと並列にインダクタンスを挿入したことを特徴とする請求項１に記載の圧電トランスの駆動回路。
【請求項４】
前記フィルタ回路が、少なくともスイッチング回路からの高調波成分の出力波形の整形に使用する周波数帯域においては、入力インピーダンスの角度θ＞０となるような前記インダクタンスが挿入されていることを特徴とする請求項３に記載の圧電トランスの駆動回路。
【請求項５】
前記スイッチング回路が、複数のＦＥＴの切替時にデットタイムを有し、デットタイム以前にＯＮ状態にあるＦＥＴを、デットタイムを挟んでＯＦＦ状態に切り替えるものであって、
前記デットタイムの間、ＯＦＦ状態にある前記ＦＥＴのボディダイオードに順方向電流を流さないことを特徴とする請求項１に記載の圧電トランスの駆動回路。
【請求項６】
前記複数のＦＥＴのうち、デットタイムにおいてＯＦＦとなっている他のＦＥＴのボディダイオードに電流を流すことにより、デットタイム以前にＯＮ状態にあり、デットタイムを挟んでＯＦＦ状態となる前記ＦＥＴを回避した経路で電流を流すことを特徴とする請求項５に記載の圧電トランスの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パソコンのディスプレイや液晶テレビのバックライトインバータとして使用される圧電トランスの駆動回路に関するものであって、特に、圧電トランスを駆動するフルブリッジ回路のスイッチング損失を低減した圧電トランスの駆動回路に係る。
【背景技術】
【０００２】
ノートパソコン用などのバックライトインバータとして使用されている圧電インバータは、圧電トランスの周波数特性(共振特性)を利用して、駆動周波数を可変とすることにより、その出力電流を制御することができる。従って、入力電圧が変化した場合も、駆動周波数を可変とすることにより、入力変動を吸収して、出力電流を一定に保つことが可能である。【０００３】
しかしながら、圧電トランスの変換効率は、共振点近傍の特定の領域で効率最大となり、その領域から外れると徐々に変換効率が低下するため、入力電圧が変化すると、それに伴い周波数も変化し、圧電トランスの最高効率を得る周波数範囲から外れてしまい、ひいてはインバータの効率が低下する。従って、圧電トランスを使用したバックライトインバータにおいては、入力電圧の変化を圧電トランスの前段で制御し、一定の電圧を圧電トランスに入力することが必要となる。【０００４】
このような要請に伴い、特許文献１や特許文献２に示すようなインバータ回路が提案されている。この従来技術は、一対のスイッチを有するフルブリッジ回路(全波ブリッジ回路)のデューティーを制御することでその出力電圧を可変とし、入力電圧が変化しても圧電トランスに印加される電圧を一定に保つものである。【０００５】
このようなフルブリッジ回路を使用した圧電トランスの駆動回路は、図４に示すように、４個のＦＥＴ（電界効果トランジスタ）Ｑ１〜Ｑ４（以下、Ｑ１〜Ｑ４と略す）によって構成されたフルブリッジ回路１と、そのドライブ回路２、フルブリッジ回路１から出力された矩形波を正弦波に変換するフィルタ回路３及びこのフィルタ回路３に接続された１個あるいは複数個の圧電トランス４によって構成され、各圧電トランス４の２次端子にバックライトとなる冷陰極管５が接続されている。なお、フルブリッジ回路１は、図示しない入力電圧源に接続されている。【０００６】
図５は、一例として出力電圧を＋−４００Ｖとした場合に、前記ドライブ回路２が駆動する各Ｑ１〜Ｑ４のＯＮ／ＯＦＦ状態と出力電圧波形との関係を示す図である。この図５から明らかなように、Ｑ１，Ｑ４がＯＮの場合に＋４００Ｖ、Ｑ３，Ｑ４がＯＮの場合に０Ｖ、Ｑ２，Ｑ３がＯＮの場合に−４００Ｖが出力される。【０００７】
また、このフルブリッジ回路１には、前記各ＦＥＴのＯＮ／ＯＦＦが切り替わるタイミングで、一瞬だけ両方のＦＥＴがＯＮになってしまう（Ｑ１とＱ３の同時ＯＮまたはＱ２とＱ４の同時ＯＮ）のを防止するためにデットタイムを持たせてあり、切替の前後が共にＯＮとなるＦＥＴ以外は全てＯＦＦとなるように制御している。【０００８】
また、特許文献２においては、各ＦＥＴのゲートに、第１及び第２の抵抗とダイオードとから成る同時オン阻止手段を設けることで、前記デットタイムと同様な機能を持たせることも提案されている。【０００９】
【特許文献１】特開２００２−２３３１５８号公報
【特許文献２】特開２００３−１６４１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前記のようなデットタイムを設けた従来技術や、特許文献２のように同時オン阻止手段を設けた従来技術では、各ＦＥＴに寄生するボディダイオードによって生ずる貫通電流を阻止することはできず、これによるスイッチング損失が生ずることは避けられなかった。以下、このボディダイオードに起因する貫通電流の問題について、詳述する。【００１１】
一般に、ＦＥＴには、その構造上ソースからドレインに流れる方向、つまりソースとアノード、ドレインとカソードを接続した形で、ダイオードが並列に接続されている。このダイオードは、寄生ダイオードとかボディダイオードとか呼ばれ、このダイオードがあるため電流をドレインからソース方向に流したり、止めたりする形のスイッチング素子としてＦＥＴは使用される。【００１２】
このボディダイオードには、その特性上、ＦＥＴのゲート電圧を０ＶとしてＦＥＴをＯＦＦとした場合に、そのリカバリー時間△ｔの間、逆バイアス電流が流れる。そのため、フルブリッジ回路を構成するＦＥＴにおいて、スイッチング動作の切替時に貫通電流が流れ、スイッチング損失を増加させる原因となる。【００１３】
この点を図６によって具体的に説明する。この図６は、前記図５において、出力電圧が０Ｖの状態３からデットタイムの状態４を介して−４００Ｖの状態５に変化する場合のＱ１〜Ｑ４の導通状態を示す。なお、この場合、フルブリッジの負荷６は、容量性であると仮定する。【００１４】
図６の左側に示す状態４において、各ＦＥＴの状態３からの変化は、Ｑ１はＯＦＦ→ＯＦＦ、Ｑ２はＯＦＦ→ＯＦＦ、Ｑ３はＯＮ、Ｑ４はＯＮ→ＯＦＦであり、Ｑ４のボディダイオードＤ４が導通しているため、ボディダイオードＤ４→フルブリッジの負荷６→Ｑ３の循環電流が流れる。【００１５】
このデットタイムの状態４から−４００Ｖの状態５に移行すると、状態５でＯＮとなるべきＱ２がＯＦＦ→ＯＮに移行する直前（状態４）において、Ｑ４のボディダイオードＤ４が導通しているため、そのリカバリー時間△ｔの間、ボディダイオードＤ４は逆バイアス電流による導通状態となる。【００１６】
その結果、Ｑ２がＯＮとなった状態５の初期において、図６の右側の点線に示すように、Ｑ２→ボディダイオードＤ４という貫通電流が流れ、一方、フルブリッジの負荷６には、Ｑ２→フルブリッジの負荷６→Ｑ３のルートで−４００Ｖが印加される。このとき、負荷に流れる電流は、負荷に印加された電圧と同じ極性に流れる。負荷インピーダンスが容量性のため電流が電圧より進み位相となるためである。【００１７】
この現象は、ボディダイオードＤ４のリカバリー時間の間継続することから、その間スイッチの切替が行われないことになり、スイッチ損失の原因となる。この現象は、図６のＱ４についてのみ発生するものではなく、他のＦＥＴにおいても同様に発生する。【００１８】
Ｑ１，Ｑ２について、そのＯＦＦ→ＯＮへの移行時に貫通電流の発生する条件は、貫通する可能性のあるＦＥＴのダイオードに順方向に電流の流れている場合である。換言すれば、ＯＮする直前に負荷に流れる電流がそのＦＥＴにとっての順電流（負荷への印加電圧と流れる電流の向きが同じ正方向）であるとき、すなわち、フルブリッジの出力電圧より負荷に流れる電流が進み位相のとき、貫通電流が発生する。また、Ｑ３，Ｑ４についても、同様のことが言える。【００１９】
更に、この貫通電流の発生と、電圧・電流の方向及びフルブリッジ回路のデューティーとの関係を、Ｑ１，Ｑ２の場合を示す図７と、Ｑ３，Ｑ４を示す図８によって、具体的に説明する。【００２０】
すなわち、図７及び図８は、フルブリッジ回路１のデューティーＤ＝１−２φ／π、フルブリッジ回路１のインピーダンスの角度＝θとした場合のフルブリッジ回路１の出力電圧と負荷に流れる電流の基本波成分の関係を示すものである。【００２１】
Ｑ１，Ｑ２の場合を示す図７において、電圧と電流の方向が(a) のときに、貫通電流が流れない条件は、
π／２＋φ≦π／２＋θ……（１）式
であり、また、Ｄ＝１−２φ／πであるからφ＝π（１−Ｄ）／２、これを（１）式に代入してデューティーＤとθの関係をみると次の通りである。
Ｄ≧−２θ／π＋１【００２２】
このデューティーＤと負荷インピーダンスθの関係をグラフ化して示したものが図９であり、図中ＯＫと記載した領域については貫通電流が流れない。この図９から判るように、負荷インピーダンスの角度θ＜０の場合には、常に貫通電流が流れる可能性がある。【００２３】
一方、Ｑ３，Ｑ４の場合を示す図８において、電圧と電流の方向が(b) のときに、貫通電流が流れない条件は、
π／２−φ≦π／２＋θ……（２）式
であり、また、Ｄ＝１−２φ／πであるからφ＝π（１−Ｄ）／２、これを（２）式に代入してデューティーＤとθの関係をみると次の通りである。
Ｄ≦−２θ／π＋１【００２４】
このデューティーＤと負荷インピーダンスθの関係をグラフ化して示したものが図１０であり、図中ＯＫと記載した領域については貫通電流が流れない。この図１０から判るように、負荷インピーダンスが誘導性（θ≧０）の場合は、デューティーがどの値でも貫通電流は流れないが、負荷インピーダンスが容量性（θ＜０）のときは、デューティーに制約が生じる。【００２５】
一例として、最大デューティーＤ＝０．８とすると、負荷インピーダンスの角度θは、＋９０ｄｅｇ≧θ＞−２０ｄｅｇ
であれば、貫通電流が流れない。【００２６】
図１１に、この貫通電流の有無によって、フルブリッジ回路１の出力電流の変化を示す。前記図９及び図１０においてＯＫと示した貫通電流のない領域においては、図１１の(a) に示すように、電圧と逆極性に電流が流れているのに対して、貫通電流の限界条件である図１１の(b) を越えて、貫通電流が生じた領域においては、図１１の(c) のように電圧と同じ極性に電流が流れることになる。このことは、電流が進み位相で、負荷が容量性であるため、ボディーダイオードに順電流が流れ、結果として、貫通電流が流れることを意味する。【００２７】
以上述べたように、負荷インピーダンスの角度θ≧０で負荷が誘導性の場合には、Ｑ１，Ｑ２及びＱ３，Ｑ４のいずれにおいても、貫通電流が流れないが、負荷が容量性の場合には、貫通電流の発生が避けられなかった。【００２８】
本発明は前記のような従来技術の問題点を解決するために提案されたものであって、その目的は、ＦＥＴのＯＮ／ＯＦＦ切替時においてそのボディダイオードに逆バイアス電流が流れないようにして、貫通電流に起因するスイッチング損失の低減を可能とした圧電トランスの駆動回路を提供するものである。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本発明は、入力電圧源に接続された複数のＦＥＴから成るスイッチング回路の出力を圧電トランスに印加し、この圧電トランスの出力によって負荷を動作させる圧電トランスの駆動回路において、前記スイッチング回路または圧電トランスと並列にインダクタンスを挿入し、このインダクタンスによってスイッチング回路の負荷インピーダンスを誘導性としたことを特徴とする。この場合、スイッチング回路としては、フルブリッジ回路が使用できる。【００３０】
また、本発明の他の態様は、前記スイッチング回路と圧電トランスとの間に、スイッチング回路から出力された矩形波の高調波成分を略正弦波に整形するフィルタ回路を設け、このフィルタ回路部分に、前記スイッチング回路または圧電トランスと並列にインダクタンスを挿入したことを特徴とする。【００３１】
この場合、前記フィルタ回路が、少なくともスイッチング回路からの高調波成分の出力波形の整形に使用する周波数帯域においては、入力インピーダンスの角度θ＞０となるような前記インダクタンスが挿入されていることが望ましい。【００３２】
前記のような構成を有する本発明の圧電トランスの駆動回路では、圧電トランスの入力側にインダクタンスを挿入することにより、フルブリッジ回路の負荷インピーダンスを誘導性として、フルブリッジ負荷の電流位相を「遅れ位相」とすることができる。その結果、進み位相の際に生じる貫通電流の発生を防止できる。
【発明の効果】
【００３３】
本発明によれば、圧電トランスの入力側にインダクタンスを挿入するという簡単な構成により、ＦＥＴのボディダイオードに流れる逆バイアス電流に起因する貫通電流の発生を防止して、ＦＥＴのスイッチング損失を低減することが可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態の構成を示すブロック図。
【図２】第１実施形態と従来技術におけるローパスフィルタの特性を示すグラフ。
【図３】第１実施形態において、出力電圧が０Ｖの状態３からデットタイムの状態４を介して−４００Ｖの状態５に変化する場合のＱ１〜Ｑ４の導通状態を示す回路図。
【図４】従来技術のフォーマットの駆動回路の一例を示すブロック図。
【図５】従来技術における各ＦＥＴのＯＮ／ＯＦＦ状態とフルブリッジ回路の出力電圧の関係を示すグラフ。
【図６】従来技術において、出力電圧が０Ｖの状態３からデットタイムの状態４を介して−４００Ｖの状態５に変化する場合のＱ１〜Ｑ４の導通状態を示す回路図。
【図７】Ｑ１，Ｑ２に貫通電流が流れない条件を説明する電圧と負荷インピーダンスの角度を示すグラフ。
【図８】Ｑ３，Ｑ４に貫通電流が流れない条件を説明する電圧と負荷インピーダンスの角度を示すグラフ。
【図９】Ｑ１，Ｑ２に貫通電流が流れないデューティーと負荷インピーダンスの角度の関係を示すグラフ。
【図１０】Ｑ３，Ｑ４に貫通電流が流れないデューティーと負荷インピーダンスの角度の関係を示すグラフ。
【図１１】貫通電流の有無によるフルブリッジ回路の出力電流の変化を示すグラフ。
【符号の説明】
【００３５】
１…フルブリッジ回路
２…ドライブ回路
３…フィルタ回路
４…圧電トランス
５…冷陰極管
６…フルブリッジの負荷
Ｌ１…インダクタンス
【発明を実施するための最良の形態】
【００３６】
（１）第１実施形態
以下、本発明の第１実施形態を図１に従って具体的に説明する。なお、図１において、前記図４に示した部分と同一の構成については、同一の符号を付し、説明は省略する。【００３７】
図１のフルブリッジ回路１の出力側に接続されたフィルタ回路３は、その等価回路に示すように、コンデンサＣ、インダクタンスＬ及び負荷Ｒからなる共振回路を有するローパスフィルタによって構成されている。この場合、コンデンサＣは圧電トランス４の１次側容量により、インダクタンスＬは外付けのものから成る。【００３８】
本実施形態において、このフィルタ回路３として、等価回路の(a) または(b) に示すように、フルブリッジ負荷の電流位相調整用のインダクタンスＬ１が、フルブリッジ回路１の出力または圧電トランス４と並列に接続されている。【００３９】
このような構成を有するフィルタ回路３の作用は次の通りである。まず、電流位相調整用のインダクタンスＬ１を持たない従来のローパスフィルタの等価回路は、(c) の通りであって、この伝送特性と周波数特性は図２の(a) に示すとおりである。【００４０】
この従来のローパスフィルタでは、圧電トランス４に印加する高調波成分の減衰帯域として使用する周波数帯域では、入力インピーダンスの角度は−９０°に近く、フルブリッジ回路１の負荷インピーダンスは容量性の負荷であるといえる。この従来技術のようにフルブリッジ回路１の負荷インピーダンスが容量性の場合、フルブリッジ回路１の出力電流位相は「進み位相」となる。【００４１】
一方、本実施形態のように、フルブリッジ出力または圧電トランス４にインダクタンスＬ１を並列に接続したローパスフィルタの特性は、図２の(b) に示すように、その使用する周波数帯域においては、入力インピーダンスの角度が＋９０°に近くなり、フルブリッジ回路１の負荷インピーダンスは誘導性となって、フルブリッジ回路１の出力電流位相は「遅れ位相」となる。【００４２】
このようにして、デットタイムの間、ＯＦＦとなったＦＥＴに電流が流れない状態における電流経路を図３により説明する。この図３は、前記図６の貫通電流が流れる状態４及び５に対応するものである。【００４３】
この図３において、Ｑ４は、０Ｖであった状態３からデットタイムである状態４に移行した場合に、起因する出力電流が遅れ位相となる影響で、そのボディダイオードＤ４は順方向に導通することがない。そのため、電流は、Ｑ３→フルブリッジの負荷６→ＯＦＦ状態にあるＱ２のボディダイオードＤ２（順方向電流）の順序で流れる。【００４４】
デットタイムが過ぎ、状態５に移行すると、もともと導通していたボディダイオードＤ２の端子間がＱ２によりＯＮになるので、電流の経路は変化することなく、Ｑ３→フルブリッジの負荷６→ＯＮ状態にあるＱ２の順序で流れ、フルブリッジの負荷６には電圧と逆極性に電流が流れる。このように、本実施形態によれば、スイッチングが無理なく行われるので、スイッチング損失を低減できる。【００４５】
（２）他の実施形態
本発明は、前記第１実施形態の構成に限定されるものではなく、ＯＮからＯＦＦに移行したＦＥＴのボディダイオードに対して、デットタイムの間、電流が流れることを制限することのできるものであれば、他の構成を採用することが可能である。【００４６】
すなわち、第１実施形態では、フルブリッジ回路１の後段に設けたフィルタ回路３にインダクタンスＬ１を挿入することで、負荷を誘導性としたが、フィルタ回路３とは全く別にインダクタンスをフルブリッジ回路の出力側に設けても良い。【００４７】
また、第１実施形態はフルブリッジ回路を対象とするものであるが、本発明は、ハーブブリッジ回路その他のスイッチング回路を使用した圧電インバータの駆動回路において、ＦＥＴのボディダイオードに起因して貫通電流が発生する場合にも適用可能である。
【図１】
2008056435.tif 000003
【図２】
2008056435.tif 000004
【図３】
2008056435.tif 000005
【図４】
2008056435.tif 000006
【図５】
2008056435.tif 000007
【図６】
2008056435.tif 000008
【図７】
2008056435.tif 000009
【図８】
2008056435.tif 000010
【図９】
2008056435.tif 000011
【図１０】
2008056435.tif 000012
【図１１】
2008056435.tif 000013
【国際調査報告】
2008056435.tif 000014
2008056435.tif 000015