【手続補正書】
【提出日】平成16年12月21日(2004.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、
前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する一対の接続孔内に形成され、その表面に凹部を有する一対の導電層と、
前記凹部内を含む前記導電層の上部に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記容量絶縁膜の厚さは、前記凹部の深さより小さいことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記メモリセルは、前記一対のｎチャネル型ＭＩＳＦＥＴの他、一対の転送用ｎチャネル型ＭＩＳＦＥＴおよび一対の負荷用ｐチャネル型ＭＩＳＦＥＴを構成要素とすることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記上部電極には、電源電圧が供給されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対の転送用ＭＩＳＦＥＴとを有し、前記一対の駆動用ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとが交差接続されたメモリセルを有する半導体集積回路装置であって、
前記駆動用ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記ゲート電極とドレインとを接続する一対の第１の導電層であって、前記ゲート電極からドレインまで延在する一対の接続孔内に形成され、その表面に凹部を有する一対の第１の導電層と、
前記凹部内を含む前記導電層の上部に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
を有することを特徴とする半導体集積回路装置。
【請求項６】
前記半導体集積回路装置はさらに、前記負荷用ＭＩＳＦＥＴのソースと電気的に接続される一対の第２の導電層を有し、
前記容量絶縁膜は一対の開口部を有し、
前記上部電極は、前記一対の開口部で前記一対の第２の導電層と電気的に接続されることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記半導体集積回路装置において、
前記一対の第１の導電層は前記層間絶縁膜の主面より上方に突起していることを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記半導体集積回路装置は、前記メモリセルを、前記交差接続部に他のｎチャネル型ＭＩＳＦＥＴを介し接続される配線が、延在する第１の方向とこれに直交する第２の方向とに複数配置したメモリセルアレイを有し、
前記上部電極は、前記第１の方向に沿って繋がっているが、前記第２の方向に配置されるメモリセルごとに分割されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項９】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
（ｃ）前記ｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する一対の接続孔を形成する工程と、
（ｄ）前記一対の接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程であって、前記一対の接続孔の半径より小さい膜厚の導電性膜を堆積する工程と、
（ｅ）前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記一対の接続孔内に埋め込まれ、その上部に凹部を有する導電層を形成する工程と、
（ｆ）前記導電層の上部に容量絶縁膜を形成する工程と、
（ｇ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記容量絶縁膜の厚さは、前記凹部の深さより小さいことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１１】
前記メモリセルは、前記一対のｎチャネル型ＭＩＳＦＥＴの他、一対の転送用ｎチャネル型ＭＩＳＦＥＴおよび一対のｐチャネル型負荷用ＭＩＳＦＥＴを構成要素とし、
前記導電層は、前記一対のｐチャネル型負荷用ＭＩＳＦＥＴのうちのいずれかのｐチャネル型負荷用ＭＩＳＦＥＴのドレイン上まで延在していることを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１２】
前記半導体集積回路装置の製造方法は、さらに、
前記上部電極上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜と上部電極を選択的に除去することによって他の接続孔を形成する工程と、
前記他の接続孔内に、導電材料を埋め込むことによってプラグを形成する工程と、
を有することを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１３】
前記半導体集積回路装置の製造方法は、
前記容量絶縁膜形成後、上部電極形成前に、前記容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に上部電極を形成する工程と、
前記上部電極上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜を選択的に除去することによって他の接続孔を形成する工程と、
前記他の接続孔内に、導電材料を埋め込むことによってプラグを形成する工程と、
を有することを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１４】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記一対のｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
（ｂ）前記一対のｎチャネル型ＭＩＳＦＥＴのうち一方のｎチャネル型ＭＩＳＦＥＴのゲート電極上から他方のｎチャネル型ＭＩＳＦＥＴのドレインまで延在する第１の接続孔と、他方のｎチャネル型ＭＩＳＦＥＴのゲート電極上から一方のｎチャネル型ＭＩＳＦＥＴのドレインまで延在する第２の接続孔とを形成する工程と、
（ｃ）前記第１および第２の接続孔内を含む前記層間絶縁膜上に前記接続孔の半径より小さい膜厚の導電性膜を堆積する工程と、
（ｄ）前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記第１および第２の接続孔内に埋め込まれた第１および第２の導電層であって、それぞれの上部に凹部を有する第１および第２の導電層を形成する工程と、
（ｅ）前記第１および第２の導電層のそれぞれの上部に、容量絶縁膜を形成する工程と、
（ｆ）前記第１の導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
（ｇ）前記開口部内を含む前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
前記半導体集積回路装置は、前記メモリセルを、前記交差接続部に他のｎチャネル型ＭＩＳＦＥＴを介し接続される配線が、延在する第１の方向とこれに直交する第２の方向とに複数配置したメモリセルアレイを有し、
前記上部電極は、前記第１の方向に沿って繋がっているが、前記第２の方向に配置されるメモリセルごとに分割されていることを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１６】
前記メモリセルはＳＲＡＭメモリセルであることを特徴とする請求項１または５記載の半導体集積回路装置。
【請求項１７】
前記メモリセルはＳＲＡＭメモリセルであることを特徴とする請求項９または１４記載の半導体集積回路装置の製造方法。
【請求項１８】
前記一対の駆動用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、前記負荷用ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項５記載の半導体集積回路装置。