(57)【要約】【解決課題】エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路を提供すること。【解決手段】セレクタと、セレクタに接続されるマスターラッチと、マスターラッチに接続されるスレイブラッチとを有する半導体集積回路において、スレイブラッチは制御回路の入力に応じてオンオフするスイッチング素子を有し、このトランジスタのオンオフにより、結合された一つの回路部又は分離された二つの回路部となる。これにより、エラートレラントが可能であるとともに、故障遅延テストにも対応できる半導体集積回路となる。
2008133215.tif 000002
【特許請求の範囲】
【請求項１】
セレクタと、
前記セレクタの出力に接続されるマスターラッチと、
前記マスターラッチの出力に接続されるスレイブラッチを有する半導体集積回路であって、
前記スレイブラッチは、
第一のデータ保持部と、
第二のデータ保持部と、
前記第一のデータ保持部と前記第二のデータ保持部との間に設けられる第一のスイッチング部とを有し、
通常動作時において、前記第一のデータ保持部と前記第二のデータ保持部は、前記スイッチング部により電気的に接続され、
テストモードにおいて、前記第一のデータ保持部と前記第二のデータ保持部は、前記スイッチング部により電気的に分離され、前記第一のデータ保持部及び前記第二のデータ保持部の一方を通常動作用スレイブラッチとして、他方をスキャン動作用スレイブラッチとして独立して動作させる半導体集積回路。
【請求項２】
前記第二のデータ保持部は、ソフトエラーを補正するためのデータを保持する請求項１記載の半導体集積回路。
【請求項３】
前記第一のデータ保持部は、前記マスターラッチからの入力に接続される第二のスイッチング部を、
前記第二のデータ保持部は、前記マスターラッチからの入力に接続される第三のスイッチング部を、有し、
テストモードにおいて、前記第二のスイッチング部及び前記第三のスイッチング部の少なくともいずれかを制御し、前記第一のデータ保持部及び前記第二のデータ保持部の一方を通常動作用スレイブラッチとして、他方をスキャン動作用スレイブラッチとして用いる請求項１記載の半導体集積回路。
【請求項４】
前記第一のデータ保持部及び第二のデータ保持部の一方には通常動作用の出力端子が、他方にはスキャン動作用の出力端子が接続されている請求項１記載の半導体集積回路。
【請求項５】
セレクタと、前記セレクタの出力に接続されるマスターラッチと、前記マスターラッチの出力に接続されるスレイブラッチとを有する半導体集積回路であって、
前記スレイブラッチは、
ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰ型スイッチング素子並びに第一及び第二のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第三のＰ型スイッチング素子及び第三のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第四及び第五のＰ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第四及び第五のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第六のＰ型スイッチング素子及び第六のＮ型スイッチング素子と、
ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＰ型スイッチング素子と、
ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＮ型スイッチング素子と、
前記マスターラッチの出力を受け付ける入力端子と、
第一及び第二のテストスキャン用端子と、
出力端子と、を有し、
前記第一のテストスキャン用端子、前記第四のＰ型スイッチング素子のソースドレイン領域のうち前記第五のＰ型スイッチング素子と接続しない側のソースドレイン領域、前記第五のＮ型スイッチング素子のゲート、及び、前記第七のＰ型スイッチング素子のゲートのそれぞれは、前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、
前記第二のテストスキャン用端子、前記第五のＮ型スイッチング素子のソースドレイン領域のうち前記第四のＮ型スイッチング素子と接続しない側のソースドレイン領域、前記第四のＰ型スイッチング素子のゲート、及び、前記第七のＮ型スイッチング素子のゲートのそれぞれは、前記第三のＮ型スイッチング素子のソースドレイン領域のうち前記第三のＰ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、
前記第八のＰ型スイッチング素子のソースドレイン領域のうち前記第七のＰ型スイッチング素子と接続しない側のソースドレイン領域は、前記第八のＮ型スイッチング素子のソースドレイン領域のうち前記第七のＮ型スイッチング素子に接続しない側のソースドレイン領域と接続されており、
前記第一のＮ型スイッチング素子のゲートには第一のクロック信号が、前記第二のＰ型スイッチング素子のゲートには前記第一のクロック信号の反転信号がそれぞれ入力可能となっており、
前記第三のＮ型スイッチング素子のゲートには第二のクロック信号が、前記第三のＰ型スイッチング素子のゲートには前記第二のクロック信号の反転信号がそれぞれ入力可能となっており、
前記第六のＰ型スイッチング素子のゲート及び前記第六のＮ型スイッチング素子のゲートは、前記第八のＰ型スイッチング素子のソースドレイン領域のうち前記第七のＰ型スイッチング素子とは接続しない側のソースドレイン領域と接続されており、
前記第八のＰ型スイッチング素子のソースドレイン領域のうち前記第七のＰ型スイッチング素子とは接続しない側のソースドレイン領域は、前記第二のＰ型トランジスタのソースドレインのうち前記第一のＮ型スイッチング素子に接続する側のソースドレインと接続されており、
前記第八のＰ型スイッチング素子のゲートには制御信号が、前記第八のＮ型スイッチング素子のゲートには前記制御信号の反転信号がそれぞれ入力可能となっており、
前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子に接続する側のソースドレイン領域は前記入力端子に接続されており、
前記出力端子は、前記第六のＰ型スイッチング素子のソースドレイン領域のうち前記第六のＮ型スイッチング素子に接続する側のソースドレイン領域、前記第五のＰスイッチング素子のゲート及び前記第四のＮ型スイッチング素子のゲートのそれぞれと接続されており、
前記第一のＰ型スイッチング素子のゲート及び前記第二のＮ型スイッチング素子のゲートは、前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されている半導体集積回路。
【請求項６】
セレクタと、前記セレクタの出力に接続されるマスターラッチと、前記マスターラッチの出力に接続されるスレイブラッチとを有する半導体集積回路であって、
前記スレイブラッチは、
ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰ型スイッチング素子並びに第一及び第二のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第三のＰ型スイッチング素子及び第三のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第四及び第五のＰ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第四及び第五のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第六のＰ型スイッチング素子及び第六のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第七のＰ型スイッチング素子及び第七のＮ型スイッチング素子と、
ソースドレイン領域が前記第七のＰ型スイッチング素子のゲートに接続される第八のＰ型のスイッチング素子と、
ソースドレイン領域が前記第七のＮ型スイッチング素子のゲートに接続される第八のＮ型スイッチング素子と、
ソースドレイン領域を介して直列に接続される第九のＰ型スイッチング素子及び第九のＮ型スイッチング素子と、
前記マスターラッチの出力を受け付ける入力端子と、
第一及び第二のテストスキャン用端子と、
出力端子と、を有し、
前記第一のテストスキャン用端子、前記第四のＰ型スイッチング素子のソースドレイン領域のうち前記第五のＰ型スイッチング素子と接続しない側のソースドレイン領域、前記第八のＰ型スイッチング素子のうち前記第七のＰ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、前記第五のＮ型スイッチング素子のゲートのそれぞれは、前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、
前記第二のテストスキャン用端子、前記第五のＮ型スイッチング素子のソースドレイン領域のうち前記第四のＮ型スイッチング素子と接続しない側のソースドレイン領域、前記第八のＮ型スイッチング素子のうち前記第七のＮ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、前記第四のＰ型スイッチング素子のゲートのそれぞれは、前記第三のＮ型スイッチング素子のソースドレイン領域のうち前記第三のＰ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、
前記第一のＮ型スイッチング素子のゲートには第一のクロック信号が、前記第二のＰ型スイッチング素子のゲートには前記第一のクロック信号の反転信号がそれぞれ入力可能となっており、
前記第三のＮ型スイッチング素子のゲートには第二のクロック信号が、前記第三のＰ型スイッチング素子のゲートには前記第二のクロック信号の反転信号がそれぞれ入力可能となっており、
前記第六のＰ型スイッチング素子のゲート及び前記第六のＮ型スイッチング素子のゲートは、前記第七のＰ型スイッチング素子のソースドレイン領域のうち前記第七のＮ型スイッチング素子と接続する側のソースドレイン領域に接続されており、
前記第七のＰ型スイッチング素子のソースドレイン領域のうち前記第七のＮ型スイッチング素子と接続する側のソースドレイン領域は、前記第二のＰ型スイッチング素子のソースドレイン領域うち前記第一のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、
前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子に接続する側のソースドレイン領域は前記入力端子に接続されており、
前記出力端子は、前記第六のＰ型スイッチング素子のソースドレイン領域のうち前記第六のＮ型スイッチング素子に接続する側のソースドレイン領域及び前記第九のＰ型スイッチング素子のソースドレイン領域のうち前記第九のＮ型スイッチング素子に接続されている側のソースドレイン領域に接続されており、
前記第九のＰ型スイッチング素子のソースドレイン領域のうち前記第九のＮ型スイッチング素子に接続されている側のソースドレイン領域は、前記第五のＰ型スイッチング素子のゲート及び前記第四のＮ型スイッチング素子のゲートのそれぞれと接続されており、
前記第八のＰ型スイッチング素子のゲート及び前記第九のＮ型スイッチング素子のゲートのそれぞれには制御信号が入力可能に接続されており、
前記第八のＮ型スイッチング素子のゲート及び前記第九のＰ型スイッチング素子のゲートのそれぞれには前記制御信号の反転信号が入力可能に接続されており、
前記第一のＰ型スイッチング素子のゲート及び前記第二のＮ型スイッチング素子のゲートは、前記第三のＰ型スイッチング素子のソースドレイン領域のうち前記第三のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、
前記第九のＰ型スイッチング素子のソースドレイン領域のうち前記第九のＮ型スイッチング素子と接続しない側のソースドレイン領域は、前記第七のＰ型半導体のゲートと接続されており、
前記第九のＮ型スイッチング素子のソースドレイン領域のうち前記第九のＰ型スイッチング素子と接続しない側のソースドレイン領域は、前記第七のＮ型半導体のゲートと接続されている半導体集積回路。
【請求項７】
前記第五のＰ型スイッチング素子とソースドレイン領域を共通して配置され、前記制御信号の反転信号がゲートに入力可能となっている第十のＰ型スイッチング素子と、
前記第四のＮ型スイッチング素子とソースドレイン領域を共通して配置され、前記制御信号がゲートに入力可能となっている第十のＮ型スイッチング素子と、を有する請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い半導体回路内ノードの臨界電荷量が減少し、α線や中性子等の放射線が原因で発生するソフトエラーが問題視されている。そのため、ソフトエラーに対する対策が必要となってきている。ここで「ソフトエラー」とは、チップ動作中に一時的に信号値が誤ることをいう。このソフトエラーは時間が経てば正常な信号値に回復するものであり、半永久的に信号値が誤り続けるハードエラーとは異なるものである。ただし、ソフトエラーであっても正常値に回復する前に記憶装置に誤った信号値を記憶してしまった場合は、記憶した誤った信号値に基づいた演算を行なっている限り、回路はソフトエラーの影響を受け続けてしまうことがある。【０００３】
従来の回路においてソフトエラーの影響を受けるものは主としてメモリシステムであったが、近年の集積技術の向上により論理回路もまたしばしばソフトエラーの影響を受けるようになり、論理回路に対するソフトエラー対策も求められてきている。なお、ソフトエラー対策に関する技術としては、「エラーアボイダンス」と「エラートレラント」の２つに大別することができる。「エラーアボイダンス」とは、材料や寸法の変更等によりソフトエラーの発生確率を抑える技術をいい、「エラートレラント」とは、エラーが発生したとき、その影響が回路の出力に及ぶことを防止する技術をいう。【０００４】
また一方で、半導体装置の高集積化に伴い動作周波数が増加し、許容できる伝搬遅延時間が低下しており、遅延故障テストも必要となってきている。ここで「遅延故障」とは、信号の伝搬が規定時間内に終了できないことによる故障をいう。この場合、たとえ論理回路が正しく機能していたとしても、規定時間内に信号が伝搬しない場合、システムが伝搬前の値を利用することとなり、結果的にエラーとなってしまう。遅延故障テストにはいわゆる２パターンテストが必要とされている。「２パターンテスト」とは、入力信号に時間的な変化（遷移）を与え、規定時間内に出力信号に遷移が伝搬するか検証を行なうテストをいう。なお、規定時間内に遷移が伝搬している場合は遅延故障がないと判断でき、遷移が伝搬していない場合は遅延故障があると判断できる。【０００５】
エラートレラントに関する公知の技術として、下記特許文献１に記載の技術が開示されている。また、遅延故障テストに関する公知の技術として、下記非特許文献２に記載の技術が開示されている。【０００６】
【特許文献１】特開２００５−２６９０７９号公報
【非特許文献１】Ａ．Ｋｒｓｔｉｃ  ａｎｄ  Ｋ．−Ｔ．  Ｃｈｅｎｇ，"Ｄｅｌａｙ  Ｆａｕｌｔ  Ｔｅｓｔｉｎｇ  ｆｏｒ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ"，Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，１９９８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に記載の技術では、確かにエラートレラントに関する技術として有用である。しかしながら、それ以外の機能、例えば遅延故障テストを実施することができないといった課題を残す。【０００８】
また一方、上記非特許文献２に記載の技術は、遅延故障テストを実施することができるが、遅延故障テスト用のラッチ部を別途設ける必要があり、面積の増大をもたらしてしまうといった課題がある。またソフトエラー対策も別途必要である。【０００９】
そこで、本発明は上記課題を鑑み、エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の一手段に係る半導体集積回路は、セレクタと、セレクタの出力に接続されるマスターラッチと、マスターラッチの出力に接続されるスレイブラッチを有する半導体集積回路であって、スレイブラッチは、第一のデータ保持部と、第二のデータ保持部と、第一のデータ保持部と第二のデータ保持部との間に設けられる第一のスイッチング部とを有し、通常動作時において、第一のデータ保持部と第二のデータ保持部は、第一のスイッチング部により電気的に接続され、テストモードにおいて、第一のデータ保持部と第二のデータ保持部は、第一のスイッチング部により電気的に分離され、第一のデータ保持部及び第二のデータ保持部の一方を通常動作用スレイブラッチとして、他方をスキャン動作用スレイブラッチとして独立して動作させる。【００１１】
なおこの手段において、第二のデータ保持部は、ソフトエラーを補正するためのデータを保持することは好ましい。【００１２】
またこの手段において、第一のデータ保持部は、マスターラッチからの入力に接続される第二のスイッチング部を、第二のデータ保持部は、マスターラッチからの入力に接続される第三のスイッチング部を、有し、テストモードにおいて、第二のスイッチング部及び前記第三のスイッチング部の少なくともいずれかを制御し、第一のデータ保持部及び第二のデータ保持部の一方を通常動作用スレイブラッチとして、他方をスキャン動作用スレイブラッチとして用いることは好ましい。【００１３】
またこの手段において、第一のデータ保持部及び第二のデータ保持部の一方には通常動作用の出力端子が、他方にはスキャン動作用の出力端子が接続されていることは好ましい。【００１４】
また、上記課題を解決するため、本発明の他の一手段に係る半導体集積回路は、セレクタと、前記セレクタの出力に接続されるマスターラッチと、マスターラッチの出力に接続されるスレイブラッチとを有する半導体集積回路であって、スレイブラッチは、ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰ型スイッチング素子並びに第一及び第二のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第三のＰ型スイッチング素子及び第三のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第四及び第五のＰ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第四及び第五のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第六のＰ型スイッチング素子及び第六のＮ型スイッチング素子と、ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＰ型スイッチング素子と、ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＮ型スイッチング素子と、マスターラッチの出力を受け付ける入力端子と、第一及び第二のテストスキャン用端子と、出力端子と、を有する。ここでＮ型スイッチング素子は限定されるわけではないがＮ型のトランジスタが好ましく、より好ましくはＮＭＯＳトランジスタである。またＰ型スイッチング素子は限定されるわけではないがＰ型のトランジスタが好ましく、より好ましくはＰＭＯＳトランジスタである。【００１５】
また、本手段において、第一のテストスキャン用端子、第四のＰ型スイッチング素子のソースドレイン領域のうち第五のＰ型スイッチング素子と接続しない側のソースドレイン領域、第八のＰ型スイッチング素子のうち第七のＰ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、第五のＮ型スイッチング素子のゲートのそれぞれは、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、第二のテストスキャン用端子、第五のＮ型スイッチング素子のソースドレイン領域のうち第四のＮ型スイッチング素子と接続しない側のソースドレイン領域、第八のＮ型スイッチング素子のうち第七のＮ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、第四のＰ型スイッチング素子のゲートのそれぞれは、第三のＮ型スイッチング素子のソースドレイン領域のうち第三のＰ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、第一のＮ型スイッチング素子のゲートには第一のクロック信号が、第二のＰ型スイッチング素子のゲートには第一のクロック信号の反転信号がそれぞれ入力可能となっており、第三のＮ型スイッチング素子のゲートには第二のクロック信号が、第三のＰ型スイッチング素子のゲートには第二のクロック信号の反転信号がそれぞれ入力可能となっており、第六のＰ型スイッチング素子のゲート及び第六のＮ型スイッチング素子のゲートは、第七のＰ型スイッチング素子のソースドレイン領域のうち第七のＮ型スイッチング素子と接続する側のソースドレイン領域に接続されており、第七のＰ型スイッチング素子のソースドレイン領域のうち第七のＮ型スイッチング素子と接続する側のソースドレイン領域は、第二のＰ型スイッチング素子のソースドレイン領域うち第一のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子に接続する側のソースドレイン領域は入力端子に接続されており、出力端子は、第六のＰ型スイッチング素子のソースドレイン領域のうち第六のＮ型スイッチング素子に接続する側のソースドレイン領域及び第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子に接続されている側のソースドレイン領域に接続されており、第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子に接続されている側のソースドレイン領域は、第五のＰ型スイッチング素子のゲート及び第四のＮ型スイッチング素子のゲートのそれぞれと接続されており、第八のＰ型スイッチング素子のゲート及び第九のＮ型スイッチング素子のゲートのそれぞれには制御信号が入力可能に接続されており、第八のＮ型スイッチング素子のゲート及び第九のＰ型スイッチング素子のゲートのそれぞれには制御信号の反転信号が入力可能に接続されており、第一のＰ型スイッチング素子のゲート及び第二のＮ型スイッチング素子のゲートは、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子と接続しない側のソースドレイン領域は、第七のＰ型半導体のゲートと接続されており、第九のＮ型スイッチング素子のソースドレイン領域のうち第九のＰ型スイッチング素子と接続しない側のソースドレイン領域は、第七のＮ型半導体のゲートと接続されている。【００１６】
また、上記課題を解決するため、本発明の他の一手段に係る半導体集積回路は、セレクタと、セレクタの出力に接続されるマスターラッチと、マスターラッチの出力に接続されるスレイブラッチとを有し、スレイブラッチは、ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰ型スイッチング素子並びに第一及び第二のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第三のＰ型スイッチング素子及び第三のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第四及び第五のＰ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第四及び第五のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第六のＰ型スイッチング素子及び第六のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第七のＰ型スイッチング素子及び第七のＮ型スイッチング素子と、ソースドレイン領域が前記第七のＰ型スイッチング素子のゲートに接続される第八のＰ型のスイッチング素子と、ソースドレイン領域が前記第七のＮ型スイッチング素子のゲートに接続される第八のＮ型スイッチング素子と、ソースドレイン領域を介して直列に接続される第九のＰ型スイッチング素子及び第九のＮ型スイッチング素子と、マスターラッチの出力を受け付ける入力端子と、第一及び第二のテストスキャン用端子と、出力端子と、を有している。【００１７】
また、本手段において、第一のテストスキャン用端子、第四のＰ型スイッチング素子のソースドレイン領域のうち第五のＰ型スイッチング素子と接続しない側のソースドレイン領域、第八のＰ型スイッチング素子のうち第七のＰ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、第五のＮ型スイッチング素子のゲートのそれぞれは、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、第二のテストスキャン用端子、第五のＮ型スイッチング素子のソースドレイン領域のうち第四のＮ型スイッチング素子と接続しない側のソースドレイン領域、第八のＮ型スイッチング素子のうち第七のＮ型スイッチング素子のゲートに接続しない側のソースドレイン領域、及び、第四のＰ型スイッチング素子のゲートのそれぞれは、第三のＮ型スイッチング素子のソースドレイン領域のうち第三のＰ型スイッチング素子と接続しない側のソースドレイン領域と接続されており、第一のＮ型スイッチング素子のゲートには第一のクロック信号が、第二のＰ型スイッチング素子のゲートには第一のクロック信号の反転信号がそれぞれ入力可能となっており、第三のＮ型スイッチング素子のゲートには第二のクロック信号が、第三のＰ型スイッチング素子のゲートには第二のクロック信号の反転信号がそれぞれ入力可能となっており、第六のＰ型スイッチング素子のゲート及び第六のＮ型スイッチング素子のゲートは、第七のＰ型スイッチング素子のソースドレイン領域のうち第七のＮ型スイッチング素子と接続する側のソースドレイン領域に接続されており、第七のＰ型スイッチング素子のソースドレイン領域のうち第七のＮ型スイッチング素子と接続する側のソースドレイン領域は、第二のＰ型スイッチング素子のソースドレイン領域うち第一のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子に接続する側のソースドレイン領域は入力端子に接続されており、出力端子は、第六のＰ型スイッチング素子のソースドレイン領域のうち第六のＮ型スイッチング素子に接続する側のソースドレイン領域及び第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子に接続されている側のソースドレイン領域に接続されており、第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子に接続されている側のソースドレイン領域は、第五のＰ型スイッチング素子のゲート及び第四のＮ型スイッチング素子のゲートのそれぞれと接続されており、第八のＰ型スイッチング素子のゲート及び第九のＮ型スイッチング素子のゲートのそれぞれには制御信号が入力可能に接続されており、第八のＮ型スイッチング素子のゲート及び第九のＰ型スイッチング素子のゲートのそれぞれには制御信号の反転信号が入力可能に接続されており、第一のＰ型スイッチング素子のゲート及び第二のＮ型スイッチング素子のゲートは、第三のＰ型スイッチング素子のソースドレイン領域のうち第三のＮ型スイッチング素子に接続する側のソースドレイン領域に接続されており、第九のＰ型スイッチング素子のソースドレイン領域のうち第九のＮ型スイッチング素子と接続しない側のソースドレイン領域は、第七のＰ型半導体のゲートと接続されており、第九のＮ型スイッチング素子のソースドレイン領域のうち第九のＰ型スイッチング素子と接続しない側のソースドレイン領域は、第七のＮ型半導体のゲートと接続されている。【００１８】
なお、本手段において、限定されるわけではないが、第五のＰ型スイッチング素子とソースドレイン領域を共通して配置され、制御信号の反転信号がゲートに入力可能となっている第十のＰ型スイッチング素子と、第四のＮ型スイッチング素子とソースドレイン領域を共通して配置され、前記制御信号がゲートに入力可能となっている第十のＮ型スイッチング素子と、を有することは好ましい態様である。
【発明の効果】
【００１９】
以上の通り、本発明によると、エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施形態１に係る半導体集積回路の機能ブロック図である。
【図２】実施形態１に係る半導体集積回路のセレクタの回路構成を示す図である。
【図３】実施形態１に係る半導体集積回路のマスターラッチの回路構成を示す図である。
【図４】実施形態１に係る半導体集積回路のスレイブラッチ近傍の回路構成を示す図である。
【図５】実施形態１に係る半導体集積回路をより簡便にした回路構成を示す図である。
【図６】実施形態２に係る半導体集積回路のスレイブラッチ近傍の回路構成を示す図である。
【図７】実施形態３に係る半導体集積回路のスレイブラッチ近傍の回路構成を示す図である。
【符号の説明】
【００２１】
１…半導体集積回路，２ａ、２ｂ…論理回路，３…セレクタ，４…マスターラッチ，５…スレイブラッチ
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態にのみ限定されるものではないことはいうまでもない。【００２３】
（実施形態１）
図１は、本実施形態に係る半導体集積回路１の機能ブロックの概略を示す図である。図１で示すとおり、本実施形態に係る半導体集積回路１は、第一の論理回路２ａと、第一の論理回路２ａの出力側に接続されるセレクタ３と、このセレクタ３の出力側に接続されるマスターラッチ４と、このマスターラッチ４の出力側に接続されるスレイブラッチ５と、スレイブラッチ５の出力側に接続される第二の論理回路２ｂと、を少なくとも有して構成されている。またこのセレクタ３、マスターラッチ４、スレイブラッチ５は図１において三つの例を示しているが、複数であれば数は限定されない。【００２４】
セレクタ３は、複数の入力信号を受付け、そのうちの一の信号を選択し出力する回路部であり、回路構成としては周知の構成のものを採用することができ限定されるものではないが、例えば図２で示す構成を採用することができる。なお図２において示す本実施形態に係るセレクタ２には論理回路２ａの出力信号のほか、遅延故障テストに用いられるスキャン入力信号、スキャン入力信号と論理回路からの出力の選択を行なうためのセレクタ用制御信号及びその反転信号、を受け付けることができる。なおスキャン入力信号については、後述するが第一のテストスキャン用端子からの出力と第二のテストスキャン用端子からの出力双方が入力される。【００２５】
マスターラッチ４は、セレクタ３からの出力信号を記憶することができる回路部であり、回路構成としては周知の構成のものを採用することができ限定されるものではない。この一例として図３に示しておく。なお図３におけるマスターラッチ４は、クロック信号を受付け、これに応じて記憶動作が制御される。【００２６】
スレイブラッチ５は、マスターラッチ４からの出力信号を記憶することができる回路部である。図４に本実施形態に係るスレイブラッチ５の回路構成を示す。【００２７】
本実施形態に係るスレイブラッチ５は、ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰＭＯＳトランジスタＰ１、Ｐ２、第一及び第二のＮＭＯＳトランジスタＮ１、Ｎ２ソースドレイン領域を介して直列に接続される第三のＰＭＯＳトランジスタＰ３及び第三のＮＭＯＳトランジスタＮ３と、ソースドレイン領域を介して直列に接続される第四及び第五のＰＭＯＳトランジスタＰ４、Ｐ５と、ソースドレイン領域を介して直列に接続される第四及び第五のＮＭＯＳトランジスタＮ４、Ｎ５と、ソースドレイン領域を介して直列に接続される第六のＰＭＯＳトランジスタＰ６及び第六のＮＭＯＳトランジスタＮ６と、ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＰＭＯＳトランジスタＰ７、Ｐ８と、ソースドレイン領域を介して直列かつ順に接続される第七及び第八のＮＭＯＳトランジスタＮ７、Ｎ８と、マスターラッチの出力を受け付ける入力端子Ｄと、第一及び第二のテストスキャン用端子ＳＣＯ１、ＳＣＯ２と、出力端子Ｑと、を有する。【００２８】
また、本実施形態において、第一のテストスキャン用端子ＳＣＯ１、第四のＰＭＯＳトランジスタＰ４のソースドレイン領域のうち第五のＰＭＯＳトランジスタＰ５と接続しない側のソースドレイン領域、第五のＮＭＯＳトランジスタＮ５のゲート、及び、第七のＰＭＯＳトランジスタＰ７のゲートのそれぞれは、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３と接続しない側のソースドレイン領域と接続されている。【００２９】
また、第二のテストスキャン用端子ＳＣＯ２、第五のＮＭＯＳトランジスタＮ５のソースドレイン領域のうち第四のＮＭＯＳトランジスタＮ４と接続しない側のソースドレイン領域、第四のＰＭＯＳトランジスタＰ４のゲート、及び、第七のＮＭＯＳトランジスタＮ７のゲートのそれぞれは、第三のＮＭＯＳトランジスタＮ３のソースドレイン領域のうち第三のＰＭＯＳトランジスタＰ３と接続しない側のソースドレイン領域と接続されている。【００３０】
また、第八のＰＭＯＳトランジスタＰ８のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７と接続しない側のソースドレイン領域は、第八のＮＭＯＳトランジスタＮ８のソースドレイン領域のうち第七のＮＭＯＳトランジスタＮ７に接続しない側のソースドレイン領域と接続されている。【００３１】
また、第一のＮＭＯＳトランジスタＮ１のゲートには第一のクロック信号ＣＫ１が、第二のＰＭＯＳトランジスタＰ２のゲートには第一のクロック信号の反転信号がそれぞれ入力可能となっている。【００３２】
また、第三のＮＭＯＳトランジスタＮ３のゲートには第二のクロック信号ＣＫ２が、第三のＰＭＯＳトランジスタのゲートＰ３には第二のクロック信号の反転信号がそれぞれ入力可能となっている。【００３３】
また、第六のＰＭＯＳトランジスタＰ６のゲート及び第六のＮＭＯＳトランジスタＮ６のゲートは、第八のＰＭＯＳトランジスタＰ８のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７とは接続しない側のソースドレイン領域と接続されている。【００３４】
また、第八のＰＭＯＳトランジスタＰ８のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７とは接続しない側のソースドレイン領域は、第二のＰＭＯＳトランジスタＰ２のソースドレインのうち第一のＮＭＯＳトランジスタＮ１に接続する側のソースドレインと接続されている。【００３５】
また、第八のＰＭＯＳトランジスタＰ８のゲートには制御信号ＴＳ１が、第八のＮＭＯＳトランジスタＮ８のゲートには制御信号の反転信号がそれぞれ入力可能となっている。【００３６】
また、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３に接続する側のソースドレイン領域は入力端子に接続されている。【００３７】
また出力端子は、第六のＰＭＯＳトランジスタＰ６のソースドレイン領域のうち第六のＮＭＯＳトランジスタＮ６に接続する側のソースドレイン領域、第五のＰＭＯＳトランジスタＰ５のゲート及び第四のＮＭＯＳトランジスタＮ４のゲートのそれぞれと接続されている。【００３８】
また、第一のＰＭＯＳトランジスタＰ１のゲート及び第二のＮＭＯＳトランジスタＮ２のゲートは、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３に接続する側のソースドレイン領域に接続されている。【００３９】
また、第一のＰＭＯＳトランジスタＰ１のソースドレイン領域のうち第二のＰＭＯＳトランジスタＰ２と接続しない側のソースドレイン領域、第四のＮＭＯＳトランジスタのソースドレイン領域のうち第五のＮＭＯＳトランジスタと接続しない側のソースドレイン領域、第六のＰＭＯＳトランジスタＰ６のソースドレイン領域のうち第六のＮＭＯＳトランジスタＮ６に接続しない側のソースドレイン領域、第七のＰＭＯＳトランジスタＰ７のソースドレイン領域のうち第八のＰＭＯＳトランジスタＰ８に接続しない側のソースドレイン領域のそれぞれは定常電圧（Ｖｄｄ）に接続されている。【００４０】
また、第二のＮＭＯＳトランジスタＮ２のソースドレイン領域のうち第一のＮＭＯＳトランジスタＮ１に接続していない側のソースドレイン領域、第五のＰＭＯＳトランジスタＰ５の第四のＰＭＯＳトランジスタＰ４に接続していない側のソースドレイン領域、第六のＮＭＯＳトランジスタＮ６のソースドレイン領域のうち第六のＰＭＯＳトランジスタＰ６に接続していない側のソースドレイン領域、第七のＮＭＯＳトランジスタＮ７の第八のＮＭＯＳトランジスタＮ８に接続していない側のソースドレイン領域のそれぞれはグラウンドに設置されている。【００４１】
次に、この半導体集積回路の動作、まずは通常の動作について説明する。まず通常動作時において、制御信号ＴＳ１に理論値０を入力し、第一の及び第二のクロック信号ＣＫ１、ＣＫ２に同じ信号を入力する。この場合、ノードＤＨにソフトエラーが発生した場合であっても、ノードＰＤＨ、ＮＤＨが正常値を保持している場合、第四のＰＭＯＳトランジスタＰ４及び第五のＮＭＯＳトランジスタＮ５によりソフトエラーの伝播を防ぐことができる。そして一定時間後、ノードＰＤＨ、ＮＤＨの値を元にノードＤＨは正常値に修正される。なおノードＱにソフトエラーが発生した場合であっても、上記ノードＤＨに発生したソフトエラーと同様にしてノードＰＤＨ、ＮＤＨが正常値を保持している場合、第四のＰＭＯＳトランジスタＰ４及び第五のＮＭＯＳトランジスタＮ５によりソフトエラーの伝播を防ぐことができ、一定時間後ノードＰＤＨ、ＮＤＨの値を元にノードＱは正常値に修正される。またノードＰＤＨにソフトエラーが発生した場合、ソフトエラーは第七のＰＭＯＳトランジスタＰ７をオフにするためノードＤＨへの伝搬を防ぐことができる。そして一定時間後、ノードＱ、ＮＤＨの値を元に第四及び第五のＰＭＯＳトランジスタＰ４、Ｐ５を介して修正される。またノードＮＤＨにソフトエラーが発生した場合、ソフトエラーは第七のＮＭＯＳトランジスタをオフにするためノードＤＨへの伝播を防ぐことができる。そして一定時間後、ノードＱ、ＰＤＨの値を元に第四及び第五のＮＭＯＳトランジスタＮ４、Ｎ５を介して修正される。このようにして、通常動作時においてソフトエラーを防ぐことができる。【００４２】
次に、遅延故障テスト動作について説明する。まず、制御信号ＴＳ１に理論値１を入力し、ノードＤＨ、ＰＤＨ、ＮＤＨ間の接続を分離させ、そのそれぞれをダイナミックラッチとして動作させる。そしてスキャン動作を行い任意の値ＴＰ１をマスターラッチ、ＰＤＨ、ＮＤＨに格納する。ここで第一のクロック信号ＣＫ１を用いてノードＤＨを開き、この値ＴＰ１を格納する。次に、ノードＤＨを閉じ、再びスキャン動作を行なうことで任意の値ＴＰ２をマスターラッチ、ノードＰＤＨ、ＮＤＨに格納する。次にノードＤＨを開くとノードＤＨに値ＴＰ１から値ＴＰ２への遷移が与えられる。この遷移が規定時間内に伝搬するか否か判断することで遅延故障テストを行なうことができる。【００４３】
上記の記載から明らかなように、本実施形態に係る半導体集積回路は、スレイブラッチにおいて制御回路の入力に応じてオンオフするスイッチング素子即ちトランジスタ（本実施形態ではＰ８、Ｎ８）を設け、このトランジスタのオンオフによりスレイブラッチの複数のスイッチング素子即ち複数のトランジスタを結合された一つの回路部又は分離された二つの回路部（本実施形態ではＰ１、Ｐ２、Ｐ６、Ｎ１、Ｎ２、Ｎ６の回路部とＰ３、Ｐ４、Ｐ５、Ｐ７、Ｎ３、Ｎ４、Ｎ５、Ｎ７の回路部）とすることができる。具体的には、通常動作時においては一つの回路部として作用させ、遅延故障テスト時には分離した二つの回路部とさせる。これにより、エラートレラントが可能であるとともに、故障遅延テストにも対応できる半導体集積回路となる。なお本実施形態に係るスレイブラッチには、二つのクロック信号の入力がなされており、一つの回路部とみなされる場合は第一のクロック信号及び第二のクロック信号を同じくし、分離された二つの回路部とみなされる場合には第一のクロック信号及び第二のクロック信号を異ならせ、それぞれ独立した回路部に入力させてそれぞれの動作を行なわせる。なお分離した二つの回路部とみなされた場合において、この回路部は更に、ＰＭＯＳトランジスタからなる回路部とＮＭＯＳトランジスタからなる回路部（本実施形態ではＰ３、Ｐ４、Ｐ５、Ｐ７の回路部とＮ３、Ｎ４、Ｎ５、Ｎ７の回路部）とに区分され、そのそれぞれにテストスキャン用端子を有するようにしている。これによりＮ型のスイッチング素子とＰ型のスイッチング素子の電気的特性の利点を利用することが可能となりより信頼性の高い値を次のセレクタに入力させることができる。本実施形態に係る半導体集積回路はこれだけの複雑な機能を少数のスイッチング素子の付加で達成できる点で極めて有用である。【００４４】
以上、本実施形態に係る半導体集積回路によると、通常動作においてエラートレラントが可能であるとともに、遅延故障テストも可能であり、また、上記公知の技術と異なり、遅延故障テスト時のみに特別に使用されるラッチを設ける必要がなく、エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路となる。【００４５】
なお、本実施形態の構成のうち、セレクタ、マスターラッチ及びスレイブラッチの部分を分かりやすく説明するために簡略化した構成について図５に示しておく。本実施形態に係る半導体集積回路は、本図で示すとおり、セレクタ３と、セレクタの出力に接続されるマスターラッチ４と、マスターラッチ４の出力に接続されるスレイブラッチ５を有する半導体集積回路であって、スレイブラッチ５は、第一のデータ保持部と、第二のデータ保持部と、第一のデータ保持部と前記第二のデータ保持部との間に設けられる第一のスイッチング部とを有し、第一のデータ保持部及び第二のデータ保持部の一方には通常動作用の出力端子が、他方にはスキャン端子が、他方にはスキャン動作用の出力端子が接続されている。【００４６】
また本実施形態に係る半導体集積回路は、通常動作時において、第一のデータ保持部と第二のデータ保持部がスイッチング部により電気的に接続され、テストモードにおいて、第一のデータ保持部と前記第二のデータ保持部が第一のスイッチング部により電気的に分離され、第一のデータ保持部及び前記第二のデータ保持部の一方を通常動作用スレイブラッチとして、他方をスキャン動作用スレイブラッチとして独立して動作させる。【００４７】
なお本実施形態において、第一のデータ保持部には、上記図４における第一のＰＭＯＳトランジスタＰ１、第二のＰＭＯＳトランジスタＰ２、第一のＮＭＯＳトランジスタＮ１、第二のＮＭＯＳトランジスタＮ２、第六のＰＭＯＳトランジスタＰ６、第六のＮＭＯＳトランジスタＮ６が含まれ、第二のデータ保持部には、上記図４における第三のＰＭＯＳトランジスタＰ３、第四のＰＭＯＳトランジスタＰ４、第五のＰＭＯＳトランジスタＰ５、第七のＰＭＯＳトランジスタＰ７、第三のＮＭＯＳトランジスタＮ３、第四のＮＭＯＳトランジスタＮ４、第五のＮＭＯＳトランジスタＮ５、第七のＮＭＯＳトランジスタＮ７、が含まれる（実際にはノードＮＤＨ、ＰＤＨがデータを保持する機能を有する）。なお第一のスイッチング部には、第八のＰＭＯＳトランジスタＰ８、第八のＮＭＯＳトランジスタＮ８が含まれる。これにより、第一のデータ保持部と第二のデータ保持部は第一のスイッチング部により接続されたり分離されたりする。そして第二のデータ保持部は、ソフトエラーを補正するためのデータを保持することができる。【００４８】
（実施形態２）
本実施形態に係る半導体集積回路は、実施形態１と同様であるが、スレイブラッチ５における第八のＰＭＯＳトランジスタＰ８及び第八のＮＭＯＳトランジスタＮ８の接続位置、第九のＰＭＯＳトランジスタＰ９及び第九のＮＭＯＳトランジスタＮ９を有する点、及びこれら付随する回路構成が異なる。以下説明する。【００４９】
図６に、本実施形態に係るスレイブラッチ５の回路構成について示す。本実施形態におけるスレイブラッチ５は、ソースドレイン領域を介して直列かつ順に接続される第一及び第二のＰＭＯＳトランジスタＰ１、Ｐ２並びに第一及び第二のＮＭＯＳトランジスタＮ１、Ｎ２と、ソースドレイン領域を介して直列に接続される第三のＰＭＯＳトランジスタＰ３及び第三のＮＭＯＳトランジスタＮ３と、ソースドレイン領域を介して直列に接続される第四及び第五のＰＭＯＳトランジスタＰ４、Ｐ５と、ソースドレイン領域を介して直列に接続される第四及び第五のＮＭＯＳトランジスタＮ４、Ｎ５と、ソースドレイン領域を介して直列に接続される第六のＰＭＯＳトランジスタＰ６及び第六のＮＭＯＳトランジスタＮ６と、ソースドレイン領域を介して直列に接続される第七のＰＭＯＳトランジスタＰ７及び第七のＮＭＯＳトランジスタＮ７と、ソースドレイン領域が第七のＰＭＯＳトランジスタＰ７のゲートに接続される第八のＰＭＯＳトランジスタＰ８と、ソースドレイン領域が第七のＮＭＯＳトランジスタＮ７のゲートに接続される第八のＮＭＯＳトランジスタＮ８と、ソースドレイン領域を介して直列に接続される第九のＰＭＯＳトランジスタＰ９及び第九のＮＭＯＳトランジスタＮ９と、マスターラッチ４の出力を受け付ける入力端子Ｄと、第一及び第二のテストスキャン用端子ＳＣＯ１、ＳＣＯ２と、出力端子Ｑと、を有している。【００５０】
また、第一のテストスキャン用端子ＳＣＯ１、第四のＰＭＯＳトランジスタＰ４のソースドレイン領域のうち第五のＰＭＯＳトランジスタＰ５と接続しない側のソースドレイン領域、第八のＰＭＯＳトランジスタＰ８のうち第七のＰＭＯＳトランジスタＰ７のゲートに接続しない側のソースドレイン領域、及び、第五のＮＭＯＳトランジスタＮ５のゲートのそれぞれは、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３と接続しない側のソースドレイン領域と接続されている。【００５１】
また、第二のテストスキャン用端子ＳＣＯ２、第五のＮＭＯＳトランジスタＮ５のソースドレイン領域のうち第四のＮＭＯＳトランジスタＮ４と接続しない側のソースドレイン領域、第八のＮＭＯＳトランジスタＮ８のうち第七のＮＭＯＳトランジスタＮ７のゲートに接続しない側のソースドレイン領域、及び、第四のＰＭＯＳトランジスタＰ４のゲートのそれぞれは、第三のＮＭＯＳトランジスタＮ３のソースドレイン領域のうち第三のＰＭＯＳトランジスタＰ３と接続しない側のソースドレイン領域と接続されている。【００５２】
また、第一のＮＭＯＳトランジスタＮ１のゲートには第一のクロック信号ＣＫ１が、第二のＰＭＯＳトランジスタＰ２のゲートには第一のクロック信号の反転信号がそれぞれ入力可能となっている。【００５３】
また、第三のＮＭＯＳトランジスタＮ３のゲートには第二のクロック信号ＣＫ２が、第三のＰＭＯＳトランジスタＮ３のゲートには第二のクロック信号の反転信号がそれぞれ入力可能となっている。【００５４】
また、第六のＰＭＯＳトランジスタＰ６のゲート及び第六のＮＭＯＳトランジスタＮ６のゲートは、第七のＰＭＯＳトランジスタＰ７のソースドレイン領域のうち第七のＮＭＯＳトランジスタＮ７と接続する側のソースドレイン領域に接続されている。【００５５】
また、第七のＰＭＯＳトランジスタＰ７のソースドレイン領域のうち第七のＮＭＯＳトランジスタＮ７と接続する側のソースドレイン領域は、第二のＰＭＯＳトランジスタＰ２のソースドレイン領域うち第一のＮＭＯＳトランジスタＮ１に接続する側のソースドレイン領域に接続されている。【００５６】
また、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３に接続する側のソースドレイン領域は入力端子に接続されている。【００５７】
また、出力端子Ｑは、第六のＰＭＯＳトランジスタＰ６のソースドレイン領域のうち第六のＮＭＯＳトランジスタＮ５に接続する側のソースドレイン領域、及び、第九のＰＭＯＳトランジスタＰ９のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７と接続しない側のソースドレイン領域に接続されている。【００５８】
また、第九のＰＭＯＳトランジスタＰ９のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７と接続しない側のソースドレイン領域は、第五のＰＭＯＳトランジスタＰ５のゲート及び第四のＮＭＯＳトランジスタＮ４のゲートのそれぞれと接続されている。【００５９】
また、第八のＰＭＯＳトランジスタＰ８のゲート及び第九のＮＭＯＳトランジスタＮ９のゲートのそれぞれには制御信号が入力可能に接続されている。【００６０】
また、第八のＮＭＯＳトランジスタＮ８のゲート及び第九のＰＭＯＳトランジスタＰ９のゲートのそれぞれには制御信号の反転信号が入力可能に接続されている。【００６１】
また、第一のＰＭＯＳトランジスタＰ１のゲート及び第二のＮＭＯＳトランジスタＮ２のゲートは、第三のＰＭＯＳトランジスタＰ３のソースドレイン領域のうち第三のＮＭＯＳトランジスタＮ３に接続する側のソースドレイン領域に接続されている。【００６２】
また、第九のＰＭＯＳトランジスタＰ９のソースドレイン領域のうち第九のＮＭＯＳトランジスタＮ９と接続しない側のソースドレイン領域は、第七のＰＭＯＳトランジスタＰ７のゲートと接続されている。【００６３】
また、第九のＮＭＯＳトランジスタＮ９のソースドレイン領域のうち第九のＰＭＯＳトランジスタＰ９と接続しない側のソースドレイン領域は、第七のＮＭＯＳトランジスタＮ７のゲートと接続されている。【００６４】
また、第一のＰＭＯＳトランジスタＰ１のソースドレイン領域のうち第二のＰＭＯＳトランジスタＰ２と接続しない側のソースドレイン領域、第四のＮＭＯＳトランジスタＮ４のソースドレイン領域のうち第五のＮＭＯＳトランジスタＮ５と接続しない側のソースドレイン領域、第六のＰＭＯＳトランジスタＰ６のソースドレイン領域のうち第六のＮＭＯＳトランジスタＮ６に接続しない側のソースドレイン領域、第七のＰＭＯＳトランジスタＰ７のソースドレイン領域のうち第７のＮＭＯＳトランジスタＮ７に接続しない側のソースドレイン領域のそれぞれは定常電圧（Ｖｄｄ）に接続されている。【００６５】
また、第二のＮＭＯＳトランジスタＮ２のソースドレイン領域のうち第一のＮＭＯＳトランジスタＮ１に接続していない側のソースドレイン領域、第五のＰＭＯＳトランジスタＰ５の第四のＰＭＯＳトランジスタＰ４に接続していない側のソースドレイン領域、第六のＮＭＯＳトランジスタＮ６のソースドレイン領域のうち第六のＰＭＯＳトランジスタＰ６に接続していない側のソースドレイン領域、第七のＮＭＯＳトランジスタＮ７のソースドレイン領域のうち第七のＰＭＯＳトランジスタＰ７に接続していない側のソースドレイン領域のそれぞれはグラウンドに設置されている。【００６６】
次に、この半導体集積回路の動作、まず通常動作時における動作について説明する。まず通常動作時において、制御信号ＴＳ１に理論値０を入力し、第一のクロック信号ＣＫ１及び第二のクロック信号ＣＫ２に同じ信号を入力する。この場合、ノードＤＨにソフトエラーが発生した場合、通常出力Ｑに誤った値が出力されるが、ノードＰＤＨ、ＮＤＨが正常の値を保持している場合、第四のＰＭＯＳトランジスタＰ４及び第五のＮＭＯＳトランジスタＮ５がノードＰＤＨ、ＮＤＨへのソフトエラーの伝播を防ぐ。そして一定時間経過後、ノードＰＤＨ、ＮＤＨの値を元に、ノードＤＨは正常値に修正される。またノードＱにソフトエラーが発生した場合、ノードＤＨに発生したソフトエラーと同様、このソフトエラーはノードＰＤＨ、ＮＤＨに伝搬しない。そして一定時間後、ノードＤＨの値を元に正常値に修正される。またノードＰＤＨにソフトエラーが発生した場合、ソフトエラーは第七のＰＭＯＳトランジスタＰ７をオフにするため、このソフトエラーはノードＤＨへと伝搬しない。そして一定時間経過後、ノードＱ、ＮＤＨの値を元に第四のＰＭＯＳトランジスタ、第五のＰＭＯＳトランジスタＰ５を介して修正される。またノードＮＤＨにソフトエラーが発生した場合、ソフトエラーは第七のＮＭＯＳトランジスタＮ７をオフにするため、ソフトエラーはノードＤＨに伝搬しない。そして一定期間経過後、ノードＱ、ＰＤＨの値を元に第四のＮＭＯＳトランジスタＮ４、第五のＮＭＯＳトランジスタＮ５を介して修正される。また第九のＰＭＯＳトランジスタＰ９にソフトエラーが発生した場合、ノードＱの値がノードＤＨにより修正され、後にノードＱ、ＮＤＨの値によりノードＰＤＨが修正される。また第九のＮＭＯＳトランジスタＮ９にソフトエラーが発生した場合、ノードＱの値がノードＤＨにより修正され、後にノードＱ、ＰＤＨの値によりノードＮＤＨが修正される。これによりソフトエラーを修正することができる。【００６７】
次に、遅延故障テスト動作について説明する。まず、制御信号ＴＳ１に理論値１を入力し、ノードＤＨ、ＰＤＨ、ＮＤＨ間を分離し、ノードＤＨをスタティックラッチ、ノードＰＤＨ、ＮＤＨをダイナミックラッチとして動作させる。そしてスキャン動作を行い任意の値ＴＰ１をマスターラッチ、ＰＤＨ、ＮＤＨに格納する。ここで第一のクロック信号ＣＫ１を用いてノードＤＨを開き、この値ＴＰ１を格納する。次に、ノードＤＨを閉じ、再びスキャン動作を行なうことで任意の値ＴＰ２をマスターラッチ、ノードＰＤＨ、ＮＤＨに格納する。次にノードＤＨを開くとノードＤＨに値ＴＰ１から値ＴＰ２への遷移が与えられる。この遷移が規定時間内に伝搬するか否か判断することで遅延故障テストを行なうことができる。【００６８】
上記の記載から明らかなように、本実施形態に係る半導体集積回路も、スレイブラッチにおいて制御回路の入力に応じてオンオフするスイッチング素子即ちトランジスタ（本実施形態ではＰ８、Ｐ９、Ｎ８、Ｎ９）を設け、このトランジスタのオンオフによりスレイブラッチの複数のスイッチング素子即ち複数のトランジスタを結合された一つの回路部又は分離された二つの回路部（本実施形態ではＰ１、Ｐ２、Ｐ７、Ｐ９、Ｎ１、Ｎ２、Ｎ７、Ｐ９の回路部とＰ３、Ｐ４、Ｐ５、Ｎ３、Ｎ４、Ｎ５の回路部）とすることができる。具体的には、通常動作時においては一つの回路部として作用させ、遅延故障テスト時には分離した二つの回路部とさせる。これにより、エラートレラントが可能であるとともに、遅延故障テストにも対応できる半導体集積回路となる。なお本実施形態に係るスレイブラッチには、二つのクロック信号の入力がなされており、一つの回路部とみなされる場合は第一のクロック信号及び第二のクロック信号を同じくし、分離された二つの回路部とみなされる場合には第一のクロック信号及び第二のクロック信号を異ならせ、それぞれ独立した回路部に入力させてそれぞれの動作を行なわせる。なお分離した二つの回路部とみなされた場合において、この回路部は更に、ＰＭＯＳトランジスタからなる回路部とＮＭＯＳトランジスタからなる回路部（本実施形態ではＰ３、Ｐ４、Ｐ５の回路部とＮ３、Ｎ４、Ｎ５の回路部）とに区分され、そのそれぞれにテストスキャン用端子を有するようにしている。これによりＮ型のスイッチング素子とＰ型のスイッチング素子の電気的特性の利点を利用することが可能となりより信頼性の高い値を次のセレクタに入力させることができる。本実施形態に係る半導体集積回路はこれだけの複雑な機能を少数のスイッチング素子の付加で達成できる点で極めて有用である。【００６９】
以上、本実施形態に係る半導体集積回路によると、上記実施形態と同様な効果を得ることができ、通常動作においてエラートレラントが可能であるとともに、遅延故障テストも可能であり、また、上記公知の技術と異なり、遅延故障テスト時のみに特別に使用されるラッチを設ける必要がなく、エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路となる。【００７０】
（実施形態３）
本実施形態に係る半導体集積回路は、実施形態１と同様であるが、スレイブラッチ５における回路構成が異なる。なお本実施形態では主として異なる点について説明し、その他同様の構成については省略する。【００７１】
本実施形態においては、第五のＰＭＯＳトランジスタＰ５のソースドレイン領域の双方とソースドレイン領域を共通するように配置されかつ制御信号の反転信号がゲートに入力可能となっている第十のＰＭＯＳトランジスタＰ１０と、第四のＮＭＯＳトランジスタＮ４のソースドレイン領域双方とソースドレイン領域を共通するように配置されかつ制御信号がゲートに入力可能となっている第十のＮＭＯＳトランジスタＮ１０と、を有する点が実施形態２と異なる。本実施形態に係る半導体集積回路の回路構成を図７に示しておく。【００７２】
以上本実施形態に係る半導体修正回路によっても、実施形態２と同様の効果を得ることができる。即ち通常動作においてエラートレラントが可能であるとともに、遅延故障テストも可能であり、また、上記公知の技術と異なり、遅延故障テスト時のみに特別に使用されるラッチを設ける必要がなく、エラートレラント及び遅延故障テストが可能であって、より小面積化が可能な半導体集積回路となる。
【産業上の利用可能性】
【００７３】
本発明は、半導体集積回路として産業上の利用可能性がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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