【手続補正書】
【提出日】平成16年12月1日(2004.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の読み出し時間を持つ不揮発性メモリと、
前記第１の読み出し時間よりも少なくとも１００倍以上読み出し時間の短い第２の読み出し時間を持つランダム・アクセス・メモリと、
前記不揮発性メモリ及び前記ランダム・アクセス・メモリに結合され、前記ランダム・アクセス・メモリ及び前記不揮発性メモリに対するアクセスを制御するための制御回路を含む回路と、
前記回路に結合された複数の入出力端子とを含む半導体記憶装置。
【請求項２】
請求項１において、
前記入出力端子を介した前記不揮発性メモリに対するアクセスは、前記ランダム・アクセス・メモリを経由して行う半導体記憶装置。
【請求項３】
請求項１において、
前記半導体記憶装置に対して動作電源が投入された初期において、前記不揮発性メモリの一部の記憶データは、前記ランダム・アクセス・メモリの第１領域に転送されて当該第１領域に記憶される半導体記憶装置。
【請求項４】
請求項３において、
前記入出力端子を介した前記不揮発性メモリに対するアクセスは、前記ランダム・アクセス・メモリの前記第１領域に対して行う半導体記憶装置。
【請求項５】
請求項４において、
前記制御回路は、前記ランダム・アクセス・メモリの前記第１領域に対するアクセスによってデータの書き換えの生じたアドレスを記憶する回路を有し、
所定のタイミングで、前記第１領域の書き換え生じたアドレスのデータを前記不揮発性メモリに書き戻すことが可能とされる半導体記憶装置。
【請求項６】
請求項１において、
前記ランダム・アクセス・メモリは、前記不揮発性メモリの一部の記憶データが転送複写され前記不揮発性メモリのアクセスのバッファ領域となる第１領域と、前記半導体記憶装置の外部からのアクセスに対するワーク領域となる第２領域とを有する半導体記憶装置。
【請求項７】
請求項１において、
前記ランダム・アクセス・メモリはクロック同期型ＤＲＡＭでり、前記入出力端子を介した前記半導体記憶装置の外部から前記不揮発性メモリ及び前記ランダム・アクセス・メモリへのアクセスは前記クロック同期型ＤＲＡＭのインタフェースで行われる半導体記憶装置。
【請求項８】
請求項１において、
前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであり、前記ランダム・アクセス・メモリはクロック同期型ＤＲＡＭである半導体記憶装置。
【請求項９】
請求項１において、
前記半導体記憶装置は、第１半導体チップ、第２半導体チップ、及び第３半導体チップが含まれるマルチップメモリモジュールであり、
第１半導体チップは前記不揮発性メモリを含み、前記第２半導体チップは前記回路を含み、前記第３半導体チップは前記ランダム・アクセス・メモリを含む半導体記憶装置。
【請求項１０】
請求項１において、
前記回路はスタティック・ランダム・アクセス・メモリを含み、
前記入出力端子を介した前記不揮発性メモリ及び前記ランダム・アクセス・メモリへのアクセスは前記スタティック・ランダム・アクセス・メモリのインタフェースで行われる半導体記憶装置。
【請求項１１】
請求項１において、
前記ランダム・アクセス・メモリはダイナミック・ランダム・アクセス・メモリであり、
前記入出力端子を介した前記ダイナミック・ランダム・アクセス・メモリにたいするアクセスにおいて、前記ダイナミック・ランダム・アクセス・メモリに対するリフレッシュは隠蔽される半導体記憶装置。
【請求項１２】
請求項１０において、
前記半導体記憶装置は、第１半導体チップ、第２半導体チップ、第３半導体チップ、及び第４チップが基板上に搭載されて封止されたマルチップメモリモジュールであり、
第１半導体チップは前記不揮発性メモリを含み、前記第２半導体チップは前記回路を含み、前記第３半導体チップは前記ランダム・アクセス・メモリの一部を含み、前記第４チップは前記ランダム・アクセス・メモリの他の一部を含む半導体記憶装置。
【請求項１３】
フラッシュメモリと、
ＤＲＡＭと、
前記フラッシュメモリ及び前記ＤＲＡＭに結合され、前記ＤＲＡＭ及び前記不揮発性メモリに対するアクセスを制御するための制御回路と、
前記回路に結合された複数の入出力端子とを含み、
前記入出力端子を介した前記フラッシュメモリに対するアクセスは、前記ＤＲＡＭを経由して行う半導体記憶装置。
【請求項１４】
請求項１３において、
前記半導体記憶装置に対して外部から動作電源が投入された初期において、前記フラッシュメモリの一部の記憶データは、前記ＤＲＡＭの第１領域に転送されて当該第１領域に記憶される半導体記憶装置。
【請求項１５】
請求項１４において、
前記制御回路は、前記第１領域に対して外部からのアクセスによってデータの書き換えの生じたアドレスを記憶する回路を有し、
所定のタイミングで、前記第１領域の書き換え生じたアドレスのデータを前記不揮発性メモリに書き戻すことが可能とされる半導体記憶装置。
【請求項１６】
第１領域と第２領域とを含む不揮発性メモリと、
第３領域と第４領域とを含むランダム・アクセス・メモリと、
前記不揮発性メモリ及び前記ランダム・アクセス・メモリに結合されてたメモリコントローラとを備え、
前記第１領域と前記第３領域には同じデータが保持される半導体記憶装置
【請求項１７】
請求項１６において、
前記メモリコントローラは、前記不揮発性メモリから読み出したデータのエラー検出と訂正を行うためのエラー訂正回路を有し、前記不揮発性メモリの前記第１領域から前記ランダム・アクセス・メモリの前記第３領域へデータを転送する際は、前期エラー訂正回路によって訂正されたデータを前記第３領域へ転送する半導体記憶装置。
【請求項１８】
請求項１６において、
前記メモリコントローラは、前記第３領域のデータの更新された更新アドレスを記憶し、電源遮断時に、前記更新アドレスに対応する更新データを、第３領域から第１メモリへ転送し、当該転送の終了後に前記ランダム・アクセス・メモリの電源を遮断する半導体記憶装置。
【請求項１９】
請求項１６において、
前記メモリコントローラは、アクセス優先判定回路を有し、前記ランダム・アクセス・メモリに対するリフレッシュ要求を第１優先とし、外部から前記ランダム・アクセス・メモリへのアクセス要求を第２優先とし、前記不揮発性メモリと前記ランダム・アクセス・メモリ間のデータ転送に関わるアクセス要求を第３優先とする半導体記憶装置。
【請求項２０】
請求項１６において、
前記メモリコントローラは第１半導体チップに形成され、前記ランダム・アクセス・メモリは第２半導体チップに形成され、前記不揮発性メモリは第３半導体チップに形成され、
前記半導体記憶装置は、前記第１、第２および第３半導体チップが内部に含まれる封止体をさらに有し、
前記封止体は、前記第１半導体チップおよび前記第２半導体チップと電気的接続をするための複数の第１電極と、前記第１半導体チップおよび前記第３半導体チップと電気的接続をするための複数の第２電極と、前記第１半導体チップと封止体の外部に対して電気的接続をするための複数の第３電極と、前記第３半導体チップと封止体の外部に対して電気的接続をするための複数の第４電極とを有する半導体装置。
【請求項２１】
ＳＤＲＡＭとフラッシュメモリを一つのパッケージに封止し、前記ＳＤＲＡＭを介してフラッシュメモリにデータを書き込むことを特徴とする半導体装置。