【手続補正書】
【提出日】平成17年7月4日(2005.7.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】
アドレシング方法及び装置、記憶サイト読み出し方法及び装置、プログラミング方法及び装置、並びに、セル単位での消去方法及び装置
【特許請求の範囲】
【請求項１】
ツインＭＯＮＯＳの金属ビット線アレーをアドレスする方法であって、
（ａ）各ワード線に、低ワード線アドレスから高ワード線アドレスへラベルを付け、
（ｂ）各コントロール・ゲート線に、低コントロール・ゲート・アドレスから高コントロール・ゲート・アドレスへラベルを付け、
（ｃ）各ビット線に、低ビット線アドレス番号から高ビット線アドレス番号へラベルを付け、更に各々の前記アドレス番号に「偶数」及び「奇数」の表示を追加し、
（ｄ）３次元アドレス「Ｘ」、「Ｙ」、及び「Ｚ」のセットを選択し、
（ｅ）前記ワード線アドレスを「Ｘ」アドレスとして選択し、
（ｆ）前記コントロール・ゲート・アドレスを、「Ｘ」及び「Ｚ」アドレスの関数として選択し、
（ｇ）前記ビット線アドレスを、「Ｙ」及び「Ｚ」アドレス関数として選択する、
ことを含むツインＭＯＮＯＳの金属ビット線アレーのアドレシング方法。
【請求項２】
更に、前記コントロール・ゲート・アドレスを選択することが、
（ａ）アドレス「Ｘ」及び「Ｚ」の双方が「偶数」であるとき、前記コントロール・ゲート・アドレスがＣＧ［Ｘ］であり、
（ｂ）アドレス「Ｚ」が「奇数」であるとき、前記コントロール・ゲート・アドレスがＣＧ［Ｘ＋１］であり、
（ｃ）アドレス「Ｘ」が「奇数」で「Ｚ」が「偶数」であるとき、前記コントロール・ゲート・アドレスがＣＧ［Ｘ＋２］である、
ことを含む請求項１に記載のアドレシング方法。
【請求項３】
更に、前記ビット線アドレスを選択することが、
（ａ）選択されたコントロール・ゲート・アドレスが「偶数」であるとき、前記ビット線アドレスが「偶数」表示ＢＬ＿Ｅ［Ｙ］であり、
（ｂ）選択されたコントロール・ゲート・アドレスが「奇数」であるとき、前記ビット線アドレスが「奇数」表示ＢＬ＿Ｏ［Ｙ］である、
ことを含む請求項１に記載のアドレシング方法。
【請求項４】
前記ワード線及び前記コントロール・ゲート線が同じ方向へ交互に延びている、
ことを含む請求項１に記載のアドレシング方法。
【請求項５】
前記ビット線が前記ワード線及びコントロール・ゲート線と直交し、「偶数」として表示された前記ビット線が、「奇数」として表示された前記ビット線と交互に延びている、ことを含む請求項１に記載のアドレシング方法。
【請求項６】
ツインＭＯＮＯＳの金属ビット線メモリ・アレーの記憶サイトを読み出す方法であって、
（ａ）２つの記憶サイトを含む選択されたセル「Ｘ」、「Ｙ」、及び「Ｚ」アドレスを指定し、
（ｂ）選択されたコントロール・ゲート線を、前記アレーのチップ電圧バイアスＶＤＤへ結合し、
（ｃ）開放するコントロール・ゲート線を開放する電圧へ結合し、
（ｄ）選択されたビット線を、接地又はそれに近い電位へ結合し、
（ｅ）前記選択されたビット線に隣接した第１のビット線及び第２のビット線を、前記アレーのチップ電圧バイアスＶＤＤへチャージし、前記第１のビット線を第１のセンス増幅器へ接続し、前記第２のビット線を第２のセンス増幅器へ接続し、次に前記第１及び第２のセンス増幅器を浮遊させ、
（ｆ）選択されたワード線上の電圧を、低電圧から前記アレーのチップ電圧バイアスＶＤＤへ引き上げ、
（ｇ）前記第１の隣接ビット線上の前記第１の記憶サイトの記憶データを読み出し、前記第２の隣接ビット線上の前記第２の記憶サイトの記憶データを読み出す、
ことを含むツインＭＯＮＯＳの金属ビット線アレーの記憶サイトの読み出し方法。
【請求項７】
（ａ）選択されないビット線を、アレーのチップ電圧バイアスＶＤＤへ結合し、
（ｂ）選択されないワード線を、接地又はそれに近い電位へ結合し、
（ｃ）選択されないコントロール・ゲート線を、前記アレーのチップ電圧バイアスＶＤＤへ結合する、
ことをさらに含む請求項６に記載の記憶サイト読み出し方法。
【請求項８】
前記「Ｘ」アドレスが、選択されたワード線を指定し、前記「Ｘ」及び「Ｚ」アドレスが、選択されたコントロール・ゲート線を指定し、前記「Ｙ」及び「Ｚ」アドレスが、選択されたビット線を指定する、
ことを含む請求項６に記載の記憶サイト読み出し方法。
【請求項９】
前記開放するコントロール・ゲート線が、前記選択されたコントロール・ゲート線から見て、選択されたワード線の反対側に置かれている、
ことを含む請求項６に記載の記憶サイト読み出し方法。
【請求項１０】
前記第１の隣接ビット線が、前記選択されたビット線の第１の側に置かれ、前記第２の隣接ビット線が、前記選択されたビット線の第２の側に置かれている、
ことを含む請求項６に記載の記憶サイト読み出し方法。
【請求項１１】
選択されたワード線上の電圧を引き上げることが、読み出し操作を開始する引き金となって、前記第１及び第２の隣接ビット線の電圧を、前記第１及び第２の記憶サイトの閾値電圧によって別々に決定される値にする、
ことを含む請求項６に記載の記憶サイト読み出し方法。
【請求項１２】
金属ビット線ツインＭＯＮＯＳの金属ビット線アレーをプログラムする方法であって、
（ａ）２つの記憶サイトを含む選択されるセルに対する、「Ｘ」、「Ｙ」、及び「Ｚ」アドレスを指定し、
（ｂ）選択されたコントロール・ゲート線を正の高電圧へ結合し、
（ｃ）開放するコントロール・ゲート線を開放電圧へ結合し、
（ｄ）選択されたビット線を前記正の高電圧へ結合し、
（ｅ）選択されたワード線を正の低電圧へ結合し、
（ｆ）第１のセンス・ビット線を第１のプログラム・ラッチへ接続し、第２のセンス・ビット線を第２のプログラム・ラッチへ接続する、
ことを含むツインＭＯＮＯＳの金属ビット線アレーのプログラミング方法。
【請求項１３】
（ａ）選択されないビット線を、アレーのチップ電圧バイアスＶＤＤへ結合し、
（ｂ）選択されないワード線を、接地又はそれに近い電位へ結合し、
（ｃ）選択されないコントロール・ゲート線を、前記アレーのチップ電圧バイアスＶＤＤへ結合する、
ことを更に含む請求項１２に記載のプログラミング方法。
【請求項１４】
プログラムされるデータが論理「１」であるとき、前記第１及び第２のプログラム・ラッチを前記第１及び第２のセンス・ビット線へ接続することにより、前記第１及び第２のセンス・ビット線上に前記ＶＤＤ電圧を生成する、
ことを含む請求項１２に記載のプログラミング方法。
【請求項１５】
プログラムされるデータが論理「０」であるとき、前記第１及び第２のプログラム・ラッチを前記第１及び第２のセンス・ビット線へ接続することにより、前記第１及び第２のセンス・ビット線上に低電圧を生成する、
ことを含む請求項１２に記載のプログラミング方法。
【請求項１６】
前記選択されたワード線を前記正の低電圧へ結合することにより、選択されたメモリ・セルの電流を数マイクロアンペアへ制限する、
ことを含む請求項１２に記載のプログラミング方法。
【請求項１７】
（ａ）選択されたワード線を負の低電圧へ結合し、
（ｂ）選択されたコントロール・ゲートを負の高電圧へ結合し、
（ｃ）選択されたビット線を正の高電圧へ結合し、
（ｄ）前記選択されたワード線から見て、選択されたコントロール・ゲート線の反対側にある、選択されないワード線を正の高電圧へ結合し、
（ｅ）開放コントロール・ゲート線を開放電圧へ結合し、
（ｆ）選択されたコントロール・ゲート線から見て、選択されたワード線の反対側にある、選択されないコントロール・ゲート線を正のアレー・バイアス電圧へ結合する、
ことを含むツインＭＯＮＯＳの金属ビット線アレーのセル単位での消去方法。
【請求項１８】
（ａ）選択されないビット線を前記正のアレー・バイアス電圧へ結合し、
（ｂ）前記選択されたビット線に隣接するビット線を前記正のアレー・バイアス電圧へ結合する、
ことを更に含む請求項１７に記載のセル単位での消去方法。
【請求項１９】
前記負の低電圧を前記選択されたワード線へ結合することが、前記選択されたセルの消去速度を加速する、
ことを含む請求項１７に記載のセル単位での消去方法。
【請求項２０】
前記選択されたコントロール・ゲート線及び前記選択されたビット線が直交することにより、メモリ・セルのセル単位での選択を可能にする、
ことを含む請求項１７に記載のセル単位での消去方法。
【請求項２１】
前記選択された２つのメモリ・セルの第１のメモリ・セルが、前記選択された２つのメモリ・セルの第２のメモリ・セルの消去ドレイン領域を介して供給される電圧によって消去を禁止される、
ことを含む請求項２０に記載のセル単位での消去方法。
【請求項２２】
ツインＭＯＮＯＳの金属ビット線アレーをアドレスする装置であって、
（ａ）３次元アドレスの手段と、
（ｂ）前記３次元アドレスのアドレスとしてワード線をアドレスする手段と、
（ｃ）前記３次元アドレスの第１のペアとしてコントロール・ゲート線をアドレスする手段と、
（ｄ）前記３次元アドレスの第２のペアとしてビット線をアドレスする手段と、
を含むツインＭＯＮＯＳの金属ビット線アレーのアドレシング装置。
【請求項２３】
前記コントロール・ゲート線をアドレスする前記手段が、前記３次元アドレスの前記第１のペアの奇数又は偶数状態に依存する、請求項２２に記載のツインＭＯＮＯＳの金属ビット線アレーのアドレシング装置。
【請求項２４】
前記ビット線をアドレスする前記手段が、コントロール・ゲート線のアドレスの奇数又は偶数状態に依存する、請求項２２に記載のツインＭＯＮＯＳの金属ビット線アレーのアドレシング装置。
【請求項２５】
ツインＭＯＮＯＳの金属ビット線アレーの記憶サイトを読み出す装置であって、
（ａ）第１及び第２の記憶サイトを含むツインＭＯＮＯＳの金属ビット線アレーのセルをアドレスする手段と、
（ｂ）選択されたコントロール・ゲート線へコントロール・ゲート選択電圧を印加する手段と、
（ｃ）選択されたビット線へビット線選択電圧を印加する手段と、
（ｄ）第１及び第２のビット線をアレー・バイアス電圧へチャージして、前記第１及び第２のビット線を浮遊させる手段と、
（ｅ）選択されたワード線電圧が低電圧から高電圧へ引き上げられるとき、前記２つの記憶サイトに記憶されたデータの値を検出する手段と、
を含むツインＭＯＮＯＳの金属ビット線アレーの記憶サイト読み出し装置。
【請求項２６】
ツインＭＯＮＯＳの金属ビット・アレーのセルをアドレスする前記手段が３次元アドレスを使用する、請求項２５に記載の記憶サイト読み出し装置。
【請求項２７】
前記第１及び第２のビット線が前記選択されたビット線に隣接する、請求項２５に記載の記憶サイト読み出し装置。
【請求項２８】
前記第１及び第２のビット線が、前記第１及び第２の記憶サイトの中の記憶値を表す第１及び第２のセンス増幅器へ電圧を接続する、請求項２５に記載の記憶サイト読み出し装置。
【請求項２９】
ツインＭＯＮＯＳの金属ビット線アレーの記憶サイトをプログラムする装置であって、
（ａ）第１及び第２の記憶サイトを含むツインＭＯＮＯＳの金属ビット線アレーのセルをアドレスする手段と、
（ｂ）正の高い値のコントロール・ゲート選択電圧を、選択されたコントロール・ゲート線へ印加する手段と、
（ｃ）正の高い値のビット線選択電圧を、選択されたビット線へ印加する手段と、
（ｄ）正の低い値のワード線電圧を、選択されたワード線へ印加する手段と、
（ｅ）第１のプログラム・ラッチの上の第１のデータ値を、第１のセンス・ビット線へ結合する手段と、
（ｆ）第２のプログラム・ラッチの上の第２のデータ値を、第２のセンス・ビット線へ結合する手段と、
を含むツインＭＯＮＯＳの金属ビット線アレーの記憶サイトのプログラミング装置。
【請求項３０】
ツインＭＯＮＯＳの金属ビット・アレーのセルをアドレスする前記手段が３次元アドレスを使用する、請求項２９に記載の記憶サイトのプログラミング装置。
【請求項３１】
前記第１及び第２のビット線が前記選択されたビット線に隣接する、請求項２９に記載の記憶サイトのプログラミング装置。
【請求項３２】
ツインＭＯＮＯＳの金属ビット線アレーをセル単位で消去する装置であって、
（ａ）第１及び第２の記憶サイトを含むツインＭＯＮＯＳの金属ビット線アレーのセルをアドレスする手段と、
（ｂ）負の値のコントロール・ゲート選択電圧を、選択されたコントロール・ゲート線へ印加する手段と、
（ｃ）正の高い値のビット線選択電圧を、選択されたビット線へ印加する手段と、
（ｄ）負の低い値のワード線電圧を、選択されたワード線へ印加する手段と、
（ｅ）正の高い値の電圧を、前記選択されたワード線から見て、選択されたコントロール・ゲート線の反対側にある、選択されないワード線へ印加する手段と、
（ｆ）前記選択された同一のビット線および前記選択された同一のコントロール・ゲート線および前記正の高い値の電圧が印加された前記選択されないワード線を使用して、隣接したメモリ・セルの消去を禁止する手段と、
を含むセル単位での消去装置
【請求項３３】  ツインＭＯＮＯＳの金属ビット・アレーのセルをアドレスする前記手段が３次元アドレスを使用する、請求項３２に記載のセル単位での消去装置。
【請求項３４】
前記選択されたコントロール・ゲート線及び前記選択されたビット線が直交することにより、メモリ・セルのセル単位での選択を可能にする、請求項３２に記載のセル単位での消去装置。
【請求項３５】
前記負の低電圧を前記ワード線へ印加することにより、前記選択されたセルの消去速度を加速する、請求項３２に記載のセル単位での消去装置。
【発明の詳細な説明】
【０００１】
本願は、２００１年７月６日に出願された暫定特許出願第６０／３０３，７３６号の優先権を主張する。前記暫定特許出願は、参照してここに組み込まれる。
【０００２】
【発明の属する技術分野】
本発明は、半導体フラッシュ・メモリに関し、更に具体的には、ツインＭＯＮＯＳフラッシュ金属ビット・アレーに関する。
【０００３】
【従来の技術】
ＭＯＮＯＳ  ＥＥＰＲＯＭは、独立的にプログラム及び読み出されることのできるセルのアレーから構成される。金属酸化膜半導体（ＭＯＳ）電界効果トランジスタは、ＭＯＮＯＳ  ＥＥＰＲＯＭの個々のメモリ・ユニットを形成する。フラッシュＭＯＳトランジスタは、ソース、ドレイン、及びコントロール・ゲートがワード線（ＷＬ）へ接続されたフローティング・ゲートを含む。セルをバイナリーの「１」又は「０」でプログラムするため、又はセルを消去するため、様々な電圧がワード線及びビット線へ印加される。
【０００４】
米国特許６，２４８，６３３（Ｏｇｕｒａら）は、チッ化記憶サイトへのバリスティック電子注入及び高速低電圧プログラミングを伴う超短チャネルのコントロール・ゲートを有するツインＭＯＮＯＳセル構造を開示している。
米国特許第６，１３４，１５６号（Ｅｉｔａｎ）は、選択されたメモリ・セル（デュアルビットＮＲＯＭセルと呼ばれる）の内容を検出する方法を開示している。この方法は、ビット線及びドレイン線をチャージすることを含む。米国特許６，０１１，７２５（Ｅｉｔａｎ）は、デュアル・ビットＮＲＯＭにおいて、ワード線ＷＬへ接続されたセルのコントロール・ゲートの上を通る多結晶シリコン・ワード線を開示している。２００２年３月１５日の米国特許出願１０／０９９，０３０は、ＭＯＮＯＳメモリ・セルで広いプログラム帯域幅及びＥＥＰＲＯＭ消去能力を得るため、メモリ・セルを選択及び動作させる方法を開示している。
【０００５】
図１Ａには、従来技術のデュアルビットＮＲＯＭアレーの断面図が示される。このアレーは、ワード線ＷＬ［０］、ビット線拡散ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、及びＢＬ［３］、並びにチッ化記憶サイトＭ０、Ｍ１、Ｍ２、及びＭ３を有する。デュアルビットＮＲＯＭアレーの略図は、図１Ｂに示される。ビット線及びワード線は、相互に直交して走る。図２Ａには、従来技術のツインＭＯＮＯＳアレーの断面図が示される。このアレーは、ビット拡散ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、及びＢＬ［３］、コントロール・ゲートＣＧ［０］、ＣＧ［１］、ＣＧ［２］、及びＣＧ［３］、ワード線ＷＬ［０］、及びチッ化記憶サイトＭ０、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、及びＭ７を有する。コントロール・ゲートは、ワード線から別個に、チッ化記憶サイト及びビット線上にある。
図２Ｂは、従来技術のツインＭＯＮＯＳアレーの略図である。通常のＭＯＮＯＳ  ＭＯＳトランジスタにおいて、ＭＯＮＯＳデバイスのコントロール・ゲートの下にあるプログラム可能コンポーネントは、図２の（Ａ）に示されるようにチッ化層である。ツインＭＯＮＯＳメモリ・ユニットは、コントロール・ゲート、例えば
ＣＥＬＬ［１］の中のＣＧ［１］を含む。ＣＧ［１］の下に、２つの別々のサイト、例えばＭ２及びＭ３があり、これらは複合チッ化層の中で記憶サイトとして使用される。ビット線拡散ＢＬ［１］は、コントロール・ゲートＣＧ［１］の下にあり、独立した多結晶シリコン・ワード線ＷＬ［０］は、隣接したセルのコントロール・ゲートの間にある。
【０００６】
２００１年３月１９日の米国特許出願０９／８１０，１２２は、金属ビット・アレー構造のツインＭＯＮＯＳメモリ・セルを開示している。本発明の図３に示される金属ビット・ツインＭＯＮＯＳアレーと類似したアレーにおいて、コントロール・ゲート線は、製造プロセス・ステップ及びマスキング・レベルを簡単にするため、ワード線と平行に走る。従って、金属ビット線がコントロール・ゲート線及びワード線の双方と直交するように、アレーの構成が配列されなければならない。金属ビット線は、メモリ・セルの接合領域へのコンタクトを交互に替えることによって接続される。金属ビット・アレーは、折り返しビット線アレーにより類似している。コントロール・ゲート線は、ワード線と平行で交互に延びている。メモリ・セルの「Ｌ」形に起因して、ビット線の選択は、コントロール・ゲートの選択と独立であることはできない。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、ツインＭＯＮＯＳの金属ビット線メモリ・アレーに番号を付けて選択する方法を提供することである。
【０００８】
更に、本発明の目的は、ツインＭＯＮＯＳの金属ビット線メモリ・アレーのワード線、ビット線、及びコントロール・ゲートの関数としてメモリ・セルをアドレスすることである。
【０００９】
更に、本発明の目的は、ツインＭＯＮＯＳの金属ビット線メモリ・アレーの３次元の関数である独特のアドレスを形成することである。
【００１０】
本発明の他の目的は、読み出し操作の間に、ツインＭＯＮＯＳの金属ビット線アレーの電圧条件を提供することである。
【００１１】
更に、本発明の他の目的は、ツインＭＯＮＯＳの金属ビット線アレーのセルを読み出し、電圧をセンスする方法を提供することである。
【００１２】
更に、本発明の他の目的は、ツインＭＯＮＯＳの金属ビット線アレーのセルを読み出し、電流をセンスする方法を提供することである。
【００１３】
更に、本発明の他の目的は、セル単位での消去操作の方法及び電圧を提供することである。
【００１４】
【課題を解決するための手段】
本発明において、金属ビット・メモリ・アレーを選択及び番号付けする方法が紹介される。メモリ・セルのアドレスは、ワード線、ビット線、及びコントロール・ゲートの関数である。アドレス・ビットの独特のセットは、３次元の全てを含まなければならない。３次元において、Ｘ次元はワード線アドレスに対応し、Ｙ次元はビット線アドレスに対応し、Ｚ次元は偶数及び奇数特性を有するコントロール・ゲートに対応する。
【００１５】
本発明を添付の図面を参照して説明する。
【００１６】
【発明の実施の形態】
図３は、金属ビット線アレーのラベル付け図式の例を示す。ワード線ＷＬ［０］及びＷＬ［１］、並びにコントロール・ゲート線ＣＧ［０］、ＣＧ［１］、及びＣＧ［２］は水平方向に走り、相互に交替する。ビット線は、垂直方向に走り、ＢＬ＿Ｅ［０］、ＢＬ＿Ｏ［０］、ＢＬ＿Ｅ［１］、ＢＬ＿Ｏ［１］、ＢＬ＿Ｅ［２］、．．．とラベル付けされている。ビット線の奇数「＿Ｏ」及び偶数「＿Ｅ」特性は、選択されたコントロール・ゲート線の最下位ビット（ＬＳＢ）に対応する。所与のワード線及びコントロール・ゲート・アドレスについて、ワード線アドレス番号は、Ｘアドレスによって決定される。コントロール・ゲート・アドレスは、Ｘ及びＺアドレスの関数である。表１はコントロール・ゲートのアドレシング方法を要約している。
【００１７】
【表１】
2003141890.tif 000001
【００１８】
もしＸ及びＺの双方が偶数であれば、ＣＧ［Ｘ］が選択される。Ｚが奇数であれば、ＣＧ［Ｘ＋１］が選択され、もしＸが奇数でＺが偶数であれば、ＣＧ［Ｘ＋２］が選択される。ビット線の選択はＹ及びＺアドレスの関数である。もし選択されたコントロール・ゲート線が偶数であれば、ＢＬ＿Ｅ［Ｙ］が選択される。同様に、もし選択されたコントロール・ゲート線が奇数であれば、ＢＬ＿Ｏ［Ｙ］が選択される。
【００１９】
読み出し及びプログラム操作の間、２つのハードビットのペアを含むメモリ・セルは、Ｉ／Ｏスライスの中で同時に選択される。記憶サイトは「ハードビット」と呼ばれ、Ｉ／Ｏスライスは、センス増幅器又はプログラム・ラッチの単一のペアを共用するメモリ・セルのアレーとして定義される。Ｉ／Ｏスライスの中のメモリ・セル列の数は、Ｙビット線のデコードに対応する。
【００２０】
読み出し、プログラム、又は消去操作の前では、メモリの静止状態は次のようであってよい。コントロール・ゲート及びビット線の全てはＶＤＤへバイアスされ、ワード線の全てはＧＮＤへ接続される。メモリ・アレーのｐ井戸はＧＮＤへ接続される。コントロール・ゲート及びビット線の全てへＶＤＤ電圧を印加する目的は、２つの理由による。第１に、もし開放コントロール・ゲート電圧が、ＧＮＤとＶＣＧｏとの間ではなく、ＶＤＤとＶＣＧｏとの間でチャージされると（ＶＣＧｏはコントロール・ゲート開放電圧である）、読み出しアクセスタイムが早くなるからである。第２の理由は、ビット線の全てへ高電圧を印加することによってのみ、隣接するセルからの影響で信号を汚染することなく、１つのメモリ・セルを読み出すことが可能になるからである。
【００２１】
図４は、読み出しの間のＩ／Ｏスライスの電圧条件を示す。選択されないセルの電圧条件は、次の通りである。即ち、選択されないビット線１０はＶＤＤにあり、選択されないワード線１１はＧＮＤにあり、選択されないコントロール・ゲート線１２はＶＤＤにある。Ｘ、Ｙ、Ｚアドレスが指定されるとき、１つのメモリ・セル１３がＩ／Ｏスライスから選択される。選択されたコントロール・ゲート線１４は、Ｘ及びＺアドレスによって決定され、ＶＤＤへバイアスされたままか、ＶＤＤの近くで浮遊しているか、ＶＤＤに近い或る電圧へ固定されている。もしＶＤＤがメモリ・セル電流を得るのに十分でなければ、選択されたコントロール・ゲート線１４は、ＶＤＤよりも高いが開放電圧よりも低い電圧へバイアスされてよい。選択されたワード線１６の他の側にある隣接コントロール・ゲート線１５は、開放するコントロール・ゲートとして指定され、ＶＣＧｏ（ＶＣＧ開放）へ引き上げられる。選択されたビット線１７（これはＹ及びＺアドレスによって決定される）は、ＧＮＤ又は低電圧へプルダウンされる。選択されたビット線１７に隣接する２つのビット線１８及び１９は、ＶＤＤへチャージされ、次に浮遊させられ、センス増幅器（ＶＤＤセンスとして示される）へ接続される。選択されたワード線１６の上の電圧を引き上げると、読み出し操作が開始される。選択されたワード線１６がＧＮＤからＶＤＤへ引き上げられたとき、２つの浮遊ビット線１８及び１９の上の電圧は、メモリ・ビットの閾値電圧に依存して、ＶＤＤに留まるか下降する。２つのメモリ・ビットは同時に選択されるが、２つのセンス・ビット線１８及び１９の上の信号は、相互に独立して現出される。
【００２２】
注意すべきは、電圧調整器の数を最小にするため、ＣＧ線及びビット線のデフォルト静止電圧は、ＶＤＤになるように選択されていることである。しかし、他の理由、例えばパフォーマンスを早くするか信号を現出するため、ＶＤＤよりも低いか高い他の電圧を使用することが実際的であるかも知れない。ＣＧ及びＢＬ線の静止電圧を選択するときに留意することは、選択されない隣接セルのゲート−ソース電圧を禁止するため、ＢＬ電圧を十分に高くしなければならないことである。
【００２３】
ビット線信号を現出する間、もしセンス・ビット線電圧が、ＶＤＤ−（選択されたワードゲートの閾値電圧）よりも下に下降するならば、隣接メモリ・セルのＶｔは、メモリ・セルが低閾値のメモリ状態へプログラムされている場合、ビット線信号へ影響を与え始めるかも知れないことである。従って、もし電圧センスが使用されるならば、ビット線電圧がＶＤＤと（メモリ・セル・ワードゲートの閾値電圧）の差よりも下に下降する前に、センスすることが必要である。
【００２４】
金属ビット・アレーをセンスする他の方法は、電流センスによる方法である。図５は、電流センスの回路パスを示す。センス・ビット線３０は、デカップルＮＭＯＳトランジスタ・ペア３１のソース／ドレインへ接続され、他のソース／ドレインはＰＭＯＳカレントミラー３２へ接続される。ソース及びミラーＰＭＯＳトランジスタＰ１及びＰ２の比を設定することによって、利得がカレントミラー段の中に付け加えられてよい。Ｗ／Ｌはトランジスタ強度比である。ここで、Ｗはトランジスタの幅であり、Ｌはトランジスタの長さである。電流利得は因数を大体ｍとして、Ｗ／Ｌの比を同じ因数ｍずつ増加することによって、ミラー段で得られることができる。電流センスの間、センスＢＬの電圧はＶＤＤ−Ｖｔ−ｎｔｒへ固定される。ここで、Ｖｔ−ｎｔｒはｎチャネル・パス・トランジスタの閾値電圧である。隣接したセルがビット線信号に影響を与えないように、Ｖｔ−ｎｔｒ＜＝ワードゲートＶｔの条件を確保することが必要である。この電流センス図式において、選択されたビット線は接地される。しかし、ビット線３０を接地へ接続する２つのトランジスタＮ１及びＮ２が存在する。トランジスタＮ１は、大きなＷ及び小さなＬのデバイスであり、ビット線を早くプルダウンしてアクセスタイムを早くするために使用される。トランジスタＮ２は、より小さなＷ及び、より大きなＬのデバイスであってよく、動かないセンス・ビット線電圧を維持するため信号を現出している間に使用されてよい。デバイスのサイズは、センス・ビット線上のプルアップ・トランジスタＰ１とバランスを取るように決定される。もしＮ２トランジスタがあまりに強ければ、センス・ビット線は下降するであろう。
【００２５】
図６は、プログラム・モードの金属ビット線アレーにおける電圧を示す。図４に示される読み出し操作の場合と同じビット線及びコントロール・ゲートのセットが選択され、選択されないワード線、ビット線、及びコントロール・ゲート線電圧の同じセットが存在する。選択されないビット線１０はＶＤＤへ設定され、選択されないコントロール・ゲート線はＶＤＤへ設定され、選択されないワード線は接地（ＧＮＤ）へ設定される。選択されたコントロール・ゲート線１４から見て、選択されたワード線１５の反対側にある隣接コントロール・ゲート線１６は、開放電圧ＶＣＧｏへ接続される。選択されたコントロール・ゲート１４及び選択されたビット線１７は、約５Ｖの高電圧へ引き上げられる。選択されたワード線１５は、約１Ｖの低電圧へ接続される。２つのセンス・ビット線１８及び１９は、２つのプログラム・ラッチへ接続され、２つのプログラム・ラッチは、「０」プログラム・データについて、ビット線をＧＮＤ又はその近くにプルダウンする。もしプログラム・ラッチの中のデータが「１」であれば、センス・ビット線電圧はＶＤＤに留まり、メモリ・セルはプログラムされない。なぜなら、ワードゲート電圧からソース電圧を差し引いた値は、メモリ・セルのＶｔｈよりも小さいからである。選択されたワード線１５の電圧は、約０Ｖ〜１．３Ｖのワードゲート電圧によってセル電流を約３〜５μＡの範囲へ制限するため、低めに設定される。
【００２６】
消去のために金属拡散ツインＭＯＮＯＳアレーを分割する幾つかの方法がある。最も普通の方法は、１２８ｋｂ以上のブロック・サイズに分割することである。しかし、通常のフラッシュ消去に加えて、金属拡散ツインＭＯＮＯＳアレーは、１メモリ・セル（２つのハードビットを含む）の最小消去ブロック・サイズを選択する特異な能力を有する。図７は、１つのメモリ・セル１３を消去し、隣接したメモリ・セル２０の消去を禁止するために提案される電圧条件を示す。選択されたワード線１５の反対側にあるコントロール・ゲート線１６は静止電圧（約ＶＤＤ）に留まり、選択されたワード線１５は約−１Ｖに設定される。選択されたコントロール・ゲート線１４は約−３Ｖに設定され、開放コントロール・ゲート線１２はＶＣＧｏへ設定される。選択されたビット線１７は約４〜５Ｖの高電圧ＶＢＬＨＩへバイアスされる。これらの電圧条件を使用して、メモリ・セル１３はＦ−Ｎトンネリング及びホット・ホール消去の組み合わせによって消去されることができる。ホット・ホールは、高電圧接合の端に生成され、チッ化層の中へ掃引されて、トラップされた電子と再結合する。負のワード線電圧は、容量結合によって負のワードゲート・チャネル電圧を誘起する。これは、特に、高電圧接合から遠いワードゲートの近くで、ホット・ホール消去を加速する。選択されないメモリ・セル２０は、選択されたメモリ・セル１３と同じ高電圧ビット線及び負のコントロール・ゲート線を共用する。しかし、ホット・ホールの注入は、次のような追加の電圧条件によって禁止される。即ち、選択されたワード線１５から見て、選択されたコントロール・ゲート線１４の反対側にあるワード線１１は、約＋３Ｖへ設定される。選択されないビット線１０は静止電圧（約ＶＤＤ）に留まり、選択されたビット線１７に隣接したビット線１８及び１９も約ＶＤＤへ維持される。選択されたコントロール・ゲート線１４は、選択されたビット線１７に直交しており、これは２つのメモリ・セル１３及び２０の選択を可能にするので、セル単位での消去が可能である。これらの２つのメモリ・セルにおいて、コントロール・ゲート線１２の開放にされたコントロール・ゲートの下、及びワード線１１へ接続された正バイアス・ワードゲートの下で、ビット線１８及び１９から正の電圧を通すことによって、１つのセル２０で消去を禁止することができる。ビット線１７に接続された高電圧消去接合の電圧は低減するであろう。０Ｖの代わりに約１Ｖの高電圧接合に近いワードゲートの下のチャネル電圧は、ホット・ホールの生成を低減させ、従って消去は生じない。
【００２７】
本発明は、好ましい実施形態を参照して詳細に図示及び説明されたが、本発明の趣旨及び範囲から逸脱することなく、形式及び詳細部分について様々な変更が行なわれてよいことが当業者によって理解されるであろう。
【図面の簡単な説明】
【図１Ａ】
従来技術のデュアルビットＮＲＯＭセルを使用するアレーの断面図である。
【図１Ｂ】
従来技術のデュアルビットＮＲＯＭセル・アレーの略図である。
【図２Ａ】
従来技術のツインＭＯＮＯＳ拡散ビット・セルを使用するアレーの断面図である。
【図２Ｂ】
従来技術の拡散ビット・セル・ツインＭＯＮＯＳアレーの略図である。
【図３】
ラベル付け図式を示す本発明のツインＭＯＮＯＳの金属ビット・メモリ・アレーの略図である。
【図４】
読み出し操作の間の電圧条件を示す本発明の略図である。
【図５】
ツインＭＯＮＯＳの金属ビット・アレーでセル電流をセンスする本発明の図である。
【図６】
プログラム操作のためにＭＯＮＯＳの金属ビット線アレーへ印加される電圧を示す本発明の略図である。
【図７】
セル単位での消去操作のためにＭＯＮＯＳの金属ビット線アレーへ印加される電圧を示す本発明の略図である。
【符号の説明】
１０…ビット線
１１…ワード線
１２…コントロール・ゲート線
１３…メモリ・セル
１４、１５…コントロール・ゲート線
１６…ワード線
１７、１８、１９…ビット線
２０…メモリ・セル
３０…センス・ビット線
３１…ＮＭＯＳトランジスタのペア
３２…ＰＭＯＳカレントミラー
ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］…ビット線拡散
ＢＬ＿Ｅ［０］、ＢＬ＿Ｏ［０］、ＢＬ＿Ｅ［１］、ＢＬ＿Ｏ［１］、ＢＬ＿Ｅ［２］…  ビット線
ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ［３］…コントロール・ゲート
Ｍ０、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７…チッ化記憶サイト
Ｎ１、Ｎ２…トランジスタ
Ｐ１、Ｐ２…ミラーＰＭＯＳトランジスタ
ＶＢＬＨＩ…ビット線の高電圧
ＶＣＧＨＩ…コントロール・ゲート線の高電圧
ＶＣＧｏ…コントロール・ゲートの開放電圧
ＷＬ、ＷＬ［０］、ＷＬ［１］…ワード線