(57)【要約】基板上に起立し相互に平行に配置され、各々第１伝導型の第１の４端子ダブルゲートＦＥＴ、第２伝導型で直列接続された第２、第３の４端子ダブルゲートＦＥＴ、第２伝導型で直列接続された第４、第５の４端子ダブルゲートＦＥＴ、第１伝導型の第６の４端子ダブルゲートＦＥＴが形成される第１乃至第４の半導体薄板を含み、第３、第４の４端子ダブルゲートＦＥＴは選択トランジスタを構成し、第１、第２、第５、第６の４端子ダブルゲートＦＥＴは相補型インバータを構成するＳＲＡＭセルにおいて、第１及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートは第２、第３の半導体薄板側に配置され、第２乃至第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートは、互いに対向する位置に配置され且つ第１のバイアス配線に共通接続され、第１及び第６の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第２のバイアス配線に共通接続されており、ワード線、第１及び第２のバイアス配線は、第１乃至第４の半導体薄板の配列方向に直交して配置される。
2008081740.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に起立し相互に平行に順に配置された、第１乃至第４の半導体薄板を含み、第１の半導体薄板には第１伝導型の第１の４端子ダブルゲートＦＥＴ、第２の半導体薄板には第２伝導型であり直列接続された第２及び第３の４端子ダブルゲートＦＥＴ、第３の半導体薄板には第２伝導型であり直列接続された第４及び第５の４端子ダブルゲートＦＥＴ、第４の半導体薄板には第１伝導型の第６の４端子ダブルゲートＦＥＴがそれぞれ形成されており、第３及び第４の４端子ダブルゲートＦＥＴは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第１及び第２の４端子ダブルゲートＦＥＴと第５及び第６の４端子ダブルゲートＦＥＴはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたＳＲＡＭセルであって、
第１及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートは第２の半導体薄板又は第３の半導体薄板と対向する側に配置され、第２及び第３の４端子ダブルゲートＦＥＴのしきい値制御ゲートと第４及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートとは対向する位置に配置されるとともに、それぞれのしきい値制御ゲートは第１のバイアス配線に共通接続され、第１及び第６の４端子ダブルゲートＦＥＴのしきい値制御ゲートは、第２のバイアス配線に共通接続されており、かつワード線、第１及び第２のバイアス配線は、第１乃至第４の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするＳＲＡＭセル。
【請求項２】
同一基板上に起立し相互に平行に順に配置された、第１乃至第４の半導体薄板を含み、第１の半導体薄板には第１伝導型の第１の４端子ダブルゲートＦＥＴ、第２の半導体薄板には第２伝導型であり直列接続された第２及び第３の４端子ダブルゲートＦＥＴ、第３の半導体薄板には第２伝導型であり直列接続された第４及び第５の４端子ダブルゲートＦＥＴ、第４の半導体薄板には第１伝導型の第６の４端子ダブルゲートＦＥＴがそれぞれ形成されており、第３及び第４の４端子ダブルゲートＦＥＴは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第１及び第２の４端子ダブルゲートＦＥＴと第５及び第６の４端子ダブルゲートＦＥＴはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたＳＲＡＭセルであって、
第１及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートは第２の半導体薄板又は第３の半導体薄板と対向する側に配置され、第２及び第３の４端子ダブルゲートＦＥＴのしきい値制御ゲートと第４及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートとは対向する位置に配置されるとともに、第２及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第１のバイアス配線に共通接続され、第３及び第４の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第３のバイアス配線に共通接続され、第１及び第６の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第２のバイアス配線に共通接続されており、かつワード線、第１、第２及び第３のバイアス配線は、第１乃至第４の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするＳＲＡＭセル。
【請求項３】
第１及び第２の４端子ダブルゲートＦＥＴの論理信号入力ゲートと第５及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートとは対向する位置に配置されていることを特徴とする請求項１又は２に記載のＳＲＡＭセル。
【請求項４】
第３及び第４の４端子ダブルゲートＦＥＴが相隣り合うように配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のＳＲＡＭセル。
【請求項５】
第１及び第６の４端子ダブルゲートＦＥＴと第２乃至第５の４端子ダブルゲートＦＥＴとは、チャンネル幅が異なるように形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のＳＲＡＭセル。
【請求項６】
請求項１乃至５のいずれか１項に記載のＳＲＡＭセルが、第１乃至第４の半導体薄板の配列方向に、線対称に複数個配列されていることを特徴とするＳＲＡＭ装置。
【請求項７】
上記第２伝導型の第２の半導体薄板及び第３の半導体薄板は、複数個配列されたＳＲＡＭセルに共通する半導体薄板として構成されていることを特徴とする請求項６に記載のＳＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static  Random  Access  Memory）セル及びＳＲＡＭ装置に関するものである。
【背景技術】
【０００２】
従来は、バルクあるいはＳＯＩ(Silicon On Insulator)といったシリコン基板上に、プレーナ型ＭＯＳ電界効果型トランジスタ(Metal-Oxide-Silicon Field-Effect Transistor)を用いてＳＲＡＭセルを構成してきた。【０００３】
しかしながら、将来的にはバルクプレーナＭＯＳ電界効果トランジスタでは、短チャネル効果の増大を防ぐことが困難となってくる。これは、漏れ電流の増大を意味する。【０００４】
これを回避する方法の一つとして、特許文献１に示された４端子ダブルゲートＦＥＴ(Field-Effect Transistor、電界効果型トランジスタ)を用いてＳＲＡＭ装置を構成する方法が特許文献２に提案されている。【０００５】
図１は、特許文献１に示された４端子ダブルゲートＦＥＴの模式図である。半導体基板１０８と更に絶縁膜１０７の層構造を持つＳＯＩ基板上に、起立した半導体薄板１００を設け、この両面に第１のゲート電極１０３と第１のゲート絶縁膜１０４からなる第１のゲート、第２のゲート電極１０５と第２のゲート絶縁膜１０６からなる第２のゲートを具有し、更にソース電極１０１とドレイン電極１０２を半導体薄板に接して具有することを示している。なお、図とは異なりソース・ドレインがゲート電極１０３及び１０５と一部重なっていても素子が機能する。【０００６】
図２は対応する回路図上のシンボルであり、第１、第２のゲート電極１０３、１０５ならびに、ソース電極、ドレイン電極１０１、１０２は、ｎチャンネル４端子ダブルゲートＦＥＴ２００の場合は２０３、２０４、２０１、２０２に対応し、ｐチャンネル４端子ダブルゲートＦＥＴ２０５の場合は２０８、２０９、２０６、２０７に対応する。
論理回路においてこの４端子ダブルゲートＦＥＴを利用する場合は、第１のゲートに信号処理の対象となる論理信号を入力し、処理速度その他の性能を特徴付けるトランジスタの閾値電圧を第２のゲートに入力するバイアス電圧で変動させることができる。この第２ゲートに入力するバイアス電圧により、回路動作が低速でよい場合は高しきい値を選択し、高速性が要求される場合は低閾値を選択することにより、システム全体で漏れ電流を低減することが可能となる。なお、本明細書においては、第１のゲートを論理信号入力ゲート、第２のゲートをしきい値制御ゲートとする。【０００７】
このような４端子ダブルゲートＦＥＴを用いたＳＲＡＭセルの構成例が特許文献２に開示されている。これによれば、４端子ダブルゲートＦＥＴを用いてフリップフロップを構成し、ｐチャンネルＦＥＴについては、第１のゲートと第２のゲートを結んで使用し、ｎチャンネルＦＥＴの第１のゲートを論理信号入力ゲート、第２のゲートをしきい値制御ゲートとして用いる。これにより、スタンバイ時には、ｎチャンネルＦＥＴのしきい値を高く設定することにより、ｎチャンネルＦＥＴのオフ時漏れ電流を低減することが可能となる。【０００８】
更に、この４端子ダブルゲートＦＥＴの性能を更に向上させるための、異なる２つの素子構造及び作製法が特許文献３及び４に示されている。
特許文献３には、第１のゲートのゲート絶縁膜厚さと、第２のゲートのゲート絶縁膜厚さを作り分ける方法が開示されている。これにより、第２のゲートに入力されるバイアス電圧の効果をより高めることができる。
同様に、特許文献４には、第１のゲートのゲート絶縁膜誘電率と、第２のゲートのゲート絶縁膜誘電率を異なる値で作製する方法が開示されている。これにより、特許文献３と同様に第２のゲートに入力されるバイアス電圧の効果をより高めることができる。【０００９】
このような、４端子ダブルゲートＦＥＴの作製は、それぞれの特許文献中に開示されているため省略するが、概して図３のようなパターンによって可能となる。ここで、３０１はフィン形成用マスク、３０２はゲート形成用マスク、３０３、３０４は同一層のマスクに実装されるコンタクト形成用パターンで、３０３はフィンに対する配線のコンタクト層、３０４はゲートに対する配線のコンタクト層である。半導体起立薄板構造の層とまたがって単一の図形として書かれたゲートは、図形のとおり堆積された後、切り離すことによって、半導体起立薄板の両側に形成されたゲート堆積構造は第１のゲート、第２のゲートとして独立に動作できるようになる。【００１０】
ところが従来のＳＲＡＭでは次のような問題点がある。
特許文献２のＳＲＡＭ回路では、フリップフロップのｎチャンネルＦＥＴがオフとなっている場合は、漏れ電流を低減することができる。しかしながら、フリップフロップの性質上、片側のインバータにおいてｎチャンネルＦＥＴがオフとなっている場合は、反対側のインバータにおいてｎチャンネルＦＥＴがオンとなっているため、こちら側でのオフ電流は効率的に低減できない。よって、ｐチャンネルＦＥＴのオフ電流をｎチャンネルＦＥＴと同様に効率的に低減する方法が必要となる。【００１１】
また、特許文献２には、ｎチャンネルＦＥＴがオフの場合の漏れ電流を低減する回路構成が開示されているが、これを集積化するための素子構造、配置方法、配線方法が開示されておらず、適切な方法は知られていない。すなわち、従来の標準的なデバイスであるプレーナ型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor ＦＥＴ)に関しては、例えば非特許文献１などに見られるように、いくつかの効率的なレイアウト方法が知られているが、これを４端子ダブルゲートＦＥＴに適用しても効率的とはならない。４端子ダブルゲートＦＥＴを用いたＳＲＡＭセルを小さな面積で実現し、高集積ＳＲＡＭ装置を実現するような提案が与えられる必要がある。【００１２】
従来のＭＯＳＦＥＴを用いたレイアウト技術を適用しても効率的とはならない理由としては、４端子ダブルゲートＦＥＴがプレーナ型ＭＯＳＦＥＴとは異なりゲートを２個持っているため、配線層とゲートの間を結ぶコンタクトが増え、これが面積を増大させる。よって、回路トポロジ上で同じノードとなるゲートのコンタクトを最大限共有できるような素子配置を新たに考える必要がある。
また同時に、同一の配線に接続されるコンタクト同士ができる限り直線状に並ぶような素子配置が与えられる必要がある。配線の複雑度が下がり、面積の増大を抑えられるからである。
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００５−２６０６０７号公報
【特許文献３】特開２００５−１６７１６３号公報
【特許文献４】特開２００５−１７４９６０号公報
【非特許文献１】J. Davis et al.“A 5.6 GHz 64 kB Dual-Read Data Cache for the POWER6 Processor”, Visual Supplement 2006 to the Digest of Technical Papers of IEEE International Solid-State Circuits Conference, p. 514.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって本発明は、上記の問題点を解決し、４端子ダブルゲートＦＥＴを用いたＳＲＡＭセルを小さな面積で実現するとともに、漏れ電流が少なく低消費電力の高集積ＳＲＡＭ装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記課題は次のような手段により解決される。
（１）同一基板上に起立し相互に平行に順に配置された、第１乃至第４の半導体薄板を含み、第１の半導体薄板には第１伝導型の第１の４端子ダブルゲートＦＥＴ、第２の半導体薄板には第２伝導型であり直列接続された第２及び第３の４端子ダブルゲートＦＥＴ、第３の半導体薄板には第２伝導型であり直列接続された第４及び第５の４端子ダブルゲートＦＥＴ、第４の半導体薄板には第１伝導型の第６の４端子ダブルゲートＦＥＴがそれぞれ形成されており、第３及び第４の４端子ダブルゲートＦＥＴは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第１及び第２の４端子ダブルゲートＦＥＴと第５及び第６の４端子ダブルゲートＦＥＴはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたＳＲＡＭセルであって、
第１及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートは第２の半導体薄板又は第３の半導体薄板と対向する側に配置され、第２及び第３の４端子ダブルゲートＦＥＴのしきい値制御ゲートと第４及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートとは対向する位置に配置されるとともに、それぞれのしきい値制御ゲートは第１のバイアス配線に共通接続され、第１及び第６の４端子ダブルゲートＦＥＴのしきい値制御ゲートは、第２のバイアス配線に共通接続されており、かつワード線、第１及び第２のバイアス配線は、第１乃至第４の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするＳＲＡＭセル。
（２）同一基板上に起立し相互に平行に順に配置された、第１乃至第４の半導体薄板を含み、第１の半導体薄板には第１伝導型の第１の４端子ダブルゲートＦＥＴ、第２の半導体薄板には第２伝導型であり直列接続された第２及び第３の４端子ダブルゲートＦＥＴ、第３の半導体薄板には第２伝導型であり直列接続された第４及び第５の４端子ダブルゲートＦＥＴ、第４の半導体薄板には第１伝導型の第６の４端子ダブルゲートＦＥＴがそれぞれ形成されており、第３及び第４の４端子ダブルゲートＦＥＴは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第１及び第２の４端子ダブルゲートＦＥＴと第５及び第６の４端子ダブルゲートＦＥＴはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたＳＲＡＭセルであって、
第１及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートは第２の半導体薄板又は第３の半導体薄板と対向する側に配置され、第２及び第３の４端子ダブルゲートＦＥＴのしきい値制御ゲートと第４及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートとは対向する位置に配置されるとともに、第２及び第５の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第１のバイアス配線に共通接続され、第３及び第４の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第３のバイアス配線に共通接続され、第１及び第６の４端子ダブルゲートＦＥＴのしきい値制御ゲートは第２のバイアス配線に共通接続されており、かつワード線、第１、第２及び第３のバイアス配線は、第１乃至第４の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするＳＲＡＭセル。
（３）第１及び第２の４端子ダブルゲートＦＥＴの論理信号入力ゲートと第５及び第６の４端子ダブルゲートＦＥＴの論理信号入力ゲートとは対向する位置に配置されていることを特徴とする（１）又は（２）に記載のＳＲＡＭセル。
（４）第３及び第４の４端子ダブルゲートＦＥＴが相隣り合うように配置されていることを特徴とする（１）乃至（３）のいずれかに記載のＳＲＡＭセル。
（５）第１及び第６の４端子ダブルゲートＦＥＴと第２乃至第５の４端子ダブルゲートＦＥＴとは、チャンネル幅が異なるように形成されていることを特徴とする（１）乃至（４）のいずれかに記載のＳＲＡＭセル。
（６）（１）乃至（５）のいずれかに記載のＳＲＡＭセルが、第１乃至第４の半導体薄板の配列方向に、線対称に複数個配列されていることを特徴とするＳＲＡＭ装置。
（７）上記第２伝導型の第２の半導体薄板及び第３の半導体薄板は、複数個配列されたＳＲＡＭセルに共通する半導体薄板として構成されていることを特徴とする（６）に記載のＳＲＡＭ装置。
【発明の効果】
【００１５】
本発明のＳＲＡＭセルでは、次のような効果が得られる。
１．互いに異なる伝導型のＦＥＴが実装される半導体薄板が対向した面を論理信号入力ゲートとして用い、第１層配線よりも上層の配線からコンタクトを引き出す際にコンタクト数を減少することができる。
２．同一の伝導型のＦＥＴが実装される半導体薄板が対向した面をしきい値制御ゲートとして用い、同様に上層の配線からコンタクトを引き出す際にコンタクト数を減少させることができる。
３．ワード線（WL）を各半導体薄板に対して直交する方向に引き回すとき、ワード線の行選択信号が入力されるコンタクトが直線上に並び、ワード線とコンタクトの接続が効率的になる。
４．共通のしきい値制御用電圧が入力されるコンタクトがワード線と平行な直線上に並ぶため、ワード線と平行して引き回されるしきい値電圧制御用の配線とコンタクトの接続が効率的となり、ワード線の変動に同期した行単位でのしきい値制御が可能となる。
５．半導体薄板全ての方位がそろい、作製の際に露光が効率的に行われることとなり、かつトランジスタの性能がそろう。【００１６】
また本発明のＳＲＡＭ装置では、各ＳＲＡＭセルはセルアレイ中では、ワード線（WL）方向には併進対称に、ビット線(ＢＬ、ＢＬ〜)方向には相隣るセルとの境界線を中心に線対称に繰り返し配置されるため次のような効果が得られる。
６．電源電圧VDD、VSSを供給するコンタクトをセル間で共有できる。
７．ビット線(ＢＬ、ＢＬ〜)のコンタクトをセル間で共有できる。
８．Ｍ１、Ｍ６に入力されるVg2,pのゲートコンタクトをセル間で共有できる。
【図面の簡単な説明】
【００１７】
【図１】半導体薄板
【図２】ｎチャンネル乃至ｐチャンネル型の4端子ダブルゲートＦＥＴの回路図でのシンボル
【図３】4端子ダブルゲートＦＥＴ作製時に用いられるマスクの構造模式図
【図４】4端子ダブルゲートＦＥＴを用いたＳＲＡＭセルの回路図
【図５】図4のＳＲＡＭセル400とトポロジが等価であり、実施例に即した形に書き換えたＳＲＡＭセルの回路図
【図６】4端子ダブルゲートＦＥＴを用いたＳＲＡＭセルの配線部分等を除外した素子構造の模式図
【図７】ＳＲＡＭセルのマスクレイアウト
【図８】ＳＲＡＭセルの他の素子模式図
【図９】図８に示す素子の断面模式図（ＳＯＩウェハを用いて作製した場合）
【図１０】図８に示す素子の断面模式図（バルクシリコンウェハを用いて作製した場合）
【符号の説明】
【００１８】
１００  ４端子ダブルゲートＦＥＴ
２００  ｎチャンネル４端子ダブルゲートＦＥＴ
２０５  ｐチャンネル４端子ダブルゲートＦＥＴ
３０１  フィン形成用マスク
３０２  ゲート形成用マスク
４００  ＳＲＡＭセル
【発明を実施するための最良の形態】
【００１９】
特許文献２に開示されたＳＲＡＭセルとは異なり、ｐチャンネルＦＥＴにもしきい値制御ゲートを設ける場合には、図４に示すような回路構成となる。すなわち、セル４００は、ｎチャンネルＦＥＴであるＭ２、Ｍ３、Ｍ５、Ｍ６ならびにｐチャンネルＦＥＴであるＭ１、Ｍ６の閾値電圧をバイアス供給用配線Vg2,p、Vg2,nに供給する電圧によって制御する。これにより、漏れ電流を低減したい場合には、ｎチャンネルＦＥＴとｐチャンネルＦＥＴの両方を高しきい値にすることが可能となり、フリップフロップを構成するインバータ双方の漏れ電流が抑えられる。【００２０】
本発明の解決しようとする課題にて前述のように、従来のＭＯＳＦＥＴを用いたレイアウトを適用しても効率的とはならない理由としては、４端子ダブルゲートＦＥＴがプレーナ型ＭＯＳＦＥＴとは異なりゲートを２個持っているため、配線層とゲートの間を結ぶコンタクトが増え、これが面積を増大させる。よって、回路トポロジ上で同じノードとなるゲートのコンタクトを最大限共有できるような素子配置を新たに考える必要がある。また同時に、同一の配線に接続されるコンタクト同士ができる限り直線状に並ぶような素子配置を与えられる必要がある。配線の複雑度が下がり、面積の増大を抑えられるからである。【００２１】
これらの条件を満たす戦略を探すと、
１．インバータを構成するトランジスタ同士(Ｍ１とＭ２、Ｍ５とＭ６)、更にはこれらインバータ同士をゲート方向に真横に並べる
２．アクセストランジスタ同士(Ｍ３とＭ４)を同じくゲート方向に真横に並べる
３．異なる伝導型のＦＥＴが対面するゲートは論理信号入力ゲートとして使う
４．同一の伝導型のＦＥＴが対面するゲートはしきい値制御ゲートとして使う
という戦略が得られる。
これは、図４と等価な図５の回路図で表現される。【００２２】
この回路図を実際のデバイス構造として実現しようとすると、図６に示す立体的な模式図のような構造が得られる。すなわち、フリップフロップを構成するＭ１、Ｍ２、Ｍ５、Ｍ６を実装する半導体起立薄板がワード線と直交する方位に配置され、かつ互いに真横に配置される。また、Ｍ２と直列に接続されるＭ３、Ｍ５と直列に接続されるＭ４が互いに真横に配置される。このとき、Ｍ２とＭ３、Ｍ５とＭ４はそれぞれ一つの共通する半導体起立薄板中に実装可能となる。【００２３】
以下本発明について実施例を参照して詳細に説明する。
図５は、本発明に係るＳＲＡＭセルの回路図である。セル４００の回路構成により、ｎチャンネルダブルゲートＦＥＴであるＭ２、Ｍ３、Ｍ５、Ｍ６ならびにｐチャンネルダブルゲートＦＥＴであるＭ１、Ｍ６の閾値電圧をバイアス供給用配線Vg2,p、Vg2,nに供給する電圧によって制御している。【００２４】
図６はその４端子型ダブルゲートＦＥＴ Ｍ１〜Ｍ６の立体的な配置模式図である。フリップフロップを構成するＭ１、Ｍ２、Ｍ５、Ｍ６を実装する半導体薄板がワード線と垂直、かつ互いに真横に配置され、Ｍ２と直列に接続されるＭ３、Ｍ５と直列に接続されるＭ４が互いに真横に配置されている。【００２５】
図７は、セル１個分のレイアウトを示す図である。図中７００１はＦＥＴ用の半導体層、ゲート層、第１層配線、第２層配線までを示し、７００２は第３層配線、第４層配線を表す。また、同図中３０１１はｐチャンネルＦＥＴが実装される半導体薄板とソース・ドレインのコンタクトを含む構造、３０１２はｎチャンネルＦＥＴが実装される半導体薄板とソース・ドレインのコンタクトを含む構造である。ここで、図７に関しては、図６の半導体薄板に、ソース・ドレインコンタクトを打つための薄板を厚さ方向に太らせた構造を含んでいる。その他、３０２は図３のゲート構造と対応するものであり、７０１は第１層金属配線、７０２は第２層金属配線、７０３は第１層配線と半導体薄板構造もしくはゲート層を結ぶコンタクト、７０４は第１層配線と第２層配線を結ぶ第１ビア、７０５は７０３と７０４が結合した構造、７０６は第３層配線７１０と第２層配線を結ぶ第２ビア、７０７は７０３、７０４、７０６が結合した構造、７０９は第４層配線７１１と第３層配線を結ぶ第３ビア、７０８は７０３、７０４、７０６、７０９を結合した構造を示す。３０２と３０１１乃至３０１２が重なる部分にはＳＲＡＭセルを構成する４端子型ダブルゲートＦＥＴであるＭ１乃至Ｍ６が形成される。【００２６】
ここで、少なくともハーフピッチ３２ｎｍ技術ノード以降、将来的に妥当と考えられる次のレイアウトルール１〜４にしたがってセル１個分の面積を求めると、配線ピッチの半分の距離をＦとするとき、セル１個分の面積は１４４Ｆ２となる。
１．コンタクトは千鳥格子状の配置が最も近接して配置される構造である。
２．第１層金属配線のピッチは、千鳥格子状のコンタクトのピッチで与えられる。
３．第２層から第５層の中層配線ピッチは、第１層金属配線と同一のルールで配線可能である。
４．中層配線以下の配線間を短絡するビアは、コンタクトと同等のピッチでの配置が許される。【００２７】
これに対して従来のプレーナＣＭＯＳ技術において近年主流となっている、例えば非特許文献１にあるような点対称なトランジスタ配置に則したレイアウトをレイアウトルール１〜４にしたがって行い、セル１個分の面積を求めると、セル１個分の面積は１６０Ｆ２となり、本発明に比べて非効率であることがわかる。【００２８】
実施例に示した４端子型ダブルゲートＦＥＴにより構成されるＳＲＡＭは、しきい値制御ゲートのゲート絶縁膜の厚さを厚くすることにより、サブスレッショルド係数を低減し、オフ時の漏れ電流を効率的に低減可能となる。図８にその立体構造を模式的に示す。すなわち、対向する半導体薄板面上に実装されたしきい値制御ゲートを厚く作製する。これは、図９に示すようなＳＯＩ基板上に作製された半導体薄板でも、図１０に示すようなバルクシリコン基板を加工して作製した半導体薄板でも実現可能である。【００２９】
ここで、図９は図８をＳＯＩ基板で実際に作製した場合の断面ＡＢ、図１０は図８をバルクシリコン基板で作成した場合の断面ＡＢを示す。1001はｎチャンネルＦＥＴ用のゲート材料、1003はｎチャンネルＦＥＴ用の半導体薄板、1002はｐチャンネルＦＥＴ用のゲート材料、1004はｐチャンネルＦＥＴ用の半導体薄板、1005はコンタクトと配線を示す。一方、図１０中の1103はバルクシリコン基板から形成したｎチャンネルＦＥＴ用の半導体薄板、1104はｐチャンネルＦＥＴ用の半導体薄板である。
本発明に係るＳＲＡＭ装置は、各ＳＲＡＭセルを、ワード線方向には併進対称に、ビット線方向には相隣るセルとの境界線を中心に線対称に繰り返し配置することにより得られる。またｎチャンネルＦＥＴ用の各半導体薄板は、ＳＲＡＭ装置において複数個配列されたＳＲＡＭセルに共通する半導体薄板として利用される。【００３０】
以上これまで説明した実施例は、あくまでも本発明の理解を容易にするためのものであり、この実施例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。
例えば、実施例では第２〜第５の４端子ダブルゲートＦＥＴ（Ｍ２〜Ｍ５）のしきい値制御ゲートを第１のバイアス配線に共通接続したものを例示したが、第２及び第５の４端子ダブルゲートＦＥＴ（Ｍ２、Ｍ５）のしきい値制御ゲートを共通接続し、第３及び第４の４端子ダブルゲートＦＥＴ（Ｍ３、Ｍ４）のしきい値制御ゲートを共通接続し、それぞれ異なるバイアス配線に接続することもできる。この場合には第３のバイアス配線の配置スペースが新たに必要となるが、選択トランジスタであるＭ３、Ｍ４のしきい値を別途制御可能であるためさらに低消費電力化が可能である。【００３１】
また例えばｐチャンネルＦＥＴが実装される半導体薄板の高さをｎチャンネルＦＥＴが実装される半導体薄板の高さとは異なるようにし、ｐチャンネルの第１及び第６の４端子ダブルゲートＦＥＴと、ｎチャンネルの第２乃至第５の４端子ダブルゲートＦＥＴとが、チャンネル幅が異なるように形成してもよい。こうすることにより、フリップフロップのプルアップ、プルダウンの強さのバランスを調節し、性能を最適化できる。
【図２】
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【図４】
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【図５】
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【図１】
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【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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