【手続補正書】
【提出日】平成17年6月16日(2005.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて前記複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備え、
選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、
前記選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対して前記データ書込電流よりも小さい磁界キャンセル電流を、前記選択行に対応する書込選択線での前記データ書込電流と反対方向に供給し、
各前記書込選択線において、対応するメモリセル行の選択時における前記データ書込電流と前記隣接行の選択時における前記磁界キャンセル電流とは、同一方向に供給され、
前記メモリセル列に沿った方向に配置され、主電流供給回路から供給された前記データ書込電流を前記複数の書込駆動回路へ伝達するための主電源配線と、
前記メモリセル列に沿った方向に配置され、副電流供給回路から供給された前記キャンセル電流を前記複数の書込駆動回路へ伝達するための副電源配線と、
前記メモリセル列に沿った方向に、前記複数の書込選択線の両端にそれぞれ対応して配置され、各々が、前記複数の書込選択配線を通過した前記データ書込電流および前記キャンセル電流の一方ずつを第１および第２の接地ノードへそれぞれ導くための第１および第２の接地配線とをさらに備え、
前記主電源配線、前記副電源配線ならびに前記第１および第２の前記接地配線において、前記データ書込電流および前記磁界キャンセル電流によってそれぞれ発生する磁界が互いに打ち消し合う方向に作用するように、前記主電流供給回路、前記副電流供給回路ならびに前記第１および第２の接地ノードは配置される、薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
前記複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、
前記複数の書込電流配線にそれぞれ対応して設けられ、各々が、アドレス選択結果に応じて、対応する書込電流配線へデータ書込電流を供給するための複数の書込駆動回路と、
前記複数の書込電流配線と交差する方向に配置され、電流供給回路から供給された前記データ書込電流を前記複数の書込駆動回路へ伝達するための電源配線と、
前記複数の書込電流配線と交差する方向に配置され、前記複数の書込電流配線を通過した前記データ書込電流を接地ノードへ導くための接地配線とを備え、
前記電源配線および前記接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、
前記電源配線、前記選択行の書込電流配線および前記接地配線上における前記データ書込電流の経路長が前記アドレス選択結果にかかわらずほぼ一定となるように、前記電源配線、接地配線、電流供給回路および前記接地ノードは配置される、薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記メモリセルアレイは、それぞれが異なる前記書込電流配線を有するように分割された複数のバンクを含み、
前記複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、
前記電源配線および接地配線は、前記複数のバンクによって共有される、請求項９または１０に記載の薄膜磁性体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、各前記書込選択線の両端の一方に対応して１行おきに交互配置される複数の書込駆動回路とを備え、
各前記書込駆動回路は、対応する書込選択線の両端の前記一方と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオフする複数のＮ型電界効果型トランジスタを含み、
前記複数の書込選択線の前記両端の他方は、前記第１の電圧と異なる第２の電圧と接続され、
前記選択行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流に相当する少なくとも一部がターンオンし、
前記選択行の隣接行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流よりも小さい一部がターンオンする、薄膜磁性体記憶装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンオンする第１のＮ型トランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンオンする第２のＮ型トランジスタとを有し、
前記第１および第２のＮ型トランジスタの電流駆動力の和は、前記データ書込電流に相当する、請求項１２に記載の薄膜磁性体記憶装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線の一端側にそれぞれ対応して設けられる複数の書込駆動回路とを備え、
前記複数の書込選択線の他端側は、第１および第２の電圧と１行おきに交互に接続され、
対応する書込選択線が前記第１の電圧と接続された前記書込駆動回路の各々は、前記対応する書込選択線の前記一端側と前記第２の電圧との間に接続されて、前記行選択結果に応じてオンまたはオフする、複数のＰ型電界効果型トランジスタを含み、
対応する書込選択線が前記第２の電圧と接続された前記書込駆動回路の各々は、前記対応する書込選択線の前記一端側と前記第１の電圧との間に接続されて、前記行選択結果に応じてオンまたはオフする、複数のＮ型電界効果型トランジスタを含み、
前記選択行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタまたは前記複数のＰ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流に相当する少なくとも一部がターンオンし、
前記選択行の隣接行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタまたは前記複数のＰ型電界効果型トランジスタのうち、電流駆動力の和が前記データ書込電流よりも小さい一部がターンオンする、薄膜磁性体記憶装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンする第２のＮ型トランジスタとを有し、
前記複数のＰ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンする第２のＰ型トランジスタとを有し、
前記第１および第２のＮ型トランジスタの電流駆動力の和と、前記第１および第２のＰ型トランジスタの電流駆動力の和との各々は、前記データ書込電流に相当する、請求項１５に記載の薄膜磁性体記憶装置。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
なお、以下においては、ライトワード線、リードワード線、ビット線およびメインワード線のそれぞれを総括的に表現する、場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＭＷＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線、ビット線およびメインライトワード線を示す場合には、これらの符号に添字を付して表記するものとする。また、信号および信号線の高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
ドライバトランジスタ１０１および１０１♯の各ゲートはノードＮ１と接続され、ドライバトランジスタ１０２および１０２♯の各ゲートはノードＮ２と接続される。すなわち、ドライバトランジスタ１０１および１０１♯は相補的にオン・オフし、ドライバトランジスタ１０２および１０２♯は相補的にオン・オフする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
なお、磁界キャンセル電流ΔＩｗｗの供給のみを目的とすれば、ダミーライトワード線ＤＷＷＬのみを配置すればよく、ダミーメモリセルおよびダミーリードワード線ＤＲＷＬの配置は必ずしも必要ではない。しかしながら、メモリアレイ端部で設計パターンが急変すると、境界部における形状・寸法の仕上りに誤差が生じ易いので、ダミーメモリセル、およびダミーリードワード線ＤＲＷＬを配置して、ダミーメモリセル行全体として、メモリアレイ１０内のメモリセル行と同様に設計することが望ましい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
これにより、たとえば、偶数行（ライトワード線ＷＷＬｊ０，ＷＷＬｊ１）の選択時には、データ書込電流が、ＳＤ駆動回路１４０および電流源回路１１１−サブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３−選択行のライトドライブ回路−選択行のライトワード線−接地配線ＧＬ−接地ノード１１４の経路に流れ、磁界キャンセル電流が、電流源回路１１１♯−電流配線１１３♯−隣接行のライトドライブ回路−隣接行のライトワード線−接地配線ＧＬ♯−接地ノード１１４♯の径路を流れる。このときサブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３を流れるデータ書込電流と、接地配線ＧＬ♯を流れる磁界キャンセル電流との方向は反対方向であり、かつ、接地配線ＧＬを流れるデータ書込電流と、電流配線１１３♯を流れる磁界キャンセル電流とも互いに反対方向となる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
図５を参照して、実施の形態２に従う第２の構成例においては、図４に示した第１の構成例と比較して、ＳＤ駆動回路１４０、電流源回路１１１および接地ノード１１４♯は、ＳＤ駆動回路１４０♯、電流源回路１１１♯および接地ノード１１４と、メモリアレイ１０を挟んで互いに反対側の領域に配置されている点が異なる。その他の部分の構成は、図４と同様であるので、詳細な説明は繰り返さない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
すなわち、偶数行のライトワード線ＷＷＬｊ０，ＷＷＬｊ１では、行選択回路２０から近い側の一端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置され、行選択回路２０から遠い側の他端が電源電圧Ｖｃｃと接続されている。これに対して、奇数行のライトワード線ＷＷＬｊ２およびＷＷＬｊ３では、行選択回路２０から近い側の一端が電源電圧Ｖｃｃと接続され、行選択回路２０から遠い側の他端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置されている。ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１８２
【補正方法】変更
【補正の内容】
【０１８２】
当該行が、選択行でも隣接行でもない場合には、ノードＮ１およびＮ２の両方のがＬレベルに設定されるので、ドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がターンオフされて、ライトワード線ＷＷＬは、電源電圧Ｖｃｃに固定される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１９０
【補正方法】変更
【補正の内容】
【０１９０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図２等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。この結果、図１８に示した構成においては、図１７に示した構成と比較して、ドライバトランジスタＤＴＮ１の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１９９
【補正方法】変更
【補正の内容】
【０１９９】
選択回路２６０は、論理ゲート２６１ａ，２６１ｂと、論理回路２６２ａ，２６２ｂとを有する。論理ゲート２６１ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２６２ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ２とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正の内容】
【０２００】
同様に、論理ゲート２６１ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＮＡＮＤ論理演算結果をノード／Ｎ１に出力する。論理回路２６２ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ１とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＮＯＲ論理演算結果をノード／Ｎ２に出力するＮＯＲゲートとを有する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２１０
【補正方法】変更
【補正の内容】
【０２１０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図２等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。同様に、ドライバトランジスタＤＴＰ１およびＤＴＰ２の電流駆動力についても、上記と同様に設定される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２３０
【補正方法】変更
【補正の内容】
【０２３０】
したがって、図２４に示した構成においては、複数のバンクに対するデータ書込電流の供給を、図２２に示した構成と同様の効果を享受して効率的に実行することができる。