【手続補正書】
【提出日】平成17年8月30日(2005.8.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  抵抗値の変化でデータを記憶する抵抗性素子を用いた不揮発性記憶装置であって、
メモリアレイを備え、
前記メモリアレイは、
複数のビット線と、
各前記ビット線に複数個ずつ接続され、外部から入力されるデータを記憶するための複数のメモリセルと、
各前記ビット線に１つずつ接続され、前記複数のメモリセルから読出すデータを判別するための参照値を保持する複数の参照メモリセルとを含み、
入力アドレスに応じて前記複数のメモリセルの一部を選択セルとして選択し、かつ、前記選択セルが接続されるビット線とは異なるビット線に接続される前記複数の参照メモリセルのうちの一部を前記選択セルに対応する複数の選択参照セルとして選択する選択回路と、
前記複数の選択参照セル全体に流れる電流に応じて前記選択セルの読出データの検出動作を行なう読出制御回路をさらに備え、
前記読出制御回路は、前記検出動作時に各前記複数の選択参照セルに与えられる電圧と前記選択セルに与えられる電圧とを等しく保持する、不揮発性記憶装置。
【請求項２】  前記読出制御回路は、前記複数の選択参照セル全体に流れる電流から、前記選択セルに第１の論理値が保持された場合に流れる第１の電流値と前記選択セルに第１の論理値とは異なる第２の論理値が保持された場合に流れる第２の電流値の中間の参照電流値を導出し、前記参照電流値と前記選択セルに流れる電流値との比較を行なう、請求項１に記載の不揮発性記憶装置。
【請求項３】  前記複数の選択参照セルのうちの第１の参照セルは、前記第１の論理値を保持する第１の抵抗性素子を有し、
前記複数の選択参照セルのうちの第２の参照セルは、前記第２の論理値を保持する第２の抵抗性素子を有する、請求項２に記載の不揮発性記憶装置。
【請求項４】  前記複数の選択参照セルのうちの第１の参照セルは、前記メモリセルに前記第１の論理値を保持させた場合の抵抗値と前記第２の論理値を保持させた場合の抵抗値の中間の抵抗値を有する、請求項２に記載の不揮発性記憶装置。
【請求項５】  前記複数の選択参照セルのうちの第１、第２の参照セルは、前記メモリセルに前記第１の論理値を保持させた場合の抵抗値と前記第２の論理値を保持させた場合の抵抗値にそれぞれ対応する抵抗値を有し、
前記第１の参照セルは、
第３の論理値を保持する第１の抵抗性素子と、
前記第１の抵抗性素子と直列接続され、前記第１の抵抗性素子との抵抗値の和が前記第１の論理値に対応する抵抗値となる第１のスイッチ素子とを有し、
前記第２の参照セルは、
前記第３の論理値を保持する第２の抵抗性素子と、
前記第２の抵抗性素子と直列接続され、前記第２の抵抗性素子との抵抗値の和が前記第２の論理値に対応する抵抗値となる第２のスイッチ素子とを有する、請求項２に記載の不揮発性記憶装置。
【請求項６】  前記複数の選択参照セルのうちの第１、第２の参照セルの各々は、前記第１の論理値と前記第２の論理値の中間値に対応する抵抗値を有し、
前記第１の参照セルは、
第３の論理値を保持する第１の抵抗性素子と、
前記第１の抵抗性素子と直列接続され、前記第１の抵抗性素子との抵抗値の和が前記中間値に対応する抵抗値となる第１のスイッチ素子とを有し、
前記第２の参照セルは、
前記第３の論理値を保持する第２の抵抗性素子と、
前記第２の抵抗性素子と直列接続され、前記第２の抵抗性素子との抵抗値の和が前記中間値に対応する抵抗値となる第２のスイッチ素子とを有する、請求項２に記載の不揮発性記憶装置。
【請求項７】  前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線と隣接して平行に配置される、請求項１に記載の不揮発性記憶装置。
【請求項８】  前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線の延長線上および前記延長線に対する平行線上のいずれかに配置される、請求項１に記載の不揮発性記憶装置。
【請求項９】  前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、
前記読出制御回路は、
第１のセンスアンプ回路と、
アドレス信号に応じて前記第１、第２のビット線を前記第１のセンスアンプ回路に接続する接続回路とを含む、請求項１に記載の不揮発性記憶装置。
【請求項１０】  前記第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線と隣接して平行に配置され、
前記接続回路は、
前記第２のビット線に接続されるメモリセルの１つと前記第１のビット線に接続される参照メモリセルとがそれぞれ前記選択セル、前記選択参照セルとして選択されるアドレス信号が入力されたときには、前記第１、第２のビット線を入れ換えて前記第１のセンスアンプ回路に接続する、請求項９に記載の不揮発性記憶装置。
【請求項１１】  前記第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線の延長線上および前記延長線に対する平行線上のいずれかに配置され、
前記接続回路は、
前記第２のビット線に接続されるメモリセルの１つと前記第１のビット線に接続される参照メモリセルとがそれぞれ前記選択セル、前記選択参照セルとして選択されるアドレス信号が入力されたときには、前記第１、第２のビット線を入れ換えて前記第１のセンスアンプ回路に接続する、請求項９に記載の不揮発性記憶装置。
【請求項１２】  前記複数のメモリセルの各々は、
前記抵抗性素子として、記憶データに応じた方向に磁化される磁気抵抗素子を有し、
前記磁気抵抗素子の電気抵抗は、磁化方向に応じて変化する、請求項１に記載の不揮発性記憶装置。
【請求項１３】  各々が、行列状に配置され各々が抵抗値の変化でデータを記憶する抵抗素子を含む複数のメモリセルと、前記複数のメモリセルの行と並行に行状に配置され前記複数のメモリセルからのデータ読出し時に読出しデータ検出の比較対象となる複数の参照メモリセルとを含むメモリアレイ、
アドレス信号に応じて、前記メモリアレイから第１のメモリセル、第２のメモリセル、第１の参照メモリセル、および第２の参照メモリセルを選択する選択回路、
前記第１のメモリセルと接続される第１のデータ線、
前記第１の参照メモリセルと接続される第２のデータ線、
前記第２のメモリセルと接続される第３のデータ線、
前記第２の参照メモリセルと接続される第４のデータ線、
第１の入力ノードと第１の基準ノードの電流差を検知増幅する第１のセンスアンプ、
第２の入力ノードと第２の基準ノードの電流差を検知増幅する第２のセンスアンプ、
前記第１の基準ノードと前記第２の基準ノードに共通基準電流を生成するための短絡部を有し、アドレス信号に応じて前記第１のデータ線と前記第１の入力ノードを接続し、前記第３のデータ線と前記第２の入力ノードを接続し、前記第２のデータ線と前記第１の基準ノードを接続し、前記第４のデータ線と前記第２の基準ノードを接続するセレクタ回路を備える、不揮発性記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
請求項５に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の構成に加えて、複数の選択参照セルのうちの第１、第２の参照セルは、メモリセルに第１の論理値を保持させた場合の抵抗値と第２の論理値を保持させた場合の抵抗値にそれぞれ対応する抵抗値を有し、第１の参照セルは、第３の論理値を保持する第１の抵抗性素子と、第１の抵抗性素子と直列接続され、第１の抵抗性素子との抵抗値の和が第１の論理値に対応する抵抗値となる第１のスイッチ素子とを有し、第２の参照セルは、第３の論理値を保持する第２の抵抗性素子と、第２の抵抗性素子と直列接続され、第２の抵抗性素子との抵抗値の和が第２の論理値に対応する抵抗値となる第２のスイッチ素子とを有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
ノードＳＡ０−ｄａｔは図２のセンスアンプ１１２の一方の入力ノードであり、ノードＳＡ０−ｒｅｆはセンスアンプ１１２の他方の入力ノードである。ノードＳＡ１−ｒｅｆは図２のセンスアンプ１１３の一方の入力ノードであり、ノードＳＡ１−ｄａｔはセンスアンプ１１３の他方の入力ノードである。そして、ノードＳＡ０−ｒｅｆとノードＳＡ１−ｒｅｆとはセレクタ１１１の内部で電気的に接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
すると、“Ｌ”データを保持している参照メモリセル１０２はノードＳＡ０−ｒｅｆに接続され、“Ｈ”データを保持している参照メモリセル１０４はノードＳＡ１−ｒｅｆに接続される。またメモリセル１２６はノードＳＡ０−ｄａｔに接続され、メモリセル１２８はノードＳＡ０−ｄａｔに接続される。