(57)【要約】【課題】  キャパシタが大面積化することによるＴＤＤＢの低下を防止することができる半導体装置を提供する。【解決手段】  半導体基板の上にキャパシタが形成されている。キャパシタは、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層された構造を有する。下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上である。
2008038343.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタと
を有する半導体装置。
【請求項２】
平面視において前記上部電極が前記下部電極に内包されており、該上部電極の平面形状が、幅５μｍ以下の帯状部分を含む請求項１に記載の半導体装置。
【請求項３】
平面視において前記上部電極が前記下部電極に内包されており、前記上部電極が相互に離隔された複数のパターンで構成されている請求項１に記載の半導体装置。
【請求項４】
前記上部電極を構成する複数のパターンの各々が、一辺の長さが５μｍの正方形に内包される形状を有する請求項３に記載の半導体装置。
【請求項５】
さらに、前記半導体基板の上に形成され、電源電圧が印加される電源線と、接地電圧が印加される接地線とを有し、
前記下部電極及び上部電極の一方が前記電源線に接続され、他方が前記接地線に接続されている請求項１に記載の半導体装置。
【請求項６】
前記キャパシタ誘電体膜が強誘電体材料で形成されている請求項１に記載の半導体装置。
【請求項７】
さらに、
前記半導体基板の上に形成され、第１の方向に延在する複数のワード線と、
前記半導体基板の上に形成され、前記ワード線と交差する第２の方向に延在する複数のビット線と、
前記ワード線とビット線との交差箇所に対応して配置され、対応するワード線に印加される電圧によって第１の端子及び第２の端子間の導通状態が制御され、該第１の端子が、対応するビット線に接続されたスイッチング素子と、
前記スイッチング素子を覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に、前記ワード線とビット線との交差箇所に対応して配置され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極及び上部電極の一方が、対応するスイッチング素子の前記第２の端子に接続されているセルキャパシタと
を有し、
前記キャパシタが、前記セルキャパシタと同一の前記層間絶縁膜の上に配置されており、同一の積層構造を有する請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成されたキャパシタと
を有し、
平面視において、前記上部電極が前記下部電極に内包されており、かつ相互に離隔された複数のパターンで構成されている半導体装置。
【請求項９】
前記上部電極を構成する複数のパターンの各々の平面形状が、幅５μｍ以下の帯状部分を含む請求項８に記載の半導体装置。
【請求項１０】
前記上部電極を構成する複数のパターンの各々が、一辺の長さが５μｍの正方形に内包される形状を有する請求項８に記載の半導体装置。
【請求項１１】
さらに、前記半導体基板の上に形成され、電源電圧が印加される電源線と、接地電圧が印加される接地線とを有し、
前記上部電極を構成する複数のパターンの各々が、前記電源線及び接地線の一方に接続されており、前記下部電極が、前記電源線及び接地線の他方に接続されている請求項８に記載の半導体装置。
【請求項１２】
前記キャパシタ誘電体膜が強誘電体材料で形成されている請求項８に記載の半導体装置。
【請求項１３】
さらに、
前記半導体基板の上に形成され、第１の方向に延在する複数のワード線と、
前記半導体基板の上に形成され、前記ワード線と交差する第２の方向に延在する複数のビット線と、
前記ワード線とビット線との交差箇所に対応して配置され、対応するワード線に印加される電圧によって第１の端子及び第２の端子間の導通状態が制御され、該第１の端子が、対応するビット線に接続されたスイッチング素子と、
前記スイッチング素子を覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に、前記ワード線とビット線との交差箇所に対応して配置され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極及び上部電極の一方が、対応するスイッチング素子の前記第２の端子に接続されているセルキャパシタと
を有し、
前記キャパシタが、前記セルキャパシタと同一の前記層間絶縁膜の上に配置されており、同一の積層構造を有する請求項１２に記載の半導体装置。
【請求項１４】
半導体基板の上に、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタを形成する工程と、
前記キャパシタを加熱することにより、前記キャパシタ誘電体膜の膜質を改善させる工程と
を有する半導体装置の製造方法。
【請求項１５】
平面視において前記上部電極が前記下部電極に内包されており、該上部電極の平面形状が、幅５μｍ以下の帯状部分を含む請求項１４に記載の半導体装置の製造方法。
【請求項１６】
平面視において前記上部電極が前記下部電極に内包されており、前記上部電極が相互に離隔された複数のパターンで構成されている請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記上部電極を構成する複数のパターンの各々が、一辺の長さが５μｍの正方形に内包される形状を有する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
さらに、前記半導体基板の上に、電源電圧が印加される電源線と、接地電圧が印加される接地線とを形成する工程を有し、
前記下部電極及び上部電極の一方が前記電源線に接続され、他方が前記接地線に接続される請求項１４に記載の半導体装置の製造方法。
【請求項１９】
さらに、
前記半導体基板の上に形成され、スイッチング素子を形成する工程と、
前記スイッチング素子を層間絶縁膜で覆う工程と、
前記層間絶縁膜の上に、  前記層間絶縁膜の上に、前記ワード線とビット線との交差箇所に対応して配置され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極及び上部電極の一方が、対応するスイッチング素子の前記第２の端子に接続されているセルキャパシタを形成する工程と、
前記スイッチング素子の一方の端子と前記セルキャパシタの一方の端子とを接続する工程と
を有し、
前記キャパシタを、前記セルキャパシタと同一の前記層間絶縁膜の上に配置し、該セルキャパシタと同時に形成する請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関し、特に強誘電体材料からなるキャパシタ誘電体膜を用いた平滑キャパシタに適した構造のキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
下記特許文献１に開示された強誘電体メモリ（ＦＲＡＭ）において、半導体素子の電源回路用平滑キャパシタとして、強誘電体キャパシタが用いられる。平滑キャパシタは、強誘電体メモリの各メモリセル内のキャパシタ（セルキャパシタ）と同時に形成されるため、平滑キャパシタ形成のための新たな工程を追加する必要が無い。また、キャパシタ誘電体膜として強誘電体材料を用いるため、通常の絶縁材料を用いる場合に比べて静電容量を大きくすることが容易である。【０００３】
【特許文献１】国際公開第２００６／０１１１９６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
平滑キャパシタは、セルキャパシタに比べて大容量であることが必要とされる。このため、平滑キャパシタの占める面積が、セルキャパシタの占める面積に比べて大きくなる。本願発明者らの評価実験から、キャパシタの面積が大きくなると、電気的破壊寿命（ＴＤＤＢ：Time
Dependent Dielectric Breakdown）が短くなる傾向があることがわかった。このため、セルキャパシタが十分なＴＤＤＢを持つ場合であっても、平滑キャパシタのＴＤＤＢによって製品寿命が制限されてしまう。【０００５】
本発明の目的は、キャパシタが大面積化することによるＴＤＤＢの低下を防止することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によると、
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタと
を有する半導体装置が提供される。【０００７】
本発明の他の観点によると、
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成されたキャパシタと
を有し、
平面視において、前記上部電極が前記下部電極に内包されており、かつ相互に離隔された複数のパターンで構成されている半導体装置が提供される。【０００８】
本発明のさらに他の観点によると、
半導体基板の上に、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタを形成する工程と、
前記キャパシタを加熱することにより、前記キャパシタ誘電体膜の膜質を改善させる工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
キャパシタを上述の構成とすることにより、キャパシタの面積を大きくしても、そのＴＤＤＢ（Time Dependent Dielectric Breakdown）の平均破壊時間（ＭＴＴＦ：Mean
Time To Failure）の悪化を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
図１に、第１の実施例による半導体装置の等価回路図を示す。実施例による半導体装置は、メモリセル部１及び電源回路部２を含む。【００１１】
メモリセル部１においては、図１の横方向に延びる複数のワード線ＷＬと、縦方向に延びる複数のビット線ＢＬとの交差箇所の各々に、１つのメモリセルが配置されている。メモリセルの各々は、ＭＯＳトランジスタ（スイッチング素子）１０と強誘電体キャパシタ１１とにより構成される。ワード線ＷＬに対応してプレート線ＰＬが配置されている。【００１２】
ＭＯＳトランジスタ１０のゲート電極がワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが強誘電体キャパシタ１１の一方の電極に接続されている。強誘電体キャパシタ１１の他方の電極は、対応するプレート線ＰＬに接続されている。ワード線ＷＬに電気信号を印加してＭＯＳトランジスタ１０を導通状態にすると、ビット線ＢＬとプレート線ＰＬとの間の電位差に相当する電圧が、強誘電体キャパシタ１１に印加され、データの書き込みが行われる。また、ＭＯＳトランジスタ１０を導通状態にすることにより、強誘電体キャパシタ１１の自発分極の極性に対応してビット線ＢＬに電気信号が出力され、データの読出しが行われる。【００１３】
電源回路部２は、電源電圧線ＶＤＤ、接地線ＧＮＤ、及び両者を接続する平滑キャパシタ２１を含む。平滑キャパシタ２１のキャパシタ誘電体膜は、メモリセル部のキャパシタ（以下、「セルキャパシタ」という。）１１のキャパシタ誘電体膜と同一の強誘電体材料で形成されている。【００１４】
次に、図２〜図６を参照して、第１の実施例による半導体装置の製造方法について説明する。図２〜図６において、左側にメモリセル部１の断面図を示し、右側に電源回路部２の断面図を示す。【００１５】
図２に示すように、シリコンからなる半導体基板３０の表層部に、所定のウェルを形成する。シャロートレンチアイソレーション（ＳＴＩ）等により、素子分離絶縁膜３１を形成し、活性領域を画定する。メモリセル部１の活性領域内に、ＭＯＳトランジスタ１０を形成する。ＭＯＳトランジスタ１０は、ゲート絶縁膜１０Ｉ、ゲート電極１０Ｇ、ソース及びドレイン拡散層１０Ｓ、１０Ｄ、サイドウォールスペーサ１０Ｗを含んで構成される。ソース及びドレイン拡散層１０Ｓ、１０Ｄの表面に、コバルトシリサイド（ＣｏＳｉ２）等からなる金属シリサイド膜３３が形成されている。ゲート電極１０Ｇの上面に、コバルトシリサイド等からなるキャップ膜３４が形成されている。ＭＯＳトランジスタ１０は、周知の成膜、フォトリソグラフィ、イオン注入、エッチング、シリサイド化技術等を用いて形成することができる。【００１６】
ＭＯＳトランジスタ１０が配置された活性領域内に、他のＭＯＳトランジスタが配置されている。２つのＭＯＳトランジスタは、１つのソース拡散層１０Ｓを共有する。【００１７】
電源回路部２においては、活性領域内にｐ型ウェル３５が形成され、その表層部にｐ型のウェルコンタクト拡散層３６が形成されている。ウェルコンタクト拡散層３６の表面に、コバルトシリサイド等からなる金属シリサイド膜３７が形成されている。ウェルコンタクト拡散層３６は、同一基板上のｐＭＯＳトランジスタのソース及びドレイン拡散層と同時に形成される。金属シリサイド膜３７は、ＭＯＳトランジスタのソース及びドレイン拡散層の表面に配置される金属シリサイド膜３３と同時に形成される。【００１８】
ＭＯＳトランジスタ１０を覆うように、基板上に、酸窒化シリコン膜４０を、ＣＶＤにより形成する。さらに、酸窒化シリコン膜４０の上に、酸化シリコンからなる層間絶縁膜４１をＣＶＤにより形成する。酸窒化シリコン膜４０は、層間絶縁膜４１を形成するときに、ゲート絶縁膜１０Ｉ等への水分の侵入を防止する。化学機械研磨（ＣＭＰ）により、層間絶縁膜４１の表面を平坦化する。このとき、ゲート電極１０Ｇの上方に堆積している酸窒化シリコン膜４０が、研磨のストッパとして作用する。【００１９】
層間絶縁膜４１及び酸窒化シリコン膜４０を貫通する複数のビアホールを形成する。これらのビアホールの内面をＴｉＮ等のバリアメタル膜で覆い、さらにビアホール内にタングステン（Ｗ）等のプラグ４３〜４６を充填する。バリアメタル膜及びプラグ４３〜４６は、公知のＴｉＮ膜の形成、Ｗ膜の形成、及びＣＭＰにより形成することができる。プラグ４３及び４４は、それぞれＭＯＳトランジスタ１０のドレイン拡散層１０Ｄ及びソース拡散層１０Ｓに接続される。プラグ４５は、他のＭＯＳトランジスタのドレイン拡散層に接続される。プラグ４６は、電源回路部２の活性領域上のウェルコンタクト拡散層３６に接続される。【００２０】
ＭＯＳトランジスタ１０が１つのメモリセルに対応し、同一活性領域内の他のＭＯＳトランジスタが、他の１つのメモリセルに対応する。以下、ＭＯＳトランジスタ１０に対応するメモリセルに着目して説明を行い、他のＭＯＳトランジスタに対応するメモリセルについては説明を省略する。【００２１】
層間絶縁膜４１の上に、厚さ１３０ｎｍの酸窒化シリコン膜５０をＣＶＤにより形成する。その上に、Ｏ２とＴＥＯＳとを用いたＣＶＤにより、厚さ１３０ｎｍの酸化シリコン膜５１を形成する。酸化シリコン膜５１の上に、厚さ２０ｎｍのアルミナ（酸化アルミニウム）膜５２を形成する。アルミナ膜５２は、スパッタリング、有機金属化学気相成長（ＭＯＣＶＤ）等により形成することができる。また、下記の化学式で表される加水分解を利用してアルミナ膜５２を形成することも可能である。
（化学式）
２ＡｌＣｌ３＋３Ｈ２Ｏ→Ａｌ２Ｏ３＋６ＨＣｌ↑
アルミナ膜５２の上に、厚さ１５０ｎｍの白金（Ｐｔ）膜５３を、スパッタリングにより形成する。Ｐｔ膜５３の上に、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）からなる厚さ１５０ｎｍの強誘電体膜５４を形成する。強誘電体膜５４は、ＭＯＣＶＤやスパッタリング等により形成することができる。なお、強誘電体膜５４を、ＰＺＴの他に、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）やＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）等の酸化物強誘電体材料で形成してもよい。【００２２】
強誘電体膜５４の上に、厚さ２５０ｎｍの酸化イリジウム膜５５を形成する。以下、酸化イリジウム膜５５の形成方法について説明する。まず下記の条件で厚さ５０ｎｍだけ酸化イリジウム膜を堆積させる。【００２３】
ターゲット：金属Ｉｒ；
スパッタガス：酸素とアルゴンとの混合ガス；
圧力：０．８Ｐａ；
酸素流量：１００ｓｃｃｍ；
アルゴン流量：１００ｓｃｃｍ；
基板温度：室温；
ＲＦパワー：１ｋＷ。【００２４】
その後ＲＦパワーを２ｋＷに高めて厚さ２００ｎｍだけ酸化イリジウム膜を堆積させる。これにより、酸化イリジウム膜５５の上層部分の酸素濃度が下層部分の酸素濃度よりも低くなる。【００２５】
酸化イリジウム膜５５の表面の所定の一部の領域をレジストパターンで覆って酸化イリジウム膜５５と強誘電体膜５４とをドライエッチングする。【００２６】
図３に示すように、メモリセル部１に、酸化イリジウムからなる上部電極５５ａと、ＰＺＴからなるキャパシタ強誘電体膜５４ａとが残り、電源回路部２に、酸化イリジウムからなる上部電極５５ｂと、ＰＺＴからなるキャパシタ強誘電体膜５４ｂとが残る。メモリセル部１の上部電極５５ａとキャパシタ強誘電体膜５４ａとの積層構造は、ＭＯＳトランジスタ１０と重ならない位置に配置され、電源回路部２の上部電極５５ｂとキャパシタ強誘電体膜５４ｂとの積層構造は、プラグ４６と重ならない位置に配置される。電源回路部２の上部電極５５ｂの平面形状について、後に図７Ａ〜図７Ｃ及び図８Ａ、図８Ｂを参照して詳細に説明する。【００２７】
レジストパターンを除去した後、メモリセル部１のキャパシタ強誘電体膜５４ａと上部電極５５ａとからなる積層構造の表面、電源回路部２のキャパシタ強誘電体膜５４ｂと上部電極５５ｂとからなる積層構造の表面、及びＰｔ膜５３の表面を覆うように、厚さ２０ｎｍのアルミナ膜５８を形成する。【００２８】
アルミナ膜５８の表面の、上部電極５５ａを含む領域、及び上部電極５５ｂを含む領域をレジストパターンで覆ってアルミナ膜５８、Ｐｔ膜５３、その下のアルミナ膜５２をドライエッチングする。【００２９】
図４に示すように、メモリセル部１に、Ｐｔからなる下部電極５３ａが残り、電源回路部２に、Ｐｔからなる下部電極５３ｂが残る。下部電極５３ａ、キャパシタ強誘電体膜５４ａ、及び上部電極５５ａが、セルキャパシタ１１を構成し、下部電極５３ｂ、キャパシタ強誘電体膜５４ｂ、及び上部電極５５ｂが、平滑キャパシタ２１を構成する。このように、セルキャパシタ１１と平滑キャパシタ２１とは同時に形成され、同一の積層構造を有する。【００３０】
下部電極５３ａ及び５３ｂの下に、それぞれアルミナ膜５２ａ及び５２ｂが残留する。このエッチング時に、アルミナ膜５２の下に配置されていた酸化シリコン膜５１のうち、レジストパターンで覆われていない領域の上層部もエッチングされる。例えば、レジストパターンで覆われていない領域の酸化シリコン膜５１の厚さが４０ｎｍまで薄くなる。下部電極５３ａの上面、キャパシタ強誘電体膜５４ａの側面、及び上部電極５５ａの表面上にアルミナ膜５８ａが残り、下部電極５３ｂの上面、キャパシタ強誘電体膜５４ｂの側面、及び上部電極５５ｂの表面上にアルミナ膜５８ｂが残る。【００３１】
図５に示すように、露出している全表面を、厚さ２０ｎｍのアルミナ膜６０で覆う。アルミナ膜６０の上に、Ｏ２とＴＥＯＳとを用いたＣＶＤにより、酸化シリコンからなる層間絶縁膜６１を形成する。ＣＭＰにより、層間絶縁膜６１の表面を平坦化する。この平坦化処理により、セルキャパシタ１１及び平滑キャパシタ２１の配置されていない領域における層間絶縁膜６１の厚さを、例えば９８０ｎｍとする。【００３２】
層間絶縁膜６１の表面の平坦化を行う前、または平坦化を行った後に、層間絶縁膜６１をＮ２またはＮ２Ｏプラズマに晒す。このプラズマ処理により、層間絶縁膜中の水分を減少させ、膜質を改善させることができる。プラズマ処理時の基板温度は、２００℃〜４５０℃とすることが好ましい。【００３３】
平坦化された層間絶縁膜６１の上に、アルミナからなる厚さ２０ｎｍの水素拡散防止膜６２を形成する。さらにその上に、酸化シリコンからなる厚さ３００ｎｍの下地膜６３を形成する。下地膜６３は、層間絶縁膜６１と同じ方法で形成される。【００３４】
図６に示すように、ビアホール７１〜７８を形成する。ビアホール７１は、下地膜６３の上面から、セルキャパシタ１１の上部電極５５ａの脇を通過して下部電極５３ａの上面まで達する。ビアホール７２は、下地膜６３の上面から、セルキャパシタ１１の上部電極５５ａの上面まで達する。ビアホール７３は、下地膜６４の上面から、ドレイン拡散層１０Ｄ上のプラグ４３の上面まで達する。ビアホール７４は、下地膜６４の上面から、ソース拡散層１０Ｓ上のプラグ４４の上面まで達する。ビアホール７５は、下地膜６３の上面から、電源回路部２のウェルコンタクト拡散層３６上のプラグ４６の上面まで達する。ビアホール７６は、下地膜６３の上面から、平滑キャパシタ２１の上部電極５５ｂの上面まで達する。ビアホール７７は、下地膜６３の上面から、平滑キャパシタ２１の上部電極５５ｂの脇を通過して下部電極５３ｂの上面まで達する。【００３５】
ビアホール７１〜７７の内面をＴｉＮ等からなるバリアメタル膜で覆い、ビアホール７１〜７７内に、それぞれＷ等のプラグ８１〜８７を充填する。【００３６】
酸素雰囲気、窒素雰囲気、またはこれらの混合雰囲気中で、４００℃〜６００℃の温度で熱処理を行う。この熱処理により、これまでの工程で生じたセルキャパシタ１１及び平滑キャパシタ２１の特性の劣化を回復させることができる。【００３７】
下地膜６３の上に、アルミニウム（Ａｌ）、Ａｌ−Ｃｕ合金等からなる配線９１〜９５を形成する。配線９１は、プラグ８１を介してセルキャパシタ１１の下部電極５３ａに接続される。配線９２は、プラグ８２と８３とを接続する。これにより、ＭＯＳトランジスタ１０のドレイン拡散層１０Ｄが、セルキャパシタ１１の上部電極５５ａに接続される。配線９３は、プラグ８４を介してＭＯＳトランジスタ１０のソース拡散層１０Ｓに接続される。配線９４は、プラグ８５と８６とを接続する。これにより、平滑キャパシタ２１の上部電極５５ｂが、ウェルコンタクト拡散層３６に接続される。配線９５は、プラグ８７を介して、平滑キャパシタ２１の下部電極５３ｂに接続される。下地膜６３は、配線９１〜９５が、水素拡散防止膜６２に直接接することを防止する。【００３８】
配線材料と、水素拡散防止膜６２の材料との組み合わせによっては、相互に影響を及ぼしあう場合がある。このような場合には、水素拡散防止膜６２とは異なる絶縁材料で形成された下地膜６３を配置することが好ましい。【００３９】
配線９１〜９５の上に、層間絶縁膜９９を形成する。層間絶縁膜９９に所定のビアホールを形成し、これらのビアホール内にプラグを充填する。配線９３が、プラグを介して、図１に示したビット線ＢＬに接続され、配線９５が、プラグを介して、図１に示した電源電圧線ＶＤＤに接続される。ビット線ＢＬ及び電源電圧線ＶＤＤは、層間絶縁膜９９よりも上の配線層内に配置される。配線９１は、図１に示したプレート線ＰＬを構成する。なお、ＭＯＳトランジスタ１０のゲート電極１０Ｇが図６の紙面に垂直な方向に延在し、図１に示したワード線ＷＬを兼ねる。配線９４は、図１に示した接地線ＧＮＤを構成するか、または上層の接地線ＧＮＤに接続される。【００４０】
図７Ａに、実施例による半導体装置の平滑キャパシタ２１の平面図を示す。上部電極５５ｂが下部電極５３ｂに内包される。キャパシタ誘電体膜５４ｂの平面形状は、上部電極５５ｂと同一か、またはそれよりもやや大きい。上部電極５５ｂ内に、上部電極５５ｂに接続されるプラグ８６が配置され、下部電極５３ｂ内で、かつキャパシタ誘電体膜５４ｂよりも外側に、下部電極５３ｂに接続されるプラグ８５が配置される。上部電極５５ｂの平面形状は長方形である。上部電極５５ｂの長辺の長さをＬとし、短辺の長さ（幅）をＷとする。上部電極５５ｂの面積は一例として２５００μｍ２である。【００４１】
図７Ｂに、従来の平滑キャパシタの平面図を示す。従来の平滑キャパシタ２１の上部電極５５ｂの平面形状は、ほぼ正方形である。上部電極５５ｂの面積を２５００μｍ２にしたい場合には、一辺の長さを５０μｍとすればよい。【００４２】
図８Ａに、上部電極５５ｂの幅Ｗと、平均故障時間（ＭＴＴＦ）との関係を示す。図８Ｂに、上部電極５５ｂの面積に対する外周長の比と、ＭＴＴＦとの関係を示す。図８Ａの横軸は、上部電極５５ｂの幅Ｗを単位「μｍ」で表し、図８Ｂの横軸は、上部電極５５ｂの外周長／面積を単位「μｍ−１」で表す。図８Ａ及び図８Ｂの縦軸は、ＭＴＴＦを、ＭＴＴＦが最長の試料のＭＴＴＦを１とした不定単位で表す。上部電極５５ｂの面積は２５００μｍ２とした。【００４３】
図８Ａ及び図８Ｂの菱形、正方形、及び三角形は、それぞれ上部電極５５ｂに接続されるプラグ８６が１個、１００個、及び２５０個の試料を示す。幅Ｗが５０μｍの試料の上部電極５５ｂの平面形状は、図７Ｂに示したように正方形である。これらの試料の温度を１２５℃に維持し、キャパシタに電圧１０．５Ｖを印加してＭＴＴＦの測定を行った。リーク電流が初期値の１０倍まで増加した状態を故障と判定した。全キャパシタの６３％が故障するまでの時間がＭＴＴＦである。【００４４】
幅Ｗが５μｍ以下の領域において、上部電極５５ｂの幅Ｗを細くする（すなわち外周長を長くする）と、ＭＴＴＦが長くなることがわかる。特に、幅Ｗが２μｍ以下になると、ＭＴＴＦの改善が著しいことがわかる。以下、ＭＴＴＦが改善される理由について考察する。【００４５】
上記実施例による製造方法では、図６に示したプラグ８１〜８７を形成した後、酸素雰囲気、窒素雰囲気、またはこれらの混合雰囲気中で、４００℃〜６００℃の温度で熱処理を行っている。この熱処理により、これまでの工程で生じたセルキャパシタ１１及び平滑キャパシタ２１の特性の劣化を回復させることができる。具体的には、強誘電体からなるキャパシタ誘電体膜５４ａ及び５４ｂの劣化を回復させることができる。【００４６】
この回復アニール中に、キャパシタ誘電体膜５４ａ及び５４ｂは上部電極５５ａ及び５５ｂで覆われている。回復アニールによるキャパシタ誘電体膜５４ａ及び５４ｂの膜質の改善は、上部電極５５ａ及び５５ｂで覆われていない端面から進むと考えられる。上部電極５５ａ及び５５ｂで覆われている部分は、回復アニールを行っても膜質が改善されにくい。【００４７】
図７Ｂに示したように、上部電極５５ｂが正方形である場合には、上部電極５５ｂの縁から離れた中心近傍領域に位置するキャパシタ誘電体膜５４ｂの膜質が改善されにくい。これに対し、実施例による半導体装置においては、図７Ａに示したように、上部電極５５ｂが細長い形状を有している。このため、図７Ｂに示した場合に比べて、上部電極５５ｂの縁から中心部までの距離が短くなり、キャパシタ誘電体膜５４ｂのほぼ全域において膜質が改善されやすくなる。これによって、上部電極５５ｂの幅Ｗを細くすると、キャパシタのＭＴＴＦが長くなったと考えられる。【００４８】
上記実施例では、上部電極５５ｂの面積を２５００μｍ２としたが、その他の面積とした場合でも、上部電極５５ｂの幅Ｗを細くすることによるＭＴＴＦ改善の効果が得られる。なお、上部電極５５ｂの面積がセルキャパシタ程度の大きさである場合には、その縁から中心部までの距離が長くならないため、必ずしも、その平面形状を細長くする必要は無い。平滑キャパシタのように、大きな面積を必要とする場合に、上部電極５５ｂを細長くする格別の効果が得られる。上部電極５５ｂと下部電極５３ｂとが対向する部分の面積をＳとしたとき、面積Ｓが１０００μｍ２以上の場合に、特に高い効果が得られる。【００４９】
また、上記実施例では、上部電極５５ｂの平面形状を長方形としたが、より一般的に細長い帯状の形状としてもよい。面積Ｓが１０００μｍ２以上の場合に、上部電極５５ｂの平面形状が幅５μｍ以下の帯状部分を含む形状とすることにより、この帯状部分のキャパシタ誘電体膜５４ｂの膜質を効率的に改善させることができる。【００５０】
逆に、上部電極５５ｂを細くしすぎると、上部電極５５ｂに接続するためのビアホールの位置合わせが困難になる。さらに、キャパシタ誘電体膜５４ｂの膜厚（約０．１５μｍ）との関係から、上部電極５５ｂを細くしすぎると、電気力線の漏れが多くなる。このため、上部電極５５ｂの幅Ｗは、１．０μｍ以上とすることが好ましい。【００５１】
また、上部電極５５ｂの面積Ｓを一定に保って、その幅Ｗを細くすることは、その外周線の長さＬを長くすることに対応する。図８Ｂに示したように、面積Ｓが１０００μｍ２以上である場合に、Ｌ／Ｓが０．４μｍ−１以上になるような平面形状にすることが好ましい。【００５２】
図９Ａに、第２の実施例による半導体装置の平滑キャパシタの平面図を示す。第１の実施例では、上部電極５５ｂを１つの連続パターンで構成したが、第２の実施例では、上部電極５５ｂ及びキャパシタ誘電体膜５４ｂが、相互に離隔された複数のパターンで構成されている。上部電極５５ｂを複数のパターンで構成すると、１つの正方形パターンで構成する場合に比べて、各パターンが小さくなるため、その縁から中心までの距離が短くなる。このため、第１の実施例の場合と同様に、キャパシタのＭＴＴＦを長くすることが可能になる。例えば、１．１５μｍ×１．８μｍの長方形パターン１４２８個で上部電極５５ｂを構成すると、上部電極５５ｂの面積は２９５５．９６μｍ２になる。このキャパシタのＭＴＴＦは、上部電極５５ｂを一辺の長さが５０μｍの正方形パターンで構成したキャパシタの約４倍であった。【００５３】
第２の実施例の場合には、上部電極５５ｂを構成する複数のパターンの各々に対応してビアホールを配置する必要がある。図９Ａは、１つのパターンに対して１つのビアホールを配置した場合を示す。図９Ｂに示すように、１つのパターンに対して２つのビアホールを配置してもよいし、３個以上のビアホールを配置してもよい。【００５４】
第２の実施例においては、キャパシタ誘電体膜５４ｂの膜質改善のために、上部電極５５ｂを構成する各パターンを、一辺の長さが５μｍの正方形に内包される形状とすることが好ましい。【００５５】
また、上部電極５５ｂを構成する各パターンを、図７Ａに示した上部電極５５ｂのように帯状の平面形状としてもよい。【００５６】
図１０に、第３の実施例による半導体装置の平滑キャパシタの平面図を示す。第１の実施例では、上部電極５５ｂが１本の帯状部分で構成されていたが、第３の実施例では、複数の帯状部分が連結されている。第３の実施例の場合も、帯状部分の各々の幅を第１の実施例の場合と同様に５μｍ以下にすることにより、第１の実施例の場合と同様に、ＭＴＴＦを長くする効果が得られる。【００５７】
次に、図１１を参照して、第４の実施例による半導体装置について説明する。【００５８】
図１１に、メモリセル部１及び電源回路部２の断面図を示す。半導体基板３０、素子分離絶縁膜３１、ＭＯＳトランジスタ１０、ｐ型ウェル３５、ウェルコンタクト拡散層３６、金属シリサイド膜３３、３７は、図２に示した第１の実施例の半導体装置と同じ構成である。【００５９】
半導体基板３０の上に、ＭＯＳトランジスタ１０を覆うように、酸窒化シリコン（ＳｉＯＮ）からなる厚さ２００ｎｍのカバー絶縁膜１００が形成されている。その上に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１０１が形成されている。層間絶縁膜１０１の表面は平坦化されており、下地の平坦な領域における層間絶縁膜１０１の厚さは、７００ｎｍである。【００６０】
層間絶縁膜１０１及びカバー絶縁膜１００に、それぞれＭＯＳトランジスタ１０のドレイン領域１０Ｄ上の金属シリサイド膜３３、ソース領域１０Ｓ上の金属シリサイド膜３３、及びウェルコンタクト拡散層３６上の金属シリサイド膜３７まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、それぞれタングステン（Ｗ）からなる導電プラグ１１５、１１６及び１１７が充填されている。導電プラグ１１５はドレイン領域１０Ｄに接続され、導電プラグ１１６はソース領域１０Ｓに接続され、導電プラグ１１７は、ウェルコンタクト拡散層３６に接続されている。ビアホール内の密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。【００６１】
層間絶縁膜１０１の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜１２１が形成されている。その上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜１２２が形成されている。なお、酸化防止膜１２１を、ＳｉＯＮに代えて窒化シリコン（ＳｉＮ）またはアルミナ（ＡｌＯ）で形成してもよい。【００６２】
層間絶縁膜１２２及び酸化防止膜１２１を貫通し、下層の導電プラグ１１５及び１１７のそれぞれの上面まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、Ｗからなる導電プラグ１２５及び１２６が充填されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。導電プラグ１２５は、その下の導電プラグ１１５を介してドレイン領域１０Ｄに接続される。もう一つの導電プラグ１２６は、その下の導電プラグ１１７を介してウェルコンタクト拡散層３６に接続される。【００６３】
導電プラグ１２５、１２６及び層間絶縁膜１２２の上に、平面視において導電プラグ１２５を内包するように、セルキャパシタ１１が配置され、導電プラグ１２６を内包するように、平滑キャパシタ２１が配置されている。セルキャパシタ１１は、下部電極１３０ａ、誘電体膜１３１ａ、上部電極１３２ａがこの順番に積層された構造を有する。下部電極１３０ａは、基板側から順番に、下地導電膜、結晶性向上膜、酸素バリア膜、中間層、及び上部導電膜が積層された５層で構成される。【００６４】
下地導電膜は（１１１）配向したＴｉＮで形成され、その厚さは１００ｎｍである。下地導電膜は、導電プラグ１２５の上面と層間絶縁膜１２２の上面との間の段差を吸収し、平坦化する機能を持つ。【００６５】
結晶性向上膜は、（１１１）配向したＴｉＮで形成され、その厚さは２０ｎｍである。なお、結晶性向上膜は、ＴｉＮに代えて、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成してもよい。結晶性向上膜を形成する導電材料が面心立方構造を有する場合には、（１１１）配向しており、六方最密構造を有する場合には、（００２）配向している。【００６６】
酸素バリア膜は、ＴｉＡｌＮで形成され、その厚さは１００ｎｍであり、酸素の拡散を防止し、その下の導電プラグ１２５の酸化を防止する。また、酸素バリア膜は、その下の結晶性向上膜の配向性を引き継いで、（１１１）配向している。【００６７】
上部導電膜はＩｒで形成され、その厚さは１００ｎｍである。上部導電膜は、酸素バリア膜の配向性を引き継ぐため、（１１１）配向する。上部導電膜を、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ３等の導電性酸化物で形成してもよい。【００６８】
中間層は、酸素バリア膜の少なくとも１つの構成元素と、上部導電膜の少なくとも１つの構成元素とを含む合金で形成されている。上部導電膜がＩｒまたはＩｒＯで形成されている場合には、中間層はＩｒＡｌ合金で形成される。【００６９】
誘電体膜１３１ａは、ペロブスカイト構造またはビスマス層状構造を有する強誘電体で形成され、その厚さは１００ｎｍ〜１３０ｎｍの範囲内である。使用可能な強誘電体材料として、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）等が挙げられる。【００７０】
上部電極１３２ａは、ＳｒＯで形成されている。より詳細には、上部電極１３２ａは、酸素の組成比が１以上２未満の下層部分と、それよりも酸素組成比が大きく、化学量論的組成比である２に近い上層部分とで構成される。下層部分の厚さは５０ｎｍであり、上層部分の厚さは１００ｎｍ〜３００ｎｍの範囲内である。【００７１】
上部電極１３２ａの上に水素バリア膜１３３ａが配置されている。水素バリア膜１３３ａは、Ｉｒで形成され、その厚さは１００ｎｍである。なお、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ３等で形成してもよい。【００７２】
平滑キャパシタ２１は、下部電極１３０ｂ、誘電体膜１３１ｂ、及び上部電極１３２ｂで構成される。平滑キャパシタ２１の積層構造は、セルキャパシタ１１の積層構造と同一である。上部電極１３２ｂの上に水素バリア膜１３３ｂが形成されている。【００７３】
セルキャパシタ１１及び平滑キャパシタ２１を覆うように、層間絶縁膜１２２の上に保護膜１５０が形成されている。保護膜１５０はＡｌＯで形成され、その厚さは約２０ｎｍである。【００７４】
保護膜１５０の上に、ＳｉＯ２からなる層間絶縁膜１５１が形成されている。層間絶縁膜１５１の上面は平坦化されている。平坦化された層間絶縁膜１５１の上に、ＡｌＯからなるバリア膜１５７が形成されている。バリア膜１５７の厚さは２０ｎｍ〜１００ｎｍの範囲内である。【００７５】
バリア膜１５７の上に、ＳｉＯ２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜１５８が形成されている。層間絶縁膜１５８を、ＳｉＯ２に代えて、ＳｉＯＮまたはＳｉＮで形成してもよい。【００７６】
保護膜１５０から層間絶縁膜１５８までの積層構造を貫通し、セルキャパシタ１１上の水素バリア膜１３３ａまで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ１６０が充填されている。さらに、酸化防止膜１２１から層間絶縁膜１５８までの積層構造を貫通し、導電プラグ１１６まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ１６５が充填されている。これらの密着膜は、ＴｉＮ膜の単層で構成してもよいし、Ｔｉ膜とＴｉＮ膜との２層で構成してもよい。【００７７】
電源回路部２においては、保護膜１５０から層間絶縁膜１５８までの積層構造を貫通し、平滑キャパシタ２１上の水素バリア膜１３３ｂまで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ１６８が充填されている。【００７８】
層間絶縁膜１５８の上に、配線１７１〜１７３が形成されている。配線１７１〜１７３は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜がこの順番に積層された５層構造を有する。【００７９】
配線１７１は、その下の導電プラグ１６０を経由してセルキャパシタ１１の上部電極１３２ａに接続されており、図１に示したプレート線ＰＬに相当する。配線１７２は、その下の導電プラグ１６５及び１１６を経由して、ＭＯＳトランジスタ１０のソース領域１０Ｓに接続されており、図１に示したビット線ＢＬに相当する。ゲート電極１０Ｇが、図１に示したワード線ＷＬを兼ねる。【００８０】
配線１７３が、その下の導電プラグ１６８を介して平滑キャパシタ２１の上部電極１３２ｂに接続されている。配線１７３は、図１に示した電源電圧線ＶＤＤに相当する。平滑キャパシタ２１の下部電極１３０ｂは、その下の導電プラグ１２６及び１１７を介して、ウェルコンタクト拡散層３６に接続されている。ウェルコンタクト拡散層３６及びｐ型ウェル３５は、図１に示した接地線ＧＮＤに接続されている。【００８１】
平滑キャパシタ２１は、図７Ａに示した第１の実施例による半導体装置の平滑キャパシタ２１の上部電極５５ｂと同一の平面形状を有する。また、図１０に示した第３の実施例による半導体装置の平滑キャパシタ２１の上部電極５５ｂと同一の平面形状としてもよい。第４の実施例においては、平滑キャパシタ２１の上部電極から下部電極まで、同一のエッチングマスクを用いてパターニングされる。このため、平滑キャパシタ２１を、図９Ａ及び図９Ｂに示したように、相互に離隔した複数のパターンで構成することはできない。【００８２】
第４の実施例のように、導電プラグの上に、セルキャパシタ１１及び平滑キャパシタ２１のそれぞれを積み重ねた構造の半導体装置においても、第１の実施例の場合と同様に、平滑キャパシタ２１のＭＴＴＦを長くすることができる。【００８３】
上記実施例では、平滑キャパシタの上部電極の平面形状について説明したが、上述の平面形状を採用する効果は、平滑キャパシタに限らず、他の用途のキャパシタにも適用することができる。特に、１０００μｍ２以上の面積を占める強誘電体キャパシタに適用することにより、顕著な効果が得られる。【００８４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００８５】
【図１】図１は、第１の実施例による半導体装置の等価回路図である。
【図２】図２は、第１の実施例による半導体装置の製造途中における断面図（その１）である。
【図３】図３は、第１の実施例による半導体装置の製造途中における断面図（その２）である。
【図４】図４は、第１の実施例による半導体装置の製造途中における断面図（その３）である。
【図５】図５は、第１の実施例による半導体装置の製造途中における断面図（その４）である。
【図６】図６は、第１の実施例による半導体装置の断面図である。
【図７】図７Ａは、第１の実施例による半導体装置の平滑キャパシタの平面図であり、図７Ｂは、従来の平滑キャパシタの平面図である。
【図８】図８Ａは、平滑キャパシタの上部電極幅とＭＴＴＦとの関係を示すグラフであり、図８Ｂは、上部電極の面積に対する外周長の比とＭＴＴＦとの関係を示すグラフである。
【図９】図９Ａは、第２の実施例による半導体装置の平滑キャパシタの平面図であり、図９Ｂは、第２の実施例の変形例による半導体装置の平滑キャパシタの平面図である。
【図１０】図１０は、第３の実施例による半導体装置の平滑キャパシタの平面図である。
【図１１】第４の実施例による半導体装置の断面図である。
【符号の説明】
【００８６】
１  メモリセル部
２  電源回路部
１０  ＭＯＳトランジスタ
１１  セルキャパシタ
２１  平滑キャパシタ
３０  半導体基板
３１  素子分離絶縁膜
３３  金属シリサイド膜
３４  キャップ膜
３５  ウェル
３６  ウェルコンタクト拡散層
３７  金属シリサイド膜
４０  酸窒化シリコン膜
４１、６１、９９、１０１、１２２、１５１、１５８  層間絶縁膜
４３〜４６、８１〜８７、１１５〜１１７、１２５、１２６、１６０、１６５、１６８  導電プラグ
５０  酸窒化シリコン膜
５１  酸化シリコン膜
５２  アルミナ膜
５３  白金（Ｐｔ）膜
５４  強誘電体膜
５４ａ、５４ｂ  キャパシタ強誘電体膜
５５  酸化イリジウム膜
５５ａ、５５ｂ  上部電極
５８、６０  アルミナ膜
６２  水素拡散防止膜
６３  下地膜
７１〜７７  ビアホール
９１〜９５、１７１、１７２、１７３  配線
１００  カバー膜
１２１  酸化防止膜
１３０ａ  下部電極
１３１ａ  誘電体膜
１３２ａ  上部電極
１３３ａ  水素バリア膜
１５０  保護膜
１５７  バリア膜
【図１】
2008038343.tif 000003
【図２】
2008038343.tif 000004
【図３】
2008038343.tif 000005
【図４】
2008038343.tif 000006
【図５】
2008038343.tif 000007
【図６】
2008038343.tif 000008
【図７】
2008038343.tif 000009
【図８】
2008038343.tif 000010
【図９】
2008038343.tif 000011
【図１０】
2008038343.tif 000012
【図１１】
2008038343.tif 000013
【手続補正書】
【提出日】平成21年3月4日(2009.3.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタと
を有する半導体装置。
【請求項２】
平面視において前記上部電極が前記下部電極に内包されており、該上部電極の平面形状が、幅５μｍ以下の帯状部分を含む請求項１に記載の半導体装置。
【請求項３】
さらに、前記半導体基板の上に形成され、電源電圧が印加される電源線と、接地電圧が印加される接地線とを有し、
前記下部電極及び上部電極の一方が前記電源線に接続され、他方が前記接地線に接続されている請求項１に記載の半導体装置。
【請求項４】
前記キャパシタ誘電体膜が強誘電体材料で形成されている請求項１に記載の半導体装置。
【請求項５】
さらに、
前記半導体基板の上に形成され、第１の方向に延在する複数のワード線と、
前記半導体基板の上に形成され、前記ワード線と交差する第２の方向に延在する複数のビット線と、
前記ワード線とビット線との交差箇所に対応して配置され、対応するワード線に印加される電圧によって第１の端子及び第２の端子間の導通状態が制御され、該第１の端子が、対応するビット線に接続されたスイッチング素子と、
前記スイッチング素子を覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に、前記ワード線とビット線との交差箇所に対応して配置され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極及び上部電極の一方が、対応するスイッチング素子の前記第２の端子に接続されているセルキャパシタと
を有し、
前記キャパシタが、前記セルキャパシタと同一の前記層間絶縁膜の上に配置されており、同一の積層構造を有する請求項４に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の上に形成され、下部電極、キャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成されたキャパシタと
を有し、
平面視において、前記上部電極が前記下部電極に内包されており、かつ相互に離隔された複数のパターンで構成されている半導体装置。
【請求項７】
さらに、前記半導体基板の上に形成され、電源電圧が印加される電源線と、接地電圧が印加される接地線とを有し、
前記上部電極を構成する複数のパターンの各々が、前記電源線及び接地線の一方に接続されており、前記下部電極が、前記電源線及び接地線の他方に接続されている請求項６に記載の半導体装置。
【請求項８】
前記キャパシタ誘電体膜が強誘電体材料で形成されている請求項６に記載の半導体装置。
【請求項９】
さらに、
前記半導体基板の上に形成され、第１の方向に延在する複数のワード線と、
前記半導体基板の上に形成され、前記ワード線と交差する第２の方向に延在する複数のビット線と、
前記ワード線とビット線との交差箇所に対応して配置され、対応するワード線に印加される電圧によって第１の端子及び第２の端子間の導通状態が制御され、該第１の端子が、対応するビット線に接続されたスイッチング素子と、
前記スイッチング素子を覆うように、前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に、前記ワード線とビット線との交差箇所に対応して配置され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極及び上部電極の一方が、対応するスイッチング素子の前記第２の端子に接続されているセルキャパシタと
を有し、
前記キャパシタが、前記セルキャパシタと同一の前記層間絶縁膜の上に配置されており、同一の積層構造を有する請求項８に記載の半導体装置。
【請求項１０】
半導体基板の上に、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層されて構成され、下部電極と上部電極とが誘電体膜を介して対向するキャパシタ領域の面積をＳ、該キャパシタ領域の外周線の合計の長さをＬとしたとき、面積Ｓが１０００μｍ２以上であり、Ｌ／Ｓが０．４μｍ−１以上であるキャパシタを形成する工程と、
前記キャパシタを加熱することにより、前記キャパシタ誘電体膜の膜質を改善させる工程と
を有する半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図６に示すように、ビアホール７１〜７８を形成する。ビアホール７１は、下地膜６３の上面から、セルキャパシタ１１の上部電極５５ａの脇を通過して下部電極５３ａの上面まで達する。ビアホール７２は、下地膜６３の上面から、セルキャパシタ１１の上部電極５５ａの上面まで達する。ビアホール７３は、下地膜６３の上面から、ドレイン拡散層１０Ｄ上のプラグ４３の上面まで達する。ビアホール７４は、下地膜６３の上面から、ソース拡散層１０Ｓ上のプラグ４４の上面まで達する。ビアホール７５は、下地膜６３の上面から、電源回路部２のウェルコンタクト拡散層３６上のプラグ４６の上面まで達する。ビアホール７６は、下地膜６３の上面から、平滑キャパシタ２１の上部電極５５ｂの上面まで達する。ビアホール７７は、下地膜６３の上面から、平滑キャパシタ２１の上部電極５５ｂの脇を通過して下部電極５３ｂの上面まで達する。
【国際調査報告】
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