(57)【要約】  電源投入時に発生する過電圧による回路劣化を防止する。  第１の増幅部（１）は、信号（ｉｎ）を増幅する。第１の増幅部（２）は、第１の増幅部（１）で増幅された信号（ｉｎ）を増幅する。容量素子（Ｃ１）は、第１の増幅部（１）の出力と第２の増幅部（２）の入力とを接続する。バイパス回路（３）は、電源投入時、第１の電源（ＶＤＤ）から、第１の増幅部（１）と容量素子（Ｃ１）とを介して第２の増幅部（２）の入力に流れ込む電流を第２の電源（ＶＳＳ）にバイパスさせる。
2009031192.tif 000002
【特許請求の範囲】
【請求項１】
信号を増幅する増幅回路において、
前記信号を増幅する第１の増幅部と、
前記第１の増幅部で増幅された前記信号を増幅する第２の増幅部と、
前記第１の増幅部の出力と前記第２の増幅部の入力とを接続する容量素子と、
電源投入の際に、第１の電源から前記第１の増幅部と前記容量素子とを介して前記第２の増幅部の入力に流れ込む電流を第２の電源にバイパスさせるバイパス回路と、
を有することを特徴とする増幅回路。
【請求項２】
前記バイパス回路は、前記第１の電源の電圧が安定するとハイインピーダンスになることを特徴とする請求の範囲第１項記載の増幅回路。
【請求項３】
前記バイパス回路は、
前記第１の電源と前記第２の電源との間に直列に接続されたバイパス容量素子と第１のバイパストランジスタと、
ドレインが前記容量素子と接続され、前記第１のバイパストランジスタに流れる電流と同じ電流が流れる第２のバイパストランジスタと、
を有することを特徴とする請求の範囲第１項記載の増幅回路。
【請求項４】
前記第２の増幅部は、
前記容量素子と接続され、前記信号が入力される第１の増幅トランジスタと、
ソースが前記第１の増幅トランジスタのドレインと接続される、前記第１の増幅トランジスタより高耐圧で低速の第２の増幅トランジスタと、
を有することを特徴とする請求の範囲第３項記載の増幅回路。
【請求項５】
前記第１の増幅トランジスタ、前記第１のバイパストランジスタ、および前記第２のバイパストランジスタは、同じ特性を有していることを特徴とする請求の範囲第４項記載の増幅回路。
【請求項６】
前記容量素子と前記バイパス容量素子は、同じ特性を有していることを特徴とする請求の範囲第３項記載の増幅回路。
【請求項７】
前記第１のバイパストランジスタと前記第２のバイパストランジスタは、カレントミラー回路を構成していることを特徴とする請求の範囲第３項記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に関する。本発明は、特に電源が繰り返しオン／オフされる携帯電話などに用いられる増幅回路に用いると好適である。
【背景技術】
【０００２】
携帯電話などの無線通信で用いられる増幅回路は、波形歪みを抑えるために広い線形性が要求される。また、近年、高速データ通信への要望と無線帯域不足から、高周波帯域が使われるようになってきている。高周波帯域でも増幅できる増幅回路として、エミッタ接地のトランジスタにベース接地のトランジスタを接続した回路がある（例えば、非特許文献１参照）。【０００３】
従来、ＰＡ（Power Amplifier）ドライバやＬＮＡ（Low Noise Amplifier）では、バイポーラトランジスタが用いられていた。このような増幅回路において低コスト化を図るには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスが有利である。しかし、広線形性に必要な高耐圧のＣＭＯＳトランジスタは、一般に低速であり、高速のトランジスタは、低耐圧で広線形性にできない。そこで、高速低耐圧トランジスタを低速高耐圧トランジスタで保護するようにした増幅回路がある。【０００４】
図７は、従来の増幅回路の回路図である。図７に示すように増幅回路は、信号を増幅する増幅部１０１と、増幅部１０１にバイアス電圧を供給するバイアス部１０２とから構成される。図７の点線１１１で囲まれたトランジスタＭ１０１，Ｍ１０２，Ｍ１０５は、低耐圧高速のＮＭＯＳ（Negative-channel MOS）トランジスタであり、点線１１２で囲まれたトランジスタＭ１０３，Ｍ１０４，Ｍ１０６は、高耐圧低速のＮＭＯＳトランジスタである。【０００５】
増幅部１０１のトランジスタＭ１０１のゲートには、抵抗Ｒ１０１を介してバイアス電圧Ｖｂ１が入力される。また、トランジスタＭ１０１のゲートには、コンデンサＣ１０１を介して信号ｉｎが入力される。トランジスタＭ１０３のゲートには、バイアス電圧Ｖｂ２が入力される。【０００６】
コンデンサＣ１０１に入力される信号ｉｎは、トランジスタＭ１０１，Ｍ１０３によって増幅される。増幅された信号ｉｎは、コンデンサＣ１０２を介して、トランジスタＭ１０２のゲートに入力される。【０００７】
トランジスタＭ１０２，Ｍ１０４および抵抗Ｒ１０２，Ｒ１０４は、トランジスタＭ１０１，Ｍ１０３および抵抗Ｒ１０１，Ｒ１０３と同じ構成を有している。トランジスタＭ１０２，Ｍ１０４には、バイアス電圧Ｖｂ１，Ｖｂ２が入力される。トランジスタＭ１０１，Ｍ１０３によって増幅された信号ｉｎは、トランジスタＭ１０２，Ｍ１０４によってさらに増幅され、トランジスタＭ１０４と抵抗Ｒ１０４の接続点から信号ｏｕｔとして取り出される。【０００８】
トランジスタＭ１０１，Ｍ１０２は、ソース接地回路を構成している。トランジスタＭ１０３，Ｍ１０４は、ゲート接地回路を構成している。ソース接地回路のトランジスタＭ１０１，Ｍ１０２に、ゲート接地回路のトランジスタＭ１０３，Ｍ１０４を接続することによって、高周波帯域においても信号ｉｎの利得が下がらないようにしている。また、信号ｉｎが入力される低耐圧高速のトランジスタＭ１０１，Ｍ１０２のドレインに、高耐圧低速のトランジスタＭ１０３，Ｍ１０４を接続することによって、トランジスタＭ１０１，Ｍ１０２を、耐圧を超える電圧から保護し、高耐圧高速の増幅回路を実現している。【０００９】
バイアス部１０２のトランジスタＭ１０５は、トランジスタＭ１０１，Ｍ１０２のバイアス電圧Ｖｂ１を生成する。トランジスタＭ１０６は、トランジスタＭ１０３，Ｍ１０４のバイアス電圧Ｖｂ２を生成する。トランジスタＭ１０１，Ｍ１０２，Ｍ１０５は、同じ特性を有するように同じプロセスで作成する。トランジスタＭ１０３，Ｍ１０４，Ｍ１０６は、同じ特性を有するように同じプロセスで作成する。抵抗Ｒ１０３，Ｒ１０４，Ｒ１０５は、同じ特性を有するように同じプロセスで作成する。【００１０】
これにより、トランジスタＭ１０１，Ｍ１０２とトランジスタＭ１０３，Ｍ１０４に、それぞれしきい値電圧となるバイアス電圧Ｖｂ１，Ｖｂ２を供給することができる。また、トランジスタＭ１０１，Ｍ１０２とトランジスタＭ１０３，Ｍ１０４のしきい値電圧と同じ温度特性等を持ったバイアス電圧Ｖｂ１，Ｖｂ２を供給することができる。【００１１】
コンデンサＣ１０３，Ｃ１０４は、電源ＶＤＤの電圧変動に対し、バイアス電圧Ｖｂ１，Ｖｂ２が変動しないようにする。
図８は、図７の増幅回路の電圧変化を示した図である。図８に示す波形Ｗ１０１は、電源ＶＤＤの電圧変化を示している。波形Ｗ１０２は、トランジスタＭ１０２のゲート電圧の変化を示している。なお、図７の増幅回路のトランジスタＭ１０１，Ｍ１０２は、１．２Ｖ耐圧のトランジスタ、トランジスタＭ１０３，Ｍ１０４は、３．３Ｖ耐圧のトランジスタとする。【００１２】
図８の波形Ｗ１０１に示すように電源ＶＤＤの電圧が上昇したとする。バイアス電圧Ｖｂ１，Ｖｂ２は、コンデンサＣ１０３，Ｃ１０４が接続されているため、その電圧上昇の傾きは、電源ＶＤＤの電圧上昇の傾きより緩くなる。このため、トランジスタＭ１０１，Ｍ１０３は、電源ＶＤＤの電圧が上昇している間、ハイインピーダンスとなる期間が存在する。【００１３】
トランジスタＭ１０１，Ｍ１０３がハイインピーダンスであると、電源ＶＤＤの電圧上昇によって、抵抗Ｒ１０３とコンデンサＣ１０２に電流が流れる。このため、トランジスタＭ１０２のゲート電圧は、図８の波形Ｗ１０２に示すように、耐圧１．２Ｖを超えて、約２．１Ｖまで上昇する。【００１４】
バイアス電圧Ｖｂ１，Ｖｂ２が、トランジスタＭ１０１，Ｍ１０３をオンする電圧までに上昇すると、電流は、トランジスタＭ１０１，Ｍ１０３を流れるようになる。これにより、トランジスタＭ１０２のゲート電圧は、図８の波形Ｗ１０２に示すように低下する。その後、トランジスタＭ１０２のゲート電圧は、約０．７Ｖに安定する。トランジスタＭ１０２のゲート電圧が、耐圧以下の約０．７Ｖに安定すると、増幅回路は、安定動作する。
【非特許文献１】Behzad Razavi著、黒田忠広監訳、「ＲＦマイクロエレクトロニクス」、ｐ１８７、図６．２（ｂ）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、従来の増幅回路では、電源投入の際、耐圧を超えた電圧がトランジスタに供給される。このため、トランジスタの劣化を引き起こすという問題点があった。
本発明はこのような点に鑑みてなされたものであり、電源投入の際の過電圧による回路劣化を防止する増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では上記問題を解決するために、図１に示すような信号ｉｎを増幅する増幅回路において、信号ｉｎを増幅する第１の増幅部１と、第１の増幅部１で増幅された信号ｉｎを増幅する第２の増幅部２と、第１の増幅部１の出力と第２の増幅部２の入力とを接続する容量素子Ｃ１と、電源投入の際、第１の電源ＶＤＤから第１の増幅部１と容量素子Ｃ１とを介して第２の増幅部２の入力に流れ込む電流を第２の電源ＶＳＳにバイパスさせるバイパス回路３と、を有することを特徴とする増幅回路が提供される。【００１７】
このような増幅回路によれば、電源投入時に第１の電源ＶＤＤから、第１の増幅部１と容量素子Ｃ１とを介して第２の増幅部２に流れ込む電流を第２の電源ＶＳＳにバイパスする。これにより、電源投入時、第２の増幅部２に耐圧以上の電圧が印加されることを防止する。
【発明の効果】
【００１８】
本発明の増幅回路では、電源投入の際に第１の電源から、第１の増幅部と容量素子とを介して第２の増幅部に流れ込む電流を第２の電源にバイパスするようにした。これによって、電源投入の際、第２の増幅部に耐圧以上の電圧が印加されることを防止し、回路の劣化を防止することができる。【００１９】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００２０】
【図１】増幅回路の概要を示した図である。
【図２】増幅回路の回路図である。
【図３】電流を電源にバイパスするトランジスタに流れる電流を示した図である。
【図４】電流を電源にバイパスするトランジスタにかかる電圧を示した図である。
【図５】図２の増幅回路の電圧変化を示した図である。
【図６】図２の増幅回路の周波数特性を示した図である。
【図７】従来の増幅回路の回路図である。
【図８】図７の増幅回路の電圧変化を示した図である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の原理を図面を参照して詳細に説明する。
図１は、増幅回路の概要を示した図である。図に示すように増幅回路は、第１の増幅部１、第２の増幅部２、バイパス回路３、および容量素子Ｃ１を有している。【００２２】
第１の増幅部１は、信号ｉｎを増幅する。第２の増幅部２は、第１の増幅回路で増幅された信号ｉｎをさらに増幅し、信号ｏｕｔを出力する。第１の増幅部１と第２の増幅部２には、それぞれ第１の電源ＶＤＤと第２の電源ＶＳＳとが供給されている。【００２３】
容量素子Ｃ１は、第１の増幅部１の出力と第２の増幅部２の入力とを結ぶ。従って、第１の増幅部１で増幅された信号ｉｎは、容量素子Ｃ１を介して、第２の増幅部２に出力される。【００２４】
バイパス回路３は、電源投入の際、第１の電源ＶＤＤの電圧上昇によって、第１の電源ＶＤＤから第１の増幅部１と容量素子Ｃ１とを介して第２の増幅部２の入力に流れ込む電流を、第２の電源ＶＳＳにバイパスする。図中には、この電流の流れを点線矢印で示している。【００２５】
バイパス回路３は、第１の電源ＶＤＤの電圧が上昇し、安定すると、その入力は、ハイインピーダンスとなる。従って、第１の増幅部１で増幅された信号ｉｎは、第１の電源ＶＤＤが安定すると、バイパス回路３に流れることはない。【００２６】
このように、電源投入の際に第１の電源ＶＤＤから、第１の増幅部１と容量素子Ｃ１とを介して第２の増幅部２に流れ込む電流を第２の電源ＶＳＳにバイパスするようにした。これによって、電源投入の際、第２の増幅部２に耐圧以上の電圧が印加されることを防止し、回路の劣化を防止することができる。【００２７】
次に、本発明の実施の形態を図面を参照して詳細に説明する。
図２は、増幅回路の回路図である。図２に示すように増幅回路は、信号を増幅する増幅部１１と、増幅部１１にバイアス電圧を供給するバイアス部１２とから構成される。図２の点線２１で囲まれたトランジスタＭ１１，Ｍ１２，Ｍ１５−Ｍ１７は、低耐圧高速のＮＭＯＳトランジスタであり、点線２２で囲まれたトランジスタＭ１３，Ｍ１４，Ｍ１８は、高耐圧低速のＮＭＯＳトランジスタである。図２の増幅回路は、例えば、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）などの無線通信を行う携帯端末において、送信用ＰＡドライバや受信用ＬＮＡとして用いられる。【００２８】
増幅部１１のトランジスタＭ１１のゲートには、抵抗Ｒ１１を介してバイアス電圧Ｖｂ１が入力される。また、トランジスタＭ１１のゲートには、コンデンサＣ１１を介して信号ｉｎが入力される。トランジスタＭ１３のゲートには、バイアス電圧Ｖｂ２が入力される。【００２９】
コンデンサＣ１１に入力される信号ｉｎは、トランジスタＭ１１，Ｍ１３によって増幅される。増幅された信号ｉｎは、コンデンサＣ１２を介して、トランジスタＭ１２のゲートに入力される。【００３０】
トランジスタＭ１２，Ｍ１４および抵抗Ｒ１２，Ｒ１４は、トランジスタＭ１１，Ｍ１３および抵抗Ｒ１１，Ｒ１３と同じ構成を有している。トランジスタＭ１２，Ｍ１４には、バイアス電圧Ｖｂ１，Ｖｂ２が入力される。トランジスタＭ１１，Ｍ１３によって増幅された信号ｉｎは、トランジスタＭ１２，Ｍ１４によってさらに増幅され、トランジスタＭ１４と抵抗Ｒ１４の接続点から信号ｏｕｔとして取り出される。なお、トランジスタＭ１１，Ｍ１３および抵抗Ｒ１３は、１段目の増幅部を構成し、トランジスタＭ１２，Ｍ１４および抵抗Ｒ１４は、２段目の増幅部を構成している。【００３１】
トランジスタＭ１１，Ｍ１２は、ソース接地回路を構成している。トランジスタＭ１３，Ｍ１４は、ゲート接地回路を構成している。ソース接地回路のトランジスタＭ１１，Ｍ１２に、ゲート接地回路のトランジスタＭ１３，Ｍ１４を接続することによって、高周波帯域においても信号ｉｎの利得が下がらないようにしている。また、信号ｉｎが入力される低耐圧高速のトランジスタＭ１１，Ｍ１２のドレインに、高耐圧低速のトランジスタＭ１３，Ｍ１４を接続することによって、トランジスタＭ１１，Ｍ１２を、耐圧を超える電圧から保護し、高耐圧高速の増幅回路を実現している。【００３２】
電源ＶＤＤと電源ＶＳＳの間にトランジスタＭ１６とコンデンサＣ１３が接続されている。トランジスタＭ１６のゲートとドレインは接続されている。
トランジスタＭ１５は、ゲートがトランジスタＭ１６と接続されている。また、トランジスタＭ１５は、ドレインがトランジスタＭ１２のゲートおよびコンデンサＣ１２と接続されている。トランジスタＭ１５，Ｍ１６は、カレントミラー回路を構成している。【００３３】
電源ＶＤＤの立ち上り時、コンデンサＣ１３とトランジスタＭ１６に電流が流れる。トランジスタＭ１６に電流が流れると、カレントミラーによりトランジスタＭ１５にも同じ電流が流れる。これにより、電源ＶＤＤの立ち上り時に、コンデンサＣ１２とトランジスタＭ１２のゲートに流れる電流は、トランジスタＭ１５に引き込まれて電源ＶＳＳにバイパスされ、トランジスタＭ１２のゲート電圧の上昇を抑制する。【００３４】
なお、コンデンサＣ１２，Ｃ１３は、同じ特性を有するようにする。例えば、コンデンサＣ１２，Ｃ１３は、同じプロセスで作成し、同じ容量を有するようにする。また、トランジスタＭ１２，Ｍ１５，Ｍ１６は、同じ特性を有するようにする。例えば、トランジスタＭ１２，Ｍ１５，Ｍ１６は、同じプロセスで作成し、同じゲート長、同じゲート幅となるようにする。【００３５】
これにより、コンデンサＣ１３とトランジスタＭ１６の電流は、抵抗Ｒ１３の違いはあるが、コンデンサＣ１２とトランジスタＭ１５と同じようになる。トランジスタＭ１６は、ダイオード接続となっているため、そのドレイン電圧は、約０．７Ｖを超えることはなく、トランジスタＭ１５のドレインとトランジスタＭ１２のゲート電圧も、電源ＶＤＤの立ち上り時、約０．７Ｖを超えることはない。【００３６】
電源ＶＤＤの電圧が一定になると、コンデンサＣ１３には、電流は流れなくなる。すると、トランジスタＭ１５，Ｍ１６のゲート電圧は、電源ＶＳＳの電圧（０Ｖ）となり、トランジスタＭ１５は、ハイインピーダンスとなる。すなわち、電源ＶＤＤが安定すると、トランジスタＭ１２のゲートは、図７で示した増幅回路のトランジスタＭ１０２と同様の接続関係（トランジスタＭ１５は開放した接続関係）となる。【００３７】
バイアス部１２のトランジスタＭ１７は、トランジスタＭ１１，Ｍ１２のバイアス電圧Ｖｂ１を生成する。トランジスタＭ１８は、トランジスタＭ１３，Ｍ１４のバイアス電圧Ｖｂ２を生成する。トランジスタＭ１１，Ｍ１２，Ｍ１７は、同じ特性を有するように同じプロセスで作成する。トランジスタＭ１３，Ｍ１４，Ｍ１８は、同じ特性を有するように同じプロセスで作成する。抵抗Ｒ１３，Ｒ１４，Ｒ１５は、同じ特性を有するように同じプロセスで作成する。【００３８】
これにより、トランジスタＭ１１，Ｍ１２とトランジスタＭ１３，Ｍ１４に、トランジスタＭ１１，Ｍ１２とトランジスタＭ１３，Ｍ１４のしきい値電圧となるバイアス電圧Ｖｂ１，Ｖｂ２を供給することができる。また、トランジスタＭ１１，Ｍ１２とトランジスタＭ１３，Ｍ１４のしきい値電圧と同じ温度特性等を持ったバイアス電圧Ｖｂ１，Ｖｂ２を供給することができる。【００３９】
コンデンサＣ１４，Ｃ１５は、電源ＶＤＤの電圧変動に対し、バイアス電圧Ｖｂ１，Ｖｂ２が変動しないようにする。
図３は、電流を電源にバイパスするトランジスタに流れる電流を示した図である。図３の波形Ｗ１は、図２のトランジスタＭ１５のドレイン−ソース間を流れる電流を示している。【００４０】
時刻ｔ＝０において、図２の増幅回路に電源が投入されたとする。電源ＶＤＤの電圧は上昇し、これに伴って、コンデンサＣ１３とトランジスタＭ１６に電流が流れる。トランジスタＭ１６に流れる電流は、トランジスタＭ１５にカレントミラーされ、トランジスタＭ１５のドレイン−ソース間には、図３の波形Ｗ１に示すように電流が流れる。【００４１】
電源ＶＤＤの電圧が安定すると、コンデンサＣ１３には電流が流れなくなり、トランジスタＭ１５にも電流は流れなくなる。図３の波形Ｗ１は、電源ＶＤＤの電圧が１００ｎｓｅｃまで上昇し、その後、一定になった例を示しており、１００ｎｓｅｃ後、トランジスタＭ１５に流れる電流は０となっている。【００４２】
図４は、電流を電源にバイパスするトランジスタにかかる電圧を示した図である。図４の波形Ｗ１１は、図２のトランジスタＭ１５のゲート−ソース間の電圧を示している。
図３と同様に、時刻ｔ＝０において、図２の増幅回路に電源が投入されたとする。電源ＶＤＤの電圧は上昇し、これに伴って、コンデンサＣ１３とトランジスタＭ１６に電流が流れる。トランジスタＭ１６に流れる電流は、トランジスタＭ１５のゲートにも流れ込み、トランジスタＭ１５のゲート電圧は、波形Ｗ１１に示すように上昇する。【００４３】
電源ＶＤＤの電圧が安定すると、コンデンサＣ１３には電流が流れなくなり、トランジスタＭ１５にも電流は流れなくなる。図４の波形Ｗ１１は、電源ＶＤＤの電圧が１００ｎｓｅｃまで上昇し、その後、一定となった例を示している。トランジスタＭ１５のゲート電圧は、１００ｎｓｅｃ後、ソースへの漏れ電流によって、波形Ｗ１１に示すように徐々に低下していく。【００４４】
図５は、図２の増幅回路の電圧変化を示した図である。図５に示す波形Ｗ２１は、図２の電源ＶＤＤの電圧変化を示している。電源ＶＤＤは、波形Ｗ２１に示すように時刻ｔ＝０で投入され、１００ｎｓｅｃまで上昇し続けるとする。【００４５】
波形Ｗ２２は、図２のトランジスタＭ１２のゲート電圧変化を示している。電源ＶＤＤの投入によって電源ＶＤＤの電圧が上昇すると、図２の抵抗Ｒ１３とコンデンサＣ１２に電流が流れる。また、コンデンサＣ１３とトランジスタＭ１６に電流が流れる。コンデンサＣ１３とトランジスタＭ１６に流れる電流は、トランジスタＭ１５にカレントミラーされ、抵抗Ｒ１３とコンデンサＣ１２に流れる電流は、トランジスタＭ１５によって電源ＶＳＳにバイパスされる。これにより、トランジスタＭ１２のゲート電圧は、波形Ｗ２２に示すように徐々に上昇し、トランジスタＭ１２の耐圧（１．２Ｖ）を超えることはない。【００４６】
電源ＶＤＤの電圧が安定すると、コンデンサＣ１２，Ｃ１３には、電源ＶＤＤによる電流は流れなくなる。トランジスタＭ１５，Ｍ１６のゲートの電荷は、漏れ電流により徐々に放電され、０Ｖになり、トランジスタＭ１５は、ハイインピーダンスとなる。従って、電源ＶＤＤの電圧が安定すると、トランジスタＭ１５による信号ｉｎに対する影響は、ほとんどなくなる。【００４７】
波形Ｗ２３は、図７のトランジスタＭ１０２のゲート電圧変化を示している。図７の従来の増幅回路では、図２のトランジスタＭ１５のように、トランジスタＭ１０２のゲートに流れ込む電流を引き込むためのトランジスタが存在しない。そのため、抵抗Ｒ１０３とコンデンサＣ１０２に流れる電流は、トランジスタＭ１０２のゲートに流れ込み、波形Ｗ２３に示すように、そのゲート電圧は急激に上昇する。このため、トランジスタＭ１０２のゲートには、波形Ｗ２３に示すように、耐圧（１．２Ｖ）を超えた電圧が印加されることになる。【００４８】
図６は、図２の増幅回路の周波数特性を示した図である。図６に示す波形Ｗ３１は、図７の増幅回路の周波数特性を示している。図７の増幅回路では、波形Ｗ３１に示すように、電圧利得が３ｄＢ低下するときの周波数は、５．１ＧＨｚとなっている。【００４９】
波形Ｗ３２は、図２の増幅回路の周波数特性を示している。図２の増幅回路では、波形Ｗ３２に示すように、電圧利得が３ｄＢ低下するときの周波数は、４．４ＧＨｚとなっている。【００５０】
波形Ｗ３３は、図７の増幅回路において、全てのトランジスタを低速高耐圧のトランジスタを用いた場合の周波数特性を示している。波形Ｗ３３に示すように、電圧利得が３ｄＢ低下するときの周波数は、１．９ＧＨｚとなっている。【００５１】
波形Ｗ３３に示すように、全てのトランジスタを低速高耐圧のトランジスタで増幅回路を構成すると、周波数特性は、図７の増幅回路のように高速低耐圧のトランジスタを用いた場合より狭くなる。【００５２】
図２の増幅回路では、電源ＶＤＤが安定した後は、トランジスタＭ１５がハイインピーダンスとなるため、信号ｉｎに対するトランジスタＭ１５の影響は非常に小さい。ただし、トランジスタＭ１５のドレインに非常に小さな容量が存在するため、帯域は、波形Ｗ３２に示すように、図７の増幅回路の波形Ｗ３１より少し狭まる。しかし、その差は、５．１ＧＨｚ−４．４ＧＨｚ＝０．７ＧＨｚであり、全てのトランジスタを低速高耐圧で構成した場合よりも帯域は十分に広い。【００５３】
このように、電源投入の際、電源ＶＤＤの電圧上昇によって、電源ＶＤＤから抵抗Ｒ１３とコンデンサＣ１２を介してトランジスタＭ１２のゲートに流れる電流を、電源ＶＳＳにバイパスするようにした。これによって、電源投入の際、トランジスタＭ１２のゲートに耐圧以上の電圧が印加されることを防止し、トランジスタＭ１２の劣化を防止することができる。【００５４】
また、携帯電話などのモバイル機器では、低消費電力を図るために、ＩＣ（Integrated Circuit）内でパワーダウン制御が細かく行われ、電源電圧の立上げが頻繁に行われる。従って、このようなＩＣに図１の増幅回路を適用すると、ＩＣの劣化を防止することができる。【００５５】
さらに、電源ＶＤＤの電圧が安定すると、トランジスタＭ１５はハイインピーダンスとなるため、信号ｉｎの周波数特性に対する影響が小さい。
なお、上記では、トランジスタは全てＮＭＯＳとしたが、ＰＭＯＳ（Positive-channel MOS）によっても構成することができる。【００５６】
本特許の説明はソース接地型増幅器に対してバイパス回路を適用した場合を説明したが、差動対型増幅器でも同様にバイパス回路を適用し、電源立ち上がり時におけるトランジスタのゲートに対する過大電圧の印加を防ぐことができる。【００５７】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００５８】
１  第１の増幅部
２  第２の増幅部
３  バイパス回路
Ｃ１  容量素子
ＶＤＤ  第１の電源
ＶＳＳ  第２の電源
【図１】
2009031192.tif 000003
【図２】
2009031192.tif 000004
【図３】
2009031192.tif 000005
【図４】
2009031192.tif 000006
【図５】
2009031192.tif 000007
【図６】
2009031192.tif 000008
【図７】
2009031192.tif 000009
【図８】
2009031192.tif 000010
【手続補正書】
【提出日】平成21年11月18日(2009.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を増幅する増幅回路において、
前記信号を増幅する第１の増幅部と、
前記第１の増幅部で増幅された前記信号を増幅する第２の増幅部と、
前記第１の増幅部の出力と前記第２の増幅部の入力とを接続する容量素子と、
電源投入の際に、第１の電源から前記第１の増幅部と前記容量素子とを介して前記第２の増幅部の入力に流れ込む電流を第２の電源にバイパスさせるバイパス回路と、
を有することを特徴とする増幅回路。
【請求項２】
前記バイパス回路は、
前記第１の電源と前記第２の電源との間に直列に接続されたバイパス容量素子と第１のバイパストランジスタと、
ドレインが前記容量素子と接続され、前記第１のバイパストランジスタに流れる電流と同じ電流が流れる第２のバイパストランジスタと、
を有することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記第２の増幅部は、
前記容量素子と接続され、前記信号が入力される第１の増幅トランジスタと、
ソースが前記第１の増幅トランジスタのドレインと接続される、前記第１の増幅トランジスタより高耐圧で低速の第２の増幅トランジスタと、
を有することを特徴とする請求項２記載の増幅回路。
【請求項４】
前記第１の増幅トランジスタ、前記第１のバイパストランジスタ、および前記第２のバイパストランジスタは、同じ特性を有していることを特徴とする請求項３記載の増幅回路。
【請求項５】
前記容量素子と前記バイパス容量素子は、同じ特性を有していることを特徴とする請求項２記載の増幅回路。
【国際調査報告】
2009031192.tif 000011
2009031192.tif 000012