【手続補正書】
【提出日】平成16年5月14日(2004.5.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ３進法データを記憶し及びアクセスするためのダイナミック連想記憶セルであって、
第１のデータ・ビットを保存するための第１の保存装置と、
第１のデータ・ビットと無関係の値を有する第２のデータ・ビットを保存するための第２の保存装置と、
第１および第２のデータ・ビットを独立して第１および第２のデータ保存装置に書き込むための、第１および第２の保存装置に接続された第１および第２のデータ・ビットと、
第１および第２の保存装置及び第２および第１の探索ラインにそれぞれ接続される第１および第２のプル・ダウン回路を有する比較手段とを含み、第１および第２のプル・ダウン回路がマッチ・ラインと放電ラインとの間に接続され、前記比較手段が第２および第１の探索ライン上に搬送されてくる第２および第１の探索ビットを第１および第２の保存装置の中に保存された第１および第２のデータ・ビットとそれぞれ比較するものであり、第１および第２の探索ビットと第１および第２のデータ・ビットとの間にミス・マッチがあった場合、および第１および第２のデータ・ビットが相補的な値を有するとき、前記比較手段がマッチ・ラインを放電ラインに結合させることを特徴とするダイナミック連想記憶セル。
【請求項２】  さらに第１および第２のアクセス装置を含み、前記第１および第２のアクセス装置が、ワード・ラインによって活性化されると、前記第１および第２の保存手段を第１および第２のビット・ラインにそれぞれ結合させる、請求項１に記載のダイナミック連想記憶セル。
【請求項３】  ａ）第１および第２のビット・ラインがオープン・ビット・ラインである、請求項１に記載のダイナミック連想記憶セル。
【請求項４】  第１および第２の保存の状態を有し、そこでは第１および第２のデータ・ビットが相補的であり、第３の保存の状態を有し、第１および第２のデータ・ビットは非相補的である、請求項１に記載のダイナミック連想記憶セル。
【請求項５】  第１および第２の保存手段のそれぞれがキャパシタを含む、請求項１に記載のダイナミック連想記憶セル。
【請求項６】  第１および第２のアクセス装置のそれぞれが、ワード・ラインに結合したゲート電極を有するトランジスタを含む、請求項２に記載のダイナミック連想記憶セル。
【請求項７】  第１のプル・ダウン回路が第１の保存手段および第２の探索ラインに結合されたゲート電極を有する直列接続の第１の１対のトランジスタを含み、第２のプル・ダウン回路が第２の保存手段および第１の探索ラインに結合されたゲート電極を有する直列接続の第２の１対のトランジスタを含む、請求項１に記載のダイナミック連想記憶セル。
【請求項８】  放電ラインが低電圧端子に選択的に結合され、電源端子とグラウンド端子との間の前もって設定された電圧レベルを有する、請求項１に記載のダイナミック連想記憶セル。
【請求項９】  放電ラインが電流制限器を経由してグラウンド端子に結合されている、請求項１に記載のダイナミック連想記憶セル。
【請求項１０】  電流制限器が、電源端子に結合されたゲート電極を有するトランジスタから形成されている、請求項９に記載のダイナミック連想記憶セル。
【請求項１１】  各トランジスタが、ドレイン端子、ソース端子、およびゲート端子を有する絶縁ゲート型電界効果トランジスタ（ＦＥＴ）である、請求項６に記載のダイナミック連想記憶セル。
【請求項１２】  少なくとも１つの高濃度ドープ領域が前記ＦＥＴそれぞれのドレインおよびソース端子を形成する活性領域と、
前記ＦＥＴそれぞれのゲート端子を形成する第１のポリシリコン導電層と、
第１および第２のビット・ラインおよび前記活性領域と前記第１のポリシリコン導電層との間の少なくとも１つの相互接続を形成する第２のポリシリコン導電層と、
前記活性領域の高濃度ドープ領域の中で選択された点にコンタクトを供給し、前記第１および第２のポリシリコン導電層の間の相互接続を供給するための金属導電層と、
前記各キャパシタの第１および第２の平板をそれぞれ形成する第３および第４のポリシリコン導電層とを含み、
前記活性領域が前記第１のポリシリコン導電層のある領域に結合されて前記第２のポリシリコン導電層および前記金属導電層により形成された相互接続を介して前記比較手段のゲートを形成する、複数の半導体層を有する集積回路内に作製された、請求項１１に記載のダイナミック連想記憶セル。
【請求項１３】  少なくとも１つの高濃度ドープ領域が前記ＦＥＴそれぞれのドレインおよびソース端子を形成する活性領域と、
前記ＦＥＴそれぞれのゲート端子を形成する第１のポリシリコン導電層と、
第１および第２のビット・ラインおよび前記活性領域と前記第１のポリシリコン導電層との間の少なくとも１つの相互接続を形成する第２のポリシリコン導電層と、
前記各キャパシタの第１および第２の平板をそれぞれ形成する第３および第４のポリシリコン導電層とを含み、
前記活性領域が前記第１のポリシリコン導電層のある領域に結合されて前記第２のポリシリコン導電層内部に形成された相互接続を介して前記比較手段のゲートを形成する、複数の半導体層を有する集積回路内に作製された、請求項１１に記載のダイナミック連想記憶セル。
【請求項１４】  第１および第２のビット・ラインのそれぞれがオープン・ライン構造で形成される、請求項２から１３のいずれか一項に記載のダイナミック連想記憶セル。
【請求項１５】  ａ）マッチ・ラインを予め設定した事前充電電圧レベルに保ち、
ｂ）第１および第２の探索ラインを低論理レベルに保ち、
ｃ）ビット・データを第１および第２のビット・ラインに加え、
ｄ）ワード・ラインを高論理レベルに上げ、及び
ｅ）ワード・ラインを低論理レベルに下げ、それによって前記データを第１および第２の保存装置内に保存する、請求項１のダイナミック連想記憶セルの中にビット・データを書き込む方法。
【請求項１６】  ａ）ワード・ラインを低論理レベルに保ち、
ｂ）マッチ・ラインを予め設定した事前充電電圧レベルまで事前充電し、
ｃ）第１および第２の探索ラインに探索データを加え、及び
ｄ）マッチ・ライン上の電圧変化を探索データと保存データとの間の比較の結果の表示として検出する、請求項１のダイナミック連想記憶セルの中で探索データを保存データと比較する方法。
【請求項１７】  ａ）マッチ・ラインを予め設定した前充電電圧レベルに保つステップと、
ｂ）第１および第２の探索ラインを低論理レベルに保ち、
ｃ）第１および第２のビット・ラインを中間電圧レベルに浮かせ、
ｄ）ワード・ラインを高論理レベルまで上げ、
ｅ）第１および第２のビット・ラインにおける前記中間電圧レベルからの電圧レベルの差異を検知および増幅して読み出しデータを表示し、及び
ｆ）読み出しデータを第１および第２の保存装置の中に再保存する、請求項１のダイナミック連想記憶セルから保存データを読み出す方法。
【請求項１８】  オープン・ビット・ライン構成で少なくとも２つの感知増幅器の向い合う各側に結合された少なくとも２対のビット・ラインであって、前記各対のビット・ラインの各ビット・ラインが前記少なくとも２つの感知増幅器の１つに結合された前記少なくとも２対のビット・ラインと、
前記少なくとも２対のビット・ラインのそれぞれに結合された複数の３進法ダイナミック連想記憶セルと、
を備えた連想記憶装置。
【請求項１９】  前記少なくとも２つの感知増幅器の各側の前記少なくとも２対のビット・ラインが等しい長さである、請求項１８に記載の連想記憶装置。
【請求項２０】  各３進法ダイナミック連想記憶セルが、１対の探索ライン、マッチ・ライン、ワード・ラインおよび放電ラインに結合される、請求項１８に記載の連想記憶装置。
【請求項２１】  前記１対の探索ラインが前記ビット・ラインに平行である、請求項２０に記載の連想記憶装置。
【請求項２２】  前記各３進法ダイナミック連想記憶セルが、
ａ）前記少なくとも２対のビット・ラインの一方で搬送された１データ・ビットを記憶するための第１の記憶部と、
ｂ）前記少なくとも２対のビット・ラインの他方で搬送された１データ・ビットを記憶するための第２の記憶部と、
ｃ）前記２つの記憶データ・ビットを前記１対の探索ライン上で搬送された２つの探索ビットと比較するための比較回路と、
を含む、請求項２０に記載の連想記憶装置。
【請求項２３】  前記第１および第２の記憶部が、
前記少なくとも２対のビット・ラインの１つに接続されたドレイン端子および記憶ノードに接続されたソース端子を有するアクセス・トランジスタと、
前記記憶ノードとセル・プレート電圧端子間に接続された記憶キャパシタと、
を含む、請求項２２に記載の連想記憶装置。
【請求項２４】  前記記憶キャパシタが、スタック化キャパシタである、請求項２３に記載の連想記憶装置。
【請求項２５】  前記比較回路が、前記マッチ・ラインを前記放電ラインに結合するための第２のプルダウン回路と平行な第１のプルダウン回路を含む、請求項２２に記載の連想記憶装置。
【請求項２６】  前記各第１および第２のプルダウン回路が、前記マッチ・ラインと前記放電ライン間に直列接続された１対のトランジスタを含み、前記１対のトランジスタが前記１対の探索ラインの１つおよび前記記憶ノードの１つにそれぞれ接続されたゲート端子を有する、請求項２５に記載の連想記憶装置。
【請求項２７】  前記放電ラインが、電源端子と接地端子の電圧間にある予め決められた電圧レベルを有する低電圧端子に選択的に結合される、請求項２０に記載の連想記憶装置。
【請求項２８】  前記放電ラインが、電流リミッタを介して接地端子に結合される、請求項２７に記載の連想記憶装置。
【請求項２９】  前記電流リミッタが、電源端子に結合されたゲートを有するトランジスタを含む、請求項２８に記載の連想記憶装置。