【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ａ）基板の一方の主面上に、
ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、
素子分離絶縁膜とを、
前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第１の溝部を形成するように、前記ダミーゲート電極及びゲート電極の一方が前記第１の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及び
ｂ）前記第１の溝部内にソース電極及びドレイン電極を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート構造は、ダミーゲート配線と前記ダミーゲート電極とからなる第１のゲート構造、及びそれぞれ少なくとも底面に絶縁膜を有するゲート配線と前記ゲート電極とからなる第２のゲート構造のいずれか一方からなり、
前記ダミーゲート配線及びゲート配線は、前記素子分離絶縁膜上に形成され、前記ダミーゲート電極及びゲート電極とそれぞれ接続され、及び前記第１の溝部と交差することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース及びドレイン電極を形成する工程の前に、前記第１の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程、及び
前記半導体膜中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ソース及びドレイン電極を形成する工程は、
前記基板の一方の主面の全面に、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなる第１の薄膜を形成すること、及び
前記第１の薄膜の前記第１の溝部の外側に位置する部分をＣＭＰ法を用いて除去することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート構造は、前記ダミーゲート電極及び前記少なくとも底面に絶縁膜を有するゲート電極のいずれか一方からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記素子分離絶縁膜の一部及び前記ゲート構造上に位置し、且つ上面の高さが前記素子分離絶縁膜の上面の高さよりも高いダミー配線を形成することを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ソース及びドレイン電極を形成する工程の前に、
前記基板の一方の主面の全面に第４の薄膜を形成する工程、
前記第４の薄膜を研磨して前記ダミー配線の上面を露出させる工程、及び
前記ダミー配線を除去して前記薄膜に第４の溝部を形成する工程を具備することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
基板の一方の主面上にダミーゲート配線を形成する工程、
前記基板の一方の主面の露出した表面上に、エピタキシャル成長法を用いて半導体膜を形成する工程、及び
前記半導体膜上に、絶縁体からなり前記ダミーゲート配線の側面を覆うゲート側壁を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項９】
基板、
前記基板の一方の主面上に形成された素子分離絶縁膜、
前記基板の一方の主面上に形成されたゲート電極、
前記素子分離絶縁膜上に形成され、前記ゲート電極と接続されたゲート配線、
前記基板の一方の主面上に、前記ゲート電極を挟んで対向して設けられたソース電極及びドレイン電極、及び
前記ゲート電極及び配線の底面及び側面上に形成された絶縁膜を具備し、
前記ゲート電極、ゲート配線、ソース電極及びドレイン電極は、上面の高さが前記素子分離絶縁膜の上面の高さと等しい或いは低いことを特徴とする半導体装置。
【請求項１０】
基板、
前記基板の一方の主面上に形成されたゲート配線、
前記基板と前記ゲート配線との間、及び前記ゲート配線の側面上に形成された絶縁膜、
前記基板の一方の主面上に半導体をエピタキシャル成長してなり、前記ゲート配線の両側にそれぞれ配置された１対の薄膜、及び
前記１対の薄膜上に形成され、前記ゲート配線の側面を覆い絶縁体からなるゲート側壁を具備することを特徴とする半導体装置。
【請求項１１】
ａ）基板の一方の主面上に、
ダミーゲート配線とダミーゲート電極とからなる第１のゲート構造、及びそれぞれ少なくとも底面に絶縁膜を有するゲート配線とゲート電極とからなる第２のゲート構造のいずれか一方からなるゲート構造と、
素子分離絶縁膜とを、
前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第１の溝部を形成するように、前記ダミーゲート電極及びゲート電極の一方が前記第１の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及び
ｂ）成膜及び平坦化を利用して前記第１の溝部内にソース電極及びドレイン電極を形成する工程を具備し、
前記ダミーゲート配線または前記ゲート配線は、前記素子分離絶縁膜上に形成され、前記ダミーゲート電極または前記ゲート電極に接続され、前記第１の溝部と交差したことを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート構造は前記第１のゲート構造からなり、前記ソース及びドレイン電極を形成する工程の後に、前記第１のゲート構造を除去して第２の溝部を形成する工程、及び前記第２の溝部内に、絶縁膜、ゲート電極及びゲート配線を、前記ゲート電極が前記ゲート配線を分断し、かつ前記ソース及びドレイン電極の間に位置するように、及び前記ゲート電極及び前記ゲート配線と前記第２の溝部の内壁との間に前記絶縁膜が介在するように形成する工程をさらに具備したことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極及び前記ゲート配線は、前記基板の一方の主面の全面に、前記ゲート配線を構成する材料、或いは前記ゲート配線を形成するのに用いられる材料からなる第２の薄膜を形成すること、及び前記第２の薄膜の前記第２の溝部の外側に位置する部分をＣＭＰ法を用いて除去することにより、一体的に及び同時に形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜及び前記ゲート配線を形成する工程の前に、
前記基板の、前記第２の溝部に対応する表面領域中に、導電性不純物をドーピングする工程、及び
前記第２の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程をさらに具備したことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート構造及び前記素子絶縁膜を形成する工程は、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜に第３の溝部を形成すること、前記基板の一方の主面の全面に、前記ゲート構造を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜の前記第３の溝部の外側に位置する部分をＣＭＰ法を用いて除去し、前記第３の溝部内に前記ゲート構造を形成すること、及び前記ゲート構造と交差するように、少なくとも側壁の一部が前記素子分離絶縁膜で構成された前記第１の溝部を形成することを含んだことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート構造は前記第２のゲート構造からなり、前記ゲート電極及び前記ゲート配線は金属で構成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１７】
ａ）基板の一方の主面上に、
ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、
素子分離絶縁膜とを、
前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第１の溝部を形成するように、前記ダミーゲート電極及び前記ゲート電極の一方が前記第１の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、
ｂ）前記第１の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程、
ｃ）前記半導体膜中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程、及び
ｄ）前記ソース及びドレイン拡散層を形成する工程の後に、成膜及び平坦化を利用して前記第１の溝部内にソース及びドレイン電極を形成する工程を具備したことを特徴とする半導体装置の製造方法。
【請求項１８】
ａ）基板の一方の主面上に、
ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方からなるゲート構造と、
素子分離絶縁膜とを、
前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第１の溝部を形成するように、前記ダミーゲート電極及びゲート電極の一方が前記第１の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及び
ｂ）成膜及び平坦化を利用して前記第１の溝部内にソース電極及びドレイン電極を形成する工程を具備し、
前記ゲート構造及び前記素子分離絶縁膜を形成する工程は、前記素子分離絶縁膜の一部及び前記ゲート構造上に位置し、且つ上面の高さが前記素子分離絶縁膜の上面の高さよりも高いダミー配線を形成することを含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記ソース及びドレイン電極を形成する工程の前に、
前記基板の一方の主面の全面に第４の薄膜を形成する工程、
前記第４の薄膜を研磨して前記ダミー配線の上面を露出させる工程、及び
前記ダミー配線を除去して前記第４の薄膜に第４の溝部を形成する工程をさらに具備したことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第４の溝部を形成する工程と前記ソース及びドレイン電極を形成する工程との間に、前記第４の溝部内で露出した前記素子分離絶縁膜の少なくとも一部を除去して、前記第４の溝部の底部に第８の溝部を形成する工程をさらに具備したことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記ゲート構造は前記ダミーゲート電極からなり、前記第４の溝部を形成する工程と前記ソース及びドレイン電極を形成する工程との間に、前記ダミーゲート電極を除去して、前記第４の溝部の底部に第７の溝部を形成する工程、及び前記第４の溝部内に前記ゲート電極を形成する工程をさらに具備したことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び前記第５の溝部内に、ソース電極、ドレイン電極及びゲート電極の少なくとも一つと接続される接続配線を形成する工程をさらに具備し、前記ゲート配線を形成する工程と、前記接続配線を形成する工程とは同時に行われることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第４の薄膜は、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２４】
前記ソース及びドレイン電極を形成する工程の前に、前記第４の薄膜を除去する工程をさらに具備したことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２５】
前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、
前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び
前記第５の溝部内に、前記ソース電極、前記ドレイン電極及び前記ゲート配線の少なくとも一つと接続される接続配線を形成する工程をさらに具備したことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２６】
前記接続配線を形成する工程と前記ソース及びドレイン電極を形成する工程とは同時に行われることを特徴とする請求項２５に記載の半導体装置の方法。
【請求項２７】
ａ）基板の一方の主面上に、
ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、
素子分離絶縁膜とを、
前記基板の表面に前記ダミーゲート電極或いは前記ゲート電極により分断された第１の溝部を形成するように、前記ダミーゲート電極及び前記ゲート電極の一方が前記第１の溝部内に位置するように、及び前記ゲート構造の上面が前記素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及び
ｂ）成膜及び平坦化を利用して前記第１の溝部内にソース電極及びドレイン電極を形成する工程を具備し、
前記ゲート構造及び前記素子分離絶縁膜を形成する工程は、前記基板の一方の主面の全面に、前記ダミーゲート配線を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜に順テーパ状の第６の溝部を形成すること、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜の前記第６の溝部の外側に位置する部分をＣＭＰ法を用いて除去すること、及び前記第３の薄膜を異方性エッチングして、前記ゲート構造及び前記第１の溝部の形成と、前記素子分離絶縁膜の側面上への側壁の形成とを同時に行うことを含んだことを特徴とする半導体装置の製造方法。