【手続補正書】
【提出日】平成17年10月7日(2005.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表層部に形成されたウェル領域内にソース・ドレイン領域およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
前記セルアレイの同一行のメモリセルの各ソース領域上および各素子分離領域上に存在するように行方向に配設され、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
とを具備し、
前記ローカルソース線の下方の素子分離領域内の埋め込み材の全体の高さ、または、前記埋め込み材の前記半導体基板に接する部分の高さが前記ローカルソース線の下方の前記ソース領域の上面より低く、かつ、前記セルアレイ内で前記ローカルソース線と前記ウェル領域が電気的に導通していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ローカルソース線の下方に位置する前記素子分離領域内の埋め込み材の高さは前記メモリセルのソース領域の拡散深さ位置よりも低く、かつ、前記ローカルソース線と前記ウェル領域が直接に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板はシリコン基板であり、前記ローカルソース線の底部にバリアメタルが形成されており、前記シリコン基板が前記バリアメタルに反応したシリサイド層は前記メモリセルのソース領域の拡散深さ位置よりも深くまで形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
とを具備する不揮発性半導体記憶装置を製造する際、
シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、
前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
前記溝内に素子分離用絶縁膜を埋め込み、前記ローカルソース線の下方の素子分離領域用の溝内の埋め込み材の全体、または、前記埋め込み材が前記半導体基板に接する部分の高さが前記ローカルソース線の下方の前記ソース領域より低くなるようにエッチングする工程と、
全面にゲート間絶縁膜を形成する工程と、
全面に第２の電極層を形成する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記ゲート間絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、
前記メモリセルのドレイン・ソース領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、
全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、前記ビット線を形成するとともに前記ウェル領域と電気的に導通しているローカルソース線を形成する工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
とを具備する不揮発性半導体記憶装置を製造する際、
シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、
前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
前記溝内に素子分離用絶縁膜を埋め込み、前記ローカルソース線の下方の素子分離領域用の溝内の埋め込み材の全体、または、前記埋め込み材が前記半導体基板に接する部分の高さが前記ローカルソース線の下方の前記ソース領域より低くなるようにエッチングする工程と、
全面に再び第１の電極層を形成する工程と、
前記素子分離用絶縁膜の上方で前記浮遊ゲートを分離するために前記第１の電極層にセルスリットを形成する工程と、
前記セルスリットの底面下の前記素子分離領域を前記ウェル領域より深い位置までエッチングしてディープスリットを形成する工程と、
全面にゲート間絶縁膜を形成する工程と、
全面に第２の電極層を形成する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、
前記メモリセルのドレイン・ソース領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、
前記ディープスリットの底面下の前記素子分離領域をウェル領域に到達するまでエッチングする工程と、
全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、前記ビット線を形成するとともに前記ウェル領域と電気的に導通しているローカルソース線を形成する工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。