(57)【要約】  与えられる入力信号を遅延して出力する遅延回路であって、前記入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、前記第１の遅延部により遅延された前記入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、前記第１の遅延部に遅延制御信号を供給し、前記遅延制御信号を遅延させて前記第２の遅延部に供給する遅延設定部とを備える遅延回路を提供する。
2008038594.tif 000002
【特許請求の範囲】
【請求項１】
与えられる入力信号を遅延して出力する遅延回路であって、
前記入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、
前記第１の遅延部により遅延された前記入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、
前記第１の遅延部に遅延制御信号を供給し、前記遅延制御信号を遅延させて前記第２の遅延部に供給する遅延設定部と
を備える遅延回路。
【請求項２】
前記遅延設定部は、前記遅延回路が生成すべき遅延時間に応じた遅延制御信号を前記第１の遅延部に供給し、且つ前記遅延制御信号を前記予め定めた時間で遅延させて前記第２の遅延部に供給する
請求項１に記載の遅延回路。
【請求項３】
前記遅延設定部は、前記遅延制御信号を、前記第１の遅延部における遅延時間に応じて遅延させて、前記第２の遅延部に供給する可変遅延素子を有する
請求項２に記載の遅延回路。
【請求項４】
前記可変遅延素子は、前記第１の遅延部と略同一の遅延特性を有し、
前記遅延設定部は、前記第１の遅延部に供給される前記遅延制御信号を分岐し、分岐した前記遅延制御信号に基づいて前記可変遅延素子における遅延時間を制御する分岐部を更に有する
請求項３に記載の遅延回路。
【請求項５】
前記遅延設定部は、前記遅延制御信号を、予め定められた固定の遅延時間で遅延させて、前記第２の遅延部に供給する固定遅延素子を有する
請求項１に記載の遅延回路。
【請求項６】
前記遅延設定部は、
デジタルの前記遅延制御信号に基づいて前記第１の遅延部の遅延時間を設定する第１のフリップフロップと、
デジタルの前記遅延制御信号に基づいて前記第２の遅延部の遅延時間を設定する第２のフリップフロップと
を有し、
前記第１のフリップフロップは、所定のタイミング信号に応じて前記遅延制御信号を取り込み、取り込んだ前記遅延制御信号を前記第１の遅延部に出力し、
前記第２のフリップフロップは、予め定められた時間遅延された前記タイミング信号に応じて、前記遅延制御信号を取り込み、取り込んだ前記遅延制御信号を前記第２の遅延部に出力する
請求項２に記載の遅延回路。
【請求項７】
前記第２のフリップフロップは、前記第１のフリップフロップが出力する前記遅延制御信号を、予め定められた時間遅延された前記タイミング信号を信号に応じて取り込む
請求項６に記載の遅延回路。
【請求項８】
前記第１のフリップフロップは、前記第１の遅延部に入力される前記入力信号を前記タイミング信号として受け取り、
前記第２のフリップフロップは、前記第２の遅延部に入力される前記入力信号を前記タイミング信号として受け取る
請求項７に記載の遅延回路。
【請求項９】
前記第１のフリップフロップは、前記第１の遅延部が出力する前記入力信号を前記タイミング信号として受け取り、
前記第２のフリップフロップは、前記第２の遅延部が出力する前記入力信号を前記タイミング信号として受け取る
請求項６に記載の遅延回路。
【請求項１０】
入力信号にジッタを印加して出力するジッタ印加回路であって、
入力信号を遅延して出力する遅延回路と、
前記遅延回路における遅延量を制御する遅延制御信号を、前記入力信号に印加すべきジッタに応じて生成するジッタ生成部と
を備え、
前記遅延回路は、
前記入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、
前記第１の遅延部により遅延された前記入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、
前記第１の遅延部に遅延制御信号を供給し、前記遅延制御信号を遅延させて前記第２の遅延部に供給する遅延設定部と
を有するジッタ印加回路。
【請求項１１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに入力すべき試験信号を生成する信号発生部と、
前記試験信号にジッタを印加して、前記被試験デバイスに入力するジッタ印加回路と、
前記試験信号に応じて前記被試験デバイスが出力する信号に基づいて、前記被試験デバイスを評価する判定部と
を備え、
前記ジッタ印加回路は、
前記試験信号を遅延して出力する遅延回路と、
前記遅延回路における遅延量を制御する遅延制御信号を、前記試験信号に印加すべきジッタに応じて生成するジッタ生成部と
を有し、
前記遅延回路は、
前記試験信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、
前記第１の遅延部により遅延された前記試験信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、
前記第１の遅延部に遅延制御信号を供給し、前記遅延制御信号を遅延させて前記第２の遅延部に供給する遅延設定部と
を含む試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路、ジッタ印加回路、及び試験装置に関する。特に本発明は、入力信号に、高周波数且つ大振幅のジッタを印加できるジッタ印加回路に関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号  １１／５３５，２９６    出願日  ２００６年９月２６日
【背景技術】
【０００２】
入力信号にジッタを印加する回路として、特許文献１に開示されたような、可変遅延素子を用いた回路が考えられる。例えば、入力信号を遅延させる可変遅延素子と、可変遅延素子における遅延量を制御する制御部とを備え、可変遅延素子における遅延量を、印加すべきジッタに応じて変化させることにより、入力信号にジッタを印加することができる。【０００３】
また、印加できるジッタ振幅は、可変遅延素子における遅延量の可変幅により定まる。このため、大振幅のジッタを印加する場合、可変遅延素子をカスケード接続し、遅延制御信号をそれぞれの可変遅延素子に分岐して入力することにより、回路全体として大きい遅延可変幅を実現できる。【０００４】
例えば、入力信号に大振幅のサイン波ジッタを印加する場合、それぞれの可変遅延素子の遅延量を、所定の基準遅延量から、サイン波に応じて変動させる。それぞれの可変遅延素子に分岐して入力される遅延制御信号の周期は、印加すべきサイン波ジッタの周期に対応する。【０００５】
入力信号の所定のエッジに対して、それぞれの可変遅延素子が、印加すべきジッタに応じた略同一の遅延を生じさせれば、それぞれの可変遅延素子における遅延量が加算され、入力信号に大振幅のサイン波ジッタを印加することができる。
ここで、一つの可変遅延素子が生成する遅延量が、遅延制御信号の周期に対して十分小さい場合は、入力信号の所定のエッジが可変遅延素子に入力されてから、次段の可変遅延素子に入力されるまでの、遅延制御信号の変動量は十分小さい。この場合、それぞれの可変遅延素子に与えられる遅延制御信号のレベルは、印加すべきジッタの振幅に応じた略同一のレベルとみなすことができる。このため、入力信号に大振幅のジッタを印加することができる。【０００６】
【特許文献１】特開２００６−４１６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、一つの可変遅延素子が生成する遅延量が、遅延制御信号の周期に対して十分小さくない場合には、入力信号が一段の可変遅延素子を伝播する間に、遅延制御信号のレベルが変動してしまう。このため、入力信号に対して、所望の振幅のジッタを印加することが困難である。特に、高周波のジッタを印加すると、基準遅延量に対して正の方向に印加される遅延と、基準遅延量に対して負の方向に印加される遅延とが互いにキャンセルされてしまう場合があり、高周波且つ大振幅のジッタを印加することが困難である。
また、係るジッタ印加回路を用いて、半導体回路等の被試験デバイスのジッタ試験を行った場合、精度よく試験することができない。
【課題を解決するための手段】
【０００８】
そこで本発明のひとつの側面においては、上記の課題を解決することのできる遅延回路、ジッタ印加回路、及び試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。【０００９】
即ち、本発明の第１の形態においては、与えられる入力信号を遅延して出力する遅延回路であって、入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、第１の遅延部により遅延された入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、第１の遅延部に遅延制御信号を供給し、遅延制御信号を遅延させて第２の遅延部に供給する遅延設定部とを備える遅延回路を提供する。【００１０】
本発明の第２の形態においては、入力信号にジッタを印加して出力するジッタ印加回路であって、入力信号を遅延して出力する遅延回路と、遅延回路における遅延量を制御する遅延制御信号を、入力信号に印加すべきジッタに応じて生成するジッタ生成部とを備え、遅延回路は、入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、第１の遅延部により遅延された入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、第１の遅延部に遅延制御信号を供給し、遅延制御信号を遅延させて第２の遅延部に供給する遅延設定部とを有するジッタ印加回路を提供する。【００１１】
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号を生成する信号発生部と、試験信号にジッタを印加して、被試験デバイスに入力するジッタ印加回路と、試験信号に応じて被試験デバイスが出力する信号に基づいて、被試験デバイスを評価する判定部とを備え、ジッタ印加回路は、試験信号を遅延して出力する遅延回路と、遅延回路における遅延量を制御する遅延制御信号を、試験信号に印加すべきジッタに応じて生成するジッタ生成部とを有し、遅延回路は、試験信号を、試験信号を、供給される遅延制御信号に応じた遅延量で遅延させる第１の遅延部と、第１の遅延部により遅延された試験信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第２の遅延部と、第１の遅延部に遅延制御信号を供給し、遅延制御信号を遅延させて第２の遅延部に供給する遅延設定部とを含む試験装置を提供する。【００１２】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一つの実施形態に係る、遅延回路１００の構成の一例を示す図である。
【図２】遅延回路１００の構成の他の例を示す図である。
【図３】遅延回路１００の構成の他の例を示す図である。
【図４】遅延回路１００により入力信号に印加されるジッタの周波数と、ジッタのピークツゥピーク値との関係の一例を示す図である。
【図５】遅延回路１００の構成の他の例を示す図である。
【図６】遅延回路１００の構成の他の例を示す図である。
【図７】遅延回路１００の構成の他の例を示す図である。
【図８】遅延回路１００の構成の他の例を示す図である。
【図９】遅延回路１００の構成の他の例を示す図である。
【図１０】本発明の一つの実施形態に係る、ジッタ印加回路２００の構成の一例を示す図である。
【図１１】本発明の一つの実施形態に係る試験装置３００の構成の一例を示す図である。
【符号の説明】
【００１４】
１００・・・遅延回路、１０・・・遅延部、２０・・・遅延設定部、２２・・・可変遅延素子、２４・・・分岐部、２６・・・固定遅延素子、２８・・・ＤＡＣ、３０・・・フリップフロップ、３２・・・レジスタ、３４・・・ローパスフィルタ、２００・・・ジッタ印加回路、１１０・・・ジッタ生成部、３００・・・試験装置、３１０・・・信号発生部、３２０・・・判定部、４００・・・被試験デバイス
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明の側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１６】
図１は、本発明の一つの実施形態に係る、遅延回路１００の構成の一例を示す図である。遅延回路１００は、与えられる入力信号を遅延して出力する回路であって、複数の遅延部１０（第１の遅延部１０−１、第２の遅延部１０−２、・・・、第ｎの遅延部１０−ｎ、但し、ｎは２以上の整数）、及び遅延設定部２０を備える。遅延回路１００における遅延量を動的に制御することにより、入力信号にジッタを印加することができる。【００１７】
それぞれの遅延部１０は、カスケード接続され、前段の遅延部１０が遅延させた入力信号を更に遅延させて出力する。それぞれの遅延部１０は、同一の遅延素子であってよい。また、与えられる遅延制御信号と、生じさせる遅延量との関係は、それぞれの遅延部１０において略同一であることが好ましい。【００１８】
遅延設定部２０は、与えられる遅延制御信号に基づいて、それぞれの遅延部１０における遅延量を制御する。本例では、当該遅延制御信号を、それぞれの遅延部１０に入力することにより、遅延量を制御する。例えば、遅延部１０がインバータ等である場合、当該遅延制御信号に応じた電源電圧を遅延部１０に与えることにより、遅延量を制御してよい。この場合、遅延制御信号はアナログの信号であってよい。また、遅延部１０が、信号を伝送する経路を選択することにより遅延量を制御する回路である場合、当該遅延制御信号に基づいて当該経路を選択させることにより、遅延量を制御してよい。この場合、遅延制御信号はデジタルの信号であってよい。【００１９】
遅延設定部２０は、それぞれの遅延部１０における遅延量を、当該遅延部１０の前段の遅延部１０に遅延時間を設定するタイミングに対して予め定めた時間遅らせたタイミングで設定する。例えば、第１の遅延部１０−１に遅延時間を設定するタイミングに対して予め定めた時間遅らせたタイミングで、第２の遅延部１０−２に遅延時間を設定する。本例の遅延設定部２０は、遅延回路１００が生成すべき遅延時間に応じた遅延制御信号を第１の遅延部１０−１に供給し、且つ遅延制御信号を予め定めた時間遅延させて、第２の遅延部１０−２に供給する。【００２０】
このような処理により、それぞれの遅延部１０において、入力信号と遅延制御信号との位相差を小さくすることができる。つまり、入力信号の所定のエッジに対してそれぞれの遅延部１０が生じさせるべき遅延量と、実際に遅延部１０が生じさせる遅延量との差を小さくすることができる。このため、入力信号に印加するジッタの振幅を精度よく制御することができる。また、それぞれの遅延部１０における遅延量が互いにキャンセルされることを防ぎ、高周波数且つ大振幅のジッタを、入力信号に入力することができる。【００２１】
但し、前段の遅延部１０に遅延制御信号を入力するタイミングに対する、後段の遅延部１０に遅延制御信号を入力するタイミングの遅延量が非常に大きい場合には、当該タイミングの遅延により、入力信号と遅延制御信号との位相差が大きくなってしまう。当該タイミングの遅延量は、例えば遅延部１０の最大遅延量より小さくてよい。【００２２】
また、本例における遅延設定部２０は、それぞれの遅延部１０に対して、前段の遅延部１０における遅延時間に応じて遅延制御信号を遅延させて供給する複数の可変遅延素子（２２−２、２２−３、・・・、２２−ｎ、以下２２と総称する）を有する。複数の可変遅延素子２２は、複数の遅延部１０と一対一に対応して設けられ、対応する遅延部１０に遅延制御信号を供給する。但し、第１の遅延部１０−１に対しては、可変遅延素子２２を設けなくともよい。【００２３】
それぞれの可変遅延素子２２は、対応する遅延部１０の前段の遅延部１０に入力される遅延制御信号を分岐して受け取る。例えば、第２の遅延部１０−２に入力される可変遅延素子２２は、第１の遅延部１０−１に入力される遅延制御信号を分岐して受け取る。【００２４】
また、それぞれの可変遅延素子２２は、受け取った遅延制御信号を、当該遅延制御信号に応じた遅延量で遅延させて、対応する遅延部１０に入力する。本例における遅延設定部２０は、それぞれの遅延部１０に供給される遅延制御信号を分岐し、分岐した遅延制御信号に基づいて、次段の可変遅延素子２２における遅延時間を制御する分岐部（２４−１、２４−２、・・・、２４−（ｎ−１）、以下２４と総称する）を有する。分岐部２４は、複数の遅延部１０と一対一に対応して設けられる。但し、最終段の遅延部１０−ｎに対しては、分岐部２４を設けなくともよい。【００２５】
本例におけるそれぞれの可変遅延素子２２は、受け取った遅延制御信号を、対応する遅延部１０の前段の遅延部１０における遅延量と略同一の遅延量で遅延させて、対応する遅延部１０に入力する。このような構成により、入力信号の所定のエッジに対して、それぞれの遅延部１０が生じさせる遅延量を略同一にすることができる。このため、入力信号に対して印加するジッタの振幅を精度よく制御することができる。更に、それぞれの遅延部１０が生成する遅延量が互いにキャンセルされることを防ぎ、高周波数且つ大振幅のジッタを、入力信号に印加することができる。【００２６】
また、遅延部１０は、複数の遅延素子を有する回路チップであってもよい。例えば、それぞれの遅延部１０が、複数のインバータ等を有する遅延回路チップであってよい。当該遅延回路チップに含まれる複数の遅延素子には、同一の遅延制御信号が分岐して与えられてよい。また、それぞれの遅延回路チップが、遅延回路１００と同様の構成を有してもよい。【００２７】
また、可変遅延素子２２の遅延時間を遅延制御信号に応じて動的に変化させなくてもよい。例えば可変遅延素子２２の遅延時間を遅延部１０の基準遅延時間と略同一となるよう、予め設定してもよい。この場合、可変遅延素子２２に予め設定される遅延時間は、図示されない遅延設定制御部により、予め設定されてよい。基準遅延時間は、１段の遅延部１０の可変範囲における平均値、または中央値のいずれかであってよい。【００２８】
図２は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、図１において説明した遅延回路１００の構成において、可変遅延素子２２として、遅延部１０と略同一の遅延特性を有する遅延素子を用いた回路である。他の構成は、図１において説明した遅延回路１００と同一である。尚、遅延部１０と略同一の遅延特性とは、遅延部１０と同一の遅延制御信号が与えられた場合に、遅延部１０と略同一の遅延を生じさせることをいう。【００２９】
このような構成により、それぞれの遅延部１０に入力される入力信号と遅延制御信号との位相を、容易に略同一に制御することができる。【００３０】
図３は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、図１において説明した遅延回路１００の構成において、可変遅延素子２２に代えて、固定遅延素子２６を用いた回路である。固定遅延素子２６は、予め定められた固定の遅延時間で、遅延制御信号を遅延させる。また、本例における遅延回路１００は、固定遅延素子２６の遅延量を制御するための分岐部２４を有さない。固定遅延素子２６の遅延時間は、例えば遅延部１０の基準遅延時間と略同一であってよい。【００３１】
このような構成により、それぞれの遅延部１０に入力される入力信号と遅延制御信号との位相差を低減することができる。【００３２】
図４は、遅延回路１００により入力信号に印加されるジッタの周波数と、ジッタのピークツゥピーク値との関係の一例を示す図である。本例における遅延回路１００は、図３において説明した遅延回路１００において、遅延部１０の段数を１０段とし、それぞれの遅延部１０の基準遅延時間を１０００ｐｓｅｃとした。当該遅延回路１００を用いて、１０００ｐｓｅｃ（ｐ−ｐ）の振幅を有するジッタを印加する。つまり、遅延部１０の一段あたり、１００ｐｓｅｃ（ｐ−ｐ）の振幅を有するジッタを印加する。【００３３】
また、図４では、固定遅延素子２６を有さない遅延回路１００を用いてジッタを印加した場合と、固定遅延素子２６を有する遅延回路１００を用いてジッタを印加した場合とを比較する。【００３４】
固定遅延素子２６を有さない遅延回路１００を用いた場合、印加すべきジッタの周波数が１０ＭＨｚを越えたあたりから、印加されるジッタの振幅が１０００ｐｓｅｃより小さくなり、ジッタの周波数が１００ＭＨｚの場合には、ジッタの振幅が０となる。これは、各遅延部１０において生じる、基準遅延時間に対して正の方向の遅延量と、負の方向の遅延量とが互いにキャンセルされるためである。【００３５】
これに対し、固定遅延素子２６を有する遅延回路１００を用いた場合、より高周波数領域で、大きな振幅のジッタを印加することができる。【００３６】
図５は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、複数の遅延部１０（第１の遅延部１０−１、第２の遅延部１０−２、・・・、第ｎの遅延部１０−ｎ、但し、ｎは２以上の整数）、及び遅延設定部２０を備える。複数の遅延部１０は、図１に関連して説明した遅延部１０と同一である。【００３７】
遅延設定部２０は、複数の遅延部１０に一対一に対応して設けられた、複数のフリップフロップ３０（第１のフリップフロップ３０−１、第２のフリップフロップ３０−２、・・・、第ｎのフリップフロップ３０−ｎ）、及び複数のＤＡＣ（第１のＤＡＣ２８−１、第２のＤＡＣ２８−２、・・・、第ｎのＤＡＣ２８−ｎ）を有する。【００３８】
それぞれのフリップフロップ３０は、デジタルの遅延制御信号に基づいて、対応する遅延部１０の遅延時間を設定する。また、それぞれのフリップフロップ３０は、前段のフリップフロップ３０が遅延時間を設定してから、予め定められた時間遅れて、対応する遅延部１０に遅延時間を設定する。【００３９】
本例におけるフリップフロップ３０は、縦続接続されて設けられる。初段の第１のフリップフロップ３０−１には、デジタルの遅延制御信号（Ｄ１、Ｄ２、・・・）が順次与えられる。それぞれのフリップフロップ３０は、与えられるタイミング信号に応じて、前段のフリップフロップ３０が出力する遅延制御信号を取り込み、出力する。【００４０】
また、それぞれのフリップフロップ３０は、前段のフリップフロップ３０に与えられるタイミング信号を所定の時間遅延したタイミング信号が与えられる。本例では、それぞれのフリップフロップ３０には、対応する遅延部１０に入力される入力信号が、当該タイミング信号として与えられる。それぞれの遅延部１０に入力される入力信号は順次遅延されるので、それぞれのフリップフロップ３０には、当該フリップフロップ３０の前段のフリップフロップ３０に与えられたタイミング信号が遅延されて与えられる。【００４１】
それぞれのＤＡＣ２８は、対応するフリップフロップ３０が出力する遅延制御信号を、アナログ信号に変換して、対応する遅延部１０に供給する。例えば、遅延部１０の遅延量が電源電圧に応じて変化する場合、ＤＡＣ２８は、遅延制御信号を、アナログ電圧に変換し、対応する遅延部１０の電源電圧として供給する。また、遅延部１０の遅延量が、デジタルの遅延制御信号に応じて制御される場合、遅延設定部２０はＤＡＣ２８を有さなくともよい。このような構成により、それぞれの遅延部１０に入力される入力信号と遅延制御信号との位相差を低減することができる。【００４２】
図６は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、図５において説明した遅延回路１００と同様の構成を有する。つまり、図５において説明した遅延回路１００では、それぞれのフリップフロップ３０のタイミング信号として、対応する遅延部１０に入力される入力信号が与えられる。これに対し、本例における遅延回路１００では、それぞれのフリップフロップ３０のタイミング信号として、対応する遅延部１０が出力する入力信号が与えられる。【００４３】
このような構成により、それぞれのフリップフロップ３０は、対応する遅延部１０が入力信号のパルスを遅延して出力した後に、次のパルスに対して生成すべき遅延量を設定することができる。このため、それぞれの遅延部１０における遅延量をより高精度に制御することができる。【００４４】
図７は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、図５において説明した遅延回路１００と同様の構成を有する。つまり、図５において説明した遅延回路１００では、それぞれのフリップフロップ３０のタイミング信号として、対応する遅延部１０に入力される入力信号が与えられる。これに対し、本例における遅延回路１００では、それぞれのフリップフロップ３０のタイミング信号として、対応しない遅延部１０に入力される入力信号が与えられる。【００４５】
このとき、隣接するフリップフロップ３０には、隣接する遅延部１０に入力される入力信号が、それぞれタイミング信号として与えられることが好ましい。また、より前段のフリップフロップ３０には、より前段の遅延部１０に入力される入力信号が与えられることが好ましい。例えば、ｋ番目のフリップフロップ３０−ｋに、ｍ番目の遅延部１０−ｍの入力信号がタイミング信号として与えられる場合、ｋ−１番目のフリップフロップ３０−（ｋ−１）には、ｍ−１番目の遅延部１０−（ｍ−１）の入力信号がタイミング信号として与えられる。【００４６】
但し、ｋ番目のフリップフロップ３０−ｋが、第１の遅延部１０−１の入力信号をタイミング信号として受け取る場合、ｋ−１番目のフリップフロップ３０−（ｋ−１）は、最終段の遅延部１０−ｎの入力信号をタイミング信号として受け取る。このような構成によっても、それぞれの遅延部１０に入力される入力信号と遅延制御信号との位相差を低減することができる。【００４７】
図８は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、図５において説明した遅延回路１００の構成に対し、複数のフリップフロップ３０に一対一に対応して、複数のレジスタ３２を有する。また、本例の構成においては、それぞれのフリップフロップ３０は互いに接続されない。それぞれのレジスタ３２は、同一の遅延制御信号のデジタルデータを格納し、対応するフリップフロップ３０に順次供給する。【００４８】
他の構成は、図５において説明した遅延回路１００と同一である。このような構成によっても、それぞれの遅延部１０に入力される入力信号と遅延制御信号との位相差を低減することができる。【００４９】
図９は、遅延回路１００の構成の他の例を示す図である。本例における遅延回路１００は、複数の遅延部１０及び遅延設定部２０を備える。複数の遅延部１０は、図１に関連して説明した複数の遅延部１０と同一であってよい。【００５０】
遅延設定部２０は、複数の可変遅延素子２２及び複数のローパスフィルタ３４を有する。複数の可変遅延素子２２及び複数のローパスフィルタ３４は、複数の遅延部１０と一対一に対応して設けられる。但し、最終段の遅延部１０に対しては、可変遅延素子２２が設けられない。複数の可変遅延素子２２は、遅延制御信号を受け取り、順次遅延させて出力する。ここで、遅延回路１００に与えられる遅延制御信号は、略一定周期の矩形波である。【００５１】
複数のローパスフィルタ３４は、対応する遅延部１０に入力される遅延制御信号の所定の低周波数成分を通過させる。本例において、ローパスフィルタ３４は、対応する可変遅延素子２２に入力される遅延制御信号を受け取る。但し、最終段のローパスフィルタ３４は、前段の可変遅延素子２２が出力する遅延制御信号を受け取る。【００５２】
例えばローパスフィルタ３４は、遅延制御信号の周波数と略同一の周波数成分を通過させてよい。つまり、ローパスフィルタ３４は、遅延制御信号の周波数と略同一の周波数のサイン波形を出力する。ローパスフィルタ３４は、当該サイン波形に基づいて、対応する遅延部１０及び可変遅延素子２２における遅延量を制御する。【００５３】
これにより、それぞれの遅延部１０において、入力信号にサイン波ジッタが印加される。また、可変遅延素子２２が、対応する遅延部１０における遅延量に応じて遅延制御信号を遅延させるので、それぞれの遅延部１０に入力される入力信号及び遅延制御信号の位相を略同一にすることができる。また、図１から図９において説明した遅延回路１００は、一つの半導体チップに形成されてよい。【００５４】
図１０は、本発明の一つの実施形態に係る、ジッタ印加回路２００の構成の一例を示す図である。ジッタ印加回路２００は、入力信号にジッタを印加して出力する回路であって、遅延回路１００及びジッタ生成部１１０を備える。遅延回路１００は、図１から図９において説明したいずれかの遅延回路１００である。【００５５】
ジッタ生成部１１０は、遅延回路１００における遅延量を制御する遅延制御信号を生成する。当該遅延制御信号は、図１から図９において説明した遅延制御信号であり、印加すべきジッタに応じて生成される。例えば、図１において説明した遅延回路１００を用いて、入力信号にサイン波ジッタを印加する場合、ジッタ生成部１１０は、所望の周波数及び振幅を有するサイン波形の遅延制御信号を生成する。【００５６】
また、遅延回路１００が、図５から図８において説明した遅延回路１００である場合、ジッタ印加回路２００は、ジッタ生成部１１０を備えなくともよい。この場合、レジスタ３２がジッタ生成部１１０として機能する。また、ジッタ生成部１１０は、レジスタ３２に遅延制御信号のデジタルデータを書き込む機能を有してもよい。例えば、入力信号にサイン波ジッタを印加する場合、ジッタ生成部１１０は、所望の周波数及び振幅を有するサイン波形を、所望のサンプリングレートで離散化したデジタルデータを生成してよい。このような構成により、入力信号に高周波数且つ大振幅のジッタを印加することができる。【００５７】
図１１は、本発明の一つの実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の被試験デバイス４００を試験する装置であって、信号発生部３１０、ジッタ印加回路２００、及び判定部３２０を備える。【００５８】
信号発生部３１０は、被試験デバイス４００に入力すべき試験信号を生成する。信号発生部３１０は、ジッタの無い試験信号を生成することが好ましい。ジッタ印加回路２００は、信号発生部３１０から受け取った試験信号にジッタを印加する。【００５９】
判定部３２０は、試験信号に応じて被試験デバイス４００が出力する信号に基づいて、被試験デバイス４００を評価する。例えば判定部３２０は、所定の振幅のジッタが印加された試験信号に応じて被試験デバイス４００が出力する信号と、所定の期待値信号とを比較し、比較結果に基づいて被試験デバイス４００の良否を判定してよい。【００６０】
また、判定部３２０は、試験信号に印加するジッタの振幅を変化させ、ジッタ振幅毎に、被試験デバイス４００の出力信号と、所定の期待値信号とを比較してよい。この場合、判定部３２０は、出力信号と期待値信号とが一致しなくなった場合のジッタ振幅に基づいて、被試験デバイス４００のジッタ耐力を評価してよい。このような構成により、高周波且つ大振幅のジッタを試験信号に印加して、被試験デバイス４００の試験を行うことができる。【００６１】
以上、本発明の側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００６２】
上記説明から明らかなように、本発明の実施形態によれば、入力信号に対して、高周波数且つ大振幅のジッタを印加することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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