【手続補正書】
【提出日】平成16年11月12日(2004.11.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】  明細書
【発明の名称】  ゲート電荷を低減したトレンチ金属酸化膜半導体電界効果トランジスタ
【特許請求の範囲】
【請求項１】
第１の伝導性タイプを有する半導体基板と、
上記半導体基板に堆積された半導体エピタキシャル層の下部内に形成され、上記半導体基板の多数キャリア濃度より低い多数キャリア濃度を有する第１の伝導性タイプを有する半導体エピタキシャル領域と、
上記半導体エピタキシャル層の上部内に形成され、第２の伝導性タイプを有する領域と、
上記半導体エピタキシャル層の上側表面から、上記第２の伝導性タイプを有する領域を介して、上記第１の伝導性タイプを有する半導体エピタキシャル領域に達し、上記半導体エピタキシャル層の終端領域によって、それぞれが互いに少なくとも部分的に分離され、上記第２の伝導性タイプを有する領域において、複数の多角形状のボディ領域を画定する複数のトレンチセグメントと、
上記トレンチセグメントの内壁を少なくとも部分的に覆う第１の絶縁層と、
上記トレンチセグメントの上記第１の絶縁層の内側に埋め込まれた複数の第１の導電領域であって、上記終端領域上に形成され、該終端領域の少なくとも１つをブリッジする接続導電領域によって互いに接続された複数の第１の導電領域と、
上記多角形状のボディ領域の上部内に、上記トレンチセグメントに隣接し、上記第１の伝導性タイプを有する複数のソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項２】
上記複数のボディ領域は、４個のトレンチセグメントによって画定される四角形状のボディ領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項３】
上記複数のボディ領域は、６個のトレンチセグメントによって画定される六角形状のボディ領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項４】
当該トレンチ金属酸化膜半導体電界効果トランジスタ素子は、シリコン素子であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項５】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項６】
上記半導体基板の表面に配設されたドレイン電極と、上記ソース領域の少なくとも一部に配設されたソース電極とを備える請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項７】
上記第１の絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項８】
上記第１の導電領域及び接続導電領域は、ポリシリコン領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項９】
上記半導体基板は、ｎ＋基板であり、上記半導体エピタキシャル領域は、ｎ領域であり、上記ボディ領域は、ｐ領域であり、上記ソース領域は、ｎ＋領域であることを特徴とする請求項５記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１０】
第１の伝導性タイプを有する半導体基板を準備する工程と、
上記半導体基板上に、該半導体基板の多数キャリア濃度より低い多数キャリア濃度を有する第１の伝導性タイプの半導体エピタキシャル層を形成する工程と、
上記半導体エピタキシャル層の上部内に、上記半導体エピタキシャル層の下部内に上記第１の伝導性タイプを有するエピタキシャル領域を残したまま、第２の伝導性タイプを有する領域を形成する工程と、
（１）上記半導体エピタキシャル層の上側表面から、上記第２の伝導性タイプを有する領域を介して、上記第１の伝導性タイプを有する半導体エピタキシャル領域に達し、（２）上記半導体エピタキシャル層の終端領域によって、それぞれが互いに少なくとも部分的に分離され、（３）上記第２の伝導性タイプを有する領域において、複数の多角形状のボディ領域を画定する複数のトレンチセグメントを形成する工程と、
上記トレンチセグメントの内壁を少なくとも部分的に覆う第１の絶縁層を形成する工程と、
上記トレンチセグメントの絶縁層の内側に第１の導電領域を埋め込む工程と、
上記終端領域上に、該終端領域の少なくとも１つをブリッジし、上記第１の導電領域を隣接する第１の導電領域に接続する接続導電領域を形成する工程と、
上記多角形状のボディ領域の上部内に、上記トレンチセグメントに隣接し、上記第１の伝導性タイプを有する複数のソース領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１１】
上記複数のボディ領域は、４個のトレンチセグメントによって画定される四角形状のボディ領域であることを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１２】
上記複数のボディ領域は、６個のトレンチセグメントによって画定される六角形状のボディ領域であることを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１３】
上記トレンチ金属酸化膜半導体電界効果トランジスタ素子は、シリコン素子であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１４】
上記第２の伝導性タイプを有する領域を製造する工程は、エピタキシャル領域に不純物を注入し、拡散させる工程を有することを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１５】
上記トレンチセグメントを形成する工程は、上記半導体エピタキシャル層上にパターンを有するマスク層を形成し、該マスク層を介して該トレンチセグメントをエッチングする工程を有することを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１６】
上記第１の絶縁層は、酸化層であることを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１７】
上記酸化層は、ドライ酸化によって形成されることを特徴とする請求項１６記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１８】
上記第１の導電領域及び接続導電領域は、ポリシリコン領域であることを特徴とする請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１９】
上記複数の導電領域及び複数の接続導電領域は、同時に形成されることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２０】
上記複数の導電領域及び複数の接続導電領域は、多結晶シリコン層を堆積させ、該多結晶シリコン層上にパターンを有するマスク層を配設し、該パターンを有するマスク層を介して該多結晶シリコン層をエッチングすることにより形成されることを特徴とする請求項１９記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２１】
上記ソース領域を形成する工程は、上記多角形状のボディ領域の上部に不純物を注入し、拡散させる工程を有することを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２２】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１６記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超小型電子回路に関し、詳しくは、トレンチ金属酸化膜半導体電界効果トランジスタ素子に関する。
【０００２】
【従来の技術】
トレンチゲートを用いる金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）素子では、低いオン抵抗が実現される。このようなトレンチＭＯＳＦＥＴ素子においては、多くのプレーナ構成と異なり、チャネルは垂直に形成される。図１は、従来のトレンチゲートＭＯＳＦＥＴ素子２の部分的断面を示している。ＭＯＳＦＥＴ素子２は、トレンチ４を備え、トレンチ４には、導電材料６が埋め込まれており、絶縁材料１０の薄膜によってシリコン領域８から絶縁されている。エピタキシャル層１８には、ボディ領域１２が拡散されており、ボディ領域１２には、ソース領域１４が拡散されている。このように、２回の拡散工程が用いられているため、この種のトランジスタは、トレンチゲートを有する二重拡散金属酸化膜半導体電界効果トランジスタ（ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、又は省略して「トレンチＤＭＯＳ」とも呼ばれている。
【０００３】
上述のような構成において、トレンチ４内の導電材料６及び絶縁材料１０は、それぞれゲート１５及びゲート酸化層１６として機能する。更に、ソース１４からエピタキシャル層１８までの深さＬは、このトレンチＤＭＯＳ素子のチャネル長Ｌに対応する。エピタキシャル層１８は、このトレンチＤＭＯＳ素子のドレイン２０の一部を構成する。
【０００４】
ボディ領域１２とゲート１５との間に電圧を印加すると、ゲート酸化層１６近傍のボディ領域１２に電荷が容量的に誘導され（ｃａｐａｃｉｔｉｖｅｌｙ ｉｎｄｕｃｅｄ）、この結果、トレンチＤＭＯＳ素子のチャネル２１が形成される。ソース領域１４とドレイン領域２０との間に更に電圧が印加されると、ソース領域１４からチャネル２１を介してドレイン領域２０に電流が流れ、トレンチＤＭＯＳ素子は、いわゆるオン状態（ｐｏｗｅｒ−ｏｎ ｓｔａｔｅ）となる。
【０００５】
トレンチＤＭＯＳトランジスタの具体例は、米国特許第５，９０７，７７６号、第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号等に開示されており、これら文献の開示内容は、参照により本願に援用されるものとする。
【０００６】
一般的な離散トレンチＭＯＳＦＥＴ回路は、平行に配設された２以上の個別のトレンチＭＯＳＦＥＴトランジスタを備える。各トランジスタセルは、共通のドレインコンタクトを共有し、各トランジスタセルのソースは、金属により互いに短絡され、各トランジスタセルのゲートは、ポリシリコンにより互いに短絡されている。このように、離散トレンチＭＯＳＦＥＴトランジスタ回路は、より小さな複数のトランジスタのマトリクスとして形成され、単一のより大きなトランジスタのように動作する。
【０００７】
トレンチＭＯＳＦＥＴ回路の単位セルは様々な形状に形成することができる。図２Ａ及び図２Ｂは、従来の技術において広く用いられている２つのトレンチ構造を示している。なお、図１は、ＭＯＳＦＥＴ回路内の単一のトレンチ部分の側面（又は正面）の断面図を示しているが、図２Ａ及び図２Ｂは、２つのトレンチネットワークの部分的な上面図（又は平面図）を示している。具体的には、図２Ａは、複数のトレンチが連続する六角形状のユニットセルを集合的に構成するトレンチネットワーク４の一部を示している（更に視野を広げると、複数のセルにより蜂の巣状のパターンが形成されている）。図２Ｂは、複数のトレンチが連続する正方形状のユニットセルを構成するトレンチネットワーク４の一部を示している（更に視野を広げると、複数のセルにより格子状のパターンが形成されている）。図２Ｂに示す構成は、２組の平行するトレンチラインを直交させて形成されているとみなすことができる。図２Ａ及び図２Ｂに示す全てのトレンチ領域（すなわち、ハッチングが施されている部分）は、トレンチネットワーク４において、基本的に同じ深さを有するように形成されている。
【０００８】
【発明が解決しようとする課題】
現在、これまで以上にオン抵抗が低いトレンチＤＭＯＳ素子の実現が望まれている。オン抵抗を下げる最も単純な手法は、セル密度を高めることである。しかしながら、セル密度を高めると、トレンチＤＭＯＳ素子のゲート電荷が高くなってしまう。
【０００９】
このように、セル密度を高めてトレンチＤＭＯＳ素子のオン抵抗を下げようとすると、例えば、これらの素子に関するゲート電荷等、望ましくない電荷が生じてしまうという問題があった。
【００１０】
【課題を解決するための手段】
上述した課題及びその他の従来の手法における問題は、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法により解決される。
【００１１】
本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子は、（ａ）第１の伝導性タイプを有する半導体基板と、（ｂ）半導体基板に堆積された半導体エピタキシャル層の下部内に形成され、半導体基板の多数キャリア濃度より低い多数キャリア濃度を有する第１の伝導性タイプを有する半導体エピタキシャル領域と、（ｃ）半導体エピタキシャル層の上部内に形成され、第２の伝導性タイプを有する領域と、（ｄ）（１）半導体エピタキシャル層の上側表面から、第２の伝導性タイプを有する領域を介して、第１の伝導性タイプを有する半導体エピタキシャル領域に達し、（２）半導体エピタキシャル層の終端領域によって、それぞれが互いに少なくとも部分的に分離され、（３）第２の伝導性タイプを有する領域において、複数の多角形状のボディ領域を画定する複数のトレンチセグメントと、（ｅ）トレンチセグメントの内壁を少なくとも部分的に覆う第１の絶縁層と、（ｆ）トレンチセグメントの第１の絶縁層の内側に埋め込まれた複数の第１の導電領域であって、終端領域上に形成され、終端領域の少なくとも１つをブリッジする接続導電領域によって互いに接続された複数の第１の導電領域と、（ｇ）多角形状のボディ領域の上部内に、トレンチセグメントに隣接し、終端領域の外側に位置する、第１の伝導性タイプを有する複数のソース領域とを備える。
【００１２】
複数のボディ領域は、好ましくは、４個のトレンチセグメントによって画定される四角形状のボディ領域又は６個のトレンチセグメントによって画定される六角形状のボディ領域である。
【００１３】
幾つかの具体例においては、（１）トレンチ金属酸化膜半導体電界効果トランジスタ素子は、好ましくは、シリコン素子であり、（２）第１の伝導性タイプは、好ましくは、ｎ型伝導性であり、第２の伝導性タイプは、ｐ型伝導性であり、より好ましくは、半導体基板は、ｎ＋基板であり、半導体エピタキシャル領域は、ｎ領域であり、ボディ領域は、ｐ領域であり、ソース領域は、ｎ＋領域であり、（３）第１の絶縁層は、好ましくは、酸化層であり、（４）第１の導電領域及び接続導電領域は、好ましくは、ポリシリコン領域であり、及び／又は（５）トレンチ金属酸化膜半導体電界効果トランジスタ素子は、好ましくは、半導体基板の表面に配設されたドレイン電極と、ソース領域の少なくとも一部に配設されたソース電極とを備える。
【００１４】
また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法は、（ａ）第１の伝導性タイプを有する半導体基板を準備する工程と、（ｂ）半導体基板上に、半導体基板の多数キャリア濃度より低い多数キャリア濃度を有する第１の伝導性タイプを有する半導体エピタキシャル層を形成する工程と、（ｃ）半導体エピタキシャル層の上部内に、上記半導体エピタキシャル層の下部内に第１の伝導性タイプを有するエピタキシャル領域を残したまま、第２の伝導性タイプを有する領域を形成する工程（例えば、半導体エピタキシャル層にドーピングエージェントを注入及び拡散させる方法によって）と、（ｄ）（１）半導体エピタキシャル層の上側表面から、第２の伝導性タイプを有する領域を介して、第１の伝導性タイプを有する半導体エピタキシャル領域に達し、（２）半導体エピタキシャル層の終端領域によって、それぞれが互いに少なくとも部分的に分離され、（３）第２の伝導性タイプを有する領域において、複数の多角形状のボディ領域を画定する複数のトレンチセグメントを形成する工程と、（ｅ）トレンチセグメントの内壁を少なくとも部分的に覆う第１の絶縁層を形成する工程と、（ｆ）トレンチセグメントの絶縁層の内側に第１の導電領域を埋め込む工程と、（ｇ）終端領域上に、終端領域の少なくとも１つをブリッジし、第１の導電領域を隣接する第１の導電領域に接続する接続導電領域を形成する工程と、（ｈ）多角形状のボディ領域の上部内に、トレンチセグメントに隣接し、第１の伝導性タイプを有する複数のソース領域を形成する工程とを有する。
【００１５】
第１の絶縁層は、好ましくは、酸化層であり、例えばドライ酸化によって形成される。
【００１６】
ソース領域を形成する工程は、好ましくは、多角形状のボディ領域の上部に不純物を注入し、拡散させる工程を有する。
【００１７】
第１の導電領域及び接続導電領域は、好ましくは、ポリシリコン領域であり、複数の導電領域及び複数の接続導電領域を同時に形成してもよい。更に、複数の導電領域及び複数の接続導電領域は、多結晶シリコン層を堆積させ、多結晶シリコン層上にパターンを有するマスク層を配設し、パターンを有するマスク層を介して多結晶シリコン層をエッチングすることにより形成してもよい。
【００１８】
本発明により、セル密度を高め、したがってオン抵抗を低くするとともに、ゲート電荷の増加を最小化したトレンチ金属酸化膜半導体電界効果トランジスタ素子を実現できる。
【００１９】
また、本発明により、このようなトレンチ金属酸化膜半導体電界効果トランジスタ素子を比較的簡単に製造することができる。
【００２０】
これらの及び他の具体例及び利点は、発明の詳細な説明及び請求の範囲から、当業者にとって明らかである。
【００２１】
【発明の実施の形態】
以下、本発明の好適な具体例を示す図面を参照して、本発明を詳細に説明する。なお、本発明は、以下に示す具体例とは異なる形式で実現することもでき、したがって以下に説明する具体例によって制限されるものではない。
【００２２】
図３は、図２Ｂに示すようなトレンチパターンを示している。図３においては、２組の平行なトレンチの各トレンチは、他方の組のトレンチと交差し、正方形ユニットセル７０を形成している。図３において、トレンチ内でハッチングを施してある部分（符号５４ｂにより示す）は、パワーオン状態において、実質的にソース−ドレイン電流が流れる部分（ここでは、「活性トレンチ領域（ａｃｔｉｖｅ ｔｒｅｎｃｈ ｓｅｃｔｉｏｎｓ）」と呼ぶ。）であり、トレンチ内でハッチングを施していない部分（符号５４ｃにより示す）は、パワーオン状態において、実質的にソース−ドレイン電流が流れない部分（ここでは、「不活性トレンチ領域（ｉｎａｃｔｉｖｅ ｔｒｅｎｃｈ ｓｅｃｔｉｏｎｓ）」と呼ぶ。）である。この不活性トレンチ領域５４ｃは、直交するトレンチが互いに交差する部分に対応する。
【００２３】
図４Ａは、図３に示すようなトレンチ構造を有するトレンチＭＯＳＦＥＴ素子の断面を示し、この図４Ａにより、電流の流れがより明らかとなる。図Ａ４は、図３に示すＡ−Ａ’における断面を示している。図４Ａは、ｎエピタキシャル層５２を備えるｎ＋基板５０と、通常酸化層である絶縁材料（図示せず）で内壁が覆われ、ポリシリコン５８等の導電性材料が埋め込まれたゲートトレンチ（活性領域５４ｂと不活性領域５４ｃとを有する。）とを示している。図４Ａでは、ドレインからトレンチの活性領域５４ｂの表面への電流を矢印で示している。不活性領域ではこのような電流が流れないため、この領域には矢印は示されていない。
【００２４】
図４Ｂは、図３に示すＢ−Ｂ’線における断面を示している。図４Ｂには、ｐボディ領域５６（素子のソースは図示されていない）と、ｎ＋基板５０と、ｎエピタキシャル層５２と、トレンチ内のポリシリコン領域５８とが示されている（絶縁材料は示されていない）。図４Ｂにおいて、図４Ａと同様、ドレインからトレンチの活性領域５４ｂの表面への電流を矢印で示している。Ｂ−Ｂ’断面は、トレンチが交差する部分を含んでいないため、Ｂ−Ｂ’断面を示す図４Ｂには、トレンチの不活性領域５４ｃは含まれていない。
【００２５】
当業者に理解されるように、図３に示すセルのセル密度が高くなると（すなわち、図３に示すトレンチセグメントの寸法が小さくなると）、この閉じたセルに関する不活性領域の割合が大きくなる。例えば、図５に示すように、１平方インチあたりのセル密度を４，９００，０００個から２９０，０００，０００個に高めると、トレンチ内の不活性領域の相対的な割合は、トレンチの全領域の１０％から４５％に高まる。不活性領域は、電流は通さないが、ゲート電荷、特にゲートとドレインの間の電荷（Ｑｇｄ）には影響を与える。したがって、セル密度を高めると、不活性領域がゲート電荷に影響を与える割合も高くなってしまう。
【００２６】
このような問題を解決するために、本発明は、連続するトレンチネットワークではなく、不連続のトレンチセグメント（ｄｉｓｃｒｅｔｅ ｔｒｅｎｃｈ ｓｅｇｍｅｎｔｓ）からなる新たなトレンチ構造を提案する。
【００２７】
図６は、本発明に基づくＭＯＳＦＥＴ回路のトレンチ構成の具体例の部分的上面図（平面図）である。図６には、１２個のトレンチセグメント６４を示している。図３に示す具体例では、トレンチラインが互いに交差して連続するトレンチネットワークが形成されているが、この図６に示す具体例では、トレンチセグメント６４は、実質的に交差しておらず、すなわち、一連の不連続なトレンチが形成されている。
【００２８】
この具体例の特徴を図７Ａ及び図７Ｂを用いて更に詳細に説明する。図７Ａは、図６のようなトレンチ構造を有する素子の断面図である。図７Ａは、図６に示すＡ−Ａ’における断面を示している。図７Ａは、ｎエピタキシャル層６２が設けられたｎ＋基板６０と、ｐボディ領域６６と、酸化層（図示せず）で内壁が覆われ、ポリシリコン６８等の導電性材料が埋め込まれたゲートトレンチセグメントとを示している。ポリシリコン６８は、トレンチセグメントに埋め込まれているだけではなく、ｐボディ領域６６の一部も覆っている。図７Ａでは、ドレインからゲートトレンチセグメントの表面への電流を矢印で示している。この図７Ａに示すように、全てのトレンチセグメントは活性トレンチセグメント６４ｂである。この構成でも、電流が流れない不活性領域は存在するが、これらの不活性領域は、トレンチセグメントではなく、ｐボディ領域６６内に対応する。対照的に、図４Ａに示す具体例では、不活性領域５４ｃは、トレンチに対応していた。すなわち、図７Ａに示す具体例では、図４Ａに示す具体例におけるトレンチの不活性領域５４ｃに起因するゲート電荷が存在しなくなる。
【００２９】
図７Ｂは、図６に示すＢ−Ｂ’線における断面を示している。図７Ａと同様、図７Ｂには、ｎ＋基板６０と、ｎエピタキシャル層６２と、トレンチセグメント６４と、ｐボディ領域６６と、ポリシリコン領域６８とが示されている。図７Ｂにおける矢印は、ドレインからトレンチの活性領域６４ｂであるトレンチセグメントの表面への電流を示している。図７Ｂは、図４Ｂと実質的に同じである。
【００３０】
上述の本発明の具体例は、四辺をトレンチセグメントに囲まれた（正方形セル構造の）ＭＯＳＦＥＴ構造に関するものである。ここで使用する「トレンチセグメント」という用語は、多角形のセルの辺を構成する短いトレンチを指す。トレンチセグメントは、セルの辺の長さを超えておらず、トレンチセグメントは、多角形セルの角の近傍において、半導体領域により、少なくとも部分的に遮られている。図８Ａ〜図８Ｄは、トレンチセルの様々な設計の部分的平面図であり、この設計においてトレンチセグメント６４ｓ（図８Ａ〜図８Ｃ）及びトレンチライン６４ｔ（図８Ｄ）は、ＭＯＳＦＥＴ素子の正方形セル７０を形成している。図８Ａに示す具体例では、トレンチセグメント６４ｓは、半導体領域６６＋によって完全に遮られている（半導体領域６６＋は、図７Ａに示すように、通常、ｐボディ領域６６及びｎエピタキシャル領域６２の一部に対応している）。図８Ｂに示す具体例では、隣接するトレンチセグメント６４ｓが互いに接しているが、これらのトレンチセグメント６４ｓは、半導体領域６６＋によって実質的に完全に遮られている。図８Ｃに示す具体例では、トレンチセグメント６４ｓは、半導体領域６６＋によって部分的に遮られている。
【００３１】
一方、図８Ｄは、従来の構成を示す。半導体セル７０は、トレンチライン６４ｔによって四辺を取り囲まれており、トレンチライン６４ｔは、各セル７０の辺より長く延び、他のセルの辺をも構成している。正方形セル７０のコーナにおいては、各トレンチライン６４ｔは、半導体領域によっては終端されていない。
【００３２】
本発明に基づくトレンチＭＯＳＦＥＴの製造方法について、図７Ａと同様の断面を示す図９Ａ〜図９Ｅと、図７Ｂと同様の断面を示す図１０Ａ〜図１０Ｅとを用いて説明する。上述のように、図７Ｂ（図１０Ｅに等しい）は、実質的に従来の構成と同様である。この構造は、更に、当業者に周知の他の終端構造（ｔｅｒｍｉｎａｔｉｏｎ ｆｅａｔｕｒｅ）を含んでいてもよい。
【００３３】
これらの図に示すこの具体例では、まず、ｎ型不純物が高濃度にドープされた基板２００上に、ｎ型不純物がドープされたエピタキシャル層２０２を成長させる。エピタキシャル層２０２は、例えば６．０μｍの厚みと３．４×１０１６ｃｍ−３のｎ型不純物濃度を有し、基板２００は、例えば２５０μｍの厚みと５×１０１９ｃｍ−３のｎ型不純物濃度を有する。次に、注入及び拡散プロセスにより、エピタキシャル層２０２内にｐ型領域２０４を形成する。エピタキシャル層２０２は、例えば、４０ＫｅＶで、ドーズ量を６×１０１３／ｃｍ−２として、ホウ素を注入し、次に１１５０℃の高温でホウ素を深さ１．８μｍに拡散させることにより形成できる。図９Ａ及び図１０Ａは、これまでのプロセスの結果得られる構造を示している。
【００３４】
次に、例えば化学蒸着法により、マスク酸化層を堆積させ、トレンチマスク（図示せず）を用いてパターンを形成する。トレンチセグメント２０１は、例えば反応イオンエッチングによって、パターンが形成された酸化層２０３の開口部を介してエッチングされる。トレンチの深さは、約２．０μｍとする。このトレンチ形成工程によって、不連続なｐ領域２０４、２０４’が形成される。これらのｐ領域のうちの幾つかは、デバイスセル内のボディ領域となる。他のｐ領域２０４’は、トレンチセグメントの端部を遮るための終端領域であり、デバイスセルの一部を構成しない（後述するように、ｐ領域２０４’には、ソース領域を設けない）。図９Ｂ及び図１０Ｂは、これまでのプロセスの結果得られる構造を示している。
【００３５】
続いて、パターンが形成されたマスク酸化層２０３を取り除き、例えば９５０〜１０５０℃のドライ酸化によって、酸化層２１０を成長させる。この酸化層２１０は、最終的な素子のゲート酸化層として機能する。酸化層２１０の厚さは、通常、５００〜７００Åとする。更に、例えば化学蒸着法を用いて、ポリシリコン層によりこの構造体の表面を覆い、それからトレンチを埋め込む。ポリシリコンには、通常、２０Ω／ｓｑ程度に抵抗値を下げるためにｎ型不純物がドープされている。ｎ型不純物のドーピングは、化学蒸着の間に塩化燐をドープし、若しくはヒ素又は燐を注入することにより行うことができる。
【００３６】
次に、例えば反応イオンエッチングにより、ポリシリコン層をエッチングする。ここでは、エッチングが若干不均一に行われるため、トレンチセグメント内のポリシリコン層は、若干深くエッチングされている。したがって、ポリシリコンゲート領域２１１ｇの表面は、  隣接するｐ領域２０４の表面より、約０．１〜０．２μｍ低くなる（図１０Ｃ参照）。エッチングにおいては、マスクを用いることによって、ポリシリコン領域２１１ｂがｐ領域２０４’上に確実に形成され、これにより、ポリシリコン領域２１１ｇは、電気的に相互に接続される。通常、マスクを用いて、ゲートランナ領域（ｇａｔｅ ｒｕｎｎｅｒ ｒｅｇｉｏｎ）におけるポリシリコンも確保するため、更なるマスク工程は不要である。
【００３７】
酸化層２１０を１００Åの厚みにウェットエッチングし、注入酸化膜（ｉｍｐｌａｎｔ ｏｘｉｄｅ）を形成する。注入酸化膜を設けることにより、後続するソース領域形成時の注入チャネリング効果（ｉｍｐｌａｎｔ−ｃｈａｎｎｅｌｉｎｇ ｅｆｆｅｃｔｓ）、注入ダメージ及び重金属汚染を回避することができる。続いて、ｐ領域２０４上の一部にパターンが形成されたマスク層２１３を設ける。図９Ｃ及び図１０Ｃは、これまでのプロセスの結果得られる構造を示している。
【００３８】
ソース領域２１２は、通常、注入及び拡散プロセスにより、ｐボディ領域２０４の上部内に形成される。ソース領域は、例えば、１×１０１６ｃｍ−２のドーズ量でヒ素を注入し、９５０℃の温度でヒ素を０．４μｍの深さまで拡散することにより形成できる。
【００３９】
更に、パターンが形成されたフォトレジスト層（図示せず）を設け、プラズマＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）法により、ホウ素と燐が入ったシリカガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：以下、ＢＰＳＧという）層を構造全体の表面に形成する。次に、反応イオンエッチングにより、少なくとも各ソース領域２１２の一部上のＢＰＳＧ層及び酸化層２１０を除去する。図９Ｄ及び図１０Ｄは、これまでのプロセスの結果得られる構造を示している。（この具体例では、コンタクト開設の後に、ソース領域間にホウ素を注入することにより、ｐ＋領域２１５を形成している。）
【００４０】
続いて、フォトレジスト層を除去し、ソース領域２１４に接続され、ソース電極として機能する金属コンタクト層２１８（例えばアルミ層）を配設する。（この具体例では、金属を堆積させる前に、ホウ素を注入してｐ＋領域２１５を形成している。）図９Ｅ及び図１０Ｅは、これまでのプロセスの結果得られる構造を示している。同じ工程により形成される独立した金属コンタクト（図示せず）は、セルの外側に位置するゲートランナを接続する。更に、基板２００に接続され、ドレイン電極として機能する他の金属コンタクト（図示せず）も形成する。
【００４１】
上述のように、本発明に基づく構造のＢ−Ｂ’線における断面（図１０Ｅ参照）は、従来の構造の断面と実質的に同じである。一方、本発明に基づくＡ−Ａ’線における断面（図９Ｅ参照）は、従来の構造の断面と大きく異なる。図１１は、従来の構造を示している。図１１に示す従来の構造では、Ａ−Ａ’線における断面に単一のトレンチが存在し、このトレンチの内壁は酸化層２１０で覆われ、ポリシリコン２１１ｇが埋め込まれている。一方、本発明に基づく図９Ｅに示す構造では、内壁が酸化層２１０で覆われ、ポリシリコン層２１１ｇが埋め込まれた複数のトレンチセグメントが存在している。これらのトレンチセグメントは、プロセス中にエッチングされなかった半導体領域（ｐ領域２０４’）によって遮られている。ｐ領域２０４’上には、ポリシリコン領域２１１ｂが形成されており、ポリシリコン領域２１１ｂは、ポリシリコンゲート領域２１１ｇを互いに接続している。これらのｐ領域２０４’では、ゲート構造が形成されていないため、ゲート電荷が生じない。
【００４２】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を改良及び変更することができ、このような改良及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【図１】
従来のトレンチＤＭＯＳ素子の部分断面図である。
【図２】
図２Ａ及び図２Ｂは、それぞれ六角形又は正方形の単位セルを有するＤＭＯＳ素子のトレンチ構成の上面図（平面図）である。
【図３】
図２に示すＭＯＳＦＥＴトレンチネットワークにおいて、電流が実質的に流れる部分と流れない部分とを示す部分的上面図（平面図）である。
【図４】
図４Ａは、図３に示すトレンチ構造を有するトレンチＭＯＳＦＥＴ素子の図３に示すＡ−Ａ’線における部分的断面図であり、図４Ｂは、図３に示すトレンチ構造を有するトレンチＭＯＳＦＥＴ素子の図３に示すＢ−Ｂ’線における部分的断面図である。
【図５】
図３に示すトレンチ構造を有するトレンチＭＯＳＦＥＴ素子における、不活性領域の割合とセル密度の関係を示すグラフ図である。
【図６】
本発明に基づくＭＯＳＦＥＴ回路のトレンチ構成の部分的上面図（平面図）である。
【図７】
図７Ａは、図６に示すトレンチ構造を有するトレンチＭＯＳＦＥＴ素子の図６に示すＡ−Ａ’線における部分的断面図であり、図７Ｂは、図６に示すトレンチ構造を有するトレンチＭＯＳＦＥＴ素子の図６に示すＢ−Ｂ’線における部分的断面図である。
【図８】
図８Ａ〜図８Ｄは、トレンチセグメント及びトレンチラインを用いてトレンチＭＯＳＦＥＴ素子の正方形セルを形成する様々なトレンチ設計の部分的平面図である。
【図９】
図９Ａ及び図９Ｂは、図７Ａに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１０】
図９Ｃ及び図９Ｄは、図７Ａに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１１】
図９Ｅは、図７Ａに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１２】
図１０Ａは、図７Ｂに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１３】
図１０Ｂ及び図１０Ｃは、図７Ｂに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１４】
図１０Ｄ及び図１０Ｅは、図７Ｂに示す部分的断面図と同様の断面により、本発明に基づくトレンチＭＯＳＦＥＴ素子の製造工程を説明する図である。
【図１５】
従来のトレンチＭＯＳＦＥＴの部分的断面図である。