(57)【要約】多層基板に複数のビアを隣接させて配置し、複数のビアの一方の外側の第１のビアは多層基板に設けられた第１の引き出し線とで電気的に接続され、他方の外側の第２のビアは多層基板に設けられた第２の引き出し線と電気的に接続され、複数のビアは多層基板の第１の固定電位層（例えばグランド層）と接続され、第１及び第２の引き出し線と固定電位層との間に、多層基板の内層として、複数のビアとクリアランスを介して、第１の固定電位層と同電位の、少なくとも１層の第２の固定電位層を設ける。これにより、多層基板上に余分な製造工程の追加無く、面積占有率の低いＢＰＦを形成する。
2008133010.tif 000002
【特許請求の範囲】
【請求項１】
多層基板内に接して配置された複数のビアと、
前記複数のビアの一方の外側に配された第１のビアと電気的に接続された第１の引き出し線と、
前記複数のビアの他方の外側に配された第２のビアと電気的に接続された第２の引き出し線と、
前記複数のビアが接続される、前記多層基板の第１の固定電位層と、
前記複数のビアとクリアランスを介して配置される、前記第１の固定電位層と同電位の少なくとも１層の第２の固定電位層と、を備え、
前記第２の固体電位層は、前記第１及び第２の引き出し線と前記第１の固定電位層との間に、前記多層基板の内層として設けられているフィルタ回路素子。
【請求項２】
請求項１に記載のフィルタ回路素子において、前記第１及び第２のビアの一方の端部はそれぞれランドと接続されており、前記第１の引き出し線と前記第１のビアとの電気的な接続、及び前記第２の引き出し線と前記第２のビアとの電気的な接続は、各ランドを介して行われることを特徴とするフィルタ回路素子。
【請求項３】
請求項１に記載のフィルタ回路素子において、前記第１の引き出し線と前記第１のビアとの電気的な接続、及び前記第２の引き出し線と前記第２のビアとの電気的な接続は、容量接合により行われることを特徴とするフィルタ回路素子。
【請求項４】
請求項１に記載のフィルタ回路素子において、前記複数のビアの周辺に、前記第１及び第２の固定電位層と同電位のビアを設けたことを特徴とするフィルタ回路素子。
【請求項５】
請求項１に記載のフィルタ回路素子において、ライン形状に前記複数のビアが配置されていることを特徴とするフィルタ回路素子。
【請求項６】
請求項１に記載のフィルタ回路素子において、円弧形状に前記複数のビアが配置され、前記円弧の中心の位置に前記第１及び第２の固定電位層と同電位のビアを設けたことを特徴とするフィルタ回路素子。
【請求項７】
請求項１に記載のフィルタ回路素子が平行に並んで設けられ、差動線路を構成していることを特徴とするフィルタ回路素子。
【請求項８】
請求項１に記載のフィルタ回路素子において、前記クリアランスの幅は共振周波数に基づいて設定されることを特徴とするフィルタ回路素子。
【請求項９】
請求項１に記載のフィルタ回路素子において、前記クリアランスの部分は誘電体で構成されていることを特徴とするフィルタ回路素子。
【請求項１０】
多層基板の複数の層に対象実効波長の２分の１の長さの配線がそれぞれ形成され、前記配線は長さ方向に順に対象実効波長の４分の１ずつずれて一部が重なるように配置されていることを特徴とするフィルタ回路素子。
【請求項１１】
請求項１０に記載のフィルタ回路素子において、最上層の前記配線の上部と最下層の前記配線の下部に固定電位層が設けられていることを特徴とするフィルタ回路素子。
【請求項１２】
請求項１１記載のフィルタ回路素子において、前記グランド層をクリアランスを介して貫通するビアにより、入力部と出力部が形成されていることを特徴とするフィルタ回路素子。
【請求項１３】
第１のフィルタ形成素子と、第２のフィルタ形成素子とが隣接して配され、前記第１のフィルタ形成素子と、前記第２のフィルタ形成素子とが電気的に接続されたフィルタ回路素子であって、
前記第１のフィルタ形成素子は、
多層基板内に接して配置された複数のビアと、
前記複数のビアの一方の外側に配された第１のビアと電気的に接続された第１の引き出し線と、
前記複数のビアの他方の外側に配された第２のビアと電気的に接続された第２の引き出し線と、
前記複数のビアが接続される、前記多層基板の第１の固定電位層と、
前記複数のビアとクリアランスを介して配置される、前記第１の固定電位層と同電位の少なくとも１層の第２の固定電位層と、を備え、
前記第２の固体電位層は、前記第１及び第２の引き出し線と前記第１の固定電位層との間に、前記多層基板の内層として設けられてなり、
前記第２のフィルタ形成素子は、
前記多層基板の複数の層に対象実効波長の２分の１の長さの配線がそれぞれ形成され、前記配線は長さ方向に順に対象実効波長の４分の１ずつずれて一部が重なるように配置されており、
前記第１又は第２の引き出し線は、前記第２のフィルタ形成領域の端部の配線となっているフィルタ回路素子。
【請求項１４】
請求項１に記載のフィルタ回路素子と、該フィルタ回路素子を介してクロック信号が印加される電子デバイスとを有することを特徴とする電子回路装置。
【請求項１５】
請求項１０に記載のフィルタ回路素子と、該フィルタ回路素子を介してクロック信号が印加される電子デバイスとを有することを特徴とする電子回路装置。
【請求項１６】
請求項１３に記載のフィルタ回路素子と、該フィルタ回路素子を介してクロック信号が印加される電子デバイスとを有することを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルタ回路素子及び電子回路装置に係わり、特に多層基板に構成されるフィルタ回路素子及び電子回路装置に関する。本願は、２００７年４月１２日に出願された特願２００７−１０４８３８号に基づき、優先権の利益を主張するものである。そして、特願２００７−１０４８３８号の内容は本願の明細書の内容に含まれる。
【背景技術】
【０００２】
LSIの信号伝送速度の高速化はめざましく、現在では10Gbpsでの伝送が現実のものとなっており、さらに40Gbpsや100Gbpsの伝送速度をにらんだ開発も目指されている。40Gbpsや100Gbpsになってくると、電気回路の領域からマイクロ波の領域に入ってくる。現状のデジタル信号は方形波で伝送されているが、実状ではサイン波に近い。しかし、信号パターンによっては低周波成分も含まれている。伝送速度が高速になってくると伝達すべき周波数成分が少ないほうが、インピーダンス整合等を行いやすく伝送特性を良好にしやすい。マイクロ波回路においては搬送波に変調をかけて信号を伝送しているため、信号は現状のデジタル信号に比べ、はるかに狭帯域である。将来、ＬＳＩのデジタル信号伝送がマイクロ波回路のように搬送波に変調をかけて伝送するようになることも十分考えられる。その場合、ＬＳＩ用プリント基板上にバンドパスフィルタを形成する必要が生じてくる。【０００３】
マイクロ波回路の領域においては、長さに応じてインピーダンスが変化し、明確なインダクタンス（Ｌ）やキャパシタンス（Ｃ）といった区分けは存在せず、図５５、図５６、図５７に示すように、λ／４（λは波長を示す）等の長さでの共振を利用してバンドパスフィルタ（ＢＰＦ）が構成される。非特許文献１の第５７頁の図２．５０には図５５のＢＰＦの構成が記載されており、第１１２頁の図３．１９には図５６及び図５７のＢＰＦの構成が記載されている。【０００４】
図５５はマイクロストリップ線路（ＭＳＬ）を使って平面的にＢＰＦを形成しており、複数のＭＳＬ120がλ/4の長さずつオーバーラップして形成されている。図５６及び図５７においては、高誘電体セラミック内に線路を形成して立体的にＢＰＦを構成している。上面のみ導体のない箱型のグランド224の中にスタブ導体221,222が２本形成されている。スタブ導体221,222の下部は箱型グランド導体224下面と接続されている。箱内は誘電体223で満たされている。【０００５】
本発明に関連する技術としては、特許文献１にインピーダンスマッチングを目的としてビアの回りにグランドプレーンを配置する、差動伝送に適する高速伝送用基板構造に関する記載がある。特許文献２には信号線が、信号線とは別の層にあるプレーン内の２つの非導電領域の間を通る多層回路基板の記載がある。
【特許文献１】特開２００５−２７７０２８号公報
【特許文献２】特開２００５−１１６５４４号公報
【非特許文献１】“通信用フィルタ回路の設計とその応用”、小西良弘  著、総合電子出版社、1997年4月5日第２版  第５７頁及び第１１２頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図５５の構成は、ＭＳＬ120の数が増えるにしたがって占有面積が増大してしまう。また、図５６及び図５７に示す構成はＬＳＩ用プリント基板上にバンドパスフィルタを形成するのに適するものではない。【０００７】
本発明は、ＬＳＩ用プリント基板上に高速伝送回路用の面積占有率の小さいＢＰＦを形成できるフィルタ回路素子及び電子回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のフィルタ回路素子は、多層基板に複数のビアを隣接させて配置し、
前記複数のビアの一方の端部のビアは前記多層基板に設けられた第１の引き出し線と電気的に接続され、他方の端部のビアは前記多層基板に設けられた第２の引き出し線と電気的に接続され、
前記複数のビアは前記多層基板の第１の固定電位層と接続され、
前記第１及び第２の引き出し線と前記固定電位層との間に、前記多層基板の内層として、前記複数のビアとクリアランスを介して１層以上の前記第１の固定電位層と同電位の第２の固定電位層を設けたことを特徴とする。ここで、ビア（Via）とは、多層配線において、誘電体層をエッチングしてビア・ホールを開口し、そのビア・ホールをメタル材料で埋め込んで形成され、下層と上層とを電気的につなぐ接続領域をいう。【０００９】
また本発明のフィルタ回路素子は、多層基板の複数の層に対象実効波長の２分の１の長さの配線がそれぞれ形成され、前記配線は長さ方向に順に対象実効波長の４分の１ずつずれて一部が重なるように配置されていることを特徴とする。【００１０】
本発明の電子回路装置は、上記本発明のフィルタ回路素子を用いたものである。
【発明の効果】
【００１１】
本発明を用いれば、多層基板上に余分な製造工程の追加無く、面積占有率の低いフィルタ回路素子を放射ノイズ少なく形成することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態のフィルタ回路素子の上面図である。
【図２】図１のＡ−Ａ’縦断面図である。
【図３】図２のＸＡ−ＸＡ’横断面図である。
【図４】図２のＹＡ−ＹＡ’横断面図である。
【図５】本発明の第１の実施形態のフィルタ回路素子の底面図である。
【図６】誘電体を除くフィルタ回路素子の分解斜視図である。
【図７】本発明の第１の実施形態のフィルタ回路素子の電磁界シミュレーションによるS21特性を示す特性図である。
【図８】本発明の第２の実施形態のフィルタ回路素子の上面図である。
【図９】図８のＢ−Ｂ’縦断面図である。
【図１０】図９のＸＢ−ＸＢ’横断面図である。
【図１１】図９のＹＢ−ＹＢ’横断面図である。
【図１２】本発明の第２の実施形態のフィルタ回路素子の底面図である。
【図１３】本発明の第２の実施形態の電磁界シミュレーションによるS21特性を示す特性図である。
【図１４】本発明の第３の実施形態のフィルタ回路素子の上面図である。
【図１５】図１４のＣ−Ｃ’縦断面図である。
【図１６】図１５のＸＣ−ＸＣ’横断面図である。
【図１７】図１５のＹＣ−ＹＣ’横断面図である。
【図１８】本発明の第３の実施形態のフィルタ回路素子の底面図である。
【図１９】本発明の第３の実施形態の電磁界シミュレーションによるS21特性を示す特性図である。
【図２０】本発明の第４の実施形態のフィルタ回路素子の上面図である。
【図２１】図１５のＸＣ−ＸＣ’横断面に対応する断面図である。
【図２２】図１５のＹＣ−ＸＣ’横断面に対応する断面図である。
【図２３】本発明の第４の実施形態のフィルタ回路素子の底面図である。
【図２４】本発明の第５の実施形態のフィルタ回路素子の上面図である。
【図２５】図２４のＤ−Ｄ’縦断面図である。
【図２６】図２５のＸＤ−ＸＤ’横断面図である。
【図２７】図２５のＹＤ−ＹＤ’横断面図である。
【図２８】本発明の第５の実施形態のフィルタ回路素子の底面図である。
【図２９】本発明の第５の実施形態の電磁界シミュレーションによるS21特性を示す特性図である。
【図３０】本発明の第６の実施形態のフィルタ回路素子の上面図である。
【図３１】図３０のＥ−Ｅ’縦断面図である。
【図３２】図３１のＸＥ−ＸＥ’横断面図である。
【図３３】本発明の第７の実施形態のフィルタ回路素子の断面図である。
【図３４】本発明の第７の実施形態のフィルタ回路素子の上面図である。
【図３５】図３３のＸＦ１−ＸＦ１’横断面図である。
【図３６】図３３のＸＦ２−ＸＦ２’横断面図である。
【図３７】図３３のＸＦ３−ＸＦ３’横断面図である。
【図３８】図３３のＸＦ４−ＸＦ４’横断面図である。
【図３９】図３３のＸＦ５−ＸＦ５’横断面図である。
【図４０】図３３のＸＦ６−ＸＦ６’横断面図である。
【図４１】本発明の第７の実施形態のフィルタ回路素子の底面図である。
【図４２】本発明の第８の実施形態のフィルタ回路素子の断面図である。
【図４３】本発明の第８の実施形態のフィルタ回路素子の上面図である。
【図４４】図４２のＸＧ１−ＸＧ１’横断面図である。
【図４５】図４２のＸＧ２−ＸＧ２’横断面図である。
【図４６】図４２のＸＧ３−ＸＧ３’横断面図である。
【図４７】図４２のＸＧ４−ＸＧ４’横断面図である。
【図４８】本発明の第８の実施形態のフィルタ回路素子の底面図である。
【図４９】本発明の第９の実施形態のフィルタ回路素子の上面図である。
【図５０】図２のＸＢ−ＸＢ’横断面図に対応する断面図である。
【図５１】本発明の第１０の実施形態のフィルタ回路素子の上面図である。
【図５２】図５１のＸ１−Ｘ１’縦断面図である。
【図５３】図５１のＸ２−Ｘ２’縦断面図である。
【図５４】本発明の電子回路装置の一実施形態の構成図である。
【図５５】ＭＳＬ（マイクロストリップ線路）を使って平面的にＢＰＦを形成した構成例を示す図である。
【図５６】高誘電体セラミック内に線路を形成して立体的にＢＰＦを構成した例を示す図である。
【図５７】高誘電体セラミック内に線路を形成して立体的にＢＰＦを構成した例を示す図である。
【符号の説明】
【００１３】
１  ＭＳＬ（マイクロストリップ線路）
２  グランド（ＧＮＤ）層
３  クリアランス
４  誘電体
５  ランド
６  ビア
７  誘電体
８  ＧＮＤ層
９  グランドビア
１０  差動線路
１１  ＰＣＢ内配線
１２  ビア
１３  ＧＮＤ層
１４  バンドパスフィルタ（ＢＰＦ）
１５  クロック信号
１６  電子デバイス
２０  ＭＳＬ
２１  導体（入力）
２２  導体（出力）
２３  誘電体
２４  導体
【発明を実施するための最良の形態】
【００１４】
以下、本発明の典型的な実施の形態について図面を用いて詳細に説明する。【００１５】
［第１の実施形態］
図１〜図６は本発明の第１の実施形態のフィルタ回路素子を示す構成図である。図１はフィルタ回路素子の上面図、図２は図１のＡ−Ａ’縦断面図、図３は図２のＸＡ−ＸＡ’横断面図、図４は図２のＹＡ−ＹＡ’横断面図、図５はフィルタ回路素子の底面図、図６は誘電体を除くフィルタ回路素子の分解斜視図を示す。【００１６】
多層基板に複数（ここでは４個）のビア４が誘電体２（FR4（εｒ≒４））を介して隣接して形成されている。基板導体３はCu製であり、基板導体３間も誘電体２（FR4（εｒ≒４））で埋められている。ここでは、基板導体３はグランド（ＧＮＤ）電位に設定され、グランド層となっている。基板導体３のビア貫通部は導体の無いクリアランス（隙間）９が設けられ、隣接ビア間、及びビア４と基板導体３との間には導体が存在せず、誘電体２を介して隣接している。なお、基板導体の電位はグランド（ＧＮＤ）とすることが好ましいが、必ずしもグランドでなくてもよく、固定電位であればよい（後述する各実施形態においても同様である。）。また、基板導体３は４段設けられているが、基板導体３は一層以上であればよく、周波数によって適宜段数が設定される。【００１７】
図１及び図６に示すように、基板の表面にはビア上部と接続されるランド５が設けられており、外側の両端のビア（第１及び第２のビアとなる）のみ導通をとってMSLの引き出し線1（第１及び第２の引き出し線となる）を設けている。図４に示すように、ビア下部では全てのビア４は多層基板のグランド層３と導通をとっている。全てのビア４が接続されたグランド層３は第１の固定電位層となる。そして、この第１の固体電位層となるグランド層３と、引き出し線１との間に設けられる各グランド層３は第２の固定電位層となる。Q値を上げるためビアが４段構成となっている。【００１８】
ここで、Ｑ値とはインダクタンスの特性（共振のするどさ）を示す値であり、Ｑ値が高いほど、損失が小さく高効率なインダクタとなる。ビアの長さを1.2mm、誘電体２の比誘電率を4とすると、実効波長（実効波長はλ／√εで示され、ここでは、λ／（√４）となる）の１／４がビア長1.2mmとなり、波長λは9.6mmとなり、そのとき周波数は３１ＧＨzとなる。図７に電磁界シミュレーションによるS21特性（Ｓパラメータ特性）を示す。ここで、Sパラメータとは、高周波電子回路や高周波電子部品の特性を表すために使用される回路網パラメータのひとつであり、 散乱行列（S行列）または散乱パラメータとも呼ばれる。図７では、３０GHzのバンドパスフィルタ（BPF）特性が得られている。本実施形態では、ランド５の直径は0.45ｍｍ、ビア直径は0.25ｍｍ、１つのビアとその周りのクリアランスとからなる領域の直径は0.7ｍｍ（１つのビアと、その周りのクリアランスとからなる領域の半径を図３中、Ｌで示す）、ビア中心間距離は0.6ｍｍ、マイクロストリップ線路（MSL）のインピーダンスは５０Ωである。【００１９】
本実施形態においては、図５６及び図５７に示した背景技術と異なり、ビア周囲が箱型のGND２２４で覆われておらず、複数のGND層３が設けられている。この構成とすることで、新たに箱型のGND２２４を設けることなく、多層基板の製造プロセスを増加させること無く多層基板にBPFを形成できる。複数のグランド層8が存在することで、ビア部のインピーダンスや実効誘電率の制御がしやすくなり、フィルタ設計が容易になる。【００２０】
［第２の実施形態］
図８〜図１２は本発明の第２の実施形態のフィルタ回路素子を示す構成図である。図８はフィルタ回路素子の上面図、図９は図８のＢ−Ｂ’縦断面図、図１０は図９のＸＢ−ＸＢ’横断面図、図１１は図９のＹＢ−ＹＢ’横断面図、図１２はフィルタ回路素子の底面図を示す。図８〜図１２において、図１〜図７の構成部材と同一構成部材については同一符号を付し、各構成部材についての説明は省略する。【００２１】
第１の実施形態においては、ランドがあることで、ランドを設けるための面積が必要となっているが、本実施形態ではランドを除去し、コンパクト化を図っている。ビア中心間距離は第１の実施形態では0.6ｍｍとなっているが、本実施形態では0.3ｍｍとなっている。図１３に電磁界シミュレーションによるS21特性（Ｓパラメータ特性）を示す。【００２２】
両端のビアに関しては、ビアと引き出し線1とを接続して導通をとろうとすると、製造工程上ランドが必要となってしまうため、本実施形態では、ビアと引き出し線1とを容量結合とし、ランドを取り除いている。本願において、「電気的に接続する」とは、このような容量結合も含まれる。こうすることにより、面積占有率を小さくBPFを形成できるので、高密度実装に有利となる。【００２３】
［第３の実施形態］
図１４〜図１８は本発明の第３の実施形態のフィルタ回路素子を示す構成図である。図１４はフィルタ回路素子の上面図、図１５は図１４のＣ−Ｃ’縦断面図、図１６は図１５のＸＣ−ＸＣ’横断面図、図１７は図１５のＹＣ−ＹＣ’横断面図、図１８はフィルタ回路素子の底面図を示す。図１４〜図１８において、図８〜図１２の構成部材と同一構成部材については同一符号を付し、各構成部材についての説明は省略する。本実施形態の構成はグランドビア６が設けられている点を除くと第２の実施形態の構成と同じである。【００２４】
BPF部が容量結合となっており、放射が多いと考えられるので、本実施形態では、シールドのために、グランドビア６をビア４及び引き出し線１の端部を囲うように設けている。また、グランドビア６を設けることで、ビア４の横にリターンパスが確保され、多層基板のグランド層３を介して大回りしていたリターンパスによる電流ループ面積が縮小されるので、このことによっても放射ノイズが低減されると考えられる。図１９に電磁界シミュレーションによるS21特性（Ｓパラメータ特性）を示す。図１９を見ると、特性的にもQ値が向上していることが分かる。【００２５】
［第４の実施形態］
図２０〜図２３は本発明の第４の実施形態のフィルタ回路素子を示す構成図である。図２０はフィルタ回路素子の上面図である。図２１及び図２２は横断面図であり、それぞれ図１５のＸＣ−ＸＣ’横断面、ＹＣ−ＹＣ’横断面に対応する横断面図である。図２３はフィルタ回路素子の底面図を示す。図２０〜図２３において、図１４〜図１８の構成部材と同一構成部材については同一符号を付し、各構成部材についての説明は省略する。【００２６】
本実施形態では第３の実施形態と同様にグランドビア６をリターンパスのために設けている。そして、図２０に示すように、２本の引き出し線１はビア４の列を介して互いに直角に配置されている。この場合、図２０のようにＢＰＦ用のビア４は円弧状に配置され、円弧の中心点となる位置にグランドビア６を配置することで、グランドビア６の１本で各ＢＰＦのビアの特性をそろえることができ、かつ、リターンパスも確保することができる。【００２７】
２本の引きだし線１は必ずしも、直角に配置される必要はなく、２本の引きだし線１の成す角度は、０°（２本の引きだし線１が平行）から直角の間の任意の角度に設定することができる。【００２８】
［第５の実施形態］
図２４〜図２８は本発明の第５の実施形態のフィルタ回路素子を示す構成図である。図２４はフィルタ回路素子の上面図、図２５は図２４のＤ−Ｄ’縦断面図、図２６は図２５のＸＤ−ＸＤ’横断面図、図２７は図２５のＹＤ−ＹＤ’横断面図、図２８はフィルタ回路素子の底面図を示す。図２４〜図２８において、図８〜図１２の構成部材と同一構成部材については同一符号を付し、各構成部材についての説明は省略する。本実施形態の構成は第２の実施形態のフィルタ回路素子を２列平行に並ぶように設けて、差動線路を構成したものである。図２９に電磁界シミュレーションによるS21特性（Ｓパラメータ特性）を示す。【００２９】
［第６の実施形態］
図３０〜図３２は本発明の第６の実施形態のフィルタ回路素子を示す構成図である。図３０はフィルタ回路素子の上面図、図３１は図２４のＥ−Ｅ’縦断面図、図３２は図３１のＸＥ−ＸＥ’横断面図を示す。図３０〜図３２において、図８〜図１２の構成部材と同一構成部材については同一符号を付し、各構成部材についての説明は省略する。【００３０】
本実施形態は、第２の実施形態のクリアランス９の幅を変化させることで共振周波数を変化させたものである。クリアランス９の幅が異なること以外は第２の実施形態の構成と同じである。【００３１】
本実施形態のように、ビア４とグランド層３との距離（クリアランス９の幅）を変化することで実効的な比誘電率が変化するので共振周波数を変化させることができる。ここで、ビア４のインダクタンスをL、キャパシタンスをCとした場合、共振周波数は１／（２π√（L・C））で示されるので、例えば、ビア４とグランド３との距離が増えると、Cが減少し、Lはあまり変化しないので、共振周波数が上がる。したがって、ビア４とグランド３との距離を適宜変化させることで、共振周波数を変化させることができる。【００３２】
［第７の実施形態］
図３３〜図４１は本発明の第７の実施形態のフィルタ回路素子を示す構成図である。図３３はフィルタ回路素子の断面図である。図３４はフィルタ回路素子の上面図である。図３５〜図４０はそれぞれ図３３のＸＦ１−ＸＦ１’からＸＦ６−ＸＦ６’までの横断面図である。図４１はフィルタ回路素子の底面図を示す。【００３３】
本実施形態では、図３３及び図３６〜図３９に示すように、多層基板の内層の各層にλ／４ずつずらして、λ／２の長さの配線１１を形成することにより、平面ＭＳＬ型ＢＰＦを立体的に形成し、面積占有率を下げてＢＰＦを形成している。図３３、図３５及び図４０に示すように、内層配線群１１の上層と下層にはグランド層１３が形成され、放射ノイズが外部にもれるのを防いでいる。【００３４】
入力部と出力部はグランド層１３を貫通するビア１２を用いて形成している。なお、グランド層１３は無くても良い。また、グランド層１３とビア１２が無く、入出力部が、表層に形成された配線１１との容量結合で構成されていても良い。また、配線はコプラナ型であっても良い。【００３５】
なお、λは対象とする信号周波数に対応する波長を媒質の比誘電率の平方根で割った実効波長を指し、本願において、対象実効波長とよぶ。【００３６】
［第８の実施形態］
図４２〜図４８は本発明の第８の実施形態のフィルタ回路素子を示す構成図である。図４２はフィルタ回路素子の断面図である。図４３はフィルタ回路素子の上面図である。図４４〜図４７はそれぞれ図４２のＸＧ１−ＸＧ１’からＸＧ４−ＸＧ４’までの横断面図である。図４８はフィルタ回路素子の底面図を示す。【００３７】
ビアの数を２つとした第２の本実施形態のビアを利用した第１のＢＰＦ（第１のフィルタ形成素子となる）と、第７の実施形態のＢＰＦ（第２のフィルタ形成素子となる）とを組み合わせて第２のＢＰＦを形成している。本実施形態は、一方の入出力部（図中右側）となるビアは表層の配線と容量結合で形成され、一方の端部の配線１１に接続されている。他方の入出力部（図中左側）は表層の配線と２つの貫通ビアの一方が容量結合で接続され、他方の貫通ビアが他方の端部の配線１１と容量結合されている。グランド層１３は下部にのみ形成されている。第２の本実施形態のビアを利用したＢＰＦと、第７の実施形態のＢＰＦとを組み合わせてＢＰＦを形成することにより、配線の構成に合わせて空きスペースを有効利用してＢＰＦを形成することができる。【００３８】
なお、本実施形態では第２の実施形態と第７の実施形態とを組み合わせた例について説明したが、第２から６の実施形態のいずれかと第７の実施形態とを組み合わせることも可能である。【００３９】
［第９の実施形態］
図４９及び図５０は本発明の第９の実施形態のフィルタ回路素子を示す構成図である。図４９はフィルタ回路素子の上面図、図５０は図２のＸＢ−ＸＢ’横断面図に対応する断面図である。本実施形態の構成は第２の実施形態の構成において、２本の引きだし線１を長さ方向と垂直に互いにずれるように配置したものである。図４９に示すように、ビア４の列は２本の引きだし線１の端部に容量結合するように、引き出し線１の長さ方向に一定角度傾くように配置される。２本の引きだし線１を長さ方向と垂直に互いにずれるように配置される点を除くと、素子構成は図８〜図１２の構成と同じである。【００４０】
［第１０の実施形態］
図５１〜図５３は本発明の第１０の実施形態のフィルタ回路素子を示す構成図である。図５１はフィルタ回路素子の上面図、図５２は図５１のＸ１−Ｘ１’縦断面図、図５２は図５１のＸ２−Ｘ２’縦断面図である。【００４１】
本実施形態は、引き出し線１−１と引き出し線１−２との間の信号伝達経路と、引き出し線１−１と引き出し線１−３との間の信号伝達経路とが設けられている。そして、図５２に示すビア４のグランドに接続するまでの長さと、図５３に示すビア４のグランドに接続するまでの長さとを変えている。つまり、本実施形態では引き出し線１−１と引き出し線１−２との間の信号伝達経路と、引き出し線１−１と引き出し線１−３との間の信号伝達経路とで周波数特性が変わるようにしている。【００４２】
また、入力部にブラインドビアを用いて容量結合させたり、ビア４間を誘導結合させても良い。引き出し線1はストリップ線路であっても良い。【００４３】
また、本発明はショートスタブを用いたＢＰＦに限らず、オープンスタブまたはショートスタブを用いた、ＢＰＦやＢＥＦ（Band Elimination Filter）に適用できる。【００４４】
また、上述した各実施形態ではビアは貫通ビアを用いているが、多層基板内の導体層間を接続するIVH(Interstitial Via Hole)のようなビアを用い、引き出し線を表面に設けず、多層基板の内層の導体層を引き出し線としてもよい。また、各実施形態において、最下層のグランド層は多層基板内に設けているが、多層基板の裏面をグランド層としてもよい。また、引き出し線は多層基板の表面に設けているが、多層基板の内層として設けてもよい。【００４５】
［第１１の実施形態］
図５４は本発明の電子回路装置の一実施形態の構成図である。図５４に示す電子回路装置では、クロック信号を出力する信号発生回路１５からのクロック信号を上述した各実施形態のフィルタ回路素子のいずれかとなるＢＰＦ１４を通して、電子デバイス１６に供給している。周波数成分の絞れたジッタの少ないクロック信号を電子デバイス１６に供給することができる。【００４６】
以上、本発明の代表的な実施形態について説明したが、本発明は、本願の請求の範囲によって規定される、その精神または主要な特徴から逸脱することなく、他の種々の形で実施することができる。そのため、前述した各実施形態は単なる例示にすぎず、限定的に解釈されるべきではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書や要約書の記載には拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更はすべて本発明の範囲内のものである。
【産業上の利用可能性】
【００４７】
本発明は多層基板に形成されるフィルタ回路素子に用いられ、特にこのフィルタ回路素子はクロック信号を電子デバイスに供給する電子回路装置に用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【国際調査報告】
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