【手続補正書】
【提出日】平成16年4月6日(2004.4.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイにおけるマルチビットメモリセル用検知回路であって、前記メモリアレイは、メモリワードライン及びデータラインに接続された、複数のスレッショルド電圧のあるメモリセルを有し、前記検知回路は、前記メモリセルに接続されたデータライン上の出力を検知することによって、メモリセルのデータを判定し、前記検知回路は、
メモリセルのビットアドレスに応答するゲート・ツー・ソース電圧駆動装置、及び
前記データを判定するためのメモリセルビットアドレスに応答する論理回路を備え、前記論理回路は、前記ビットラインの出力が、ロースのレッショルド電圧グループとハイのスレッショルド電圧グループの一方に相当するか否かを示す第１の論理状態を与えることによって、第１のビットアドレスに応答するのに適合されており、且つ前記論理回路は、前記ビットラインの出力が、外側のスレッショルド電圧グループと内側のスレッショルド電圧グループの一方に相当するか否かを示す第２の論理状態を与えることによって、第２のメモリセルビットアドレスに応答するのに適合されていることを特徴とする検知回路。
【請求項２】
第１のアドレスビットに対して、前記ローのスレッショルド電圧グループは、スレッショルド電圧ＶT0とＶT1を有し、前記ハイのスレッショルド電圧グループは、スレッショルド電圧ＶT2とＶT3を有し、且つ、第２のビットアドレスに対して、内側のスレッショルド電圧は、スレッショルド電圧ＶT1とＶT2を有し、前記ハイのスレッショルド電圧グループは、スレッショルド電圧ＶT0とＶT3を有することを特徴とする請求項１に記載の検知回路。
【請求項３】
前記論理回路は、反転回路及び非反転回路を有することを特徴とする請求項１に記載の検知回路。
【請求項４】
前記論理回路は、更に、ＮＡＮＤ論理回路を含み、メモリセルの２ビットデータを判定するために、前記論理回路において反転回路か、非反転回路の何れかを用いるかを決定することを特徴とする請求項１に記載の検知回路。
【請求項５】
更に、複数の論理信号に応答して、セルのｎビットを示すために、ｎ番目の論理信号と論理回路を与えるワードラインの読み取り中に、ｎ番目のメモリセルのビットアドレスに応答するのに適合されている論理回路を有することを特徴とする請求項１に記載の検知回路。
【請求項６】
スレッショルド電圧は、マルチレベルセルが電流を通す以上の電圧であり、且つ前記論理回路は、以下のテーブルに基づいてロービットとハイビット状態に対して解決する資源を有することを特徴とする請求項１に記載の検知回路。
2000215685.tif 000001
【請求項７】
メモリアレイにおけるマルチビットメモリセル用の読み取り回路であって、前記メモリセルは、メモリセルに記憶された２ビットの４つの状態のそれぞれ対応する第１、第２、第３及び第４の所定のスレッショルド電圧の１つの範囲内に、スレッショルドゲート電圧を有し、前記読み取り回路は、
読み取りサイクル中に、ゲート・ツー・ソース電圧を前記マルチビットメモリセルに与える回路と、前記ゲート・ツー・ソース電圧は、前記読み取りサイクルの第１の時間間隔の間、第２と第３の所定のスレッショルド電圧間の第１のレベルを有し、且つ読み取りサイクルの第２の時間間隔の間、第３と第４の所定のスレッショルド電圧間の第２のレベルを有し、
マルチビットメモリからの電流を第１の基準電流と第２の基準電流と比較し、もし、セルからの電流が第１の基準電流を超えるなら、第１の論理状態を、もし、セルからの電流が第１の基準電流より小さいなら、第２の論理状態を有する第１の時間間隔の間第１の出力を生成し、且つセルからの電流が第２の基準電流より小さいなら、第１の論理状態を、もし、セルからの電流が第１の基準電流より小さく、第１の基準電流より大きいなら、第１の論理状態を有する第２の時間間隔の間第２の出力を、そしてもし、セルからの電流が第１の基準電流より大きく、且つ第２の基準電流より大きいか、第１の基準電流より小さいなら、第２の論理状態を有する第２の時間間隔の間、第２の出力を生成するマルチビットメモリセルに接続された検知回路、
を有することを特徴とする読み取り回路。
【請求項８】
前記第１と第２の出力は、前記マルチビットメモリセルに記憶された２ビットを示すことを特徴とする請求項７に記載の読み取り回路。
【請求項９】
前記検知回路は、
第１の基準電流とマルチビットセルからの電流を受け取るために接続された第１の比較器と、
第２の基準電流とマルチビットセルからの電流を受け取るために接続された第２の比較器と、
前記第１と第２の比較器に接続され、前記第１の時間間隔の間動作して、前記第１の出力として前記第１の比較器の出力を与え、前記第１の時間間隔の間動作して、もし、前記第２の比較器の出力が第１の値を有するならば、前記第２の出力として前記第１の比較器の出力を与え、もし、前記第２の比較器が第２の値を有するならば、前記第２の出力として反転された第１の比較器の出力を与える論理回路、
を有することを特徴とする請求項７に記載の読み取り回路。
【請求項１０】
前記第１の時間間隔は、前記第２の時間間隔前の読み取りサイクル中に生じることを特徴とする請求項７に記載の読み取り回路。
【請求項１１】
前記第１の時間間隔は、前記第２の時間間隔後の読み取りサイクル中に生じることを特徴とする請求項７に記載の読み取り回路。
【請求項１２】
最も高い、次に高い、及び最も低い所定のスレッショルド電圧を含む複数の所定のスレッショルド電圧の１つの範囲内のスレッショルド電圧を有するマルチビットセルの複数のビットにおける特定ビットを検知するための方法であって、
前記最も高い所定のスレッショルド電圧と次に高い所定のスレッショルド電圧間のマルチビットセルにゲート・ツー・ソース電圧を加えるステップと、
もし、前記セルからの電流が、前記ステッショルド電圧が最も高い所定のスレッショルド電圧であることを示す第１の基準電流より小さいか、或いは、もし、セルからの電流が、前記スレッショルド電圧が最も低い所定のスレッショルド電圧であることを示す、前記第１と前記第２の基準電流より大きいならば、前記ビットに対して第１の値を決定し、且つ、もし、セルからの電流が、前記第１の基準電流より大きく、スレッショルドゲート電圧が複数の所定のスレッショド電圧における他の所定のスレッショルド電圧の１つであることを示す前記第２の基準電流より小さいならば、前記ビットに対して第２の値を決定するステップと、を有することを特徴とする方法。
【請求項１３】
前記第１及び第２の値の決定は、前記マルチビットメモリセルに記憶された複数のビットの２ビットを示すことを特徴とする請求項１２に記載の方法。
【請求項１４】
更に、ｎ番目の比較器においてｎ番目の基準電流を受け取り、且つ前記マルチビットメモリセルから電流を受け取るステップと、
（ｎ＋１）番目の比較器において（ｎ＋１）番目の基準電流を受け取り、且つ前記マルチビットメモリセルから電流を受け取るステップと、
前記ｎ番目と(ｎ＋１)番目の比較器に接続された論理回路に基づいて出力を与え、ｎ番目の出力としてｎ番目の比較器の出力を与えるｎ番目の時間間隔中に動作し、もし、前記(ｎ＋１)番目の比較器の出力が第１の値を有するならば、(ｎ＋１)番目の出力として、ｎ番目の比較器の出力を与える(ｎ＋１)番目の時間間隔中に動作し、且つ、もし、前記(ｎ＋１)番目の比較器の出力が第２の値を有するならば、(ｎ＋１)番目の出力として、ｎ番目の比較器の反転された出力を与えるステップ(だだし、ｎは２、３、４．．．に等しい整数である)、
を有することを特徴とする請求項１２に記載の方法。
【請求項１５】
前記ビットに対する前記第１の値の決定は、前記ビットに対する第２の値を決定するための読み取りサイクル前に生じる時間間隔中に行なわれることを特徴とする請求項１２に記載の方法。
【請求項１６】
前記ビットに対する前記第２の値の決定は、前記ビットに対する第１の値を決定するための読み取りサイクル前に生じる時間間隔中に行なわれることを特徴とする請求項１２に記載の方法。
【請求項１７】
ゲート、ソース及びドレインを有し、複数の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート・ツー・ソース電圧を有するマルチビットセルにおけるデータを検知するための方法であって、
選択信号に応答して前記マルチビットセルにおけるビットを選択するステップと、
前記選択されたビットに応答して、前記マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を加えるステップと、
前記ゲート・ツー・ソース電圧を加えるステップ中に、前記選択されたビットの状態を検出するステップ、
を有することを特徴とする方法。
【請求項１８】
ゲート・ツー・ソース電圧を加える前記ステップは、マルチビットセルに記憶された第１のビットの選択に応答して、第１の所定のゲート電圧を前記マルチビットセルのゲートに加えるステップ、及びマルチビットセルにおける第２のビットの選択に応答して、第２の所定のゲート電圧を前記マルチビットセルのゲートに加えるステップを有することを特徴とする請求項１７に記載の方法。
【請求項１９】
ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビット或いは前記第２のビットの何れかの選択に応答して、所定のソース電圧を前記マルチビットセルのソースに加えるステップを有することを特徴とする請求項１８に記載の方法。
【請求項２０】
ゲート・ツー・ソース電圧を加える前記ステップは、マルチビットセルに記憶された第１のビットの選択に応答して、第１の所定のソース電圧を前記マルチビットセルのソースに加えるステップ、及びマルチビットセルにおける第２のビットの選択に応答して、第２の所定のソース電圧を前記マルチビットセルのソースに加えるステップを有することを特徴とする請求項１７に記載の方法。
【請求項２１】
ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビット或いは前記第２のビットの何れかの選択に応答して、所定のゲート電圧を前記マルチビットセルのゲートに加えるステップを有することを特徴とする請求項２０に記載の方法。
【請求項２２】
ゲート、ソース及びドレインを有し、複数の所定のスレッショルド電圧の１つの範囲内にスレッショルドゲート・ツー・ソース電圧を有するマルチビットセルにおけるデータを検知するための方法であって、
選択信号に応答して前記マルチビットセルにおける第１のビットか第２のビットを選択するステップと、
もし、前記第１のビットが、前記メモリセルのスレッショルド電圧が前記選択されたビットの１バイナリー状態を示すゲート・ツー・ソース電圧の第１のレベルより高いスレッショルド電圧を含むハイのスレッショルドグループ内か、前記選択されたビットの他のバイナリー状態を示す第１のレベルより低いスレッショルド電圧を含むローのスレッショルドグループ内にあるかを判定することによって選択されるならば、且つ、もし、前記第２のビットが、前記メモリセルのスレッショルド電圧が選択されたビットの１バイナリー状態を示す第２のレベルと第３のレベル間のスレッショルド電圧を含む内側のスレッショルドグループ、及び前記選択されたビットの他のバイナリー状態を示す第２のレベルより大きく、第３のレベルより小さいスレッショルド電圧を含む外側のスレッショルドグループ内にあるかを判定することによって選択されるならば、前記選択されたビットの状態を検出するステップ、
を有することを特徴とする方法。
【請求項２３】
検出する前記ステップは、前記選択されたビットに応答して、マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を、もし、前記第１のビットが選択されるならば、第１のレベルかその近くに固定されたゲート・ツー・ソース電圧を、そしてもし、前記第２のビットが選択されるなら、前記第２のレベルかその近くに固定されたゲート・ツー・ソース電圧を加えるステップを有することを特徴とする請求項２２に記載の方法。
【請求項２４】
検出する前記ステップは、もし、前記第１のビットが選択されるなら、セルからの電流を第１の基準電流と比較するステップ、及びもし、前記第２のビットが選択されるなら、セルからの電流を第１の基準電流及び第２の基準電流と比較するステップを有することを特徴とする請求項２３に記載の方法。
【請求項２５】
ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットセルに記憶された第１のビットの選択に応答して、前記マルチビットセルのゲートに第１の所定のゲート電圧を加えるステップ、及び前記マルチビットセルに記憶された第２のビットの選択に応答して、前記マルチビットセルのゲートに第２の所定のゲート電圧を加えるステップを有することを特徴とする請求項２３に記載の方法。
【請求項２６】
ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビットか、前記第２のビットの何れかの選択に応答して、前記マルチビットセルのソースに所定のソース電圧を加えるステップを有することを特徴とする請求項２５に記載の方法。
【請求項２７】
ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットに記憶された第１のビットの選択に応答して、マルチビットセルのソースに第１の所定のソース電圧を加えるステップ、及び前記マルチビットセルの第２のビットの選択に応答して、前記マルチビットセルのソースに第２の所定のソース電圧を加えるステップを有することを特徴とする請求項２３に記載の方法。
【請求項２８】
ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビットか、前記第２のビットの何れかの選択に応答して、前記マルチビットセルのゲートに所定のゲート電圧を加えるステップを有することを特徴とする請求項２７に記載の方法。
【請求項２９】
検出する前記ステップは、前記選択されたビットに応答して、前記マルチビットセルのゲートとソースの両端にゲート・ツー・ソース電圧を、もし、前記第１のビットが選択されるなら、前記第１のレベルか、その近くに固定されたゲート・ツー・ソース電圧を、且つ、もし、前記第２のビットが選択されるなら、シーケンスに、前記第２のレベルか、その近くに固定された第１のステップと前記第３のレベルか、その近くに固定された第２のステップを含くんで、加えられることを特徴とする請求項２２に記載の方法。
【請求項３０】
検出する前記ステップは、前記第１のビットのバイナリー状態を判定するために、もし、前記第１のビットが選択されるなら、セルからの電流を第１の基準電流と比較するステップ、及びもし、前記第２のビットが前記第１及び第２のステップ中に選択されるなら、前記セルを前記第１の基準電流と比較するステップを有することを特徴とする請求項２９に記載の方法。
【請求項３１】
ゲート・ツー・ソース電圧を加える前記ステップは、前記マルチビットセルに記憶された第１のビットの選択に応答して、前記マルチビットセルのゲートに第１の所定のゲート電圧を加えるステップ、及び前記マルチビットセルの第２のビットの選択に応答して、前記第１と第２のステップ中に前記マルチビットセルのゲートに第２の所定のゲート電圧を加えるステップを有することを特徴とする請求項２９に記載の方法。
【請求項３２】
ゲート・ツー・ソース電圧を加える前記ステップは、前記第１のビットの選択に応答して、前記第１のビットの何れかの選択に応答して前記マルチビットセルのソースに第１の所定のソース電圧を印加するステップ、及び前記第２のビットの選択に応答して、前記第１のステップ中に前記マルチビットセルのソースに第２の所定のソース電圧と前記第２のステップ中に前記マルチビットセルのソースに第３の所定のソース電圧を加えるステップを有することを特徴とする請求項３１に記載の方法。
【請求項３３】
前記第１と第２の所定のソース電圧は実質的に同じであることを特徴とする請求項３２に記載の方法。