(57)【要約】  並列配置された各昇圧チョッパー回路のスイッチ素子をスイッチ制御するＰＦＣコントローラは一のスイッチ素子のスイッチ信号に対して位相をずらした他のスイッチ信号（ＧＤ＿Ｓ）を生成する回路（ＳＬＯＧ）を有する。この回路は、一のスイッチ信号の周期単位でクロック信号を計数する第１カウンタ（ＣＯＵＮＴＭ）、一のスイッチ信号に対して所定の位相差を持つ周期単位でクロック信号を計数する第２カウンタ（ＣＯＵＮＴＳ）、及び一のスイッチ信号のハイレベル期間に対応する第１カウンタの計数値を保持する第１レジスタ（ＲＥＧ１）を有する。他のスイッチ信号は、第２カウンタによる計数開始で他のスイッチ素子をターンオンさせ、第２カウンタによる計数値が第１レジスタの保持値に一致するタイミングで他のスイッチ素子をターンオフさせる。回路規模が小さく動作精度がプロセスばらつきの影響を大きく受け難い。
2008032768.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に複数並列配置された各々の昇圧チョッパー回路のスイッチ素子をスイッチ制御するＰＦＣコントローラであって、
一の前記昇圧チョッパー回路における一の前記スイッチ素子のための一のスイッチ制御信号を生成する第１回路と、他の前記昇圧チョッパー回路における他の前記スイッチ素子のために前記一のスイッチ制御信号に対して位相をずらした他のスイッチ制御信号を生成する第２回路とを有し、
前記第２回路は、前記一のスイッチ制御信号の周期単位でクロック信号を計数する第１カウンタと、前記一のスイッチ制御信号に対して所定の位相差を持つ周期単位でクロック信号を計数する第２カウンタと、前記一のスイッチ制御信号の第１レベル状態の期間に対応する前記第１カウンタの計数値を保持する第１レジスタとを有し、
前記他のスイッチ制御信号は、前記第２カウンタによる計数開始で他のスイッチ素子をターンオンさせ、前記第２カウンタによる計数値が前記第１レジスタの保持値に一致するタイミングで前記他のスイッチ素子をターンオフさせる、ＰＦＣコントローラ。
【請求項２】
前記第１回路は、前記出力端子に得られる昇圧電圧の状態に応じて前記一のスイッチ素子のオン期間とターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項１記載のＰＦＣコントローラ。
【請求項３】
前記第１回路は、前記出力端子に得られる昇圧電圧が目的レベルに近づくほど一のスイッチ素子のオン期間を短縮し、前記一のスイッチ素子に対応する昇圧チョッパー回路におけるインダクタのゼロ電流の検出に応答して前記一のスイッチ素子のターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項２記載のＰＦＣコントローラ。
【請求項４】
前記第２回路は、前記他のスイッチ素子に対応する昇圧チョッパー回路におけるインダクタのゼロ電流の検出を条件に加えて、前記他のスイッチ素子をターンオン制御する、請求項３記載のＰＦＣコントローラ。
【請求項５】
前記第１回路は前記第２回路における前記第１カウンタのカウントアップに応答して前記一のスイッチ素子を強制的にターンオンする、請求項３記載のＰＦＣコントローラ。
【請求項６】
第２回路は更に、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタと、前記第１カウンタの計数値と前記第２レジスタの保持値との一致タイミングを検出する第１検出回路と、前記第２カウンタの計数値と前記第１レジスタの保持値との一致タイミングを検出する第２検出回路とを有し、
前記第２カウンタは前記第１検出回路による検出タイミング毎に初期値から前記クロック信号を計数し、
前記第２回路は前記第１検出回路による一致タイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる、請求項１記載のＰＦＣコントローラ。
【請求項７】
並列された２個の昇圧チョッパー回路のスイッチ制御に用いられ、
前記第２回路は前記第１カウンタと前記第１レジスタを１組備えると共に前記第２カウンタを１組備える、請求項１記載のＰＦＣコントローラ。
【請求項８】
並列された４個の昇圧チョッパー回路のスイッチ制御に用いられ、
前記一のスイッチ素子は１個のスイッチ素子であり、前記他のスイッチ素子は３個のスイッチ素子であり、
前記第２回路は、前記第１カウンタと前記第１レジスタを１組備えると共に第２カウンタを３組備え、夫々の前記第２カウンタは、前記一のスイッチ制御信号に対して夫々異なる所定の位相差を持つ周期単位でクロック信号を計数し、第２カウンタによる計数開始で対応する他のスイッチ素子をターンオンさせ、第２カウンタによる計数値が第１レジスタの保持値に一致するタイミングで対応する他のスイッチ素子をターンオフさせる、請求項１記載のＰＦＣコントローラ。
【請求項９】
整流回路の出力を受ける入力端子と出力端子との間に、インダクタとダイオードとの直列回路が複数並列され、夫々のインダクタとダイオードとの接続ノードに接続された複数のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して前記出力端子に出力するスイッチングレギュレータであって、前記複数のスイッチ素子のスイッチング制御を行うＰＦＣコントローラを有し、
前記ＰＦＣコントローラは、前記複数の内の一のスイッチ素子のための一のスイッチ制御信号を生成する第１回路と、前記複数の内の他のスイッチ素子のために前記一のスイッチ制御信号に対して位相をずらした他のスイッチ制御信号を生成する第２回路と、を有し、
前記第２回路は、前記一のスイッチ制御信号の周期単位でクロック信号を計数する第１カウンタと、前記一のスイッチ制御信号に対して所定の位相差を持つ周期単位でクロック信号を計数する第２カウンタと、前記一のスイッチ制御信号の第１レベル状態の期間に対応する前記第１カウンタの計数値を保持する第１レジスタとを有し、
前記他のスイッチ制御信号は、前記第２カウンタによる計数開始で他のスイッチ素子をターンオンさせ、前記第２カウンタによる計数値が前記第１レジスタの保持値に一致するタイミングで前記他のスイッチ素子をターンオフさせる、スイッチングレギュレータ。
【請求項１０】
前記第１回路は、前記スイッチングレギュレータで形成された昇圧電圧の状態に応じて前記一のスイッチ素子のオン期間とターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項９記載のスイッチングレギュレータ。
【請求項１１】
前記第１回路は、前記スイッチングレギュレータで形成された昇圧電圧が目的レベルに近づくほど一のスイッチ素子のオン期間を短縮し、前記一のスイッチ素子に対応するインダクタにおけるゼロ電流の検出に応答して前記一のスイッチ素子のターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項１０記載のスイッチングレギュレータ。
【請求項１２】
前記第２回路は、前記他のスイッチ素子に対応するインダクタにおけるゼロ電流の検出を条件に加えて、前記他のスイッチ素子をターンオン制御する、請求項１１記載のＰＦＣコントローラ。
【請求項１３】
前記第１回路は前記第２回路における前記第１カウンタのカウントアップに応答して前記一のスイッチ素子を強制的にターンオンする、請求項１１記載のＰＦＣコントローラ。
【請求項１４】
第２回路は更に、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタと、前記第１カウンタの計数値と前記第２レジスタの保持値との一致タイミングを検出する第１検出回路と、前記第２カウンタの計数値と前記第１レジスタの保持値との一致タイミングを検出する第２検出回路とを有し、
前記第２カウンタは前記第１検出回路による検出タイミング毎に初期値から前記クロックを計数し、
前記第２回路は前記第１検出回路による一致タイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる、請求項９記載のスイッチングレギュレータ。
【請求項１５】
インダクタとダイオードとの直列回路が２個並列され、夫々のインダクタとダイオードとの接続ノードに接続されたスイッチ素子を２個有し、２個のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して出力端子に出力するスイッチングレギュレータであって、
前記第２回路は、前記第１カウンタ及び前記第１レジスタを１組備えると共に、前記第２カウンタ、第２レジスタ第１検出回路及び第２検出回路を１組備える、請求項１４記載のスイッチングレギュレータ。
【請求項１６】
インダクタとダイオードとの直列回路が４個並列され、夫々のインダクタとダイオードとの接続ノードに接続されたスイッチ素子を４個有し、４個のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して出力端子に出力するスイッチングレギュレータであって、
前記一のスイッチ素子は１個のスイッチ素子であり、前記他のスイッチ素子は３個のスイッチ素子であり、
前記第２回路は、前記第１カウンタと前記第１レジスタを１組備えると共に、前記第２カウンタ、第２レジスタ第１検出回路及び第２検出回路を３組備え、夫々の前記第２カウンタは、前記一のスイッチ制御信号に対して夫々異なる所定の位相差を持つ周期単位でクロック信号を計数する、請求項１４記載のスイッチングレギュレータ。
【請求項１７】
交流電源を受けて整流を行う整流回路と、前記整流回路の出力を受ける入力端子と、出力端子と、前記入力端子と前記出力端子との間に複数並列接続されたインダクタとダイオードとの直列回路と、夫々のインダクタとダイオードとの接続ノードに接続された複数のスイッチ素子と、前記夫々のスイッチ素子を異なる位相でスイッチ制御することにより前記入力端子の電圧を昇圧して前記出力端子に出力させるコントローラとを有し、
前記コントローラは、前記第１のスイッチ素子のための第１のスイッチ制御信号を生成する第１回路と、前記複数の内の他のスイッチ素子のために前記第１回路で生成されたスイッチ制御信号に対して位相をずらした他のスイッチ制御信号を生成する第２回路と、を有し、
第２回路は、前記第１のスイッチ制御信号の周期単位でクロック信号を計数する第１カウンタと、前記一のスイッチ制御信号の第１レベル状態の期間に対応する前記第１カウンタの計数値を保持する第１レジスタと、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタと、前記第１カウンタの計数値と第２レジスタの保持値との一致タイミングを検出する第１検出回路と、第１検出回路による検出タイミング毎に初期値から前記クロック信号を計数する第２カウンタと、第２カウンタの計数値と第１レジスタの保持値との一致タイミングを検出する第２検出回路と、を有し、第１検出回路による一致タイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる、電源回路。
【請求項１８】
前記第１回路は、前記昇圧電圧の状態に応じて前記一のスイッチ素子のオン期間とターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項１７記載の電源回路。
【請求項１９】
前記第１回路は、前記昇圧電圧が目的レベルに近づくほど一のスイッチ素子のオン期間を短縮し、前記一のスイッチ素子に対応するインダクタにおけるゼロ電流の検出に応答して前記一のスイッチ素子のターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する、請求項１８記載の電源回路。
【請求項２０】
前記第２回路は、前記他のスイッチ素子に対応するインダクタにおけるゼロ電流の検出を条件に加えて、前記他のスイッチ素子をターンオン制御する、請求項１９記載のＰＦＣコントローラ。
【請求項２１】
前記第１回路は前記第２回路における前記第１カウンタのカウントアップに応答して前記一のスイッチ素子を強制的にターンオンする、請求項１９記載のＰＦＣコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタリーブ方式のスイッチングレギュレータ（昇圧コンバータ）に適用されるＰＦＣ（Power Factor Correction）コントローラに関し、スイッチングレギュレータ及び電源回路に適用して有効な技術に関する。
【背景技術】
【０００２】
昇圧コンバータのようなスイッチングレギュレータはインダクタとダイオードの直列ノードにスイッチ素子を接続した昇圧チョッパー回路を有し、スイッチ素子のオン状態において整流回路から供給される電流によってインダクタにエネルギーを蓄積し、スイッチ素子のオフ状態においてインダクタに蓄積されたエネルギーによってダイオードを介して平滑容量を充電する。この動作サイクルを繰り返すことによって昇圧動作が行われる。このとき、ＰＦＣコントローラは例えば平滑容量に得られる電圧の分圧電圧と整流回路により整流されたＡＣ入力電圧の量との相関値を内部発振回路で形成される三角波と比較することによってスイッチ素子のオン・デューティを制御し、昇圧電圧を一定に保つと共に、ＡＣ入力電流を正弦波に近づける制御を行う。【０００３】
特許文献１及び２には複数の昇圧チョッパー回路を備え、夫々の昇圧チョッパー回路のスイッチ素子を位相をづらしてスイッチ制御する、インタリーブ方式のスイッチングレギュレータ技術について記載される。特許文献１では位相をずらすタイミング生成に相補的に充放電動作される容量素子のペアを用いている。特許文献２では位相をずらすタイミング生成に三角波信号とそれに対する閾値を利用する。【０００４】
【特許文献１】特開平１０−１４６０４９号公報
【特許文献２】特開２００１−１７８１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら特許文献１の技術は複雑で回路規模も大きく、動作精度が容量素子のプロセスばらつきの影響を受け易い。特許文献２の技術も複雑で回路規模が大きく、その上、スイッチ素子のオン・デューティの制御はできるがスイッチ素子のオン・オフ動作周波数を変化させる制御には適用することができない。【０００６】
本発明の目的は、回路規模が小さく且つ動作精度がプロセスばらつきの影響を大きく受け難いＰＦＣコントローラ、並びに当該ＰＦＣコントローラを用いたスイッチングレギュレータ及び電源回路を提供することにある。【０００７】
本発明の別の目的は、スイッチ素子のオン・オフ動作周波数を変化させる制御にも対応することができるＰＦＣコントローラ、並びに当該ＰＦＣコントローラを用いたスイッチングレギュレータ及び電源回路を提供することにある。【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。【００１０】
〔１〕《ＰＦＣコントローラ》
本発明に係るＰＦＣコントローラ（ＰＦＣ＿ＣＯＮＴ、ＰＦＣ＿ＣＯＮＴ＿２（ＰＦＣ＿ＣＯＮＴ＿１））は、入力端子（Ｎｉ）と出力端子（Ｖｏｕｔ）との間に複数並列配置された各々の昇圧チョッパー回路のスイッチ素子（Ｍ１、Ｍ２（Ｍ２、Ｍ３、Ｍ４））をスイッチ制御する半導体集積回路である。このＰＦＣコントローラは、一の前記昇圧チョッパー回路における一の前記スイッチ素子（Ｍ１）のための一のスイッチ制御信号（ＧＤ＿Ｍ）を生成する第１回路（ＣＯＮＴ１）と、他の前記昇圧チョッパー回路における他の前記スイッチ素子（Ｍ２（Ｍ２、Ｍ３、Ｍ４））のために前記一のスイッチ制御信号に対して位相をずらした他のスイッチ制御信号（ＧＤ＿Ｓ（ＧＤ＿Ｓ＿１〜ＧＤ＿Ｓ＿３）を生成する第２回路（ＣＯＮＴ２（ＣＯＮＴ２＿１））とを有する。前記第２回路は、前記一のスイッチ制御信号の周期単位でクロック信号を計数する第１カウンタ（ＣＯＵＮＴＭ）と、前記一のスイッチ制御信号に対して所定の位相差を持つ周期単位でクロック信号を計数する第２カウンタ（ＣＯＵＮＴＳ）と、前記一のスイッチ制御信号の第１レベル状態の期間に対応する前記第１カウンタの計数値を保持する第１レジスタ（ＲＥＧ１）とを有する。前記他のスイッチ制御信号は、前記第２カウンタによる計数開始で他のスイッチ素子をターンオンさせ、前記第２カウンタによる計数値が前記第１レジスタの保持値に一致するタイミングで前記他のスイッチ素子をターンオフさせる。【００１１】
前記入力端子と前記出力端子との間には昇圧チョッパー回路が複数並列され、並列された昇圧チョッパー回路のスイッチ素子を異なる位相でスイッチングするから、スイッチ素子１個当たりに流れる電流が小さくなり、各々の昇圧チョッパー回路に流れる電流ピークが小さくなり、スイッチ素子のスイッチ動作によって生ずる高調波成分を小さくすることができる。更にスイッチ素子1個当たりの定格電流も小さくて済むので、安価なスイッチ素子を採用することが可能になり、合成電流リップルは小さくなり入力フィルタ回路が小型化でき、コスト低減に寄与する。更に、前記一のスイッチ素子に対する前記他のスイッチ素子のオン動作タイミングの位相差と、前記他のスイッチ素子のオン・デューティの制御との双方に、カウンタによるクロック計数値を用いた制御を行うから、一のスイッチ制御信号のオン・デューティと周波数が可変であれば、それに応じて他のスイッチ制御信号についてもオン・デューティと周波数が可変になる。また、カウンタによるクロック計数値を用いた制御は回路構成を簡単化し、また、それらによる動作精度はプロセスばらつきによって大きく変動しないから高い信頼性を実現することができる。【００１２】
《デューティ・周波数の可変制御》
本発明の一つの具体的な形態として、前記第１回路は、前記出力端子に得られる昇圧電圧の状態に応じて前記一のスイッチ素子のオン期間とターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する。要するに、第１回路は、一のスイッチ制御信号のオン・デューティと周波数を可変に制御する。【００１３】
《臨界モード》
本発明の更に具体的な形態として、前記第１回路は、前記出力端子に得られる昇圧電圧が目的レベルに近づくほど一のスイッチ素子のオン期間を短縮し、前記一のスイッチ素子に対応する昇圧チョッパー回路におけるインダクタのゼロ電流の検出に応答して前記一のスイッチ素子のターンオンタイミングを決定するように前記一のスイッチ制御信号を生成する。所謂臨界モードで一のスイッチ素子をスイッチ動作させることができ、当該スイッチ素子のスイッチ制御信号に対するオン・デューティと周波数の可変制御を行うことができる。【００１４】
《他のスイッチ素子側における臨界モードの保証》
本発明の更に具体的な形態として、前記第２回路は、前記他のスイッチ素子に対応する昇圧チョッパー回路におけるインダクタのゼロ電流の検出を条件に加えて前記他のスイッチ素子のターンオン制御を行う。この条件を加えない場合には、他のスイッチ素子側のインダクタに流れる電流がゼロになっていなくても当該他のスイッチ素子はオン動作される。そうすると、他のスイッチ素子側の動作は臨界モードの動作から逸脱することになり、インダクタに蓄積されたエネルギーによる電流の全てが昇圧動作に用いられずに一部の電流がスイッチ素子を介して無駄に放電されてしまい、昇圧効率が低下される。【００１５】
《リスタート》
本発明の更に具体的な形態として、前記第１回路は前記第２回路における前記第１カウンタのカウントアップに応答して前記一のスイッチ素子を強制的にターンオンする。上記臨界モードによる昇圧動作を開始するとき、内部ノードがフローティングのような不定レベルになっていてインダクタの電流が容易にゼロにならない場合であっても、前記一のスイッチ素子のスイッチ動作を起動することができない事態の発生を抑制することができる。【００１６】
《第２回路の構成》
本発明の別の具体的な形態として、第２回路は前記第１カウンタ、第２カウンタ及び第１レジスタの他に更に、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタ（ＲＥＧ２）と、前記第１カウンタの計数値と前記第２レジスタの保持値との一致タイミングを検出する第１検出回路（ＤＴＣ１）と、前記第２カウンタの計数値と前記第１レジスタの保持値との一致タイミングを検出する第２検出回路（ＤＴＣ２）とを有する。前記第２カウンタは前記第１検出回路による検出タイミング毎に初期値から前記クロック信号を計数する。前記第２回路は前記第１検出回路による一致するタイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる。【００１７】
本発明の更に別の具体的な形態として、並列された２個の昇圧チョッパー回路のスイッチ制御に用いられるＰＦＣコントローラの場合、前記第２回路は前記第１カウンタと前記第１レジスタを１組備えると共に前記第２カウンタを１組備える。【００１８】
本発明の更に別の具体的な形態として、並列された４個の昇圧チョッパー回路のスイッチ制御に用いられる場合、前記一のスイッチ素子は１個のスイッチ素子（Ｍ１）であり、前記他のスイッチ素子は３個のスイッチ素子（Ｍ２、Ｍ３、Ｍ４）である。前記第２回路は、前記第１カウンタと前記第１レジスタを１組備えると共に第２カウンタを３組備え、夫々の前記第２カウンタは、前記一のスイッチ制御信号に対して夫々異なる所定の位相差を持つ周期単位でクロック信号を計数し、第２カウンタによる計数開始で対応する他のスイッチ素子をターンオンさせ、第２カウンタによる計数値が第１レジスタの保持値に一致するタイミングで対応する他のスイッチ素子をターンオフさせる。【００１９】
〔２〕《スイッチングレギュレータ》
本発明に係るスイッチングレギュレータは、整流回路の出力を受ける入力端子と出力端子との間に、インダクタとダイオードとの直列回路が複数並列され、夫々のインダクタとダイオードとの接続ノードに接続された複数のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して前記出力端子に出力し、前記複数のスイッチ素子のスイッチング制御を行うＰＦＣコントローラを有する。前記ＰＦＣコントローラには上記同様のＰＦＣコントローラを採用する。これによれば、上記同様に、スイッチ素子のスイッチ動作によって生ずる高調波成分を小さくすることができる。合成された電流リップルは小さくなり入力フィルタ回路も小型化できる。また、コスト低減に寄与する。更に、一のスイッチ制御信号のオン・デューティと周波数が可変であれば、それに応じて他のスイッチ制御信号についてもオン・デューティと周波数が可変になる。その上、回路構成が簡単であり、動作に高い信頼性を実現することができる。【００２０】
ＰＦＣコントローラにおける第２回路には、前記第１カウンタ、第１カウンタ及び第１レジスタの他に更に、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタと、前記第１カウンタの計数値と前記第２レジスタの保持値との一致タイミングを検出する第１検出回路と、前記第２カウンタの計数値と前記第１レジスタの保持値との一致タイミングを検出する第２検出回路とを用いる。前記第２カウンタは前記第１検出回路による検出タイミング毎に初期値から前記クロックを計数する。前記第２回路は前記第１検出回路による一致タイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる。【００２１】
例えば、インダクタとダイオードとの直列回路が２個並列され、夫々のインダクタとダイオードとの接続ノードに接続されたスイッチ素子を２個有し、２個のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して出力端子に出力するスイッチングレギュレータの場合、前記第２回路は、前記第１カウンタ及び前記第１レジスタを１組備えると共に、前記第２カウンタ、第２レジスタ第１検出回路及び第２検出回路を１組備える。【００２２】
また、インダクタとダイオードとの直列回路が４個並列され、夫々のインダクタとダイオードとの接続ノードに接続されたスイッチ素子を４個有し、４個のスイッチ素子を異なる位相で駆動することにより前記入力端子の電圧を昇圧して出力端子に出力するスイッチングレギュレータの場合、前記一のスイッチ素子は１個のスイッチ素子であり、前記他のスイッチ素子は３個のスイッチ素子であり、前記第２回路は、前記第１カウンタと前記第１レジスタを１組備えると共に、前記第２カウンタ、第２レジスタ第１検出回路及び第２検出回路を３組備え、夫々の前記第２カウンタは、前記一のスイッチ制御信号に対して夫々異なる所定の位相差を持つ周期単位でクロック信号を計数する。【００２３】
〔３〕《電源回路》
本発明に係る電源回路は、交流電源を受けて整流を行う整流回路と、前記整流回路の出力を受ける入力端子と、出力端子と、前記入力端子と前記出力端子との間に複数並列接続されたインダクタとダイオードとの直列回路と、夫々のインダクタとダイオードとの接続ノードに接続された複数のスイッチ素子と、前記夫々のスイッチ素子を異なる位相でスイッチ制御することにより前記入力端子の電圧を昇圧して前記出力端子に出力させるコントローラとを有する。前記コントローラは、前記第１のスイッチ素子のための第１のスイッチ制御信号を生成する第１回路と、前記複数の内の他のスイッチ素子のために前記第１回路で生成されたスイッチ制御信号に対して位相をずらした他のスイッチ制御信号を生成する第２回路と、を有する。第２回路は、前記第１のスイッチ制御信号の周期単位でクロック信号を計数する第１カウンタと、前記一のスイッチ制御信号の第１レベル状態の期間に対応する前記第１カウンタの計数値を保持する第１レジスタと、前記一のスイッチ制御信号に対して所定の位相差に応ずる前記第１カウンタの計数動作による値を保持する第２レジスタと、前記第１カウンタの計数値と第２レジスタの保持値との一致タイミングを検出する第１検出回路と、第１検出回路による検出タイミング毎に初期値から前記クロックを計数する第２カウンタと、第２カウンタの計数値と第１レジスタの保持値との一致タイミングを検出する第２検出回路と、を有し、第１検出回路による一致タイミングで他のスイッチ素子をターンオンさせ、第２検出回路による一致タイミングで他のスイッチ素子をターンオフさせる。これによれば、上記同様に、スイッチ素子のスイッチ動作によって生ずる高調波成分を小さくすることができる。また、コスト低減に寄与する。更に、一のスイッチ制御信号のオン・デューティと周波数が可変であれば、それに応じて他のスイッチ制御信号についてもオン・デューティと周波数が可変になる。その上、回路構成が簡単であり、動作に高い信頼性を実現することができる。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２５】
すなわち、回路規模が小さく且つ動作精度がプロセスばらつきの影響を大きく受け難いＰＦＣコントローラ、並びに当該ＰＦＣコントローラを用いたスイッチングレギュレータ及び電源回路を得ることができる。【００２６】
また、スイッチ素子のオン・オフ動作周波数を変化させる制御にも対応することができるＰＦＣコントローラ、並びに当該ＰＦＣコントローラを用いたスイッチングレギュレータ及び電源回路を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は本発明に係る電源回路の一例を示す回路図である。
【図２】図２は図１の電源回路に採用したＰＦＣコントローラの概略を例示する回路図である。
【図３】図３は図２のＰＦＣコントローラに採用したスレーブロジックのブロック図である。
【図４】図４は図２のＰＦＣコントローラによる動作波形を示す波形図である。
【図５】図５はマスタ周期カウンタに対するマスタオン時間レジスタＲＥＧ１及びマスタ半周期レジスタＲＥＧ２の接続形態を具体的に例示する論理回路図である。
【図６】図６は図５の動作タイミングを示すタイミングチャートである。
【図７】図７は４個のチョッパー回路を並列したスイッチングレギュレータを採用した別の電源回路の回路図である。
【図８】図８は図７のスイッチングレギュレータのＰＦＣコントローラに採用するスレーブロジックのブロック図である。
【図９】図９は連続モードで動作される電源回路を例示する回路図である。
【図１０】図１０は図９の電源回路に採用するＰＦＣコントローラの概略を示す回路図である。
【符号の説明】
【００２８】
１  電源回路
ＲＥＣＴ  全波整流回路
ＳＷＲＧ、ＳＷＲＧ＿１、ＳＷＲＧ＿２  スイッチングレギュレータ
ＡＣ  交流電源
Ｎｉｎ  スイッチングレギュレータＳＷＲＧの入力端子
Ｖｏｕｔ  スイッチングレギュレータＳＷＲＧの出力端子
Ｌ１、Ｌ２  インダクタ
Ｄ１、Ｄ２  ダイオード
ＧＮＤ  グランド
Ｍ１、Ｍ２  スイッチＭＯＳトランジスタ
Ｃｏｕｔ  平滑容量
ＰＦＣ＿ＣＯＮＴ、ＰＦＤ＿ＣＯＮＴ＿１、ＰＦＣ＿ＣＯＮＴ＿２  ＰＦＣコントローラ
ＧＤ＿Ｍ、ＧＤ＿Ｓ、ＧＤ＿Ｓ＿１〜ＧＤ＿Ｓ＿３  スイッチ制御信号
Ｒｆ１，Ｒｆ２  帰還抵抗
Ｔｒ１、Ｔｒ２  トランス
ＺＣＤＣ１  コンパレータ
ＺＣＤＭ  誘導電圧
Ｖｚｃｄ  リファレンス電圧
ＺＣＤＯＵＴ１  検出信号
ＦＦ１〜ＦＦ６  フリップフロップ
Ｖｆｂ  帰還電圧
ＥＲＡＭＰ  エラーアンプ
ＣＯＮＴ１、ＣＯＮＴ１＿１  第１回路
ＣＯＮＴ２、ＣＯＮＴ２＿１  第２回路
ＳＬＯＧ  スレーブロジック
ＳＬＯＧ＿１〜ＳＬＯＧ＿３  ロジック
ＣＯＵＮＴＭ  第１カウンタ（マスタ周期カウンタ）
ＣＯＵＮＴＳ  第２カウンタ（スレーブオン時間カウンタ）
ＲＥＧ１  第１レジスタ（マスタオン時間レジスタ）
ＲＥＧ２  第２レジスタ（マスタ半周期レジスタ）
ＤＴＣ１  第１検出回路
ＤＴＣ２  第２検出回路
ＣＬＫ  カウントクロック信号
ＤＥＬ  遅延回路
ＩＮＶ  インバータ
【発明を実施するための最良の形態】
【００２９】
図１には本発明に係る電源回路の一例が示される。同図に示される電源回路はＰＦＣコントロールによる昇圧コンバータである。電源回路１は商用電源のような交流電源ＡＣに接続される全波整流回路ＲＥＣＴとスイッチングレギュレータＳＷＲＧを有する。全波整流回路ＲＥＣＴは４個のダイオードを用いたブリッジ回路によって構成される。全波整流回路ＲＥＣＴにおいて交流電源ＡＣをアノードに受ける２個のダイオードのコモン・カソードはスイッチングレギュレータＳＷＲＧの入力端子Ｎｉｎに接続される。全波整流回路ＲＥＣＴにおいて交流電源ＡＣをカソードに受ける２個のダイオードのコモン・アノードはスイッチングレギュレータＳＷＲＧのグランドＧＮＤとされる。【００３０】
スイッチングレギュレータＳＷＲＧは、入力端子Ｎｉｎと出力端子Ｖｏｕｔの間に並列配置されたマスタ昇圧チョッパー回路とスレーブ昇圧チョッパー回路を有する。マスタ昇圧チョッパー回路は、入力端子Ｎｉｎと出力端子Ｖｏｕｔの間に配置されたインダクタＬ１とダイオードＤ１の直列回路を有し、その直列接続ノードとグランドＧＮＤの間にｎチャンネル型ＭＯＳトランジスタＭ１が配置されて構成される。スレーブ昇圧チョッパー回路は、入力端子Ｎｉｎと出力端子Ｖｏｕｔの間に配置されたインダクタＬ２とダイオードＤ２の直列回路を有し、その直列接続ノードとグランドＧＮＤの間にｎチャンネル型ＭＯＳトランジスタＭ２が配置されて構成される。出力端子ＶｏｕｔとグランドＧＮＤの間には平滑容量Ｃｏｕｔが設けられ、前記ＭＯＳトランジスタＭ１，Ｍ２はＰＦＣコントローラＰＦＣ＿ＣＯＮＴから出力されるスイッチ制御信号ＧＤ＿Ｍ，ＧＤ＿Ｓによりスイッチ制御される。前記ＭＯＳトランジスタＭ１（Ｍ２）のオン状態において全波整流回路ＲＥＣＴから供給される電流によってインダクタＬ１（Ｌ２）はエネルギーを蓄積し、ＭＯＳトランジスタＭ１（Ｍ２）のオフ状態においてインダクタＬ１（Ｌ２）に蓄積されたエネルギーによりダイオードＤ１（Ｄ２）を介して流れる電流ＩＬ１（ＩＬ２）によって平滑容量Ｃｏｕｔが充電される。この動作サイクルを繰り返すことによって昇圧動作が行われ、出力端子Ｖｏｕｔに平滑化された出力電圧を得る。このとき、ＰＦＣコントローラＰＦＣ＿ＣＯＮＴは、帰還抵抗Ｒｆ１，Ｒｆ２による分圧電圧（帰還電圧）によって出力端子Ｖｏｕｔの電圧をモニタすると共に、インダクタＬ１を一次コイルとするトランスＴｒ１の２次コイルを介してインダクタＬ１に流れる電流の有無を検出し、同様にインダクタＬ２を一次コイルとするトランスＴｒ２の２次コイルを介してインダクタＬ２に流れる電流の有無を検出する。それらの入力等に基づいてＰＦＣコントローラＰＦＣ＿ＣＯＮＴは、臨界モードでＭＯＳトランジスタＭ１のオン・デューティを制御するスイッチ制御信号ＧＤ−Ｍを生成すると共に、スイッチ制御信号ＧＤ＿Ｍに対して位相をずらしたスイッチ制御信号ＧＤ＿Ｓを生成することによって、昇圧電圧を一定に保ち、ＡＣ入力電流を正弦波に近づける制御を行う。特に、ＰＦＣコントローラＰＦＣ＿ＣＯＮＴは、スイッチ制御信号ＧＤ＿Ｍに対して位相差を持ったスイッチ制御信号ＧＤ＿Ｓの生成にカウンタ及びレジスタを主としたディジタルロジック回路を用いる。【００３１】
図２にはＰＦＣコントローラＰＦＣ＿ＣＯＮＴの概略が例示される。ＰＦＣコントローラＰＦＣ＿ＣＯＮＴはマスタ昇圧チョッパー回路のスイッチ制御信号ＧＤ−Ｍを生成する第１回路ＣＯＮＴ１と、スイッチ制御信号ＧＤ−Ｍに対して位相をずらしたスレーブ昇圧チョッパー回路のためのスイッチ制御信号ＧＤ−Ｓを生成する第２回路ＣＯＮＴ２に大別される。【００３２】
第１回路ＣＯＮＴ１はトランスＴｒ１の２次コイルを介してインダクタＬ１に流れる電流の有無を検出するコンパレータＺＣＤＣ１を有する。コンパレータＺＣＤＣ１はトランスＴｒ１の２次コイルで生成される誘導電圧ＺＣＤＭを受け、これがリファレンス電圧Ｖｚｃｄよりも低くなったとき、ハイレベルの検出信号ＺＣＤＯＵＴ１を出力する。コンパレータＺＣＤＣ１のハイレベル出力ＺＣＤＯＵＴ１は論理和ゲートＯＲ１を介してフリップフロップＦＦ１をセットする。フリップフロップＦＦ１の出力Ｑはスイッチ制御信号ＧＤ＿ＭとしてバッファＢＵＦ１を介して出力端子ＯＵＴＭから出力される。フリップフロップＦＦ１がセットされることにより、ハイレベルのスイッチ制御信号ＧＤ＿Ｍで前記ＭＯＳトランジスタＭ１がオン状態にされ、その間、ＭＯＳトランジスタＭ１を介してインダクタＬ１に電流が流れ、インダクタＬ１にエネルギーを蓄積する。このとき、セット状態のフリップフロップＦＦ１のハイレベル出力ＱはフリップフロップＦＦ２をリセットする。リセット状態のフリップフロップＦＦ２はｎチャンネル型ディスチャージＭＯＳトランジスタＱ３をカットオフする。【００３３】
前記ディスチャージＭＯＳトランジスタＱ３には定電流源ＣＩが直列され、その直列ノードＲＡＭＰに外付けした容量素子Ｃｒａｍｐによって、リニアに増加するランプ電圧を形成するようになっている。ランプ電圧は端子ＦＢから入力される前記帰還電圧Ｖｆｂを増幅するエラーアンプＥＲＡＭＰの出力とコンパレータＥＲＣＭＰで比較される。エラーアンプＥＲＡＭＰの出力は参照電圧ＶＦＢに対して帰還電圧Ｖｆｂが大きくなるほど小さくされる。漸増するランプ電圧がエラーアンプＥＲＡＭＰの出力電圧を超えることによってフリップフロップＦＦ２がセットされ、フリップフロップＦＦ１がリセットされる。フリップフロップＦＦ２がセットされることによりＭＯＳトランジスタＱ３がオン状態にされ、ランプ電圧はグランド電圧ＧＮＤにディスチャージされる。フリップフロップＦＦ１がリセットされるとスイッチ制御信号ＧＤ＿Ｍがローレベルに反転されてＭＯＳトランジスタＭ１がカットオフされる。ＭＯＳトランジスタＭ１がカットオフされると、ＭＯＳトランジスタＭ１のオン期間にインダクタＬ１に蓄積されたエネルギーに応じた電流ＩＬ１がダイオードＤ１に流れて平滑容量Ｃｏｕｔを充電する。この電流がゼロになったときコンパレータＺＣＤＣ１の出力がハイレベルになって再びスイッチ制御信号ＧＤ＿ＭによりＭＯＳトランジスタＭ１がターンオンされて、上記サイクルが繰り返される。この第１回路ＣＯＮＴ１は、出力端子Ｖｏｕｔの昇圧電圧が目的レベルに近づくほどＭＯＳトランジスタＭ１のオン期間を短縮し、インダクタＬ１におけるゼロ電流の検出に応答してＭＯＳトランジスタＭ１のターンオンタイミングを決定するようにして、スイッチ制御信号ＧＤ＿Ｍのオン・デューティと周波数が制御される。【００３４】
前記第２回路ＣＯＮＴ２はカウンタ及びレジスタなどを備えたスレーブロジックＳＬＯＧ、カウンタのカウントクロック信号ＣＬＫを生成するクロックパルスジェネレータＣＰＧ、及びコンパレータＺＣＤＣ２を備える。コンパレータＺＣＤＣ２はトランスＴｒ２の２次コイルで生成される誘導電圧ＺＣＤSを受け、これがリファレンス電圧Ｖｚｃｄよりも低くなったとき、ハイレベルの検出信号ＺＣＤＯＵＴ２を出力する。【００３５】
図３にはスレーブロジックＳＬＯＧのブロック図が例示される。スレーブロジックＳＬＯＧは、第１カウンタ（マスタ周期カウンタ）ＣＯＵＮＴＭ、第２カウンタ（スレーブオン時間カウンタ）ＣＯＵＮＴＳ、第１レジスタ（マスタオン時間レジスタ）ＲＥＧ１、第２レジスタ（マスタ半周期レジスタ）ＲＥＧ２、第１検出回路ＤＴＣ１、第２検出回路ＤＴＣ２、フリップフロップＦＦ３〜ＦＦ５及び論理積ゲートＡＮＤ１を有する。マスタ周期カウンタＣＯＵＮＴＭはカウントクロック信号ＣＬＫを計数し、計数値はマスタスイッチ制御信号ＧＤ＿Ｍの周期単位でリセットされる。すなわち、マスタ周期カウンタＣＯＵＮＴＭはマスタスイッチ制御信号ＧＤ＿Ｍの周期単位でカウントクロック信号ＣＬＫを計数する。特に制限されないが、前記カウントクロック信号ＣＬＫは１５ＭＨｚ、マスタスイッチ制御信号ＧＤ＿Ｍは２００〜４０ＫＨｚとされる。前記マスタオン時間レジスタＲＥＧ１はマスタスイッチ制御信号ＧＤ＿Ｍのハイレベルからローレベルへの変化タイミングに同期して前記マスタ周期カウンタＣＯＵＮＴＭの計数値を保持する。すなわち、マスタオン時間レジスタＲＥＧ１はマスタスイッチ制御信号ＧＤ＿Ｍのハイレベル期間（ＭＯＳトランジスタＭ１のオン動作期間）に対応する前記マスタ周期カウンタＣＯＵＮＴＭの計数値を保持する。マスタ半周期レジスタＲＥＧ２はマスタスイッチ制御信号ＧＤ＿Ｍの半周期に応ずる前記マスタ周期カウンタＣＯＵＮＴＭの計数値を保持する。例えばマスタ半周期レジスタＲＥＧ２は前記マスタ周期カウンタＣＯＵＮＴＭの計数値を１ビット下位側にシフトした値を保持すればよい。第１検出回路ＤＴＣ１は前記マスタ周期カウンタＣＯＵＮＴＭの計数値と前記マスタ半周期レジスタＲＥＧ２の保持値との一致タイミングを検出することによってフリップフロップＦＦ３をセット状態とし、それによって更にフリップフロップＦＦ４をセット状態とすることにより、論理積ゲートＡＮＤ１とバッファＢＵＦ２を介してスイッチ制御信号ＧＤ＿Ｓをターンオンさせる。フリップフロップＦＦ４のセット状態によってフリップフロップＦＦ３はリセットされる。スレーブオン時間カウンタＣＯＵＮＴＳは第１検出回路ＤＴＣ１による検出タイミング毎（フリップフロップＦＦ４のセット毎）に初期値からカウントクロック信号ＣＬＫを計数することにより、マスタスイッチ制御信号ＧＤ＿Ｍと半周期の位相差を持つ周期単位で前記カウントクロック信号ＣＬＫを計数する。第２検出回路ＤＴＣ２は前記スレーブオン時間カウンタＣＯＵＮＴＳの計数値と前記マスタオン時間レジスタＲＥＧ１の保持値との一致タイミングを検出することにより、フリップフロップＦＦ４をリセットしてスイッチ制御信号ＧＤ＿Ｓをターンオフさせる。これによりスレーブロジック回路ＳＬＯＧは、オン・デューティと周波数が制御されたマスタスイッチ制御信号ＧＤ＿Ｍに対して半周期の位相差をもった同じ波形のスレーブスイッチ制御信号ＧＤ＿Ｓを生成することができる。【００３６】
図３において遅延回路ＤＥＬは、スイッチ制御信号ＧＤ＿Ｍの立ち上がり変化に同期してマスタ周期カウンタＣＯＵＮＴＭの計数値をマスタ半周期レジスタＲＥＧ２にセットした後にマスタ周期カウンタＣＯＵＮＴＭがリセットされることを保障するための論理要素をシンボル化したものである。インバータＩＮＶはスイッチ制御信号ＧＤ＿Ｍの立ち下がり変化に同期してマスタ周期カウンタＣＯＵＮＴＭの計数値をマスタオン時間レジスタＲＥＧ１にセットすることを示すための論理要素をシンボル化したものである。【００３７】
上述のようにして形成されるスイッチ制御信号ＧＤ＿Ｓは図４に示されるようにＧＤ＿Ｍに対して１／２周期遅延される。これに応じてインダクタＬ２に流れる電流ピークとインダクタＬ１に流れる電流ピークも位相がずれて小さくされる。したがって、整流回路ＲＥＣＴに流れる電流の変化率が小さくなり、それによって交流電源ＡＣに与える高調波成分を低減することができる。カウンタＣＯＵＮＴＭ，ＣＯＵＮＴＳによるクロック計数値を用いた制御は回路構成を簡単化し、また、それらによる動作精度はプロセスばらつきによって大きく変動しないから高い信頼性を実現することができる。【００３８】
図３の構成ではフリップフロップＦＦ４の出力がそのままスイッチ制御信号ＧＤ＿Ｓとされず、フリップフロップＦＦ５の出力との論理積をスイッチ制御信号ＧＤ＿Ｓとする。フリップフロップＦＦ５のセット端子Ｓにはゼロ電流検出比較信号ＺＣＤＯＵＴ２が供給され、スレーブ側のインダクタＬ２におけるゼロ電流の検出を条件に加えて前記スイッチ制御信号ＧＤ＿Ｓがターンオン制御される。フリップフロップＦＦ５はフリップフロップＦＦ４と一緒にリセットされればよい。ゼロ電流検出比較信号ＺＣＤＯＵＴ２によるスイッチ制御条件を加えない場合には、インダクタＬ２に流れる電流がゼロになっていなくても対応するスイッチＭＯＳトランジスタＭ２はオン動作される場合がある。そうすると、当該スイッチＭＯＳトランジスタＭ２の動作は臨界モードの動作から逸脱することになり、その前にインダクタＬ２に蓄積されたエネルギーによる電流の全てが昇圧動作に用いられずに一部の電流がスイッチ素子Ｍ２の寄生容量を介してグランドＧＮＤに無駄に放電されてしまい、昇圧効率が低下されることになる。要するに、ゼロ電流検出比較信号ＺＣＤＯＵＴ２によるスイッチ制御条件を加えることによって臨界モードによる動作を保障し、高効率で高調波電流を抑制した昇圧動作を実現することができる。【００３９】
前記マスタ周期カウンタＣＯＵＮＴＭの最上位ビットはリスタート信号ＲＳＴＲとして図２の論理和ゲートＯＲ１に供給され、マスタ周期カウンタＣＯＵＮＴＭのカウントアップに応答してマスタスイッチ制御信号ＧＤ＿Ｍを強制的にターンオンする。上記臨界モードによる昇圧動作を開始するとき、内部ノードがフローティングのような不定レベルになっていてインダクタの電流が容易にゼロにならない場合であっても、前記ＭＯＳトランジスタＭ１のスイッチ動作を起動することができない事態の発生を抑制することができる。【００４０】
図５にはマスタ周期カウンタＣＯＵＮＴＭに対するマスタオン時間レジスタＲＥＧ１及びマスタ半周期レジスタＲＥＧ２の接続形態が具体的に例示される。図６には図５の動作タイミングが示される。図３の遅延回路ＤＥＬは1ショットパルス発生回路ＳＨＴＧ、インバータＩＶ１、及びラッチ回路ＬＡＴｄ１とＬＡＴｄ２によって構成される。ラッチ回路ＬＡＴｄ１とＬＡＴｄ２はクロック端子ＣＫの立ち上がりエッジに同期して端子Ｄの入力をラッチするエッジトリガラッチ回路とされる。マスタ周期カウンタＣＯＵＮＴＭはＱ０〜Ｑ１１の１２ビットのバイナリカウンタで構成され、カウントクロック信号ＣＬＫの立ち上がり同期でハイレベルにされるリセット信号ＣＢ＿ＲＥＳＥＴにより初期化され、カウントクロック信号ＣＬＫの次の立ち上がりに同期して計数動作を開始する。マスタ半周期レジスタＲＥＧ２はＱ１〜Ｑ１１の１１ビットに対応する１１個のエッジトリガラッチ回路LＡＴ２によって構成される。ラッチ回路ＬＡＴ２はクロック端子ＣＫの立ち上がりエッジに同期して端子Ｄの入力をラッチする。ラッチ回路LＡＴ２は、マスタスイッチ制御信号ＧＤ＿Ｍの周期毎にラッチ回路ＬＡＴｄ１から出力されるラッチパルスＨＦ＿ＬＴをクロック入力端子ＣＫに入力し、マスタスイッチ制御信号ＧＤ＿Ｍの周期毎にその１周期に応ずるカウンタＣＯＵＮＴＭの出力Ｑ１〜Ｑ１１の値（半周期の計数値）を保持する。図３のインバータＩＮＶはインバータＩＶ１及びラッチ回路ＬＡＴｈによって構成される。ラッチ回路ＬＡＴｈはクロック端子ＣＫの立ち上がりエッジに同期して端子Ｄの入力をラッチするエッジトリガラッチ回路とされる。マスタオン時間レジスタＲＥＧ１はＱ０〜Ｑ１１の１２ビットに対応する１２個のエッジトリガラッチ回路LＡＴ１によって構成される。ラッチ回路ＬＡＴ１はクロック端子ＣＫの立ち上がりエッジに同期して端子Ｄの入力をラッチするエッジトリガラッチ回路とされる。ラッチ回路LＡＴ１は、ラッチ回路ＬＡＴｈの反転出力端子／Ｑをクロック入力端子ＣＫに受けることにより、マスタスイッチ制御信号ＧＤ＿Ｍの立ち下がりに同期するＱ−Ｍの立ち下がり同期でカウンタＣＯＵＮＴＭの計数値（オン期間の計数値）を保持する。尚、ＵＶＬはスレーブロジック回路ＳＬＯＧの全体的なリセット端子である。【００４１】
図７には別のスイッチングレギュレータＳＷＲＧ＿１が例示される。図１との相違点は入力端子Ｎｉｎと出力端子Ｖｏｕｔの間に１個のマスタ昇圧チョッパー回路と３個のスレーブ昇圧チョッパー回路を並列配置したことである。Ｌ１〜Ｌ４はインダクタ、Ｄ１〜Ｄ４はダイオード、Ｔｒ１〜Ｔｒ４はトランス、Ｍ１〜Ｍ４はスイッチＭＯＳトランジスタ、ＧＤ＿Ｓ＿１〜ＧＤ＿Ｓ＿３はスイッチＭＯＳトランジスタＭ２〜Ｍ４のスイッチ制御信号、ＰＦＣ＿ＣＯＮＴ＿１はＰＦＣコントローラである。ＰＦＣコントローラＰＦＣ＿ＣＯＮＴ＿１は図２と同じ第1回路ＣＯＮＴ１を備える。第２回路ＣＯＮＴ２は特に図示はしないが図２のスレーブロジックＳＬＯＧの構成が相違される。即ちスレーブロジックは図８に例示されるようにロジックＳＬＯＧ１〜ＳＬＯＧ３によって構成される。ロジックＳＬＯＧ＿１は図３と同一に構成される。ロジックＳＬＯＧ＿２は図３に対してマスタオン時間カウンタＲＥＧ１及びマスタ周期カウンタＣＯＵＮＴＭが省略され、マスタ半周期レジスタＲＥＧ２に代えてマスタ１／４周期レジスタＲＥＧ３が配置される。検出回路ＤＴＣ１はマスタ周期カウンタＣＯＵＮＴＭから計数値ＤＡＴ１をもらい、検出回路ＤＴＣ２はマスタオン時間レジスタＲＥＧ１からラッチデータＤＡＴ２をもらう。マスタ１／４周期レジスタＲＥＧ３はマスタ周期カウンタＣＯＵＮＴＭの出力ＤＡＴ４のうちから１／４周期の計数値（Ｑ２〜Ｑ１１）をもらう。これにより、ロジックＳＬＯＧ＿２はマスタスイッチ制御信号ＧＤ＿Ｍに対して位相が１／４周期遅延しそれと波形の同じスイッチ制御信号ＧＤ＿Ｓ＿２を出力することができる。ロジックＳＬＯＧ＿３は図３に対してマスタオン時間レジスタＲＥＧ１及びマスタ周期カウンタＣＯＵＮＴＭが省略され、マスタ半周期レジスタＲＥＧ２に代えてマスタ３／４周期レジスタＲＥＧ４と全加算器ＦＡＤＤが配置される。検出回路ＤＴＣ１はマスタ周期カウンタＣＯＵＮＴＭから計数値ＤＡＴ１をもらい、検出回路ＤＴＣ２はマスタオン時間レジスタＲＥＧ１からラッチデータＤＡＴ２をもらう。全加算器ＦＡＤＤはマスタ半周レジスタＲＥＧ２が保有する１／２周期の計数値データＤＡＴ３と、マスタ１／４周期レジスタＲＥＧ３が保有する１／４周期の計数値データＤＡＴ４とを入力した全加算する。加算結果は３／４周期の計数値になり、マスタ３／４周期レジスタＲＥＧ４に保持される。これにより、ロジックＳＬＯＧ＿３はマスタスイッチ制御信号ＧＤ＿Ｍに対して位相が３／４周期遅延しそれと波形の同じスイッチ制御信号ＧＤ＿Ｓ＿３を出力することができる。【００４２】
図７に代表されるように入力端子Ｎｉｎと出力端子Ｖｏｕｔの間に並列された昇圧チョッパー回路の数を増やせば、ＰＦＣコントローラの論理規模は増大するが、それに応じて各インダクタに流れる電流ピークは位相がずれて更に小さくなり、高調波電流の発生を更に抑制することができる。【００４３】
図９には連続モードで動作される電源回路の例が示される。ＰＦＣ＿ＣＯＮＴ＿２は連続モードに対応したＰＦＣコントローラである。連続モードに対応して抵抗Ｒａｃ，Ｒｃｓ及びダイオードＤ３，Ｄ４が外付けされる。【００４４】
図１０にはＰＦＣコントローラＰＦＣ＿ＣＯＮＴ＿２の一例が示される。第１回路ＣＯＮＴ１＿１は、交流電源ＡＣの入力電圧情報をダイオードＤ３，Ｄ４と抵抗Ｒａｃで電流情報ＩＡＣに変換したものと、帰還電圧Ｖｆｂに応じたエラーアンプＥＲＡＭＰの出力とを掛け算器ＭＵＬで掛け合わせる。掛け算器ＭＵＬの出力はカレントアンプＣＡＭＰの反転入力端子に接続され、この反転入力端子は抵抗Ｒｍｏを介して電流検出抵抗Ｒｃｓに結合する。これにより電流検出抵抗Ｒｃｓを介して抵抗Ｒｍｏに流れる電流ＩｍｏによってカレントアンプＣＡＭＰに帰還がかかる。即ち、抵抗Ｒｃｓの電圧波形が交流電源ＡＣの電圧と相似形になるようにカレントアンプＣＡＭＰの反転入力端子の電流が制御される。カレントアンプＣＡＭＰの出力電圧は発振回路ＷＡＶＧから出力されるランプ波形（ＷＲＡＭＰ）のランプ電圧ＶｒａｍｐとコンパレータＥＲＣＯＭＰにより比較され、スイッチ制御信号ＧＤ＿Ｍのオン・デューティが決定される。フリップフロップＦＦ６はランプ波形ＲＡＭＰの立ち下がりに応じて生成されるパルス波形（ＷＰＵＬＳ）の信号によってセットされ、これによってスイッチ制御信号ＧＤ＿Ｍはターンオンされる。連続モードではスイッチ制御信号ＧＤ＿Ｍの周波数は固定である。第２回路ＣＯＮＴ２＿１はスイッチ制御信号ＧＤ＿Ｍを受け、上記と同様にスイッチＭＯＳトランジスタＭ２のスイッチ制御信号ＧＤ＿Ｓを生成する。連続モードにおいては発振回路ＷＡＶＧを用いるから前記リスタート信号ＲＳＴＲを必要としない。【００４５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、チョッパー回路の並列数は２また４に限定されず８個以上であってもよい。また、ＰＦＣコントローラにおいてカウンタとレジスタを用いた具体的な構成は図５に限定されず適宜変更可能である。
【産業上の利用可能性】
【００４６】
本発明はスイッチングレギュレータ及び電源回路に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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