【手続補正書】
【提出日】平成16年8月20日(2004.8.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた主要回路領域と、
前記主要回路領域内に形成された、第１電極層、電極間絶縁膜、第２電極層が順に積層された構造と、
前記半導体基板上であって、前記主要回路領域の周辺に設けられ、キャパシタ素子を有する周辺回路領域と、
前記周辺回路領域内に形成された前記第１電極層と同一の層からなる前記キャパシタ素子の下部電極と、
前記下部電極上に形成され、前記電極間絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、
前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、
前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記第２電極層と同一の層である第１領域と、
前記電荷蓄積層上に形成され、前記第２電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極と
を有する半導体装置。
【請求項２】
前記半導体基板に埋め込まれた素子分離領域を有し、
前記第１領域と、前記上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしている請求項１に記載の半導体装置。
【請求項３】
前記第１領域および前記上部電極を被覆する層間絶縁層と、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホールと
を有する請求項１に記載の半導体装置。
【請求項４】
前記素子分離領域は、
前記第１電極層から前記半導体基板に至る深さの溝に埋め込まれた絶縁層であり、
前記第１電極層の平面パターンが前記素子分離領域の平面パターンにより自己整合的に画定されている請求項２または３に記載の半導体装置。
【請求項５】
前記素子分離領域は、
前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、
前記第１電極層の平面パターンと前記素子分離領域の平面パターンとが独立に形成されたものである請求項２または３に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に設けられた不揮発性メモリ領域と、
前記不揮発性メモリ領域内の前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された制御ゲート電極層と
前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、
前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、
前記下部電極上に形成された、前記第２ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、
前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、
前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第１領域と、
前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極と
を有する半導体装置。
【請求項７】
前記半導体基板に埋め込まれた素子分離領域を有し、
前記第１領域と上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしている請求項６に記載の半導体装置。
【請求項８】
前記不揮発性メモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭのいずれかである請求項６に記載の半導体装置。
【請求項９】
前記不揮発性メモリは、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型、およびＮＯＲ型いずれかのＥＥＰＲＯＭであり、
不揮発性メモリ領域に、メモリセルアレイを有し、
前記素子分離領域は各メモリセル領域を画定するとともに、セル領域内の前記第１ゲート絶縁膜と、前記浮遊ゲート電極層の平面パターンを自己整合的に画定する請求項８に記載の半導体装置。
【請求項１０】
前記第１領域および前記上部電極を被覆する層間絶縁層と、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホールと
を有する請求項６に記載の半導体装置。
【請求項１１】
前記素子分離領域は、
前記第１ゲート絶縁膜と前記浮遊ゲート電極層とが形成された半導体基板主表面に設けられた溝に埋め込まれた絶縁層であり、
前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンにより自己整合的に画定されている請求項６に記載の半導体装置。
【請求項１２】
前記素子分離領域は、
前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、
前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンと独立に形成されたものである請求項６に記載の半導体装置。
【請求項１３】
半導体基板層上の主要回路領域に第１電極層を形成し、同時に周辺回路領域に前記第１電極層と同一層でキャパシタ素子の下部電極を形成する工程と、
主要回路領域の前記第１電極層上に電極間絶縁膜を形成し、同時に周辺回路領域に、前記電極間絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、
周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、
主要回路領域の前記電極間絶縁膜上に第２電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記第２電極層で被覆する工程と、
周辺回路領域内の前記第２電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程と
を有する半導体装置の製造方法。
【請求項１４】
前記第１電極層を形成する工程後、前記電極間絶縁膜を形成する工程前に、
前記第１電極層より前記半導体基板層に至る層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記第１電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程と
を有する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１電極層を形成する工程前に、
前記半導体基板層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記半導体基板層が露出するまで表面を平坦化する工程と
を有する請求項１３に記載の半導体装置の製造方法。
【請求項１６】
さらに、第２電極層をパターニング後の基板表面に層間絶縁層を形成する工程と、
前記素子分離領域の上方部分にあたる層間絶縁膜であって、前記第１領域および前記上部電極のそれぞれにコンタクト部を持つ第１コンタクトホールと第２コンタクトホールとを形成する工程と
を有する請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
半導体基板層上の主要回路領域に第１ゲート絶縁膜と浮遊ゲート電極層を形成し、同時に周辺回路領域に前記浮遊ゲート電極層と同一層でキャパシタ素子の下部電極を形成する工程と、
主要回路領域の前記浮遊ゲート電極層上に第２ゲート絶縁膜を形成し、同時に周辺回路領域に、前記第２ゲート絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、
周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、
主要回路領域の前記第２ゲート絶縁膜上に制御ゲート電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記制御ゲート電極層で被覆する工程と、
周辺回路領域内の前記制御ゲート電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程と
を有する半導体装置の製造方法。
【請求項１８】
前記浮遊ゲート電極層を形成する工程後、前記第２ゲート絶縁膜を形成する工程前に、
前記浮遊ゲート電極層より前記半導体基板層に至る層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記浮遊ゲート電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程と
を有する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記浮遊ゲート層を形成する工程前に、
前記半導体基板層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記半導体基板層が露出するまで表面を平坦化する工程と
を有する請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記制御ゲート電極層をパターニング後の基板表面に、層間絶縁層を形成する工程と、
前記素子分離領域の上方部分にあたる層間絶縁膜であって、前記第１領域および前記上部電極のそれぞれにコンタクト部を持つ第１コンタクトホールと第２コンタクトホールとを形成する工程と
を有する請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【課題を解決するための手段】
本発明の半導体装置の第１の特徴は、半導体基板と、前記半導体基板上に設けられた主要回路領域と、前記主要回路領域内に形成された、第１電極層、電極間絶縁膜、第２電極層が順に積層された構造と、前記半導体基板上であって、前記主要回路領域の周辺に設けられ、キャパシタ素子を有する周辺回路領域と、前記周辺回路領域内に形成された前記第１電極層と同一の層からなる前記キャパシタ素子の下部電極と、前記下部電極上に形成され、前記電極間絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記第２電極層と同一の層である第１領域と、前記電荷蓄積層上に形成され、前記第２電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを有することである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
さらに、上記第１の特徴を有する半導体装置において、前記半導体基板に埋め込まれた素子分離領域を有し、前記第１領域と、前記上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしていてもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
さらに、前記第１領域および前記上部電極を被覆する層間絶縁層と、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホールとを有していてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
なお、前記素子分離領域は、前記第１電極層から前記半導体基板に至る深さの溝に埋め込まれた絶縁層であり、前記第１電極層の平面パターンが前記素子分離領域の平面パターンにより自己整合的に画定されているものであってもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
あるいは、前記素子分離領域は、前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、 前記第１電極層の平面パターンと前記素子分離領域の平面パターンとが独立に形成されたものであってもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の半導体装置の第２の特徴は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリ領域と、前記不揮発性メモリ領域内の前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された制御ゲート電極層と、前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、前記下部電極上に形成された、前記第２ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第１領域と、前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを有することである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
上記本発明の半導体装置の第２の特徴によれば、主要回路領域上の不揮発性メモリのスタックドゲート構造を利用して、周辺回路領域に、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素子を形成することができる。浮遊ゲート電極層と同一の層でこのキャパシタ素子の下部電極を構成し、制御ゲート電極層と同一の層で上部電極を構成する。下部電極は、第２ゲート絶縁膜に形成した開口を介して第２電極層の第１領域から、上部電極は第２電極層の第２領域からそれぞれ電極の引き出しを行うことができる。この構造によれば、下部電極から直接電極の引き出しを行わないので、下部電極の形状の自由度が広がる。また、従来のように下部電極からの電極引き出しのため、電極層の積み上げ工程が不要であり、第２ゲート絶縁膜の開口形成工程や第２電極層の第１領域と第２領域を分離するために必要となるエッチング工程は、配線形成工程等と共通する工程であるため、プロセス上の負担も少ない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記半導体装置の第２の特徴において、前記半導体基板に埋め込まれた素子分離領域を有し、前記第１領域と上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしていてもよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、前記第１領域および前記上部電極を被覆する層間絶縁層と、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホールとを有してもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
あるいは、前記素子分離領域は、前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、 前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンと独立に形成されたものであってもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明の半導体装置の製造方法の第１の特徴は、半導体基板層上の主要回路領域に第１電極層を形成し、同時に周辺回路領域に前記第１電極層と同一層でキャパシタ素子の下部電極を形成する工程と、主要回路領域の前記第１電極層上に電極間絶縁膜を形成し、同時に周辺回路領域に、前記電極間絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、主要回路領域の前記電極間絶縁膜上に第２電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記第２電極層で被覆する工程と、
周辺回路領域内の前記第２電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程とを有することである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明の半導体装置の製造方法の第２の特徴は、半導体基板層上の主要回路領域に第１ゲート絶縁膜と浮遊ゲート電極層を形成し、同時に周辺回路領域に前記浮遊ゲート電極層と同一層でキャパシタ素子の下部電極を形成する工程と、主要回路領域の前記浮遊ゲート電極層上に第２ゲート絶縁膜を形成し、同時に周辺回路領域に、前記第２ゲート絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、主要回路領域の前記第２ゲート絶縁膜上に制御ゲート電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記制御ゲート電極層で被覆する工程と、周辺回路領域内の前記制御ゲート電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程とを有することである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
上記製造方法の第２の特徴によれば、半導体基板の主要回路領域には、スタックドゲート構造の不揮発性メモリを形成できるとともに、周辺回路領域には、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素子を形成することができる。また、浮遊ゲート電極層と同一の導電層でキャパシタ素子の下部電極を構成し、制御ゲート電極層と同一の導電層で上部電極を構成する。下部電極は、第２ゲート絶縁膜に形成した開口を介して第２電極層の第１領域から、上部電極は第２電極層の第２領域からそれぞれ電極の引き出しを行うことができる。この構造によれば、下部電極から直接電極の引き出しを行わないので、下部電極の形状の自由度が広がる。また、従来のように下部電極からの電極引き出しのため、電極層の積み上げ工程が不要であり、第２ゲート絶縁膜の開口形成工程や第２電極層の第１領域と第２領域を分離するために必要となるエッチング工程は、配線形成工程等と共通する工程であるため、プロセス上の負担も少ない。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
上記第２の特徴を有する半導体装置の製造方法において、前記浮遊ゲート電極層を形成する工程後、前記第２ゲート絶縁膜を形成する工程前に、前記浮遊ゲート電極層より前記半導体基板層に至る層に溝を形成する工程と、前記溝を素子分離絶縁膜で埋め込む工程と、前記浮遊ゲート電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程とを有してもよい。この場合は、自己整合的に素子分離領域の形成と同時に浮遊ゲート電極層のパターンを形成できる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
また、本発明の第２の特徴を有する半導体装置及び半導体装置の製造方法によれば、スタックドゲート構造を有する不揮発性メモリを有する半導体装置において、周辺回路領域に浮遊ゲート電極層と同一の層を下部電極、第２ゲート絶縁膜を電荷蓄積層、制御ゲート電極層と同一の層を上部電極とするキャパシタ素子を形成できる。不揮発性メモリの第２ゲート絶縁膜は一般に高誘電率層であるため、キャパシタ素子の面積の縮小化を図ることができる。また、第１電極層が素子分離領域と自己整合的にパターニングされる場合にも、プロセス上の負担なく、自己整合的にパターニングされた第１電極層をキャパシタ素子の下部電極として有効に活用できる。