【手続補正書】
【提出日】平成16年10月13日(2004.10.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記分離幅と前記電気的特性変化との関係に基づいて、前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得ることを特徴とする半導体集積回路装置。
【請求項２】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得ることを特徴とする半導体集積回路装置。
【請求項３】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記分離幅と前記電気的特性変化との関係に基づいて、前記分離幅を調整すると共に、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得ることを特徴とする半導体集積回路装置。
【請求項４】
ＭＩＳＦＥＴが形成された活性領域と、前記活性領域とゲート長方向に隣接するダミー活性領域との間の素子分離部の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得ることを特徴とする半導体集積回路装置。
【請求項５】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る半導体集積回路装置において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極が形成されていることを特徴とする半導体集積回路装置。
【請求項６】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくし、
前記分離幅と前記電気的特性変化との関係に基づいて、前記分離幅を調整すると共に、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る半導体集積回路装置において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極が形成されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置であって、
前記ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部のゲート幅方向の分離幅は、０.３５μｍ以上であることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜６のいずれか１項に記載の半導体集積回路装置であって、
前記素子分離部は溝アイソレーションまたはＬＯＣＯＳアイソレーションで構成されることを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜６のいずれか１項に記載の半導体集積回路装置であって、
前記ＭＩＳＦＥＴの特性は、しきい値電圧または駆動電流であることを特徴とする半導体集積回路装置。
【請求項１０】
基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体集積回路装置において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴが形成され、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴが形成されることを特徴とする半導体集積回路装置。
【請求項１１】
基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体集積回路装置において、
前記第１のＭＩＳＦＥＴが形成される第１活性領域のゲート電極からゲート長方向の素子分離部までの距離が相対的に大きく、前記第２のＭＩＳＦＥＴが形成される第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離が相対的に小さいことを特徴とする半導体集積回路装置。
【請求項１２】
基板の主面上にしきい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体集積回路装置において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴが形成され、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴが形成され、前記第１活性領域のゲート電極からゲート長方向の素子分離部までの距離が相対的に大きく、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離が相対的に小さいことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０記載の半導体集積回路装置であって、
前記第１活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離と、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離とがほぼ同じであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１１記載の半導体集積回路装置であって、
前記第１活性領域を囲む素子分離部のゲート長方向の一方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の一方の分離幅とがほぼ同じであり、前記第１活性領域を囲む素子分離部のゲート長方向の他方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の他方の分離幅とがほぼ同じであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１０または１２記載の半導体集積回路装置であって、
相対的に狭い素子分離部の分離幅は、０.３５μｍ以下であることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１１または１２記載の半導体集積回路装置であって、
前記第２のＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの間にダミーゲート電極が形成されていることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１、３、４、１０または１２記載の半導体集積回路装置であって、
素子分離部の分離幅を相対的に狭くすることによりＭＩＳＦＥＴのチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部の分離幅を相対的に広くすることによりＭＩＳＦＥＴのチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくすることを特徴とする半導体集積回路装置。
【請求項１８】
請求項２、３、５、６、１１または１６記載の半導体集積回路装置であって、
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に大きくすることによりＭＩＳＦＥＴのチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくし、ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくすることによりＭＩＳＦＥＴのチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくすることを特徴とする半導体集積回路装置。
【請求項１９】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
ＭＩＳＦＥＴが形成された活性領域と、前記活性領域とゲート長方向に隣接するダミー活性領域との間の素子分離部の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくし、前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
ＭＩＳＦＥＴが形成された活性領域を囲む素子分離部の少なくともゲート長方向の一方の分離幅を相対的に狭くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記素子分離部の分離幅を相対的に広くして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記分離幅と前記電気的特性変化との関係に基づいて前記分離幅を調整することにより、前記ＭＩＳＦＥＴの所望する特性を得る工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に大きくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に小さくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離を相対的に小さくして、前記ＭＩＳＦＥＴの電気的特性変化を相対的に大きくする工程と、
前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの距離と前記電気的特性変化との関係に基づいて、前記ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を調整する工程とにより、所望する特性のＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法において、
前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成し、前記第１のＭ
ＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
前記第１のＭＩＳＦＥＴが形成される第１活性領域のゲート電極からゲート長方向の素子分離部までの距離を相対的に大きく形成し、前記第２のＭＩＳＦＥＴが形成される第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に小さく形成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
基板の主面上に特性が互いに異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法において、
分離幅が相対的に広い素子分離部で囲まれた第１活性領域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲート長方向の一方を分離幅が相対的に狭い素子分離部で囲まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成し、前記第１活性領域のゲート電極からゲート長方向の素子分離部までの距離を相対的に大きく形成し、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの少なくとも一方の距離を相対的に小さく形成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記第１活性領域へのイオン打ち込みと前記第２活性領域へのイオン打ち込みとを同一工程で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２５記載の半導体集積回路装置の製造方法であって、
前記第１活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離と、前記第２活性領域のゲート電極からゲート長方向の素子分離部までの一方の距離とがほぼ同じであることを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１活性領域を囲む素子分離部のゲート長方向の一方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の一方の分離幅とがほぼ同じであり、前記第１活性領域を囲む素子分離部のゲート長方向の他方の分離幅と、前記第２活性領域を囲む素子分離部のゲート長方向の他方の分離幅とがほぼ同じであることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２５または２７記載の半導体集積回路装置の製造方法であって、
相対的に狭い素子分離部の分離幅は、０.３５μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項１９〜３０のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記ＭＩＳＦＥＴの特性は、しきい値電圧または駆動電流であることを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項１０〜１６のいずれか１項に記載の半導体集積回路装置であって、前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとは、同一電源電圧で動作することを特徴とする半導体集積回路装置。