【手続補正書】
【提出日】平成16年10月26日(2004.10.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、本発明の携帯電子機器は、上述の半導体記憶装置を備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Local Oxidation of Silicon）膜、トレンチ酸化膜、ＳＴＩ(Shallow Trench Isolation)膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１２が絶縁膜１１１中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１２が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１２の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜２４２ａのゲート電極と遠い側の端までと定義すればよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、第２部分２８２を含む電荷保持膜により、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
このようなメモリ素子では、Ａ＜Ｂであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８４で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工精度に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
メモリ素子３０１ａＡ〜３０１ａＤのゲート電極はワード線３０８ａにより接続されている。他のメモリ素子のゲート電極も同様にワード線で接続されている。また、選択トランジスタ３０２ａＡ〜３０２ａＤのゲート電極は選択トランジスタワード線３０９ａで接続されており、選択トランジスタ３０３ａＡ〜３０３ａＤのゲート電極は選択トランジスタワード線３１０ａで接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線で接続されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
第１のビット線３１６Ａ１〜３１６Ｄ１は、夫々第１の切替えトランジスタ３０６に接続されている。第２のビット線３１６Ａ２〜３１６Ｄ２は、夫々第２の切換えトランジスタ３０７に接続されている。切換えトランジスタ３０６、３０７のゲート電極は、夫々切換えトランジスタ選択線３１４及び３１５に接続されている。このような配線により、切換えトランジスタ選択線３１４を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第１のビット線３１６Ａ１が接続され、センスアンプ３１８ＡＢの他方の入力と第１のビット線３１６Ｂ１が接続される。切換えトランジスタ選択線３１５を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第２のビット線３１６Ａ２が接続され、センスアンプ３１８ＡＢの他方の入力と第２のビット線３１６Ｂ２が接続される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
しかし、メモリ素子をこのような半導体記憶装置に応用する他の例としては、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンスセルがセンスアンプの他方の入力に接続されてもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
図２４にシステムブロック図が示されている。本発明は、コンピューターのような不揮発性メモリ（不揮発性半導体記憶装置）を使用するどのようなシステムにも適用できるものである。このようなコンピューター１０は、そのコンピューター１０の動作を制御するために与えられた種々のインストラクションを実行するための中央処理装置１１を含んでいる。この中央処理装置１１は、コンピュータ１０の種々の部分に情報を運ぶようにバス１２に連結されている。上記バス１２は、メインメモリ１３に連結されている。このメインメモリ１３は、ダイナミックランダムアクセスメモリから構成されていて、電力がコンピュータ１０に供給されている間、情報を蓄えている。また、上記バス１２は、不揮発性メモリ１５のような種々の周辺装置やフレームバッファ１７のような回路に接続されている。このフレームバッファ１７には、出力装置の一例としての表示のためのモニタ１８に移送されるべきデータが書き込まれる。この不揮発性メモリ１５は、図２６に示すメモリセルアレイ２１と、このメモリセルアレイ２１の書き込み（プログラム）と消去とベリファイとに関連する全てのメモリセルアレイ２１の動作を制御するための回路を含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２１３
【補正方法】変更
【補正の内容】
【０２１３】
上記マイクロコントローラ２０は、ステータスレジスタ２３と、ステートマシン２７と、コントロールレジスタ２４と、カウンタ２５と、アドレスレジスタ２６と協働している。上記ステータスレジスタ２３は、上記ステートマシン２７の状態に関するデータを提供する。上記ステートマシン２７は、メモリセルアレイ２１の書き込みのベリファイ段階の間でプログラムベリファイ回路３０を制御するような半導体記憶装置１５の種々の動作を制御する。上記アドレスレジスタ２６は、上記メモリセルアレイ２１のアドレッシングを含む上記ステートマシン２７およびマイクロコンローラ２０の動作を実行するために使用される。上記半導体記憶装置１５は、メモリセルアレイ２１に大量のデータを書き込むのに使用されるページバッファ２８と、上記メモリセルアレイ２１とともに使用されてその動作を制御するためのコントロールレジスタ２９を含む。また、上記半導体記憶装置１５は、プログラムベリファイ回路３０と、連合したコントロールレジスタ３１と、一組の格納手段としてのプログラムロードレジスタ３２とを含む。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】変更
【補正の内容】
【０２１４】
動作中において、上記マイクロプロセッサ（中央処理装置）１１は、上記メモリセルアレイ２１内のメモリセル（メモリ素子）の書き込み（プログラム）、消去、及び読み出しのためにコマンドを生成する。上記コマンドの構造を使用して、上記マイクロプロセッサ１１は、動作のタイプ（例えば、読み出し、書き込み／ベリファイ、消去／ベリファイ）及び、動作を行うメモリ素子を特定するアドレスを特定する。上記マイクロコントローラ２０は、マイクロプロセッサ１１からコマンドを受けて、ステートマシン２７にメモリセルアレイ２１において特定の動作を実行させ、命令する。上記マイクロコントローラ２０は、メモリセルアレイ２１をマイクロプロセッサ１１と連合させるために、必要なタイミング、制御及びアドレスオペレーションを生成する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２１８
【補正方法】変更
【補正の内容】
【０２１８】
上記メモリセルアレイ２１の各メモリ素子３３のメモリ機能体によって蓄えた電荷のレベルを決定するために、参照素子４１が使用される。これらの参照素子４１は、本質的には、上記メモリ素子３３と同じ電界効果トランジスタである。上記参照素子４１のメモリ機能体に電荷を配置することによって、上記参照素子４１は、正確な値に書き込まれる。上記メモリ素子３３が読み出されるとき、そのメモリ素子３３によって蓄えられた電荷の値は、上記参照素子４１によって蓄えられた電荷の値と比較されて、上記メモリ素子３３の電荷レベル（状態）が決定される。各メモリ素子４１の一つのメモリ機能体について２つだけの電荷レベルが取りうる典型的なメモリセルアレイ２１においては、参照素子４１は、調査が行われたときに特定の値を生じるように、メモリ素子３３の書き込み状態と消去状態との間の中間状態に書き込まれる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２２７
【補正方法】変更
【補正の内容】
【０２２７】
他方、００状態に書き込まれるメモリセルは、それらの構造のために、あまりにも早く書き込むことができる。００状態は、幾分かより高い電圧がメモリセルに損傷を生じさせるほどの十分に高い電荷を必要とするから、マルチビットモードで動作させるとき、過充電しないように、メモリセルを高速で充電することは抑制するのが望ましい。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２３０
【補正方法】変更
【補正の内容】
【０２３０】
もし、１ビットのデータが、各メモリ機能体に格納されているから、上記コンパレータ６２が使用されているならば、上記コンパレータ６２の出力は、マルチプレクサ６６に転送されて、そのコンパレータ６２の出力は、上記シングルビットモードが使用されていると言うことを示す制御信号ＯＮＥ／ＭＵＬＴによって選択されて、マルチプレクサ６５に転送される。複数のビットデータが各メモリ機能体に格納されているから、上記コンパレータ６１が使用されるならば、上記コンパレータ６１の出力は、マルチプレクサ６６に転送されて、マルチビットモードが使用されていることを示す制御信号ＯＮＥ／ＭＵＬＴによって上記コンパレータ６１の出力が選択されて、マルチプレクサ６５に転送される。上記コンパレータ６１からの出力は、各メモリ機能体について上記メモリ機能体内に格納されたレベルが所望の１６ビットのうちの２つのビットと比較するかどうかを示す８個の個別の信号である。この出力は、合計１６の信号が利用できるように、マルチプレクサ６６によって与えられた高低各８ビットの両側において、繰り返される。上記２つのコンパレータ６１，６２のいずれかからの出力は、上記メモリセルが書き込まれるべき状態に到達したかどうかを、各特定のメモリセル３３について示している。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２３２
【補正方法】変更
【補正の内容】
【０２３２】
上記プログラムロードレジスタ（格納手段）３２内のラッチの各々は一つの値を格納して、１つの出力として１または０の何れかを出力する。０は、その関連するメモリセルが、書き込まれ続けるべきことを示し、一方、１は、そのメモリセルはさらに書き込まれるべきではないということを示す。正しい書き込み状態に到達しているかどうかを決定するために使用されているコンパレータ６１または６２が、実際、上記メモリセルの状態がマルチプレクサ６３の入力に与えられた所望の状態に適合しているということを示すならば、１が特定のメモリセル３３のためのラッチに書き込まれる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】変更
【補正の内容】
【０２３３】
一旦正しい状態（電荷レベル）に書き込まれたメモリセルが、電荷がメモリ機能体からリークしてもさらに書き込まれず、また、電荷レベルがその状態をベリファイするのに十分なレベルの下にならないと言うことを保証するために、上記ラッチは、夫々、電荷レベルが一旦ベリファイされると、ラッチがリセットされるまで状態の変化を排除するフィードバック経路を含む。このことは、１の値がラッチに一旦書き込まれると、比較の失敗を示す０がラッチに書き込まれることを禁止することによって達成される。リセットは、新しい書き込み動作が始められたとき、あるいは、ローレベルへの全てのメモリセルへの書き込みが終了したときだけ生じる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２３４
【補正方法】変更
【補正の内容】
【０２３４】
上記プログラムロードレジスタ３２のラッチの各々の出力は、特定のメモリセル（メモリ素子）３３が書き込まれるように上記メモリセルアレイの特定のコラムを選択するために、図２６に示したコラム選択ＦＥＴ３６のゲート端子に電圧を印可している間に、ドレイン電圧がメモリセルに印可されるようにするために、転送される。０を提供するこれらのラッチは、コラム選択ＦＥＴ３６をイネーブルにさせる一方、１を提供するラッチは、これらが連合するコラム選択ＦＥＴ３６をディスエーブルにさせる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２３５
【補正方法】変更
【補正の内容】
【０２３５】
過充電の問題を除去するために、上記プログラムロードレジスタ３２の各々からの出力は、アンドゲート７２に送られる。上記アンドゲート７２は、すべての上記プログラムロードレジスタ３２から１の値を受け取ると、信号ＣＤＪＨＷＦ１が生成されて、特定のワードの書き込みが完了したということを示す。上記プログラムロードレジスタ３２の各々からの出力は、オアゲート７３に転送される。また、上記コンパレータ６１からの８個の信号は、オアゲート７３に転送されて、それらの信号の各々は、特定のメモリセルの２つのビットが所望のデータに相応するかどうかを示す。上記アンドゲートは、上記オアゲート７３からの信号をレベル１／２フラグ回路７４に転送する。上記レベル１／２フラグ回路７４は、上記メモリセルの各々が１０または０１のレベルに何時書き込まれたかを、あるいは、プログラムロードレジスタ３２の全てが書き込みが終了したことを示すために１の値を出力したときを示す。上記レベル１／２フラグ回路７４は、１つのメモリセルが０１レベルの丁度上の点に書き込まれたとき、過書き込みを禁止するために使用される。このことは、０１レベルの少し上のレベルであるが、００レベルよりも小さいレベルに充電された参照素子（参照セル）４１を提供することによって達成される。この参照セルは、００レベルに書き込まれたセルをテストしてそれらが過充電しないようにするために使用される。この参照セルは、過充電が実際に起こる前に、メモリセルが００レベルに到達したことの確認を行う。この確認が行われたとき、そのメモリセル３３のためのプログラムロードレジスタ３２はディスエーブルとなる。全てのメモリセルが、１０レベルおよび０１レベルに一旦書き込まれると、レベル１／２フラグ回路は、００レベルに書き込まれているメモリセルが、書き込みを続けるようにセットされる。これを可能にするために、００レベルに書き込まれているメモリセルに関するフラグ回路とプログラムロードレジスタは、論理回路７０からの信号によってリセットされる。このことは、００レベルに書き込まれているメモリセルの連続した書き込みを可能にする。この連続した書き込みの間に、新しい参照セルが選択されて、００レベルに到達するための正しい参照値を与える。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２３６
【補正方法】変更
【補正の内容】
【０２３６】
図３０は、プログラムロードレジスタ３２の半分としての、このプログラムロードレジスタ３２に使用される８個のラッチ８０（一つだけのラッチ８０が図示されている）と、この８個のラッチ８０と連合するフラグ回路ラッチ８１とを示す回路図である。図３０においては、分離して示されているが、これらの回路は１実施の形態では、同じ集積回路の部分である。上記ラッチ８０及び８１の各々は、クロック入力信号ＣＬＢを受ける。このクロック信号は、インバータ８４によって反転されて転送されて、トリステートインバータ８３の入力の通過を制御している（ゲートしている）。上記クロック信号ＣＬＢは、転送ゲート８５の入力を制御するために、直接転送される。上記クロックがトリステートインバータ８３から一旦除去されると、伝送ゲート８５は、ノード８６を所望の状態に維持するためにフィードバックを与える。上記プログラムロードレジスタ３２の各メモリセルのトリステートインバータ８３は、各メモリセルについてプログラムレベルが到達されたか否かを示す１ビットのデータ信号ＤＩＮ[７：０]を受けて、ノード８６へのその信号の同期をとる。この値は、インバータ８７によって、プログラムロードレジスタ３２の各々の出力に与えられる。この値は、反転されて、フィードバック経路を通って、オアゲート８９に転送されて、何れかのセルが一旦１の値を出力する状態になると、プログラムロードレジスタ３２は、０の出力を行う状態にはなることができない。このことは、適切なレベルに書き込まれて後にリークされた（もはやベリファイされない）メモリセルが書きこみ回路によって再度書き込まれると言う問題を除去する。リセット信号ＲＳＴＢ[７：０]はナンドゲート８８と伝送ゲート８５によって送られて、メモリセルをさらに書き込まれるようにさせるノード８６の状態から上記プログラムロードレジスタの状態をリセットする。このリセット信号は、２つの場合に印可される。第１は、一つのワードを表すメモリセルの書き込みが、完了して、新しいワードの書きこみが始まるときである。この信号は、マイクロコントローラからロジック回路７０への入力信号ＬＤＣＰＶＲＳＰＢによって始まる。上記リセット信号ＲＳＴＢ[７：０]を使用する第２の場合は、１０および０１レベルがそれらのレベルに書きこまれるべき全てのメモリセルによって一旦到達されたとき、書き込み信号が提供されることを可能にする場合である。この第２の場合においてフラグ回路ラッチ８１と連合する出力は、上記フラグ回路ラッチが１０および０１レベルに書き込まれるべき全てのセルがそのレベルに到達したということを示す指示を受けたとき、マイクロコントローラ２２に転送される。この第２の場合において、上記リセット信号ＲＳＴＢ[７：０]は、一旦全てのメモリセルが０１レベルに到達すると、００レベルに書き込まれるべきそれらのレジスタ３２についてのみ生成される。このことは、全ての他のメモリセルがより低い電荷レベルに上昇させられた後、００レベルに書き込まれているメモリセルがさらに書き込みパルスを受けることを可能にして、過書き込みを除去する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２３７
【補正方法】変更
【補正の内容】
【０２３７】
上記フラグ回路ラッチ８１は、信号ＦＬＡＧＩＮＢとフラグリセット信号ＲＳＴＢＦＬＧに同様の態様で応答する。上記信号ＦＬＡＧＩＮＢは、１０及び０１状態に書き込まれるべき全てのメモリセルが、１０及び０１状態に書き込まれたときに、生成される。００レベルに書き込まれている上記レジスタ３２のラッチがリセットされたとき、上記フラグリセット信号ＲＳＴＢＦＬＧが生成されて、マイクロコントローラ２０に、ロジック回路７０にリセット信号ＲＳＴＢ[７：０]を出力させ始める信号ＬＤ１２ＲＳＴを生成させる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２４４
【補正方法】変更
【補正の内容】
【０２４４】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを液晶ドライバに搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１０〜１３に記載の半導体記憶装置を用いるのが好ましい。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１、３３、３０１ａＡ〜３０１ａＤ、４０１ａＡ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、６０１Ａ、６０１Ｂ  メモリ素子
１５  半導体記憶装置
２１、３２１、４２１、５２１  メモリセルアレイ
３０  プログラムベリファイ回路
３２  プログラムロードレジスタ
４０、４６、６１、６２  コンパレータ
１０１、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１２  微粒子
１１１  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６  反転層
２４１、２４３、２４４  シリコン酸化膜
２８１、２８２、２９２、４２１  領域
２８３、２８４  電気力線
２８７  ボディ領域
２８８  埋め込み酸化膜
２９１  高濃度領域
３０２ａＡ〜３０２ａＤ、３０３ａＡ〜３０３ａＤ  選択トランジスタ
３０４、３０５、４０４、４０５  動作選択トランジスタ
３０６、３０７、４０６、４０７  トランジスタ
３０８ａ、４０８ａ〜４０８ｎ、５０８ａ〜５０８ｎ  ワード線
３０９ａ、３１０ａ  選択トランジスタワード線
３１２、３１３、４１２  動作選択線
３１４、３１５、４１４、４１５  トランジスタ選択線
３１６Ａ１、３１６Ａ２、３１６Ｂ１、３１６Ｂ２、４１６Ａ１、４１６Ａ２、Ａ２〜Ａ４、Ｂ２〜Ｂ４、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５  ビット線
３１７Ａ１、３１７Ａ２、３１７Ｂ１、３１７Ｂ２、４１７Ａ１、４１７Ａ２
電圧入力端子
３１８ＡＢ、４１８ＡＢ、４１８ＣＤ、６１８ＡＢ、３１８ＡＢ、６１８ＡＢ１  センスアンプ
７１４  サイドウォールスペーサ
７１７  ソース領域
７１８  ドレイン領域
７１９  ＬＤＤ領域
８１１  制御回路
８１２  電池
８１３  ＲＦ回路
８１４  表示部
８１５  アンテナ
８１６  信号線
８１７  電源線
１００１  液晶パネル
１００２  液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路