【手続補正書】
【提出日】平成15年5月6日(2003.5.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリセルを作る方法であって、
ゲート長が０．１８μｍまたはそれ未満のフラッシュメモリセル（３２）をその上に有する基板（３０）を提供するステップと、
基板（３０）の上に自己整列ソースマスク（４８）を形成するステップとを含み、自己整列ソースマスク（４８）はソース線に対応する開口部（５０）を有しており、前記方法はさらに、
第１のドーパント型のソースドーパントを、ソース線に対応する自己整列ソースマスク（４８）の開口部（５０）を通して基板に注入し、基板（３０）内にフラッシュメモリセル（３２）と隣接するソース領域（５２）を形成するステップと、
自己整列ソースマスク（４８）を基板（３０）から除去するステップと、
フラッシュメモリセル（３２）のゲート下での注入されたソースドーパントの拡散を促進する熱処理を行なわずに、基板（３０）の上に中間投与量ドレインマスク（５４）を形成するステップとを含み、中間投与量ドレインマスク（５４）はソース線（５２）を覆い、ドレイン線に対応する開口部（５６）を有しており、前記方法はさらに、
第２の型の中間投与量ドレイン注入物を注入して、基板（３０）内にフラッシュメモリセル（３２）と隣接するドレイン領域（５８）を形成するステップを含む、方法。
【請求項２】
中間投与量ドレイン注入物を注入するステップの後に、好ましくは４００℃〜１，２００℃の温度に、より好ましくは５００℃〜１，１００℃の温度に、さらにより好ましくは６００℃〜１，０００℃の温度に、基板（３０）を熱処理するステップをさらに含む、請求項１に記載の方法。
【請求項３】
第１のドーパント型はｐ型で、第２のドーパント型はｎ型である、請求項１または２に記載の方法。
【請求項４】
ソースドーパントはホウ素を含み、ソースドーパントは、１０ｋｅＶ〜４０ｋｅＶのエネルギで、１×１０13原子／ｃｍ2〜５×１０14原子／ｃｍ2の投与量まで、好ましくは１５ｋｅＶ〜３０ｋｅＶのエネルギで、５×１０13原子／ｃｍ2〜２×１０14原子／ｃｍ2の投与量まで注入される、請求項１から３のいずれかに記載の方法。
【請求項５】
中間投与量ドレイン注入物は砒素およびリンのうちの少なくとも１つを含み、中間投与量ドレイン注入物は、３０ｋｅＶ〜６０ｋｅＶのエネルギで、５×１０13原子／ｃｍ2〜５×１０15原子／ｃｍ2の投与量まで注入される、請求項１から４のいずれかに記載の方法。
【請求項６】
フラッシュメモリセル（３２）は、第１のポリシリコン層（４２）と、第１のポリシリコン層（４２）の上の酸化物−窒化物−酸化物多層誘電体（４４）と、酸化物−窒化物−酸化物多層誘電体（４４）の上の第２のポリシリコン層（４６）とを含む、請求項１から５のいずれかに記載の方法。
【請求項７】
フラッシュメモリセル（３２）は、酸化物−窒化物−酸化物電荷トラッピング層（４４）と、酸化物−窒化物−酸化物電荷トラッピング層（４４）の上のポリシリコン層とを含む、請求項１から５のいずれかに記載の方法。
【請求項８】
フラッシュメモリセル（３２）は窒化されたトンネル酸化物層を含む、請求項１から７のいずれかに記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した０．１８μｍ以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、０．１８μｍ以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Ｖｔ減衰、高ＤＩＢＬ、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも１つを含む望ましくない短チャネル効果を最小限に抑え、および／または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入し、基板内にフラッシュメモリセルと隣接するソース領域を形成するステップを伴い、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０13原子／ｃｍ2〜約５×１０14原子／ｃｍ2の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第２のマスクを形成するステップとを伴い、第２のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約５×１０15原子／ｃｍ2の投与量まで注入され、前記方法はさらに、第２のマスクを基板から除去するステップと、約３００℃〜約１，１００℃の温度で基板を加熱するステップとを伴う。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップを伴い、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０13原子／ｃｍ2〜約５×１０14原子／ｃｍ2の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第２のマスクを形成するステップとを伴い、第２のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約５×１０15原子／ｃｍ2の投与量まで注入され、前記方法はさらに、不活性ガス雰囲気において約４００℃〜約１，２００℃の温度で基板を加熱するステップを伴う。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される（ゲートが規定される）。１つ以上のフォトレジストおよび／またはハードマスクおよび／または部分的に形成されたスタック型メモリセル（図示せず）をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ２層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった１つのスタック型フラッシュメモリセル３２しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル３２（および図７のＳＯＮＯＳタイプのメモリセル）は、約０．１８μｍまたはそれ未満の幅（ゲート長）を有していてもよい。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図６を参照すると、ＭＤＤドレイン側注入に続き、マスク５４が除去され、随意に構造が洗浄される。ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２およびＭＤＤ注入物５８の拡散を促進する熱処理が行なわれてもよい。一実施例では、熱処理は、不活性ガス雰囲気下で約４００℃〜約１，２００℃の温度で約１秒〜５分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、熱処理は、約５００℃〜約１，１００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約６００℃〜約１，０００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。