【手続補正書】
【提出日】平成16年10月14日(2004.10.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行線と、
列線と、
前記列線に電気的に接続されるドレイン、ソース、電荷蓄積部、および前記行線に電気的に接続される制御ゲートを有し、前記電荷蓄積部に蓄える電荷の量を変えることで複数ビットのデータを記憶するメモリセルと、
複数の所定の基準電位を利用して前記メモリセルに記憶されたデータを検出するセンスアンプと、
前記メモリセルへのデータの書き込み後、この書き込み後の前記電荷蓄積部の電荷の蓄積状態をチェックするための読み出しを行い、この読み出しによって所望のデータが書き込まれたと判断された時には前記書き込みを終了し、前記読み出しによって前記所望のデータが書き込まれていないと判断された時には前記所望のデータが書き込まれたと判断するまで前記書き込みと前記読み出しとを繰り返すプログラム手段とを具備し、
前記プログラム手段による読み出しの時に行われる、所望のデータが書き込まれたかどうかの判定を、通常の読み出しの時に、前記メモリセルから読み出されたデータが外部に出力される時刻よりも遅い時刻に行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記プログラム手段による読み出しは、前記センスアンプを利用して行われることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の基準電位は、前記通常の読み出しの時よりも、それぞれ対応した前記基準電圧に対し前記プログラム手段による前記読み出しの時の方が、高く設定されることを特徴とする請求項１、または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数ビットのデータは、少なくとも２ビット分の２進データであって、
前記複数の基準電位はそれぞれ異なる電位を有する少なくとも３個の基準電位であり、
前記メモリセルの記憶データが２ビット分の２進データの第１の組み合わせの時には、通常の読み出しの時の前記列線の電位が、前記３個の基準電位のうちの最も低い電位の基準電位よりも低い電位になるように前記メモリセルの閾値電圧が設定され、
前記メモリセルの記憶データが２ビット分の２進データの第２の組み合わせの時には、通常の読み出しの時の前記列線の電位が、前記３個の基準電位のうちの最も低い電位の基準電位と前記３個の基準電位のうちの中間の電位の基準電位との間の電位になるように前記メモリセルの閾値電圧が設定され、
前記メモリセルの記憶データが２ビット分の２進データの第３の組み合わせの時には、通常の読み出しの時の前記列線の電位が、前記３個の基準電位のうちの中間の電位の基準電位と前記３個の基準電位のうちの最も高い電位の基準電位との間の電位になるように前記メモリセルの閾値電圧が設定され、
前記メモリセルの記憶データが２ビット分の２進データの第４の組み合わせの時には、通常の読み出しの時の前記列線の電位が、前記３個の基準電位のうちの最も高い電位の基準電位よりも高い電位になるように前記メモリセルの閾値電圧が設定されるとともに、
前記メモリセルへのデータの書き込みの時に、
前記第３の組み合わせのデータを書き込む時は、前記第２の組み合わせのデータを書き込む時よりも前記行線に供給する電圧を高い値に設定し、
前記第４の組み合わせのデータを書き込む時は、前記第３の組み合わせのデータを書き込む時よりも前記行線に供給する電圧を高い値に設定するように制御されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記プログラム手段による前記読み出しの時に、前記列線の電位が対応する前記基準電位よりも高くなった時に、前記メモリセルへのデータの書き込みを止めることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルへのデータの書き込み時に、前記メモリセルの制御ゲートに供給する電圧は、前記書き込みデータに対応して変化するように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記書き込みデータに対応した前記メモリセルへのデータ書き込みの時に、前記メモリセルの制御ゲートに供給する電圧の変化量は、設定される前記メモリセルのほぼ閾値電圧の差か、対応した前記基準電位の差かのいずれかであることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記プログラム手段による前記メモリセルへのデータ書き込みは、同一の行線に接続されている複数個のメモリセルに同時に行い、前記複数個のメモリセルに少なくとも２種類の異なる閾値電圧を設定する時は、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応する前記複数のメモリセルに閾値電圧を設定するために、この対応するメモリセルの電荷蓄積部に電荷を注入する時に、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御することを特徴とする請求項１乃至請求項６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記プログラム手段でデータを読み出して、外部にデータを出力する時は、通常の読み出しの時よりも、外部出力端子の充放電時間を長く設定することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項１０】
（ａ）所望の値の書き込みデータを、データの書き換えが可能な不揮発性のメモリセルに書き込み、
（ｂ）前記メモリセルに書き込まれた書き込みデータを、ビット線に読み出し、
（ｃ）前記書き込みデータが前記ビット線に読み出された後のビット線電位を基準電位と比較し、
（ｄ）前記比較の結果に基づいて、前記所望の書き込みデータが書き込まれたか否かを判断し、
（ｅ）上記（ａ）〜（ｄ）のステップを、前記所望の書き込みデータが書き込まれるまで繰り返し、
ここで、前記（ｄ）の手順は、通常の読み出し時に、読み出しデータが外部に出力される時刻を経過した後に行なわれることを特徴とする不揮発性半導体記憶装置の書き込みデータの検証方法。
【請求項１１】
（ａ）所望の値の書き込みデータを、データの書き換えが可能な不揮発性のメモリセルに書き込み、
（ｂ）前記メモリセルに書き込まれた書き込みデータを、ビット線に読み出し、
（ｃ）前記書き込みデータが前記ビット線に読み出された後のビット線電位を基準電位と比較し、
（ｄ）前記比較の結果に基づいて、前記所望の書き込みデータが書き込まれたか否かを判断し、
（ｅ）上記（ａ）〜（ｄ）のステップを、前記所望の書き込みデータが書き込まれるまで繰り返し、
ここで、前記（ｄ）の手順における書込みデータを外部に出力する速度は通常の読み出し時の読み出しデータを外部に出力する速度よりも遅いことを特徴とする不揮発性半導体記憶装置の書き込みデータの検証方法。
【請求項１２】
データの書き換えが可能な不揮発性のメモリセルに記憶された記憶データを、ビット線に読み出す読み出し回路と、
前記記憶データが前記ビット線に読み出された後のビット線電位を基準電位と比較する比較回路と、
前記比較の結果に基づいて検知された検知データを外部に出力する出力回路とを具備し、
前記出力回路は、集積回路の内部の電源電圧間に直列に接続され、出力を外部端子に電気的に接続する第１、第２の絶縁ゲート型ＦＥＴを有し、
前記検知データに応じて行われる、前記第１、第２の絶縁ゲート型ＦＥＴの一方のゲートの充電、および他方のゲートの放電それぞれの充放電速度を、書き込み後に行われる書き込みデータをチェックするための読み出し時は、通常の読み出し時よりも遅くし、
前記外部端子の充放電に要する時間を、前記書き込みデータをチェックするための読み出し時よりも、前記通常の読み出し時よりも長く設定することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
第１の基準電位、および第１の基準電位と異なるレベルの第２の基準電位の少なくとも２つの基準電位により、少なくとも３つの第１、第２、第３のデータを区別し、前記第１のデータを第１の閾値電圧により記憶し、前記第２のデータを前記第１の閾値電圧よりも高い第２の閾値電圧により記憶し、前記第３のデータを前記第２の閾値電圧よりも高い第３の閾値電圧により記憶し、少なくとも３つの閾値電圧により記憶する、データの書き換えが可能な不揮発性のメモリセルを複数有する不揮発性半導体記憶装置のデータ書き込み方法であって、
前記第１の閾値電圧に設定される第１のメモリセルに、前記第１の閾値電圧を設定し、
前記第２の閾値電圧に設定される第２のメモリセルのゲートに、第１の書き込み電圧を与えて、前記第２のメモリセルに前記第２の閾値電圧を設定し、
前記第３の閾値電圧に設定される第３のメモリセルのゲートに、前記第２の閾値電圧と前記第３の閾値電圧との差および前記第１の基準電位と前記第２の基準電位との差のいずれかに応じた分、前記第１の書き込み電圧に対して電圧が高められた第２の書き込み電圧を与えて、前記第３のメモリセルに前記第３の閾値電圧を設定することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１４】
第１のデータを第１の閾値電圧により記憶し、第２のデータを前記第１の閾値電圧よりも高い第２の閾値電圧により記憶し、第３のデータを前記第２の閾値電圧よりも高い第３の閾値電圧により記憶し、少なくとも３つの閾値電圧により記憶する、データの書き換えが可能な不揮発性のメモリセルが複数集積されたメモリセルアレイと、
書き込みデータに基づいて前記メモリセルアレイの列線に与える電圧を制御し、前記書き込みデータを前記メモリセルに書き込む書き込み回路と、
前記書き込みデータが前記第２のデータか第３のデータかを検出し、前記書き込みデータが前記第２のデータである時、前記メモリセルアレイの行線に与える電圧を第１の書き込み電圧とし、前記書き込みデータが前記第３のデータである時、前記行線に与える電圧を、前記第１の書き込み電圧に対して、前記第２の閾値電圧と前記第３の閾値電圧との差および前記第１の基準電位と前記第２の基準電位との差のいずれかに応じた分、電圧が高められた第２の書き込み電圧とする制御信号を出力する書き込みデータ検出回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１５】
第１のデータを第１の閾値電圧により記憶し、第２のデータを前記第１の閾値電圧よりも高い第２の閾値電圧により記憶し、第３のデータを前記第２の閾値電圧よりも高い第３の閾値電圧の、少なくとも３つの閾値電圧により記憶する、データの書き換えが可能な不揮発性のメモリセルを複数有し、複数のメモリセルに同時にデータを書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
前記第１の閾値電圧に設定される第１のメモリセルに、前記第１の閾値電圧を設定した後、前記第２の閾値電圧に設定される第２のメモリセルのゲート、および前記第３の閾値電圧に設定される第３のメモリセルのゲートそれぞれに、第１の書き込み電圧を与えて、前記第２、第３のメモリセルそれぞれの閾値電圧を、前記第１の閾値電圧から前記第２の閾値電圧の方向にシフトさせ、
前記第２のメモリセルに第２の閾値電圧を設定した後、閾値電圧が前記第１の閾値電圧から前記第２の閾値電圧の方向にシフトされた、前記第３の閾値電圧に設定される第３のメモリセルのゲートに、第２の書き込み電圧を与えて、前記第３のメモリセルに第３の閾値電圧を設定することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１６】
前記第１、第２、第３のデータはそれぞれ、第１の基準電位、および第１の基準電位と異なるレベルの第２の基準電位の少なくとも２つの基準電位により区別され、
前記第２の書き込み電圧は、前記第１の書き込み電圧に対して、前記第２の閾値電圧と前記第３の閾値電圧との差および前記第１の基準電位と前記第２の基準電位との差のいずれかに応じた分、電圧が高められていることを特徴とする請求項１５に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１７】
前記同時にデータが書き込まれる複数のメモリセルに対する書き込みデータに、前記第２、第３のデータの少なくとも一方のデータが存在しない時、前記存在しないデータの書き込みを省略することを特徴とする請求項１５、または請求項１６に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１８】
第１のデータを第１の閾値電圧により記憶し、第２のデータを前記第１の閾値電圧よりも高い第２の閾値電圧により記憶し、第３のデータを前記第２の閾値電圧よりも高い第３の閾値電圧の、少なくとも３つの閾値電圧により記憶する、データの書き換えが可能な不揮発性のメモリセルが複数集積されたメモリセルアレイと、
書き込みデータに基づいて前記メモリセルアレイの列線に与える電圧を制御し、前記書き込みデータを前記メモリセルに書き込む、複数の書き込み回路と、
前記複数の書き込み回路に入力される書き込みデータそれぞれに対して、前記第２のデータか前記第３のデータかを検出し、前記書き込みデータに前記第２のデータが一つでもある時、前記第２のデータを書き込むために前記メモリセルアレイの行線を第１の書き込み電圧とし、前記書き込みデータに前記第３のデータが一つでもある時、前記第３のデータを書き込むために前記メモリセルアレイの行線を第２の書き込み電圧とし、前記書き込みデータに前記第２、第３のデータの少なくとも一方のデータが存在しない時、前記存在しないデータの書き込みを省略する制御信号を出力する書き込み制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１９】
前記第１、第２、第３のデータはそれぞれ、第１の基準電位、および第１の基準電位と異なるレベルの第２の基準電位の少なくとも２つの基準電位により区別され、
前記第２の書き込み電圧は、前記第１の書き込み電圧に対して、前記第２の閾値電圧と前記第３の閾値電圧との差および前記第１の基準電位と前記第２の基準電位との差のいずれかに応じた分、電圧が高められていることを特徴とする請求項１８に記載の不揮発性半導体記憶装置。
【請求項２０】
行線、及び列線を備え、マトリクス状に配置され、各々がドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶するメモリセルを有し、同一行の前記メモリセルの制御ゲートが前記行線の一つに共通に接続され、同一列の前記メモリセルのドレインが前記列線の一つに共通に接続されるメモリセルアレイと、
前記浮遊ゲートに電荷を注入する前記メモリセルへのデータの書き込みのときに、前記記憶するデータに対応して、前記ソースの電位を異ならせるソース電位設定手段とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２１】
前記ソース電位設定手段はドレインが前記メモリセルのソースに接続され、ソースが基準電位に接続されるトランジスタであり、前記データの書き込みのときに、前記記憶するデータに対応して抵抗値が変化することを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２２】
前記メモリセルに記憶される複数ビットデータは、異なるアドレスのデータであることを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２３】
前記メモリセルに記憶される複数ビットのデータは、複数の出力ビットであることを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２４】
前記メモリセルに記憶される複数ビットのデータは、同一のアドレスを有することを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２５】
前記メモリセルアレイは複数個設けられることを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２６】
前記複数個のメモリセルアレイは、同一のビツト出力データであることを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
【請求項２７】
前記複数のメモリセルアレイには同時にデータが書き込まれることを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
【請求項２８】
ドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶するメモリセルと、前記メモリセルがマトリクス状に配置され、このマトリクス状に配置された同一行の前記メモリセルの制御ゲートが複数の行線の一つに共通に接続され、同一列のメモリセルのドレインが複数の列線の一つに共通に接続され、前記メモリセルのソースが共通に接続されて形成されたメモリセルブロックを複数含むメモリセルアレイと、
前記メモリセルブロック毎に設けられ、前記浮遊ゲートに電荷を注入する前記メモリセルへのデータの書込みのときに、前記記憶するデータに対応して、前記ソースの電位を異ならせるソース電位設定手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２９】
前記メモリセルに記憶される複数ビットのデータは、異なるアドレスのデータであることを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３０】
前記メモリセルに記憶される複数ビットのデータは、複数の出力ビットであることを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３１】
前記メモリセルアレイは複数個設けられることを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３２】
前記複数個のメモリセルアレイ同士の対応するメモリセルブロックは、同一のビツト出力データであることを特徴とする請求項３１に記載の不揮発性半導体記憶装置。
【請求項３３】
前記メモリセルアレイ中の複数のメモリセルブロックには同時にデータが書き込まれることを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３４】
行線、及び列線を備え、マトリクス状に配置され、電荷蓄積部の電荷の量に対応して閾値殿圧を異ならせることにより複数ビットのデータを記憶し、各々がドレイン、ソース、前記電荷蓄積部及び制御ゲートを持つメモリセルを有し、同一行の前記メモリセルの前記制御ゲートは前記行線の一つに共通に接続され、同一列の前記メモリセルは前記列線の一つに共通に接続されたメモリセルアレイと、
同一の前記行線に接続されている少なくとも２個の前記メモリセルに同時にデータを書き込み、前記少なくとも２個のメモリセルに少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルの電荷蓄積部に電荷を注入するために前記対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３５】
前記プログラム手段は、前記メモリセルへデータを書き込む時に、書き込むデータに対応した電圧を前記メモリセルの制御ゲートに供給することを特徴とする請求項３４に記載の不揮発性半導体記憶装置。
【請求項３６】
データ消去手段をさらに具備し、前記データ消去手段で前記メモリセルの記憶データを所定の値に設定した後、前記プログラム手段で前記メモリセルに選択的にデータを書き込むことを特徴とする請求項３４、または請求項３５に記載の不揮発性半導体記憶装置。
【請求項３７】
前記プログラム手段は、低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定するときは、第１の電圧を前記行線に供給し、前記低い方の閾値電圧に設定する前記メモリセルの電荷蓄積部と前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部に同時に電荷を注入し、前記低い方の閾値電圧に対応する前記メモリセルの閾値電圧の設定後に、前記高い方の閾値電圧に設定する前記メモリセルに閾値電圧を設定するときは、前記第１の電圧よりも電圧値が大きい第２の電圧を前記行線に供給し、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部に電荷を注入し、前記高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定することを特徴とする請求項３４に記載の不揮発性半導体記憶装置。
【請求項３８】
行線、及び列線を備え、マトリクス状に配置され、電荷蓄積部の電荷の量に対応して閾値殿圧を異ならせることにより複数ビットのデータを記憶し、各々がドレイン、ソース、前記電荷蓄積部及び制御ゲートを持つメモリセルを有し、同一行の前記メモリセルの前記制御ゲートは前記行線の一つに共通に接続され、同一列の前記メモリセルは前記列線の一つに共通に接続されたメモリセルアレイを複数含むメモリセルアレイ部と、
複数の前記メモリセルアレイに対応して設けられ、前記メモリセルの記憶データを外部に出力するための出力回路と、
前記メモリセルへ書き込みデータに対応して、前記複数のメモリセルアレイ中の前記メモリセルに同時にデータを書き込み、前記複数のメモリセルアレイ中の前記メモリセルを少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルに閾値電圧を設定するために前記対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３９】
前記複数のメモリセルアレイの対応する行線同士は互いに接続されることを特徴とする請求項３８に記載の不揮発性半導体記憶装置。
【請求項４０】
前記プログラム手段は、前記メモリセルへデータを書き込むときに、書き込むデータに対応した電圧を前記メモリセルの制御ゲートに供給することを特徴とする請求項３８、または請求項３９に記載の不揮発性半導体記憶装置。
【請求項４１】
前記プログラム手段は、低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定するときは、第１の電圧を前記低い方の閾値電圧に対応する前記メモリセルの前記制御ゲートと前記高い方の閾値電圧に対応する前記メモリセルの前記制御ゲートに供給し、前記低い方の閾値電圧に設定する前記メモリセルの電荷蓄積部と前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部に同時に電荷を注入し、前記低い方の閾値電圧に対応する前記メモリセルの閾値電圧の設定後に、前記高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定するときは、前記第１の電圧よりも電圧値が大きい第２の電圧を前記高い方の閾値電圧に対応する前記メモリセルの前記制御ゲートに供給し、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部に電荷を注入し、前記高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定することを特徴とする請求項３８乃至請求項４０のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項４２】
データ消去手段をさらに具備し、前記データ消去手段で前記メモリセルの記憶データを所定の値に設定した後、前記プログラム手段で前記メモリセルに選択的にデータを書き込むことを特徴とする請求項３８乃至請求項４１のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項４３】
複数の行線と複数の列線とを備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶し、一行の前記メモリセルの制御ゲートが複数の行線の一つに共通に接続され、一列のメモリセルが複数の列線の一つに共通に接続されてなるメモリセルアレイと、
データ書込みの際に、書込まれるデータに対応して、前記メモリセルアレイのソースの電位を異ならせるソース電位設定手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４４】
複数のメモリセルブロックからなり、各メモリセルブロックはマトリクス状に配置された複数のメモリセルからなり、各メモリセルはドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶し、一行の前記メモリセルの制御ゲートが複数の行線の一つに共通に接続され、一列のメモリセルのドレインが複数の列線の一つに共通に接続され、前記メモリセルのソースが共通に接続されて形成されてなるメモリセルアレイと、
前記メモリセルブロック毎に設けられ、データ書込みの際に、書込まれるデータに対応して、前記ソースの電位を異ならせるソース電位設定手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４５】
複数の行線と複数の列線とを備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、電荷蓄積部及び制御ゲートを有し、異なる量の電子を電荷蓄積部に蓄えることで複数ビットのデータを記憶し、同一行のメモリセルの制御ゲートは前記複数の行線の一つに共通に接続され、同一列の前記メモリセルは前記複数の列線の一つに共通に接続されてなるメモリセルアレイと、
同一の前記行線に接続されている少なくとも２個の前記メモリセルに同時にデータを書き込み、前記少なくとも２個のメモリセルに少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４６】
複数のメモリセルアレイからなり、各メモリセルアレイは複数の列線と複数の行線を備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、電荷蓄積部及び制御ゲートを持ち、異なる量の電子を電荷蓄積部に蓄えることで複数ビットのデータを記憶し、同一行のメモリセルの制御ゲートは前記複数の行線の一つに共通に接続され、同一列のメモリセルは複数の列線の一つに共通に接続されてなるメモリセルアレイ部と、
複数の前記メモリセルアレイに対応して設けられ、前記メモリセルの記憶データを外部に出力するための出力回路と、
前記メモリセルへの書き込みデータに対応して、前記複数のメモリセルアレイ中の前記複数のメモリセルに同時にデータを書き込み、前記複数のメモリセルアレイ中の前記メモリセルに少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段と、
を具備することを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
（４２）本発明の不揮発性半導体記憶装置は、上記（３８）乃至（４１）に記載した不揮発性半導体記憶装置であって、かつデータ消去手段をさらに具備し、前記データ消去手段で前記メモリセルの記憶データを所定の値に設定した後、前記プログラム手段で前記メモリセルに選択的にデータを書き込むものである。
（４３）本発明の他の不揮発性半導体記憶装置は、複数の行線と複数の列線とを備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶し、一行の前記メモリセルの制御ゲートが複数の行線の一つに共通に接続され、一列のメモリセルが複数の列線の一つに共通に接続されてなるメモリセルアレイと、データ書込みの際に、書込まれるデータに対応して、前記メモリセルアレイのソースの電位を異ならせるソース電位設定手段とを具備するものである。
（４４）本発明の他の不揮発性半導体記憶装置は、複数のメモリセルブロックからなり、各メモリセルブロックはマトリクス状に配置された複数のメモリセルからなり、各メモリセルはドレイン、ソース、浮遊ゲート及び制御ゲートを有し、異なる量の電子を浮遊ゲートに蓄えることで複数ビットのデータを記憶し、一行の前記メモリセルの制御ゲートが複数の行線の一つに共通に接続され、一列のメモリセルのドレインが複数の列線の一つに共通に接続され、前記メモリセルのソースが共通に接続されて形成されてなるメモリセルアレイと、前記メモリセルブロック毎に設けられ、データ書込みの際に、書込まれるデータに対応して、前記ソースの電位を異ならせるソース電位設定手段とを具備するものである。
（４５）本発明の他の不揮発性半導体記憶装置は、複数の行線と複数の列線とを備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、電荷蓄積部及び制御ゲートを有し、異なる量の電子を電荷蓄積部に蓄えることで複数ビットのデータを記憶し、同一行のメモリセルの制御ゲートは前記複数の行線の一つに共通に接続され、同一列の前記メモリセルは前記複数の列線の一つに共通に接続されてなるメモリセルアレイと、同一の前記行線に接続されている少なくとも２個の前記メモリセルに同時にデータを書き込み、前記少なくとも２個のメモリセルに少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段とを具備するものである。
（４６）本発明の他の不揮発性半導体記憶装置は、複数のメモリセルアレイからなり、各メモリセルアレイは複数の列線と複数の行線を備え、複数のメモリセルからなり、各メモリセルはドレイン、ソース、電荷蓄積部及び制御ゲートを持ち、異なる量の電子を電荷蓄積部に蓄えることで複数ビットのデータを記憶し、同一行のメモリセルの制御ゲートは前記複数の行線の一つに共通に接続され、同一列のメモリセルは複数の列線の一つに共通に接続されてなるメモリセルアレイ部と、複数の前記メモリセルアレイに対応して設けられ、前記メモリセルの記憶データを外部に出力するための出力回路と、前記メモリセルへの書き込みデータに対応して、前記複数のメモリセルアレイ中の前記複数のメモリセルに同時にデータを書き込み、前記複数のメモリセルアレイ中の前記メモリセルに少なくとも２種類の異なる閾値電圧を設定するときは、先ず低い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、この設定後に、高い方の閾値電圧に対応する前記メモリセルに閾値電圧を設定し、前記低い方の閾値電圧に対応するメモリセルの電荷蓄積部に電荷を注入するときに、前記高い方の閾値電圧に設定する前記メモリセルの電荷蓄積部にも同時に電荷を注入するように制御するプログラム手段とを具備するものである。