【手続補正書】
【提出日】平成16年2月25日(2004.2.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディープメモリ信号表示装置によって検索される大量のデータ記録の高速表示方法であって、
ａ）入力信号から生成したデジタル化データ記録の実行ステップで、該デジタル化データ記録が第２の数のサンプルを含む出力を生成すべく第１のデータ圧縮回路を通過する第１の数のサンプルを含み、該第２の数のサンプルが前記第１の数のサンプルよりも少数であって前記第１の数のサンプルよりも細部の失われた入力信号ビデオ表示をもたらす前記ステップと、
ｂ）メモリの第１のメモリ部分に前記第１のデータ圧縮回路の出力を記憶させるステップと、
ｃ）第２のデータ圧縮回路を介して前記第１のデータ圧縮回路の出力を実行し、かくして第３の数のサンプルを含む出力を生成するステップで、該第３の数のサンプルが前記第２の数のサンプルよりも少数であって前記第２の数のサンプルよりも細部の失われた入力信号ビデオ表示をもたらす前記ステップと、
ｄ）前記メモリの第２のメモリ部分に前記第２のデータ圧縮回路の出力を記憶させるステップと、
ｅ）前記第２のデータ圧縮回路の出力を図形表示するステップと
を含む前記方法。
【請求項２】
前記ステップａ）の前記デジタル化データ記録を、それを前記第１または第２のデータ圧縮回路のいずれかで実行させる前に前記メモリの第３のメモリ部分に記憶させるステップを含むことを特徴とする請求項１記載の方法。
【請求項３】
ａ'）前記ステップａ）の前に前記メモリを第１と第２の区画へ分割するステップと、
ｆ）前記ステップｅ）の後に前記入力信号から生成された一連のデジタル化データ記録上で前記ステップａ）乃至前記ステップｅ）を反復するステップで、該奇数回目の反復では前記第１及び第２のメモリ部分は前記第１のメモリ区画のメモリ部分であり、前記偶数回目の反復では前記第１及び第２のメモリ部分は前記第２のメモリ区画のメモリ部分であるステップと
を含むことを特徴とする請求項１記載の方法。
【請求項４】
ｇ）前記ステップａ）乃至前記ステップｅ）の偶数回目の反復期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第１のメモリ区画の前記第１のメモリ部分が記憶する出力の一部を図形表示するステップと、
ｈ）前記ステップａ）乃至前記ステップｅ）の奇数回目の反復期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第２のメモリ区画の前記第１のメモリ部分が記憶する出力の一部を図形表示するステップと
を含むことを特徴とする請求項３記載の方法。
【請求項５】
前記ステップａ）の前記デジタル化データ記録を、それを前記データ圧縮回路のいずれにも実行させることなく前記メモリの第３のメモリ部分へ記憶させるステップであって、前記ステップａ）乃至前記ステップｅ）に加えて反復されることを特徴とするステップを含み、
前記記憶ステップは、前記奇数回目の反復では前記第３のメモリ部分は前記第１のメモリ区画のメモリ部分であり、前記偶数回目の反復では前記第３のメモリ部分は前記第２のメモリ区画のメモリ部分であることを特徴とする請求項３記載の方法。
【請求項６】
ｇ）前記ステップａ）乃至前記ステップｅ）の偶数回目の反復期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第１のメモリ区画の前記第３のメモリ部分が記憶する前記デジタル化データ記録又は前記第１のメモリ区画の前記第１のメモリ部分が記憶する出力のいずれかの一部を図形表示するステップと、
ｈ）前記ステップａ）乃至前記ステップｅ）の奇数回目の反復期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第２のメモリ区画の前記第３のメモリ部分が記憶する前記デジタル化データ記録又は前記第２のメモリ区画の前記第１のメモリ部分が記憶する出力のいずれかの一部を図形表示するステップと
をさらに含むことを特徴とする請求項５記載の方法。
【請求項７】
ディープメモリ信号表示装置によって検索される大量のデータ記録の高速表示方法であって、
ａ）メモリを第１と第２の区画に分割するステップと、
ｂ）一連のデジタル化データ記録中の一つの記録を実行するステップで、該一連のデジタル化データ記録を第１のデータ圧縮回路を介して入力信号から生成する前記ステップと、
ｃ）前記第１のメモリ区画の第１のメモリ部分に第１のデータ圧縮回路の出力を記憶するステップと、
ｄ）第２のデータ圧縮回路を介して前記第１のデータ圧縮回路の出力を実行するステップと、
ｅ）前記第１のメモリ区画の第２のメモリ部分に第２のデータ圧縮回路の出力を記憶させるステップと、
ｆ）前記第２のデータ圧縮回路の出力を図形表示するステップと、
ｇ）一連のデジタル化データ記録中の別の記録を実行するステップであって、前記記録を第３のデータ圧縮回路を介して前記一連のデジタル化データ記録中の前記ステップｂ）の記録の直後に続かせるステップと、
ｈ）前記第２のメモリ区画の第１のメモリ部分に第３のデータ圧縮回路の出力を記録させるステップと、
ｉ）第４のデータ圧縮回路を介して前記第３のデータ圧縮回路の出力を実行するステップと、
ｊ）前記第２のメモリ区画の前記第２のメモリ部分に前記第４のデータ圧縮回路の出力を記憶させるステップと、
ｋ）前記第４のデータ圧縮回路の出力を図形表示するステップと、
ｌ）前記ステップｂ）乃至前記ステップｋ）を反復するステップで、ステップｂ）内に引用する一連のデジタル化データ記録中の一つの記録を前記一連のデジタル化データ記録中の前記ステップｇ）の記録の直後に続かせる前記ステップと
を備える前記方法。
【請求項８】
ｍ）前記ステップｇ）乃至前記ステップｋ）のいずれかの実行期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第１のデータ圧縮回路の前記記憶出力の一部を図形表示するステップと、
ｎ）前記ステップｂ）乃至前記ステップｆ）のいずれかの実行期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第３のデータ圧縮回路の前記記憶出力の一部を図形表示するステップと
をさらに含むことを特徴とする請求項７記載の方法。
【請求項９】
ｂ'）前記ステップｂ）の前記デジタル化データ記録を、それを前記第１及び第２のデータ圧縮回路のいずれかを介して実行することなく、前記第１のメモリ区画の第３のメモリ部分へ記憶させるステップと、
ｇ'）前記ステップｇ）の前記デジタル化データ記録を、それを前記第３又は前記第４のデータ圧縮回路のいずれかを介して実行する前に、前記第２のメモリ区画の第３のメモリ部分へ記憶させるステップと
をさらに含むことを特徴とする請求項７記載の方法。
【請求項１０】
ｍ）前記ステップｇ'）を含むステップｇ）乃至前記ステップｋ）のうちの任意のものの実行期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第１のメモリ区画の前記第３のメモリ部分が記憶する前記デジタル化データ記録又は前記第１のデータ圧縮回路の前記記憶出力のいずれかの一部を図形表示するステップと、
ｎ）前記ステップｂ'）を含む前記ステップｂ）乃至前記ステップｆ）のうちの任意のものの実行期間中に前記ディープメモリ信号表示装置がパン及びズーム要求を受け取るつど前記第２のメモリ区画の前記第３のメモリ部分内の前記デジタル化データ記録又は前記第３のデータ圧縮回路の前記記憶出力のいずれかの一部を図形表示するステップと
をさらに含むことを特徴とする請求項９記載の方法。
【請求項１１】
ディープメモリ信号表示装置が検索する大量のデータ記録の高速表示回路であって、
ａ）メモリ部分に分割したメモリと、
ｂ）デジタル化データ入力と第１の圧縮データ出力を備える第１のデータ圧縮回路で、前記第１の圧縮データ出力が第１のメモリ部分に関連付けてある前記第１のデータ圧縮回路と、
ｃ）前記第１の圧縮データ出力に接続した入力と第２の圧縮データ出力を備える第２のデータ圧縮回路であって、前記第２の圧縮データ出力が第２のメモリ部分に関連付けてある前記第２のデータ圧縮回路と
を備え、
第１の数のサンプルを含むデジタル化データ記録を前記デジタル化データ記録出力にて受け取り、前記第１の数のサンプルよりも少数の第２の数のサンプルを前記第１の圧縮データ出力に生成し、前記第２の数のサンプルよりも少数の第３の数のサンプルを前記第２の圧縮データ出力に生成することを特徴とする前記回路。
【請求項１２】
前記第１及び第２のデータ圧縮回路がそれぞれ、
ａ）第１と第２の帰還ループを有する第１及び第２の論理ブロックと、
ｂ）前記第１及び第２の論理ブロックの前記第１と第２の帰還ループ内にそれぞれ配置した第１及び第２のデシメータと
を備えることを特徴とする請求項１１記載の回路。
【請求項１３】
前記第１のデシメータは、前記第２のデシメータよりも低率であることを特徴とする請求項１２記載の回路。
【請求項１４】
前記メモリ部分に分割したメモリは第１と第２の区画に分割してあり、前記回路がさらに、
ｄ）前記第１の圧縮データ出力に接続した入力と第１のゲートされた出力を有する第１のゲートで、前記第１のゲートされた出力が新たなデジタル化データ記録の受け取りに応答し、前記第１のゲートされた出力を前記第１のメモリ区画の第１のメモリ部分と前記第２のメモリ区画の第１のメモリ部分へ交互にゲーティングする前記第１のゲートと、
ｈ）前記第２の圧縮データ出力に接続した入力と第２のゲートされた出力を有する第２のゲートで、前記第２のゲートされた出力が新たなデジタル化データ記録の受け取りに応答し、前記第１のゲートされた出力を前記第１のメモリ区画の第２のメモリ部分と前記第２のメモリ区画の第２のメモリ部分へ交互にゲーティングする前記第２のゲートと
をさらに備えることを特徴とする請求項１１記載の回路。
【請求項１５】
ｄ）デジタル化信号サンプル入力と第３のメモリ部分と関連する第３の圧縮データ出力を有する第３のデータ圧縮回路と、
ｅ）前記第３の圧縮データ出力に取り付けた入力と第４のメモリ部分に関連する第４の圧縮データ出力を有する第４のデータ圧縮回路と、
ｆ）新たなデジタル化データ記録の受け取りに応答し、前記第１及び第２のデータ圧縮回路又は前記第３及び第４のデータ圧縮回路を介して前記デジタル化サンプル記録を交互に供給する手段と
を備えることを特徴とする請求項１１記載の回路。
【請求項１６】
前記第１及び第２のメモリ部分が第１のメモリ区画を構成し、前記第３及び第４のメモリ部分が第２のメモリ区画を構成することを特徴とする請求項１５記載の回路。
【請求項１７】
前記第１及び第２のメモリ区画はそれぞれ追加のメモリ部分を含み、前記交互供給手段は前記デジタル化データ記録を前記第１及び第２のメモリ区画の前記各追加メモリ部分へ交互に供給することを特徴とする請求項１６記載の回路。
【請求項１８】
前記各データ圧縮回路は、ピーク検出型であることを特徴とする請求項１１記載の回路。
【請求項１９】
前記各データ圧縮回路は、グリッチ検出型であることを特徴とする請求項１１記載の回路。
【請求項２０】
大量のデータ記録を高速表示するディープメモリ信号表示装置であって、
ａ）アナログ信号入力とデジタルデータ記録出力を備えるＡ／Ｄ変換器と、
ｂ）メモリ部分に分割されたメモリと、
ｃ）前記メモリ部分に分割されたメモリに接続したビデオプロセッサと、
ｄ）前記ビデオプロセッサに接続したビデオ表示装置と、
ｅ）前記Ａ／Ｄ変換器の前記デジタル化データ記録出力に接続した入力と第１の圧縮データ出力を備える第１のデータ圧縮回路で、前記第１の圧縮データ出力が第１のメモリ部分に関連付けてある前記第１のデータ圧縮回路と、
ｆ）前記第１の圧縮データ出力に接続した入力と第２の圧縮データ出力を備える第２のデータ圧縮回路で、前記第２の圧縮データ出力が第２のメモリ部分に関連付けてある前記第２のデータ圧縮回路とを備え、
第１の数のサンプルを含むデジタル化データ記録を前記デジタル化データ記録出力に生成し、前記第１の数のサンプルよりも少数の第２の数のサンプルを前記第１の圧縮データ出力に生成し、前記第２の数のサンプルよりも少数の第３の数のサンプルを前記第２の圧縮データ出力に生成することを特徴とする前記装置。
【請求項２１】
前記第１及び前記第２のデータ圧縮回路はそれぞれ、
ａ）第１と第２の帰還ループを有する第１及び第２の論理ブロックと、
ｂ）前記第１及び第２の論理ブロックの前記第１と第２の帰還ループ内にそれぞれ配置した第１及び第２のデシメータと
を備えることを特徴とする請求項２０記載の信号表示装置。
【請求項２２】
前記第１のデシメータは前記第２のデシメータよりも低率であることを特徴とする請求項２１記載の信号表示装置。
【請求項２３】
前記メモリ部分に分割されたメモリは第１と第２の区画に分割してあり、前記信号表示装置がさらに、
ｇ）前記第１の圧縮データ出力に接続した入力と第１のゲートされた出力を有する第１のゲートで、前記第１のゲートされた出力が新たなデジタル化データ記録の受け取りに応答し、前記第１のゲートされた出力を前記第１のメモリ区画の第１のメモリ部分と前記第２のメモリ区画の第１のメモリ部分へ交互にゲーティングする前記第１のゲートと、
ｈ）前記第２の圧縮データ出力に接続した入力と第２のゲートされた出力を有する第２のゲートで、前記第２のゲートされた出力が新たなデジタル化データ記録の受け取りに応答し、前記第１のゲートされた出力を前記第１のメモリ区画の第２のメモリ部分と前記第２のメモリ区画の第２のメモリ部分へ交互にゲーティングする前記第２のゲートと
をさらに備えることを特徴とする請求項２０記載の信号表示装置。
【請求項２４】
前記各データ圧縮回路は、ピーク検出型であることを特徴とする請求項２０記載の信号表示装置。
【請求項２５】
前記各データ圧縮回路は、グリッチ検出型であることを特徴とする請求項２０記載の信号表示装置。