【手続補正書】
【提出日】平成16年4月27日(2004.4.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１アクティブ部と第１制御ゲート部とを備える第１ＭＯＳトランジスタと、
前記半導体基板上に形成され、第２アクティブ部と第２制御ゲート部とを備える第２ＭＯＳトランジスタと、
を備え、
前記第１アクティブ部と前記第２アクティブ部とが電気的に絶縁され、
前記第１制御ゲート部と前記第２制御ゲート部とが電気的に結合しており、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタ間でゲートカップル比が異なること
を特徴とする半導体装置。
【請求項２】
上記第１アクティブ部と上記第２アクティブ部とが互いに異なる不純物型の不純物領域からなること
を特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、第１ゲート部と該第１ゲート部上に形成された第１キャップ層と該第１キャップ層上に形成された第１制御ゲート部とを備える第１ＭＯＳトランジスタと、
前記半導体基板上に形成され、第２ゲート部と該第２ゲート部上に形成された第２キャップ層と該第２キャップ層上に形成された第２制御ゲート部とを備える第２ＭＯＳトランジスタと、
を備え、
前記第１キャップ層と前記第２キャップ層との面積が異なること
を特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、第１ゲート部と該第１ゲート部上に絶縁層を介して形成された第１制御ゲート部とを備える第１ＭＯＳトランジスタと、
前記半導体基板上に形成され、第２ゲート部と該第２ゲート部上に絶縁層を介して形成された第２制御ゲート部とを備える第２ＭＯＳトランジスタと、
を備え、
前記第１ゲート部と前記第１制御ゲート部とが重なりあう第１面積と前記第２ゲート部と前記第２制御ゲート部とが重なりあう第２面積とが異なること
を特徴とする半導体装置。
【請求項５】
上記第１制御ゲート部と、上記第２制御ゲート部とが、共通の導電層で形成されていること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、第１アクティブと第１ゲート部とを備える第１導電型の第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２アクティブと第２ゲート部とを備える前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタと、
で構成される第１ＣＭＯＳトランジスタと、
前記半導体基板上に形成され、第３アクティブと第３ゲート部とを備える前記第１導電型の第３ＭＯＳトランジスタと、前記半導体基板上に形成され、第４アクティブと第４ゲート部とを備える前記第２導電型の第４ＭＯＳトランジスタと、
で構成される第２ＣＭＯＳトランジスタと、
を備え、
前記第１アクティブと前記第１ゲート部とが重なりあう面積と前記第２アクティブと前記第２ゲート部とが重なりあう面積との第１の面積比と、
前記第３アクティブと前記第３ゲート部とが重なりあう面積と前記第４アクティブと前記第４ゲート部とが重なりあう面積との第２の面積比とが異なること
を特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成され、第１アクティブと第１ゲート部とを備える第１導電型の第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２アクティブと第２ゲート部とを備える前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタと、
で構成される第１ＣＭＯＳトランジスタと、
前記半導体基板上に形成され、第３アクティブと第３ゲート部とを備える前記第１導電型の第３ＭＯＳトランジスタと、前記半導体基板上に形成され、第４アクティブと第４ゲート部とを備える前記第２導電型の第４ＭＯＳトランジスタと、
で構成される第２ＣＭＯＳトランジスタと、
を備え、
前記第１ＣＭＯＳトランジスタと第２ＣＭＯＳトランジスタのゲートカップル比が異なること
を特徴とする半導体装置。
【請求項８】
上記第１ＭＯＳトランジスタと上記第３ＭＯＳトランジスタとが読み出しトランジスタとして機能し、
上記第２ＭＯＳトランジスタと上記第４ＭＯＳトランジスタとが制御部として機能すること
を特徴とする請求項６または請求項７に記載の半導体装置。
【請求項９】
請求項１乃至請求項５のいずれか１項に記載の第１ＭＯＳトランジスタが複数形成された第１ブロック領域と、
請求項１乃至請求項５のいずれか１項に記載の第２ＭＯＳトランジスタが複数形成された第２ブロック領域と、
を備えることを特徴とする半導体装置。
【請求項１０】
請求項６乃至請求項８のいずれか１項に記載の第１ＣＭＯＳトランジスタが複数形成された第１ブロック領域と、
請求項６乃至請求項８のいずれか１項に記載の第２ＣＭＯＳトランジスタが複数形成された第２ブロック領域と、
を備えることを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
かかる要望に応えて、例えば、インテル社のブートブロック方式のように、半導体メモリ装置におけるメモリセルアレイを、複数のブロックに分割し、それぞれのブロックに異なる機能を持たせたものが提案されている。この方式では、ブロック毎に機能が異なるため、メモリセルに要求される特性がブロック毎に異なっている。すなわち、システム起動等の基本コードが入力されているブロックは、データの書き換えが少ないのでマスクＲＯＭ的なメモリセルが要求される。一方、頻繁にデータの書き換えが行われるブロックでは、プログラム特性が優れたメモリセルが望ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
（１）本発明は、半導体装置において、半導体基板と、前記半導体基板上に形成され、第１アクティブ部と第１制御ゲート部とを備える第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２アクティブ部と第２制御ゲート部とを備える第２ＭＯＳトランジスタとを備え、前記第１アクティブ部と前記第２アクティブ部とが電気的に絶縁され、前記第１制御ゲート部と前記第２制御ゲート部とが電気的に結合しており、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタ間でゲートカップル比が異なることを特徴とする。
（２）また、本発明は、上記（１）において、第１アクティブ部と第２アクティブ部とが互いに異なる不純物型の不純物領域からなることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
（３）また、本発明は、半導体装置において、半導体基板と、前記半導体基板上に形成され、第１ゲート部と該第１ゲート部上に形成された第１キャップ層と該第１キャップ層上に形成された第１制御ゲート部とを備える第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２ゲート部と該第２ゲート部上に形成された第２キャップ層と該第２キャップ層上に形成された第２制御ゲート部とを備える第２ＭＯＳトランジスタとを備え、前記第１キャップ層と前記第２キャップ層との面積が異なることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
（４）また、本発明は、半導体装置において、半導体基板と、前記半導体基板上に形成され、第１ゲート部と該第１ゲート部上に絶縁層を介して形成された第１制御ゲート部とを備える第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２ゲート部と該第２ゲート部上に絶縁層を介して形成された第２制御ゲート部とを備える第２ＭＯＳトランジスタとを備え、前記第１ゲート部と前記第１制御ゲート部とが重なりあう第１面積と前記第２ゲート部と前記第２制御ゲート部とが重なりあう第２面積とが異なることを特徴とする。
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第１制御ゲート部と、第２制御ゲート部とが、共通の導電層で形成されていることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
（６）また、本発明は、半導体装置において、半導体基板と、前記半導体基板上に形成され、第１アクティブと第１ゲート部とを備える第１導電型の第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２アクティブと第２ゲート部とを備える前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタと、で構成される第１ＣＭＯＳトランジスタと、前記半導体基板上に形成され、第３アクティブと第３ゲート部とを備える前記第１導電型の第３ＭＯＳトランジスタと、前記半導体基板上に形成され、第４アクティブと第４ゲート部とを備える前記第２導電型の第４ＭＯＳトランジスタと、で構成される第２ＣＭＯＳトランジスタとを備え、前記第１アクティブと前記第１ゲート部とが重なりあう面積と前記第２アクティブと前記第２ゲート部とが重なりあう面積との第１の面積比と、前記第３アクティブと前記第３ゲート部とが重なりあう面積と前記第４アクティブと前記第４ゲート部とが重なりあう面積との第２の面積比とが異なることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
（７）また、本発明は、半導体装置において、半導体基板と、前記半導体基板上に形成され、第１アクティブと第１ゲート部とを備える第１導電型の第１ＭＯＳトランジスタと、前記半導体基板上に形成され、第２アクティブと第２ゲート部とを備える前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタと、で構成される第１ＣＭＯＳトランジスタと、前記半導体基板上に形成され、第３アクティブと第３ゲート部とを備える前記第１導電型の第３ＭＯＳトランジスタと、前記半導体基板上に形成され、第４アクティブと第４ゲート部とを備える前記第２導電型の第４ＭＯＳトランジスタと、で構成される第２ＣＭＯＳトランジスタとを備え、前記第１ＣＭＯＳトランジスタと第２ＣＭＯＳトランジスタのゲートカップル比が異なることを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
（８）また、本発明は、上記（６）または（７）において、第１ＭＯＳトランジスタと第３ＭＯＳトランジスタとが読み出しトランジスタとして機能し、第２ＭＯＳトランジスタと第４ＭＯＳトランジスタとが制御部として機能することを特徴とする。
（９）また、本発明は、半導体装置において、上記（１）乃至（５）のいずれかに記載の第１ＭＯＳトランジスタが複数形成された第１ブロック領域と、上記（１）乃至（５）のいずれかに記載の第２ＭＯＳトランジスタが複数形成された第２ブロック領域とを備えることを特徴とする。
（１０）また、本発明は、半導体装置において、上記（６）乃至（８）のいずれかに記載の第１ＣＭＯＳトランジスタが複数形成された第１ブロック領域と、上記（６）乃至（８）のいずれかに記載の第２ＣＭＯＳトランジスタが複数形成された第２ブロック領域とを備えることを特徴とする。