(57)【要約】  逐次比較型のＡ／Ｄコンバータは、サイクリック型のＤ／Ａコンバータ（１１）と、アナログ値とＤ／Ａコンバータ（１１）の出力値とを比較する比較器（１２）と、比較器（１２）の出力値を順次記憶し、当該記憶した値を逆順でＤ／Ａコンバータ（１１）に供給する記憶手段（１３）とを備えている。
2008069144.tif 000002
【特許請求の範囲】
【請求項１】
アナログ値をデジタル値に変換する逐次比較型のＡ／Ｄコンバータであって、
サイクリック型のＤ／Ａコンバータと、
前記アナログ値と前記Ｄ／Ａコンバータの出力値とを比較する比較器と、
前記比較器の出力値を順次記憶し、当該記憶した値を逆順で前記Ｄ／Ａコンバータに供給する記憶手段とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記Ｄ／Ａコンバータは、
一端がＬレベル論理値に相当する電圧ノードに接続された互いに同じ容量値を有する第１及び第２のキャパシタと、
入力端と前記第１のキャパシタの他端との間に設けられた第１のスイッチと、
前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に設けられ、前記第１のスイッチとは逆の開閉動作をする第２のスイッチと、
前記第２のキャパシタの他端と前記電圧ノードとの間に接続された第３のスイッチとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項３】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、一又は複数の入力の中からいずれか一つを選択的に出力するセレクタを介して複数のフリップフロップがリング状に接続され、各セレクタには入力の一つとして第１のフリップフロップの出力値が供給され、前記第１のフリップフロップの入力側セレクタには入力の一つとしてＨレベル論理値が供給され、第２のフリップフロップの入力側セレクタには入力の一つとして前記比較器の出力値が供給されるように構成されており、前記第１のフリップフロップの出力値が前記Ｄ／Ａコンバータに供給される
ことを特徴とするＡ／Ｄコンバータ。
【請求項４】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、
複数のフリップフロップと、
前記比較器の出力値を前記複数のフリップフロップに順次記憶させる入力制御部と、
前記複数のフリップフロップの出力値及びＨレベル論理値を受け、これらを前記Ｄ／Ａコンバータに順次供給する出力制御部とを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項５】
請求項１に記載のＡ／Ｄコンバータにおいて、
キャパシタアレイ型のＤ／Ａコンバータと、
前記比較器の出力値を逐次記憶し、当該記憶した値を前記キャパシタアレイ型のＤ／Ａコンバータに逐次供給する逐次比較レジスタと、
前記比較器の出力値を受け、これを前記記憶手段及び逐次比較レジスタのいずれか一方に選択的に供給するセレクタとを備え、
前記比較器は、前記アナログ値と前記サイクリック型のＤ／Ａコンバータ及び前記キャパシタアレイ型のＤ／Ａコンバータの合計出力値とを比較する
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記比較器は、チョッパ型比較器である
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】
複数のサブＡ／Ｄコンバータとしての、複数の請求項１から６のいずれか一つに記載のＡ／Ｄコンバータと、
前記複数のサブＡ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、
入力されたアナログ信号を前記複数のサンプルホールド回路に順次供給するマルチプレクサとを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項８】
複数のサブＡ／Ｄコンバータとしての、複数の請求項１から６のいずれか一つに記載のＡ／Ｄコンバータと、
共通のアナログ信号を受けて前記複数のサブＡ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、
前記複数のサブＡ／Ｄコンバータ及び複数のサンプルホールド回路を制御する複数の制御回路と、
前記複数の制御回路に動作開始のトリガーを順次与えるトリガー回路とを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項９】
請求項８に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、互いに他のパルスをトリガーとして排他的にパルスを生成する複数のパルス発生回路を有するものであり、
前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータは、前記複数のパルス発生回路のそれぞれから出力されるパルスに従って動作する
ことを特徴とするＡ／Ｄコンバータ。
【請求項１０】
請求項９に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、前記複数のパルス発生回路のいずれか一つから出力されるパルスを所定数カウントするカウンタ回路を有し、前記カウンタ回路の出力及び前記複数のパルス発生回路の他のものから出力されるパルスに基づいて、前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータのリセット及び自己の動作停止を制御する
ことを特徴とするＡ／Ｄコンバータ。
【請求項１１】
複数のサブＡ／Ｄコンバータとしての、複数の請求項７に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項１２】
複数のサブＡ／Ｄコンバータとしての、複数の請求項８に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、特に、逐次比較型のＡ／Ｄコンバータ及びそれを並列化したＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータ（ＡＤＣ）にはさまざまな種類があるが、中でも逐次比較型ＡＤＣは精度、速度、コストなどのバランスがよく、さまざまなアプリケーションに用いられている。一般に、逐次比較型ＡＤＣはキャパシタアレイ型又は抵抗ストリング型のＤ／Ａコンバータ（ＤＡＣ）、逐次比較レジスタ（ＳＡＲ）及び比較器から概略構成され、二分探査によってアナログ信号をデジタル信号に変換する。すなわち、ＳＡＲは比較器の出力値に基づいてＭＳＢからデジタル値を逐次決定する。具体的には、ＳＡＲは逐次確定するデジタル値のさらに一つ下位のビットを“１”にしてＤＡＣから当該デジタル値に相当するアナログ値を出力させ、入力アナログ信号が当該アナログ値よりも大きければ当該ビットを“１”のままにし、そうでなければ“０”にする。このようにして、入力アナログ信号はｎ回の比較動作によってｎビットのデジタル信号に変換される（例えば、非特許文献１参照）。
【非特許文献１】相良岩男著、「Ａ／Ｄ・Ｄ／Ａ変換回路入門」、第２版、日刊工業新聞社、２００３年３月、ｐｐ．１１４−１１５
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＡＤＣは各種アプリケーションに必要不可欠な電子回路であり、特に近年の無線通信技術の発達により一層の低消費電力化が求められている。特に、携帯機器では電池寿命が問題となるため、携帯機器に用いられる電子回路の低消費電力化の要求は非常に厳しい。また、携帯機器については、システム仕様の異なる複数の無線通信システムを一つの集積回路上に実現する必要がある。このため、プロセス微細化により面積単価の上昇した集積回路上に複数の無線システムを集積したのでは集積回路の単価を引き上げることとなり、コスト面で大きな問題となる。【０００４】
上記問題を解決するには、複数の無線システム仕様を一つのシステムに集約可能なソフトウェア無線システムを実現し、無線信号の受信周波数を周波数変調した場合でもなるべく高い周波数のまま高精度なデジタル信号に変換できるようにする必要がある。しかし、ソフトウェア無線システムには高速かつ高精度で動作し低消費電力化されたＡＤＣが必要となるところ、そのような高性能のＡＤＣはこれまで存在しなかった。【０００５】
逐次比較型ＡＤＣは高精度なＡ／Ｄ変換を行うことが可能であるが、ＤＡＣの動作が遅く、また、ＤＡＣの精度を保つために回路規模が比較的大きくなってしまうという問題がある。例えば、１０ビットのキャパシタアレイ型ＤＡＣだと１０２４（＝２１０）個のキャパシタが必要となる。しかし、これら多数のキャパシタはＤＡＣにとって大きな負荷となるため、Ｄ／Ａ変換速度が低下し、また、消費電力が増大してしまい、結果的に、ＡＤＣの速度低下や消費電力の増大を招いてしまう。【０００６】
上記問題に鑑み、本発明は、より小さな回路規模で低消費電力の逐次比較型Ａ／Ｄコンバータを提供することを課題とする。さらに、そのような逐次比較型Ａ／Ｄコンバータを用いた高速なＡ／Ｄコンバータを提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、逐次比較型のＡ／Ｄコンバータとして、サイクリック型のＤ／Ａコンバータと、アナログ値とＤ／Ａコンバータの出力値とを比較する比較器と、比較器の出力値を順次記憶し、当該記憶した値を逆順でＤ／Ａコンバータに供給する記憶手段とを備えたものとする。これによると、サイクリックＤＡＣの回路規模及び消費電力が非常に小さいため、逐次比較型Ａ／Ｄコンバータの回路規模及び消費電力を非常に小さくすることができる。【０００８】
具体的には、Ｄ／Ａコンバータは、一端がＬレベル論理値に相当する電圧ノードに接続された互いに同じ容量値を有する第１及び第２のキャパシタと、入力端と第１のキャパシタの他端との間に設けられた第１のスイッチと、第１のキャパシタの他端と第２のキャパシタの他端との間に設けられ、第１のスイッチとは逆の開閉動作をする第２のスイッチと、第２のキャパシタの他端と上記電圧ノードとの間に接続された第３のスイッチとを有する。【０００９】
また、具体的には、記憶手段は、一又は複数の入力の中からいずれか一つを選択的に出力するセレクタを介して複数のフリップフロップがリング状に接続され、各セレクタには入力の一つとして第１のフリップフロップの出力値が供給され、第１のフリップフロップの入力側セレクタには入力の一つとしてＨレベル論理値が供給され、第２のフリップフロップの入力側セレクタには入力の一つとして前記比較器の出力値が供給されるように構成されており、第１のフリップフロップの出力値が前記Ｄ／Ａコンバータに供給される。【００１０】
また、具体的には、記憶手段は、複数のフリップフロップと、比較器の出力値を複数のフリップフロップに順次記憶させる入力制御部と、複数のフリップフロップの出力値及びＨレベル論理値を受け、これらをＤ／Ａコンバータに順次供給する出力制御部とを有する。【００１１】
好ましくは、上記の逐次比較型Ａ／Ｄコンバータは、さらに、キャパシタアレイ型のＤ／Ａコンバータと、比較器の出力値を逐次記憶し、当該記憶した値をキャパシタアレイ型のＤ／Ａコンバータに逐次供給する逐次比較レジスタと、比較器の出力値を受け、これを記憶手段及び逐次比較レジスタのいずれか一方に選択的に供給するセレクタとを備えたものとする。ここで、比較器は、アナログ値とサイクリック型のＤ／Ａコンバータ及びキャパシタアレイ型のＤ／Ａコンバータの合計出力値とを比較するものとする。これによると、記憶手段及びサイクリックＤＡＣで回路規模及び消費電力を低減しつつ、逐次比較レジスタ及びキャパシタアレイ型Ｄ／ＡコンバータによってＡ／Ｄ変換速度を高速化することができる。【００１２】
一方、本発明が講じた手段は、複数の上記の逐次比較型Ａ／Ｄコンバータと、これら複数の逐次比較型Ａ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、入力されたアナログ信号をこれら複数のサンプルホールド回路に順次供給するマルチプレクサとを備えたものとする。ここで、これら複数の逐次比較型Ａ／Ｄコンバータの記憶手段における比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されているものとする。これによると、逐次比較型Ａ／Ｄコンバータが並列化され、Ａ／Ｄ変換速度を高速化することができる。【００１３】
さらに、本発明が講じた手段は、上記の複数のＡ／Ｄコンバータと、これら複数のＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したＡ／Ｄコンバータに供給する入力選択部と、これら複数のＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えたものとする。これによると、逐次比較型Ａ／Ｄコンバータを並列化した複数のＡ／Ｄコンバータがインターリーブ動作をして高速なＡ／Ｄ変換を連続的に行うことができる。
【発明の効果】
【００１４】
以上のように本発明によると、逐次比較型Ａ／Ｄコンバータの回路規模及び消費電力を極めて小さくすることができる。さらに、そのような逐次比較型Ａ／Ｄコンバータを並列化してＡ／Ｄ変換を高速化することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係る逐次比較型ＡＤＣの構成図である。
【図２】図２は、サイクリック型ＤＡＣの構成図である。
【図３】図３は、比較器出力とＤＡＣ入力との関係を示す図である。
【図４】図４は、記憶手段の第１の構成例を示す図である。
【図５】図５は、記憶手段の第２の構成例を示す図である。
【図６】図６は、図５に示した記憶手段の動作の様子を表す図である。
【図７】図７は、図１の逐次比較型ＡＤＣを制御する各種信号のタイミングチャートである。
【図８】図８は、図１の逐次比較型ＡＤＣを制御する各種信号を生成する回路の構成図である。
【図９】図９は、第２の実施形態に係る逐次比較型ＡＤＣの構成図である。
【図１０】図１０は、チョッパ型比較器の構成図である。
【図１１】図１１は、第３の実施形態に係るＡＤＣの構成図である。
【図１２】図１２は、図４に示した記憶手段を複数繋げて構成したシフトレジスタの抜粋図である。
【図１３】図１３は、図５に示した記憶手段を複数繋げて構成したシフトレジスタの抜粋図である。
【図１４】図１４は、第４の実施形態に係るＡＤＣの構成図である。
【図１５】図１５は、図１４のＡＤＣを制御する制御回路の主要部の構成図である。
【図１６】図１６は、図１５に示した構成の制御回路が生成する各種信号のタイミングチャートである。
【図１７】図１７は、第５の実施形態に係るＡＤＣの構成図である。
【図１８】図１８は、図１７のＡＤＣの動作タイミングチャートである。
【図１９】図１９は、第１の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２０】図２０は、第２の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２１】図２１は、第３の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２２】図２２は、第４の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２３】図２３は、図２２のサイクリックＤＡＣを制御する制御回路の構成図である。
【図２４】図２４は、図２３に示した構成の制御回路が生成する各種信号のタイミングチャートである。
【符号の説明】
【００１６】
１０    Ａ／Ｄコンバータ
１１    Ｄ／Ａコンバータ
１２    比較器
１３    記憶手段
１１１  キャパシタ（第１のキャパシタ）
１１２  キャパシタ（第２のキャパシタ）
１１３  スイッチ（第１のスイッチ）
１１４  スイッチ（第２のスイッチ）
１１５  スイッチ（第３のスイッチ）
１３１ｉ  フリップフロップ
１３２ｉ  セレクタ
１３３  入力制御部
１３４  出力制御部
１４    Ｄ／Ａコンバータ
１５    逐次比較レジスタ
１６    セレクタ
２０    Ａ／Ｄコンバータ
２１    マルチプレクサ
２２    サンプルホールド回路
２３    制御回路
２４    トリガー回路
３０    Ａ／Ｄコンバータ
３１    入力選択部
３２    出力選択部
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１８】
（第１の実施形態）
図１は、第１の実施形態に係る逐次比較型ＡＤＣの構成を示す。ＡＤＣ１０は、サイクリックＤＡＣ１１、比較器１２及び記憶手段１３を備えている。比較器１２は、ＡＤＣ１０に入力されたアナログ値とＤＡＣ１１の出力値とを比較し、１ビットの論理値を出力する。【００１９】
ＤＡＣ１１は、デジタル値をＬＳＢから順に１ビットずつ受けてアナログ値に変換する。図２は、ＤＡＣ１１の構成を示す。互いに同じ容量値を有するキャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１１の他端とデジタル入力端との間にはスイッチ１１３が挿入されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。【００２０】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって相補的に開閉動作をするように制御される。すなわち、スイッチ１１３がオンのとき、Ｈ論理レベルに相当する電源電圧又はＬ論理レベルに相当するグランド電圧がキャパシタ１１１に印加される。一方、スイッチ１１４がオンのとき、キャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。【００２１】
ここで、キャパシタ１１１に印加される電圧は、入力デジタル値が“１”のときには電源電圧（ＶＤＤ）であり、“０”のときにはグランド電圧（０）であるとし、ｎ番目のクロックサイクルでキャパシタ１１２に充電されている電荷をＱ（ｎ）、キャパシタ１１１及び１１２の容量値をＣとすると、ｎ＋１番目のクロックサイクルでキャパシタ１１２に充電される電荷Ｑ（ｎ＋１）は次式で表される。
【数１】
2008069144.tif 000003
上式は、スイッチ１１４がスイッチング動作するたびにキャパシタ１１１及び１１２の合計電荷が１／２になっていくことを示している。さらに、ｎ番目のクロックサイクルにおける入力デジタル値をｂｎとすると、ｎ番目のクロックサイクル終了時にキャパシタ１１２に充電されている電荷Ｑ（ｎ）及び電圧Ｖ（ｎ）はそれぞれ次式で表される。
【数２】
2008069144.tif 000004
【００２２】
ＤＡＣ１１にはデジタル値をＬＳＢから順に入力する必要があるところ、当該デジタル値は比較器１２からＭＳＢから順に出力される。したがって、比較器１２から出力されるビット値を先入れ後出し方式（ＦＩＬＯ）でＤＡＣ１１に入力する必要がある。図３は、比較器出力とＤＡＣ入力との関係を示す。二分探査によるＡ／Ｄ変換を行う逐次比較型ＡＤＣでは、ＤＡＣに入力されるデジタル値のＬＳＢは常に“１”となる。したがって、ＤＡＣ１１にはまず“１”を入力し、それに続いて比較器１２からビット値が出力されるたびに、比較器１２の出力値を出力順とは逆順で入力する。【００２３】
記憶手段１３は、上述したように比較器１２から出力されるビット値を先入れ後出し方式でＤＡＣ１１に入力する。以下、記憶手段１３の二つの構成例を説明する。なお、便宜のためＡＤＣ１０の分解能が４ビットであるとして説明する。【００２４】
図４は、記憶手段１３の第１の構成例を示す。４つのフリップフロップ１３１１、１３１２、１３１３及び１３１４は、クロック信号φ３に同期して、セレクタ１３２１、１３２２、１３２３及び１３２４から供給されるビット値をそれぞれラッチする。入力制御部１３３は、比較器１２の出力値を受け、これをセレクタ１３２１〜１３２４に順次供給する。セレクタ１３２１〜１３２４は、入力制御部１３３からビット値が供給されている場合には当該ビット値を出力し、そうでない場合にはフリップフロップ１３１１〜１３１４の出力値をそれぞれフィードバックする。出力制御部１３４は、フリップフロップ１３１１〜１３１４の出力値及びビット値“１”を受け、ビット値“１”から順次フリップフロップ１３１４〜１３１１の出力値を出力する。セレクタ１３２１〜１３２４、入力制御部１３３及び出力制御部１３４は制御信号ＣＴＬによって制御される。【００２５】
図５は、記憶手段１３の第２の構成例を示す。５つのフリップフロップ１３１０〜１３１４は、セレクタ１３２０〜１３２４を介してリング状に接続されており、クロック信号φ３に同期して、セレクタ１３２０〜１３２４から供給されるビット値をそれぞれラッチする。そして、フリップフロップ１３１０の出力値がＤＡＣ１１の入力となる。また、フリップフロップ１３１０の出力値はセレクタ１３２０〜１３２４にも入力される。すなわち、フリップフロップ１３１０〜１３１４のいずれもフリップフロップ１３１０の出力値をラッチ可能となっている。さらに、セレクタ１３２０にはビット値“１”が入力され、セレクタ１３２１には比較器１２の出力値が入力されるようになっている。セレクタ１３２０〜１３２４は制御信号ＣＴＬによって制御される。なお、セレクタ１３２４は入力が一つであるため特に省略してもよい。【００２６】
図６は、図５に示した記憶手段１３の動作の様子を表す。なお、参照符号は省略している。また、各セレクタが選択している入力は実線で表している。まず、初期状態として、フリップフロップ１３１０はセレクタ１３２０によって選択されたビット値“１”をラッチしてから、ＡＤＣ１０のＡ／Ｄ変換が開始される（不図示）。【００２７】
出力デジタル値のＭＳＢを決定する第１フェーズでは、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択された自己の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ１をラッチする。【００２８】
出力デジタル値のＭＳＢの下位１ビット目を決定する第２フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ２をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。【００２９】
出力デジタル値のＭＳＢの下位２ビット目を決定する第３フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ２をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ１をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ２を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値“１”をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値ｂ２をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ３をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１２の出力値ｂ２をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。【００３０】
出力デジタル値のＭＳＢの下位３ビット目を決定する第４フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ３をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ２をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値ｂ１をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ３を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ２をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ１をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値“１”をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ３をラッチする。次に、フリップフロップ１３１０はビット値ｂ２を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値“１”をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１４の出力値ｂ３をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ２をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ４をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１２の出力値ｂ３をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１４の出力値ｂ３をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。そして、第４フェーズが終了した時点でフリップフロップ１３１１〜１３１４にＡ／Ｄ変換の結果得られた４ビットのデジタル値が記憶されている。【００３１】
図７は、ＡＤＣ１０を制御する各種信号のタイミングを示す。また、図８は、これら信号を生成する回路の構成例を示す。ＤＡＣ１１を駆動するクロック信号φ１及びφ２は、互いにオーバーラップ期間のない排他的な２相クロック信号でなければならない。これらクロック信号φ１及びφ２は、ＮＡＮＤゲート及び遅延バッファを用いて基準クロック信号から容易に生成することができる。ＤＡＣ１１のリセット信号φＲは、出力デジタル値の各ビットを決定する各フェーズの最初に出力される。リセット信号φＲは、クロック信号φ１を適宜マスクすることで容易に生成することができる。記憶手段１３における各フリップフロップの動作クロック信号φ３は、クロック信号φ１と同じタイミングでよい。このため、クロック信号φ１及びφ３は共通化することができる。そして、記憶手段１３における各セレクタの制御信号ＣＴＬは、クロック信号φ２に同期して遷移するようにする。これにより、各フリップフロップにおいてセットアップ及びホールド期間を十分に確保することができる。【００３２】
以上、本実施形態によると、ＤＡＣが２個のキャパシタで構成されるため、ＡＤＣの回路規模を格段に小さくすることができる。また、ＤＡＣの負荷が小さくなるため、低消費電力化が可能となる。【００３３】
なお、比較器１２の出力遷移が遅いため記憶手段１３が正確な値を受けることができないようであれば、比較器１２の出力側にラッチ回路を設けるとよい。当該ラッチ回路は各ビット値の決定フェーズの最後に動作すればよく、当該ラッチ回路を駆動する信号はクロック信号φ２を適宜マスクすることで生成することができる。また、ＤＡＣ１１にデジタル値を供給するフリップフロップの駆動能力が低いためＤＡＣ１１におけるキャパシタ１１１に十分な電圧が印加できないようであれば、当該フリップフロップの出力値に応じて電源電圧又はグランド電圧を選択的に供給するセレクタを介してキャパシタ１１１にデジタル値を供給するとよい。【００３４】
（第２の実施形態）
図９は、第２の実施形態に係る逐次比較型ＡＤＣの構成を示す。本実施形態に係るＡＤＣ１０は、キャパシタアレイ型ＤＡＣ１４及び逐次比較レジスタ（ＳＡＲ）１５を備えた従来の逐次比較型ＡＤＣと第１の実施形態に係るＡＤＣとを組み合わせた構成をしている。記憶手段１３及びＳＡＲ１５の出力はいずれも比較器１２に入力される。セレクタ１６は、Ａ／Ｄ変換の前半において比較器１２の出力値をＳＡＲ１５に供給し、後半において記憶手段１３に供給する。すなわち、上位ビット側のＡ／Ｄ変換はキャパシタアレイ型ＤＡＣ１４を用いて行われ、ＳＡＲ１５からは上位ビット側のデジタル値が出力される。そして、下位ビット側のＡ／Ｄ変換はサイクリックＤＡＣ１１を用いて行われ、記憶手段１３からは下位ビット側のデジタル値が出力される。【００３５】
従来の逐次比較型ＡＤＣはｎクロックサイクルでｎビットの分解能を得ることができる。これに対して、第１の実施形態に係るＡＤＣは、出力デジタル値の各ビットを決定する各フェーズにおいてそれまでに比較器１２から出力されたビット値を逆順にしてＤＡＣ１１に供給する必要があるため、ｎビットの分解能を得るためにはｎの総和、すなわち、ｎ（ｎ＋１）／２クロックサイクルが必要となる。このため、変換速度の点では不利である。そこで、本実施形態のように従来の逐次比較型ＡＤＣと第１の実施形態に係る逐次比較型ＡＤＣとを組み合わせることで、回路規模及び消費電力を低減しつつ変換速度を高速化することができる。【００３６】
第１及び第２の実施形態において、比較器１２として通常の差動増幅型の比較器を用いると、オフセット電圧などが影響して誤った値を出力してしまうおそれがある。そこで、比較器１２としてオフセット電圧による影響を受けにくいチョッパ型比較器を用いてもよい。図１０は、チョッパ型比較器１２の構成例を示す。比較器１２において、キャパシタ１２１は、スイッチ１２２又はスイッチ１２３を介して、ＡＤＣ１０に入力されたアナログ信号又はＤＡＣ１１の出力が入力される。スイッチ１２２及び１２３は、それぞれ、信号ＩＮＴ及びその反転である信号／ＩＮＴによってスイッチング制御され、互いに逆の開閉状態となる。インバータ１２４は、キャパシタ１２１に発生した電圧に対応する論理値を反転した１ビットの論理値を出力する。インバータ１２４の入出力端はスイッチ１２５によって短絡可能となっている。スイッチ１２５は、スイッチ１２２と同じ信号ＩＮＴによってスイッチング制御され、互いに同じ開閉状態となる。比較器１２の動作初期において、スイッチ１２２及び１２５は閉じるとともにスイッチ１２３は開く。これにより、インバータ１２４の入出力端が短絡されて入出力電圧が平衡点で安定するとともに（オートゼロ動作）、ＡＤＣ１０に入力されたアナログ信号によってキャパシタ１２１が充電される。その後、スイッチ１２２及び１２５が開くとともにスイッチ１２３が閉じ、ＤＡＣ１１が比較器１２に接続される。ＤＡＣ１１の出力電圧がキャパシタ１２１の電圧よりも高い場合には、インバータ１２４の入力電圧が平衡点よりも高くなるため、インバータ１２４は“０”を出力する。一方、ＤＡＣ１１の出力電圧がキャパシタ１２１の電圧よりも低い場合には、インバータ１２４の入力電圧が平衡点よりも低くなるため、インバータ１２４は“１”を出力する。以上のように比較器１２をチョッパ型にしても、本実施形態に係るＡＤＣ１０は従来の逐次比較型ＡＤＣよりも少ないキャパシタで構成可能であるため、回路規模を格段に小さくすることができる。また、キャパシタの数が少ない分、ＡＤＣの駆動電流が少なくて済み、低消費電力化が可能となる。【００３７】
（第３の実施形態）
図１１は、第３の実施形態に係るＡＤＣの構成を示す。ＡＤＣ２０は、マルチプレクサ２１、複数のサンプルホールド回路２２及び複数のＡＤＣ１０（サブＡＤＣ）を備えている。ＡＤＣ１０は、第１又は第２の実施形態に係る逐次比較型ＡＤＣであり、対応するサンプルホールド回路２２からアナログ値を受け、当該アナログ値をデジタル値に変換する。マルチプレクサ２１は、入力されたアナログ信号を複数のサンプルホールド回路２２のそれぞれに順次供給する。サンプルホールド回路２２は、供給されたアナログ信号のサンプル＆ホールドを行う。このように、ＡＤＣ２０はＡＤＣ１０を並列化したものである。なお、図１０に示したチョッパ型比較器１２では、キャパシタ１２１がサンプルホールド回路２２として動作する。【００３８】
ＡＤＣ１０の並列数は、個々のＡＤＣ１０のＡ／Ｄ変換に要するクロックレイテンシに基づいて決定する。例えば、第１の実施形態に係るＡＤＣ１０で１０ビットの分解能を得る場合、クロックレイテンシは５５（＝１０×１１／２）となるため、５５個のＡＤＣ１０を並列化する必要がある。【００３９】
複数のＡＤＣ１０は、複数のサンプルホールド回路２２のすべてにアナログ値がホールドされてから一斉に動作させる。複数のＡＤＣ１０は、それぞれ、同じタイミングで動作可能であるため、クロック信号φ１〜φ３、リセット信号φＲ及び制御信号ＣＴＬを複数のＡＤＣ１０に共通に与えればよい。【００４０】
各ＡＤＣ１０でのＡ／Ｄ変換結果を取り出すために、複数のＡＤＣ１０の記憶手段１３における各フリップフロップどうしを相互に接続してシフトレジスタを構成する。図１２及び図１３は、それぞれ、図４及び図５に示した記憶手段１３を複数繋げて構成したシフトレジスタの一部を示す。シフトレジスタは、各フリップフロップの入力側のセレクタに、隣接するＡＤＣ１０の記憶手段１３における各フリップフロップの出力を接続することで容易に構成可能である。そして、当該シフトレジスタを動作させることで、特定のＡＤＣ１０（図１１では最下に配置したＡＤＣ１０）から各ＡＤＣ１０のＡ／Ｄ変換結果を順次取り出すことができる。なお、図４に示した記憶手段１３におけるフリップフロップ１３１０は比較器１２の出力値を記憶するためのものではないため、シフトレジスタ化する必要はない。【００４１】
以上、本実施形態によると、複数の逐次比較型ＡＤＣによって一斉にＡ／Ｄ変換が行われるため、個々の逐次比較型ＡＤＣの動作が遅くても全体として高速なＡ／Ｄ変換が可能となる。また、並列化に係る逐次比較型ＡＤＣとして第１又は第２の実施形態に係るＡＤＣを採用しているため、逐次比較型ＡＤＣ単体の回路規模及び消費電力は極めて小さい。したがって、このような逐次比較型ＡＤＣを数十個並列化しても本実施形態に係るＡＤＣの全体的な回路規模及び消費電力は相当程度にまで抑えることができる。【００４２】
また、従来の逐次比較型ＡＤＣを並列化した場合、個々のサブＡＤＣが異なるタイミングで動作するためこれらサブＡＤＣを制御するための回路が複数必要になるが、本実施形態に係るＡＤＣでは、複数の逐次比較型ＡＤＣの各種制御信号を共通化することができるためこれらサブＡＤＣを制御するための回路が１個で済む。したがって、当該制御回路まで含めると、本実施形態に係るＡＤＣはより小さな回路規模及びより少ない消費電力を達成することができる。【００４３】
（第４の実施形態）
第３の実施形態のような同期制御方式のＡＤＣでは、サブＡＤＣの個数が多くなるとサブＡＤＣ間での各種制御信号のスキュー調整が難しくなる。また、すべてのサブＡＤＣに共通のクロック信号が供給されるため、動作の必要のないクロック信号の供給ラインが動作してしまい、電力が無駄に消費されてしまう。そこで、多数のサブＡＤＣを互いに独立に制御する、すなわち、非同期制御することを考える。図１４は、第４の実施形態に係るＡＤＣの構成を示す。以下、第３の実施形態と異なる点についてのみ説明する。【００４４】
複数のサンプルホールド回路２２には共通のアナログ信号が入力される。複数のサンプルホールド回路２２は、それぞれ、制御回路２３からパルス信号φＳを受けたとき、そのときに入力されているアナログ信号のサンプル＆ホールドを行う。複数の制御回路２３は、それぞれ、トリガー回路２４からトリガーを受けると、制御対象のサンプルホールド回路２２及びＡＤＣ１０（サブＡＤＣ）の制御を開始する。具体的には、制御回路２３は、サンプルホールド回路２２にパルス信号φＳを与えてから、ＡＤＣ１０に対してクロック信号φ１〜φ３、リセット信号φＲ及び制御信号ＣＴＬの供給を開始する。トリガー回路２４は、複数の制御回路２３に動作開始のトリガーＴｒｇを順次与える。トリガー回路２４は、例えば、所定のクロック信号に同期して動作するｎビットのシフトレジスタで構成可能である。ただし、ｎはＡＤＣ１０の個数である。【００４５】
図１５は、制御回路２３の主要部の構成例を示す。同図に示した回路の動作について、図１６のタイミングチャートを参照しながら説明する。パルス発生回路２３０は、トリガー回路２４から受けたトリガーＴｒｇの立ち下がりでワンショットパルス（パルス信号φＳ）を出力する。パルス発生回路２３１は、パルス信号φＳの立ち下がりでワンショットパルス（クロック信号φ１）を出力する。パルス発生回路２３２は、クロック信号φ１の立ち下がりでワンショットパルス（クロック信号φ２）を出力する。パルス発生回路２３３は、カウンタ回路２３４から出力される信号ｅｎａ１が“１”となっている間、クロック信号φ２の立ち下がりでワンショットパルス（パルス信号Ｑ１）を出力する。パルス信号Ｑ１は、クロック信号φ３として出力される。パルス発生回路２３１は、パルス信号Ｑ１の立ち下がりでワンショットパルス（クロック信号φ１）を出力する。【００４６】
カウンタ回路２３４は、パルス発生回路２３１から出力されるパルスをカウントし、そのカウント値に応じて、出力信号ｅｎａ１、ｅｎａ２及びｅｎａ３のそれぞれの論理レベルを切り替える。信号ｅｎａ１は、制御回路２３の制御対象のＡＤＣ１０におけるＤＡＣ１１がＤ／Ａ変換を行っている間“１”となる信号である。信号ｅｎａ２は、制御回路２３の制御対象のＡＤＣ１０におけるＤＡＣ１１によるＤ／Ａ変換が完了するタイミングで“１”となる信号である。信号ｅｎａ３は、制御回路２３の制御対象のＡＤＣ１０によるＡ／Ｄ変換が完了するタイミングで“１”となる信号である。【００４７】
Ｄフリップフロップ（ＤＦＦ）２３５は、クロック信号φ２に同期して信号ｅｎａ２をラッチする。すなわち、ＤＦＦ２３５の出力信号Ｑ２は、制御回路２３の制御対象のＡＤＣ１０における比較器１２による比較動作開始を指示する信号である。ここで、比較器１２が上述のチョッパ型比較器で構成されており、その出力が差動出力である場合、比較器１２の比較動作の完了は差動出力の排他的論理和が“１”となることによって検知することができる。比較器１２を含むパルス発生回路２３６は、ＤＦＦ２３５の出力信号Ｑ２の立ち上がりをトリガーとして動作する比較器１２の比較動作が完了したときにワンショットパルス（パルス信号Ｑ２’）を出力する。パルス信号Ｑ２’は、クロック信号φ３として出力される。パルス発生回路２３１は、パルス信号Ｑ２’の立ち下がりでワンショットパルス（クロック信号φ１）を出力する。また、パルス発生回路２３７は、パルス信号φ２’の立ち下がりでワンショットパルス（クロック信号φＲ）を出力する。【００４８】
ＤＦＦ２３８は、クロック信号φ２に同期して信号ｅｎａ３をラッチする。すなわち、ＤＦＦ２３８の反転出力信号／Ｑ３は、制御回路２３の制御対象のＡＤＣ１０の動作停止を指示する信号である。信号／Ｑ３が“０”になると、パルス発生回路２３１によるクロック信号φ１の生成が停止し、これをトリガーとして動作していた各回路が停止する。これにより、制御回路２３の制御対象のＡＤＣ１０全体の動作が停止する。【００４９】
以上、本実施形態によると、複数のＡＤＣ１０が非同期で制御されるため、サブＡＤＣ間での各種制御信号のスキュー調整が不要になる。各サブＡＤＣは、所定期間（例えば、トリガー回路２４の同期クロック信号の１周期×ＡＤＣ１０の個数）内にＡ／Ｄ変換を完了すればよい。このため、サブＡＤＣの個数が非常に多くなっても、比較的容易に回路をレイアウトすることができる。また、各ＡＤＣ１０はＡ／Ｄ変換が完了すると停止するため、無駄な電力の消費が抑制される。【００５０】
（第５の実施形態）
図１７は、第５の実施形態に係るＡＤＣの構成を示す。ＡＤＣ３０は、入力選択部３１、出力選択部３２及び２個のＡＤＣ２０を備えている。ＡＤＣ２０は、第３の実施形態に係るものである。入力選択部３１は、入力されたアナログ信号を、２個のＡＤＣ２０のうちＡ／Ｄ変換中でない方に供給する。出力選択部３２は、２個のＡＤＣ２０のうちＡ／Ｄ変換中でない方からデジタル値を受けて出力する。【００５１】
ＡＤＣ２０の一連の動作を、入力されたアナログ信号を各サンプルホールド回路２２に振り分けるサンプリング動作、複数のＡＤＣ１０で一斉にＡ／Ｄ変換を行うＡ／Ｄ変換動作、シフトレジスタを動作させてデジタル値を順次出力する出力動作に分けると、サンプリング動作と出力動作とは同時並行的に行うことができるが、Ａ／Ｄ変換動作は単独で行う必要がある。したがって、図１８の動作タイミングチャートに示したように、各ＡＤＣ２０においてＡ／Ｄ変換動作が他の動作と重ならないようにし、さらに、２個のＡＤＣ２０のうち一方がＡ／Ｄ変換動作中は他方はＡ／Ｄ変換動作を停止するようにＡＤＣ２０、入力選択部３１及び出力選択部３２をそれぞれ制御する。【００５２】
以上、本実施形態によると、ＡＤＣ２０単体ではアナログ信号を各サンプルホールド回路２２に振り分けている間はＡ／Ｄ変換を実行することができないところ、２個のＡＤＣ２０をインターリーブ動作させることにより連続的なＡ／Ｄ変換が可能となる。これにより、電気通信信号などの連続信号を低消費電力で高速にＡ／Ｄ変換することができる。なお、３個以上のＡＤＣ２０をインターリーブ動作させてもよいことは言うまでもない。【００５３】
（サイクリックＤＡＣに関する参考発明）
サイクリックＤＡＣは、２個のキャパシタ間での電荷再配分を繰り返すことによってＤ／Ａ変換を行う（例えば、特開２００６−３２５１８４号公報（第３−４頁、第１図）参照）。このように、サイクリックＤＡＣは基本的には２個のキャパシタと数個のスイッチで構成することができるため、その回路規模及び消費電力は、キャパシタアレイ型や抵抗ストリング型などの他のタイプのＤＡＣと比較して格段に小さくすることができる。【００５４】
しかし、サイクリックＤＡＣは、Ｄ／Ａ変換対象のデジタル値をＬＳＢから１ビットずつ処理するという動作原理から、ｎビットのデジタル値を処理するのに動作クロック信号のｎクロックサイクルの時間を要する。すなわち、サイクリックＤＡＣにはクロックレイテンシが大きいという欠点がある。【００５５】
上記問題に鑑み、本参考発明は、サイクリックＤＡＣの動作速度を向上することを課題とする。【００５６】
上記課題を解決するために本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタの他端に接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチを介して、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路とを備えたものとする。これによると、第１のスイッチが非導通状態にあるとき、電圧供給回路によって第２のキャパシタがｎビットのデジタル値に応じた電圧に充電され、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタに設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。【００５７】
好ましくは、上記Ｄ／Ａコンバータは、前記第１及び第２のキャパシタのいずれか一方に並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。【００５８】
具体的には、前記電圧供給回路は、“０”から“２ｎ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。【００５９】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチを介して、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。【００６０】
具体的には、前記電圧供給回路は、“０”から“２ｍ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎ又はｍビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。【００６１】
また、本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続された第１のキャパシタと、一端が前記電圧ノードに接続され、並列接続したときの合成容量が前記第１のキャパシタの容量の２ｎ−１（ただし、ｎは２以上の整数）倍である第２のキャパシタ群と、前記第１のキャパシタの他端と前記第２のキャパシタ群の他端との間に接続された第１のスイッチ群と、前記第２のキャパシタ群の他端に接続され、前記第１のスイッチ群が非導通状態にあるときに導通状態となる第２のスイッチ群と、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｎビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加する電圧供給回路とを備えたものとする。これによると、第１のスイッチ群が非導通状態にあるとき、電圧供給回路によって第２のキャパシタ群がｎビットのデジタル値に応じた電圧に充電され、第１のスイッチ群が導通して第１のキャパシタと第２のキャパシタ群とが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタ群に設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。【００６２】
好ましくは、上記のＤ／Ａコンバータは、前記第１のキャパシタ及び前記第２のキャパシタ群のうちのいずれか一つに並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。【００６３】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。【００６４】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｍビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。【００６５】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎ又はｍビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。【００６６】
また、本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタに並列接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電流パルスを供給する電流供給回路とを備えたものとする。これによると、第１のスイッチが非導通状態にあるとき、第２のキャパシタがリセットされ、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに電流供給回路から供給されたｎビットのデジタル値に応じた電流パルスが上位ビットとして第１及び第２のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。【００６７】
好ましくは、前記第１及び第２のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。【００６８】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｎ−１個の電流源と、前記第２のキャパシタの他端と前記２ｎ−１個の電流源のそれぞれとの間に接続された２ｎ−１個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｎ−１個のスイッチを制御する信号を生成する制御回路とを有する。【００６９】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｎ−１までの各整数）に相当する電流を供給するｎ個の電流源と、前記第２のキャパシタの他端と前記ｎ個の電流源のそれぞれとの間に接続されたｎ個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｎ個のスイッチを制御する信号を生成する制御回路とを有する。【００７０】
好ましくは、前記電流供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電流パルスを供給するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。【００７１】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｍ−１個の電流源と、前記第２のキャパシタの他端と前記２ｍ−１個の電流源のそれぞれとの間に接続された２ｍ−１個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｍ−１個のスイッチを制御する信号を生成する制御回路とを有する。【００７２】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｍ−１までの各整数）に相当する電流を供給するｍ個の電流源と、前記第２のキャパシタの他端と前記ｍ個の電流源のそれぞれとの間に接続されたｍ個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｍ個のスイッチを制御する信号を生成する制御回路とを有する。【００７３】
以上説明したように本参考発明によると、少ないクロックサイクルでサイクリックＤＡＣのＤ／Ａ変換を完了することができる。これにより、回路規模、消費電力及びクロックレイテンシが小さいＤ／Ａコンバータを実現することができる。【００７４】
以下、参考発明を実施するための最良の形態について、図面を参照しながら説明する。【００７５】
（第１の参考実施形態）
図１９は、第１の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端にはスイッチ１１３が接続されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。【００７６】
スイッチ１１４が導通すると、キャパシタ１１１及び１１２が並列接続されて合成容量２ｎＣのキャパシタが形成される。スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷は、スイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷の合計を容量２ｎＣで割った値となる。例えば、キャパシタ１１１を放電した後にスイッチ１１４を導通させると、キャパシタ１１２の電圧は１／２ｎ倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２ｎｍ倍となる。すなわち、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすることとなる。そこで、スイッチ１１４が非導通状態にあるときにキャパシタ１１１をｎビットのデジタル値に応じた電圧で充電しておくことによって、スイッチ１１４が導通したときに、キャパシタ１１１に設定されたｎビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。【００７７】
電圧供給回路１１６は、スイッチ１１３を介して、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。【００７８】
電圧供給回路１１６において、電圧源１１６１は、“０”から“２ｍ−１”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［２ｍ−１］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。セレクタ１１６２は、電圧源１１６１の複数の電圧のいずれか一つを選択する。セレクタ１１６２によって選択された電圧はスイッチ１１３を介してキャパシタ１１１に印加される。デコーダ１１６３は、入力されたｎ又はｍビットのデジタル値からセレクタ１１６２を制御する信号を生成する。例えば、デコーダ１１６３は、入力されたデジタル値の全ビットが“０”ならば電圧Ｖ［０］が、ＬＳＢのみ“１”ならば電圧Ｖ［１］が、全ビットが“１”ならば電圧Ｖ［２ｎ−１］（ｎビットのデジタル値の場合）又は電圧Ｖ［２ｍ−１］（ｍビットのデジタル値の場合）が、それぞれ選択されるような制御信号を生成する。【００７９】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、スイッチ１１３が導通状態にあるとき、ｎビットのデジタル値に相当する電圧がキャパシタ１１１に印加され、その後、スイッチ１１４が導通してキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。このイコライズ動作を所定回行った後、キャパシタ１１１に最大でｍビットのデジタル値に相当する電圧が印加され、その後、キャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。【００８０】
以上、本実施形態によると、１回のイコライズ動作でＤ／Ａ変換結果をｎビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では、ｎを３、ｍを４とすると、３クロックサイクルで完了する。【００８１】
なお、スイッチ１１５の挿入箇所は、キャパシタ１１１の他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電圧源１１６１は、“０”から“２ｎ−１”までの各整数に相当する電圧Ｖ［０］からＶ［２ｎ−１］までを供給すればよい。【００８２】
（第２の参考実施形態）
図２０は、第２の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、３つのキャパシタ１１１及びキャパシタ１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、３つのキャパシタ１１１の容量値はそれぞれＣ、２Ｃ及び４Ｃである。３つのスイッチ１１３は、３つのキャパシタ１１１のそれぞれの他端に接続されている。また、３つのスイッチ１１４は、３つのキャパシタ１１１のそれぞれの他端とキャパシタ１１２の他端との間に接続されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。【００８３】
３つのスイッチ１１４が導通すると、３つのキャパシタ１１１及びキャパシタ１１２が並列接続されて合成容量８（＝２３）Ｃのキャパシタが形成される。３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷は、３つのスイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷の合計を容量２３Ｃで割った値となる。例えば、３つのキャパシタ１１１を放電した後に３つのスイッチ１１４が導通させると、キャパシタ１１２の電圧は１／２３倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２３ｍ倍となる。すなわち、３つのスイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値は３ビットずつシフトすることとなる。そこで、３つのスイッチ１１４が非導通状態にあるときに３つのキャパシタ１１１の合計電荷が３ビットのデジタル値に応じた値になるように３つのキャパシタ１１１のそれぞれを充電しておくことによって、３つのスイッチ１１４が導通したときに、３つのキャパシタ１１１に設定された３ビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値を３ビットずつ処理することができる。【００８４】
電圧供給回路１１６は、３つのスイッチ１１３のそれぞれを介して、３つのキャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。【００８５】
電圧供給回路１１６において、電圧源１１６１は、“０”から“３”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［３］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［３］までのいずれか一つを選択し、他のものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［２］までのいずれか一つを選択する。３つのセレクタ１１６２によって選択された電圧は、それぞれ、３つのスイッチ１１３を介して３つのキャパシタ１１１に印加される。デコーダ１１６３は、入力された３又は４ビットのデジタル値から３つのセレクタ１１６２を制御する信号を生成する。例えば、３ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２によって、入力されたデジタル値の各ビットに応じて電圧Ｖ［０］及び電圧Ｖ［１］のいずれか一方が選択されるような制御信号を生成する。また、例えば、４ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものによって、入力されたデジタル値の下位２ビットに応じて電圧Ｖ［０］から電圧Ｖ［３］のいずれか一つが選択され、他のものによって、入力されたデジタル値の上位２ビットのそれぞれに応じて電圧Ｖ［０］及び電圧Ｖ［２］のいずれか一方が選択されるような制御信号を生成する。【００８６】
ＤＡＣ１１の動作は次のとおりである。まず、３つのスイッチ１１３をオフにし、３つのスイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、３つのキャパシタ１１１及びキャパシタ１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、３つのスイッチ１１３が導通状態にあるとき、３ビットのデジタル値に相当する電荷が３つのキャパシタ１１１に分散されて蓄積され、その後、３つのスイッチ１１４が導通状態となり、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。その後、３つのキャパシタ１１１に最大で４ビットのデジタル値に相当する電荷が分散されて蓄積されてから、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。【００８７】
以上、本実施形態によると、第１の参考実施形態と同様に、１回のイコライズ動作でＤ／Ａ変換結果を３ビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では３クロックサイクルで完了する。【００８８】
なお、スイッチ１１５の挿入箇所は、３つのキャパシタ１１１のいずれか一つの他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅を、１回のイコライズ動作でシフト可能なビット幅である３に固定してもよい。この場合、電圧源１１６１は、“０”に相当する電圧（例えば、グランド電圧）及び“１”に相当する電圧（例えば、電源電圧）の二つを供給すればよい。【００８９】
また、キャパシタ１１１の個数は３に限定されない。キャパシタ１１１をすべて並列接続したときの合成容量がキャパシタ１１２の２ｎ−１倍になるようにすればよく、キャパシタ１１１の個数も容量比も任意である。この場合、１回のイコライズ動作で、Ｄ／Ａ変換結果をｎビットだけシフトさせることができる。特に、容量値が２ｉＣ（ただし、ｉは０からｎ−１までの各整数）のｎ個のキャパシタ１１１を用いて、さらに、デコーダ１１６３に入力されるデジタル値の最大ビット幅をｎにすると、電圧源１１６１を、“０”及び“１”のそれぞれに相当する電圧を供給するだけの簡単な構成にすることができる。【００９０】
（第３の参考実施形態）
図２１は、第３の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端とグランドノードとの間にはスイッチ１１３が挿入されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。なお、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすること、及び、キャパシタ１１１に一度にｎビットの値を設定することによって、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理できることは上述したとおりである。【００９１】
電流供給回路１１７は、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。【００９２】
電流供給回路１１７において、電流源１１７１は、“１”に相当する電流を供給する。キャパシタ１１１の他端と電流源１１７１との間にはスイッチ１１７２が挿入されている。また、電流源１１７１とグランドノードとの間にはスイッチ１１７３が挿入されている。これらスイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。電流供給回路１１７には、上記の電流源１１７１及びスイッチ１１７２及び１１７３からなる回路要素が全部で２ｍ−１個ある。制御回路１１７４は、入力されたｎ又はｍビットのデジタル値及びスイッチ１１３が非導通状態にあるときに活性化するパルス信号φ３に基づいて、２ｍ−１個のスイッチ１１７２を制御する信号を生成する。例えば、制御回路１１７４は、入力されたデジタル値の全ビットが“０”ならばすべてのスイッチ１１７２をオフにし、ＬＳＢのみ“１”ならばいずれか一つのスイッチ１１７２のみをオンにし、全ビットが“１”ならば２ｎ−１個（ｎビットのデジタル値の場合）又は２ｍ−１個（ｍビットのデジタル値の場合）のスイッチ１１７２をオンにする。【００９３】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３及び２ｍ−１個のスイッチ１１７２をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。スイッチ１１７２は、スイッチ１１３が非導通状態にあるときに導通する。すなわち、スイッチ１１３が非導通状態にあるとき、ｎビットのデジタル値に相当する大きさの電流パルスがキャパシタ１１１及び１１２に供給される。このイコライズ動作を所定回行った後、キャパシタ１１１及び１１２に最大でｍビットのデジタル値に相当する大きさの電流パルスが供給される。【００９４】
以上、本実施形態によると、ｎビットのデジタル値が電流パルスとしてキャパシタに供給されるため、第１の実施形態のような抵抗素子を備えた電圧源は不要となる。このように、本実施形態に係るサイクリックＤＡＣは抵抗素子を含まずに回路構成をすることができるため、第１の参考実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。【００９５】
なお、スイッチ１１５は省略可能である。キャパシタ１１１及び１１２をリセットするには、スイッチ１１４及び１１３を導通させればよい。また、電流供給回路１１７に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電流源１１７１、スイッチ１１７２及び１１７３は、それぞれ２ｎ−１個あればよい。【００９６】
（第４の参考実施形態）
図２２は、第４の参考実施形態に係るサイクリックＤＡＣの構成を示す。本実施形態に係るＤＡＣ１１は、第３の参考実施形態とは異なる構成の電流供給回路１１７を備えている。それ以外の部分については第３の実施形態と同様である。ただし、ｎを３、ｍを４としている。以下、第３の参考実施形態と異なる点についてのみ説明する。【００９７】
電流供給回路１１７は、キャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。【００９８】
電流供給回路１１７において、４つの電流源１１７１は、それぞれ、“２ｉ”（ただし、ｉは０から３までの各整数）に相当する電流、すなわち、“１”、“２”、“４”及び“８”に相当する電流を供給する。キャパシタ１１１の他端と４つの電流源１１７１との間には、それぞれ、４つのスイッチ１１７２が挿入されている。また、４つの電流源１１７１とグランドノードとの間には４つのスイッチ１１７２のそれぞれに対応して４つのスイッチ１１７３が挿入されている。スイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。【００９９】
制御回路１１７４は、入力された３又は４ビットのデジタル値の各ビットとパルス信号φ３との論理積を４つのスイッチ１１７２の制御信号として出力する。例えば、制御回路１１７４は、７ビットのデジタル値を、［０］から［２］までの下位３ビットと［３］から［６］までの上位４ビットの２回に分けて処理する。制御回路１１７４が３ビット及び４ビットのいずれのデジタル値を処理するかは信号ＣｏｒＦによって切り替えられる。すなわち、制御回路１１７４は、信号ＣｏｒＦが“０”のとき、４ビットのデジタル値を処理し、“１”のとき、３ビットのデジタル値の最上位ビットに“０”を付加して４ビットのデジタル値として処理する。【０１００】
図２３は、本実施形態に係るＤＡＣ１１を制御する制御回路の構成例を示す。同図に示した制御回路２５の動作について、図２４のタイミングチャートを参照しながら説明する。トリガーＴｒｇが立ち上がると、Ｄフリップフロップ（ＤＦＦ）２５１の出力である信号ＣｏｒＦは“１”にセットされる。したがって、制御回路１１７４では３ビットのデジタル値が処理される。また、パルス発生回路２５２は、トリガーＴｒｇの立ち下がりでワンショットパルス（パルス信号Ｑ１）を出力する。リセット信号φＲとパルス信号Ｑ１とは実質的に同じであり、パルス信号Ｑ１の発生に合わせてリセット信号φＲが発生する。また、パルス信号Ｑ１の立ち上がりによって、クロック信号φ１は立ち上がる。このとき、クロック信号φ２は立ち上がったままとなっている。これにより、スイッチ１１３、１１４及び１１５が閉じて、キャパシタ１１１及び１１２がリセットされる。【０１０１】
パルス信号Ｑ１が立ち下がると、クロック信号φ１も立ち下がる。パルス発生回路２５３は、パルス信号Ｑ１の立ち下がりでワンショットパルス（パルス信号φ３）を出力する。クロック信号φ２は立ち上がったままである。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された３ビットのデジタル値に応じた大きさの電流パルスが供給される。【０１０２】
パルス発生回路２５４は、パルス信号φ３の立ち下がりでワンショットパルス（パルス信号Ｑ２）を出力する。パルス信号Ｑ２の立ち上がりによって、ＤＦＦ２５１はリセットされ、信号ＣｏｒＦは“０”となる。したがって、制御回路１１７４では４ビットのデジタル値が処理される。また、パルス信号Ｑ２の立ち上がりによって、クロック信号φ１は立ち上がり、クロック信号φ２は立ち下がる。これにより、キャパシタ１１１のみがリセットされる。【０１０３】
その後、パルス信号Ｑ２の立ち下がりによって、クロック信号φ１は立ち下がり、クロック信号φ２は立ち上がる。また、パルス発生回路２５３は、パルス信号Ｑ２の立ち下がりで再びワンショットパルス（パルス信号φ３）を出力する。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された４ビットのデジタル値に応じた大きさの電流パルスが供給される。再びパルス信号φ３が立ち下がったとき、信号ＣｏｒＦは“０”となっているため、エンド信号φＥが立ち上がる。エンド信号φＥの立ち上がりは、ＤＡＣ１１によるＤ／Ａ変換が完了したことを表す。【０１０４】
以上、本実施形態によると、第３の参考実施形態と同様に、抵抗素子を含まずに回路構成をすることができるため、第１の参考実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。【０１０５】
本参考発明に係るサイクリックＤ／Ａコンバータは、小型及び低消費電力で高速動作が可能であるため、液晶ドライバなどに用いられるＤ／Ａコンバータとして有用である。
【産業上の利用可能性】
【０１０６】
本発明に係るＡ／Ｄコンバータは、高性能かつ低消費電力であるため、特に通信信号処理や映像信号処理システムなどのフロントエンド部、モバイル用途のソフトウェア無線システムやマルチバンドレシーバなどに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008069144.tif 000023
【図２０】
2008069144.tif 000024
【図２１】
2008069144.tif 000025
【図２２】
2008069144.tif 000026
【図２３】
2008069144.tif 000027
【図２４】
2008069144.tif 000028
【手続補正書】
【提出日】平成20年6月2日(2008.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ値をデジタル値に変換する逐次比較型のＡ／Ｄコンバータであって、
サイクリック型のＤ／Ａコンバータと、
前記アナログ値と前記Ｄ／Ａコンバータの出力値とを比較する比較器と、
前記比較器の出力値を順次記憶し、当該記憶した値を逆順で前記Ｄ／Ａコンバータに供給する記憶手段とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記Ｄ／Ａコンバータは、
一端がＬレベル論理値に相当する電圧ノードに接続された互いに同じ容量値を有する第１及び第２のキャパシタと、
入力端と前記第１のキャパシタの他端との間に設けられた第１のスイッチと、
前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に設けられ、前記第１のスイッチとは逆の開閉動作をする第２のスイッチと、
前記第２のキャパシタの他端と前記電圧ノードとの間に接続された第３のスイッチとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項３】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、一又は複数の入力の中からいずれか一つを選択的に出力するセレクタを介して複数のフリップフロップがリング状に接続され、各セレクタには入力の一つとして第１のフリップフロップの出力値が供給され、前記第１のフリップフロップの入力側セレクタには入力の一つとしてＨレベル論理値が供給され、第２のフリップフロップの入力側セレクタには入力の一つとして前記比較器の出力値が供給されるように構成されており、前記第１のフリップフロップの出力値が前記Ｄ／Ａコンバータに供給される
ことを特徴とするＡ／Ｄコンバータ。
【請求項４】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、
複数のフリップフロップと、
前記比較器の出力値を前記複数のフリップフロップに順次記憶させる入力制御部と、
前記複数のフリップフロップの出力値及びＨレベル論理値を受け、これらを前記Ｄ／Ａコンバータに順次供給する出力制御部とを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項５】
請求項１に記載のＡ／Ｄコンバータにおいて、
キャパシタアレイ型のＤ／Ａコンバータと、
前記比較器の出力値を逐次記憶し、当該記憶した値を前記キャパシタアレイ型のＤ／Ａコンバータに逐次供給する逐次比較レジスタと、
前記比較器の出力値を受け、これを前記記憶手段及び逐次比較レジスタのいずれか一方に選択的に供給するセレクタとを備え、
前記比較器は、前記アナログ値と前記サイクリック型のＤ／Ａコンバータ及び前記キャパシタアレイ型のＤ／Ａコンバータの合計出力値とを比較する
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記比較器は、チョッパ型比較器である
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】
複数のサブＡ／Ｄコンバータとしての、複数の請求項１から６のいずれか一つに記載のＡ／Ｄコンバータと、
前記複数のサブＡ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、
入力されたアナログ信号を前記複数のサンプルホールド回路に順次供給するマルチプレクサとを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項８】
複数のサブＡ／Ｄコンバータとしての、複数の請求項１から６のいずれか一つに記載のＡ／Ｄコンバータと、
共通のアナログ信号を受けて前記複数のサブＡ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、
前記複数のサブＡ／Ｄコンバータ及び複数のサンプルホールド回路を制御する複数の制御回路と、
前記複数の制御回路に動作開始のトリガーを順次与えるトリガー回路とを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項９】
請求項８に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、互いに他のパルスをトリガーとして排他的にパルスを生成する複数のパルス発生回路を有するものであり、
前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータは、前記複数のパルス発生回路のそれぞれから出力されるパルスに従って動作する
ことを特徴とするＡ／Ｄコンバータ。
【請求項１０】
請求項９に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、前記複数のパルス発生回路のいずれか一つから出力されるパルスを所定数カウントするカウンタ回路を有し、前記カウンタ回路の出力及び前記複数のパルス発生回路の他のものから出力されるパルスに基づいて、前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータのリセット及び自己の動作停止を制御する
ことを特徴とするＡ／Ｄコンバータ。
【請求項１１】
複数のサブＡ／Ｄコンバータとしての、複数の請求項７に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項１２】
複数のサブＡ／Ｄコンバータとしての、複数の請求項８に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、特に、逐次比較型のＡ／Ｄコンバータ及びそれを並列化したＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータ（ＡＤＣ）にはさまざまな種類があるが、中でも逐次比較型ＡＤＣは精度、速度、コストなどのバランスがよく、さまざまなアプリケーションに用いられている。一般に、逐次比較型ＡＤＣはキャパシタアレイ型又は抵抗ストリング型のＤ／Ａコンバータ（ＤＡＣ）、逐次比較レジスタ（ＳＡＲ）及び比較器から概略構成され、二分探査によってアナログ信号をデジタル信号に変換する。すなわち、ＳＡＲは比較器の出力値に基づいてＭＳＢからデジタル値を逐次決定する。具体的には、ＳＡＲは逐次確定するデジタル値のさらに一つ下位のビットを“１”にしてＤＡＣから当該デジタル値に相当するアナログ値を出力させ、入力アナログ信号が当該アナログ値よりも大きければ当該ビットを“１”のままにし、そうでなければ“０”にする。このようにして、入力アナログ信号はｎ回の比較動作によってｎビットのデジタル信号に変換される（例えば、非特許文献１参照）。
【非特許文献１】相良岩男著、「Ａ／Ｄ・Ｄ／Ａ変換回路入門」、第２版、日刊工業新聞社、２００３年３月、ｐｐ．１１４−１１５
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＡＤＣは各種アプリケーションに必要不可欠な電子回路であり、特に近年の無線通信技術の発達により一層の低消費電力化が求められている。特に、携帯機器では電池寿命が問題となるため、携帯機器に用いられる電子回路の低消費電力化の要求は非常に厳しい。また、携帯機器については、システム仕様の異なる複数の無線通信システムを一つの集積回路上に実現する必要がある。このため、プロセス微細化により面積単価の上昇した集積回路上に複数の無線システムを集積したのでは集積回路の単価を引き上げることとなり、コスト面で大きな問題となる。
【０００４】
上記問題を解決するには、複数の無線システム仕様を一つのシステムに集約可能なソフトウェア無線システムを実現し、無線信号の受信周波数を周波数変調した場合でもなるべく高い周波数のまま高精度なデジタル信号に変換できるようにする必要がある。しかし、ソフトウェア無線システムには高速かつ高精度で動作し低消費電力化されたＡＤＣが必要となるところ、そのような高性能のＡＤＣはこれまで存在しなかった。
【０００５】
逐次比較型ＡＤＣは高精度なＡ／Ｄ変換を行うことが可能であるが、ＤＡＣの動作が遅く、また、ＤＡＣの精度を保つために回路規模が比較的大きくなってしまうという問題がある。例えば、１０ビットのキャパシタアレイ型ＤＡＣだと１０２４（＝２１０）個のキャパシタが必要となる。しかし、これら多数のキャパシタはＤＡＣにとって大きな負荷となるため、Ｄ／Ａ変換速度が低下し、また、消費電力が増大してしまい、結果的に、ＡＤＣの速度低下や消費電力の増大を招いてしまう。
【０００６】
上記問題に鑑み、本発明は、より小さな回路規模で低消費電力の逐次比較型Ａ／Ｄコンバータを提供することを課題とする。さらに、そのような逐次比較型Ａ／Ｄコンバータを用いた高速なＡ／Ｄコンバータを提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、逐次比較型のＡ／Ｄコンバータとして、サイクリック型のＤ／Ａコンバータと、アナログ値とＤ／Ａコンバータの出力値とを比較する比較器と、比較器の出力値を順次記憶し、当該記憶した値を逆順でＤ／Ａコンバータに供給する記憶手段とを備えたものとする。これによると、サイクリックＤＡＣの回路規模及び消費電力が非常に小さいため、逐次比較型Ａ／Ｄコンバータの回路規模及び消費電力を非常に小さくすることができる。
【０００８】
具体的には、Ｄ／Ａコンバータは、一端がＬレベル論理値に相当する電圧ノードに接続された互いに同じ容量値を有する第１及び第２のキャパシタと、入力端と第１のキャパシタの他端との間に設けられた第１のスイッチと、第１のキャパシタの他端と第２のキャパシタの他端との間に設けられ、第１のスイッチとは逆の開閉動作をする第２のスイッチと、第２のキャパシタの他端と上記電圧ノードとの間に接続された第３のスイッチとを有する。
【０００９】
また、具体的には、記憶手段は、一又は複数の入力の中からいずれか一つを選択的に出力するセレクタを介して複数のフリップフロップがリング状に接続され、各セレクタには入力の一つとして第１のフリップフロップの出力値が供給され、第１のフリップフロップの入力側セレクタには入力の一つとしてＨレベル論理値が供給され、第２のフリップフロップの入力側セレクタには入力の一つとして前記比較器の出力値が供給されるように構成されており、第１のフリップフロップの出力値が前記Ｄ／Ａコンバータに供給される。
【００１０】
また、具体的には、記憶手段は、複数のフリップフロップと、比較器の出力値を複数のフリップフロップに順次記憶させる入力制御部と、複数のフリップフロップの出力値及びＨレベル論理値を受け、これらをＤ／Ａコンバータに順次供給する出力制御部とを有する。
【００１１】
好ましくは、上記の逐次比較型Ａ／Ｄコンバータは、さらに、キャパシタアレイ型のＤ／Ａコンバータと、比較器の出力値を逐次記憶し、当該記憶した値をキャパシタアレイ型のＤ／Ａコンバータに逐次供給する逐次比較レジスタと、比較器の出力値を受け、これを記憶手段及び逐次比較レジスタのいずれか一方に選択的に供給するセレクタとを備えたものとする。ここで、比較器は、アナログ値とサイクリック型のＤ／Ａコンバータ及びキャパシタアレイ型のＤ／Ａコンバータの合計出力値とを比較するものとする。これによると、記憶手段及びサイクリックＤＡＣで回路規模及び消費電力を低減しつつ、逐次比較レジスタ及びキャパシタアレイ型Ｄ／ＡコンバータによってＡ／Ｄ変換速度を高速化することができる。
【００１２】
一方、本発明が講じた手段は、複数の上記の逐次比較型Ａ／Ｄコンバータと、これら複数の逐次比較型Ａ／Ｄコンバータのそれぞれにアナログ値を供給する複数のサンプルホールド回路と、入力されたアナログ信号をこれら複数のサンプルホールド回路に順次供給するマルチプレクサとを備えたものとする。ここで、これら複数の逐次比較型Ａ／Ｄコンバータの記憶手段における比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されているものとする。これによると、逐次比較型Ａ／Ｄコンバータが並列化され、Ａ／Ｄ変換速度を高速化することができる。
【００１３】
さらに、本発明が講じた手段は、上記の複数のＡ／Ｄコンバータと、これら複数のＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したＡ／Ｄコンバータに供給する入力選択部と、これら複数のＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えたものとする。これによると、逐次比較型Ａ／Ｄコンバータを並列化した複数のＡ／Ｄコンバータがインターリーブ動作をして高速なＡ／Ｄ変換を連続的に行うことができる。
【発明の効果】
【００１４】
以上のように本発明によると、逐次比較型Ａ／Ｄコンバータの回路規模及び消費電力を極めて小さくすることができる。さらに、そのような逐次比較型Ａ／Ｄコンバータを並列化してＡ／Ｄ変換を高速化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る逐次比較型ＡＤＣの構成を示す。ＡＤＣ１０は、サイクリックＤＡＣ１１、比較器１２及び記憶手段１３を備えている。比較器１２は、ＡＤＣ１０に入力されたアナログ値とＤＡＣ１１の出力値とを比較し、１ビットの論理値を出力する。
【００１７】
ＤＡＣ１１は、デジタル値をＬＳＢから順に１ビットずつ受けてアナログ値に変換する。図２は、ＤＡＣ１１の構成を示す。互いに同じ容量値を有するキャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１１の他端とデジタル入力端との間にはスイッチ１１３が挿入されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。
【００１８】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって相補的に開閉動作をするように制御される。すなわち、スイッチ１１３がオンのとき、Ｈ論理レベルに相当する電源電圧又はＬ論理レベルに相当するグランド電圧がキャパシタ１１１に印加される。一方、スイッチ１１４がオンのとき、キャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。
【００１９】
ここで、キャパシタ１１１に印加される電圧は、入力デジタル値が“１”のときには電源電圧（ＶＤＤ）であり、“０”のときにはグランド電圧（０）であるとし、ｎ番目のクロックサイクルでキャパシタ１１２に充電されている電荷をＱ（ｎ）、キャパシタ１１１及び１１２の容量値をＣとすると、ｎ＋１番目のクロックサイクルでキャパシタ１１２に充電される電荷Ｑ（ｎ＋１）は次式で表される。
【００２０】
【数１】
2008069144.tif 000029
【００２１】
上式は、スイッチ１１４がスイッチング動作するたびにキャパシタ１１１及び１１２の合計電荷が１／２になっていくことを示している。さらに、ｎ番目のクロックサイクルにおける入力デジタル値をｂｎとすると、ｎ番目のクロックサイクル終了時にキャパシタ１１２に充電されている電荷Ｑ（ｎ）及び電圧Ｖ（ｎ）はそれぞれ次式で表される。
【００２２】
【数２】
2008069144.tif 000030
【００２３】
ＤＡＣ１１にはデジタル値をＬＳＢから順に入力する必要があるところ、当該デジタル値は比較器１２からＭＳＢから順に出力される。したがって、比較器１２から出力されるビット値を先入れ後出し方式（ＦＩＬＯ）でＤＡＣ１１に入力する必要がある。図３は、比較器出力とＤＡＣ入力との関係を示す。二分探査によるＡ／Ｄ変換を行う逐次比較型ＡＤＣでは、ＤＡＣに入力されるデジタル値のＬＳＢは常に“１”となる。したがって、ＤＡＣ１１にはまず“１”を入力し、それに続いて比較器１２からビット値が出力されるたびに、比較器１２の出力値を出力順とは逆順で入力する。
【００２４】
記憶手段１３は、上述したように比較器１２から出力されるビット値を先入れ後出し方式でＤＡＣ１１に入力する。以下、記憶手段１３の二つの構成例を説明する。なお、便宜のためＡＤＣ１０の分解能が４ビットであるとして説明する。
【００２５】
図４は、記憶手段１３の第１の構成例を示す。４つのフリップフロップ１３１１、１３１２、１３１３及び１３１４は、クロック信号φ３に同期して、セレクタ１３２１、１３２２、１３２３及び１３２４から供給されるビット値をそれぞれラッチする。入力制御部１３３は、比較器１２の出力値を受け、これをセレクタ１３２１〜１３２４に順次供給する。セレクタ１３２１〜１３２４は、入力制御部１３３からビット値が供給されている場合には当該ビット値を出力し、そうでない場合にはフリップフロップ１３１１〜１３１４の出力値をそれぞれフィードバックする。出力制御部１３４は、フリップフロップ１３１１〜１３１４の出力値及びビット値“１”を受け、ビット値“１”から順次フリップフロップ１３１４〜１３１１の出力値を出力する。セレクタ１３２１〜１３２４、入力制御部１３３及び出力制御部１３４は制御信号ＣＴＬによって制御される。
【００２６】
図５は、記憶手段１３の第２の構成例を示す。５つのフリップフロップ１３１０〜１３１４は、セレクタ１３２０〜１３２４を介してリング状に接続されており、クロック信号φ３に同期して、セレクタ１３２０〜１３２４から供給されるビット値をそれぞれラッチする。そして、フリップフロップ１３１０の出力値がＤＡＣ１１の入力となる。また、フリップフロップ１３１０の出力値はセレクタ１３２０〜１３２４にも入力される。すなわち、フリップフロップ１３１０〜１３１４のいずれもフリップフロップ１３１０の出力値をラッチ可能となっている。さらに、セレクタ１３２０にはビット値“１”が入力され、セレクタ１３２１には比較器１２の出力値が入力されるようになっている。セレクタ１３２０〜１３２４は制御信号ＣＴＬによって制御される。なお、セレクタ１３２４は入力が一つであるため特に省略してもよい。
【００２７】
図６は、図５に示した記憶手段１３の動作の様子を表す。なお、参照符号は省略している。また、各セレクタが選択している入力は実線で表している。まず、初期状態として、フリップフロップ１３１０はセレクタ１３２０によって選択されたビット値“１”をラッチしてから、ＡＤＣ１０のＡ／Ｄ変換が開始される（不図示）。
【００２８】
出力デジタル値のＭＳＢを決定する第１フェーズでは、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択された自己の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ１をラッチする。
【００２９】
出力デジタル値のＭＳＢの下位１ビット目を決定する第２フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ２をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。
【００３０】
出力デジタル値のＭＳＢの下位２ビット目を決定する第３フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ２をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ１をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ２を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値“１”をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値ｂ２をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ３をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値ｂ２をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。
【００３１】
出力デジタル値のＭＳＢの下位３ビット目を決定する第４フェーズでは、まず、フリップフロップ１３１０はビット値“１”を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ３をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ２をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値ｂ１をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１０の出力値“１”をラッチする。次に、フリップフロップ１３１０はビット値ｂ３を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ２をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値ｂ１をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値“１”をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ３をラッチする。次に、フリップフロップ１３１０はビット値ｂ２を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値ｂ１をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択されたフリップフロップ１３１２の出力値“１”をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１４の出力値ｂ３をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ２をラッチする。次に、フリップフロップ１３１０はビット値ｂ１を出力する。そして、フリップフロップ１３１０はセレクタ１３２０によって選択されたフリップフロップ１３１１の出力値“１”をラッチし、フリップフロップ１３１１はセレクタ１３２１によって選択された比較器１２の出力値ｂ４をラッチし、フリップフロップ１３１２はセレクタ１３２２によって選択されたフリップフロップ１３１３の出力値ｂ３をラッチし、フリップフロップ１３１３はセレクタ１３２３によって選択されたフリップフロップ１３１４の出力値ｂ２をラッチし、フリップフロップ１３１４はセレクタ１３２４によって選択されたフリップフロップ１３１０の出力値ｂ１をラッチする。そして、第４フェーズが終了した時点でフリップフロップ１３１１〜１３１４にＡ／Ｄ変換の結果得られた４ビットのデジタル値が記憶されている。
【００３２】
図７は、ＡＤＣ１０を制御する各種信号のタイミングを示す。また、図８は、これら信号を生成する回路の構成例を示す。ＤＡＣ１１を駆動するクロック信号φ１及びφ２は、互いにオーバーラップ期間のない排他的な２相クロック信号でなければならない。これらクロック信号φ１及びφ２は、ＮＡＮＤゲート及び遅延バッファを用いて基準クロック信号から容易に生成することができる。ＤＡＣ１１のリセット信号φＲは、出力デジタル値の各ビットを決定する各フェーズの最初に出力される。リセット信号φＲは、クロック信号φ１を適宜マスクすることで容易に生成することができる。記憶手段１３における各フリップフロップの動作クロック信号φ３は、クロック信号φ１と同じタイミングでよい。このため、クロック信号φ１及びφ３は共通化することができる。そして、記憶手段１３における各セレクタの制御信号ＣＴＬは、クロック信号φ２に同期して遷移するようにする。これにより、各フリップフロップにおいてセットアップ及びホールド期間を十分に確保することができる。
【００３３】
以上、本実施形態によると、ＤＡＣが２個のキャパシタで構成されるため、ＡＤＣの回路規模を格段に小さくすることができる。また、ＤＡＣの負荷が小さくなるため、低消費電力化が可能となる。
【００３４】
なお、比較器１２の出力遷移が遅いため記憶手段１３が正確な値を受けることができないようであれば、比較器１２の出力側にラッチ回路を設けるとよい。当該ラッチ回路は各ビット値の決定フェーズの最後に動作すればよく、当該ラッチ回路を駆動する信号はクロック信号φ２を適宜マスクすることで生成することができる。また、ＤＡＣ１１にデジタル値を供給するフリップフロップの駆動能力が低いためＤＡＣ１１におけるキャパシタ１１１に十分な電圧が印加できないようであれば、当該フリップフロップの出力値に応じて電源電圧又はグランド電圧を選択的に供給するセレクタを介してキャパシタ１１１にデジタル値を供給するとよい。
【００３５】
（第２の実施形態）
図９は、第２の実施形態に係る逐次比較型ＡＤＣの構成を示す。本実施形態に係るＡＤＣ１０は、キャパシタアレイ型ＤＡＣ１４及び逐次比較レジスタ（ＳＡＲ）１５を備えた従来の逐次比較型ＡＤＣと第１の実施形態に係るＡＤＣとを組み合わせた構成をしている。記憶手段１３及びＳＡＲ１５の出力はいずれも比較器１２に入力される。セレクタ１６は、Ａ／Ｄ変換の前半において比較器１２の出力値をＳＡＲ１５に供給し、後半において記憶手段１３に供給する。すなわち、上位ビット側のＡ／Ｄ変換はキャパシタアレイ型ＤＡＣ１４を用いて行われ、ＳＡＲ１５からは上位ビット側のデジタル値が出力される。そして、下位ビット側のＡ／Ｄ変換はサイクリックＤＡＣ１１を用いて行われ、記憶手段１３からは下位ビット側のデジタル値が出力される。
【００３６】
従来の逐次比較型ＡＤＣはｎクロックサイクルでｎビットの分解能を得ることができる。これに対して、第１の実施形態に係るＡＤＣは、出力デジタル値の各ビットを決定する各フェーズにおいてそれまでに比較器１２から出力されたビット値を逆順にしてＤＡＣ１１に供給する必要があるため、ｎビットの分解能を得るためにはｎの総和、すなわち、ｎ（ｎ＋１）／２クロックサイクルが必要となる。このため、変換速度の点では不利である。そこで、本実施形態のように従来の逐次比較型ＡＤＣと第１の実施形態に係る逐次比較型ＡＤＣとを組み合わせることで、回路規模及び消費電力を低減しつつ変換速度を高速化することができる。
【００３７】
第１及び第２の実施形態において、比較器１２として通常の差動増幅型の比較器を用いると、オフセット電圧などが影響して誤った値を出力してしまうおそれがある。そこで、比較器１２としてオフセット電圧による影響を受けにくいチョッパ型比較器を用いてもよい。図１０は、チョッパ型比較器１２の構成例を示す。比較器１２において、キャパシタ１２１は、スイッチ１２２又はスイッチ１２３を介して、ＡＤＣ１０に入力されたアナログ信号又はＤＡＣ１１の出力が入力される。スイッチ１２２及び１２３は、それぞれ、信号ＩＮＴ及びその反転である信号／ＩＮＴによってスイッチング制御され、互いに逆の開閉状態となる。インバータ１２４は、キャパシタ１２１に発生した電圧に対応する論理値を反転した１ビットの論理値を出力する。インバータ１２４の入出力端はスイッチ１２５によって短絡可能となっている。スイッチ１２５は、スイッチ１２２と同じ信号ＩＮＴによってスイッチング制御され、互いに同じ開閉状態となる。比較器１２の動作初期において、スイッチ１２２及び１２５は閉じるとともにスイッチ１２３は開く。これにより、インバータ１２４の入出力端が短絡されて入出力電圧が平衡点で安定するとともに（オートゼロ動作）、ＡＤＣ１０に入力されたアナログ信号によってキャパシタ１２１が充電される。その後、スイッチ１２２及び１２５が開くとともにスイッチ１２３が閉じ、ＤＡＣ１１が比較器１２に接続される。ＤＡＣ１１の出力電圧がキャパシタ１２１の電圧よりも高い場合には、インバータ１２４の入力電圧が平衡点よりも高くなるため、インバータ１２４は“０”を出力する。一方、ＤＡＣ１１の出力電圧がキャパシタ１２１の電圧よりも低い場合には、インバータ１２４の入力電圧が平衡点よりも低くなるため、インバータ１２４は“１”を出力する。以上のように比較器１２をチョッパ型にしても、本実施形態に係るＡＤＣ１０は従来の逐次比較型ＡＤＣよりも少ないキャパシタで構成可能であるため、回路規模を格段に小さくすることができる。また、キャパシタの数が少ない分、ＡＤＣの駆動電流が少なくて済み、低消費電力化が可能となる。
【００３８】
（第３の実施形態）
図１１は、第３の実施形態に係るＡＤＣの構成を示す。ＡＤＣ２０は、マルチプレクサ２１、複数のサンプルホールド回路２２及び複数のＡＤＣ１０（サブＡＤＣ）を備えている。ＡＤＣ１０は、第１又は第２の実施形態に係る逐次比較型ＡＤＣであり、対応するサンプルホールド回路２２からアナログ値を受け、当該アナログ値をデジタル値に変換する。マルチプレクサ２１は、入力されたアナログ信号を複数のサンプルホールド回路２２のそれぞれに順次供給する。サンプルホールド回路２２は、供給されたアナログ信号のサンプル＆ホールドを行う。このように、ＡＤＣ２０はＡＤＣ１０を並列化したものである。なお、図１０に示したチョッパ型比較器１２では、キャパシタ１２１がサンプルホールド回路２２として動作する。
【００３９】
ＡＤＣ１０の並列数は、個々のＡＤＣ１０のＡ／Ｄ変換に要するクロックレイテンシに基づいて決定する。例えば、第１の実施形態に係るＡＤＣ１０で１０ビットの分解能を得る場合、クロックレイテンシは５５（＝１０×１１／２）となるため、５５個のＡＤＣ１０を並列化する必要がある。
【００４０】
複数のＡＤＣ１０は、複数のサンプルホールド回路２２のすべてにアナログ値がホールドされてから一斉に動作させる。複数のＡＤＣ１０は、それぞれ、同じタイミングで動作可能であるため、クロック信号φ１〜φ３、リセット信号φＲ及び制御信号ＣＴＬを複数のＡＤＣ１０に共通に与えればよい。
【００４１】
各ＡＤＣ１０でのＡ／Ｄ変換結果を取り出すために、複数のＡＤＣ１０の記憶手段１３における各フリップフロップどうしを相互に接続してシフトレジスタを構成する。図１２及び図１３は、それぞれ、図４及び図５に示した記憶手段１３を複数繋げて構成したシフトレジスタの一部を示す。シフトレジスタは、各フリップフロップの入力側のセレクタに、隣接するＡＤＣ１０の記憶手段１３における各フリップフロップの出力を接続することで容易に構成可能である。そして、当該シフトレジスタを動作させることで、特定のＡＤＣ１０（図１１では最下に配置したＡＤＣ１０）から各ＡＤＣ１０のＡ／Ｄ変換結果を順次取り出すことができる。なお、図５に示した記憶手段１３におけるフリップフロップ１３１０は比較器１２の出力値を記憶するためのものではないため、シフトレジスタ化する必要はない。
【００４２】
以上、本実施形態によると、複数の逐次比較型ＡＤＣによって一斉にＡ／Ｄ変換が行われるため、個々の逐次比較型ＡＤＣの動作が遅くても全体として高速なＡ／Ｄ変換が可能となる。また、並列化に係る逐次比較型ＡＤＣとして第１又は第２の実施形態に係るＡＤＣを採用しているため、逐次比較型ＡＤＣ単体の回路規模及び消費電力は極めて小さい。したがって、このような逐次比較型ＡＤＣを数十個並列化しても本実施形態に係るＡＤＣの全体的な回路規模及び消費電力は相当程度にまで抑えることができる。
【００４３】
また、従来の逐次比較型ＡＤＣを並列化した場合、個々のサブＡＤＣが異なるタイミングで動作するためこれらサブＡＤＣを制御するための回路が複数必要になるが、本実施形態に係るＡＤＣでは、複数の逐次比較型ＡＤＣの各種制御信号を共通化することができるためこれらサブＡＤＣを制御するための回路が１個で済む。したがって、当該制御回路まで含めると、本実施形態に係るＡＤＣはより小さな回路規模及びより少ない消費電力を達成することができる。
【００４４】
（第４の実施形態）
第３の実施形態のような同期制御方式のＡＤＣでは、サブＡＤＣの個数が多くなるとサブＡＤＣ間での各種制御信号のスキュー調整が難しくなる。また、すべてのサブＡＤＣに共通のクロック信号が供給されるため、動作の必要のないクロック信号の供給ラインが動作してしまい、電力が無駄に消費されてしまう。そこで、多数のサブＡＤＣを互いに独立に制御する、すなわち、非同期制御することを考える。図１４は、第４の実施形態に係るＡＤＣの構成を示す。以下、第３の実施形態と異なる点についてのみ説明する。
【００４５】
複数のサンプルホールド回路２２には共通のアナログ信号が入力される。複数のサンプルホールド回路２２は、それぞれ、制御回路２３からパルス信号φＳを受けたとき、そのときに入力されているアナログ信号のサンプル＆ホールドを行う。複数の制御回路２３は、それぞれ、トリガー回路２４からトリガーを受けると、制御対象のサンプルホールド回路２２及びＡＤＣ１０（サブＡＤＣ）の制御を開始する。具体的には、制御回路２３は、サンプルホールド回路２２にパルス信号φＳを与えてから、ＡＤＣ１０に対してクロック信号φ１〜φ３、リセット信号φＲ及び制御信号ＣＴＬの供給を開始する。トリガー回路２４は、複数の制御回路２３に動作開始のトリガーＴｒｇを順次与える。トリガー回路２４は、例えば、所定のクロック信号に同期して動作するｎビットのシフトレジスタで構成可能である。ただし、ｎはＡＤＣ１０の個数である。
【００４６】
図１５は、制御回路２３の主要部の構成例を示す。同図に示した回路の動作について、図１６のタイミングチャートを参照しながら説明する。パルス発生回路２３０は、トリガー回路２４から受けたトリガーＴｒｇの立ち上がりでワンショットパルス（パルス信号φＳ）を出力する。パルス発生回路２３１は、パルス信号φＳの立ち下がりでワンショットパルス（クロック信号φ１）を出力する。パルス発生回路２３２は、クロック信号φ１の立ち下がりでワンショットパルス（クロック信号φ２）を出力する。パルス発生回路２３３は、カウンタ回路２３４から出力される信号ｅｎａ１が“１”となっている間、クロック信号φ２の立ち下がりでワンショットパルス（パルス信号Ｑ１）を出力する。パルス信号Ｑ１は、クロック信号φ３として出力される。パルス発生回路２３１は、パルス信号Ｑ１の立ち下がりでワンショットパルス（クロック信号φ１）を出力する。
【００４７】
カウンタ回路２３４は、パルス発生回路２３１から出力されるパルスをカウントし、そのカウント値に応じて、出力信号ｅｎａ１、ｅｎａ２及びｅｎａ３のそれぞれの論理レベルを切り替える。信号ｅｎａ１は、制御回路２３の制御対象のＡＤＣ１０におけるＤＡＣ１１がＤ／Ａ変換を行っている間“１”となる信号である。信号ｅｎａ２は、制御回路２３の制御対象のＡＤＣ１０におけるＤＡＣ１１によるＤ／Ａ変換が完了するタイミングで“１”となる信号である。信号ｅｎａ３は、制御回路２３の制御対象のＡＤＣ１０によるＡ／Ｄ変換が完了するタイミングで“１”となる信号である。
【００４８】
Ｄフリップフロップ（ＤＦＦ）２３５は、クロック信号φ２に同期して信号ｅｎａ２をラッチする。すなわち、ＤＦＦ２３５の出力信号Ｑ２は、制御回路２３の制御対象のＡＤＣ１０における比較器１２による比較動作開始を指示する信号である。ここで、比較器１２が上述のチョッパ型比較器で構成されており、その出力が差動出力である場合、比較器１２の比較動作の完了は差動出力の排他的論理和が“１”となることによって検知することができる。比較器１２を含むパルス発生回路２３６は、ＤＦＦ２３５の出力信号Ｑ２の立ち上がりをトリガーとして動作する比較器１２の比較動作が完了したときにワンショットパルス（パルス信号Ｑ２’）を出力する。パルス信号Ｑ２’は、クロック信号φ３として出力される。パルス発生回路２３１は、パルス信号Ｑ２’の立ち下がりでワンショットパルス（クロック信号φ１）を出力する。また、パルス発生回路２３７は、パルス信号Ｑ２’の立ち下がりでワンショットパルス（クロック信号φＲ）を出力する。
【００４９】
ＤＦＦ２３８は、クロック信号φ２に同期して信号ｅｎａ３をラッチする。すなわち、ＤＦＦ２３８の反転出力信号／Ｑ３は、制御回路２３の制御対象のＡＤＣ１０の動作停止を指示する信号である。信号／Ｑ３が“０”になると、パルス発生回路２３１によるクロック信号φ１の生成が停止し、これをトリガーとして動作していた各回路が停止する。これにより、制御回路２３の制御対象のＡＤＣ１０全体の動作が停止する。
【００５０】
以上、本実施形態によると、複数のＡＤＣ１０が非同期で制御されるため、サブＡＤＣ間での各種制御信号のスキュー調整が不要になる。各サブＡＤＣは、所定期間（例えば、トリガー回路２４の同期クロック信号の１周期×ＡＤＣ１０の個数）内にＡ／Ｄ変換を完了すればよい。このため、サブＡＤＣの個数が非常に多くなっても、比較的容易に回路をレイアウトすることができる。また、各ＡＤＣ１０はＡ／Ｄ変換が完了すると停止するため、無駄な電力の消費が抑制される。
【００５１】
（第５の実施形態）
図１７は、第５の実施形態に係るＡＤＣの構成を示す。ＡＤＣ３０は、入力選択部３１、出力選択部３２及び２個のＡＤＣ２０を備えている。ＡＤＣ２０は、第３の実施形態に係るものである。入力選択部３１は、入力されたアナログ信号を、２個のＡＤＣ２０のうちＡ／Ｄ変換中でない方に供給する。出力選択部３２は、２個のＡＤＣ２０のうちＡ／Ｄ変換中でない方からデジタル値を受けて出力する。
【００５２】
ＡＤＣ２０の一連の動作を、入力されたアナログ信号を各サンプルホールド回路２２に振り分けるサンプリング動作、複数のＡＤＣ１０で一斉にＡ／Ｄ変換を行うＡ／Ｄ変換動作、シフトレジスタを動作させてデジタル値を順次出力する出力動作に分けると、サンプリング動作と出力動作とは同時並行的に行うことができるが、Ａ／Ｄ変換動作は単独で行う必要がある。したがって、図１８の動作タイミングチャートに示したように、各ＡＤＣ２０においてＡ／Ｄ変換動作が他の動作と重ならないようにし、さらに、２個のＡＤＣ２０のうち一方がＡ／Ｄ変換動作中は他方はＡ／Ｄ変換動作を停止するようにＡＤＣ２０、入力選択部３１及び出力選択部３２をそれぞれ制御する。
【００５３】
以上、本実施形態によると、ＡＤＣ２０単体ではアナログ信号を各サンプルホールド回路２２に振り分けている間はＡ／Ｄ変換を実行することができないところ、２個のＡＤＣ２０をインターリーブ動作させることにより連続的なＡ／Ｄ変換が可能となる。これにより、電気通信信号などの連続信号を低消費電力で高速にＡ／Ｄ変換することができる。なお、３個以上のＡＤＣ２０をインターリーブ動作させてもよいことは言うまでもない。
【００５４】
（サイクリックＤＡＣに関する参考発明）
サイクリックＤＡＣは、２個のキャパシタ間での電荷再配分を繰り返すことによってＤ／Ａ変換を行う（例えば、特開２００６−３２５１８４号公報（第３−４頁、第１図）参照）。このように、サイクリックＤＡＣは基本的には２個のキャパシタと数個のスイッチで構成することができるため、その回路規模及び消費電力は、キャパシタアレイ型や抵抗ストリング型などの他のタイプのＤＡＣと比較して格段に小さくすることができる。
【００５５】
しかし、サイクリックＤＡＣは、Ｄ／Ａ変換対象のデジタル値をＬＳＢから１ビットずつ処理するという動作原理から、ｎビットのデジタル値を処理するのに動作クロック信号のｎクロックサイクルの時間を要する。すなわち、サイクリックＤＡＣにはクロックレイテンシが大きいという欠点がある。
【００５６】
上記問題に鑑み、本参考発明は、サイクリックＤＡＣの動作速度を向上することを課題とする。
【００５７】
上記課題を解決するために本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタの他端に接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチを介して、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路とを備えたものとする。これによると、第１のスイッチが非導通状態にあるとき、電圧供給回路によって第２のキャパシタがｎビットのデジタル値に応じた電圧に充電され、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタに設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【００５８】
好ましくは、上記Ｄ／Ａコンバータは、前記第１及び第２のキャパシタのいずれか一方に並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【００５９】
具体的には、前記電圧供給回路は、“０”から“２ｎ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。
【００６０】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチを介して、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【００６１】
具体的には、前記電圧供給回路は、“０”から“２ｍ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎ又はｍビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。
【００６２】
また、本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続された第１のキャパシタと、一端が前記電圧ノードに接続され、並列接続したときの合成容量が前記第１のキャパシタの容量の２ｎ−１（ただし、ｎは２以上の整数）倍である第２のキャパシタ群と、前記第１のキャパシタの他端と前記第２のキャパシタ群の他端との間に接続された第１のスイッチ群と、前記第２のキャパシタ群の他端に接続され、前記第１のスイッチ群が非導通状態にあるときに導通状態となる第２のスイッチ群と、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｎビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加する電圧供給回路とを備えたものとする。これによると、第１のスイッチ群が非導通状態にあるとき、電圧供給回路によって第２のキャパシタ群がｎビットのデジタル値に応じた電圧に充電され、第１のスイッチ群が導通して第１のキャパシタと第２のキャパシタ群とが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタ群に設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【００６３】
好ましくは、上記のＤ／Ａコンバータは、前記第１のキャパシタ及び前記第２のキャパシタ群のうちのいずれか一つに並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【００６４】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。
【００６５】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｍビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【００６６】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎ又はｍビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。
【００６７】
また、本参考発明が講じた手段は、デジタル値をアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタに並列接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電流パルスを供給する電流供給回路とを備えたものとする。これによると、第１のスイッチが非導通状態にあるとき、第２のキャパシタがリセットされ、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに電流供給回路から供給されたｎビットのデジタル値に応じた電流パルスが上位ビットとして第１及び第２のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【００６８】
好ましくは、前記第１及び第２のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【００６９】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｎ−１個の電流源と、前記第２のキャパシタの他端と前記２ｎ−１個の電流源のそれぞれとの間に接続された２ｎ−１個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｎ−１個のスイッチを制御する信号を生成する制御回路とを有する。
【００７０】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｎ−１までの各整数）に相当する電流を供給するｎ個の電流源と、前記第２のキャパシタの他端と前記ｎ個の電流源のそれぞれとの間に接続されたｎ個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｎ個のスイッチを制御する信号を生成する制御回路とを有する。
【００７１】
好ましくは、前記電流供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電流パルスを供給するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【００７２】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｍ−１個の電流源と、前記第２のキャパシタの他端と前記２ｍ−１個の電流源のそれぞれとの間に接続された２ｍ−１個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｍ−１個のスイッチを制御する信号を生成する制御回路とを有する。
【００７３】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｍ−１までの各整数）に相当する電流を供給するｍ個の電流源と、前記第２のキャパシタの他端と前記ｍ個の電流源のそれぞれとの間に接続されたｍ個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｍ個のスイッチを制御する信号を生成する制御回路とを有する。
【００７４】
以上説明したように本参考発明によると、少ないクロックサイクルでサイクリックＤＡＣのＤ／Ａ変換を完了することができる。これにより、回路規模、消費電力及びクロックレイテンシが小さいＤ／Ａコンバータを実現することができる。
【００７５】
以下、参考発明を実施するための最良の形態について、図面を参照しながら説明する。
【００７６】
（第１の参考実施形態）
図１９は、第１の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端にはスイッチ１１３が接続されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。
【００７７】
スイッチ１１４が導通すると、キャパシタ１１１及び１１２が並列接続されて合成容量２ｎＣのキャパシタが形成される。スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷は、スイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷の合計を容量２ｎＣで割った値となる。例えば、キャパシタ１１１を放電した後にスイッチ１１４を導通させると、キャパシタ１１２の電圧は１／２ｎ倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２ｎｍ倍となる。すなわち、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすることとなる。そこで、スイッチ１１４が非導通状態にあるときにキャパシタ１１１をｎビットのデジタル値に応じた電圧で充電しておくことによって、スイッチ１１４が導通したときに、キャパシタ１１１に設定されたｎビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。
【００７８】
電圧供給回路１１６は、スイッチ１１３を介して、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。
【００７９】
電圧供給回路１１６において、電圧源１１６１は、“０”から“２ｍ−１”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［２ｍ−１］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。セレクタ１１６２は、電圧源１１６１の複数の電圧のいずれか一つを選択する。セレクタ１１６２によって選択された電圧はスイッチ１１３を介してキャパシタ１１１に印加される。デコーダ１１６３は、入力されたｎ又はｍビットのデジタル値からセレクタ１１６２を制御する信号を生成する。例えば、デコーダ１１６３は、入力されたデジタル値の全ビットが“０”ならば電圧Ｖ［０］が、ＬＳＢのみ“１”ならば電圧Ｖ［１］が、全ビットが“１”ならば電圧Ｖ［２ｎ−１］（ｎビットのデジタル値の場合）又は電圧Ｖ［２ｍ−１］（ｍビットのデジタル値の場合）が、それぞれ選択されるような制御信号を生成する。
【００８０】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、スイッチ１１３が導通状態にあるとき、ｎビットのデジタル値に相当する電圧がキャパシタ１１１に印加され、その後、スイッチ１１４が導通してキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。このイコライズ動作を所定回行った後、キャパシタ１１１に最大でｍビットのデジタル値に相当する電圧が印加され、その後、キャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。
【００８１】
以上、本実施形態によると、１回のイコライズ動作でＤ／Ａ変換結果をｎビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では、ｎを３、ｍを４とすると、３クロックサイクルで完了する。
【００８２】
なお、スイッチ１１５の挿入箇所は、キャパシタ１１１の他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電圧源１１６１は、“０”から“２ｎ−１”までの各整数に相当する電圧Ｖ［０］からＶ［２ｎ−１］までを供給すればよい。
【００８３】
（第２の参考実施形態）
図２０は、第２の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、３つのキャパシタ１１１及びキャパシタ１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、３つのキャパシタ１１１の容量値はそれぞれＣ、２Ｃ及び４Ｃである。３つのスイッチ１１３は、３つのキャパシタ１１１のそれぞれの他端に接続されている。また、３つのスイッチ１１４は、３つのキャパシタ１１１のそれぞれの他端とキャパシタ１１２の他端との間に接続されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。
【００８４】
３つのスイッチ１１４が導通すると、３つのキャパシタ１１１及びキャパシタ１１２が並列接続されて合成容量８（＝２３）Ｃのキャパシタが形成される。３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷は、３つのスイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷の合計を容量２３Ｃで割った値となる。例えば、３つのキャパシタ１１１を放電した後に３つのスイッチ１１４が導通させると、キャパシタ１１２の電圧は１／２３倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２３ｍ倍となる。すなわち、３つのスイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値は３ビットずつシフトすることとなる。そこで、３つのスイッチ１１４が非導通状態にあるときに３つのキャパシタ１１１の合計電荷が３ビットのデジタル値に応じた値になるように３つのキャパシタ１１１のそれぞれを充電しておくことによって、３つのスイッチ１１４が導通したときに、３つのキャパシタ１１１に設定された３ビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値を３ビットずつ処理することができる。
【００８５】
電圧供給回路１１６は、３つのスイッチ１１３のそれぞれを介して、３つのキャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。
【００８６】
電圧供給回路１１６において、電圧源１１６１は、“０”から“３”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［３］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［３］までのいずれか一つを選択し、他のものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［２］までのいずれか一つを選択する。３つのセレクタ１１６２によって選択された電圧は、それぞれ、３つのスイッチ１１３を介して３つのキャパシタ１１１に印加される。デコーダ１１６３は、入力された３又は４ビットのデジタル値から３つのセレクタ１１６２を制御する信号を生成する。例えば、３ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２によって、入力されたデジタル値の各ビットに応じて電圧Ｖ［０］及び電圧Ｖ［１］のいずれか一方が選択されるような制御信号を生成する。また、例えば、４ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものによって、入力されたデジタル値の下位２ビットに応じて電圧Ｖ［０］から電圧Ｖ［３］のいずれか一つが選択され、他のものによって、入力されたデジタル値の上位２ビットのそれぞれに応じて電圧Ｖ［０］及び電圧Ｖ［２］のいずれか一方が選択されるような制御信号を生成する。
【００８７】
ＤＡＣ１１の動作は次のとおりである。まず、３つのスイッチ１１３をオフにし、３つのスイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、３つのキャパシタ１１１及びキャパシタ１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、３つのスイッチ１１３が導通状態にあるとき、３ビットのデジタル値に相当する電荷が３つのキャパシタ１１１に分散されて蓄積され、その後、３つのスイッチ１１４が導通状態となり、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。その後、３つのキャパシタ１１１に最大で４ビットのデジタル値に相当する電荷が分散されて蓄積されてから、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。
【００８８】
以上、本実施形態によると、第１の参考実施形態と同様に、１回のイコライズ動作でＤ／Ａ変換結果を３ビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では３クロックサイクルで完了する。
【００８９】
なお、スイッチ１１５の挿入箇所は、３つのキャパシタ１１１のいずれか一つの他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅を、１回のイコライズ動作でシフト可能なビット幅である３に固定してもよい。この場合、電圧源１１６１は、“０”に相当する電圧（例えば、グランド電圧）及び“１”に相当する電圧（例えば、電源電圧）の二つを供給すればよい。
【００９０】
また、キャパシタ１１１の個数は３に限定されない。キャパシタ１１１をすべて並列接続したときの合成容量がキャパシタ１１２の２ｎ−１倍になるようにすればよく、キャパシタ１１１の個数も容量比も任意である。この場合、１回のイコライズ動作で、Ｄ／Ａ変換結果をｎビットだけシフトさせることができる。特に、容量値が２ｉＣ（ただし、ｉは０からｎ−１までの各整数）のｎ個のキャパシタ１１１を用いて、さらに、デコーダ１１６３に入力されるデジタル値の最大ビット幅をｎにすると、電圧源１１６１を、“０”及び“１”のそれぞれに相当する電圧を供給するだけの簡単な構成にすることができる。
【００９１】
（第３の参考実施形態）
図２１は、第３の参考実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端とグランドノードとの間にはスイッチ１１３が挿入されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。なお、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすること、及び、キャパシタ１１１に一度にｎビットの値を設定することによって、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理できることは上述したとおりである。
【００９２】
電流供給回路１１７は、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。
【００９３】
電流供給回路１１７において、電流源１１７１は、“１”に相当する電流を供給する。キャパシタ１１１の他端と電流源１１７１との間にはスイッチ１１７２が挿入されている。また、電流源１１７１とグランドノードとの間にはスイッチ１１７３が挿入されている。これらスイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。電流供給回路１１７には、上記の電流源１１７１及びスイッチ１１７２及び１１７３からなる回路要素が全部で２ｍ−１個ある。制御回路１１７４は、入力されたｎ又はｍビットのデジタル値及びスイッチ１１３が非導通状態にあるときに活性化するパルス信号φ３に基づいて、２ｍ−１個のスイッチ１１７２を制御する信号を生成する。例えば、制御回路１１７４は、入力されたデジタル値の全ビットが“０”ならばすべてのスイッチ１１７２をオフにし、ＬＳＢのみ“１”ならばいずれか一つのスイッチ１１７２のみをオンにし、全ビットが“１”ならば２ｎ−１個（ｎビットのデジタル値の場合）又は２ｍ−１個（ｍビットのデジタル値の場合）のスイッチ１１７２をオンにする。
【００９４】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３及び２ｍ−１個のスイッチ１１７２をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。スイッチ１１７２は、スイッチ１１３が非導通状態にあるときに導通する。すなわち、スイッチ１１３が非導通状態にあるとき、ｎビットのデジタル値に相当する大きさの電流パルスがキャパシタ１１１及び１１２に供給される。このイコライズ動作を所定回行った後、キャパシタ１１１及び１１２に最大でｍビットのデジタル値に相当する大きさの電流パルスが供給される。
【００９５】
以上、本実施形態によると、ｎビットのデジタル値が電流パルスとしてキャパシタに供給されるため、第１の参考実施形態のような抵抗素子を備えた電圧源は不要となる。このように、本実施形態に係るサイクリックＤＡＣは抵抗素子を含まずに回路構成をすることができるため、第１の参考実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。
【００９６】
なお、スイッチ１１５は省略可能である。キャパシタ１１１及び１１２をリセットするには、スイッチ１１４及び１１３を導通させればよい。また、電流供給回路１１７に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電流源１１７１、スイッチ１１７２及び１１７３は、それぞれ２ｎ−１個あればよい。
【００９７】
（第４の参考実施形態）
図２２は、第４の参考実施形態に係るサイクリックＤＡＣの構成を示す。本実施形態に係るＤＡＣ１１は、第３の参考実施形態とは異なる構成の電流供給回路１１７を備えている。それ以外の部分については第３の参考実施形態と同様である。ただし、ｎを３、ｍを４としている。以下、第３の参考実施形態と異なる点についてのみ説明する。
【００９８】
電流供給回路１１７は、キャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。
【００９９】
電流供給回路１１７において、４つの電流源１１７１は、それぞれ、“２ｉ”（ただし、ｉは０から３までの各整数）に相当する電流、すなわち、“１”、“２”、“４”及び“８”に相当する電流を供給する。キャパシタ１１１の他端と４つの電流源１１７１との間には、それぞれ、４つのスイッチ１１７２が挿入されている。また、４つの電流源１１７１とグランドノードとの間には４つのスイッチ１１７２のそれぞれに対応して４つのスイッチ１１７３が挿入されている。スイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。
【０１００】
制御回路１１７４は、入力された３又は４ビットのデジタル値の各ビットとパルス信号φ３との論理積を４つのスイッチ１１７２の制御信号として出力する。例えば、制御回路１１７４は、７ビットのデジタル値を、［０］から［２］までの下位３ビットと［３］から［６］までの上位４ビットの２回に分けて処理する。制御回路１１７４が３ビット及び４ビットのいずれのデジタル値を処理するかは信号ＣｏｒＦによって切り替えられる。すなわち、制御回路１１７４は、信号ＣｏｒＦが“０”のとき、４ビットのデジタル値を処理し、“１”のとき、３ビットのデジタル値の最上位ビットに“０”を付加して４ビットのデジタル値として処理する。
【０１０１】
図２３は、本実施形態に係るＤＡＣ１１を制御する制御回路の構成例を示す。同図に示した制御回路２５の動作について、図２４のタイミングチャートを参照しながら説明する。トリガーＴｒｇが立ち上がると、Ｄフリップフロップ（ＤＦＦ）２５１の出力である信号ＣｏｒＦは“１”にセットされる。したがって、制御回路１１７４では３ビットのデジタル値が処理される。また、パルス発生回路２５２は、トリガーＴｒｇの立ち上がりでワンショットパルス（パルス信号Ｑ１）を出力する。リセット信号φＲとパルス信号Ｑ１とは実質的に同じであり、パルス信号Ｑ１の発生に合わせてリセット信号φＲが発生する。また、パルス信号Ｑ１の立ち上がりによって、クロック信号φ１は立ち上がる。このとき、クロック信号φ２は立ち上がったままとなっている。これにより、スイッチ１１３、１１４及び１１５が閉じて、キャパシタ１１１及び１１２がリセットされる。
【０１０２】
パルス信号Ｑ１が立ち下がると、クロック信号φ１も立ち下がる。パルス発生回路２５３は、パルス信号Ｑ１の立ち下がりでワンショットパルス（パルス信号φ３）を出力する。クロック信号φ２は立ち上がったままである。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された３ビットのデジタル値に応じた大きさの電流パルスが供給される。
【０１０３】
パルス発生回路２５４は、パルス信号φ３の立ち下がりでワンショットパルス（パルス信号Ｑ２）を出力する。パルス信号Ｑ２の立ち上がりによって、ＤＦＦ２５１はリセットされ、信号ＣｏｒＦは“０”となる。したがって、制御回路１１７４では４ビットのデジタル値が処理される。また、パルス信号Ｑ２の立ち上がりによって、クロック信号φ１は立ち上がり、クロック信号φ２は立ち下がる。これにより、キャパシタ１１１のみがリセットされる。
【０１０４】
その後、パルス信号Ｑ２の立ち下がりによって、クロック信号φ１は立ち下がり、クロック信号φ２は立ち上がる。また、パルス発生回路２５３は、パルス信号Ｑ２の立ち下がりで再びワンショットパルス（パルス信号φ３）を出力する。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された４ビットのデジタル値に応じた大きさの電流パルスが供給される。再びパルス信号φ３が立ち下がったとき、信号ＣｏｒＦは“０”となっているため、エンド信号φＥが立ち上がる。エンド信号φＥの立ち上がりは、ＤＡＣ１１によるＤ／Ａ変換が完了したことを表す。
【０１０５】
以上、本実施形態によると、第３の参考実施形態と同様に、抵抗素子を含まずに回路構成をすることができるため、第１の参考実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。
【０１０６】
本参考発明に係るサイクリックＤ／Ａコンバータは、小型及び低消費電力で高速動作が可能であるため、液晶ドライバなどに用いられるＤ／Ａコンバータとして有用である。
【産業上の利用可能性】
【０１０７】
本発明に係るＡ／Ｄコンバータは、高性能かつ低消費電力であるため、特に通信信号処理や映像信号処理システムなどのフロントエンド部、モバイル用途のソフトウェア無線システムやマルチバンドレシーバなどに有用である。
【図面の簡単な説明】
【０１０８】
【図１】図１は、第１の実施形態に係る逐次比較型ＡＤＣの構成図である。
【図２】図２は、サイクリック型ＤＡＣの構成図である。
【図３】図３は、比較器出力とＤＡＣ入力との関係を示す図である。
【図４】図４は、記憶手段の第１の構成例を示す図である。
【図５】図５は、記憶手段の第２の構成例を示す図である。
【図６】図６は、図５に示した記憶手段の動作の様子を表す図である。
【図７】図７は、図１の逐次比較型ＡＤＣを制御する各種信号のタイミングチャートである。
【図８】図８は、図１の逐次比較型ＡＤＣを制御する各種信号を生成する回路の構成図である。
【図９】図９は、第２の実施形態に係る逐次比較型ＡＤＣの構成図である。
【図１０】図１０は、チョッパ型比較器の構成図である。
【図１１】図１１は、第３の実施形態に係るＡＤＣの構成図である。
【図１２】図１２は、図４に示した記憶手段を複数繋げて構成したシフトレジスタの抜粋図である。
【図１３】図１３は、図５に示した記憶手段を複数繋げて構成したシフトレジスタの抜粋図である。
【図１４】図１４は、第４の実施形態に係るＡＤＣの構成図である。
【図１５】図１５は、図１４のＡＤＣを制御する制御回路の主要部の構成図である。
【図１６】図１６は、図１５に示した構成の制御回路が生成する各種信号のタイミングチャートである。
【図１７】図１７は、第５の実施形態に係るＡＤＣの構成図である。
【図１８】図１８は、図１７のＡＤＣの動作タイミングチャートである。
【図１９】図１９は、第１の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２０】図２０は、第２の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２１】図２１は、第３の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２２】図２２は、第４の参考実施形態に係るサイクリックＤＡＣの構成図である。
【図２３】図２３は、図２２のサイクリックＤＡＣを制御する制御回路の構成図である。
【図２４】図２４は、図２３に示した構成の制御回路が生成する各種信号のタイミングチャートである。
【符号の説明】
【０１０９】
１０    Ａ／Ｄコンバータ
１１    Ｄ／Ａコンバータ
１２    比較器
１３    記憶手段
１１１  キャパシタ（第１のキャパシタ）
１１２  キャパシタ（第２のキャパシタ）
１１３  スイッチ（第１のスイッチ）
１１４  スイッチ（第２のスイッチ）
１１５  スイッチ（第３のスイッチ）
１３１ｉ  フリップフロップ
１３２ｉ  セレクタ
１３３  入力制御部
１３４  出力制御部
１４    Ｄ／Ａコンバータ
１５    逐次比較レジスタ
１６    セレクタ
２０    Ａ／Ｄコンバータ
２１    マルチプレクサ
２２    サンプルホールド回路
２３    制御回路
２４    トリガー回路
３０    Ａ／Ｄコンバータ
３１    入力選択部
３２    出力選択部
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008069144.tif 000031
【図２】
2008069144.tif 000032
【図３】
2008069144.tif 000033
【図４】
2008069144.tif 000034
【図５】
2008069144.tif 000035
【図６】
2008069144.tif 000036
【図７】
2008069144.tif 000037
【図８】
2008069144.tif 000038
【図９】
2008069144.tif 000039
【図１０】
2008069144.tif 000040
【図１１】
2008069144.tif 000041
【図１２】
2008069144.tif 000042
【図１３】
2008069144.tif 000043
【図１４】
2008069144.tif 000044
【図１５】
2008069144.tif 000045
【図１６】
2008069144.tif 000046
【図１７】
2008069144.tif 000047
【図１８】
2008069144.tif 000048
【図１９】
2008069144.tif 000049
【図２０】
2008069144.tif 000050
【図２１】
2008069144.tif 000051
【図２２】
2008069144.tif 000052
【図２３】
2008069144.tif 000053
【図２４】
2008069144.tif 000054
【手続補正書】
【提出日】平成20年6月3日(2008.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
サイクリック型のＤ／Ａコンバータと、入力されたアナログ値と前記サイクリック型のＤ／Ａコンバータの出力値とを比較する比較器と、前記比較器の出力値を順次記憶し、当該記憶した値を逆順で前記サイクリック型のＤ／Ａコンバータに供給する記憶手段とを有する複数の逐次比較型のサブＡ／Ｄコンバータと、
前記複数のサブＡ／Ｄコンバータのそれぞれに前記アナログ値を供給する複数のサンプルホールド回路と、
入力されたアナログ信号を前記複数のサンプルホールド回路に順次供給するマルチプレクサとを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】
サイクリック型のＤ／Ａコンバータと、入力されたアナログ値と前記サイクリック型のＤ／Ａコンバータの出力値とを比較する比較器と、前記比較器の出力値を順次記憶し、当該記憶した値を逆順で前記サイクリック型のＤ／Ａコンバータに供給する記憶手段とを有する複数の逐次比較型のサブＡ／Ｄコンバータと、
共通のアナログ信号を受けて前記複数のサブＡ／Ｄコンバータのそれぞれに前記アナログ値を供給する複数のサンプルホールド回路と、
前記複数のサブＡ／Ｄコンバータ及び複数のサンプルホールド回路を制御する複数の制御回路と、
前記複数の制御回路に動作開始のトリガーを順次与えるトリガー回路とを備え、
前記複数のサブＡ／Ｄコンバータの前記記憶手段における前記比較器の出力値を記憶する各フリップフロップどうしが相互に接続されてシフトレジスタが構成されている
ことを特徴とするＡ／Ｄコンバータ。
【請求項３】
請求項２に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、互いに他のパルスをトリガーとして排他的にパルスを生成する複数のパルス発生回路を有するものであり、
前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータは、前記複数のパルス発生回路のそれぞれから出力されるパルスに従って動作する
ことを特徴とするＡ／Ｄコンバータ。
【請求項４】
請求項３に記載のＡ／Ｄコンバータにおいて、
前記複数の制御回路のそれぞれは、前記複数のパルス発生回路のいずれか一つから出力されるパルスを所定数カウントするカウンタ回路を有し、前記カウンタ回路の出力及び前記複数のパルス発生回路の他のものから出力されるパルスに基づいて、前記複数のサブＡ／Ｄコンバータのそれぞれにおける前記サイクリック型のＤ／Ａコンバータのリセット及び自己の動作停止を制御する
ことを特徴とするＡ／Ｄコンバータ。
【請求項５】
複数のサブＡ／Ｄコンバータとしての、複数の請求項１に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
複数のサブＡ／Ｄコンバータとしての、複数の請求項２に記載のＡ／Ｄコンバータと、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、入力されたアナログ信号を当該選択したサブＡ／Ｄコンバータに供給する入力選択部と、
前記複数のサブＡ／ＤコンバータのうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したサブＡ／Ｄコンバータから出力されたデジタル信号を出力する出力選択部とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】
アナログ値をデジタル値に変換する逐次比較型のＡ／Ｄコンバータであって、
サイクリック型のＤ／Ａコンバータと、
前記アナログ値と前記サイクリック型のＤ／Ａコンバータの出力値とを比較する比較器と、
前記比較器の出力値を順次記憶し、当該記憶した値を逆順で前記サイクリック型のＤ／Ａコンバータに供給する記憶手段と、
キャパシタアレイ型のＤ／Ａコンバータと、
前記比較器の出力値を逐次記憶し、当該記憶した値を前記キャパシタアレイ型のＤ／Ａコンバータに逐次供給する逐次比較レジスタと、
前記比較器の出力値を受け、これを前記記憶手段及び逐次比較レジスタのいずれか一方に選択的に供給するセレクタとを備え、
前記比較器は、前記アナログ値と前記サイクリック型のＤ／Ａコンバータ及び前記キャパシタアレイ型のＤ／Ａコンバータの合計出力値とを比較する
ことを特徴とするＡ／Ｄコンバータ。
【請求項８】
請求項１、２及び７のいずれか一つに記載のＡ／Ｄコンバータにおいて、
前記サイクリック型のＤ／Ａコンバータは、
一端がＬレベル論理値に相当する電圧ノードに接続された互いに同じ容量値を有する第１及び第２のキャパシタと、
入力端と前記第１のキャパシタの他端との間に設けられた第１のスイッチと、
前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に設けられ、前記第１のスイッチとは逆の開閉動作をする第２のスイッチと、
前記第２のキャパシタの他端と前記電圧ノードとの間に接続された第３のスイッチとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項９】
請求項１、２及び７のいずれか一つに記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、一又は複数の入力の中からいずれか一つを選択的に出力するセレクタを介して複数のフリップフロップがリング状に接続され、各セレクタには入力の一つとして第１のフリップフロップの出力値が供給され、前記第１のフリップフロップの入力側セレクタには入力の一つとしてＨレベル論理値が供給され、第２のフリップフロップの入力側セレクタには入力の一つとして前記比較器の出力値が供給されるように構成されており、前記第１のフリップフロップの出力値が前記サイクリック型のＤ／Ａコンバータに供給される
ことを特徴とするＡ／Ｄコンバータ。
【請求項１０】
請求項１、２及び７のいずれか一つに記載のＡ／Ｄコンバータにおいて、
前記記憶手段は、
複数のフリップフロップと、
前記比較器の出力値を前記複数のフリップフロップに順次記憶させる入力制御部と、
前記複数のフリップフロップの出力値及びＨレベル論理値を受け、これらを前記サイクリック型のＤ／Ａコンバータに順次供給する出力制御部とを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項１１】
請求項１、２及び７のいずれか一つに記載のＡ／Ｄコンバータにおいて、
前記比較器は、チョッパ型比較器である
ことを特徴とするＡ／Ｄコンバータ。
【国際調査報告】
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