【手続補正書】
【提出日】平成15年6月20日(2003.6.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層；
該半導体層上に形成された酸化物層；
該酸化物層上に形成されたポリシリコン層；
該酸化物層上に形成された、第１及び第２のリーディング・エッジを有するゲート構造；および
該ゲート構造の下に、該第１のリーディング・エッジに隣接して、該第２のリーディング・エッジの内方に所在する該酸化物層のオーバーラップ領域であって、該オーバーラップ領域はそのオーバーラップ領域の両側に隣接する残りの酸化物層部分におけるよりも高い所定のイオン注入濃度を有し、該所定の注入濃度はそのオーバーラップ領域での電気的ゲート酸化物厚さを増加させるのに十分である、オーバーラップ領域；
を含む回路構造。
【請求項２】
該所定のイオン注入濃度が、フッ素のｃｍ3当たり約１Ｅ１８原子である請求項１に記載の回路構造。
【請求項３】
半導体層；
該半導体層中の、第１導電率−タイプドーパントで低ドープされているソース領域およびドレイン領域；
該ソース領域とドレイン領域の間に所在するチャネル領域；
該チャネル領域の表面に所在するゲート酸化物層；および
該ゲート酸化物層上に所在するゲート電極であって、該ゲート酸化物層の一部がオーバーラップ領域を規定しており、それは該ゲート電極の下で、該ソース領域の内方で、そして該ドレイン領域に隣接しており、該オーバーラップ領域はそのオーバーラップ領域の両側に隣接する該酸化物層の残りの部分におけるよりも高いイオン注入濃度を有し、それは該オーバーラップ領域中の表面電場を低下させるのに有効である、ゲート電極；
を含む回路構造。
【請求項４】
該イオン注入濃度が、フッ素のｃｍ3当たり約１Ｅ１８原子である請求項３に記載の回路構造。
【請求項５】
該ゲート電極がポリシリコンを含んでなる、請求項３に記載の回路構造。
【請求項６】
該ゲート電極がゲート・スタックである、請求項３に記載の回路構造。
【請求項７】
該ゲート電極が、ポリシリコンの層および金属類、金属合金類、高ドープされたポリシリコン、ケイ化物類およびポリサイド類（ポリシリコン／金属ケイ化物−スタック）からなる群から選ばれる一つまたはそれ以上の追加の層を含んでなる、請求項３に記載の回路構造。
【請求項８】
該ゲート電極が、ポリシリコンの層、該ポリシリコン層上に堆積された窒化チタニウムの層および該チタニウム層上に堆積されたタングステンの層を含んでなる、請求項３に記載の回路構造。
【請求項９】
半導体層、該半導体層上に所在する第１ドーパント−タイプＭＯＳトランジスタ、および該半導体層上に所在し該第１ドーパント−タイプＭＯＳトランジスタを相補する第２タイプードーパントMＯＳトランジスタを含む回路構造であって、
該第１ドーパント−タイプＭＯＳトランジスタは、第１導電率−タイプ・ドーパントでドープされている該半導体層中のソース領域とドレイン領域、該ソース領域とドレイン領域の間に所在するチャネル領域、該チャネル領域の表面に所在するゲート酸化物層、および該ゲート酸化物層上に所在するゲート電極を有し、
該ゲート酸化物層の一部がオーバーラップ領域を規定しており、それは該ゲート電極の下で該ソース領域の内方でそして該ドレイン領域に隣接しており、
該オーバーラップ領域はそのオーバーラップ領域の両側に隣接する該酸化物層の残りの部分におけるよりも高いイオン注入濃度を有し、それは該オーバーラップ領域中の表面電場を低下させるのに有効であり、
該第２タイプードーパントＭＯＳトランジスタは、第２ゲート酸化物層、第２導電率−タイプドーパントでドープされている二つの相補ソース／ドレイン領域、および該第２ゲート酸化物層上に所在する相補ゲート電極を含む；
回路構造。
【請求項１０】
該イオン注入濃度が、フッ素のｃｍ3当たり約１Ｅ１８原子である、請求項９に記載の回路構造。
【請求項１１】
該相補ゲート電極の下で、そして該相補ドレイン領域に隣接しており、そして第２オーバーラップ領域を規定する該第２ゲート酸化物層の一部が、該第２オーバーラップ領域中で、その表面電場を低下させるために有効なイオン注入濃度を有する、請求項９に記載の回路構造。
【請求項１２】
半導体層上に酸化物層を形成させる工程；
該酸化物層上にポリシリコン層を形成させる工程；
該ポリシリコン層を、規定されたリーディングエッジを有するゲート構造にパターン化し、そして該酸化物層を露出させる工程；および
該ゲート構造の下で、該規定されたリーディング・エッジに隣接するオーバーラップ領域で、該オーバーラップ領域中だけでその電気的ゲート酸化物厚さを増加させるのに十分な、隣接する酸化物層部分よりも高い、所定のイオン注入濃度まで酸化物層にイオンを注入する工程であって、該イオンが該半導体層の面に非直交の傾斜角度で注入される工程；
を含む半導体層上に構造を作製するための方法。
【請求項１３】
該所定のイオン注入濃度が、フッ素のｃｍ3当たり約１Ｅ１８原子である請求項１２に記載の方法。
【請求項１４】
該傾斜角度が、その半導体層の面に直交する軸から約５〜約１５度である請求項１２に記載の方法。
【請求項１５】
該イオンの少なくとも１つが、フッ素と塩素からなる群から選ばれる請求項１２に記載の方法。
【請求項１６】
該イオンの少なくとも１つがフッ素であり、そして該注入が、約１Ｅ１３〜約１Ｅ１４原子／ｃｍ2のイオン注入量で、そして約１０ＫｅＶ〜約２０ＫｅＶのイオン注入エネルギーで、行われる、請求項１２に記載の方法。
【請求項１７】
該ゲート構造が、ポリシリコンの層および金属類、金属合金類、高ドープされたポリシリコン、ケイ化物類およびポリサイド類（ポリシリコン／金属ケイ化物−スタック）からなる群から選ばれる追加の層を含んでなるゲート・スタックである、請求項１２に記載の方法。
【請求項１８】
該ゲート構造が、ポリシリコンの層、該ポリシリコンの層の頂部に堆積された窒化チタニウムの層および該チタニウム層の頂部に堆積されたタングステンの層を含んでなるゲート電極である、請求項１２に記載の方法。
【請求項１９】
該注入工程が、該ポリシリコン層を形成させる該工程の前に行われる、請求項１２に記載の方法。
【請求項２０】
該注入工程が、該ポリシリコン層をパターン化する該工程の前に行われる、請求項１２に記載の方法。
【請求項２１】
半導体層上に、ゲート酸化物層、そのゲート酸化物層上のゲート電極および該半導体層内に形成されたソース／ドレイン領域を含む電界効果トランジスタ構造を形成し；
該半導体層をアニーリングし；
該ゲート電極の下で、該ドレイン領域に隣接しているオーバーラップ領域を規定するゲート酸化物層に、該オーバーラップ領域中だけで電気的ゲート酸化物厚さを増加させるのに十分な、隣接する酸化物層部分よりも高い、所定のイオン注入濃度までイオンを注入し、そのイオンはその半導体層の面に非直交の傾斜角で注入され；
該半導体層の作製を完了する；
ことを含む、電界効果トランジスタ（ＦＥＴｓ）内のゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法。
【請求項２２】
該イオン注入濃度が、フッ素のｃｍ3当たり約１Ｅ１８原子である、請求項２１に記載の方法。
【請求項２３】
該傾斜角度が、該半導体層の面に直交する軸から、約５〜約１５度である、請求項２１に記載の方法。
【請求項２４】
該イオンの少なくとも１つが、フッ素と塩素からなる群から選ばれる、請求項２１に記載の方法。
【請求項２５】
該イオンの少なくとも１つがフッ素であり、そして該注入が、約１Ｅ１３〜約１Ｅ１４原子／ｃｍ2のイオン注入量で、そして約１０ＫｅV〜約２０ＫｅVのイオン注入エネルギーで、行われる請求項２１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
このソース／ドレイン領域２８ａおよび２８ｂを作る場合、第１イオン注入はＬＤＤソース／ドレイン領域３０ａおよび３０ｂのより低くドープされた部分を形成させるために、その基板をマスクするためのゲート電極１６および電界分離領域１２を用いて行われる。一般に、本発明の実施に必須ではないが、図３Ｃに示されるように、そのゲート電極１６の両側に、電極スペーサ３２が準備される。この電極スペーサ３２は、酸化ケイ素、窒化ケイ素およびオキシ窒化ケイ素（silicon oxynitrides)のような絶縁性材料を含む材料（これらに限定はされない）から作られてもよい。電極スペーサ３２を作るためには、様々な方法が用いられる。このような方法に含まれるのは、反応性イオンエッチング（Reactive Ion Etch:RIE）、および上述の材料堆積法である。普通、電極スペーサ３２は、テトラエトキシシラン（ＴＥＯＳ）オキシドのような酸化物フィルムを、約６００〜約７２０℃で、約３００〜約７００オングストロームの厚さに堆積させることにより作られる。第２イオン注入は、ＨＤＤソース／ドレイン領域３４ａおよび３４ｂを有するソース／ドレイン領域２８ａおよび２８ｂを完成するために行われる。例示したＦＥＴデバイス２で、このソース／ドレイン領域２８ａおよび２８ｂは、ｎ−タイプまたはｐ−タイプ・ドーパントでドープされてもよく、あるいは、異なる拡散特性を達成するために、異なるｎ−タイプドーパントまたはｐ−タイプ・ドーパントの組合せが用いられることもある。さらに、本発明の傾斜イオン注入工程は、希望によってＬＤＤ、スペーサあるいはまたＨＤＤのどれか一つの生成の前または後にこの工程を行っても外見上の利点または欠点が無いので、ＦＥＴデバイス２の製作のこの段階でも行われ得ることに留意すべきである。