(57)【要約】第２ゲートパターンを覆うように第２マスクを設け、第１ゲートパターンを第１金属を含む原料ガスが熱分解する温度に加熱して第１金属の層が堆積しない条件下で第１ゲートパターンを構成するポリシリコンと第１金属とをシリサイド化反応させて、第１ゲートパターンを第１金属のシリサイドから構成される第１ゲート電極とする。第２マスクを除去した後、第１ゲート電極を覆うように第１マスクを設け、第２ゲートパターンを原料ガスが熱分解する温度に加熱して第１金属の層が堆積しない条件下で第２ゲートパターンを構成するポリシリコンと第１金属とをシリサイド化反応させて、第２ゲートパターンを第１金属のシリサイドから構成される第２ゲート電極とする。その後、第１マスクを除去する。このような製造方法により、アニール工程を追加することなくシリサイド層を形成する。
2008047564.tif 000002
【特許請求の範囲】
【請求項１】
プレーナ型のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えた半導体装置の製造方法で
あって、素子分離領域を介してＮ型領域とＰ型領域が絶縁分離されたシリコン基板を準備する工程と、
前記Ｐ型領域上にゲート絶縁膜及び突起状のポリシリコンから構成される第１ゲートパターンを形成し、前記Ｎ型領域上にゲート絶縁膜及び突起状のポリシリコンから構成される第２ゲートパターンを形成する第１形成工程と、
前記Ｐ型領域内の第１ゲートパターンを挟んだ両側、及び前記Ｎ型領域内の第２ゲートパターンを挟んだ両側にそれぞれソース／ドレイン領域を形成する第２形成工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜を除去して第１及び第２ゲートパターンを露出させる工程と、
前記Ｎ型領域上に設けたゲート絶縁膜上の領域を覆うように第２マスクを設ける工程と、
第１ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第１ゲートパターンを前記原料ガスが熱分解する温度に加熱して、第１ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第１ゲートパターンを構成するポリシリコンとを反応させて、第１ゲートパターンを第１金属のシリサイド（Ａ）から構成される第１ゲート電極とする第１シリサイド化工程と、
第２マスク及び第１ゲート電極以外の部分に堆積した第１金属の層を除去する工程と、
前記Ｐ型領域上に設けたゲート絶縁膜上の領域を覆うように第１マスクを設ける工程と、
第２ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第２ゲートパターンを前記原料ガスが熱分解する温度に加熱して、第２ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第２ゲートパターンを構成するポリシリコンとを反応させて、第２ゲートパターンを第１金属のシリサイド（Ｂ）から構成される第２ゲート電極とする第２シリサイド化工程と、
第１マスク及び第２ゲート電極以外の部分に堆積した第１金属の層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１形成工程において、前記ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を形成し、第１ゲートパターンとしてＮ、Ｐ、Ａｓ、Ｓｂ及びＢｉからなる群から選択された少なくとも一種の不純物元素を含有するポリシリコンを形成し、第２ゲートパターンとしてＢ、Ａｌ、Ｇａ、Ｉｎ及びＴｌからなる群から選択された少なくとも一種の不純物元素を含有するポリシリコンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリサイド（Ａ）とシリサイド（Ｂ）とが、互いに第１金属とシリコンの組成比が異なるシリサイドとなるように第１及び第２シリサイド化工程を行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
第１及び第２シリサイド化工程のうち少なくとも一方の工程が、第１シリサイド層を形成する第１シリサイド層の形成工程と、第１シリサイド層の形成工程よりも前記原料ガスの供給量が大きい条件で原料ガスを供給することによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
第１及び第２シリサイド化工程のうち少なくとも一方の工程が、第１シリサイド層を形成する第１シリサイド層の形成工程と、第１シリサイド層の形成工程よりも前記原料ガスが熱分解する温度を低くすることによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
第１及び第２シリサイド化工程のうち少なくとも一方の工程が、第１シリサイド層を形成する第１シリサイド層の形成工程と、第１シリサイド層の形成工程よりも第１金属をポリシリコンと反応させる際の雰囲気圧力を低くすることによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項７】
第２シリサイド化工程における原料ガスの供給量が、第１シリサイド化工程における原料ガスの供給量よりも大きいことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
第２シリサイド化工程における第２ゲートパターンを構成するポリシリコンの加熱温度が、第１シリサイド化工程における第１ゲートパターンを構成するポリシリコンの加熱温度よりも低いことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項９】
第２シリサイド化工程における第１金属を前記ポリシリコンと反応させる際の雰囲気圧力が、第１シリサイド化工程における第１金属を前記ポリシリコンと反応させる際の雰囲気圧力よりも低いことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１０】
第１金属が、Ｎｉ、Ｐｔ、Ｃｏ、Ｗ及びＲｕよりなる群から選ばれた少なくとも１種の金属であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
第１及び第２シリサイド化工程において、前記原料ガス中にＣを含まないことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
第１及び第２シリサイド化工程において、前記原料ガスが、Ｎｉ（ＰＦ3）4、Ｎｉ（ＢＦ2）4、Ｐｔ（ＰＦ3）4、Ｐｔ（ＢＦ2）4、Ｃｏ（ＰＦ3）6、Ｃｏ（ＢＦ2）6、Ｗ（ＰＦ3）6、Ｗ（ＢＦ2）6、Ｒｕ（ＰＦ3）5及びＲｕ（ＢＦ2）5よりなる群から選ばれた少なくとも１種のガスを含むことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、ＮｉＳｉ2結晶相を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１４】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として１５０℃〜６００℃に加熱することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜１００Ｔｏｒｒとすることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、ＮｉＳｉ結晶相を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１７】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として２５０℃〜６００℃に加熱することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜８０Ｔｏｒｒとすることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、Ｎｉ3Ｓｉ結晶相を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項２０】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として２５０℃〜５００℃に加熱することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記ゲートパターン上に第１金属の層が堆積しない条件として、第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜１０Ｔｏｒｒとすることを特徴とする請求項１９又は２０に記載の半導体装置の製造方法。
【請求項２２】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、ＮｉＳｉ2結晶相を含む第１シリサイド層を形成する第１シリサイド層の形成工程と、第１シリサイド層上にＮｉＳｉ結晶相及びＮｉ3Ｓｉ結晶相のうち少なくとも一方の結晶相を含む第２シリサイド層を形成する第２シリサイド層の形成工程と、を有することを特徴とする請求項１、２、４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
第１シリサイド化工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）としてＮｉＳｉ2結晶相を形成し、第２シリサイド化工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ｂ）と
してＮｉ3Ｓｉ結晶相を形成することを特徴とする請求項１、３、７〜９のいずれか１項に
記載の半導体装置の製造方法。
【請求項２４】
第１シリサイド化工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）としてＮｉＳｉ2結晶相から構成される第１シリサイド層を形成
する第１シリサイド層の形成工程と、第１シリサイド層上に前記シリサイド（Ａ）としてＮｉＳｉ結晶相から構成される第２シリサイド層を形成する第２シリサイド層の形成工程と、を有し、第２シリサイド化工程において、前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ｂ）としてＮｉ3Ｓｉ結晶相を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項２５】
シリコン基板内に設けられたＰ型領域と、前記Ｐ型領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた突起状の第１ゲート電極であって、前記ゲート絶縁膜
側から順にＮｉＳｉ2結晶相から構成される第１シリサイド層とＮｉ3Ｓｉ結晶相から構成
される第２シリサイド層とを有する第１ゲート電極と、
を有するＮ型ＭＯＳＦＥＴと、前記シリコン基板内に前記Ｐ型領域とは絶縁分離されるように設けられたＮ型領域と、前記Ｎ型領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた突起状のＮｉ3Ｓｉ結晶相から構成される第２ゲート電極と、を有するＰ型ＭＯＳＦＥＴと、を備えたことを特徴とする半導体装置。
【請求項２６】
請求項１〜２４のいずれか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する技術であり、特にゲート電極を構成するシリサイド層を特殊な工程で形成する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発ではトランジスタの特性を向上させるため、ソース領域及びドレイン領域を構成する拡散層並びにゲート電極のシート抵抗を低下させることが必要である。このため、シート抵抗を低減化させる目的で、ゲート電極材料の堆積後に金属を被着し、これをアニール処理することによってゲート電極材料上に被着した金属のみをシリサイド化させ、その後、未反応金属を選択性エッチングによって除去するサリサイド技術が使用されている。【０００３】
また、最近では、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極の空乏化による駆動電流の劣化が問題となっており、メタルゲート電極の適用によるゲート電極の空乏化を回避する技術が検討されている。このメタルゲート電極に用いる材料としては、純金属又は金属窒化物若しくはシリサイド材料若しくはゲルマニム化合物などの金属化合物等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖth）を適切な値に設定可能でなければならない。【０００４】
そこで、ソース／ドレイン領域、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極に対して、最適な抵抗値及び仕事関数を有するシリサイド層を形成する技術が必要となっていた。また、素子構造の微細化及び複雑化に伴い、大面積に均一性よく、かつ被覆性に優れたシリサイド層の形成方法が必要となる。【０００５】
従来から、このシリサイド層の形成方法の検討が行なわれてきた。非特許文献１では、ポリシリコンゲートパターン上にスパッタ法によりＮｉ層を形成した後、アニール処理を実施することによりＮｉ層とポリシリコンとの反応を行わせて、シリサイド層を形成している。この場合、アニール温度によりシリサイドの組成を制御することができ、３００℃から３５０℃の範囲におけるアニール処理ではＮｉ2Ｓｉ、３５０℃から６５０℃の範囲のアニール処理でＮｉＳｉ、６５０℃以上のアニール処理でＮｉＳｉ2が形成できることが記載されている。この形成方法は、シリサイド層を形成する領域に金属膜を堆積させ、その後のアニール温度を調節することにより所望の特性を有するシリサイド組成を形成できる、という特徴を有している。【０００６】
非特許文献２では、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を用い、ゲート電極として完全にシリサイド化されたＮｉシリサイド電極を用いたＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴにおいては、ゲート電極を構成するＮｉシリサイドの結晶相の形成時にＮｉシリサイドの組成を制御することにより、実効仕事関数を制御している。例えば、Ｐ型ＭＯＳＦＥＴ用にＮｉ3Ｓｉゲート電極を、Ｎ型ＭＯＳＦＥＴ用にＮｉＳｉ2ゲート電極を用いることで、これらのＭＯＳＦＥＴからなるＣＭＯＳトランジスタのＶthを±０．３Ｖに設定可能としている。また、Ｎｉシリサイドの組成は非特許文献１と同様に、ゲート電極上にスパッタ法によりＮｉを堆積させた後、アニール工程における温度等によって制御している。【０００７】
非特許文献３では、ゲート絶縁膜としてＳｉＯ2を用い、ゲート長を７０ｎｍから１５０ｎｍに加工した膜厚１００ｎｍのｐｏｌｙ−Ｓｉ（ポリシリコン）構造上にニッケルをスパッタ法にて堆積し、その後、様々なアニール処理を行うことによりニッケルシリサイドを形成している。そして、この後、Ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ  （ＴＥＭ）、Ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｄｉｆｆｒａｃｔｉｏｎ  （ＴＥＤ）及びＸ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ  （ＸＲＤ）を用いて、ニッケルシリサイドの組成のアニール温度及びゲート長依存性の評価を行っている。非特許文献３ではこの結果、アニール温度及びゲート長に依存してニッケルシリサイドの組成が変化することが記載されている。例えば、７００℃のアニール処理によりゲート長の大きな構造ではＮｉＳｉ、Ｎｉ2Ｓｉ、Ｎｉ5Ｓｉ2結晶相を有するシリサイド層が形成され、ゲート長７０ｎｍの微細構造ではＮｉ3Ｓｉ結晶相を有するシリサイド層が形成されると述べられている。【０００８】
また、非特許文献２及び非特許文献３には、ＭＢＥ又は蒸着法を用いてシリコン基板上にＮｉ、Ｃｏ、Ｆｅを低レート（低供給速度）で供給することで、シリコン基板上に直接ＮｉＳｉ2、ＣｏＳｉ2、ＦｅＳｉ2が形成されることが記述されている。これらの文献に記載の形成方法を用いると、Ｓｉリッチの組成を有するシリサイド層が非特許文献１に記載した方法よりも低い温度で形成できるという利点がある。【０００９】
特許文献１には、シリコン基板上に、高周波プラズマを用いて化学的気相成長法（ＣＶＤ）によりチタンを被着させることによってＣ５４構造を有するチタンシリサイド（ＴｉＳｉ2）層を形成する方法が開示されている。この技術の特徴は、非特許文献２と同様に、直接、シリサイド層の形成が可能となるためアニール工程の削減ができるという利点がある。【００１０】
特許文献２及び特許文献３には、シリコン基板上に４塩化チタンガスと水素ガスを導入し、電子サイクロトロン共鳴、ヘリコン波、ＥＣＲによるプラズマ励起を用いたＣＶＤ法により、Ｃ５４構造を有するチタンシリサイド（ＴｉＳｉ2）層を形成する方法が開示されている。この技術の特徴は、特許文献１と同様に、直接シリサイド層の形成が可能となるためアニール工程の低減ができるという利点がある。【００１１】
特許文献４には、シリコン基板上に、（１）４塩化チタンと水素ガス、又は（２）４塩化チタンとシラン系ガスと水素ガスを用い、プラズマＣＶＤ法によりチタンシリサイド層を形成する方法が開示されている。
また、特許文献５には、４塩化チタンとシランガスを原料ガスとし、この原料ガスにフッ化水素を添加してＣＶＤ法によりシリコン基板上にチタンシリサイド膜（ＴｉＳｉ2）を形成する方法が開示されている。【００１２】
特許文献６、特許文献７及び非特許文献３には、Ｎｉを含む原料とＳｉを含む原料を用いてＣＶＤ法によりシリコン基板上にニッケルシリサイド膜を形成する方法が記載されている。
非特許文献４には、Ｎｉを含む原料ガスとしてＮｉ（ＰＦ3）4、Ｓｉを含む原料ガスとしてＳｉ3Ｈ8を用いたＣＶＤ法によりニッケルシリサイド膜を形成し、この際、Ｓｉ3Ｈ8の供給量によりニッケルシリサイド膜の組成を変化させることができると記載されている。  【００１３】
また、特許文献８には、金属原料ガスとしてＰｔ（ＰＦ3）4を用いたＣＶＤ法によるＰｔの堆積について開示されおり、Ｐｔ（ＰＦ3）4原料を３００℃以下に加熱したシリコン基板上に供給することでＰｔ膜が形成され、３００℃より高い温度ではＰｔの堆積速度が増加するが、同時に白金シリサイドが形成されると記載されている。
【非特許文献１】Ｊ．  Ｖａｃ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  Ｂ１９（６），      Ｎｏｖ／Ｄｅｃ  ２００１  Ｌ２０２６
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ    ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ  ２００４，  ｐ９１
【非特許文献３】２００６  ＭＲＳ  ｓｐｒｉｎｇ  ｍｅｅｔｉｎｇ  ＡＢＳＴＲＡ    ＣＴ，  ｐ  １１３
【非特許文献４】Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  Ｖｏｌ．７４，  Ｎｏ２    １，  ２４  Ｍａｙ  １９９９  ｐ．３１３７
【非特許文献５】Ｍａｔｅｒ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  ３    ２０，  １９９４  ｐ２２１
【非特許文献６】Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  Ｉｎｔｅｒｎａｔ    ｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅ    ｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  ２００５，ｐ５０８
【特許文献１】特開平１０−１４４６２５号公報
【特許文献２】特開平８−９７２４９号公報
【特許文献３】特開平７−２９７１３６号公報
【特許文献４】特開２０００−５８４８４号公報
【特許文献５】特開平８−２８３９４４号公報
【特許文献６】特開２００３−３２８１３０号公報
【特許文献７】特開２００５−９３７３２号公報
【特許文献８】米国特許第５４５９０９９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述したシリサイド層の形成技術にはそれぞれ以下のような課題が存在していた。
第１に、非特許文献１に記載されているような、スパッタ法によりＮｉを成膜し、その後のアニール条件によりニッケルシリサイドのＮｉ／Ｓｉ組成比を制御する技術では、アニール工程を経なければならず製造コストを上昇させてしまう問題があった。また、シリサイド形成用の金属の成膜をスパッタ法によって行うため、素子へのプラズマダメージが発生し、素子特性を損なう場合があった。【００１５】
また、例えば、ゲート電極材料としてＮｉＳｉ2を用いる場合、６５０℃以上のアニール工程が必要となることから、このアニール時にソース／ドレイン領域上に設けたシリサイド層が高抵抗化したり、ゲート電極中に含まれるＮｉがゲート絶縁膜中に拡散し素子特性を劣化させる場合があった。また、成膜の被覆性、回り込み性、埋め込み性などの観点から３次元的な構造及びアスペクト比の高いトレンチ構造へのシリサイド層の形成が困難となる場合があった。【００１６】
非特許文献１のゲート電極はＮｉＳｉ2とＮｉＳｉの混合相であり、非特許文献１の半導体装置の構成においてこのような混合相を有するゲート電極を用いた場合、素子特性のばらつきの要因となる場合があった。更に、非特許文献１には４００℃以下の低温でシリサイド層を形成する場合、基板の不純物の種類・濃度によってはＮｉＳｉ結晶相を得るためのアニール温度が変化することが記載されている。従って、本文献によるシリサイド層の形成方法では、基板の不純物の種類・濃度に対応してアニール温度の最適化が必要となるため、工程数が増加するといった問題点が生じていた。【００１７】
第２に、非特許文献３に記載されているように、非特許文献１及び非特許文献２に記載されたスパッタ法によるゲート電極のシリサイド化は、ゲートパターンによりＮｉの消費量が異なるものとなる。このため、７００℃の高温でアニール処理を行った場合であっても、ゲート長に依存してシリサイド層の形成レート、組成・結晶相が変化するという問題が生じていた。従って、スパッタ法を用いたシリサイド層の組成制御技術は、シリサイド組成の精密な制御には適していなかった。【００１８】
第３に、非特許文献４及び非特許文献５に記載されているような、ＭＢＥ法又は蒸着法などを用い、かつ低レートで金属を供給することで、Ｓｉリッチの組成を有するシリサイド層を形成する方法では、大面積に均一なシリサイド層を形成することが困難であった。また、成膜の被覆性、回り込み性、埋め込み性などの観点から３次元的な構造及びアスペクト比の高いトレンチ構造へのシリサイド層の形成が困難となっていた。更に、これらの文献中にはシリサイド組成を広範囲に変化させる方法に関しては何も述べられておらず、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極に対して最適な組成を有するシリサイド層を形成するには適していなかった。【００１９】
第４に、特許文献１、特許文献２、特許文献３及び特許文献４に記載されたプラズマＣＶＤを用いたシリサイド層の形成方法では、シリサイド層の形成時における素子へのプラズマダメージにより素子特性の低下が生じる場合があった。また、プラズマ励起による気相形成方法では、不要な元素がプラズマ励起により分解されて基板表面に吸着し、基板表面上で不純物として働くためシリサイド層の形成が阻害される場合があった。【００２０】
従って、Ｓｉリッチの組成を有するシリサイド層（ＴｉＳｉ2）の形成は可能だが、金属リッチの組成を有するシリサイド層の形成が困難な場合があった。また、プラズマ励起によって発生した塩素ラジカルが基板上のＳｉと反応して基板がエッチングされるという問題が生じていた。特許文献３では、この塩素ラジカルの影響を抑制するためＴｉＣｌ4の流量を制御しているが、基板がエッチングされず完全に平坦となるシリサイド層の形成には至っていなかった。また、同文献のＴｉＣｌ4とシラン系ガスを用いたシリサイド層の形成方法では、上記エッチングの影響は抑制されるが、ソース／ドレイン領域、ゲート電極以外の領域、例えばゲート側壁等の絶縁膜上にもシリサイド層が成膜されてしまい、その後のエッチング工程において選択的にゲート側壁上のシリサイド層を除去するのが困難となっていた。【００２１】
第５に、特許文献５、特許文献６、特許文献７及び非特許文献４の金属を含む原料ガスとＳｉを含む原料ガスを用いたＣＶＤ法によるシリサイド膜の形成は、ソース／ドレイン領域、ゲート電極以外の領域、例えばゲート側壁等の絶縁膜上にもシリサイド層が成膜される。従って、その後のエッチング工程において選択的にゲート側壁上のシリサイド層を除去するのが困難であった。【００２２】
第６に、特許文献８に記載のシリサイド膜の形成方法では、シリコン基板上に金属層とシリサイド層が同時に形成されるため、シリサイド層の組成制御が困難となっていた。この場合、シリサイド層の組成を制御するには、非特許文献１と同様に、金属膜形成後に温度を調節してアニール処理を実施しなければならず、工程数の削減が望めなかった。また、この特許文献８に記載の方法では、形成されるシリサイド層の組成・結晶相の構造及び組成・結晶相の制御方法及びシリサイド化温度の低減効果に関して十分に検討されていなかった。このため、この方法は、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極のそれぞれに対応した最適な組成を有するシリサイド層を形成するには適していなかった。【００２３】
第７に、非特許文献２に記載された、ＮｉＳｉ2のＮ型ＭＯＳＦＥＴ用ゲート電極を使用した半導体装置では、その製造過程においてＮｉＳｉ2が表面に露出していた。このＮｉＳｉ2はＨＦ水溶液に対して溶解性であるため、後工程におけるＨＦ水溶液を用いたウエットエッチング処理の際、ＮｉＳｉ2が溶出するという問題が生じていた。【００２４】
以上のように、従来の製造方法では、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極のそれぞれに対応した最適な組成のシリサイド層を形成するには適し
ていなかった。すなわち、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えた半導体装置を製造する場合、両ＭＯＳＦＥＴのゲート電極を形成するための少なくとも４工程（Ｎ型ＭＯＳＦＥＴ用のゲート電極材料の堆積工程・ゲート電極形成用のアニール工程、Ｐ型ＭＯＳＦＥＴ用のゲート電極材料の堆積工程・ゲート電極形成用のアニール工程）が必要となる場合があった。このため、コスト増加につながると共に、ゲート電極の形成時に半導体装置を構成する部材（ソース／ドレイン領域、ゲート電極材料など）にかかる熱負荷等が大きくなり、半導体装置の装置特性の劣化につながっていた。また、従来の製造方法では、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極を所望の均一なシリサイド組成に制御することが困難であった。更に、スパッタ法等により金属層の堆積を行う場合、素子へのプラズマダメージが発生し、素子特性の劣化が起こる場合があった。【００２５】
本発明の目的は、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極を製造する際に、アニール等の工程を追加することなく、原料ガスの供給時に直接、シリサイド層からなるゲート電極を形成することにある。また、本発明の他の目的は、ゲート電極の形成の際、シリサイド層の組成・結晶相を高精度で制御可能な半導体装置の製造方法を提供することにある。更に本発明の他の目的は、工程数の大幅な追加を伴わず、ＨＦ水溶液に対するエッチング等の後工程においても耐性を有し、素子特性が劣化しない半導体装置を提供することにある。
【課題を解決するための手段】
【００２６】
本発明に係る半導体製造装置の製造方法は、
プレーナ型のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
素子分離領域を介してＮ型領域とＰ型領域が絶縁分離されたシリコン基板を準備する工程と、
前記Ｐ型領域上にゲート絶縁膜、及び突起状のポリシリコンから構成される第１ゲートパターンを形成し、前記Ｎ型領域上にゲート絶縁膜、及び突起状のポリシリコンから構成される第２ゲートパターンを形成する第１形成工程と、
前記Ｐ型領域内の第１ゲートパターンを挟んだ両側、及び前記Ｎ型領域内の第２ゲートパターンを挟んだ両側にそれぞれソース／ドレイン領域を形成する第２形成工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜を除去して第１及び第２ゲートパターンを露出させる工程と、
前記Ｎ型領域上に設けたゲート絶縁膜上の領域を覆うように第２マスクを設ける工程と、
第１ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第１ゲートパターンを前記原料ガスが熱分解する温度に加熱して、第１ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第１ゲートパターンを構成するポリシリコンとを反応させて、第１ゲートパターンを第１金属のシリサイド（Ａ）から構成される第１ゲート電極とする第１シリサイド化工程と、
第２マスク及び第１ゲート電極以外の部分に堆積した第１金属の層を除去する工程と、
前記Ｐ型領域上に設けたゲート絶縁膜上の領域を覆うように第１マスクを設ける工程と、
第２ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第２ゲートパターンを前記原料ガスが熱分解する温度に加熱して、第２ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第２ゲートパターンを構成するポリシリコンとを反応させて、第２ゲートパターンを第１金属のシリサイド（Ｂ）から構成される第２ゲート電極とする第２シリサイド化工程と、
第１マスク及び第２ゲート電極以外の部分に堆積した第１金属の層を除去する工程と、
を有することを特徴とする。
前記第１形成工程において、
前記ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を形成し、
第１ゲートパターンとしてＮ、Ｐ、Ａｓ、Ｓｂ及びＢｉからなる群から選択された少なくとも一種の不純物元素を含有するポリシリコンを形成し、
第２ゲートパターンとしてＢ、Ａｌ、Ｇａ、Ｉｎ及びＴｌからなる群から選択された少なくとも一種の不純物元素を含有するポリシリコンを形成することができる。【００２７】
前記シリサイド（Ａ）とシリサイド（Ｂ）とが、互いに第１金属とシリコンの組成比が異なるシリサイドとなるように第１及び第２シリサイド化工程を行うことができる。【００２８】
また、第１及び第２シリサイド化工程のうち少なくとも一方の工程が、
第１シリサイド層を形成する第１シリサイド層の形成工程と、
第１シリサイド層の形成工程よりも前記原料ガスの供給量が大きい条件で原料ガスを供給することによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有するように構成することができる。【００２９】
更に、第１及び第２シリサイド化工程のうち少なくとも一方の工程が、
第１シリサイド層を形成する第１シリサイド層の形成工程と、
第１シリサイド層の形成工程よりも前記原料ガスが熱分解する温度を低くすることによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有するように構成することができる。【００３０】
更にまた、第１及び第２シリサイド化工程のうち少なくとも一方の工程が、
第１シリサイド層を形成する第１シリサイド層の形成工程と、
第１シリサイド層の形成工程よりも第１金属をポリシリコンと反応させる際の雰囲気圧力を低くすることによって、第１シリサイド層上に第１シリサイド層よりも第１金属の含量が大きい第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有するように構成することができる。【００３１】
第２シリサイド化工程における原料ガスの供給量が、第１シリサイド化工程における原料ガスの供給量よりも大きいことが好ましい。
第２シリサイド化工程における第２ゲートパターンを構成するポリシリコンの加熱温度が、第１シリサイド化工程における第１ゲートパターンを構成するポリシリコンの加熱温度よりも低いことが好ましい。【００３２】
第２シリサイド化工程における第１金属を前記ポリシリコンと反応させる際の雰囲気圧力が、第１シリサイド化工程における第１金属を前記ポリシリコンと反応させる際の雰囲気圧力よりも低いことが好ましい。
第１金属は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｗ及びＲｕよりなる群から選ばれた少なくとも１種の金属である。【００３３】
第１及び第２シリサイド化工程において、
前記原料ガス中にＣを含まないように構成することができる。
更に、第１及び第２シリサイド化工程において、
前記原料ガスが、Ｎｉ（ＰＦ3）4、Ｎｉ（ＢＦ2）4、Ｐｔ（ＰＦ3）4、Ｐｔ（ＢＦ2）4、Ｃｏ（ＰＦ3）6、Ｃｏ（ＢＦ2）6、Ｗ（ＰＦ3）6、Ｗ（ＢＦ2）6、Ｒｕ（ＰＦ3）5及びＲｕ（ＢＦ2）5よりなる群から選ばれた少なくとも１種のガスを含むように構成する。【００３４】
第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、
前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、ＮｉＳｉ2結晶相を形成することが好ましい。【００３５】
更に、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として１５０℃〜６００℃に加熱するようにすることができる。【００３６】
更にまた、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜１００Ｔｏｒｒとすることができる。【００３７】
また、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、
前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、ＮｉＳｉ結晶相を形成することが好ましい。【００３８】
更に、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として２５０℃〜６００℃に加熱することができる。【００３９】
更にまた、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜８０Ｔｏｒｒとすることができる。【００４０】
また、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、
前記シリサイド（Ａ）及びシリサイド（Ｂ）のうち少なくとも一方のシリサイドとして、Ｎｉ3Ｓｉ結晶相を形成することが好ましい。【００４１】
更に、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを、前記原料ガスが熱分解する温度として２５０℃〜５００℃に加熱することが好ましい。【００４２】
更にまた、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記ゲートパターン上に第１金属の層が堆積しない条件として、
第１及び第２ゲートパターンのうち少なくとも一方のゲートパターンを構成するポリシリコンと第１金属を反応させる際の雰囲気圧力を、１×１０-4Ｔｏｒｒ〜１０Ｔｏｒｒとするように構成することができる。【００４３】
また、第１及び第２シリサイド化工程のうち少なくとも一方の工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、
ＮｉＳｉ2結晶相を含む第１シリサイド層を形成する第１シリサイド層の形成工程と、
第１シリサイド層上にＮｉＳｉ結晶相及びＮｉ3Ｓｉ結晶相のうち少なくとも一方の結晶相を含む第２シリサイド層を形成する第２シリサイド層の形成工程と、
を有するように構成することができる。【００４４】
また、第１シリサイド化工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ａ）としてＮｉＳｉ2結晶相を形成し、
第２シリサイド化工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ｂ）としてＮｉ3Ｓｉ結晶相を形成するように構成することができる。【００４５】
第１シリサイド化工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、
前記シリサイド（Ａ）としてＮｉＳｉ2結晶相から構成される第１シリサイド層を形成する第１シリサイド層の形成工程と、
第１シリサイド層上に前記シリサイド（Ａ）としてＮｉＳｉ結晶相から構成される第２シリサイド層を形成する第２シリサイド層の形成工程と、を有し、
第２シリサイド化工程において、
前記原料ガスがＮｉ（ＰＦ3）4またはＮｉ（ＢＦ2）4であり、前記シリサイド（Ｂ）としてＮｉ3Ｓｉ結晶相を形成するように構成することができる。【００４６】
前記シリコン基板内に設けられたＰ型領域と、
前記Ｐ型領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた突起状の第１ゲート電極であって、前記ゲート絶縁膜側から順にＮｉＳｉ2結晶相から構成される第１シリサイド層とＮｉ3Ｓｉ結晶相から構成される第２シリサイド層とを有する第１ゲート電極と、
を有するＮ型ＭＯＳＦＥＴと、
前記シリコン基板内に前記Ｐ型領域とは絶縁分離されるように設けられたＮ型領域と、
前記Ｎ型領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた突起状のＮｉ3Ｓｉ結晶相から構成される第２ゲート電極と、
を有するＰ型ＭＯＳＦＥＴと、
を備えるように構成される。【００４７】
上記のいずれかに記載の半導体装置の製造方法によって製造することにより構成することができる。
【発明の効果】
【００４８】
本発明の半導体装置及び半導体装置の製造方法では、金属膜の堆積工程及びアニール処理工程を必要とせず、各ＭＯＳＦＥＴのゲート電極を一段階の工程でシリサイド層として形成することが可能となる。このため、両ゲート電極の形成工程を通じて相当数の工程数の削減ができる。また、ゲート電極を構成するシリサイド層の形成温度を低くできるため、ソース／ドレイン領域上のシリサイド層及び一方のゲート電極を形成している際の他方のゲートパターン又はゲート電極などの半導体装置の構成部分に過度な熱負荷がかからないようにすることができる。【００４９】
本発明の半導体装置及び半導体装置の製造方法では、ゲート電極を構成するシリサイド層の組成・結晶相及び形成レートがポリシリコンゲートパターン中の不純物の種類・濃度、ゲート長に影響されずに、所望の均一な組成のシリサイド層のゲート電極を形成することができる。また、原料分解過程における素子へのダメージ及び、原料ガスに起因した基板へのダメージを伴うことなく、均一なシリサイド層のゲート電極を形成することができる。この結果、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのＶthを、容易に所望の値に制御することができる。【００５０】
また、シリサイド化時の条件の変更が容易であり、ゲート電極の組成をその厚み方向（シリコン基板の法線方向）に所望の組成に制御することができる。この結果、ゲート電極として、下部にＳｉリッチの組成を有するシリサイド層、上部に金属リッチの組成を有するシリサイド層からなる積層構造を連続的に形成することが可能となる。この積層構造は、上部にＳｉリッチの組成を有するシリサイド層が露出していないため、ＨＦ水溶液によるウエットエッチング工程においてＳｉリッチの組成を有するシリサイド層が溶出するのを防止することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置の製造装置の一例を示す図である。
【図２】本発明と従来技術におけるシリサイド層の形成機構を示す図である。
【図３】本発明と従来技術における原料ガスの分解過程を示す図である。
【図４】本発明と従来技術におけるシリサイド化の機構を示す図である。
【図５】本発明のシリサイド層の形成条件とシリサイド層の組成との関係を表す図である。
【図６】本発明のシリサイド層の形成条件とシリサイド層の組成との関係を表す図である。
【図７】本発明のシリサイド層の形成条件とシリサイド層の組成との関係を表す図である。
【図８】本発明のシリサイド化を２段階で行った場合のシリサイド組成の一例を表す図である。
【図９】本発明のシリサイド化を２段階で行った場合のシリサイド組成の一例を表す図である。
【図１０】本発明のシリサイド化を２段階で行った場合のシリサイド組成の一例を表す図である。
【図１１】本発明の半導体装置の製造方法の一例を示す図である。
【図１２】本発明の半導体装置の製造方法の一例を示す図である。
【図１３】本発明の半導体装置の製造方法の一例を示す図である。
【図１４】本発明の半導体装置の製造方法の一例を示す図である。
【図１５】本発明の半導体装置の製造方法の一例を示す図である。
【図１６】本発明の半導体装置の製造方法の一例を示す図である。
【図１７】本発明の半導体装置の製造方法の一例を示す図である。
【図１８】本発明の半導体装置の製造方法の一例を示す図である。
【図１９】本発明の半導体装置の製造方法の一例を示す図である。
【図２０】本発明の半導体装置の製造方法の一例を示す図である。
【図２１】本発明の半導体装置の製造方法の一例を示す図である。
【図２２】本発明の半導体装置の製造方法の一例を示す図である。
【図２３】本発明と従来技術におけるゲート長とシリサイド膜厚との関係を表す図である。
【図２４】本発明と従来技術における不純物のドーズ量とシリサイド膜厚との関係を表す図である。
【図２５】本発明の半導体装置の製造方法の一例を示す図である。
【図２６】本発明の半導体装置の製造方法の一例を示す図である。
【図２７】本発明の半導体装置の製造方法の一例を示す図である。
【図２８】本発明の半導体装置の製造方法の一例を示す図である。
【図２９】参考例２のシリサイド層のＳＥＭによる断面構造及びＸＰＳによる組成の評価結果を示す図である。
【符号の説明】
【００５２】
１０１  原料ガス源
１０２  マスフローコントローラ
１０３  バルブ
１０４  キャリアガス源
１０５  マスフローコントローラ
１０６  バルブ
１０７  温度制御装置
１０８  ガス導入口
１０９  温度制御装置
１１０  シャワーヘッド
１１１  真空容器
１１２  温度制御装置
１１３  基板
１１４  サセプタ
１１５  酸化処理ガス源
１１６  加熱装置
１１７  排気ポンプ
１１８  コンダクタンスバルブ
１１９  トラップ
１２０  排気ポンプ
１２１  制御装置
１３１  Ｎｉ原子（第１金属）
１３２  Ｓｉ基板
１３３  シリサイド層
１３４  金属層
１４１  Ｓｉ基板
１４２  シリサイド層
２０１  シリコン基板
２０２  素子分離領域
２０３  ゲート絶縁膜
２０３ａ  ＳｉＯ2膜
２０３ｂ  ＨｆＳｉＯＮ膜
２０４  多結晶シリコン（ｐｏｌｙ−Ｓｉ）
２０５  シリコン酸化膜
２０６  エクステンション領域
２０７  ゲート側壁
２０８  ソース／ドレイン領域
２０９  シリサイド層
２１０  金属膜
２１１  層間絶縁膜
２１２  Ｎ型ＭＯＳＦＥＴ領域ｐｏｌｙ−Ｓｉ
２１３  Ｐ型ＭＯＳＦＥＴ領域ｐｏｌｙ−Ｓｉ
２１４  拡散防止膜
２１５  Ｎ型ＭＯＳＦＥＴ領域シリサイドゲート電極
２１５ａ  Ｎ型ＭＯＳＦＥＴ領域の第１のシリサイド層
２１５ｂ  Ｎ型ＭＯＳＦＥＴ領域の第２のシリサイド層
２１６  金属膜
２１７  拡散防止膜
２１８  Ｐ型ＭＯＳＦＥＴ領域シリサイドゲート電極
２１９  金属膜
２２０  シリコン窒化膜
２５１  Ｎ型領域
２５２  Ｐ型領域
３０１  シリコン基板
３０２  素子分離領域
３０３  ゲート絶縁膜
３０４  Ｐｏｌｙ−Ｓｉ
３０５  シリコン酸化膜
３０６  エクステンション領域
３０７  ゲート側壁
３０８  ソース／ドレイン領域
３０９  金属膜
３１０  シリサイド層
３１１  層間絶縁膜
３１２  Ｎ型ＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
３１３  Ｎ型ＭＯＳＦＥＴ領域シリサイドゲート電極
３１４  Ｐ型ＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
３１５  Ｐ型ＭＯＳＦＥＴ領域シリサイドゲート電極
３１６  Ｎ型ＭＯＳＦＥＴ領域の第１のシリサイドゲート層
３１７  Ｎ型ＭＯＳＦＥＴ領域の第２のシリサイドゲート層
３１８  Ｐ型ＭＯＳＦＥＴ領域の第１のシリサイドゲート層
３１９  Ｐ型ＭＯＳＦＥＴ領域の第２のシリサイドゲート層
３２０  シリコン窒化膜
３５１  Ｎ型領域
３５２  Ｐ型領域
４０１  シリコン基板
４０２  素子分離領域
４０３  ゲート絶縁膜
４０４  多結晶シリコン（ｐｏｌｙ−Ｓｉ）
４０５  ゲート側壁
４０６  ソース／ドレイン領域
４０７  シリサイド層
４０８  層間絶縁膜
４０９  金属膜
４１０  エクステンション領域
４１１  シリサイドゲート電極
４１２  金属膜
５０１  シリコン酸化膜
５０２  Ｎ型ＭＯＳＦＥＴ領域の第１のシリサイドゲート層
５０３  Ｎ型ＭＯＳＦＥＴ領域の第２のシリサイドゲート層
５０４  Ｐ型ＭＯＳＦＥＴ領域のシリサイドゲート層
５０５  金属膜
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。【００５４】
（半導体装置）
本発明は、プレーン型のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴが共にシリサイドのゲート電極を備えた半導体装置の製造方法及び半導体装置に関するものである。典型的には、これらのＭＯＳＦＥＴは相補型のＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を構成している。この半導体装置は、シリコン基板のＮ型領域及びＰ型領域上にそれぞれゲート絶縁膜と、ゲート絶縁膜上に突出したゲート電極（第１ゲート電極、第２ゲート電極）とを有する。また、Ｎ型ＭＯＳＦＥＴ用ゲート電極（第１ゲート電極）及びＰ型ＭＯＳＦＥＴ用ゲート電極（第２ゲート電極）は、それぞれ第１金属のシリサイド（Ａ）及び（Ｂ）から構成されている。【００５５】
これら第１及び第２ゲート電極は、原料ガスを熱分解させてゲートパターン上に第１金属の層が堆積しない条件下で形成されている。このため、ＭＯＳＦＥＴの構成部分がアニール処理等による高温処理及びスパッタ法等の原料分解過程におけるダメージを受けることなく、均一な組成のシリサイド層のゲート電極を形成することができる。【００５６】
第１金属は１種以上の金属から構成されていても良く、Ｎｉ、Ｐｔ、Ｃｏ、Ｗ及びＲｕよりなる群から選ばれた少なくとも１種の金属であることが好ましい。例えば、第１金属としてＮｉを用いる場合、シリサイド（Ａ）及び（Ｂ）としては、ＮｉＳｉ2結晶相、ＮｉＳｉ結晶相、Ｎｉ3Ｓｉ結晶相を挙げることができる。【００５７】
第１ゲート電極と第２ゲート電極は、シリサイド（Ａ）と（Ｂ）の組成が同じであっても異なっていても良い。シリサイド（Ａ）と（Ｂ）の組成を異なるものとした場合、シリサイド（Ａ）と（Ｂ）として所望の仕事関数を有するシリサイド材料を使用することにより、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのＶthを所望の値に効果的に制御することができる。【００５８】
また、シリサイド（Ａ）と（Ｂ）の組成を同一のものとした場合、第１ゲート電極と第２ゲート電極とで互いに異なる不純物元素を含有することが好ましい。このように両ゲート電極中に異なる種類の不純物元素を添加することによって、ゲート電極形成のためのシリサイド化時にゲート絶縁膜とゲート電極界面に不純物元素を偏析させる。従って、第１及び第２ゲート電極中に所望の濃度・種類の不純物元素を添加することによって、第１及び第２ゲート電極の構成材料の仕事関数を変調させ、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのＶthを、所望の値に効果的に制御することができる。例えば、Ｎ型ＭＯＳＦＥＴとなる第１ゲートパターンにＡｓを添加し、Ｐ型ＭＯＳＦＥＴとなる第２ゲートパターンにＢを添加した後、それぞれのゲートパターンをＮｉＳｉ2の結晶相を有するシリサイド層のゲート電極として形成する。これによって、Ｎ型ＭＯＳＦＥＴを４．０ｅＶ、Ｐ型ＭＯＳＦＥＴを５．２ｅＶのＶthとすることができる。このように、Ｎ型ＭＯＳＦＥＴ領域の第１ゲート電極及びＰ型ＭＯＳＦＥＴ領域の第２ゲート電極のシリサイド組成が同一の場合であっても、各ゲート電極とゲート絶縁膜の界面に異なる不純物元素を偏析させることによって、各ゲート電極の仕事関数を変調させることができる。【００５９】
ゲート電極中に添加する不純物元素としては、Ｎ型ＭＯＳＦＥＴ用の第１ゲート電極にはＮ、Ｐ、Ａｓ、Ｓｂ及びＢｉからなる群から選択される少なくとも一種の不純物元素であることが好ましい。また、Ｐ型ＭＯＳＦＥＴ用の第２ゲート電極には、Ｂ、Ａｌ、Ｇａ、Ｉｎ及びＴｌからなる群から選択される少なくとも一種の不純物元素であることが好ましい。また、各ゲート電極のシリサイド組成としては、Ｎｉ3Ｓｉ結晶相、ＮｉＳｉ結晶相又はＮｉＳｉ2結晶相が好ましく、下記に示す仕事関数を得るためにＮｉＳｉ2結晶相であることがより好ましい。【００６０】
このように、ＣＭＯＳＦＥＴでは、±０．５Ｖ以下のＶthを実現することが好ましく、この場合、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、好ましくは４．４ｅＶ以下となるようなゲート電極とすることが好ましい。また、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、好ましくは４．８ｅＶ以上となるようなゲート電極とすることが好ましい。【００６１】
そこで、このようなＶthのＣＭＯＳＦＥＴとするためには、ＮｉＳｉ2結晶相（シリサイド（Ａ））からなる第１ゲート電極と、Ｎｉ3Ｓｉ結晶相（シリサイド（Ｂ））からなる第２ゲート電極を形成することが好ましい。【００６２】
第１及び第２ゲート電極中には１種以上の不純物元素を含有していても、含有していなくても良い。第１ゲート電極中に不純物元素を含有する場合、その不純物元素としては、Ｎ、Ｐ、Ａｓ、Ｓｂ及びＢｉからなる群から選択された少なくとも一種の不純物元素を挙げることができる。第２ゲート電極中に不純物元素を含有する場合、その不純物元素としては、Ｂ、Ａｌ、Ｇａ、Ｉｎ及びＴｌからなる群から選択された少なくとも一種の不純物元素を挙げることができる。【００６３】
また、各ゲート電極はシリサイド組成の異なる２以上の層から構成されていても良い。なお、本明細書中では、このように１つのゲート電極中に複数のシリサイド組成が存在する場合、これら複数の組成の全てをシリサイド（Ａ）又は（Ｂ）として定義する。ゲート電極がシリサイド組成の異なる２層以上の層から構成される場合、そのシリサイド組成はゲート電極の膜厚方向のゲート絶縁膜側に向かってシリサイド中の第１金属の含量が小さくなっていることが好ましい。【００６４】
２層以上からなるゲート電極としては例えば、ゲート絶縁膜側からＮｉＳｉ2結晶相（シリサイド（Ａ））からなる第１シリサイド層と、ＮｉＳｉ結晶相（シリサイド（Ａ））からなる第２シリサイド層とを有する第１ゲート電極を挙げることができる。この場合、第２ゲート電極として、Ｎｉ3Ｓｉ結晶相（シリサイド（Ｂ））からなる第２ゲート電極を用いることができる。このように、第１ゲート電極の最上層をＮｉＳｉ結晶相から構成することによって、ゲート電極形成後のＨＦ水溶液によるウエットエッチング工程において、ＮｉＳｉ2が溶出しゲート電極としての機能が劣化することを防止することができる。【００６５】
本発明では、以下の工程により半導体装置を製造する。
（１）素子分離領域を介してＮ型領域とＰ型領域が絶縁分離されたシリコン基板を準備する工程
（２）Ｐ型領域上にゲート絶縁膜及び突起状のポリシリコンから構成される第１ゲートパターンを形成し、Ｎ型領域上にゲート絶縁膜及び突起状のポリシリコンから構成される第２ゲートパターンを形成する第１形成工程
（３）Ｐ型領域内の第１ゲートパターンを挟んだ両側、及びＮ型領域内の第２ゲートパターンを挟んだ両側にそれぞれソース／ドレイン領域を形成する第２形成工程
（４）全面に層間絶縁膜を堆積させる工程
（５）層間絶縁膜を除去して第１及び第２ゲートパターンを露出させる工程
（６）Ｎ型領域上に設けたゲート絶縁膜上の露出領域（露出した第２ゲートパターン又は第２ゲート電極）を覆うように第２マスクを設ける工程
（７）第１ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第１ゲートパターンを原料ガスが熱分解する温度に加熱して、第１ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第１ゲートパターンを構成するポリシリコンとを反応させて、第１ゲートパターンを第１金属のシリサイド（Ａ）から構成される第１ゲート電極とする第１シリサイド化工程
（８）第２マスク及び第１ゲート電極以外の部分に堆積した第１金属の層を除去する工程（９）Ｐ型領域上に設けたゲート絶縁膜上の露出領域（露出した第１ゲートパターン又は第１ゲート電極）を覆うように第１マスクを設ける工程
（１０）第２ゲートパターンを構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第２ゲートパターンを原料ガスが熱分解する温度に加熱して、第２ゲートパターン上に第１金属の層が堆積しない条件下で第１金属と第２ゲートパターンを構成するポリシリコンとを反応させて、第２ゲートパターンを第１金属のシリサイド（Ｂ）から構成される第２ゲート電極とする第２シリサイド化工程
（１１）第１マスク及び第２ゲート電極以外の部分に堆積した第１金属の層を除去する工程。【００６６】
なお、本明細書においては、「ポリシリコン」とは、不純物を含有しないポリシリコン、又は不純物を含有するポリシリコンを表すものとする。また、第１シリサイド化工程と第２シリサイド化工程は同時に行っても、別々に行っても良い。第１シリサイド化工程と第２シリサイド化工程を別々に行う場合、その順序は特に限定されない。例えば、第１シリサイド化工程を第２シリサイド化工程よりも先に行う場合、上記工程（６）において露出した第２ゲートパターン上に第２マスクを設け、上記工程（９）において露出した第１ゲート電極上に第１マスクを設けることとなる。一方、第２シリサイド化工程を第１シリサイド化工程よりも先に行う場合、上記工程（６）において露出した第２ゲート電極上に第２マスクを設け、上記工程（９）において露出した第１ゲートパターン上に第１マスクを設けることとなる。【００６７】
ここで、第１及び第２シリサイド化工程においては、それぞれゲート絶縁膜を介して突起した形状に形成され露出したポリシリコンから構成される第１及び第２ゲートパターンの上面から、シリサイド層を形成し得る少なくとも一種類の第１金属を含有する原料ガスを供給する。そして、第１及び第２ゲートパターンを原料ガスが熱分解する温度に加熱する。この際、形成圧力、ゲートパターンの温度、原料ガスの流量（供給量）などのシリサイド化の条件を制御することにより、ゲートパターン表面に供給される原料ガスの供給量を第１及び第２ゲートパターン上に第１金属の堆積が始まる供給量（供給速度）以下に設定する。本発明は、このようにすることで熱分解反応のみによって第１及び第２ゲートパターンを選択的にシリサイド化させることが可能になるという新しい発見に基づく。【００６８】
すなわち、本発明の半導体装置の製造方法では、形成条件（原料ガスの供給量、ゲートパターンの温度、及び形成圧力等）を制御することにより、ゲートパターン表面に供給される原料ガスの供給量が以下の関係を満たすように設定されている。
ゲートパターン表面に供給される原料ガスの供給量＜露出したゲートパターン上で原料ガスが熱分解してその表面上に第１金属の堆積が始まる金属原子の吸着速度。【００６９】
このため、露出したポリシリコンのゲートパターン上に吸着した金属原子は全てシリサイド層の形成に消費され、露出したゲートパターン上には金属層の堆積が起こらない。このように本発明では、シリサイド層の形成が一段階で進むためその形成条件（原料ガスの供給量、ゲートパターンの温度、及び形成圧力等）を制御することにより、ゲート電極を構成するシリサイド層の組成を制御でき、かつシリサイド層の形成温度を低く設定できる。
以下、このゲート電極を構成する第１及び第２シリサイド化の機構を詳細に説明する。【００７０】
（第１及び第２シリサイド化の機構）
本発明のシリサイド層の形成機構について説明する。図２は、第１金属がＮｉ１３１で、Ｎｉ１３１を含む原料ガスを露出したゲートパターンのポリシリコン基板１３２上に供給し、シリサイド層１３３を形成した場合を表したものである。図２（ａ）及び（ｂ）は、本発明の方法を用いたシリサイド層１３３の形成機構、図２（ｃ）及び（ｄ）は従来の方法を用いたシリサイド層１３３の形成機構を表したものである。【００７１】
図２（ａ）に示すように、原料ガスはポリシリコン基板１３２のゲートパターン表面においてポリシリコン基板１３２からの熱励起によって分解し、Ｎｉ原子１３１がゲートパターン表面に吸着する。すなわち、ゲートパターンの表面ではたえず吸着と脱離とが起こっており、全体としてみれば、この平衡状態としてゲートパターンの表面に所定量のＮｉ原子１３１が吸着している。そして、このゲートパターン表面に吸着するＮｉ量は、原料ガスの供給量、ゲートパターンの温度、形成圧力（第１シリサイド化及び第２シリサイド化を行う際の、第１及び第２ゲートパターンを設置した反応容器内の総圧力：反応容器内に原料ガスとキャリアガスを流す場合には原料ガスとキャリアガスの総圧力：シリサイド化時の雰囲気圧力）の影響を受け、これらの条件によって制御することができる。【００７２】
例えば、ゲートパターンの温度が高いとＮｉ原子１３１の分子運動が活発となり、ゲートパターンの表面から脱離するＮｉ原子１３１が増加し、平衡状態においてゲートパターンに吸着するＮｉ原子量は少なくなる。また、形成圧力が高いとＮｉ原子１３１の分子運動の速度が速くなるため、ゲートパターンの表面から脱離するＮｉ原子１３１が増加し、平衡状態においてゲートパターンに吸着するＮｉ原子量は少なくなる。また、原料ガスの供給量を多くすると、ゲートパターン表面に供給されるＮｉ原子数が多くなるため、平衡状態において多量のＮｉ原子１３１がゲートパターン表面に吸着しやすくなる。【００７３】
次に、図２（ｂ）に示すように、ゲートパターン上のシリコン基板１３２が露出した領域に吸着したＮｉ１３１が、シリコンと反応し拡散することでシリサイド層１３３が形成される。このとき、シリサイド層１３３の組成・結晶構造は、図２（ａ）の過程において予めゲートパターン表面に吸着したＮｉ量によって決まってくる。例えば、Ｎｉ量が少ないと、Ｓｉリッチの組成を有するＮｉＳｉ2結晶相が形成される。更に、Ｎｉ１３１の吸着量が多くなるに従い、Ｎｉリッチの組成を有するＮｉＳｉ、Ｎｉ3Ｓｉの結晶相を有するシリサイド層１３３が形成される。従って、シリサイド層１３３の形成条件として例えば、ゲートパターンの温度を低くし、原料ガスの供給量を多くし、形成圧力を低くすると、Ｎｉリッチの組成を有するシリサイド層１３３を形成することができる。【００７４】
次に、図２（ｃ）、図２（ｄ）に従来のシリサイド層１３３の形成機構を示す。図２（ｃ）、図２（ｄ）のシリサイド層１３３の形成機構では、ゲートパターンのポリシリコン基板１３２が露出した表面上に吸着したＮｉ１３１の量が、シリサイド化によって消費されるＮｉ１３１の量よりも多くなっている。また、ゲートパターンを原料ガスが熱分解する温度以上に設定した状態でＮｉ１３１が供給されている。このため、ごく初期においては所定量のＮｉ原子１３１がゲートパターンの表面に吸着し、このＮｉ原子１３１がシリコンと反応してシリサイド層１３３を形成しはじめる。しかしながら、このようにしてシリサイド層１３３を形成するのに必要なＮｉ量よりも過剰な量のＮｉ１３１が次々と基板１３２上に供給されるため、未反応のＮｉ１３１が生じシリコン上に堆積して金属Ｎｉ層１３４を形成してしまう。【００７５】
ポリシリコン基板１３２上にこの金属Ｎｉ層１３４が堆積すると、シリサイド化を行うＮｉ１３１はポリシリコン基板１３２上で熱分解したＮｉ原子１３１ではなく堆積した金属Ｎｉ層１３４となる。このため、シリサイド層１３３の形成は固相反応が支配的となる。従って、Ｎｉ１３１の供給条件（原料ガスの供給量、ゲートパターンの温度及び形成圧力など）によるシリサイド層１３３の膜厚・組成制御が困難となってしまう。この結果、シリサイド層１３３の膜厚・組成を制御するには、従来技術と同様に金属Ｎｉ１３１を堆積した後、組成・結晶相に対応したアニール処理を実施しなければならなくなる。【００７６】
以上のことから、本発明における半導体装置の製造方法においては、（１）ゲートパターンを原料ガスが熱分解する温度に加熱することにより、原料ガスを熱分解させること、（２）ゲートパターン表面に供給される原料ガスの供給量が露出したポリシリコン領域上に金属の堆積が始まる供給量以下となるような条件に設定すること、が重要となる。このような条件下でシリサイド層を形成することにより、原料供給条件によりシリサイド層から構成されるゲート電極の組成・結晶相のコントロールが可能となる。また、従来技術において高温のアニール処理が必要であったＳｉリッチの組成を有するシリサイド層を、低温で形成することが可能となる。【００７７】
また、図３（ａ）に示すように、特許文献１及び特許文献２の従来技術による製造方法を用いた場合、プラズマ励起によって気相中で原料ガスが分解されるため、ポリシリコン基板１４１のゲートパターン表面にはシリサイド化に必要となるＴｉだけではなく、気相中で分解したＣｌも吸着する。吸着したＣｌはポリシリコン基板１４１表面上で不純物として働きＴｉの吸着を阻害するため、シリサイド化反応を阻害してシリサイド層１４２の組成を変化させることが困難となる問題点が生じる。また、気相中で分解したＣｌは塩素ラジカルとしてシリコン基板１４１上に供給され、シリコン基板１４１をエッチングする。このように、プラズマＣＶＤ法を用いた場合、原料ガス中に含まれる元素の影響によりシリサイド化の阻害及び基板１４１へのダメージが存在し、図３（ａ）のように不均一なシリサイド層１４２が形成される。これに対して、本発明では図３（ｂ）に示されるように、原料ガスは気相中では分解せず、熱励起によって基板１４１表面上でのみ分解される。このため、原料ガス中の金属のみが基板１４１表面上に堆積し、金属以外の元素は排出される。この結果、金属以外の元素が基板１４１表面上に堆積してシリサイド化を阻害したり基板１４１へダメージを与えるといったことがない。【００７８】
次に、従来技術であるスパッタ法を用いて、図４（ａ）に示すようなポリシリコン４０４が露出したゲートパターンをシリサイド層４０７とした場合の模式図を示す。なお、図４（ａ）、（ｂ）において、符号４０１はシリコン基板、符号４０２は素子分離領域、符号４０３はゲート絶縁膜、符号４０４は多結晶シリコン（ｐｏｌｙ−Ｓｉ）、符号４０５はゲート側壁、符号４０６はソース／ドレイン領域、符号４０７はシリサイド層、符号４０８は層間絶縁膜、符号４１０はエクステンション領域である。まず、シリサイド４１１を形成するための金属層４０９を堆積させる場合、スパッタ法ではポリシリコン４０４が露出した領域と露出していない領域（例えば、層間絶縁膜４０８）上に金属膜４０９が堆積される。そして、その後のアニール処理時に、固相反応によってシリサイド層４１１が形成される。この際、シリサイド層４１１となる金属原子はポリシリコン４０４上に堆積した金属膜４０９の部分からだけでなく、ポリシリコン４０４が露出していない領域（層間絶縁膜４０８等）上に堆積した金属膜４０９の部分からも供給される。【００７９】
従って、非特許文献３に記載されているように、露出した領域の長さ（例えば、ゲート長）が短くなると、露出していない領域からの金属元素の拡散の影響が大きくなり、金属リッチの組成を有するシリサイド層が形成され、シリサイド層の膜厚、組成制御が困難となる。【００８０】
これに対して、本発明の半導体装置の製造方法では、図４（ｂ）に示されるように、露出したポリシリコン４０４のゲートパターン上に供給される原料ガス中の金属原子のみによりシリサイド層４１１が形成される。従って、シリサイド化時に層間絶縁膜４０８等上に堆積した金属膜４１２からの金属元素の拡散の影響を受けることなく（露出したパターンの形状・大きさに拠らず）均一な組成・結晶相を有するシリサイド層４１１の形成が可能となる。【００８１】
（半導体装置の製造方法）
図１１〜１５は、本発明の半導体装置の製造工程の一例を示した断面図である。まず、Ｎ型領域２５１及びＰ型領域２５２を有するシリコン基板２０１を準備する。次に、シリコン基板２０１の表面領域に、Ｎ型領域２５１とＰ型領域２５２を絶縁分離するように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２０２を形成する。続いて、素子分離されたシリコン基板２０１表面にゲート絶縁膜２０３（２０３ａ、２０３ｂ）を形成する。ゲート絶縁膜２０３としては、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜と、その上に積層された高誘電率膜とを含む積層膜が挙げられる。【００８２】
高誘電率膜は二酸化シリコン（ＳｉＯ2）の比誘電率よりも大きな比誘電率をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。高誘電率膜としては、結晶化を抑制し半導体装置の信頼性を向上させる点から、窒素が導入されたものが好ましい。高誘電率膜中の金属元素としては、膜の耐熱性及び膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）が好ましく、Ｈｆが特に好ましい。また、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物に更に窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮが特に好ましい。【００８３】
次に、ゲート電極上にｐｏｌｙ−Ｓｉ膜２０４とシリコン酸化膜２０５からなる積層膜を形成する（図１１（ａ））。この積層膜をリソグラフィー技術及びＲＩＥ（Ｒｅａｃ
ｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンの形状に加工する。このようにして、Ｎ型領域２５１上に突起状のゲート絶縁膜２０３ａ、２０３ｂ、ポリシリコン層から構成される第２ゲートパターン２１３及びマスク２０５、並びにＰ型領域２５２上に突起状のゲート絶縁膜２０３ａ、２０３ｂ、ポリシリコン層から構成される第１ゲートパターン２１２及びマスク２０５をそれぞれ形成する（第１形成工程）。【００８４】
引き続いて、Ｎ型領域２５１上にマスク（図示していない）を設けて、このマスク及びマスク２０５をマスクに用いてイオン注入を行い、Ｐ型領域２５２内にエクステンション拡散層領域２０６を自己整合的に形成する。また、この際、上記マスク２０５を設けずにｐｏｌｙ−Ｓｉ膜（第１ゲートパターン）に対して不純物元素をイオン注入してもよい。例えば、Ｎ型ＭＯＳＦＥＴを実現するにはポリシリコンに対してＮ型不純物であるＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどをイオン注入するのがよい。【００８５】
次に、Ｎ型領域２５１上に設けたマスクを除去した後、Ｐ型領域２５２上にマスク（図示していない）を設けて、このマスク及びマスク２０５をマスクに用いてイオン注入を行い、Ｎ型領域２５１内にエクステンション拡散層領域２０６を自己整合的に形成する（図１１（ｂ））。この際、上記マスク２０５を設けずにｐｏｌｙ−Ｓｉ膜（第２ゲートパターン）に対して不純物元素をイオン注入してもよい。例えば、Ｐ型ＭＯＳＦＥＴを実現するには、ポリシリコンに対してＰ型不純物であるＢ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなどをイオン注入するのがよい。【００８６】
更にシリコン窒化膜とシリコン酸化膜を順次堆積し、その後，エッチバックすることで、第１及び第２ゲートパターン２１２，２１３の両側面にそれぞれ、ゲート側壁２０７を形成する。この状態で再度、Ｎ型領域２５１上にマスク（図示していない）を設けて、このマスク、マスク２０５及びゲート側壁２０７をマスクに用いて、Ｐ型領域２５２内にＮ型不純物のイオン注入を行う。【００８７】
次に、Ｎ型領域上に設けたマスクを除去した後、Ｐ型領域２５２上にマスク（図示していない）を設けて、このマスク、マスク２０５及びゲート側壁２０７をマスクに用いて、Ｎ型領域２５１内にＰ型不純物のイオン注入を行う。この後、活性化アニールを経て、Ｎ型領域２５１内の第２ゲートパターン２１３を挟んだ両側、及びＰ型領域２５２内の第１ゲートパターン２１２を挟んだ両側にそれぞれ、ソース／ドレイン領域２０８を形成する（図１１（ｃ）：第２形成工程）。【００８８】
次に、図１２（ａ）に示すように、金属膜２１０を全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁２０７、ＳＴＩをマスクとして、ソース／ドレイン領域２０８上のみにシリサイド層２０９を形成する。このシリサイド層２０９は、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイドを用いるのが好ましく、コンタクト抵抗を最も低くすることができるＮｉモノシリサイドを用いるのが特に好ましい。金属膜２１０の堆積方法としてはスパッタ法、ＣＶＤ法を用いることができる。【００８９】
更に、未反応の金属膜２１０を除去した後（図１２（ｂ））、図１２（ｃ）に示すように、ＣＶＤ法によって全面にシリコン酸化膜の層間絶縁膜２１１を形成する。次に、この層間絶縁膜２１１をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によって平坦化し、さらに、層間絶縁膜２１１及びマスク２０５のエッチバックを行うことで第１及び第２ゲートパターンを構成するｐｏｌｙ−Ｓｉ２１２、２１３を露出させる（図１３（ａ））。【００９０】
次に、第１ゲートパターン２１２及び第２ゲートパターン２１３の上部表面を含む全面に拡散防止層（マスク）２１４を堆積させる。この後、リソグラフィー技術とＲＩＥ技術を用いて、少なくとも第１ゲートパターン２１２上に存在する拡散防止層を除去して第１ゲートパターン２１２を露出させる。この結果、第２ゲートパターン２１３を覆うように拡散防止層２１４（第２マスク）が形成される（図１３（ｂ））。【００９１】
この拡散防止層（第２マスク）２１４は、第１ゲートパターン２１２をシリサイド化させてシリサイド（Ａ）の第１ゲート電極を形成する際、第２ゲートパターン２１３と金属原子が反応してシリサイド層を形成することを防止する目的で形成する。このような拡散防止層２１４の材料としては、シリサイド化工程でシリサイド化に関与する金属の拡散を防止でき、かつ自身が安定であるものを選ぶ必要がある。さらに、この拡散防止層の材料は、シリサイド化する金属及び層間絶縁膜に対して選択的にエッチングできるものであることが好ましい。【００９２】
次に、このようにして形成したものを半導体装置の製造装置内に導入し、装置内に第１ゲートパターン２１２を構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給する。そして、第１ゲートパターン２１２を原料ガスが熱分解する温度に加熱して、第１ゲートパターン２１２上に第１金属の層が堆積しない条件下で第１金属とポリシリコンとを反応させる。この結果、金属層を堆積させることなく、第１ゲートパターン２１２を第１金属のシリサイド（Ａ）から構成される第１ゲート電極２１５とすることができる（Ｎ型ＭＯＳＦＥＴ用ゲート電極の形成工程：第１シリサイド化工程）。図１４（ａ）は、このように第１ゲート電極を形成した状態を表すものである。この状態では、第１ゲートパターン２１２の表面上には金属層を堆積させないように原料ガスが供給されるため（供給された金属原子は全てシリサイド化に消費されるため）、形成された第１ゲート電極２１５上には金属層が堆積されていない。一方、第１ゲート電極２１５の表面以外の部分については、シリサイド化によって金属原子が消費されないため、供給された金属原子がそのまま堆積された金属膜２１６が形成されることとなる。【００９３】
次に、図１４（ｂ）に示すように、拡散防止層（第２マスク）２１４と金属層２１６を、硫酸過酸化水素水溶液を用いてウエットエッチングにより除去する。この後、第２ゲートパターン２１３の露出部分を含む全面に拡散防止層２１７を堆積し、リソグラフィー技術とＲＩＥ技術を用いて少なくとも第２ゲートパターン２１３上に堆積させた拡散防止層２１７を除去して、第２ゲートパターン２１３を露出させる。この結果、第１ゲート電極２１５を覆うように拡散防止層２１７（第１マスク）が形成される（図１４（ｃ））。【００９４】
この後、第２ゲートパターン２１３をシリサイド化させるため、図１４（ｃ）の装置を半導体装置の製造装置に導入する。この後、第２ゲートパターン２１３を構成するポリシリコンとシリサイドを形成し得る第１金属を含有する原料ガスを供給し、第２ゲートパターン２１３を原料ガスが熱分解する温度に加熱して、第２ゲートパターン２１３上に第１金属の層が堆積しない条件下で第１金属とポリシリコンとを反応させる。そして、第２ゲートパターン２１３を第１金属のシリサイド（Ｂ）から構成される第２ゲート電極２１８とする（Ｐ型ＭＯＳＦＥＴ用ゲート電極の形成工程：第２シリサイド化工程：図１５（ａ））。【００９５】
次に、図１５（ｂ）に示すように、拡散防止層（第１マスク）２１７と金属膜２１９を、硫酸過酸化水素水溶液を用いてウエットエッチングにより除去する。ここで、本発明の半導体装置の製造方法では、第１シリサイド化工程と第２シリサイド化工程の形成条件を同じものとすることにより、第１ゲート電極と第２ゲート電極として同じ組成を有するシリサイド（Ａ）、（Ｂ）を形成することができる。この場合、上記のように第１及び第２シリサイド化工程を別々に行うのではなく、同時に行っても良い。【００９６】
また、第１シリサイド化工程と第２シリサイド化工程の形成条件を異なるものとすることにより、第１ゲート電極と第２ゲート電極として、それぞれ異なる組成を有するシリサイド（Ａ）、（Ｂ）を形成することができる。【００９７】
なお、上記説明では、第１及び第２ゲートパターンを露出させた後、第２ゲートパターン上への第２マスクの形成、第１シリサイド化、第２マスク及び金属層の除去、第１ゲート電極上への第１マスクの形成、第２シリサイド化、第１マスク及び金属層の除去、といった工程の順序で半導体装置を製造した。しかし、本発明の製造方法では、第１シリサイド化と第２シリサイド化の順番は特に限定されず、第１シリサイド化を先に行っても、第２シリサイド化を先に行っても良い。例えば、第２シリサイド化を先に行う場合、本発明の製造方法は、第１及び第２ゲートパターンを露出させた後、第１ゲートパターン上への第１マスクの形成、第２シリサイド化、第１マスク及び金属層の除去、第２ゲート電極上への第２マスクの形成、第１シリサイド化、第２マスク及び金属層の除去、といった工程の順序で半導体装置を製造した。【００９８】
更に、この後、図１５（ｃ）に示されるように層間絶縁膜２１１をエッチングにより除去した後、シリコン窒化膜２２０を形成することができる。層間絶縁膜２１１のエッチングはＨＦ水溶液によるウエットエッチング又はドライエッチングを用いることができるが、ゲート電極へのプラズマダメージを抑制するため、ＨＦによるウエットエッチングを用いるのが好ましい。【００９９】
以上のような工程を経ることにより、Ｎ型ＭＯＳＦＥＴ用ゲート電極（第１ゲート電極）とＰ型ＭＯＳＦＥＴ用ゲート電極（第２ゲート電極）を工程数が少なく、低温処理で形成することができる。また、第１及び第２ゲート電極の組成を所望の均一な組成に制御することができる。更に、第１シリサイド化工程と第２シリサイド化工程の条件を異なるものとすることにより、第１ゲート電極と第２ゲート電極とで異なる組成のゲート電極となる半導体装置を形成することが可能である。例えば、第１及び第２ゲート電極のシリサイド層の形成条件として、それぞれ原料ガス供給量、ゲートパターンの温度及び形成圧力を、図５、図６、図７に示した条件から最適な条件を選択してそれぞれ実施することができる。【０１００】
（ゲート電極の形成工程：第１及び第２シリサイド化工程）
第１及び第２シリサイド化工程は同時に行っても、それぞれ別々に行っても良い。また、第１及び第２シリサイド化工程のうち、何れのシリサイド化工程を先に行っても良い。例えば、第１及び第２ゲート電極が互いに同一組成・結晶相のシリサイドでシリサイド中に含有する不純物元素の種類が異なる半導体装置を製造する場合には、第１及び第２シリサイド化工程を同時に行っても良い。【０１０１】
また、第１及び第２ゲート電極が互いに異なる組成・結晶相のシリサイドから構成される半導体装置を製造する場合には、第１及び第２シリサイド化工程の条件としては例えば、以下のような条件に設定することができる。【０１０２】
（１）第２シリサイド化工程における形成条件が、第１シリサイド化工程における形成条件と比べて、原料ガスの供給量が多い条件でシリサイド層を形成することが好ましい。このような条件で第１及び第２ゲート電極を形成することにより、第２ゲート電極のシリサイド（Ｂ）として、第１ゲート電極のシリサイド（Ａ）よりも金属元素の含有率が高いシリサイド層を形成することができる。【０１０３】
（２）第２シリサイド化工程における形成条件が、第１シリサイド化工程における形成条件と比べて、ゲートパターンの温度が低くなる条件でシリサイド層を形成することが好ましい。このような条件で第１及び第２ゲート電極を形成することにより、第２ゲート電極のシリサイド（Ｂ）として、第１ゲート電極のシリサイド（Ａ）よりも金属元素の含有率が高いシリサイド層を形成することができる。【０１０４】
（３）第２シリサイド化工程における形成条件が、第１シリサイド化工程における形成条件と比べて、形成圧力が低くなる条件でシリサイド層を形成することが好ましい。このような条件で第１及び第２ゲート電極を形成することにより、第２ゲート電極のシリサイド（Ｂ）として、第１ゲート電極のシリサイド（Ａ）よりも金属元素の含有率が高いシリサイド層を形成することができる。【０１０５】
また、最後（図１５（ｃ）の工程に相当）に層間絶縁膜２１１をＨＦ水溶液によるウエットエッチングにより除去する場合、ゲート電極にはＨＦ水溶液に対するエッチング耐性が必要となる。この場合、ゲート電極の上部にＮｉリッチの組成を有するシリサイド層が露出しているのが好ましい。【０１０６】
そこで、本発明の半導体装置の製造方法では、シリサイド化工程の途中でシリサイド化の条件を変えることにより、ゲート電極の膜厚方向に対して金属組成を変化させることが可能となる。この結果、ゲート電極の上部にＨＦ耐性を有するシリサイド層を形成することが可能となる。【０１０７】
例えば、第１ゲート電極としてＮｉＳｉ2結晶相からなるシリサイド層を形成した場合、上述したＨＦ水溶液によるウエットエッチング工程においてＮｉＳｉ2が溶出し、ゲート電極としての機能が劣化する。これに対して、第１のシリサイド層としてＮｉＳｉ2結晶相を形成し、この第１のシリサイド層上に第２のシリサイド層としてＮｉＳｉ結晶相を形成した積層構造とすることで、ＨＦ水溶液によるウエットエッチング耐性が確保される。なお、このシリサイド化工程の途中でのシリサイド化条件の変更は、第１シリサイド化工程単独、第２シリサイド化工程単独であっても、第１及び第２シリサイド化工程の両方であっても良い。【０１０８】
（ゲート電極組成と形成条件との関係）
以下に、本発明のゲート電極組成と形成条件との関係を示す。
図５に形成圧力（ゲート電極形成時の被処理物を設置した反応容器内の全圧力：反応容器内への供給ガスが原料ガスとキャリアガスの場合、原料ガスとキャリアガスの全圧力：シリサイド化時の雰囲気圧力）を一定にした場合における、シリサイド層の組成とＮｉ原料（原料ガス；Ｎｉ（ＰＦ3）4）の供給量及びゲートパターンの温度との関係の概略を示す。ここでは、キャリアガス（Ｎ2）の流量を１００ｓｃｃｍ、圧力を２．５Ｔｏｒｒ一定とした。例えば、図５中においてゲートパターンの温度が３００℃の場合、Ｎｉ原料ガスの供給量の増大に従いシリサイド層の結晶相が順にＮｉＳｉ2結晶相、ＮｉＳｉ結晶相、Ｎｉ3Ｓｉ結晶相とＮｉリッチの組成・結晶相を有するシリサイド層となる（図５中の縦軸に平行な線上の組成）。このように、Ｎｉ原料ガスの供給量の増大に従いシリサイド層の組成がＮｉリッチ側に移動するのは、ゲートパターン上に吸着するＮｉ量が増大するためである。【０１０９】
また、原料ガスの供給量が一定の場合においても、ゲートパターンの温度の増大に従い、シリサイドの組成を順にＮｉ3Ｓｉ結晶相、ＮｉＳｉ結晶相、ＮｉＳｉ2結晶相とＳｉリッチの組成・結晶相を有するシリサイド層を形成することができる（図５中の横軸に平行な線上の組成）。このようにゲートパターンの温度の増大に従いシリサイド層の組成がＳｉリッチ側に移動するのは、ゲートパターンの温度が高くなるとゲートパターンの表面に吸着したＮｉ原子の分子運動が活発となり、Ｎｉ原子がゲートパターンの表面から脱離しやすくなるからである。【０１１０】
更に、図５において、ゲートパターンの温度が２００℃から３００℃の領域においては、原料ガスの供給量が増大するとｐｏｌｙ−Ｓｉのゲートパターン上に金属Ｎｉ層の堆積層が形成され、シリサイド層の組成・結晶相の制御が困難となる領域が存在する。このように、ｐｏｌｙ−Ｓｉ上に金属Ｎｉ層が堆積されるのは、ｐｏｌｙ−Ｓｉ上に吸着してシリサイド層の形成に消費されるＮｉ原子量よりも、ｐｏｌｙ−Ｓｉ上に吸着するＮｉ原子量の方が多くなるためである。【０１１１】
以上より、原料ガスがゲートパターン表面上で熱分解する温度よりもゲートパターン温度が低いと、シリサイドの原料となる金属原子が供給されないためシリサイド化が起こらない。また、ゲートパターンの温度が高いと、ゲートパターン表面に吸着した金属の表面からの脱離が生じるため、シリサイド層の形成レートが遅くなる。従って、ゲートパターンの温度は、原料ガスが熱分解する温度以上、かつ露出したゲートパターンの表面において金属元素が吸着する量と脱離する量が等しくなる温度以下にする必要がある。具体的には、ゲートパターンの加熱温度は１５０℃以上６００℃以下の範囲であることが好ましい。更には、ソース／ドレイン拡散層領域上にすでに形成されているシリサイド層の抵抗値がそれ以上高くならない温度以下にするのがより好ましい。具体的には、ゲートパターンの温度を１５０℃以上５００℃以下にするのがより好ましい。【０１１２】
また、図６に温度を一定にした場合における、シリサイド層の組成と、Ｎｉ原料ガス（Ｎｉ（ＰＦ3）4）の供給量及び形成圧力（半導体装置の製造装置の反応容器内の圧力：シリサイド化時の容器内の雰囲気圧力）との関係を示す。ここでは、キャリアガス（Ｎ2）１００ｓｃｃｍ、温度を３００℃一定とした。なお、この原料ガスの供給量は、原料ガスの供給系の流量を調節することで変化させることができる。また、形成圧力は、製造装置の排気系で排気する原料ガス又は原料ガスとキャリアガスの流量（反応容器の排気バルブの開度等）を調節することで変化させることができる。図６より、ゲートパターンの温度とＮｉ原料ガスの供給量が一定の場合において、形成圧力を増大させると、順に、Ｎｉ3Ｓｉ結晶相、ＮｉＳｉ結晶相、ＮｉＳｉ2結晶相とＳｉリッチの組成・結晶相を有するシリサイド層が形成される（図６中の横軸に平行な線上の組成）。これは、形成圧力が増加することにより、ｐｏｌｙ−Ｓｉゲートパターン上のＮｉ原子の移動速度が大きくなり、Ｎｉ原子がよりゲートパターン表面に吸着されにくくなるためである。【０１１３】
また、形成圧力が高いと気相中における原料の分解が促進され、原料ガスを構成するＮｉ以外の元素がゲートパターン上に吸着してシリサイド化反応が抑制され、シリサイド層の形成レートが減少する場合がある。従って、形成圧力が低い方がそのような影響を受けにくくなり、ｐｏｌｙ−Ｓｉのゲートパターン上へのＮｉの吸着とシリサイド化反応が促進される。このことから、形成圧力は１００Ｔｏｒｒ以下であることが好ましく、更には、気相中で原料ガスを分解させずに基板表面の熱励起によってのみ分解反応を起こさせ、シリサイド層を形成するには１０Ｔｏｒｒ以下がより好ましい。【０１１４】
一方、図６において、ゲートパターンの温度と形成圧力が一定の場合において、Ｎｉ原料ガスの供給量を増大させると、順に、ＮｉＳｉ2結晶相、ＮｉＳｉ結晶相、Ｎｉ3Ｓｉ結晶相とＮｉリッチの組成・結晶相を有するシリサイド層を形成できる（図６中の縦軸に平行な線上の組成）。これは、Ｎｉ原料ガスの供給量の増大に従い、ｐｏｌｙ−Ｓｉのゲートパターン上に吸着してシリサイド化に関与するＮｉ原子量が増大するためである。【０１１５】
また、図７は、Ｎｉ原料ガス（Ｎｉ（ＰＦ3）4）の供給量を一定にした場合における、シリサイド層の組成と、ゲートパターンの温度及び形成圧力との関係を表したものである。ここでは、キャリアガス（Ｎ2）１００ｓｃｃｍ、Ｎｉ原料の供給量を２０ｓｃｃｍ一定とした。なお、形成圧力は図６の場合と同じようにして調節した。図７より、Ｎｉ原料ガスの供給量及び形成圧力を一定にしてゲートパターンの温度を高くした場合（図７中の縦軸に平行な線上の組成）、Ｎｉ3Ｓｉ結晶相、ＮｉＳｉ結晶相、ＮｉＳｉ2結晶相とＳｉリッチな組成となる。また、図７において、ゲートパターンの温度とＮｉ原料ガスの供給量が一定の場合において、形成圧力を増大させると、順に、Ｎｉ3Ｓｉ結晶相、ＮｉＳｉ結晶相、ＮｉＳｉ2結晶相とＳｉリッチの組成・結晶相を有するシリサイド層が形成できる（図７中の横軸に平行な線上の組成）。【０１１６】
上記図５〜７に示されるように、ゲートパターンの温度、形成圧力及び原料ガス供給量の最適化により、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極として、それぞれ均一なＮｉＳｉ2、ＮｉＳｉ、Ｎｉ3Ｓｉの結晶相を有するゲート電極を製造できる。このため、これらの製造条件（ゲートパターンの温度、形成圧力及び原料ガス供給量）を調節することにより、各ＭＯＳＦＥＴのゲート電極を所望の組成のシリサイド層とした半導体装置を製造することができる。これは、ｐｏｌｙ−Ｓｉ表面のＮｉの吸着量が、ゲートパターンの温度、形成圧力及び原料ガスの供給量に関係しているためである。【０１１７】
（ゲート電極の膜厚方向の組成制御）
更に、本発明の半導体装置の製造方法では、第１及び第２シリサイド化工程の少なくとも一方のシリサイド化工程を行っている途中でシリサイド層の形成条件を変えることにより、ゲート電極を組成及び性質の異なる複数のシリサイド層から形成することができる。以下、シリサイド化工程の途中でシリサイド層の形成条件を変える態様について説明する。【０１１８】
（１）図８（ａ）に示すように、第１の形成条件で第１シリサイド層を形成し、第１シリサイド層が所定の膜厚に達した時点で、第２の形成条件で第１シリサイド層の上部に第２シリサイド層を形成することにより、ゲート電極を形成しても良い。このとき、第２の形成条件が第１の形成条件と比べて、少なくとも原料ガス（シリサイド層を形成し得る金属を含有する原料ガス）の供給量が多い条件でシリサイド層を形成する。これにより、図８（ｂ）に示されるようにゲート電極の膜厚方向に対して、シリサイド層に含まれる金属元素の量を変化させる（膜厚方向（ゲート電極の法線方向）のゲート絶縁膜側に向かって金属含有量を小さくする）ことが可能となる。【０１１９】
（２）図９（ａ）に示すように、第１の形成条件で第１シリサイド層を形成し、第１シリサイド層が所定の膜厚に達した時点で、第２の形成条件で第１シリサイド層の上部に第２シリサイド層を形成することにより、ゲート電極を形成しても良い。このとき、第２の形成条件が第１の形成条件と比べて少なくともゲートパターンの温度が低くなる条件でシリサイド層を形成する。これにより、図９（ｂ）に示されるようにゲート電極の膜厚方向に対してシリサイド層に含まれる金属元素の量を変化させる（膜厚方向（ゲート電極の法線方向）のゲート絶縁膜側に向かって金属含有量を小さくする）ことが可能となる。【０１２０】
（３）図１０（ａ）に示すように、第１の形成条件で第１シリサイド層を形成し、第１シリサイド層が所定の膜厚に達した時点で、第２の形成条件で第１シリサイド層の上部に第２シリサイド層を形成することにより、ゲート電極を形成しても良い。このとき、第２の形成条件が第１の形成条件と比べて少なくとも形成圧力が低くなる条件でシリサイド層を形成する。これにより、図１０（ｂ）に示されるようにゲート電極の膜厚方向に対してシリサイド層に含まれる金属元素の量を変化させる（膜厚方向（ゲート電極の法線方向）のゲート絶縁膜側に向かって金属含有量を小さくする）ことが可能となる。【０１２１】
このように、シリサイド層の形成条件を連続的に変化させることによって、ゲート電極の膜厚方向に組成・結晶層の異なる第１及び第２シリサイド層を有する構造を形成することができる。エッチング工程等に対するプロセス耐性の観点から、第２の形成条件で形成される第２シリサイド層中に含まれる金属元素の量は、第１の形成条件で形成される第１シリサイド層中に含まれる金属元素の量よりも多いことが好ましい。【０１２２】
例えば、第１のシリサイド層の形成条件及び第２のシリサイド層の形成条件における原料ガス供給量、ゲートパターンの温度及び形成圧力は図５、図６、図７に示した条件から最適な条件を選択してそれぞれ実施することができる。【０１２３】
なお、上記（１）〜（３）（図８〜１０）のような２段階に分けたシリサイド化は、第１及び第２シリサイド化工程の両方の工程で行っても良く、いずれか一方の工程で行っても良い。更に、第１及び第２シリサイド化工程の両方の工程で２段階に分けたシリサイド化を行う場合、第１及び第２ゲート電極の組成・膜厚分布は同じとなるようにシリサイド化を行っても、異なるものとなるようにシリサイド化を行っても良い。【０１２４】
（原料ガス）
原料ガス中に含まれる第１金属は、抵抗値及び仕事関数の観点から、Ｎｉ、Ｐｔ、Ｃｏ、Ｗ及びＲｕよりなる群から選ばれる少なくとも一種の金属であることが好ましい。また、原料ガス中にＣが含まれると、ゲートパターンの表面上にＣが吸着し、シリサイド化反応が抑制されてしまう。従って、原料ガス中にＣが含まれていないことが好ましい。【０１２５】
更に、原料ガスは、Ｎｉ（ＰＦ3）4、Ｎｉ（ＢＦ2）4、Ｐｔ（ＰＦ3）4、Ｐｔ（ＢＦ2）4、Ｃｏ（ＰＦ3）6、Ｃｏ（ＢＦ2）6、Ｗ（ＰＦ3）6、Ｗ（ＢＦ2）6、Ｒｕ（ＰＦ3）5及びＲｕ（ＢＦ2）5よりなる群から選ばれる少なくとも１種のガスを含むことが好ましい。【０１２６】
（ゲート電極のシリサイド化条件）
以下、原料ガスとしてＮｉ（ＰＦ3）4又はＮｉ（ＢＦ2）4を用いた場合における、ゲート電極のシリサイド化条件（ゲートパターンの温度、形成圧力、原料ガスの供給量）と形成されるシリサイド組成との関係を示す。原料ガスがＮｉ（ＰＦ3）4又はＮｉ（ＢＦ2）4の場合、シリサイド化条件を変えることにより、ＮｉＳｉ2結晶相、ＮｉＳｉ結晶相又はＮｉ3Ｓｉ結晶相のいずれかの結晶相を有するシリサイド層を形成することができる。【０１２７】
（１）原料ガスがＮｉ（ＰＦ3）4又はＮｉ（ＢＦ2）4の場合、図５、図６、図７に示すように、ＮｉＳｉ2結晶相を有するシリサイド層を形成するには、ゲートパターンの温度は１５０℃以上６００℃以下が好ましい。一方、ゲートパターンの温度が２５０℃未満の領域では、ゲートパターンの表面における原料ガスの熱分解反応が抑制されるため、シリサイド層の形成レートが減少する場合がある。また、ゲートパターンの温度が４００℃を超える領域では、ゲートパターン上からの金属の脱離成分が大きくなるため、シリサイド層の形成レートが減少する場合がある。従って、ゲートパターンの温度は２５０℃以上４００℃以下がより好ましい。【０１２８】
また、形成圧力は、原料ガスの気相分解成分を抑制するため１００Ｔｏｒｒ以下が好ましく、ゲートパターンの表面のみで原料ガスの分解と原料ガスの供給量によるシリサイド結晶相の制御性の確保を両立させるため、１×１０-4Ｔｏｒｒ以上、１０Ｔｏｒｒ以下がより好ましい。特に、本発明では、このような形成条件に設定することにより、従来技術よりも更に低い３００℃以下の温度においてＮｉＳｉ2結晶相を形成し、シリサイドの形成温度の低減に適していることが示される。【０１２９】
（２）原料ガスがＮｉ（ＰＦ3）4もしくはＮｉ（ＢＦ2）4の場合、図５、図６、図７に示すように、ＮｉＳｉの組成・結晶相を有するシリサイド層を形成するには、ゲートパターンの温度は、２５０℃以上６００℃以下が好ましい。一方、ゲートパターンの温度が４００℃を超える領域では、ゲートパターンからのＮｉの脱離成分が大きくなりシリサイド層の形成レートが減少する場合がある。従って、ゲートパターンの温度は２５０℃以上４００℃以下がより好ましい。【０１３０】
また、形成圧力は原料ガスの気相分解成分を抑制するため、８０Ｔｏｒｒ以下が好ましく、ゲートパターンの表面のみでの原料ガスの分解と、原料ガスの供給量によるシリサイド結晶相の制御性の確保を両立させるため、１×１０-4Ｔｏｒｒ以上、１０Ｔｏｒｒ以下がより好ましい。【０１３１】
（３）原料ガスがＮｉ（ＰＦ3）4もしくはＮｉ（ＢＦ2）4の場合、図５、図６、図７に示すように、Ｎｉ3Ｓｉ結晶相を有するシリサイド層を形成するには、ゲートパターンの温度は２５０℃以上５００℃以下が好ましい。一方、ゲートパターンの温度が４００℃を超える領域ではゲートパターンからのＮｉの脱離成分が大きくなりシリサイド層の形成レートが減少する場合がある。従って、ゲートパターンの温度は２５０℃以上４００℃以下がより好ましい。【０１３２】
また、形成圧力は、原料ガスの気相分解成分を抑制するため、１０Ｔｏｒｒ以下が好ましく、ゲートパターンの表面のみでの原料ガスの分解と、原料ガスの供給量によるシリサイド結晶相の制御性の確保を両立させるため１×１０-4Ｔｏｒｒ以上、５Ｔｏｒｒ以下がより好ましい。【０１３３】
（４）原料ガスがＮｉ（ＰＦ3）4もしくはＮｉ（ＢＦ2）4の場合、第１の形成条件でＮｉＳｉ2結晶相を有する第１シリサイド層を形成し、第２の形成条件でＮｉＳｉ及びＮｉ3Ｓｉ結晶相の少なくとも一方の結晶相を有する第２シリサイド層を形成することができる。このような組成のゲート電極を形成することによって、エッチング耐性に優れたゲート電極とすることができる。【０１３４】
（５）原料ガスがＮｉ（ＰＦ3）4もしくはＮｉ（ＢＦ2）4の場合、一方のゲート電極としてＮｉＳｉ2の結晶相を有するシリサイド層を形成した後、他方のゲート電極としてＮｉＳｉ及びＮｉ3Ｓｉ結晶相の少なくとも一方の結晶相を有するシリサイド層を形成することができる。このような組成のゲート電極を形成することによって、これらのゲート電極を有するＭＯＳＦＥＴのＶthを効果的に制御することができる。【０１３５】
（６）原料ガスがＮｉ（ＰＦ3）4もしくはＮｉ（ＢＦ2）4の場合、一方のゲート電極としてＮｉＳｉ2の結晶相の第１シリサイド層を形成し、この上にＮｉＳｉ結晶相を有する第２シリサイド層を形成することができる。また、他方のゲート電極としてＮｉ3Ｓｉ結晶相を有するシリサイド層を形成することができる。このような組成のゲート電極を形成することによって、エッチング耐性に優れるゲート電極とすると共に、これらのゲート電極を有するＭＯＳＦＥＴのＶthを効果的に制御することができる。【０１３６】
（半導体装置の製造装置）
本発明の実施形態において用いられる製造装置の一例の構成を図１に示す。この装置では、まずシリサイド層を形成し得る第１金属を含む原料ガスが、原料ガス源１０１よりマスフローコントローラ１０２を介して所定の流量（供給量）に調整され、バルブ１０３、ガス導入口１０８、シャワーヘッド１１０を介して真空容器（容器）１１１内に供給される。【０１３７】
キャリアガスは、キャリアガス源１０４より、マスフローコントローラ１０５を介して所定の流量に調整され、バルブ１０６、ガス導入口１０８、シャワーヘッド１１０を介して真空容器（容器）１１１内に供給される。【０１３８】
この原料ガスは、単独で、又はキャリアガスと共に真空容器１１１内に供給してもよい。また、キャリアガスは原料ガスが真空容器１１１内に供給されていない場合、置換ガスとして用いてもよい。キャリアガスとしては、原料ガスと反応しない不活性ガスを用いるのが好ましく、Ｎ2、Ａｒ及びＨｅからなる群から選ばれる少なくとも一種類のガスが含まれていることが好ましい。【０１３９】
この装置では、キャリアガス源１０４、マスフローコントローラ１０５、バルブ１０６は、原料ガスと合流する際、原料ガスの温度に影響を与えないよう、恒温槽１０７によって金属原料ガスと同様の温度に制御されている。【０１４０】
恒温槽１０７の温度は、好ましくは０℃以上１５０℃以下に制御されている。原料導入口１０８、シャワーヘッド１１０及び真空容器１１１は、ヒータ１０９、ヒータ１１２によって、原料ガス１０１が十分な蒸気圧を持つ温度以上、且つ原料ガスの分解温度以下となるような温度に制御されている。好ましくは、この温度は０℃以上１５０℃以下であるのが良い。【０１４１】
真空容器１１１内には基板（層間絶縁膜を除去して第１及び第２ゲートパターンのうち少なくとも一方が露出した構造体；例えば、図１３（ｂ）等の構造体）１１３が設けられており、サセプタ１１４を介してヒータ１１６によって所定の温度（基板表面で原料ガスが熱分解する温度）に加熱される。
また、この真空容器１１１内の圧力は、コンダクタンスバルブ１１８の開度によって制御される。【０１４２】
この半導体装置の製造装置においては、恒温槽１０７、マスフローコントローラ１０２及び１０５、ヒータ１０９、１１２及び１１６、並びにコンダクタンスバルブ１１８は制御部１２１に接続されており、この制御部によりそれぞれ基板上の露出したゲートパターン上に金属層の堆積が起こらない条件に制御されている。【０１４３】
より具体的には、ゲートパターン上に金属層の堆積が起こらない条件を上記各部の特性値として予め制御部に入力しておき、上記装置の操作中に各部の特性値が予め入力したものからずれたときには、制御部は各部に対して予め入力した特性値となるように指令を出すようになっている。この制御部の指令により各部の特性値は、所定の特性値に維持される。【０１４４】
また、各部の特性値は装置の操作中に、複数回、変更することもできる。この場合、予め制御部に、装置の操作中にシリサイド層の形成条件を変えるよう入力することで、制御部はシリサイド層の形成途中で各部に対してその形成条件を変えるよう指令を出す。そして、操作中にシリサイド層の形成条件を変えることにより、複数の組成、特性の異なるシリサイド層を形成することが可能となる。
【実施例】
【０１４５】
＜実施例１＞
図１１〜１５は、本実施例の半導体装置の製造工程を示した断面図である。まず、Ｎ型領域（Ｎ型活性領域；Ｎウェル）２５１及びＰ型領域（Ｐ型活性領域；Ｐウェル）２５２を有するシリコン基板２０１を準備した。次に、シリコン基板２０１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、Ｎ型領域２５１とＰ型領域２５２を絶縁分離（素子分離）するように素子分離領域２０２を形成した。続いて、素子分離されたシリコン基板２０１の表面に厚さ１．９ｎｍのシリコン酸化膜の２０３ａ（ゲート絶縁膜）、及び厚さ１．５ｎｍのＨｆＳｉＯＮ膜の２０３ｂ（ゲート絶縁膜）を形成した。なお、シリコン酸化膜２０３ａはシリコンの熱酸化により製造した。また、ＨｆＳｉＯＮ膜２０３ｂはＣＶＤ法を行い、その後、ＮＨ3雰囲気中で９００℃、１０分の窒化アニールを行うことにより製造した。【０１４６】
次に、このようにして形成したゲート絶縁膜上に膜厚６０ｎｍのｐｏｌｙ−Ｓｉ膜（ポリシリコン膜）２０４と膜厚１５０ｎｍのシリコン酸化膜２０５からなる積層膜を形成した（図１１（ａ））。この積層膜を、図１１（ｂ）に示すようにリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いることにより、Ｐ型領域２５２上に第１ゲートパターン２１２及びマスク２０５、Ｎ型領域２５１上に第２ゲートパターン２１３及びマスク２０５、をそれぞれ設けた（第１形成工程）。【０１４７】
引き続いて、Ｐ型領域２５２上にマスク（図示していない）を設けて、このマスク及びマスク２０５をマスクに用いてイオン注入を行い、Ｎ型領域２５１内にエクステンション拡散層領域２０６を自己整合的に形成した。この後、Ｐ型領域２５２上に設けたマスクを除去した後、Ｎ型領域２５１上にマスク（図示していない）を設けて、このマスク及びマスク２０５をマスクに用いてイオン注入を行い、Ｐ型領域２５２内にエクステンション拡散層領域２０６を自己整合的に形成した。【０１４８】
更に、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることで、ゲート絶縁膜２０３ａ及び２０３ｂ、第２ゲートパターン２１３並びにマスク２０５の両側面と、ゲート絶縁膜２０３ａ及び２０３ｂ、第１ゲートパターン２１２及びマスク２０５の両側面にそれぞれ、ゲート側壁２０７を形成した。次に、Ｐ型領域２５２上にマスク（図示していない）を設けて、このマスク、マスク２０５及びゲート側壁２０７をマスクに用いてイオン注入を行った。【０１４９】
この後、Ｐ型領域２５２上に設けたマスクを除去した後、Ｎ型領域２５１上にマスク（図示していない）を設けて、このマスク、マスク２０５及びゲート側壁２０７をマスクに用いてイオン注入を行った。その後、活性化アニールを経て、Ｎ型領域２５１内及びＰ型領域２５２内にそれぞれ、ソース／ドレイン領域２０８を形成した（図１１（ｃ）：第２形成工程）。【０１５０】
次に、図１２（ａ）に示すように、膜厚２０ｎｍのＮｉ金属膜２１０を全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁、ＳＴＩをマスクとして、ソース／ドレイン領域２０８上のみに膜厚４０ｎｍのニッケルシリサイド層２０９を形成した。この後、図１２（ｂ）に示すように、未反応の金属膜２１０を除去した。【０１５１】
更に、図１２（ｃ）に示すように、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜２１１を形成した。次に、この層間絶縁膜２１１をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によって平坦化し、さらに、エッチバックを行うことで、層間絶縁膜２１１及びマスク２０５を除去して第２ゲートパターン２１３及び第１ゲートパターン２１２を露出させた（図１３（ａ））。【０１５２】
次に、露出した第２ゲートパターン２１３を覆うように反応性スパッタ法によって厚さ２０ｎｍのＴｉＮを堆積させた後、リソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて第１ゲートパターン２１２上に堆積したＴｉＮを除去することによって、第２ゲートパターン２１３上に残留するように第２マスク２１４を設けた（図１３（ｂ））。【０１５３】
次に、図１３（ｂ）の構造体を図１の製造装置内にセットした。そして、この製造装置の反応容器内にＮｉ（第１金属）を含有するＮｉ（ＰＦ3）4を２ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍで４５ｍｉｎ、供給した。そして、シリサイド化用の反応容器内の原料ガスとキャリアガスの総ガス圧力が２．５Ｔｏｒｒとなるようにした。この状態で第１ゲートパターン２１２を構成するポリシリコンを原料ガスが熱分解する温度である３００℃に加熱した。【０１５４】
そして、第１金属とポリシリコンとを反応させて、第１ゲートパターン２１２をＮｉＳｉ2（シリサイド（Ａ））から構成される第１ゲート電極２１５とした（第１シリサイド化工程；図１４（ａ））。なお、この際、第１ゲートパターン２１２上へのＮｉ膜の堆積は確認されなかった。この後、第２マスク２１４及び第１ゲート電極２１５以外の部分に堆積した未反応の金属層２１６を、硫酸過酸化水素水溶液を用いたウエットエッチングにより除去した（図１４（ｂ））。【０１５５】
次に、全面に反応性スパッタ法によって厚さ２０ｎｍのＴｉＮを堆積させた後、リソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて第２ゲートパターン２１３上に堆積させたＴｉＮを除去することによって、第１ゲート電極２１５上に残留するように第１マスク２１７を形成した（図１４（ｃ））。【０１５６】
この後、Ｎｉ（第１金属）を含有するＮｉ（ＰＦ3）4を８０ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍで２０ｍｉｎ、供給した。そして、シリサイド化用の反応容器内の原料ガスとキャリアガスの総ガス圧力が２．５Ｔｏｒｒとなるようにした。この状態で第２ゲートパターン２１３を構成するポリシリコンを原料ガスが熱分解する温度である３００℃に加熱した。【０１５７】
そして、第１金属とポリシリコンとを反応させて、第２ゲートパターン２１３をＮｉ3Ｓｉ（シリサイド（Ｂ））から構成される第２ゲート電極２１８とした（第２シリサイド化工程；図１５（ａ））。なお、この際、第２ゲートパターン２１３上へのＮｉ膜の堆積は確認されなかった。この後、第１マスク２１７及び第２ゲート電極２１８以外の部分に堆積した未反応の金属層２１９を除去した（図１５（ｂ））。【０１５８】
このようにして作製した半導体装置のＣＶ特性を評価した結果、反転容量と蓄積容量が等しく、メタルゲート電極を適用したことで、ゲート電極の空乏層が抑制できていることが確認できた。また、作製した半導体装置の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．４ｅＶ、Ｐ型ＭＯＳＦＥＴで４．８ｅＶであり、０．４ｅＶの実効仕事関数の変調が可能であることが確認できた。【０１５９】
更に、作製した半導体装置のリーク特性の評価を実施したところ、何れのＭＯＳＦＥＴにおいてもソース／ドレイン領域のジャンクションリークの悪化は見られなかった。このことは、本発明の製造方法によりゲート電極を形成するためのシリサイド化の際に加熱した温度である３００℃では、ソース／ドレイン領域上に形成したシリサイド層の抵抗又は組成・結晶相の変化が起こっていないことを示している。【０１６０】
＜実施例２＞
第１及び第２シリサイド化工程における形成条件を以下のように設定した以外は実施例１と同様にして、半導体装置を製造した。
・第１シリサイド化工程
第１ゲートパターンの加熱温度：４５０℃
真空容器内の圧力：２．５Ｔｏｒｒ
原料ガス供給量：８０ｓｃｃｍ
反応時間：４５ｍｉｎ
・第２シリサイド化工程
第２ゲートパターンの加熱温度：３００℃
真空容器内の圧力：２．５Ｔｏｒｒ
原料ガス供給量：８０ｓｃｃｍ
反応時間：２０ｍｉｎ
なお、上記第１及び第２ゲートパターンの加熱温度は、原料ガスであるＮｉ（ＰＦ3）4が熱分解する温度である。なお、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。【０１６１】
そして、Ｎ型ＭＯＳＦＥＴ用の第１ゲート電極としてＮｉＳｉ2（シリサイド（Ａ））の組成・結晶相、Ｐ型ＭＯＳＦＥＴ用の第２ゲート電極としてＮｉ3Ｓｉ（シリサイド（Ｂ））の組成・結晶相を含む相補型ＭＯＳＦＥＴを得ることができた。【０１６２】
このようにして作製した半導体装置のＣＶ特性を評価した結果、反転容量と蓄積容量が等しく、メタルゲート電極を適用したことでゲート電極の空乏層が抑制できることが確認できた。また、作製した半導体装置の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．４ｅＶ、Ｐ型ＭＯＳＦＥＴで４．８ｅＶであり、０．４ｅＶの実効仕事関数の変調が可能であることが確認できた。【０１６３】
また、作製した半導体装置のリーク特性の評価を実施したところ、何れのＭＯＳＦＥＴにおいても、ソース／ドレイン領域のジャンクションリークの悪化は見られなかった。このことは、本発明の製造方法により、ゲート電極を形成するためのシリサイド化の際に加熱した温度である３００℃及び４５０℃では、ソース／ドレイン領域上に形成したシリサイド層の抵抗又は組成・結晶相の変化が起こっていないことを示している。【０１６４】
＜実施例３＞
第１及び第２シリサイド化工程における形成条件を以下のように設定した以外は実施例１と同様にして、半導体装置を製造した。
・第１シリサイド化工程
第１ゲートパターンの加熱温度：３６０℃
真空容器内の圧力：２．５Ｔｏｒｒ
原料ガス供給量：２０ｓｃｃｍ
反応時間：４５ｍｉｎ
・第２シリサイド化工程
第２ゲートパターンの加熱温度：３６０℃
真空容器内の圧力：０．０１Ｔｏｒｒ
原料ガス供給量：２０ｓｃｃｍ
反応時間：２０ｍｉｎ
なお、上記第１及び第２ゲートパターンの加熱温度は、原料ガスであるＮｉ（ＰＦ3）4が熱分解する温度である。また、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。【０１６５】
そして、Ｎ型ＭＯＳＦＥＴ用の第１ゲート電極としてＮｉＳｉ2（シリサイド（Ａ））の組成・結晶相、Ｐ型ＭＯＳＦＥＴ用の第２ゲート電極としてＮｉ3Ｓｉ（シリサイド（Ｂ））の組成・結晶相を含む相補型ＭＯＳＦＥＴを得ることができた。【０１６６】
このようにして作製した半導体装置のＣＶ特性を評価した結果、反転容量と蓄積容量が等しく、メタルゲート電極を適用したことでゲート電極の空乏層が抑制できることが確認できた。また、作製した半導体装置の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．４ｅＶ、Ｐ型ＭＯＳＦＥＴで４．８ｅＶであり、０．４ｅＶの実効仕事関数の変調が可能であることが確認できた。【０１６７】
また、作製した半導体装置のリーク特性の評価を実施したところ、何れのＭＯＳＦＥＴにおいても、ソース／ドレイン領域のジャンクションリークの悪化は見られなかった。このことは、本発明の製造方法により、ゲート電極を形成するためのシリサイド化の際に加熱した温度である３６０℃では、ソース／ドレイン領域上に形成したシリサイド層の抵抗又は組成・結晶相の変化が起こっていないことを示している。【０１６８】
＜実施例４＞
図１６〜１８は、本実施例の半導体装置の製造工程を示した断面図である。まず、実施例１の図１１〜１３と同じようにして、シリコン基板上にゲート絶縁膜２０３ａ及び２０３ｂ、第１ゲートパターン２１２、第２ゲートパターン２１３、ゲート側壁２０７を形成し、シリコン基板内にエクステンション拡散層領域２０６、ソース／ドレイン領域２０８を形成した後、第１及び第２ゲートパターン２１２，２１３を露出させた。図１６（ａ）はこの第１ゲートパターン２１２及び第２ゲートパターン２１３が露出した状態を表したものである。なお、ここで第１及び第２ゲートパターン２１２，２１３としては、ノンドープで膜厚６０ｎｍのポリシリコンを形成した。【０１６９】
次に、反応性スパッタ法により、全面に拡散防止層２１４として膜厚２０ｎｍのＴｉＮを堆積させた。この後、リソグラフィー技術とＲＩＥ技術を用いて第１ゲートパターン２１２上に設けた拡散防止層２１４を除去して、第１ゲートパターン２１２を露出させた。図１６（ｂ）は、このように第１ゲートパターン２１２上の拡散防止層２１４を除去することで、第２ゲートパターン２１３上に第２マスク２１４を設けた状態を表したものである。【０１７０】
次に、第１ゲートパターン２１２をシリサイド化させて第１ゲート電極を形成する（第１シリサイド化工程）ために、図１６（ｂ）の構造体を図１に示した製造装置に導入した。ここで、第１シリサイド化は２段階で行った。すなわち、第１の形成条件として、第１ゲートパターン２１２を原料ガスが熱分解する温度として３００℃に加熱し、真空容器内の圧力を２．５Ｔｏｒｒ、Ｎｉ（ＰＦ3）4（原料ガス）の供給量２ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍ（供給量）で４５ｍｉｎ導入して、第１のシリサイド層２１５ａを形成した。この後、第２の形成条件として、原料ガスの供給量のみを５０ｓｃｃｍに変更して２００ｓｅｃ導入し、第２のシリサイド層２１５ｂを形成した（図１７（ａ）；第１シリサイド化工程）。【０１７１】
この後、第２マスク２１４及び第１ゲート電極以外の部分に堆積した未反応の金属層２１６を、硫酸過酸化水素水溶液を用いたウエットエッチングにより除去した（図１７（ｂ））。次に、全面に拡散防止層２１７として、膜厚２０ｎｍのＴｉＮ膜を反応性スパッタ法により堆積させた後、リソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  
Ｅｔｃｈｉｎｇ）技術を用いて第２ゲートパターン２１３上に堆積したＴｉＮ膜を除去した。これによって、第１ゲート電極上に第１マスク２１７を形成した（図１７（ｃ））。【０１７２】
この後、図１７（ｃ）に示した構造物を製造装置に導入して、第２ゲートパターン２１３を原料ガスが熱分解する温度として３００℃に加熱し、真空容器内の圧力を２．５Ｔｏｒｒ、Ｎｉ（ＰＦ3）4（原料ガス）供給量を８０ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍで２０ｍｉｎ導入して、シリサイド層２１８の第２ゲート電極を形成した（第２シリサイド化工程；図１８（ａ））。
なお、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。【０１７３】
この後、第１マスク２１７及び第２ゲート電極２１８以外の部分に堆積した未反応の金属層２１９を、硫酸過酸化水素水溶液を用いたウエットエッチングにより除去した（図１８（ｂ））。その後、層間絶縁膜２１１を、ＨＦ水溶液を用いてウエットエッチング除去した後、この半導体装置全体を覆うようにシリコン窒化膜２２０を形成した。【０１７４】
この結果、第１ゲート電極は、第１シリサイド層としてＮｉＳｉ2結晶相２１５ａ（シリサイド（Ａ））を有し、第１シリサイド層上に第２シリサイド層としてＮｉＳｉ結晶相２１５ｂ（シリサイド（Ａ））を有する積層構造からなるゲート電極とすることができた。また、Ｎｉ3Ｓｉ結晶相を有する第２ゲート電極２１８（シリサイド（Ｂ））を形成できた。そして、これら第１及び第２ゲート電極を備えた相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を製造することができた。なお、ＳＥＭによる断面観測結果より、第１ゲート電極がＨＦ水溶液に対してエッチングされていないことを確認した。【０１７５】
このように、本発明の半導体装置の製造方法では、ＨＦ水溶液に対するエッチング耐性を有する、ＮｉＳｉ2結晶相上にＮｉＳｉ結晶相を有する積層構造を連続的に形成できるという利点を有していることが示された。【０１７６】
＜実施例５＞
図１９〜図２２は、本実施例のＭＯＳＦＥＴの製造方法を示した断面図である。まず、Ｎ型領域（Ｎ型活性化領域；Ｎウエル）３５１及びＰ型領域（Ｐ型活性化領域；Ｐウエル）３５２を有するシリコン基板３０１を準備した。次に、シリコン基板３０１内にＮ型領域３５１とＰ型領域３５２を絶縁分離するように、ＳＴＩ技術を用いて素子分離領域３０２を形成した。続いて、素子分離されたシリコン表面にゲート絶縁膜３０３を形成した。ゲート絶縁膜としては、膜厚３ｎｍのシリコン酸窒化膜を用いた。【０１７７】
次に、このようにして形成したゲート絶縁膜上に膜厚８０ｎｍのｐｏｌｙ−Ｓｉ膜３０４を形成した（図１９（ａ））。このｐｏｌｙ−Ｓｉに対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、Ｎ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉ領域３０４ａ及びＰ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉ領域３０４ｂに各々、異なる種類の不純物をイオン注入した。【０１７８】
すなわち、Ｎ型領域３５１上のｐｏｌｙ−Ｓｉ３０４上にマスク（図示していない）を設けて、Ｐ型領域３５２上のｐｏｌｙ−Ｓｉ３０４にＡｓを注入して不純物元素を含有するｐｏｌｙ−Ｓｉ３０４ａとした（図１９（ｂ））。この後、Ｎ型領域３５１上のｐｏｌｙ−Ｓｉ３０４上に設けたマスクを除去した後、Ｐ型領域上にマスク（図示していない）を設けて、Ｎ型領域３５１上のｐｏｌｙ−Ｓｉ３０４にＢを注入して不純物元素を含有するｐｏｌｙ−Ｓｉ３０４ｂとした。各々の注入エネルギー及びドーズ量は、Ａｓ注入の場合は５ＫｅＶ及び１×１０15ｃｍ-2〜５×１０15ｃｍ-2、Ｂ注入の場合は２ＫｅＶ及び１×１０15ｃｍ-2〜６×１０15ｃｍ-2とした。【０１７９】
その後、図１９（ｃ）に示すように膜厚１５０ｎｍのシリコン酸化膜３０５からなる積層膜を形成した。リソグラフィー技術及びＲＩＥ技術を用いて、これらの積層膜を加工して、Ｐ型領域３５２上に突起状のゲート絶縁膜３０３、第１ゲートパターン３０４ａ及びマスク３０５、Ｎ型領域３５１上に突起状のゲート絶縁膜３０３、第２ゲートパターン３０４ｂ及びマスク３０５を形成した。引き続いてＮ型領域３５１及びＰ型領域３５２内にそれぞれイオン注入を行い、Ｎ型領域３５１及びＰ型領域３５２内にエクステンション拡散領域３０６を自己整合的に形成した（図２０（ａ））。【０１８０】
さらに、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによって突起状のゲート絶縁膜３０３、第１ゲートパターン３０４ａ及びマスク３０５の両側面と、突起状のゲート絶縁膜３０３、第２ゲートパターン３０４ｂ及びマスク３０５の両側面にそれぞれゲート側壁３０７を形成した。この状態で再度、Ｎ型領域３５１及びＰ型領域３５２内にそれぞれイオン注入を行い、活性化アニールを経てソース／ドレイン拡散層３０８を形成した（図２０（ｂ））。【０１８１】
次に、膜厚２０ｎｍの金属膜３０９をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース／ドレイン拡散層３０８上のみに膜厚約４０ｎｍのシリサイド層３１０を形成した（図２０（ｃ））。このシリサイド層は、コンタクト抵抗を最も低くすることができるＮｉＳｉ結晶相のシリサイド層とした（図２１（ａ））。【０１８２】
さらに、図２１（ｂ）に示すように、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜３１１を形成した。この層間絶縁膜３１１をＣＭＰ技術によって、図２１（ｃ）に示すように平坦化し、さらにエッチバックを行うことで第１ゲートパターン３０４ａ及び第２ゲートパターン３０４ｂを露出させた。【０１８３】
この後、この構造体を図１に示した製造装置に導入し、第１及び第２ゲートパターン３０４ａ、３０４ｂを同時に原料ガスが熱分解する温度として３００℃に加熱し、真空容器内の圧力２．５Ｔｏｒｒ、Ｎｉ（ＰＦ3）4（原料ガス）供給量２ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍで４５ｍｉｎ導入して、ＮｉＳｉ2（シリサイド（Ａ）、（Ｂ））の組成・結晶相を有するシリサイド層を形成した（第１及び第２シリサイド化工程）。なお、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。この後、シリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウエットエッチング除去した。【０１８４】
以上のような工程を経ることにより、図２２に示すような、第１ゲート電極と第２ゲート電極とで、シリサイド組成が同一だがゲート電極／ゲート絶縁膜界面に異なる添加元素が偏析した相補型ＭＯＳＦＥＴを形成した。このようにして作製した半導体装置の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．０ｅＶ、Ｐ型ＭＯＳＦＥＴで５．２ｅＶであった。【０１８５】
また、半導体装置のリーク特性の評価を実施したところ、何れのＭＯＳＦＥＴにおいてもソース／ドレイン領域のジャンクションリークの悪化は見られなかった。このことは、本発明の製造方法により、ゲート電極を形成するためのシリサイド化の際に加熱した温度である３００℃では、ソース／ドレイン領域上に形成したシリサイド層の抵抗又は組成・結晶相の変化が起こっていないことを示している。【０１８６】
このように、本発明による半導体装置の製造方法を用いることで、従来、必要であったアニール処理の工程が削減でき、かつ従来困難であったＮｉＳｉ2結晶相を有するシリサイド層をソース／ドレイン領域上のＮｉＳｉ層の抵抗、結晶相に影響を与えない低温で形成できることが示された。【０１８７】
また、図２３は、本実施例のゲート電極を構成するシリサイド層の膜厚と、ポリシリコンのドーピングイオン種及びゲート長との関係を示したものである。また、比較例としてスパッタ法によりＮｉ金属膜を形成し、アニール処理を実施することでゲート電極を構成するシリサイド層を形成した場合の結果を図２３に示す。図２３より、従来技術では、ゲート長が短くなるに従い、シリサイド層の膜厚が増加していることが確認できる。これは、ポリシリコンが、このポリシリコン上のＮｉ金属膜と反応するだけでなく、図４に示したような層間絶縁膜上のＮｉ金属膜からもＮｉが供給されて反応することにより、シリサイド層が形成されるためである。【０１８８】
これに対して、本発明の半導体装置の製造方法では、ゲート長及びポリシリコンのドーピングイオン種に拠らず、シリサイド層の膜厚がほぼ同一であることが確認できた。これは、本発明の半導体装置の製造方法では、ポリシリコン上にＮｉ金属膜を堆積させることなく原料ガスの熱分解反応のみで（アニール工程を伴うことなく）シリサイド層を形成するためと考えられる。【０１８９】
図２４は、本実施例のゲート電極を構成するシリサイド層の膜厚と、ゲート電極中のドーピングイオンのドーズ量との関係を示したものである。また、比較例としてスパッタ法によりＮｉ金属膜を形成し、アニール処理を実施することでシリサイド層を形成した場合を図２４中に示す。図２４より、従来技術ではドーピングイオンのドーズ量が多くなるに従い、シリサイド層の膜厚が減少していることが確認できる。【０１９０】
これに対して、本発明による半導体装置の製造方法では、ドーピングイオンのドーズ量に拠らずシリサイド層の膜厚はほぼ同一であることが確認できた。これは、従来技術が固相反応によりシリサイド層を形成しているのに対して、本発明の半導体装置の製造方法では、ポリシリコン上にＮｉ金属膜を堆積させることなく原料ガスの熱分解反応のみでシリサイド層を形成しており、原料ガスの制御による供給律束状態でシリサイド層を形成しているためと考えられる。【０１９１】
これらの結果より、本発明の半導体装置の製造方法は、ゲート電極中の不純物の種類、不純物量及び露出した領域の大きさに拠らずに形成レート及び組成・結晶相を一定のものとすることができた。【０１９２】
＜実施例６＞
図２５は、本実施例の半導体装置の製造工程を示した断面図である。まず、実施例５と同様に、ゲート電極用ｐｏｌｙ−Ｓｉ膜３０４の上部表面を露出させる（図２１（ｃ）と同じ構造である）。次に、第１及び第２ゲートパターン３０４ａ，３０４ｂを、図１に示す製造装置に導入して２段階に分けて第１及び第２シリサイド化工程を同時に行った。ここで、第１の形成条件として、原料ガスが熱分解する温度としてゲートパターンを３００℃に加熱し、形成圧力を２．５Ｔｏｒｒ、Ｎｉ（ＰＦ3）4（原料ガス）供給量を２ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍ（供給量）で４５ｍｉｎ導入して、Ｐ型領域及びＮ型領域上にそれぞれ第１シリサイド層３１６及び３１８を形成した。この後、第２の形成条件として、原料ガスの供給量のみを５０ｓｃｃｍに変更して反応容器内に２００ｓｅｃ導入し、第１シリサイド層３１６及び３１８上にそれぞれ第２シリサイド層３１７及び３１９を形成した（図２５（ａ））。なお、この時、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。【０１９３】
この後、シリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウエットエッチング除去した。この後、層間絶縁膜３１１を、ＨＦ水溶液を用いてウエットエッチング除去し、ゲートパターンを覆うようにシリコン窒化膜３２０を形成した（図２５（ｂ））。【０１９４】
この結果、第１及び第２ゲート電極が、第１シリサイド層としてＮｉＳｉ2結晶相を含み、第１シリサイド層上に第２シリサイド層としてＮｉＳｉ結晶相を含む積層構造からなるシリサイド層を得ることができた。また、ＳＥＭによる断面観測結果より、第１及び第２ゲート電極がＨＦ水溶液に対してエッチングされていないことを確認した。【０１９５】
このように、本発明の半導体装置の製造方法では、ＨＦ水溶液に対するエッチング耐性を有するＮｉＳｉ2結晶相とＮｉＳｉ結晶相の積層構造を連続的に形成できることが示された。【０１９６】
＜実施例７＞
図２６〜図２８は、本実施例の半導体装置の製造工程を示した断面図である。まず、実施例１の図１１〜１３（ａ）と同じようにして図２６（ａ）の構造体を形成する。なお、ここで第１及び第２ゲートパターン２１２及び２１３としては、ノンドープで膜厚６０ｎｍのポリシリコンを形成した。【０１９７】
次に、ＣＶＤ法により、全面に膜厚１５０ｎｍのシリコン酸化膜５０１を堆積させた。この後、リソグラフィー技術とＲＩＥ技術を用いて第２ゲートパターン２１３上に設けたシリコン酸化膜５０１を除去した後、第２ゲートパターン２１３を膜厚が３０ｎｍとなるようにエッチングした（図２６（ｂ））。次に、第１ゲートパターン２１２上のシリコン酸化膜５０１を除去して第１ゲートパターン及び第２ゲートパターンを露出させた（図２７（ａ））。【０１９８】
次に、この構造体を図１に示した製造装置に導入して、２段階の第１及び第２シリサイド化工程を同時に行った。ここで、第１の形成条件として、第１及び第２ゲートパターン２１２及び２１３を原料ガスが熱分解する温度として３００℃に加熱し、形成圧力を２．５Ｔｏｒｒ、Ｎｉ（ＰＦ3）4（原料ガス）の供給量を２ｓｃｃｍ、キャリアガスとしてＮ2を１００ｓｃｃｍ（供給量）で４５ｍｉｎ導入して、第１シリサイド層５０２及び５０４を形成した。この後、第２の形成条件として、原料ガスの供給量のみを８０ｓｃｃｍに変更して２００ｓｅｃ導入し、第１シリサイド層５０２上に第２シリサイド層５０３を形成すると共に、Ｎ型領域上に単独のシリサイド層５０４を形成した。【０１９９】
ここで、第１ゲートパターン２１２は上述したシリサイド化条件により第１シリサイド層と第２シリサイド層の積層構造が形成されるのに対して、第２ゲートパターン２１３は膜厚が薄いため、第１シリサイド層及び第２シリサイド層を形成する際に、全て単一のシリサイド組成を有するシリサイド層を形成することが可能となる。また、第２ゲート電極を構成するシリサイド層は、第１ゲート電極を構成するシリサイド層よりもＮｉ含量を大きくすることができる。なお、第１及び第２シリサイド化工程の際、第１及び第２ゲートパターン上へのＮｉ膜の堆積は確認されなかった。【０２００】
この後、第１及び第２ゲート電極以外の部分に堆積した未反応の金属層５０５を、硫酸過酸化水素水溶液を用いたウエットエッチングにより除去した（図２８（ａ））。この後、層間絶縁膜２１１を、ＨＦ水溶液を用いたウエットエッチング除去した後、半導体装置全体を覆うようにシリコン窒化膜２２０を形成した（図２８（ｂ））。【０２０１】
この結果、第１ゲート電極は、第１シリサイド層としてＮｉＳｉ2結晶相（シリサイド（Ａ））を有し、第１シリサイド層上に第２シリサイド層としてＮｉＳｉ3結晶相（シリサイド（Ａ））を有する積層構造からなるゲート電極とすることができた。また、Ｎｉ3Ｓｉ結晶相（シリサイド（Ｂ））を有する第２ゲート電極を形成できた。これは、第１ゲート電極の第１シリサイド層の形成時に、第２ゲートパターンがＮｉＳｉ結晶相となり、更に第１ゲート電極の第２シリサイド層の形成時に、このＮｉＳｉ結晶相がＮｉ3Ｓｉ結晶相（シリサイド（Ｂ））となったものである。そして、これら第１及び第２ゲート電極を備えた相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を製造することができた。なお、ＳＥＭによる断面観測結果より、第１ゲート電極は、ＨＦ水溶液に対してエッチングされていないことを確認した。【０２０２】
このように、本発明の半導体装置の製造方法では、ゲート電極としてＨＦ水溶液に対するエッチング耐性を有するＮｉＳｉ3結晶相とＮｉＳｉ結晶相の積層構造を連続的に形成できることが示された。更には、第１ゲートパターンと第２ゲートパターンを構成するｐｏｌｙ−Ｓｉの膜厚を変化させることにより、大幅な工程数の追加を伴うことなく、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴで組成の異なるシリサイド層を一括して形成することができた。【０２０３】
＜参考例１＞
本実施例では、原料ガスとしてＮｉ（ＢＦ2）4、Ｐｔ（ＰＦ3）4、Ｐｔ（ＢＦ2）4、Ｃｏ（ＰＦ3）6、Ｃｏ（ＢＦ2）6、Ｗ（ＰＦ3）6、Ｗ（ＢＦ2）6、Ｒｕ（ＰＦ3）5、Ｒｕ（ＢＦ2）5の原料ガスを用いて、半導体装置を製造した。なお、原料ガスの種類に応じて、原料ガス供給量を２〜１００ｓｃｃｍの範囲、第１及び第２ゲートパターンの加熱温度を１５０℃〜６００℃の範囲、形成圧力を１×１０-4Ｔｏｒｒ〜１００Ｔｏｒｒの範囲に設定した。【０２０４】
本参考例において、実施例１と同様の評価を行ったところ、露出したポリシリコン上にそれぞれＮｉ、Ｐｔ、Ｃｏ、Ｗ、Ｒｕの金属層を堆積させない条件下でシリサイド層のゲート電極を形成できることを確認した。また、シリサイド層の形成プロファイルを最適化することによって、シリサイド層の金属含有量が上部で大きくなる積層構造のシリサイド層のゲート電極を形成できることを確認した。また、第１ゲート電極と第２ゲート電極とで組成比が異なる相補型ＭＯＳＦＥＴを得ることができた。【０２０５】
＜参考例２＞
本実施形態は、原料ガス中にＣを含むＣｐＡｌｌｙｌＰｔ（ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌａｌｌｙｌ−ｐｌａｔｉｎｕｍ）を用いてシリサイド層のゲート電極を形成した以外は実施例１と同一の条件に設定した。図２９（ａ）及び図２９（ｂ）に、本実施形態において形成したシリサイド層のＳＥＭによる断面観測結果と、ＸＰＳによる組成分析結果を示す。図２９より、シリサイド層の形成は局所的にしか進行せず基板上に金属Ｐｔ層が形成されていることが分かる。また、ＸＰＳによる組成分析より、金属Ｐｔ層にＣが多く含まれていることがわかる。これらのことから、原料ガスを構成するＣが基板表面に付着しシリサイド化を阻害しているが示される。従って、原料ガスの構成元素としてＣが含まれないことが好ましいことがわかる。【０２０６】
この出願は、２００６年９月２９日に出願された日本出願特願２００６−２６８０１７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０２０７】
本発明は、半導体装置及びその製造方法に関する技術であり、特にゲート電極を構成するシリサイド層を特殊な工程で形成する半導体装置及びその製造方法に関するものである。
【図１】
2008047564.tif 000003
【図２】
2008047564.tif 000004
【図３】
2008047564.tif 000005
【図４】
2008047564.tif 000006
【図５】
2008047564.tif 000007
【図６】
2008047564.tif 000008
【図７】
2008047564.tif 000009
【図８】
2008047564.tif 000010
【図９】
2008047564.tif 000011
【図１０】
2008047564.tif 000012
【図１１】
2008047564.tif 000013
【図１２】
2008047564.tif 000014
【図１３】
2008047564.tif 000015
【図１４】
2008047564.tif 000016
【図１５】
2008047564.tif 000017
【図１６】
2008047564.tif 000018
【図１７】
2008047564.tif 000019
【図１８】
2008047564.tif 000020
【図１９】
2008047564.tif 000021
【図２０】
2008047564.tif 000022
【図２１】
2008047564.tif 000023
【図２２】
2008047564.tif 000024
【図２３】
2008047564.tif 000025
【図２４】
2008047564.tif 000026
【図２５】
2008047564.tif 000027
【図２６】
2008047564.tif 000028
【図２７】
2008047564.tif 000029
【図２８】
2008047564.tif 000030
【図２９】
2008047564.tif 000031
【国際調査報告】
2008047564.tif 000032
2008047564.tif 000033
2008047564.tif 000034
2008047564.tif 000035