(57)【要約】本発明のデータ書き込み方法は、最初に記憶データを読み出し、その後書き込み動作を行う。ＳＲＡＭセルへの書き込みデータを切り替える書き込みデータ選択回路により、カラムアドレスで選択されたＳＲＡＭセルには外部からの書き込みデータを書き込み、カラムアドレスで選択されないＳＲＡＭセルにはＳＲＡＭセル自身の記憶データをライトバックする。この構成とすることで、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。
2008032549.tif 000002
【特許請求の範囲】
【請求項１】
第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置した半導体記憶装置であって、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にＳＲＡＭセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする半導体記憶装置。
【請求項２】
書き込み動作のはじめに、ロウアドレスにより選択されたＳＲＡＭセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記ＳＲＡＭセルに書き戻すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをＳＲＡＭセルの書込み用ビット線へ出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記カラムアドレスによって選択されるＳＲＡＭセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないＳＲＡＭセルには前記読み出しデータが書き戻されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ＳＲＡＭセルは、２個の読み出し専用のトランジスタをさらに備えることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記２個の読み出し専用のトランジスタは読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第２の記憶ノードに接続されたことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記読み出しビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ＳＲＡＭセルは、前記第２のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記第１のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置した半導体記憶装置の書き込み方法において、
書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたＳＲＡＭセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記ＳＲＡＭセルに書き込むことを特徴とする半導体記憶装置の書き込み方法。
【請求項１２】
カラムアドレスにより選択されたＳＲＡＭセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないＳＲＡＭセルには前記読み出しデータを書き戻すことを特徴とする請求項１１に記載の半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に書き込み用のワード線を備えたスタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以後ＳＲＡＭと略称する）セルのデータ書き込み方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。これらの半導体装置は大規模化、高速化のためにトランジスタを微細化して、動作速度を向上させている。またシステム化のためＣＰＵをはじめとした各種機能ブロックだけでなく、各種の記憶装置が混載されている。これらのシステムＬＳＩに混載されている記憶装置、例えばキャッシュメモリ等の用途で混載されるＳＲＡＭにおいても、ＳＲＡＭを構成するトランジスタを微細化することで、大規模化や高速動作が図られている。
従来のＳＲＡＭについて、図を参照して説明する。図１には６トランジスタで構成される従来のＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。ワード線ＷＬが低電位の場合、二つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路がループを形成することで、安定にデータを記憶することができる。第１のインバータ回路は負荷トランジスタＰ１とドライブトランジスタＮ１から構成され、第２のインバータ回路は負荷トランジスタＰ２とドライブトランジスタＮ２から構成される。すなわち、一方のＣＭＯＳインバータ回路は、記憶ノードＶ１を入力として、記憶ノードＶ１に記憶されたデータの反転データを記憶ノードＶ２に出力する。他方のＣＭＯＳインバータ回路は、記憶ノードＶ２を入力として、記憶ノードＶ２に記憶されたデータの反転データを記憶ノードＶ１に出力している。
アクセスされてワード線ＷＬが高電位の場合、アクセストランジスタＮ３及びＮ４が導通することで、記憶ノードＶ１及びＶ２に記憶されたデータを高電位に充電されたビット線対ＢＬ１及びＢＬ２に出力することでメモリの読み出し動作となる。また、書き込みデータに従い一方のビット線を低電位に放電して、ビット線対ＢＬ１及びＢＬ２から記憶ノードＶ１及びＶ２にデータを入力することでメモリの書き込み動作となる。
図２に二次元状に配置したＳＲＡＭセルアレーを示す。ＳＲＡＭでは、ワード線ＷＬとビット線対（ＢＬ１，ＢＬ２）とを用いることで任意のセルへのアクセスが可能となる。読み出し操作の場合、ロウアドレスに対応したワード線ＷＬを活性化することで、同じロウアドレスを持つ全てのＳＲＡＭセルにおいて、記憶データがビット線対（ＢＬ１，ＢＬ２）に出力される。次いで、カラムアドレスに対応するビット線対をセレクタで選択してセンスアンプＳＡに入力する。センスアンプが活性化され、入力信号を増幅することで、任意のセルに記憶されたデータの読み出し動作が完了する。読み出し操作において、安定なカラム選択を達成するための条件は、全てのＳＲＡＭセルで十分な読み出しマージンが確保されることである。
一方、書き込み操作の場合、書き込みドライバが、高電位に充電された全てのビット線対の中から、カラムアドレスに対応するビット線対にデータを出力する。例えば、書き込みデータが“１”レベルの場合、ビット線ＢＬ１を低電位に放電し、書き込みデータが“０”レベルの場合、ビット線ＢＬ２を低電位に放電する。次いで、ロウアドレスに対応したワード線を活性化することで、選択された任意のＳＲＡＭセルに書き込みデータが入力され、書き込み動作が完了する。
この時、ロウアドレスによって活性化され、カラムアドレスで選択されなかったＳＲＡＭセルでは、接続されるビット線対が共に高電位であり、擬似的に読み出し操作が行われる。書き込み操作において、安定なカラム選択を達成するための条件は、書き込み操作が行われるＳＲＡＭセルで十分な書き込みマージンが確保され、かつ、擬似読み出し操作が行われるＳＲＡＭセルで十分な読み出しマージンが確保されることである。しかしながら、９０ｎｍ世代以降のＳＲＡＭでは、大規模化や高速動作のためにトランジスタを微細化したことによりトランジスタ駆動能力のバラツキ幅が増大し、読み出しマージンが大きく劣化して読み出し動作に伴い記憶データが破壊される問題が顕在化している。読み出しマージンを改善するためにトランジスタのしきい値電圧を増大させると、逆に書き込みマージンが劣化し、書き込み動作を完了することが困難となる。
この問題に対して、文献１（Ｌ．Ｃｈａｎｇ  ｅｔ  ａｌ，“Ｓｔａｂｌｅ  ＳＲＡＭ  Ｃｅｌｌ  Ｄｅｓｉｇｎ  ｆｏｒ  ｔｈｅ  ３２ｎｍ  Ｎｏｄｅ  ａｎｄ  Ｂｅｙｏｎｄ，”ＶＬＳＩ  Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１２８−１２９，Ｊｕｎ．２００５）や文献２（Ｋ．Ｔａｋｅｄａ  ｅｔ  ａｌ，“Ａ  Ｒｅａｄ−Ｓｔａｔｉｃ−Ｎｏｉｓｅ−Ｍａｒｇｉｎ−Ｆｒｅｅ  ＳＲＡＭ  Ｃｅｌｌ  ｆｏｒ  Ｌｏｗ−ＶＤＤ  ａｎｄ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，”ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４７８−４７９，Ｆｅｂ．２００５）において読み出しマージンを大幅に増大させる対策が施されている。例えば、図３に示す文献１のＳＲＡＭセルでは、従来のＳＲＡＭセルに読み出しトランジスタ（Ｎ６，Ｎ７）２個を追加し、ワード線を読み出し専用のワード線ＲＷＬと書き込み専用のワード線ＷＷＬとに分離している。読み出し操作時に、読み出し専用ワード線ＲＷＬのみを活性化することで、読み出し動作に伴う記憶データの破壊を防止している。書き込み操作時には、書き込み専用のワード線ＷＷＬのみを活性化させる。この時、ワード線ＷＷＬに接続される全てのＳＲＡＭセルで書き込み操作が行われるため、従来ＳＲＡＭで行われていたＳＲＡＭセルアレー内でのカラム選択を行うことができない。
図４及び図５に示す文献２のＳＲＡＭセルでは、保持制御トランジスタＮ５を追加し、読み出しマージンを改善している。図６に示すように同じカラムアドレスを持つ複数のＳＲＡＭセルで一つのＳＲＡＭセルアレーを構成し、カラムアドレスに対応するＳＲＡＭセルアレーのみをサブワード線ドライバを用いて活性化することで対処している。ＳＲＡＭセルアレーを構成する場合、横方向にはデータビット幅分だけＳＲＡＭセルを配置し、縦方向は、従来ＳＲＡＭと同様にロウアドレスに対応させる。同じカラムアドレスを持つメモリセルでＳＲＡＭセルアレーを構成する場合の課題は、ＳＲＡＭセルアレーの横方向のセル数をデータビット幅以上にすることができない。そのために、メモリ容量変更時の自由度が低いこと、さらに宇宙線やアルファ線によるマルチビットエラーに対する耐性が低いという問題がある。
文献３（Ｋ．Ｏｓａｄａ  ｅｔ  ａｌ，“Ｃｏｓｍｉｃ−Ｒａｙ  Ｍｕｌｔｉ−Ｅｒｒｏｒ  Ｉｍｍｕｎｉｔｙ  ｆｏｒ  ＳＲＡＭ，Ｂａｓｅｄ  ｏｎ  Ａｎａｌｙｓｉｓ  ｏｆ  ｔｈｅ  Ｐａｒａｓｉｔｉｃ  Ｂｉｐｏｌａｒ  Ｅｆｆｅｃｔ，”ＶＬＳＩ  Ｃｉｒｃｕｉｔ．Ｐａｐｅｒｓ，ｐｐ．２５５−２５８，Ｊｕｎ．２００３）では、カラムアドレスの異なるセルを隣接させてＳＲＡＭセルアレーを構成することで、マルチビットエラーが起きたとしても、同じアドレス内でのビットエラーが１個に限定され、ＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ）によってエラービットの修正が容易に行えることについて述べている。一方、非特許文献２のようにカラムアドレスの同じＳＲＡＭセルでＳＲＡＭセルアレーを構成した場合、ＥＣＣを用いたとしてもマルチビットエラーを修正することが困難になる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したように、従来の６トランジスタで構成されるＳＲＡＭセルは、微細化、低電圧化されることで、安定な読み出し動作を実現するための読み出しマージンが劣化する問題がある。文献１、２では、書き込みマージンを劣化させずに読み出しマージンのみを改善するために、書き込み用のワード線を追加した。しかしながら、書き込み用のワード線を動作させると必ず書き込み動作が行われるために、同じカラムアドレスを持つＳＲＡＭセルでＳＲＡＭセルアレーが構成されるようにフロアプランを変更されなければならず、また、マルチビットエラーの耐性が劣化するという問題が新たに生じる。
本発明は、上述した問題点を改善するためになされたものであって、書き込み操作時において書き込み用ワード線を動作させたとしても、カラムアドレスで選択されないＳＲＡＭセルにおいて記憶データが安定に保持されることを可能とするデータ書き込み方法を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００４】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の半導体記憶装置は、第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置され、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にＳＲＡＭセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする。
本発明の半導体記憶装置は、書き込み動作のはじめに、ロウアドレスにより選択されたＳＲＡＭセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記ＳＲＡＭセルに書き戻すことを特徴とする。
本発明の半導体記憶装置の前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをＳＲＡＭセルの書込み用ビット線へ出力することを特徴とする。
本発明の半導体記憶装置の前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする。
本発明の半導体記憶装置は、前記カラムアドレスによって選択されるＳＲＡＭセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないＳＲＡＭセルには前記読み出しデータが書き戻されることを特徴とする。
本発明の半導体記憶装置の前記ＳＲＡＭセルは、２個の読み出し専用のトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置の前記２個の読み出し専用のトランジスタは、読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第２の記憶ノードに接続されたことを特徴とする。
本発明の半導体記憶装置の前記読み出しビット線は、センスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の前記ＳＲＡＭセルは、前記第２のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置においては、前記第１のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の書き込み方法は、第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置した半導体記憶装置において、書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたＳＲＡＭセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記ＳＲＡＭセルに書き込むことを特徴とする。
本発明の半導体記憶装置の書き込み方法においては、カラムアドレスにより選択されたＳＲＡＭセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないＳＲＡＭセルには前記読み出しデータを書き戻すことを特徴とする。
【発明の効果】
【０００５】
本願の半導体記憶装置は書き込み用ワード線を有するＳＲＡＭセルを備え、書き込み動作においては、予め読み出し動作を行い、その後書き込みを行うことを特徴とする。書き込み方法としては、最初にＳＲＡＭセルの記憶データを読み出し、カラムアドレスで選択されないＳＲＡＭセルには、この読み出された記憶データを書き戻す。一方カラムアドレスで選択されたＳＲＡＭセルには、入力された外部からのデータを書き込む。
本発明の書き込み方法により、ＳＲＡＭセルアレーを構成する場合、従来ＳＲＡＭと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性が向上する効果が得られる。
【図面の簡単な説明】
【０００６】
図１は、従来の６トランジスタＳＲＡＭセルの回路図である。
図２は、カラムアドレスの異なるＳＲＡＭセルを隣接して配置した場合のＳＲＡＭセルアレーを示す図である。
図３は、従来の８トランジスタＳＲＡＭセルの回路図である。
図４は、従来の７トランジスタＳＲＡＭセルの回路図である。
図５は、従来の７トランジスタＳＲＡＭセルの別の形態の回路図である。
図６は、同じカラムアドレスのＳＲＡＭセルを隣接して配置した場合のＳＲＡＭセルアレーを示す図である。
図７は、本発明における８トランジスタＳＲＡＭセルへ書き込みを行う場合の第１のメモリ回路ブロック構成図である。
図８は、図７におけるカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図９は、図７のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図１０は、本発明における８トランジスタＳＲＡＭセルへ書き込みを行う場合の第２のメモリ回路ブロック構成図である。
図１１は、本発明における８トランジスタＳＲＡＭセルへ書き込みを行う場合の第３のメモリ回路ブロック構成図である。
図１２は、本発明における８トランジスタＳＲＡＭセルへ書き込みを行う場合の第４のメモリ回路ブロック構成図である。
図１３は、本発明における８トランジスタＳＲＡＭセルへ書き込みを行う場合の第５のメモリ回路ブロック構成図である。
図１４は、図１３のメモリ回路ブロック構成図に用いられるセンスアンプの回路図である。
図１５は、図１３のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図１６は、図１３のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図１７は、図１３のメモリ回路ブロック構成図に用いられるセンスアンプのもう一つの回路図である。
図１８は、本発明における７トランジスタＳＲＡＭセルへ書き込みを行う場合の第６のメモリ回路ブロック構成図である。
図１９は、図１８のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図２０は、図１８のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図２１は、本発明における７トランジスタＳＲＡＭセルへ書き込みを行う場合の第７のメモリ回路ブロック構成図である。
図２２は、本発明における７トランジスタＳＲＡＭセルへ書き込みを行う場合の第８のメモリ回路ブロック構成図である。
図２３は、本発明における７トランジスタＳＲＡＭセルへ書き込みを行う場合の第９のメモリ回路ブロック構成図である。
図２４は、本発明における７トランジスタＳＲＡＭセルへ書き込みを行う場合の第１０のメモリ回路ブロック構成図である。
【発明を実施するための最良の形態】
【０００７】
本発明の書き込み方法とこれを実現するメモリ回路ブロック構成について図面を参照して詳細に説明する。
【実施例１】
【０００８】
本発明の実施例１について図７、８、９を参照して説明する。図７は８トランジスタＳＲＡＭセルを備えた第１のメモリ回路ブロック構成図である。図８、図９に、本発明の書き込み方法の動作を説明するための動作波形を示す。図８はカラム選択信号により選択されたＳＲＡＭセルに、外部からの書き込みデータを書き込む場合の動作波形であり、図９はカラム選択信号により非選択のＳＲＡＭセルに、セル自身の記憶データを再び書き戻す場合の動作波形である。
図７に示すメモリ回路ブロック構成図は、複数のＳＲＡＭ回路ブロック４１とデータ入出力回路６３から構成される。ＳＲＡＭ回路ブロック４１は、８個のトランジスタで構成される複数個のＳＲＡＭセル１１とセンスアンプ２１とで構成され、二次元状に配置されたＳＲＡＭ回路ブロックである。ＳＲＡＭセル１１は、負荷トランジスタＰ１とドライブトランジスタＮ１から構成された第１のインバータ回路と、負荷トランジスタＰ２とドライブトランジスタＮ２から構成された第２のインバータ回路と、アクセストランジスタＮ３、Ｎ４と、読み出し用のトランジスタＮ６，Ｎ７から構成される。第１のインバータ回路は、記憶ノードＶ２を入力として、その反転データを記憶ノードＶ１に出力する。第２のインバータ回路は、記憶ノードＶ１を入力として、その反転データを記憶ノードＶ２に出力している。このＳＲＡＭセル１１は、図３に示すように８個のトランジスタから構成された８トランジスタＳＲＡＭセルである。
ＳＲＡＭセル１１は、読み出し専用ワード線ＲＷＬ、書き込み専用ワード線ＷＷＬ、書き込みビット線対（ＷＢＬ１，ＷＢＬ２）、読み出しビット線ＲＢＬを有する。読み出し専用ワード線ＲＷＬは読み出し用のトランジスタＮ７のゲートに、書き込み専用ワード線ＷＷＬはアクセストランジスタＮ３，Ｎ４のゲートに接続される。書き込みビット線対（ＷＢＬ１，ＷＢＬ２）はアクセストランジスタＮ３，Ｎ４に接続される。読み出しトランジスタＮ６，Ｎ７は読み出しビット線ＲＢＬと接地電位間に直列接続される。トランジスタＮ６のドレイン、ソース、ゲートは、それぞれトランジスタＮ７のソース、接地電位、記憶ノードＶ２に接続される。トランジスタＮ７のドレイン、ソース、ゲートは、それぞれ読み出しビット線ＲＢＬ、トランジスタＮ６のドレイン、読み出し専用ワード線ＲＷＬに接続される。
読み出し時には、読み出し専用ワード線ＲＷＬが活性化され、記憶ノードＶ２の情報を反転し、読み出しビット線ＲＢＬに読み出す。書き込み時には、書き込み専用ワード線ＷＷＬが活性化され、書き込みビット線対（ＷＢＬ１，ＷＢＬ２）からの書き込みデータによりＳＲＡＭセルへの書き込みを行う。センスアンプ２１はＳＲＡＭセルの読み出しビット線ＲＢＬからの信号を増幅し、読み出しデータ線ＤＬに出力する。複数のＳＲＡＭ回路ブロック４１間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みビット線ＷＢＬ１、ＷＢＬ２である。
データ入出力回路６３は、二次元状に配置されたＳＲＡＭ回路ブロック４１との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６３は、読み出しデータ選択回路６１と、書き込みデータ選択回路３１と、ＣＭＯＳインバータＩＶ１とで構成される。読み出しデータ選択回路６１は、カラムアドレスに従ってカラム選択信号ＹＡにより複数の読み出しデータ線ＤＬの中から１つを選択し、読み出しデータＤＯとして出力する。書き込みデータ選択回路３１は、ＳＲＡＭセルから読み出されたデータ線ＤＬと外部から入力された書き込みデータＤＩのいずれかをカラム選択信号ＹＡにより選択して、書き込みビット線ＷＢＬ１に出力する。ＣＭＯＳインバータＩＶ１は、書き込みデータ選択回路３１からの出力信号を反転してもう一方の書き込みビット線ＷＢＬ２に出力する。
図８、図９に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたＳＲＡＭ回路ブロック４１の任意の読み出しワード線ＲＷＬが活性化され、ＳＲＡＭセル１１の記憶データが読み出しビット線ＲＢＬに出力される。センスアンプ２１は読み出しビット線ＲＢＬに出力された信号を増幅し、増幅された読み出しデータは読み出しデータ線ＤＬに出力される。データ入出力回路６３において、カラムアドレスによって選択された書き込みデータ選択回路３１ではカラム選択信号ＹＡが“１”レベルであり、図８に示すように書き込みデータＤＩが選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。カラムアドレスによって選択されない書き込みデータ選択回路３１ではカラム選択信号ＹＡが“０”レベルであり、図９に示すように読み出しデータ線ＤＬが選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。
次いで、読み出しワード線ＲＷＬが活性化されたＳＲＡＭセル１１の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１１には、図８に示すように書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１１には、図９に示すように読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１１自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１１の記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１１のみに安定なデータ書き込みを行うことが可能となる。このように記憶データを再び書き戻すことをライトバック（Ｗｒｉｔｅ  ｂａｃｋ）と称する。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
また図７では、書き込みデータ選択回路３１は書き込みビット線ＷＢＬ１を駆動し、ＣＭＯＳインバータＩＶ１を用いて、これを反転して書き込みビット線ＷＢＬ２に出力している。しかし、これに限定されず、書き込みデータ選択回路３１の構成によっては、書き込みビット線ＷＢＬ１とＷＢＬ２との関係が逆転させることもできる。
【実施例２】
【０００９】
本発明の第二の実施例について図１０を参照して説明する。図１０は８トランジスタＳＲＡＭセルを備えた第２のメモリ回路ブロック構成図である。本実施例では、書き込みデータの反転データをＳＲＡＭ回路ブロックにおいて生成している。
ＳＲＡＭ回路ブロック４２は、８個のトランジスタで構成される複数個のＳＲＡＭセル１１とセンスアンプ２１と、書き込みデータ線の一方を駆動するＣＭＯＳ  ＮＯＲゲートＮＲ１で構成される。書き込みデータの反転データ信号をＣＭＯＳ  ＮＯＲゲートＮＲ１により生成している。ＳＲＡＭセル１１とセンスアンプ２１は実施例１と同じ構成であり、その説明を省略する。ＣＭＯＳ  ＮＯＲゲートＮＲ１には、書き込みデータ選択回路３１からの出力データと、書き込み選択信号ＷＥＢとが入力され、出力信号を書き込みビット線ＷＢＬ２に出力する。書き込み選択信号ＷＥＢは書き込み時には“０”レベルとなる。
データ入出力回路６４は、二次元状に配置されたＳＲＡＭ回路ブロック４２との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６４は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１本を選択する読み出しデータ選択回路６１と、読み出しデータ線ＤＬと書き込みデータＤＩの一方を選択して一方の書き込みビット線ＷＢＬ１に出力する書き込みデータ選択回路３１とで構成される。複数のＳＲＡＭ回路ブロック４２間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みビット線ＷＢＬ１である。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック４２の任意の読み出しワード線ＲＷＬが活性化されてＳＲＡＭセル１１の記憶データが読み出しビット線ＲＢＬに出力される。センスアンプ２１が読み出しビット線ＲＢＬに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線ＤＬに出力される。データ入出力回路６４において、カラムアドレスによって選択された書き込みデータ選択回路３１ではカラム選択信号ＹＡが“１”レベルであり、書き込みデータＤＩが選択され、書き込みビット線ＷＢＬ１に出力される。カラムアドレスによって選択されない書き込みデータ選択回路３１ではカラム選択信号ＹＡが“０”レベルであり、読み出しデータ線ＤＬが選択され、書き込みビット線ＷＢＬ１に出力される。
ロウアドレスによって選択されたＳＲＡＭ回路ブロック４２では、書き込み選択信号ＷＥＢが活性化されて“０”レベルであり、ＣＭＯＳ  ＮＯＲゲートＮＲ１は書き込みビット線ＷＢＬ１に出力された信号の反転信号を書き込みビット線ＷＢＬ２に出力する。ロウアドレスによって選択されないＳＲＡＭ回路ブロック４２では、書き込み選択信号ＷＥＢが“１”レベルであり、書き込みビット線ＷＢＬ２は“０”レベルのままである。
次いで、読み出しワード線ＲＷＬが活性化されたＳＲＡＭセル１１の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１１には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１１には、読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１１自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１１の記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１１のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図１０では、書き込みデータ選択回路３１はグローバルデータ信号線の書き込みビット線ＷＢＬ１を駆動し、ＣＭＯＳ  ＮＯＲゲートＮＲ１を用いて、これを反転して書き込みビット線ＷＢＬ２に出力している。しかし、これに限定されず、書き込みデータ選択回路３１の構成によっては、書き込みビット線ＷＢＬ１とＷＢＬ２との関係が逆転することもできる。
【実施例３】
【００１０】
本発明の第三の実施例について図１１を参照して説明する。図１１は８トランジスタＳＲＡＭセルを備えた第３のメモリ回路ブロック構成図である。本実施例は、第一の実施例のデータ入出力回路６３内の書き込みデータ選択回路３１とＣＭＯＳインバータＩＶ１とを、８トランジスタＳＲＡＭ回路ブロック４３内に分散配置した実施例である。
ＳＲＡＭ回路ブロック４３は、８個のトランジスタで構成される複数個のＳＲＡＭセル１１と、センスアンプ２１と、書き込みデータ選択回路３２と、ＣＭＯＳインバータＩＶ２とで構成される。ＳＲＡＭセル１１とセンスアンプ２１は第１の実施例と同じ構成であり、その説明を省略する。書き込みデータ選択回路３２は、読み出しデータ線ＤＬと書き込みデータ線ＤＩ２の一方を選択して一方の書き込みビット線ＷＢＬ１に出力する。ＣＭＯＳインバータＩＶ２は、書き込みデータ選択回路３２からの出力信号を反転してもう一方の書き込みビット線ＷＢＬ２に出力する。
データ入出力回路６５は、二次元状に配置されたＳＲＡＭ回路ブロック４３との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６５は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１つを選択する読み出しデータ選択回路６１と、書き込みデータＤＩを書き込みデータ線ＤＩ２へ出力する書き込みデータ駆動回路６２とで構成される。複数のＳＲＡＭ回路ブロック４３間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＤＩ２である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック４３の任意の読み出しワード線ＲＷＬが活性化されてＳＲＡＭセル１１の記憶データが読み出しビット線ＲＢＬに出力される。センスアンプ２１が読み出しビット線ＲＢＬに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線ＤＬに出力される。カラムアドレスによって選択された書き込みデータ選択回路３２では選択信号ＹＳが“１”レベルであり、書き込みデータ線ＤＩ２が選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。カラムアドレスによって選択されない書き込みデータ選択回路３２では選択信号ＹＳが“０”レベルであり、読み出しデータ線ＤＬが選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。ロウアドレスによって選択されないＳＲＡＭ回路ブロック４３の書き込み選択回路３２は、読み出しデータ線ＤＬと書き込みデータ線ＤＩ２のどちらも選択しない。
次いで、読み出しワード線ＲＷＬが活性化されたＳＲＡＭセル１１の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１１には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１１には、読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１１自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１１の記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１１のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図１１では、書き込みデータ選択回路３２は書き込みビット線ＷＢＬ１を駆動し、ＣＭＯＳインバータＩＶ２を用いて、これを反転して書き込みビット線ＷＢＬ２に出力している。しかし、これに限定されず、書き込みデータ選択回路３２の構成によっては、書き込みビット線ＷＢＬ１とＷＢＬ２との関係が逆転することもあり得る。
【実施例４】
【００１１】
本発明の第四の実施例について図１２を参照して説明する。図１２は８トランジスタＳＲＡＭセルを備えた第４のメモリ回路ブロック構成図である。本実施例は、センスアンプを読み出し時のみに動作させる実施例である。
ＳＲＡＭ回路ブロック４４は、８個のトランジスタで構成される複数個のＳＲＡＭセル１１と、センスアンプ２２と、書き込みデータ選択回路３３と、ＣＭＯＳインバータＩＶ２とで構成される。ＳＲＡＭセル１１は実施例１と同じ構成であり、その説明を省略する。センスアンプ２２はセンスアンプ活性化信号ＲＥを入力され、読み出し操作時のみに動作する。書き込みデータ選択回路３３は、読み出しビット線ＲＢＬと書き込みデータ線ＤＩ２の一方を選択して一方の書き込みビット線ＷＢＬ１に出力する。ＣＭＯＳインバータＩＶ２は、書き込みデータ選択回路３３からの出力信号を反転してもう一方の書き込みビット線ＷＢＬ２に出力する。
データ入出力回路６５は、二次元状に配置されたＳＲＡＭ回路ブロック４４との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６５は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１つを選択する読み出しデータ選択回路６１と、書き込みデータＤＩを書き込みデータ線ＤＩ２へ出力する書き込みデータ駆動回路６２とで構成される。複数のＳＲＡＭ回路ブロック４４間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＤＩ２である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック４４の任意の読み出しワード線ＲＷＬが活性化されてＳＲＡＭセル１１の記憶データが読み出しビット線ＲＢＬに出力される。センスアンプ活性化信号ＲＥを“０”レベルとして、センスアンプ２２を読み出し操作時のみに動作させる。カラムアドレスによって選択された書き込みデータ選択回路３３では選択信号ＹＳが“１”レベルであり、書き込みデータ線ＤＩ２が選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。カラムアドレスによって選択されない書き込みデータ選択回路３３では選択信号ＹＳが“０”レベルであり、読み出しビット線ＲＢＬが選択され書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。ロウアドレスによって選択されないＳＲＡＭ回路ブロック４４では選択信号ＹＳは“０”レベルであり、書き込み選択回路３３は“１”レベルに充電された読み出しビット線ＲＢＬを選択する。
次いで、読み出しワード線ＲＷＬが活性化されたＳＲＡＭセル１１の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１１には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１１には、読み出しビット線ＲＢＬに出力された信号、すなわちＳＲＡＭセル１１自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１１において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１１のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図１２では、書き込みデータ選択回路３３は書き込みビット線ＷＢＬ１を駆動し、ＣＭＯＳインバータＩＶ２を用いて、これを反転して書き込みビット線ＷＢＬ２に出力している。しかし、これに限定されず、書き込みデータ選択回路３３の構成によっては、書き込みビット線ＷＢＬ１とＷＢＬ２との関係が逆転することもあり得る。
【実施例５】
【００１２】
本発明の第五の実施例について図１３〜１７を参照して説明する。図１３は８トランジスタＳＲＡＭセルを備えた第５のメモリ回路ブロック構成図である。本構成は、データ線ＤＬを入出力共用にした回路構成例である。図１４はセンスアンプの構成図である。図１５、図１６に、本発明の書き込み方法の動作を説明するための動作波形を示す。図１５はカラム選択信号により選択され、外部からの書き込みデータを書き込む場合の動作波形であり、図１６はカラム選択信号により非選択され、記憶データを再びＳＲＡＭセルに書き戻した場合の動作波形である。図１７は２つのＳＲＡＭセルアレーに使用できるセンスアンプの構成図である。
ＳＲＡＭ回路ブロック４５は、８個のトランジスタで構成される複数個のＳＲＡＭセル１１とセンスアンプ２３と、ＣＭＯＳ  ＮＯＲゲートＮＲ１と、ＣＭＯＳインバータＩＶ２とで構成される。ＳＲＡＭセル１１は実施例１と同じ構成である。センスアンプ２３は、センスアンプ活性化信号ＲＥＢにより活性化され、読み出しビット線ＲＢＬを入力とし、その出力をデータ線ＤＬに出力する。ＣＭＯＳ  ＮＯＲゲートＮＲ１は、データ線ＤＬと、書き込み選択信号ＷＥＢとが入力され、データ線ＤＬの信号を反転して書き込みビット線ＷＢＬ２に出力する。ＣＭＯＳインバータＩＶ２は、ＣＭＯＳ  ＮＯＲゲートＮＲ１の出力信号を反転してもう一方の書き込みビット線ＷＢＬ１に出力する。
データ入出力回路６６は、二次元状に配置されたＳＲＡＭ回路ブロック４５との間で、データの送受信を行うデータ入出力回路である。カラム選択信号ＹＡが入力され、選択された場合には、外部からの書き込みデータＤＩをデータ線ＤＬに出力する。選択されない場合には、センスアンプ活性化信号ＲＥＢによりセンスアンプ２３を活性化させ、センスアンプ２３の出力信号をデータ線ＤＬに出力する。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック４５の任意の読み出しワード線ＲＷＬが活性化されてＳＲＡＭセル１１の記憶データが読み出しビット線ＲＢＬに出力される。
カラムアドレスによって選択されたＳＲＡＭ回路ブロック４５では、センスアンプ活性化信号ＲＥＢは“１”レベル（又はフローティング状態）、書き込み選択信号ＷＥＢは“０”レベルである。センスアンプ活性化信号ＲＥＢは“１”レベルであることから、センスアンプ２３は動作を停止する。データ入出力回路６６より、データ線ＤＬに書き込みデータＤＩが出力される。データ線ＤＬに出力された書き込みデータＤＩがＣＭＯＳ  ＮＯＲゲートゲートＮＲ１、ＣＭＯＳインバータＩＶ２によって書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。センスアンプ２３が動作を停止することで、データ線ＤＬにおけるデータ衝突を回避できる。
カラムアドレスによって選択されないＳＲＡＭ回路ブロック４５では、書き込み選択信号ＷＥＢは“０”レベル、センスアンプ活性化信号ＲＥＢは“０”レベルである。センスアンプ活性化信号ＲＥＢが“０”レベルであり、センスアンプ２３を動作させて、ＳＲＡＭセルの記憶データをデータ線ＤＬに出力する。このとき、書き込みデータＤＩは入力されない。書き込み選択信号ＷＥＢは活性化されて“０”レベルであり、センスアンプ２３より読み出しデータ線ＤＬに出力された読み出しデータがＣＭＯＳ  ＮＯＲゲートＮＲ１、ＩＶ２によって書き込みビット線ＷＢＬ１、ＷＢＬ２に出力される。
ロウアドレスによって選択されないＳＲＡＭ回路ブロック４５では、ワード線は非活性のままであり、書き込み選択信号ＷＥＢは“１”レベルである。ＣＭＯＳ  ＮＯＲゲートＮＲ１の出力は“０”レベルに固定され、書き込みビット線ＷＢＬ１、ＷＢＬ２もそれぞれ、“１”レベル、“０”レベルに固定される。
次いで、読み出しワード線ＲＷＬが活性化されたＳＲＡＭセル１１の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１１には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１１には、データ線ＤＬに出力された信号、すなわちＳＲＡＭセル１１自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１１の記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１１のみに安定なデータ書き込みを行うことが可能となる。
図１３では、ＣＭＯＳ  ＮＯＲゲートＮＲ１は書き込みビット線ＷＢＬ２を駆動し、ＣＭＯＳインバータＩＶ２を用いて、これを反転して書き込みビット線ＷＢＬ１に出力している。しかし、これに限定されず、センスアンプ２３の構成によっては、書き込みビット線ＷＢＬ１とＷＢＬ２との関係が逆転することもあり得る。
図１４にセンスアンプ２３の具体例を示す。読み出しビット線ＲＢＬを“１”レベルに充電するプリチャージＰＭＯＳトランジスタＰ１０と読み出しビット線ＲＢＬに出力された読み出しデータを増幅するＣＭＯＳインバータＩＶ３と、増幅されたデータをデータ線ＤＬに出力するＮＭＯＳトランジスタＮ１０とで構成される。ＮＭＯＳトランジスタＮ１０のソース端子は書き込み選択信号ＲＥＢに接続し、フローティング状態にすることで、センスアンプ２３の動作を停止させることができる。
図１５、図１６に、本回路を用いた場合の書き込み時の動作を説明するための動作波形を示す。図１５に示すようにカラムアドレスによって選択されたＳＲＡＭ回路ブロック４５には、データ入出力回路６６より、データ線ＤＬには外部からの書き込みデータＤＩが出力される。この時、センスアンプ活性化信号ＲＥＢをフローティング状態に制御する。これにより、読み出しデータが“０”レベルで、書き込みデータが“１”レベルの場合に読み出しデータ線ＤＬにおいて生じるデータ衝突が回避される。その代わり、オンしたＮＭＯＳトランジスタＮ１０によって、読み出しデータ線ＤＬから、センスアンプ活性化信号ＲＥＢに電荷が流れ込み、センスアンプ活性化信号ＲＥＢの電位が若干上昇する。書き込みワード線ＷＷＬが活性化され、外部からの書き込みデータＤＩがＳＲＡＭセルに書き込まれる。
図１６に示すようにカラムアドレスによって選択されないＳＲＡＭ回路ブロック４５には、データ入出力回路６６より、センスアンプ活性化信号ＲＥＢに“０”レベルが出力され、センスアンプが動作する。カラムアドレスによって選択されないＳＲＡＭ回路ブロック４５は読み出し操作を行う。データ線ＤＬに出力された読み出しデータが書き込みビット線ＷＢＬ１とＷＢＬ２に出力され、記憶データを破壊せずに書き込み操作が完了する。
センスアンプ２３の別の形態を図１７に示す。図１４に示されたセンスアンプ２３と異なり、２つのＳＲＡＭセルアレーの間に１つのセンスアンプを配置する構成で用いられる。２つのＳＲＡＭセルアレーの各々の読み出しビット線ＲＢＬ１とＲＢＬ２を“１”レベルに充電するプリチャージＰＭＯＳトランジスタＰ１１とＰ１２、読み出しビット線ＲＢＬ１とＲＢＬ２の一方に出力された増幅するＣＭＯＳ  ＮＡＮＤゲートＮＤ１、増幅されたデータを読み出しデータ線ＤＬに出力するＮＭＯＳトランジスタＮ１０とで構成される。本構成を用いることで、センスアンプの個数が削減され小面積化が可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
【実施例６】
【００１３】
本発明の実施例について図１８，１９，２０を参照して説明する。図１８は７トランジスタＳＲＡＭセルを備えた第６のメモリ回路ブロック構成図である。図１９、図２０に、本発明の書き込み方法の動作を説明するための動作波形を示す。図１９はカラム選択信号により選択され、外部からの書き込みデータを書き込む場合の動作波形である。図２０はカラム選択信号により非選択され、記憶データを再びＳＲＡＭセルに書き戻した場合の動作波形である。
ＳＲＡＭ回路ブロック５１は、７個のトランジスタで構成される複数個のＳＲＡＭセル１２とセンスアンプ２１と、書き込みＮＭＯＳトランジスタＮ１１とで構成される。ＳＲＡＭセル１２は、負荷トランジスタＰ１とドライブトランジスタＮ１から構成された第１のインバータ回路と、負荷トランジスタＰ２とドライブトランジスタＮ２から構成された第２のインバータ回路と、アクセストランジスタＮ３、Ｎ４と、第２のインバータ回路の保持制御トランジスタＮ５から構成される。保持制御トランジスタＮ５は、図４に示すように負荷トランジスタＰ２とドライブトランジスタＮ２の間、又は図５に示すようにドライブトランジスタＮ２と接地電位間に接続することができる。このように７個のトランジスタから構成された７トランジスタＳＲＡＭセルである。
７トランジスタＳＲＡＭセルは、ワード線ＷＬ及びそのワード信号を反転した反転ワード線ＷＬＢと、書き込み専用のワード線ＷＷＬと、ビット線ＢＬと、書き込みビット線ＷＢＬと備えている。ワード線ＷＬはアクセストランジスタＮ３のゲートに、書き込みワード線ＷＷＬはアクセストランジスタＮ４のゲートに、反転ワード線ＷＬＢは保持制御トランジスタＮ５のゲートに接続される。ビット線ＢＬと、書き込みビット線ＷＢＬとはアクセストランジスタＮ３、Ｎ４に接続される。センスアンプ２１は、ビット線ＢＬを入力とし、データ線ＤＬに出力する。書き込みＮＭＯＳトランジスタＮ１１は、書き込み選択信号ＷＥをゲート入力とし、ビット線ＢＬとデータ線ＷＢＬＢ間のデータ転送を行う。
読み出し時には、ワード線ＷＬを活性化し、記憶ノードＶ１のデータを読み出しビット線ＢＬに読み出す。書き込み時には、ワード線ＷＬとＷＷＬとを活性化し、ビット線ＢＬと、書き込みビット線ＷＢＬから書き込みを行う。この読み出し及び書き込み時には、反転ワード線ＷＬＢが非活性化となり、第２のインバータ回路はオフ状態となる。第２のインバータ回路をオフすることで、読み出し・書き込み動作マージンが拡大できる。これらのＳＲＡＭセルについては、本願発明者が出願したＷＯ−２００５／０４１２０３に詳述されているので、詳細説明は省略する。
データ入出力回路６３は、二次元状に配置されたＳＲＡＭ回路ブロック５１との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６３は、読み出しデータ選択回路６１と、書き込みデータ選択回路３１と、ＣＭＯＳインバータＩＶ１とで構成される。読み出しデータ選択回路６１は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１つを選択する。書き込みデータ選択回路３１は、読み出しデータ線ＤＬと書き込みデータＤＩの一方を選択して、書き込みデータ線ＷＢＬＢに出力する。ＣＭＯＳインバータＩＶ１は、書き込みデータ選択回路３１からの出力信号を反転して書き込みビット線ＷＢＬに出力する。複数のＳＲＡＭ回路ブロック５１間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＷＢＬＢ、書込みビット線ＷＢＬである。
図１９、図２０に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたＳＲＡＭ回路ブロック５１の任意のワード線ＷＬが活性化されてＳＲＡＭセル１２の記憶データが読み出しビット線ＢＬに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線ＷＬＢも同時に非活性化して“０”レベルとする。センスアンプ２１がビット線ＢＬに出力された信号を増幅し、増幅された読み出しデータが読み出しデータ線ＤＬに出力される。
データ入出力回路６３において、カラムアドレスによって選択された書き込みデータ選択回路３１ではカラム選択信号ＹＡが“１”レベルであり、図１９に示すように書き込みデータＤＩが選択され書き込みデータ線ＷＢＬＢと書き込みビット線ＷＢＬに出力される。カラムアドレスによって選択されない書き込みデータ選択回路３１ではカラム選択信号ＹＡが“０”レベルであり、図２０に示すように読み出しデータ線ＤＬが選択され書き込みデータ線ＷＢＬＢと書き込みビット線ＷＢＬに出力される。
次いで、ロウアドレスによって選択されたＳＲＡＭ回路ブロック５１において、書き込み選択信号ＷＥが活性化されて、書き込みＮＭＯＳトランジスタＮ１１がオンして書き込みデータが書き込みデータ線ＷＢＬＢからビット線ＢＬに出力される。同時に、ワード線ＷＬが活性化されたＳＲＡＭセル１２の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１２には、図１９に示すように書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１２には、図２０に示すように読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１２自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１２において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１２のみに安定なデータ書き込みを行うことが可能となる。
本実施例の半導体記憶装置は、７トランジスタＳＲＡＭセルを採用している。本実施例の書き込み方法においても、前述した実施例と同様の効果が得られる。すなわち、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図１８では、書き込みデータ選択回路３１は書き込みデータ線ＷＢＬＢを駆動し、ＣＭＯＳインバータＩＶ１を用いて、これを反転して書き込みビット線ＷＢＬに出力している。しかし、これに限定されず、書き込みデータ選択回路３１の構成によっては、書き込みデータ線ＷＢＬＢと書き込みビット線ＷＢＬとの関係が逆転することもあり得る。
【実施例７】
【００１４】
本発明の第七の実施例について図２１を参照して説明する。図２１は７トランジスタＳＲＡＭセルを備えた第７のメモリ回路ブロック構成図である。本実施例では、第六の実施例における書き込みデータの反転データをＳＲＡＭ回路ブロックにおいて生成している。
ＳＲＡＭ回路ブロック５２は、７個のトランジスタで構成される複数個のＳＲＡＭセル１２とセンスアンプ２１と、書き込みＮＭＯＳトランジスタＮ１１と、書き込みビット線ＷＢＬを駆動するＣＭＯＳ  ＮＯＲゲートＮＲ１とで構成される。実施例６と比較した場合、書き込みデータの反転データを生成するＣＭＯＳ  ＮＯＲゲートＮＲ１が追加されている。ＣＭＯＳ  ＮＯＲゲートＮＲ１は、書き込みデータ線ＷＢＬＢと書き込み選択信号ＷＥＢとが入力され、書き込みビット線ＷＢＬに出力する。ＳＲＡＭセル１２とセンスアンプ２１と書き込みＮＭＯＳトランジスタＮ１１とは実施例６と同じ構成である。
データ入出力回路６４は、二次元状に配置されたＳＲＡＭ回路ブロック５２との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６４は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１本を選択する読み出しデータ選択回路６１と、読み出しデータ線ＤＬと書き込みデータＤＩの一方を選択して書き込みデータ線ＷＢＬＢに出力する書き込みデータ選択回路３１とで構成される。複数のＳＲＡＭ回路ブロック５２間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＷＢＬＢである。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック５２の任意のワード線ＷＬが活性化されてＳＲＡＭセル１２の記憶データがビット線ＢＬに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線ＷＬＢも同時に“０”レベルにする。センスアンプ２１がビット線ＢＬに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線ＤＬに出力される。
データ入出力回路６４において、カラムアドレスによって選択された書き込みデータ選択回路３１ではカラム選択信号ＹＡが“１”レベルであり、書き込みデータＤＩが選択され書き込みデータ線ＷＢＬＢに出力される。カラムアドレスによって選択されない書き込みデータ選択回路３１ではカラム選択信号ＹＡが“０”レベルであり、読み出しデータ線ＤＬが選択され書き込みデータ線ＷＢＬＢに出力される。
ロウアドレスによって選択されたＳＲＡＭ回路ブロック５２では、書き込み選択信号ＷＥＢが活性化されて“０”レベルであり、ゲートＮＲ１は書き込みデータ線ＷＢＬＢに出力された信号の反転信号を書き込みビット線ＷＢＬに出力する。しかしロウアドレスによって選択されないＳＲＡＭ回路ブロック５２では、ワード線は非活性化、書き込み選択信号ＷＥＢが“１”レベルであり、書き込みビット線ＷＢＬは“０”レベルである。
次いで、ロウアドレスによって選択されたＳＲＡＭ回路ブロック５２において、書き込み選択信号ＷＥが活性化されて、書き込みＮＭＯＳトランジスタＮ１１がオンして書き込みデータが書き込みデータ線ＷＢＬＢからビット線ＢＬに出力される。同時に、ワード線ＷＬが活性化されたＳＲＡＭセル１２の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１２には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１２には、読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１２自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１２において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１２のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図２１では、書き込みデータ選択回路３１はグローバルデータ信号線の書き込みデータ線ＷＢＬＢを駆動し、ＣＭＯＳ  ＮＯＲゲートＮＲ１を用いて、これを反転して書き込みビット線ＷＢＬに出力している。しかし、これに限定されず、書き込みデータ選択回路３１の構成によっては、書き込みデータ線ＷＢＬＢと書き込みビット線ＷＢＬとの関係が逆転することもあり得る。この時、ＣＭＯＳ  ＮＯＲゲートＮＲ１の代わりにＣＭＯＳインバータゲートを用いることができる。
【実施例８】
【００１５】
本発明の第八の実施例について図２２を参照して説明する。図２２は７トランジスタＳＲＡＭセルを備えた第８のメモリ回路ブロック構成図である。本構成は、第六の実施例のデータ入出力回路６３内の書き込みデータ選択回路３１とＣＭＯＳインバータＩＶ１とを、ＳＲＡＭ回路ブロック５３内に分散配置した例である。
ＳＲＡＭ回路ブロック５３は、７個のトランジスタで構成される複数個のＳＲＡＭセル１２と、センスアンプ２１と、書き込みデータ選択回路３２と、ＣＭＯＳインバータＩＶ２と、書き込みＮＭＯＳトランジスタＮ１１とで構成される。ＳＲＡＭセル１２と、センスアンプ２１と、書き込みＮＭＯＳトランジスタＮ１１とは実施例６と同じ構成である。書き込みデータ選択回路３２は、読み出しデータ線ＤＬと書き込みデータ線ＤＩ２の一方を選択してデータ線ＷＢＬＢに出力する。ＣＭＯＳインバータＩＶ２は、そのデータ線ＷＢＬＢの信号を反転して書き込みビット線ＷＢＬに出力する。
データ入出力回路６５は、二次元状に配置されたＳＲＡＭ回路ブロック５３との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６５は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１つを選択する読み出しデータ選択回路６１と、書き込みデータＤＩを書き込みデータ線ＤＩ２へ出力する書き込みデータ駆動回路６２とで構成される。複数のＳＲＡＭ回路ブロック５３間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＤＩ２である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック５３の任意のワード線ＷＬが活性化されてＳＲＡＭセル１２の記憶データがビット線ＢＬに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線ＷＬＢも同時に非活性化する。センスアンプ２１がビット線ＢＬに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線ＤＬに出力される。
カラムアドレスによって選択された書き込みデータ選択回路３２では選択信号ＹＳが“１”レベルであり、書き込みデータ線ＤＩ２が選択され書き込みデータ線ＷＢＬＢ，さらに反転されて書き込みビット線ＷＢＬに出力される。カラムアドレスによって選択されない書き込みデータ選択回路３２では選択信号ＹＳが“０”レベルであり、読み出しデータ線ＤＬが選択され書き込みデータ線ＷＢＬＢ，さらに反転されて書き込みビット線ＷＢＬに出力される。ロウアドレスによって選択されないＳＲＡＭ回路ブロック５３では、書き込み選択回路３２は、読み出しデータ線ＤＬと書き込みデータ線ＤＩ２のどちらも選択しない。
次いで、ロウアドレスによって選択されたＳＲＡＭ回路ブロック５３において、書き込み選択信号ＷＥが活性化されて、書き込みＮＭＯＳトランジスタＮ１１がオンして書き込みデータがビット線ＢＬに出力される。同時に、ワード線ＷＬが活性化されたＳＲＡＭセル１２の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１２には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１２には、読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１２自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１２において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１２のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図２２では、書き込みデータ選択回路３２はデータ線ＷＢＬＢを駆動し、ＣＭＯＳインバータＩＶ２を用いて、これを反転して書き込みビット線ＷＢＬに出力している。しかし、これに限定されず、書き込みデータ選択回路３２の構成によっては、データ線ＷＢＬＢと書き込みビット線ＷＢＬとの関係が逆転することもあり得る。
【実施例９】
【００１６】
本発明の第九の実施例について図２３を参照して説明する。図２３は７トランジスタＳＲＡＭセルを備えた第９のメモリ回路ブロック構成図である。本実施例のセンスアンプ２２は、センスアンプ活性化信号ＲＥにより読み出し時のみに動作する。
ＳＲＡＭ回路ブロック５４は、７個のトランジスタで構成される複数個のＳＲＡＭセル１２と、センスアンプ２２と、書き込みデータ選択回路３３と、ＣＭＯＳインバータＩＶ２と、書き込みＮＭＯＳトランジスタＮ１１とで構成される。ＳＲＡＭセル１２は、実施例６と同様である。センスアンプ２２は、センスアンプ活性化信号ＲＥにより読み出し時のみに動作し、ビットト線ＢＬを入力とし、読み出しデータ線ＤＬに出力する。書き込みデータ選択回路３３は、ビット線ＢＬと書き込みデータ線ＤＩ２の一方を選択してデータ線ＷＢＬＢに出力する。ＣＭＯＳインバータＩＶ２は、データ線ＷＢＬＢの信号を反転して書き込みビット線ＷＢＬに出力する。ＮＭＯＳトランジスタＮ１１は、書き込み選択信号ＷＥをゲート入力とし、ビット線ＢＬとデータ線ＷＢＬＢ間のデータ転送を行う。
データ入出力回路６５は、二次元状に配置されたＳＲＡＭ回路ブロック５４との間で、データの送受信を行うデータ入出力回路である。データ入出力回路６５は、カラムアドレスに従って複数の読み出しデータ線ＤＬの中から１つを選択する読み出しデータ選択回路６１と、書き込みデータＤＩを書き込みデータ線ＤＩ２へ出力する書き込みデータ駆動回路６２とで構成される。複数のＳＲＡＭ回路ブロック５４間に共通に配線されるグローバルデータ信号線は、読み出しデータ線ＤＬと、書き込みデータ線ＤＩ２である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック５４の任意のワード線ＷＬが活性化されてＳＲＡＭセル１２の記憶データがビット線ＢＬに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線ＷＬＢも同時に非活性化する。このときセンスアンプ活性化信号ＲＥを“０”レベルとして、センスアンプ２２は読み出し操作時のみに動作させる。
カラムアドレスによって選択された書き込みデータ選択回路３３では選択信号ＹＳが“１”レベルであり、書き込みデータ線ＤＩ２が選択され書き込みビット線ＷＢＬに出力される。カラムアドレスによって選択されない書き込みデータ選択回路３３では選択信号ＹＳが“０”レベルであり、ビット線信号ＢＬが選択され書き込みビット線ＷＢＬに出力される。ロウアドレスによって選択されないＳＲＡＭ回路ブロック５４では選択信号ＹＳは“０”レベルであり、書き込み選択回路３３は“１”レベルに充電されたビット線ＢＬを選択する。
次いで、ロウアドレスによって選択されたＳＲＡＭ回路ブロック５４において、書き込み選択信号ＷＥが活性化されて、書き込みＮＭＯＳトランジスタＮ１１がオンして書き込みデータがビット線ＢＬに出力される。同時に、ワード線ＷＬが活性化されたＳＲＡＭセル１２の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１２には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１２には、ビット線ＢＬに出力された信号、すなわちＳＲＡＭセル１２自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１２において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１２のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図２３では、書き込みデータ選択回路３３はデータ線ＷＢＬＢを駆動し、ＣＭＯＳインバータＩＶ２を用いて、これを反転して書き込みビット線ＷＢＬに出力している。しかし、これに限定されず、書き込みデータ選択回路３３の構成によっては、データ線ＷＢＬＢと書き込みビット線ＷＢＬとの関係が逆転することもあり得る。
【実施例１０】
【００１７】
本発明の第１０の実施例について図２４を参照して説明する。図２４は７トランジスタＳＲＡＭセルを備えた第１０のメモリ回路ブロック構成図である。本構成は、読み出しデータ線ＤＬを入出力共用にした回路構成例である。
ＳＲＡＭ回路ブロック５５は、７個のトランジスタで構成される複数個のＳＲＡＭセル１２と、センスアンプ２３と、読み出しデータ線ＤＬを反転して書き込みビット線ＷＢＬに出力するＣＭＯＳ  ＮＯＲゲートＮＲ１と、書き込みＮＭＯＳトランジスタＮ１１とで構成される。ＳＲＡＭセル１２は実施例６と同じ構成である。センスアンプ２３は、センスアンプ活性化信号ＲＥＢにより活性化され、ビット線ＢＬを入力とし、その出力をデータ線ＤＬに出力する。ＣＭＯＳ  ＮＯＲゲートＮＲ１は、書き込み選択信号ＷＥＢによりデータ線ＤＬを反転して一方の書き込みビット線ＷＢＬ１に出力する。ＮＭＯＳトランジスタＮ１１は、書き込み選択信号ＷＥをゲート入力とし、ビット線ＢＬとデータ線ＤＬ間のデータ転送を行う。
データ入出力回路６６は、二次元状に配置されたＳＲＡＭ回路ブロック５５との間で、データの送受信を行うデータ入出力回路である。読み出し時にはカラムアドレスによってセンスアンプ活性化信号ＲＥＢを活性化させ、データ線ＤＬの信号を読み出しデータＤＯとして出力する。書き込み時にはカラムアドレスによってデータ入力信号をデータ線ＤＬへ出力する。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたＳＲＡＭ回路ブロック５５の任意のワード線ＷＬが活性化されてＳＲＡＭセル１２の記憶データがビット線ＢＬに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線ＷＬＢも同時に非活性化する。
カラムアドレスによって選択されたＳＲＡＭ回路ブロック５５では、センスアンプ活性化信号ＲＥＢは“１”レベル、書き込み選択信号ＷＥＢは“０”レベルである。センスアンプ活性化信号ＲＥＢが“１”レベルでセンスアンプ２３の動作を停止させ、データ入出力回路６６より、読み出しデータ線ＤＬに外部からの書き込みデータＤＩが出力される。書き込み選択信号ＷＥＢが活性化されて“０”レベルであり、データ入出力回路６６より読み出しデータ線ＤＬに出力された書き込み用の書き込みデータＤＩがＮＯＲゲートＮＲ１によって書き込みビット線ＷＢＬに出力される。センスアンプ２３の動作を停止させることで、データ線ＤＬにおけるデータ衝突を回避することができる。
カラムアドレスによって選択されないＳＲＡＭ回路ブロック５５では、センスアンプ活性化信号ＲＥＢは“０”レベル、書き込み選択信号ＷＥＢは“０”レベルである。センスアンプ活性化信号ＲＥＢが“０”レベルで、センスアンプ２３を動作させてビット線ＢＬのデータを増幅し、データ線ＤＬに読み出す。書き込み選択信号ＷＥＢは“０”レベルであり、センスアンプ２３より読み出しデータ線ＤＬに出力された読み出しデータがＮＯＲゲートＮＲ１によって書き込みビット線ＷＢＬに出力される。
ロウアドレスによって選択されないＳＲＡＭ回路ブロック５５では、ワード線は非活性、書き込み選択信号ＷＥＢは“１”レベルであり、書き込みビット線ＷＢＬは“０”レベルに固定される。
次いで、ロウアドレスによって選択されたＳＲＡＭ回路ブロック５５において、書き込み選択信号ＷＥが活性化されて、書き込みＮＭＯＳトランジスタＮ１１がオンして書き込みデータがビット線ＢＬに出力される。同時に、ワード線ＷＬが活性化されたＳＲＡＭセル１２の書き込みワード線ＷＷＬが活性化される。カラムアドレスによって選択されたＳＲＡＭセル１２には、書き込みデータＤＩのデータが書き込まれる。カラムアドレスによって選択されないＳＲＡＭセル１２には、読み出しデータ線ＤＬに出力された信号、すなわちＳＲＡＭセル１２自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないＳＲＡＭセル１２において、記憶データが破壊されることなく、カラムアドレスによって選択されたＳＲＡＭセル１２のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたＳＲＡＭセルのうち、カラムアドレスによって選択されたＳＲＡＭセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないＳＲＡＭセルには読み出しデータが書き戻される。本書き込み方法により、ＳＲＡＭセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためＳＲＡＭセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
実施例５と同様に、センスアンプ２３の具体例として、図１４に示すセンスアンプを用いることが可能である。この場合、センスアンプの入力ＲＢＬにはビット線ＢＬを接続する。２つのＳＲＡＭセルアレーの間に１つのセンスアンプを配置する構成とした場合、実施例５と同様に、センスアンプ２３の具体例として図１７に示すセンスアンプを用いることができる。この場合、センスアンプの入力ＲＢ１とＲＢＬ２には、２つのＳＲＡＭセルアレーの各々のビット線を接続する。
本発明の半導体記憶装置は、読み出しマージンを改善するために書き込み専用ワード線を有するＳＲＡＭセルにより構成される。書き込み操作を行う場合、書き込み動作を行う前に読み出し操作を行い、ビット線に読み出しデータを出力する。読み出しデータと、外部からの書き込みデータを切り替える書き込みデータ選択回路により、カラムアドレスで選択されたＳＲＡＭセルには書き込みデータを書き込み、カラムアドレスで選択されないＳＲＡＭセルでは記憶データをライトバックする。これによって、ＳＲＡＭセルアレーを構成する場合、従来ＳＲＡＭと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。ＳＲＡＭセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性を向上させることが可能な半導体記憶装置が得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【００１８】
本発明は、書き込み用のワード線を備えたスタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体記憶装置に適用可能である。
この出願は、２００６年９月１３日に出願された日本出願特願第２００６−２４７５２１号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【図１】
2008032549.tif 000003
【図２】
2008032549.tif 000004
【図３】
2008032549.tif 000005
【図４】
2008032549.tif 000006
【図５】
2008032549.tif 000007
【図６】
2008032549.tif 000008
【図７】
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【図８】
2008032549.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2008032549.tif 000016
【図１５】
2008032549.tif 000017
【図１６】
2008032549.tif 000018
【図１７】
2008032549.tif 000019
【図１８】
2008032549.tif 000020
【図１９】
2008032549.tif 000021
【図２０】
2008032549.tif 000022
【図２１】
2008032549.tif 000023
【図２２】
2008032549.tif 000024
【図２３】
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【図２４】
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【手続補正書】
【提出日】平成21年6月12日(2009.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置した半導体記憶装置であって、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にＳＲＡＭセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする半導体記憶装置。
【請求項２】
書き込み動作のはじめに、ロウアドレスにより選択されたＳＲＡＭセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記ＳＲＡＭセルに書き戻すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをＳＲＡＭセルの書込み用ビット線へ出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記カラムアドレスによって選択されるＳＲＡＭセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないＳＲＡＭセルには前記読み出しデータが書き戻されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ＳＲＡＭセルは、２個の読み出し専用のトランジスタをさらに備えることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記２個の読み出し専用のトランジスタは読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第２の記憶ノードに接続されたことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記読み出しビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ＳＲＡＭセルは、前記第２のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記第１のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
第１の記憶ノードと第２の記憶ノードとを有し、前記第２の記憶ノードを入力とし前記第１の記憶ノードを出力とする第１のインバータ回路と、前記第１の記憶ノードを入力とし前記第２の記憶ノードを出力とする第２のインバータ回路と、前記第１及び前記第２の記憶ノードにそれぞれアクセスする第１及び第２のアクセス手段と、を有するＳＲＡＭセルを二次元状に複数個配置した半導体記憶装置の書き込み方法において、
書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたＳＲＡＭセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記ＳＲＡＭセルに書き込むことを特徴とする半導体記憶装置の書き込み方法。
【請求項１２】
カラムアドレスにより選択されたＳＲＡＭセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないＳＲＡＭセルには前記読み出しデータを書き戻すことを特徴とする請求項１１に記載の半導体記憶装置の書き込み方法。
【請求項１３】
前記書き込みデータ選択回路は、ＮＯＲ回路であることを特徴とする請求項１から１０のいずれか一項に記載の半導体記憶装置。
【国際調査報告】
2008032549.tif 000027
2008032549.tif 000028