【手続補正書】
【提出日】平成16年2月26日(2004.2.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に複数の第１領域を形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、
（ｄ）前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、
（ｅ）前記配線を覆う第２絶縁膜を堆積する工程、
（ｆ）前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、
（ｇ）前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、
（ｈ）前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、
前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、
前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、
前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記一対の第２ホールパターンの一方または両方の中心は、前記第１ホールパターンの中心からずれていることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２ホールパターンの直径を、前記第１ホールパターンの直径よりも小径としたことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記フォトマスクを用いた露光処理に際して、露光光源に変形照明を用いたことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記位相シフタが溝シフタであることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１，第２ホールパターンは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
（ａ）半導体基板に複数の第１領域を形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、
（ｄ）前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、
（ｅ）前記配線を覆う第２絶縁膜を堆積する工程、
（ｆ）前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、
（ｇ）前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、
（ｈ）前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、
前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、前記一対の第２ホールパターンの一方または両方の中心は、前記第１ホールパターンの中心からずれていることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体集積回路装置の製造方法において、前記第２ホールパターンの直径を、前記第１ホールパターンの直径よりも小径としたことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記フォトマスクを用いた露光処理に際して、露光光源に変形照明を用いたことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項８〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１，第２ホールパターンは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
半導体基板に形成された複数の第１領域、前記半導体基板上に堆積された第１絶縁膜、前記第１絶縁膜に形成され前記複数の第１領域の各々に電気的に接続された第１ホールパターン、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過し、前記複数の第１領域に対して交差するように設けられた配線、前記配線を覆う第２絶縁膜、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように設けられた第２ホールパターンを有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１，第２ホールパターンは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５記載の半導体集積回路装置において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１７】
半導体基板に形成された複数の第１領域、前記半導体基板上に堆積された第１絶縁膜、前記第１絶縁膜に形成され前記複数の第１領域の各々に電気的に接続された第１ホールパターン、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過し、前記複数の第１領域に対して交差するように設けられた配線、前記配線を覆う第２絶縁膜、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように設けられた第２ホールパターンを有し、
前記配線を挟むように近接して配置される一対の第２ホールパターンは、その両方または一方の中心が、前記第１ホールパターンの中心からずれており、かつ、その一対の第２ホールパターンに挟まれる配線から離間するように配置されていることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７記載の半導体集積回路装置において、前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１，第２ホールパターンは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８記載の半導体集積回路装置において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と電気的に接続されていることを特徴とする半導体集積回路装置。