【手続補正書】
【提出日】平成16年11月2日(2004.11.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上における一の領域に形成されたトランジスタと、
前記半導体基板上における他の領域に形成された導電層と、
前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜の上に前記容量絶縁膜の外側まで延びるように形成された容量上部電極と、
前記第１の層間絶縁膜に形成され、前記トランジスタと前記容量下部電極とを接続する第１のプラグと、
前記第１の層間絶縁膜に形成され、前記導電層と前記容量上部電極とを電気的に接続する第２のプラグと、
前記第１の層間絶縁膜の上に形成され、前記第２のプラグと接続する接続パッドとを備え、
前記容量上部電極は、前記接続パッドを介して前記第２のプラグと接続することを特徴とする強誘電体メモリ。
【請求項２】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項５】
前記容量上部電極の上に形成された水素バリア膜をさらに備えていることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項６】
半導体基板上における一の領域にトランジスタを形成する工程と、
前記半導体基板上における他の領域に導電層を形成する工程と、
前記トランジスタ及び導電層を含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記トランジスタと接続する第１のプラグと、前記導電層と接続する第２のプラグとを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと接続するように容量下部電極を形成する工程と、
前記第１の層間絶縁膜の上に前記第２のプラグと接続するように接続パッドを形成する工程と、
前記容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、前記容量絶縁膜の外側まで延び且つ前記接続パッドと電気的に接続するように容量上部電極を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項７】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項８】
前記容量上部電極を形成する工程は、前記容量絶縁膜となる絶縁性膜をパターン化するために用いられたマスクパターンを用いて、前記容量上部電極となる導電性膜をパターン化した後、前記容量上部電極の側面に前記接続パッドと電気的に接続するように導電性のサイドウォールを形成する工程を含むことを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項９】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項８に記載の強誘電体メモリの製造方法。
【請求項１０】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項１１】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項１２】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項１３】
前記容量上部電極を形成する工程よりも後に、前記容量上部電極の上に水素バリア膜を形成する工程をさらに備えていることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
【請求項１４】
半導体基板上における一の領域に形成されたトランジスタと、
前記半導体基板上における他の領域に形成された導電層と、
前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極の上に前記容量下部電極の外側まで延びるように形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜における前記容量下部電極の外側に形成されている部分に設けられた開口部と、
前記開口部を含む前記容量絶縁膜の上に形成された容量上部電極と、
前記第１の層間絶縁膜に形成され、前記トランジスタと前記容量下部電極とを接続する第１のプラグと、
前記第１の層間絶縁膜に形成され、前記導電層と前記容量上部電極とを前記開口部を介して電気的に接続する第２のプラグとを備えていることを特徴とする強誘電体メモリ。
【請求項１５】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項１４に記載の強誘電体メモリ。
【請求項１６】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項１４に記載の強誘電体メモリ。
【請求項１７】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１４に記載の強誘電体メモリ。
【請求項１８】
前記第１の層間絶縁膜の上に形成された接続パッドをさらに備え、
前記第２のプラグは、前記接続パッドと前記開口部とを介して前記容量上部電極と電気的に接続することを特徴とする請求項１４に記載の強誘電体メモリ。
【請求項１９】
半導体基板上における一の領域にトランジスタを形成する工程と、
前記半導体基板上における他の領域に導電層を形成する工程と、
前記トランジスタ及び導電層を含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記トランジスタと接続する第１のプラグと、前記導電層と接続する第２のプラグとを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと接続するように容量下部電極を形成する工程と、
前記容量下部電極の上に、少なくとも前記第２のプラグの上側まで延び且つ強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜における前記第２のプラグの上側に形成されている部分に開口部を形成する工程と、
前記開口部を含む前記容量絶縁膜の上に、前記開口部を介して前記第２のプラグと電気的に接続するように容量上部電極を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項２０】
前記容量下部電極を形成する工程は、前記第１の層間絶縁膜の上に前記第２のプラグと接続するように接続パッドを形成する工程を含み、
前記容量上部電極を形成する工程は、前記容量上部電極を前記接続パッドと接続するように形成する工程を含むことを特徴とする請求項１９に記載の強誘電体メモリの製造方法。
【請求項２１】
前記開口部を形成する工程は前記容量絶縁膜となる絶縁性膜をパターン化する前に行なわれ、
前記容量上部電極を形成する工程は、前記容量絶縁膜となる前記絶縁性膜と、前記容量上部電極となる導電性膜とを同時にパターン化する工程を含むことを特徴とする請求項１９に記載の強誘電体メモリの製造方法。
【請求項２２】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項１９に記載の強誘電体メモリの製造方法。
【請求項２３】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項１９に記載の強誘電体メモリの製造方法。
【請求項２４】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１９に記載の強誘電体メモリの製造方法。