【手続補正書】
【提出日】平成17年2月25日(2005.2.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置および半導体記憶装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、
前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記電極層に達する電極コンタクト孔を同時に開孔する工程と、
前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極層とつながる配線層を形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、
前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記第二の電極層に達する電極コンタクト孔を同時に開孔する工程と、
前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記第二の電極層とつながるコンタクトを形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項３】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、
前記開孔部内に電極材料を埋め込む工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第一および第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する工程と、
前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板、および、前記電極材料を介して、前記電極層とつながる配線層を形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項４】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する工程と、
前記開孔部内に電極材料を埋め込む工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する工程と、
前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第一の層間絶縁膜を、前記第二の絶縁膜が残るように選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、
前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、
前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記電極層に達する第二の電極コンタクト孔を同時に開孔する工程と、
前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極層とつながる配線層を形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、
前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、
前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第二の絶縁膜を残すように、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記開孔部内に、前記第二の電極層に達する第二の電極コンタクト孔を同時に開孔する工程と、
前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記第二の電極層とつながるコンタクトを形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項７】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、
前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、
前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記接続電極に達する電極コンタクト孔、および、前記電極層の上部の前記第二の絶縁膜に達する第一のコンタクト孔を同時に開孔する工程と、
前記第一のコンタクト孔内に露出する、前記電極層の上部の前記第二の絶縁膜を選択的に除去し、前記電極層に達する第二のコンタクト孔を開孔する工程と、
前記電極コンタクト孔内と、前記第一および第二のコンタクト孔内とにそれぞれ導電材料を埋め込んで、前記接続電極および前記電極層とつながる配線層を形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項８】
半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、
前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、
前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、
前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、
前記第二の絶縁膜を残すように、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する電極コンタクト孔、および、前記第二の電極層上の、前記第二の絶縁膜に達する第一のコンタクト孔を同時に開孔する工程と、
前記第一のコンタクト孔内に露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層に達する第二のコンタクト孔を開孔する工程と、
前記電極コンタクト孔内と、前記第一および第二のコンタクト孔内とにそれぞれ導電材料を埋め込んで、前記接続電極および前記第二の電極層とつながるコンタクトを形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、
前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、
前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、
素子分離領域に対応する前記素子分離用絶縁膜上に設けられ、上面および側面が所定の大きさの開孔部を有する第二の絶縁膜によって覆われた第二の電極層と、
前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜に、前記第一の電極層に対して自己整合的に設けられた、前記拡散層領域につながる基板コンタクトと、
前記層間絶縁膜に対して、前記基板コンタクトと同時に設けられ、前記第二の絶縁膜の開孔部内にて前記第二の電極層とつながる電極コンタクトと
を具備したことを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、
前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、
前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、
素子分離領域に対応する前記素子分離用絶縁膜上に設けられ、上面および側面が所定の大きさの開孔部を有する第二の絶縁膜によって覆われた第二の電極層と、
前記第一および第二の電極層の間をそれぞれ埋め込むように、前記第二の絶縁膜と同一の高さで設けられた第一の層間絶縁膜と、
前記第一の層間絶縁膜に、前記第二の電極層に対して自己整合的に設けられたコンタクト孔の、その側壁部分に設けられたサイドウォールと、
前記サイドウォールを介して、前記コンタクト孔内に埋め込まれた、前記拡散層領域につながる接続電極と、
前記接続電極を埋め込むように、前記第一の層間絶縁膜上に設けられた第二の層間絶縁膜と、
前記第二の層間絶縁膜に設けられた、前記接続電極につながる第一のコンタクトと、
前記第二の層間絶縁膜に対して、前記第一のコンタクトと同時に設けられ、前記第二の絶縁膜の開孔部内にて前記第二の電極層とつながる第二のコンタクトと
を具備したことを特徴とする半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、
前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、
前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、
素子分離領域に対応する前記素子分離用絶縁膜上に、その側面に第二の絶縁膜が設けられ、かつ、前記第二の絶縁膜の上面と同じ高さで形成された第二の電極層と、
前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた第一の層間絶縁膜と、
前記第一の層間絶縁膜に、前記拡散層領域に接続され、かつ、前記第一の電極層に対して自己整合的に設けられた、前記第二の電極層の上面よりも高さの高い接続電極と、
前記接続電極の上面を覆うように、前記半導体基板上に設けられた第二の層間絶縁膜と、
前記第二の層間絶縁膜に設けられた、前記接続電極とつながる第一の電極コンタクトと、
前記第二の層間絶縁膜に対して、前記第一の電極コンタクトと同時に設けられた、前記第二の電極層とつながる第二の電極コンタクトと
を具備したことを特徴とする半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、
前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、
前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、
素子分離領域に対応する前記素子分離用絶縁膜上に、その側面に第二の絶縁膜が設けられ、かつ、前記第二の絶縁膜の上面と同じ高さで形成された第二の電極層と、
前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた第一の層間絶縁膜と、
前記第一の層間絶縁膜に、前記拡散層領域に接続され、かつ、前記第一の電極層に対して自己整合的に設けられた、前記第二の電極層の上面よりも高さの高い接続電極と、
前記第二の電極層の上面、および、前記第二の電極層の側面に形成された前記第二の絶縁膜の上面に設けられた上部接続電極と、
前記接続電極の上面および前記上部接続電極の上面を覆うように、前記半導体基板上に設けられた第二の層間絶縁膜と、
前記第二の層間絶縁膜に設けられ、前記接続電極とつながる第一の電極コンタクトと、
前記第二の層間絶縁膜に対して、前記第一の電極コンタクトと同時に設けられた、前記上部接続電極を介して、前記第二の電極層とつながる第二の電極コンタクトと
を具備したことを特徴とする半導体装置。
【請求項１３】
前記半導体基板上に、メモリセル部とコア回路部を含む周辺回路部とが設けられ、
前記メモリセル部には、スタック構造またはトレンチ構造の蓄積容量が設けられていることを特徴とする請求項９、請求項１０、請求項１１、または、請求項１２に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置および半導体記憶装置の製造方法に関するもので、特に、セルフアライン・コンタクト（Self Align Contact）構造を採用するＤＲＡＭ（Dynamic Random Access Memory）に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
そこで、この発明は、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体装置および半導体記憶装置の製造方法を提供することを目的としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記電極層に達する電極コンタクト孔を同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極層とつながる配線層を形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記第二の電極層に達する電極コンタクト孔を同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記第二の電極層とつながるコンタクトを形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、前記開孔部内に電極材料を埋め込む工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第一および第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板、および、前記電極材料を介して、前記電極層とつながる配線層を形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する工程と、前記開孔部内に電極材料を埋め込む工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第一の層間絶縁膜を、前記第二の絶縁膜が残るように選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面の一部を露出せしめるように、前記電極層上の前記第二の絶縁膜に開孔部を形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記第二の絶縁膜に形成された前記開孔部内に、前記電極層に達する第二の電極コンタクト孔を同時に開孔する工程と、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極層とつながる配線層を形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第二の絶縁膜を残すように、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記開孔部内に、前記第二の電極層に達する第二の電極コンタクト孔を同時に開孔する工程と、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記第二の電極層とつながるコンタクトを形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介して設けられ、かつ、素子分離領域上を横切るとともに、上面および側面が第二の絶縁膜によって覆われた複数の電極層をそれぞれ形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、前記素子分離領域および前記電極層の形成された領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第二の層間絶縁膜を単一マスクを用いて選択的に除去し、前記接続電極に達する電極コンタクト孔、および、前記電極層の上部の前記第二の絶縁膜に達する第一のコンタクト孔を同時に開孔する工程と、前記第一のコンタクト孔内に露出する、前記電極層の上部の前記第二の絶縁膜を選択的に除去し、前記電極層に達する第二のコンタクト孔を開孔する工程と、前記電極コンタクト孔内と、前記第一および第二のコンタクト孔内とにそれぞれ導電材料を埋め込んで、前記接続電極および前記電極層とつながる配線層を形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも１つの第二の電極層を、それぞれ形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜の上面を露出せしめる工程と、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記半導体基板に達する基板コンタクト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する工程と、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積する工程と、前記第二の絶縁膜を残すように、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する電極コンタクト孔、および、前記第二の電極層上の、前記第二の絶縁膜に達する第一のコンタクト孔を同時に開孔する工程と、前記第一のコンタクト孔内に露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層に達する第二のコンタクト孔を開孔する工程と、前記電極コンタクト孔内と、前記第一および第二のコンタクト孔内とにそれぞれ導電材料を埋め込んで、前記接続電極および前記第二の電極層とつながるコンタクトを形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板と、前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、素子分離領域に対応する前記素子分離用絶縁膜上に設けられ、上面および側面が所定の大きさの開孔部を有する第二の絶縁膜によって覆われた第二の電極層と、前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜に、前記第一の電極層に対して自己整合的に設けられた、前記拡散層領域につながる基板コンタクトと、前記層間絶縁膜に対して、前記基板コンタクトと同時に設けられ、前記第二の絶縁膜の開孔部内にて前記第二の電極層とつながる電極コンタクトとを具備したことを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、半導体基板と、前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、素子分離領域に対応する前記素子分離用絶縁膜上に設けられ、上面および側面が所定の大きさの開孔部を有する第二の絶縁膜によって覆われた第二の電極層と、前記第一および第二の電極層の間をそれぞれ埋め込むように、前記第二の絶縁膜と同一の高さで設けられた第一の層間絶縁膜と、前記第一の層間絶縁膜に、前記第二の電極層に対して自己整合的に設けられたコンタクト孔の、その側壁部分に設けられたサイドウォールと、前記サイドウォールを介して、前記コンタクト孔内に埋め込まれた、前記拡散層領域につながる接続電極と、前記接続電極を埋め込むように、前記第一の層間絶縁膜上に設けられた第二の層間絶縁膜と、前記第二の層間絶縁膜に設けられた、前記接続電極につながる第一のコンタクトと、前記第二の層間絶縁膜に対して、前記第一のコンタクトと同時に設けられ、前記第二の絶縁膜の開孔部内にて前記第二の電極層とつながる第二のコンタクトとを具備したことを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、半導体基板と、前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、素子分離領域に対応する前記素子分離用絶縁膜上に、その側面に第二の絶縁膜が設けられ、かつ、前記第二の絶縁膜の上面と同じ高さで形成された第二の電極層と、前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた第一の層間絶縁膜と、前記第一の層間絶縁膜に、前記拡散層領域に接続され、かつ、前記第一の電極層に対して自己整合的に設けられた、前記第二の電極層の上面よりも高さの高い接続電極と、前記接続電極の上面を覆うように、前記半導体基板上に設けられた第二の層間絶縁膜と、前記第二の層間絶縁膜に設けられた、前記接続電極とつながる第一の電極コンタクトと、前記第二の層間絶縁膜に対して、前記第一の電極コンタクトと同時に設けられた、前記第二の電極層とつながる第二の電極コンタクトとを具備したことを特徴とする半導体装置が提供される。
さらに、本願発明の一態様によれば、半導体基板と、前記半導体基板の表面部に選択的に設けられた素子分離用絶縁膜と、前記素子分離用絶縁膜によって画定された素子領域に対応する前記半導体基板の表面上に、第一の絶縁膜を介して設けられ、上面および側面が第二の絶縁膜によって覆われた、少なくとも１つの第一の電極層と、前記第一の電極層に隣接する、前記半導体基板の表面部に設けられた拡散層領域と、素子分離領域に対応する前記素子分離用絶縁膜上に、その側面に第二の絶縁膜が設けられ、かつ、前記第二の絶縁膜の上面と同じ高さで形成された第二の電極層と、前記第一および第二の電極層の間をそれぞれ埋め込むようにして、前記半導体基板上に設けられた第一の層間絶縁膜と、前記第一の層間絶縁膜に、前記拡散層領域に接続され、かつ、前記第一の電極層に対して自己整合的に設けられた、前記第二の電極層の上面よりも高さの高い接続電極と、前記第二の電極層の上面、および、前記第二の電極層の側面に形成された前記第二の絶縁膜の上面に設けられた上部接続電極と、前記接続電極の上面および前記上部接続電極の上面を覆うように、前記半導体基板上に設けられた第二の層間絶縁膜と、前記第二の層間絶縁膜に設けられ、前記接続電極とつながる第一の電極コンタクトと、前記第二の層間絶縁膜に対して、前記第一の電極コンタクトと同時に設けられた、前記上部接続電極を介して、前記第二の電極層とつながる第二の電極コンタクトとを具備したことを特徴とする半導体装置が提供される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正の内容】
【０２００】
【発明の効果】
以上、詳述したようにこの発明によれば、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体装置および半導体記憶装置の製造方法を提供できる。