【手続補正書】
【提出日】平成17年1月11日(2005.1.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜をプラズマＣＤＶ、もしくは熱ＣＤＶにより形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域にトランジスタを形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程がプラズマＣＶＤによる誘電体膜堆積を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程が熱ＣＶＤによる誘電体膜堆積を含む請求項１記載の半導体装置の製造方法。
【請求項４】
さらに、
（ｅ）前記キャパシタ誘電体膜の上に、前記キャパシタ素子の上部電極を形成する工程を含む請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）が酸素イオンを注入するサブ工程を含む請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）がメサエッチングを行うサブ工程を含む請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がリフトオフによるパターニングを含む請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がミリングによるパターニングを含む請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）の前に、
（ｇ）前記化合物半導体基板上のダストを除去する工程を含む請求項１〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
１主表面を有する化合物半導体基板と、
前記１主表面で活性領域を囲むように前記化合物半導体基板内に形成された素子間分離領域と、
前記素子間分離領域上に形成され、下部電極、キャパシタ誘電体膜、上部電極の積層を含むキャパシタ素子と、
前記活性領域内で前記１主表面から掘り下げられた底面を持つリセス部と、前記リセス部の底面上に形成され、リセス部の側壁とはエアーギャップを介して離れているゲート電極と、
前記キャパシタ素子を覆って前記化合物半導体基板の１主表面上に形成され、前記リセス部の底面上にも延在し、前記ゲート電極との間にエアーギャップを形成する絶縁膜とを有する化合物半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜をプラズマＣＤＶ、もしくは熱ＣＤＶにより形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域にトランジスタを形成する工程とを含む半導体装置の製造方法が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
以上実施例に沿って本発明を説明した、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）（ａ）化合物半導体基板の表面領域に活性領域を取り囲む素子間分離領域を形成する工程と、
（ｂ）前記化合物半導体基板上にキャパシタ素子の下部電極およびキャパシタ誘電体膜をプラズマＣＶＤ、もしくは熱ＣＶＤにより形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記活性領域にトランジスタを形成する工程とを含む半導体装置の製造方法。
（付記２） 前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程がプラズマＣＶＤによる誘電体膜堆積を含む付記１記載の半導体装置の製造方法。
（付記３） 前記工程（ｂ）において、前記キャパシタ誘電体膜を形成するサブ工程が熱ＣＶＤによる誘電体膜堆積を含む付記１記載の半導体装置の製造方法。
（付記４） さらに、
（ｄ）前記工程（ｂ）の後ダメージ回復用の熱処理を行う工程を含む付記２記載の半導体装置の製造方法。
（付記５） 前記トランジスタが電界効果型トランジスタである付記１〜４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記トランジスタがバイポーラトランジスタである付記１〜４のいずれかに記載の半導体装置の製造方法。
（付記７） さらに、
（ｅ）前記キャパシタ誘電体膜の上に、前記キャパシタ素子の上部電極を形成する工程を含む付記１〜６のいずれかに記載の半導体装置の製造方法。
（付記８） 前記工程（ｃ）と工程（ｅ）とがトランジスタ用のオーミック電極とキャパシタ素子の上部電極とを同時に形成するサブ工程を含む付記７記載の半導体装置の製造方法。
（付記９） 前記工程（ａ）が酸素イオンを注入するサブ工程を含む付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記キャパシタが前記酸素イオンを注入した領域の上に形成される付記９記載の半導体装置の製造方法。
（付記１１） 前記工程（ａ）がメサエッチングを行うサブ工程を含む付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１２） 前記キャパシタが前記メサエッチングされた領域の上に形成される付記１１記載の半導体装置の製造方法。
（付記１３） さらに、
（ｆ）前記工程（ａ）の後前記工程（ｂ）の前に、化合物半導体基板上に絶縁膜を形成する工程
を含む付記９〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がリフトオフによるパターニングを含む付記１〜１３のいずれかに記載の半導体装置の製造方法。
（付記１５） 前記工程（ｂ）のキャパシタ素子の下部電極を形成するサブ工程、または前記工程（ｅ）、または両者がミリングによるパターニングを含む付記１〜１３のいずれかに記載の半導体装置の製造方法。
（付記１６） 前記工程（ｃ）の前に、
（ｇ）前記化合物半導体基板上のダストを除去する工程
を含む付記１〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 前記工程（ｃ）が
（ｃ−１） 前記化合物半導体基板上に第１の密着用絶縁膜を形成するサブ工程と、
（ｃ−２） 前記密着用絶縁膜上に第１の電子線レジスト層を形成するサブ工程と
を含む付記５記載の半導体装置の製造方法。
（付記１８） 前記工程（ｃ）が、さらに
（ｃ−３）前記第１の電子線レジスト層を電子線で描画し、現像し、第１の電子線レジストパターンを形成するサブ工程と、
（ｃ−４）前記第１の電子線レジストパターンをマスクとして、前記第１の密着用絶縁膜、前記活性領域をエッチングし、リセスを形成するサブ工程とを含む付記１７記載の半導体装置の製造方法。
（付記１９） 前記工程（ｃ）が、さらに、
（ｃ−５） 前記リセスの表面を覆って、前記化合物半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−６） 前記第２の密着用絶縁膜上に第２の電子線レジスト層とを形成するサブ工程と、
（ｃ−７） 前記第２の電子線レジスト層を電子線で描画し、現像し、前記リセス内に第１開口部を有する第２の電子線レジストパターンを形成するサブ工程と、
（ｃ−８） 前記リセス上方に前記第１開口部より広い第２開口部を有するレジストパターンを前記第２の電子線レジストパターン上に形成するサブ工程と、
（ｃ−９） 前記レジストパターン、前記第２の電子線レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１０） 前記レジストパターン、前記第２の電子線レジストパターンを前記レジストパターン上の電極層と共に除去するサブ工程とを含む付記１８記載の半導体装置の製造方法。
（付記２０） 前記電極層がＴ型ゲート電極を形成する付記１９記載の半導体装置の製造方法。
（付記２１） 前記Ｔ型ゲート電極は、前記リセスの側壁との間にエアーギャップを有する付記２０記載の半導体装置の製造方法。
（付記２２） 前記第１および第２の密着用絶縁膜を形成するサブ工程（ｃ−１）、（ｃ−５）はプラズマＣＶＤにより窒化膜または酸化膜を形成する付記１９〜２１のいずれかに記載の半導体装置の製造方法。
（付記２３） 前記工程（ｃ）が、さらに、
（ｃ−５） 前記リセスの表面を覆って、前記半導体基板上に第２の密着用絶縁膜を形成するサブ工程と、
（ｃ−１１） 前記密着用絶縁膜の上に、上層／中層／下層の３層構造を有するレジストパターンであって、下層中に最も狭い幅の開口を有し、中層上に前記最も狭い幅の開口を含む領域に最も広い幅の開口を有し、上層中に前記最も広い幅の開口に含まれる領域に中間の幅の開口を有するレジストパターンを形成する工程と、
（ｃ−１２） 前記レジストパターン上に電極層を蒸着するサブ工程と、
（ｃ−１３） 前記レジストパターンを除去し、前記上層上の電極層をリフトオフするサブ工程と
を含む付記１８記載の半導体装置の製造方法。
（付記２４） １主表面を有する化合物半導体基板と、
前記１主表面で活性領域を囲むように前記化合物半導体基板内に形成された素子間分離領域と、
前記素子間分離領域上に形成され、下部電極、キャパシタ誘電体膜、上部電極の積層を含むキャパシタ素子と、
前記活性領域内で前記１主表面から掘り下げられた底面を持つリセス部と、
前記リセス部の底面上に形成され、リセス部の側壁とはエアーギャップを介して離れているゲート電極と、
前記キャパシタ素子を覆って前記化合物半導体基板の１主表面上に形成され、前記リセス部の底面上にも延在し、前記ゲート電極との間にエアーギャップを形成する絶縁膜と
を有する化合物半導体装置。
（付記２５） 前記絶縁膜のリセス部内の厚さは、リセス部以外での厚さよりも小さい付記２４記載の化合物半導体装置。
（付記２６） 前記絶縁膜はリセス部以外では複数層の積層であり、リセス部内では単層である付記２４または２５記載の化合物半導体装置。
（付記２７）  前記絶縁膜は窒化膜、酸化膜またはこれらの組み合わせで形成されている付記２４〜２６のいずれかに記載の化合物半導体装置。
（付記２８） 前記絶縁膜はＣＶＤ堆積膜である付記２４〜２７のいずれかに記載の化合物半導体装置。