(57)【要約】  信号品質の劣化の問題を避けながら伝送レートを向上させる高速入出力回路を備えた集積回路を提供する。  信号を送受信するためのトランスミッタおよびレシーバからなるトランシーバと、前記トランシーバにより入出力されるデータを処理する内部論理回路とを備える集積回路であって、トランシーバと内部論理回路との間で送受信される信号を、内部論理回路をバイパスしてトランシーバ間で交換するバイパス信号路と、バイパス信号路の経路を切り替えるスイッチと、スイッチの切り替えをするスイッチ制御信号を、スイッチ制御信号路を介して転送するスイッチ切替制御部と、を具備する集積回路である。
2008041292.tif 000002
【特許請求の範囲】
【請求項１】
信号を送受信するためのトランスミッタおよびレシーバからなるトランシーバと、前記トランシーバにより入出力されるデータを処理する内部論理回路とを備える集積回路であって、
前記トランシーバと前記内部論理回路との間で送受信される信号を、前記内部論理回路をバイパスしてトランシーバ間で交換するバイパス信号路と、
前記バイパス信号路の経路を切り替えるスイッチと、
前記スイッチの切り替えをするスイッチ制御信号を、スイッチ制御信号路を介して転送するスイッチ切替制御部と、
を具備することを特徴とする集積回路。
【請求項２】
前記トランシーバの前記レシーバが受信した入力信号をシリアルパラレル変換し、前記スイッチ切替制御部により前記スイッチを切り替えて選択した経路を構成したバイパス信号路に、前記シリアルパラレル変換した入力信号を転送し、前記トランシーバと異なるトランスミッタに送り、パラレルシリアル変換を行って出力することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記トランシーバのレシーバ側で信号に同期したクロックを復元するクロック復元回路を備え、
前記レシーバで受信した信号を前記バイパス信号路経由で前記トランシーバと異なるトランスミッタから送信するときに、前記復元クロックに同期して前記トランスミッタを動作させることを特徴とする請求項１に記載の集積回路。
【請求項４】
同じクロックソースを持つ信号源から送られるクロック信号に同期した入力信号を、複数の前記トランシーバで受信し、前記入力信号が前記バイパス信号路と前記スイッチを経由した後に前記トランシーバから送信する場合に、前記スイッチの出力の後に信号間にあるタイミングずれを補正するタイミング補正回路を具備することを特徴とする請求項１に記載の集積回路。
【請求項５】
前記レシーバで受信した信号を前記バイパス信号路を介して複数の前記トランスミッタから送信するときは、対応する前記スイッチを切り替えて１対複数の構成にすることを特徴とする請求項１に記載の集積回路。
【請求項６】
前記スイッチは、前記バイパス信号路を介して転送される信号の遅延量を変更する遅延量制御部を具備することを特徴とする請求項１に記載の集積回路。
【請求項７】
前記トランシーバを最低限必要な個数より余分に設け、前記トランシーバあるいは前記トランシーバに接続された信号路に不良があっても不良パスを迂回して信号を伝送することを特徴とする請求項１に記載の集積回路。
【請求項８】
前記集積回路間のバイパス信号路を切り替えるときは、前記スイッチの切り替えに必要な情報を前記トランシーバ経由で行うことを特徴とする請求項１に記載の集積回路。
【請求項９】
前記バイパス信号路において、小振幅信号により伝送を行うことを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記スイッチはクロスバスイッチであることを特徴とする請求項１に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップ間、ＩＣチップ内の素子間、回路ブロック間での信号伝送に係り、特に低レイテンシのバイパス信号路とスイッチを設けた高速入出力回路の技術に関する。
【背景技術】
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上している。これは特にＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、プロセッサ、スイッチ用ＬＳＩ（Large Scale Integration）などの部品性能が向上したものによると考えられる。ところがシステム性能を向上するためには、これらの部品や要素間の信号伝送速度を向上させていかなければならない。ここで、システム性能の向上とはｂｉｔ／ｓｅｃで測定される伝送容量の増加および伝送遅延の減少などである。【０００３】
例えば、ＳＲＡＭやＤＲＡＭなどのメモリとプロセッサの間の速度のギャップは大きくなる傾向にあり、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、ＩＣチップの大型化に伴いＩＣチップ内の素子や回路ブロック間の信号伝送速度も、ＩＣチップの性能を制限する大きな要因となってきている。さらには、サーバ間、あるいはボード間の接続においてもその信号伝送速度を向上させる必要がある。【０００４】
しかしながら、信号伝送速度を向上させると、複数のＩＣチップを実装したプリント基板上で高データレートで信号を受信した場合、信号の反射やクロストークにより信号品質の劣化が大きくなる。また、複数のＩＣチップが基板上に実装され、ＩＣチップ間を接続する信号線が複雑に交差するような場合や、信号によっては一つの信号線に複数のＩＣチップが接続され信号品質の劣化が大きくなる。【０００５】
図１８の配線はＩＣチップ１８１〜１８４（ＩＣ１〜ＩＣ４）から構成された図である。ＩＣチップ間が信号配線により接続されるいわゆるマルチドロップ接続の構成例である。【０００６】
このような信号線の配線では、複数の信号間の相互干渉や、マルチドロップ接続点でのインピーダンス不整合に起因する信号の多重反射により、信号品質の劣化（波形の歪み）が発生する。【０００７】
そこで、複雑に交差やマルチドロップ接続を持つ配線トポロジに起因する信号品質劣化を避けるための提案がされている。
特許文献１によれば、ＬＳＩをバイパスするスイッチを設けることにより、ＬＳＩを経由する必要がないときは、迂回パスを経由することにより、遅延が少ない信号伝達を可能にする提案がされている。【０００８】
また、通常のＩＣチップの中での信号の切り替えはＩＣチップ自身の信号処理部分に組み込まれたルータ（Router）機能により行われる。ルータ機能は論理回路により実現される。近年ではＩ／Ｏ部の高速化に伴い論理回路の動作周波数は信号のクロック周波数の数分の１（例えば１／４、１／８、１／１６等）の低い値となる場合が多い。このため論理回路によるルータ機能は大きな信号遅延を生ずる。このため、すべての信号をチップ内部のルータ機能や論理回路を経由させると信号遅延によりシステム全体の性能が低下するという問題がある。
【特許文献１】特開平４−２８２９１３号公報
【発明の開示】
【０００９】
本発明は上記のような実情に鑑みてなされたものであり、信号品質の劣化の問題を避けながら伝送レートを向上させる高速入出力回路を備えた集積回路を提供することを目的とする。
【００１０】
本発明の態様のひとつである信号を送受信するためのトランスミッタおよびレシーバからなるトランシーバと、前記トランシーバにより入出力されるデータを処理する内部論理回路とを備える集積回路であって、前記トランシーバと前記内部論理回路との間で送受信される信号を、前記内部論理回路をバイパスしてトランシーバ間で交換するバイパス信号路と、前記バイパス信号路の経路を切り替えるスイッチと、前記スイッチの切り替えをするスイッチ制御信号を、スイッチ制御信号路を介して転送するスイッチ切替制御部と、を具備する構成である。
【００１１】
好ましくは、前記トランシーバの前記レシーバが受信した入力信号をシリアルパラレル変換し、前記スイッチ切替制御部により前記スイッチを切り替えて選択した経路を構成したバイパス信号路に、前記シリアルパラレル変換した入力信号を転送し、前記トランシーバと異なるトランスミッタに送りパラレルシリアル変換を行って出力する構成としてもよい。
【００１２】
好ましくは、前記トランシーバのレシーバ側で信号に同期したクロックを復元するクロック復元回路を備え、前記レシーバで受信した信号を前記バイパス信号路経由で前記トランシーバと異なるトランスミッタから送信するときに、前記復元クロックに同期して前記トランスミッタを動作させる構成としてもよい。
【００１３】
好ましくは、同じクロックソースを持つ信号源から送られるクロック信号に同期した入力信号を、複数の前記トランシーバで受信し、前記入力信号が前記バイパス信号路と前記スイッチを経由した後に前記トランシーバから送信する場合に、前記スイッチの出力の後に信号間にあるタイミングずれを補正するタイミング補正回路回路を具備するする構成としてもよい。
【００１４】
好ましくは、前記レシーバで受信した信号を前記バイパス信号路を介して複数の前記トランスミッタから送信するときは、対応する前記スイッチを切り替えて１対複数の構成としてもよい。
【００１５】
好ましくは、前記スイッチは、前記バイパス信号路を介して転送される信号の遅延量を変更する遅延量制御部を具備する構成としてもよい。
好ましくは、前記トランシーバを最低限必要な個数より余分に設け、前記トランシーバあるいは前記トランシーバに接続された信号路に不良があっても不良パスを迂回して信号を伝送する構成としてもよい。
【００１６】
好ましくは、前記集積回路間のバイパス信号路を切り替えるときは、前記スイッチの切り替えに必要な情報を前記トランシーバ経由で行う構成としてもよい。
好ましくは、前記バイパス信号路において、小振幅信号により伝送を行う構成としてもよい。
【００１７】
好ましくは、前記スイッチはクロスバスイッチで構成してもよい。
上記構成により、ＩＣチップをホップして行われる信号伝送の遅延を削減することができる。また、単にチップを経由するだけで内部での論理処理を必要としない信号については、信号パスを経由することで、遅延の問題なくすべての信号接続を１対１とできる。
【００１８】
本発明により、ボード上の高速信号線は１対１に接続でき、チップを経由してホップする信号についても伝搬遅延を最小限にすることができる。また、信号線の接続が１対１となるため、マルチドロップ接続に起因する信号の多重反射の問題がなくなる。さらに、信号の交差部がなくなるため、交差部で発生するスロストークやインピーダンス不整合の問題も低減される。これらにより信号品質の劣化の問題を避けながら、伝送レートを向上させシステム全体の性能を向上することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の原理を示す図である。
【図２】本発明の原理を示す図である。
【図３】高速Ｉ／Ｏのデータレートが２．５（Ｇｂｉｔ／ｓｅｃ）で内部論理回路のクロック周波数が２.５ＧＨｚのような高速Ｉ／Ｏの構成を示す図である。
【図４Ａ】スイッチの構成を示す図である。
【図４Ｂ】スイッチの構成を示す図である。
【図５】実施例１の制御フローを示す図である。
【図６】トランシーバの信号線当たりのデータレートが６．４（Ｇｂｉｔ／ｓｅｃ）であるのに対し、内部論理回路のクロック周波数が４００（ＭＨｚ）と遅いクロックで動作している高速Ｉ／Ｏの構成を示す図である。
【図７】クロック再生回路を用いた構成を示す図である。
【図８】複数の信号線間のタイミングずれ（スキュー）を補正する回路をバイパス信号路に含む回路を示す図である。
【図９】タイミング補正回路８５の構成を示した回路である。
【図１０】タイミング補正回路８５の動作を示した回路である。
【図１１】バイパス信号路（スイッチを含む）のデータパスに小振幅の電流モード信号伝送回路を用いた構成を示す図である。
【図１２】１対多の接続により同一信号を多数の相手に送出する構成を示す例である。
【図１３】バイパス信号路の各信号路に遅延量を変更する構成を示した例である。
【図１４】実施例７の制御フローを示す図である。
【図１５】冗長回路を付加した構成を示す図である。
【図１６】実施例８の制御フローを示す図である。
【図１７】スイッチ制御信号路を設けずに、コンフィギュレーション設定コマンドをバイパス信号路経由で送受信する構成を示す図である。
【図１８】従来例を示す図である。
【発明を実施するための最良の形態】
【００２０】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（原理説明）
複数の交差やマルチドロップ接続を有する配線トポロジに起因する信号品質劣化を避けるため、複数のＩＣチップ間の配線を１対１で接続し、かつ信号配線の交差部分をなくしたトポロジとする。そして、交差配線やマルチドロップ配線を基板上で無くすためにＩＣチップの中で入出力信号を切り替える。【００２１】
図１、図２は本発明の原理を示す図である。図１に示す回路はＩＣチップ１〜４により構成され、従来の図１８に示したＩＣチップ１８１〜１８４を内部に配設して、さらに低レイテンシのスイッチ部９〜１２を用いて各内部論理回路５〜８間の配線をする。【００２２】
ここで、スイッチ部９〜１２はデータを指定された宛て先にだけ選択的に送る機能を持つ。そして複数組のデータ転送を同時に実行できる。また内部で競合が発生しないことを前提に、例えば１つのフレームを入力ポートで受け取ってから、出力ポートを通して出力するまでにかかる時間が短い低レイテンシのスイッチ部９〜１２である。【００２３】
ここで、低レイテンシのスイッチとして、例えばクロスバスイッチなどを用いる。
次に、従来の図１８に示した配線の交差部は、すべてＩＣチップ１〜４の中に取り込み、すべての配線は１対１接続となるようにスイッチ部９〜１２で制御する。また直接隣り合ったＩＣチップ１〜４より遠くに信号を送る場合は、複数のＩＣチップをホップして信号が転送される。この機能により配線の交差やマルチドロップ接続が実効的に実現される。【００２４】
また、図２は複数の高速Ｉ／Ｏトランシーバ（トランスミッタとレシーバ）を持つ集積回路を示す図である。図２に示す回路２１は、内部論理回路２２（データ処理部）、デマルチプレクサ２３、２５、スイッチ２４、マルチプレクサ２６、２７、バイパス信号路２８、スイッチ制御信号路２９から構成されている。【００２５】
内部論理回路２２はバイパス信号路２８の経路を決定する。内部のルータ論理によるスイッチングを必要としない信号（一度システムのコンフィギュレーションが決まれば経路を変更しなくてよいもの）は低レイテンシのパスを通過させる。この場合パスの選択を内部論理回路２２に設けられたスイッチ切替制御部で算出した結果に基づいてスイッチ制御信号路２９を介してスイッチ２４の設定を変更する。このとき、最初にパスの選択を行えば、その後はほとんどパス変更がないので内部論理回路２２の遅延は問題にならない。【００２６】
バイパス信号路２８は、ある高速Ｉ／Ｏレシーバが外部から受信した信号を他の高速Ｉ／Ｏトランスミッタに内部論理回路２２をバイパスして接続する。このバイパス信号路２８に接続先を切り替えるスイッチ２４を設けることにより、ＩＣチップをホップして行われる信号伝送の遅延を削減する。単にＩＣチップを経由するだけで内部での論理処理を必要としない信号について、遅延の問題がなくすべての信号接続を１対１とできる。【００２７】
ここで、トランシーバは、高速の信号を直接送受信するフロントエンド部分が入力／出力ターミナルに直接つながる部分にある。高速Ｉ／Ｏのトランシーバには、最高速で動作するフロントエンド部分だけでなく、その後段に置かれるマルチプレクサ、デマルチプレクサも含められる。図２ではスイッチ２４が継続されたマルチプレクサ、デマルチプレクサの間に入っているため、トランシーバとレシーバの中にスイッチが融合されている。【００２８】
スイッチの切り替えタイミングは、低レイテンシのパスに関して、スイッチの切り替えが信号を流す前に完了していることが要求される。そのため、システム（本発明の高速Ｉ／Ｏで接続された複数の集積回路からなる）立ち上げ時にコンフィギュレーション（どの信号がどこに接続されるか、どの信号が集積回路をバイパスして送られ、どの信号が内部のルータ論理を通過するか）を設定する。【００２９】
その場合、通常データとコンフィギュレーション時の設定コマンドを区別できるようなデータフォーマットが必要である。例えば、データフォーマットはシステム制御用に割り当てられた特別なコード（例えばCommand pattern）を送ることによってデータではないことを認識させてもよい。【００３０】
上記により、ボード上の高速信号線は１対１に接続でき、チップを経由してホップする信号についても伝搬遅延を最小限にすることができる。
また、信号線の接続が１対１となるため、マルチドロップ接続に起因する信号の多重反射がなくなる。【００３１】
さらに、信号の交差部がなくなるため、交差部で発生するスロストークやインピーダンス不整合の問題も低減され、信号品質の劣化の問題を避けながら、伝送レートを向上させシステム全体の性能を向上することができる。【００３２】
（実施例１）
図３は高速Ｉ／Ｏのデータレートが２．５（Ｇｂｉｔ／ｓｅｃ）で内部論理回路のクロック周波数が２.５ＧＨｚのような高速Ｉ／Ｏの構成を示す図である。図３はマルチプレクサ、デマルチプレクサを持たない構成となっている。本回路は内部論理回路のクロック周波数が数ＧＨｚを越えるような場合の構成である。【００３３】
図３に示すＩＣチップ３１は、内部論理回路３２、高速Ｉ／Ｏトランシーバ３３、スイッチ３４、スイッチ制御信号路３５、バイパス信号路３６から構成される。
４チャンネルトランシーバ３３は、それぞれがデータレートが２．５（Ｇｂｉｔ／ｓｅｃ）の高速Ｉ／Ｏトランシーバ４組からなる８組のＩ／Ｏポートを備えている。Ｉ／Ｏポート中のトランシーバは動作周波数２．５（ＧＨｚ）の内部論理回路３２と信号のやりとりを行っている。高速Ｉ／Ｏトランシーバ３３の受信した信号は内部論理回路３２に送られ、内部論理回路３２のデータは高速Ｉ／Ｏトランシーバ３３で外部に送られる。高速Ｉ／Ｏトランシーバ３３からの信号は、内部論理回路３２をバイパス信号路３６とスイッチ３４を経由して他の高速Ｉ／Ｏトランシーバ３３（自分自身のポートも含む）に接続される。【００３４】
全部で８ポートの高速Ｉ／Ｏのうち任意のポート同士をバイパス信号路３６とスイッチ３４を経由して接続可能である。スイッチ３４の構成はクロスポイント型などを用いることができる。本例では、８：１のセレクタを８個を用いたクロスポイント型である。【００３５】
ここで、図４にスイッチの構成を示す。図４Ａは差動形式のスイッチを示した図である。入力信号Ｄ１、ＤＸ１と入力信号Ｄ２、ＤＸ２をセレクタ制御信号ＳＥＬで選択するものである。セレクタ制御信号はスイッチ制御信号路を介して各スイッチ３４に入力される。【００３６】
入力信号Ｄ１、ＤＸ１側はトランジスタＴｒ１とＴｒ２から構成される差動入力部に入力される。Ｔｒ１のゲートには入力信号Ｄ１が入力され、Ｔｒ２のゲートには入力信号ＤＸ１が入力される。Ｔｒ１のソースは抵抗Ｒ１を介して電源ＶＤＤに接続される。Ｔｒ２のソースは抵抗Ｒ２を介して電源ＶＤＤに接続される。トランジスタＴｒ５のソースはグランドＧＮＤ接続され、Ｔｒ１、２、５のドレインが接続される。セレクタ制御信号はＴｒ５のゲートから入力される。【００３７】
入力信号Ｄ２、ＤＸ２側はトランジスタＴｒ３とＴｒ４から構成される差動入力部に入力される。Ｔｒ３のゲートには入力信号Ｄ２が入力され、Ｔｒ４のゲートには入力信号ＤＸ２が入力される。Ｔｒ３のソースは抵抗Ｒ１を介して電源ＶＤＤに接続される。Ｔｒ４のソースは抵抗Ｒ２を介して電源ＶＤＤに接続される。トランジスタＴｒ６のソースはグランドＧＮＤ接続され、Ｔｒ３、４、６のドレインが接続される。セレクタ制御信号はインバータＩＮＶ１を介してＴｒ６のゲートから入力される。【００３８】
つまり、セレクタ制御信号が切替わることで、Ｔｒ５とＴｒ６の導通が制御される。このように制御することで出力ＶＯＵＴ１とＶＯＵＴＸ１に出力される信号を切り替えることができる。【００３９】
図４Ｂは図４Ａを変形した回路で、トランジスタＴｒ７をＴｒ５、Ｔｒ６とグランドＧＮＤ間に挿入しバイアス信号（ＢＩＡＳ）を加える構成にしたものである。
次に、図５に示す制御フローについて説明する。【００４０】
ステップＳ５１では、ＩＣチップの初期化などにともない、上記説明した低レイテンシのパスであるバイパス信号路３６の経路を切り替えるためコマンドを内部論理回路３２に発行する。【００４１】
ステップＳ５２では、内部論理回路３２でパス決定をする。つまり、スイッチ３４の切り替えを行うためのスイッチ制御信号（スイッチ制御情報）を作成する。
ステップＳ５３では、内部論理回路３２のスイッチ切替制御部からスイッチ３４にスイッチ制御信号を発行する。【００４２】
ステップＳ５４では、各スイッチ３４がスイッチ制御信号を受信し、そのスイッチ制御信号に基づいてスイッチ３４の内部回路の接続を切り替える。そして、その切り替えが完了するまで各動作をウェイト状態にする。【００４３】
ステップＳ５５では、Ｓ５４のスイッチ３４の処理が完了すると完了信号を高速Ｉ／Ｏトランシーバ３３に発行する。完了信号を受信した高速Ｉ／Ｏトランシーバ３３はイネーブル状態になり入出力の送受信が可能なる。【００４４】
ステップＳ５６では、ＩＣシップが運用状態になり高速Ｉ／Ｏトランシーバ３３がデータの送受信を開始する。
（実施例２）
実施例２は実施例１と異なり、信号のデータレートに対して内部論理回路のクロック周波数より遅いクロックで動作している場合の例である。例えば、図６ではトランシーバの信号線当たりのデータレートが６．４（Ｇｂｉｔ／ｓｅｃ）であるのに対し、内部論理回路のクロック周波数が４００（ＭＨｚ）と遅いクロックで動作している。【００４５】
図６に示すＩＣチップ６１は、内部論理回路６２、高速Ｉ／Ｏトランシーバ６３、Ｄｅｍｕｘ／ＭＵＸ（１：２）部６４、スイッチ６５、Ｄｅｍｕｘ／ＭＵＸ（１：１６）部６６、バイパス信号路６７、スイッチ制御信号路６８から構成される。【００４６】
高速Ｉ／Ｏトランシーバ６３は、それぞれがデータレートが６．４（Ｇｂｉｔ／ｓｅｃ）の高速Ｉ／Ｏトランシーバ４組からなる８組のＩ／Ｏポートを備えている。Ｉ／Ｏポート中のトランシーバは動作周波数６．４（ＧＨｚ）の内部論理回路６２と信号のやりとりを行っている。【００４７】
高速Ｉ／Ｏトランシーバ６３の受信した信号は、Ｄｅｍｕｘ／ＭＵＸ（１：２）部６４、スイッチ６５、Ｄｅｍｕｘ／ＭＵＸ（１：１６）部６６を介して内部論理回路６２に送られる。また、内部論理回路６２のデータはＤｅｍｕｘ／ＭＵＸ（１：１６）部６６、スイッチ６５、Ｄｅｍｕｘ／ＭＵＸ（１：２）部６４を介して高速Ｉ／Ｏトランシーバ６３で外部に送られる。【００４８】
Ｄｅｍｕｘ／ＭＵＸ（１：１６）部６６のレシーバで受けた信号は１：１６の（demultiplexor：Ｄｅｍｕｘ）で直並列変換され内部論理回路６２に渡される。また内部論理回路６２から出力されたデータは１６：１の（multiplexor：ＭＵＸ）により並直列変換されて高速Ｉ／Ｏトランシーバから出力される。【００４９】
スイッチ６５およびバイパス信号路６７は、入出力信号が１：２、２：１のＤｅｍｕｘ、ＭＵＸを通って周波数３．２（ＧＨｚ）になった中間速度の信号パスに設けられる。高速Ｉ／Ｏトランシーバ６３からの信号は、バイパス信号路６７とスイッチ６５を経由して他の高速Ｉ／Ｏトランシーバ６３（自分自身のポートも含む）に接続される。【００５０】
本実施例では、内部論理のクロック周波数を低く保てるため大規模な論理を構成しやすく、バイパス信号路６７とスイッチ６５の遅延を小さく保てる。
（実施例３）
図７は実施例３構成を示す図である（ただし本例は２個のトランシーバを用いた例である）。【００５１】
実施例３は、高速Ｉ／Ｏで信号を送受信している信号の送り手／受け手のクロックは、必ずしも完全に同期したものではなく、独立したクロック源から発生されたものも含まれている。このような信号を受信するため、高速Ｉ／Ｏのレシーバはクロック再生回路をもち、送信側のクロックに同期した復元クロックを発生して信号の受信に用いる。【００５２】
図７に示すＩＣチップ７１は、内部論理回路７２、トランシーバ７３から構成される。
トランシーバ７３は、クロック再生回路７４（ＣＲＵ）、デマルチプレクサ７５、７７、スイッチ７６（入力側）、スイッチ７９（出力側）、マルチプレクサ７８、７１０、スイッチ制御信号路７１１、バイパス信号路７１２から構成されている。【００５３】
本実施例ではデマルチプレクサ７５、７７、スイッチ７６（入力側）、スイッチ７９（出力側）、マルチプレクサ７８、７１０はクロック再生回路７４により復元されたクロックに基づいて駆動する。【００５４】
上記構成によりシステム全体で同一のクロックを使う必要が無くなりシステム構成上の自由度が高くなると同時に、受信された信号をバイパス路、スイッチ、トランスミッタに送る際に、クロック切り替えに伴う遅延が発生しない（通常はＦＩＦＯを用いている）。【００５５】
（実施例４）
図８は実施例４の構成を示す図である。実施例４は、指定された高速Ｉ／Ｏポートにおいて、複数の信号線間のタイミングずれ（スキュー）を補正する回路をバイパス信号路に含む回路である。【００５６】
図８に示すＩＣチップ８１は、内部論理回路８２、高速Ｉ／Ｏトランシーバ８３、スイッチ８４、タイミング補正回路８５、クロック生成回路８６、バイパス信号路８７、スイッチ制御信号路８８から構成されている。【００５７】
スキューの補正は複数信号のそれぞれに対してクロック復元を行って信号を受信した後で、単一のクロックでタイミング合わせ（リタイミング）を行うことで実現される。信号の１ビット当たりの時間（１ＵＩ）以上のタイミングずれがある場合はフリップフロップによる遅延回路によりタイミング合わせを行う。１ビット時間単位のタイミング合わせは電源投入後のシステムの立ち上げ時に行う。スイッチ８４からタイミング補正回路８５にデータとそのデータに同期したクロックを送る。図８では単一のクロックをクロック生成回路８６で生成してタイミング合わせを行っている。【００５８】
図９はタイミング補正回路８５の構成を示した回路である。図９ではデマルチプレクサを用いたビット間タイミング補正回路について説明する。
タイミング補正回路８５には、スイッチ８４からのデータ（＃１〜＃Ｎ）とそのデータに同期したクロックを受信するための入力が設けられている。ところが入力データに基づいてクロック再生されたクロックの場合、図１０に示すように各データは同期していないためスキューが発生する。つまり、同じクロックソースを持つ信号源から送られるクロック信号に同期した入力信号であってもスキューが発生する。そこで図９に示すＦＦ９１、９２、９３から構成される１：２のデマルチプレクサにデータを入力する。例えば入力データ（＃１）「Ａ」を入力すると、ＦＦ９２、９３の出力に、図１０の入力データ（＃１）を１：２Ｄｅｍｕｘしたデータ「Ａ」が出力される。この場合、ＦＦ９２の出力データ「Ａ」は２倍のデータ長になり、ＦＦ９３の出力データ「Ａ」はＦＦ９２から同期クロックの１サイクル分ずれて出力される。その後、クロック生成回路８６で生成されるクロックをＦＦ９６で分周してセレクタ９４に入力し互い違いにデータを選択する。その後、ＦＦ９５によりクロック生成回路８６で生成されるクロックでセレクタ９４の出力を打ち抜いて同期をとる。【００５９】
各データ（＃２〜Ｎ）においても上記と同じように制御することでスイッチ８４から出力されるデータのスキューを補償することができる。
本実施例では複数信号間のスキューの影響を無くすことができる。このため、複数信号を中距離（例えば１ｍ）送るバックプレーン的な配線トポロジに本実施例を適用すると、波形の乱れだけでなく信号線間のスキューも補償した信号伝送が可能になる。【００６０】
（実施例５）
図１１は実施例５の構成を示す図である。図５に示すＩＣチップ１１は、内部論理回路１１２、高速Ｉ／Ｏトランシーバ１１３、スイッチ１１８、１１９から構成されている。【００６１】
高速Ｉ／Ｏトランシーバ１１３はデマルチプレクサ１１６、マルチプレクサ１１７、電流モードドライバ１１４、電流モードレシーバ１１５から構成される。
この実施例ではバイパス信号路（スイッチを含む）のデータパスに小振幅の電流モード信号伝送回路を用いている。電流モード信号伝送は、信号送信を高出力インピーダンスの電流モードドライバ１１４（差動対を用いたもの）で行い、信号の受信を低入力インピーダンスの電流−電圧変換回路（トランスインピーダンスアンプ）で行う。トランスインピーダンスアンプは、出力バッファの電圧出力をトランスコンダクタアンプで電流に変換して入力ノードに帰還する電流帰還型を用いている。また、受信は電流モードレジ−バ１１５によりスイッチ１１８、１１９を経由して行う。【００６２】
スイッチ回路１１８、１１９はｎＭＯＳスイッチをデータパスに入れたツリー構造である。
電流モード信号伝送であるためスイッチによる電圧ドロップの影響を受けにくく、また容量の大きな内部配線を駆動する信号電圧が小さいため、消費電力が小さくなる。【００６３】
（実施例６）
図１２は実施例６の構成を示す図である。上記説明した実施例ではスイッチを選択切り替えすることで、ボード上の高速信号線が１対１に接続でき、チップを経由してホップする信号についても伝搬遅延を最小限にできる。そして信号線の接続が１対１となるため、マルチドロップ接続に起因する信号の多重反射がなくなる。【００６４】
しかし、１対多の接続により同一信号を多数の相手に送出することがある。そして、信号をシステム全体に送るときには、１対多の信号送出（broadcasting）が必要となることが多い。しかし、１対多の信号送出は負荷容量が大きいため高速の信号を送ることが難しいという問題がある。【００６５】
実施例６では、スイッチ外部からレシーバで受信した信号をバイパス信号路１２９とスイッチ１２４、１２７を通してトランスミッタに送る際、１対多の接続により同一信号を多数の相手に送出できる。【００６６】
例えば、図１２のスイッチＡが、スイッチＢ、Ｃに信号を送るように、内部論理回路１２２でスイッチ制御信号を生成する。そして、スイッチＢ、Ｃは、スイッチＡからの信号を選択するように内部論理回路１２２のスイッチ切替制御部によりスイッチ制御信号を生成する。【００６７】
スイッチ制御信号は、スイッチ制御信号路１２１０を介して対応するスイッチ１２７（Ａ、Ｂ、Ｃ）の切り替えを行い１対多の接続に変更する。
本実施例では上記問題をなくし信号を送ることができる。【００６８】
（実施例７）
図１３は実施例７の構成を示す図である。この実施例ではバイパス信号路の遅延を選択でき、バイパス信号パス路を各信号路ごとに遅延量を変更することができる。図１３Ａで示した回路は、図２に示した回路のスイッチ２４に経路選択をする切り替え機能以外に、遅延量を制御する機能を設けたものである。【００６９】
図１３に示すスイッチ１３１は、経路選択部１３２、遅延量制御部１３３から構成から構成されている。
経路選択部１３２は、コンフィギュレーション時に内部論理回路２２からスイッチ制御信号路２９を介して送られてくるスイッチ制御信号によりスイッチ切り替えを行う。【００７０】
遅延量制御部１３３は、コンフィギュレーション時に内部論理回路２２からスイッチ制御信号路２９を介して送られてくる遅延量制御信号により遅延量の変更をする。
例えば、３．２（ＧＨｚ）の信号を受信して同じ高速Ｉ／Ｏポートから信号を返す場合には、その信号を１：２、２：１にデマルチプレクサとマルチプレクサを用いて処理すると全体で最小４ＵＩの遅延となる。これに対して内部論理回路２２の反対側にあるポートに信号を送る場合には、１：４、４：１のデマルチプレクサとマルチプレクサを用いて信号を扱うと１６ＵＩの遅延となる。このようにシステム構成上の都合で遅延量が異なる場合に、スイッチ１３１の遅延量制御部１３３の設定により遅延量を合わせる。遅延量の合わせる方法としてフリップフロップを信号パスに挿入して遅延が選べる構成としてもよい。【００７１】
なお、遅延量は、ハード的に抵抗やキャパシタなどの複数の受動素子を切り替えて遅延量を変更する遅延回路を用いてもよいし、所望のクロックを用いた複数のバッファ回路によりそのクロック分遅らせてもよい。遅延回路であれば限定するものではない。【００７２】
また、経路選択ブロック１３２と遅延量制御部１３３の接続の順番は特に限定するものではない。
次に、図１４に示す制御フローについて説明する。【００７３】
ステップＳ１４１では、ＩＣチップの初期化などにともない、上記説明した低レイテンシのパスであるバイパス信号路２８の経路を切り替えと、遅延量の切り替えをするための設定コマンドを内部論理回路３２に発行する。【００７４】
ステップＳ１４２では、内部論理回路２２でパス決定をする。つまり、スイッチ１３１の経路を切り替えを行うためのスイッチ制御信号（スイッチ制御情報）を生成する。また、各信号路に設定する遅延量を決めるため遅延量制御信号（遅延量制御情報）を生成する。【００７５】
ステップＳ１４３では、内部論理回路２２からスイッチ１３１の経路選択ブロック１３２にスイッチ制御信号を発行する。
ステップＳ１４４では、内部論理回路２２からスイッチ１３１の遅延量制御ブロック１３３に遅延量制御信号を発行する。【００７６】
ステップＳ１４５では、各スイッチ３４がスイッチ制御信号を受信し、そのスイッチ制御信号に基づいてスイッチ３４の経路選択ブロック１３２の接続を切り替え、遅延量制御信号により遅延量制御ブロック１３３の遅延量の変更もする。これらの切り替えが完了するまで各動作をウェイト状態にする。【００７７】
ステップＳ１４６では、Ｓ１４３、１４４の処理が完了すると完了信号（イネーブル信号）を高速Ｉ／Ｏトランシーバに発行する。完了信号を受信した高速Ｉ／Ｏトランシーバはイネーブル状態になり入出力の送受信が可能なる。【００７８】
ステップＳ１４７では、ＩＣシップ２１が運用状態になり高速Ｉ／Ｏトランシーバがデータの送受信を開始する。
本実施例によると、すべての信号パスの遅延量を同じにせず、遅延を短くできるパスは短い遅延を選ぶことが可能なため、クリティカルな信号には短い遅延を与えることが可能となりシステム全体の性能を向上させることが可能となる。【００７９】
（実施例８）
図１５は実施例８の構成を示す図である。トランシーバを必要な個数より余分に設け、トランシーバあるいはこれに接続された信号路に不良があっても不良パスを迂回して信号を伝送できることを特徴としている。【００８０】
実施例８に示すＩＣチップは実施例１で示した図３の回路に冗長回路を追加した例である。図１５の回路では高速Ｉ／Ｏトランシーバ１５１、バイパス信号路３６に接続するスイッチ１５２、スイッチ制御信号路１５３を冗長回路とし設けている。【００８１】
次に、図１６に示す制御フローについて説明する。
ステップＳ１６１では、ＩＣチップの初期化などにともない、障害のある箇所を検出するための障害検出コマンドを内部論理回路３２に発行する。運用中に定期的にコマンドを発行してもよい。【００８２】
ステップＳ１６２では、内部論理回路３２で障害検出パス（障害を検出するためのパス）決定をする。つまり、高速Ｉ／Ｏトランシーバ３３、バイパス信号路３６、スイッチ制御信号路３５、スイッチ３４などが、正常に動作しているかを調べるためにスイッチ３４を切り替えるスイッチ制御信号（スイッチ制御情報）を生成する。さらに、内部論理回路３２内の障害検出を判定するための回路（障害検出判定回路）をイネーブル状態（判定可能）にする。【００８３】
ここで、ＩＣチップ内の障害検出であれば障害検出パスに切り替えるための障害検出情報を予め用意しておき、障害検出コマンドを受信すると保存されている障害検出情報を呼び出し障害検出パスを形成してもよい。また、他のＩＣチップの接続、構成を考慮した障害検出情報を用意して障害検出パスを形成してもよい。つまり、他のＩＣチップからの返信タイミングなどを測定して障害検出をしてもよい。【００８４】
ステップＳ１６３では、内部論理回路３２から障害検出信号送信コマンドを発行する。このとき対応する高速Ｉ／Ｏトランシーバ３３へスイッチ３４を介して障害検出信号送信コマンドを発行する。例えば、そのコマンドを受信した高速Ｉ／Ｏトランシーバ３３は、高速Ｉ／Ｏトランシーバ３３内のトランスミッタとレシーバをループさせ内部論理回路３２にデータが戻るように動作させる。【００８５】
ステップＳ１６４では、障害箇所を特定するために内部論理回路３２から予め用意したデータを対応する高速Ｉ／Ｏトランシーバ３３送信する。そして返信が正常であるかどうかを障害検出判定回路で判定する。【００８６】
ステップＳ１６５では、全ての高速Ｉ／Ｏトランシーバ３３に対してＳ１６４の処理が完了したかを確認する。
ステップＳ１６６では、上記ステップにより障害があると判定された場合、障害のあるパスを避け冗長回路を使用できるように切り替えをする。【００８７】
ステップＳ１６７では、ＩＣシップが運用状態になり高速Ｉ／Ｏトランシーバ３３がデータの送受信を開始する。
このようにチップ間の信号に対して冗長方式を適用することで、システム全体の信頼度を大幅に向上できる。【００８８】
（実施例９）
図１７は実施例９の構成を示す図である。実施例９はＩＣチップ１７１〜１７４により構成される。そしてＩＣチップ１７１〜１７４は、内部論理回路１７５〜１７８、低レイテンシのスイッチ部１７９〜１７１２（Ａ〜Ｄ）を備えている。【００８９】
各ＩＣチップ１７１〜１７４間の配線はスイッチ部１７９〜１７１２（Ａ〜Ｄ）を結ぶバイパス信号路により配線される。
バイパス信号路は、スイッチ部１７９〜１７１２により接続を切り替えられる。スイッチ部１７９〜１７１２の切り替えは、例えば内部論理回路１７８（Ｄ）により管理（制御や読み出し）するコンフィギュレーション設定コマンド（接続情報）を生成し、内部論理回路１７８からバイパス信号路を介して各スイッチ部１７９〜１７１２へ発行される。【００９０】
この実施例では、スイッチ制御信号路を設けずに、コンフィギュレーション設定コマンドをバイパス信号路経由で送受信する。
このように構成することでＩＣチップ間に接続されたバイパス信号路以外には制御用の信号等が存在しないため、完全に周期的な１対１接続だけでＩＣチップ間接続が可能となり、信号品質の劣化の問題の殆どない実装が可能となる。【００９１】
上記各実施例により、信号線の接続が１対１となるため、マルチドロップ接続に起因する信号の多重反射の問題がなくなる。また信号の交差部がなくなるため、交差部で発生するスロストークやインピーダンス不整合の問題も低減される。これらにより、信号品質の劣化の問題を避けながら伝送レートを向上させ、システム全体の性能を向上することが可能になる。【００９２】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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