【手続補正書】
【提出日】平成16年6月9日(2004.6.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）素子形成領域と、
（ｂ）前記素子形成領域の両端に隣接する第１および第２の分離領域であって、それぞれ第１および第２の素子分離溝内に形成された前記第１および第２の分離領域と、
（ｃ）前記素子形成領域上に形成された第１および第２のゲート電極であって、前記第１のゲート電極は、前記素子形成領域から前記第１の分離領域上に延在するように配置され、前記第２のゲート電極は、前記素子形成領域から前記第２の分離領域上に延在するように配置された、前記第１および第２のゲート電極と、を有する半導体集積回路装置であって、
（ｄ）前記第１と第２の素子分離溝の幅がほぼ同じであることを特徴とする半導体集積回路装置。
【請求項２】
（ａ）素子形成領域と、
（ｂ）前記素子形成領域の両端に隣接する第１および第２の分離領域であって、それぞれ第１および第２の素子分離溝内に形成された前記第１および第２の分離領域と、
（ｃ）前記素子形成領域上に形成された第１および第２のゲート電極であって、前記第１のゲート電極は、前記素子形成領域から前記第１の分離領域上に延在するように配置され、前記第２のゲート電極は、前記素子形成領域から前記第２の分離領域上に延在するように配置された、前記第１および第２のゲート電極と、を有する半導体集積回路装置であって、
（ｄ）前記第１と第２の素子分離溝の幅の差が、最小加工寸法の二倍以下であることを特徴とする半導体集積回路装置。
【請求項３】
前記第１および第２のゲート電極は、それぞれ第１および第２のＭＩＳＦＥＴを構成し、前記第１および第２のＭＩＳＦＥＴは、ソースもしくはドレイン領域を共通とすることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記第１および第２のゲート電極は、それぞれ第１および第２のＭＩＳＦＥＴを構成し、前記第１および第２のＭＩＳＦＥＴは、ソースもしくはドレイン領域を共通とし、第１のＭＩＳＦＥＴの共通となっていないソースもしくはドレイン領域は、第２のＭＩＳＦＥＴのゲート電極と接続され、第２のＭＩＳＦＥＴの共通となっていないソースもしくはドレイン領域は、第１のＭＩＳＦＥＴのゲート電極と接続されることを特徴とする請求項２記載の半導体集積回路装置。
【請求項５】
前記第１および第２のゲート電極は、平面Ｕ字状であり、前記第１のゲート電極の端部は、前記第１の分離領域上に位置し、前記第２のゲート電極の端部は、前記第２の分離領域上に位置していることを特徴とする請求項２記載の半導体集積回路装置。
【請求項６】
前記素子形成領域は、ｐ型の半導体領域であり、
前記第１のゲート電極は、第１のｎチャネル型ＭＩＳＦＥＴを構成し、前記第２のゲート電極は、第２のｎチャネル型ＭＩＳＦＥＴを構成し、
前記第１および第２のｎチャネル型ＭＩＳＦＥＴは、これらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路を構成することを特徴とする請求項２記載の半導体集積回路装置。
【請求項７】
前記素子形成領域は、ｎ型の半導体領域であり、
前記第１のゲート電極は、第１のｐチャネル型ＭＩＳＦＥＴを構成し、前記第２のゲート電極は、第２のｐチャネル型ＭＩＳＦＥＴを構成し、
前記第１および第２のｐチャネル型ＭＩＳＦＥＴは、これらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路を構成することを特徴とする請求項２記載の半導体集積回路装置。
【請求項８】
前記第１の分離領域の外側には、第１の活性領域が配置され、前記第２の分離領域の外側には、第２の活性領域が配置されることを特徴とする請求項２記載の半導体集積回路装置。
【請求項９】
前記第１および第２の活性領域上には、ＭＩＳＦＥＴのゲート電極が形成されていないことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
前記第１もしくは第２の活性領域には、前記素子形成領域に電位を印加するための給電部が設けられることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１１】
前記第１および第２の活性領域は、ｎ型の半導体領域であり、
前記素子形成領域上の第１および第２のゲート電極は、それぞれｐチャネル型のＭＩＳＦＥＴを構成し、
前記第１および第２のｐチャネル型ＭＩＳＦＥＴは、これらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路を構成することを特徴とする請求項８記載の半導体集積回路装置。
【請求項１２】
前記素子形成領域の前記第１および第２のゲート電極は、それぞれセンスアンプ回路を構成するＭＩＳＦＥＴを構成し、前記第１もしくは第２の活性領域には、センスアンプ回路以外の回路を構成するＭＩＳＦＥＴが形成されることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１３】
前記第１もしくは第２の活性領域は、さらに、複数の活性領域に分離され、前記第１および第２のゲート電極の端部は、これら複数の活性領域間に対応する位置に配置されていないことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１４】
前記第１もしくは第２の活性領域は、さらに、複数の活性領域に分離され、これら複数の活性領域間は、最小加工寸法の二倍以下である素子分離領域で分離されていることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１５】
（ａ）第１および第２の素子形成領域と、
（ｂ）前記第１および第２の素子形成領域の両端に隣接する第１および第２の分離領域であって、それぞれ第１および第２の素子分離溝内に形成された前記第１および第２の分離領域と、
（ｃ）前記第１および第２の素子形成領域間に位置する第３の分離領域であって、第３の素子分離溝内に形成された前記第３の分離領域と、
（ｄ）前記第１の素子形成領域上に形成された第１および第２のゲート電極であって、前記第１のゲート電極は、前記第１の素子形成領域から第１の分離領域上に延在するように配置され、前記第２のゲート電極は、前記第１の素子形成領域から第３の分離領域上に延在するように配置された、前記第１および第２のゲート電極と、
（ｅ）前記第２の素子形成領域上に形成された第３および第４のゲート電極であって、前記第３のゲート電極は、前記第２の素子形成領域から第２の分離領域上に延在するように配置され、前記第４のゲート電極は、前記第２の素子形成領域から第３の分離領域上に延在するように配置された、前記第３および第４のゲート電極と、
を有する半導体集積回路装置であって、
（ｆ）前記第１、第２および第３の素子分離溝の幅の差が、最小加工寸法の二倍以下であることを特徴とする半導体集積回路装置。
【請求項１６】
前記第１および第２のゲート電極は、第１のセンスアンプ回路を構成する一対のＭＩＳＦＥＴを構成し、前記第３および第４のゲート電極は、第２のセンスアンプ回路を構成する一対のＭＩＳＦＥＴを構成することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
前記第１および第２のセンスアンプ回路は、開放型のビット線に対応して配置された前記第１および第２のセンスアンプ回路であることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項１８】
（ａ）一方のゲート電極と他方のソースまたはドレイン領域とが交差接続される一対のｎチャネル型ＭＩＳＦＥＴが形成される第１素子形成領域と、一方のゲート電極と他方のソースまたはドレイン領域とが交差接続される一対のｐチャネル型ＭＩＳＦＥＴが形成される第２素子形成領域と、
（ｂ）前記第１素子形成領域の両端に隣接する第１および第２の分離領域であって、それぞれ第１および第２素子分離溝内に形成された第１および第２の分離領域と、前記第２素子形成領域の両端に隣接する第３および第４の分離領域であって、それぞれ第３および第４素子分離溝内に形成された第３および第４の分離領域と、
（ｃ）前記一対のｎチャネル型ＭＩＳＦＥＴの第１および第２のゲート電極であって、前記第１のゲート電極は、前記第１素子形成領域から第１の分離領域上に延在するように配置され、前記第２のゲート電極は、前記第１素子形成領域から第２の分離領域上に延在するように配置された、前記第１および第２のゲート電極と、
前記一対のｐチャネル型ＭＩＳＦＥＴの第３および第４のゲート電極であって、前記第３のゲート電極は、前記第２素子形成領域から第３の分離領域上に延在するように配置され、前記第４のゲート電極は、前記第２素子形成領域から第４の分離領域上に延在するように配置された、前記第３および第４のゲート電極と、を有する半導体集積回路装置であって、
（ｄ）前記第１と第２の素子分離溝の幅の差および前記第３と第４の素子分離溝の幅の差が、最小加工寸法の二倍以下であることを特徴とする半導体集積回路装置。
【請求項１９】
前記第１と第２の素子分離溝の幅より前記第３と第４の素子分離溝の幅が大きいことを特徴とする請求項１８記載の半導体集積回路装置。
【請求項２０】
（ａ）第１および第２のメモリセル形成領域と、
（ｂ）前記第１と第２のメモリセル領域の間に配置された複数の活性領域であって、複数のｐ型の活性領域と、少なくとも２以上のｎ型の活性領域とからなる活性領域と、
を有する半導体集積回路装置であって、
前記ｎ型の活性領域が前記複数の活性領域の両端に配置されることを特徴とする半導体集積回路装置。
【請求項２１】
前記ｎ型の活性領域には、一方のゲート電極と他方のソースまたはドレイン領域とが交差接続されるｐチャネル型ＭＩＳＦＥＴ対が形成されることを特徴とする請求項２０記載の半導体集積回路装置。
【請求項２２】
前記ｎ型の活性領域の両端には、第１および第２の分離領域であって、それぞれ第１および第２の素子分離溝内に形成された第１および第２の分離領域が隣接し、前記第１と第２の素子分離溝の幅の差が、最小加工寸法の二倍以下であることを特徴とする請求項２０記載の半導体集積回路装置。
【請求項２３】
（ａ）素子形成領域と、
（ｂ）前記素子形成領域上に形成され、一方のゲート電極と他方のソースまたはドレイン領域とが交差接続される一対のＭＩＳＦＥＴと、
を有する半導体集積回路装置であって、
前記素子形成領域上には、前記ＭＩＳＦＥＴのゲート電極の一部であって、前記ＭＩＳＦＥＴのソースとドレインを分離するように作用しない部分を有することを特徴とする半導体集積回路装置。
【請求項２４】
（ａ）素子形成領域と、
（ｂ）前記素子形成領域上に形成され、一方のゲート電極と他方のソースまたはドレイン領域とが交差接続される一対のＭＩＳＦＥＴと、
を有する半導体集積回路装置であって、
前記ＭＩＳＦＥＴのゲート電極は、その下部にチャネルが形成されない部分を有することを特徴とする半導体集積回路装置。
【請求項２５】
前記ゲート電極は、前記素子形成領域の一部を囲むように配置される部分と、当該部分から延在する引き出し部とを有することを特徴とする請求項２４記載の半導体集積回路装置。
【請求項２６】
素子活性領域の端部においてゲート電極が素子分離溝から延在して前記素子活性領域の端部を取り囲むように配置して、前記素子活性領域でソース領域とドレイン領域を分離するように配置され、互いに一方のゲート電極が他方のソースまたはドレイン接続されるように形成された対をなすＭＩＳＦＥＴを有する半導体集積回路装置において、前記対をなすＭＩＳＦＥＴが配置された前記素子活性領域に隣接するように同じ幅の前記素子分離溝を両側に配置したことを特徴とする半導体集積回路装置。
【請求項２７】
素子活性領域の端部においてゲート電極が素子分離溝から延在して前記素子活性領域の端部を取り囲むように配置され、互いに一方のゲート電極が他方のソースまたはドレイン接続されるように形成された対をなすｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置において、前記対をなすｐチャネル型ＭＩＳＦＥＴが配置された前記素子活性領域に隣接するように同じ幅の前記素子分離溝を介してｐチャネル型ＭＩＳＦＥＴ素子活性領域を両側に配置したことを特徴とする半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
次いで、図１５に示すように、半導体基板１上に、多結晶シリコン膜をＣＶＤ法等によって堆積し、次いで、公知の方法を用いて、半導体基板１上に形成されるＭＩＳＦＥＴのゲート電極における導電型を設定するために、不純物の導入を行う。即ち、ｎチャネル型ＭＩＳＦＥＴが形成される領域に、リン等のｎ型不純物の添加された多結晶シリコン膜（ｎ型多結晶シリコン膜）１３ｎを形成し、また、ｐチャネル型ＭＩＳＦＥＴが形成される領域に、ホウ素等のｐ型不純物の添加された多結晶シリコン膜（ｐ型多結晶シリコン膜）１３ｐを形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
また、図２８に示すように、図１のｐウエル活性領域ｐｗ４およびｐウエル活性領域ｐｗ３の位置に、それぞれｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ１ｂおよびｐｗ１ａを配置してもよい。この場合、ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）に接する活性領域（ｐｗ１ｂおよびｐｗ１ａ）は、切れ目を有する（連続でない）。従って、かかるＭＩＳＦＥＴ対のゲート電極１６端に対応する位置に、活性領域（ｐｗ１ｂおよびｐｗ１ａ）の切れ目がかかる恐れがある。しかしながら、図２８に示すように、切れ目の幅（活性領域間）Ｌ１２、Ｌ１１が、最小加工寸法の二倍以内であれば、素子分離溝の形状の違いは許容値内に収まると考えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１  半導体基板
１ｂ  素子分離溝
２  酸化シリコン膜
３  窒化シリコン膜
４  酸化シリコン膜（サイドウォールスペーサ）
５  積層膜（ハードマスク）
６  酸化シリコン膜
７  酸化シリコン膜（絶縁膜）
８  積層膜（ハードマスク）
９  深いｎウェル領域
１０  ｐウエル
１１  ｎウエル
１２  ゲート絶縁膜
１３  多結晶シリコン膜
１３ｎ  ｎ型多結晶シリコン膜
１３ｐ  ｐ型多結晶シリコン膜
１４  タングステン膜（金属膜）
１５  キャップ絶縁膜
１６  ｎ型ゲート電極
１７  ｐ型ゲート電極
Ｌ１〜Ｌ３  素子分離溝の幅
Ｌ４〜Ｌ６  素子分離溝の幅
Ｌ７  素子分離溝の幅
Ｌ１１、Ｌ１２  切れ目の幅
ａ、ｂ  ビット線ピッチ
ｐｗｍ１、ｐｗｍ２  メモリセル形成領域
ｐｗ１ａ、ｐｗ１ｂ  ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ２ａ、ｐｗ２ｂ  ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ３、ｐｗ４  活性領域
ｐｗ５  ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗｐ１、ｐｗｐ２  ｎチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗｐ１、ｎｗｐ２  ｐチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗ１、ｎｗ２  活性領域（ｎウェル給電領域）
ＳＡ、ＳＡ１、ＳＡ２  センスアンプ
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2003188280.tif 000001
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３１
【補正方法】変更
【補正の内容】
【図３１】
2003188280.tif 000002