(57)【要約】  バッファ回路から出力されるクロック信号の立上り時間および立下り時間の調整を精度よく行う。  クロック信号出力手段（１）は、クロック信号を出力する。バッファ回路（２）は、制御信号に応じて、クロック信号の立上り時間と立下り時間とを調整して出力する。立上り時間周波数出力手段（３ａ）は、制御信号に応じて、バッファ回路（２）の立上り時間に応じた周波数の立上り時間信号を出力する。立下り時間周波数出力手段（３ｂ）は、制御信号に応じて、バッファ回路（２）の立下り時間に応じた周波数の立下り時間信号を出力する。制御信号出力手段（４）は、立上り時間信号の周波数と立下り時間信号の周波数とに基づいて、制御信号をバッファ回路（２）、立上り時間周波数出力手段（３ａ）、および立下り時間周波数出力手段（３ｂ）に出力する。
2009031191.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を出力するクロック出力回路において、
前記クロック信号を出力するクロック信号出力手段と、
制御信号に応じて、前記クロック信号の立上り時間と立下り時間とを調整して出力するバッファ回路と、
前記制御信号に応じて、前記バッファ回路の前記立上り時間に応じた周波数の立上り時間信号を出力する立上り時間周波数出力手段と、
前記制御信号に応じて、前記バッファ回路の前記立下り時間に応じた周波数の立下り時間信号を出力する立下り時間周波数出力手段と、
前記立上り時間信号の周波数と前記立下り時間信号の周波数とに基づいて、前記制御信号を出力する制御信号出力手段と、
を有することを特徴とするクロック出力回路。
【請求項２】
前記バッファ回路は、
Ｈ状態の前記クロック信号を出力する複数のＨ状態駆動スイッチ手段と、
Ｌ状態の前記クロック信号を出力する複数のＬ状態駆動スイッチ手段と、
前記制御信号に応じて、前記複数のＨ状態駆動スイッチ手段と第１の電源との接続を制御するＨ状態駆動制御手段と、
前記制御信号に応じて、前記複数のＬ状態駆動スイッチ手段と第２の電源との接続を制御するＬ状態駆動制御手段と、
を有することを特徴とする請求の範囲第１項記載のクロック出力回路。
【請求項３】
前記立上り時間周波数出力手段は、
前記複数のＨ状態駆動スイッチ手段と同じ特性を有した複数の立上り時間測定スイッチ手段と、
前記制御信号に応じて、前記複数の立上り時間測定スイッチ手段と前記第１の電源との接続を制御する立上り時間制御手段と、
前記複数の立上り時間測定スイッチ手段を流れる電荷を充放電する立上り時間充放電手段と、
前記立上り時間充放電手段の前記電荷の充放電に基づいて、前記立上り時間信号を出力する立上り時間信号出力手段と、
を有することを特徴とする請求の範囲第２項記載のクロック出力回路。
【請求項４】
前記立下り時間周波数出力手段は、
前記複数のＬ状態駆動スイッチ手段と同じ特性を有した複数の立下り時間測定スイッチ手段と、
前記制御信号に応じて、前記複数の立下り時間測定スイッチ手段と前記第２の電源との接続を制御する立下り時間制御手段と、
前記複数の立下り時間測定スイッチ手段を流れる電荷を充放電する立下り時間充放電手段と、
前記立下り時間充放電手段の前記電荷の充放電に基づいて、前記立下り時間信号を出力する立下り時間信号出力手段と、
を有することを特徴とする請求の範囲第２項記載のクロック出力回路。
【請求項５】
前記制御信号出力手段は、前記立上り時間信号の周波数と前記立下り時間信号の周波数とが同じになるように、前記複数のＨ状態駆動制御手段と前記複数のＬ状態駆動制御手段とを制御する前記制御信号を出力することを特徴とする請求の範囲第２項記載のクロック出力回路。
【請求項６】
前記複数のＨ状態駆動スイッチ手段と前記複数のＬ状態駆動スイッチ手段のそれぞれは、電流駆動能力が異なることを特徴とする請求の範囲第２項記載のクロック出力回路。
【請求項７】
前記複数のＨ状態駆動スイッチ手段と前記複数のＬ状態駆動スイッチ手段は、トランジスタであることを特徴とする請求の範囲第２項記載のクロック出力回路。
【請求項８】
前記複数の立上り時間測定スイッチ手段は、トランジスタであることを特徴とする請求の範囲第３項記載のクロック出力回路。
【請求項９】
前記複数の立下り時間測定スイッチ手段は、トランジスタであることを特徴とする請求の範囲第４項記載のクロック出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック出力回路に関し、特にクロック信号の立上り時間および立下り時間を調整して出力するクロック出力回路に関する。
【背景技術】
【０００２】
テレビ放送や携帯電話などの無線データ通信は、サービス向上を目指して通信容量がより大きくなってきている一方、既存の周波数資産の空き周波数帯での通信の実現や移動性への対応といった要求がある。このため、端末を構成する個々の電子回路には、従来に比べより高い性能が求められてきている。【０００３】
例えば、信号の送受信に必要なローカルクロックを発生させるシンセサイザ回路では、低雑音特性と広帯域特性が同時に求められ、さらには、低消費電力、高周波数引き込み、細かい周波数設定範囲とその要求は高い。また、イメージ信号の除去に用いる９０度位相差をもった２系統のクロックを用いるミキサ回路では、両クロックの位相差が９０度からずれると信号特性に悪影響を及ぼす。【０００４】
ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）とＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）を併用し、信号を主にＨ状態（電源電位）とＬ状態（ＧＮＤ電位）の２レベルでデジタル的に伝搬するＣＭＯＳ（Complementary Metal-Oxide Semiconductor）回路は、消費電力が小さいという点で大きな長所を持ち、広く用いられるようになっている。一方、ＰＭＯＳとＮＭＯＳの特性は、しきい値、主キャリア移動度（電子あるは正孔）といった物理指標を決める特性値、または、デバイス構成などによって差が生じ、製造時のプロセスのばらつきや使用環境の変化によって、意図した設計からずれて問題を引き起こすことがしばしばある。例えば、クロック信号の立上り時間（Ｔｒ）と立下り時間（Ｔｆ）とが異なってしまうことがある。【０００５】
従来、このようなＴｒとＴｆとのずれを調整（補正）する回路として出力回路が提供されている（例えば、特許文献１参照）。この出力回路は、微分回路と電圧比較回路とを備え、外部の大きな負荷回路を駆動する際のＴｒとＴｆとのばらつきを補償する。例えば、特許文献１の図１１の微分回路出力２７に示されているように、信号の立上りおよび立下りのなまり具合を微分回路で検出する。そして、微分回路の出力が設定されたしきい値より大きいか否かを電圧比較回路で判断してＴｒとＴｆとのずれを調整する。
【特許文献１】特開２００１−２７４６７０号公報（段落番号〔００３６〕〜〔００６１〕、図８、図９、図１１、図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の出力回路は、微分出力やしきい値の比較といった電圧情報で信号処理を行うため、高い精度でＴｒとＴｆとのずれを検出し、調整するのは困難であるという問題点があった。【０００７】
例えば、しきい値の設定は、電圧比較回路のオフセット差に埋もれないようある程度マージンをもって設定する必要がある。電圧比較回路のオフセット差内となるようにしきい値を小さく設定すると、ＴｒとＴｆとのずれを正確に検出できなくなるからである。【０００８】
また、微分出力波形がしきい値を超えない限り、ＴｒとＴｆとのずれは検出されず、それ以上の精度でＴｒおよびＴｆの調整を行うことはできない。
さらに、微分出力波形は、通常、ごく短い時間で遷移するためにパルス状の波形となる。これを検出しやすくするために後段にプリバッファ回路（例えば、引用文献１の図１１のプリバッファ出力２９）を備えているものの、これにより検出精度が飛躍的に向上するとは言えない。【０００９】
本発明はこのような点に鑑みてなされたものであり、クロック信号の立上り時間および立下り時間を周波数に変換し、周波数に基づいてクロック信号の立上り時間と立下り時間とを精度よく調整するクロック出力回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記問題を解決するために、図１に示すようなクロック信号を出力するクロック出力回路において、クロック信号を出力するクロック信号出力手段１と、制御信号に応じて、クロック信号の立上り時間と立下り時間とを調整して出力するバッファ回路２と、制御信号に応じて、バッファ回路２の立上り時間に応じた周波数の立上り時間信号を出力する立上り時間周波数出力手段３ａと、制御信号に応じて、バッファ回路２の立下り時間に応じた周波数の立下り時間信号を出力する立下り時間周波数出力手段３ｂと、立上り時間信号の周波数と立下り時間信号の周波数とに基づいて、制御信号を出力する制御信号出力手段４と、を有することを特徴とするクロック出力回路が提供される。【００１１】
このようなクロック出力回路によれば、立上り時間周波数出力手段３ａと立下り時間周波数出力手段３ｂとによって、バッファ回路２のクロック信号の立上り時間と立下り時間とを周波数の信号に変換し、周波数に基づいてクロック信号の立上り時間と立下り時間とを調整する。
【発明の効果】
【００１２】
本発明のクロック出力回路では、バッファ回路のクロック信号の立上り時間と立下り時間とを周波数の信号に変換し、周波数に基づいてクロック信号の立上り時間と立下り時間とを調整するようにした。これによって、バッファ回路のクロック信号の立上り時間と立下り時間とを精度よく調整することができる。【００１３】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】クロック出力回路の概要を示した図である。
【図２】クロック出力回路の回路ブロック図である。
【図３】図２のバッファ回路の回路図である。
【図４】図２のＴｒ−Ｔｆ検出用周波数生成回路とＴｒ−Ｔｆ判定回路の詳細なブロック図である。
【図５】図４のＴｒ発振器の回路図である。
【図６】図５のＴｒ発振器の動作を説明するタイミングチャートである。
【図７】図４のＴｆ発振器の回路図である。
【図８】図７のＴｆ発振器の動作を説明するタイミングチャートである。
【図９】図４の周波数比較器の回路図である。
【図１０】図９のＤフリップフロップのタイミングチャートである。
【図１１】図４の制御信号生成回路の回路図である。
【図１２】図１１のデコーダの動作を説明する図である。
【図１３】バッファ回路の後段に高感度のバッファ回路を挿入した場合の回路例を示した図である。
【図１４】図１３の回路の出力波形を示した図である。
【図１５】クロック信号をバッファ回路を介してＩＱ相２分周器に出力する回路例を示した図である。
【図１６】図１５の回路の出力波形を示した図である。
【図１７】図２のクロック出力回路をＩＱ相２分周器に適用した回路例を示した図である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の原理を図面を参照して詳細に説明する。
図１は、クロック出力回路の概要を示した図である。図に示すようにクロック出力回路は、クロック信号出力手段１、バッファ回路２、立上り時間周波数出力手段３ａ、立下り時間周波数出力手段３ｂ、および制御信号出力手段４を有している。【００１６】
クロック信号出力手段１は、クロック信号を出力する。例えば、クロック信号出力手段１は、デューティ比５０％のクロック信号を出力する。
バッファ回路２は、制御信号に応じて、クロック信号の立上り時間と立下り時間とを調整して出力できる。例えば、クロック信号の立上り時間が立下り時間より大きければ、バッファ回路２は、制御信号に応じて、クロック信号の立上り時間を小さくしてクロック信号を出力することができる。【００１７】
立上り時間周波数出力手段３ａは、制御信号に応じて、バッファ回路２の立上り時間に応じた周波数の立上り時間信号を出力する。例えば、バッファ回路２が制御信号に応じてクロック信号の立上り時間を小さくすれば、立上り時間周波数出力手段３ａは、バッファ回路２と同様に制御信号に応じて、バッファ回路２の立上り時間に応じた周波数の立上り時間信号を出力する。すなわち、立上り時間周波数出力手段３ａは、バッファ回路２の出力するクロック信号の立上り時間を周波数の信号に変換して出力する。【００１８】
立下り時間周波数出力手段３ｂは、制御信号に応じて、バッファ回路２の立下り時間に応じた周波数の立下り時間信号を出力する。例えば、バッファ回路２が制御信号に応じてクロック信号の立下り時間を小さくすれば、立下り時間周波数出力手段３ｂは、バッファ回路２と同様に制御信号に応じて、バッファ回路２の立下り時間に応じた周波数の立下り時間信号を出力する。すなわち、立下り時間周波数出力手段３ｂは、バッファ回路２の出力するクロック信号の立下り時間を周波数の信号に変換して出力する。【００１９】
制御信号出力手段４は、立上り時間周波数出力手段３ａから出力される立上り時間信号の周波数と、立下り時間周波数出力手段３ｂから出力される立下り時間信号の周波数とに基づいて、制御信号をバッファ回路２、立上り時間周波数出力手段３ａ、および立下り時間周波数出力手段３ｂに出力する。例えば、立上り時間信号の周波数が立下り時間信号の周波数より大きければ、立下り時間信号の周波数が小さくなるように制御信号を出力する。これにより、バッファ回路２は、制御信号に基づいて、クロック信号の立上り時間と立下り時間が同じになるように調整することができる。【００２０】
このように、クロック出力回路は、バッファ回路２のクロック信号の立上り時間と立下り時間とを周波数に変換し、周波数に基づいてクロック信号の立上り時間と立下り時間とを調整するようにした。これによって、バッファ回路２のクロック信号の立上り時間と立下り時間とを精度よく調整することができる。【００２１】
次に、本発明の実施の形態を図面を参照して詳細に説明する。
図２は、クロック出力回路の回路ブロック図である。図に示すように、クロック出力回路は、発振回路１１、バッファ回路１２、Ｔｒ−Ｔｆ検出用周波数生成回路１３、およびＴｒ−Ｔｆ判定回路１４を有している。図に示すクロック出力回路は、例えば、１チップの半導体で構成され、後段の電子回路などにクロック信号を出力する。クロック出力回路は、ＴｒとＴｆとが同じ値となるようにクロック信号を調整して出力する。【００２２】
発振回路１１は、クロック信号をバッファ回路１２に出力する。発振回路１１は、例えば、５０％のデューティ比のクロック信号を出力する。
バッファ回路１２は、発振回路１１から出力されるクロック信号の駆動能力を高め、後段の電子回路へ出力する。また、バッファ回路１２は、発振回路１１から出力されるクロック信号のＴｒおよびＴｆの調整が可能な回路である。バッファ回路１２は、Ｔｒ−Ｔｆ判定回路１４の制御によって、発振回路１１から出力されるクロック信号のＴｒおよびＴｆを調整し、出力する。【００２３】
Ｔｒ−Ｔｆ検出用周波数生成回路１３は、バッファ回路１２のクロック信号を出力するトランジスタと同じ特性を備えたトランジスタを有している。Ｔｒ−Ｔｆ検出用周波数生成回路１３は、そのトランジスタを用いて、バッファ回路１２におけるクロック信号のＴｒおよびＴｆを検出できるようになっている。すなわち、Ｔｒ−Ｔｆ検出用周波数生成回路１３は、バッファ回路１２においてクロック信号のＴｒおよびＴｆが変動すれば、その変動したＴｒおよびＴｆを検出できる。Ｔｒ−Ｔｆ検出用周波数生成回路１３は、検出したＴｒおよびＴｆを周波数信号（ＴｒおよびＴｆに応じた周波数を持つ信号）に変換し、その周波数信号をＴｒ−Ｔｆ判定回路１４に出力する。【００２４】
Ｔｒ−Ｔｆ判定回路１４は、Ｔｒ−Ｔｆ検出用周波数生成回路１３から出力される周波数信号に基づいて、バッファ回路１２のＴｒおよびＴｆを調整するための制御信号を出力する。【００２５】
Ｔｒ−Ｔｆ判定回路１４から出力される制御信号は、Ｔｒ−Ｔｆ検出用周波数生成回路１３にも出力される。Ｔｒ−Ｔｆ検出用周波数生成回路１３は、制御信号に応じて、バッファ回路１２と同様にＴｒおよびＴｆを調整し、そのＴｒおよびＴｆに応じた周波数信号を出力する。【００２６】
すなわち、Ｔｒ−Ｔｆ検出用周波数生成回路１３は、常にバッファ回路１２と同じＴｒおよびＴｆを検出できるようになっている。Ｔｒ−Ｔｆ判定回路１４は、Ｔｒ−Ｔｆ検出用周波数生成回路１３によって検出されたＴｒおよびＴｆに応じた周波数信号に基づいて、バッファ回路１２およびＴｒ−Ｔｆ検出用周波数生成回路１３のＴｒとＴｆとが同じ値となるように調整する。これにより、クロック出力回路は、ＴｒとＴｆが同じクロック信号を出力できる。【００２７】
図３は、図２のバッファ回路の回路図である。図に示すようにバッファ回路１２は、ＰＭＯＳのトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７，Ｍ１１−Ｍ１４と、ＮＭＯＳのトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８，Ｍ１５−Ｍ１８とから構成されている。図の入力端子ＩＮには、図２で示した発振回路１１から出力されるクロック信号が入力される。出力端子ＯＵＴからは、ＴｒおよびＴｆが調整されたクロック信号が出力される。【００２８】
トランジスタＭ１，２、トランジスタＭ３，Ｍ４、トランジスタＭ５，Ｍ６、およびトランジスタＭ７，Ｍ８は、インバータ回路を構成している。各インバータ回路の入力は、入力端子ＩＮと接続され、発振回路１１からのクロック信号が入力されるようになっている。また、各インバータ回路の出力は、出力端子ＯＵＴと接続されている。【００２９】
インバータ回路を構成しているトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のソースと電源ＶＤＤ（電源電位）との間には、ＰＭＯＳのトランジスタＭ１１−Ｍ１４が接続されている。トランジスタＭ１１−Ｍ１４のゲートには、Ｔｒ−Ｔｆ判定回路１４から出力される制御信号が入力される。制御信号が伝達される信号線は、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７の数分存在し、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のオン／オフは、個別に制御されるようになっている。【００３０】
インバータ回路を構成しているトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のソースとＧＮＤ電位との間には、ＮＭＯＳのトランジスタＭ１５−Ｍ１８が接続されている。トランジスタＭ１５−Ｍ１８のゲートには、Ｔｒ−Ｔｆ判定回路１４から出力される制御信号が入力される。制御信号が伝達される信号線は、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８の数分存在し、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のオン／オフは、個別に制御されるようになっている。【００３１】
バッファ回路１２は、トランジスタＭ１１−Ｍ１８のオン／オフによって、後段に出力するクロック信号のＴｒおよびＴｆを調整できるようになっている。例えば、トランジスタＭ１１−Ｍ１４をオンする数を増加させると、それに比例してインバータ回路を構成しているトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のソースと電源ＶＤＤとの接続数が増加する。これにより、クロック信号が立上る際の電流量を増加させることができ、クロック信号のＴｒを小さくすることができる。逆に、トランジスタＭ１１−Ｍ１４をオンする数を減少させると、それに比例してインバータ回路を構成しているトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のソースと電源ＶＤＤとの接続数が減少し、クロック信号のＴｒを大きくすることができる。【００３２】
同様に、トランジスタＭ１５−Ｍ１８をオンする数を増加させると、それに比例してインバータ回路を構成しているトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のソースとＧＮＤとの接続数が増加する。これにより、クロック信号が立下がる際の電流量を増加させることができ、クロック信号のＴｆを小さくすることができる。逆に、トランジスタＭ１５−Ｍ１８をオンする数を減少させると、それに比例してインバータ回路を構成しているトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のソースとＧＮＤとの接続数が減少し、クロック信号のＴｆを大きくすることができる。【００３３】
このように、バッファ回路１２は、制御信号によって、トランジスタＭ１１−Ｍ１８をオン／オフし、電源ＶＤＤからインバータ回路に流れ込む電流およびインバータ回路からＧＮＤに引き込む電流を増減させることにより、ＴｒおよびＴｆを調整することができる。【００３４】
図４は、図２のＴｒ−Ｔｆ検出用周波数生成回路とＴｒ−Ｔｆ判定回路の詳細なブロック図である。図に示すようにＴｒ−Ｔｆ検出用周波数生成回路１３は、Ｔｒ発振器１３ａとＴｆ発振器１３ｂを有している。Ｔｒ−Ｔｆ判定回路１４は、周波数比較器１４ａと制御信号生成回路１４ｂを有している。【００３５】
Ｔｒ発振器１３ａは、クロック信号のＴｒで周期が決まる発振器である。Ｔｒ発振器１３ａは、バッファ回路１２のインバータ回路を構成しているトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７と同じ特性を有したトランジスタを有している。Ｔｒ発振器１３ａは、そのトランジスタを用いて、バッファ回路１２と同じＴｒを検出し、Ｔｒを周波数信号に変換して出力する。【００３６】
Ｔｒ発振器１３ａは、バッファ回路１２と同様に、Ｔｒ−Ｔｆ判定回路１４から出力される制御信号が入力される。Ｔｒ発振器１３ａは、制御信号に基づいて、バッファ回路１２で調整されるＴｒと同じＴｒを検出することができるようになっている。【００３７】
Ｔｆ発振器１３ｂは、クロック信号のＴｆで周期が決まる発振器である。Ｔｆ発振器１３ｂは、バッファ回路１２のインバータ回路を構成しているトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８と同じ特性を有したトランジスタを有している。Ｔｆ発振器１３ｂは、そのトランジスタを用いて、バッファ回路１２と同じＴｆを検出し、Ｔｆを周波数信号に変換して出力する。【００３８】
Ｔｆ発振器１３ｂは、バッファ回路１２と同様に、Ｔｒ−Ｔｆ判定回路１４から出力される制御信号が入力される。Ｔｆ発振器１３ｂは、制御信号に基づいて、バッファ回路１２で調整されるＴｆと同じＴｆを検出することができるようになっている。【００３９】
周波数比較器１４ａは、Ｔｒ発振器１３ａとＴｆ発振器１３ｂとから出力される周波数信号の周波数を比較し、その比較結果を制御信号生成回路１４ｂに出力する。例えば、周波数比較器１４ａは、Ｔｒ発振器１３ａとＴｆ発振器１３ｂとから出力される周波数信号の周波数の比較結果を、電圧値で制御信号生成回路１４ｂに出力する。なお、周波数比較器１４ａは、ＰＬＬ（Phase Locked Loop）などで一般的に用いられている位相周波数比較器を用いることができる。【００４０】
制御信号生成回路１４ｂは、周波数比較器１４ａから出力される周波数の比較結果に基づいて、制御信号を出力する。例えば、Ｔｒの周波数信号の周波数がＴｆの周波数信号の周波数より大きい場合、Ｔｒの周波数信号の周波数が小さくなるように、バッファ回路１２、Ｔｒ発振器１３ａ、およびＴｆ発振器１３ｂに制御信号を出力する。これにより、クロック信号のＴｒとＴｆとを同じになるように制御することができる。【００４１】
このように、クロック出力回路は、Ｔｒ−Ｔｆ検出用周波数生成回路１３によって、ＴｒとＴｆを周波数に変換する。そして、周波数比較器１４ａによって、デジタル的にＴｒとＴｆとを比較する。すなわち、クロック出力回路は、従来の出力回路のように、オフセットやノイズを考慮してアナログ的にＴｒおよびＴｆのずれを検出しなくて済み、精度よくＴｒおよびＴｆを調整することができる。【００４２】
図５は、図４のＴｒ発振器の回路図である。図に示すようにＴｒ発振器１３ａは、ＰＭＯＳのトランジスタＭ２１−Ｍ２３，Ｍ３１−Ｍ３３、ＮＭＯＳのトランジスタＭ４１−Ｍ４３、コンパレータＺ１，Ｚ２、ＲＳフリップフロップＺ３、および遅延回路Ｚ４−Ｚ６を有している。【００４３】
トランジスタＭ２１−Ｍ２３は、図３で示したバッファ回路１２のトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７と同じ特性を備えたトランジスタである。例えば、トランジスタＭ２１−Ｍ２３は、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７と同じゲート長およびゲート幅を有し、同じ電流駆動能力を持つように作成される。図５では、トランジスタＭ２１−Ｍ２３は、３個しか示してないが、実際は、バッファ回路１２のインバータを構成するトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７と同じ個数（４個）設けられる。すなわち、トランジスタＭ２１−Ｍ２３は、バッファ回路１２の有するトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７に対応するように設けられる。【００４４】
トランジスタＭ２１−Ｍ２３のソースと電源ＶＤＤの間には、トランジスタＭ３１−Ｍ３３が接続されている。トランジスタＭ３１−Ｍ３３とバッファ回路１２のトランジスタＭ１１−Ｍ１４は対応しており、各トランジスタＭ３１−Ｍ３３のゲートには、バッファ回路１２のトランジスタＭ１１−Ｍ１４に入力される制御信号と同じ制御信号が入力される。従って、例えば、バッファ回路１２のトランジスタＭ１１が制御信号によってオンすれば、トランジスタＭ３１がオンする。また、バッファ回路１２のトランジスタＭ１１，Ｍ１２が制御信号によってオンすれば、トランジスタＭ３１，Ｍ３２がオンする。【００４５】
トランジスタＭ２１−Ｍ２３のドレインは、コンデンサＣ１に接続されている。また、トランジスタＭ４１−Ｍ４３のドレインは、コンデンサＣ１に接続されている。
ここで、トランジスタＭ３１−Ｍ３３が制御信号に応じてオンすると、コンデンサＣ１は、トランジスタＭ２１−Ｍ２３を介して充電される。トランジスタＭ２１−Ｍ２３は、前述したように、バッファ回路１２のトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７と同じ特性を有している。そして、トランジスタＭ３１−Ｍ３３には、バッファ回路１２と同じ制御信号が入力され、バッファ回路１２のオンするトランジスタＭ１１−Ｍ１４に対応して、オンする。従って、コンデンサＣ１の電圧は、バッファ回路１２のＴｒに比例して、上昇することになる。なお、トランジスタＭ４１−Ｍ４３は、コンデンサＣ１に充電された電荷を放電するためのトランジスタである。【００４６】
コンデンサＣ１の電圧は、コンパレータＺ１に入力される。コンパレータＺ１は、コンデンサＣ１の電圧と基準電圧ｒｅｆとを比較し、コンデンサＣ１の電圧が基準電圧ｒｅｆより大きくなったとき、Ｈ状態の信号をＲＳフリップフロップＺ３のＳ端子に出力する。【００４７】
ＲＳフリップフロップＺ３は、Ｓ端子の入力がＨ状態になると、Ｑ端子からＨ状態の信号を出力する。すなわち、ＲＳフリップフロップＺ３は、コンデンサＣ１の電圧が基準電圧ｒｅｆに達すると、Ｑ端子からＨ状態の信号を出力する。これにより、トランジスタＭ２１−Ｍ２３はオフし、トランジスタＭ４１−Ｍ４３はオンし、コンデンサＣ１の電荷は放電される。【００４８】
一方、ＲＳフリップフロップＺ３のＱＢ端子からは、Ｑ端子の信号を反転した信号が出力される。従って、Ｑ端子からＨ状態の信号が出力されたとき、ＱＢ端子からはＬ状態の信号が出力される。Ｌ状態の信号は、遅延回路Ｚ４−Ｚ６を介してコンパレータＺ２に出力される。本図の例では、遅延回路Ｚ４−Ｚ６は、奇数段のインバータで構成され、ＱＢ端子から出力される信号が、反転してコンパレータＺ２に出力されるようにしている。【００４９】
コンパレータＺ２は、遅延回路Ｚ６の出力と基準電圧ｒｅｆとを比較し、遅延回路Ｚ６の出力電圧が基準電圧ｒｅｆより大きくなったとき、Ｈ状態の信号をＲ端子に出力する。これにより、ＲＳフリップフロップＺ３は、Ｑ端子からＨ状態の信号を出力した場合、遅延回路Ｚ４−Ｚ６による遅延時間後に、Ｑ端子からＬ状態の信号を出力することになる。トランジスタＭ２１−Ｍ２３はオンし、トランジスタＭ４１−Ｍ４３はオフし、コンデンサＣ１は再び電荷を充電することになる。【００５０】
図６は、図５のＴｒ発振器の動作を説明するタイミングチャートである。図６には、図５のポイントＸｒ，Ｙｒ，Ｚｒでの電圧変化が示してある。
ポイントＸｒの電圧は、図６に示すようにコンデンサＣ１の充電によって上昇する。ポイントＸｒの電圧の傾きは、制御信号によってオンするトランジスタＭ３１−Ｍ３３の数によって決まり、トランジスタＭ２１−Ｍ２３の電流駆動によって決まる。すなわち、ポイントＸｒの電圧の傾きは、バッファ回路１２のトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７の電流駆動によって決まることになる。【００５１】
ポイントＸｒの電圧が基準電圧ｒｅｆに達すると、コンパレータＺ１からＨ状態の信号が出力され、ＲＳフリップフロップＺ３のＱ端子からは、図６のポイントＺｒに示すように、Ｈ状態の信号が出力される。【００５２】
ポイントＺｒがＨ状態に遷移すると、トランジスタＭ２１−Ｍ２３はオフし、トランジスタＭ４１−Ｍ４３はオンし、コンデンサＣ１の電荷は放電される。これにより、ポイントＸｒの電圧は図６に示すように下降する。【００５３】
一方、ＲＳフリップフロップＺ３のＱＢ端子からは、Ｑ端子とは反対のＬ状態の信号が出力される。このＬ状態の信号は、遅延回路Ｚ４−Ｚ６によって遅延されるとともに、Ｈ状態に反転されてからコンパレータＺ２に出力される。従って、ポイントＹｒでは、ポイントＺｒの信号がＨ状態に遷移した時刻から時間ｔ１遅延して、Ｈ状態に遷移する。【００５４】
ポイントＹｒでの信号状態がＨ状態になると、ＲＳフリップフロップＺ３は、Ｑ端子の出力をＬ状態にリセットする。これにより、トランジスタＭ２１−Ｍ２３はオンし、トランジスタＭ４１−Ｍ４３はオフし、コンデンサＣ１は再び充電を開始し、ポイントＸｒはコンデンサＣ１をトランジスタＭ２１−Ｍ２３の電流駆動によって徐々に電位を上げていく。【００５５】
コンデンサＣ１の充電周期は、トランジスタＭ３１−Ｍ３３で選択されるトランジスタＭ２１−Ｍ２３の電流駆動力によって決まる。すなわち、ポイントＸｒ，Ｙｒ，Ｚｒに現れる周期的な信号の周期は、Ｔｒに応じた周期となる。これにより、Ｔｒ発振器１３ａは、Ｔｒに応じた周波数の周波数信号を出力することができる。【００５６】
なお、図５に示したコンパレータＺ１，Ｚ２は、ＲＳフリップフロップＺ３に明確なＨ状態およびＬ状態の信号を出力するために設けたものであり、ＲＳフリップフロップＺ３がＨ状態およびＬ状態を明確に判定できるならば、必ずしも必要ではない。コンパレータＺ１，Ｚ２に入力する基準電圧ｒｅｆは、電源電圧の１／２に設定するのが望ましい。【００５７】
また、コンデンサＣ１の放電用のトランジスタＭ４１−Ｍ４３は、電流駆動力が大きいものを使用するのが望ましい。すなわち、トランジスタＭ４１−Ｍ４３は、ゲート幅が大きく、ゲート長の小さいトランジスタで構成するのが望ましい。コンデンサＣ１の放電を短時間で完了させ、ポイントＸｒ，Ｙｒ，Ｚｒに現れる周期的な信号の周期を、ほぼ充電時間によってのみ決まるようにし、放電時間の周期への影響を小さくするためである。【００５８】
図７は、図４のＴｆ発振器の回路図である。図に示すようにＴｆ発振器１３ｂは、ＮＭＯＳのトランジスタＭ５１−Ｍ５３，Ｍ６１−Ｍ６３、ＰＭＯＳのトランジスタＭ７１−Ｍ７３、コンパレータＺ１１，Ｚ１２、ＲＳフリップフロップＺ１３、および遅延回路Ｚ１４−Ｚ１６を有している。【００５９】
トランジスタＭ５１−Ｍ５３は、図３で示したバッファ回路１２のトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８と同じ特性を備えたトランジスタである。例えば、トランジスタＭ５１−Ｍ５３は、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８と同じゲート長およびゲート幅を有し、同じ電流駆動能力を持つように作成される。図７では、トランジスタＭ５１−Ｍ５３は、３個しか示してないが、実際は、バッファ回路１２のインバータを構成するトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８と同じ個数（４個）設けられる。すなわち、トランジスタＭ５１−Ｍ５３は、バッファ回路１２の有するトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８に対応するように設けられる。【００６０】
トランジスタＭ５１−Ｍ５３のソースとＧＮＤの間には、トランジスタＭ６１−Ｍ６３が接続されている。トランジスタＭ６１−Ｍ６３とバッファ回路１２のトランジスタＭ１５−Ｍ１８は対応しており、各トランジスタＭ６１−Ｍ６３のゲートには、バッファ回路１２のトランジスタＭ１５−Ｍ１８に入力される制御信号と同じ制御信号が入力される。従って、例えば、バッファ回路１２のトランジスタＭ１５が制御信号によってオンすれば、トランジスタＭ６１がオンする。また、バッファ回路１２のトランジスタＭ１５，Ｍ１６が制御信号によってオンすれば、トランジスタＭ６１，Ｍ６２がオンする。【００６１】
トランジスタＭ５１−Ｍ５３のドレインは、コンデンサＣ１１に接続されている。また、トランジスタＭ７１−Ｍ７３のドレインは、コンデンサＣ１１に接続されている。
ここで、トランジスタＭ６１−Ｍ６３が制御信号に応じてオンすると、コンデンサＣ１１は、トランジスタＭ５１−Ｍ５３を介して、放電される。トランジスタＭ５１−Ｍ５３は、前述したように、バッファ回路１２のトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８と同じ特性を有している。そして、トランジスタＭ６１−Ｍ６３には、バッファ回路１２と同じ制御信号が入力され、バッファ回路１２のオンするトランジスタＭ１５−Ｍ１８に対応して、オンする。従って、コンデンサＣ１１の電圧は、バッファ回路１２のＴｆに比例して、下降することになる。なお、トランジスタＭ７１−Ｍ７３は、コンデンサＣ１１に電荷を充電するためのトランジスタである。【００６２】
コンデンサＣ１１の電圧は、コンパレータＺ１２に入力される。コンパレータＺ１２は、コンデンサＣ１１の電圧と基準電圧ｒｅｆとを比較し、コンデンサＣ１１の電圧が基準電圧ｒｅｆより小さくなったとき、Ｈ状態の信号をＲＳフリップフロップＺ１３のＲ端子に出力する。【００６３】
ＲＳフリップフロップＺ１３は、Ｒ端子の入力がＨ状態になると、Ｑ端子からＬ状態の信号を出力する。すなわち、ＲＳフリップフロップＺ１３は、コンデンサＣ１１の電圧が基準電圧ｒｅｆより小さくなると、Ｑ端子からＬ状態の信号を出力する。これにより、トランジスタＭ５１−Ｍ５３はオフし、トランジスタＭ７１−Ｍ７３はオンし、コンデンサＣ１１に電荷が充電される。【００６４】
一方、ＲＳフリップフロップＺ１３のＱＢ端子からは、Ｑ端子の信号を反転した信号が出力される。従って、Ｑ端子からＬ状態の信号が出力されたとき、ＱＢ端子からはＨ状態の信号が出力される。Ｈ状態の信号は、遅延回路Ｚ１４−Ｚ１６を介してコンパレータＺ１１に出力される。本図の例では、遅延回路Ｚ１４−Ｚ１６は、奇数段のインバータで構成され、ＱＢ端子から出力される信号が、反転してコンパレータＺ１１に出力されるようにしている。【００６５】
コンパレータＺ１１は、遅延回路Ｚ１６の出力と基準電圧ｒｅｆとを比較し、遅延回路Ｚ１６の出力電圧が基準電圧ｒｅｆより小さくなったとき、Ｈ状態の信号をＲ端子に出力する。これにより、ＲＳフリップフロップＺ１３は、Ｑ端子からＬ状態の信号を出力した場合、遅延回路Ｚ１４−Ｚ１６による遅延時間後に、Ｑ端子からＨ状態の信号を出力することになる。トランジスタＭ５１−Ｍ５３はオンし、トランジスタＭ７１−Ｍ７３はオフし、コンデンサＣ１は再びトランジスタＭ５１−Ｍ５３，Ｍ６１−Ｍ６３を介して電荷を放電することになる。【００６６】
図８は、図７のＴｆ発振器の動作を説明するタイミングチャートである。図８には、図７のポイントＸｒ，Ｙｒ，Ｚｒでの電圧変化が示してある。
ポイントＸｒの電圧は、図８に示すようにコンデンサＣ１１の放電によって下降する。ポイントＸｒの電圧の傾きは、制御信号によってオンするトランジスタＭ６１−Ｍ６３の数によって決まり、トランジスタＭ５１−Ｍ５３の電流駆動によって決まる。すなわち、ポイントＸｒの電圧の傾きは、バッファ回路１２のトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８の電流駆動によって決まることになる。【００６７】
ポイントＸｒの電圧が基準電圧ｒｅｆより小さくなると、コンパレータＺ１２からＨ状態の信号が出力され、ＲＳフリップフロップＺ１３のＱ端子からは、図８のポイントＺｒに示すように、Ｌ状態の信号が出力される。【００６８】
ポイントＺｒがＬ状態に遷移すると、トランジスタＭ５１−Ｍ５３はオフし、トランジスタＭ７１−Ｍ７３はオンし、コンデンサＣ１１に電荷が充電される。これにより、ポイントＸｒの電圧は図８に示すように上昇する。【００６９】
一方、ＲＳフリップフロップＺ１３のＱＢ端子からは、Ｑ端子とは反対のＨ状態の信号が出力される。このＨ状態の信号は、遅延回路Ｚ１４−Ｚ１６によって遅延されるとともに、Ｌ状態に反転されてからコンパレータＺ１１に出力される。従って、ポイントＹｒでは、ポイントＺｒの信号がＬ状態に遷移した時刻から時間ｔ１遅延して、Ｌ状態に遷移する。【００７０】
ポイントＹｒでの信号状態がＬ状態になると、コンパレータＺ１１からはＨ状態の信号が出力され、ＲＳフリップフロップＺ１３のＱ端子の出力は、Ｈ状態となる。これにより、トランジスタＭ５１−Ｍ５３はオンし、トランジスタＭ７１−Ｍ７３はオフし、コンデンサＣ１１は再び放電を開始し、ノードＸｒはコンデンサＣ１１をトランジスタＭ５１−Ｍ５３の電流駆動によって徐々に電位を下げていく。【００７１】
コンデンサＣ１１の放電周期は、トランジスタＭ６１−Ｍ６３で選択されるトランジスタＭ５１−Ｍ５３の電流駆動力によって決まる。すなわち、ポイントＸｒ，Ｙｒ，Ｚｒに現れる周期的な信号の周期は、Ｔｆに応じた周期となる。これにより、Ｔｆ発振器１３ｂは、Ｔｆに応じた周波数の周波数信号を出力することができる。【００７２】
なお、図７に示したコンパレータＺ１１，Ｚ１２は、ＲＳフリップフロップＺ１３に明確なＨ状態およびＬ状態の信号を出力するために設けたものであり、ＲＳフリップフロップＺ３がＨ状態およびＬ状態を明確に判定できるならば、必ずしも必要ではない。コンパレータＺ１１，Ｚ１２に入力する基準電圧ｒｅｆは、電源電圧の１／２に設定するのが望ましい。【００７３】
また、コンデンサＣ１１の放電用のトランジスタＭ７１−Ｍ７３は、電流駆動力が大きいものを使用するのが望ましい。すなわち、トランジスタＭ７１−Ｍ７３は、ゲート幅が大きく、ゲート長の小さいトランジスタで構成するのが望ましい。コンデンサＣ１１の充電を短時間で完了させ、ポイントＸｒ，Ｙｒ，Ｚｒに現れる周期的な信号の周期を、ほぼ充電時間によってのみ決まるようにし、放電時間の周期への影響を小さくするためである。【００７４】
図９は、図４の周波数比較器の回路図である。図に示すように周波数比較器１４ａは、ＤフリップフロップＺ２１，Ｚ２２、ＡＮＤ回路Ｚ２３、ＰＭＯＳのトランジスタＭ８１，Ｍ８２、ＮＭＯＳのトランジスタＭ８３，Ｍ８４、およびコンデンサＣ２１を有している。【００７５】
ＤフリップフロップＺ２１のＣ端子には、Ｔｒ発振器１３ａから出力される周波数信号が入力される。ＤフリップフロップＺ２２のＣ端子には、Ｔｒ発振器１３ｂから出力される周波数信号が入力される。ＤフリップフロップＺ２１，Ｚ２２のＤ端子には、電源ＶＤＤの電圧（Ｈ状態）が入力されている。ＡＮＤ回路Ｚ２３は、ＤフリップフロップＺ２１，Ｚ２２のＱ端子のＡＮＤをとり、ＤフリップフロップＺ２１，Ｚ２２のＲ端子に出力する。【００７６】
ここで、ＤフリップフロップＺ２１，Ｚ２２のＱ端子がＬ状態において、Ｔｒ発振器１３ａからの周波数信号がＨ状態に遷移すると、ＤフリップフロップＺ２１のＱ端子がＨ状態となる。続くＴｒ発振器１３ａからの周波数信号の遷移によっては、ＤフリップフロップＺ２１のＱ端子は変化することなく、Ｔｆ発振器１３ｂからの周波数信号のＨ状態の遷移によって、ＡＮＤ回路Ｚ２３の出力がＨ状態となり、ＤフリップフロップＺ２１，Ｚ２２がリセットされる。同様に、ＤフリップフロップＺ２１，Ｚ２２のＱ端子がＬ状態において、Ｔｆ発振器１３ｂからの周波数信号がＨ状態に遷移すると、ＤフリップフロップＺ２２のＱ端子がＨ状態となる。続くＴｆ発振器１３ｂからの周波数信号の遷移によっては、ＤフリップフロップＺ２２のＱ端子は変化することなく、Ｔｒ発振器１３ａからの周波数信号のＨ状態の遷移によって、ＡＮＤ回路Ｚ２３の出力がＨ状態となり、ＤフリップフロップＺ２１，Ｚ２２がリセットされる。これにより、ＤフリップフロップＺ２１，Ｚ２２のＱ端子からは、Ｔｒ発振器１３ａとＴｆ発振器１３ｂの周波数の比較結果が得られる。【００７７】
ＤフリップフロップＺ２１のＱ端子は、トランジスタＭ８２のゲートに接続されている。ＤフリップフロップＺ２２のＱ端子は、トランジスタＭ８３のゲートに接続されている。トランジスタＭ８２，Ｍ８３のドレインには、コンデンサＣ２１が接続されている。トランジスタＭ８１，Ｍ８４には、バイアス電圧Ｂｉａｓ−ｐ，Ｂｉａｓ−ｎが印加されており、周波数比較時には常時オンした状態になっており、周波数比較を行わない時にはオフした状態でよい。【００７８】
トランジスタＭ８２，Ｍ８３は、ＤフリップフロップＺ２１，Ｚ２２のＱ端子の出力に応じてオン／オフし、コンデンサＣ２１は、電荷が充放電される。これにより、Ｔｒ発振器１３ａとＴｆ発振器１３ｂの周波数の比較結果を電圧（Ｈ状態およびＬ状態）として取り出すことができる。【００７９】
図１０は、図９のＤフリップフロップのタイミングチャートである。図のＡは、図９のＤフリップフロップＺ２１のＣ端子に入力される信号（Ｔｒ発振器１３ａから出力される周波数信号）の波形を示す。図のＢは、ＤフリップフロップＺ２２のＣ端子に入力される信号（Ｔｆ発振器１３ｂから出力される周波数信号）の波形を示す。図のＱａは、ＤフリップフロップＺ２１のＱ端子の出力波形を示す。図のＱｂは、ＤフリップフロップＺ２２のＱ端子の出力波形を示す。図では、Ｔｒ発振器１３ａの周波数ωａがＴｆ発振器１３ｂの周波数ωｂより大きい場合（ωａ＞ωｂ）のタイミングチャートを示している。【００８０】
ωａ＞ωｂより、ＤフリップフロップＺ２１のＱ端子からは、図のＱａに示すような信号が出力される。ＤフリップフロップＺ２２のＱ端子からは、ＡＮＤ回路Ｚ２３とＤフリップフロップＺ２１，Ｚ２２とのリセットパルスの遅延の間、Ｈ状態の信号が出力される。【００８１】
図９のコンデンサＣ２１は、図のＱａ，Ｑｂの出力を平均する。図１０の例の場合、Ｑａの方がＱｂよりＨ状態が長いので、コンデンサＣ２１には、電荷が充電されることになる。【００８２】
一方、ωｂ＞ωａの場合は、Ｑａから、図のＱｂに示す信号が出力され、Ｑｂの方がＱａよりＨ状態が長くなる。よって、この場合は、コンデンサＣ２１は、電荷を放電することになる。【００８３】
これにより、周波数比較器１４ａは、Ｔｒ発振器１３ａとＴｆ発振器１３ｂの周波数の比較結果を、Ｈ状態およびＬ状態で制御信号生成回路１４ｂに出力できる。例えば、Ｔｒ発振器１３ａの周波数がＴｆ発振器１３ｂの周波数より大きければ、Ｈ状態の信号が制御信号生成回路１４ｂに出力される。【００８４】
図１１は、図４の制御信号生成回路の回路図である。図に示すように制御信号生成回路１４ｂは、カウンタ２１、デコーダ２２、抵抗Ｒ１−Ｒ３、およびスイッチＳＷｐ１−ＳＷｐ３，ＳＷｎ１−ＳＷｎ３を有している。【００８５】
カウンタ２１には、周波数比較器１４ａから周波数の比較結果が入力される。また、カウンタ２１には、イネーブル信号ＥＮが入力される。カウンタ２１は、イネーブル信号ＥＮが入力されたときのみ、周波数比較器１４ａからの周波数の比較結果を取り込む。イネーブル信号ＥＮは、周期的にカウンタ２１に入力するようにしてもよいし、例えば、ＣＰＵ（Central Processing Unit）などの制御装置から、必要に応じて入力するようにしてもよい。【００８６】
カウンタ２１は、周波数比較器１４ａからの比較結果に基づいて、カウント値を１加算または１減算する。例えば、Ｔｒ発振器１３ａの周波数の方がＴｆ発振器１３ｂの周波数より大きい場合（周波数比較器１４ａからＨ状態の信号が出力された場合）、カウント値を１加算する。一方、Ｔｆ発振器１３ｂの周波数の方がＴｒ発振器１３ａの周波数より大きい場合（周波数比較器１４ａからＬ状態の信号が出力された場合）、カウント値を１減算する。【００８７】
デコーダ２２は、カウンタ２１のカウント値に基づいて、スイッチＳＷｐ１−ＳＷｐ３，ＳＷｎ１−ＳＷｎ３を切替える。
抵抗Ｒ１−Ｒ３は、電源ＶＤＤの電圧を分圧し、図３で示したバッファ回路１２のトランジスタＭ１１−Ｍ１８を駆動するためのバイアス電圧Ｂｉａｓ−ｐ，Ｂｉａｓ−ｎを生成する。バイアス電圧Ｂｉａｓ−ｐは、スイッチＳＷｐ１−ＳＷｐ３に供給され、バイアス電圧Ｂｉａｓ−ｎは、スイッチＳＷｎ１−ＳＷｎ３に供給される。【００８８】
スイッチＳＷｐ１−ＳＷｐ３は、バイアス電圧Ｂｉａｓ−ｐと電源ＶＤＤの電圧とを切替えて、バッファ回路１２のトランジスタＭ１１−Ｍ１４と、Ｔｒ発振器１３ａのトランジスタＭ３１−Ｍ３３とに出力する。スイッチＳＷｎ１−ＳＷｎ３は、バイアス電圧Ｂｉａｓ−ｎとＧＮＤの電圧とを切替えて、バッファ回路１２のトランジスタＭ１１−Ｍ１４と、Ｔｒ発振器１３ａのトランジスタＭ３１−Ｍ３３とに出力する。【００８９】
カウンタ２１のカウント値が０よりも大きい場合、Ｔｒ発振器１３ａの周波数が大きいことを示している。すなわち、バッファ回路１２から出力されるクロック信号のＴｒが小さいことを示している。また、カウンタ２１のカウント値が０より小さい場合、Ｔｆ発振器１３ｂの周波数が大きいことを示している。すなわち、バッファ回路１２から出力されるクロック信号のＴｆが小さいことを示している。デコーダ２２は、カウンタ２１のカウント値を参照し、Ｔｒが小さければＴｒを大きくするように、または、Ｔｆが小さくなるようにスイッチＳＷｐ１−ＳＷｐ３，ＳＷｎ１−ＳＷｎ３を切替える。これにより、ＴｒとＴｆを同じ値に調整することができる。【００９０】
また、デコーダ２２は、カウンタ２１のカウント値を参照し、Ｔｆが小さければＴｆを大きくするように、または、Ｔｒが大きくなるようにスイッチＳＷｐ１−ＳＷｐ３，ＳＷｎ１−ＳＷｎ３を切替える。これにより、ＴｒとＴｆを同じ値に調整することができる。【００９１】
なお、図では、スイッチＳＷｐ１−ＳＷｐ３を３個しか示してないが、実際は、バッファ回路１２のトランジスタＭ１１−Ｍ１４に対応するように設けられる（図３の例では４個となる）。同様に、スイッチＳＷｎ１−ＳＷｎ３を３個しか示してないが、実際は、バッファ回路１２のトランジスタＭ１５−Ｍ１８に対応するように設けられる（図３の例では４個となる）。【００９２】
図１２は、図１１のデコーダの動作を説明する図である。図の（Ａ）−（Ｃ）には、図３に示したバッファ回路１２から出力されるクロック信号の波形を示している。また、図に示すＰＭＯＳとＮＭＯＳの数は、デコーダ２２がバッファ回路１２のＰＭＯＳのトランジスタＭ１１−Ｍ１４とＮＭＯＳのトランジスタＭ１５−Ｍ１８とをオンしている数を示している。【００９３】
なお、図３では、トランジスタＭ１１−Ｍ１４とトランジスタＭ１５−Ｍ１８は、それぞれ４個しか示してないが、ここでは、それぞれ８個存在しているものとして説明する。
図の（Ａ）では、クロック信号のＴｒとＴｆが異なっている。Ｔｒの大きさは、Ｔｆの２倍であるとする。デコーダ２２は、バッファ回路１２のＰＭＯＳのトランジスタとＮＭＯＳのトランジスタのそれぞれを４個オンしているものとする。【００９４】
図の（Ａ）から、ＴｒとＴｆの値を合わせるには、２通りある。例えば、図の（Ｂ）に示すように、Ｔｒを小さくして、Ｔｆに合わせる方法がある。前述したように、Ｔｆは、Ｔｒの２倍の大きさを有するので、Ｔｒを小さくしてＴｆに合わせるには、ＰＭＯＳのトランジスタのオンする数を２倍（８個）にすればよい。【００９５】
または、図の（Ｃ）に示すように、Ｔｆを大きくして、Ｔｒに合わせる方法がある。この場合、Ｔｆは、Ｔｒの２倍の大きさを有するので、デコーダ２２は、オンするＮＭＯＳのトランジスタの数を１／２（２個）にすればよい。【００９６】
なお、図の（Ｂ），（Ｃ）のどちらの方式を採用するかは、クロック出力回路を適用するアプリケーションにより決める。または、図の（Ｂ），（Ｃ）の両方の方式を組み合わせてもよい。例えば、ＰＭＯＳとＮＭＯＳのトランジスタの両方をオン／オフして、ＴｒとＴｆを合わせるようにしてもよい。【００９７】
また、ＴｒとＴｆの調整精度を上げるには、制御信号のビット数を増加させるようにすればよい。スイッチＳＷｐ１−ＳＷｐ３，ＳＷｎ１−ＳＷｎ３の数を増やし、バッファ回路１２のトランジスタ、Ｔｒ発振器１３ａのトランジスタ、およびＴｆ発振器１３ｂのトランジスタの数を増やすようにすればよい。【００９８】
以下、図２のクロック出力回路の適用例について説明する。その前に、クロック信号を単にバッファ回路を介して出力した場合について説明する。
図１３は、バッファ回路の後段に高感度のバッファ回路を挿入した場合の回路例を示した図である。図にはクロック信号を出力する発振回路３１、クロック信号の駆動能力を高めるバッファ回路３２、および高感度バッファ回路３３が示してある。【００９９】
発振回路３１は、デューティ比５０％のクロック信号を出力する。バッファ回路４２は、ＴｒとＴｆとが異なったクロック信号を出力するものとする。高感度バッファ回路３３は、ＴｒとＴｆとが異なったクロック信号を同じ値となるように補正して出力する。【０１００】
図１４は、図１３の回路の出力波形を示した図である。図のＮ１１−Ｎ１３には、図１３のノードＮ１１−Ｎ１３での電圧波形が示してある。
発振回路３１からは、図のＮ１１に示すようにＴｒとＴｆが同じデューティ比５０％のクロック信号が出力されている。このクロック信号は、図のＮ１２に示すように、バッファ回路３２によってＴｆがＴｒより大きな値となって出力される。【０１０１】
高感度バッファ回路３３は、図のＮ１３に示すように、バッファ回路３２から出力されるクロック信号のＴｒとＴｆを同じ値となるように補正して出力する。
しかし、バッファ回路３２から出力されるクロック信号は、Ｔｆが大きくなって出力されるため、高感度バッファ回路３３から出力されるクロック信号のデューティ比は５０％以上となって出力される。すなわち、クロック信号のＴｒとＴｆが異なると、高感度バッファ回路３３を後段に接続しても、デューティ比を５０％に戻すことができない。【０１０２】
図１５は、クロック信号をバッファ回路を介してＩＱ相２分周器に出力する回路例を示した図である。図にはクロック信号を出力する発振回路４１、クロック信号の駆動能力を高めるバッファ回路４２、およびＩＱ相２分周器４３が示してある。【０１０３】
発振回路４１は、デューティ比５０％のクロック信号を出力する。バッファ回路４２は、ＴｒとＴｆとが異なったクロック信号を出力するものとする。ＩＱ相２分周器４３は、バッファ回路４２から出力されるクロックを２分周したＩＱ相のクロック信号を出力する。【０１０４】
図１６は、図１５の回路の出力波形を示した図である。図のＮ２１，Ｎ２２，Ｎ２３ａ，Ｎ２３ｂには、図１５のノードＮ２１，Ｎ２２，Ｎ２３ａ，Ｎ２３ｂでの電圧波形が示してある。【０１０５】
発振回路４１からは、図のＮ２１に示すようにＴｒとＴｆが同じデューティ比５０％のクロック信号が出力されている。このクロック信号は、図のＮ２２に示すように、バッファ回路４２によってＴｆがＴｒより大きな値となって出力される。【０１０６】
バッファ回路４２からは、図のＮ２２に示すように、ＴｒとＴｆとが異なってクロック信号が出力されている。
ＩＱ相２分周器４３は、バッファ回路４２から出力されるクロック信号に基づいて、Ｉ相とＱ相のクロック信号を出力する。Ｉ相のクロック信号は、図のＮ２３ａに示すように、バッファ回路４２から出力されるクロック信号の立上りに同期してＨ状態およびＬ状態が遷移する。Ｑ相のクロック信号は、バッファ回路４２から出力されるクロック信号の立下りに同期してＨ状態およびＬ状態が遷移する。【０１０７】
バッファ回路４２から出力されるクロック信号は、図のＮ２２に示すようにＴｆが大きくなって出力されているため、Ｑ相のクロック信号は、９０°以上遅れて出力されることになる。このため、ＩＱ相２分周器４３からは、９０°の位相差を持ったクロック信号が得られない。すなわち、バッファ回路４２から出力されるクロック信号のＴｒとＴｆが異なると、ＩＱ相２分周器４３からは所望のＩＱ相のクロック信号が得られない。【０１０８】
図１７は、図２のクロック出力回路をＩＱ相２分周器に適用した回路例を示した図である。図には、図２で示したクロック出力回路（発振回路１１、バッファ回路１２、Ｔｒ−Ｔｆ検出用周波数生成回路１３、およびＴｒ−Ｔｆ判定回路１４）と、図１５に示したＩＱ相２分周器４３とが示してある。【０１０９】
クロック出力回路のバッファ回路１２からは、ＴｒとＴｆが同じクロック信号が出力される。これにより、ＩＱ相２分周器４３からは、デューティ比５０％のクロック信号を２分周したＩＱ相のクロック信号が出力される。【０１１０】
これにより、ＩＱ相２分周器４３からは、デューティ比５０％および９０°の位相差を持ったＩＱ相のクロック信号が出力され、後段のミキサ回路などにおいて、イメージ信号除去などの処理を適切に行うことができる。【０１１１】
このように、クロック出力回路は、微分出力やしきい値の比較といった電圧情報でＴｒとＴｆの調整を行わず、ＴｒとＴｆを周波数の信号に変換して周波数の比較結果に基づいて調整するようにした。これによって、バッファ回路１２から出力されるクロック信号のＴｒとＴｆとを精度よく調整することができる。【０１１２】
なお、バッファ回路１２のトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７とトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８は、それぞれ異なる電流駆動能力を備えるようにしてもよい。このように、クロック信号を出力するトランジスタに異なる電流駆動能力を持たせる（重み付けを持たせる）ことにより、ＴｒとＴｆとを細かく調整することができる。例えば、トランジスタＭ１，Ｍ２の電流駆動能力を１とすると、トランジスタＭ３，Ｍ５，Ｍ７およびトランジスタＭ４，Ｍ６，Ｍ８の電流駆動能力をそれぞれ２，４，８となるようにする。【０１１３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１１４】
１  クロック信号出力手段
２  バッファ回路
３ａ  立上り時間周波数出力手段
３ｂ  立下り時間周波数出力手段
４  制御信号出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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