(57)【要約】  破壊が起こりにくく、低コストで容易に製造可能な受動素子内蔵基板およびその製造方法を提供する。接続パッド２が形成された実装基板１と、基板７に薄膜受動素子４が形成されるとともに、接続パッド２に対向する薄膜受動素子４側の面に接続パッド２に対応した端子電極３が形成され、かつ、端子電極３が接続パッド２に接合され、基板７の厚さが１５μｍ以下である受動素子チップと、受動素子チップと実装基板１の間に充填されるとともに、受動素子チップの外周部に配された部分の上面が基板７の上面と一致するように形成された樹脂６と、基板７の上面に半導体素子又は半導体パッケージの端子に対応して形成されたＬＳＩ接続パッド９と、受動素子チップ内にて対応するＬＳＩ接続パッド９と端子電極３とを電気的に接続するように形成された貫通ビア８と、を備える。
2009028596.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１接続パッドが形成された実装基板と、
基板に受動素子が形成されるとともに、前記第１接続パッドに対向する前記受動素子側の面に前記第１接続パッドに対応した端子電極が形成され、かつ、前記端子電極が前記第１接続パッドに接合された受動素子チップと、
前記受動素子チップと前記実装基板の間に充填されるとともに、前記受動素子チップの外周部に配された部分の上面が前記基板の上面と一致するように形成された樹脂と、
前記基板の上面に半導体素子又は半導体パッケージの端子に対応して形成された第２接続パッドと、
前記受動素子チップ内にて対応する前記第２接続パッドと前記端子電極とを電気的に接続するように形成された貫通ビアと、
を備えることを特徴とする受動素子内蔵基板。
【請求項２】
前記基板の厚さは、１５μｍ以下であることを特徴とする請求項１記載の受動素子内蔵基板。
【請求項３】
前記樹脂は、前記実装基板の前記受動素子チップ側の面のうち前記受動素子チップ搭載領域以外の全面にも形成されていることを特徴とする請求項１又は２記載の受動素子内蔵基板。
【請求項４】
前記実装基板の前記受動素子チップ側の面のうち前記受動素子チップの外周に配設されたスティフナーを備え、
前記樹脂は、前記実装基板の前記受動素子チップ側の面のうち、前記スティフナーと前記受動素子チップの間と、前記スティフナーの外周にも形成され、
前記スティフナーの上面は、前記樹脂の上面とともに、前記基板の上面と一致するように形成されていることを特徴とする請求項１又は２記載の受動素子内蔵基板。
【請求項５】
前記実装基板は、上部にキャビティーが形成され、
前記接続パッドは、前記キャビティーの底面に形成され、
前記樹脂は、前記実装基板の前記受動素子チップ側の面のうち、前記キャビティーの側壁面と前記受動素子チップの間にも形成され、
前記実装基板の前記キャビティー以外の上面は、前記樹脂の上面とともに、前記基板の上面と一致するように形成されていることを特徴とする請求項１又は２記載の受動素子内蔵基板。
【請求項６】
前記基板は、ガラス又はセラミックからなることを特徴とする請求項１乃至５のいずれか一に記載の受動素子内蔵基板。
【請求項７】
前記基板は、シリコンからなり、
前記貫通ビアと前記基板の界面には、絶縁膜が形成されていることを特徴とする請求項１乃至５のいずれか一に記載の受動素子内蔵基板。
【請求項８】
前記受動素子は、前記貫通ビアのうち第１貫通ビアと接続された第１電極と、前記貫通ビアのうち第２貫通ビアと接続された第２電極と、前記第１電極と前記第２電極の間に配された誘電体と、からなるキャパシタを含むことを特徴とする請求項１乃至７のいずれか一に記載の受動素子内蔵基板。
【請求項９】
前記誘電体は、ペロブスカイト型酸化物からなることを特徴とする請求項８記載の受動素子内蔵基板。
【請求項１０】
請求項１乃至９のいずれか一に記載の受動素子内蔵基板と、
前記受動素子内蔵基板上に搭載された半導体素子又は半導体パッケージと、
を備えることを特徴とする半導体装置。
【請求項１１】
基板上に受動素子を形成し前記受動素子上に端子電極を形成する工程と、
前記基板を切断し受動素子チップを形成する工程と、
前記受動素子チップの前記端子電極と実装基板上の接続パッドとを接合する工程と、
前記実装基板上に前記受動素子チップの前記基板と前記受動素子の界面よりも高くなるように樹脂で封止する工程と、
前記基板の厚さが１５μｍ以下になるまで前記基板及び前記樹脂を研削する工程と、
前記受動素子チップ内に前記端子電極に通ずる下穴を形成する工程と、
を含むことを特徴とする受動素子内蔵基板の製造方法。
【請求項１２】
前記樹脂で封止する工程では、前記実装基板の前記受動素子チップ側の面のうち前記受動素子チップ搭載領域以外の全面にも前記樹脂を形成することを特徴とする請求項１１記載の受動素子内蔵基板の製造方法。
【請求項１３】
前記樹脂で封止する工程の前であって、前記端子電極と前記接続パッドとを接合する工程の前又は後に、スティフナーを前記実装基板に接着する工程を含み、
前記樹脂で封止する工程では、前記実装基板の前記受動素子チップ側の面のうち、前記スティフナーと前記受動素子チップの間と、前記スティフナーの外周にも前記樹脂を形成し、
前記基板及び前記樹脂を研削する工程では、前記スティフナーも研削することを特徴とする請求項１１記載の受動素子内蔵基板の製造方法。
【請求項１４】
前記端子電極と前記接続パッドとを接合する工程の前に、前記実装基板にキャビティーを形成し、前記キャビティーの底面に前記接続パッドを形成する工程を含み、
前記樹脂で封止する工程では、前記実装基板の前記受動素子チップ側の面のうち、前記キャビティーの側壁面と前記受動素子チップの間にも前記樹脂を形成し、
前記基板及び前記樹脂を研削する工程では、前記実装基板の前記キャビティー以外の上面も研削することを特徴とする請求項１１記載の受動素子内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願についての記載）
本願は、先の日本特許出願２００７−２２４２６１号（２００７年８月３０日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、インターポーザ型の受動素子内蔵基板、製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）のスイッチングノイズ対策として、半導体チップ直下にデカップリングキャパシタとしてのインターポーザ型キャパシタを接続した構造の半導体パッケージあるいは、半導体チップの実装構造が研究開発されている。ＬＳＩにクロック動作による急激な負荷ｉが加わると電源とＬＳＩ間の配線に存在する抵抗ＲとインダクタンスＬによって、数式１で示される電圧降下ΔＶが生じる。【０００３】
【数１】
2009028596.tif 000003
【０００４】
ΔＶを小さくするためにはＬＳＩに接続される電源ライン−接地ライン間に並列にデカップリングキャパシタが接続されるが、キャパシタの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）、及びキャパシタからＬＳＩまでの配線抵抗Ｒl，配線インダクタンスＬlの影響により数式１の△Ｖが生じていた。【０００５】
近年、クロック周波数がＧＨｚのオーダーに達し、デカップリングキャパシタとＬＳＩ間の配線による配線インダクタンスＬlが無視できなくなってきた。そのため、Ｌlを限りなく小さくできるインターポーザ型キャパシタが開発されている。インターポーザ型キャパシタの開発例としては、特許文献１〜４が挙げられる。例として、特許文献３のインターポーザ型キャパシタの構造を図１４に示す。【０００６】
従来のチップキャリア型キャパシタは、スルーホール１１２ａ、１１２ｂが形成された基板１１０上にキャパシタが形成された構造となっている。したがって、上記構造を実現するためには、スルーホール１１２ａ、１１２ｂが形成された基板１１０にキャパシタを形成するか、基板１１０にキャパシタを形成した後にスルーホール１１２ａ、１１２ｂを形成していた。【０００７】
【特許文献１】特開２００５−３３１９５号公報
【特許文献２】特開２００１−３３８８３６号公報
【特許文献３】特開２００２−８９４２号公報
【特許文献４】特許第３４６５４６４号公報
【特許文献５】特開２００４−３２００４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１〜５の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。
しかし、スルーホール１１２ａ、１１２ｂが形成された基板１１０にキャパシタを形成する場合、キャパシタ形成時の基板加熱時に基板材料とビア導体の熱膨張係数差によりスルーホール１１２ａ、１１２ｂが伸縮し、キャパシタ不良を招くおそれがあった。【０００９】
また、キャパシタ形成後にスルーホール１１２ａ、１１２ｂを形成する場合には、キャパシタが存在することでスルーホール形成プロセスが制限されてしまうおそれがあった。例えば、スルーホール形成時に基板１１０にクラックが発生し、キャパシタ部にクラックが進展し不良になる問題や、キャパシタがエッチングされないプロセスに制限される問題があった。【００１０】
さらに、いずれの場合においても、スルーホール導体の充填は、基板厚みが小さい方が容易であるが、基板厚みを小さくすると、ハンドリングが困難になるおそれがあり、実装プロセスで基板を破壊してしまう問題があった。【００１１】
一方、キャパシタのような受動素子を実装基板内部に形成することは、受動素子部品の実装コストを低下することや受動素子部品を実装基板に内蔵することによるパッケージやモジュールの小型化が可能となることから開発が盛んに行われている。しかし、インターポーザ型キャパシタについては、前述したようにインターポーザ型キャパシタそのものの製造が困難である。また、特許文献５には、実装基板内部に実装可能な上下面に接続パッドを有する積層セラミックコンデンサが開示されているが、積層セラミックコンデンサでは形成できるビアサイズを小さくできないため、狭ピッチの接続パッドを形成できないおそれがある。さらに、積層セラミックコンデンサでは数百μｍオーダー以上の厚みを有するため、受動素子内蔵基板の薄化に限界がある。【００１２】
以上説明したように、従来のインターポーザ型キャパシタでは製造が困難な問題と製造しやすくするために基板厚みを小さくすると実装プロセスのハンドリング時に破壊しやすくなってしまう問題があった。一方、インターポーザ型キャパシタを内蔵した受動素子内蔵基板は、製造が困難であり、ビア狭ピッチ化と基板薄化が困難であった。【００１３】
本発明の主な課題は、破壊が起こりにくく、低コストで容易に製造可能な受動素子内蔵基板およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、受動素子内蔵基板において、複数の第１接続パッドが形成された実装基板と、基板に受動素子が形成されるとともに、前記第１接続パッドに対向する前記受動素子側の面に前記第１接続パッドに対応した端子電極が形成され、かつ、前記端子電極が前記第１接続パッドに接合された受動素子チップと、前記受動素子チップと前記実装基板の間に充填されるとともに、前記受動素子チップの外周部に配された部分の上面が前記基板の上面と一致するように形成された樹脂と、前記基板の上面に半導体素子又は半導体パッケージの端子に対応して形成された第２接続パッドと、前記受動素子チップ内にて対応する前記第２接続パッドと前記端子電極とを電気的に接続するように形成された貫通ビアと、を備えることを特徴とする。【００１５】
本発明の第２の視点においては、半導体装置において、前記受動素子内蔵基板と、前記受動素子内蔵基板上に搭載された半導体素子又は半導体パッケージと、を備えることを特徴とする。【００１６】
本発明の第３の視点においては、受動素子内蔵基板の製造方法において、基板上に受動素子を形成し前記受動素子上に端子電極を形成する工程と、前記基板を切断し受動素子チップを形成する工程と、前記受動素子チップの前記端子電極と実装基板上の接続パッドとを接合する工程と、前記実装基板上に前記受動素子チップの前記基板と前記受動素子の界面よりも高くなるように樹脂で封止する工程と、前記基板の厚さが１５μｍ以下になるまで前記基板及び前記樹脂を研削する工程と、前記受動素子チップ内に前記端子電極に通ずる下穴を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、以下の効果を奏する。【００１８】
本発明に係る受動素子内蔵基板の第１の効果は、受動素子チップの厚さを小さくできるため、受動素子チップ内に形成された貫通ビアを介して受動素子と半導体素子又は半導体パッケージ間の距離が小さい状態で接続可能になり、低インダクタンスで受動素子と半導体素子又は半導体パッケージが接続される点にある。特に、高速で動作するＬＳＩのデカップリングに対して効果がある。【００１９】
本発明に係る受動素子内蔵基板の第２の効果は、受動素子内蔵基板内の受動素子チップに形成される貫通ビアの長さが１５μｍ以下とすることができるため、容易に製造可能な構造を有しており、低コスト化が可能な点にある。【００２０】
本発明に係る受動素子内蔵基板の第３の効果は、受動素子形成基板にＬＳＩまたは半導体パッケージと熱膨張係数が近い材料を使用することにより、半導体素子又は半導体パッケージ実装後の信頼性が高いパッケージあるいはインターポーザが得られる点にある。【００２１】
本発明に係る受動素子内蔵基板の第４の効果は、受動素子チップの厚みが小さいことから非内蔵の基板とほとんど変わらない厚みとなる点である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１に係る受動素子内蔵基板の構成を模式的に示した断面図である。
【図２】本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの第１の構成を模式的に示した部分断面図である。
【図３】図３は、本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの第２の構成を模式的に示した部分断面図である。
【図４】本発明の実施例１に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。
【図５】本発明の実施例１に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した第１の断面図である。
【図６】本発明の実施例１に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した第２の断面図である。
【図７】本発明の実施例１に係る受動素子内蔵基板の製造方法における中間品の一例の構成を模式的に示した部分断面図である。
【図８】本発明の実施例２に係る受動素子内蔵基板の構成を模式的に示した断面図である。
【図９】本発明の実施例２に係る受動素子内蔵基板におけるスティフナーの構成を模式的に示した平面図である。
【図１０】本発明の実施例２に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。
【図１１】本発明の実施例３に係る受動素子内蔵基板の構成を模式的に示した断面図である。
【図１２】本発明の実施例３に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。
【図１３】本発明の実施例３に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した断面図である。
【図１４】従来例に係るインターポーザ型キャパシタの構成を模式的に示した断面図である。
【符号の説明】
【００２３】
１  実装基板
２  接続パッド
３  端子電極
４  薄膜受動素子
５  接合材
６  樹脂
７  基板
８  貫通ビア
９  ＬＳＩ接続パッド
９ａ  ＬＳＩ接続パッド（電源用）
９ｂ  ＬＳＩ接続パッド（接地用）
９ｃ  ＬＳＩ接続パッド（信号用）
１０  下部電極
１１  薄膜誘電体
１２  上部電極
１３  絶縁膜
１４  カバー膜
１５  上部電極接続ビア
１６  下部電極接続ビア
１７  スティフナー
１８  キャビティー
１９  アンダーフィル樹脂
２０  モールド樹脂
２１  ガラス基板
１１０  基板
１１１  支持体
１１２ａ  第１のスルーホール
１１２ｂ  第２のスルーホール
１１４  下部電極
１１６  高誘電体膜
１１８  上部電極
１２０、１２２  保護膜
１２１ａ、１２１ｂ  電極パッド
１２４ａ、１２４ｂ  電極パッド
１２８ａ、１２８ｂ  バンプ電極
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態に係る受動素子内蔵基板では、複数の接続パッド（図１の２）が形成された実装基板（図１の１）と、基板（図１の７）に受動素子（図１の４）が形成されるとともに、接続パッド（図１の２）に対向する受動素子（図１の４）側の面に接続パッド（図１の２）に対応した端子電極（図１の３）が形成され、かつ、端子電極（図１の３）が接続パッド（図１の２）に接合された受動素子チップと、受動素子チップと実装基板（図１の１）の間に充填されるとともに、受動素子チップの外周部に配された部分の上面が基板（図１の７）の上面と一致するように形成された樹脂（図１の６）と、基板（図１の７）の上面に半導体素子又は半導体パッケージの端子に対応して形成された接続パッド（図１の９）と、受動素子チップ内にて対応する接続パッド（図１の９）と端子電極（図１の３）とを電気的に接続するように形成された貫通ビア（図１の８）と、を備える。【００２５】
本発明の実施形態に係る受動素子内蔵基板の製造方法では、基板（図４の７）上に受動素子（図４の４）を形成し受動素子（図４の４）上に端子電極（図４の３）を形成する工程と、基板（図４の７）を切断し受動素子チップを形成する工程と、受動素子チップの端子電極（図４の３）と実装基板（図４の１）上の接続パッド（図４の２）とを接合する工程と、実装基板（図４の１）上に受動素子チップの基板（図４の７）と受動素子（図４の４）の界面よりも高くなるように樹脂（図４の６）で封止する工程と、基板（図４の７）の厚さが１５μｍ以下になるまで基板（図４の７）及び樹脂（図４の６）を研削する工程と、受動素子チップ内に端子電極（図４の３）に通ずる下穴（図４の貫通ビア８用の下穴）を形成する工程と、を含む。
【実施例１】
【００２６】
本発明の実施例１に係る受動素子内蔵基板について図面を用いて説明する。図１は、本発明の実施例１に係る受動素子内蔵基板の構成を模式的に示した断面図である。【００２７】
図１を参照すると、実施例１に係る受動素子内蔵基板は、薄膜受動素子４を内蔵した基板である。受動素子内蔵基板は、実装基板１と、接続パッド２と、端子電極３と、薄膜受動素子４と、接合材５と、樹脂６と、基板７と、貫通ビア８と、ＬＳＩ接続パッド９と、を有する。【００２８】
実装基板１は、半導体チップを搭載するための基板である。実装基板１の薄膜受動素子４側の面には、複数の接続パッド２が配設されている。実装基板１の表面や内部には、配線（図示せず）が形成されている。実装基板１には、例えば、ガラスとエポキシ樹脂を基材にしたプリント基板を用いることができ、セラミック基板やその他の絶縁材料を基材にした基板を用いることができる。実装基板１は、インターポーザ基板として使用することができる。【００２９】
接続パッド２は、実装基板１の薄膜受動素子４側の面に配設され、対応する端子電極３と接合材５を介して接合され、当該端子電極３と電気的に接続されている。【００３０】
端子電極３は、薄膜受動素子４の実装基板１側の面に配設されている。端子電極３は、対応する接続パッド２と接合材５を介して接合され、当該接続パッド２と電気的に接続されている。端子電極３は、対応するＬＳＩ接続パッド９と貫通ビア８を介して電気的に接続されている。【００３１】
薄膜受動素子４は、受動素子を有する部分であり、基板７と組み合わされて薄膜受動素子チップを構成する。薄膜受動素子４は、基板７の実装基板１側の面に配されている。薄膜受動素子４は、実装基板１側の面に接続パッド２に対応した端子電極３が配設されている。薄膜受動素子４内の受動素子は、キャパシタ、抵抗、インダクタ等とすることができ、それらを組み合わせた素子でもよい。薄膜受動素子４には、互いに対応する端子電極３及びＬＳＩ接続パッド９の間の所定の位置に下穴が形成されており、当該下穴に貫通ビア８が埋め込まれている。薄膜受動素子４と基板７から構成される薄膜受動素子チップの厚さは、１５μｍ以下である。【００３２】
接合材５は、薄膜受動素子４の端子電極３と、実装基板１の接続パッド２とを接合し、互いに対応する端子電極３と接続パッド２を電気的に接続する。接合材５には、例えば、半田を用いることができる。【００３３】
樹脂６は、少なくとも実装基板１と薄膜受動素子４の間における接合部（接続パッド２、端子電極３、接合材５）以外の空間を封止する絶縁樹脂である。樹脂６は、実装基板１上の薄膜受動素子４を実装する領域の外周において、基板７のＬＳＩ接続パッド９側の面まで満たされ、薄膜受動素子４を埋め込んでいる。樹脂には、例えば、フィラーを含む低熱膨張樹脂を用いることができ、アンダーフィルやモールドに使用される樹脂を用いることができる。【００３４】
基板７は、薄膜受動素子４を支持する基板であり、薄膜受動素子４と組み合わされて薄膜受動素子チップを構成する。基板７には、互いに対応する端子電極３及びＬＳＩ接続パッド９の間の所定の位置に下穴が形成されており、当該下穴に貫通ビア８が埋め込まれている。【００３５】
基板７には、例えば、ビア形成前の絶縁処理が不要な点、表面が平滑な点、及び、微細な薄膜素子を形成に有利な点からガラスを用いることが好ましい。また、基板７には、絶縁性のセラミックを用いることができ、薄膜素子形成に適しているシリコンを用い下穴の側壁面に絶縁性の膜を形成したものを用いてもよい。また、基板７には、基板７自身の反りを考慮すると、低熱膨張係数を有する材料からなることが好ましい。また、基板７は、搭載されるＬＳＩや半導体パッケージと熱膨張係数が近い材料を用いることにより、半導体素子実装後の信頼性が向上する。【００３６】
貫通ビア８は、互いに対応する端子電極３及びＬＳＩ接続パッド９を電気的に接続する。貫通ビア８は、薄膜受動素子４と基板７から構成される薄膜受動素子チップの所定の位置に形成された下穴に埋め込まれている。貫通ビア８は、薄膜受動素子４と基板７から構成される薄膜受動素子チップの厚さが１５μｍ以下と小さいために、微小サイズかつ低コストで形成することが可能である。【００３７】
ＬＳＩ接続パッド９は、基板７の表面側に配設された接続パッドであり、ＬＳＩ（図示せず）と電気的に接続するためのものである。ＬＳＩ接続パッド９は、対応する端子電極３と貫通ビア８を介して電気的に接続されている。【００３８】
次に、本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの受動素子がキャパシタの場合の例について図面を用いて説明する。図２は、本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの第１の構成を模式的に示した部分断面図である。図３は、本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの第２の構成を模式的に示した部分断面図である。【００３９】
図２を参照すると、薄膜受動素子チップは、端子電極３と、薄膜受動素子４と、基板７と、貫通ビア８と、ＬＳＩ接続パッド９ａ、９ｂ、９ｃと、カバー膜１４と、を有する。【００４０】
端子電極３は、対応する実装基板（図１の１）の接続パッド（図１の２）と電気的に接続するための電極である。薄膜受動素子４（絶縁膜１３）の実装基板側の面（図２の下側）に配設されている。端子電極３は、対応するＬＳＩ接続パッド９ａ、９ｂ、９ｃと貫通ビア８を介して電気的に接続されている。接地用のＬＳＩ接続パッド９ｂに対応する端子電極３については、下部電極接続ビア１６、下部電極１０、及び貫通ビア８を介して接地用のＬＳＩ接続パッド９ｂと電気的に接続されている。電源用のＬＳＩ接続パッド９ａに対応する端子電極３については、貫通ビア８を介して電源用のＬＳＩ接続パッド９ａと電気的に接続されるとともに、上部電極接続ビア１５を介して上部電極１２と電気的に接続されている。端子電極３の材質は、限定されないが、めっき法で形成することができ、Ｃｕ等が適しており、Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっきを用いる場合の厚さは、限定されないが、１〜２０μｍ程度とすることができる。【００４１】
薄膜受動素子４は、受動素子を有する部分であり、下部電極１０と、薄膜誘電体１１と、上部電極１２と、絶縁膜１３と、上部電極接続ビア１５と、下部電極接続ビア１６と、を有する。【００４２】
下部電極１０は、基板７上に形成された電極であり、基板７側の反対面の所定の領域に薄膜誘電体１１が形成されている。下部電極１０は、薄膜誘電体１１と上部電極１２とともにＭＩＭ（Metal Insulation Metal）キャパシタを構成する。下部電極１０は、基板７側で貫通ビア８を介して接地用のＬＳＩ接続パッド９ｂと電気的に接続され、基板７側の反対側で下部電極接続ビア１６を介して端子電極３と電気的に接続されている。下部電極１０の材質は、限定されるものではないが、ベースとなる基板７との密着性に優れ、薄膜誘電体１１への拡散が少ない金属または合金が望ましく、例えば、絶縁基板側からＴｉ，Ｃｒ，Ｔａ，Ｍｏ等の活性金属、Ｐｔ，Ｒｕ，ＴｉＮ，Ａｕ等の高バリア性金属の順で成膜することが望ましい。下部電極１０の形成方法は、限定されないが、スパッタ法、ＣＶＤ法、蒸着法あるいはめっき法を用いることができる。【００４３】
薄膜誘電体１１は、下部電極１０上に形成された誘電体であり、下部電極１０側の反対面の所定の領域に上部電極１２が形成されている。薄膜誘電体１１は、下部電極１０と上部電極１２とともにＭＩＭキャパシタを構成する。薄膜誘電体１１の材料は、特に限定されず、酸化タンタル、酸化アルミニウム、酸化シリコン等の高絶縁性の材料を用いることができ、高誘電率を有するペロブスカイト構造を有する化合物を用いることが望ましい。ペロブスカイト構造を有する化合物としては、ＳｒＴｉＯ３、ＳｒＴｉＯ３のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ３またはＰｂＴｉＯ３やＢａＴｉＯ３を骨格としてＰｂ，Ｂａサイト（Ａサイト）の一部をＳｒ，Ｃａ，Ｌａ等で置換することによってＡサイトの平均原子価を２価にした、ないしＴｉ（Ｂサイト）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物が望ましい。薄膜誘電体１１の形成方法は限定されないが、スパッタ法，ＣＶＤ法またはゾルゲル法を用いることができる。【００４４】
上部電極１２は、薄膜誘電体１１上に形成された電極であり、薄膜誘電体１１側の反対面の所定の領域にて上部電極接続ビア１５と接続されている。上部電極１２は、下部電極１０と薄膜誘電体１１とともにＭＩＭキャパシタを構成する。上部電極１２は、貫通ビア８、端子電極３、及び上部電極接続ビア１５を介して電源用のＬＳＩ接続パッド９ａと電気的に接続されている。上部電極１２の材質は、下部電極１０と同様に限定はされないが、薄膜誘電体１１への拡散の少ないものが望ましく、例えば、Ｐｔ，Ｒｕ，ＴｉＮ，Ａｕが望ましい。上部電極１２の形成方法は、限定されないが、スパッタ法、ＣＶＤ法、蒸着法あるいはめっき法を用いることができる。【００４５】
絶縁膜１３は、薄膜受動素子４において下部電極１０、薄膜誘電体１１、上部電極１２、上部電極接続ビア１５、及び下部電極接続ビア１６が配されていない空間に充填された絶縁体であり、ＭＩＭキャパシタとビアの間は電気的に絶縁されている。絶縁膜１３には、互いに対応する端子電極３及びＬＳＩ接続パッド９ａ、９ｃの間の所定の位置に下穴が形成されており、当該下穴に貫通ビア８が埋め込まれている。絶縁膜１３には、互いに対応する端子電極３及び下部電極１０の間の所定の位置に下穴が形成されており、当該下穴に下部電極接続ビア１６が埋め込まれている。絶縁膜１３には、互いに対応する端子電極３及び上部電極１２の間の所定の位置に下穴が形成されており、当該下穴に上部電極接続ビア１５が埋め込まれている。絶縁膜の材質や厚みは、限定されないが、ＳｉＯ２やＳｉ３Ｎ４からなる無機絶縁膜やポリイミドやエポキシ樹脂を用いることができる。【００４６】
上部電極接続ビア１５は、互いに対応する端子電極３と上部電極１２を電気的に接続するビアである。上部電極接続ビア１５は、互いに対応する端子電極３及び上部電極１２の間の絶縁膜１３に形成された下穴に埋め込まれている。上部電極接続ビア１５の材質は、限定されず、金属あるいは合金を用いることができる。【００４７】
下部電極接続ビア１６は、互いに対応する端子電極３と下部電極１０を電気的に接続するビアである。下部電極接続ビア１６は、互いに対応する端子電極３及び下部電極１０の間の絶縁膜１３に形成された下穴に埋め込まれている。上部電極接続ビア１５の材質は、限定されず、金属あるいは合金を用いることができる。【００４８】
基板７は、薄膜受動素子４を支持する基板である。基板７には、互いに対応する端子電極３及びＬＳＩ接続パッド９ａ、９ｃの間の所定の位置に下穴が形成されており、当該下穴に貫通ビア８が埋め込まれている。基板７には、互いに対応する接地用のＬＳＩ接続パッド９ｂ及び下部電極１０の間の所定の位置に下穴が形成されており、当該下穴に貫通ビア８が埋め込まれている。【００４９】
貫通ビア８は、少なくとも基板７を貫通するビアである。ＬＳＩ接続パッド９ａ、９ｃが配された領域の貫通ビア８は、基板７及び薄膜受動素子４（絶縁膜１３）を貫通する。電源用のＬＳＩ接続パッド９ａに対応する貫通ビア８は、電源用のＬＳＩ接続パッド９ａと端子電極３を電気的に接続する。接地用のＬＳＩ接続パッド９ｂに対応する貫通ビア８は、接地用のＬＳＩ接続パッド９ｂと下部電極１０を電気的に接続する。信号用のＬＳＩ接続パッド９ｃに対応する貫通ビア８は、信号用のＬＳＩ接続パッド９ｃと端子電極３を電気的に接続する。貫通ビア８の材質は、限定されず、金属あるいは合金を用いることができる。【００５０】
ＬＳＩ接続パッド９ａは、ＬＳＩ（図示せず）の電源パッド（図示せず）と電気的に接続するための接続パッドである。ＬＳＩ接続パッド９ａは、基板７のＬＳＩ（図示せず）側の面に配設されている。ＬＳＩ接続パッド９ａは、貫通ビア８を介して端子電極３と電気的に接続され、貫通ビア８、端子電極３、上部電極接続ビア１５を介して上部電極１２と電気的に接続されている。【００５１】
ＬＳＩ接続パッド９ｂは、ＬＳＩ（図示せず）の接地パッド（図示せず）と電気的に接続するための接続パッドである。ＬＳＩ接続パッド９ｂは、基板７のＬＳＩ（図示せず）側の面に配設されている。ＬＳＩ接続パッド９ｂは、貫通ビア８を介して下部電極１０と電気的に接続され、貫通ビア８、下部電極１０、下部電極接続ビア１６を介して端子電極３と電気的に接続されている。【００５２】
ＬＳＩ接続パッド９ｃは、ＬＳＩ（図示せず）の信号パッド（図示せず）と電気的に接続するための接続パッドである。ＬＳＩ接続パッド９ｃは、基板７のＬＳＩ（図示せず）側の面に配設されている。ＬＳＩ接続パッド９ｃは、貫通ビア８を介して端子電極３と電気的に接続されている。なお、ＬＳＩ接続パッド９ｃは、ＭＩＭキャパシタには接続されていない。【００５３】
なお、図２では、電源用のＬＳＩ接続パッド９ａが上部電極１２に電気的に接続され、かつ、接地用のＬＳＩ接続パッド９ｂが下部電極１０に電気的に接続された構成となっているが、これらの関係が逆の構成、すなわち、電源用のＬＳＩ接続パッド９ａが下部電極１０に電気的に接続され、かつ、接地用のＬＳＩ接続パッド９ｂが上部電極１２に電気的に接続された構成としてもよい。【００５４】
ＬＳＩ接続パッド９ａ、９ｂ、９ｃの材質は、限定されないが、めっき法で形成することができ、Ｃｕ等が適しており、Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっきを用いる場合の厚さは、限定されないが、１〜２０μｍ程度とすることができる。また、ＬＳＩ接続パッド９ａ、９ｂ、９ｃは、ＬＳＩ（半導体素子）に接合する際には表面側からＡｕ／ＮｉやＳｎ等の表面処理が施されていることが望ましい。【００５５】
カバー膜１４は、絶縁膜１３上の端子電極３間と、基板７上のＬＳＩ接続パッド９ａ、９ｂ、９ｃ間と、をカバーする絶縁体である。カバー膜１４は、各端子電極３及び各ＬＳＩ接続パッド９ａ、９ｂ、９ｃのそれぞれの周縁部を覆い、各端子電極３及び各ＬＳＩ接続パッド９ａ、９ｂ、９ｃのそれぞれの中心の必要な部分は開口している。カバー膜１４の材質や構造は、限定されないが、カバー膜１４を形成することにより半田接続する場合のソルダーレジストの役目をなすものであればよい。【００５６】
図２の薄膜受動素子チップのキャパシタは、ＬＳＩ接続パッド９ｂ、端子電極３がビア８、１５、１６により基板７に垂直方向に接続されているが、この構造とすることによりＬＳＩからの信号の劣化を防ぐことができる。【００５７】
なお、図２では端子電極３のピッチはＬＳＩ接続パッド９ａ、９ｂ、９ｃのピッチと対応した構成となっているが、図３のように端子電極３のピッチをＬＳＩ接続パッド９ａ、９ｂ、９ｃのピッチよりも大きくしても構わない。図３では端子電極３で貫通ビア８からの配線を引き回し、カバー膜１４で端子電極３の開口ピッチを広げている。図３の構造ではキャパシタ（１０、１１、１２）とＬＳＩの間の配線距離は、図２と同様に十分に小さいため、デカップリングキャパシタとして使用する場合にはＬＳＩとキャパシタの間のインダクタンスが小さい接続構造となる。また、端子電極３のピッチを大きくすることで、信号については図２よりも大きいが、低コストなプリント基板を使用できる利点がある。【００５８】
また、図１から図３では薄膜受動素子チップの受動素子非形成面にＬＳＩ接続パッドを形成した構造について説明したが、ＬＳＩ接続パッド９（９ａ、９ｂ、９ｃ）に代えて半導体パッケージの入出力端子に対応したパッケージ接続パッドであってもよい。【００５９】
次に、本発明の実施例１に係る受動素子内蔵基板の製造方法について図面を用いて説明する。図４は、本発明の実施例１に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。図５は、本発明の実施例１に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した第１の断面図である。図６は、本発明の実施例１に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した第２の断面図である。【００６０】
まず、基板７上に複数の端子電極３を有する薄膜受動素子４を形成する（ステップＡ１；図４（Ａ）参照）。なお、基板７上に受動素子をキャパシタとする薄膜受動素子４が形成された薄膜受動素子チップの製造方法の詳細は後述する。また、基板７は、限定されないが、ガラス基板、セラミック基板、シリコン基板等を用いることができる。【００６１】
次に、基板７をチップ状に切断して受動素子チップを製造した後、該受動素子チップを反転させ、該チップを接合材５を用いて、あらかじめ薄膜受動素子４の端子電極３に対応した接続パッド２が形成された実装基板１に接合する（ステップＡ２；図４（Ｂ）参照）。ここで、接合材５は、限定されないが、Ｓｎ−Ａｇ−Ｃｕ半田を用いることができる。【００６２】
次に、薄膜受動素子４と実装基板１の間および実装基板１の表面を覆うように、樹脂６で封止する（ステップＡ３；図４（Ｃ）参照）。なお、樹脂６の種類や厚みは、限定されないが、薄膜受動素子チップの薄膜受動素子４の実装基板１側の面から基板７の周囲を１５μｍ以上の高さとなるように覆う事が望ましい。【００６３】
ここで、図４（Ｃ）では樹脂６が薄膜受動素子チップ（基板７乃至薄膜受動素子４）の側壁を全部覆っていないが、図５のようにアンダーフィル工程および図６に示すモールド工程を経て薄膜受動素子チップ（基板７乃至薄膜受動素子４）全体を覆ってもよい。図６の後、モールド樹脂２０上部から研削加工することにより、図４（Ｄ）と同様の構造を得ることができる。図６のように薄膜受動素子チップ（基板７乃至薄膜受動素子４）全体をモールドした方が研削加工時に薄膜受動素子チップにクラック等の不良発生頻度が減る利点がある。【００６４】
次に、基板７の受動素子非形成面側から研削加工を行い、基板７の厚さが１５μｍ以下となるまで、基板７および樹脂６を研削する（ステップＡ４；図４（Ｄ）参照）。【００６５】
次に、基板７乃至薄膜受動素子４に下穴を形成し、下穴内に導体を充填し、貫通ビア８を形成する（ステップＡ５）。なお、基板７にＳｉ等の非絶縁性基板を使用した場合には、下穴形成後、下穴側壁に絶縁処理を施し、その後、ビア導体を充填する必要がある。【００６６】
ここで、下穴の形成方法は、限定されないが、基板７の厚みが１５μｍ以下と小さいため、容易に下穴を形成することができ、低コストなウエットエッチングでもビア形成が可能である。例えば、レジストでマスクを形成した後、弗酸によりガラス基板（基板７）をエッチングして直径５０μｍの下穴を形成し、続いて、Ｏ２プラズマにより薄膜受動素子４（図２の絶縁膜１３）にも下穴を形成し、その後、上記レジストを除去する。【００６７】
また、受動素子チップ単体では厚みを５０μｍ以下にするとハンドリングが困難となるが、実施例１では樹脂６で封止した後に基板７を薄化しているため、１５μｍ以下の厚みが可能となっている。また、厚みが１５μｍ以下としてから貫通ビア８を形成しているため、下穴形成とともにビア充填も容易に行うことができる。【００６８】
また、ビアの材質、充填の方法も限定はされないが、Ｃｕめっきによるビア充填を用いることができる。また、この後に形成するＬＳＩ接続パッド９に適合した形状をレジストでパターニングした後、電解Ｃｕめっきにより貫通ビア８とＬＳＩ接続パッド９を同時に形成することもできる。ビアの深さが小さいため、めっきによるビア充填を行った場合にも短時間でビア充填を行うことができ、低コスト化に有利となっている。また、ビア径も限定されないが、導電性ペーストによりビア充填を行う場合にもビア深さが小さいためアスペクト比が小さく容易に充填が可能である。【００６９】
次に、貫通ビア８と対応する位置にＬＳＩ接続パッド９を形成する（ステップＡ６；図４（Ｅ）参照）。【００７０】
次に、絶縁樹脂として感光性エポキシーフェノール樹脂を使用し、露光・現像によりＬＳＩ接続パッド９の裏面を露出するようにパターニング、キュアして、カバー膜（図２の１４に対応）を形成する（ステップＡ７）。【００７１】
以上により、図１と同様な受動素子内蔵基板が完成する。なお、ＬＳＩ接続パッド９に代えて半導体パッケージ接続パッドを形成してもよい。また、図４（Ｅ）では、実装基板１上に設けた接続パッド２の位置と貫通ビア８の形成位置が一致しているが、貫通ビア８と接続パッド２が電気的に接続していれば位置が同じでなくても構わない。【００７２】
この後、図１の受動素子内蔵基板のＬＳＩ接続パッド９上に電極として無電解めっきでパッド側からＮｉおよびＡｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜し、その後、Ｓｎ−Ａｇ−Ｃｕ半田を用いてＬＳＩ接続パッド９上の電極にＬＳＩを接続することになる。【００７３】
図１の受動素子内蔵基板に電源電圧１Ｖ、クロック周波数２ＧＨｚ、最大負荷電流１００ＡのＬＳＩを接続した場合、このＬＳＩを動作評価したところ、電源ノイズがほとんど無く十分なデカップリング特性を確認することができる。【００７４】
次に、本発明の実施例１に係る受動素子内蔵基板における薄膜受動素子チップの受動素子がキャパシタの場合の例の製造方法について図面を用いて説明する。図７は、本発明の実施例１に係る受動素子内蔵基板の製造方法における中間品の一例の構成を模式的に示した部分断面図である。ここでの薄膜受動素子チップの受動素子がキャパシタの場合の例の製造方法は、ステップＡ１に相当するものである。【００７５】
まず、ガラス基板２１（図１の基板７に対応）となる５００μｍ厚の無アルカリガラスウエハ上に下部電極１０としてウエハ側からＴａ，Ｒｕの順でＤＣマグネトロンスパッタにより成膜する（ステップＢ１）。なお、Ｔａ，Ｒｕの膜厚は、共に５０ｎｍとすることができる。【００７６】
次に、薄膜誘電体１１としてＭｎを５％添加したＳｒＴｉＯ３（ＳＴＯ）をＲＦスパッタにより、４００℃で５０ｎｍの厚みに成膜する（ステップＢ２）。【００７７】
次に、上部電極１２としてＴｉＮをターゲットとしてプロセスガスに窒素を利用したＤＣマグネトロンスパッタにより室温で１００ｎｍの厚みで成膜する（ステップＢ３）。これにより、ＭＩＭキャパシタ構造を得ることができる。【００７８】
次に、フォトリソグラフィーによりパターニングしたレジストをマスクとして、アンモニア、過酸化水素水および水の混合水溶液を用いて、上部電極１２となるＴｉＮをエッチングし、その後、レジストをメチルエチルケトン洗浄および酸素プラズマ洗浄で除去する（ステップＢ４）。【００７９】
次に、パターニングしたフォトレジストをマスクとして、薄膜誘電体１１を弗酸と硝酸の混合水溶液によるエッチングでパターニングし、その後、フォトレジストを除去する（ステップＢ５）。【００８０】
次に、パターニングしたレジストをマスクとして、Ａｒイオンミリングにより下部電極１０をパターニングし、その後、レジストを除去する（ステップＢ６）。【００８１】
次に、絶縁膜１３として、感光性ポリイミドをスピンコートによる塗布および露光・現像によるパターニングを行った後、窒素気流中３２０℃で２時間キュアする（ステップＢ７）。ここで、絶縁膜１３の膜厚は、キュア後１．５μｍとして、この後に形成する端子電極３が上部電極１２および下部電極１０に接続あるいは非接続となるようにパターン形成する。【００８２】
次に、電解めっきのシード層としてウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで成膜した後、レジストをマスクとして電解めっきによりＣｕで端子電極３の下地を形成し、レジストを除去する（ステップＢ８）。【００８３】
次に、絶縁樹脂として感光性エポキシフェノール樹脂を使用し、露光・現像により端子電極３の裏面を露出するようにパターニング、キュアして、カバー膜１４を形成する（ステップＢ９）。【００８４】
次に、端子電極３として無電解めっきで端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜する（ステップＢ１０）。【００８５】
ステップＢ１０で得られた複数のキャパシタを形成した薄膜受動素子ウエハを切断する（ステップＢ１１）。これにより、図７の薄膜受動素子チップを得ることができる。【００８６】
図７では、３種類の端子電極３、すなわち、絶縁膜１３に上部電極接続ビア１５が形成されて上部電極１２に接続されている端子電極３と、下部電極１０に接続されている端子電極３と、キャパシタの電極に接続されていない端子電極３と、が存在することがわかる。【００８７】
ステップＢ１１の後、図４（Ｂ）のステップＡ２に続くことになる。【００８８】
ステップＢ１〜ステップＢ１１により製造した薄膜キャパシタチップを用いて、ステップＡ２〜Ａ７により薄膜受動素子内蔵基板を製造すると、一辺が２０ｍｍのサイズの薄膜受動素子内蔵基板で端子電極３は９０００個あり、７．２μＦの容量が得られる。【００８９】
実施例１によれば、以下のような効果を奏する。【００９０】
実施例１に係る受動素子内蔵基板の第１の効果は、受動素子チップ（薄膜受動素子４乃至基板７）の厚さを小さくできるため、受動素子チップ内に形成された貫通ビア８を介して受動素子とＬＳＩまたは半導体パッケージ間の距離が小さい状態で接続可能になり、低インダクタンスで受動素子と半導体素子又は半導体パッケージが接続される点にある。特に、高速で動作するＬＳＩのデカップリングに対して効果がある。【００９１】
実施例１に係る受動素子内蔵基板の第２の効果は、受動素子内蔵基板内の受動素子チップに形成される貫通ビア８の長さが１５μｍ以下となるため、容易に製造可能な構造を有しており、低コスト化が可能な点にある。【００９２】
実施例１に係る受動素子内蔵基板の第３の効果は、受動素子形成基板にＬＳＩまたは半導体パッケージと熱膨張係数が近い材料を使用することにより、半導体素子又は半導体パッケージ実装後の信頼性が高いパッケージあるいはインターポーザが得られる点にある。【００９３】
実施例１に係る受動素子内蔵基板の第４の効果は、薄膜受動素子チップの厚みが小さいことから非内蔵の基板とほとんど変わらない厚みとなる点である。【００９４】
実施例１に係る受動素子内蔵基板の製造方法の第１の効果は、実装基板１の接合材５および樹脂６による固定後に受動素子チップ（薄膜受動素子４乃至基板７）を薄化することが可能なため、受動素子内蔵基板の薄化が可能な点にある。【００９５】
実施例１に係る受動素子内蔵基板の製造方法の第２の効果は、単体ではハンドリング困難な厚みに薄化された受動素子チップ（薄膜受動素子４乃至基板７）を実装基板１に接続した後に貫通ビア８を形成するため、貫通ビア８を容易に低コストで形成できる点にある。【００９６】
実施例１に係る受動素子内蔵基板の製造方法の第３の効果は、薄膜受動素子４も一般的な積層セラミック部品と比較して低インダクタンス構造を製造できる点にある。また、これらの構造は受動素子チップの厚みが１５μｍ以下と小さいため、容易にビア形成が可能であり低コスト化に有利である。
【実施例２】
【００９７】
本発明の実施例２に係る受動素子内蔵基板について図面を用いて説明する。図８は、本発明の実施例２に係る受動素子内蔵基板の構成を模式的に示した断面図である。図９は、本発明の実施例２に係る受動素子内蔵基板におけるスティフナーの構成を模式的に示した平面図である。【００９８】
実施例２に係る受動素子内蔵基板には、実装基板１上の薄膜受動素子チップ（薄膜受動素子４乃至基板７）周辺部にスティフナー１７を接着した構造を示す。スティフナー１７の材質については限定されないが、低熱膨張かつ高弾性の金属あるいは合金を用いることができる。スティフナー１７の上面は、薄膜受動素子チップの受動素子非形成面（基板７の表面）および樹脂６の表面と一致している。その他の構成は、実施例１と同様である。スティフナー１７を設けることにより樹脂６による封止時の実装基板１の反りを低減することができる。【００９９】
次に、本発明の実施例２に係る受動素子内蔵基板の製造方法について図面を用いて説明する。図１０は、本発明の実施例２に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。【０１００】
まず、実施例１のステップＡ１（例えば、ステップＢ１〜Ｂ１１）と同様に、基板７上に複数の端子電極３を有する薄膜受動素子４を形成する（ステップＣ１；図１０（Ａ）参照）。【０１０１】
次に、基板７をチップ状に切断して受動素子チップを製造し、一方で、実装基板１に図９に示す厚さ１ｍｍのスティフナー１７を接着剤（図示せず；例えばエポキシ接着剤）で接着した後、受動素子チップを実装基板１に接合材５（例えばＳｎ−Ａｇ−Ｃｕ半田）で接続する（ステップＣ２；図１０（Ｂ）参照）。【０１０２】
次に、薄膜受動素子４と実装基板１の間、及び、実装基板１の表面を全て覆うように樹脂６を充填した後、キュアする（ステップＣ３；図１０（Ｃ）参照）。【０１０３】
次に、基板７の受動素子非形成面側から研削加工を行い、基板７の厚さが１０μｍ程度になるまで、スティフナー１７、基板７および樹脂６を研削する（ステップＣ４；図１０（Ｄ）参照）。【０１０４】
次に、基板７乃至薄膜受動素子４に下穴を形成し、下穴内に導体を充填し、貫通ビア８を形成する（ステップＣ５）。なお、下穴の形成では、例えば、レジストマスクを形成して、ＩＣＰエッチング装置で、反応性ガスとしてＳＦ６、ＣＨＦ３、Ｏ２の混合ガスを用いてφ５０μｍの下穴を形成することができる。【０１０５】
次に、実施例１のステップＡ６と同様に、貫通ビア８と対応する位置にＬＳＩ接続パッド９を形成する（ステップＣ６；図１０（Ｅ）参照）。【０１０６】
以上により、図８と同様な受動素子内蔵基板が完成する。実施例２においても、この後、図１の受動素子内蔵基板のＬＳＩ接続パッド９上に電極として無電解めっきでパッド側からＮｉおよびＡｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜し、その後、Ｓｎ−Ａｇ−Ｃｕ半田を用いてＬＳＩ接続パッド９上の電極にＬＳＩを接続することになる。これにより、図２と同様な受動素子チップを内蔵した場合、キャパシタが正常に動作していることを確認した。【０１０７】
なお、スティフナー１７の実装基板１に接着する工程は、薄膜受動素子４を実装基板１に接合する工程の前後いずれでもよい。【０１０８】
実施例２によれば、実施例１と同様な効果を奏するとともに、以下の効果を奏する。
実施例２に係る受動素子内蔵基板の第１の効果は、スティフナー１７を設けることにより、実装基板１の変形を抑制することが可能となり、ＬＳＩ実装時の歩留向上や信頼性が向上する利点がある。【０１０９】
実施例２に係る受動素子内蔵基板の第２の効果は、スティフナー１７により補強されるので、実施例１よりも受動素子内蔵基板の厚さを小さくすることができ、薄膜受動素子４とＬＳＩあるいは半導体パッケージとの距離をさらに小さくできるため、より低インダクタンスで薄膜受動素子４とＬＳＩあるいは半導体パッケージ間を接続できる点にある。
【実施例３】
【０１１０】
本発明の実施例３に係る受動素子内蔵基板について図面を用いて説明する。図１１は、本発明の実施例３に係る受動素子内蔵基板の構成を模式的に示した断面図である。【０１１１】
実施例３に係る受動素子内蔵基板では、実装基板１にあらかじめキャビティー１８を形成し、キャビティー１８内に薄膜受動素子チップ（薄膜受動素子４乃至基板７）の端子電極３に対応した接続パッド２を設け、薄膜受動素子チップを接続し、キャビティー１８内を樹脂６で封止している。その他の構成は、実施例１と同様である。この構造では樹脂６の量を少なくすることができるため、実装基板１の反りを低減することできる。また、キャビティー１８が存在することで、ワニスを流し込み、硬化させることにより樹脂６を形成できるので、樹脂形成工程が容易になる利点がある。また、受動素子内蔵基板の薄型化がより有利となる。【０１１２】
次に、本発明の実施例３に係る受動素子内蔵基板の製造方法について図面を用いて説明する。図１２は、本発明の実施例３に係る受動素子内蔵基板の製造方法を模式的に示した工程断面図である。図１３は、本発明の実施例３に係る受動素子内蔵基板の製造方法における樹脂形成工程後の構成の変形例を模式的に示した断面図である。【０１１３】
まず、実施例１のステップＡ１（例えば、ステップＢ１〜Ｂ１１）と同様に、基板７上に複数の端子電極３を有する薄膜受動素子４を形成する（ステップＤ１；図１２（Ａ）参照）。【０１１４】
次に、基板７をチップ状に切断して受動素子チップを製造し、一方で、深さ１００μｍ程度のキャビティー１８と該キャビティー１８の底面に接続パッド２を形成した実装基板１を製造した後、キャビティー１８内にて受動素子チップを実装基板１に接合材５（例えばＳｎ−Ａｇ−Ｃｕ半田）で接続する（ステップＤ２；図１２（Ｂ）参照）。【０１１５】
次に、少なくともキャビティー１８内部に樹脂６を充填した後、キュアする（ステップＤ３；図１２（Ｃ）参照）。なお、樹脂６は、実装基板１の上部に形成してもよいし、図１３に示すようにアンダーフィル樹脂１９及びモールド樹脂２０にて薄膜受動素子チップ全体を覆うように形成してもよい。図１３の構造を経ることにより、研削加工時に薄膜受動素子チップにクラック等の不良発生頻度が減る利点がある。【０１１６】
次に、基板７の受動素子非形成面側から研削加工を行い、基板７の厚さが７μｍ程度になるまで、実装基板１、基板７および樹脂６を研削する（ステップＤ４；図１２（Ｄ）参照）。【０１１７】
次に、基板７乃至薄膜受動素子４に下穴を形成し、下穴内に導体を充填し、貫通ビア８を形成する（ステップＤ５）。なお、下穴の形成では、例えば、レジストマスクを形成して、ＩＣＰエッチング装置で、反応性ガスとしてＳＦ６、ＣＨＦ３、Ｏ２の混合ガスを用いてφ５０μｍの下穴を形成することができる。【０１１８】
次に、実施例１のステップＡ６と同様に、貫通ビア８と対応する位置にＬＳＩ接続パッド９を形成する（ステップＤ６；図１２（Ｅ）参照）。【０１１９】
以上により、図１１と同様な受動素子内蔵基板が完成する。実施例３においても、この後、図１の受動素子内蔵基板のＬＳＩ接続パッド９上に電極として無電解めっきでパッド側からＮｉおよびＡｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜し、その後、Ｓｎ−Ａｇ−Ｃｕ半田を用いてＬＳＩ接続パッド９上の電極にＬＳＩを接続することになる。これにより、図２と同様な受動素子チップを内蔵した場合、キャパシタが正常に動作していることを確認した。【０１２０】
実施例３によれば、実施例１と同様な効果を奏するとともに、以下の効果を奏する。【０１２１】
実施例３に係る受動素子内蔵基板の第１の効果は、実装基板１のキャビティー１８内にのみ樹脂６を形成している構造とすることにより、樹脂６の形成が容易になり、より低コスト化が可能な点にある。【０１２２】
実施例３に係る受動素子内蔵基板の第２の効果は、キャビティー１８内に薄膜受動素子チップが内蔵される構造となることで、受動素子内蔵基板をより薄くできる効果がある。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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