【手続補正書】
【提出日】平成17年10月31日(2005.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データ信号が入力される第１の素子と、
前記データ信号に対応する検証コードが入力される第２の素子と、
前記第１の素子の動作を制御する第１の制御回路と、
前記第２の素子の動作を制御する第２の制御回路と、
前記第１の素子によって制御された前記データ信号と、前記第２の素子によって制御された前記検証コードと、を対照した結果を出力する出力回路と、
を有することを特徴とする半導体集積回路。
【請求項２】  前記データ信号と前記検証コードは、前記第１及び第２の素子に対して同クロックサイクルにて入力され、
前記出力回路は、
前記第１及び第２の素子によって制御された前記データ信号と前記検証コードとが同クロックサイクルにて入力され、
前記同クロックサイクルにて入力された前記データ信号と前記検証コードとを対照した結果を出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】  前記検証コードは、パリティビット又は誤り訂正符号であり、
前記出力回路は、
前記第１の素子によって制御された前記データ信号と、前記第２の素子によって制御された前記パリティビット又は前記誤り訂正符号と、を対照した結果を出力することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】  前記第１の素子を、前記データ信号が入力される第１のフリップフロップとし、
前記第２の素子を、前記検証コードが入力される第２のフリップフロップとし、
前記第１の制御回路は、前記第１のフリップフロップの動作を制御し、
前記第２の制御回路は、前記第２のフリップフロップの動作を制御することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】  前記第１の素子を、前記データ信号のデータ保持に用いられるクロック信号の有効・無効を制御可能な第１のフリップフロップとし、
前記第２の素子を、前記検証コードのデータ保持に用いられるクロック信号の有効・無効を制御可能な第２のフリップフロップとし、
前記第１の制御回路は、前記第１のフリップフロップに入力される前記クロック信号の有効・無効を制御し、
前記第２の制御回路は、前記第２のフリップフロップに入力される前記クロック信号の有効・無効を制御することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】  前記第１の素子は、複数の前記データ信号が入力され、
前記第１の素子を、前記入力された複数の前記データ信号をセレクト動作する第１のセレクト回路とし、
前記第２の素子は、前記複数のデータ信号ごとに付加される前記検証コードが複数入力され、
前記第２の素子を、前記入力された複数の前記検証コードをセレクト動作する第２のセレクト回路とし、
前記第１の制御回路は、前記第１のセレクト回路における前記セレクト動作を制御し、
前記第２の制御回路は、前記第２のセレクト回路における前記セレクト動作を制御する請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項７】  データ信号が入力されるとともに第１のクロックイネーブル信号に基づいて前記データ信号のデータ保持に用いられるクロック信号の有効・無効を制御可能な第１のフリップフロップと、
前記データ信号に付加されたパリティビットが当該データ信号と同クロックサイクルで入力されるとともに第２のクロックイネーブル信号に基づいて前記検証コードのデータ保持に用いられるクロック信号の有効・無効を制御可能な第２のフリップフロップと、
前記第１のフリップフロップに対して前記第１のクロックイネーブル信号を出力する第１の制御回路と、
前記第２のフリップフロップに対して前記第２のクロックイネーブル信号を出力する第２の制御回路と、
前記第１のフリップフロップにおいて保持された前記データ信号と、前記第２のフリップフロップによって保持された前記パリティビットと、が前記同クロックサイクルにて入力され、当該同クロックサイクルにて入力された前記データ信号及び前記パリティビットを用いてパリティチェックし、その結果をエラー検出信号として出力するパリティチェッカと、
を有することを特徴とする半導体集積回路。
【請求項８】  複数の信号線からデータ信号が伝送されるとともに第１のセレクト制御信号に基づいて当該データ信号をセレクト動作する第１のセレクト回路と、
複数の信号線から前記データ信号それぞれに付加されたパリティビットが当該データ信号と同クロックサイクルで伝送されるとともに第２のセレクト制御信号に基づいて当該パリティビットをセレクト動作する第２のセレクト回路と、
前記第１のセレクト回路に対して前記第１のセレクト制御信号を出力する第１の制御回路と、
前記第２のセレクト回路に対して前記第２のセレクト制御信号を出力する第２の制御回路と、
前記第１のセレクト回路においてセレクトされた前記データ信号と、前記第２のセレクト回路においてセレクトされた前記パリティビットと、が前記同クロックサイクルにて入力され、当該同クロックサイクルにて入力された前記データ信号及び前記パリティビットを用いてパリティチェックし、その結果をエラー検出信号として出力するパリティチェッカと、
を有することを特徴とする半導体集積回路。
【請求項９】  ホストコンピュータと記憶装置との間で授受されるデータを記憶しておくためのキャッシュメモリと、前記ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御するチャネル制御部と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御するディスク制御部と、前記キャッシュメモリを制御するキャッシュメモリ制御部と、前記チャネル制御部と前記ディスク制御部とを通信可能に接続するためのスイッチング制御部と、を有する記憶制御装置において、
前記チャネル制御部、前記ディスク制御部、前記キャッシュメモリ制御部又は前記スイッチング制御部の少なくともいずれか一つは、
データ信号が入力される第１の素子と、
前記データ信号に対応する検証コードが入力される第２の素子と、
前記第１の素子の動作を制御する第１の制御回路と、
前記第２の素子の動作を制御する第２の制御回路と、
前記第１の素子によって制御された前記データ信号と前記第２の素子によって制御された前記検証コードとを対照した結果を出力する出力回路と、
を有する半導体集積回路を備えることを特徴とする記憶制御装置。
【請求項１０】  ホストコンピュータと記憶装置との間で授受されるデータを記憶しておくためのキャッシュメモリと、前記ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御するチャネル制御部と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御するディスク制御部と、前記キャッシュメモリを制御するキャッシュメモリ制御部と、前記チャネル制御部と前記ディスク制御部とを通信可能に接続するためのスイッチング制御部と、を有する記憶制御装置において、
前記チャネル制御部、前記ディスク制御部、前記キャッシュメモリ制御部又は前記スイッチング制御部の少なくともいずれか一つは、
データ信号が入力されるとともに第１のクロックイネーブル信号に基づいて前記データ信号のデータ保持に用いられるクロック信号の有効・無効を制御可能な第１のフリップフロップと、
前記データ信号に付加されたパリティビットが当該データ信号と同クロックサイクルで入力されるとともに第２のクロックイネーブル信号に基づいて前記検証コードのデータ保持に用いられるクロック信号の有効・無効を制御可能な第２のフリップフロップと、
前記第１のフリップフロップに対して前記第１のクロックイネーブル信号を出力する第１の制御回路と、
前記第２のフリップフロップに対して前記第２のクロックイネーブル信号を出力する第２の制御回路と、
前記第１のフリップフロップにおいて保持された前記データ信号と、前記第２のフリップフロップによって保持された前記パリティビットと、が前記同クロックサイクルにて入力され、当該同クロックサイクルにて入力された前記データ信号及び前記パリティビットを用いてパリティチェックし、その結果をエラー検出信号として出力するパリティチェッカと、
を有する半導体集積回路を備えることを特徴とする記憶制御装置。
【請求項１１】  ホストコンピュータと記憶装置との間で授受されるデータを記憶しておくためのキャッシュメモリと、前記ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御するチャネル制御部と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御するディスク制御部と、前記キャッシュメモリを制御するキャッシュメモリ制御部と、前記チャネル制御部と前記ディスク制御部とを通信可能に接続するためのスイッチング制御部と、を有する記憶制御装置において、
前記チャネル制御部、前記ディスク制御部、前記キャッシュメモリ制御部又は前記スイッチング制御部の少なくともいずれか一つは、
複数の信号線からデータ信号が伝送されるとともに第１のセレクト制御信号に基づいて当該データ信号をセレクト動作する第１のセレクト回路と、
複数の信号線から前記データ信号それぞれに付加されたパリティビットが当該データ信号と同クロックサイクルで伝送されるとともに第２のセレクト制御信号に基づいて当該パリティビットをセレクト動作する第２のセレクト回路と、
前記第１のセレクト回路に対して前記第１のセレクト制御信号を出力する第１の制御回路と、
前記第２のセレクト回路に対して前記第２のセレクト制御信号を出力する第２の制御回路と、
前記第１のセレクト回路においてセレクトされた前記データ信号と、前記第２のセレクト回路においてセレクトされた前記パリティビットと、が前記同クロックサイクルにて入力され、当該同クロックサイクルにて入力された前記データ信号及び前記パリティビットを用いてパリティチェックし、その結果をエラー検出信号として出力するパリティチェッカと、
を有する半導体集積回路を備えることを特徴とする記憶制御装置。