【手続補正書】
【提出日】平成16年6月29日(2004.6.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  再構成可能な論理を実装するための集積回路論理要素であって、
論理要素に信号を入力する入力ラインと、
入力された信号を受信する入力ラインに結合され、第１の出力ラインに第１のデータを出力するルックアップテーブルと、
第１の出力ライン上の第１のデータ及び第１のクロック信号を受信し、選択可能な量だけ遅延された第１のデータである遅延された第１のデータを出力するプログラム可能な遅延回路であって、選択可能な量は、第１のクロック信号に基づいて決定され、プログラム可能な遅延回路は、選択的に能動化されるものと、
プログラム可能な遅延回路に結合され、遅延された第１のデータを受信し、その出力に第２のデータを出力するデータラッチと、
第１のデータ、遅延された第１データまたは第２のデータの１つを受信し、それを論理要素の外に通す出力ラインと、
を備えている。
【請求項２】  請求項１に記載の論理要素であって、プログラム可能な遅延回路は、フリップフロップを含んでいる。
【請求項３】  請求項２に記載の論理要素であって、フリップフロップは、エッジトリガされる。
【請求項４】  請求項１に記載の論理要素であって、プログラム可能な遅延回路は、直列に接続された複数のフリップフロップを含んでいる。
【請求項５】  請求項４に記載の論理要素であって、複数のフリップフロップは、エッジトリガされる。
【請求項６】  請求項１に記載の論理要素であって、更に、プログラム可能な遅延回路によって発生された遅延量だけ変化させるために第１のクロック信号の速度を調整するクロック調整器を備えている。
【請求項７】  請求項１に記載の論理要素であって、更に、ルックアップテーブルに結合された第２のクロック信号を備え、第１のクロック信号は第２のクロック信号より速い。
【請求項８】  請求項１に記載の論理要素であって、更に、ルックアップテーブル、プログラム可能な遅延回路及びデータラッチに結合され、第１のデータ、遅延された第１のデータ及び第２のデータを受信し、第１のデータ、遅延された第１のデータ及び第２のデータの１つを出力ラインに通す選択回路を備えている。
【請求項９】  請求項１に記載の論理要素であって、更に、ルックアップテーブル、プログラム可能な遅延回路及びデータラッチに結合され、第１のデータ及び遅延された第１のデータを受信し、第１のデータまたは遅延された第１のデータの１つをデータラッチに通す選択回路を備えている。
【請求項１０】  請求項１に記載の論理要素であって、更に、複数の入力ラインと、データラッチを制御する信号を通すために入力ラインの１つを選択するマルチプレクサを備えている。
【請求項１１】  請求項１に記載の論理要素であって、データラッチは、ラッチまたはフリップフロップとして機能する。
【請求項１２】  請求項１に記載の論理要素であって、データラッチは、データラッチの出力を１つの論理状態にセットする第１のピン上のセット信号及びデータラッチの出力を他の論理状態にリセットする第２のピン上のリセット信号を受信し、第１のピンは第２のピンと離れている。
【請求項１３】  請求項１に記載の論理要素であって、データラッチは、直列に接続されたマスターフリップフロップとスレーブフリップフロップを有している。
【請求項１４】  請求項１に記載の論理要素であって、更に、入力ラインに結合され、論理要素が入力を他の論理要素と分配することを許可する入力分配回路を備えている。
【請求項１５】  請求項１４に記載の論理要素であって、更に、入力ラインに結合されたランダムアクセスメモリを有し、入力分配回路は、論理要素がランダムアクセスメモリ内のデータを他の論理要素と分配することを許可する。
【請求項１６】  請求項１４に記載の論理要素であって、入力分配回路は、データを論理要素から他の論理要素に通すラインを含んでいる。
【請求項１７】  請求項１５に記載の論理要素であって、入力分配回路は、データを論理要素のランダムアクセスメモリから他の論理要素に通すラインを含んでいる。
【請求項１８】  請求項１７に記載の論理要素であって、入力分配回路は、データを他の論理要素のランダムアクセスメモリから受信するラインを含んでいる。
【請求項１９】  請求項１８に記載の論理要素であって、入力分配回路は、データを他の論理要素のランダムアクセスメモリから受信し、データを論理要素のランダムアクセスメモリに格納する。
【請求項２０】  請求項１４に記載の論理要素であって、入力分配回路は、信号を入力ラインから論理要素にルーティングするためのマルチプレクサを含んでいる。
【請求項２１】  請求項１に記載の論理要素であって、ルックアップテーブルは、少なくとも５つの入力を受信する。
【請求項２２】  請求項１に記載の論理要素であって、ルックアップテーブルは、６つの入力を受信する。
【請求項２３】  再構成可能な論理を実装するための集積回路論理要素であって、
信号を論理要素に入力する入力ラインと、
入力された信号を受信するための入力ラインと電気的に通信可能なルックアップテーブルを有し、第１のデータを第１の出力ラインに出力するランダムアクセスメモリと、
第１の出力ライン上の第１のデータ及び第１のクロック信号を受信し、選択可能な量だけ遅延された第１のデータである遅延された第１のデータを出力するプログラム可能な遅延回路であって、選択可能な量は、第１のクロック信号に基づいて決定され、プログラム可能な遅延回路は、選択的に能動化されるものと、
ランダムアクセスメモリ内に形成される第２のメモリと、
ランダムアクセスメモリに結合され、第１のデータを受信し、第２のデータをその出力に出力するデータラッチと、
第１のデータまたは第２のデータを受信し、それを論理要素の外に通す出力ラインと、
を備えている。
【請求項２４】  請求項２３に記載の論理要素であって、第２のメモリは、ランダムアクセスメモリ内のデータを読み出し、データのコピーを第２のメモリ内に格納する。
【請求項２５】  請求項２３に記載の論理要素であって、第２のメモリは、データをランダムアクセスメモリから標本抽出し、標本抽出したデータを第２のメモリに格納する。
【請求項２６】  請求項２５に記載の論理要素であって、第２のメモリは、複数のメモリブロックを含み、各メモリブロックは、ランダムアクセスメモリからの異なる標本抽出データを格納する。
【請求項２７】  請求項２３に記載の論理要素であって、第２のメモリに格納されているデータは、ユーザが読み出し可能である。
【請求項２８】  請求項２６に記載の論理要素であって、第２のメモリのメモリブロックに格納されている標本抽出データは、ユーザが順に読み出し可能である。
【請求項２９】  請求項２３に記載の論理要素であって、更に、プログラム可能な遅延回路によって発生された遅延量だけ変化させるために第１のクロック信号の速度を調整するクロック調整器を備えている。
【請求項３０】  請求項２３に記載の論理要素であって、プログラム可能な遅延回路は、フリップフロップを含んでいる。
【請求項３１】  請求項３０に記載の論理要素であって、フリップフロップは、エッジトリガされる。
【請求項３２】  請求項２３に記載の論理要素であって、プログラム可能な遅延回路は、直列に接続された複数のフリップフロップを含んでいる。
【請求項３３】  請求項３２に記載の論理要素であって、複数のフリップフロップはエッジトリガされる。
【請求項３４】  請求項２９に記載の論理要素であって、更に、ランダムアクセスメモリに結合される第２のクロック信号を備え、第１のクロック信号は第２のクロック信号より速い。
【請求項３５】  請求項２３に記載の論理要素であって、更に、ランダムアクセスメモリ及びデータラッチに結合され、第１のデータ及び第２のデータを受信し、第１のデータ及び第２のデータの１つを出力ラインに通す選択回路を備えている。
【請求項３６】  請求項２９に記載の論理要素であって、更に、ランダムアクセスメモリ、遅延回路及びデータラッチに結合され、第１のデータ、遅延された第１のデータ及び第２のデータを受信し、第１のデータ、遅延された第１のデータまたは第２のデータの１つを出力ラインに通す選択回路を備えている。
【請求項３７】  請求項２３に記載の論理要素であって、データラッチは、ラッチまたはフリップフロップとして機能する。
【請求項３８】  請求項２３に記載の論理要素であって、データラッチは、データラッチの出力を１つの論理状態にセットする、第１のピン上のセット信号と、データラッチの出力を他の論理状態にリセットする、第２のピン上のリセット信号を受信し、第１のピンは第２のピンと離れている。
【請求項３９】  請求項２３に記載の論理要素であって、更に、入力ラインに結合され、論理要素が他の論理要素と入力を分配することを許可する入力分配回路を備えている。
【請求項４０】  請求項３９に記載の論理要素であって、入力分配回路は、論理要素が他の論理要素とランダムアクセスメモリ内のデータを分配することを許可する。
【請求項４１】  請求項３９に記載の論理要素であって、入力分配回路は、データを論理要素から他の論理要素に通すラインを含んでいる。
【請求項４２】  請求項４０に記載の論理要素であって、入力分配回路は、データを論理要素のランダムアクセスメモリから他の論理要素に通すラインを含んでいる。
【請求項４３】  請求項４２に記載の論理要素であって、入力分配回路は、データを他の論理要素のランダムアクセスメモリから受信するラインを含んでいる。
【請求項４４】  請求項４３に記載の論理要素であって、入力分配回路は、データを他の論理要素のランダムアクセスメモリから受信し、データを論理要素のランダムアクセスメモリに格納する。
【請求項４５】  請求項２３に記載の論理要素であって、更に、入力ラインに結合され、少なくとも５つの入力を受信し、第１のデータを第１の出力ラインに出力するルックアップテーブルを備えている。
【請求項４６】  請求項４５に記載の論理要素であって、ルックアップテーブルは、６つの入力を受信する。