(57)【要約】  チップ端に接続される反射回路、分波回路、整合回路などを十分に機能させることができる半導体チップを提供すること。少なくとも１つの半導体素子１１が形成された半導体基板上に設けられ、半導体素子１１の各端子にそれぞれ接続される配線パターン１２，１４と、配線パターン１２，１４に接続され、半導体基板と別基板上に形成された信号入出力回路を接続するための電極パッド１３，１５と、を有する半導体チップにおいて、半導体素子の少なくとも１つの端子端にて配線パターン１２，１４に接続される並列配線パターン１６，１８と、並列配線パターン１６，１８に接続され、信号入出力回路とは別個に、別基板上に形成されたリアクタンス回路を電気的に接続するためのリアクタンス回路接続用電極パッド１７，１９と、を備える。
2008129713.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子が形成された半導体基板上に設けられ、
前記半導体素子の各端子にそれぞれ接続される配線パターンと、
前記配線パターンに接続され、前記半導体基板とは別基板上に形成された信号入出力回路を接続するための電極パッドと、
を有する半導体チップにおいて、
前記半導体素子の少なくとも１つの端子端にて、前記配線パターンに接続される並列配線パターンと、
前記並列配線パターンに接続され、前記信号入出力回路とは別個に、前記別基板上に形成されたリアクタンス回路とを電気的に接続するためのリアクタンス回路接続用電極パッドと、
を備えたことを特徴とする半導体チップ。
【請求項２】
前記半導体基板には、単体ダイオード、または極性が相互に異なる２つのダイオードを並列に接続したアンチパラレルダイオードペアなどの２端子の半導体素子が形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記半導体基板には、電界効果トランジスタ、バイポーラトランジスタなどの３端子の半導体素子が形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
少なくとも１つの半導体素子が形成された半導体基板上に設けられ、該半導体素子の各端子にそれぞれ接続される配線パターンおよび該配線パターンに接続される電極パッドを有する半導体チップと、
前記半導体基板とは別基板上に形成され、前記電極パッドに電気的に接続し、前記半導体素子へ高周波信号を入出力する信号入出力回路と、
を備えて構成される高周波回路において、
前記半導体チップは、
前記半導体素子の少なくとも１つの端子端にて、前記配線パターンに接続された並列配線パターンと、
前記並列配線パターンに接続され、前記信号入出力回路とは別個に、前記別基板上に形成されるリアクタンス回路を電気的に接続するためのリアクタンス回路接続用電極パッドとを備え、
前記リアクタンス回路接続用電極パッドに電気的に接続され、前記信号入出力回路とは別個に、前記別基板上に形成されたリアクタンス回路とを備えたことを特徴とする高周波回路。
【請求項５】
前記半導体基板には、極性が相互に異なる２つのダイオードを並列に接続したアンチパラレルダイオードペア（ＡＰＤＰ）が形成されており、
前記信号入出力回路は、
ＬＯ信号を入出力するＬＯ信号入出力回路と、
ＲＦ信号を入力するＲＦ信号入力回路と、
前記ＬＯ信号と前記ＲＦ信号とにより生成されるＩＦ信号を分波および出力するＩＦ信号入出力回路と、
を備え、
前記並列配線パターンは、前記ＡＰＤＰの一端側および他端側にそれぞれ形成される第１、第２の２つの並列配線パターンを有し、
前記リアクタンス回路接続用電極パッドは、前記第１、第２の並列配線パターンにそれぞれ電気的に接続される第１、第２の２つリアクタンス回路接続用電極パッドを有し、
前記リアクタンス回路は、
前記第１のリアクタンス回路接続用電極パッドに接続され、前記ＡＰＤＰの一端にてＲＦ信号の通過を可能とする一方で、前記ＬＯ信号を短絡するＬＯ分波スタブと、
前記第２のリアクタンス回路接続用電極パッドに接続され、前記ＡＰＤＰの他端にて前記ＬＯ信号の通過を可能とする一方で、前記ＲＦ信号を短絡するＲＦ分波スタブと、
を備えた、
ことにより偶高調波ミキサとして動作することを特徴とする請求項４に記載の高周波回路。
【請求項６】
前記ＬＯ分波スタブの長さは、前記ＡＰＤＰの一端にて前記ＬＯ信号が短絡となるような長さに設定されるとともに、前記ＲＦ分波スタブの長さは、前記ＡＰＤＰの他端にて前記ＲＦ信号が短絡となるような長さに設定されることを特徴とする請求項５に記載の高周波回路。
【請求項７】
前記半導体基板には、電界効果トランジスタ、バイポーラトランジスタなどの３端子の半導体素子が形成されており、
前記信号入出回路は、
前記３端子素子の第１端子に接続される電極パッドに接続され、所定の信号周波数で共振する共振器と、所定の信号周波数で発振位相条件を満たす位相線路とからなる共振回路および該第１端子に動作電圧を供給する電圧供給回路と、
前記３端子素子の第２端子に接続される電極パッドに接続され、該第２端子から出力される信号を出力端に導く出力回路および該第２端子に動作電圧を供給する電圧供給回路と、
前記３端子素子の第３端子に接続される電極パッドに接続され、該第３端子にて入出力される入出力信号の実効波長の略１／４〜略１／２の長さを有する先端短絡回路と、
を備え、
前記リアクタンス回路は、
前記３端子素子の第２端子に接続されるリアクタンス回路接続用電極パッドに接続され、該第２端子にて入出力される入出力信号の実効波長の略１／４の長さを有する先端開放回路と、
を備えた、
ことにより発振器として動作することを特徴とする請求項４に記載の高周波回路。
【請求項８】
前記先端開放回路の長さは、前記３端子素子の第２端子端にて前記信号周波数でほぼ短絡となるような長さに設定されているとともに、前記先端短絡回路の長さは、前記共振回路側から、前記３端子素子の第１端子側を見たときの反射利得が１以上となるインダクタンスを有するような長さに設定されていることを特徴とする請求項７に記載の高周波回路。
【請求項９】
前記半導体基板には、電界効果トランジスタ、バイポーラトランジスタなどの３端子の半導体素子が形成されており、
前記信号入出回路は、
前記３端子素子の第１端子に接続される電極パッドに接続され、入力信号の基本信号周波数の整合回路として機能する入力回路および該第１端子に動作電圧を供給する電圧供給回路と、
前記３端子素子の第２端子に接続される電極パッドに接続され、前記基本信号周波数の偶数倍の信号周波数の整合回路として機能する出力回路および該第２端子に動作電圧を供給する電圧供給回路と、
前記前記３端子素子の第３端子に接続される電極パッドに接続され、ＤＣおよび高周波帯の信号を接地する短絡回路と、
を備え、
前記リアクタンス回路は、前記３端子素子の第２端子に接続されるリアクタンス回路接続用電極パッドに接続され、該第２端子にて前記基本信号周波数の実効波長の１／４の長さを有する先端開放回路を備えた、
ことにより偶数倍逓倍器として動作することを特徴とする請求項４に記載の高周波回路。
【請求項１０】
前記先端開放回路の長さは、前記３端子素子の第２端子端にて前記基本信号周波数の短絡となるような長さに設定されていることを特徴とする請求項９に記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップおよび高周波回路に関するものであり、特に、高周波数無線通信システムやレーダシステムなどに好適な半導体チップおよび高周波回路に関するものである。
【背景技術】
【０００２】
近時、無線通信システムやレーダシステムでは、使用する無線周波数の高周波帯域への移行が進展している。実際のところ、車載用レーダシステムで用いられる無線周波数帯域は、１００ＧＨｚ近傍まで達している。このような高周波帯のシステムに用いられる、半導体回路には、所要の高周波特性が要求され、ＧａＡｓ等の高価な基材や専用プロセスが必要となり、チップ面積に比例した多額の製造費用を要していた。このため、性能達成に必須となる半導体部分のみをベアチップ化し、周辺の信号入出力回路や、機能回路等は、低価格な有機樹脂やセラミックなどの外部基板に構成して、全体の回路コストを低減するディスクリート回路の開発が進んでいる。【０００３】
ここで、従来のディスクリート回路に用いられるダイオードチップでは、極力チップ面積を小さくするために、ダイオード素子と、ダイオード各端子と外部基板上の機能回路とを接続するために最小限必要な各１個の接続パッドを設ける構成が主流であった（例えば、非特許文献１参照）。【０００４】
【非特許文献１】Ｍ／Ａ−ＣＯＭ社  製品カタログ  型番「ＭＡ４Ｅ１３１８」など、「ＯＮＬＩＮＥ」、「平成１９年２月２５日検索」、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｍａｃｏｍ．ｃｏｍ／ＤａｔａＳｈｅｅｔｓ／ＭＡ４Ｅ１３１７＿１３１８＿１３１９．ｐｄｆ＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、マイクロ波帯やミリ波帯などの高周波帯のミキサ回路では、ＲＦ信号、ＬＯ信号をダイオードへ入力する場合、ダイオードの信号入力側と逆の端子は高周波的に接地する必要がある。高周波帯では、スルーホールの電気長が無視できなくなってくるため、この高周波信号の接地手段として、通例、並列スタブが用いられる。すなわち、ダイオード端とＲＦ／ＬＯ信号の各入出力線路の接続点に、スタブ等のリアクタンス回路を並列接続することにより、定在波的にＲＦ／ＬＯ短絡を実現する。【０００６】
しかしながら、上記のミキサ回路をディスクリート化するために、並列スタブを信号入出力回路とともに外部基板に構成した場合、従来のディスクリート回路用ダイオードチップでは、ダイオードの各端子に１つの接続パッドのみであるため、ダイオードチップと外部基板を接続するＡｕバンプや、ワイヤの介在によりＲＦ信号、ＬＯ信号の短絡特性に影響を受けてしまう。すなわち、Ａｕ−Ｂｕｍｐやワイヤボンドのインダクタンスが付加されることにより、ダイオード端を完全な短絡とすることができなかった。【０００７】
したがって、従来のディスクリート回路用ダイオードチップで構成したミキサ回路は、ダイオードに接続される並列スタブを十分に機能させることができず、Ａｕ−Ｂｕｍｐ、ワイヤボンドなどの実装に起因する変換損劣化等を許容せざるを得なかった。【０００８】
本発明は、上記に鑑みてなされたものであって、チップ上の半導体素子に接続される反射回路、分波回路、整合回路などのリアクタンス回路を十分に機能させることができる半導体チップおよび当該半導体チップを用いて構成した高周波回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明にかかる半導体チップは、少なくとも１つの半導体素子が形成された半導体基板上に設けられ、前記半導体素子の各端子にそれぞれ接続される配線パターンと、前記配線パターンに接続され、前記半導体基板とは別基板上に形成された信号入出力回路を接続するための電極パッドと、を有する半導体チップにおいて、前記半導体素子の少なくとも１つの端子端にて、前記配線パターンに接続される並列配線パターンと、前記並列配線パターンに接続され、前記信号入出力回路とは別個に、前記別基板上に形成されたリアクタンス回路を電気的に接続するためのリアクタンス回路接続用電極パッドと、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明にかかる半導体チップによれば、半導体基板上に設けられた半導体素子の少なくとも１つの端子端にて、予め設けられた配線パターンに接続される並列配線パターンと、この並列配線パターンに接続され、信号入出力回路とは別個に構成された反射回路、分波回路、整合回路などのリアクタンス回路とを電気的に接続するためのリアクタンス回路接続用電極パッドとを、備えるようにしているので、当該半導体チップと、別基板上に構成した外部機能回路とを接続するＡｕバンプや、ワイヤなどのインダクタンスの影響を受けることなく、ディスクリート回路の外部機能回路に構成された反射回路、分波回路、整合回路などのリアクタンス回路を、チップ上の半導体端子端において理想的に機能させることができるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態１にかかる半導体チップを形成する各構成部の配置関係を示す平面図である。
【図２】図２は、図１に示す半導体チップ（ＡＰＤＰ）を用いて構成した偶高調波ミキサの構成を示す平面図である。
【図３】図３は、図２に示す偶高調波ミキサの等価回路を示す図である。
【図４】図４は、ダイオードに接続される分波スタブの接続位置と偶高調波ミキサの変換損との関係を示す図である。
【図５−１】図５−１は、ＲＦポート（ＲＦｉｎ）からＡＰＤＰを見たＲＦ信号成分に対する理想的な等価回路を示す図である。
【図５−２】図５−２は、ＬＯポート（ＬＯｉｎ）からＡＰＤＰを見たＬＯ信号成分に対する理想的な等価回路を示す図である。
【図６】図６は、従来の半導体チップ（ＡＰＤＰ）を用いて偶高調波ミキサを構成した場合の等価回路を示す図である。
【図７】図７は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）から先端開放スタブ側を見たときの反射特性（相対値）を示すグラフである。
【図８】図８は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）から先端開放スタブ側を見たときの反射特性を示すスミスチャートである。
【図９】図９は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）における短絡インピーダンス（実数部）を示すグラフである。
【図１０】図１０は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）における短絡インピーダンス（虚数部）を示すグラフである。
【図１１】図１１は、実施の形態１で示した半導体チップを用いて発振器を構成した場合の一実施形態を示す図である。
【図１２】図１２は、実施の形態１で示した半導体チップを用いて逓倍器を構成した場合の一実施形態を示す図である。
【符号の説明】
【００１２】
１１，５１  半導体素子（ＡＰＤＰ）
１２  ＲＦ信号入力用配線パターン
１３  ＲＦ信号入力用電極パッド
１４  ＬＯ信号入力用配線パターン
１５  ＬＯ信号入力用電極パッド
１６，１８  並列配線パターン
１７，１９  リアクタンス回路接続用電極パッド
２１，６１，１１１，１２１  半導体チップ
２２，６２  先端開放スタブ
２３，６３  先端短絡スタブ
２４  ＲＦ入力線路
２５  ＬＯ入力線路
２７  ＩＦ出力回路
２８  ＡＵバンプ
３７，３８  インダクタンス
１１２，１２２  半導体ＦＥＴ素子
１１３ａ，１２３ａ  ゲート端子電極パッド
１１３ｂ，１２３ｂ  ソース端子電極パッド
１１３ｃ，１２３ｃ  ドレイン端子第１電極パッド
１１４ｃ，１２４ｃ  ドレイン端子第２電極パッド
１１５  共振回路
１１６，１２６  出力回路
１１７  先端短絡回路
１１８  反射回路（先端開放スタブ）
１２５  入力回路
１２７  基本波反射回路（先端開放スタブ）
【発明を実施するための最良の形態】
【００１３】
以下に、本発明にかかる半導体チップおよび高周波回路の好適な実施の形態を図面に基づいて詳細に説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。【００１４】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体チップを形成する各構成部の配置関係を示す平面図である。同図において、この半導体チップ２１には、半導体素子１１、高周波信号（以下「ＲＦ信号」という）入力用配線パターン１２、ＲＦ信号入力用電極パッド１３、局部発振波信号（以下「ＬＯ信号」という）入力用配線パターン１４，ＬＯ信号入力用電極パッド１５、並列配線パターン１６、リアクタンス回路接続用電極パッド１７、並列配線パターン１８、およびリアクタンス回路接続用電極パッド１９の各構成部が形成されている。ここで、半導体素子１１は、例えばトランジスタ、ダイオードなどであり、少なくとも１つの素子が配置される。【００１５】
ここで、本実施の形態では、半導体チップ上には、２つのダイオードが互いに逆極性となるように並列接続されて構成されたアンチ・パラレル・ダイオード・ペア（以下「ＡＰＤＰ」と略記）が形成され、当該半導体チップとは別基板上に形成された信号入出力回路、反射回路、分波回路などの機能回路とを電気的に接続し、ディスクリートの偶高調波ミキサ回路を構成している場合を一例として以下の説明を行う。【００１６】
なお、ＡＰＤＰを用いて構成された偶高調波ミキサでは、ＬＯ信号の入力ポートから入力されたＬＯ信号と、ＲＦ信号の入力ポートから入力されたＲＦ信号とに基づき、両者の信号がミキシングされて両者の周波数和または周波数差の成分を表す信号（以下「ＩＦ信号」という）が生成される。いま、ＲＦ信号の基本周波数、ＬＯ信号の基本周波数およびＩＦ信号の各周波数をｆRF、ｆLOおよびｆIFで表せば、これらの周波数間には、ｆRF＝｜ｆIF±２・ｆLO｜関係がある。また、偶高調波ミキサに入力されるＲＦ信号とＬＯ信号との間には、ｆRF≒２・ｆLOの関係がある。【００１７】
図１に戻り、ＲＦ信号入力用配線パターン１２は、ＡＰＤＰ１１にＲＦ信号を入力するための伝送線路として機能する配線パターンであり、その一端がＡＰＤＰ１１の一端に電気的に接続される。ＲＦ信号入力用電極パッド１３は、ＲＦ信号入力用配線パターン１２と図示しない半導体基板と別基板上に構成したＲＦ信号を入力するための回路（以下「ＲＦ信号入力回路」という）との電気的接点を提供するための電極パッドである。同様に、ＬＯ信号入力用配線パターン１４は、ＡＰＤＰ１１にＬＯ信号を入力するための伝送線路として機能する配線パターンであり、その一端がＡＰＤＰ１１の他端に電気的に接続される。ＬＯ信号入力用電極パッド１５は、ＬＯ信号入力用配線パターン１４と図示しない半導体基板と別基板上に構成したＬＯ信号を入力するための回路（以下「ＬＯ信号入力回路」という）との電気的接点を提供するための電極パッドである。並列配線パターン１６は、ＲＦ信号入力用配線パターン１２に対し並列に分岐するように形成された伝送線路として機能する配線パターンであり、ＲＦ信号入力用配線パターン１２と同様に、その一端がＡＰＤＰ１１の一端に電気的に接続される。リアクタンス回路接続用電極パッド１７は、並列配線パターン１６と図示しない半導体基板と別基板上に構成した反射回路、分波回路、整合回路などの機能回路（以下「リアクタンス回路」という）との電気的接点を提供するための電極パッドである。並列配線パターン１８は、ＬＯ信号入力用配線パターン１４に対し並列に分岐するように形成された伝送線路として機能する配線パターンであり、ＬＯ信号入力用配線パターン１４と同様に、その一端がＡＰＤＰ１１の他端に電気的に接続される。リアクタンス回路接続用電極パッド１９は、リアクタンス回路接続用配線パターン１８と図示しない半導体基板と別基板上に構成した所望のリアクタンス回路との電気的接点を提供するための電極パッドである。【００１８】
上述のように、本実施の形態にかかる半導体チップは、半導体チップと別基板上に構成された信号入出力回路から、半導体素子の各端子に信号を入出力するために一般的に設けられる電極パッド（図１の構成では、ＲＦ信号入力用電極パッド１３、ＬＯ信号入力用電極パッド１５）に加えて、信号入出力回路とは別個に形成したリアクタンス回路を接続するための電極パッド（図１の構成では、リアクタンス回路接続用電極パッド１７，１９）を設けるようにしている。【００１９】
図２は、図１に示す半導体チップ（ＡＰＤＰ）を信号入出回路２４，２５、分波スタブ（リアクタンス回路）２２，２３、ＩＦ出力回路２７を形成した外部基板上にＡｕバンプ２８によりフリップチップ実装して構成したディスクリート偶高調波ミキサを示す平面図であり、図３は、図２に示す偶高調波ミキサの等価回路を示す図である。【００２０】
図２において、所定の基板上に実装された半導体チップ２１は、上述のような４つの電極パッド（ＲＦ信号入力用電極パッド１３、ＬＯ信号入力用電極パッド１５、リアクタンス回路接続用電極パッド１７，１９）を有している。また、ＲＦ信号入力用電極パッド１３にはＲＦ入力線路２４が接続され、ＬＯ信号入力用電極パッド１５にはＬＯ入力線路２５が接続され、リアクタンス回路接続用電極パッド１７には長さＬ1の先端開放スタブ２２が接続され、リアクタンス回路接続用電極パッド１９には長さＬ2の先端短絡スタブ２３が接続されている。【００２１】
また、先端開放スタブ２２、および先端短絡スタブ２３はそれぞれ、ＡＰＤＰの各端子で、ＬＯ信号とＲＦ信号を短絡する機能だけでなく、ＲＦ信号とＬＯ信号との周波数関係（ｆRF≒２・ｆLO）から、ＬＯ信号の短絡はＲＦ信号の開放に、ＲＦ信号の短絡はＬＯ信号の開放となるため、互いに短絡されない信号に対しては、ほぼ無反射通過となる（このため、以下では、２つのスタブを分波スタブと称す）。【００２２】
ＡＰＤＰにより、ＲＦ信号とＬＯ信号のミキシングにより生成されたＩＦ信号は、ＬＯ信号入力端子側に接続された先端短絡スタブ２３のＤＣ接地を基準電位として、ＲＦ信号入力側に接続されたＩＦ出力回路２７から取り出される。ＩＦ出力回路２７は、ＲＦ入力線路２４との接続点でＲＦ周波数に対して、開放となるようなＲＦチョークを構成しており、ＲＦ信号の損失が発生せず、ＩＦ信号のみを取り出すことができる。【００２３】
なお、実施の形態１では、ＲＦ側からＩＦ信号を取り出しているが、ＲＦ側にＤＣ接地手段を設け、ＬＯ周波数に対して開放となるようなＩＦ出力回路をＬＯ側に接続して、ＬＯ側からＩＦ信号を取り出す構成としてもよい。またこの場合、先端短絡スタブ２３により、ＩＦ信号も短絡されてしまうため、例えば、図１に示す半導体チップの並列配線パターン１８にＭＩＭキャパシタなどを挿入し、ＩＦ信号などのＤＣ、低周波信号に対して、先端短絡スタブのＤＣ接地を切るような構成としてもよい。【００２４】
また、先端開放スタブ２２の長さＬ1は、ＬＯ信号実効波長（λｇ）の１／４よりも短くなるように設定されるとともに、先端短絡スタブ２３の長さＬ2は、ＬＯ信号実効波長（λｇ）の１／４よりも短くなるように設定されている。なお、図２では、このことをＬ1＜λｇ／４＠ＬＯおよびＬ2＜λｇ／４＠ＬＯとして表記している（以下、同様な表記を行う）。【００２５】
つぎに、先端開放スタブ２２の長さＬ1が、Ｌ1＜λｇ／４＠ＬＯに設定される理由について説明する。【００２６】
図３の等価回路に示すように、先端開放スタブ２２がリアクタンス回路接続用電極パッド１７に接続される際には、Ａｕ−Ｂｕｍｐのインダクタンス３８が付加される。なお、Ａｕ−Ｂｕｍｐは、特にミリ波帯、マイクロ波帯においては、そのインダクタンスを無視することはできない。このため、Ａｕ−Ｂｕｍｐのインダクタンス３８を含めた電気長（以下「等価電気長」という）が略λｇ／４＠ＬＯとなるように、先端開放スタブ２２の長さＬ1を短く設定している。【００２７】
なお、図３にも示しているが、先端開放スタブ２２のインピーダンス、Ａｕ−Ｂｕｍｐのインダクタンス３８などを考慮した等価電気長によって決定される短絡位置は、リアクタンス回路接続用電極パッド１７ではなく、半導体チップ２１を構成するダイオードの接続端（Ａ端＝図１のＲＦ信号入力用配線パターン１２と並列配線パターン１６の接続点に対応）であることが理想的である。このため、先端開放スタブ２２の長さＬ1は、接続端Ａにおいて短絡となるように、さらに半導体チップ上の並列配線パターン１６およびリアクタンス回路接続用電極パッド１７（図１参照）の長さも考慮して、設定されることが好ましい。【００２８】
上記の構成は、ＬＯ入力端側についても適用される。すなわち、先端短絡スタブ２３がリアクタンス回路接続用電極パッド１９に接続される際には、Ａｕ−Ｂｕｍｐのインダクタンス３７が付加される。このため、Ａｕ−Ｂｕｍｐのインダクタンス３７を含めた等価電気長が略λｇ／４＠ＬＯとなるように、先端短絡スタブ２３の長さＬ2が設定される。なお、ＲＦ入力端側と同様に、先端短絡スタブ２３の長さＬ2は、短絡端の位置が半導体チップ２１を構成するダイオードの接続端（Ｂ端＝図１のＬＯ信号入力用配線パターン１４と並列配線パターン１８の接続点に対応）となるように、先端短絡スタブ２３のインピーダンス、Ａｕ−Ｂｕｍｐのインダクタンス３７および並列配線パターン１８およびリアクタンス回路接続用電極パッド１９（図１参照）の長さも考慮して設定されることが好ましい。【００２９】
図４は、ダイオードに接続される分波スタブの接続位置と偶高調波ミキサの変換損との関係を示す図であり、横軸にはダイオード端から入出力用配線パターン上の分波スタブの接続位置までの電気長、縦軸には変換損の相対値（ダイオード端に分波スタブを接続したときの変換損に対する比較値）を示している。例えば、分波スタブが接続点において、ＬＯ信号周波数で短絡となるように、分波スタブ長が略λｇ／４の長さに固定されている場合、同図に示すように、ダイオード端から分波スタブの接続位置までの電気長が実効波長の略１／４（＝λｇ／４）のときに偶高調波ミキサの変換損が最小になる。したがって、図３に示すように、先端開放スタブ２２の長さＬ1がダイオードの接続端ＡをＬＯ信号周波数で短絡となるような長さ（Ｌ1＜λｇ／４＠ＬＯ）に設定され、かつ、先端短絡スタブ２３長さＬ2がダイオードの接続端ＢをＲＦ信号周波数で短絡となるような長さ（Ｌ2＜λｇ／４＠ＬＯ）に設定されている場合に偶高調波ミキサの変換損が最小となる。【００３０】
ところで、上記のように、例えばＲＦ回路側に接続される先端開放スタブをダイオードの接続端Ａが短絡端となるような長さに設定することは、接続パッドが各端子で単一の従来技術にかかる半導体チップにおいても、ダイオード端から分波スタブの接続位置の長さを上記の長さに設定することにより、簡単に実現できるように思われる。しかしながら、従来技術にかかる半導体チップの構造では、理想的な短絡端を得ることができない。以下、この理由について説明する。【００３１】
図５−１は、ＲＦポート（ＲＦｉｎ）からＡＰＤＰを見たＲＦ信号に対する理想的な等価回路を示す図であり、図５−２は、ＬＯポート（ＬＯｉｎ）からＡＰＤＰを見たＬＯ信号に対する理想的な等価回路を示す図である。【００３２】
図３において、接続端Ｂが理想的にＲＦ信号周波数で短絡（図５−１参照）となるときには、ＲＦポート（ＲＦｉｎ）から入力されるＲＦ信号は、ＡＰＤＰ５１の両端にて最大電圧で励振される。【００３３】
同様に、接続端Ａが理想的にＬＯ信号周波数で短絡（図５−２参照）となるときには、ＬＯポート（ＬＯｉｎ）から入力されるＬＯ信号は、ＡＰＤＰ５１の両端にて最大電圧で励振される。この結果、ＡＰＤＰにより最小限の変換損失で、ＲＦ、ＬＯ信号の周波数混合、周波数変換が行われる。【００３４】
図６は、従来の半導体チップ（ＡＰＤＰ）を用いて偶高調波ミキサを構成した場合の等価回路を示す図である。上述のように、従来の半導体チップでは、その両端にそれぞれ１つの接続パッド７１，７２しか有していない。このため、従来の偶高調波ミキサでは、図６に示すように、先端開放スタブ６２および先端短絡スタブ６３は、Ａｕバンプやワイヤなどを介した、半導体チップとは別基板上に形成したＲＦ信号入力回路上の一端（Ｇ端）と、ＬＯ信号入力回路上の一端（Ｈ端）に接続するのが一般的な構成となる。なお、図６において、先端開放スタブ６２の長さＬ3は、Ａｕ−Ｂｕｍｐおよび半導体チップ６１内の配線パターンのインダクタンスを含めた電気長がλｇ／４＠ＬＯとなるような長さに設定されているものとする。【００３５】
図７は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）から先端開放スタブ側を見たときの反射特性（相対値）を示すグラフであり、図８は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）から先端開放スタブ側を見たときの反射特性をスミスチャートで示している。また、図９は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）における短絡インピーダンス（実数部）を示すグラフであり、図１０は、ＡＰＤＰ端（Ａ端：図３、Ｅ端：図６）における短絡インピーダンス（虚数部）を示すグラフである。グラフは、いずれもシミュレーションによる代表的な結果を示している。【００３６】
図７〜図１０の各図において、記号「○」で示される曲線が本実施の形態にかかる半導体チップ（図３参照）を用いたときの各特性であり、記号「×」で示される曲線が従来の半導体チップ（図６参照）を用いたときの各特性である。例えば、本実施の形態にかかる半導体チップを用いた場合には、ＬＯ周波数ｆ0にて全反射（反射量＝０ｄＢ：図７、規格化インピーダンス＝０：図８のｍ１）が実現され、そのときのインピーダンス（Ｚ＝Ｒ＋ｊＸ）も、実部Ｒ＝０（図９）、虚部Ｘ＝０（図１０）が実現されている。すなわち、Ａ端はＬＯ周波数で理想的な短絡となっていることが解る。【００３７】
一方、従来の半導体チップを用いた場合には、ＬＯ周波数ｆ0において、反射量＝−５ｄＢ（図７）、規格化インピーダンス≠０（図８のｍ２）であり、理想的な短絡とはなっていないことが解る。すなわち、従来の半導体チップを用いた図６の構成では、短絡インピーダンスの虚部を零とすることはできても（図１０参照）、短絡インピーダンスの実部を零とすることはできず、若干の抵抗値が残ってしまう（図９参照）。この結果、ダイオードの基準電位は完全に接地されないため、理想的なＬＯ信号の最大励振が得られず、変換損の劣化が生じる。【００３８】
このように、理想的な短絡を得るには、接続位置からλｇ／４の電気長を有した分波スタブを、所望の位置（ＡＰＤＰ端）へ並列接続する必要がある。【００３９】
なお、この実施の形態では、先端開放，先端短絡の各スタブをＡｕ−Ｂｕｍｐで接続する場合について説明したが、各スタブ回路をワイヤボンドで接続する場合であっても、上記と同様な構成を採ることができる。【００４０】
以上説明したように、この実施の形態によれば、半導体チップ内に形成されるＡＰＤＰの各端で、理想的なＲＦ信号短絡、ＬＯ信号短絡を実現することができるので、ＡＰＤＰに接続される分波スタブを十分に機能させることができ、当該チップを用いて構成したディスクリート偶高調波ミキサ回路の変換損失を最小化することが可能となる。【００４１】
また、このような実装による特性劣化を避けるために、従来の高周波回路では、ときには半導体素子基板上に部分的に必要となる反射回路、分波回路、整合回路等のリアクタンス回路を一体化して構成する場合もあった（パーシャルＭＭＩＣなど）。これに対して、この実施の形態では、半導体（能動）素子以外の入出力回路および反射回路、分波回路、整合回路等のリアクタンス回路を半導体素子基板と別基板に形成し、高価な半導体基板には半導体（能動）素子部分のみを構成することができる。したがって、実装による設計制約を受けない設計自由度の高いディスクリート回路の構成が可能となり、回路性能確保と半導体チップ小型化の両立が期待できる。【００４２】
また、この実施の形態の半導体チップは、４つの電極パッドを有しているので、２つの電極パッドを有している従来の半導体チップに比べて、フリップチップ実装時の安定性を増加することができ、いわゆるチップ倒れの発生確率を減少させることが可能となる。【００４３】
実施の形態２．
図１１は、実施の形態１で示した半導体チップを用いて発振器を構成した場合の一実施形態を示す図である。同図に示す発振器は、半導体チップ１１１、共振回路１１５、出力回路１１６、先端短絡回路１１７および反射回路１１８の各部を備えて構成される。【００４４】
半導体チップ１１１には、３端子素子として代表的な電界効果トランジスタ（ＦＥＴ素子）１１２が形成されている。また、半導体チップ１１１には、ゲート端子電極パッド１１３ａ、ソース端子電極パッド１１３ｂ、ドレイン端子第１電極パッド１１３ｃ、ドレイン端子第２電極パッド１１４ｃによる４つの電極パッドが形成されている。これらの電極パッドにおいて、ゲート端子電極パッド１１３ａには共振器として機能する共振回路１１５が接続され、ソース端子電極パッド１１３ｂにはＦＥＴ素子１１２のソース端までの電気長がλｇ／４〜λｇ／２（λｇ：発振器出力信号の実効波長）となる先端短絡回路（ソースインダクタ）１１７が接続され、ドレイン端子第１電極パッド１１３ｃには発振出力を取り出すための出力回路１１６が接続され、ドレイン端子第２電極パッド１１４ｃにはＦＥＴ素子１１２のドレイン端までの電気長が略λｇ／４となる先端開放スタブ１１８が接続されている。先端開放スタブ１１８はＦＥＴ素子１１２の出力信号の負帰還により、信号周波数での反射利得を高めるための、反射回路として機能する。なお、ゲート端子電極パッド１１３ａに接続される共振回路１１５は、発振周波数帯域で動作する共振器と、発振周波数を決める位相条件を与えるＦＥＴ素子１１２のベース端までの所定電気長を持つ位相線路とにより構成される。例えば、共振器長（λｇ／２）と位相線路長さ（α）で与えられる電気長を持つスタブとして構成することにより、共振器として機能させることができる。また、共振回路１１５および出力回路１１６には、ＦＥＴ素子１１２に動作電圧を供給するための電源回路を含んでいるが、図示および説明は省略する。【００４５】
上記の反射回路１１８は、動作信号周波数が高くなるとともに、ＦＥＴ素子１１２のドレイン端子に近接して接続することが必要となり、例えば、ドレイン端子第１電極パッド１１３ｃのみを接続して、出力回路とともに構成しようとした場合、Ａｕバンプやワイヤなどのインダクタンスにより、反射利得が得られる上限周波数が低くなってしまう。このため、Ａｕバンプやワイヤなどを接続箇所よりも、手前のドレイン端子側に、反射回路１１８を接続する必要が生じる。【００４６】
この実施の形態によれば、例えば発振動作に必要な反射利得を得る際に、Ａｕバンプやワイヤなどのインダクタンス付加による上限周波数の制約を受けずに所望の特性を得ることができ、発振動作の高周波化などが期待できる。また、従来では、所望の特性を得るために、ときにはＦＥＴ素子１１２が構成される半導体基板上に反射回路１１８を構成（パーシャル化）することも行っていたが、そのような設計手法を採る必要がなく、高価な半導体素子基板上にはＦＥＴ素子１１２のみを構成すればよい。このため、実装による設計制約を受けない設計自由度の高いディスクリート型の発振器を構成することができ、回路性能確保と半導体チップ小型化の両立が期待できる。【００４７】
なお、この実施の形態では、半導体チップを構成するトランジスタのドレイン端子に各２個の電極パッドを設ける構成としているが、この構成に限定されるものではない。例えば、回路の必要に応じて、ゲート端子や、ソース端子に各２個の電極パッドを設ける構成としてもよい。【００４８】
実施の形態３．
図１２は、実施の形態１で示した半導体チップを用いて（偶数）逓倍器を構成した場合の一実施形態を示す図である。同図に示す逓倍器は、半導体チップ１２１、入力回路１２５、出力回路１２６、短絡回路１２８，および基本波反射回路１２７の各部を備えて構成される。【００４９】
半導体チップ１２１には、３端子素子として代表的な電界効果トランジスタ（ＦＥＴ素子）１２２が形成されている。また、半導体チップ１２１には、ゲート端子電極パッド１２３ａ、ソース端子電極パッド１２３ｂ、ドレイン端子第１電極パッド１２３ｃ、ドレイン端子第２電極パッド１２４ｃによる４つの電極パッドが形成されている。これらの電極パッドにおいて、ゲート端子電極パッド１２３ａには、入力信号の基本波に対する整合回路として動作する入力回路１２５が接続され、ソース端子電極パッド１２３ｂには、ＤＣおよび高周波帯の信号を接地する短絡回路１２８が接続され、ドレイン端子第１電極パッド１２３ｃには基本波信号が偶数倍された偶数倍逓倍信号に対する整合回路として動作する出力回路１２６が接続され、ドレイン端子第２電極パッド１２４ｃにはＦＥＴ素子１１２のドレイン端までの電気長が基本波のλｇ／４に設定された先端開放スタブ１２７が接続されている。なお、ドレイン端子第２電極パッド１２４ｃに接続される先端開放スタブ１２７は、基本波に対する全反射回路として機能する。また、入力回路１２５および出力回路１２６には、ＦＥＴ素子１１２に動作電圧を供給するための電源回路を含んでいるが、図示および説明は省略する。【００５０】
この実施の形態の（偶数）逓倍器においても、ドレイン端子の出力側に、基本波全反射と偶数逓倍信号の整合回路を形成する際に、Ａｕバンプやワイヤなどのインダクタンス付加による制約を受けずに、設計自由度の高い回路設計が可能となり、所望の特性が得られるディスクリート型の（偶数）逓倍器を構成することができる。【００５１】
なお、この実施の形態では、半導体チップを構成するトランジスタのドレイン端子に各２個の電極パッドを設ける構成としているが、この構成に限定されるものではない。例えば、回路の必要に応じて、ゲート端子や、ソース端子に各２個の電極パッドを設ける構成としてもよい。【００５２】
また、上記実施の形態１〜３では、例えば２端子素子としてＡＰＤＰを、３端子素子としてＦＥＴを半導体素子として形成した場合の一例について説明したが、これらの２端子素子および３端子素子に限定されるものではない。例えば、３端子素子として、バイポーラトランジスタおよびＩＧＢＴなどの単機能素子ならびに、極性同一の２つのダイオードを直列に接続したシリーズティなどの機能素子に適用することも可能である。また、例えば、単体ダイオードまたはＡＰＤＰの各４素子をリング状に接続したリングクワッドなどの４端子素子などにも適用することができる。
【産業上の利用可能性】
【００５３】
以上のように、本発明にかかる高周波回路および半導体チップは、チップ上の半導体素子に接続される反射回路、分波回路、整合回路などを十分に機能させることができる発明として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成20年7月22日(2008.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単体ダイオード、または極性が相互に異なる２つのダイオードを並列に接続したアンチパラレルダイオードペアなどの２端子の半導体素子が形成された半導体基板上に設けられ、
前記２端子の半導体素子の各端子にそれぞれ接続される配線パターンと、
前記配線パターンに接続され、前記半導体基板とは別基板上に形成された信号入出力回路を接続するための電極パッドと、
を有する半導体チップにおいて、
前記２端子の半導体素子の各端子端にて、前記配線パターンに並列接続される並列配線パターンと、
前記並列配線パターンに接続され、前記信号入出力回路とは別個に、前記別基板上に形成されたリアクタンス回路とを電気的に接続するためのリアクタンス回路接続用電極パッドと、
を備えたことを特徴とする半導体チップ。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
極性が相互に異なる２つのダイオードを並列に接続したアンチパラレルダイオードペア（ＡＰＤＰ）が形成された半導体基板上に設けられ、該ＡＰＤＰの各端子にそれぞれ接続される配線パターンおよび該配線パターンに接続される電極パッドを有する半導体チップと、
前記半導体基板とは別基板上に形成され、前記電極パッドに電気的に接続し、前記ＡＰＤＰに対して、ＬＯ信号を入力するＬＯ信号入力回路と、ＲＦ信号を入出力するＲＦ信号入出力回路と、前記ＬＯ信号と前記ＲＦ信号とにより生成されるＩＦ信号を分波および入出力するＩＦ信号入出力回路と、を有する信号入出力回路と、
を備えて構成される高周波回路において、
前記半導体チップは、
前記ＡＰＤＰの各端子端にて、前記配線パターンに並列接続され、一端側および他端側にそれぞれ形成される第１、第２の２つの並列配線パターンと、
前記第１、第２の並列配線パターンにそれぞれ接続され、前記信号入出力回路とは別個に、前記別基板上に形成されるリアクタンス回路を電気的に接続するための第１、第２の２つのリアクタンス回路接続用電極パッドと、
を備え、
前記リアクタンス回路は、
前記第１のリアクタンス回路接続用電極パッドに接続され、前記ＡＰＤＰの一端にてＲＦ信号の通過を可能とする一方で、前記ＬＯ信号を短絡するＬＯ分波スタブと、
前記第２のリアクタンス回路接続用電極パッドに接続され、前記ＡＰＤＰの他端にて前記ＬＯ信号の通過を可能とする一方で、前記ＲＦ信号を短絡するＲＦ分波スタブと、
を備えた、
ことにより偶高調波ミキサとして動作することを特徴とする高周波回路。
【請求項６】
前記ＬＯ分波スタブの長さは、前記ＡＰＤＰの一端にて前記ＬＯ信号が短絡となるような長さに設定されるとともに、前記ＲＦ分波スタブの長さは、前記ＡＰＤＰの他端にて前記ＲＦ信号が短絡となるような長さに設定されることを特徴とする請求項５に記載の高周波回路。
【請求項７】
（削除）
【請求項８】
（削除）
【請求項９】
（削除）
【請求項１０】
（削除）
【国際調査報告】
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