(57)【要約】  ｐ型ＭＯＳトランジスタ（１０）では、ゲート電極（１３）が所定のウェットエッチングにより一部除去され、ゲート電極（１３）の上部がサイドウォール絶縁膜（１４）の上部よりも低く形成されている。この構成により、本来はｐ型ＭＯＳトランジスタの特性劣化を来すテンサイル・ストレス（ＴＥＳＬ）膜を形成しているにも係わらず、当該ＴＥＳＬ膜（１６）からゲート電極（１３）及びサイドウォール絶縁膜（１４）に印加される応力が図中破線矢印で示すように分散され、その結果として、チャネル領域には圧縮応力（コンプレッシブ・ストレス）が印加され、圧縮歪が導入される。このように、ｐ型ＭＯＳトランジスタ（１０）において、ＴＥＳＬ膜（１６）を形成するも、実際にはｐ型ＭＯＳトランジスタ（１０）の特性を向上させる歪をチャネル領域に与え、当該ｐ型ＭＯＳトランジスタ（１０）の特性向上が実現される。
2008041301.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域にｐチャネル型トランジスタを備えた半導体装置であって、
前記ｐチャネル型トランジスタは、
前記半導体領域の上方に形成された第１のゲート電極と、
前記第１のゲート電極の両側面に形成された第１のサイドウォール絶縁膜と、
前記第１のゲート電極の両側に形成された一対のｐ型不純物拡散領域と、
少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように形成された引張応力絶縁膜と
を含み、
前記第１のゲート電極の上部が前記第１のサイドウォール絶縁膜の上部よりも低く形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォール絶縁膜は、内側に形成されてなる第１の内側サイドウォール絶縁膜と、前記第１の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第１の外側サイドウォール絶縁膜とを有する構造に形成されており、
前記第１のゲート電極の上部が前記第１の外側サイドウォール絶縁膜の上部よりも低く形成されているとともに、前記第１の内側サイドウォール絶縁膜の上部が前記第１のゲート電極の上部よりも低く形成されていることを特徴とする請求の範囲１に記載の半導体装置。
【請求項３】
前記半導体領域に、前記ｐチャネル型トランジスタとともに、ｎチャネル型トランジスタを備え、
前記半導体領域上で前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタを共に覆うように前記引張応力絶縁膜が形成されていることを特徴とする請求の範囲１に記載の半導体装置。
【請求項４】
半導体領域にｎチャネル型トランジスタを備えた半導体装置であって、
前記ｎチャネル型トランジスタは、
前記半導体領域の上方に形成された第２のゲート電極と、
前記第２のゲート電極の両側面に形成された第２のサイドウォール絶縁膜と、
前記第２のゲート電極の両側に形成された一対のｎ型不純物拡散領域と、
少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように形成された圧縮応力絶縁膜と
を含み、
前記第２のゲート電極の上部が前記第２のサイドウォール絶縁膜の上部よりも低く形成されていることを特徴とする半導体装置。
【請求項５】
前記第２のサイドウォール絶縁膜は、内側に形成されてなる第２の内側サイドウォール絶縁膜と、前記第２の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第２の外側サイドウォール絶縁膜とを有する構造に形成されており、
前記第２のゲート電極の上部が前記第２の外側サイドウォール絶縁膜の上部よりも低く形成されているとともに、前記第２の内側サイドウォール絶縁膜の上部が前記第２のゲート電極の上部よりも低く形成されていることを特徴とする請求の範囲４に記載の半導体装置。
【請求項６】
前記半導体領域に、前記ｎチャネル型トランジスタとともに、ｐチャネル型トランジスタを備え、
前記半導体領域上で前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタを共に覆うように前記圧縮応力絶縁膜が形成されていることを特徴とする請求の範囲４に記載の半導体装置。
【請求項７】
半導体領域にｐチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記半導体領域の上方に第１のゲート電極を形成する工程と、
前記第１のゲート電極の両側面に第１のサイドウォール絶縁膜を形成する工程と、
前記第１のゲート電極の両側に一対のｐ型不純物拡散領域を形成する工程と、
少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように、引張応力絶縁膜を形成する工程と
を含み、
前記第１のゲート電極の上部を、前記第１のサイドウォール絶縁膜の上部よりも低く形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のサイドウォール絶縁膜を形成する工程において、当該第１のサイドウォール絶縁膜を、内側に形成されてなる第１の内側サイドウォール絶縁膜と、前記第１の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第１の外側サイドウォール絶縁膜とを有する構造に形成した後、
前記第１のゲート電極の上部が前記第１の外側サイドウォール絶縁膜の上部よりも低くなるように、前記第１のゲート電極を一部除去するとともに、前記第１の内側サイドウォール絶縁膜の上部が前記第１のゲート電極の上部よりも低くなるように、前記第１の内側サイドウォール絶縁膜を一部除去する工程を更に含むことを特徴とする請求の範囲７に記載の半導体装置の製造方法。
【請求項９】
前記第１のゲート電極の上部及び前記第１の内側サイドウォール絶縁膜を一部除去する工程において、第１のウェットエッチングにより前記第１のゲート電極を選択的に一部除去するとともに、第２のウェットエッチングにより前記第１の内側サイドウォール絶縁膜を選択的に一部除去することを特徴とする請求の範囲８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体領域に、前記ｐチャネル型トランジスタとともに、ｎチャネル型トランジスタを形成するに際して、
前記半導体領域上で前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタを共に覆うように前記引張応力絶縁膜を形成することを特徴とする請求の範囲７に記載の半導体装置の製造方法。
【請求項１１】
半導体領域にｎチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記半導体領域の上方に第２のゲート電極を形成する工程と、
前記第２のゲート電極の両側面に第２のサイドウォール絶縁膜を形成する工程と、
前記第２のゲート電極の両側に一対のｎ型不純物拡散領域を形成する工程と、
少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように、圧縮応力絶縁膜を形成する工程と
を含み、
前記第２のゲート電極の上部を、前記第２のサイドウォール絶縁膜の上部よりも低く形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２のサイドウォール絶縁膜を形成する工程において、当該第２のサイドウォール絶縁膜を、内側に形成されてなる第２の内側サイドウォール絶縁膜と、前記第２の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第２の外側サイドウォール絶縁膜とを有する構造に形成した後、
前記第２のゲート電極の上部が前記第２の外側サイドウォール絶縁膜の上部よりも低くなるように、前記第２のゲート電極を一部除去するとともに、前記第２の内側サイドウォール絶縁膜の上部が前記第２のゲート電極の上部よりも低くなるように、前記第２の内側サイドウォール絶縁膜を一部除去する工程を更に含むことを特徴とする請求の範囲１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のゲート電極の上部及び前記第２の内側サイドウォール絶縁膜を一部除去する工程において、第１のウェットエッチングにより前記第２のゲート電極を選択的に一部除去するとともに、第２のウェットエッチングにより前記第２の内側サイドウォール絶縁膜の選択的に一部除去することを特徴とする請求の範囲１１に記載の半導体装置の製造方法。
【請求項１４】
前記半導体領域に、前記ｎチャネル型トランジスタとともに、ｐチャネル型トランジスタを形成するに際して、
前記半導体領域上で前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタを共に覆うように前記圧縮応力絶縁膜を形成することを特徴とする請求の範囲１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのチャネルに所定の歪みを印加することにより、駆動電流を増加させ、高速で低消費電力の動作を実現する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体装置に対する更なる微細化・高集積化の要請が高まっており、スケーリング則に従ったＭＯＳトランジスタの微細化は、最早限界に近づきつつある。このように微細化が進行すると、もはや単純なるゲート長のスケーリングだけではＭＯＳデバイス特性、ひいては回路特性は向上せず、逆に急激に劣化を来す。しかし、チップサイズの縮小等を考えた時、世代とともにデバイスサイズを縮小してゆくことは必要不可欠である。【０００３】
以上の背景より、ゲート長のスケーリング時に更なるトランジスタ特性向上技術として所謂テクノロジブースターが導入され始めてきている。そのうち、最も有望な技術として開発が進められているものに、歪シリコン技術が挙げられる。これは、ＭＯＳトランジスタのチャネル領域に歪を印加することにより、キャリアの移動度を向上させ、トランジスタ特性を向上させる技術である。チャネル領域への歪導入方法としては、ソース／ドレイン領域にシリコンと格子定数の異なる物質を埋め込む手法や、特許文献１のようにゲート絶縁膜の形成条件を調節することにより歪を制御する手法等が開発されている。現在では、歪シリコン技術は、低コストによる特性改善技術として必要不可欠なものになってきており、更なるＣＭＯＳトランジスタの特性改善のために、歪シリコン技術を向上させることが重要である。【０００４】
ところが、前者の手法ではｎ型及びｐ型ＭＯＳトランジスタ毎に異なる物質及び条件でイオン注入する必要があり、後者の手法ではｎチャネル及びｐチャネルＭＯＳトランジスタ（以下、ｎ型及びｐ型ＭＯＳトランジスタと称する）毎に膜材料や積層数を変えて形成する必要がある。即ちこれらの場合、工程数の増加、しかも複雑で手間のかかる工程が付加されるという問題がある。更には、このような工程数の増加を招いて歪を制御しようとしても、ｎ型及びｐ型ＭＯＳトランジスタに適した歪を効果的に導入することは困難である。【０００５】
そこで、ゲート電極を覆うコンタクト・エッチングストップ膜（層間絶縁膜に、ソース／ドレイン領域へのコンタクト孔を形成する際のエッチングストッパとして機能する絶縁膜）として、チャネル領域に引張応力（テンサイル・ストレス）或いは圧縮応力（コンプレッシブ・ストレス）を印加する性質を有する絶縁膜を形成する技術の研究が盛んになっている。【０００６】
図３３Ａ，図３３Ｂは、チャネル領域に所望のストレスを印加する様子を示す概略断面図である。なお、図３３Ａ，図３３Ｂでは、図示の便宜上、ソース／ドレイン領域を省略している。
ｎ型ＭＯＳトランジスタについては、その特性向上を図るには、チャネル領域、即ち半導体基板（半導体領域）のソース／ドレイン領域間の部位にテンサイル・ストレスを印加し、引張歪を導入すれば良い。一方、ｐ型ＭＯＳトランジスタについてはその逆に、特性向上を図るには、チャネル領域にコンプレッシブ・ストレスを印加し、圧縮歪を導入することを要する。【０００７】
図３３Ａでは、ｎ型ＭＯＳトランジスタを例示する。このｎ型ＭＯＳトランジスタ１００では、シリコン半導体基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３がパターン形成されており、このゲート電極１０３の両側面のみを覆うようにサイドウォール絶縁膜１０４が形成されている。サイドウォール絶縁膜１０４は、必要に応じて図示のように内側サイドウォール絶縁膜１０４ａ及びこれを覆う外側サイドウォール絶縁膜１０４ｂの２層構造に形成される。【０００８】
ゲート電極１０３の両側には、所定のｎ型不純物が導入されてなる一対のｎ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極１０３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層１０５がそれぞれ形成されている。そして、ゲート電極１０３及びサイドウォール絶縁膜１０４を覆うように全面にコンタクト・エッチングストッパとしても機能するテンサイル・ストレス膜１０６が形成されている。このテンサイル・ストレス膜１０６は、自身が収縮することにより、外部にテンサイル・ストレスを印加する性質を有する絶縁膜である。【０００９】
上記のようにテンサイル・ストレス膜１０６を形成することにより、図３３Ａ中矢印で示す方向に応力が印加され、チャネル領域にはテンサイル・ストレスが印加されて、引張歪が導入されることになる。【００１０】
一方、ｐ型ＭＯＳトランジスタ２００については、図３３Ｂに示すように、シリコン半導体基板１０１上にゲート絶縁膜２０２を介してゲート電極２０３がパターン形成されており、このゲート電極２０３の両側面のみを覆うようにサイドウォール絶縁膜２０４が形成されている。サイドウォール絶縁膜２０４は、必要に応じて図示のように内側サイドウォール絶縁膜２０４ａ及びこれを覆う外側サイドウォール絶縁膜２０４ｂの２層構造に形成される。【００１１】
ゲート電極２０３の両側には、所定のｐ型不純物が導入されてなる一対のｐ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極２０３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層２０５がそれぞれ形成されている。【００１２】
ｐ型ＭＯＳトランジスタ２００では、特性向上を図るには、図３３Ｂ中矢印で示す方向に応力を印加し、チャネル領域にコンプレッシブ・ストレスを印加して、圧縮歪を導入することを要する。【００１３】
【特許文献１】特開２００３−４５９９６号公報
【発明の開示】
【００１４】
上述のように、コンタクト・エッチングストップ膜を利用してチャネル領域に歪を導入する場合、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとでは逆のストレスを印加する必要がある。従って、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを備えた相補型の半導体装置であるＣＭＯＳトランジスタにおいて、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの各々の特性向上を図るには、コンタクト・エッチングストップ膜として、ｐ型ＭＯＳトランジスタ側にはテンサイル・ストレス膜を、ｎ型ＭＯＳトランジスタ側にはコンプレッシブ・ストレス膜をそれぞれ分けて形成することを要する。
【００１５】
しかしながら、ＣＭＯＳトランジスタの製造プロセスにおいて、上記のように性質の相異なる２種のコンタクト・エッチングストップ膜を作り分けることは、工程数の増加及び工程の複雑化を招くことになる。そのため従来では、工程数の増加及び工程の複雑化の防止を重視して、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの一方の犠牲の下にＣＭＯＳトランジスタを作製している。この場合、例えばコンタクト・エッチングストップ膜としてテンサイル・ストレス膜をｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを共に覆うように形成すれば、ｎ型ＭＯＳトランジスタの特性を向上させることができる反面、ｐ型ＭＯＳトランジスタの特性が劣化することを受忍せざるを得ないことになる。
【００１６】
本発明では、上記の課題に鑑みてなされたものであり、一方の導電型のトランジスタにおいて、通常では他方の導電型のトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該一方の導電型のトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるエッチングストップ膜を形成するも、実際にはトランジスタの特性を向上させる歪をチャネル領域に与え、当該一方の導電型のトランジスタの特性向上を実現する。本発明は、ひいては相補型の半導体装置において、工程数の増加及び工程の複雑化を防止すべく、通常では一方の導電型のトランジスタの特性を向上させ、他方の導電型のトランジスタの特性を劣化させてしまう性質のエッチングストップ膜を、ｎチャネルトランジスタ側及びｐチャネルトランジスタ側を共に覆うように形成するも、双方のトランジスタの特性を共に向上させ、信頼性の高い半導体装置及びその製造方法を実現することを目的とする。
【００１７】
本発明の半導体装置は、半導体領域にｐチャネル型トランジスタを備えた半導体装置であって、前記ｐチャネル型トランジスタは、前記半導体領域の上方に形成された第１のゲート電極と、前記第１のゲート電極の両側面に形成された第１のサイドウォール絶縁膜と、前記第１のゲート電極の両側に形成された一対のｐ型不純物拡散領域と、少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように形成された引張応力絶縁膜とを含み、前記第１のゲート電極の上部が前記第１のサイドウォール絶縁膜の上部よりも低く形成されている。
【００１８】
本発明の半導体装置の他態様は、半導体領域にｎチャネル型トランジスタを備えた半導体装置であって、前記ｎチャネル型トランジスタは、前記半導体領域の上方に形成された第２のゲート電極と、前記第２のゲート電極の両側面に形成された第２のサイドウォール絶縁膜と、前記第２のゲート電極の両側に形成された一対のｎ型不純物拡散領域と、少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように形成された圧縮応力絶縁膜とを含み、前記第２のゲート電極の上部が前記第２のサイドウォール絶縁膜の上部よりも低く形成されている。
【００１９】
本発明の半導体装置の製造方法は、半導体領域にｐチャネル型トランジスタを備えた半導体装置の製造方法であって、前記半導体領域の上方に第１のゲート電極を形成する工程と、前記第１のゲート電極の両側面に第１のサイドウォール絶縁膜を形成する工程と、前記第１のゲート電極の両側に一対のｐ型不純物拡散領域を形成する工程と、少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように、引張応力絶縁膜を形成する工程とを含み、前記第１のゲート電極の上部を、前記第１のサイドウォール絶縁膜の上部よりも低く形成する。
【００２０】
本発明の半導体装置の製造方法の他態様は、半導体領域にｎチャネル型トランジスタを備えた半導体装置の製造方法であって、前記半導体領域の上方に第２のゲート電極を形成する工程と、前記第２のゲート電極の両側面に第２のサイドウォール絶縁膜を形成する工程と、前記第２のゲート電極の両側に一対のｎ型不純物拡散領域を形成する工程と、少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように、圧縮応力絶縁膜を形成する工程とを含み、前記第２のゲート電極の上部を、前記第２のサイドウォール絶縁膜の上部よりも低く形成する。
【００２１】
本発明によれば、一方の導電型のトランジスタにおいて、通常では他方の導電型のトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該一方の導電型のトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるエッチングストップ膜を形成するも、実際にはトランジスタの特性を向上させる歪をチャネル領域に与え、当該一方の導電型のトランジスタの特性向上を実現する。本発明によれば、ひいては相補型の半導体装置において、工程数の増加及び工程の複雑化を防止すべく、通常では一方の導電型のトランジスタの特性を向上させ、他方の導電型のトランジスタの特性を劣化させてしまう性質のエッチングストップ膜を、ｎチャネルトランジスタ側及びｐチャネルトランジスタ側を共に覆うように形成するも、双方のトランジスタの特性を共に向上させ、信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明をｐ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図２】図２は、本発明の他態様をｐ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図３】図３は、本発明のｐ型ＭＯＳトランジスタをＣＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図４】図４は、本発明をｎ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図５】図５は、本発明の他態様をｎ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図６】図６は、本発明のｎ型ＭＯＳトランジスタをＣＭＯＳトランジスタに適用した様子を示す概略断面図である。
【図７Ａ】図７Ａは、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７Ｂ】図７Ｂは、図７Ａに引き続き、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７Ｃ】図７Ｃは、図７Ｂに引き続き、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８Ａ】図８Ａは、図７Ｃに引き続き、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８Ｂ】図８Ｂは、図８Ａに引き続き、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８Ｃ】図８Ｃは、図８Ｃに引き続き、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９Ａ】図９Ａは、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９Ｂ】図９Ｂは、図９Ａに引き続き、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９Ｃ】図９Ｃは、図９Ｂに引き続き、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０Ａ】図１０Ａは、図９Ｃに引き続き、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに引き続き、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂに引き続き、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１Ａ】図１１Ａは、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａに引き続き、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂに引き続き、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２Ａ】図１２Ａは、図１１Ｃに引き続き、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａに引き続き、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂに引き続き、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３Ａ】図１３Ａは、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３Ｂ】図１３Ｂは、図１３Ａに引き続き、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３Ｃ】図１３Ｃは、図１３Ｂに引き続き、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４Ａ】図１４Ａは、図１３Ｃに引き続き、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４Ｂ】図１４Ｂは、図１４Ａに引き続き、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４Ｃ】図１４Ｃは、図１４Ｂに引き続き、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１５は、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】図１６は、図１５に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】図１７は、図１６に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１８】図１８は、図１７に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１９】図１９は、図１８に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２０】図２０は、図１９に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２１】図２１は、図２０に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２２】図２２は、図２１に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２３】図２３は、図２２に引き続き、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２４】図２４は、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２５】図２５は、図２４に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２６】図２６は、図２５に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２７】図２７は、図２６に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２８】図２８は、図２７に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２９】図２９は、図２８に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３０】図３０は、図２９に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３１】図３１は、図３０に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３２】図３２は、図３１に引き続き、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３３Ａ】図３３Ａは、ｎ型ＭＯＳトランジスタのチャネル領域に所望のストレスを印加する様子を示す概略断面図である。
【図３３Ｂ】図３３Ｂは、ｐ型ＭＯＳトランジスタのチャネル領域に所望のストレスを印加する様子を示す概略断面図である。
【発明を実施するための最良の形態】
【００２３】
−本発明の基本骨子−
本発明者は、ゲート電極及びサイドウォール絶縁膜の形状を工夫することにより、チャネル領域に印加される応力の向きを変えることができることを見出した。そこで、当該応力の向きを自在に制御すべく鋭意検討した結果、本発明に相当した。【００２４】
本発明では、ゲート電極及びサイドウォール絶縁膜について、ゲート電極の上部をサイドウォール絶縁膜の上部よりも低く形成する。この構成により、チャネル領域に印加する応力を、当該エッチングストップ膜による応力とは逆向きのものに変える。【００２５】
（１）本発明の主旨をｐ型ＭＯＳトランジスタに適用した場合
図１は、本発明をｐ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図１では、図示の便宜上、ソース／ドレイン領域を省略している。
このｐ型ＭＯＳトランジスタ１０では、シリコン半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３がパターン形成されており、このゲート電極１３の両側面のみを覆うようにサイドウォール絶縁膜１４が形成されている。サイドウォール絶縁膜１４は、内側サイドウォール絶縁膜１４ａ及びこれを覆う外側サイドウォール絶縁膜１４ｂの２層構造に形成される。【００２６】
ゲート電極１３の両側には、所定のｐ型不純物が導入されてなる一対のｐ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極１３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層１５がそれぞれ形成されている。そして、ゲート電極１３及びサイドウォール絶縁膜１４を覆うように全面にコンタクト・エッチングストッパとしても機能するテンサイル・ストレス（ＴＥＳＬ）膜１６が形成されている。このＴＥＳＬ膜１６は、自身が収縮することにより、外部に引張応力（テンサイル・ストレス）を印加する性質を有する絶縁膜であり、通常では、これをｎ型ＭＯＳトランジスタに形成することにより、当該ｎ型ＭＯＳトランジスタの特性を向上させる膜である。【００２７】
このｐ型ＭＯＳトランジスタでは、ゲート電極１３が所定のウェットエッチングにより一部除去され、ゲート電極１３の上部がサイドウォール絶縁膜１４の上部よりも低く形成されている。この構成により、本来はｐ型ＭＯＳトランジスタの特性劣化を来すＴＥＳＬ膜を形成しているにも係わらず、当該ＴＥＳＬ膜１６からゲート電極１３及びサイドウォール絶縁膜１４に印加される応力が図中破線矢印で示すように分散され、その結果として、チャネル領域には圧縮応力（コンプレッシブ・ストレス）が印加され、圧縮歪が導入されることになる。この構成により、ＴＥＳＬ膜１６を形成しているにも係わらず、ｐ型ＭＯＳトランジスタ１０の特性向上を実現することができる。【００２８】
このように、ｐ型ＭＯＳトランジスタ１０において、通常ではｎ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｐ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＴＥＳＬ膜１６を形成するも、実際にはｐ型ＭＯＳトランジスタ１０の特性を向上させる歪をチャネル領域に与え、当該ｐ型ＭＯＳトランジスタ１０の特性向上が実現される。【００２９】
図２は、本発明の他態様をｐ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図２では、図示の便宜上、ソース／ドレイン領域を省略している。また、図１と同じ構成部材には同符号を付して詳しい説明を省略する。【００３０】
このｐ型ＭＯＳトランジスタ２０では、図１のｐ型ＭＯＳトランジスタ１０において、内側サイドウォール絶縁膜１４ａが所定のウェットエッチングにより一部除去され、内側サイドウォール絶縁膜１４ａの上部がゲート電極１３の上部よりも低く形成されている。このように、ゲート電極１３及び内側サイドウォール絶縁膜１４ａのエッチング量を各々調節し、ゲート電極１３の高さ及び内側サイドウォール絶縁膜１４ａの高さを適宜調節することにより、ゲート電極１３及びサイドウォール絶縁膜１４に印加される応力の大きさを調整することができる。これにより、チャネル領域に印加されるコンプレッシブ・ストレスの大きさ（及び方向）をきめ細かく調整し、導入される圧縮歪の程度を制御することが可能となる。【００３１】
このように、ｐ型ＭＯＳトランジスタ２０において、通常ではｎ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｐ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＴＥＳＬ膜１６を形成するも、実際にはｐ型ＭＯＳトランジスタ２０の特性を向上させる歪をチャネル領域に与え、当該ｐ型ＭＯＳトランジスタ２０の特性向上が実現される。【００３２】
上記のようなｐ型ＭＯＳトランジスタ１０，２０を、ＣＭＯＳトランジスタに適用することにより、工程数を増加させることなく、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの双方の特性を共に向上させることができる。
図３は、本発明のｐ型ＭＯＳトランジスタをＣＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図３では、図示の便宜上、ソース／ドレイン領域を省略している。ここでは、ｐ型ＭＯＳトランジスタとして図２のｐ型ＭＯＳトランジスタ２０を例示するが、図１のｐ型ＭＯＳトランジスタ１０にも適用可能である。【００３３】
このＣＭＯＳトランジスタでは、ｐＭＯＳ領域には図２のｐ型ＭＯＳトランジスタ２０が形成されており、ｎＭＯＳ領域には通常のｎ型ＭＯＳトランジスタ３０が形成されている。ｐ型ＭＯＳトランジスタ２０とｎ型ＭＯＳトランジスタ３０とは、素子分離構造１７により電気的に隔てられている。【００３４】
ｎ型ＭＯＳトランジスタ３０では、ｐ型ＭＯＳトランジスタ２０と共に、シリコン半導体基板１１上にゲート絶縁膜２２を介してゲート電極２３がパターン形成されており、このゲート電極２３の両側面のみを覆うようにサイドウォール絶縁膜２４が形成されている。サイドウォール絶縁膜２４は、内側サイドウォール絶縁膜２４ａ及びこれを覆う外側サイドウォール絶縁膜２４ｂの２層構造に形成される。ここで、ｐ型ＭＯＳトランジスタ２０とは異なり、ゲート電極２３は、パターン形成後には特に加工されることなくサイドウォール絶縁膜２４と同程度の高さとされている。【００３５】
ゲート電極２３の両側には、所定のｎ型不純物が導入されてなる一対のｎ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極２３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層２５がそれぞれ形成されている。【００３６】
そして、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域の双方を覆うように全面にＴＥＳＬ膜１６が形成されている。
ＴＥＳＬ膜１６を形成することにより、ｎ型ＭＯＳトランジスタ３０においては、図中矢印で示す方向に応力が印加され、特にチャネル領域にはテンサイル・ストレスが印加されて引張歪が導入される。【００３７】
これに対して、ｐ型ＭＯＳトランジスタ２０においては、上述したようにそのゲート電極１３及びサイドウォール絶縁膜１４の形状及び位置関係に起因して、ｎ型ＭＯＳトランジスタ３０とは逆向きの応力が印加され、特にチャネル領域にはコンプレッシブ・ストレスが印加されて圧縮歪が導入される。【００３８】
このように、本発明では、工程数の増加及び工程の複雑化を防止すべく、通常ではｎ型ＭＯＳトランジスタの特性を向上させ、ｐ型ＭＯＳトランジスタの特性を劣化させてしまう性質のＴＥＳＬ膜１６を、ｎ型ＭＯＳトランジスタ側及びｐ型ＭＯＳトランジスタ側を共に覆うように形成するも、双方のトランジスタの特性を共に向上させ、信頼性の高いＣＭＯＳトランジスタが実現する。【００３９】
（２）本発明の主旨をｎ型ＭＯＳトランジスタに適用した場合
図４は、本発明をｎ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図４では、図示の便宜上、ソース／ドレイン領域を省略している。
このｎ型ＭＯＳトランジスタ４０では、シリコン半導体基板１１上にゲート絶縁膜３２を介してゲート電極３３がパターン形成されており、このゲート電極３３の両側面のみを覆うようにサイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４は、内側サイドウォール絶縁膜３４ａ及びこれを覆う外側サイドウォール絶縁膜３４ｂの２層構造に形成される。【００４０】
ゲート電極３３の両側には、所定のｎ型不純物が導入されてなる一対のｎ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極３３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層３５がそれぞれ形成されている。そして、ゲート電極３３及びサイドウォール絶縁膜３４を覆うように全面にコンタクト・エッチングストッパとしても機能するコンプレッシブ・ストレス（ＣＥＳＬ）膜３６が形成されている。このＣＥＳＬ膜３６は、自身が膨張することにより、外部に圧縮応力（コンプレッシブ・ストレス）を印加する性質を有する絶縁膜であり、通常では、これをｐ型ＭＯＳトランジスタに形成することにより、当該ｐ型ＭＯＳトランジスタの特性を向上させる膜である。【００４１】
このｎ型ＭＯＳトランジスタでは、ゲート電極３３が所定のウェットエッチングにより一部除去され、ゲート電極３３の上部がサイドウォール絶縁膜３４の上部よりも低く形成されている。この構成により、本来はｎ型ＭＯＳトランジスタの特性劣化を来すＣＥＳＬ膜を形成しているにも係わらず、当該ＣＥＳＬ膜３６からゲート電極３３及びサイドウォール絶縁膜３４に印加される応力が図中破線矢印で示すように分散され、その結果として、チャネル領域には引張応力（テンサイル・ストレス）が印加され、引張歪が導入されることになる。この構成により、ＣＥＳＬ膜３６を形成しているにも係わらず、ｎ型ＭＯＳトランジスタ４０の特性向上を実現することができる。【００４２】
このように、ｎ型ＭＯＳトランジスタ４０において、通常ではｐ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｎ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＣＥＳＬ膜３６を形成するも、実際にはｎ型ＭＯＳトランジスタ４０の特性を向上させる歪をチャネル領域に与え、当該ｎ型ＭＯＳトランジスタ４０の特性向上が実現される。【００４３】
図５は、本発明の他態様をｎ型ＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図５では、図示の便宜上、ソース／ドレイン領域を省略している。また、図４と同じ構成部材には同符号を付して詳しい説明を省略する。【００４４】
このｎ型ＭＯＳトランジスタ５０では、図４のｎ型ＭＯＳトランジスタ４０において、内側サイドウォール絶縁膜３４ａが所定のウェットエッチングにより一部除去され、内側サイドウォール絶縁膜３４ａの上部がゲート電極３３の上部よりも低く形成されている。このように内側サイドウォール絶縁膜３４ａの高さを適宜調節することにより、ゲート電極３３及びサイドウォール絶縁膜３４に印加される応力の大きさを調整することができる。これにより、チャネル領域に印加されるテンサイル・ストレスの大きさ（及び方向）をきめ細かく調整し、導入される引張歪の程度を制御することが可能となる。【００４５】
このように、ｎ型ＭＯＳトランジスタ５０において、通常ではｐ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｎ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＣＥＳＬ膜３６を形成するも、実際にはｎ型ＭＯＳトランジスタ５０の特性を向上させる歪をチャネル領域に与え、当該ｎ型ＭＯＳトランジスタ５０の特性向上が実現される。【００４６】
上記のようなｎ型ＭＯＳトランジスタ４０，５０を、ＣＭＯＳトランジスタに適用することにより、工程数を増加させることなく、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの双方の特性を共に向上させることができる。
図６は、本発明のｎ型ＭＯＳトランジスタをＣＭＯＳトランジスタに適用した様子を示す概略断面図である。なお、図６では、図示の便宜上、ソース／ドレイン領域を省略している。ここでは、ｎ型ＭＯＳトランジスタとして図５のｎ型ＭＯＳトランジスタ５０を例示するが、図４のｎ型ＭＯＳトランジスタ４０にも適用可能である。【００４７】
このＣＭＯＳトランジスタでは、ｎＭＯＳ領域には図５のｎ型ＭＯＳトランジスタ５０が形成されており、ｐＭＯＳ領域には通常のｐ型ＭＯＳトランジスタ６０が形成されている。ｎ型ＭＯＳトランジスタ５０とｐ型ＭＯＳトランジスタ６０とは、素子分離構造１７により電気的に隔てられている。【００４８】
ｐ型ＭＯＳトランジスタ６０では、ｎ型ＭＯＳトランジスタ５０と共に、シリコン半導体基板１１上にゲート絶縁膜４２を介してゲート電極４３がパターン形成されており、このゲート電極４３の両側面のみを覆うようにサイドウォール絶縁膜４４が形成されている。サイドウォール絶縁膜４４は、内側サイドウォール絶縁膜４４ａ及びこれを覆う外側サイドウォール絶縁膜４４ｂの２層構造に形成される。ここで、ｎ型ＭＯＳトランジスタ５０とは異なり、ゲート電極４３は、パターン形成後には特に加工されることなくサイドウォール絶縁膜４４と同程度の高さとされている。【００４９】
ゲート電極４３の両側には、所定のｐ型不純物が導入されてなる一対のｐ型不純物拡散領域である不図示のソース／ドレイン領域が形成されており、ゲート電極４３の上面及びソース／ドレイン領域の上面には低抵抗化を図るためのシリサイド層４５がそれぞれ形成されている。【００５０】
そして、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域の双方を覆うように全面にＣＥＳＬ膜３６が形成されている。
ＣＥＳＬ膜３６を形成することにより、ｐ型ＭＯＳトランジスタ６０においては、図中矢印で示す方向に応力が印加され、特にチャネル領域にはコンプレッシブ・ストレスが印加されて圧縮歪が導入される。【００５１】
これに対して、ｎ型ＭＯＳトランジスタ５０においては、上述したようにそのゲート電極３３及びサイドウォール絶縁膜３４の形状及び位置関係に起因して、ｐ型ＭＯＳトランジスタ６０とは逆向きの応力が印加され、特にチャネル領域にはテンサイル・ストレスが印加されて引張歪が導入される。【００５２】
このように、本発明では、工程数の増加及び工程の複雑化を防止すべく、通常ではｐ型ＭＯＳトランジスタの特性を向上させ、ｎ型ＭＯＳトランジスタの特性を劣化させてしまう性質のＣＥＳＬ膜３６を、ｎ型ＭＯＳトランジスタ側及びｐ型ＭＯＳトランジスタ側を共に覆うように形成するも、双方のトランジスタの特性を共に向上させ、信頼性の高いＣＭＯＳトランジスタが実現する。【００５３】
−本発明を適用した好適な諸実施形態−
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。【００５４】
（第１の実施形態）
本実施形態では、図１のｐ型ＭＯＳトランジスタ１０の製造方法について説明する。
図７Ａ〜図７Ｃ及び図８Ａ〜図８Ｃは、第１の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【００５５】
先ず、図７Ａに示すように、シリコン半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３をパターン形成した後、ポケット領域１８及びエクステンション領域１９を順次形成する。
詳細には、先ず、シリコン半導体基板１１上にＣＶＤ法や熱酸化法及び熱窒化法等によりＳｉＯＮ膜（不図示）を例えば膜厚１．５ｎｍ程度に形成する。
次に、ＣＶＤ法等により、全面に多結晶シリコン膜（不図示）を例えば膜厚７０ｎｍ程度に堆積する。
そして、多結晶シリコン膜及びＳｉＯＮ膜を電極形状にパターニングして、シリコン半導体基板１１上でゲート絶縁膜１２を介したゲート電極１３をパターン形成する。【００５６】
次に、パンチスルーを抑止するため、ゲート電極１３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域１８が形成される。【００５７】
次に、ゲート電極１３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、ポケット領域１８と重畳されるように一対のエクステンション領域１９が形成される。【００５８】
続いて、図７Ｂに示すように、ゲート電極１３の両側面にサイドウォール絶縁膜１４を形成する。
詳細には、先ず、ゲート電極１３を覆うように絶縁膜、ここではＣＶＤ法によりシリコン酸化膜を堆積する。そして、全面をＲＩＥによりエッチバック（全面異方性エッチング）して、ゲート電極１３の両側面にシリコン酸化膜を残し、内側サイドウォール絶縁膜１４ａを形成する。
次に、ゲート電極１３及び内側サイドウォール絶縁膜１４ａを覆うように、内側サイドウォール絶縁膜１４ａとは異なる材質の絶縁膜、ここではＣＶＤ法によりシリコン窒化膜を堆積する。そして、全面をＲＩＥによりエッチバックして、内側サイドウォール絶縁膜１４ａを覆うようにシリコン窒化膜を残して、外側サイドウォール絶縁膜１４ｂを形成する。このとき、内側サイドウォール絶縁膜１４ａ及び外側サイドウォール絶縁膜１４ｂからなるサイドウォール絶縁膜１４が形成される。
なお、特に必要ない場合には、サイドウォール絶縁膜１４を単層構造に形成しても良い。【００５９】
続いて、図７Ｃに示すように、ゲート電極１３のみを一部除去する。
詳細には、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜１４に対して選択的にゲート電極１３のみをエッチングする。これによりゲート電極１３が所定量だけ低くなり、ゲート電極１３の上部がサイドウォール絶縁膜１４の上部よりも低くなる。【００６０】
続いて、図８Ａに示すように、ゲート電極１３内にｐ型不純物を導入するとともに、ソース／ドレイン領域２１を形成する。
詳細には、ゲート電極１３及びサイドウォール絶縁膜１４をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３内にＢが導入されるとともに、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、ポケット領域１８及び一対のエクステンション領域１９と一部重畳されるように、エクステンション領域１９よりも深い一対のソース／ドレイン領域２１が形成される。
その後、１０００℃で１秒間程度のアニール処理を施し、導入された各種不純物を活性化させる。【００６１】
続いて、図８Ｂに示すように、シリサイド層１５を形成してサリサイド構造とする。
詳細には、シリコンとシリサイド化し得る金属（不図示）、例えばＮｉ，Ｃｏ，Ｔｉ等をスパッタ法等によりゲート電極１３上及びソース／ドレイン領域２１上を含む全面に堆積する。そして、熱処理を施すことにより、堆積した金属とゲート電極１３上及びソース／ドレイン領域２１上のシリコンとを反応させる。その後、未反応の金属をウェットエッチングにより除去する。これにより、ゲート電極１３上及びソース／ドレイン領域２１上にそれぞれシリサイド層１５を形成し、サリサイド構造とする。【００６２】
続いて、図８Ｃに示すように、ゲート電極１３、サイドウォール絶縁膜１４及びソース／ドレイン領域２１を覆うように、全面にＴＥＳＬ膜１６を形成する。
詳細には、先ず、ＳｉＮ成膜ガス（例えばＮＨ３及びＳｉＨ４等）を用い、シリコン半導体基板１１の全面に、プラズマＣＶＤ法によりＳｉＮ膜（不図示）を例えば膜厚４０ｎｍ程度に堆積する。そして、ＵＶキュアにより成膜したＳｉＮ膜内から水素（Ｈ）を離脱させる。これにより、自身が収縮することにより、外部に引張応力（テンサイル・ストレス）を印加する性質を有するＳｉＮ膜であるＴＥＳＬ膜１６が形成される。【００６３】
しかる後、層間絶縁膜の形成、ＴＥＳＬ膜１６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｐ型ＭＯＳトランジスタ１０を完成させる。【００６４】
本実施形態では、ｐ型ＭＯＳトランジスタ１０において、通常ではｎ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｐ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＴＥＳＬ膜１６を形成するも、実際にはｐ型ＭＯＳトランジスタ１０の特性を向上させる歪がチャネル領域に付与される。これにより、当該ｐ型ＭＯＳトランジスタ１０の特性向上が実現される。【００６５】
（第２の実施形態）
本実施形態では、図２のｐ型ＭＯＳトランジスタ２０の製造方法について説明する。
図９Ａ〜図９Ｃ及び図１０Ａ〜図１０Ｃは、第２の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【００６６】
先ず、図９Ａ，図９Ｂとして、第１の実施形態における図７Ａ，図７Ｂと同じ工程を経る。なお、本実施形態では、サイドウォール絶縁膜１４を内側サイドウォール絶縁膜１４ａ及び外側サイドウォール絶縁膜１４ｂの２層構造に形成することは必須である。【００６７】
続いて、図９Ｃに示すように、ゲート電極１３を一部除去するとともに、内側サイドウォール絶縁膜１４ａを一部除去する。
詳細には、先ず、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜１４に対して選択的にゲート電極１３のみをエッチングする。これによりゲート電極１３が所定量だけ低くなり、ゲート電極１３の上部がサイドウォール絶縁膜１４の上部よりも低くなる。【００６８】
次に、例えばＴＭＡＨを用いたウェットエッチングにより、ゲート電極１３及び外側サイドウォール絶縁膜１４ｂに対して選択的に内側サイドウォール絶縁膜１４ａのみをエッチングする。これにより内側サイドウォール絶縁膜１４ａが所定量だけ低くなり、内側サイドウォール絶縁膜１４ａの上部がゲート電極１３の上部よりも低くなる。【００６９】
続いて、図１０Ａ〜図１０Ｃとして、第１の実施形態における図８Ａ〜図８Ｃと同じ工程を経る。
しかる後、層間絶縁膜の形成、ＴＥＳＬ膜１６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｐ型ＭＯＳトランジスタ２０を完成させる。【００７０】
本実施形態では、ｐ型ＭＯＳトランジスタ２０において、通常ではｎ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｐ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＴＥＳＬ膜１６を形成するも、実際にはｐ型ＭＯＳトランジスタ２０の特性を向上させる歪がチャネル領域に付与される。ここで、ゲート電極１３及び内側サイドウォール絶縁膜１４ａのエッチング量を制御することにより、チャネル領域に印加されるコンプレッシブ・ストレスをきめ細かく制御することができる。これにより、当該ｐ型ＭＯＳトランジスタ２０の特性向上が実現される。【００７１】
（第３の実施形態）
本実施形態では、図４のｎ型ＭＯＳトランジスタ４０の製造方法について説明する。
図１１Ａ〜図１１Ｃ，図１２Ａ〜図１２Ｃは、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【００７２】
先ず、図１１Ａに示すように、シリコン半導体基板１１上にゲート絶縁膜１２を介してゲート電極３３をパターン形成した後、ポケット領域３８及びエクステンション領域３９を順次形成する。
詳細には、先ず、シリコン半導体基板１１上にＣＶＤ法や熱酸化法及び熱窒化法等によりＳｉＯＮ膜（不図示）を例えば膜厚１．５ｎｍ程度に形成する。
次に、ＣＶＤ法等により、全面に多結晶シリコン膜（不図示）を例えば膜厚７０ｎｍ程度に堆積する。
そして、多結晶シリコン膜及びＳｉＯＮ膜を電極形状にパターニングして、シリコン半導体基板１１上でゲート絶縁膜３２を介したゲート電極３３をパターン形成する。【００７３】
次に、パンチスルーを抑止するため、ゲート電極３３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域３８が形成される。【００７４】
次に、ゲート電極３３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、ポケット領域３８と重畳されるように一対のエクステンション領域３９が形成される。【００７５】
続いて、図１１Ｂに示すように、ゲート電極３３の両側面にサイドウォール絶縁膜３４を形成する。
詳細には、先ず、ゲート電極３３を覆うように絶縁膜、ここではＣＶＤ法によりシリコン酸化膜を堆積する。そして、全面をＲＩＥによりエッチバック（全面異方性エッチング）して、ゲート電極３３の両側面にシリコン酸化膜を残し、内側サイドウォール絶縁膜３４ａを形成する。
次に、ゲート電極３３及び内側サイドウォール絶縁膜３４ａを覆うように、内側サイドウォール絶縁膜３４ａとは異なる材質の絶縁膜、ここではＣＶＤ法によりシリコン窒化膜を堆積する。そして、全面をＲＩＥによりエッチバックして、内側サイドウォール絶縁膜３４ａを覆うようにシリコン窒化膜を残して、外側サイドウォール絶縁膜３４ｂを形成する。このとき、内側サイドウォール絶縁膜３４ａ及び外側サイドウォール絶縁膜３４ｂからなるサイドウォール絶縁膜３４が形成される。
なお、特に必要ない場合には、サイドウォール絶縁膜３４を単層構造に形成しても良い。【００７６】
続いて、図１１Ｃに示すように、ゲート電極３３のみを一部除去する。
詳細には、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜３４に対して選択的にゲート電極３３のみをエッチングする。これによりゲート電極３３が所定量だけ低くなり、ゲート電極３３の上部がサイドウォール絶縁膜３４の上部よりも低くなる。【００７７】
続いて、図１２Ａに示すように、ゲート電極３３内にｎ型不純物を導入するとともに、ソース／ドレイン領域３１を形成する。
詳細には、ゲート電極３３及びサイドウォール絶縁膜３４をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３内にＡｓが導入されるとともに、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、ポケット領域３８及び一対のエクステンション領域３９と一部重畳されるように、エクステンション領域３９よりも深い一対のソース／ドレイン領域３１が形成される。
その後、１０００℃で１秒間程度のアニール処理を施し、導入された各種不純物を活性化させる。【００７８】
続いて、図１２Ｂに示すように、シリサイド層３５を形成してサリサイド構造とする。
詳細には、シリコンとシリサイド化し得る金属（不図示）、例えばＮｉ，Ｃｏ，Ｔｉ等をスパッタ法等によりゲート電極３３上及びソース／ドレイン領域３１上を含む全面に堆積する。そして、熱処理を施すことにより、堆積した金属とゲート電極３３上及びソース／ドレイン領域３１上のシリコンとを反応させる。その後、未反応の金属をウェットエッチングにより除去する。これにより、ゲート電極３３上及びソース／ドレイン領域３１上にそれぞれシリサイド層３５を形成し、サリサイド構造とする。【００７９】
続いて、図１２Ｃに示すように、ゲート電極３３、サイドウォール絶縁膜３４及びソース／ドレイン領域３１を覆うように、全面にＣＥＳＬ膜３６を形成する。
詳細には、ＳｉＮ成膜ガス（例えばＮＨ３及びＳｉＨ４等）に例えば炭素（Ｃ）を混入させた成膜ガスを用い、シリコン半導体基板１１の全面に、プラズマＣＶＤ法によりＳｉＮ膜（不図示）を例えば膜厚４０ｎｍ程度に堆積する。当該ＳｉＮ膜にはＣが混入している。これにより、自身が膨張することにより、外部に圧縮応力（コンプレッシブ・ストレス）を印加する性質を有するＳｉＮ膜であるＣＥＳＬ膜３６が形成される。【００８０】
しかる後、層間絶縁膜の形成、ＣＥＳＬ膜３６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｎ型ＭＯＳトランジスタ４０を完成させる。【００８１】
本実施形態では、ｎ型ＭＯＳトランジスタ４０において、通常ではｐ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｎ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＣＥＳＬ膜３６を形成するも、実際にはｎ型ＭＯＳトランジスタ４０の特性を向上させる歪がチャネル領域に付与される。これにより、当該ｐ型ＭＯＳトランジスタ４０の特性向上が実現される。【００８２】
（第４の実施形態）
本実施形態では、図５のｎ型ＭＯＳトランジスタ５０の製造方法について説明する。
図１３Ａ〜図１３Ｃ及び図１４Ａ〜図１４Ｃは、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【００８３】
先ず、図１３Ａ，図１３Ｂとして、第３の実施形態における図１１Ａ，図１１Ｂと同じ工程を経る。なお、本実施形態では、サイドウォール絶縁膜３４を内側サイドウォール絶縁膜３４ａ及び外側サイドウォール絶縁膜３４ｂの２層構造に形成することは必須である。【００８４】
続いて、図１３Ｃに示すように、ゲート電極３３を一部除去するとともに、内側サイドウォール絶縁膜３４ａを一部除去する。
詳細には、先ず、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜３４に対して選択的にゲート電極３３のみをエッチングする。これによりゲート電極３３が所定量だけ低くなり、ゲート電極３３の上部がサイドウォール絶縁膜３４の上部よりも低くなる。【００８５】
次に、例えばＴＭＡＨ及びフッ酸を用いたウェットエッチングにより、ゲート電極３３及び外側サイドウォール絶縁膜３４ｂに対して選択的に内側サイドウォール絶縁膜３４ａのみをエッチングする。これにより内側サイドウォール絶縁膜３４ａが所定量だけ低くなり、内側サイドウォール絶縁膜３４ａの上部がゲート電極３３の上部よりも低くなる。【００８６】
続いて、図１４Ａ〜図１４Ｃとして、第３の実施形態における図１２Ａ〜図１２Ｃと同じ工程を経る。
しかる後、層間絶縁膜の形成、ＣＥＳＬ膜３６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｎ型ＭＯＳトランジスタ５０を完成させる。【００８７】
本実施形態では、ｎ型ＭＯＳトランジスタ５０において、通常ではｐ型ＭＯＳトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該ｎ型ＭＯＳトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるＣＥＳＬ膜３６を形成するも、実際にはｎ型ＭＯＳトランジスタ５０の特性を向上させる歪がチャネル領域に付与される。ここで、ゲート電極３３及び内側サイドウォール絶縁膜３４ａのエッチング量を制御することにより、チャネル領域に印加されるテンサイル・ストレスをきめ細かく制御することができる。これにより、当該ｎ型ＭＯＳトランジスタ５０の特性向上が実現される。【００８８】
（第５の実施形態）
本実施形態では、図３のＣＭＯＳトランジスタの製造方法について説明する。
図１５〜図２０は、第５の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【００８９】
先ず、図１５に示すように、シリコン半導体基板１１上で素子分離構造１７により画定されたｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、ゲート絶縁膜２２，１２を介してゲート電極２３，１３をパターン形成する。【００９０】
詳細には、先ず、シリコン半導体基板１１の素子分離領域に素子分離構造１７を形成する。ここでは、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離領域に溝を形成し、この溝を絶縁物で埋め込み平坦化することにより、素子分離構造１７を形成する。これにより、シリコン半導体基板１１上でｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域が画定される。【００９１】
次に、シリコン半導体基板１１上のｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域にＣＶＤ法や熱酸化法及び熱窒化法等によりＳｉＯＮ膜（不図示）を例えば膜厚１．５ｎｍ程度に形成する。
次に、ＣＶＤ法等により、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に多結晶シリコン膜（不図示）を例えば膜厚７０ｎｍ程度に堆積する。
そして、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、多結晶シリコン膜及びＳｉＯＮ膜を電極形状に同時にパターニングする。これにより、ｎ型ＭＯＳ領域には、シリコン半導体基板１１上でゲート絶縁膜２２を介したゲート電極２３がパターン形成される。一方、ｐ型ＭＯＳ領域には、シリコン半導体基板１１上でゲート絶縁膜１２を介したゲート電極１３がパターン形成される。【００９２】
続いて、図１６に示すように、ｎ型ＭＯＳ領域に、ポケット領域２６及びエクステンション領域２７を順次形成する。
詳細には、先ず、リソグラフィーによりｐ型ＭＯＳ領域を覆いｎ型ＭＯＳ領域を露出させるレジストマスク２９ａを形成する。【００９３】
次に、レジストマスク２９ａから露出したｎ型ＭＯＳ領域について、パンチスルーを抑止するため、ゲート電極２３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極２３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域２６が形成される。【００９４】
次に、ゲート電極２３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極２３の両側におけるシリコン半導体基板１１の表層に、ポケット領域２６と重畳されるように一対のエクステンション領域２７が形成される。【００９５】
続いて、図１７に示すように、ｐ型ＭＯＳ領域に、ポケット領域１８及びエクステンション領域１９を順次形成する。
詳細には、先ず、レジストマスク２９ａを灰化処理等により除去した後、リソグラフィーによりｎ型ＭＯＳ領域を覆いｐ型ＭＯＳ領域を露出させるレジストマスク２９ｂを形成する。【００９６】
次に、レジストマスク２９ｂから露出したｐ型ＭＯＳ領域について、パンチスルーを抑止するため、ゲート電極１３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域１８が形成される。【００９７】
次に、ゲート電極１３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、ポケット領域１８と重畳されるように一対のエクステンション領域１９が形成される。【００９８】
続いて、図１８に示すように、ｎ型ＭＯＳ領域にはサイドウォール絶縁膜２４を、ｐ型ＭＯＳ領域にはサイドウォール絶縁膜１４を同時に形成する。
詳細には、先ず、レジストマスク２９ｂを灰化処理等により除去する。【００９９】
次に、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、ゲート電極２３，１３を覆うように、絶縁膜、ここではＣＶＤ法によりシリコン酸化膜を堆積する。そして、全面をＲＩＥによりエッチバック（全面異方性エッチング）して、ゲート電極２３，１３の両側面にシリコン酸化膜を残し、内側サイドウォール絶縁膜２４ａ，１４ａを形成する。【０１００】
次に、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、ゲート電極２３，１３及び内側サイドウォール絶縁膜２４ａ，１４ａを覆うように、内側サイドウォール絶縁膜２４ａ，１４ａとは異なる材質の絶縁膜、ここではＣＶＤ法によりシリコン窒化膜を堆積する。そして、全面をＲＩＥによりエッチバックして、内側サイドウォール絶縁膜２４ａ，１４ａを覆うようにシリコン窒化膜を残して、外側サイドウォール絶縁膜２４ｂ，１４ｂを形成する。このとき、ｎ型ＭＯＳ領域には、内側サイドウォール絶縁膜２４ａ及び外側サイドウォール絶縁膜２４ｂからなるサイドウォール絶縁膜２４が、ｐ型ＭＯＳ領域には、内側サイドウォール絶縁膜１４ａ及び外側サイドウォール絶縁膜１４ｂからなるサイドウォール絶縁膜１４が同時に形成される。【０１０１】
続いて、図１９に示すように、ｎ型ＭＯＳ領域に一対のソース／ドレイン領域２８を形成する。
詳細には、先ず、リソグラフィーによりｐ型ＭＯＳ領域を覆いｎ型ＭＯＳ領域を露出させるレジストマスク２９ｃを形成する。【０１０２】
次に、ゲート電極２３及びサイドウォール絶縁膜２４をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極２３内にＡｓが導入されるとともに、ゲート電極２３の両側におけるシリコン半導体基板１１の表層に、ポケット領域２６及び一対のエクステンション領域２７と一部重畳されるように、エクステンション領域２７よりも深い一対のソース／ドレイン領域２８が形成される。【０１０３】
続いて、図２０に示すように、ｐ型ＭＯＳ領域において、ゲート電極１３及び内側サイドウォール絶縁膜１４ａを一部加工する。
詳細には、先ず、レジストマスク２９ｃを灰化処理等により除去した後、リソグラフィーによりｎ型ＭＯＳ領域を覆いｐ型ＭＯＳ領域を露出させるレジストマスク２９ｄを形成する。【０１０４】
次に、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜１４に対して選択的にゲート電極１３のみをエッチングする。これによりゲート電極１３が所定量だけ低くなり、ゲート電極１３の上部がサイドウォール絶縁膜１４の上部よりも低くなる。【０１０５】
次に、例えばＴＭＡＨ及びフッ酸を用いたウェットエッチングにより、ゲート電極１３及び外側サイドウォール絶縁膜１４ｂに対して選択的に内側サイドウォール絶縁膜１４ａのみをエッチングする。これにより内側サイドウォール絶縁膜１４ａが所定量だけ低くなり、内側サイドウォール絶縁膜１４ａの上部がゲート電極１３の上部よりも低くなる。【０１０６】
続いて、図２１に示すように、ｐ型ＭＯＳ領域に、ソース／ドレイン領域２１を形成する。
詳細には、レジストマスク２９ｄを引き続き用い、ゲート電極１３及びサイドウォール絶縁膜１４をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極１３内にＢが導入されるとともに、ゲート電極１３の両側におけるシリコン半導体基板１１の表層に、ポケット領域１８及び一対のエクステンション領域１９と一部重畳されるように、エクステンション領域１９よりも深い一対のソース／ドレイン領域２１が形成される。【０１０７】
そして、レジストマスク２９ｄを灰化処理等により除去した後、１０００℃で１秒間程度のアニール処理を施し、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域に導入された各種不純物を活性化させる。【０１０８】
続いて、図２２に示すように、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、シリサイド層２５，１５を形成してサリサイド構造とする。
詳細には、シリコンとシリサイド化し得る金属（不図示）、例えばＮｉ，Ｃｏ，Ｔｉ等をスパッタ法等により、ゲート電極２３，１３上及びソース／ドレイン領域２８，２１上を含む全面に堆積する。そして、熱処理を施すことにより、堆積した金属とゲート電極２３，１３上及びソース／ドレイン領域２８，２１上のシリコンとを反応させる。その後、未反応の金属をウェットエッチングにより除去する。これにより、ゲート電極２３，１３上及びソース／ドレイン領域２８，２１上にそれぞれシリサイド層２５，１５が形成され、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において共にサリサイド構造となる。【０１０９】
続いて、図２３に示すように、ゲート電極２３，１３、サイドウォール絶縁膜２４，１４及びソース／ドレイン領域２８，２１を覆うように、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面にＴＥＳＬ膜１６を形成する。
詳細には、先ず、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、ＳｉＮ成膜ガス（例えばＮＨ３及びＳｉＨ４等）を用い、プラズマＣＶＤ法によりＳｉＮ膜（不図示）を例えば膜厚４０ｎｍ程度に堆積する。そして、ＵＶキュアにより成膜したＳｉＮ膜内から水素（Ｈ）を離脱させる。これにより、自身が収縮することにより、外部に引張応力（テンサイル・ストレス）を印加する性質を有するＳｉＮ膜であるＴＥＳＬ膜１６が形成される。【０１１０】
ここで、ＴＥＳＬ膜１６により、ｎ型ＭＯＳ領域において、チャネル領域にはテンサイル・ストレスが印加されて引張歪が導入される。一方、ｐ型ＭＯＳ領域においては、ゲート電極１３及びサイドウォール絶縁膜１４の形状及び位置関係に起因して、ｎ型ＭＯＳ領域とは逆向きの応力が印加され、特にチャネル領域にはコンプレッシブ・ストレスが印加されて圧縮歪が導入される。【０１１１】
しかる後、層間絶縁膜の形成、ＴＥＳＬ膜１６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｎ型ＭＯＳ領域にはｎ型ＭＯＳトランジスタ３０を、ｐ型ＭＯＳ領域にはｐ型ＭＯＳトランジスタ２０をそれぞれ形成し、ＣＭＯＳトランジスタを完成させる。【０１１２】
本実施形態では、工程数の増加及び工程の複雑化を防止すべく、通常ではｎ型ＭＯＳトランジスタの特性を向上させ、ｐ型ＭＯＳトランジスタの特性を劣化させてしまう性質のＴＥＳＬ膜１６を、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を共に覆うように形成するも、ｎ型ＭＯＳトランジスタ３０及びｐ型ＭＯＳトランジスタ２０の双方のトランジスタ特性を共に向上させ、信頼性の高いＣＭＯＳトランジスタが実現する。【０１１３】
なお、本実施形態では図３のＣＭＯＳトランジスタの製造方法について説明したが、図１のｐ型ＭＯＳトランジスタ１０をＣＭＯＳトランジスタに適用し、当該ＣＭＯＳトランジスタを製造する場合にも、本発明は適用できる。【０１１４】
（第６の実施形態）
本実施形態では、図６のＣＭＯＳトランジスタの製造方法について説明する。
図２４〜図３２は、第６の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。【０１１５】
先ず、図２４に示すように、シリコン半導体基板１１上で素子分離構造１７により画定されたｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、ゲート絶縁膜３２，４２を介してゲート電極３３，４３をパターン形成する。【０１１６】
詳細には、先ず、シリコン半導体基板１１の素子分離領域に素子分離構造１７を形成する。ここでは、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離領域に溝を形成し、この溝を絶縁物で埋め込み平坦化することにより、素子分離構造１７を形成する。これにより、シリコン半導体基板１１上でｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域が画定される。【０１１７】
次に、シリコン半導体基板１１上のｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域にＣＶＤ法や熱酸化法及び熱窒化法等によりＳｉＯＮ膜（不図示）を例えば膜厚１．５ｎｍ程度に形成する。
次に、ＣＶＤ法等により、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に多結晶シリコン膜（不図示）を例えば膜厚７０ｎｍ程度に堆積する。
そして、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、多結晶シリコン膜及びＳｉＯＮ膜を電極形状に同時にパターニングする。これにより、ｎ型ＭＯＳ領域には、シリコン半導体基板１１上でゲート絶縁膜３２を介したゲート電極３３がパターン形成される。一方、ｐ型ＭＯＳ領域には、シリコン半導体基板１１上でゲート絶縁膜３２を介したゲート電極３３がパターン形成される。【０１１８】
続いて、図２５に示すように、ｐ型ＭＯＳ領域に、ポケット領域４６及びエクステンション領域４７を順次形成する。【０１１９】
詳細には、先ず、リソグラフィーによりｎ型ＭＯＳ領域を覆いｐ型ＭＯＳ領域を露出させるレジストマスク４１ａを形成する。
次に、レジストマスク４１ａから露出したｐ型ＭＯＳ領域について、パンチスルーを抑止するため、ゲート電極４３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極４３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域４６が形成される。【０１２０】
次に、ゲート電極４３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極４３の両側におけるシリコン半導体基板１１の表層に、ポケット領域４６と重畳されるように一対のエクステンション領域４７が形成される。【０１２１】
続いて、図２６に示すように、ｎ型ＭＯＳ領域に、ポケット領域３８及びエクステンション領域３９を順次形成する。
詳細には、先ず、レジストマスク４１ａを灰化処理等により除去した後、リソグラフィーによりｐ型ＭＯＳ領域を覆いｎ型ＭＯＳ領域を露出させるレジストマスク４１ｂを形成する。
次に、レジストマスク４１ｂから露出したｎ型ＭＯＳ領域について、パンチスルーを抑止するため、ゲート電極３３をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、一対のポケット領域３８が形成される。【０１２２】
次に、ゲート電極３３をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、ポケット領域３８と重畳されるように一対のエクステンション領域３９が形成される。【０１２３】
続いて、図２７に示すように、ｎ型ＭＯＳ領域にはサイドウォール絶縁膜３４を、ｐ型ＭＯＳ領域にはサイドウォール絶縁膜４４を同時に形成する。
詳細には、先ず、レジストマスク４１ｂを灰化処理等により除去する。【０１２４】
次に、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、ゲート電極３３，４３を覆うように、絶縁膜、ここではＣＶＤ法によりシリコン酸化膜を堆積する。そして、全面をＲＩＥによりエッチバック（全面異方性エッチング）して、ゲート電極３３，４３の両側面にシリコン酸化膜を残し、内側サイドウォール絶縁膜３４ａ，４４ａを形成する。【０１２５】
次に、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、ゲート電極３３，４３及び内側サイドウォール絶縁膜３４ａ，４４ａを覆うように、内側サイドウォール絶縁膜３４ａ，４４ａとは異なる材質の絶縁膜、ここではＣＶＤ法によりシリコン窒化膜を堆積する。そして、全面をＲＩＥによりエッチバックして、内側サイドウォール絶縁膜３４ａ，４４ａを覆うようにシリコン窒化膜を残して、外側サイドウォール絶縁膜３４ｂ，４４ｂを形成する。このとき、     ｎ型ＭＯＳ領域には、内側サイドウォール絶縁膜３４ａ及び外側サイドウォール絶縁膜３４ｂからなるサイドウォール絶縁膜３４が、ｐ型ＭＯＳ領域には、内側サイドウォール絶縁膜４４ａ及び外側サイドウォール絶縁膜４４ｂからなるサイドウォール絶縁膜４４が同時に形成される。【０１２６】
続いて、図２８に示すように、ｐ型ＭＯＳ領域に、ソース／ドレイン領域４８を形成する。
詳細には、先ず、リソグラフィーによりｎ型ＭＯＳ領域を覆いｐ型ＭＯＳ領域を露出させるレジストマスク４１ｃを形成する。【０１２７】
次に、ゲート電極４３及びサイドウォール絶縁膜４４をマスクとして、シリコン半導体基板１１の表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギー５ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極４３内にＢが導入されるとともに、ゲート電極４３の両側におけるシリコン半導体基板１１の表層に、ポケット領域４６及び一対のエクステンション領域４７と一部重畳されるように、エクステンション領域４７よりも深い一対のソース／ドレイン領域４８が形成される。【０１２８】
続いて、図２９に示すように、ｎ型ＭＯＳ領域において、ゲート電極３３及び内側サイドウォール絶縁膜３４ａを一部加工する。
詳細には、先ず、レジストマスク４１ｃを灰化処理等により除去した後、リソグラフィーによりｎ型ＭＯＳ領域を覆いｐ型ＭＯＳ領域を露出させるレジストマスク４１ｄを形成する。【０１２９】
次に、例えばＴＭＡＨを用いたウェットエッチングにより、サイドウォール絶縁膜３４に対して選択的にゲート電極３３のみをエッチングする。これによりゲート電極３３が所定量だけ低くなり、ゲート電極３３の上部がサイドウォール絶縁膜３４の上部よりも低くなる。【０１３０】
次に、例えばＴＭＡＨ及びフッ酸を用いたウェットエッチングにより、ゲート電極３３及び外側サイドウォール絶縁膜３４ｂに対して選択的に内側サイドウォール絶縁膜３４ａのみをエッチングする。これにより内側サイドウォール絶縁膜３４ａが所定量だけ低くなり、内側サイドウォール絶縁膜３４ａの上部がゲート電極３３の上部よりも低くなる。【０１３１】
続いて、図３０に示すように、ｎ型ＭＯＳ領域にソース／ドレイン領域３１を形成する。
詳細には、レジストマスク４１ｄを引き続き用い、ゲート電極３３及びサイドウォール絶縁膜３４をマスクとして、シリコン半導体基板１１の表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件でイオン注入する。これにより、ゲート電極３３内にＡｓが導入されるとともに、ゲート電極３３の両側におけるシリコン半導体基板１１の表層に、ポケット領域３８及び一対のエクステンション領域３９と一部重畳されるように、エクステンション領域３９よりも深い一対のソース／ドレイン領域３１が形成される。【０１３２】
そして、レジストマスク４１ｄを灰化処理等により除去した後、１０００℃で１秒間程度のアニール処理を施し、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域に導入された各種不純物を活性化させる。【０１３３】
続いて、図３１に示すように、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において、シリサイド層３５，４５を形成してサリサイド構造とする。
詳細には、シリコンとシリサイド化し得る金属（不図示）、例えばＮｉ，Ｃｏ，Ｔｉ等をスパッタ法等により、ゲート電極３３，４３上及びソース／ドレイン領域３１，４８上を含む全面に堆積する。そして、熱処理を施すことにより、堆積した金属とゲート電極３３，４３上及びソース／ドレイン領域３１，４８上のシリコンとを反応させる。その後、未反応の金属をウェットエッチングにより除去する。これにより、ゲート電極３３，４３上及びソース／ドレイン領域３１，４８上にそれぞれシリサイド層３５，４５が形成され、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域において共にサリサイド構造となる。【０１３４】
続いて、図３２に示すように、ゲート電極３３，４３、サイドウォール絶縁膜３４，４４及びソース／ドレイン領域３１，４８を覆うように、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面にＣＥＳＬ膜３６を形成する。
詳細には、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を含む全面に、プラズマＣＶＤ法によりＳｉＮ膜（不図示）を例えば膜厚４０ｎｍ程度に堆積する。当該ＳｉＮ膜にはＣが混入している。これにより、自身が膨張することにより、外部に圧縮応力（コンプレッシブ・ストレス）を印加する性質を有するＳｉＮ膜であるＣＥＳＬ膜３６が形成される。【０１３５】
ここで、ＣＥＳＬ膜３６により、ｐ型ＭＯＳ領域において、チャネル領域にはコンプレッシブ・ストレスが印加されて圧縮歪が導入される。一方、ｎ型ＭＯＳ領域においては、ゲート電極３３及びサイドウォール絶縁膜３４の形状及び位置関係に起因して、ｐ型ＭＯＳ領域とは逆向きの応力が印加され、特にチャネル領域にはテンサイル・ストレスが印加されて引張歪が導入される。【０１３６】
しかる後、層間絶縁膜の形成、ＣＥＳＬ膜３６をエッチングストッパとしたコンタクト孔の形成、配線の形成等の諸工程を経て、ｎ型ＭＯＳ領域にはｎ型ＭＯＳトランジスタ５０を、ｐ型ＭＯＳ領域にはｐ型ＭＯＳトランジスタ６０をそれぞれ形成し、ＣＭＯＳトランジスタを完成させる。【０１３７】
なお、本実施形態では図６のＣＭＯＳトランジスタの製造方法について説明したが、図４のｎ型ＭＯＳトランジスタ４０をＣＭＯＳトランジスタに適用し、当該ＣＭＯＳトランジスタを製造する場合にも、本発明は適用できる。【０１３８】
本実施形態では、工程数の増加及び工程の複雑化を防止すべく、通常ではｐ型ＭＯＳトランジスタの特性を向上させ、ｎ型ＭＯＳトランジスタの特性を劣化させてしまう性質のＣＥＳＬ膜３６を、ｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域を共に覆うように形成するも、ｎ型ＭＯＳトランジスタ５０及びｐ型ＭＯＳトランジスタ６０の双方のトランジスタ特性を共に向上させ、信頼性の高いＣＭＯＳトランジスタが実現する。
【産業上の利用可能性】
【０１３９】
本発明によれば、一方の導電型のトランジスタにおいて、通常では他方の導電型のトランジスタの特性を向上させる歪をチャネル領域に与える性質を有し、当該一方の導電型のトランジスタの特性を劣化させてしまう歪をチャネル領域に与えるエッチングストップ膜を形成するも、実際にはトランジスタの特性を向上させる歪をチャネル領域に与え、当該一方の導電型のトランジスタの特性向上を実現する。本発明によれば、ひいては相補型の半導体装置において、工程数の増加及び工程の複雑化を防止すべく、通常では一方の導電型のトランジスタの特性を向上させ、他方の導電型のトランジスタの特性を劣化させてしまう性質のエッチングストップ膜を、ｎチャネルトランジスタ側及びｐチャネルトランジスタ側を共に覆うように形成するも、双方のトランジスタの特性を共に向上させ、信頼性の高い半導体装置が実現する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【手続補正書】
【提出日】平成21年4月30日(2009.4.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体領域にｐチャネル型トランジスタを備えた半導体装置であって、
前記ｐチャネル型トランジスタは、
前記半導体領域の上方に形成された第１のゲート電極と、
前記第１のゲート電極の両側面に形成された第１のサイドウォール絶縁膜と、
前記第１のゲート電極の両側に形成された一対のｐ型不純物拡散領域と、
少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように形成された引張応力絶縁膜と
を含み、
前記第１のゲート電極の上部が前記第１のサイドウォール絶縁膜の上部よりも低く形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォール絶縁膜は、内側に形成されてなる第１の内側サイドウォール絶縁膜と、前記第１の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第１の外側サイドウォール絶縁膜とを有する構造に形成されており、
前記第１のゲート電極の上部が前記第１の外側サイドウォール絶縁膜の上部よりも低く形成されているとともに、前記第１の内側サイドウォール絶縁膜の上部が前記第１のゲート電極の上部よりも低く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域に、前記ｐチャネル型トランジスタとともに、ｎチャネル型トランジスタを備え、
前記半導体領域上で前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタを共に覆うように前記引張応力絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体領域にｎチャネル型トランジスタを備えた半導体装置であって、
前記ｎチャネル型トランジスタは、
前記半導体領域の上方に形成された第２のゲート電極と、
前記第２のゲート電極の両側面に形成された第２のサイドウォール絶縁膜と、
前記第２のゲート電極の両側に形成された一対のｎ型不純物拡散領域と、
少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように形成された圧縮応力絶縁膜と
を含み、
前記第２のゲート電極の上部が前記第２のサイドウォール絶縁膜の上部よりも低く形成されていることを特徴とする半導体装置。
【請求項５】
前記第２のサイドウォール絶縁膜は、内側に形成されてなる第２の内側サイドウォール絶縁膜と、前記第２の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第２の外側サイドウォール絶縁膜とを有する構造に形成されており、
前記第２のゲート電極の上部が前記第２の外側サイドウォール絶縁膜の上部よりも低く形成されているとともに、前記第２の内側サイドウォール絶縁膜の上部が前記第２のゲート電極の上部よりも低く形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体領域に、前記ｎチャネル型トランジスタとともに、ｐチャネル型トランジスタを備え、
前記半導体領域上で前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタを共に覆うように前記圧縮応力絶縁膜が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体領域にｐチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記半導体領域の上方に第１のゲート電極を形成する工程と、
前記第１のゲート電極の両側面に第１のサイドウォール絶縁膜を形成する工程と、
前記第１のゲート電極の両側に一対のｐ型不純物拡散領域を形成する工程と、
少なくとも前記第１のゲート電極及び前記第１のサイドウォールを覆うように、引張応力絶縁膜を形成する工程と
を含み、
前記第１のゲート電極の上部を、前記第１のサイドウォール絶縁膜の上部よりも低く形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のサイドウォール絶縁膜を形成する工程において、当該第１のサイドウォール絶縁膜を、内側に形成されてなる第１の内側サイドウォール絶縁膜と、前記第１の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第１の外側サイドウォール絶縁膜とを有する構造に形成した後、
前記第１のゲート電極の上部が前記第１の外側サイドウォール絶縁膜の上部よりも低くなるように、前記第１のゲート電極を一部除去するとともに、前記第１の内側サイドウォール絶縁膜の上部が前記第１のゲート電極の上部よりも低くなるように、前記第１の内側サイドウォール絶縁膜を一部除去する工程を更に含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体領域にｎチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記半導体領域の上方に第２のゲート電極を形成する工程と、
前記第２のゲート電極の両側面に第２のサイドウォール絶縁膜を形成する工程と、
前記第２のゲート電極の両側に一対のｎ型不純物拡散領域を形成する工程と、
少なくとも前記第２のゲート電極及び前記第２のサイドウォールを覆うように、圧縮応力絶縁膜を形成する工程と
を含み、
前記第２のゲート電極の上部を、前記第２のサイドウォール絶縁膜の上部よりも低く形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２のサイドウォール絶縁膜を形成する工程において、当該第２のサイドウォール絶縁膜を、内側に形成されてなる第２の内側サイドウォール絶縁膜と、前記第２の内側サイドウォール絶縁膜の少なくとも一部を覆うように外側に形成されてなる第２の外側サイドウォール絶縁膜とを有する構造に形成した後、
前記第２のゲート電極の上部が前記第２の外側サイドウォール絶縁膜の上部よりも低くなるように、前記第２のゲート電極を一部除去するとともに、前記第２の内側サイドウォール絶縁膜の上部が前記第２のゲート電極の上部よりも低くなるように、前記第２の内側サイドウォール絶縁膜を一部除去する工程を更に含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【国際調査報告】
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