【手続補正書】
【提出日】平成16年10月8日(2004.10.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】                明細書
【発明の名称】            バス分割システム
【特許請求の範囲】
【請求項１】  複数の回路ブロックと、
前記回路ブロック間を接続する複数の信号伝播経路とを備え、
前記信号伝播経路は、
経路分岐点間を接続する複数の信号伝播経路片であって、スイッチ回路を備える信号伝播経路片を有し、
前記回路ブロックのアドレス信号に応じて前記スイッチ回路の開閉を制御するスイッチ制御回路を備えることを特徴とするバス分割システム。
【請求項２】  複数の回路ブロックと、
前記回路ブロック間を接続する複数の信号伝播経路とを備え、
前記信号伝播経路は、
経路分岐点間を接続する複数の信号伝播経路片であって、両端部の各々にスイッチ回路を備える信号伝播経路片を有し、
前記回路ブロックのアドレス信号に応じて前記スイッチ回路の開閉を制御するスイッチ制御回路を備えることを特徴とするバス分割システム。
【請求項３】  前記複数の信号伝播経路のうち選択すべき信号伝播経路は、
前記回路ブロック間毎に予め設定されており、接続すべき前記回路ブロック間の選択に基づき、選択されることを特徴とする請求項１又は２に記載のバス分割システム。
【請求項４】  前記複数の信号伝播経路のうちからの信号伝播経路の選択は、
前記信号伝播経路毎に、前記回路ブロック間の一方の回路ブロックから出力された信号が、他方の回路ブロックに伝播されるまでの時間として計測された伝播遅延時間を、個々に比較して行われることを特徴とする請求項１又は２に記載のバス分割システム。
【請求項５】  前記複数の信号伝播経路のうちからの信号伝播経路の選択は、
前記回路ブロック間の一方の回路ブロックから、前記複数の信号伝播経路に同時に出力された信号のうち、他方の回路ブロックに所定タイミングで伝播される信号が伝播する信号伝播経路に対して行われることを特徴とする請求項１又は２に記載のバス分割システム。
【請求項６】  前記スイッチ制御回路は、
前記アドレス信号をデコードするアドレスデコーダと、
前記デコードされたアドレス信号に応じて、複数の前記スイッチ回路の開閉状態の組み合わせが格納される記憶回路と、
を備えることを特徴とする請求項１乃至５の少なくとも何れか１項に記載のバス分割システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロック間で相互に効率よく信号を伝播するためのバス分割システムに関するものであり、特に、回路ブロック間で最適なバス分割を柔軟に選択することができるバス分割システムに関するものである。
【０００２】
【従来の技術】
近年、システムＬＳＩ等に代表される大規模ＬＳＩは、その高機能、高性能化が進展している。マイクロコントローラを含み、ＲＯＭ、ＲＡＭ、Ｉ／Ｏバッファ等の多数の高機能な回路ブロックがオンチップ上に集積され、搭載される回路構成の複雑さは増大の一途をたどると共に、動作速度の高速化も留まるところがない。また、これらのシステムＬＳＩを搭載した電子機器も同様に高機能、高性能化が進展している。電子機器を構成する回路基板において、システムＬＳＩの他、高性能なＭＰＵや、ＲＯＭ／ＲＡＭカード、Ｉ／Ｏインターフェース等の多数の高機能ＬＳＩや高機能モジュール等が実装されており、回路構成の複雑さ、及び高速動作化は同様に進展している。
【０００３】
こうした回路構成の複雑化に伴い、チップ上に集積される高機能な回路ブロック、あるいは回路基板上に実装される高機能ＬＳＩや高機能モジュールの数、種類は増加する。各々の回路ブロック等はバスを介してデータ等の授受を行っているため、回路ブロック等の数や種類が増加することに伴い、バスに接続される入出力バッファ部の数や種類も増大して、バスには多大な負荷容量が接続されることとなる。
【０００４】
また、搭載される回路ブロック等の数や種類が増大することにより、回路規模も膨大なものとなる。そのため、多数の回路ブロック等の間をバスで接続する必要があり、バス配線の引き回し方によってはバスの配線抵抗が大きくなってしまい、上記の負荷容量との間で形成されるＣＲ遅延素子によるデータ等の信号伝播遅延を無視することができなくなる場合がある。
【０００５】
そこで、近年の高機能ＬＳＩや高機能回路基板においては、負荷容量や配線抵抗等の負荷増大による信号伝播遅延を抑制して、高速なバスの駆動を維持するために、所定の回路ブロック毎、あるいは機能ＬＳＩや機能モジュール毎にバスを分割するレイアウト設計が採用されている。個々のバスに接続される回路ブロック等を制限して、入出力バッファによる負荷容量を低減すると共に、バス配線長を短くすることにより配線抵抗も低減して信号伝播遅延を抑制することにより、高速なバス駆動を維持している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようなバス分割処理を適宜に選択された回路ブロック等毎に的確に行うためには、レイアウト設計上、回路ブロック間の回路動作の関係で、あるいは外部端子との関係で、略確定した位置に配置される回路ブロック等に対して、回路ブロック等の間に配線されるバスの実配線に基づく配線抵抗値を算出する。そして、この配線抵抗値と負荷容量値とによる分布定数的なＣＲ遅延要素を、論理シミュレーション用のネットリストに反映させて再度論理シミュレーションを実行することにより、高速な回路動作が問題なく行われるか否かの確認をする必要がある。即ち、レイアウト設計によりバス上の遅延要素を算出し、論理シミュレーションにフィードバックして再度論理検証を行い、その結果に基づき再度レイアウト設計を修正する必要がある。論理設計とレイアウト設計との繰り返し作業により高速動作仕様に適合したバス配線を探索しながらバス分割を決定していかなければならず、効率的な設計が行えず問題である。
【０００７】
また、設計段階で確定したバス分割の態様は、ＬＳＩや回路基板の製造後は、変更することができない。部品追加や動作仕様の変更等に対して、最適な動作環境を得るバス分割を実現するためには、再設計に頼らざるを得ず問題である。
【０００８】
本発明は前記従来技術の問題点を解消するためになされたものであり、高機能、高性能な大規模ＬＳＩや電子機器の回路基板において、回路動作における高速動作性能を維持するためのバス分割を、簡易且つ迅速に、しかもＬＳＩや回路基板の製造後においても行うことができるバス分割システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るバス分割システムは、複数の回路ブロックと、回路ブロック間を接続する複数の信号伝播経路とを備え、信号伝播経路は、経路分岐点間を接続する複数の信号伝播経路片であって、スイッチ回路を備える信号伝播経路片を有し、回路ブロックのアドレス信号に応じてスイッチ回路の開閉を制御するスイッチ制御回路を備えることを特徴とする。
【００１０】
請求項１のバス分割システムでは、回路ブロック間に複数の信号伝播経路を備えており、信号伝播経路は、経路分岐点間にスイッチ回路を備えた複数の信号伝播経路片で構成され、スイッチ回路の開閉はスイッチ制御回路により制御され、信号伝播経路片が選択されて信号伝播経路が確立される。
【００１１】
これにより、複数の回路ブロック間を、適宜に経路分岐点を介してスイッチ回路で開閉される信号伝播経路片で接続するので、スイッチ制御回路によりスイッチ回路の開閉指示をしてやれば、回路ブロック間毎に、信号の伝播に不必要な信号伝播経路片には、信号は伝播しないので、このような信号伝播経路やこれに接続されている回路ブロック等の負荷要因を切り離し、接続に最適な信号伝播経路を形成して、高速な信号伝播経路を簡易且つ迅速に確立することができる。従って、設計段階で回路ブロック毎に最適な信号伝播経路のレイアウトを決定する必要がなく、経路決定のために必要となる論理設計とレイアウト設計との繰り返しによる信号伝播経路のレイアウトの最適化作業が不要となり、設計作業の効率化に資するところ大である。
【００１２】
更に、信号伝播経路は、スイッチ制御回路によるスイッチ回路の開閉指示により適宜に変更することができ、部品の追加、動作仕様の変更等に伴う信号伝播仕様の変更に柔軟に対応することができる。
【００１３】
また、請求項２に係るバス分割システムは、複数の回路ブロックと、回路ブロック間を接続する複数の信号伝播経路とを備え、信号伝播経路は、経路分岐点間を接続する複数の信号伝播経路片であって、両端部の各々にスイッチ回路を備える信号伝播経路片を有し、回路ブロックのアドレス信号に応じてスイッチ回路の開閉を制御するスイッチ制御回路を備えることを特徴とする。
【００１４】
請求項２のバス分割システムでは、回路ブロック間に複数の信号伝播経路を備え、信号伝播経路は、経路分岐点間に接続される複数の信号伝播経路片で構成されており、信号伝播経路片の両端部の各々に配置されているスイッチ回路の開閉はスイッチ制御回路により制御され、信号伝播経路片が選択されて信号伝播経路が確立されると共に、非選択の信号伝播経路片は信号伝播経路から分離される。
【００１５】
これにより、複数の回路ブロック間を、適宜に経路分岐点を介して接続する信号伝播経路片の両端部にスイッチ回路が配置されているので、スイッチ制御回路による両スイッチ回路の開閉指示を同時に行えば、回路ブロック間毎に、信号の伝播に不必要な信号伝播経路片には、信号は伝播しないので、このような信号伝播経路やこれに接続されている回路ブロック等の負荷要因を切り離し、接続に最適な信号伝播経路を形成して、高速な信号伝播経路を簡易且つ迅速に確立することができる。従って、設計段階で回路ブロック毎に最適な信号伝播経路のレイアウトを決定する必要がなく、経路決定のために必要となる論理設計とレイアウト設計との繰り返しによる信号伝播経路のレイアウトの最適化作業が不要となり、設計作業の効率化に資するところ大である。
【００１６】
また、この時、信号伝播経路を形成しない信号伝播経路片については、その両端部でスイッチ回路が開放されるので、不使用の信号伝播経路片に付随する負荷を信号伝播経路から完全に切離すことができ、信号伝播経路の軽負荷化に寄与するところ大である。
【００１７】
更に、信号伝播経路は、スイッチ制御回路によるスイッチ回路の開閉指示により適宜に変更することができ、部品の追加、動作仕様の変更等に伴う信号伝播仕様の変更に柔軟に対応することができる。
【００１８】
ここで、スイッチ回路は、トランスファゲート、あるいはバッファ回路を備えることが好ましい。トランスファゲートによれば、信号伝播経路片を簡易に開閉制御することができる。また、バッファ回路によれば、信号伝播経路片の駆動能力を充分に確保することができ、バッファ回路で分割された信号伝播経路片が長い場合にも、高速に駆動することができる。
【００１９】
また、請求項３に係るバス分割システムは、請求項１又は２に記載のバス分割システムにおいて、複数の信号伝播経路のうち選択すべき信号伝播経路は、回路ブロック間毎に予め設定されており、接続すべき回路ブロック間の選択に基づき、選択されることを特徴とする。
【００２０】
請求項３のバス分割システムでは、選択すべき信号伝播経路は、回路ブロック間毎に予め設定されており、接続すべき回路ブロック間の選択に基づいて、スイッチ回路の開閉が選択されて予め設定されている信号伝播経路が確立される。
【００２１】
これにより、回路ブロック間毎に接続すべき信号伝播経路の設定が予め定められているので、信号伝播の必要な回路ブロック間の選択に応じて、予め定められた設定に基づいてスイッチ回路を開閉制御して、簡易且つ迅速に信号伝播経路を確立することができる。
【００２２】
また、請求項４に係るバス分割システムは、請求項１又は２に記載のバス分割システムにおいて、複数の信号伝播経路のうちからの信号伝播経路の選択は、信号伝播経路毎に、回路ブロック間の一方の回路ブロックから出力された信号が、他方の回路ブロックに伝播されるまでの時間として計測された伝播遅延時間を、個々に比較して行われることを特徴とする。
【００２３】
請求項４のバス分割システムでは、選択すべき信号伝播経路は、一方の回路ブロックから出力された信号が、他方の回路ブロックに伝播されるまでの時間を伝播遅延時間として個々に計測する。計測された伝播遅延時間を信号伝播経路毎に比較して、経路が選択される。
【００２４】
これにより、信号伝播経路の選択のために、信号伝播経路毎に回路ブロック間の信号伝播時間を計測するので、最適な信号伝播経路を確実に選択することができる。また、計測結果を記憶しておけば、伝播遅延時間の計測を伴う最適な信号伝播経路の選択処理は一度行えばよく、経路選択の負荷を大幅に軽減することができる。
【００２５】
また、信号伝播経路の仕様が変更される毎に、伝播遅延時間の計測を伴う最適な信号伝播経路の選択処理を行えば、仕様変更に対して最適な信号伝播経路を再設定することができ、信号伝播経路の最適化に柔軟に対応することができる。
【００２６】
また、請求項５に係るバス分割システムは、請求項１又は２に記載のバス分割システムにおいて、複数の信号伝播経路のうちからの信号伝播経路の選択は、回路ブロック間の一方の回路ブロックから、複数の信号伝播経路に同時に出力された信号のうち、他方の回路ブロックに所定タイミングで伝播される信号が伝播する信号伝播経路に対して行われることを特徴とする。
【００２７】
請求項５のバス分割システムでは、選択すべき信号伝播経路は、一方の回路ブロックから、複数の信号伝播経路に同時に出力された信号のうち、他方の回路ブロックに所定タイミングで伝播される信号が伝播する信号伝播経路を選択する。
【００２８】
これにより、信号伝播経路毎に信号伝播時間を計測してその結果を比較するという手続きを必要とすることなく、自動的に最適な信号伝播経路を決定することができる。
【００２９】
ここで、回路ブロック間で接続すべき信号伝播経路の設定、あるいは接続すべき回路ブロック間に接続されている個々の信号伝播経路における伝播遅延時間の計測結果を、外部記憶装置に格納してもよい。これにより、システム毎にバス分割処理を行う必要はなく、マスターシステムで行ったバス分割処理結果を外部記憶装置から読み込むことにより、個々のシステムにおけるバス分割の設定を行うことができる。
【００３０】
また、請求項６に係るバス分割システムは、請求項１乃至５の少なくとも何れか１項に記載のバス分割システムにおいて、スイッチ制御回路は、アドレス信号をデコードするアドレスデコーダと、デコードされたアドレス信号に応じて、複数のスイッチ回路の開閉状態の組み合わせが格納される記憶回路と、を備えることを特徴とする。
【００３１】
請求項６のバス分割システムでは、スイッチ制御回路は、アドレスデコーダによりデコードされたアドレス信号に応じて、記憶回路に格納されている複数のスイッチ回路の開閉状態の組み合わせが選択される。
【００３２】
これにより、記憶回路に、確立すべき最短ルートの設定を予め定め格納しておくことができ、る簡易且つ迅速に最短ルートを確立することができる。
【００３３】
【発明の実施の形態】
以下、本発明のバス分割システムについて具体化した第１乃至第６実施形態を図１乃至図２２に基づき図面を参照しつつ詳細に説明する。
図１は、第１実施形態のバス分割システムのレイアウト構成を示す構成図である。図２は、第１実施形態のバス分割システムにおける最短ルートを示す説明図である。図３は、スイッチ制御部の第１具体例を示す回路ブロック図である。図４は、スイッチ制御部の第２具体例を示す回路ブロック図である。図５は、スイッチ回路の第１具体例を示す回路図である。図６は、スイッチ回路の第２具体例を示す回路図である。図７は、第２実施形態のバス分割システムのレイアウト構成を示す構成図である。図８は、スイッチ判定部の第１具体例を示す回路ブロック図である。図９は、第１具体例のスイッチ判定部における判定手続きを示すフローチャートである。図１０は、第１具体例のスイッチ判定部における判定手続きのタイミングチャートである。図１１は、スイッチ判定部の第２具体例を示す回路ブロック図である。図１２は、第２具体例のスイッチ判定部における判定手続きを示すフローチャートである。図１３は、第２具体例のスイッチ判定部における判定手続きのタイミングチャートである。図１４は、第３実施形態のバス分割システムのレイアウト構成を示す構成図である。図１５は、読み出し信号選択部の具体例を示す回路ブロック図である。図１６は、第３実施形態の判定用読み出しデータのタイミングチャートである。図１７は、第３実施形態における判定手続きを示すフローチャートである。図１８は、第４実施形態のバス分割システムのレイアウト構成を示す構成図である。図１９は、スイッチ自動判定部の具体例を示す回路ブロック図である。図２０は、スイッチ自動判定部の具体例における自動判定のタイムチャートである。図２１は、第５実施形態のバス分割システムのレイアウト構成を示す構成図である。図２２は、第６実施形態のバス分割システムのレイアウト構成を示す構成図である。
尚、以下の実施形態において、第１乃至第５実施形態は、請求項１の具体的構成例として示されており、第６実施形態は、請求項２の具体的構成例として示されている。
【００３４】
図１に示す第１実施形態のバス分割システムＡ１のレイアウト構成図は、請求項３の具体的構成例を示している。図１では、請求項における回路ブロックの具体的構成例であるＣＰＵ（７）と周辺回路ブロック１乃至５（１１乃至１５）との間が、請求項における信号伝播経路片の具体的構成例であるバスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂにより相互に接続されて、請求項における信号伝播経路の具体的構成例であるバスルートを構成している。個々のバスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂには、請求項におけるスイッチ回路の具体的構成例であるスイッチ回路１乃至６が、バスルートを開閉制御するスイッチとして備えられている。そして、バスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂは、ＣＰＵ（７）、周辺回路ブロック１乃至５（１１乃至１５）、スイッチ回路１乃至６、及び請求項における経路分岐点の具体的構成例であるバス分岐点Ｎ０乃至Ｎ５との間を各々接続している。即ち、ＣＰＵ（７）とバス分岐点Ｎ０との間はバスユニットＤＢで接続されている。以下同様に、バス分岐点Ｎ０とスイッチ回路１との間はバスユニットＤＢ１Ａで接続され、スイッチ回路１とバス分岐点Ｎ１との間はバスユニットＤＢ１Ｂ、バス分岐点Ｎ１とスイッチ回路２との間はバスユニットＤＢ２Ａ、スイッチ回路２とバス分岐点Ｎ２との間はバスユニットＤＢ２Ｂ、バス分岐点Ｎ２とスイッチ回路３との間はバスユニットＤＢ３Ａ、スイッチ回路３とバス分岐点Ｎ３との間はバスユニットＤＢ３Ｂ、バス分岐点Ｎ３とスイッチ回路４との間はバスユニットＤＢ４Ａ、スイッチ回路４とバス分岐点Ｎ４との間はバスユニットＤＢ４Ｂ、バス分岐点Ｎ４とスイッチ回路５との間はバスユニットＤＢ５Ａ、スイッチ回路５とバス分岐点Ｎ５との間はバスユニットＤＢ５Ｂ、バス分岐点Ｎ５とスイッチ回路６との間はバスユニットＤＢ６Ａ、スイッチ回路６とバス分岐点Ｎ０との間はバスユニットＤＢ６Ｂが、各々接続されている。また、バス分岐点Ｎ１乃至Ｎ５には、各々、周辺回路ブロック１乃至５（１１乃至１５）が接続されている。
【００３５】
ここで、図１のバス分割システムＡ１では、バスユニットＤＢ１Ａ乃至ＤＢ６Ｂがループ状に接続されてバスルートを形成しているので、ＣＰＵ（７）と周辺回路ブロック１乃至５（１１乃至１５）との間には、左回り／右回りの２方向にバスルートが存在する。図２は、このうちの最短ルートＲ１乃至Ｒ５を示している。最短ルートＲ１乃至Ｒ５は、請求項における選択すべき信号伝播経路の具体的構成例である。ＣＰＵ（７）から周辺回路ブロック１（１１）へは右回りのルートＲ１が最短ルートとなり、周辺回路ブロック２（１２）へは右回りのルートＲ２が、周辺回路ブロック３（１３）へは右回りのルートＲ３が、各々最短ルートとなる。また、ＣＰＵ（７）から周辺回路ブロック４（１４）へは左回りのルートＲ４が最短ルートとなり、周辺回路ブロック５（１５）へは左回りのルートＲ５が、各々最短ルートとなる。
【００３６】
図２には、これらの最短ルートＲ１乃至Ｒ５を確立するための各スイッチ回路１乃至６の開閉状態を合せて示している。最短ルートＲ１を確立するためにはスイッチ回路１のみをオン状態にする必要がある。同様に、最短ルートＲ２についてはスイッチ回路１及び２を、最短ルートＲ３についてはスイッチ回路１乃至３を、最短ルートＲ４についてはスイッチ回路５及び６を、最短ルートＲ５についてはスイッチ回路６を、各々オン状態にする必要がある。これらのスイッチ回路１乃至６の制御は、スイッチ制御部８（図１、参照）により行われる。スイッチ制御部８は、ＣＰＵ（７）が出力するアクセス対象の周辺回路ブロック１乃至５（１１乃至１５）のアドレス信号Ａｄｄに応じて、各スイッチ回路１乃至６を開閉制御する制御信号ＳＷ１乃至ＳＷ６を出力することにより行われる。
【００３７】
第１実施形態では、アクセスすべき周辺回路ブロック１乃至５（１１乃至１５）のアドレス信号Ａｄｄと、ＣＰＵ（７）からの最短ルートＲ１乃至Ｒ５との関係が、スイッチ制御部８に予め設定されている場合を示しており、請求項３の具体的構成例を示している。
【００３８】
以下、スイッチ制御部８の具体例として、第１具体例のスイッチ制御部８Ａを図３に示し、第２具体例のスイッチ制御部８Ｂを図４に示す。
【００３９】
図３の第１具体例のスイッチ制御部８Ａでは、ＣＰＵ（７）から出力され、周辺回路ブロック１乃至５（１１乃至１５）を指定するアドレス信号Ａｄｄをデコードするアドレスデコーダ３１と、デコードされたデコード信号ＳＲ１乃至ＳＲ５が入力される記憶回路３２とを備えている。記憶回路３２は、ＲＡＭ等の揮発性メモリ、あるいはフラッシュメモリやＲＯＭ等の不揮発性メモリの他、レジスタ等の記憶手段で構成することができ、デコード信号ＳＲ１乃至ＳＲ５毎に各スイッチ回路１乃至６に対応した制御ビットを割り当てて、スイッチ回路１乃至６の開閉状態を記憶している。図３においては、ビット状態“１”がスイッチ回路のオン状態を示し、ビット状態“０”がオフ状態を示している。スイッチ制御部８Ａにおいて記憶されているスイッチ回路１乃至６の開閉状態は、図１に示されているバス分割システムＡ１のレイアウト構成図に対して、アクセスすべき周辺回路ブロック１乃至５（１１乃至１５）毎に予め回路シミュレーション等で最短ルート検索を行った結果である。
【００４０】
ＣＰＵ（７）からアドレス信号Ａｄｄが出力されると、アドレスデコーダ３１に入力されてデコード信号ＳＲ１乃至ＳＲ５のうちアドレス信号Ａｄｄに対応する何れか１つのデコード信号が選択される。選択活性化されたデコード信号は、記憶回路３２に入力され、対応する記憶領域に格納されている各スイッチ回路１乃至６の開閉状態を定義している６ビットのデータを制御信号ＳＷ１乃至ＳＷ６として出力する。例えば、周辺回路ブロック１（１１）にアクセスする場合には、ＣＰＵ（７）は、周辺回路ブロック１（１１）を指定するアドレス信号Ａｄｄを出力する。このアドレス信号Ａｄｄは同時にスイッチ制御部８Ａにも入力され、アドレスデコーダ３１によりデコードされてデコード信号ＳＲ１を選択活性化する。活性化されたデコード信号ＳＲ１は、記憶回路３２の対応領域にアクセスして各スイッチ回路１乃至６の開閉状態を制御する６ビットの制御信号ＳＷ１乃至ＳＷ６を出力する。この場合には、６ビットデータは、“１０００００”であり、制御信号ＳＷ１＝１、制御信号ＳＷ２乃至ＳＷ６＝０となり、スイッチ回路１のみがオン状態となって、最短ルートＲ１が確立される。同様に、周辺回路ブロック２乃至５（１２乃至１５）に対しては、デコード信号ＳＲ２乃至ＳＲ５が選択活性化されて、６ビットデータとして各々“１１００００”、“１１１０００”、“００００１１”、“０００００１”が出力されることにより、最短ルートＲ２乃至Ｒ５が確立される。
【００４１】
図４の第２具体例のスイッチ制御部８Ｂでは、第１具体例のスイッチ制御部８Ａにおける記憶回路３２に代えて、論理ゲート３５乃至３９を備えている。スイッチ回路１乃至６が、ＣＰＵ（７）から周辺回路ブロック１乃至５（１１乃至１５）に至る最短ルートＲ１乃至Ｒ５に応じて適宜な組み合わせで開閉制御されることに着目して、アドレス信号Ａｄｄに対応するデコード信号ＳＲ１乃至ＳＲ５の論理組み合わせにより、制御信号ＳＷ１乃至ＳＷ６を生成する構成である。周辺回路ブロック１乃至５（１１乃至１５）毎の最短ルートＲ１乃至Ｒ５の決定は、第１具体例の場合と同様に回路シミュレーションにより行われる。
【００４２】
決定された最短ルートＲ１乃至Ｒ５を確立するためにオンすべきスイッチ回路１乃至６を抽出することにより、制御信号ＳＷ１乃至ＳＷ６を、デコード信号ＳＲ１乃至ＳＲ５の論理組み合わせで構成することができる。図４の論理ゲート３５乃至３９を図２に示す最短ルートＲ１乃至Ｒ５において具体的に検討する。スイッチ回路１は、デコード信号ＳＲ１乃至ＳＲ３の何れかの信号が選択されたときに活性化する必要がある。従って、制御信号ＳＷ１は、デコード信号ＳＲ１乃至ＳＲ３を入力信号とする３入力のオア論理ゲート３５で構成することができる。スイッチ回路２は、デコード信号ＳＲ２あるいはＳＲ３が選択されたときに活性化する必要がある。従って、制御信号ＳＷ２は、デコード信号ＳＲ２及びＳＲ３を入力信号とする２入力のオア論理ゲート３６で構成することができる。スイッチ回路３は、デコード信号ＳＲ３が選択されたときに活性化する必要がある。従って、制御信号ＳＷ３は、デコード信号ＳＲ３と同相の信号で構成することができ、バッファ論理ゲート３７を介して出力することができる。スイッチ回路４は、最短ルートＲ１乃至Ｒ５の確立においては活性化されることがない。従って、制御信号ＳＷ４は、接地電位に固定しておけばよい。スイッチ回路５は、デコード信号ＳＲ４が選択されたときに活性化する必要がある。従って、制御信号ＳＷ５は、デコード信号ＳＲ４と同相の信号で構成することができ、バッファ論理ゲート３８を介して出力することができる。スイッチ回路６は、デコード信号ＳＲ４あるいはＳＲ５が選択されたときに活性化する必要がある。従って、制御信号ＳＷ６は、デコード信号ＳＲ４及びＳＲ５を入力信号とする２入力のオア論理ゲート３９で構成することができる。
【００４３】
スイッチ制御部８Ｂでは、スイッチ制御部８Ａと同様に、アクセスすべき周辺回路ブロック１乃至５（１１乃至１５）のアドレス信号Ａｄｄに基づき、予め定められたルートを決定することができる。また、スイッチ制御部８Ａの記憶回路３２に代えて、論理ゲート３５乃至３９により制御信号ＳＷ１乃至ＳＷ６を生成することができるため、スイッチ制御部８Ａに比して高速に制御信号ＳＷ１乃至ＳＷ６を出力し、最短ルートＲ１乃至Ｒ５を確立することができる。
【００４４】
ここで、スイッチ回路１乃至６の具体例を示す。図５は、第１具体例であり、トランスファゲート３４を備える場合を示しており、図６は、第２具体例であり、バッファ回路８５、９０を備える場合を示している。
【００４５】
図５の第１具体例は、ＰＭＯＳ及びＮＭＯＳトランジスタを１対としたトランスファゲート３４がバスユニット間に挿入されている場合である。トランスファゲート３４の開閉制御は、ＰＭＯＳ及びＮＭＯＳトランジスタのゲート端子への電圧印加により行われる。このうち、ＰＭＯＳ及びＮＭＯＳトランジスタの導通制御は相互に相補的であるため、ＮＭＯＳトランジスタのゲート端子へは、制御信号ＳＷｘが入力されるのに対して、ＰＭＯＳトランジスタのゲート端子には、インバータ論理ゲート３３を介して制御信号ＳＷｘが論理反転されて入力されている。
【００４６】
図６の第２具体例は、双方向に、ＰＭＯＳ／ＮＭＯＳトランジスタをソース／シンクドライバとするバッファ回路８５、９０を備えた構成である。バスルートＤＢＡあるいはＤＢＢを伝播してきた信号を再増幅して、後段のバスルートＤＢＢあるいはＤＢＡを駆動して伝播する役割を有している。それぞれの方向に再増幅するため、左右両方向の各々にバッファ回路８５、９０を備えている。ソースドライブを構成するＰＭＯＳトランジスタは、ナンド論理ゲート８２あるいは８７で、シンクドライブを構成するＮＭＯＳトランジスタは、ノア論理ゲート８４あるいは８９で駆動されている。
【００４７】
ナンド論理ゲート８２あるいは８７には、バスルートＤＢＡあるいはＤＢＢと、アンド論理ゲート８１あるいは８６の出力端子とが接続されている。アンド論理ゲート８１あるいは８６は、スイッチ回路の制御信号ＳＷｘが選択活性化された際に、信号伝播方向に応じて選択活性化される信号Ｗあるいは信号Ｒにより選択活性化される。この状態で、バスルートＤＢＡあるいはＤＢＢの信号がハイ論理レベルの場合に、ナンド論理ゲート８２あるいは８７が選択されてＰＭＯＳトランジスタがバスルートＤＢＢあるいはＤＢＡをハイ論理レベルに駆動することにより、伝播信号が最増幅されてバスルートＤＢＢあるいはＤＢＡに伝播する。
【００４８】
また、ノア論理ゲート８４あるいは８９には、バスルートＤＢＡあるいはＤＢＢと、アンド論理ゲート８１あるいは８６の出力信号を論理反転するインバータ論理ゲート８３あるいは８８の出力端子とが接続されている。アンド論理ゲート８１あるいは８６により選択活性化された信号が論理反転されてロー論理レベルの信号として入力される。この状態で、バスルートＤＢＡあるいはＤＢＢの信号がロー論理レベルの場合に、ノア論理ゲート８４あるいは８９が選択されてＮＭＯＳトランジスタがバスルートＤＢＢあるいはＤＢＡをロー論理レベルに駆動することにより、伝播信号が最増幅されてバスルートＤＢＢあるいはＤＢＡに伝播する。
【００４９】
第２具体例のスイッチ回路では、バスルートの双方向にバッファ回路８５、９０を備えているので、バスルートが長く負荷が大きい場合でも、充分高速な駆動能力を確保することができる。
【００５０】
以上に説明したように第１実施形態のバス分割システムＡ１によれば、ＣＰＵ（７）及び周辺回路ブロック１乃至５（１１乃至１５）を、適宜に、バス分岐点Ｎ０乃至Ｎ５を介してスイッチ回路１乃至６で開閉されるバスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂで接続する。従って、スイッチ回路１乃至６の開閉指示をしてやれば、周辺回路ブロック１乃至５（１１乃至１５）間毎に、信号の伝播に不必要なバスユニットには、信号は伝播しないので、このようなバスユニットやこれに接続されている周辺回路ブロック等の負荷要因を切り離し、最短ルートＲ１乃至Ｒ５を形成して、高速な最短ルートＲ１乃至Ｒ５を簡易且つ迅速に確立することができる。従って、設計段階でＣＰＵ（７）及び周辺回路ブロック１乃至５（１１乃至１５）毎に最適な最短ルートＲ１乃至Ｒ５のレイアウトを決定する必要がなく、ルート決定のために必要となる論理設計とレイアウト設計との繰り返しによる最短ルートＲ１乃至Ｒ５のレイアウトの最適化作業が不要となり、設計作業の効率化に資するところ大である。
【００５１】
更に、最短ルートＲ１乃至Ｒ５は、スイッチ回路１乃至６の開閉指示により適宜に変更することができ、部品の追加、動作仕様の変更等に伴う信号伝播仕様の変更に柔軟に対応することができる。
【００５２】
また、スイッチ回路１乃至６をトランスファゲートで構成すれば、バスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂを簡易に開閉制御することができる。また、バッファ回路で構成すれば、バスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂの駆動能力を充分に確保することができ、バッファ回路で分割されたバスユニットＤＢ及びＤＢ１Ａ乃至ＤＢ６Ｂが長い場合にも、高速に駆動することができる。
【００５３】
更に、ＣＰＵ（７）と周辺回路ブロック１乃至５（１１乃至１５）との間に確立すべき最短ルートＲ１乃至Ｒ５の設定が予め定められているので、信号伝播の必要な周辺回路ブロック１乃至５（１１乃至１５）の選択に応じて、予め定められた設定に基づいてスイッチ回路１乃至６を開閉制御して、簡易且つ迅速に最短ルートＲ１乃至Ｒ５を確立することができる。
【００５４】
次に、第２実施形態のバス分割システムＡ２のレイアウト構成図を図７に基づき説明する。バス分割システムＡ２では、第１実施形態のバス分割システムＡ１におけるスイッチ制御部８に代えて、スイッチ判定部９を備えている。スイッチ判定部９では、ＣＰＵ（７）が出力するアドレス信号Ａｄｄ、及び各スイッチ回路１乃至６の開閉制御を行う制御信号ＳＷ１乃至ＳＷ６に加えて、バスユニットＤＢに接続されている。また、スイッチ判定部９は、ＣＰＵ（７）からのバスユニットＤＢ出力部に近づけて配置されていることが好ましい。
【００５５】
第２実施形態では、ＣＰＵ（７）から各周辺回路ブロック１乃至５（１１乃至１５）に至る左右２方向のバスルートの各々について、信号の伝播遅延時間を計測し、計測結果を相互に比較して最短ルートＲ１乃至Ｒ５を選択する場合を示しており、請求項４の具体的構成例を示している。
【００５６】
以下、スイッチ判定部９の具体例として、第１具体例のスイッチ判定部９Ａを図８に示し、第２具体例のスイッチ判定部９Ｂを図１１に示す。
【００５７】
図８の第１具体例のスイッチ判定部９Ａでは、第１実施形態のスイッチ制御部８Ａの記憶回路３２、あるいはスイッチ制御部８Ｂの論理ゲート３５乃至３９に代えて、アドレスデコーダ３１からのデコード信号ＳＲ１乃至ＳＲ５と、ＣＰＵ（７）からのバスユニットＤＢとが入力されているバスルート選択レジスタ４６乃至５０、及びバスルート選択レジスタ４６乃至５０からの信号により選択されるバスルート設定テーブル５１を備えている。
【００５８】
更に、デコード信号ＳＲ１乃至ＳＲ５は、オア論理ゲート５２で論理和され出力信号Ｄ０が出力される。この出力信号Ｄ０は、遅延回路セル５３に入力される。遅延回路セル５３には、更に遅延回路セル５４乃至５６が接続されて遅延チェーンを構成しており、判定レジスタ６０乃至６３のトリガ端子と接続されている。判定レジスタ６０乃至６３の入力端子には比較器５９の出力端子が接続されている。比較器５９には、バスユニットＤＢが接続された比較データ設定レジスタ５７と、バスユニットＤＢに接続され常時データを取り込むことができるバスデータ取り込みレジスタ５８とが接続されている。
【００５９】
伝播遅延時間の計測に先立ち、予めアクセスの対象となる周辺回路ブロック１乃至５（１１乃至１５）に書き込まれるデータと同じデータを、バスユニットＤＢを介して比較データ設定レジスタ５７にも書き込んでおく。このデータが比較器５９における参照データとなる。
【００６０】
計測が開始されると、ＣＰＵ（７）からは、対象となる周辺回路ブロック１乃至５（１１乃至１５）を指定するアドレス信号Ａｄｄを出力して読み出し動作を開始する。このアドレス信号Ａｄｄは、同時にアドレスデコーダ３１にも入力されデコードされて、デコード信号ＳＲ１乃至ＳＲ５のうち何れか１つの信号が選択される。そして、対応するバスルート選択レジスタ４６乃至５０のうち何れか１つが活性化される。この時、バスルート選択レジスタ４６乃至５０から出力されるレジスタ値は、予め、バスユニットＤＢを介してＣＰＵ（７）により書き込まれている。バスルート設定テーブル５１には、周辺回路ブロック１乃至５（１１乃至１５）毎に複数のバスルート（この場合、左右２方向のバスルート）を確立するための制御信号ＳＷ１乃至ＳＷ６のデータが格納されており、バスルート選択レジスタ４６乃至５０との間で関連付けられている。そして、活性化されたバスルート選択レジスタ４６乃至５０から出力されたレジスタ値に応じて制御信号ＳＷ１乃至ＳＷ６を出力する。これにより、伝播遅延時間を計測するバスルートが確立される。
【００６１】
また、デコード信号ＳＲ１乃至ＳＲ５は、オア論理ゲート５２により論理和されて、遅延回路セル５３乃至５６により構成される遅延チェーンに入力される。各遅延回路セル５３乃至５６からは所定の遅延時間を付加された遅延信号Ｄ１乃至Ｄ４が出力され、判定レジスタ６０乃至６３のトリガ信号とされる。ここで、トリガタイミングは、各遅延信号Ｄ１乃至Ｄ４に立上りエッジである。
【００６２】
ＣＰＵ（７）の読み出し命令に従い読み出されたデータは、確立されているバスルートを伝播しバスユニットＤＢを介して、バスデータ取り込みレジスタ５８に入力される。比較器５９により、比較データ設定レジスタ５７の内容との一致が確認されると、比較器５９の出力信号ＣＯが反転する。所定遅延時間毎に比較器５９の出力信号ＣＯを判定レジスタ６０乃至６３に格納することにより、伝播遅延時間の計測を行うことができる。計測結果は、判定レジスタ６０乃至６３への出力信号ＣＯの格納の後、バスユニットＤＢを介してＣＰＵ（７）等に転送され遅延時間が判定される。伝播遅延時間が短いほど、判定レジスタ６３を起点に判定レジスタ６０に向かって、より多くの判定レジスタのレジスタ値が比較結果の一致を示していることとなる。
【００６３】
図８のスイッチ判定部９Ａにおける判定の手続き例を示すフローチャートが図９である。図７のレイアウト構成図等を参照して、予め、ＣＰＵ（７）から各周辺回路ブロック１乃至５（１１乃至１５）へアクセス可能なバスルート（図７の場合、左右２方向のルート）を設定するバスルート設定テーブル５１を作成しておく（Ｄ１）。このテーブル５１は、予めバス分割システムＡ２に内蔵したり、あるいはデータとしてシステムＡ２の記憶回路等（不図示）に格納すること等により設定することができる。また、周辺回路ブロック１乃至５（１１乃至１５）毎に存在する２つのバスルートを識別するため、各々“０”及び“１”の識別子を付与しておく。
【００６４】
バスルート毎の伝播遅延時間を計測するに先立ち、計測対象の周辺回路ブロックに対応するバスルート選択レジスタ（４６乃至５０のうちの何れか）のレジスタ値を“０”に設定する（Ｓ１）。更に、ＣＰＵ（７）は、比較データ設定レジスタ５７、及び対象となる周辺回路ブロックに比較用のデータを書き込む（Ｓ２）。以上が伝播遅延時間計測の準備段階である。
【００６５】
次に、計測手続きに移行する。ＣＰＵ（７）は、対象となる周辺回路ブロックから、比較用データを読み出す（Ｓ３）。この時、同時にデータ比較を行い、比較結果を所定遅延時間毎の時間間隔をあけて順次判定レジスタ６０乃至６３に格納していく（Ｓ４）。比較手続きの終了後、判定レジスタ６０乃至６３のレジスタ値を読み出し、その値をＣＰＵ（７）内等に退避する（Ｓ５）。
【００６６】
次に、バスルート選択レジスタのレジスタ値を“１”に設定し（Ｓ６）、同様の手続きを繰り返す。即ち、比較用データの書き込み（Ｓ７）、周辺回路ブロックからの比較用データの読み出し（Ｓ８）、データ比較手続き（Ｓ９）、及び判定レジスタ値の読み出しと退避（Ｓ１０）の一連の手続きである。
【００６７】
この後、退避した判定レジスタ値を比較し（Ｓ１１）、バスルート“０”が高速であれば（Ｓ１２）、バスルート選択レジスタのレジスタ値を“０”に書き換え（Ｓ１４）、バスルート“１”が高速であれば（Ｓ１３）、レジスタ値を“１”に維持したまま手続きを終了する。以上の判定手続きを、周辺回路ブロック１乃至５（１１乃至１５）毎に行うことにより、各周辺回路ブロック１乃至５（１１乃至１５）の最短ルートＲ１乃至Ｒ５を判定することができる。
【００６８】
図１０に、具体的な判定タイミングチャートを示す。（Ａ）と（Ｂ）との比較において、（Ａ）は、伝播遅延時間が短い場合を例示し、（Ｂ）は、伝播遅延時間が長い場合を例示している。
【００６９】
（Ａ）の場合では、遅延信号Ｄ１の立上り後であって、遅延信号Ｄ２の立上り前に、周辺回路ブロックから比較用のデータが読み出され、比較器５９により一致確認の出力信号ＣＯが出力される。そのため、遅延信号Ｄ２乃至Ｄ４の立上りエッジにおいて、判定レジスタ６１乃至６３に一致確認の出力信号ＣＯが取り込まれる。４セットの判定レジスタ６０乃至６３のうち３セットの判定レジスタ６１乃至６３において、比較用データの読み取りが確認される。
【００７０】
これに対して（Ｂ）の場合では、遅延信号Ｄ２の立上り後であって、遅延信号Ｄ３の立上り前に、周辺回路ブロックから比較用のデータが読み出され、比較器５９により一致確認の出力信号ＣＯが出力される。そのため、遅延信号Ｄ３及びＤ４の立上りエッジにおいて、判定レジスタ６２及び６３に一致確認の出力信号ＣＯが取り込まれる。４セットの判定レジスタ６０乃至６３のうち２セットの判定レジスタ６２及び６３において、比較用データの読み取りが確認される。
【００７１】
判定レジスタ６０乃至６３のレジスタ値を確認すれば、（Ｂ）の場合に比して（Ａ）の場合に、より多くのレジスタがセットされていることが確認できる。これは、周辺回路ブロックからの伝播遅延時間が短いことを示しており、（Ｂ）のバスルートに比して（Ａ）のバスルートがより高速にデータの読み出しができることを示している。このように、レジスタ値の内容を比較検討すれば最短ルートＲ１乃至Ｒ５の判定が可能であることが分かる。
【００７２】
図１１の第２具体例のスイッチ判定部９Ｂでは、第１具体例のスイッチ判定部９Ａのバスルート設定テーブル５１に代えて、バスルート設定レジスタ６４を備えている。バスルート設定レジスタ６４には、制御信号ＳＷ１乃至ＳＷ６としてスイッチ回路１乃至６の開閉状態を制御するスイッチ回路制御用の６ビットデータが、周辺回路ブロック１乃至５（１１乃至１５）毎に設定される。
【００７３】
バスルート設定レジスタ６４の各ビットへは、バスユニットＤＢを介して、ＣＰＵ（７）より適宜に組み合わせられたビットデータが書き込まれる。書き込まれるビットデータは、必ずしも図７のレイアウト構成図に適合して構成される必要はなく、バスルートを構成できないビットデータの組み合わせを含んでいても差し支えない。バスルートを構成しないビットデータでは、比較用データの読み出しが成功せず出力信号ＣＯが一致確認を示すことはない。全ての判定レジスタのレジスタ値も一致確認を示すことがなく判定結果として採用されることはないからである。従って、予め、個々の周辺回路ブロック１乃至５（１１乃至１５）にアクセスできるバスルートを抽出する必要がなく好都合である。
尚、その他の構成は第１具体例のスイッチ判定部９Ａにおける場合と同様であり、ここでの説明は省略する。
【００７４】
図１１のスイッチ判定部９Ｂにおける判定の手続き例を示すフローチャートが図１２である。ＣＰＵ（７）からバスルート設定レジスタ６４にスイッチ回路制御用のビットデータを書き込み（Ｓ２１）、比較データ設定レジスタ５７、及びアクセス対象となる周辺回路ブロックに比較用データを書き込んだ後（Ｓ２）、計測動作を開始する。第１具体例のスイッチ判定部９Ａの判定手続きと同様に、ＣＰＵ（７）が、対象となる周辺回路ブロックから比較用データを読み出し（Ｓ３）、同時にデータ比較を行う（Ｓ４）。比較手続きの終了後、判定レジスタ６０乃至６３のレジスタ値、及びバスルート設定レジスタ６４のレジスタ値をＣＰＵ（７）内等に退避する（Ｓ２２）。
【００７５】
判定が終了してなければ（Ｓ２３：ＮＯ）、バスルート設定レジスタ６４の内容を更新して（Ｓ２４）、Ｓ２に戻り同様の手続きを継続する。判定が終了していれば（Ｓ２３：ＹＥＳ）、退避した判定レジスタ６０乃至６３のレジスタ値から最短ルートＲ１乃至Ｒ５を判定し、対応する制御信号ＳＷ１乃至ＳＷ６のビットデータをバスルート設定レジスタ６４に書き戻して（Ｓ２５）手続きを終了する。以上の判定手続きを、周辺回路ブロック１乃至５（１１乃至１５）毎に行うことにより、各周辺回路ブロック１乃至５（１１乃至１５）の最短ルートＲ１乃至Ｒ５を判定することができる。
【００７６】
ここで、図１３に、バスルートを構成できないスイッチ回路制御用のビットデータに対する判定手続きのタイミングチャートを示す。４段階に設定されている遅延信号Ｄ１乃至Ｄ４の何れの立上りエッジにおいても、比較器５９から一致信号が出力されず、データの読み出しが正常に行われなかったことが分かる。
【００７７】
尚、第１具体例におけるバスルート設定テーブル５１と、第２具体例におけるバスルート設定レジスタ６４とは、相互に入れ替えて適用することができることは言うまでもない。また、第１具体例のスイッチ判定部９Ａ、及び第２具体例のスイッチ判定部９Ｂにおいては、具体的な回路要素を組み合わせることによりハードウェアを中心として構成する場合を示したが、図９、及び図１２の判定手続きをＣＰＵ（７）等においてソフトウェアで実現することが可能であることも言うまでもない。
【００７８】
以上に説明したように第２実施形態のバス分割システムＡ２によれば、バスルートの選択のために、各周辺回路ブロック１乃至５（１１乃至１５）間のバスルート毎に、信号伝播時間を計測するので、最短ルートＲ１乃至Ｒ５を確実に選択することができる。また、計測結果を記憶しておけば、伝播遅延時間の計測を伴う最短ルートＲ１乃至Ｒ５の選択処理は一度行えばよく、バスルート選択の負荷を大幅に軽減することができる。
【００７９】
また、バスルートの仕様が変更される等の度に、伝播遅延時間の計測を伴う最短ルートＲ１乃至Ｒ５の選択手続きを行えば、仕様変更等に対して最短ルートＲ１乃至Ｒ５を再設定することができ、最短ルートＲ１乃至Ｒ５の最適化に柔軟に対応することができる。
【００８０】
次に、第３実施形態のバス分割システムＡ３のレイアウト構成図を図１４に基づき説明する。バス分割システムＡ３では、第１実施形態のバス分割システムＡ１におけるスイッチ制御部８に代えて、読み出し信号選択部１０を備えている。読み出し信号選択部１０では、ＣＰＵ（７）が出力するアドレス信号Ａｄｄ、及び各スイッチ回路１乃至６の開閉制御を行う制御信号ＳＷ１乃至ＳＷ６に加えて、ＣＰＵ（７）から、読み出し信号ＲＤ０と、読み出し信号ＲＤ０及び後述する遅延読み出し信号Ｄ＿ＲＤ１乃至Ｄ＿ＲＤ４のうち何れかの信号を選択する選択信号ＳＥＬとが入力されている。また、第２実施形態のスイッチ判定部９と同様に、読み出し信号選択部１０は、ＣＰＵ（７）からのバスユニットＤＢ出力部に近づけて配置されていることが好ましい。
【００８１】
第３実施形態は、第２実施形態と同様に、ＣＰＵ（７）から各周辺回路ブロック１乃至５（１１乃至１５）に至る左右２方向のバスルートの各々について、信号の伝播遅延時間を計測し、計測結果を相互に比較して最短ルートＲ１乃至Ｒ５を選択する場合を示しており、請求項４の具体的構成例を示している。
【００８２】
読み出し信号選択部の具体例１０Ａを図１５に示す。読み出し信号選択部１０Ａでは、第２実施形態における第２具体例のスイッチ判定部９Ｂの比較データ設定レジスタ５７、バスデータ取り込みレジスタ５８、比較器５９、及び判定レジスタ６０乃至６３に代えて、セレクタ６５が備えられている。また、オア論理ゲート５２はなく、遅延回路セル５３への入力信号としてオア論理ゲート５２で論理和された出力信号Ｄ０に代えて、ＣＰＵ（７）からの読み出し信号ＲＤ０が入力される。遅延チェーンを構成する各遅延回路セル５３乃至５６からは、遅延読み出し信号Ｄ＿ＲＤ１乃至Ｄ＿ＲＤ４が出力され、読み出し信号ＲＤ０と合せてセレクタ６５に入力され、選択信号ＳＥＬに応じて何れか１つの信号が周辺回路ブロック１乃至５（１１乃至１５）への読み出し信号ＲＤとして出力される。
【００８３】
ここで、スイッチ回路制御用のビットデータのバスルート設定レジスタ６４への書き込み、及びアクセス対象である周辺回路ブロックへの比較用データの書き込みは、第２実施形態における第２具体例のスイッチ判定部９Ｂと同様である。第３実施形態の具体例では、ＣＰＵ（７）は、読み出し信号ＲＤ０を起点とする読み出しタイムアウト内で周辺回路ブロックから正しく読み出し動作が行われるか否かを検出する。ここで、周辺回路ブロックへの実際の読み出し信号ＲＤは、読み出し信号選択部１０Ａにより、読み出し信号ＲＤ０から順次遅延させた遅延読み出し信号Ｄ＿ＲＤ１乃至Ｄ＿ＲＤ４での各々の信号で行われる。読み出し開始タイミングを順次遅延させた５種類の信号ＲＤ０、Ｄ＿ＲＤ１乃至Ｄ＿ＲＤ４毎に実際の読み出し動作を行うことにより、周辺回路ブロックからの伝播遅延時間を計測する。
【００８４】
この様子を図示したタイミングチャートを図１６に示す。ＣＰＵ（７）は、読み出し信号ＲＤ０のタイムアウト時間＜１＞（図１６中では、丸囲み数字の１で示す。）迄に、周辺回路ブロックからの読み出しデータを検出できなければ読み出しは失敗したものと判断する。周辺回路ブロックへの実際の読み出し信号ＲＤは、読み出し信号選択部１０Ａにより読み出し信号ＲＤ０から順次遅延した遅延読み出し信号Ｄ＿ＲＤ１乃至Ｄ＿ＲＤ４のタイミングで行われる。周辺回路ブロックからの読み出しデータは伝播遅延時間を有しているので、読み出し信号ＲＤに対して所定の遅延時間ｔを有している。この遅延時間ｔが遅延チェーンを構成する所定遅延の範囲内にあり、読み出し信号ＲＤの遅延にも関わらずタイムアウト時間＜１＞内にＣＰＵ（７）に到達すれば読み出しは成功する。セレクト信号ＳＥＬにより読み出し信号ＲＤの遅延時間を順次増加させていき、読み出しが失敗した際の遅延読み出し信号を確認すれば、伝播遅延時間を見積もることができる。図１６の例では、遅延読み出し信号Ｄ＿ＲＤ１迄は、タイムアウト時間＜１＞に読み出しデータが到達しているが、遅延読み出し信号Ｄ＿ＲＤ２以降では、読み出しデータはタイムアウト時間＜１＞迄に検出することができないことを示している。
【００８５】
図１７に、第３実施形態における判定の手続き例のフローチャートを示す。先ず、第２実施形態のスイッチ判定部９Ｂにおける判定手続き（図１２、参照）と同様に、ＣＰＵ（７）からバスルート設定レジスタ６４にスイッチ回路制御用のビットデータを書き込む（Ｓ２１）。そして、対象となる周辺回路ブロックに読み出し用のデータを書き込む（Ｓ３１）。
【００８６】
周辺回路ブロックからの読み出し信号ＲＤをセレクタ６５により選択した上で（Ｓ３２）、周辺回路ブロックからの読み出し動作を実行する（Ｓ３３）。ＣＰＵ（７）は、読み出し実行に対して読み出しデータの有無を確認し、結果を記憶する（Ｓ３４）。周辺回路ブロックからの読み出し動作と読み出しデータの確認、結果記憶手続きをすべての遅延読み出し信号について実行する（Ｓ３５：ＮＯ）。この手続きが完了したら（Ｓ３５：ＹＥＳ）、バスルート設定レジスタ６４に書き込まれている全てのバスルートに対して実行されたか否かを判断する（Ｓ３６）。上記の手続きが実行されていないバスルートがあれば（Ｓ３６：ＮＯ）、バスルート設定レジスタ６４の内容を更新して（Ｓ２４）、Ｓ３２に戻り同様の手続きを継続する。全てのバスルートで実行済みであれば（Ｓ３６：ＹＥＳ）、最遅の読み出し信号で読み出し確認されたバスルートを最短ルートと判定し、バスルート設定レジスタ６４に書き戻して（Ｓ３７）手続きを終了する。以上の判定手続きを、周辺回路ブロック１乃至５（１１乃至１５）毎に行うことにより、各周辺回路ブロック１乃至５（１１乃至１５）の最短ルートＲ１乃至Ｒ５を判定することができる。
【００８７】
第３実施形態では、読み出しデータの有無の確認や最短ルートの判定等を、ソフトウェアで実行する場合を例示したが、図８、図１１に示したように、判定手続きを比較器５９や判定レジスタ６０乃至６３等の具体的な回路要素を組み合わせることによりハードウェアで実現することも可能である。また、バスルート設定レジスタ６４に代えて、第２実施形態の第１具体例におけるバスルート設定テーブル５１を備える構成とすることもできる。
【００８８】
以上に説明した第３実施形態のバス分割システムＡ３においても、第２実施形態のバス分割システムＡ２と同様の作用、効果を奏することができる。
【００８９】
次に、第４実施形態のバス分割システムＡ４のレイアウト構成図を図１８に基づき説明する。バス分割システムＡ４では、第２実施形態のバス分割システムＡ２におけるスイッチ判定部９に代えて、各周辺回路ブロック１乃至５（１１乃至１５）の各々に隣接して、スイッチ自動判定部１乃至５（２１乃至２５）を備えている。ＣＰＵ（７）から各スイッチ自動判定部１乃至５（２１乃至２５）には、各バスルートに沿って周辺回路選択信号ＳＬ１乃至ＳＬ５が出力される。そして、各スイッチ自動判定部１乃至５（２１乃至２５）からは、各周辺回路ブロック１乃至５（１１乃至１５）へのバスルートを構成するスイッチ回路１乃至６群毎に、開閉制御を行う制御信号ＳＷ１ＡとＳＷ１Ｂ乃至ＳＷ５ＡとＳＷ５Ｂが出力されている。図１８では、バスユニットＤＢ１Ａ乃至ＤＢ６Ｂはループ状に接続されており、各周辺回路ブロック１乃至５（１１乃至１５）へは左右２つのバスルート存在するので、周辺回路選択信号ＳＬ１乃至ＳＬ５は、それぞれのバスルートに沿って（経路Ｉ）及び（経路ＩＩ）に分岐して出力される。また、スイッチ自動判定部１乃至５（２１乃至２５）からは、各々２つの制御信号ＳＷ１ＡとＳＷ１Ｂ乃至ＳＷ５ＡとＳＷ５Ｂが出力される。図１８では、説明の便宜上、スイッチ自動判定部１（２１）についてのみ入出力信号を明示している。
【００９０】
第４実施形態では、各周辺回路ブロック１乃至５（１１乃至１５）に至る左右２方向のバスルートに沿って配置されている２つの経路（経路Ｉ）及び（経路ＩＩ）に、同時に周辺回路選択信号ＳＬ１乃至ＳＬ５を出力して、信号がより早く到達する経路を最短ルートＲ１乃至Ｒ５とする場合を示しており、請求項５の具体的構成例を示している。
【００９１】
以下、スイッチ自動判定部１（２１）の具体例を図１９に示す。ＣＰＵ（７）から出力される周辺回路選択信号ＳＬ１は、（経路Ｉ）、（経路ＩＩ）を伝播する。それぞれの経路はバスルートに沿って配置されており、各々配線抵抗Ｒ１、Ｒ２、配線容量Ｃ１、Ｃ２を有している。（経路Ｉ）、（経路ＩＩ）を伝播した信号ＳＬ１Ａ、ＳＬ１Ｂは、スイッチ自動判定部１（２１）のアンド論理ゲート６６と７２、６７と７３に入力される。アンド論理ゲート６６及び６７の他方の入力端子には、イネーブル信号ＥＮが入力される。出力端子は、２入力ナンド論理ゲートで構成されるフリップフロップ論理ゲート６８、６９の一方の入力端子に接続されている。フリップフロップ論理ゲート６８、６９の出力信号Ｎ１、Ｎ２は、アンド論理ゲート７２、７３に入力されると共に、アンド論理ゲート７０、及びノア論理ゲート７４に入力される。アンド論理ゲート７０からの出力信号は、アンド論理ゲート７２に入力されると共に、インバータ論理ゲート７１を介してアンド論理ゲート７３に入力される。アンド論理ゲート７２、７３からは、（経路Ｉ）、（経路ＩＩ）に沿った各々のバスルートを確立するスイッチ回路１乃至６群をオンする制御信号ＳＷ１Ａ、ＳＷ１Ｂが出力される。また、ノア論理ゲート７４の出力端子はアンド論理ゲート７５の一方の入力端子に接続されている。アンド論理ゲート７５の他方の入力端子には、初期化信号ＲＳＴＸが入力され、出力信号としてイネーブル信号ＥＮが出力される。
【００９２】
ＣＰＵ（７）から出力された周辺回路選択信号ＳＬ１は、（経路Ｉ）と（経路ＩＩ）とを同時に伝播し、各々の配線負荷による遅延要素Ｃ１・Ｒ１とＣ２・Ｒ２とに応じて異なる遅延時間が付加されて、信号ＳＬ１ＡとＳＬ１Ｂとして、スイッチ自動判定部１（２１）に入力される。入力された信号ＳＬ１Ａ、ＳＬ１Ｂのうち何れか速く到達した信号ＳＬ１ＡあるいはＳＬ１Ｂが、アンド論理ゲート６６あるいは６７を介してフリップフロップ論理ゲート６８あるいは６９をセットすると、出力信号Ｎ１あるいはＮ２が、ノア論理ゲート７４及びアンド論理ゲート７５を介してイネーブル信号ＥＮとしてアンド論理ゲート６６と６７とにフィードバックされる。そのため、他方の信号ＳＬ１ＢあるいはＳＬ１Ａは受け付けられなくなる。セットされた信号Ｎ１あるいはＮ２は、初期化信号ＲＳＴＸが入力されない限り保持されるので、その後の周辺回路選択信号ＳＬ１に対しては、セットされた信号Ｎ１あるいはＮ２が入力されているアンド論理ゲート７２あるいは７３が選択されて、制御信号ＳＷ１ＡあるいはＳＷ１Ｂが自動的に活性化される。こうして自動的に最短ルートが確立される。以上の自動判定を、周辺回路ブロック１乃至５（１１乃至１５）毎に行うことにより、各周辺回路ブロック１乃至５（１１乃至１５）の最短ルートＲ１乃至Ｒ５を自動的に判定することができる。
尚、アンド論理ゲート７０は、（経路Ｉ）と（経路ＩＩ）との遅延が同等であり、信号ＳＬ１ＡとＳＬ１Ｂとが略同時に出力される場合に、アンド論理ゲート７２を選択して制御信号ＳＷ１Ａを選択活性化する働きを有している。
【００９３】
図２０には、具体例における自動判定のタイミングチャートを示す。初期化シーケンス（図２０中、（Ａ））では、初期化信号ＲＳＴＸをローレベルとすることにより、アンド論理ゲート７５を介してイネーブル信号ＥＮがローレベルにリセットすると共に、アンド論理ゲート６６、６７の出力信号がハイレベルとなることと相俟って、フリップフロップ論理ゲート６８、６９の出力信号Ｎ１、Ｎ２もローレベルにリセットされる。
【００９４】
初期化終了シーケンス（図２０中、（Ｂ））では、ローレベルにリセットされている信号Ｎ１、Ｎ２が入力されるノア論理ゲート７４の出力信号がハイレベルとなっているため、初期化信号ＲＳＴＸがハイレベルに反転すると、アンド論理ゲート７５の出力信号であるイネーブル信号ＥＮがハイレベルに反転する。
【００９５】
周辺回路選択信号ＳＬ１による自動判定シーケンス（図２０中、（Ｃ））では、周辺回路選択信号ＳＬ１のハイレベル遷移に対して、信号ＳＬ１Ａ、ＳＬ１Ｂも各々の遅延時間の後に立ち上がる。ここでは、信号ＳＬ１Ｂに比して信号ＳＬ１Ａの遅延が短く、早く立ち上がる場合を示している。信号ＳＬ１Ａのハイレベル遷移を受けて、フリップフロップ論理ゲート６８の出力信号Ｎ１がハイレベルにセットされる。信号Ｎ１のハイレベル遷移により、ノア論理ゲート７４、アンド論理ゲート７５を介してイネーブル信号ＥＮはリセットされる。従って、（経路ＩＩ）を伝播して信号ＳＬ１Ｂが送れて到達しても信号ＳＬ１Ｂは受け付けられることはなく、（経路Ｉ）に沿ったバスルートが最短ルートとして確立される。
【００９６】
以上に説明したように第４実施形態のバス分割システムＡ４によれば、信号伝播経路であるバスルート毎に信号伝播時間を計測してその結果を比較するという手続きを必要とすることなく、自動的に最短ルートＲ１乃至Ｒ５を決定することができる。
【００９７】
次に、第５実施形態のバス分割システムＡ５のレイアウト構成図を図２１に基づき説明する。最短ルートＲ１乃至Ｒ５に関する情報を格納するために、内蔵の記憶部１６に加え、バス分割システム７７の外部に外部記憶装置７６を備えることができる構成である。但し、内蔵の記憶部１６は、ＣＰＵ（７）と別体として備えておく必要はなく、ＣＰＵ（７）内の記憶領域を利用することもできる。また、外部記憶装置７６は、常時接続しておく必要はなく、記憶情報を取り込む際に接続する構成としてもよい。
【００９８】
第５実施形態は、第２乃至第４実施形態と併用して構成することが好ましい。即ち、第２乃至第４実施形態において判定された最短ルートＲ１乃至Ｒ５に関する情報を外部記憶装置７６に格納することにより、情報の可搬性を向上する構成である。
【００９９】
第２乃至第４実施形態における判定手続きにより確定した最短ルートＲ１乃至Ｒ５に対応して、スイッチ回路１乃至６を開閉する制御信号ＳＷ１乃至ＳＷ６の情報を、外部記憶装置７６に格納することにより、この情報を同様なレイアウト構成を有するバス分割システムに読み込んでやれば、同様な最短ルートＲ１乃至Ｒ５を構成することができる。従って、同様なバス分割システムであれば、システム毎に判定等のバス分割の手続きを行う必要はなく、マスターシステムで行ったバス分割手続きの結果を外部記憶装置７６から読み込むことにより、個々のバス分割システムにおける最短ルートＲ１乃至Ｒ５の設定を行うことができる。
【０１００】
次に、第６実施形態のバス分割システムＡ６のレイアウト構成図を図２２に基づき説明する。第１実施形態のバス分割システムＡ１において、バスユニット毎に１つずつ備えられるスイッチ回路１乃至６に代えて、各バスユニットＤＢ０１乃至ＤＢ５０の両端部に、同期して開閉動作を行う１対のスイッチ回路１Ａと１Ｂ乃至６Ａと６Ｂが備えられている。この構成に加えて、第１乃至第５実施形態における個々の構成を組み合わせてバス分割システムを構成することができる。第６実施形態は、請求項２の具体的構成例を示している。
【０１０１】
第６実施形態のバス分割システムＡ６によれば、複数の周辺回路ブロック１乃至５（１１乃至１５）間を、適宜に接続するバスユニットＤＢ０１乃至ＤＢ５０の両端部にスイッチ回路１Ａと１Ｂ乃至６Ａと６Ｂが配置されているので、１対のスイッチ回路１Ａと１Ｂ乃至６Ａと６Ｂの開閉指示を同時に行えば、周辺回路ブロック間毎に、信号の伝播に不必要なバスユニットや周辺回路ブロック等の負荷要因を切り離し、最短ルートＲ１乃至Ｒ５を形成して、高速な信号伝播経路を簡易且つ迅速に確立することができる。従って、設計段階で周辺回路ブロック１乃至５（１１乃至１５）毎に最短ルートＲ１乃至Ｒ５のレイアウトを決定する必要がなく、最短ルートＲ１乃至Ｒ５決定のために必要となる論理設計とレイアウト設計との繰り返しによるバスルートのレイアウトの最適化作業が不要となり、設計作業の効率化に資するところ大である。
【０１０２】
また、この時、バスルートを形成しない不使用のバスユニットについては、その両端部でスイッチ回路１Ａと１Ｂ乃至６Ａと６Ｂが開放されるので、不使用のバスユニットに付随する負荷を最短ルートＲ１乃至Ｒ５から完全に分離することができ、最短ルートＲ１乃至Ｒ５の軽負荷化に寄与するところ大である。
【０１０３】
更に、バスルートは、スイッチ回路１Ａと１Ｂ乃至６Ａと６Ｂの開閉指示により適宜に変更することができ、部品の追加、動作仕様の変更等に伴う信号伝播仕様の変更に柔軟に対応することができる。
【０１０４】
尚、本発明は前記第１乃至第６実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１乃至第６実施形態においては、ＣＰＵ（７）と周辺回路ブッロク１乃至５（１１乃至１５）との間でデータ伝播が行なわれる場合について説明したが、本発明はこれに限定されるものではなく、周辺回路ブッロク１乃至５（１１乃至１５）間でデータ伝播が行なわれる構成においても同様に適用することができる。
【０１０５】
（付記１）  複数の回路ブロックと、
前記回路ブロック間を接続する複数の信号伝播経路とを備え、更に、
前記信号伝播経路には、該信号伝播経路を開閉するためのスイッチ回路を備えることを特徴とするバス分割システム。
（付記２）  前記信号伝播経路は、
経路分岐点間を接続する複数の信号伝播経路片を備え、
前記信号伝播経路片毎に前記スイッチ回路を備えることを特徴とする付記１に記載のバス分割システム。
（付記３）  前記信号伝播経路は、
経路分岐点間を接続する複数の信号伝播経路片を備え、
前記信号伝播経路片の両端部の各々に前記スイッチ回路を備えることを特徴とする付記１に記載のバス分割システム。
（付記４）  前記スイッチ回路は、
トランスファゲートを備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載のバス分割システム。
（付記５）  前記スイッチ回路は、
バッファ回路を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載のバス分割システム。
（付記６）  前記複数の信号伝播経路のうち選択すべき信号伝播経路は、
前記回路ブロック間毎に予め設定されており、接続すべき前記回路ブロック間の選択に基づき、選択されることを特徴とする付記１乃至３の少なくとも何れか１項に記載のバス分割システム。
（付記７）  前記複数の信号伝播経路のうち選択すべき信号伝播経路は、
前記複数の信号伝播経路において計測される個々の伝播遅延時間の比較に基づき、選択されることを特徴とする付記１乃至３の少なくとも何れか１項に記載のバス分割システム。
（付記８）  前記信号伝播経路の選択は、
前記信号伝播経路毎に、前記回路ブロック間の一方の回路ブロックから出力された信号が、他方の回路ブロックに伝播されるまでの時間として計測された前記伝播遅延時間を、個々に比較して行われることを特徴とする付記７に記載のバス分割システム。
（付記９）  前記信号伝播経路の選択は、
前記回路ブロック間の一方の回路ブロックから、前記複数の信号伝播経路に同時に出力された信号のうち、他方の回路ブロックに所定タイミングで伝播される信号が伝播する信号伝播経路に対して行われることを特徴とする付記７に記載のバス分割システム。
（付記１０）  前記回路ブロック間を接続すべき前記信号伝播経路の設定、あるいは前記伝播遅延時間の比較結果は、外部記憶装置に格納されることを特徴とする付記６乃至８の少なくとも何れか１項に記載のバス分割システム。
【０１０６】
【発明の効果】
本発明によれば、高機能、高性能な大規模ＬＳＩや電子機器の回路基板において、回路動作における高速動作性能を維持するためのバス分割を、簡易且つ迅速に、しかもＬＳＩや回路基板の製造後においても行うことができるバス分割システムを提供することが可能となる。
【図面の簡単な説明】
【図１】
第１実施形態のバス分割システムのレイアウト構成を示す構成図である。
【図２】
第１実施形態のバス分割システムにおける最短ルートを示す説明図である。
【図３】
スイッチ制御部の第１具体例を示す回路ブロック図である。
【図４】
スイッチ制御部の第２具体例を示す回路ブロック図である。
【図５】
スイッチ回路の第１具体例を示す回路図である。
【図６】
スイッチ回路の第２具体例を示す回路図である。
【図７】
第２実施形態のバス分割システムのレイアウト構成を示す構成図である。
【図８】
スイッチ判定部の第１具体例を示す回路ブロック図である。
【図９】
第１具体例のスイッチ判定部における判定手続きを示すフローチャートである。
【図１０】
第１具体例のスイッチ判定部における判定手続きのタイミングチャートである。
【図１１】
スイッチ判定部の第２具体例を示す回路ブロック図である。
【図１２】
第２具体例のスイッチ判定部における判定手続きを示すフローチャートである。
【図１３】
第２具体例のスイッチ判定部における判定手続きのタイミングチャートである。
【図１４】
第３実施形態のバス分割システムのレイアウト構成を示す構成図である。
【図１５】
読み出し信号選択部の具体例を示す回路ブロック図である。
【図１６】
第３実施形態の判定用読み出しデータのタイミングチャートである。
【図１７】
第３実施形態における判定手続きを示すフローチャートである。
【図１８】
第４実施形態のバス分割システムのレイアウト構成を示す構成図である。
【図１９】
スイッチ自動判定部の具体例を示す回路ブロック図である。
【図２０】
スイッチ自動判定部の具体例における自動判定のタイムチャートである。
【図２１】
第５実施形態のバス分割システムのレイアウト構成を示す構成図である。
【図２２】
第６実施形態のバス分割システムのレイアウト構成を示す構成図である。
【符号の説明】
１、１Ａ、１Ｂ、２、２Ａ、２Ｂ、３、３Ａ、３Ｂ、
４、４Ａ、４Ｂ、５、５Ａ、５Ｂ、６、６Ａ、６Ｂ
スイッチ回路
７                                    ＣＰＵ
８、８Ａ、８Ｂ                        スイッチ制御部
９、９Ａ、９Ｂ                        スイッチ判定部
１０、１０Ａ                          読み出し信号選択部
１１乃至１５                          周辺回路ブロック１乃至５
２１乃至２５                          スイッチ自動判定部１乃至５
７６                                  外部記憶装置
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６    バス分割システム