【手続補正書】
【提出日】平成17年7月25日(2005.7.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板に形成された凹部と、
上記半導体基板の上に設けられたゲート電極及びゲート絶縁膜と、上記半導体基板内において上記ゲート電極の両側方に設けられたソース拡散層及びドレイン拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上面と上記凹部の少なくとも一部とに跨るように、上記メモリセルトランジスタのゲート電極と共通の導体膜から形成されたプレート電極と、上記プレート電極の下方に設けられた容量絶縁膜とを有するキャパシタとを備え、
上記ドレイン拡散層は、低濃度ドレイン拡散層及び高濃度ドレイン拡散層によって構成されており、
上記ソース拡散層は、低濃度不純物拡散層によって構成されている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記低濃度不純物層は、上記低濃度ドレイン拡散層と同一のイオン注入によって形成されている，半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記ゲート電極の側面上に形成された第１の絶縁膜サイドウォールと、上記プレート電極の側面上に形成された第２の絶縁膜サイドウォールとをさらに備え、
上記ソース拡散層は、上記第１の絶縁性サイドウォールと上記第２の絶縁性サイドウォールによって覆われている，半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記第１の絶縁膜サイドウォールと上記第２の絶縁膜サイドウォールとは、共通の絶縁膜から形成されている，半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記キャパシタは、上記半導体基板内において上記容量絶縁膜を挟んで上記プレート電極と対向して形成され、上記メモリセルトランジスタの上記ソース拡散層に接続され、上記ソース拡散層と同じ導電型のストレージノード用拡散層をさらに有している，半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記凹部の下部には、絶縁膜が埋め込まれており、
上記プレート電極及び容量絶縁膜は、上記凹部内では上記絶縁膜の上に形成されている，半導体装置。
【請求項７】
請求項６記載の半導体装置において、
上記凹部内の絶縁膜のうち少なくとも１つは、素子分離用絶縁膜である，半導体装置。
【請求項８】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記プレート電極及び容量絶縁膜は、上記凹部内を埋めている，半導体装置。
【請求項９】
請求項８記載の半導体装置において、
上記プレート電極が形成される上記導体膜及び上記容量絶縁膜の合計の厚みは、上記凹部の幅の１／２以上である，半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
上記プレート電極を形成するための導体膜の上に設けられた上部絶縁膜をさらに備え、
上記上部絶縁膜及び上記プレート電極が形成される上記導体膜及び上記容量絶縁膜の合計の厚みは、上記凹部の幅の１／２以上である，半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
上記容量絶縁膜と上記メモリセルトランジスタの上記ゲート絶縁膜とは、共通の膜から形成されている，半導体装置。
【請求項１２】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
上記容量絶縁膜と上記メモリセルトランジスタの上記ゲート絶縁膜とは、互いに異なる膜から形成されている，半導体装置。
【請求項１３】
請求項１〜１１のうちいずれか１つに記載の半導体装置において、
上記半導体基板の上に設けられたゲート電極及びゲート絶縁膜と、上記半導体基板内に形成されたソース・ドレイン拡散層とを有するロジックトランジスタをさらに備え、
上記キャパシタのプレート電極と、上記メモリセルトランジスタのゲート電極と、上記ロジック回路のトランジスタの各ゲート電極とは、いずれも共通の導体膜から形成されている，半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体装置
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩに適用されるものである。
【背景技術】
【０００２】
近年、小型化と大容量のメモリー容量と高速のデータ転送速度とが要求されるマルチメディア機器向けに、高性能ロジック回路とＤＲＡＭメモリ部とを混載したＤＲＡＭ混載デバイスが実用化されている。ＤＲＡＭ混載デバイスは、ＤＲＡＭメモリセルの情報記憶部であるキャパシタが半導体基板のトレンチ内に設けられているトレンチキャパシタ型と、半導体基板の主面の上方にキャパシタや電極が三次元的に積み上げられているスタックキャパシタ型とに大きく分けられる。
【０００３】
一方、より簡便にメモリセルを形成できるデバイスとして、ゲート絶縁膜を容量絶縁膜として用い、ゲート電極をプレート電極として用いた，所謂プレーナ型（ＭＯＳ構造）のＤＲＡＭ及びロジック回路を混載したデバイスが最近改めて注目を集めている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＤＲＡＭ・ロジック混載デバイスについては、それぞれ以下のような不具合があった。
【０００５】
上記トレンチキャパシタ型やスタック型のＤＲＡＭ・ロジック混載デバイスを製造するためのプロセスにおいては、メモリセルトランジスタに加えてメモリセルキャパシタを形成するために複雑な工程が追加されている。その結果、設計変更などのための開発期間や、デバイスの製造に要する期間が長期化する上に、デバイスの歩留まり向上が益々困難となり、製造コストも高くなるという不具合があった。
【０００６】
また、プレーナ型のＤＲＡＭ・ロジック混載デバイスについては、これを製造するためのプロセスは短く単純であるが、メモリセルのサイズがスタックキャパシタ型やトレンチキャパシタ型よりも大きくなってしまうために、大容量のＤＲＡＭをロジック回路に混載しつつ高密度化された半導体装置を得ることが困難になってしまうという不具合があった。
【０００７】
本発明の目的は、基板面積の増大を招くことなくキャパシタの容量を増大させることができるＤＲＡＭ又はこのＤＲＡＭとロジック回路とを混載した半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、上記半導体基板に形成された凹部と、上記半導体基板の上に設けられたゲート電極及びゲート絶縁膜，並びに上記半導体基板内において上記ゲート電極の両側方に設けられたソース拡散層及びドレイン拡散層とを有するメモリセルトランジスタと、上記半導体基板の上面と上記凹部の少なくとも一部とに跨るように上記メモリセルトランジスタのゲート電極と共通の導体膜から形成されたプレート電極，及び上記プレート電極の下方に設けられた容量絶縁膜とを有するキャパシタとを備え、上記ドレイン拡散層は、低濃度ドレイン拡散層及び高濃度ドレイン拡散層によって構成されており、上記ソース拡散層は、低濃度不純物拡散層によって構成されている。
【０００９】
これにより、半導体基板の上面と凹部とに跨るプレート電極を有するプレーナ型又はトレンチ型のキャパシタを備えた半導体装置が得られる。そして、プレート電極がメモリセルトランジスタのゲート電極と共通の導体膜から形成されているので、半導体装置全体の段差が小さくなり、微細構造を形成するのが容易となる。よって、高密度化に適した記憶容量部を有する半導体装置が得られる。
【００１０】
上記低濃度不純物層は、上記低濃度ドレイン拡散層と同一のイオン注入によって形成されていてもよい。
【００１１】
また、上記ゲート電極の側面上に形成された第１の絶縁膜サイドウォールと、上記プレート電極の側面上に形成された第２の絶縁膜サイドウォールとをさらに備え、上記ソース拡散層は、上記第１の絶縁性サイドウォールと上記第２の絶縁性サイドウォールによって覆われていると、上記ソース拡散層を低濃度不純物拡散層のみによって形成することができる。
【００１２】
また、上記第１の絶縁膜サイドウォールと上記第２の絶縁膜サイドウォールとは、共通の絶縁膜から形成されていてもよい。
【００１３】
上記キャパシタは、上記半導体基板内において上記容量絶縁膜を挟んで上記プレート電極と対向して形成され、上記メモリセルトランジスタの上記ソース拡散層に接続され、上記ソース拡散層と同じ導電型のストレージノード用拡散層をさらに有していることができる。
【００１４】
上記凹部の下部には、絶縁膜が埋め込まれており、上記プレート電極及び容量絶縁膜は、上記凹部内では上記絶縁膜の上に形成されていることにより、基板面積を増やすことなく、凹部の側面の一部だけキャパシタの容量として機能する部分の面積が拡大する。よって、より高密度化に適した構造が得られる。
【００１５】
上記凹部内の絶縁膜が、素子分離用絶縁膜として機能することにより、素子分離の一部をキャパシタとしても共有させることで、高密度化に適した構造になる。
【００１６】
上記プレート電極及び容量絶縁膜は、上記凹部内を埋めていてもよい。その場合には、上記プレート電極が形成される上記導体膜及び上記容量絶縁膜の合計の厚みは、上記凹部の幅の１／２以上であることにより、凹部の上方において導体膜の上面が平坦になる。したがって、パターニング精度の高い微細なゲート電極を有するメモリセルトランジスタが得られる。
【００１７】
上記プレート電極を形成するための導体膜の上に設けられた上部絶縁膜をさらに備え、上記上部絶縁膜及び上記プレート電極が形成される上記導体膜及び上記容量絶縁膜の合計の厚みは、上記凹部の幅の１／２以上であることにより、反射防止膜やハードマスクを設けたい場合にも、凹部上方における上部絶縁膜の平坦性を維持することができる。
【００１８】
上記容量絶縁膜と上記メモリセルトランジスタの上記ゲート絶縁膜とは、共通の膜から形成されていてもよいし、互いに異なる膜から形成されていてもよい。
【００１９】
上記半導体基板の上に設けられたゲート電極及びゲート絶縁膜と、上記半導体基板内に形成されたソース・ドレイン拡散層とを有するロジックトランジスタをさらに備えている場合には、上記キャパシタのプレート電極と、上記メモリセルトランジスタのゲート電極と、上記ロジック回路のトランジスタの各ゲート電極とは、いずれも共通の導体膜から形成されていることが好ましい。
【発明の効果】
【００２０】
本発明の半導体装置によると、基板面積を増やすことなくメモリセルのキャパシタとして機能する部分の面積を増大させることができるので、高密度化に適したＤＲＡＭ又はＤＲＡＭ・ロジック混載デバイスを得ることができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図２（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。なお、図２（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図１及び図２（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【００２２】
図１及び図２（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【００２３】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するプレーナ型キャパシタＣppとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【００２４】
プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂは、シリコン基板１０上と、シャロートレンチ分離１２ａと共有しているトレンチ内とに亘って設けられており、容量絶縁膜１５及びプレート電極１６ｂとによってトレンチの上部が埋められている。また、ｎ型拡散層１９の端部は、トレンチ上部の側面に沿って、シャロートレンチ分離１２ａ及びソース拡散層１８とオーバーラップする領域まで形成されている。
【００２５】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【００２６】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１と、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２とが設けられている。
【００２７】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【００２８】
ここで、本実施形態の特徴は、プレート電極１６ｂがメモリセルトランジスタＴrmのゲート電極１６ａと共通の導体膜（本実施形態ではポリシリコン膜）から形成されていることと、プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂが、シャロートレンチ分離１２ａと共有しているトレンチ内にまで亘っていて、該トレンチの上部を埋めていることである。
【００２９】
本実施形態によると、プレート電極１６ｂがメモリセルトランジスタのゲート電極１６ａと共通の導体膜から形成されているので、メモリセルサイズの縮小が可能になる。
【００３０】
しかも、本実施形態によると、シャロートレンチ分離１２ａは、トレンチの下部のみを埋めており、トレンチの上部はプレーナ型キャパシタＣppの容量絶縁膜１５とプレート電極１６ｂとによって埋められている。その結果、トレンチの上部では、トレンチの側面部において、ｎ型拡散層１９（ストレージノード）とプレート電極１６ｂとが容量絶縁膜１５を挟んで相対向しているので、この分だけキャパシタ容量が増大することになる。つまり、本実施形態のプレーナ型キャパシタは、シリコン基板１０の上面及びトレンチの側面の一部に亘って設けられており、基板面積を増やすことなくキャパシタとして機能する部分の面積を増大させることができる。いわばプレーナ・トレンチ混合型キャパシタとして高容量化された構造となっており、これにより、メモリ機能のために必要な面積の縮小を図ることができる。
【００３１】
−第１の実施形態の半導体装置の第１の製造方法−
次に、本発明の第１の実施形態における半導体装置の第１の製造方法について説明する。図３（ａ）〜（ｃ）は、本実施形態における半導体装置の第１の製造方法を示す断面図である。ただし、図３（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図３（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００３２】
まず、図３（ａ）に示す工程で、下敷き酸化膜と窒化膜マスクとを用いる公知の方法により、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成する。このとき、ロジック回路領域Ｒlogcにおいても、分離用トレンチが形成される。その後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０を形成する。このとき、ロジック回路領域Ｒlogcにも、図２（ａ）に示すような素子分離１２ｂが形成される。さらに、ロジック回路領域Ｒlogcの一部を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoに、加速エネルギー１２００ｋｅＶ，ドーズ量３．０×１０12の条件で、リンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とに、加速エネルギー２５０ｋｅＶ，ドーズ量１×１０13の条件で、ボロンイオン（Ｂ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図２（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、加速エネルギー２５０ｋｅＶ，ドーズ量１×１０13ｃｍ-2の条件で、リンイオン（Ｐ+ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図２（ａ）参照）を形成する。なお、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方には、パンチスルーストッパ用の不純物が注入される。これらの条件としては、周知の条件を用いることができる。
【００３３】
なお、本実施形態では、分離用トレンチ及び素子分離用絶縁膜５０を形成した後に、深部ｎウエル１１ｄ，ｐウエル１１ａ，１１ｃ及びｎウエル１１ｂを形成したが、分離用トレンチ及び素子分離用絶縁膜５０を形成する前にこれらの各ウエルを形成してもよい。
【００３４】
次に、図３（ｂ）に示す工程で、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１をマスクとして用い、メモリ領域Ｒmemoのみにおける素子分離用絶縁膜５０の上部を選択的にウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。さらに、レジストマスク５１をそのまま注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。このと
き、レジストマスク５１の横方向の寸法は、メモリセルトランジスタのソース拡散層１８と、プレーナ型キャパシタＣppのｎ型拡散層１９とがオーバーラップするように設定されている。
【００３５】
次に、図３（ｃ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５，ゲート絶縁膜１４ａ及びロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる厚み２〜６ｎｍの酸化膜を形成した後、その上に、厚み２００ｎｍのポリシリコン膜を堆積する。
【００３６】
その後、ポリシリコン膜及び酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図３（ｃ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。なお、ポリシリコン膜のパターニングに先立って、ポリシリコン膜のうち，ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方，あるいはｐチャネル型ＭＩＳトランジスタのゲート電極となる部分に、ゲート電極抵抗を下げるための不純物イオンの注入を行ってもよい。
【００３７】
その後、メモリ領域Ｒmemoのメモリセルトランジスタにゲート電極１６ａ及びプレート電極１６ｂをマスクにして、低濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。
【００３８】
次に、基板上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、異方性エッチングを行なうことにより、メモリセルトランジスタのゲート電極１６ａの側面上に絶縁膜サイドウォール２５ａを形成する。このとき、トレンチ型キャパシタのプレート電極１６ｂの側面上にも、絶縁膜サイドウォール２５ｂが形成される。そして、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われる。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの各ゲート電極１６ｃの側面上にも絶縁膜サイドウォール２６が形成される（図２（ａ）参照）。
【００３９】
また、ロジック回路領域Ｒlogc及びメモリ領域Ｒmemoのｎチャネル型ＭＩＳトランジスタに高濃度の砒素イオンを注入する。これにより、ロジック回路領域Ｒlogcにおいて、ｎチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２０が形成される。また、メモリ領域Ｒmemoには、高濃度ドレイン拡散層１７ａが形成される。このとき、ソース拡散層１８上は絶縁膜サイドウォール２５ａ，２５ｂで覆われているため、高濃度の砒素が注入されず、高濃度ソース拡散層が形成されることはない。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタに、ゲート電極１６ｃ及び絶縁膜サイドウォール２６をマスクにして、高濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２１を形成する。
【００４０】
その後、基板上に厚み９００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰにより平坦化を行なって、層間絶縁膜３０を形成する。さらに、層間絶縁膜３０を貫通して、メモリ領域Ｒmemoの高濃度ドレイン拡散層１７ａに到達するコンタクトホールを形成した後、コンタクトホールをタングステンなどによって埋めることにより、ビット線コンタクト３１を形成する。なお、ロジック回路領域Ｒlogcにおいても、ソース・ドレインコンタクトが形成される（図２（ａ）に図示せず）。その後、層間絶縁膜３０の上に、厚み４００ｎｍのアルミニウム合金膜（又は銅合金膜）を堆積した後、これをパターニングすることにより、ビット線３２を形成する。これにより、図１及び図２（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００４１】
本実施形態の半導体装置の第１の製造方法によると、共通のポリシリコン膜から、メモリセルトランジスタのゲート電極１６ａと、プレーナ型キャパシタのプレート電極１６ｂと、ロジック回路領域ＲlogcのＭＩＳトランジスタのゲート電極１６ｃとを形成しているので、工程の簡素化による製造コストの低減を図ることができる。
【００４２】
−第１の実施形態の半導体装置の第２の製造方法−
次に、本発明の第１の実施形態における半導体装置の第２の製造方法について説明する。図４（ａ）〜（ｃ）は、本実施形態における半導体装置の第２の製造方法を示す断面図である。図４（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図４（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００４３】
まず、図４（ａ）に示す工程で、図３（ａ）に示す工程と同様の条件で同様の処理を行なう。すなわち、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成した後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０（ロジック回路領域Ｒlogcにおけるシャロートレンチ分離１２ｂ）を形成する。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ及びｎウエル１１ｂ（図２（ａ）参照）と、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおけるチャネルストッパ及びパンチスルーストッパを形成する。
【００４４】
次に、メモリ領域Ｒmemoおよびロジック回路領域Ｒlogcの活性領域の上に、酸化膜からなる注入保護用酸化膜５４を形成した後、注入保護用酸化膜５４の上に、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１を形成する。そして、このレジストマスク５１をマスクとして用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。このとき、レジストマスク５１の横方向の寸法は、メモリセルトランジスタのソース拡散層１８と、プレーナ型キャパシタＣppのｎ型拡散層１９とがオーバーラップするように設定されている。
【００４５】
次に、図４（ｂ）に示す工程で、メモリ領域Ｒmemoにおける注入保護用酸化膜５４と素子分離用絶縁膜５０の上部とをウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。
【００４６】
次に、図４（ｃ）に示す工程で、図３（ｃ）と同様の処理を行なう。すなわち、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。さらに、メモリ領域Ｒmemoの低濃度ドレイン拡散層１７ｂ，高濃度ドレイン拡散層１７ａ，ソース拡散層１８及び絶縁膜サイドウォール２５ａ，２５ｂと、ロジック回路領域Ｒlogcの各ＭＩＳトランジスタのソース・ドレイン拡散層２０，２１及び絶縁膜サイドウォール２６とを形成する。その後、層間絶縁膜３０と、ビット線コンタクト３１と、ビット線３２とを形成する。
【００４７】
以上の工程により、図１及び図２（ａ），（ｂ）に示す構造を有する半導体装置が得られる。
【００４８】
この第２の製造方法においては、第１の製造方法とは異なり、ｎ型拡散層１９を形成してから素子分離用絶縁膜５０の上部をエッチングしている。そして、この第２の製造方法によっても、上記第１の製造方法と同様に効果を発揮することができる。
【００４９】
−第１の実施形態の変形例における半導体装置の製造方法−
次に、本発明の第１の実施形態の変形例における半導体装置の製造方法について説明する。図５（ａ）〜（ｃ）は、第１の実施形態の変形例における半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｃ）においても、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図５（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００５０】
まず、図５（ａ）に示す工程で、図３（ａ）に示す工程と同様の条件で同様の処理を行なう。すなわち、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成した後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０（ロジック回路領域Ｒlogcにおけるシャロートレンチ分離１２ｂ）を形成する。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。また、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ及びｎウエル１１ｂ（図２（ａ）参照）と、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおけるチャネルストッパ及びパンチスルーストッパを形成する。
【００５１】
次に、図５（ｂ）に示す工程で、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１をマスクとして用い、メモリ領域Ｒmemoのみにおける素子分離用絶縁膜５０の上部を選択的にウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。ただし、この変形例においては、図３（ｂ）に示すようなヒ素イオン（Ａｓ+ ）の注入は行なわず、ｎ型拡散層１９は形成しない。
【００５２】
すなわち、本変形例においては、プレート電極１６ｂへのバイアスの印加によってｐウエル表面の反転層をストレージノードとして機能させる。
【００５３】
次に、図５（ｃ）に示す工程で、図３（ｃ）と同様の処理を行なう。すなわち、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。さらに、メモリ領域Ｒmemoの低濃度ドレイン拡散層１７ｂ，高濃度ドレイン拡散層１７ａ，ソース拡散層１８及び絶縁膜サイドウォール２５ａ，２５ｂと、ロジック回路領域Ｒlogcの各ＭＩＳトランジスタのソース・ドレイン拡散層２０，２１及び絶縁膜サイドウォール２６とを形成する。その後、層間絶縁膜３０と、ビット線コンタクト３１と、ビット線３２とを形成する。
【００５４】
本変形例によっても、上記第１の実施形態の製造方法と同様に効果を発揮する  なお、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを別の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａを酸化膜とし、容量絶縁膜を、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などとする。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００５５】
また、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを共通の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａ及び容量絶縁膜を、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などで構成することができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００５６】
ただし、本実施形態のごとく、メモリセルトランジスタのゲート絶縁膜と容量絶縁膜を別々の膜で形成することで、トランジスタの性能を落とすことなく、リーク電流の少ないキャパシタを形成することが可能になる。
【００５７】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図７（ａ），（ｂ）は、それぞれ図６に示すVIIa-VIIa 線における断面図及びVIIb-VIIb 線における断面図である。なお、図７（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図６及び図７（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【００５８】
図６及び図７（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部領域を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【００５９】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するトレンチ型キャパシタＣptとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【００６０】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１５，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【００６１】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１と、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２が設けられている。
【００６２】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【００６３】
本実施形態によると、トレンチ型キャパシタの構造を採りながら、第１の実施形態と同様に、プレート電極１６ｂがメモリセルトランジスタのゲート電極１６ａと共通の導体膜から形成されているので、メモリセルサイズの縮小が可能になるとともに、基板全体の段差を低減することができる。
【００６４】
ここで、ゲート電極１６ａ，１６ｃ及びプレート電極１６ｂの厚みは、それと容量絶縁膜１５の厚みとを足した合計の厚みがトレンチ型キャパシタが埋め込まれているトレンチの溝幅の１／２よりも厚いことが好ましい。その場合には、トレンチの上方においてポリシリコン膜に凹部が存在しないので、後述するように、製造工程におけるフォトリソグラフィーが円滑に行なわれるので、ポリシリコン膜のパターニングを精度よく行なうことができるからである。
【００６５】
−第２の実施形態の製造方法−
次に、本発明の第２の実施形態における半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を示す断面図である。ただし、図８（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図８（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００６６】
まず、図８（ａ）に示す工程で、下敷き酸化膜と窒化膜マスクとを用いる公知の方法により、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成する。このとき、ロジック回路領域Ｒlogcにおいても、分離用トレンチが形成される。その後、分離用トレンチ内にシリコン酸化膜を埋め込んで、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、図７（ａ）に示すようなトレンチ分離１２ｂが形成される。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにボロンイオン（Ｂ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図７（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｎチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、リンイオン（Ｐ+ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図７（ａ）参照）を形成する。これらの工程の条件は、第１の実施形態と同様である。なお、図７（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。
【００６７】
その後、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５を形成する。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。キャパシタ用トレンチの溝幅は、０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【００６８】
次に、図８（ｂ）に示す工程で、レジストマスク５５を除去した後、ロジック回路領域Ｒlogc及びメモリ領域Ｒmemoの活性領域の一部を覆うレジストマスク５５’を形成した後、このレジストマスク５５’を注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の内壁面の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【００６９】
次に、図８（ｃ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５，ゲート絶縁膜１４ａ及びロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる厚み２〜６ｎｍの酸化膜形成した後、その上に、厚み２００ｎｍのポリシリコン膜を堆積する。このポリシリコン膜と酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。その後、ポリシリコン膜及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図８（ｃ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【００７０】
その後、メモリ領域Ｒmemoのメモリセルトランジスタ領域及びロジック回路領域Ｒlogcのｎチャネル型ＭＩＳトランジスタ領域に、ゲート電極１６ａ，１６ｃ及びプレート電極１６ｂをマスクにして、エクステンション用濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成され、ロジック回路領域Ｒlogcにおいてはｎチャネル型ＭＩＳトランジスタのエクステンション拡散層が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。また、図示されていないが、ロジック回路領域Ｒlogcにおいては、ｐチャネル型ＭＩＳトランジスタのエクステンション用濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのエクステンション拡散層を形成する。
【００７１】
次に、メモリセルトランジスタのゲート電極１６ａの側面上に絶縁膜サイドウォール２５ａを形成する。このとき、トレンチ型キャパシタのプレート電極１６ｂの側面上にも絶縁膜サイドウォール２５ｂが形成される。そして、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われる。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの各ゲート電極１６ｃの側面上にも絶縁膜サイドウォール２６が形成される（図７（ａ）参照）。
【００７２】
その後、ロジック回路領域Ｒlogcのｎチャネル型ＭＩＳトランジスタ及びメモリ領域Ｒmemoに、ゲート電極１６ａ，１６ｃ，プレート電極１６ｂ及び絶縁膜サイドウォール２５ａ，２５ｂをマスクにして、高濃度の砒素イオン（Ａｓ+ ）を注入する。これにより、ロジック回路領域Ｒlogcにおいては、ｎチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２０が形成される。また、メモリ領域Ｒmemoには高濃度ドレイン拡散層１７ａが形成される。このとき、ソース拡散層１８上は、絶縁膜サイドウォール２５ａ，２５ｂで覆われているため、高濃度の砒素が注入されず、高濃度ソース拡散層が形成されることはない。また、ロジック回路領域Ｒlogcのｐチャネル型ＭＩＳトランジスタに、ゲート電極１６ｃ及び及び絶縁膜サイドウォール２６をマスクにして、高濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２１を形成する。
【００７３】
その後の工程は図示しないが、第１の実施形態と同様の処理を行なって、基板上に、層間絶縁膜３０と、層間絶縁膜３０を貫通してメモリ領域Ｒmemoの高濃度ドレイン拡散層１７ａ，プレート電極１６ｂにそれぞれ接続されるビット線コンタクト３１と、層間絶縁膜３０の上に延びるビット線３２を形成する。なお、ロジック回路領域Ｒlogcにおいても、ソース・ドレインコンタクトが形成される（図７（ａ）に図示せず）。これにより、図６及び図７（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００７４】
本実施形態の製造方法によると、キャパシタ用トレンチ５６を形成した後、キャパシタ用トレンチの溝幅の１／２以上の厚みのポリシリコン膜をキャパシタ用トレンチ５６の上に堆積するので、キャパシタ用トレンチ５６の上方におけるポリシリコン膜の上面が平坦になる。ポリシリコン膜の上面に急峻な凹部が存在すると、ポリシリコン膜をパターニングするためのレジストマスクを形成する際に、レジストが凹部に吸収されてレジスト膜全体の平坦性が悪化する。したがって、デザインルールが０．１μｍ程度のデバイスのプロセスにおいては、ゲート電極のパターニング精度を確保することが困難になる。それに対し、本実施形態では、ポリシリコン膜の厚みをキャパシタ用トレンチ５６の幅の１／２以上に設定しているので、ゲート電極のパターニング精度を維持することができ、メモリセルトランジスタやロジックトランジスタのゲート電極と、トレンチ型キャパシタのプレート電極とを共通の導体膜（ポリシリコン膜）から形成することが実質的に可能となる。
【００７５】
そして、メモリセルトランジスタやロジックトランジスタのゲート電極と、トレンチ型キャパシタのプレート電極とを共通の導体膜（ポリシリコン膜）から形成することにより、基板全体の段差を小さく維持することができ、微細パターンの配線の形成が容易になることから、ＤＲＡＭ・ロジック混載型半導体装置の高密度化を図ることができる。
【００７６】
なお、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを別の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａを酸化膜とし、容量絶縁膜１５を酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などとすることができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００７７】
メモリセルトランジスタのゲート絶縁膜と容量絶縁膜を別々の膜で形成することで、トランジスタの性能を落とすことなく、リーク電流の少ないキャパシタを形成することが可能になる。
【００７８】
さらに、ゲート電極加工のためにハードマスクを使用したり、反射防止膜を形成する場合は、これら電極材料上に形成する絶縁膜も含めてシャロートレンチ部が平坦化できるようにシャロートレンチの開口幅を設計することで、ゲート電極のパターニング精度を高く維持することができる。
【００７９】
−第２の実施形態の半導体装置の製造方法の変形例−
次に、本発明の第２の実施形態における半導体装置の製造方法の変形例について説明する。図９（ａ）〜（ｃ）は、本実施形態における半導体装置の製造方法の変形例を示す断面図である。ただし、図９（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図９（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００８０】
まず、図９（ａ）に示す工程で、ｐ型のシリコン基板１０の上に、例えば厚みが２００ｎｍのＳｉＯ2 膜からなる酸化膜マスク（図示せず）を形成し、酸化膜マスクを用いたドライエッチングにより、シリコン基板１０にキャパシタ用トレンチを形成する。
【００８１】
次に、注入マスク（図示せず）を用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。
【００８２】
次に、注入マスクを除去した後、基板上に、厚み２０ｎｍのシリコン酸化膜と、厚み９５ｎｍのシリコン窒化膜とを順次形成し、シリコン窒化膜６０のうちトレンチの上方に位置する部分の平坦化を行なう。そして、シリコン窒化膜とシリコン酸化膜とをパターニングして、窒化膜マスク６０及び下敷き酸化膜５９を形成する。さらに、窒化膜マスク６０等をマスクとして用いてドライエッチングを行なうことにより、シリコン基板１０にシャロートレンチ６１を形成する。このとき、図示しないが、ロジック回路領域においても、シャロートレンチを形成する。
【００８３】
次に、図９（ｂ）に示す工程で、基板上に、シリコン酸化膜（図示せず）を堆積した後、ＣＭＰにより、シリコン酸化膜を平坦化する。その後、窒化膜マスク６０および下敷き酸化膜５９を除去することにより、シャロートレンチ分離１２ａが形成される。その際、シャロートレンチ分離１２ａの表面部もエッチングされるが、全体の厚みに対してわずかの厚み分がエッチングされるだけである。その後、第２の実施形態と同様に、深部ｎウエル１１ｄ，ｐウエル１１ａ，ｐウエル１１ｃ，ｎウエル１１ｂ（図２（ａ）参照）などを形成する。
を形成する。また、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。
【００８４】
その後、図９（ｃ）に示す工程では、既に説明した図８（ｃ）に示す工程と同じ処理を行なうことにより、図６及び図７（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００８５】
本実施形態においては、先にキャパシタ用トレンチ及びｎ型拡散層１９を形成してから、シャロートレンチ分離１２ａ，１２ｂを形成している点で、先にシャロートレンチ分離を形成してからキャパシタ用トレンチを形成している図８（ａ）〜（ｃ）に示す方法とは異なっている。この手順でも、図８（ａ）〜（ｃ）に示す製造方法と基本的には同じ効果を発揮することができる。
【００８６】
加えて、この変形例の手順によると、図９（ａ）から図９（ｂ）に示す工程での酸化により、キャパシタ用トレンチのコーナー部の形状を容易に丸めることが可能となるとともに、トレンチの壁面が清浄化，平滑化されるので、後に形成される容量絶縁膜１５の特性が向上する。この特性の向上とは、例えば膜厚がほぼ均一化されて、容量絶縁膜１５を介するリークが低減されたり、容量値のばらつきが小さくなるなどによって、電荷保持機能が安定することを意味する。
【００８７】
（第３の実施形態）
第１の実施形態におけるプレーナ型キャパシタを、第２の実施形態に示すキャパシタ用トレンチと、シャロートレンチ分離のトレンチとの各上部を埋めるように設けることができる。
【００８８】
図１０は、本発明の第３の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図１１（ａ），（ｂ）は、それぞれ図１０に示すXIa-XIa 線における断面図及びXIb-XIb 線における断面図である。なお、図１１（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図１０及び図１１（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【００８９】
図１０及び図１１（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部領域を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【００９０】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するプレーナ型キャパシタＣppとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【００９１】
ここで、プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂは、シリコン基板１０上と、シャロートレンチ分離１２ａとは共有しているトレンチ内と、第２の実施形態におけるキャパシタ用トレンチ（図８（ａ）における符号５６で示されているトレンチ）に亘って設けられており、容量絶縁膜１５及びプレート電極１６ｂとによって各トレンチの上部が埋められている。なお、キャパシタ用トレンチの下部は、埋め込み酸化層５６ａとなっている。また、ｎ型拡散層１９の端部は、各トレンチの各上部の側面に沿って、シャロートレンチ分離１２ａ及び埋め込み酸化層５６ａとオーバーラップする領域まで形成されている。
【００９２】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１５，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【００９３】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１ｂと、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２とが設けられている。
【００９４】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【００９５】
ここで、本実施形態の特徴は、プレート電極１６ｂがメモリセルトランジスタＴrmのゲート電極１６ａと共通の導体膜（本実施形態ではポリシリコン膜）から形成されていることと、キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂが、シャロートレンチ分離１２ａとは共有しているトレンチと、それに加えて、第２の実施形態のキャパシタ用トレンチ５６（図８（ａ）参照）との各内部にまで亘っていて、各トレンチの各上部を埋めていることである。
【００９６】
本実施形態のキャパシタは、第１の実施形態と同様に、シリコン基板１０の上面及びトレンチの側面の一部に亘って設けられており、いわばプレーナ・トレンチ混合型キャパシタとして高容量化された構造となっており、これにより、メモリ機能のために必要な面積の縮小を図ることができる。
【００９７】
しかも、本実施形態においては、第１の実施形態よりもさらにプレーナ型キャパシタの容量として機能する部分の面積が増大するので、第１の実施形態の効果をより顕著に発揮することができる。
【００９８】
なお、本実施形態の製造工程は、基本的に図３（ａ）〜（ｃ）に示す方法と同じであり、形成されるトレンチ（トレンチ分離用絶縁膜５０）の数が増大するだけであるので、図示及び説明を省略する。また、本実施形態においても、図４（ａ）〜（ｃ）に示す方法（第２の製造方法）や、図５（ａ）〜（ｃ）に示す構造（変形例）及びその製造方法を適用することができる。
【００９９】
（第４の実施形態）
図１２（ａ），（ｂ）は、それぞれ順に、本発明の第４の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。図１３（ａ）〜（ｄ）は、それぞれ図１２に示すXIIIa-XIIIa 線における断面図及びXIIIb-XIIIb 線における断面図である。なお、図１３（ａ）〜（ｄ）においては、半導体装置のロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【０１００】
図１２（ａ）に示すように、活性領域（基板領域）と、活性領域を取り囲むシャロートレンチ分離１２ａとに跨ってゲート電極１６ａと、プレート電極１６ｂとを備えている。プレート電極１６ｂの一部は、第２の実施形態と同様に、キャパシタ用トレンチ内に埋め込まれている。キャパシタ用トレンチは、ゲート幅方向に実質的に平行に延び、かつ、シャロートレンチ分離１２ａに囲まれる矩形上の基板領域のゲート長方向におけるほぼ中央部に位置している。半導体装置のその他の構造は、第２の実施形態と同様である。以下、本実施形態では、本実施形態の特徴部分であるキャパシタ用トレンチ，プレート電極の形成方法を主として説明する。
【０１０１】
まず、図１３（ａ）に示す工程で  分離用トレンチの形成と、分離用トレンチ内へのシリコン酸化膜の埋め込みとを行なって、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、トレンチ分離が形成される。さらに、第２の実施形態と同様の工程を行なって、深部ｎウエル１１ｄ，ｐウエル１１ａ，ロジック回路領域のｐウエル１１ｃ及びｎウエル１１ｂを形成する（図７（ａ）参照）。なお、図１３（ａ）〜（ｄ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【０１０２】
次に、図１３（ｂ）に示す工程で、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５（図１２（ｂ）参照）を形成する。図１２（ｂ）及び図１３（ｂ）に示すように、レジストマスク５５の開口は、シャロートレンチ分離１２ａの一部を横切って複数の活性領域（基板領域）に跨っている。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。このとき、シャロートレンチ分離１２ａを構成するシリコン酸化膜と、シリコン基板とのエッチング選択比を高く確保する必要があるので、エッチングガスとして塩素系のガス（例えばＨＢｒ／Ｃｌ2 ）を用いる。キャパシタ用トレンチ５６の溝幅は、例えば０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【０１０３】
次に、図１３（ｃ）に示す工程で、レジストマスク５５を除去した後、トランジスタ形成領域よりも狭い範囲を覆うレジストマスク（図示せず）を形成した後、このレジストマスクを注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の壁面直下の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【０１０４】
次に、メモリ領域Ｒmemoの容量絶縁膜１５及びメモリ領域Ｒmemoのゲート絶縁膜１４ａとなる厚み２．９ｎｍの熱酸化膜と、ロジック回路領域Ｒlogcのゲート絶縁膜１４ｂ（図７（ａ）参照）となる厚み２〜６ｎｍの熱酸化膜とを形成した後、その上に、厚み２００ｎｍのポリシリコン膜１６を堆積する。このポリシリコン膜１６と熱酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。
【０１０５】
次に、図１３（ｄ）に示す工程で、ポリシリコン膜１６及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図１３（ｄ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【０１０６】
その後の工程の図示は省略するが、第２の実施形態の製造方法と同様の工程を行なって、メモリ領域Ｒmemoの各サイドウォール２５ａ，２５ｂ，高濃度ドレイン拡散層１７ａ，低濃度ドレイン拡散層１７ｂ，ソース拡散層１８と、ロジック回路領域Ｒlogcのサイドウォール２６，ソース・ドレイン拡散層２０，２１などを形成する。
【０１０７】
本実施形態の方法によると、図１３（ｂ）に示す工程で、シャロートレンチ分離１２ａを挟む複数の活性領域に跨る開口を有するレジストマスク５５を用いて、キャパシタ用トレンチ５６形成のためのエッチングを行なっているので、レジストマスクをシャロートレンチ分離に対する位置決めの精度が要求されるわけではないので、工程の簡素化が図れる。
【０１０８】
（第５の実施形態）
図１４（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。図１５（ａ）〜（ｄ）は、それぞれ図１４に示すXVa-XVa 線における断面図及びXVb-XVb 線における断面図である。なお、図１５（ａ）〜（ｄ）においては、半導体装置のロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【０１０９】
図１４（ａ）に示すように、活性領域（基板領域）と、活性領域を取り囲むシャロートレンチ分離１２ａとに跨ってゲート電極１６ａと、プレート電極１６ｂとを備えている。プレート電極１６ｂの一部は、第２の実施形態と同様に、キャパシタ用トレンチ内に埋め込まれている。キャパシタ用トレンチは、ゲート幅方向に実質的に平行に延び、かつ、シャロートレンチ分離１２ａに囲まれる矩形上の基板領域のゲート長方向における端部に位置している。半導体装置のその他の構造は、第２の実施形態と同様である。以下、本実施形態では、本実施形態の特徴部分であるキャパシタ用トレンチ，プレート電極の形成方法を主として説明する。
【０１１０】
まず、図１４（ａ）に示す工程で  分離用トレンチの形成と、分離用トレンチ内へのシリコン酸化膜の埋め込みとを行なって、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、トレンチ分離が形成される。さらに、第２の実施形態と同様の工程を行なって、深部ｎウエル１１ｄ，ｐウエル１１ａ，ロジック回路領域のｐウエル１１ｃ及びｎウエル１１ｂを形成する（図７（ａ）参照）。なお、図１４（ａ）〜（ｄ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【０１１１】
次に、図１５（ｂ）に示す工程で、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５（図１４（ｂ）参照）を形成する。図１４（ｂ）及び図１５（ｂ）に示すように、レジストマスク５５の開口は、シャロートレンチ分離１２ａの一部を横切って複数の活性領域（基板領域）に跨っている。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。このとき、シャロートレンチ分離１２ａを構成するシリコン酸化膜と、シリコン基板とのエッチング選択比を高く確保する必要があるので、エッチングガスとして塩素系のガス（例えばＨＢｒ／Ｃｌ2 ）を用いる。キャパシタ用トレンチ５６の溝幅は、例えば０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【０１１２】
次に、図１５（ｃ）に示す工程で、レジストマスク５５を除去した後、トランジスタ形成領域よりも狭い範囲を覆うレジストマスク（図示せず）を形成した後、このレジストマスクを注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の壁面直下の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【０１１３】
次に、メモリ領域Ｒmemoの容量絶縁膜１５及びメモリ領域Ｒmemoのゲート絶縁膜１４ａとなる厚み２．９ｎｍの熱酸化膜と、ロジック回路領域Ｒlogcのゲート絶縁膜１４ｂ（図７（ａ）参照）となる厚み２〜６ｎｍの熱酸化膜とを形成した後、その上に、厚み２００ｎｍのポリシリコン膜１６を堆積する。このポリシリコン膜１６と熱酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。
【０１１４】
次に、図１５（ｄ）に示す工程で、ポリシリコン膜１６及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図１３（ｄ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【０１１５】
その後の工程の図示は省略するが、第２の実施形態の製造方法と同様の工程を行なって、メモリ領域Ｒmemoの各サイドウォール２５ａ，２５ｂ，高濃度ドレイン拡散層１７ａ，低濃度ドレイン拡散層１７ｂ，ソース拡散層１８と、ロジック回路領域Ｒlogcのサイドウォール２６，ソース・ドレイン拡散層２０，２１などを形成する。
【０１１６】
本実施形態の方法によると、図１５（ｂ）に示す工程で、シャロートレンチ分離１２ａを挟む複数の活性領域に跨る開口を有するレジストマスク５５を用いて、キャパシタ用トレンチ５６形成のためのエッチングを行なっているので、レジストマスクをシャロートレンチ分離に対する位置決めの精度が要求されるわけではないので、第４の実施形態よりもさらに工程の簡素化が図れる。
【０１１７】
（その他の実施形態）
上記各実施形態において、メモリセルは深いｎウエルに囲まれた構成であってもよい。
【０１１８】
また、上記各実施形態においては、メモリセルトランジスタをｎチャネル型トランジスタとしたが、メモリセルトランジスタはｐチャネル型トランジスタであってもよい。メモリセルトランジスタをｐチャネル型トランジスタにすることにより、トリプルウエル構造を採らなくてもよいので、製造工程におけるマスク数を低減しうる利点がある。その場合には、ｐウエル１１ａに代えてｎウエルを、ｎ型拡散層１９に代えてｐ型拡散層を、高濃度ドレイン拡散層１７ａに代えて高濃度ｐ型拡散層を形成し、メモリセルトランジスタのソース拡散層１８及び低濃度ドレイン拡散層１７ｂをいずれもｐ型領域にする必要がある。そして、深部ｎウエル１１ｄに相当するウエルは不要である。
【０１１９】
上記各実施形態におけるゲート電極１６ａ，１６ｃ及びプレート電極１６ｂを形成するためのポリシリコン膜の上に、ＳｉＯＮ膜等の反射防止膜を設けてもよい。その場合には、トレンチの上方での積層膜の平坦性を確保するためには、反射防止膜とポリシリコン膜と容量絶縁膜との合計厚みがトレンチの幅の１／２以上であることが好ましい。その場合、ポリシリコン膜をパターニングするためのレジスト膜を形成するためのフォトリソグラフィー工程において、レジスト膜のパターニング精度を高く維持することができるので、より微細なトランジスタを設ける場合に有利である。
【０１２０】
また、上記各実施形態におけるゲート電極１６ａ，１６ｃ及びプレート電極１６ｂを形成するためのポリシリコン膜の上に、酸化膜等のエッチング用のハードマスクを設けてもよい。その場合には、トレンチの上方での積層膜の平坦性を確保するためには、エッチング膜とポリシリコン膜と容量絶縁膜との合計厚みがトレンチの幅の１／２以上であることが好ましい。その場合、レジストマスクよりもハードマスクの方が、エッチング中におけるパターンの崩れが小さいので、ゲート電極等のパターニング精度がより向上する。よって、より微細なトランジスタを設ける場合に有利である。
【０１２１】
また、ハードマスクと反射防止膜との双方を設ける場合や、ハードマスクとしても反射防止膜としても機能する膜を設ける場合も同様である。
【０１２２】
また、上記ゲート電極やプレート電極は、ポリシリコン膜，及び金属膜の積層膜（いわゆるポリメタル）からなる導体膜から形成されていてもよい。その場合には、ポリシリコン膜及び金属膜の積層膜からなる導体膜と容量絶縁膜との合計厚み、あるいはポリシリコン膜及び金属膜の積層膜からなる導体膜と容量絶縁膜と反射防止膜等の絶縁膜との合計厚みがトレンチの溝幅の１／２よりも大きければよい。
【産業上の利用可能性】
【０１２３】
本発明の半導体装置は、各種電子機器に搭載されるＤＲＡＭ又はＤＲＡＭ・ロジック混載デバイスとして利用することができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図２】（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の第１の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の第２の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態の変形例における半導体装置の製造工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図７】（ａ），（ｂ）は、それぞれ図６に示すVIIa-VIIa 線における断面図及びVIIb-VIIb 線における断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本実施形態における半導体装置の製造方法の変形例を示す断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図１１】（ａ），（ｂ）は、それぞれ図１０に示すXIa-XIa 線における断面図及びXIb-XIb 線における断面図である。
【図１２】（ａ），（ｂ）は、それぞれ順に、本発明の第４の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。
【図１３】（ａ）〜（ｄ）は、それぞれ図１２に示すXIIIa-XIIIa 線における断面図及びXIIIb-XIIIb 線における断面図である。
【図１４】（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。
【図１５】（ａ）〜（ｄ）は、それぞれ図１４に示すXVa-XVa 線における断面図及びXVb-XVb 線における断面図である。
【符号の説明】
【０１２５】
１０    シリコン基板
１１    ウエル
１２    シャロートレンチ分離
１４    ゲート絶縁膜
１５    容量絶縁膜
１６ａ  ゲート電極
１６ｂ  プレート電極
１６ｃ  ゲート電極
１７    ドレイン領域
１８    ソース領域
１９    高濃度ｎ型拡散層
２０    ソース・ドレイン拡散層
２５    絶縁膜サイドウォール
２６    絶縁膜サイドウォール
３０    層間絶縁膜
３１    ビット線コンタクト
３２    ビット線