【手続補正書】
【提出日】平成16年6月11日(2004.6.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体構造であって、
基板上の緩和Ｓｉ１−ｘＧｅｘ層と、
該緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、
犠牲Ｓｉ１−ｙＧｅｙ層と、
を備えることを特徴とする半導体構造。
【請求項２】  請求項１に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
【請求項３】  請求項２に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
【請求項４】  請求項３に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
【請求項５】  請求項３に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
【請求項６】  請求項３に記載の構造において、ＭＩＳＦＥＴが、表面チャネル素子からなることを特徴とする構造。
【請求項７】  請求項３に記載の構造において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする構造。
【請求項８】  請求項１に記載の構造において、歪みチャネルが、Ｓｉからなることを特徴とする構造。
【請求項９】  請求項１に記載の構造において、ｘがほぼｙに等しいことを特徴とする構造。
【請求項１０】  請求項９に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
【請求項１１】  請求項１に記載の構造において、ｙ＞ｘであることを特徴とする構造。
【請求項１２】  請求項１１に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
【請求項１３】  請求項１２に記載の構造において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする構造。
【請求項１４】  請求項１に記載の構造において、基板が、Ｓｉからなることを特徴とする構造。
【請求項１５】  請求項１に記載の構造において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする構造。
【請求項１６】  請求項１に記載の構造において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする構造。
【請求項１７】  請求項１に記載の構造であって、さらに、Ｓｉ１−ｗＧｅｗスペーサ層を備えることを特徴とする構造。
【請求項１８】  請求項１７に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
【請求項１９】  請求項１８に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
【請求項２０】  請求項１９に記載の構造において、ゲート誘電体が、酸化物からなることを特徴とする構造。
【請求項２１】  請求項１９に記載の構造において、ゲート誘電体が、堆積されていることを特徴とする構造。
【請求項２２】  請求項１９に記載の構造において、ＭＩＳＦＥＴが、埋め込みチャネル素子からなることを特徴とする構造。
【請求項２３】  請求項１７に記載の構造において、歪みチャネルが、Ｓｉからなることを特徴とする構造。
【請求項２４】  請求項１７に記載の構造において、ｗがほぼｙに等しいことを特徴とする構造。
【請求項２５】  請求項２４に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
【請求項２６】  請求項１７に記載の構造において、ｙ＞ｗであることを特徴とする構造。
【請求項２７】  請求項２６に記載の構造であって、さらに、前記犠牲Ｓｉ１−ｙＧｅｙ層上の犠牲Ｓｉ層を備えることを特徴とする構造。
【請求項２８】  請求項２７に記載の構造において、犠牲Ｓｉ層の厚さが、臨界厚さより厚いことを特徴とする構造。
【請求項２９】  請求項１７に記載の構造において、基板が、Ｓｉからなることを特徴とする構造。
【請求項３０】  請求項１７に記載の構造において、基板が、ＳｉＯ２の層を備えたＳｉからなることを特徴とする構造。
【請求項３１】  請求項１７に記載の構造において、基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層からなることを特徴とする構造。
【請求項３２】  請求項１に記載の構造であって、さらに、Ｓｉ１−ｗＧｅｗスペーサ層とＳｉ層とを備えることを特徴とする構造。
【請求項３３】  請求項３２に記載の構造において、前記犠牲Ｓｉ１−ｙＧｅｙ層が、誘電体層を設ける前に除去されることを特徴とする構造。
【請求項３４】  請求項３３に記載の構造において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体からなることを特徴とする構造。
【請求項３５】  請求項３４に記載の構造において、ゲート誘電体が、前記Ｓｉ層を酸化して設けた酸化物からなることを特徴とする構造。
【請求項３６】  請求項１に記載の構造において、前記半導体構造の安定性を高めるために、ｙが、ｘより大きく構成されていることを特徴とする構造。
【請求項３７】  半導体素子の製造方法であって、
（ａ）基板上の緩和Ｓｉ１−ｘＧｅｘ層と、前記緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャンネル層と、前記歪みチャンネル層上のＳｉ１−ｙＧｅｙ層とを含む半導体へテロ構造を設けるステップと、
（ｂ）前記Ｓｉ１−ｙＧｅｙ層の少なくとも一部を化学反応させて、前記歪みチャンネル層上に、化学反応されたＳｉ１−ｙＧｅｙ層を形成するステップと、
（ｃ）前記化学反応されたＳｉ１−ｙＧｅｙ層を除去して、前記歪みチャンネル層を露出するステップと、
（ｄ）露出した前記歪みチャンネル層上に誘電体層を設けるステップと、
を含むことを特徴とする方法。
【請求項３８】  請求項３７に記載の方法において、ステップ（ｂ）が、前記Ｓｉ１−ｙＧｅｙ層の少なくとも一部を酸化するステップを含むことを特徴とする方法。
【請求項３９】  請求項３８に記載の方法において、前記Ｓｉ１−ｙＧｅｙ層の少なくとも一部を酸化するステップが、湿式酸化法を用いて実行されることを特徴とする方法。
【請求項４０】  請求項３９に記載の方法において、前記湿式酸化法が、約７５０℃以下の温度で行われることを特徴とする方法。
【請求項４１】  請求項３７に記載の方法において、前記誘電体層が、ＭＩＳＦＥＴのゲート誘電体を含むことを特徴とする方法。
【請求項４２】  請求項３７に記載の方法において、前記歪みチャンネル層が、Ｓｉを含むことを特徴とする方法。
【請求項４３】  請求項３７に記載の方法において、ｘがほぼｙに等しいことを特徴とする方法。
【請求項４４】  請求項４３に記載の方法において、ステップ（ａ）が、前記Ｓｉ１−ｙＧｅｙ層上に犠牲Ｓｉ層を設けるステップを含むことを特徴とする方法。
【請求項４５】  請求項３７に記載の方法において、ｙ＞ｘであることを特徴とする方法。
【請求項４６】  請求項４５に記載の方法において、ステップ（ａ）が、さらに、前記Ｓｉ１−ｙＧｅｙ層上に犠牲Ｓｉ層を設けるステップを含むことを特徴とする方法。
【請求項４７】  請求項４６に記載の方法であって、ステップ（ａ）が、さらに、臨界厚さより厚い前記Ｓｉ１−ｙＧｅｙ層上に犠牲Ｓｉ層を設けるステップを含むことを特徴とする方法。
【請求項４８】  請求項３７に記載の方法において、前記基板が、Ｓｉを含むことを特徴とする方法。
【請求項４９】  請求項３７に記載の方法において、前記基板が、上部にＳｉＯ２の層を備えるＳｉを含むことを特徴とする方法。
【請求項５０】  請求項３７に記載の方法において、前記基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層を含むことを特徴とする方法。
【請求項５１】  半導体素子の製造方法であって、
（ａ）基板上の緩和Ｓｉ１−ｘＧｅｘ層と、前記緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャネル層と、前記歪みチャンネル層上のＳｉ１−ｙＧｅｙ層と、Ｓｉ層とを含む半導体へテロ構造を設けるステップと、
（ｂ）前記Ｓｉ１−ｙＧｅｙ層を除去して前記歪みチャンネル層を露出するステップと、
（ｃ）露出した前記歪みチャンネル層上に誘電体層を設けるステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項５２】  請求項５１に記載の方法において、ステップ（ｃ）が、露出した前記歪みチャンネル層上に誘電体層を設けることによって、ＭＩＳＦＥＴのゲート誘電体を形成するステップを含むことを特徴とする方法。
【請求項５３】  請求項５２に記載の方法において、ステップ（ｃ）が、露出した前記歪みチャンネル層上に酸化物を設けることによって、ＭＩＳＦＥＴのゲート誘電体を形成するステップを含むことを特徴とする方法。
【請求項５４】  請求項５１に記載の方法において、前記歪みチャンネル層が、Ｓｉを含むことを特徴とする方法。
【請求項５５】  請求項５１に記載の方法において、前記基板が、Ｓｉを含むことを特徴とする方法。
【請求項５６】  請求項５１に記載の方法において、前記基板が、上部にＳｉＯ２の層を備えるＳｉを含むことを特徴とする方法。
【請求項５７】  請求項５１に記載の方法において、前記基板が、Ｓｉ上のＳｉＧｅ傾斜バッファ層を含むことを特徴とする方法。
【請求項５８】  請求項５１に記載の方法において、ステップ（ｂ）が、さらに、ウェットエッチング法またはドライエッチング法を用いて前記Ｓｉ１−ｙＧｅｙ層を除去し、前記歪みチャンネル層を露出するステップを含むことを特徴とする方法。
【請求項５９】  請求項５１に記載の方法であって、さらに、歪みチャンネル層の少なくとも一部を除去して、残存Ｇｅを取り除くステップを含むことを特徴とする方法。
【請求項６０】  半導体素子の製造方法であって、
（ａ）基板上の緩和Ｓｉ１−ｘＧｅｘ層と、前記緩和Ｓｉ１−ｘＧｅｘ層上の歪みチャンネル層と、Ｓｉ１−ｙＧｅｙスペーサ層と、Ｓｉ層と、Ｓｉ１−ｗＧｅｗ層とを含む半導体へテロ構造を設けるステップと、
（ｂ）前記Ｓｉ１−ｗＧｅｗ層を除去して、前記Ｓｉ層を露出するステップと、
（ｃ）前記Ｓｉ層上に誘電体層を設けるステップと、
を含むことを特徴とする方法。
【請求項６１】  請求項６０に記載の方法において、ステップ（ｂ）が、ウェットエッチング法またはドライエッチング法を用いて前記Ｓｉ１−ｗＧｅｗ層を除去し、前記Ｓｉ層を露出するステップを含むことを特徴とする方法。
【請求項６２】  半導体素子の製造方法であって、
（ａ）基板上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体へテロ構造を設けるステップと、
（ｂ）歪み層の上部に配置される少なくとも１つの犠牲層を設けるステップと、
（ｃ）少なくとも１つの犠牲層の少なくとも一部を除去し、該除去の後に前記歪み層がそのままの状態で残るステップと、
（ｄ）歪み層の上部にゲート誘電体を設けるステップと、
を含むことを特徴とする方法。
【請求項６３】  請求項６２に記載の方法において、前記歪み層が、Ｓｉ、Ｇｅ、ＳｉＧｅのうちの少なくとも１つを含むことを特徴とする方法。
【請求項６４】  請求項６２に記載の方法において、前記少なくとも１つの犠牲層が、Ｓｉを含むことを特徴とする方法。
【請求項６５】  請求項６２に記載の方法において、前記少なくとも１つの犠牲層が、ＳｉＧｅを含むことを特徴とする方法。
【請求項６６】  請求項６２に記載の方法において、ステップ（ｂ）が、歪み層の上部に配置される複数の犠牲層を設けるステップを含み、複数の犠牲層のうちのいくつかがＳｉを含み、他の複数の犠牲層がＳｉＧｅを含むことを特徴とする方法。
【請求項６７】  請求項６２に記載の方法において、前記基板が、Ｓｉを含むことを特徴とする方法。
【請求項６８】  請求項６２に記載の方法において、ステップ（ａ）が、Ｓｉ基板上に配置されたＳｉＯ２の層上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体テロ構造を設けるステップを含むことを特徴とする方法。
【請求項６９】  請求項６２に記載の方法において、ステップ（ａ）が、Ｓｉ基板上に配置された傾斜バッファ層上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体へテロ構造を設けるステップを含むことを特徴とする方法。
【請求項７０】  請求項６２に記載の方法において、少なくとも１つの犠牲層の少なくとも一部が、湿式酸化法を用いて除去されることを特徴とする方法。
【請求項７１】  請求項７０に記載の方法において、湿式酸化法が、約７５０℃以下の温度で利用されることを特徴とする方法。
【請求項７２】  請求項６２に記載の方法において、少なくとも１つの犠牲層の少なくとも一部が、乾式酸化法を用いて除去されることを特徴とする方法。
【請求項７３】  請求項６２に記載の方法において、ステップ（ｄ）が、歪み層の少なくとも一部を酸化するステップを含むことを特徴とする方法。
【請求項７４】  請求項６２に記載の方法において、ステップ（ｄ）が、緩和層に誘電体層を堆積するステップを含むことを特徴とする方法。
【請求項７５】  請求項６２に記載の方法において、歪み層が、実質的にミスフィット転移を起こしていないことを特徴とする方法。
【請求項７６】  半導体素子の製造方法であって、
（ａ）基板上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体へテロ構造を設けるステップと、
（ｂ）歪み層の上部に配置される少なくとも１つの犠牲層を設けるステップと、
（ｃ）少なくとも１つの犠牲層の少なくとも一部を除去し、少なくとも１つの犠牲層の除去中に、歪み層が、微量しか除去されないステップと、
（ｄ）歪み層の上部にゲート誘電体を設けるステップと、
を含むことを特徴とする方法。
【請求項７７】  請求項７６に記載の方法において、歪み層が、ＳｉとＧｅのうちの少なくとも１つを含むことを特徴とする方法。
【請求項７８】  請求項７６に記載の方法において、基板が、Ｓｉを含むことを特徴とする方法。
【請求項７９】  請求項７６に記載の方法において、ステップ（ａ）が、Ｓｉ基板に配置されたＳｉＯ２の層上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体へテロ構造を設けるステップを含むことを特徴とする方法。
【請求項８０】  請求項７６に記載の方法において、ステップ（ａ）が、Ｓｉ基板に配置された傾斜バッファ層上に配置される緩和Ｓｉ１−ｘＧｅｘ層と、３００オングストロームより薄い厚さを持ち、緩和層上に配置される歪み層とを含む半導体へテロ構造を設けるステップを含むことを特徴とする方法。
【請求項８１】  請求項７６に記載の方法において、少なくとも１つの犠牲層の少なくとも一部が、湿式酸化法を用いて除去されることを特徴とする方法。
【請求項８２】  請求項８１に記載の方法において、湿式酸化法が、約７５０℃以下の温度で行われることを特徴とする方法。
【請求項８３】  請求項７６に記載の方法において、少なくとも１つの犠牲層の少なくとも一部が、乾式酸化法を利用して除去されることを特徴とする方法。
【請求項８４】  請求項７６に記載の方法において、歪み層の１０オングストローム未満が、ステップ（ｃ）において除去されることを特徴とする方法。
【請求項８５】  請求項７６に記載の方法において、ステップ（ｄ）が、歪み層の少なくとも一部を酸化するステップを含むことを特徴とする方法。
【請求項８６】  請求項７６に記載の方法において、ステップ（ｄ）が、歪み層に誘電体層を堆積するステップを含むことを特徴とする方法。
【請求項８７】  請求項７６に記載の方法において、歪み層が、実質的にミスフィット転移を起こさないことを特徴とする方法。
【請求項８８】  半導体構造であって、
（ａ）基板に配置された緩和Ｓｉ１−ｘＧｅｘ層と、
（ｂ）前記緩和Ｓｉ１−ｘＧｅｘ層上の引張歪み層と、
（ｃ）引張歪み層の上部に配置された圧縮歪み犠牲層と、
を含むことを特徴とする半導体構造。
【請求項８９】  請求項８８に記載の構造において、前記引張歪み層が、０＜ｙ＜ｘであるＳｉ１−ｙＧｅｙ層を含み、前記圧縮歪み犠牲層が、０＜ｙ＜ｚであるＳｉ１−ｚＧｅｚ層を含むことを特徴とする構造。
【請求項９０】  請求項８８に記載の構造において、前記引張歪み層は、ミスフィット転移が生成される臨界厚さより薄い厚さを持つことを特徴とする構造。
【請求項９１】  請求項８８に記載の構造において、前記引張歪み層が、Ｓｉを含むことを特徴とする構造。
【請求項９２】  請求項８８に記載の構造であって、さらに、前記圧縮歪み犠牲層上に配置された犠牲Ｓｉ層を含むことを特徴とする構造。
【請求項９３】  請求項８８に記載の構造において、圧縮歪み犠牲層の少なくとも一部が、誘電体層を設ける前に除去されることを特徴とする構造。
【請求項９４】  請求項８８に記載の構造において、誘電体層が、前記引張歪み層上に堆積されることを特徴とする構造。
【請求項９５】  請求項９４に記載の構造において、誘電体層が、引張歪み層の少なくとも一部を酸化することによって形成されることを特徴とする構造。
【請求項９６】  請求項８８に記載の構造において、基板が、Ｓｉをむ含むことを特徴とする構造。
【請求項９７】  請求項８８に記載の構造において、基板が、上部に配置されたＳｉＯ２の層を備えるＳｉウェハからなることを特徴とする構造。
【請求項９８】  請求項８８に記載の構造において、基板が、上部に配置されたＳｉＧｅ傾斜バッファ層を備えるＳｉウェハからなることを特徴とする構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
あるいは、保護ＳｉＧｅキャップ層は、選択ドライまたはウエット化学エッチング手法により除去することが可能である。例えば、高圧（＞２００ｍＴ）、小電力で、ＣＦ４ドライエッチング化学反応により、Ｓｉに対して高選択度で緩和ＳｉＧｅ膜をエッチングする。フッ化水素酸（ＨＦ）、過酸化水素水（Ｈ２Ｏ２）、酢酸（ＣＨ３ＣＯＯＨ）の混合液も、３００：１以上の選択度でＳｉを覆う緩和ＳｉＧｅ層を選択的にエッチングする。他にも選択湿式化合液として、ＨＦ、水（Ｈ２Ｏ）、Ｈ２Ｏ２か硝酸（ＨＮＯ３）のどちらか、が挙げられる。