(57)【要約】入力デジタルデータの上位ビットをデコードするデコーダと、複数のバイナリ電流発生部と、電流加算器から構成される流信号を出力する電流出力型デジタル／アナログ変換回路が得られる。バイナリ電流発生部は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流を出力する手段と、所定のオールオン電流を出力する手段を備え、デコーダが出力するデコード信号によりバイナリ電流発生部のバイナリ電流を出力する手段とオールオン電流を出力する手段のいずれかを選択する。電流加算器は複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する。
2008056798.tif 000002
【特許請求の範囲】
【請求項１】
デコーダと、複数のバイナリ電流発生部とから構成される電流出力型デジタル／アナログ変換回路において、
前記デコーダは入力デジタルデータの上位ビットをデコードした複数のデコード信号を出力し、前記バイナリ電流発生部は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流を出力する手段と、所定のオールオン電流を出力する手段とを備え、
前記デコーダが出力するデコード信号により前記バイナリ電流発生部のバイナリ電流を出力する手段とオールオン電流を出力する手段のいずれかを選択し、前記複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する手段を有することを特徴とする電流出力型デジタル／アナログ変換回路。
【請求項２】
前記バイナリ電流発生部はイネーブル信号入力とオールオン信号入力を備え、
前記イネーブル信号入力がアクティブのときはバイナリ電流を出力し、前記オールオン信号入力がアクティブのときは入力デジタルデータの下位ビットがオール１のときの電流と所定のキャリー電流との合計に等しいオールオン電流を出力する手段を有することを特徴とする請求項１記載の電流出力型デジタル／アナログ変換回路。
【請求項３】
前記デコーダが出力するデコード信号は、前記バイナリ電流発生部のイネーブル信号入力とオールオン信号入力とに入力されて、
前記デコーダは、前記入力デジタル信号の上位ビットが十進表記で２ｉ以上、２ｉ＋１未満のとき２ｉ−１個のバイナリ電流発生部のオールオン信号入力をアクティブとし、かつ、１個のバイナリ電流発生部のイネーブル信号入力をアクティブとするようにデコード信号を出力する手段を有することを特徴とする請求項２記載の電流出力型デジタル／アナログ変換回路。
【請求項４】
バイアス電流を出力するバイアス電流出力回路を備え、
前記バイアス電流と前記２ｉ−１個のバイナリ電流発生部が出力するオールオン電流と、前記１個のバイナリ電流発生部が出力するバイナリ電流を加算して出力する手段を有することを特徴とする請求項３記載の電流出力型デジタル／アナログ変換回路。
【請求項５】
前記バイナリ電流発生部と前記バイアス電流出力回路は、制御信号を入力し、前記制御信号により前記バイナリ電流発生部が出力する前記バイナリ電流と前記キャリー電流と前記バイアス電流出力回路が出力する前記バイアス電流が調整可能であることを特徴とする請求項４記載の電流出力型デジタル／アナログ変換回路。
【請求項６】
前記デコーダは、入力デジタルデータの上位（ｎ−ｋ）ビットをデコードした２（ｎ−ｋ）本のデコード信号を出力し、
２（ｎ−ｋ）個のバイナリ電流発生部を備え、
第１番のデコード信号は第１番のバイナリ電流発生部のイネーブル信号入力に入力されて、
第ｉ番（２≦ｉ≦２（ｎ−ｋ））のデコード信号は第ｉ番のバイナリ電流発生部のイネーブル信号入力と第（ｉ−１）番のバイナリ電流発生部のオールオン信号入力に入力されて、
前記デコーダは、入力デジタルデータの上位（ｎ−ｋ）ビットの増加にともない、第１番のデコード信号から順次デコード信号をオンする手段を有することを特徴とする請求項５記載の電流出力型デジタル／アナログ変換回路。
【請求項７】
前記電流出力型デジタル／アナログ変換回路が出力するキャリー電流は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流の１ＬＳＢに相当する電流値であることを特徴とする請求項６記載の電流出力型デジタル／アナログ変換回路。
【請求項８】
前記バイナリ電流発生部は、キャリー電流を出力するキャリー電流源と、このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットにより前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流をオン・オフするオールオンスイッチ手段と、
イネーブル信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項９】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットとオールオン信号入力をデコードしデコード信号を出力するｋ個のデコーダと、
前記デコード信号により前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流をオン・オフするオールオンスイッチ手段と、
イネーブル信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１０】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットとオールオン信号入力とイネーブル信号入力をデコードしデコード信号を出力するｋ個のデコーダと、
前記デコード信号により前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流をオン・オフするオールオンスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１１】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットにより前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
入力デジタルデータの下位（ｎーｋ）ビットが所定のビットパターンのときに前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流をオン・オフするオールオンスイッチ手段と、
入力デジタルデータの下位（ｎーｋ）ビットが所定のビットパターンのときに前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１２】
前記バイナリ電流発生部は、入力デジタルデータの下位ｋビットの最下位ビットから順に最上位ビットまでが、最小の電流を出力するバイナリ電流源の出力電流用のビットスイッチ手段から順に最大の電流を出力するバイナリ電流源の出力電流用のビットスイッチ手段までを制御するためにそれぞれ割り当てられていることを特徴とする請求項８〜請求項１１のいずれかに記載の電流出力型デジタル／アナログ変換回路。
【請求項１３】
入力デジタルデータの下位ビットがオール１のとき、入力デジタルデータの上位ビットを１ずつインクリメントさせたときの出力電流が、入力デジタルデータの十進値の２．２乗に比例する関係にあることを特徴とする請求項１〜請求項１２のいずれかに記載の電流出力型デジタル／アナログ変換回路。
【請求項１４】
請求項１〜請求項７のいずれかに記載の電流出力型デジタル／アナログ変換回路と、
発光素子と、
前記電流出力型デジタル／アナログ変換回路の出力電流を増幅した電流を出力し前記発光素子の出力光強度を変調駆動する駆動電流出力部と、
前記発光素子が出力する光強度を検出し、検出信号を出力する出力光強度検出部と、
参照信号と、
前記検出信号と前記参照信号を比較し、前記電流出力型デジタル／アナログ変換回路の前記複数のバイナリ電流発生部と前記バイアス電流出力回路の制御信号を制御して前記発光素子の出力光強度を調整する制御部と
から構成され、入力デジタルデータの上位ビットで区分けされた特性が異なる複数の領域からなる入出力特性を有する発光素子駆動回路であって、
前記参照信号は、前記発光素子の最小の光強度に対応する第１の参照信号と、前記各領域を代表するある光強度に対応する複数の第２の参照信号と、から構成され、
前記制御部は、最小の入力信号に対する前記検出信号を前記第１の参照信号と比較し、前記バイアス電流出力回路の制御信号を制御して前記発光素子の最小の出力光強度を調整する制御手段と、前記全ての領域に対して、各領域を代表するある入力デジタルデータに対する前記検出信号を前記第２の参照信号の一つと比較し、前記複数のバイナリ電流発生部の制御信号を制御して前記全ての領域における出力光強度変化量を調整する制御手段とを備えたことを特徴とする発光素子駆動回路。
【請求項１５】
請求項１４に記載の発光素子駆動回路を搭載したことを特徴とする映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流出力型デジタル／アナログ変換回路、及び、映像表示装置に関し、特に、入力映像信号に応じてレーザダイオード（半導体レーザ）などの発光素子の発光強度を変調するために入力映像信号をアナログ変調電流に変換する電流出力型デジタル／アナログ変換回路、及び、レーザダイオードを光源とするプロジェクタなどの映像表示装置に関する。更に、本発明は、駆動回路にガンマ補正した電流信号を供給する電流出力型デジタル／アナログ変換回路及び映像表示装置に関する。
【背景技術】
【０００２】
近年、レーザダイオード（以下、ＬＤと略称する）などの発光素子を光源とするプロジェクタ方式の映像表示装置が実用化されている。これらのプロジェクタ方式の映像表示装置においては、その光源から発せられた直進性の高い光（レーザビーム光）をミラーなどの走査用デバイスを用いてスクリーン上に走査、投影して映像を表示する。このような映像表示装置で階調を表現するためには光源からの光を何らかの手段で変調する必要がある。その手段の一つとして、ＬＤを駆動する電流を直接制御しＬＤの発光強度を変調する方法がある。
一方、映像信号をＣＲＴ以外のディスプレイで表示する場合、ＣＲＴの発光輝度特性にあわせる、所謂、ガンマ補正を行う必要がある。一般に、映像信号レベルをＶＩＮとしたとき、出力輝度ＬｏｕｔをＶＩＮの２．２乗に比例するようにガンマ補正が行われる。従って、ＬＤを用いたプロジェクタにおいても、映像信号レベルＶＩＮの２．２乗に比例するようにＬＤの駆動電流を流す必要がある。
通常、ＬＤはある値以上の電流（閾値電流）を流すことによりレーザ光を発光する。しかし、ＬＤは温度変化や経時変化によって駆動電流に対する光出力特性、特に閾値電流が変動する特性を有することが知られている。そのため、ＬＤを定電流で駆動しても、閾値電流の変動に伴って発光強度が変動する。
このため、発光強度を検出して駆動電流量を制御する自動光量調整（ＡＰＣ）が用いられる。一般的に、映像表示装置、画像書込装置でＡＰＣを用いる場合は、映像信号に含まれる非表示期間（ブランキング期間）中にＡＰＣを行って光量調整を行う。映像表示期間中においては、ブランキング期間中に検出したＡＰＣ電圧をホールド回路で保持し、ＬＤ駆動回路から一定の電流が出力されるように制御を行う。
図１６を参照して、ガンマ補正を行うことができる従来の電流出力型デジタル／アナログ変換回路を説明する。図示されたガンマ補正電流出力デジタル／アナログ変換回路は、ルックアップテーブル１０１と、ビット変換回路１０２と、バイナリ電流発生部１０３と、参照電流回路１０４とから構成されている。
ルックアップテーブル１０１は、ｍ＞ｎの関係にあるｎビットのデータパターンに対応するｍビットのデータパターンが記述されている。ビット変換回路１０２は、ルックアップテーブル１０１を参照してｎビットの入力デジタルデータＤ０〜Ｄ（ｎ−１）をｍビットのデータＤ０〜Ｄ（ｍ−１）に変換する。バイナリ電流発生部１０３は、入力デジタルデータによりバイナリに増加する電流ＩＤＡＣを出力する。参照電流回路１０４は、バイナリ電流発生部１０３の出力電流ＩＤＡＣの基準となり制御信号ＣＮＴで調整可能な参照電流ＩＲＥＦをバイナリ電流発生部１０３に供給する。
図１６に示した回路では、以下の手順でガンマ補正を行う。ルックアップテーブル１０１に記述されたｍビットの出力データはｎビットの入力データの２．２乗に比例した値になっている。従って、ｎビットの入力デジタルデータＤ０〜Ｄ（ｎ−１）はビット変換回路１０２によりガンマ補正の掛かったｍビットのデータＤ０〜Ｄ（ｍ−１）に変換され、バイナリ電流発生部１０３からはガンマ補正の掛かった出力電流ＩＤＡＣを出力することが可能となる。
また、このガンマ補正電流出力デジタル／アナログ変換回路を用いたＬＤ駆動回路を図１７に示す。このＬＤ電流駆動回路は、ガンマ補正電流出力デジタル／アナログ回路１１２と、バイアス電流出力回路１１９と、加算器１２０と、駆動電流出力部１１３と、ＬＤ１１４と、光強度検出部１１５と、比較器１１７と、サンプルホールド回路（Ｓ／Ｈ）１１８とから構成される。
ガンマ補正電流出力デジタル／アナログ回路１１２はガンマ補正の掛かった出力電流ＩＤＡＣを出力する。バイアス電流出力回路１１９は制御信号ＣＮＴ０により調整可能なバイアス電流ＩＢＩＡＳを出力する。加算器１２０は電流ＩＤＡＣとバイアス電流ＩＢＩＡＳを加算する。駆動電流出力部１１３は駆動電流ＩＯＵＴを出力する。ＬＤ１１４は駆動電流ＩＯＵＴによりレーザ光を出力する。光強度検出部１１５はＬＤ１１４の出力光強度を検出し検出電圧ＤＥＴを出力する。比較器１１７は検出電圧ＤＥＴと参照電圧ＶＲＥＦとを比較し差分電圧を出力する。サンプルホールド回路１１８は前記比較器１１７の出力電圧をサンプルホールドする。
図１７に示したＬＤ電流駆動回路では、以下の手順でＡＰＣを行う。まず、ガンマ補正電流出力ＤＡＣ回路１１２に所定の入力データを入力し、ある電流値でＬＤ１１４を駆動する。光強度検出部１１５では、このときＬＤ１１４が出力する光強度を検出してある値の検出電圧ＤＥＴを出力する。比較器１１７がこの検出電圧値ＤＥＴと参照電圧ＶＲＥＦ１またはＶＲＥＦ２とを比較し差分電圧を出力する。
この差分電圧はサンプルホールド回路１１８を経由して、バイアス電流出力回路１１９の出力電流ＩＢＩＡＳを調整する制御信号ＣＮＴ０と、ガンマ補正電流出力ＤＡＣ１１２の出力電流ＩＤＡＣを調整するＣＮＴ１としてフィードバックされる。最終的に、参照電圧ＶＲＥＦ１またはＶＲＥＦ２と光強度検出部１１５が出力する検出電圧ＤＥＴが等しくなり、ＬＤ１１４は所定の入力データに対して所望の強度の出力光を発光する。これにより、ＬＤの閾値電流の変動に対して、出力光強度の変動を抑えることが可能となる。
しかしながら、図１６に示したガンマ補正電流出力デジタル／アナログ変換回路を用いたＬＤ駆動回路においては、ＡＰＣ制御で設定する電流値がバイアス電流ＩＢＩＡＳと参照電流ＩＲＥＦの２点のみである。そのため、中間階調に相当する電流にはＡＰＣ制御を行っていないため、正確にガンマ補正を行うことが難しい。さらに、ガンマ補正を行うために、ルックアップテーブルとビット変換回路が必要となる。
この課題を解決するガンマ補正電流出力デジタル／アナログ変換回路が特許文献１（特開２００４−１１２１８３号公報（第２０頁、図４））において提案されている。特許文献１の図４で提案された電流出力型デジタル／アナログ変換回路を図１８に示す。この電流出力型デジタル／アナログ変換回路は、デコーダ８１及び変換部８２によって構成されている。変換部８２は、複数個（図１８の例では、ｋ個）の電流加算型ＤＡＣ８２−１、８２−２、…、８２−ｋを有している。
図１８に示すデコーダ８１によって出力される各信号群には、上位ｍｉビットに対応する２ｍｉ−１個の固定増加分のデータ、下位ｎｉビットに対応するｎｉ個のバイナリ増加分データ、及びキャリアビットのデータが含まれている。例えば、電流加算型ＤＡＣｉに入力されるデータのうち、ＤＢｉ０〜ＤＢｉ（ｎｉ−１）は、下位ｎｉ個のバイナリ増加分データであり、ＤＡｉ１〜ＤＡｉ（２ｍｉ−１）は、上位２ｍｉ−１個の固定増加分データであり、ＣＲＹｉは、キャリアデータである。
下位ｎｉ個のバイナリ増加分データＤＢｉ０〜ＤＢｉ（ｎｉ−１）は、出力電流の最小単位である１ＬＳＢに対して、最大でその（２ｎｉ−１）倍の電流まで出力可能である。上位２ｍｉ−１個の固定増加分データＤＡｉ１〜ＤＡｉ（２ｍｉ−１）は、２ｎｉＬＳＢに対応した電流を単位として、１単位ずつ出力電流を変化させることができる。また、キャリアビットＣＲＹｉは、１ＬＳＢ分の電流出力を制御可能である。なお、ここで、ｉ＝１、２、…、ｋである。
次に、具体的なデータ例を用いて、図１８に示す電流加算型ＤＡＣ１〜ＤＡＣｋの電流出力について説明する。ここで、画像データとして、例えば、８ビットのデータＤＩＮがデコーダ８１に入力されるとする。変換部８２において、８ビットの画像データＤＩＮを３つの電流加算型ＤＡＣ１，ＤＡＣ２及びＤＡＣ３を用いて電流ＩＯＵＴに変換する。即ち、図１８に示す変換部８２において、ｋ＝３である。また、ＤＡＣ１とＤＡＣ２は、それぞれ６ビットのＤＡＣで、ＤＡＣ３は、７ビットのＤＡＣであるとする。この３個のＤＡＣを合わせると、２６＋２６＋２７＝２８となるので、８ビットのＤＡＣが実現される。なお、デコーダ８１に入力される画像データＤＩＮの各ビットをＤＩ７（ＭＳＢ）〜ＤＩ０（ＬＳＢ）とする。
図１９、図２０及び図２１は、上述したように８ビットのデータＤＩ７〜ＤＩ０が入力される場合、デコーダ８１によって出力されるコードを示している。ここで、ＤＡＣ１には、下位４ビットのデータＤＢ１０〜ＤＢ１３、６ビットの内の上位２ビットのデコード信号ＤＡ１１〜ＤＡ１３及びキャリアＣＲＹ１が入力される。ＤＡＣ２には、下位４ビットのデータＤＢ２０〜ＤＢ２３、６ビットの内の上位２ビットのデコード信号ＤＡ２１〜ＤＡ２３及びキャリアＣＲＹ２が入力される。さらに、ＤＡＣ３には、下位４ビットのデータＤＢ３０〜ＤＢ３３、７ビットの内の上位３ビットのデコード信号ＤＡ３１〜ＤＡ３７及びキャリアＣＲＹ３が入力されるとする。
以下、ＤＡＣ１〜ＤＡＣ３のそれぞれの出力電流について順番に説明する。８ビットの入力データＤＩ７〜ＤＩ０の値が０〜２５５の範囲で任意の値をとる。そして、デコーダ８１は、入力データＤＩ７〜ＤＩ０の値に応じて、ＤＡＣ１〜ＤＡＣ３に出力する信号群を制御する。これに応じて、ＤＡＣ１〜ＤＡＣ３は、入力データＤＩ７〜ＤＩ０の値に応じて、それぞれ異なる動作を行う。
まず、ＤＩ７、ＤＩ６の値によるＤＡＣ１〜ＤＡＣ３の動作について説明する。ＤＡＣ１において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ本来の動作が行われる。入力データが６４から２５５まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌ以外の場合は、ＤＡＣ１の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ１から６４ＬＳＢに対応する電流ＩＯ１が出力される。
次に、ＤＡＣ２において、入力データＤＩ７〜ＤＩ０が０から６３まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｌの場合は、ＤＡＣ２の６４ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ２からの出力電流ＩＯ２は０である。入力データが６４から１２７まで、即ちＤＩ７＝ＬかつＤＩ６＝Ｈの場合は、ＤＡＣ本来の動作が行われる。さらに、入力データが１２８から２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ２の６４ＬＳＢに対応する出力電流がすべてオンする。即ち、この場合、ＤＡＣ２から６４ＬＳＢに対応する電流ＩＯ２が出力される。
ＤＡＣ３において、入力データが０から１２７まで、即ちＤＩ７＝Ｌの場合は、ＤＡＣ３の１２７ＬＳＢ分の出力電流がすべてオフする。即ち、このとき、ＤＡＣ３からの出力電流ＩＯ３は０である。入力データが１２８〜２５５まで、即ちＤＩ７＝Ｈの場合は、ＤＡＣ３は本来のＤＡＣとして動作する。
このように、特許文献１の図４に記載されている電流出力型デジタル／アナログ変換回路では、ガンマ曲線が複数の領域に分割され、複数に分割された領域には、それぞれ電流加算型ＤＡＣ８２−１〜８２−ｋが配置される。それぞれの電流加算型ＤＡＣは、非出力状態と通常出力状態と全出力状態とに制御される。それぞれ電流加算型ＤＡＣは、基準電流源を用いて１ＬＳＢ分または所定の倍数の基準電流ＩＲＥＦ１〜ＩＲＥＦｋを生成し、デコーダ８１からの入力データに応じてキャリー分を含めた電流を出力する。
電流加算型ＤＡＣは、入力データＤＩＮに応じて生成される上位ｍｉ（ｉ＝１〜ｋ）ビットの固定増加分と、下位ｎｉビットのバイナリ増加分のコードに従って電流を加算して出力する。さらに各領域の電流加算型ＤＡＣにおいて生成された電流を加算してトータルの出力電流ＩＯＵＴが得られる。この構成により、ルックアップテーブルとビット変換回路がなしにガンマ補正が行われた駆動電流を供給可能となる。
また、特許文献１の図４に記載されている電流出力型デジタル／アナログ変換回路を用いたＬＤ駆動回路を図２３に示す。このように、図２３に示したＬＤ駆動回路では、基準電流源１３０の基準電流ＩＲＥＦ１〜ＩＲＥＦｋに対してＡＰＣ制御を行う。このように中間階調に相当する電流にもＡＰＣ制御を行えるため、正確にガンマ補正を行うことが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、この特許文献１に開示された電流出力型デジタル／アナログ変換回路にはいくつかの問題がある。
第１の問題点は、回路規模が大きくなるということである。この問題が発生する原因は、デコーダが全ての電流加算型ＤＡＣに対して上位ｍｉビットに対応する２ｍｉ−１個の固定増加分のデータ、下位ｎｉビットに対応するｎｉ個のバイナリ増加分データ、及びキャリアビットのデータを生成しなければならず、そのためにデコーダの回路規模が大きくなることに起因する。
第２の問題点は、制御線本数が多いということである。この問題が発生する原因は、デコーダが全てのｋ個の電流加算型ＤＡＣに対して下位ｎｉビットに対応する異なるデータパターンのｎｉ個のバイナリ増加分データを出力しなければならず、ｋ×ｎｉ本の制御線が必要となることに起因する。
本発明の目的は、ＬＤの電流駆動回路にガンマ補正した電流信号を供給するにあたり、回路規模を縮減し、チップ面積を縮減可能とする電流出力型デジタル／アナログ変換回路を提供することにある。
また、本発明の他の目的は、制御線本数を減らすことが可能な電流出力型デジタル／アナログ変換回路を提供することにある。
【課題を解決するための手段】
【０００４】
本発明による電流出力型デジタル／アナログ変換回路は、デコーダと、複数のバイナリ電流発生部とから構成され、前記デコーダは入力デジタルデータの上位ビットをデコードした複数のデコード信号を出力し、前記バイナリ電流発生部は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流を出力する手段と、所定のオールオン電流を出力する手段とを備え、前記デコーダが出力するデコード信号により前記バイナリ電流発生部のバイナリ電流を出力する手段とオールオン電流を出力する手段のいずれかを選択し、前記複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する手段とを有することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、回路規模を縮減し、チップ面積を縮減可能とするガンマ補正電流出力型デジタル／アナログ変換回路を提供できることである。その理由は、バイナリ電流発生部に、上位ビットをデコードした選択信号により全てのバイナリ電流源の電流を出力する手段と、上位ビットをデコードした選択信号によりバイナリ電流出力をオン・オフする手段を追加したことにより、下位ビットのデコーダが不要となるからである。
更に、本発明では、制御線本数を減らすことが可能な電流出力型デジタル／アナログ変換回路を提供することができることである。その理由は、全てのバイナリ電流発生部に与える下位ビットデータを共通にすることができるためである。
【図面の簡単な説明】
【０００６】
図１は、本発明の実施形態における電流出力型デジタル／アナログ変換回路の構成を示すブロック図である。
図２は、本発明の実施形態における電流出力型デジタル／アナログ変換回路の入力映像信号レベルに対する出力電流特性を示すグラフである。
図３は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路の構成を示すブロック図である。
図４は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路の入力映像信号レベルに対する参照電圧特性を示すグラフである。
図５は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路において、温度による発光素子の駆動電流に対する発光強度特性を示すグラフである。
図６は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路において、光検出素子の受光照度に対する出力電流特性を示すグラフである。
図７は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路において、電流出力型デジタル／アナログ変換回路の温度ＴＰ１時における入力映像信号レベルに対する出力電流特性を示すグラフである。
図８は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路において、電流出力型デジタル／アナログ変換回路の温度ＴＰ２時における入力映像信号レベルに対する出力電流特性を示すグラフである。
図９は、本発明の実施形態における電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路の入力映像信号レベルに対する発光強度特性を示すグラフである。
図１０は、本発明の第１の実施例における電流出力型デジタル／アナログ変換回路を構成するバイナリ電流ＤＡＣの構成を示すブロック図である。
図１１は、本発明の第２の実施例における電流出力型デジタル／アナログ変換回路を構成するバイナリ電流ＤＡＣの構成を示すブロック図である。
図１２は、本発明の第３の実施例における電流出力型デジタル／アナログ変換回路を構成するバイナリ電流ＤＡＣの構成を示すブロック図である。
図１３は、本発明の第４の実施例における電流出力型デジタル／アナログ変換回路の構成を示すブロック図である。
図１４は、本発明の第４の実施例における電流出力型デジタル／アナログ変換回路を構成するバイナリ電流ＤＡＣの構成を示すブロック図である。
図１５は、本発明の第５の実施例における電流出力型デジタル／アナログ変換回路の構成を示すブロック図である。
図１６は、関連技術のガンマ補正電流出力デジタル／アナログ変換回路の構成を示すブロック図である。
図１７は、関連技術のガンマ補正電流出力デジタル／アナログ変換回路を用いたレーザダイオード駆動回路の構成を示すブロック図である。
図１８は、特許文献１に示された電流出力型デジタル／アナログ変換回路の構成を示すブロック図である。
図１９は、特許文献１の電流出力型デジタル／アナログ変換回路を構成するデコーダの入力デジタルデータとＤＡＣ１へのデコーダ出力の関係を示すテーブルである。
図２０は、特許文献１の電流出力型デジタル／アナログ変換回路を構成するデコーダの入力デジタルデータとＤＡＣ２へのデコーダ出力の関係を示すテーブルである。
図２１は、特許文献１の電流出力型デジタル／アナログ変換回路を構成するデコーダの入力デジタルデータとＤＡＣ３へのデコーダ出力の関係を示すテーブルである。
図２２は、特許文献１の電流出力型デジタル／アナログ変換回路を構成する電流加算型ＤＡＣの構成を示すブロック図である。
図２３は、特許文献１の電流出力型デジタル／アナログ変換回路を用いたレーザダイオード駆動回路の構成を示すブロック図である。
【発明を実施するための最良の形態】
【０００７】
本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の実施形態による電流出力型デジタル／アナログ変換回路の全体構成を示すブロック図である。図２には、電流出力型デジタル／アナログ変換回路の入力映像信号レベルに対する出力電流特性を示す。
図１の電流出力型デジタル／アナログ変換回路において、１はデコーダ、２−１〜２−ｍはバイナリ電流発生部、３はバイアス電流出力回路、４は電流加算器である。図２の電流出力型デジタル／アナログ変換回路の入出力特性を参照して、その動作を説明する。なお、入力映像信号レベルＶＩＮはデジタルビットで表された入力デジタルデータＤとして入力される。入力映像信号レベルをデジタルビット表記にしたとき、入力映像信号レベルと入力デジタルデータ・デコーダ出力とは表１の関係にある。
【表１】
2008056798.tif 000003
図２において、出力電流ＩＤＡＣは電流出力型デジタル／アナログ変換回路の出力電流であり、出力電流ＩＤＡＣは入力映像信号レベルＶＩＮと任意の非線形の特性を有する関係にある。また、ＩＤ０は図１のバイアス電流出力回路３の出力電流を、ＩＤ１は図１のバイナリ電流発生部２−１の出力電流を、ＩＤ２は図１のバイナリ電流発生部２−２の出力電流を、・・・、ＩＤｍは図１のバイナリ電流発生部２−ｍの出力電流を、それぞれ表す。ここで、電流出力型デジタル／アナログ変換回路の出力電流ＩＤＡＣは、バイアス電流出力回路３の出力電流ＩＤ０とバイナリ電流発生部２−１の出力電流ＩＤ１〜バイナリ電流発生部２−ｍの出力電流ＩＤｍを加算した値である。
図２において、ＩＯ０は映像信号レベルＶＩＮ０のときの出力電流ＩＤＡＣの電流値、ＩＯ１は映像信号レベルＶＩＮ１のときの出力電流ＩＤＡＣの電流値、ＩＯ２は映像信号レベルＶＩＮ２のときの出力電流ＩＤＡＣの電流値、・・・、ＩＯ（ｍ−１）は映像信号レベルＶＩＮ（ｍ−１）のときの出力電流ＩＤＡＣの電流値、ＩＯｍは映像信号レベルＶＩＮｍのときの出力電流ＩＤＡＣの電流値、である。また、ＩＳ０は出力電流ＩＤ０の電流値、ＩＳ１は映像信号レベルＶＩＮ１のときの出力電流ＩＤ１の最大電流値、ＩＳ２は映像信号レベルＶＩＮ２のときの出力電流ＩＤ２の最大電流値、・・・、ＩＳ（ｍ−１）は映像信号レベルＶＩＮ（ｍ−１）のときの出力電流ＩＤ（ｍ−１）の最大電流値、ＩＳｍは映像信号レベルＶＩＮｍのときの出力電流ＩＤｍの最大電流値、である。
各ブロックの動作は以下の通りである。デコーダ１は、入力デジタルデータの上位（ｎ−ｋ）ビットをデコードして、選択信号ＳＥＬ１〜ＳＥＬｍを出力する。入力デジタルデータの上位（ｎ−ｋ）ビットと選択信号ＳＥＬ１〜ＳＥＬｍとの関係は表１の関係にある。例えば、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記で０のとき（入力映像信号レベルＶＩＮ０のとき）、デコーダ１はＳＥＬ１にオン信号を出力し、ＳＥＬ２〜ＳＥＬｍにオフ信号を出力する。
バイナリ電流発生部２−ｉは、イネーブル信号入力ＥＮｉがオンのとき、入力デジタルデータの下位ｋビットに応じてバイナリに線形に増加する電流ＩＤｉを出力する。イネーブル信号入力ＥＮｉがオフのとき、出力電流ＩＤｉは０となる。また、オールオン信号入力ＡＯｉがオンのとき、入力デジタルデータの下位ｋビットが十進表記で２ｋのときに出力する電流とＬＳＢに相当する電流とを加算した電流値ＩＳｉを出力する。さらに、出力電流ＩＤｉは制御信号ＣＮＴｉにより調整可能である。
バイアス電流出力回路３は、制御信号ＣＮＴ０により調整可能な出力電流ＩＤ０を常に出力し、出力電流値はＩＳ０である。電流加算器４は、バイアス電流出力回路３の出力電流ＩＤ０とバイナリ電流発生部２−１〜バイナリ電流発生部２−ｍの出力電流ＩＤ１〜ＩＤｍを加算して、電流ＩＤＡＣを出力する。
入力映像信号レベルがＶＩＮ０、すなわち、入力デジタルデータが十進表記で０のときの動作は以下の通りとなる。入力デジタルデータの上位（ｎ−ｋ）ビットは十進表記で０なので、デコーダ１はＳＥＬ１にオン信号を出力し、ＳＥＬ２〜ＳＥＬｍにオフ信号を出力する。従って、バイナリ電流発生部２−１のイネーブル信号入力ＥＮ１がオンとなり、バイナリ電流発生部２−１は下位ｋビットに応じたバイナリ電流を出力する。しかし、下位ｋビットは十進表記で０なので、バイナリ電流発生部２−１の出力電流ＩＤ１は０である。バイナリ電流発生部２−２〜バイナリ電流発生部２−ｍのイネーブル信号入力ＥＮ２〜ＥＮｍがオフとなるので、動作しない。電流加算器４からはバイアス電流出力回路３の出力電流値ＩＳ０のみが出力され、出力電流ＩＤＡＣ＝ＩＳ０となる。
次に、入力映像信号レベルがＶＩＮｉ（ただし、０≦ｉ＜ｍ）、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉ、下位ｋビットが十進表記で０のときの動作は以下の通りとなる。
入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉなので、デコーダ１はＳＥＬ１〜ＳＥＬ（ｉ＋１）にオン信号を出力し、ＳＥＬ（ｉ＋２）〜ＳＥＬｍにオフ信号を出力する。バイナリ電流発生部２−１〜バイナリ電流発生部２−ｉのイネーブル信号入力ＥＮ１〜ＥＮｉとオールオン信号入力ＡＯ１〜ＡＯｉはともにオンとなる。バイナリ電流発生部２−（ｉ＋１）のイネーブル信号入力ＥＮ（ｉ＋１）がオンでオールオン信号入力ＡＯ（ｉ＋１）がオフとなる。バイナリ電流発生部２−（ｉ＋２）〜バイナリ電流発生部２−ｍのイネーブル信号入力ＥＮ（ｉ＋２）〜ＥＮｍとオールオン信号入力ＡＯ（ｉ＋２）〜ＡＯｍはともにオフとなる。
従って、バイナリ電流発生部２−１〜バイナリ電流発生部２−ｉの出力電流ＩＤ１〜ＩＤｉはＩＳ１〜ＩＳｉとなる。バイナリ電流発生部２−（ｉ＋１）は下位ｋビットに応じたバイナリ電流ＩＤ（ｉ＋１）を出力する。バイナリ電流発生部２−（ｉ＋２）〜バイナリ電流発生部２−ｍは電流を出力しない。しかし、下位ｋビットは十進表記で０なので、バイナリ電流発生部２−（ｉ＋１）の出力電流ＩＤ（ｉ＋１）は０である。このため、電流加算器４ではバイアス電流出力回路３の出力電流値ＩＳ０とバイナリ電流発生部２−１〜バイナリ電流発生部２−ｉの出力電流値ＩＳ１〜ＩＳｉが加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｉ＝ＩＯｉとなる。
次に、入力映像信号レベルがＶＩＮｉ以上、ＶＩＮ（ｉ＋１）未満（ただし、０≦ｉ＜ｍ）、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉのときの動作は以下の通りとなる。
入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉなので、デコーダ１はＳＥＬ１〜ＳＥＬ（ｉ＋１）にオン信号を出力し、ＳＥＬ（ｉ＋２）〜ＳＥＬｍにオフ信号を出力する。バイナリ電流発生部２−１〜バイナリ電流発生部２−ｉのイネーブル信号入力ＥＮ１〜ＥＮｉとオールオン信号入力ＡＯ１〜ＡＯｉはともにオンとなる。バイナリ電流発生部２−（ｉ＋１）のイネーブル信号入力ＥＮ（ｉ＋１）がオンで、オールオン信号入力ＡＯ（ｉ＋１）がオフとなる。バイナリ電流発生部２−（ｉ＋２）〜バイナリ電流発生部２−ｍのイネーブル信号入力ＥＮ（ｉ＋２）〜ＥＮｍとオールオン信号入力ＡＯ（ｉ＋２）〜ＡＯｍはともにオフとなる。
従って、バイナリ電流発生部２−１〜バイナリ電流発生部２−ｉの出力電流ＩＤ１〜ＩＤｉはＩＳ１〜ＩＳｉとなる。バイナリ電流発生部２−（ｉ＋１）は下位ｋビットに応じたバイナリ電流ＩＤ（ｉ＋１）を出力し、バイナリ電流発生部２−（ｉ＋２）〜バイナリ電流発生部２−ｍは電流を出力しない。このため、電流加算器４ではバイアス電流出力回路３の出力電流値ＩＳ０とバイナリ電流発生部２−１〜バイナリ電流発生部２−ｉの出力電流値ＩＳ１〜ＩＳｉとバイナリ電流発生部２−（ｉ＋１）の出力電流ＩＤ（ｉ＋１）が加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｉ＋ＩＤ（ｉ＋１）となる。
次に、入力映像信号レベルがＶＩＮｍ、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記で２ｎ−ｋ、下位ｋビットが十進表記で２ｋのときの動作は以下の通りとなる。
入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記で２ｎ−ｋなので、デコーダ１はＳＥＬ１〜ＳＥＬｍにオン信号を出力する。バイナリ電流発生部２−１〜バイナリ電流発生部２−（ｍ−１）のイネーブル信号入力ＥＮ１〜ＥＮ（ｍ−１）とオールオン信号入力ＡＯ１〜ＡＯ（ｍ−１）はともにオンとなる。バイナリ電流発生部２−ｍのイネーブル信号入力ＥＮｍがオンで、オールオン信号入力ＡＯｍがオフとなる。
従って、バイナリ電流発生部２−１〜バイナリ電流発生部２−（ｍ−１）の出力電流ＩＤ１〜ＩＤ（ｍ−１）はＩＳ１〜ＩＳ（ｍ−１）となり、下位ｋビットが十進表記で２ｋなのでバイナリ電流発生部２−ｍの出力電流ＩＤｍはＩＳｍとなる。このため、電流加算器４ではバイアス電流出力回路３の出力電流値ＩＳ０とバイナリ電流発生部２−１〜バイナリ電流発生部２−ｍの出力電流値ＩＳ１〜ＩＳｍが加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｍ＝ＩＯｍとなる。
この結果、入力映像信号レベルＶＩＮに対して、電流出力型デジタル／アナログ変換回路の出力電流ＩＤＡＣは図２に示すような特性となる。ここで、電流出力型デジタル／アナログ変換回路の映像信号レベルＶＩＮ０〜ＶＩＮｍに対応する出力電流値ＩＯ０〜ＩＯｍを映像信号レベルＶＩＮ０〜ＶＩＮｍの十進値の２．２乗に比例するようにバイナリ電流発生部２−１〜バイナリ電流発生部２−ｍの出力電流値ＩＳ１〜ＩＳｍを設定することにより、電流出力型デジタル／アナログ変換回路はガンマ補正の掛かった出力電流ＩＤＡＣを出力することが可能となる。
以上説明したことからも明らかな通り、本発明の電流出力型デジタル／アナログ変換回路では、入力デジタル信号の上位ビットがインクリメントされるのに伴い、デコーダは選択信号ＳＥＬ１から順次オン信号を出力する。選択信号ＳＥＬ１のオンに伴いバイナリ電流発生部１からはオールオン電流を出力する。このように、選択信号ＳＥＬ１〜ＳＥＬｍが順次オンするのに伴いバイナリ電流発生部１〜ｍから順次オールオン電流を出力する。ここで、各バイナリ電流発生部の出力電流を適切に設定することで、電流出力型デジタル／アナログ変換回路はガンマ補正の掛かった出力電流を出力することが可能となる。また、デコーダは入力デジタル信号の上位ビットだけをデコードするので、下位ビットのデコーダが不要となり、バイナリ電流発生部には入力デジタル信号の下位ビットを直接入力できる。
次に、本発明の実施形態による電流出力型デジタル／アナログ変換回路を発光素子駆動回路に応用した回路例とその動作を、図面を参照して説明する。
図３は、電流出力型デジタル／アナログ変換回路を用いた発光素子駆動回路の構成を示すブロック図である。図４から図９には発光素子駆動回路の特性グラフをそれぞれ示す。図４には入力映像信号レベルに対する参照電圧特性、図５には発光素子１４の駆動電流に対する発光強度特性、図６には光検出素子１５の受光照度に対する出力電流特性、図７には温度ＴＰ１時における入力映像信号レベルに対する出力電流特性、図８には温度ＴＰ２時における入力映像信号レベルに対する出力電流特性、図９は入力映像信号レベルに対する発光強度特性を示す。
図３は、本発明の実施形態の応用例による発光素子駆動回路の全体構成を示すブロック図である。１１−１〜１１−ｎは入力デジタルデータ用入力端子、１２は本発明の実施形態による電流出力型デジタル／アナログ変換回路、１３は駆動電流出力部、１４は発光素子、１５は光強度検出部、１６−１〜１６−（ｍ＋１）は参照電圧、１７−１〜１７−（ｍ＋１）は比較器、１８はサンプルホールド回路である。
図４において、参照電圧は入力映像信号レベルとガンマ特性を有する関係にある。参照電圧ＶＲＥＦ０は映像信号レベルＶＩＮ０の参照電圧１、参照電圧ＶＲＥＦ１は映像信号レベルＶＩＮ１の参照電圧２、・・・、参照電圧ＶＲＥＦ（ｍ−１）は映像信号レベルＶＩＮ（ｍ−１）の参照電圧ｍ、参照電圧ＶＲＥＦｍは映像信号レベルＶＩＮｍの参照電圧ｍ＋１、と言う関係にある。また、図４の曲線はＲ１〜Ｒｍのｍ個の領域に区分される。
各ブロックの動作は以下の通りである。電流出力型デジタル／アナログ変換回路１２は、入力デジタルデータに応じた電流ＩＤＡＣを出力する。この出力電流は、サンプルホールド回路１８からの制御電圧ＣＮＴ０〜ＣＮＴｍにより制御される。駆動電流出力部１３は電流ＩＤＡＣに比例した電流ＩＯＵＴを出力する。発光素子１４は、図５の発光強度特性のように、閾値電流（Ｉ０）以下の駆動電流ではほとんど発光せず、閾値電流以上では駆動電流に比例した強度の光を発光する。また、温度に対して閾値電流、傾き（ΔＰ／ΔＩ）が変動する特性を有する。
光強度検出部１５は、図６のように、受光照度に対して線形に増加する検出電圧ＤＥＴを出力する。比較器１７−１〜１７−（ｍ＋１）は検出電圧ＤＥＴ０と参照電圧１（ＶＲＥＦ０）〜参照電圧ｍ＋１（ＶＲＥＦｍ）を比較し、差分電圧を出力する。サンプルホールド回路１８は、所定のタイミングで比較器１７−１〜１７−（ｍ＋１）が出力する差分電圧をサンプリングする。サンプリング時は出力電圧ＣＮＴ０〜ＣＮＴｍに入力電圧をスルーして出力し、サンプリング時以外はサンプリング時の電圧値を保持して出力する。
温度ＴＰ１における動作は以下の通りとなる。ある時間Ｔ１において、入力映像信号はＶＩＮ０で、電流出力型デジタル／アナログ変換回路１２は出力電流ＩＯ０．１を出力する。駆動電流出力部１３は電流ＩＯ０．１に比例した駆動電流Ｉ０．１を出力し、発光素子１４に供給する。発光素子１４は駆動電流Ｉ０．１に応じた強度Ｐ０の光を発光する。光強度検出部１５はその光強度Ｐ０に応じた検出電圧ＤＥＴ０を出力し、比較器１７−１に供給する。比較器１７−１は検出電圧ＤＥＴ０と参照電圧１（ＶＲＥＦ０）を比較し、差分電圧を出力する。サンプルホールド回路１８は、この差分電圧をサンプリングして制御電圧ＣＮＴ０として電流出力型デジタル／アナログ変換回路１２に出力する。電流出力型デジタル／アナログ変換回路１２はこの制御電圧ＣＮＴ０により出力電流ＩＯ０．１を制御する。
この場合、時間Ｔ１では、電流出力型デジタル／アナログ変換回路１２→駆動電流出力部１３→発光素子１４→光強度検出部１５→検出電圧ＤＥＴ０→比較器１７−１→差分電圧→サンプルホールド回路１８→制御電圧ＣＮＴ０→電流出力型デジタル／アナログ変換回路１２、というＡＰＣループが形成される。このＡＰＣループにより発光素子１４が参照電圧ＶＲＥＦ０で任意に決まる強度Ｐ０の光を発光するようにこのときの制御電圧ＣＮＴ０の値が定まる。
次に、ある時間Ｔ２において、入力信号はＶＩＮ１で、電流出力型デジタル／アナログ変換回路１２は出力電流ＩＯ１．１を出力する。駆動電流出力部１３は駆動電流Ｉ１．１を出力し、発光素子１４に供給する。発光素子１４は駆動電流Ｉ１．１に応じた強度Ｐ１の光を発光する。光強度検出部１５はその光強度Ｐ１に応じた検出電圧ＤＥＴ１を出力し、比較器１７−２に供給する。比較器１７−２は検出電圧ＤＥＴ１と参照電圧２（ＶＲＥＦ１）を比較し、差分電圧を出力する。サンプルホールド回路１８は、この差分電圧をサンプリングして制御電圧ＣＮＴ１として電流出力型デジタル／アナログ変換回路１２に出力する。電流出力型デジタル／アナログ変換回路１２はこの制御電圧により出力電流ＩＯ１．１を制御する。
この場合、時間Ｔ２では、電流出力型デジタル／アナログ変換回路１２→駆動電流出力部１３→発光素子１４→光強度検出部１５→検出電圧ＤＥＴ１→比較器１７−２→差分電圧→サンプルホールド回路１８→制御電圧ＣＮＴ１→電流出力型デジタル／アナログ変換回路１２、というＡＰＣループが形成される。このＡＰＣループにより発光素子１４が参照電圧ＶＲＥＦ１で任意に決まる強度Ｐ１の光を発光するようにこのときの制御電圧値が定まる。
このように、入力信号と、この入力信号に対応づけられた参照電圧とを切り替えてＡＰＣ制御が行われる。参照電圧ＶＲＥＦ０〜ＶＲＥＦｍで任意に決まる強度Ｐ０〜Ｐｍの光を発光素子１４が発光するようにサンプルホールド回路が出力する制御電圧ＣＮＴ０〜ＣＮＴｍが定まる。この結果、入力映像信号レベルに対して、電流出力型デジタル／アナログ変換回路１２の出力電流ＩＤＡＣは図７に示すような特性となる。さらに、参照電圧ＶＲＥＦ０〜ＶＲＥＦｍが入力信号レベルとガンマ特性を有する関係にあるため、図９に示すように発光素子１４の発光強度も入力信号レベルに対してガンマ特性を有する。
次に、温度ＴＰ２における動作は以下の通りとなる。ある時間Ｔ１において、入力信号はＶＩＮ０で、電流出力型デジタル／アナログ変換回路１２は出力電流ＩＯ０．２を出力する。駆動電流出力部１３は電流ＩＯ０．２に比例した駆動電流Ｉ０．２を出力し、発光素子１４に供給する。発光素子１４は駆動電流Ｉ０．２に応じた強度Ｐ０の光を発光する。光強度検出部１５はその光強度Ｐ０に応じた検出電圧ＤＥＴ０を出力し、比較器１７−１に供給する。比較器１７−１は検出電圧ＤＥＴ０と参照電圧１（ＶＲＥＦ０）を比較し、差分電圧を出力する。サンプルホールド回路１８は、この差分電圧をサンプリングして制御電圧ＣＮＴ０として電流出力型デジタル／アナログ変換回路１２に出力する。電流出力型デジタル／アナログ変換回路１２はこの制御電圧ＣＮＴ０により出力電流ＩＯ０．２を制御する。
時間Ｔ１では、電流出力型デジタル／アナログ変換回路１２→駆動電流出力部１３→発光素子１４→光強度検出部１５→検出電圧ＤＥＴ０→比較器１７−１→差分電圧→サンプルホールド回路１８→制御電圧ＣＮＴ０→電流出力型デジタル／アナログ変換回路１２、というＡＰＣループが形成される。このＡＰＣループにより発光素子１４が参照電圧ＶＲＥＦ０で任意に決まる強度Ｐ０の光を発光するようにこのときの制御電圧ＣＮＴ０の値が定まる。
従って、温度がＴＰ１からＴＰ２に変化しても、サンプルホールド回路が出力する制御電圧ＣＮＴ０〜ＣＮＴｍにより、参照電圧ＶＲＥＦ０〜ＶＲＥＦｍで任意に決まる強度Ｐ０〜Ｐｍの光を発光素子１４が発光する。従って入力映像信号レベルに対して、電流出力型デジタル／アナログ変換回路１２の出力電流は図８に示すようなガンマ特性となる。その結果、本発明の回路は、温度が変化しても、ある入力レベルに対して発光素子１４の発光強度は常に一定となるように作用し、同時に、発光素子１４の発光強度は入力信号レベルに対してガンマ特性を有するように作用する。
上記したように本発明によれば、回路規模を縮減し、チップ面積を縮減可能なガンマ補正電流出力型デジタル／アナログ変換回路が得られる。さらにこの電流出力型デジタル／アナログ変換回路を使った発光素子駆動回路が得られる。以下、実施例としてこれらの具体的回路構成例を説明する。
【実施例１】
【０００８】
実施例１として本発明の実施の形態における電流出力型デジタル／アナログ変換回路を構成する具体的な回路実施例を、図面を参照して説明する。図１０は、本発明の第１の実施例による電流出力型デジタル／アナログ変換回路を構成するバイナリ電流発生部の構成を示すブロック図である。
バイナリ電流発生部の構成としては、２１−１〜２１―ｋはバイナリ電流源、２２はキャリー電流源、２３−１〜２３―ｋは入力デジタルデータＤ０〜Ｄ（ｋ−１）のビットスイッチ、２４−１〜２４―ｋはバイナリ電流源用オールオンスイッチ、２５はキャリー電流源用オールオンスイッチ、２６は出力イネーブルスイッチである。
次に、第１の実施例によるバイナリ電流発生部の動作について説明する。各ブロックの動作は以下の通りである。バイナリ電流源２１−１の電流値はＩＳｉ／２ｋ、電流源２１−２の電流値はＩＳｉ／２（ｋ−１）、・・・、電流源２１−（ｋ−１）の電流値はＩＳｉ／２２、電流源２１−ｋの電流値はＩＳｉ／２、と各電流源の電流値はバイナリで増加する特性を有する。キャリー電流源２２の電流値はＬＳＢに相当するＩＳｉ／２ｋである。バイナリ電流源２１−１〜２１―ｋとキャリー電流源２２の各出力電流は、制御信号ＣＮＴｉにより調整可能である。
ビットスイッチ２３−１〜２３―ｋは入力デジタルデータＤ０〜Ｄ（ｋ−１）が０のときにオフし、１のときにオンする。バイナリ電流源用オールオンスイッチ２４−１〜２４―ｋとキャリー電流源用オールオンスイッチ２５はオールオン信号入力ＡＯｉがオフ信号のときにオフし、オン信号のときにオンする。出力イネーブルスイッチ２６はイネーブル信号入力ＥＮｉがオフ信号のときにオフし、オン信号のときにオンする。
従って、本発明の第１の実施例によるバイナリ電流発生部は、イネーブル信号入力ＥＮｉがオンのとき、入力デジタルデータＤ０〜Ｄ（ｋ−１）に応じてバイナリに線形に増加する電流ＩＤｉを出力する。イネーブル信号入力ＥＮｉがオフのとき、出力電流ＩＤｉは０となる。また、オールオン信号入力ＡＯｉがオンのとき、バイナリ電流源２１−１〜２１−ｋとキャリー電流源２２からの全ての電流が流れ、電流値ＩＳｉを出力する。さらに、出力電流ＩＤｉは制御信号ＣＮＴｉにより調整可能である。
従って、本発明の第１の実施例によるバイナリ電流発生部から構成される電流出力型デジタル／アナログ変換回路は、図１に示す本発明の実施形態による電流出力型デジタル／アナログ変換回路と同様な作用を有する。すなわち、入力映像信号レベルＶＩＮに対して、電流出力型デジタル／アナログ変換回路の出力電流ＩＤＡＣは図２に示すような特性となる。ここで、電流出力型デジタル／アナログ変換回路の映像信号レベルＶＩＮ０〜ＶＩＮｍに対応する出力電流値ＩＯ０〜ＩＯｍを映像信号レベルＶＩＮ０〜ＶＩＮｍの十進値の２．２乗に比例するようにバイナリ電流発生部２−１〜バイナリ電流発生部２−ｍの出力電流値ＩＳ１〜ＩＳｍを設定する。この設定により、電流出力型デジタル／アナログ変換回路はガンマ補正の掛かった出力電流ＩＤＡＣを出力することが可能となる。さらに、本発明の第１の実施例による電流出力型デジタル／アナログ変換回路を発光素子駆動回路は、温度が変化しても、ある入力レベルに対して発光素子の発光強度は常に一定となるように作用する。同時に、発光素子の発光強度は入力信号レベルに対してガンマ特性を有するように作用する。
【実施例２】
【０００９】
実施例２としてバイナリ電流発生部の第２の回路ブロック構成を、図面を参照して説明する。図１１は、本発明の第２のバイナリ電流発生部の構成を示すブロック図である。表２には、オールオン信号入力と入力デジタルデータとデコーダ出力の関係を示す。第２のバイナリ電流発生部の構成としては、３１−１〜３１―ｋはバイナリ電流源、３２はキャリー電流源、３３−１〜３３―ｋはデコーダ、３４−１〜３４―ｋはビットスイッチ、３５はキャリー電流源用オールオンスイッチ、３６は出力イネーブルスイッチである。
【表２】
2008056798.tif 000004
次に、本発明の第２の実施例によるバイナリ電流発生部の動作について説明する。各ブロックの動作は以下の通りである。デコーダ３３−１〜３３―ｋは、表２のように、オールオン信号入力ＡＯｉがオフ信号かつ入力デジタルデータＤｉが０のときオフ信号を出力し、その他の入力条件ではオン信号を出力する。ビットスイッチ３４−１〜３４―ｋはデコーダ３３−１〜３３―ｋの出力がオフ信号のときにオフし、オン信号のときにオンする。バイナリ電流源３１−１〜３１−ｋ、キャリー電流源３２、ビットスイッチ３４−１〜３４―ｋ、キャリー電流源用オールオンスイッチ３５、出力イネーブルスイッチ３６の動作は第１の実施例と同様である。
従って、本発明の第２の実施例によるバイナリ電流発生部は、第１の実施の例によるバイナリ電流発生部と同様な作用を有する。
【実施例３】
【００１０】
実施例３としてバイナリ電流発生部の第３の回路ブロック構成を、図面を参照して説明する。図１２は、本発明の第３の実施例によるバイナリ電流発生部の構成を示すブロック図である。表３には、イネーブル信号入力とオールオン信号入力と入力デジタルデータとデコーダ出力との関係を示す。第３のバイナリ電流発生部の構成としては、４１−１〜４１―ｋはバイナリ電流源、４２はキャリー電流源、４３−１〜４３―ｋはデコーダ、４４−１〜４４―ｋはビットスイッチ、４５はキャリー電流源用オールオンスイッチである。
【表３】
2008056798.tif 000005
次に、本発明の第３の実施例によるバイナリ電流発生部の動作について説明する。各ブロックの動作は以下の通りである。デコーダ４３−１〜４３―ｋは、表３のように、イネーブル信号入力ＥＮｉがオフ信号かつオールオン信号入力ＡＯｉがオフ信号のときオフ信号を出力する。イネーブル信号入力ＥＮｉがオン信号かつオールオン信号入力ＡＯｉがオフ信号かつ入力デジタルデータＤｉが０のときオフ信号を出力する。
イネーブル信号入力ＥＮｉがオン信号かつオールオン信号入力ＡＯｉがオフ信号かつ入力デジタルデータＤｉが１のときオン信号を出力する。イネーブル信号入力ＥＮｉがオン信号かつオールオン信号入力ＡＯｉがオン信号ときオン信号を出力する。バイナリ電流源４１−１〜４１−ｋ、キャリー電流源４２、ビットスイッチ４４−１〜４４―ｋ、キャリー電流源用オールオンスイッチ４５の動作は第１の実施例と同様である。
従って、本発明の第３の実施例による第３のバイナリ電流発生部は、第１の実施の例によるバイナリ電流発生部と同様な作用を有する。
【実施例４】
【００１１】
実施例４として第２の電流出力型デジタル／アナログ変換回路を、図面を参照して説明する。図１３は、第２の電流出力型デジタル／アナログ変換回路の構成を示すブロック図である。図１４は、図１３のバイナリ電流発生部の構成を示すブロック図である。表４には入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）とオールオンスイッチ動作の関係、表５には入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）と出力イネーブルスイッチ動作の関係を示す。
第２の電流出力型デジタル／アナログ変換回路の構成としては、５２−１〜５２−ｍはバイナリ電流発生部１〜バイナリ電流発生部ｍ、５３はバイアス電流出力回路、５４は電流加算器である。バイナリ電流発生部５２−１〜５２−ｍの構成としては、５５−１〜５５―ｋはバイナリ電流源、５６はキャリー電流源、５７−１〜５７―ｋはビットスイッチ、５８−１〜５８―ｋと５９はオールオンスイッチ、６０は出力イネーブルスイッチである。
次に、表４、５を参照しての本発明の第４の実施例によるバイナリ電流発生部の動作について説明する。表４には入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）とオールオンスイッチ動作の関係、表５には入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）と出力イネーブルスイッチ動作の関係を示す。各ブロックの動作は以下の通りである。
【表４】
2008056798.tif 000006
【表５】
2008056798.tif 000007
オールオンスイッチ５８−１〜５８―ｋ、５９は、入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）が各バイナリ電流発生部に対して割り当てた所定のビットパターンのときにオンとなる。具体的には、バイナリ電流発生部５２−ｉを構成するオールオンスイッチＡＯＳＷｉは、データＤｋ〜Ｄ（ｎ−１）が十進表記でｉ−１以下のときはオフ、十進表記でｉ以上のときはオンになる。
出力イネーブルスイッチ６０は、入力デジタルデータの上位（ｎ−ｋ）ビットＤｋ〜Ｄ（ｎ−１）が各バイナリ電流発生部に対して割り当てた所定のビットパターンのときにオンとなる。具体的には、バイナリ電流発生部５２−ｉを構成する出力イネーブルスイッチＥＮＳＷｉは、Ｄｋ〜Ｄ（ｎ−１）が十進表記でｉ−２以下のときはオフ、十進表記でｉ−１以上のときはオンになる。バイナリ電流源５５−１〜５５−ｋ、キャリー電流源５６、ビットスイッチ５７−１〜５７―ｋの動作は第１の実施例と同様である。
次に、本発明の第４の実施例による電流出力型デジタル／アナログ変換回路の動作について説明する。
入力映像信号レベルがＶＩＮ０、すなわち、入力デジタルデータが十進表記で０のときの動作は以下の通りとなる。入力デジタルデータの上位（ｎ−ｋ）ビットは十進表記で０なので、バイナリ電流発生部５２−１の出力イネーブルスイッチＥＮＳＷ１がオンとなり、バイナリ電流発生部５２−２〜バイナリ電流発生部５２−ｍの出力イネーブルスイッチＥＮＳＷ２〜ＥＮＳＷｍがオフとなる。このため、バイナリ電流発生部５２−１だけが下位ｋビットに応じたバイナリ電流を出力する。しかし、下位ｋビットは十進表記で０なので、バイナリ電流発生部５２−１の出力電流ＩＤ１は０である。このため、電流加算器５４からはバイアス電流出力回路５３の出力電流値ＩＳ０のみが出力され、出力電流ＩＤＡＣ＝ＩＳ０となる。
次に、入力映像信号レベルがＶＩＮｉ（ただし、０≦ｉ＜ｍ）、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉ、下位ｋビットが十進表記で０のときの動作は以下の通りとなる。入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉなので、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力イネーブルスイッチＥＮＳＷ１〜ＥＮＳＷｉとオールオンスイッチＡＯＳＷ１〜ＡＯＳＷｉともにオンする。バイナリ電流発生部５２−（ｉ＋１）は出力イネーブルスイッチＥＮＳＷ（ｉ＋１）がオンでオールオンスイッチＡＯＳＷ（ｉ＋１）がオフする。バイナリ電流発生部５２−（ｉ＋２）〜バイナリ電流発生部５２−ｍは出力イネーブルスイッチＥＮＳＷ（ｉ＋２）〜ＥＮＳＷｍとオールオンスイッチＡＯＳＷ（ｉ＋２）〜ＡＯＳＷｍともにオフとなる。
従って、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力電流ＩＤ１〜ＩＤｉはＩＳ１〜ＩＳｉとなる。バイナリ電流発生部５２−（ｉ＋１）は下位ｋビットに応じたバイナリ電流ＩＤ（ｉ＋１）を出力する。バイナリ電流発生部５２−（ｉ＋２）〜バイナリ電流発生部５２−ｍは電流を出力しない。しかし、下位ｋビットは十進表記で０なので、バイナリ電流発生部５２−（ｉ＋１）の出力電流ＩＤ（ｉ＋１）は０である。このため、電流加算器５４ではバイアス電流出力回路５３の出力電流値ＩＳ０とバイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力電流値ＩＳ１〜ＩＳｉが加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｉ＝ＩＯｉとなる。
次に、入力映像信号レベルがＶＩＮｉ以上ＶＩＮ（ｉ＋１）未満（ただし、０≦ｉ＜ｍ）、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉのときの動作は以下の通りとなる。入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記でｉなので、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力イネーブルスイッチＥＮＳＷ１〜ＥＮＳＷｉとオールオンスイッチＡＯＳＷ１〜ＡＯＳＷｉともにオンとなる。バイナリ電流発生部５２−（ｉ＋１）は出力イネーブルスイッチＥＮＳＷ（ｉ＋１）がオンでオールオンスイッチＡＯＳＷ（ｉ＋１）がオフとなる。バイナリ電流発生部５２−（ｉ＋２）〜バイナリ電流発生部５２−ｍは出力イネーブルスイッチＥＮＳＷ（ｉ＋２）〜ＥＮＳＷｍとオールオンスイッチＡＯＳＷ（ｉ＋２）〜ＡＯＳＷｍともにオフとなる。
従って、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力電流ＩＤ１〜ＩＤｉはＩＳ１〜ＩＳｉとなる。バイナリ電流発生部５２−（ｉ＋１）は下位ｋビットに応じたバイナリ電流ＩＤ（ｉ＋１）を出力する。バイナリ電流発生部５２−（ｉ＋２）〜バイナリ電流発生部５２−ｍは電流を出力しない。このため、電流加算器５４ではバイアス電流出力回路５３の出力電流値ＩＳ０とバイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｉの出力電流値ＩＳ１〜ＩＳｉとバイナリ電流発生部５２−（ｉ＋１）の出力電流ＩＤ（ｉ＋１）が加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｉ＋ＩＤ（ｉ＋１）となる。
次に、入力映像信号レベルがＶＩＮｍ、すなわち、入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記で２ｎ−ｋ、下位ｋビットが十進表記で２ｋのときの動作は以下の通りとなる。入力デジタルデータの上位（ｎ−ｋ）ビットが十進表記で２ｎ−ｋなので、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−（ｍ−１）は出力イネーブルスイッチＥＮＳＷ１〜ＥＮＳＷ（ｍ−１）とオールオンスイッチＡＯＳＷ１〜ＡＯＳＷ（ｍ−１）ともにオンとなる。バイナリ電流発生部５２−ｍは出力イネーブルスイッチＥＮＳＷｍがオンでオールオンスイッチＡＯＳＷｍがオフとなる。
従って、バイナリ電流発生部５２−１〜バイナリ電流発生部５２−（ｍ−１）の出力電流ＩＤ１〜ＩＤ（ｍ−１）はＩＳ１〜ＩＳ（ｍ−１）となる。下位ｋビットが十進表記で２ｋなのでバイナリ電流発生部５２−ｍの出力電流ＩＤｍはＩＳｍとなる。このため、電流加算器５４ではバイアス電流出力回路５３の出力電流値ＩＳ０とバイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｍの出力電流値ＩＳ１〜ＩＳｍが加算され、出力電流ＩＤＡＣ＝ＩＳ０＋ＩＳ１＋・・・＋ＩＳｍ＝ＩＯｍとなる。
従って、本発明の第４の実施例によるバイナリ電流発生部から構成される電流出力型デジタル／アナログ変換回路は、図１に示す本発明の実施形態による電流出力型デジタル／アナログ変換回路と同様な作用を有する。
すなわち、入力映像信号レベルＶＩＮに対して、電流出力型デジタル／アナログ変換回路の出力電流ＩＤＡＣは図２に示すような特性となる。ここで、電流出力型デジタル／アナログ変換回路の映像信号レベルＶＩＮ０〜ＶＩＮｍに対応する出力電流値ＩＯ０〜ＩＯｍを映像信号レベルＶＩＮ０〜ＶＩＮｍの十進値の２．２乗に比例するようにバイナリ電流発生部５２−１〜バイナリ電流発生部５２−ｍの出力電流値ＩＳ１〜ＩＳｍを設定することにより、電流出力型デジタル／アナログ変換回路はガンマ補正の掛かった出力電流ＩＤＡＣを出力することが可能となる。
さらに、本発明の第４の実施例による電流出力型デジタル／アナログ変換回路を発光素子駆動回路は、温度が変化しても、ある入力レベルに対して発光素子の発光強度は常に一定となるように作用し、同時に、発光素子の発光強度は入力信号レベルに対してガンマ特性を有するように作用する。
【実施例５】
【００１２】
実施例５として、第２の電流出力型デジタル／アナログ変換回路の具体的な回路構成例を、図面を参照して説明する。図１５は、実施例５による電流出力型デジタル／アナログ変換回路において、入力デジタルデータＤ０〜Ｄ７の８ビットとし、入力デジタルデータの下位ビットがＤ０〜Ｄ５の６ビット、上位ビットがＤ６，Ｄ７の２ビットとした場合の具体的な構成を示すブロック図である。
電流出力型デジタル／アナログ変換回路の構成としては、６２−１〜６２−４はバイナリ電流発生部１〜バイナリ電流発生部、６３はバイアス電流出力回路、６５はバイナリ電流源、６６はキャリー電流源、６７はビットスイッチ、６８、６９はオールオンスイッチ、７０は出力イネーブルスイッチ、７１はバイアス電流源である。なお、動作については、本発明の第４の実施例による電流出力型デジタル／アナログ変換回路の動作において、ｎビット＝８ビット、ｋビット＝６ビット、ｍ＝４、のときの動作となる。これらの動作については、第４の実施例の説明と同様であることから、その説明は省略する。
なお、本発明の説明では、電流出力型デジタル／アナログ変換回路を電流駆動型発光素子の駆動回路に応用した場合について述べた。しかし、電流出力型デジタル／アナログ変換回路の電流出力を電圧に変換して電圧駆動型の表示素子の駆動回路に用いても良いことは言うまでもない。また、出力電流値ＩＯ０〜ＩＯｍを映像信号レベルＶＩＮ０〜ＶＩＮｍの十進値の２．２乗に比例するガンマ特性としたが、他の任意の入出力特性としても良いことは言うまでもない。また、本発明の第１の実施例と第２の実施例と第４の実施例と第５の実施例における出力イネーブルスイッチについては、キャリー電流源用オールオンスイッチと出力の間にある構成とした。しかし、全てのビットスイッチとキャリー電流源用オールオンスイッチの間にある構成としても良いことは言うまでもない。
本発明の電流出力型デジタル／アナログ変換回路は、入力デジタルデータの上位ビットをデコードするデコーダと、複数のバイナリ電流発生部と、電流加算器から構成される。バイナリ電流発生部は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流を出力する手段と、所定のオールオン電流を出力する手段を備える。バイナリ電流発生部はデコーダが出力するデコード信号によりバイナリ電流発生部のバイナリ電流を出力する手段とオールオン電流を出力する手段のいずれかを選択する。電流加算器は複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する。
本発明の構成によれば、少ない制御信号で、回路規模を縮減し、チップ面積を縮減可能な電流出力型デジタル／アナログ変換回路が得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【００１３】
本発明の電流出力型デジタル／アナログ変換回路は、プロジェクタやＬＣＤなどのような映像表示装置に適用できる。
この出願は、２００６年１１月７日に出願された日本出願特願第２００６−３０１１９１号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【図１】
2008056798.tif 000008
【図２】
2008056798.tif 000009
【図３】
2008056798.tif 000010
【図４】
2008056798.tif 000011
【図５】
2008056798.tif 000012
【図６】
2008056798.tif 000013
【図７】
2008056798.tif 000014
【図８】
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【図９】
2008056798.tif 000016
【図１０】
2008056798.tif 000017
【図１１】
2008056798.tif 000018
【図１２】
2008056798.tif 000019
【図１３】
2008056798.tif 000020
【図１４】
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【図１５】
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【図１６】
2008056798.tif 000023
【図１７】
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【図１８】
2008056798.tif 000025
【図１９】
2008056798.tif 000026
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成20年3月4日(2008.3.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デコーダと、複数のバイナリ電流発生部とから構成される電流出力型デジタル／アナログ変換回路において、
前記デコーダは入力デジタルデータの上位ビットをデコードした複数のデコード信号を出力し、前記バイナリ電流発生部は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流を出力する手段と、所定のオールオン電流を出力する手段とを備え、
前記デコーダが出力するデコード信号により前記バイナリ電流発生部のバイナリ電流を出力する手段とオールオン電流を出力する手段のいずれかを選択し、前記複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する手段を有することを特徴とする電流出力型デジタル／アナログ変換回路。
【請求項２】
前記バイナリ電流発生部はイネーブル信号入力とオールオン信号入力を備え、
前記イネーブル信号入力がアクティブのときはバイナリ電流を出力し、前記オールオン信号入力がアクティブのときは入力デジタルデータの下位ビットがオール１のときの電流と所定のキャリー電流との合計に等しいオールオン電流を出力する手段を有することを特徴とする請求項１記載の電流出力型デジタル／アナログ変換回路。
【請求項３】
前記デコーダが出力するデコード信号は、前記バイナリ電流発生部のイネーブル信号入力とオールオン信号入力とに入力されて、
前記デコーダは、前記入力デジタル信号の上位ビットが十進表記で２ｉ以上、２ｉ＋１未満のとき２ｉ−１個のバイナリ電流発生部のオールオン信号入力をアクティブとし、かつ、１個のバイナリ電流発生部のイネーブル信号入力をアクティブとするようにデコード信号を出力する手段を有することを特徴とする請求項２記載の電流出力型デジタル／アナログ変換回路。
【請求項４】
バイアス電流を出力するバイアス電流出力回路を備え、
前記バイアス電流と前記２ｉ−１個のバイナリ電流発生部が出力するオールオン電流と、前記１個のバイナリ電流発生部が出力するバイナリ電流を加算して出力する手段を有することを特徴とする請求項３記載の電流出力型デジタル／アナログ変換回路。
【請求項５】
前記バイナリ電流発生部と前記バイアス電流出力回路は、制御信号を入力し、前記制御信号により前記バイナリ電流発生部が出力する前記バイナリ電流と前記キャリー電流と前記バイアス電流出力回路が出力する前記バイアス電流が調整可能であることを特徴とする請求項４記載の電流出力型デジタル／アナログ変換回路。
【請求項６】
前記デコーダは、入力デジタルデータの上位（ｎ−ｋ）ビットをデコードした２（ｎ−ｋ）本のデコード信号を出力し、
２（ｎ−ｋ）個のバイナリ電流発生部を備え、
第１番のデコード信号は第１番のバイナリ電流発生部のイネーブル信号入力に入力されて、
第ｉ番（２≦ｉ≦２（ｎ−ｋ））のデコード信号は第ｉ番のバイナリ電流発生部のイネーブル信号入力と第（ｉ−１）番のバイナリ電流発生部のオールオン信号入力に入力されて、
前記デコーダは、入力デジタルデータの上位（ｎ−ｋ）ビットの増加にともない、第１番のデコード信号から順次デコード信号をオンする手段を有することを特徴とする請求項５記載の電流出力型デジタル／アナログ変換回路。
【請求項７】
前記電流出力型デジタル／アナログ変換回路が出力するキャリー電流は入力デジタルデータの下位ビットによりバイナリで線形に増加するバイナリ電流の１ＬＳＢに相当する電流値であることを特徴とする請求項６記載の電流出力型デジタル／アナログ変換回路。
【請求項８】
前記バイナリ電流発生部は、キャリー電流を出力するキャリー電流源と、このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットにより前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流をオン・オフするオールオンスイッチ手段と、
イネーブル信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項９】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットとオールオン信号入力をデコードしデコード信号を出力するｋ個のデコーダと、
前記デコード信号により前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流をオン・オフするオールオンスイッチ手段と、
イネーブル信号入力により前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１０】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットとオールオン信号入力とイネーブル信号入力をデコードしデコード信号を出力するｋ個のデコーダと、
前記デコード信号により前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
オールオン信号入力により前記キャリー電流源の出力電流をオン・オフするオールオンスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１１】
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
入力デジタルデータの下位ｋビットの各ビットにより前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
入力デジタルデータの上位（ｎ−ｋ）ビットが所定のビットパターンのときに前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流をオン・オフするオールオンスイッチ手段と、
入力デジタルデータの上位（ｎ−ｋ）ビットが所定のビットパターンのときに前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備えることを特徴とする請求項７記載の電流出力型デジタル／アナログ変換回路。
【請求項１２】
前記バイナリ電流発生部は、入力デジタルデータの下位ｋビットの最下位ビットから順に最上位ビットまでが、最小の電流を出力するバイナリ電流源の出力電流用のビットスイッチ手段から順に最大の電流を出力するバイナリ電流源の出力電流用のビットスイッチ手段までを制御するためにそれぞれ割り当てられていることを特徴とする請求項８〜請求項１１のいずれかに記載の電流出力型デジタル／アナログ変換回路。
【請求項１３】
入力デジタルデータの下位ビットがオール１のとき、入力デジタルデータの上位ビットを１ずつインクリメントさせたときの出力電流が、入力デジタルデータの十進値の２．２乗に比例する関係にあることを特徴とする請求項１〜請求項１２のいずれかに記載の電流出力型デジタル／アナログ変換回路。
【請求項１４】
請求項１〜請求項７のいずれかに記載の電流出力型デジタル／アナログ変換回路と、
発光素子と、
前記電流出力型デジタル／アナログ変換回路の出力電流を増幅した電流を出力し前記発光素子の出力光強度を変調駆動する駆動電流出力部と、
前記発光素子が出力する光強度を検出し、検出信号を出力する出力光強度検出部と、
参照信号と、
前記検出信号と前記参照信号を比較し、前記電流出力型デジタル／アナログ変換回路の前記複数のバイナリ電流発生部と前記バイアス電流出力回路の制御信号を制御して前記発光素子の出力光強度を調整する制御部と
から構成され、入力デジタルデータの上位ビットで区分けされた特性が異なる複数の領域からなる入出力特性を有する発光素子駆動回路であって、
前記参照信号は、前記発光素子の最小の光強度に対応する第１の参照信号と、前記各領域を代表するある光強度に対応する複数の第２の参照信号と、から構成され、
前記制御部は、最小の入力信号に対する前記検出信号を前記第１の参照信号と比較し、前記バイアス電流出力回路の制御信号を制御して前記発光素子の最小の出力光強度を調整する制御手段と、前記全ての領域に対して、各領域を代表するある入力デジタルデータに対する前記検出信号を前記第２の参照信号の一つと比較し、前記複数のバイナリ電流発生部の制御信号を制御して前記全ての領域における出力光強度変化量を調整する制御手段とを備えたことを特徴とする発光素子駆動回路。
【請求項１５】
請求項１４に記載の発光素子駆動回路を搭載したことを特徴とする映像表示装置。
【請求項１６】
デコーダと、複数のバイナリ電流発生部とから構成される電流出力型デジタル／アナログ変換回路において、
前記デコーダは入力デジタルデータの上位ビットをデコードした複数のデコード信号を出力し、
前記バイナリ電流発生部は、
キャリー電流を出力するキャリー電流源と、
このキャリー電流からキャリー電流の２（ｋ−１）倍の電流まで２のべき乗で増加するｋ個の電流をそれぞれ出力するｋ個のバイナリ電流源と、
前記ｋ個の各バイナリ電流源の出力電流をオン・オフするビットスイッチ手段と、
前記キャリー電流源の出力電流をオン・オフするオールオンスイッチ手段と、
前記キャリー電流源の出力電流と前記ｋ個の各バイナリ電流源の出力電流を加算した電流をオン・オフする出力イネーブルスイッチ手段と、を備え、
前記複数のバイナリ電流発生部が出力するバイナリ電流とオールオン電流を加算して出力する手段を有することを特徴とする電流出力型デジタル／アナログ変換回路。
【国際調査報告】
2008056798.tif 000031
2008056798.tif 000032