【手続補正書】
【提出日】平成17年2月16日(2005.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイ、デコーダを含み、データ書き換え時に高電圧を使用する不揮発性メモリ手段と、
電源電圧を昇圧して前記高電圧を発生し、前記不揮発性メモリ手段に供給する高電圧発生手段と、
前記不揮発性メモリ手段に供給される高電圧に応じた電圧を所定の電圧と比較する電圧判定手段とを、備えることを特徴とする半導体装置。
【請求項２】
内部回路で用いる高電圧を発生して供給するための高電圧発生回路を有する半導体装置であって、
該高電圧発生回路で発生された高電圧に応じた電圧と所定の電圧とを比較した結果に応じて異常の有無を判定する電圧判定手段を備えることを特徴とする半導体装置。
【請求項３】
前記電圧判定手段は、前記高電圧を分圧する分圧手段と、該分圧された電圧と前記所定の電圧とを比較する比較手段とを、備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電圧判定手段は、前記内部回路を動作させない状態で前記高電圧に応じた電圧を前記所定の電圧と比較する第１の比較状態と、前記内部回路を動作させた状態で前記高電圧に応じた電圧を前記所定の電圧と比較する第２の比較状態とを有し、第１の比較状態での比較結果と第２の比較状態での比較結果とにより異常の有無を判定することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記所定の電圧は外部から入力された電圧であり、前記比較手段の出力に応じた信号を外部へ出力する出力端子を有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記分圧手段及び前記比較手段は、所定のタイミングでのみ動作することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記内部回路はメモリセルアレイ、デコーダを含み、データ書き換え時に前記高電圧を使用する不揮発性メモリ手段であることを特徴とする請求項２乃至請求項６に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧発生回路を有する半導体装置、特に高電圧発生回路及び発生された高電圧が供給されるＥＥＰＲＯＭなど不揮発性メモリを有する半導体装置に関する。
【０００２】
【従来の技術】
電気的プログラム可能なＥＥＰＲＯＭなどの不揮発性メモリでは、データ書き換え時の電圧として、それが作り込まれる半導体装置の電源電圧（例えば、３Ｖ）より高い電圧（例えば、１６Ｖ）を必要とする。通常、この高電圧は、その半導体装置に設けられる高電圧発生回路により、電源電圧を昇圧して得ている。
【０００３】
従来、この高電圧発生回路からの高電圧は、その電圧値を単独で検査することはなく、不揮発性メモリのメモリセルが指令通りに書き込み及び消去できるかどうかの検査で代用されていた。このため、その検査結果が良或いは不良として得られても、不良である場合に、それが高電圧発生回路の異常によるものか、メモリセルの異常によるものかは、判定できていない。
【０００４】
また、不揮発性メモリの検査では、一般的に、所定範囲のメモリセル群を単位として順次検査が行われるが、その際、当該メモリセル群を一律に全て消去‘１’或いは書き込み‘０’（１ワード１６ビットの場合に、０（Ｈ）或いはＦ（Ｈ）、に相当する）を行って、その消去・書き込みの結果を判定することが多い。また、メモリセル群の検査を、一律に行うのでなく、組み合わせに応じて時間は長く掛かるがランダムに行うこともあった。
【０００５】
【発明が解決しようとする課題】
しかし、所定のメモリセル群を一律に消去或いは書き込みする場合には、このメモリセル群内のメモリセルや、デコーダなどの周辺回路の対応する箇所においても印加される電圧が同時に変化することになる。従って、メモリセル間や対応する箇所間で、例えばリーク箇所等が存在したとしても、この検査においてはそれを検知することができないという問題がある。
【０００６】
また、所定のメモリセル群をランダムに消去或いは書き込みする場合には、メモリセル間や対応する箇所間に存在するリーク箇所で、実際にリークが発生するが、そのリークの程度によっては、結果として指令通りに消去或いは書き込みが行われることがある。しかし、このような場合には、例え指令通りに消去或いは書き込みが行われたとしても、メモリセルのスレッショルド値Ｖｔｈが予定されている値（例えば、０Ｖ→５Ｖ）に変化していない場合も多く、市場へ出荷後の故障発生の原因ともなっていた。
【０００７】
そこで、本発明は、高電圧発生回路側の異常か不揮発性メモリ側の異常かを判別するとともに、不揮発性メモリ内部のリークなどの不具合な状態を検出することを可能にした、半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の半導体装置は、メモリセルアレイ、デコーダを含み、データ書き換え時に高電圧を使用する不揮発性メモリ手段と、電源電圧を昇圧して前記高電圧を発生し、前記不揮発性メモリ手段に供給する高電圧発生手段と、前記不揮発性メモリ手段に供給される高電圧に応じた電圧を所定の電圧と比較する電圧判定手段とを、備えることを特徴とする。
【０００９】
本発明によれば、不揮発性メモリ手段に供給される高電圧の電圧値を判定するから、半導体装置の検査時に、高電圧発生手段側と不揮発性メモリ手段側とを切り分けて検査することにより、発生した異常が、高電圧発生手段側の異常であるか或いは不揮発性メモリ手段側の異常であるかを区別して判定することができる。
【００１０】
また、所定のメモリセル群をランダムに書き換えしながら、不揮発性メモリ手段に供給される高電圧の電圧値を判定することにより、書き換え結果に関わりなく、不揮発性メモリ手段側のリークの発生を検出することができる。
【００１１】
また、発生された高電圧を外部に出力する必要がないので、そのための外部端子は不要であり、また高電圧発生手段の能力を本来の必要な分以上に上げる必要がない。
また、請求項２の半導体装置は、内部回路で用いる高電圧を発生して供給するための高電圧発生回路を有する半導体装置であって、該高電圧発生回路で発生された高電圧に応じた電圧と所定の電圧とを比較した結果に応じて異常の有無を判定する電圧判定手段を備えることを特徴とする。請求項３の半導体装置は、請求項２に記載の半導体装置の前記電圧判定手段は、前記高電圧を分圧する分圧手段と、該分圧された電圧と前記所定の電圧とを比較する比較手段とを、備えることを特徴とする。請求項４の半導体装置は、請求項２に記載の半導体装置の前記電圧判定手段は、前記内部回路を動作させない状態で前記高電圧に応じた電圧を前記所定の電圧と比較する第１の比較状態と、前記内部回路を動作させた状態で前記高電圧に応じた電圧を前記所定の電圧と比較する第２の比較状態とを有し、第１の比較状態での比較結果と第２の比較状態での比較結果とにより異常の有無を判定することを特徴とする。請求項５の半導体装置は、請求項２に記載の半導体装置の前記所定の電圧は外部から入力された電圧であり、前記比較手段の出力に応じた信号を外部へ出力する出力端子を有することを特徴とする。請求項６の半導体装置は、請求項２に記載の半導体装置の前記分圧手段及び前記比較手段は、所定のタイミングでのみ動作することを特徴とする。請求項７の半導体装置は、請求項２乃至請求項６に記載の半導体装置の前記内部回路はメモリセルアレイ、デコーダを含み、データ書き換え時に前記高電圧を使用する不揮発性メモリ手段であることを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明の高電圧発生回路を有する半導体装置の実施の形態について説明する。
【００１３】
図１は、本発明の第１の実施の形態に係る半導体装置１００の全体構成図であり、また、図２及び図３は、その動作フローを示す図である。
【００１４】
図１において、半導体装置１００の外部端子Ｔ１から電源電圧Ｖｃｃ（例えば３Ｖ）が供給される。高電圧発生回路２０は、チャージポンプ回路等の昇圧回路を備えており、供給される電源電圧Ｖｃｃを昇圧して所定の高電圧Ｖｐｐ（例えば１６Ｖ）を発生する。
【００１５】
不揮発性メモリ１０は、ＥＥＰＲＯＭやフラッシュメモリ等であり、電源電圧Ｖｃｃと高電圧Ｖｐｐが供給されるとともに、検査信号を含む各種の制御信号ＣＯＮＴが供給される。不揮発性メモリ１０には、メモリセルをｍ行ｎ列に並べたメモリセルアレイ１１、行を選択するローデコーダ１２、列を選択するカラムデコーダ１３、データを検出するセンスアンプ１４、データを入出力する入出力回路１５、これらを制御するための制御回路１６等を含んでいる。
【００１６】
このメモリセルアレイ１１の消去、書き込み、読み出しの制御は、ローデコーダ１２とカラムデコーダ１３で指定される所定のメモリセル群毎に行われる。その消去や書き込み、即ち書き換え時に、高電圧Ｖｐｐがメモリセルアレイ１１やローデコーダ１２、カラムデコーダ１３等に印加されることになる。
【００１７】
本発明では、高電圧発生回路２０で発生され、不揮発性メモリ１０に供給される高電圧Ｖｐｐを、検査（或いは監視）してその電圧値を判定するための電圧判定手段を設けている。
【００１８】
この電圧判定手段は、高電圧Ｖｐｐとグランド間に、抵抗値Ｒ１と抵抗値Ｒ２に分圧する抵抗分圧器３０と、動作しないときに抵抗分圧器３０により消費電流が生じるのを防止するためのＰ型ＭＯＳトランジスタＱ１が設けられる。これにより、以降の回路を通常の電源電圧Ｖｃｃで動作させることができる。この抵抗分圧器３０から取り出された分圧電圧Ｖｐが比較器ＯＰ１の一方入力（＋）に入力される。また、外部端子Ｔ２に供給される基準電圧ＶｒｅｆがＰ型ＭＯＳトランジスタＱ２を介して、比較器ＯＰ１の他方入力（−）に入力される。トランジスタＱ１、Ｑ２のゲートにそれぞれ反転回路ＮＯＴ１、ＮＯＴ２を介して検査信号Ｔｅｓｔが印加される。なお、反転回路ＮＯＴ１はレベルシフト回路を兼ねている。また、トランジスタＱ１、Ｑ２はアナログスイッチでも構わない。さらに、検査信号Ｔｅｓｔにより比較器ＯＰ１の動作を制御するようにしても良い。
【００１９】
検査信号ＴｅｓｔがＨレベルになると、トランジスタＱ１、Ｑ２がオンし、比較器ＯＰ１には分圧電圧Ｖｐと基準電圧Ｖｒｅｆとが入力される。分圧電圧Ｖｐは、Ｖｐｐ×Ｒ２／（Ｒ１＋Ｒ２）だから抵抗値Ｒ１を３ＭΩ、抵抗値Ｒ２を１ＭΩとすると、高電圧Ｖｐｐが１６Ｖ以上であることを検査するためには、基準電圧Ｖｒｅｆを４Ｖにすればよい。勿論、高電圧発生回路２０からの高電圧Ｖｐｐは、不揮発性メモリ１０の駆動により若干低下するから、その低下分を余裕分として見込んで設定される。これにより、比較器ＯＰ１の判定出力は、高電圧Ｖｐｐが１６Ｖ以上の時にＨレベルになり、１６Ｖ未満の時にはＬレベルになる。
【００２０】
次に、このように構成された図１の半導体装置の検査動作を、図２及び図３のフロー図をも参照して説明する。
【００２１】
まず、図２で、テストを開始（スタート）すると、ステップＳ１０１で、検査信号ＴｅｓｔをＨレベルにし、Ｑ１、Ｑ２をオンする。この段階では、高電圧発生回路２０の検査のみを目的としており、不揮発性メモリ１０は駆動されていない。
【００２２】
ステップＳ１０２で、分圧電圧Ｖｐと基準電圧Ｖｒｅｆとが比較器ＯＰ１で比較される。比較器ＯＰ１の比較結果がＬレベルの時には、高電圧発生回路２０から所定の高電圧Ｖｐｐが発生されていない。従って、ステップＳ１０３で高電圧発生回路２０が異常であると判定し、異常終了する。この異常終了時には、比較器ＯＰ１からの判定出力Ｌレベルによって、テスト装置において警報、表示など所要の制御信号を発生させたり、不具合部のリペア動作を行うようにすればよい。一方、比較器ＯＰ１の比較結果がＨレベルの時には、所定の高電圧Ｖｐｐが高電圧発生回路２０から発生されているから、不揮発性メモリ１０の検査に移る。
【００２３】
ステップＳ１０４で、順次、デコーダ１２、１３で指定される所定のメモリセル群のデータ内容を一律に消去する。
【００２４】
この消去の結果、そのメモリセル群の各メモリセルが消去されたかどうかは、別途モニタされている。このモニタにより、消去されていないメモリセルが発見された場合には、そのメモリセル群は異常であると判定され、少なくともそのメモリセル群は使用されないように処置される。なお、異常であると判定されるメモリセル群には、そのメモリセル群自体及びそのメモリセル群に関係するデコーダなどの周辺回路も含まれる（以下、同様）。この一律の消去についてのモニタ及び処置については、一律の書き込みの場合、及びランダムの書き換えの場合にも、同様に適用される。
【００２５】
ステップＳ１０５で、比較器ＯＰ１での比較結果がＬレベルの時には、ステップＳ１０２で正常と判定されている高電圧発生回路２０の高電圧が当該メモリセル群の駆動により低下したことになるから、ステップＳ１０６で当該メモリセル群は異常であると判定され、少なくともそのメモリセル群は使用されないように処置されて、異常終了する。
【００２６】
なお、ステップＳ１０６で当該メモリセル群が異常であると判定された場合に、検査フローを終了するのでなく、その次のメモリセル群の検査に移るようにしても良い。このためには、ステップＳ１０６の異常判定後に、ステップＳ１０４に移るフローとすればよい。この異常判定後の処理フローは、他の異常判定ステップ（他の実施の形態を含む）においても同様に適用することができる。
【００２７】
ステップＳ１０７で、ステップＳ１０４で一律消去されたメモリセル群を、一律に書き込む。そして、ステップＳ１０８で比較器ＯＰ１での比較結果がＬレベルの時には、再びステップＳ１０６で当該メモリセル群は異常であると判定され、少なくともそのメモリセル群は使用されないように処置されて、異常終了する。
【００２８】
ステップＳ１０８で、比較器ＯＰ１での比較結果がＨレベルの時には、そのメモリセル群は一律書き換え（即ち、消去及び書き込み）の検査では正常と判定される。
【００２９】
ステップＳ１０９で、全てのメモリセル群についてステップＳ１０４〜ステップＳ１０８の処理が行なわれたかどうかを判断し、全てのメモリセル群に対する一律書き換えの検査が終了したとき、図３のフロー図に移る。
【００３０】
図３のフローでは、メモリセル群毎に所要の種類のランダムパターンで、書き換え（即ち、消去／書き込み）を行う。
【００３１】
ステップＳ１１０で、あるメモリセル群を任意のランダムパターンで書き換える。
【００３２】
このランダムパターンでの書き換えでは、一律の書き込みや消去の場合と異なり、隣り合うメモリセル間や対応する周辺回路の配線間でリークなどが発生している場合に、不揮発性メモリ１０に供給されている高電圧Ｖｐｐの電圧値が低下する。
【００３３】
高電圧Ｖｐｐの電圧値が低下した場合には、メモリセルの書き換え動作が完全には行われないことになる。もし、結果的に、書き換わったとしても、そのときのメモリセルのスレッショルド電圧Ｖｔｈが正常時に０Ｖから５Ｖに書き変わるはずが、例えば０Ｖから３Ｖにしかならない、といった状態が発生する。
【００３４】
従来であれば、この場合には、書き換え結果を別途モニタしていたとしても、結果的に、そのメモリセル群の各メモリセルが正常に書き換えられたと認識されてしまうから、そのようなリークを発見することはできない。
【００３５】
本発明では、ステップＳ１１１で比較器ＯＰ１での比較結果を判定している。そして、その比較結果がＬレベルの時には、ステップＳ１１２で当該メモリセル群はリークなどにより異常であると判定され、少なくともそのメモリセル群は使用されないように処置されて、異常終了する。
【００３６】
そのメモリセル群について、ステップＳ１１３で、所要の種類のランダムパターンでの書き換えが行われたかどうかを判断し、所要の種類のランダムパターンでの書き換えの検査を実行する。
【００３７】
ステップＳ１１４で、ステップＳ１１０〜Ｓ１１３の処理を全てのメモリセル群について行って、終了する。この場合は、高電圧発生回路２０及び不揮発性メモリ１０の両方が正常であると判定されたことになる。
【００３８】
このように、不揮発性メモリ１０に供給される高電圧Ｖｐｐの電圧値を判定するから、半導体装置１００の検査時に、高電圧発生回路２０側と不揮発性メモリ１０側とを切り分けて検査することにより、半導体装置１００に発生した異常が、高電圧発生回路２０側の異常であるか或いは不揮発性メモリ１０側の異常であるかを区別して判定できる。
【００３９】
また、所定のメモリセル群をランダムに書き換えしながら、不揮発性メモリ１０に供給される高電圧Ｖｐｐの電圧値を判定するから、各々のメモリセルの書き換え結果に関わりなく、不揮発性メモリ１０内のリークの発生を検出できる。
【００４０】
図４は、本発明の第２の実施の形態に係る半導体装置２００の全体構成図であり、また、図５〜図７は、その動作フローを示す図である。
【００４１】
図４において、半導体装置２００は、図１の半導体装置と比較して、抵抗分圧器３０がその分圧比を変更できる可変型となっていること、その分圧比を変化させるためのセレクタ４０を設けていること、及び基準電圧Ｖｒｅｆを発生する基準電圧発生回路５０を設けていること、検査信号Ｔｅｓｔによって基準電圧発生回路５０及び比較器ＯＰ１を制御していることが、異なっている。また、トランジスタＱ２及び反転回路ＮＯＴ２が削除されている。その他の点は、図１と同様であるので、異なる点について説明する。
【００４２】
抵抗分圧器３０は、抵抗値Ｒ１、Ｒ２による分圧比を変えることができるように構成されている。このためには、例えば、多数の抵抗を直列に接続し、その多数の接続点から電圧取り出し用に配線を引き出し、それらの引出配線の１つから分圧電圧Ｖｐを得るようにすればよい。
【００４３】
セレクタ４０は、抵抗分圧器３０からの多数の引出配線のうちの１つを比較器ＯＰ１の入力端子に接続するように選択して、分圧電圧Ｖｐを供給するように構成されている。具体的には、可逆シフトレジスタを用いて、比較器ＯＰ１の出力‘Ｈレベル’または‘Ｌレベル’により、上（右）シフトと、下（左）シフトを切り替えて、セレクト位置を任意の方向にシフトすることができる。どの引出配線の電圧を分圧電圧Ｖｐとして選択するかは、比較器ＯＰ１の出力に応じてセレクタ４０のセレクト位置を変化させることにより行う。また、そのセレクタ４０の選択されたセレクト位置は、基準電圧Ｖｒｅｆとの関係で高電圧Ｖｐｐの電圧値を表す（Ｖｐｐ≒Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２）から、このセレクト位置を出力してその時点での高電圧Ｖｐｐの電圧値を得ることができるように構成される。
【００４４】
また、基準電圧発生回路５０は、半導体装置２００の内部で基準電圧Ｖｒｅｆを発生させるもので、例えばバンドギャップ型定電圧回路を用いることにより、温度などに影響されにくい基準電圧を得ることができる。この場合、基準電圧Ｖｒｅｆ用の外部端子が不要となる。
【００４５】
次に、このように構成された図４の半導体装置の検査動作を、図５〜図７のフロー図をも参照して説明する。
【００４６】
まず、図５を参照して、スタートすると、ステップＳ２０１で、検査信号ＴｅｓｔをＨレベルにし、トランジスタＱ１をオンするとともに、基準電圧発生回路５０を制御して基準電圧Ｖｒｅｆを発生し、また比較器ＯＰ１を動作させる。この段階では、高電圧発生回路２０の検査のみを目的としており、不揮発性メモリ１０は駆動されていない。
【００４７】
ステップＳ２０２で、選択されている分圧電圧Ｖｐと基準電圧Ｖｒｅｆとが比較器ＯＰ１で比較される。
【００４８】
ステップＳ２０２で比較器ＯＰ１の出力がＨレベルの時は、高電圧Ｖｐｐが高いのでどの程度の電圧値であるかを調べるために、ステップＳ２０３でセレクタ４０のセレクト位置を１タップだけ下げる。そして、ステップＳ２０４で再び比較器ＯＰ１の出力を判定し、Ｈレベルの時にはさらにセレクタ４０のセレクト位置を１タップだけ下げる。この処理を、ステップＳ２０４で比較器ＯＰ１の出力がＬレベルになるまで繰り返す。Ｌレベルになると、ステップＳ２０５でセレクト位置を１タップ上げる。
【００４９】
そして、ステップＳ２０６で、高電圧Ｖｐｐの値をセレクト位置と基準電圧Ｖｒｅｆとに基づいて計算により求める。そして、求めた高電圧Ｖｐｐが許容値以内かどうか判定する。高電圧Ｖｐｐが許容値範囲外（この場合には予定値よりも高いことが検出される）の場合には、ステップＳ２０７で高電圧発生回路２０が異常であると判定して、異常終了する。また、高電圧Ｖｐｐが許容値範囲内の場合には、ステップＳ２０８で高電圧Ｖｐｐの値を記憶する。
【００５０】
一方、ステップＳ２０２で比較器ＯＰ１の出力がＬレベルの時は、高電圧Ｖｐｐが低いのでどの程度の電圧値であるかを調べるために、ステップＳ２０９でセレクタ４０のセレクト位置を１タップだけ上げる。そして、ステップＳ２１０で再び比較器ＯＰ１の出力を判定し、Ｌレベルの時にはさらにセレクタ４０のセレクト位置を１タップだけ下げる。この処理を、ステップＳ２１０で比較器ＯＰ１の出力がＨレベルになるまで繰り返す。
【００５１】
そして、ステップＳ２１１で、高電圧Ｖｐｐの値をセレクト位置と基準電圧Ｖｒｅｆとに基づいて計算により求める。求めた高電圧Ｖｐｐが許容値以内かどうか判定する。高電圧Ｖｐｐが許容値範囲外（この場合には予定値よりも低いことが検出される）の場合には、ステップＳ２０７で高電圧発生回路２０が異常であると判定して、異常終了する。また、高電圧Ｖｐｐが許容値範囲内の場合には、ステップＳ２０８で高電圧Ｖｐｐの値を記憶する。
【００５２】
なお、セレクタ４０のセレクト位置が最高の位置からスタートする場合には、図５のフロー中でステップＳ２０９〜Ｓ２１１は省略できる。また、逆に、セレクタ４０のセレクト位置が最低の位置からスタートする場合には、図５のフロー中でステップＳ２０３〜Ｓ２０６は省略できる。
【００５３】
この高電圧発生回路２０単独での高電圧Ｖｐｐの値が求められたら、図６のフロー図に移る。
【００５４】
図６のフローでは、メモリセル群毎に一律の書き換え（即ち、消去及び書き込み）を行う。この図６のフローは、図２のステップＳ１０４〜ステップＳ１０９と同様である。各ステップを対応させると、ステップＳ２２０がステップＳ１０４に、ステップＳ２２１がステップＳ１０５に、ステップＳ２２２がステップＳ１０６に、ステップＳ２２３がステップＳ１０７に、ステップＳ２２４がステップＳ１０８に、ステップＳ２２５がステップＳ１０９になる。従って、ステップＳ２２５で全てのメモリセル群に対する一律書き換えの検査が終了したとき、図７のフロー図に移る。
【００５５】
図７のフローでは、メモリセル群毎に所要の種類のランダムパターンで、書き換え（即ち、消去／書き込み）を行う。この図７のフローは、図３のステップＳ１１０〜ステップＳ１１４と同様である。各ステップを対応させると、ステップＳ２３１がステップＳ１１０に、ステップＳ２３２がステップＳ１１１に、ステップＳ２３３がステップＳ１１２に、ステップＳ２３４がステップＳ１１３に、ステップＳ２３５がステップＳ１１４になる。ステップＳ２３５で、全てのメモリセル群について行って終了すると、高電圧発生回路２０及び不揮発性メモリ１０の両方が正常であると判定されたことになる。
【００５６】
図６、図７のフロー図においては、ステップＳ２２１、ステップＳ２２４及びステップＳ２３２において、比較器ＯＰ１での比較結果がＬレベルの時には、直ちにステップＳ２２２及びステップＳ２３３で当該メモリセル群は異常であると判定している。
【００５７】
しかし、この第２の実施の形態では、セレクタ４０のセレクト位置に対応して分圧電圧Ｖｐを変更できるから、高電圧Ｖｐｐが低い場合にどの程度低いのかを判定することが可能である。この判定手法を、代表してステップＳ２３３について、図８のフロー図を参照して説明する。
【００５８】
ステップＳ２３２で比較器ＯＰ１出力がＬレベルになった場合を想定する。この場合には、まずステップＳ３０１でセレクタ４０のセレクト位置を１タップ上げる。これによって、分圧電圧Ｖｐは１タップ分だけ高くなるので、この状態でステップＳ３０２で再び比較器ＯＰ１の出力を判定する。
【００５９】
このステップＳ３０２での判定がＨレベルであれば、高電圧Ｖｐｐの電圧低下は１タップ分以内であることが判明したので、この場合はメモリセル群は異常でないと判定することができる。
【００６０】
ステップＳ３０２での判定でもＬレベルであれば、高電圧Ｖｐｐの電圧低下は大きいので、この場合はメモリセル群は異常である判定（Ｓ２３３）して、異常終了する。
【００６１】
なお、どちらの判定になったとしても、次のメモリセル群の検査のために、ステップＳ３０３にて、セレクト位置を１タップ下げて元に戻しておくことが必要である。
【００６２】
この図８の判定手法は、１タップに限らず、２タップ以上に亘って、採用することができる。また、この結果に基づいて、昇圧電圧である高電圧Ｖｐｐを調整するようにしてもよい。
【００６３】
このように、第２の実施の形態では、分圧器３０を分圧比可変型とし、その分圧比を比較器ＯＰ１の出力により変更する。また、比較器ＯＰ１の出力により分圧器３０の分圧比の変更操作を行うとともに、その変更された選択位置（即ち、セレクト位置）を出力するセレクタ４０を設ける。これにより、分圧電圧Ｖｐが基準電圧Ｖｒｅｆに合致するように、セレクタ４０が分圧器３０の分圧比を変更するから、そのセレクタ４０の選択位置によって不揮発性メモリ１０に供給される高電圧Ｖｐｐの電圧値を知ることができる。従って、正常或いは異常の判定をより精度良く行うことができる。
【００６４】
なお、各実施の形態において、検査信号Ｔｅｓｔが印加された場合に高電圧Ｖｐｐを基準電圧Ｖｒｅｆと比較するようにしているが、この高電圧Ｖｐｐの比較を常時行うようにしても良く、また定期的に行うようにしても良い。このように検査時以外にも高電圧Ｖｐｐを監視することにより、実使用中の不揮発性メモリの劣化を検出することができる。
【００６５】
【発明の効果】
本発明によれば、内部回路で用いる高電圧を発生して供給するための高電圧発生回路を有する半導体装置において、該高電圧発生回路で発生された高電圧に応じた電圧と所定の電圧とを比較した結果に応じて異常の有無を判定する電圧判定手段を備えているので、半導体装置の検査時に、高電圧発生回路側と内部回路側とを切り分けて検査することにより、発生した異常が、高電圧発生回路側の異常であるか或いは内部回路側の異常であるかを区別して判定することができるようになる。特に、高電圧を用いる内部回路が不揮発性メモリ手段の場合には、不揮発性メモリ手段に供給される高電圧の電圧値を判定するから、半導体装置の検査時に、高電圧発生手段側と不揮発性メモリ手段側とを切り分けて検査することにより、発生した異常が、高電圧発生手段側の異常であるか或いは不揮発性メモリ手段側の異常であるかを区別して判定することができる。
【００６６】
また、所定のメモリセル群をランダムに書き換えしながら、不揮発性メモリ手段に供給される高電圧の電圧値を判定することにより、書き換え結果に関わりなく、不揮発性メモリ手段側のリークの発生を検出することができる。
【００６７】
また、発生された高電圧を外部に出力する必要がないので、そのための外部端子は不要であり、また高電圧発生手段の能力を本来の必要な分以上に上げる必要がない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の全体構成図。
【図２】図１の動作フローを示す図。
【図３】図１の動作フローを示す図。
【図４】本発明の第２の実施の形態に係る半導体装置の全体構成図。
【図５】図４の動作フローを示す図。
【図６】図４の動作フローを示す図。
【図７】図４の動作フローを示す図。
【図８】図６，図７の動作フローの変形を示す図。
【符号の説明】
１００、２００  半導体装置
１０  不揮発性メモリ
１１  メモリセルアレイ
１２  ローデコーダ
１３  カラムデコーダ
１４  センスアンプ
１５  入出力回路
１６  制御回路
２０  高電圧発生回路
３０  抵抗分圧器
４０  セレクタ
５０  基準電圧発生回路
ＯＰ１  比較器
Ｑ１、Ｑ２  ＭＯＳトランジスタ
Ｖｐｐ  高電圧
Ｖｐ  分圧電圧
Ｖｒｅｆ  基準電圧
Ｔｅｓｔ  検査信号