【手続補正書】
【提出日】平成16年11月2日(2004.11.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のデータバス幅の形態のうちの一つを用いて、記憶装置からのデータを出力する論理回路であって、
第１のバス幅形態と第２のバス幅形態のうちの少なくとも一方において複数のメモリアレイからのデータを選択的に出力し、前記データが、それが前記複数のメモリアレイのうちの少なくとも一つから少なくとも一つのセンス増幅回路に進行する際に、前記ステアリング論理回路に送信されるステアリング論理回路と、
メモリアレイと前記少なくとも一つのセンス増幅回路との間に設けられたレベルトランスレータとを具えることを特徴とする論理回路。
【請求項２】  複数のデータバス幅の形態のうちの一つを用いて、記憶装置からのデータを出力する論理回路であって、
各々が、複数のメモリアレイのうちの少なくとも一つからデータを出力するために接続されるとともに、複数のデータバス幅のうちの一つを使用するよう構成可能である、複数のＩ／Ｏ回路と、
前記Ｉ／Ｏ回路のデータ経路に設けられたレベルトランスレータと、
第１のバス幅の形態及び第２のＩ／Ｏ回路の第１のＩ／Ｏ回路及び第２のバス幅の形態を選択的に操作し、前記第１のバス幅の形態において、第１のＩ／Ｏ回路が第１アレイからデータを出力するとともに、第２のＩ／Ｏ回路が第２アレイからデータを出力し、前記第２のバス幅の形態において、前記第１のＩ／Ｏ回路がデータを出力しないとともに、前記第２のＩ／Ｏ回路が前記第１及び第２のメモリアレイから前記データを出力する回路とを具えることを特徴とする論理回路。
【請求項３】  前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定するためにアドレス信号を送信するアドレス選択データ経路を更に具えることを特徴とする請求項２記載の論理回路。
【請求項４】  前記回路に制御信号を送信し、前記回路が、前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定することを特徴とする請求項２記載の論理回路。
【請求項５】  前記信号が単一の選択値に設定可能であり、その選択値によって前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、又は、前記信号が選択値間で切替が行われるように設定可能であり、その選択値によって、前記第２のＩ／Ｏ回路が、第１のメモリアレイと第２のメモリアレイのうちの一方から選択的にデータを出力することを特徴とする請求項３記載の論理回路。
【請求項６】  前記論理回路を、第１の広いデータバス幅を有する第１のデータバスに接続するよう構成した場合、前記単一の選択値を使用し、前記論理回路を、第２の狭いデータバス幅を有する第２のデータバスに接続するよう構成した場合、切替が行われる前記選択値を使用することを特徴とする請求項５記載の論理回路。
【請求項７】  前記第１のデータバス幅を、前記第２のデータバス幅の整数倍としたことを特徴とする請求項６記載の論理回路。
【請求項８】  前記整数倍を２倍としたことを特徴とする請求項７記載の論理回路。
【請求項９】  前記第１のデータバス幅を７２ビットとし、前記第２のデータバス幅２を３６ビットとしたことを特徴とする請求項８記載の論理回路。
【請求項１０】  前記第１のＩ／Ｏ回路が、前記第１のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第１メモリアレイと前記第２のメモリアレイの両方からデータの受信するような接続を行うことを特徴とする請求項２記載の論理回路。
【請求項１１】  前記第１のＩ／Ｏ回路が、前記第２のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第２のメモリアレイからデータの受信するとともに前記第１のＩ／Ｏ回路を通じて前記第１のメモリアレイからデータを受信するような接続を行うことを特徴とする請求項２記載の論理回路。
【請求項１２】  前記Ｉ／Ｏ回路の各々が、バスラインに対するデータ信号を発生するセンス増幅回路を有することを特徴とする請求項２記載の論理回路。
【請求項１３】  前記Ｉ／Ｏ  回路の各々が、第１データ入力部と第２データ入力部との間で選択的に前記Ｉ／Ｏ回路の出力を切り替える回路素子を有することを特徴とする請求項３記載の論理回路。
【請求項１４】  前記回路素子が、アドレス入力データ経路で受信した選択値に従って選択的に切り替えられることを特徴とする請求項１３記載の論理回路。
【請求項１５】  前記レベルトランスレータが、複数のレベルコンバータを更に具え、その各々が、ｎチャネルトランジスタのゲートを選択的に関連のアレイデータ入力経路に接続するよう接続されたｐチャネルトランジスタを有し、前記ｎチャネルトランジスタが、選択的に基準電圧をセンス増幅器に接続して、各Ｉ／Ｏ回路からの前記第１のメモリアレイ及び第２のメモリアレイのうちの一方から、変換されたデータを選択的に出力することを特徴とする請求項２記載の論理回路。
【請求項１６】  設定可能なバス幅の形態を有する記憶装置を有するメモリシステムであって、前記記憶装置が、
第１のバス幅の形態と第２のバス幅の形態のうちの少なくとも一方において複数のメモリアレイから選択的にデータを出力し、前記データが、前記複数のメモリアレイのうちの少なくとも一つから少なくとも一つのセンス増幅回路に進行する際に、前記ステアリング論理回路に送信されるステアリング論理回路と、
メモリアレイと前記少なくとも一つのセンス増幅回路との間に設けたレベルトランスレータとを具えることを特徴とするメモリシステム。
【請求項１７】  設定可能なバス幅の形態を有する記憶装置を有するメモリシステムであって、前記記憶装置が、
各々が、複数のメモリアレイのうちの少なくとも一つからデータを出力するために接続されるとともに、複数のデータバス幅のうちの一つを使用するよう構成可能である、複数のＩ／Ｏ回路と、
前記Ｉ／Ｏ回路のデータ経路に設けられたレベルトランスレータと、
第１のバス幅の形態及び第２のＩ／Ｏ回路の第１のＩ／Ｏ回路及び第２のバス幅の形態を選択的に操作し、前記第１のバス幅の形態において、第１のＩ／Ｏ回路が第１メモリアレイからデータを出力するとともに、第２のＩ／Ｏ回路が第２アレイからデータを出力し、前記第２のバス幅の形態において、前記第１のＩ／Ｏ回路がデータを出力しないとともに、前記第２のＩ／Ｏ回路が前記第１及び第２のメモリアレイから前記データを出力する回路とを具えることを特徴とするメモリシステム。
【請求項１８】  複数の前記記憶装置を更に具えることを特徴とする請求項１７記載のメモリシステム。
【請求項１９】  前記複数の記憶装置がメモリモジュールに含まれることを特徴とする請求項１８記載のメモリシステム。
【請求項２０】  複数の前記メモリモジュールを更に具え、その各々が、複数の前記記憶装置を有することを特徴とする請求項１９記載のメモリシステム。
【請求項２１】  前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定するためにアドレス信号を送信するアドレス選択データ経路を更に具えることを特徴とする請求項１７記載のメモリシステム。
【請求項２２】  前記回路に制御信号を送信し、前記回路が、前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定することを特徴とする請求項１７記載のメモリシステム。
【請求項２３】  前記信号が単一の選択値に設定可能であり、その選択値によって前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、又は、前記信号が選択値間で切替が行われるように設定可能であり、その選択値によって、前記第２のＩ／Ｏ回路が、第１のメモリアレイと第２のメモリアレイのうちの一方から選択的にデータを出力することを特徴とする請求項２１記載のメモリシステム。
【請求項２４】  前記論理回路を、第１の広いデータバス幅を有する第１のデータバスに接続するよう構成した場合、前記単一の選択値を使用し、前記論理回路を、第２の狭いデータバス幅を有する第２のデータバスに接続するよう構成した場合、切替が行われる前記選択値を使用することを特徴とする請求項２３記載のメモリシステム。
【請求項２５】  前記第１のデータバス幅を、前記第２のデータバス幅の整数倍としたことを特徴とする請求項２４記載のメモリシステム。
【請求項２６】  前記整数倍を２倍としたことを特徴とする請求項２５記載のメモリシステム。
【請求項２７】  前記第１のデータバス幅を７２ビットとし、前記第２のデータバス幅２を３６ビットとしたことを特徴とする請求項２６記載のメモリシステム。
【請求項２８】  前記第１のＩ／Ｏ回路が、前記第１のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第１メモリアレイと前記第２のメモリアレイの両方からデータの受信するような接続を行うことを特徴とする請求項１７記載のメモリシステム。
【請求項２９】  前記第１のＩ／Ｏ回路が、前記第２のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第２のメモリアレイからデータの受信するとともに前記第１のＩ／Ｏ回路を通じて前記第１のメモリアレイからデータを受信するような接続を行うことを特徴とする請求項１７記載のメモリシステム。
【請求項３０】  前記Ｉ／Ｏ回路の各々が、バスラインに対するデータ信号を発生するセンス増幅回路を有することを特徴とする請求項１７記載のメモリシステム。
【請求項３１】  前記Ｉ／Ｏ回路の各々が、第１データ入力部と第２データ入力部との間で選択的に前記Ｉ／Ｏ回路の出力を切り替える回路素子を有することを特徴とする請求項２１記載のメモリシステム。
【請求項３２】  前記回路素子が、アドレス入力データ経路で受信した選択値に従って選択的に切り替えられることを特徴とする請求項３１記載のメモリシステム。
【請求項３３】  前記レベルトランスレータが、複数のレベルコンバータを具え、その各々が、ｎチャネルトランジスタのゲートを選択的に関連のアレイデータ入力経路に接続するよう接続されたｐチャネルトランジスタを有し、前記ｎチャネルトランジスタが、選択的に基準電圧をセンス増幅器に接続して、各Ｉ／Ｏ回路からの前記第１のメモリアレイ及び第２のメモリアレイのうちの一方から、変換されたデータを選択的に出力することを特徴とする請求項１７記載のメモリシステム。
【請求項３４】  プロセッサと、
バスシステムを通じて前記プロセッサに結合され、設定可能なバス幅の形態を有する記憶装置を有するメモリシステムとを具え、前記記憶装置が、
第１のバス幅の形態と第２のバス幅の形態のうちの少なくとも一方において複数のメモリアレイから選択的にデータを出力し、前記データが、前記複数のメモリアレイのうちの少なくとも一つから少なくとも一つのセンス増幅回路に進行する際に、前記ステアリング論理回路に送信されるステアリング論理回路と、
メモリアレイと前記少なくとも一つのセンス増幅回路との間に設けたレベルトランスレータとを具えることを特徴とする処理システム。
【請求項３５】  プロセッサと、
バスシステムを通じて前記プロセッサに結合され、設定可能なバス幅の形態を有する記憶装置を有するメモリシステムとを具え、前記記憶装置が、
各々が、複数のメモリアレイのうちの少なくとも一つからデータを出力するために接続されるとともに、複数のデータバス幅のうちの一つを使用するよう構成可能である、複数のＩ／Ｏ回路と、
前記Ｉ／Ｏ回路のデータ経路に設けられたレベルトランスレータと、
第１のバス幅の形態及び第２のＩ／Ｏ回路の第１のＩ／Ｏ回路及び第２のバス幅の形態を選択的に操作し、前記第１のバス幅の形態において、第１のＩ／Ｏ回路が第１アレイからデータを出力するとともに、第２のＩ／Ｏ回路が第２アレイからデータを出力し、前記第２のバス幅の形態において、前記第１のＩ／Ｏ回路がデータを出力しないとともに、前記第２のＩ／Ｏ回路が前記第１及び第２のメモリアレイから前記データを出力する回路とを具えることを特徴とする処理システム。
【請求項３６】  前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定するためにアドレス信号を送信するアドレス選択データ経路を更に具えることを特徴とする請求項３５記載の処理システム。
【請求項３７】  前記回路に制御信号を送信し、前記回路が、前記第１のバス幅の形態及び前記第２のバス幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定することを特徴とする請求項３５記載の処理システム。
【請求項３８】  前記信号が単一の選択値に設定可能であり、その選択値によって前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、又は、前記信号が選択値間で切替が行われるように設定可能であり、その選択値によって、前記第２のＩ／Ｏ回路が、第１のメモリアレイと第２のメモリアレイのうちの一方から選択的にデータを出力することを特徴とする請求項３６記載の処理システム。
【請求項３９】  前記論理回路を、第１の広いデータバス幅を有する第１のデータバスに接続するよう構成した場合、前記単一の選択値を使用し、前記論理回路を、第２の狭いデータバス幅を有する第２のデータバスに接続するよう構成した場合、切替が行われる前記選択値を使用することを特徴とする請求項３５記載の処理システム。
【請求項４０】  前記第１のデータバス幅を、前記第２のデータバス幅の整数倍としたことを特徴とする請求項３９記載の処理システム。
【請求項４１】  前記整数倍を２倍としたことを特徴とする請求項４０記載の処理システム。
【請求項４２】  前記第１のデータバス幅を７２ビットとし、前記第２のデータバス幅２を３６ビットとしたことを特徴とする請求項４１記載の処理システム。
【請求項４３】  前記第１のＩ／Ｏ回路が、前記第１のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第１メモリアレイと前記第２のメモリアレイの両方からデータの受信するような接続を行うことを特徴とする請求項３５記載の処理システム。
【請求項４４】  前記第１のＩ／Ｏ回路が、前記第２のメモリアレイからデータを受信するような接続を行い、前記第２のＩ／Ｏ回路が、前記第２のメモリアレイからデータの受信するとともに前記第１のＩ／Ｏ回路を通じて前記第１のメモリアレイからデータを受信するような接続を行うことを特徴とする請求項３５記載の処理システム。
【請求項４５】  前記Ｉ／Ｏ回路の各々が、バスラインに対するデータ信号を発生するセンス増幅回路を有することを特徴とする請求項３５記載の処理システム。
【請求項４６】  前記Ｉ／Ｏ  回路の各々が、第１データ入力部と第２データ入力部との間で選択的に前記Ｉ／Ｏ回路の出力を切り替える回路素子を有することを特徴とする請求項３６記載の処理システム。
【請求項４７】  前記回路素子が、アドレス入力データ経路で受信した選択値に従って選択的に切り替えられることを特徴とする請求項４６記載の処理システム。
【請求項４８】  前記レベルトランスレータが、複数のレベルコンバータを具え、その各々が、ｎチャネルトランジスタのゲートを選択的に関連のアレイデータ入力経路に接続するよう接続されたｐチャネルトランジスタを有し、前記ｎチャネルトランジスタが、選択的に基準電圧をセンス増幅器に接続して、各Ｉ／Ｏ回路からの前記第１のメモリアレイ及び第２のメモリアレイのうちの一方から、変換されたデータを選択的に出力することを特徴とする請求項３５記載の処理システム。
【請求項４９】  複数のデータバス幅の形態を有する記憶装置の操作方法であって、
前記複数のデータバス幅の形態のうちの少なくとも一つにおいて、複数のメモリアレイから選択的にデータを出力し、選択的な出力が、データが前記複数のメモリアレイのうちの少なくとも一つから少なくとも一つのセンス増幅回路に進行する際にステアリング論理回路を用いて行われ、前記ステアリング論理回路に含まれるレベルトランスレータが、差入力信号を前記少なくとも一つのセンス増幅回路に供給し、前記少なくとも一つのセンス増幅器が出力データ経路に差データを出力することを特徴とする方法。
【請求項５０】  複数のデータバス幅の形態を有する記憶装置の操作方法であって、
差入力信号を少なくとも一つのセンス増幅回路に供給し、前記少なくとも一つのセンス増幅回路が、出力データ経路に差データを出力し、
第１のバス幅の形態が選択された際に、第１のＩ／Ｏ回路を通じた第１のメモリアレイからのデータの出力及び第２のＩ／Ｏ回路を通じた第２のメモリアレイからのデータの出力が行われ、
第２のバス幅の形態が選択された際に、前記第２のＩ／Ｏ回路を通じた前記第１のメモリアレイと前記第２のメモリアレイのうちの選択したものからのデータの出力が行われ、
制御信号に従って前記第１のデータバスの幅の形態と前記第２のデータバスの幅の形態のうちの一方を用いるよう前記第２のＩ／Ｏ回路を設定することを特徴とする方法。
【請求項５１】  前記第２のＩ／Ｏ回路に接続したアドレス選択データ経路で前記制御信号を受信することを特徴とする請求項５０記載の方法。
【請求項５２】  前記制御信号が単一の選択値に設定可能であり、その選択値によって前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、又は、前記信号が選択値間で切替が行われるように設定可能であり、その選択値によって、前記第２のＩ／Ｏ回路が、第１のメモリアレイと第２のメモリアレイのうちの一方から選択的にデータを出力することを特徴とする請求項５０記載の方法。
【請求項５３】  前記論理回路を、第１の広いデータバス幅を有する第１のデータバスに接続するよう構成した場合、前記単一の選択値を使用し、前記論理回路を、第２の狭いデータバス幅を有する第２のデータバスに接続するよう構成した場合、切替が行われる前記選択値を使用することを特徴とする請求項５２記載の方法。
【請求項５４】  前記第１のデータバス幅を、前記第２のデータバス幅の整数倍としたことを特徴とする請求項５３記載の方法。
【請求項５５】  前記整数倍を２倍としたことを特徴とする請求項５４記載の方法。
【請求項５６】  前記第１のデータバス幅を７２ビットとし、前記第２のデータバス幅２を３６ビットとしたことを特徴とする請求項５５記載の方法。
【請求項５７】  前記第１のＩ／Ｏ回路が、前記第１のメモリアレイからデータを受信し、前記第２のＩ／Ｏ回路が、前記第１メモリアレイと前記第２のメモリアレイの両方からデータの受信することを特徴とする請求項５０記載の方法。
【請求項５８】  前記第１のＩ／Ｏ回路が、前記第２のメモリアレイからデータを受信し、前記第２のＩ／Ｏ回路が、前記第２のメモリアレイからデータの受信するとともに前記第１のＩ／Ｏ回路を通じて前記第１のメモリアレイからデータを受信することを特徴とする請求項５０記載の方法。
【請求項５９】  前記Ｉ／Ｏ  回路の各々が、第１データ入力部と第２データ入力部との間で選択的に前記Ｉ／Ｏ回路の出力を切り替える回路素子を有することを特徴とする請求項５１記載の方法。
【請求項６０】  前記回路素子が、アドレス入力データ経路で受信した選択値に従って選択的に切り替えられることを特徴とする請求項５９記載の方法。
【請求項６１】  前記第１のＩ／Ｏ回路によって受信した前記選択値が、前記第１のメモリアレイからのデータの出力を表すようハードワイヤされ、前記第２のＩ／Ｏ回路によって受信した前記選択値が、前記第１のメモリアレイ又は前記第２のメモリアレイからのデータの出力を表すことを特徴とする請求項６０記載の方法。
【請求項６２】  設定可能な差形態を有する記憶装置を有する記憶システムであって、前記記憶装置が、
各々が、複数のメモリアレイのうちの少なくとも一つからの出力データに接続され、第１及び第２データバス幅形態のうちの一つを用いて構成することができる第１及び第２のＩ／Ｏ回路と、
前記第１及び第２バス幅形態で前記第１及び第２のＩ／Ｏ回路を選択的に操作し、前記第１バス幅形態において、前記第１のＩ／Ｏ回路が第１のメモリアレイからデータを出力するとともに、前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、前記第２バス幅形態において、前記第１のＩ／Ｏ回路がデータを出力せず、前記第２のＩ／Ｏ回路が、連続的に前記第１及び第２のメモリアレイからデータを出力する回路と、
アドレス入力データ経路で受信した選択値に応答して前記第１及び第２バス幅形態で前記第１及び第２のＩ／Ｏ回路を選択的に操作し、前記第１メモリアレイからの前記第２バス幅形態のデータが前記第１のＩ／Ｏ回路を通じて前記第２のＩ／Ｏ回路に送信されるように前記第１及び第２のＩ／Ｏ回路が相互接続されるスイッチング素子とを具えることを特徴とする記憶システム。
【請求項６３】  前記回路素子が、前記選択値を変換するように接続された少なくとも一つのインバータを有し、前記選択値が、選択的にアレイデータ入力経路をセンス増幅器に接続し、変換された選択値が、選択的に通過アレイデータ経路を前記センス増幅器に接続して、前記第１及び第２メモリアレイのうちの一方からのデータを各Ｉ／Ｏ回路から選択的に出力することを特徴とする請求項６２記載の記憶システム。
【請求項６４】  プロセッサと、
バスシステムを通じて前記プロセッサに結合され、設定可能なバス幅形態を有する記憶装置を有する記憶システムとを具え、前記記憶装置が、
各々が、複数のメモリアレイのうちの少なくとも一つからの出力データに接続され、第１及び第２データバス幅形態のうちの一つを用いて構成することができる第１及び第２のＩ／Ｏ回路と、
前記第１及び第２バス幅形態で前記第１及び第２のＩ／Ｏ回路を選択的に操作し、前記第１バス幅形態において、前記第１のＩ／Ｏ回路が第１のメモリアレイからデータを出力するとともに、前記第２のＩ／Ｏ回路が第２のメモリアレイからデータを出力し、前記第２バス幅形態において、前記第１のＩ／Ｏ回路がデータを出力せず、前記第２のＩ／Ｏ回路が、連続的に前記第１及び第２のメモリアレイからデータを出力する回路と、
アドレス入力データ経路で受信した選択値に応答して前記第１及び第２バス幅形態で前記第１及び第２のＩ／Ｏ回路を選択的に操作し、前記第１メモリアレイからの前記第２バス幅形態のデータが前記第１のＩ／Ｏ回路を通じて前記第２のＩ／Ｏ回路に送信されるように前記第１及び第２のＩ／Ｏ回路が相互接続されるスイッチング素子とを具えることを特徴とするプロセッサシステム。
【請求項６５】  前記回路素子が、前記選択値を変換するように接続された少なくとも一つのインバータを有し、前記選択値が、選択的にアレイデータ入力経路をセンス増幅器に接続し、変換された選択値が、選択的に通過アレイデータ経路を前記センス増幅器に接続して、前記第１及び第２メモリアレイのうちの一方からのデータを各Ｉ／Ｏ回路から選択的に出力することを特徴とする請求項６４記載のプロセッサシステム。