【手続補正書】
【提出日】平成16年6月2日(2004.6.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックの１つを計数する第１カウンタと、
該第１〜ｎクロックの１つを計数する第２カウンタと、
該第１カウンタの計数値が第１値になってから該第２カウンタの計数値が第２値になる迄の間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有することを特徴とする半導体装置。
【請求項２】
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックと上記基準クロックのうちの１つを共通クロックとして計数する共通カウンタと、
該共通カウンタの計数値が第１値の間のみ該第１〜ｎクロックの１つを有効にして出力する第１論理ゲートと、
該共通カウンタの計数値が第２値の間のみ該第１〜ｎクロックの１つを有効にして出力する第２論理ゲートと、
該第１論理ゲートの出力が活性になってから該第２論理ゲートの出力が活性になる迄の間、上記制御コマンドをアクティブにすることにより上記ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有することを特徴とする半導体装置。
【請求項３】
上記タイミング調整回路は、上記制御コマンドが発せられている期間のみ、生成された上記ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記制御コマンドが発せられている間のみ上記共通クロックを上記第１カウンタへ供給する論理ゲートを有することを特徴とする請求項２記載の半導体装置。
【請求項５】
上記コマンドデコーダは、上記制御コマンドが発せられている間のみ、上記第１カウンタの計数値が第１値になっていることを有効にして上記タイミングバッファ回路へ供給する論理ゲートを有することを特徴とする請求項２記載の半導体装置。
【請求項６】
上記カウンタはいずれもループカウンタであることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
上記カウンタの少なくとも１つについて、該カウンタの複数ビットの出力が供給されそのうちの１ビットの出力を選択制御入力値に応じ選択して出力する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部と、
を有することを特徴とする請求項６記載の半導体装置。
【請求項８】
上記第１〜ｎクロックの１つを選択制御入力値に応じ選択して上記第１論理ゲート又は上記第２論理ゲートへのクロックとして供給する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部と、
を有することを特徴とする請求項２記載の半導体装置。
【請求項９】
上記タイミング設定部はレジスタであることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
上記ＤＲＡＭをアクセスするＭＰＵを備えていることを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
製造プロセスの条件に応じて請求項７又は８のタイミング設定部の出力を出荷前に定めることを特徴とする半導体装置のタイミング調整方法。
【請求項１２】
要求される動作速度に応じて請求項７又は８のタイミング設定部の出力を出荷前に定めることを特徴とする半導体装置のタイミング調整方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックの１つを計数する第１カウンタと、
該第１〜ｎクロックの１つを計数する第２カウンタと、
該第１カウンタの計数値が第１値になってから該第２カウンタの計数値が第２値になる迄の間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の第２態様の半導体装置は、上記第１態様と次の点で異なる。すなわち、この第２態様の上記タイミング調整回路は、
上記第１〜ｎクロックと上記基準クロックのうちの１つを共通クロックとして計数する共通カウンタと、
該共通カウンタの計数値が第１値の間のみ該第１〜ｎクロックの１つを有効にして出力する第１論理ゲートと、
該共通カウンタの計数値が第２値の間のみ該第１〜ｎクロックの１つを有効にして出力する第２論理ゲートと、
該第１論理ゲートの出力が活性になってから該第２論理ゲートの出力が活性になる迄の間、上記制御コマンドをアクティブにすることにより上記ＤＲＡＭ制御信号を生成するタイミングバッファ回路とを有する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この半導体装置によれば、共通カウンタの出力を複数又は全てのコマンド調整用に共通に用いることができるので、構成が簡単になるという効果を奏する。
本発明の第３態様では、上記第１又は２態様において、上記タイミング調整回路は、上記制御コマンドが発せられている期間のみ、生成された上記ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第４態様では、上記第２態様において、上記制御コマンドが発せられている間のみ上記共通クロックを上記第１カウンタへ供給する論理ゲートを有する。
この半導体装置によれば、制御コマンド出力部の論理ゲート段数を上記第３態様の場合よりも少なくすることができ、また、制御コマンドが発せられている期間のみクロックがカウンタで計数されるので、消費電力を低減することができるという効果を奏する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の第５態様では、上記第２態様において、上記コマンドデコーダは、上記制御コマンドが発せられている間のみ、上記第１カウンタの計数値が第１値になっていることを有効にして上記タイミングバッファ回路へ供給する論理ゲートを有する。
本発明の第６態様では上記第１〜５のいずれかの態様において、上記カウンタはいずれもループカウンタである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この半導体装置によれば、構成が簡単になるという効果を奏する。
本発明の第７態様では、上記第６態様において、上記カウンタの少なくとも１つについて、該カウンタの複数ビットの出力が供給されそのうちの１ビットの出力を選択制御入力値に応じ選択して出力する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部とを有する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の第８態様では、上記第２態様において、上記第１〜ｎクロックの１つを選択制御入力値に応じ選択して上記第１論理ゲート又は上記第２論理ゲートへのクロックとして供給する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部とを有する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第９態様では、上記第７又は８態様において、上記タイミング設定部はレジスタである。
この半導体装置によれば、タイミング設定部に対する設定及びその変更を容易に行うことができるという効果を奏する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第１０態様では、上記第１〜９のいずれかの態様において、上記ＤＲＡＭをアクセスするＭＰＵを備えている。
本発明の第１１態様の半導体装置のタイミング調整方法では、製造プロセスの条件に応じて上記第７又は８態様のタイミング設定部の出力を出荷前に定める。
この半導体装置のタイミング調整方法によれば、回路の設計変更をすることなく半導体装置の製造の歩留りを向上させることが可能となるという効果を奏する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の第１２態様の半導体装置のタイミング調整方法では、要求される動作速度に応じて上記第７又は８態様のタイミング設定部の出力を出荷前に定める。
この半導体装置のタイミング調整方法によっても、回路の設計変更をすることなく半導体装置の製造の歩留りを向上させることが可能となるという効果を奏する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図８中、コマンドデコーダ１Ｂのアンドゲート２６１Ａ及び２６１Ｂからそれぞれ出力されるＣＮＴ１及びＣＮＴ２Ａは活性化粗タイミング信号である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、＊ＲＡＳ系のみについてタイミング調整回路２２を用いる構成であってもよい。この場合、請求項１又は２中の「所定動作のサイクル」は、＊ＲＡＳサイクルではなく＊ＲＡＳが低レベルの期間となり、＊ＲＡＳが‘Ｈ’の期間、リセット信号ＲＳＴをアクティブにすることにより、ループカウンタのビット長を短くすることができる。