【手続補正書】
【提出日】平成16年10月20日(2004.10.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロックを受けるクロックレシーバと、
上記クロックレシーバの出力を遅延するディレイモニタと、
上記ディレイモニタの出力を遅延する第１の遅延回路と、
上記第１の遅延回路で遅延される信号の次のサイクルに対応した上記クロックレシーバからの出力を、上記第１の遅延回路における遅延時間と実質的に等しい遅延時間で遅延する第２の遅延回路と、
上記第２の遅延回路の出力を受けて内部クロックを出力するドライバと、
上記クロックレシーバと上記ディレイモニタとの間に設けられ、パワーダウンモードを制御するための信号に応じて上記ディレイモニタに対する上記クロックレシーバからの出力の供給を制御する第１のゲート回路と、
上記ディレイモニタと上記第１の遅延回路との間に設けられ、上記パワーダウンモードを制御するための信号に応じて上記第１の遅延回路に対する上記ディレイモニタからの出力の供給を制御する第２のゲート回路
とを具備したことを特徴とするクロック同期回路。
【請求項２】
前記ディレイモニタにおける遅延時間が、実質的に前記クロックレシーバにおける遅延時間と前記ドライバにおける遅延時間との和の時間に設定されていることを特徴とする請求項１に記載のクロック同期回路。
【請求項３】
外部クロックを受けるクロックレシーバと、
上記クロックレシーバの出力を遅延するディレイモニタと、
多段接続された複数の第１単位遅延ユニットが設けられ、上記ディレイモニタの出力を上記複数の第１単位遅延ユニットでそれぞれ一定期間だけ遅延して後段の第１単位遅延ユニットに前進パルスとして順次伝播する前進パルス用遅延回路と、
多段接続された複数の第２単位遅延ユニットが設けられ、これら各第２単位遅延ユニットで後退パルスをそれぞれ一定期間だけ遅延して前段の第２単位遅延ユニットに順次伝播し、最前段の第２単位遅延ユニットから出力する後退パルス用遅延回路と、
上記後退パルス用遅延回路の出力を受けて内部クロックを出力するドライバと、
上記前進パルス用遅延回路内の各第１単位遅延ユニット及び上記後退パルス用遅延回路内の各第２単位遅延ユニットに対応して複数の状態保持回路が設けられ、上記遅延回路の出力が上記前進パルス用遅延回路に入力されていない状態から上記遅延回路の出力が上記前進パルス用遅延回路に入力されて上記前進パルスが伝播した上記第１単位遅延ユニットに対応した状態保持回路がセット状態にされ、上記後退パルスが伝播した上記第２単位遅延ユニットに対応した状態保持回路がリセット状態にされ、かつ上記遅延回路の出力が上記前進パルス用遅延回路に入力された後でかつ上記後退パルスが上記後退パルス用遅延回路で伝播される前に、その状態がリセット状態にされている状態保持回路に対応した上記第２単位遅延ユニットに対し、それぞれ上記クロックレシーバの出力が上記後退パルスとして入力されるように制御する状態保持部と、
上記クロックレシーバからの出力に基づいて上記前進パルス用遅延回路内の各第１単位遅延ユニットをリセットするための第１の制御パルスを生成する制御パルス生成回路と、
上記クロックレシーバと上記ディレイモニタとの間に設けられ、上記ディレイモニタに対する上記クロックレシーバからの出力の供給を制御する第１のゲート回路と、
上記ディレイモニタと上記前進パルス用遅延回路との間に設けられ、上記前進パルス用遅延回路に対する上記ディレイモニタからの出力の供給を制御する第２のゲート回路と、
上記クロックレシーバと上記制御パルス生成回路との間に設けられ、上記制御パルス生成回路に対する上記クロックレシーバからの出力の供給を制御する第３のゲート回路と、
上記第１の制御パルスを受け、この第１の制御パルスに基づいて上記状態保持部内の状態保持回路をリセットするための第２の制御パルスを生成する状態保持部制御回路と、
パワーダウンモードを制御するための信号に応じて上記第１、第２及び第３のゲート回路並びに上記制御パルス生成回路の動作を制御するための制御信号を発生する制御信号発生回路
とを具備したことを特徴とするクロック同期回路。
【請求項４】
前記ディレイモニタにおける遅延時間が、実質的に前記クロックレシーバにおける遅延時間と前記ドライバにおける遅延時間との和の時間に設定されていることを特徴とする請求項３に記載のクロック同期回路。
【請求項５】
予め前記状態保持部内の全ての状態保持回路がリセット状態となるように初期化する状態保持部初期化回路をさらに具備したことを特徴とする請求項３に記載のクロック同期回路。
【請求項６】
前記状態保持部初期化回路は、前記制御信号発生回路で発生される前記制御信号に基づいて前記状態保持部内の全ての状態保持回路がリセット状態となるように初期化することを特徴とする請求項５に記載のクロック同期回路。
【請求項７】
前記制御信号発生回路は、
パワーダウンモード信号と前記クロックレシーバからの出力とを受けて第１の制御信号を発生する第１の制御信号発生回路と、
前記内部クロックに基づいて動作が制御される複数のバンクを有するメモリ内部回路でリードデータが出力されているか否かを示す第１の信号と、いずれかのバンクがバンクアクティブ状態であるか否かを示す第２の信号と、前記クロックレシーバからの出力と、前記ディレイモニタからの出力とを受けて第２の制御信号及び第３の制御信号を発生する第２の制御信号発生回路と、
上記第１の制御信号と第２の制御信号と前記クロックレシーバからの出力とを受けて第４の制御信号を発生する第３の制御信号発生回路とからなり、
前記第１のゲート回路は上記第１の制御信号に基づいて、前記第２のゲート回路は上記第４の制御信号に基づいて、前記第３のゲート回路は上記第１の制御信号と第３の制御信号とに基づいて、それぞれ動作が制御されることを特徴とする請求項３に記載のクロック同期回路。
【請求項８】
前記外部クロックの供給開始後から所定の期間、前記前進パルス用遅延回路に対して前記クロックレシーバからの出力の供給を停止させる制御を行う入力遮断回路をさらに具備したことを特徴とする請求項３に記載のクロック同期回路。
【請求項９】
前記入力遮断回路は、前記外部クロックの供給開始後から、前記クロックレシーバが前記外部クロックの第１のクロックに対応したクロックを出力し終えるまでの期間、前記後退パルス用遅延回路に対して前記クロックレシーバからの出力の供給を停止させるように構成されていることを特徴とする請求項８に記載のクロック同期回路。
【請求項１０】
前記入力遮断回路は、
前記クロックレシーバからの出力に同期して第１論理レベルの信号をシフトして出力するシフトレジスタと、
上記シフトレジスタの出力と前記クロックレシーバからの出力との論理信号を、前記制御信号発生回路で発生される前記制御信号に応じて出力制御する論理回路とから構成されていることを特徴とする請求項８に記載のクロック同期回路。
【請求項１１】
前記状態保持部制御回路は、さらに後退パルス用遅延回路から出力される後退パルスを検知し、この検知結果に基づいて、前記遅延回路における遅延時間を所定の時間に対して延長させる制御を行うことを特徴とする請求項３に記載のクロック同期回路。
【請求項１２】
第１の外部クロックを受ける第１のクロックレシーバと、
上記第１のクロックレシーバの出力を遅延する第１のディレイモニタと、
上記第１のディレイモニタの出力を遅延する第１の遅延回路と、
上記第１の遅延回路で遅延される信号の次のサイクルに対応した上記第１のクロックレシーバからの出力を、上記第１の遅延回路における遅延時間と実質的に等しい遅延時間で遅延する第２の遅延回路と、
上記第２の遅延回路の出力を受けて第１の内部クロックを出力する第１のドライバと、
上記第１のクロックレシーバと上記第１のディレイモニタとの間に設けられ、パワーダウンモードを制御するための信号に応じて上記第１のディレイモニタに対する上記第１のクロックレシーバからの出力の供給を制御する第１のゲート回路と、
上記第１のディレイモニタと上記第１の遅延回路との間に設けられ、上記パワーダウンモードを制御するための信号に応じて上記第１の遅延回路に対する上記第１のディレイモニタからの出力の供給を制御する第２のゲート回路と、
上記第１の外部クロックに対して位相がずれた第２の外部クロックを受ける第２のクロックレシーバと、
上記第２のクロックレシーバの出力を遅延する第２のディレイモニタと、
上記第２のディレイモニタの出力を遅延する第３の遅延回路と、
上記第３の遅延回路で遅延される信号の次のサイクルに対応した上記第２のクロックレシーバからの出力を、上記第３の遅延回路における遅延時間と実質的に等しい遅延時間で遅延する第４の遅延回路と、
上記第４の遅延回路の出力を受けて第２の内部クロックを出力する第２のドライバと、
上記第２のクロックレシーバと上記第２のディレイモニタとの間に設けられ、パワーダウンモードを制御するための信号に応じて上記第２のディレイモニタに対する上記第２のクロックレシーバからの出力の供給を制御する第３のゲート回路と、
上記第２のディレイモニタと上記第３の遅延回路との間に設けられ、上記パワーダウンモードを制御するための信号に応じて上記第３の遅延回路に対する上記第２のディレイモニタからの出力の供給を制御する第４のゲート回路
とを具備したことを特徴とするクロック同期回路。
【請求項１３】
前記第１のディレイモニタにおける遅延時間が、実質的に前記第１のクロックレシーバにおける遅延時間と前記第１のドライバにおける遅延時間との和の時間に設定され、かつ前記第２のディレイモニタにおける遅延時間が、実質的に前記第２のクロックレシーバにおける遅延時間と前記第２のドライバにおける遅延時間との和の時間に設定されていることを特徴とする請求項１２に記載のクロック同期回路。