(57)【要約】  複数の出力端子を備える被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験シーケンスを実行し、試験シーケンスを進める条件として被試験デバイスの出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル毎に、マッチ状態を検出すべき出力端子を指定する試験部と、複数の出力端子のそれぞれに対応して設けられ、対応する出力端子の出力信号がマッチ状態となったか否かを示すピンマッチ信号を出力する複数のピンマッチ検出部と、複数のピンマッチ検出部のそれぞれに対応して設けられ、マッチ状態の検出対象でない出力端子に対応するピンマッチ信号を強制的にマッチ状態とする複数の強制マッチ部と、複数のピンマッチ検出部が出力信号および期待値の一致を示すピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号を出力する全体マッチ検出部とを備える試験装置を提供する。
2008152694.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力端子を備える被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する試験シーケンスを実行し、前記試験シーケンスを進める条件として前記被試験デバイスの出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル毎に、マッチ状態を検出すべき前記出力端子を指定する試験部と、
前記複数の出力端子のそれぞれに対応して設けられ、対応する前記出力端子の出力信号がマッチ状態となったか否かを示すピンマッチ信号を出力する複数のピンマッチ検出部と、
前記複数のピンマッチ検出部のそれぞれに対応して設けられ、前記マッチ状態の検出対象でない前記出力端子に対応する前記ピンマッチ信号を強制的にマッチ状態とする複数の強制マッチ部と、
前記複数のピンマッチ検出部が出力信号および期待値の一致を示すピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号を出力する全体マッチ検出部と、
を備える試験装置。
【請求項２】
前記試験部は、マッチ検出サイクル毎に、マッチ状態を検出すべき前記出力端子の組が異なる複数のマッチモードの中から一のマッチモードを選択し、
それぞれの前記強制マッチ部は、
前記複数のマッチモードのそれぞれに対応して設けられ、対応する前記マッチモードにおいて前記ピンマッチ信号を強制的にマッチ状態とするか否かを設定する複数の有効レジスタと、
前記試験部により選択された前記マッチモードに対応する前記有効レジスタに、前記ピンマッチ信号を強制的にマッチ状態とすることが設定されている場合に、前記ピンマッチ信号を強制的にマッチ状態とする強制マッチ回路と
を有する
請求項１に記載の試験装置。
【請求項３】
前記試験部は、
試験サイクル毎に前記試験シーケンス中の試験命令を順次実行し、
前記出力信号のマッチ状態を検出する試験命令であるマッチ検出命令を実行する場合において、前記マッチ検出命令において指定された前記マッチモードを選択し、
前記全体マッチ信号を検出するまでの間、前記マッチ検出命令を繰り返し実行し、
前記全体マッチ信号を検出したことに応じて前記マッチ検出命令の次の試験命令を実行する
請求項２に記載の試験装置。
【請求項４】
それぞれの前記強制マッチ部における前記複数の有効レジスタは、対応する前記マッチモードにおいて前記ピンマッチ信号を強制的にマッチ状態とする場合に論理Ｈレベルに設定され、
前記試験部は、前記複数のマッチモードに対応する複数のマッチモード信号のうち、選択した前記マッチモードに対応する前記マッチモード信号を論理Ｈレベルとし、
それぞれの前記ピンマッチ検出部は、対応する前記出力端子の出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力し、
それぞれの前記強制マッチ部における前記強制マッチ回路は、
前記複数のマッチモードのそれぞれについて、前記マッチモード信号の否定および前記有効レジスタの値の論理積をとる複数の論理積回路と、
前記複数の論理積回路の各出力と、前記内部ピンマッチ信号との論理和をとって前記ピンマッチ信号として出力する論理和回路と
を有し、
前記全体マッチ検出部は、前記複数のピンマッチ検出部から出力される複数の前記ピンマッチ信号の論理積を全体マッチ信号として出力する
請求項３に記載の試験装置。
【請求項５】
それぞれの前記強制マッチ部における前記複数の有効レジスタは、対応する前記マッチモードにおいて前記ピンマッチ信号を強制的にマッチ状態とする場合に論理Ｈレベルに設定され、
前記試験部は、前記複数のマッチモードに対応する複数のマッチモード信号のうち、選択した前記マッチモードに対応する前記マッチモード信号を論理Ｈレベルとし、
それぞれの前記ピンマッチ検出部は、対応する前記出力端子の出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力し、
それぞれの前記強制マッチ部における前記強制マッチ回路は、
前記複数のマッチモードのそれぞれについて、前記マッチモード信号と前記有効レジスタの値の否定の論理積をとる複数の論理積回路と、
前記複数の論理積回路の各出力と、前記内部ピンマッチ信号との論理和をとって前記ピンマッチ信号として出力する論理和回路と
を有し、
前記全体マッチ検出部は、前記複数のピンマッチ検出部から出力される複数の前記ピンマッチ信号の論理積を全体マッチ信号として出力する
請求項３に記載の試験装置。
【請求項６】
それぞれの前記強制マッチ部における前記複数の有効レジスタは、対応する前記マッチモードにおいて前記ピンマッチ信号を強制的にマッチ状態とする場合に論理Ｈレベルに設定され、
前記試験部は、前記複数のマッチモードに対応する複数のマッチモード信号のうち、選択した前記マッチモードに対応する前記マッチモード信号を論理Ｈレベルとし、
それぞれの前記ピンマッチ検出部は、対応する前記出力端子の出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力し、
それぞれの前記強制マッチ部における前記強制マッチ回路は、
前記複数のマッチモードのそれぞれについて、前記マッチモード信号および前記有効レジスタの値の否定論理積を出力する複数の否定論理積回路と、
前記複数の否定論理積回路の各出力の論理積をとる論理積回路と、
前記論理積回路の出力と、前記内部ピンマッチ信号との論理和をとって前記ピンマッチ信号として出力する論理和回路と
を有し、
前記全体マッチ検出部は、前記複数のピンマッチ検出部から出力される複数の前記ピンマッチ信号の論理積を全体マッチ信号として出力する
請求項３に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、メモリ用の試験装置に関する。
【背景技術】
【０００２】
被試験デバイスとして例えばメモリを有するデバイスを試験する場合、メモリの各アドレスに試験データを書き込み、書き込んだ試験データを読み出し、読み出したデータを期待値と比較することにより、各アドレスの良否を判定する試験が知られている。【０００３】
例えば、複数の入出力ピンを有し、ブロック単位で電気的に書き込み／消去可能な不揮発性のフラッシュメモリが知られている。フラッシュメモリを被試験デバイスとして試験する試験装置では、フラッシュメモリに書き込みを行い、書き込み完了を確認してから書き込み内容の試験を行う。これを実現するため、このような試験装置は、マッチ状態検出対象となる出力ピン（マッチピン）を設定し、マッチピンのマッチ状態を検出し、全てのマッチピンについてマッチ状態を検出したことに応じて全体のマッチを検出する機能を有する。（例えば、特許文献１参照）。
【特許文献１】特開２００６−６４４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数回マッチ検出をする場合において、それぞれのマッチ検出で異なるマッチピンを指定する場合、試験サイクル毎のマッチピンの指定を、フェイルメモリ等に記憶させることも可能である。この場合、メモリの容量が大きくなることで高コストになり、試験装置の製造コストを増大させてしまう。【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、複数の出力端子を備える被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験シーケンスを実行し、試験シーケンスを進める条件として被試験デバイスの出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル毎に、マッチ状態を検出すべき出力端子を指定する試験部と、複数の出力端子のそれぞれに対応して設けられ、対応する出力端子の出力信号がマッチ状態となったか否かを示すピンマッチ信号を出力する複数のピンマッチ検出部と、複数のピンマッチ検出部のそれぞれに対応して設けられ、マッチ状態の検出対象でない出力端子に対応するピンマッチ信号を強制的にマッチ状態とする複数の強制マッチ部と、複数のピンマッチ検出部が出力信号および期待値の一致を示すピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号を出力する全体マッチ検出部とを備える試験装置を提供する。【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る試験装置１０の構成を示す。
【図２】本実施形態に係る強制マッチ部２４ｃの構成の一例を示す。
【図３】本実施形態に係る試験装置１０が被試験デバイス３について書込試験を行う場合の入出力信号の一例を示す。
【図４】本実施形態に係る試験装置１０が被試験デバイス３について書込試験を行うプログラム２００の一例を示す。
【図５】本実施形態に係る試験装置１０における概略動作の処理フローチャートを示す。
【図６】本実施形態に係る試験装置１０におけるマッチ検出動作の処理フローチャートを示す。
【図７】本実施形態に係る変形例となる強制マッチ部３６の構成を示す。
【図８】本実施形態に係る変形例となる強制マッチ部４６の構成を示す。
【符号の説明】
【０００９】
１  試験部
２  論理比較器
３  被試験デバイス
３ａ  入力端子
３ｂ  出力端子
５  制御部
１０  試験装置
１１  タイミング発生器
１２  パターン発生器
１３  波形成形器
２１  ピンマッチ検出部
２１ａ  ピンマッチ検出部
２１ｂ  ピンマッチ検出部
２１ｃ  ピンマッチ検出部
２４  強制マッチ部
２４ａ  強制マッチ部
２４ｂ  強制マッチ部
２４ｃ  強制マッチ部
３６  強制マッチ部
４６  強制マッチ部
２７  全体マッチ検出部
２００  試験プログラム
２３１  論理積回路
２３２  論理積回路
２３３  論理和回路
２３４  論理比較部
２６０  論理和回路
２６１  マッチ有効レジスタ
２６２  ＭＤＱ７有効レジスタ
２６３  ＭＤＱ６有効レジスタ
２６４  インバータ
２６５  インバータ
２６６  論理積回路
２６７  論理積回路
２６８  論理和回路
２６９  インバータ
２７１  論理積回路
２８０  強制マッチ回路
３６１  マッチ有効レジスタ
３６２  ＭＤＱ７有効レジスタ
３６３  ＭＤＱ６有効レジスタ
３６４  ＭＤＱ５有効レジスタ
３６５  インバータ
３６６  インバータ
３６７  インバータ
３６８  論理積回路
３６９  論理積回路
３７０  論理積回路
３７１  論理和回路
３７２  インバータ
４６１  マッチ有効レジスタ
４６２  ＭＤＱ７有効レジスタ
４６３  ＭＤＱ６有効レジスタ
４６４  ＭＤＱ５有効レジスタ
４６５  否定論理積回路
４６６  否定論理積回路
４６７  否定論理積回路
４６８  論理積回路
４６９  インバータ
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１１】
図１は、本実施形態に係る試験装置１０の構成を示す。
試験装置１０は、被試験デバイス（以下、「ＤＵＴ」｛Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ｝とも略記する。）３を試験するための試験パターンに基づく試験信号をＤＵＴ３に入力し、試験信号に応じてＤＵＴ３が出力する出力信号に基づいてＤＵＴ３の良否を判定する。なお、本実施形態では、試験装置１０が備えている、例えば遅延素子等の本実施形態の特徴部分と関連性の低い一般的な構成要素の図示及び説明を省略する。【００１２】
本図は、ＤＵＴ３の出力ピンが３個以上の、例えば、フラッシュメモリの場合について示している。フラッシュメモリとしては、データのランダムアクセスが可能なＮＯＲ型と、シリアルデータの高速アクセスに向くＮＡＮＤ型が主に知られている。【００１３】
ＮＯＲ型フラッシュメモリは、書き込み時間がデバイス毎に異なり、一度の書き込み動作では正常に書き込みできない場合がある。そのため、ＮＯＲ型フラッシュメモリは、書き込み動作を、比較結果が一致するか、あるいは所定のリミット回数に達するまでリトライ（ポーリング）する機能を有している。ＮＯＲ型フラッシュメモリは、書き込みのシーケンスが終了した後に、メモリセル内部で書き込んだデータと期待値とを比較して正常に書き込めたかをチェックし、正常に書き込めていない場合にポーリング機能を実施する。ＮＯＲ型フラッシュメモリは、出力ピンからの出力によりポーリング機能の動作状態をモニタ出力することができる。また、ＮＯＲ型フラッシュメモリは、消去動作についても同様にポーリングする機能を有している。【００１４】
本実施形態で試験されるＤＵＴ３は、複数の入力端子３ａ及び出力端子３ｂを有する。ＮＯＲ型フラッシュメモリの場合、ＤＵＴ３は、例えば、アドレス入力ピンＡ２１−Ａ０、データ入出力ピンＤＱ７−ＤＱ０、チップイネーブルピンＣＥ、出力イネーブルピンＯＥ、ライトイネーブルピンＷＥ、リセットピンＲＥＳＥＴ、レディ／ビジーピンＲＹ／ＢＹを有する。また、ＤＵＴ３は、ＮＯＲ型フラッシュメモリの動作を、データ入出力ピンＤＱ７−ＤＱ０のうちの一部を用いてモニタする機能を有する。例えば、ＤＱ７はデータポーリング状態、ＤＱ６はトグルビット状態、ＤＱ５は内部タイマー超過状態、ＤＱ３はブロック消去タイマー状態を示す。例えば、データポーリング状態は、自動プログラム動作中にＤＱ７に最後に書き込んだデータの反転データを出力し、終了後に書き込んだデータを出力する。トグルビット状態は、自動動作中にデバイスに対して連続して読出すと、ＣＥ（又はＯＥ）を論理Ｈから論理Ｌにするたびに０／１を出力（トグル動作）する。内部タイマー超過状態は、自動動作（書き込み／消去）している最中には"０"を出力して、自動動作が規定された時間以内に終わらなければ"１"を出力する。ブロック消去タイマー状態は、あるブロック（セクタ）単位に消去している最中には"０"を出力して、自動動作が規定された時間内に終わらなければ"１"を出力する。一例としてＤＱ７−ＤＱ５，ＤＱ３に基づきマッチ検出を行うことで、試験装置１０は、フラッシュメモリの動作状態に応じて処理を進めることができる。【００１５】
試験装置１０は、試験部１と、論理比較器２と、制御部５を備える。試験部１は、タイミング発生器１１と、パターン発生器１２と、波形成形器１３を有する。【００１６】
タイミング発生器１１は、試験パターンを被試験デバイス３へ出力すべきタイミング、及び、被試験デバイス３が出力する出力信号をサンプリングすべきタイミングを発生する。具体的には、タイミング発生器１１は、入力した基準クロックとパターン発生器１２からのタイミングセット（ＴＳ）信号により指定されたタイミングデータに基づいて、パターン発生器１２へ送られる周期信号ＲＡＴＥ、及び、波形成形器１３に送られるタイミング信号Ｔｘを出力する。【００１７】
パターン発生器１２は、試験装置１０の利用者により指定された試験プログラム２００のシーケンスを実行し、被試験デバイス３に供給する試験パターンを生成する。具体的には、パターン発生器１２は、周期信号ＲＡＴＥに基づいて、試験パターンＰＤ及び期待値ＥＤを出力する。パターン発生器１２の内部には、試験に先立って試験プログラム２００が格納される。パターン発生器１２は、その試験プログラム２００にしたがって、マッチ検出を行うマッチ検出サイクル期間ｔｃ毎に、マッチ検出対象となるマッチピンの期待値ＥＤ、すなわち、マッチ状態を検出するマッチピンの値を出力する。なお、試験パターンＰＤ及び期待値ＥＤは、試験対象のピン毎に個別に生成される。【００１８】
波形成形器１３は、試験パターンＰＤを受け取ってタイミング発生器１１が発生したタイミング信号Ｔｘに基づき成形し、被試験デバイス３に供給する試験信号ＰＳ１、ＰＳ２、ＰＳ７を生成する。すなわち例えば、波形成形器１３は、試験パターンＰＤにより指定された信号波形を、タイミング信号Ｔｘにより指定されたタイミングで変化するように発生し、試験信号ＰＳ１、ＰＳ２、ＰＳ７として被試験デバイス３に供給する。【００１９】
論理比較器２は、ＤＵＴ３の出力信号（例えばＤＱ０〜ＤＱ７、およびＲＹ／ＢＹ）とそれぞれの期待値（例えば、ＥＤ０〜ＥＤ７、およびＥＤＲＹ／ＢＹ）とを比較する。論理比較器２は、比較結果が不一致（フェイル）の場合、そのアドレスサイクルでフェイル信号（例えば「１」）を出力する。論理比較器２は、出力されたフェイル信号を、例えばラッチ回路等に保持する。したがって、ＤＵＴ３の試験中に一度でもフェイル信号が出力されれば、試験後にそのＤＵＴ３を不良と判定することができる。つまり、試験装置１０は、ＤＵＴ３の出力信号と期待値との比較結果の一致、不一致によりＤＵＴ３の良否を判定する。なお、マッチ検出サイクル中は、マッチピンの出力と期待値が一致するまでマッチ検出サイクルを繰り返す。【００２０】
論理比較器２は、複数のピンマッチ検出部２１（２１ａ、２１ｂ、…、２１ｃ、…）と、複数の強制マッチ部２４（２４ａ、２４ｂ、…、２４ｃ、…）と、全体マッチ検出部２７とを有する。複数のピンマッチ検出部２１は、複数の出力端子３ｂのそれぞれに対応して設けられ、対応する出力端子３ｂの出力信号が期待値とマッチ状態となったか否かを示すピンマッチ信号（ＰＭ１、ＰＭ２、…、ＰＭ７、…）を出力する。【００２１】
複数の強制マッチ部２４は、複数のピンマッチ検出部２１のそれぞれに対応して設けられ、マッチ状態の検出対象でない出力端子３ｂに対応するピンマッチ信号を強制的にマッチ状態とする。全体マッチ検出部２７は、複数のピンマッチ検出部２１がピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号ＡＭを出力する。【００２２】
なお、パターン発生器１２は、マッチ検出サイクル以外の試験サイクルにおいて、マスク信号ＭＫを出力し、マッチ状態を維持する。これにより、マッチ検出サイクル以外については常に全体マッチ信号ＡＭが出力されるので、パターン発生器１２はマッチ検出サイクルかどうかに関わらず全体マッチ信号ＡＭに応じて次の試験命令に処理を進めてよい。【００２３】
制御部５は、試験装置１０の各部を制御し、試験プログラム２００を予めパターン発生器１２に書き込んでおく。試験部１は、この試験プログラム２００を実行した結果パターン発生器１２が発生する試験パターンＰＤに基づき、ライトアドレス、ライトデータ、ライトコマンド、リードアドレス、リードコマンド等を試験信号としてＤＵＴ３に供給する。【００２４】
図１における複数のピンマッチ検出部２１は各々が同様な構成であり、複数の強制マッチ部２４も各々が同様な構成であるので、以下の説明では、例えばピンマッチ検出部２１ｃと強制マッチ部２４ｃのみについて、それぞれ符号も代表する２１および２４として説明する。ピンマッチ検出部２１が有効となりマッチ検出サイクル毎に指定されたマッチピンによりマッチ検出が可能となるのは、パターン発生器１２からマッチモード信号ＭＭが出力される場合である。マッチモードは、例えば、データ入出力ピンＤＱ７の出力を試験するための出力端子３ｂの組を指定するモードと、データ入出力ピンＤＱ６の出力を試験するための出力端子３ｂの組を指定するモードである。従って、マッチモード信号ＭＭとは、試験パターンＰＤにおいて、試験対象のマッチピン出力端子３ｂであるＤＱ７およびＤＱ６のそれぞれに対応して設けられたマッチモードＭＤＱ７およびＭＤＱ６のそれぞれの有効サイクルを示す。【００２５】
図２は、本実施形態に係る論理比較器２の構成の一例を示す。図２は、設定したいマッチピンが２個（ＤＱ７、ＤＱ６）の場合を示している。論理比較器２は、ピンマッチ検出部２１と、強制マッチ部２４と、全体マッチ検出部２７とを備える。【００２６】
ピンマッチ検出部２１は、論理比較部２３４、論理積回路２３１、論理積回路２３２、論理和回路２３３、および論理和回路２６０を有する。論理比較部２３４は、ピンマッチ検出部２１に対応する出力端子３ｂの出力信号ＤＱ７が入力され、それに対して論理Ｈが期待される場合と論理Ｌが期待される場合の各々について論理比較結果ＲＣ７（Ｈ）、ＲＣ７（Ｌ）を出力する。論理積回路２３１は、論理比較部２３４からの論理Ｈ期待の論理比較結果ＲＣ７（Ｈ）と期待値ＥＤ７との論理積を出力する。論理Ｈ期待の論理比較結果とは、指定された試験サイクルで、出力信号ＤＱ７が論理Ｈの値になったかを論理比較により求めた結果である。論理積回路２３２は、論理比較部２３４からの論理Ｌ期待の論理比較結果ＲＣ７（Ｌ）と期待値ＥＤ７の否定との論理積を出力する。論理Ｌ期待の論理比較結果とは、指定された試験サイクルで、出力信号ＤＱ７が論理Ｌの値になったかを論理比較により求めた結果である。【００２７】
論理和回路２３３は、論理積回路２３１の出力と、論理積回路２３２の出力との論理和を出力する。これにより論理和回路２３３は、ＤＱ７の論理値が期待値ＥＤ７と一致した場合に１を出力する。この機能により、論理和回路２３３は、マッチ検出サイクルにおいて、対応する出力端子３ｂの出力信号ＤＱ７がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号ＩＭ７を出力する。論理和回路２６０は、内部ピンマッチ信号ＩＭ７と、強制マッチ部２４からの強制マッチ信号ＥＭ７とマスク信号ＭＫとの論理和を出力する。これにより論理和回路２６０は、出力端子３ｂの出力信号ＤＱ７がマッチ状態となったか否かを示すピンマッチ信号ＰＭ７を出力する。【００２８】
強制マッチ部２４は、ピンマッチ検出部２１と共用される論理和回路２６０、マッチ有効レジスタ２６１、ＭＤＱ７有効レジスタ２６２、ＭＤＱ６有効レジスタ２６３、および強制マッチ回路２８０を有する。強制マッチ回路２８０は、インバータ２６４、インバータ２６５、論理積回路２６６、論理積回路２６７、論理和回路２６８、及びインバータ２６９を含んでいる。強制マッチ部２４の一部としての論理和回路２６０は、強制マッチ部２６の強制マッチ信号ＥＭ７により、強制的にマッチ状態であるピンマッチ信号ＰＭ７を出力する。【００２９】
マッチ有効レジスタ２６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ２６１に"０"が設定されると、インバータ２６９によりマッチ有効レジスタ２６１の値が反転され、論理和回路２６８に対して"１"が供給される。この結果、論理和回路２６８は、強制マッチ信号（ＥＭ７＝"１"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部２４から、常に強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が無効化される。逆に、マッチ有効レジスタ２６１に"１"が設定される場合は、論理和回路２６８に対して"０"が供給される。この結果、強制マッチ信号ＥＭ７＝"０"の値は、有効レジスタ２６２、２６３の設定およびマッチモード信号ＭＭの値に依存する。【００３０】
複数の有効レジスタ２６２、２６３は、複数のマッチモードのそれぞれに対応して設けられ、対応するマッチモードにおいて、当該ピンに対応する強制マッチ信号を出力するか否かを設定する。【００３１】
ＭＤＱ７有効レジスタ２６２は、マッチモードＭＤＱ７において、対応する出力端子３ｂをマッチ検出対象ピンとする場合に論理"１"が制御部５により設定される。ＭＤＱ６有効レジスタ２６３は、マッチモードＭＤＱ６において、対応する出力端子３ｂをマッチ検出対象ピンとする場合に論理"１"が制御部５により設定される。【００３２】
強制マッチ回路２８０は、例えば、ＭＤＱ７有効レジスタ２６２が"有効"（すなわち論理"１"）を示す場合において、試験部１によりマッチモードＭＤＱ７が選択されると、ＭＤＱ７に対応する内部強制マッチ信号ＥＭ７１＝"０"とし、ピンマッチ検出部２１によるマッチ検出を有効とする回路である。一方、試験部１によりマッチモードＭＤＱ７以外、すなわち例えばマッチモードＭＤＱ６が選択されると、ＭＤＱ７に対応する内部強制マッチ信号ＥＭ７１＝"１"とする。この結果、論理和回路２６８は、強制マッチ信号"１"を論理和回路２６０に出力するので、当該出力端子３ｂはマッチピンとして選択されない。【００３３】
例えば、マッチモード信号ＭＭとしてマッチピンＤＱ７を試験するマッチモードを示す信号（ＭＤＱ７＝"１"、ＭＤＱ６＝"０"）がパターン発生器１２から出力される場合、試験装置１０は、次のように動作する。試験に先立って、制御部５は、マッチピンＤＱ６に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"０"とし、ＭＤＱ６有効レジスタ２６３を"１"に設定する。また、制御部５は、マッチピンＤＱ７に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"１"とし、ＭＤＱ６有効レジスタ２６３を"０"に設定する。【００３４】
次に、パターン発生器１２は、試験プログラム２００内の記述に従い、マッチモードＭＤＱ７のマッチ検出サイクルにおいて、ＭＤＱ７信号（"１"）およびＭＤＱ６信号（"０"）を生成する。マッチピンＤＱ７側のインバータ２６４は、入力したＭＤＱ７信号"１"を反転して"０"とし、論理積回路２６６に入力する。ここで、ＭＤＱ７有効レジスタ２６２は"１"であるから、これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ７１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"０"を反転して"１"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"０"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ７２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ７において、マッチピンＤＱ７に対応する強制マッチ部２４の強制マッチ信号ＥＭ７は論理"０"となり、マッチピンＤＱ７のマッチ検出が有効となる。この結果、マッチピンＤＱ７に対応するピンマッチ検出部２１がマッチピンＤＱ７の出力と期待値ＥＤ７との一致を検出したことに応じて、マッチピンＤＱ７に対応するピンマッチ信号ＰＭ７が論理和回路２６０を介して全体マッチ検出部２７へ出力される。【００３５】
一方、マッチピンＤＱ６側のインバータ２６４は、入力したＭＤＱ７信号"１"を反転して"０"とし、論理積回路２６６に入力する。ここで、ＭＤＱ７有効レジスタ２６２は"０"であるから、これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ６１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"０"を反転して"１"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"１"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ６２として"１"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ７において、マッチピンＤＱ６に対応する強制マッチ部２４の強制マッチ信号ＥＭ６は論理"１"となり、マッチピンＤＱ６は強制的にマッチ状態とされる。【００３６】
マッチモード信号ＭＭとしてマッチピンＤＱ６を試験するマッチモードを示す信号（ＭＤＱ７＝"０"、ＭＤＱ６＝"１"）がパターン発生器１２から出力される場合、試験装置１０は、次のように動作する。試験に先立って、制御部５は、マッチピンＤＱ６に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"０"とし、ＭＤＱ６有効レジスタ２６３を"１"に設定する。また、制御部５は、マッチピンＤＱ７に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"１"とし、ＭＤＱ６有効レジスタ２６３を"０"に設定する。【００３７】
次に、パターン発生器１２は、試験プログラム２００内の記述に従い、マッチモードＭＤＱ６のマッチ検出サイクルにおいて、ＭＤＱ７信号（"０"）およびＭＤＱ６信号（"１"）を生成する。マッチピンＤＱ６側のインバータ２６４は、入力したＭＤＱ７信号"０"を反転して"１"とし、論理積回路２６６に入力する。これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ６１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"１"を反転して"０"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"１"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ６２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ６において、マッチピンＤＱ６に対応する強制マッチ部２４の強制マッチ信号ＥＭ６は論理"０"となり、マッチピンＤＱ６のマッチ検出が有効となる。この結果、マッチピンＤＱ６に対応するピンマッチ検出部２１がマッチピンＤＱ６の出力と期待値ＥＤ６との一致を検出したことに応じて、マッチピンＤＱ６に対応するピンマッチ信号ＰＭ６が論理和回路２６０を介して全体マッチ検出部２７へ出力される。【００３８】
一方、マッチピンＤＱ７側のインバータ２６４は、入力したＭＤＱ７信号"０"を反転して"１"とし、論理積回路２６６に入力する。これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ７１として"１"を出力する。また、マッチピンＤＱ７側のインバータ２６５は、入力したＭＤＱ６信号"１"を反転して"０"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"０"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ７２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ６において、マッチピンＤＱ７に対応する強制マッチ部２４の強制マッチ信号ＥＭ７は論理"１"となり、マッチピンＤＱ７は強制的にマッチ状態とされる。【００３９】
以上に示したように、マッチピンＤＱ７に対応するピンマッチ検出部２１は、マッチモード信号ＭＭのＭＤＱ７信号が"１"かつピンマッチ検出部２１によりマッチが検出された場合、および、マッチモード信号ＭＭのＭＤＱ６信号が"１"である場合に、ピンマッチ信号ＰＭ７として"１"を全体マッチ検出部２７に出力する。【００４０】
一方で、マッチピンＤＱ６に対応するピンマッチ検出部２１は、マッチモード信号ＭＭのＭＤＱ６信号が"１"かつピンマッチ検出部２１によりマッチが検出された場合、および、マッチモード信号ＭＭのＭＤＱ７信号が"１"である場合に、ピンマッチ信号ＰＭ６として"１"を全体マッチ検出部２７に出力する。【００４１】
全体マッチ検出部２７は、複数のピンマッチ検出部および強制マッチ部の組からのピンマッチ信号の論理積を、全体マッチ信号ＡＭとしてパターン発生部１２に出力する。これにより、全体マッチ検出部２７は、全てのピンマッチ信号がマッチ状態となったことに応じて、全体マッチ信号を出力することができる。【００４２】
このように、本実施形態の試験装置１０では、それぞれの強制マッチ部における複数の有効レジスタは、対応するマッチモード信号により有効となるレジスタが論理Ｈレベルに設定され、他の有効レジスタは論理Ｌレベルに設定される。試験部１は、複数のマッチモードに対応するマッチモード信号のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。これに伴い、当該マッチモードにおいてマッチ検出の対象とならない出力端子３ｂに対応する強制マッチ部２４は、強制マッチ信号ＥＭを出力する。また、それぞれのピンマッチ検出部２１は、対応する出力端子の出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。全体マッチ検出部２７は、複数の出力端子３ｂのそれぞれに対応するピンマッチ検出部２１および強制マッチ部２４から出力される複数のピンマッチ信号の論理積を全体マッチ信号として出力する。【００４３】
図３は、本実施形態に係る試験装置１０がＤＵＴ３について書込試験を行う場合の入出力信号の一例を示す。試験部１は、チップイネーブルピンＣＥに対し論理"Ｌ"を供給した状態で、被試験デバイス３のアドレス入力Ａ２１−Ａ０に対し３サイクルのコマンド（ＣＭＤ１、ＣＭＤ２、ＣＭＤ３）を出力して書き込みを指示し、タイミングｔ１でアドレスを供給する。これと並行して、試験部１は、被試験デバイス３のデータ入力ＤＱ７−ＤＱ０に対し、３サイクルのコマンド（ＣＭＤ１'、ＣＭＤ２'、ＣＭＤ３'）を入力して書き込みを指示し、タイミングｔ２で書き込むデータを供給する。その後、試験部１は、チップイネーブルピンＣＥを論理"Ｈ"に戻す。【００４４】
次に、試験部１は、被試験デバイス３に対する書込処理の完了をマッチ検出により確認する。具体的には、試験部１は、書き込んだアドレスをアドレス入力ピンＡ２１−Ａ０により指定して、データ出力ＤＱ７−ＤＱ０をモニタする。ＤＵＴ３は、内部書き込み中は書き込みデータＤＱ７を反転した値ＤＱ７（バー）をＤＱ７に対応する出力端子から出力し、書き込み終了後には書き込みデータを当該出力端子から出力する。試験部１は、被試験デバイス３に書き込みデータが入力されてから書き込みが完了するまでの期間ｔｓにおいて、"ＩＤＸ８＝＃１７"の記述に基づく指定ループ回数まで、マッチ検出サイクルをループして待つことにより試験サイクルを延長する。ここで、レジスタＩＤＸ８に対して設定した指定値（＃１７）と指定ループ回数との関係は、試験装置１０の仕様により定められており、例えば、指定ループ回数（＃１９）＝指定値（＃１７）＋２等となりうる。ここで、試験装置１０の使用者は、指定ループ回数として、ＤＵＴ３が良品として許容できる書込み時間を設定してよく、この書き込み時間として製造者により規定された仕様上の書き込み時間を用いてよい。ＤＵＴ３におけるマッチ検出サイクル期間ｔｃは、データ出力ＤＱ７−ＤＱ０において反転した値ＤＱ７（バー）が出力される期間である。【００４５】
試験部１は、上記のようにＤＵＴ３を試験する試験シーケンスを実行し、試験シーケンスを進める条件としてＤＵＴ３の出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル期間ｔｃ毎に、マッチ状態を検出すべき出力端子３ｂの組が異なる複数のマッチモードの中から一のマッチモードを選択してマッチモード信号を出力する。【００４６】
図４は、本実施形態に係る試験装置１０がＤＵＴ３について書込試験を行うプログラム２００の一例を示す。ＮＯＲ型フラッシュメモリの書き込み動作時には、図３に示したように、試験部１は、３サイクル分のコマンドを被試験デバイス３に供給した後にアドレスとデータを供給する。命令"ＦＬＧＬＩ１"は、当該命令を実行する試験サイクルにおいて、試験部１によりマッチ検出を行うことを示す。試験部１は、マッチ検出命令"ＦＬＧＬＩ１"において、"ＩＤＸ８＝＃１７"の記述に基づく指定ループ回数まで、当該命令のマッチ検出サイクルをループして待ち、マッチが最終的に検出されなかった時には、試験部１は、ＳＴ２にプログラムを分岐させている。本実施形態では、マッチ検出命令のオペランドとして、マッチモードを示すＭＤＱ７、ＭＤＱ６を記述する。これにより、試験部１のパターン発生器１２ではマッチ検出サイクル毎にマッチモードＭＤＱ７を指定するのか、マッチモードＭＤＱ６を指定するのかが決まる。【００４７】
図５は、本実施形態に係る試験装置１０における概略動作の処理フローチャートを示す。試験装置１０は、試験プログラムの実行に先立って、各出力端子に対応する強制マッチ部２４内のマッチ有効レジスタ２６１、ＭＤＱ７有効レジスタ２６２、およびＭＤＱ６有効レジスタ２６３を設定する（Ｓ１）。次に、試験プログラムの実行を開始すると、試験装置１０は、最初の試験パターン１に基づき被試験デバイス３に対し試験信号を出力し、被試験デバイス３の出力信号を入力する（Ｓ２）。同様に、試験装置１０は、２番目以降の試験パターン２、…に基づき被試験デバイス３に対し試験信号を出力し、被試験デバイス３の出力信号を入力する（Ｓ３以降）。ここで、マッチ検出サイクルについては、試験装置１０は、試験パターンに基づく信号入出力に加え、マッチ検出を行う。【００４８】
図６は、本実施形態に係る試験装置１０におけるマッチ検出動作の処理フローチャートを示す。試験装置１０は、本フローに基づいて試験プログラム中の試験命令を順次実行する。また、試験装置１０は、マッチ検出命令の実行において、被試験デバイス３の出力端子３ｂをモニタして、マッチが検出されるまで当該マッチ検出命令を繰り返す。
まず、試験装置１０は、試験部１で試験サイクル毎に試験シーケンス中の試験命令を順次実行するとともに（Ｓ１１）、当該試験命令がマッチ検出命令であるか否かを判断する（Ｓ１２）。当該試験命令がマッチ検出命令で無い場合、試験装置１０は、次の試験命令に処理を進める（Ｓ１２：Ｎｏ）。【００４９】
一方、当該試験命令がマッチ検出命令である場合、試験装置１０内のパターン発生器１２は、当該マッチ検出サイクルにおけるマッチモードを、マッチ検出命令の指定に基づき選択し、マッチモード信号ＭＭを出力する（Ｓ１３）。【００５０】
試験装置１０は、マッチモードが選択されると、複数のピンマッチ検出部２１からのピンマッチ信号ＰＭのうち、選択されたマッチモードのマッチ検出対象となるピン以外のピンについてのピンマッチ信号を強制的にマッチ状態とする。例えば、試験装置１０は、被試験デバイス３がＮＯＲ型フラッシュメモリの場合、書き込みのポーリングが完了するまで、マッチ状態検出動作を繰り返し実行して待機する。【００５１】
全体マッチ検出部２７は、全てのピンマッチ信号ＰＭを受けると全体マッチ信号ＡＭを出力する。パターン発生器１２は、全体マッチ検出部２７から全体マッチ信号ＡＭが出力されるまで待つ（Ｓ１４）。そして、全体マッチ信号ＡＭが出力されると、試験装置１０は、次の試験命令に処理を進める（Ｓ１５）。【００５２】
このように、本実施形態の試験装置１０は、被試験デバイス３の試験に際しマッチ検出サイクル毎に異なるマッチピンの組み合わせでマッチ状態を検出する場合において、それぞれのマッチ検出サイクルにおいて指定されたマッチモードに対応するマッチピンをマッチ検出対象とし、当該マッチピン以外の出力端子を強制マッチ状態とする。これにより、それぞれのマッチ検出命令に対しマッチモードを指定すればよく、各試験サイクルにおける試験パターンにおいてマッチピンを指定する情報を記憶させる必要がなくなる。したがって、本実施形態の試験装置１０では、メモリの使用量を低減し、試験装置１０の製造コストの増大を抑制することができる。【００５３】
図７は、強制マッチ部２４の変形例となる強制マッチ部３６の構成を示す。なお、図７は、マッチモードが３種類（ＭＤＱ７、ＭＤＱ６、ＭＤＱ５）の場合を示す。なお、試験装置１０の全体構成は図１、図２に示したものと同様である。
試験部１は、複数のマッチモードに対応する複数のマッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。それぞれのピンマッチ検出部２１は、対応する出力端子３ｂの出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。【００５４】
強制マッチ部３６は、マッチ有効レジスタ３６１、インバータ３７２、ＭＤＱ７有効レジスタ３６２、ＭＤＱ６有効レジスタ３６３、ＭＤＱ５有効レジスタ３６４、インバータ３６５、インバータ３６６、インバータ３６７、論理積回路３６８、論理積回路３６９、論理積回路３７０、論理和回路３７１を有する。インバータ３７２、インバータ３６５、インバータ３６６、インバータ３６７、論理積回路３６８、論理積回路３６９、論理積回路３７０、論理和回路３７１は、強制マッチ回路２８０に対応する。マッチ有効レジスタ３６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ３６１に"０"が設定されると、インバータ３７２によりマッチ有効レジスタ３６１の値が反転され、論理和回路３７１に対して"１"が供給される。この結果、論理和回路３７１は、強制マッチ信号（ＥＭ７＝"１"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部３６から、常に強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が無効化される。逆に、マッチ有効レジスタ３６１に"１"が設定される場合は、論理和回路３７１に対して"０"が供給される。この結果、強制マッチ信号ＥＭ７＝"０"の値は、有効レジスタ３６２、３６３、３６４の設定およびマッチモード信号ＭＭの値に依存する。【００５５】
ＭＤＱ７有効レジスタ３６２、ＭＤＱ６有効レジスタ３６３、ＭＤＱ５有効レジスタ３６４は、各々、対応するマッチモードにおいて当該出力端子に対応する強制マッチ信号を出力するか否かを設定する。各インバータ３６５、インバータ３６６、インバータ３６７は、対応する入力に対する否定値を出力する。各論理積回路３６８、論理積回路３６９、論理積回路３７０は、インバータ３６５、インバータ３６６、およびインバータ３６７の出力のそれぞれと、マッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のそれぞれとの論理積を出力する。【００５６】
論理積回路３６８は、マッチモード信号ＭＤＱ７と、ＭＤＱ７有効レジスタ３６２の値のインバータ３６５による否定値との論理積を、内部強制マッチ信号ＥＭ７１として出力する。論理積回路３６９は、マッチモード信号ＭＤＱ６と、ＭＤＱ６有効レジスタ３６３の値のインバータ３６６による否定値との論理積を、内部強制マッチ信号ＥＭ７２として出力する。論理積回路３７０は、マッチモード信号ＭＤＱ５と、ＭＤＱ５有効レジスタ３６４の値のインバータ３６７による否定値との論理積を、内部強制マッチ信号ＥＭ７３として出力する。【００５７】
論理和回路３７１は、論理積回路３６８、３６９、３７０がそれぞれ出力する各内部強制マッチ信号ＥＭ７１、ＥＭ７２、ＥＭ７３と、マッチ有効レジスタ３６１のインバータ３７２による否定値（内部強制マッチ信号ＥＭ７０）との論理和を、強制マッチ信号ＥＭ７として論理和回路２６０へと出力する。【００５８】
本変形例に係る強制マッチ部３６においては、論理積回路３６８は、ＭＤＱ７有効レジスタ３６２が論理"０"かつマッチモード信号ＭＤＱ７が論理"１"の場合に論理"１"を出力し、他の場合には論理"０"を出力する。これにより、強制マッチ部３６は、当該出力端子についてマッチモードＭＤＱ７が無効とされている場合において、マッチモードＭＤＱ７が選択されたことに応じて強制マッチ信号を出力することができる。また、ＭＤＱ６有効レジスタ３６３、インバータ３６６、および論理積回路３６９の組、並びに、ＭＤＱ５有効レジスタ３６４、インバータ３６７、および論理積回路３７０の組についても同様である。【００５９】
従って、本変形例においても、試験装置１０は、それぞれのマッチ検出命令に対して指定されたマッチモードに対応する出力端子をマッチピンとして選択することができる。【００６０】
図８は、強制マッチ部２４の変形例となる強制マッチ部４６の構成を示す。なお、図８も、マッチモードが３種類（ＭＤＱ７、ＭＤＱ６、ＭＤＱ５）の場合を示す。なお、試験装置１０の全体構成は図１、図２に示したものと同様である。
試験部１は、複数のマッチモードに対応する複数のマッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。それぞれのピンマッチ検出部２１は、対応する出力端子３ｂの出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。【００６１】
強制マッチ部４６は、マッチ有効レジスタ４６１、インバータ４６９、ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、ＭＤＱ５有効レジスタ４６４、否定論理積回路４６５、否定論理積回路４６６、否定論理積回路４６７、論理積回路４６８とを有する。強制マッチ回路２８０としては、否定論理積回路４６５、４６６、４６７と、インバータ４６９、とを含む。【００６２】
マッチ有効レジスタ４６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ４６１に"０"が設定されると、インバータ４６９によりマッチ有効レジスタ４６１の値が反転され、論理積回路４６８に対して"１"が供給される。この結果、論理積回路４６８は、強制マッチ信号（ＥＭ７＝"１"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部４６から、常に強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が無効化される。逆に、マッチ有効レジスタ４６１に"１"が設定される場合は、論理積回路４６８に対して"０"が供給される。この結果、強制マッチ信号ＥＭ７＝"０"の値は、有効レジスタ４６２、４６３、４６４の設定およびマッチモード信号ＭＭの値に依存する。【００６３】
ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、ＭＤＱ５有効レジスタ４６４は、各々、対応するマッチモードにおいて当該出力端子に対応する強制マッチ信号を出力するか否かを設定する。各否定論理積回路４６５、否定論理積回路４６６、否定論理積回路４６７は、ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、およびＭＤＱ５有効レジスタ４６４の出力のそれぞれと、マッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のそれぞれとの否定論理積を出力する。【００６４】
否定論理積回路４６５は、マッチモード信号ＭＤＱ７と、ＭＤＱ７有効レジスタ４６２の値との否定論理積を、内部強制マッチ信号ＥＭ７１として出力する。否定論理積回路４６６は、マッチモード信号ＭＤＱ６と、ＭＤＱ６有効レジスタ４６３の値との否定論理積を、内部強制マッチ信号ＥＭ７２として出力する。否定論理積回路４６７は、マッチモード信号ＭＤＱ５と、ＭＤＱ５有効レジスタ４６４の値との論理積を、内部強制マッチ信号ＥＭ７３として出力する。【００６５】
論理積回路４６８は、否定論理積回路４６５、４６６、４６７がそれぞれ出力する各内部強制マッチ信号ＥＭ７１、ＥＭ７２、ＥＭ７３と、マッチ有効レジスタ４６１のインバータ４６９による否定値（内部強制マッチ信号ＥＭ７０）との論理積を、強制マッチ信号ＥＭ７として論理和回路２６０へと出力する。【００６６】
本変形例に係る強制マッチ部４６においては、否定論理積回路４６５は、ＭＤＱ７有効レジスタ４６２が論理"１"かつマッチモード信号ＭＤＱ７が論理"１"の場合に論理"０"を出力し、他の場合には論理"１"を出力する。これにより、否定論理積回路４６５は、当該出力端子についてマッチモードＭＤＱ７が有効とされている場合において、マッチモードＭＤＱ７が選択された場合に内部強制マッチ信号ＥＭ７１を論理"０"とする。また、ＭＤＱ６有効レジスタ４６３および否定論理積回路４６６の組、並びに、ＭＤＱ５有効レジスタ４６４および否定論理積回路４６７の組についても同様である。これにより、強制マッチ部４６は、論理積回路４６８が出力する強制マッチ信号ＥＭ７を"０"として、ピンマッチ検出部２１によるマッチ検出を可能することができる。一方、インバータ４６９、否定論理積回路４６５、否定論理積回路４６６、および否定論理積回路４６７の全てが論理"１"を出力した場合、論理積回路４６８は、強制マッチ信号ＥＭ７を"１"とする。【００６７】
従って、本変形例においても、試験装置１０は、それぞれのマッチ検出命令に対して指定されたマッチモードに対応する出力端子をマッチピンとして選択することができる。【００６８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
2008152694.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2008152694.tif 000011
2008152694.tif 000012
2008152694.tif 000013
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