(57)【要約】  被試験デバイスを試験する試験装置であって、被試験デバイスに供給すべき試験信号を定めた試験パターンを発生するパターン発生部と、被試験デバイスに試験信号を供給するタイミングを示すタイミング信号を発生するタイミング信号発生部と、試験パターンをフィルタリングして、試験パターンに応じたジッタを表すジッタ制御信号を出力するデジタルフィルタと、ジッタ制御信号に応じてタイミング信号を遅延することにより、タイミング信号にジッタを印加するジッタ印加部と、ジッタが印加されたタイミング信号を基準として、試験パターンを成形した試験信号を生成する波形成形部とを備える試験装置を提供する。
2008133238.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給すべき試験信号を定めた試験パターンを発生するパターン発生部と、
前記被試験デバイスに試験信号を供給するタイミングを示すタイミング信号を発生するタイミング信号発生部と、
前記試験パターンをフィルタリングして、前記試験パターンに応じたジッタを表すジッタ制御信号を出力するデジタルフィルタと、
前記ジッタ制御信号に応じて前記タイミング信号を遅延することにより、前記タイミング信号にジッタを印加するジッタ印加部と、
ジッタが印加された前記タイミング信号を基準として、前記試験パターンを成形した試験信号を生成する波形成形部と
を備える試験装置。
【請求項２】
前記タイミング信号にジッタを印加するか否かを指定する印加制御信号を入力し、ジッタを印加しないことが指定された場合、前記ジッタ制御信号をジッタが印加されない値とする印加制御部を更に備える
請求項１に記載の試験装置。
【請求項３】
試験パターンに応じたジッタとは異なる種類のジッタを表すジッタ信号を、前記ジッタ制御信号に加算する加算部を更に備える請求項１に記載の試験装置。
【請求項４】
ランダムジッタを表すランダムジッタ信号を出力するランダムジッタ発生部と、
前記ランダムジッタ信号を前記ジッタ制御信号に加算する加算部とを更に備え、
前記ランダムジッタ発生部は、
所定段のシフトレジスタを含み、前記シフトレジスタにおける最終段のレジスタから擬似ランダム信号を発生する線形フィードバックシフトレジスタと、
前記シフトレジスタに含まれる複数のレジスタのビット値を加算した加算値を出力する加算部と、
前記加算部が加算するビット値を格納する複数のレジスタの数の半値を、前記加算値から減算した半値減算値を出力する半値減算部と、
前記半値減算値に応じた前記ランダムジッタ信号を出力するランダムジッタ出力部と
を有する請求項１に記載の試験装置。
【請求項５】
被試験デバイスを試験する試験装置であって、
試験信号を前記被試験デバイスに出力する信号出力部と、
前記試験信号に応じて前記被試験デバイスから出力された出力信号を入力する信号入力部と、
前記被試験デバイスから出力されるべき出力信号を定めた期待値パターンを発生するパターン発生部と、
前記期待値パターンと前記出力信号とを比較するタイミングを示すストローブ信号を発生するタイミング信号発生部と、
前記期待値パターンをフィルタリングして、前記期待値パターンに応じたジッタを表すジッタ制御信号を出力するデジタルフィルタと、
前記ジッタ制御信号に応じて前記ストローブ信号を遅延することにより、前記ストローブ信号にジッタを印加するジッタ印加部と、
ジッタが印加された前記ストローブ信号のタイミングにおいて、前記出力信号と前記期待値パターンとを比較する比較部と
を備える試験装置。
【請求項６】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスに供給すべき試験信号を定めた試験パターンを発生する段階と、
前記被試験デバイスに試験信号を供給するタイミングを示すタイミング信号を発生する段階と、
前記試験パターンをフィルタリングして、前記試験パターンに応じたジッタを表すジッタ制御信号を出力する段階と、
前記ジッタ制御信号に応じて前記タイミング信号を遅延することにより、前記タイミング信号にジッタを印加する段階と、
ジッタが印加された前記タイミング信号を基準として、前記試験パターンを成形した試験信号を生成する段階と
を備える試験方法。
【請求項７】
被試験デバイスを試験する試験方法であって、
試験信号を前記被試験デバイスに出力する段階と、
前記試験信号に応じて前記被試験デバイスから出力された出力信号を入力する段階と、
前記被試験デバイスから出力されるべき出力信号を定めた期待値パターンを発生する段階と、
前記期待値パターンと前記出力信号とを比較するタイミングを示すストローブ信号を発生する段階と、
前記期待値パターンをフィルタリングして、前記期待値パターンに応じたジッタを表すジッタ制御信号を出力する段階と、
前記ジッタ制御信号に応じて前記ストローブ信号を遅延することにより、前記ストローブ信号にジッタを印加する段階と、
ジッタが印加された前記ストローブ信号のタイミングにおいて、前記出力信号と前記期待値パターンとを比較する段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。特に本発明は、ジッタを印加した試験信号を被試験デバイスに与えて、当該被試験デバイスを試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００７−１１４６３７    出願日  ２００７年  ４月２４日
【背景技術】
【０００２】
被試験デバイスのジッタに対する性能を試験する試験装置が知られている（例えば、特許文献１参照。）。特許文献１に記載された試験装置は、被試験デバイスに与える試験信号にジッタを印加するジッタ印加部と、ジッタ印加部によって印加するべきジッタを表すデジタル制御信号を発生するジッタ印加制御部とを備える。【０００３】
ジッタ印加部は、デジタル制御信号に応じて試験信号を遅延する可変遅延部を有する。ジッタ印加制御部は、乱数データを発生する乱数データ発生器およびサイン波データを発生するサイン波発生器を有する。そして、ジッタ印加制御部は、乱数データ発生器およびサイン波発生器から出力されたデータに基づき、ランダムジッタを表すデジタル制御信号および正弦波ジッタを表すデジタル制御信号を出力する。これにより、特許文献１に記載された試験装置によれば、ランダムジッタまたは正弦波ジッタを印加した試験信号を被試験デバイスに与えて、当該被試験デバイスのジッタ性能を試験することができる。【０００４】
【特許文献１】特開２００５−９１１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、デバイス間を伝送する伝送信号に加わるジッタとして、伝送線路損失によるジッタおよび符号間干渉により生じるジッタ等が知られている。試験装置は、伝送線路損失等によるジッタを印加した試験信号を被試験デバイスに与えて、当該被試験デバイスのジッタ性能を試験することができることが望ましい。しかしながら、伝送線路損失によるジッタは、デバイス間を伝送する伝送信号の波形パターンに応じて、大きさが異なるという問題がある。【０００６】
そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本明細書に含まれるイノベーションに関連する第１の側面による試験装置の一つの例 (exemplary) によると、被試験デバイスを試験する試験装置であって、被試験デバイスに供給すべき試験信号を定めた試験パターンを発生するパターン発生部と、被試験デバイスに試験信号を供給するタイミングを示すタイミング信号を発生するタイミング信号発生部と、試験パターンをフィルタリングして、試験パターンに応じたジッタを表すジッタ制御信号を出力するデジタルフィルタと、ジッタ制御信号に応じてタイミング信号を遅延することにより、タイミング信号にジッタを印加するジッタ印加部と、ジッタが印加されたタイミング信号を基準として、試験パターンを成形した試験信号を生成する波形成形部とを備える試験装置を提供する。【０００８】
また、本明細書に含まれるイノベーションに関連する第２の側面による試験装置の一つの例 (exemplary) によると、被試験デバイスを試験する試験装置であって、試験信号を被試験デバイスに出力する信号出力部と、試験信号に応じて被試験デバイスから出力された出力信号を入力する信号入力部と、被試験デバイスから出力されるべき出力信号を定めた期待値パターンを発生するパターン発生部と、期待値パターンと出力信号とを比較するタイミングを示すストローブ信号を発生するタイミング信号発生部と、期待値パターンをフィルタリングして、期待値パターンに応じたジッタを表すジッタ制御信号を出力するデジタルフィルタと、ジッタ制御信号に応じてストローブ信号を遅延することにより、ストローブ信号にジッタを印加するジッタ印加部と、ジッタが印加されたストローブ信号のタイミングにおいて、出力信号と期待値パターンとを比較する比較部とを備える試験装置を提供する。【０００９】
また、本明細書に含まれるイノベーションに関連する第３の側面による試験方法の一つの例 (exemplary) によると、被試験デバイスを試験する試験方法であって、被試験デバイスに供給すべき試験信号を定めた試験パターンを発生する段階と、被試験デバイスに試験信号を供給するタイミングを示すタイミング信号を発生する段階と、試験パターンをフィルタリングして、試験パターンに応じたジッタを表すジッタ制御信号を出力する段階と、ジッタ制御信号に応じてタイミング信号を遅延することにより、タイミング信号にジッタを印加する段階と、ジッタが印加されたタイミング信号を基準として、試験パターンを成形した試験信号を生成する段階とを備える試験方法を提供する。【００１０】
また、本明細書に含まれるイノベーションに関連する第４の側面による試験方法の一つの例 (exemplary) によると、被試験デバイスを試験する試験方法であって、試験信号を被試験デバイスに出力する段階と、試験信号に応じて被試験デバイスから出力された出力信号を入力する段階と、被試験デバイスから出力されるべき出力信号を定めた期待値パターンを発生する段階と、期待値パターンと出力信号とを比較するタイミングを示すストローブ信号を発生する段階と、期待値パターンをフィルタリングして、期待値パターンに応じたジッタを表すジッタ制御信号を出力する段階と、ジッタ制御信号に応じてストローブ信号を遅延することにより、ストローブ信号にジッタを印加する段階と、ジッタが印加されたストローブ信号のタイミングにおいて、出力信号と期待値パターンとを比較する段階とを備える試験方法を提供する。【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る試験装置２０の構成を被試験デバイス１００とともに示す。
【図２】本発明の実施形態に係るジッタ制御部２６およびジッタ印加部２８の構成を示す。
【図３】本発明の実施形態に係る可変遅延部４２の構成の一例を示す。
【図４】伝送線路通過前の論理反転の周波数が高い信号の波形、および、伝送線路通過後の論理反転の周波数が高い信号の波形を示す。
【図５】伝送線路通過前の論理反転の周波数が低い信号の波形、および、伝送線路通過後の論理反転の周波数が低い信号の波形を示す。
【図６】本発明の実施形態に係る任意波形発生部５８により生成された、正弦波ジッタを表す任意波形ジッタ信号の発生確率を示す。
【図７】本発明の実施形態に係るランダムジッタ発生部６０の構成の一例を示す。
【図８】本発明の実施形態に係るランダムジッタ発生部６０により生成されたランダムジッタ信号の発生確率を示す。
【図９】正弦波ジッタを表す任意波形ジッタ信号とランダムジッタ信号とを加算したジッタ信号の発生確率を示す。
【図１０】本発明の実施形態の第１変形例に係る試験装置２０の構成を被試験デバイス１００とともに示す。
【図１１】本発明の実施形態の第２変形例に係るタイミング信号発生部２４の構成をジッタ制御部２６とともに示す。
【符号の説明】
【００１３】
２０・・・試験装置、２２・・・パターン発生部、２４・・・タイミング信号発生部、２６・・・ジッタ制御部、２８・・・ジッタ印加部、３０・・・波形成形部、３２・・・信号出力部、３４・・・信号入力部、３６・・・比較部、４０・・・信号入力部、４２・・・可変遅延部、４４・・・信号出力部、５６・・・デジタルフィルタ、５８・・・任意波形発生部、６０・・・ランダムジッタ発生部、６２・・・ＡＤ変換器、６４・・・加算部、６６・・・ゲイン制御部、６８・・・印加制御部、７０・・・外部クロック入力部、７２・・・内部クロック発生部、７４・・・クロック選択部、１００・・・被試験デバイス、２００・・・遅延素子、２０２・・・セレクタ、２０４・・・セレクタ制御部、３００・・・ＬＦＳＲ、３０２・・・加算部、３０４・・・半値減算部、３０６・・・ランダムジッタ出力部、３１０・・・シフトレジスタ、４０２・・・第１加算器、４０４・・・第２加算器、４０６・・・累加算部、４０８・・・ラッチ、４１０・・・第３加算器、４１２・・・粗遅延回路、４１４・・・微小遅延回路、４１６・・・ジッタ印加切替部
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１５】
図１は、本実施形態に係る試験装置２０の構成を被試験デバイス１００とともに示す。試験装置２０は、ジッタを印加した試験信号を被試験デバイス１００に出力し、当該試験信号に応じて被試験デバイス１００から出力された出力信号と期待値とを比較することにより、被試験デバイス１００を試験する。試験装置２０は、パターン発生部２２と、タイミング信号発生部２４と、ジッタ制御部２６と、ジッタ印加部２８と、波形成形部３０と、信号出力部３２と、信号入力部３４と、比較部３６とを備える。【００１６】
パターン発生部２２は、被試験デバイス１００に供給すべき試験信号を定めた試験パターンを発生する。パターン発生部２２は、一例として、被試験デバイス１００に供給すべき試験信号の波形を定める試験パターンを発生してよい。より具体的には、パターン発生部２２は、一例として、試験信号における立上がりエッジの基準タイミングからの遅延量および試験信号における立下がりエッジの基準タイミングからの遅延量を指定する試験パターンを、所定の試験周期毎に発生してよい。さらに、パターン発生部２２は、試験信号を供給したことに応じて被試験デバイス１００から出力されるべき出力信号を定めた期待値パターンを発生する。パターン発生部２２は、一例として、被試験デバイス１００から出力されるべき出力信号の論理値を定めた期待値パターンを発生してよい。【００１７】
タイミング信号発生部２４は、被試験デバイス１００に試験信号を供給するタイミングを示すタイミング信号を発生する。タイミング信号発生部２４は、一例として、試験周期における基準タイミングを示したタイミング信号を発生してよい。さらに、タイミング信号発生部２４は、期待値パターンと出力信号とを比較するタイミングを示すストローブ信号を発生する。【００１８】
ジッタ制御部２６は、試験信号に印加すべきジッタを表すジッタ制御信号を出力する。ジッタ制御部２６は、一例として、試験信号に印加すべきジッタの大きさを表すデジタル値を、ジッタ制御信号として出力してよい。ジッタ印加部２８は、ジッタ制御信号に応じてタイミング信号を遅延することにより、タイミング信号にジッタを印加する。ジッタ印加部２８は、一例として、試験周期毎に、ジッタ制御信号により表された値分、タイミング信号発生部２４により発生されたタイミング信号を遅延してよい。そして、ジッタ印加部２８は、ジッタを印加したタイミング信号を波形成形部３０に供給する。【００１９】
波形成形部３０は、ジッタが印加されたタイミング信号を基準として、試験パターンを成形した試験信号を生成する。すなわち、波形成形部３０は、ジッタが印加されたタイミング信号を基準として、試験パターンにより定められた波形の試験信号を生成する。波形成形部３０は、一例として、試験パターンにより指定された立上がりエッジの遅延量分、ジッタが印加されたタイミング信号を遅延し、遅延した当該タイミング信号のタイミングにおいて立ち上がる試験信号を生成してよい。また、波形成形部３０は、一例として、試験パターンにより指定された立下がりエッジの遅延量分、ジッタが印加されたタイミング信号を遅延し、遅延した当該タイミング信号のタイミングにおいて立ち下がる試験信号を生成してよい。【００２０】
信号出力部３２は、波形成形部３０により生成された試験信号を被試験デバイス１００に出力する。信号入力部３４は、試験信号に応じて被試験デバイス１００から出力された出力信号を入力する。【００２１】
比較部３６は、タイミング信号発生部２４により発生されたストローブ信号のタイミングにおいて、信号入力部３４により入力された出力信号と、パターン発生部２２により発生された期待値パターンとを比較する。比較部３６は、一例として、ストローブ信号のタイミングにおける出力信号の論理値と、期待値パターンにより定められた論理値とを比較してよい。そして、比較部３６は、出力信号と期待値パターンとの比較結果を出力する。【００２２】
図２は、本実施形態に係るジッタ制御部２６およびジッタ印加部２８の構成を示す。ジッタ印加部２８は、信号入力部４０と、可変遅延部４２と、信号出力部４４とを有する。【００２３】
信号入力部４０は、タイミング信号発生部２４により発生されたタイミング信号を入力し、入力したタイミング信号を可変遅延部４２に供給する。可変遅延部４２は、ジッタ制御部２６から供給されたジッタ制御信号により指定されたジッタの大きさに対応した遅延量分、可変遅延部４２により入力されたタイミング信号を遅延する。これにより、可変遅延部４２によれば、ジッタ制御信号により指定された大きさのジッタを、タイミング信号に印加することができる。信号出力部４４は、可変遅延部４２によりジッタが印加されたタイミング信号を、波形成形部３０に供給する。【００２４】
ジッタ制御部２６は、デジタルフィルタ５６と、任意波形発生部５８と、ランダムジッタ発生部６０と、ＡＤ変換器６２と、加算部６４と、ゲイン制御部６６と、印加制御部６８と、外部クロック入力部７０と、内部クロック発生部７２と、クロック選択部７４とを有する。デジタルフィルタ５６は、パターン発生部２２により発生された試験パターンをフィルタリングして、試験パターンに応じたジッタを表すパターン依存ジッタ信号を生成する。より具体的には、デジタルフィルタ５６は、試験パターンをフィルタリングすることによって、試験信号の波形に依存したジッタを表すパターン依存ジッタ信号を生成する。【００２５】
任意波形発生部５８は、任意波形のジッタを表す任意波形ジッタ信号を発生する。任意波形発生部５８は、一例として、正弦波ジッタを表す任意波形ジッタ信号を出力してよい。ランダムジッタ発生部６０は、ランダムジッタを表すランダムジッタ信号を発生する。ＡＤ変換器６２は、外部のアナログ信号源により発生されたアナログ信号をサンプリングし、サンプリングしたアナログ信号に応じたジッタを表すアナログジッタ信号を出力する。【００２６】
加算部６４は、デジタルフィルタ５６から出力されたパターン依存ジッタ信号を、ジッタ制御信号として出力する。これにより、加算部６４は、試験パターンに応じたジッタを表すジッタ制御信号を出力することができる。【００２７】
さらに、加算部６４は、試験信号に印加するべきジッタの種類を指定する加算制御信号に応じて、任意波形ジッタ信号、ランダムジッタ信号およびアナログジッタ信号の少なくとも一つを選択し、選択したジッタ信号をパターン依存ジッタ信号に加算したジッタ制御信号を出力してよい。すなわち、加算部６４は、一例として、試験パターンに応じたジッタとは異なる種類のジッタを表すジッタ信号を、試験パターンに応じたジッタを表すジッタ制御信号に加算してよい。加算部６４は、例えばパターン発生部２２および当該試験装置２０のコントローラ等から加算制御信号を入力してよい。【００２８】
また、加算部６４は、一例として、任意波形ジッタ信号、ランダムジッタ信号およびアナログジッタ信号のうちのいずれか一つの信号を、ジッタ制御信号として出力してもよい。また、加算部６４は、一例として、任意波形ジッタ信号、ランダムジッタ信号およびアナログジッタ信号のいずれか２以上を加算した信号を、ジッタ制御信号として出力してもよい。【００２９】
ゲイン制御部６６は、試験信号に印加するべきジッタのゲインを定めるゲイン制御信号に応じて、加算部６４から出力されたジッタ制御信号を増幅または減衰する。ゲイン制御部６６は、一例として、ジッタ制御信号がバイナリコードで表されている場合、シフト演算を行うことによってジッタ制御信号を増幅または減衰してよい。ゲイン制御部６６は、例えばパターン発生部２２および当該試験装置２０のコントローラ等からゲイン制御信号を入力してよい。【００３０】
印加制御部６８は、タイミング信号にジッタを印加するか否かを指定する印加制御信号を入力し、ジッタを印加しないことが指定された場合、ジッタ制御信号をジッタが印加されない値とする。すなわち、印加制御部６８は、印加制御信号によりジッタを印加しないことが指定された場合、ジッタ制御信号を、可変遅延部４２によりタイミング信号が遅延されない値とする。これにより、印加制御部６８によれば、試験信号にジッタを印加するかしないかをリアルタイムで制御することができる。印加制御部６８は、例えばパターン発生部２２および当該試験装置２０のコントローラ等から印加制御信号を入力してよい。【００３１】
外部クロック入力部７０は、ジッタ印加部２８に入力されるタイミング信号に同期した外部クロック信号、すなわち、当該試験装置２０のシステムクロックに同期した外部クロック信号を入力する。そして、外部クロック入力部７０は、入力した外部クロック信号をクロック選択部７４に供給する。【００３２】
内部クロック発生部７２は、ジッタ印加部２８に入力されるタイミング信号とは非同期の内部クロック信号、すなわち、当該試験装置２０のシステムクロックに非同期の内部クロック信号を発生する。内部クロック発生部７２は、一例として、水晶発振器等であってよい。そして、内部クロック発生部７２は、発生した内部クロック信号をクロック選択部７４に供給する。【００３３】
クロック選択部７４は、外部クロック信号または内部クロック信号のいずれか一方を指定するクロック選択信号を入力する。クロック選択部７４は、クロック選択信号に応じて、外部クロック信号および内部クロック信号のいずれか一方をクロック信号として出力する。クロック選択部７４は、例えばパターン発生部２２および当該試験装置２０のコントローラ等からクロック選択信号を入力してよい。【００３４】
クロック選択部７４は、クロック信号を任意波形発生部５８、ランダムジッタ発生部６０およびＡＤ変換器６２に供給する。そして、任意波形発生部５８は、クロック選択部７４から出力されたクロック信号に同期した任意波形ジッタ信号を発生する。ランダムジッタ発生部６０は、クロック選択部７４から出力されたクロック信号に同期したランダムジッタ信号を発生する。ＡＤ変換器６２は、クロック選択部７４から出力されたクロック信号によりアナログ信号をサンプリングする。【００３５】
従って、クロック選択部７４は、当該試験装置２０のシステムクロックに同期した任意波形ジッタ、ランダムジッタおよびアナログ信号に応じたジッタを、タイミング信号に印加させることができる。また、クロック選択部７４は、当該試験装置２０のシステムクロックに非同期の任意波形ジッタ、ランダムジッタおよびアナログ信号に応じたジッタを、タイミング信号に印加させることができる。【００３６】
以上のようなジッタ制御部２６およびジッタ印加部２８によれば、試験パターンに応じたジッタを試験信号に印加することができる。さらに、ジッタ制御部２６およびジッタ印加部２８によれば、試験パターンに応じたジッタに加えて、正弦波ジッタ等の任意波形ジッタ、ランダムジッタ、アナログ信号に応じたジッタ等の試験パターンに依存しない他の要因によるジッタを、試験信号に印加することができる。【００３７】
図３は、本実施形態に係る可変遅延部４２の構成の一例を示す。可変遅延部４２は、直列に配置された複数の遅延素子２００と、複数の遅延素子２００に対応して設けられた複数のセレクタ２０２と、セレクタ制御部２０４とを含む。複数の遅延素子２００のそれぞれは、入力されたタイミング信号をそれぞれの遅延量により遅延させて出力する。【００３８】
複数の遅延素子２００のうち初段の遅延素子２００は、信号入力部４０により入力されたタイミング信号を遅延する。初段以外の遅延素子２００は、前段の遅延素子２００に対応するセレクタ２０２により出力されたタイミング信号を遅延する。最終段の遅延素子２００は、信号出力部４４を介してタイミング信号を外部に出力する。【００３９】
複数のセレクタ２０２のそれぞれは、対応する遅延素子２００を通過したタイミング信号、または、対応する遅延素子２００を通過しなかったタイミング信号（すなわち、前段の遅延素子２００に対応するセレクタ２０２から出力されたタイミング信号）のいずれか一方を選択する。そして、複数のセレクタ２０２のそれぞれは、選択したタイミング信号を出力する。【００４０】
セレクタ制御部２０４は、ジッタ制御部２６から出力されたジッタ制御信号に応じて、複数のセレクタ２０２のそれぞれに対して、対応する遅延素子２００を通過したタイミング信号を選択するかまたは対応する遅延素子２００を通過しなかったタイミング信号を選択するかを制御する。より具体的には、セレクタ制御部２０４は、信号入力部４０から信号出力部４４までの合計の遅延量が、ジッタ制御部２６から出力されたジッタ制御信号に表されたジッタの大きさに応じた値となるように、複数のセレクタ２０２を制御する。これにより、可変遅延部４２によれば、ジッタ制御信号により表されたジッタの大きさに応じた遅延量分、タイミング信号を遅延することができる。【００４１】
また、可変遅延部４２は、一例として、複数の遅延素子２００、複数のセレクタ２０２およびセレクタ制御部２０４に代えて、アナログ可変遅延回路と、ＤＡ変換部とを含んでもよい。アナログ可変遅延回路は、アナログ制御信号に応じた遅延量分、タイミング信号を遅延する。【００４２】
アナログ可変遅延回路は、一例として、アナログ制御信号に応じてバッファ回路の出力容量を変化させることにより、当該バッファ回路を通過するタイミング信号を遅延させる回路であってよい。また、アナログ可変遅延回路は、一例として、アナログ制御信号に応じてバッファ回路に印加される駆動電流を変化させることにより、当該バッファ回路を通過するタイミング信号を遅延させる回路であってよい。【００４３】
ＤＡ変換部は、ジッタ制御信号をＤＡ変換したアナログ制御信号を、アナログ可変遅延回路に与える。このような可変遅延部４２によれば、より微小且つ高速に遅延量を制御することができる。【００４４】
また、可変遅延部４２は、複数の遅延素子２００、複数のセレクタ２０２およびセレクタ制御部２０４に加えて、更に、アナログ可変遅延回路およびＤＡ変換部を含んでもよい。この場合、アナログ可変遅延回路は、複数の遅延素子２００の例えば後段に対して直列に接続される。また、ＤＡ変換部は、セレクタ制御部２０４から出力されたデジタル信号をＤＡ変換したアナログ制御信号を、アナログ可変遅延回路に与える。【００４５】
セレクタ制御部２０４は、ジッタ制御部２６から入力したデジタルのジッタ制御信号を、複数の遅延素子２００により遅延すべき粗遅延量を表すデジタル信号と、アナログ可変遅延回路により遅延すべき微小遅延量を表すデジタル信号とに分割する。そして、セレクタ制御部２０４は、粗遅延量を表すデジタル信号に応じて複数のセレクタ２０２を切り替える。セレクタ制御部２０４は、微小遅延量を表すデジタル信号をＤＡ変換部に与える。【００４６】
図４は、伝送線路通過前の論理反転の周波数が高い信号の波形、および、伝送線路通過後の論理反転の周波数が高い信号の波形を示す。図５は、伝送線路通過前の論理反転の周波数が低い信号の波形、および、伝送線路通過後の論理反転の周波数が低い信号の波形を示す。【００４７】
デジタルフィルタ５６は、試験信号の波形に依存して当該試験信号に印加されるジッタを表したパターン依存ジッタ信号を、パターン発生部２２から出力される試験パターンをデジタルフィルタリングすることにより生成する。これにより、デジタルフィルタ５６は、符号間干渉および伝送線路損失等により生じるジッタを表す信号を生成することができる。【００４８】
ここで、伝送線路損失によるジッタは、伝送線路を通過する信号のセトリング特性の劣化により生じる。しかしながら、図４に示すような高周波信号は、セトリング特性が劣化したとしても、セトリング期間が経過する前に（すなわち、完全に次の論理レベルに達する前に）次の変化が開始されるので、ジッタが小さい。これに対して、図５に示すようなＬレベル（またはＨレベル）が長時間経過した後に論理反転した信号は、セトリング特性の劣化に応じた遅れがそのままジッタに反映されるので、ジッタが大きい。【００４９】
従って、デジタルフィルタ５６は、低周波数の波形を指定する試験パターンが入力された場合、出力するパターン依存ジッタ信号を大きくし、高周波数の波形を指定する試験パターンが入力された場合、出力するパターン依存ジッタ信号を小さくするようなフィルタリングをしてよい。より具体的には、デジタルフィルタ５６は、例えばＨ論理またはＬ論理のいずれか一方が長期間連続するような波形を指定する試験パターンが入力された場合には、出力するパターン依存ジッタ信号を大きくする。また、デジタルフィルタ５６は、例えば、Ｈ論理およびＬ論理が短い周期で交互に繰り返される波形を指定する試験パターンが入力された場合には、出力するパターン依存ジッタ信号を小さくする。これにより、デジタルフィルタ５６によれば、伝送線路損失によるジッタを表すパターン依存ジッタ信号を生成することができる。【００５０】
図６は、本実施形態に係る任意波形発生部５８により生成された、正弦波ジッタを表す任意波形ジッタ信号の発生確率を示す。任意波形発生部５８は、一例として、予め記憶した一周期分のジッタ波形を表す離散値データを、クロック信号に同期して順次に巡回的に読み出すことにより、任意波形ジッタを表す任意波形ジッタ信号を出力してよい。これにより、任意波形発生部５８は、正弦波ジッタ、方形波ジッタ、ランプ分布により表されるジッタおよび二項分布により表されるジッタ等を、試験信号に印加することができる。任意波形発生部５８は、一例として、試験に先立って、ジッタ波形を表す離散値データを、外部のメモリおよび記憶媒体等から入力してよい。【００５１】
特に、任意波形発生部５８は、一例として、予め記憶した一周期分の正弦波信号を表す離散値データを、クロック信号に同期して順次に巡回的に読み出してよい。これにより、任意波形発生部５８は、図６の確率分布により表されるような、正弦波ジッタを表す任意波形ジッタ信号を出力することができる。【００５２】
図７は、本実施形態に係るランダムジッタ発生部６０の構成の一例を示す。図８は、本実施形態に係るランダムジッタ発生部６０により生成されたランダムジッタ信号の発生確率を示す。【００５３】
ランダムジッタ発生部６０は、一例として、線形フィードバックシフトレジスタ（ＬＦＳＲ）３００と、加算部３０２と、半値減算部３０４と、ランダムジッタ出力部３０６とを含んでよい。ＬＦＳＲ３００は、所定段のシフトレジスタ３１０を含み、シフトレジスタ３１０における最終段のレジスタから擬似ランダム信号を発生する。より詳細には、ＬＦＳＲ３００は、次のような処理を行うことにより擬似ランダム信号を発生する。【００５４】
まず、ＬＦＳＲ３００は、シフトレジスタ３１０における擬似ランダム系列を発生するための既約多項式により定められるレジスタに格納されているビット値の排他的論理和を算出する。次に、ＬＦＳＲ３００は、最終段のレジスタに格納されたビット値を擬似ランダム信号として出力し、シフトレジスタ３１０内の各ビット値をシフトする。次に、ＬＦＳＲ３００は、排他的論理和の算出結果を、初段のレジスタに格納する。ＬＦＳＲ３００は、以上の処理をクロック周期毎に繰り返す。これにより、ＬＦＳＲ３００は、擬似ランダム信号を簡易な構成により発生することができる。【００５５】
加算部３０２は、各クロック周期毎に、ＬＦＳＲ３００内のシフトレジスタ３１０に含まれる複数のレジスタのビット値を加算した加算値を出力する。半値減算部３０４は、加算部３０２が加算するビット値を格納する複数のレジスタの数の半値を、加算値から減算した半値減算値を出力する。例えば、シフトレジスタ３１０に含まれるレジスタ数が例えばｎ個である場合、半値減算部３０４は、加算部３０２により算出された加算値から（ｎ／２）を減算した半値減算値を出力する。ランダムジッタ出力部３０６は、半値減算値に応じたランダムジッタ信号を出力する。【００５６】
ここで、ＬＦＳＲ３００により生成される擬似ランダム信号は、０（または１）の発生確率が５０％に非常に近い。また、シフトレジスタ３１０がｎ段である場合、シフトレジスタ３１０内の一つのレジスタのみに１（または０）が格納される確率は、１／（２ｎ−１）である。従って、全てのレジスタに格納されたビット値を加算した加算値から、半値を減算したランダムジッタ信号は、図８に示すような、０をピークとした正規分布に近い波形となる。【００５７】
このことから、図７のランダムジッタ発生部６０によれば、簡易な構成により、ランダムジッタを表すランダムジッタ信号を発生することができる。なお、ＬＦＳＲ３００は、一例として、試験に先立って、擬似ランダム信号の種となる値を外部のメモリおよび記憶媒体等から入力し、シフトレジスタ３１０に記憶してよい。【００５８】
図９は、正弦波ジッタを表す任意波形ジッタ信号とランダムジッタ信号とを加算したジッタ信号の発生確率を示す。加算部６４は、一例として、任意波形発生部５８により生成された任意波形ジッタ信号と、ランダムジッタ発生部６０により生成されたランダムジッタ信号とを加算したジッタ信号を、ジッタ制御信号として出力してよい。【００５９】
例えば半導体デバイス間に伝送される信号に印加されるジッタには、正弦波ジッタのような確定的な要因により発生するジッタとともに、不確定な要因により発生するランダムジッタが含まれる。加算部６４は、試験パターンに応じたジッタ、正弦波ジッタ等の任意波形ジッタ、ランダムジッタおよびアナログ信号に応じたジッタを、任意の組み合わせにより加算することができる。従って、試験装置２０によれば、複数の要因により発生するジッタを再現して試験信号に印加することができる。【００６０】
図１０は、本実施形態の第１変形例に係る試験装置２０の構成を被試験デバイス１００とともに示す。本変形例に係る試験装置２０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００６１】
ジッタ印加部２８は、タイミング信号に代えて、ストローブ信号にジッタを印加する。すなわち、ジッタ印加部２８は、ジッタ制御信号に応じて、タイミング信号発生部２４から比較部３６に供給されるストローブ信号を遅延することにより、ストローブ信号にジッタを印加する。【００６２】
ジッタ制御部２６は、試験信号に印加すべきジッタに代えて、出力信号に印加すべきジッタを表すジッタ制御信号を出力する。そして、ジッタ制御部２６が有するデジタルフィルタ５６は、試験パターンをフィルタリングすることに代えて、期待値パターンをフィルタリングして、期待値パターンに応じたジッタを表すジッタ制御信号を出力する。比較部３６は、ジッタが印加されたストローブ信号のタイミングにおいて、出力信号と期待値パターンとを比較する。【００６３】
以上のような変形例に係る試験装置２０は、出力信号と期待値との比較タイミングを示すストローブ信号に、期待値パターンに応じたジッタを印加する。これにより、変形例に係る試験装置２０によれば、期待値パターンに応じたジッタを出力信号に印加した場合における、出力信号と期待値との比較結果を得ることができる。なお、試験装置２０は、図１に示すタイミング信号に試験パターンに応じたジッタを印加するタイミング信号発生部２４およびジッタ制御部２６と、図１０に示すストローブ信号に期待値パターンに応じたジッタを印加するタイミング信号発生部２４およびジッタ制御部２６とを、ともに備えてもよい。【００６４】
図１１は、本実施形態の第２変形例に係るタイミング信号発生部２４の構成をジッタ制御部２６とともに示す。本変形例に係る試験装置２０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００６５】
本変形例に係る試験装置２０は、ジッタ印加部２８を備えずに、タイミング信号発生部２４が内部でジッタ制御信号に応じたジッタをタイミング信号に印加する。すなわち、タイミング信号発生部２４は、ジッタ制御信号に応じたジッタが予め印加されたタイミング信号を出力する。【００６６】
本変形例に係るタイミング信号発生部２４は、一例として、第１加算器４０２と、第２加算器４０４と、累加算部４０６と、ラッチ４０８と、第３加算器４１０と、粗遅延回路４１２と、微小遅延回路４１４とを有する。また、本変形例に係るジッタ制御部２６は、ジッタ制御信号および当該ジッタ制御信号により表されるジッタの平均値を出力する。【００６７】
第１加算器４０２は、試験周期を表すレートデータから、ジッタ平均値を減算する。これにより、ジッタ制御部２６は、ジッタの無い波形（エッジ）の発生タイミングに対して、正方向および負方向にジッタを印加することができる。【００６８】
第２加算器４０４は、遅延データと、ジッタ平均値が減算されたレートデータと、ジッタ制御信号とを加算した遅延制御値を出力する。遅延データは、試験パターンにより定められた波形（エッジ）を発生すべきタイミングの、試験周期の基準タイミングからの遅延量を表す。【００６９】
累加算部４０６は、第２加算器４０４から出力された遅延制御値と、第３加算器４１０から出力された値とを加算した累積遅延制御値を出力する。ラッチ４０８は、累加算部４０６から出力された累積遅延制御値を、１試験周期分遅延する。第３加算器４１０は、ラッチ４０８から出力された累積遅延制御値と、ジッタ制御信号とを加算した値を、累加算部４０６に与える。これにより、累加算部４０６は、第２加算器４０４から出力された遅延制御値を累積加算した累積遅延制御値を出力することができる。【００７０】
粗遅延回路４１２は、試験周期の基準となるリファレンスクロックを、累積遅延制御値の上位ビットの値に応じた遅延量で遅延する。粗遅延回路４１２は、一例として、動作クロックの周期単位の遅延量で、リファレンスクロックを遅延してよい。【００７１】
微小遅延回路４１４は、粗遅延回路４１２により遅延されたリファレンスクロックを、累積遅延制御値の下位ビットの値に応じた遅延量で遅延する。微小遅延回路４１４は、一例として、当該タイミング信号発生部２４の動作クロック未満の微小な遅延量で、リファレンスクロックを遅延してよい。そして、微小遅延回路４１４は、遅延したリファレンスクロックを、タイミング信号として外部に出力する。【００７２】
ジッタ印加切替部４１６は、ジッタ制御部２６から出力されたジッタ制御信号を、第２加算器４０４または累加算部４０６に切り替えて出力する。ジッタ印加切替部４１６は、例えばパターン発生部２２および当該試験装置２０のコントローラ等から出力された切替制御信号に応じて、ジッタ制御信号の出力先を切り替える。【００７３】
このような構成のタイミング信号発生部２４によれば、ジッタ制御部２６から出力されたジッタ制御信号に応じたジッタが予め印加されたタイミング信号を出力することができる。更に、タイミング信号発生部２４によれば、第２加算器４０４によりジッタ制御信号を遅延データに印加するので、前後の試験周期の波形に印加されたジッタとは相関の無いジッタを当該試験周期のタイミング信号に印加することができる。すなわち、タイミング信号発生部２４によれば、瞬時的なジッタをタイミング信号に印加することができる。これにより、ジッタ制御部２６によれば、正弦波ジッタのような確定的な要因により発生するジッタを、試験信号に印加することができる。【００７４】
また、タイミング信号発生部２４によれば、第３加算器４１０によりジッタ制御信号を累積遅延制御値に印加するので、累積加算したジッタをタイミング信号に印加することができる。これにより、ジッタ制御部２６によれば、発振信号の中心周波数の近傍に発生するＳＳＢノイズを模擬したジッタを、タイミング信号に印加することができる。従って、ジッタ制御部２６によれば、発振回路およびＰＬＬ回路等の位相雑音を主成分としたジッタを試験信号に印加することができる。【００７５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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