(57)【要約】  本発明は、製造バラツキに影響を受けることなく入出力回路への供給信号を最適に調整することが可能な入出力回路装置を提供することを目的とする。入出力回路装置は、第１の信号を生成する信号生成回路と、第１の信号を信号生成回路から受け取るとともに第２の信号を受け取り第１の信号と第２の信号とに応じた出力信号を生成する入出力回路と、入出力回路と実質的に同一の回路構成を有し、第１の信号を信号生成回路から受け取るとともに第３の信号を受け取り第１の信号と第３の信号とに応じた出力信号を生成する動作試験回路と、動作試験回路が正常に動作しているか否かを示す判定信号を動作試験回路の出力信号に応じて生成する判定回路と、判定回路が出力する判定信号に応じて信号生成回路を制御することにより第１の信号を調整する調整回路を含むことを特徴とする。
2008102450.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を生成する信号生成回路と、
該第１の信号を該信号生成回路から受け取るとともに第２の信号を受け取り該第１の信号と該第２の信号とに応じた出力信号を生成する入出力回路と、
該入出力回路と実質的に同一の回路構成を有し、該第１の信号を該信号生成回路から受け取るとともに第３の信号を受け取り該第１の信号と該第３の信号とに応じた出力信号を生成する動作試験回路と、
該動作試験回路の動作状態を示す判定信号を該動作試験回路の該出力信号に応じて生成する判定回路と、
該判定回路が出力する該判定信号に応じて該信号生成回路を調整する調整回路と
を含むことを特徴とする入出力回路装置。
【請求項２】
該第１の信号はクロック信号、データ信号、又はバイアス信号の何れか一つであることを特徴とする請求項１記載の入出力回路装置。
【請求項３】
該入出力回路と該動作試験回路とは同一のサイズであることを特徴とする請求項１記載の入出力回路装置。
【請求項４】
該入出力回路と該動作試験回路とは異なるサイズであることを特徴とする請求項１記載の入出力回路装置。
【請求項５】
該動作試験回路の該出力信号は、所定の期間に所定回数だけ信号レベルが変化する信号であり、該判定回路は該動作試験回路の該出力信号の信号レベルが該所定の期間に変化する回数を計数し、該計数により求めた回数と所定の回数とを比較し、該比較の結果に応じて該動作試験回路の動作状態を示す前記判定信号を生成するよう構成されることを特徴とする請求項１記載の入出力回路装置。
【請求項６】
第４の信号を生成する参照信号発生回路と、
該第１の信号を該信号生成回路から受け取るとともに該第４の信号を該参照信号発生回路から受け取り、該第１の信号と該第２の信号との比較結果に応じた第５の信号を生成する比較回路
を更に含み、該調整回路は該判定回路から出力される該判定信号又は該比較回路から出力される該第５の信号の何れか選択した一方に応じて該信号生成回路を調整するよう構成されることを特徴とする請求項１記載の入出力回路装置。
【請求項７】
第４の信号を生成する参照信号発生回路を更に含み、該調整回路は該判定回路から出力される該判定信号又は該参照信号発生回路から出力される該第４の信号の何れか選択した一方に応じて該信号生成回路を調整するよう構成され、該調整回路は該第４の信号が選択された場合には該信号生成回路を制御することにより該第１の信号の所定の信号特性を該第４の信号が示す値に初期設定するよう構成されることを特徴とする請求項１記載の入出力回路装置。
【請求項８】
該調整回路は、該判定信号に応じて該信号生成回路を調整することにより該第１の信号の第１の信号特性を調整し、該第１の信号特性の調整の完了後に、該判定信号に応じて該信号生成回路を調整することにより該第１の信号の第２の信号特性を調整するよう構成されることを特徴とする請求項１記載の入出力回路装置。
【請求項９】
該動作試験回路が受け取る該第３の信号は固定の信号レベルを有する信号であることを特徴とする請求項１記載の入出力回路装置。
【請求項１０】
該動作試験回路が受け取る該第３の信号を生成するパターン発生回路を更に含むことを特徴とする請求項１記載の入出力回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に信号の伝送技術に関し、詳しくは伝送信号を入出力するための入出力回路に関する。
【背景技術】
【０００２】
チップ内の複数の回路ブロック間での信号伝送や、ＬＳＩチップ間の信号伝送、或いはボード間や匡体間の信号伝送において、伝送速度を高速化することが要求される。信号伝送速度を高速化するためには、伝送信号を入出力する入出力回路に供給するクロックやバイアス信号等を最適化することが必要となる。【０００３】
一般に高速動作を実現するためには、デッドタイムが小さくなるように小信号振幅のクロックが必要になる。小振幅クロックを生成する際には、その中心電圧と振幅とを適切な値に調整しなければ、回路動作が不良となる。例えば、クロック振幅が小さければ回路が動作しないといった問題が生じる。【０００４】
図１は、入出力回路へのクロック入力の中心電圧を最適値に調整する従来技術の回路構成例である。図１の回路は、入出力回路１０、波形検出回路１１、波形比較回路１２、調整回路１３、クロックバッファ１４、及び理想波形発生回路１５を含む。この回路は、特許文献１に開示される。【０００５】
クロックバッファ１４は、出力するクロック信号ｃｌｋの中心電圧を調整可能なよう構成される。入出力回路１０は、クロックバッファ１４からのクロック信号ｃｌｋに応じてデータ信号ｄａｔａを受け取り、受け取ったデータ信号ｄａｔａを出力する。【０００６】
波形検出回路１１は、入出力回路１０に供給されるクロック信号ｃｌｋの中心電圧を検出する。理想波形発生回路１５は、回路が正常に動作すると予想されるクロック信号ｃｌｋの中心電圧に等しい参照電圧を発生する。波形比較回路１２は波形検出回路１１により検出されたクロック信号の中心電圧と参照電圧との差を計算し、その差を示す信号を調整回路１３に供給する。調整回路１３は、受信した信号が示す差に応じて、クロックバッファ１４の動作パラメータを調整し、差がゼロになるようにフィードバック制御する。このフィードバック制御により、入出力回路１０には適切な中心電圧のクロック信号ｃｌｋが供給されることになる。【０００７】
しかしながら上記のような構成では、理想波形発生回路１５の参照電圧と同じ中心電圧のクロック信号ｃｌｋを入出力回路１０に供給したとしても、入出力回路１０が確実に動作するという保証は無いという問題がある。例えば、入出力回路１０の製造ばらつきのために、最適なクロック信号の中心電圧が、予想される電圧とは異なってしまう場合が考えられる。また入出力回路１０に製造ばらつきが無いとしても、理想波形発生回路１５の製造ばらつきにより参照電圧に誤差が生じ、動作不良となる場合がある。【０００８】
そこで、入出力回路１０の出力を検出することにより、入出力回路１０の動作を確認することが考えられる。この場合、入出力回路１０の入出力信号ｄａｔａがクロック信号のように定期的に変動するような信号であれば、入出力回路１０の動作を確認することは容易である。しかし入出力回路１０の入出力信号ｄａｔａが通常のデータ信号である場合、ある所定の時間内に信号出力が遷移することは保証されないので、信号出力だけからでは入出力回路１０が正常動作しているのか否かを判別することができない。
【特許文献１】特開２００４−１７２９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上を鑑みて、本発明は、製造バラツキに影響を受けることなく入出力回路への供給信号を最適に調整することが可能な入出力回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
入出力回路装置は、第１の信号を生成する信号生成回路と、該第１の信号を該信号生成回路から受け取るとともに第２の信号を受け取り該第１の信号と該第２の信号とに応じた出力信号を生成する入出力回路と、該入出力回路と実質的に同一の回路構成を有し、該第１の信号を該信号生成回路から受け取るとともに第３の信号を受け取り該第１の信号と該第３の信号とに応じた出力信号を生成する動作試験回路と、該動作試験回路の動作状態を示す判定信号を該動作試験回路の該出力信号に応じて生成する判定回路と、該判定回路が出力する該判定信号に応じて該信号生成回路を調整する調整回路とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明の少なくとも一つの実施例によれば、入出力回路と実質的に同一の回路構成を有する動作試験回路が正常に動作しているか否かを判定し、この判定結果に基づいて調整回路が信号生成回路を調整する。製造バラツキは入出力回路と動作試験回路とに同様の影響を与えるので、動作試験回路が正常に動作するように第１の信号を適切な値に調整すれば、製造バラツキが存在する場合であっても入出力回路の正常な動作を保証することができる。
【図面の簡単な説明】
【００１２】
【図１】入出力回路へのクロック入力の中心電圧を最適値に調整する従来技術の回路構成例を示す図である。
【図２】本発明による入出力回路装置の原理構成を示す図である。
【図３】本発明による入出力回路装置の第１の実施例の構成を示す図である。
【図４】本発明による入出力回路装置の第２の実施例の構成を示す図である。
【図５】本発明による入出力回路装置の第３の実施例の構成を示す図である。
【図６】本発明による入出力回路装置の第４の実施例の構成を示す図である。
【図７】本発明による入出力回路装置の第５の実施例の構成を示す図である。
【図８】図７の判定回路及び調整回路の構成の一例を示す図である。
【図９】図８に示す調整回路の回路構成の一例を示す図である。
【図１０】図７乃至図９に示した入出力回路装置における信号レベル最適化動作の流れを示すフローチャートである。
【図１１】本発明による入出力回路装置の第６の実施例の構成を示す図である。
【図１２】本発明による入出力回路装置の第７の実施例の構成を示す図である。
【図１３】図１２の入出力回路装置の具体的な回路構成の一例を示す図である。
【図１４】本発明による入出力回路装置の第８の実施例の構成を示す図である。
【図１５】図１４の入出力回路装置の具体的な回路構成の一例を示す図である。
【図１６】本発明による入出力回路装置の第５の実施例の変形例の構成を示す図である。
【符号の説明】
【００１３】
２０  入出力回路
２１  動作判定回路
２２  動作試験回路
２３  判定回路
２４  調整回路
２５  バッファ
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。【００１５】
図２は、本発明による入出力回路装置の原理構成を示す図である。図２の入出力回路装置は、入出力回路２０、動作判定回路２１、調整回路２４、及びバッファ２５を含む。動作判定回路２１は、動作試験回路２２と判定回路２３とを含む。【００１６】
図２の入出力回路装置において、バッファ（信号生成回路）２５は、クロック、デ―タ、又はバイアス信号を受け取りバッファすることによりクロック、デ―タ、又はバイアス信号を生成する。バッファ２５が生成・出力する信号を、便宜上第１の信号と呼ぶ。入出力回路２０は、第１の信号をバッファ２５から受け取るとともに第２の信号を受け取り、第１の信号と第２の信号とに応じた出力信号を生成する。動作試験回路２２は、入出力回路２０と実質的に同一の回路構成を有し、第１の信号をバッファ２５から受け取るとともに第３の信号を受け取り、第１の信号と第３の信号とに応じた出力信号を生成する。判定回路２３は、動作試験回路２２が正常に動作しているか否かを示す判定信号を動作試験回路２２の出力信号に応じて生成する。調整回路２４は、判定回路２３が出力する判定信号に応じてバッファ２５を制御することにより第１の信号を調整する。【００１７】
図１に示す従来の構成では、クロックバッファ１４が生成する信号の波形が所望の波形であるか否かを判定し、この判定結果に基づいて調整回路１３がクロックバッファ１４を調整していた。それに対して図２に示す本発明の構成では、入出力回路２０と実質的に同一の回路構成を有する動作試験回路２２が正常に動作しているか否かを判定し、この判定結果に基づいて調整回路２４がバッファ２５を調整する。製造バラツキは入出力回路２０と動作試験回路２２とに同様の影響を与えるので、動作試験回路２２が正常に動作するように第１の信号を適切な値に調整すれば、製造バラツキが存在する場合であっても入出力回路２０の正常な動作を保証することができる。【００１８】
動作試験回路２２は、入出力回路２０と同一構成の回路であり構成素子のサイズのみが異なるか、或いは構成及びサイズともに入出力回路２０と同一の回路である。動作試験回路２２に供給する第３の信号としては、動作試験回路２２の出力が予測可能な信号であればよい。第３の信号としては、例えば第２の信号と同一の信号でよく、或いは簡略化した信号（動的に変動する信号若しくは固定パターンの信号）でよい。また動作試験回路２２の出力は所定の期間内に変動するような信号であってよい。【００１９】
図３は、本発明による入出力回路装置の第１の実施例の構成を示す図である。図３において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。【００２０】
図３の入出力回路装置は、入出力回路２０、動作判定回路２１、調整回路２４、及びバッファ２５を含む。動作判定回路２１は、入出力回路（動作試験回路）２２、カウンタ３１、及び期待値比較回路３２を含む。入出力回路２２は、入出力回路２０と実質的に同一の構成であることを示すために、同一の名称「入出力回路」で表示してある。カウンタ３１及び期待値比較回路３２が図２の判定回路２３に相当する。【００２１】
入出力回路２０及び入出力回路２２の各ブロック内に示される番号"１"、"２"、及び"３"は、入出力端を示している。入出力回路２０の入力端１には信号Ｂが入力され、入力端２にはバッファ２５の出力信号が入力され、出力端３からは出力信号が送出される。同様に、入出力回路２２の入力端１には信号Ｂ（若しくは簡略化した信号）が入力され、入力端２にはバッファ２５の出力信号が入力され、出力端３からは出力信号が送出される。【００２２】
カウンタ３１は、入出力回路２２の出力の信号レベルが遷移する回数をカウントする。カウンタ３１は、周波数の既知なクロック信号により時間経過を計り、所定の時間間隔内で入出力回路２２の出力の信号レベルが遷移した回数をカウント値として期待値比較回路３２に供給する。期待値比較回路３２は、カウント値の期待値とカウンタ３１から供給されるカウント値とを比較して、その差分を調整回路２４に供給する。【００２３】
調整回路２４は、フィルタ３３を含む。フィルタ３３は積分器として機能し、長期間に渡っての期待値比較回路３２の出力を積分（平滑化）することにより、雑音成分に反応して不要な調整動作が実行されるのを防ぐ。調整回路２４は、フィルタ３３の出力であるデジタル値により、バッファ２５を制御してバッファ２５の出力信号を調整する。このフィードバック制御により、期待値比較回路３２の出力（カウント値間の差分）がゼロになるように調整される。調整により期待値比較回路３２の出力がゼロになると、入出力回路２２の出力信号レベルの所定時間内における遷移回数が、期待された遷移回数に等しいことになる。これにより、入出力回路２２が正常に動作している状態が確保できたと判断している。【００２４】
図４は、本発明による入出力回路装置の第２の実施例の構成を示す図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。【００２５】
図４の入出力回路装置は、図３の入出力回路装置と比較して、調整回路２４が調整回路２４Ａに置き換わり、バッファ２５がバッファ２５Ａに置き換わっていることが異なる。調整回路２４Ａは、フィルタ３３に加え更にＤ／Ａ変換器３４を含む点が、調整回路２４と異なる。バッファ２５Ａは、アナログ値に応じて制御される点がバッファ２５と異なる。Ｄ／Ａ変換器３４は、フィルタ３３の出力であるデジタル値をアナログ値に変換する。調整回路２４Ａは、Ｄ／Ａ変換器３４の出力であるアナログ値により、バッファ２５Ａを制御してバッファ２５Ａの出力信号を調整する。その他の動作は図３の構成と同様である。【００２６】
図５は、本発明による入出力回路装置の第３の実施例の構成を示す図である。図５において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。【００２７】
図５の入出力回路装置は、図３の入出力回路装置と比較して、動作判定回路２１が動作判定回路２１Ａに置き換わっていることが異なる。動作判定回路２１Ａは、カウンタ３１の代わりにＡ／Ｄ変換器４１を含む点が、動作判定回路２１と異なる。動作判定回路２１Ａにおいて、入出力回路２２の出力はアナログ信号である。Ａ／Ｄ変換器４１は、入出力回路２２のアナログ信号出力をＡ／Ｄ変換し、Ａ／Ｄ変換により得られたデジタル値を期待値比較回路３２に供給する。期待値比較回路３２は、Ａ／Ｄ変換器４１から供給されるデジタル値と期待値とを比較して、その差分を調整回路２４に供給する。その他の動作は図３の構成と同様である。【００２８】
図６は、本発明による入出力回路装置の第４の実施例の構成を示す図である。図６において、図３乃至図５と同一の構成要素は同一の番号で参照し、その説明は省略する。【００２９】
図６の動作判定回路２１Ｂにおいて、入出力回路２２の出力はアナログ信号である。差動アンプ４２は、入出力回路２２のアナログ出力信号と期待値アナログ信号とを比較し、その差に応じた電流出力をフィルタ３３Ｂに供給する。フィルタ３３Ｂは、差動アンプ４２の電流出力を積分し、積分結果をアナログ信号としてバッファ２５Ａに供給する。調整回路２４Ｂは、フィルタ３３Ｂの出力であるアナログ値により、バッファ２５Ａを制御してバッファ２５Ａの出力信号を調整する。その他の動作は図３乃至図５の構成と同様である。【００３０】
図７は、本発明による入出力回路装置の第５の実施例の構成を示す図である。図７に示す入出力回路装置は、入出力回路２０、動作試験回路２２、判定回路２３、調整回路２４、バッファ２５、及び振幅変換回路４３を含む。【００３１】
入出力回路２０は、トランジスタ５１乃至５７、抵抗素子Ｒ１及びＲ２、及びインダクタ素子Ｌ１及びＬ２を含む。クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘに応じて、データ信号ＤＴａ及びＤＴｂを２対１でマルチプレクスし、出力信号ＯＵＴとして出力する。なお入出力回路２０の駆動電流量は、ＢＩＡＳ２により制御される。【００３２】
動作試験回路２２は、入出力回路２０と同一の回路構成を有し、トランジスタ６１乃至６７、抵抗素子Ｒ３及びＲ４、及びインダクタ素子Ｌ３及びＬ４を含む。クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘに応じて、ＨＩＧＨ及びＬＯＷに固定されたデータ信号とＬＯＷ及びＨＩＧＨに固定されたデータ信号とを２対１でマルチプレクスし、出力信号を生成する。この場合の出力信号は、クロック信号に同期して交互にＨＩＧＨ及びＬＯＷを繰り返す信号である。【００３３】
バッファ２５は、ＰＭＯＳトランジスタ７１及び７２、及びＮＭＯＳトランジスタ７３乃至７５を含む。クロック信号ｃｌｋ及び反転クロック信号ｃｌｋｘを、入力信号としてＮＭＯＳトランジスタ７３及び７４のゲートにそれぞれ印加することにより、出力信号としてクロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘが得られる。またＰＭＯＳトランジスタ７１及び７２とＮＭＯＳトランジスタ７５の制御端子（ゲート端子）には、調整回路２４からの信号が供給される。ＰＭＯＳトランジスタ７１及び７２のゲート端子に印加する信号電圧を制御することにより、ＰＭＯＳトランジスタ７１及び７２のオン抵抗を変化させ、クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘの振幅を調整することができる。またＮＭＯＳトランジスタ７５のゲート端子に印加する信号電圧を制御することにより、ＮＭＯＳトランジスタ７５を流れる電流量を変化させ、クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘの中心電圧を調整することができる。【００３４】
動作試験回路２２は、正常動作時にはＨＩＧＨ及びＬＯＷを繰り返すパターン"ＨＬＨＬＨＬ・・・"を出力する。但しこの信号の振幅は小さいので、本実施例では、振幅変換回路４３により信号の振幅を大きくしてから判定回路２３に供給している。判定回路２３は、供給されたＨＩＧＨ及びＬＯＷを繰り返すパターンが、期待通りのパターンであるか否かを判定する。判定結果は調整回路２４に供給され、調整回路２４は判定結果に応じて、バッファ２５のＰＭＯＳトランジスタ７１及び７２とＮＭＯＳトランジスタ７５のゲート端子に印加する電圧を制御する。これによりクロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘの中心電圧及び振幅をフィードバック制御する。動作試験回路２２が正常に動作するようになったら、フィードバック制御動作を停止する。【００３５】
図８は、図７の判定回路２３及び調整回路２４の構成の一例を示す図である。図８において、判定回路２３は、カウンタ８１、期待値比較回路８２、フィルタ（積分器）８３、Ｄ／Ａ変換器８４、セレクタ８５、切り替え信号発生器８６、ホールド回路８７、及びホールド回路８８を含む。【００３６】
カウンタ８１は、振幅変換回路４３（図７参照）の出力の信号レベルが遷移する回数をカウントする。カウンタ８１は、周波数の既知なクロック信号により時間経過を計り、所定の時間間隔内で振幅変換回路４３の出力の信号レベルが遷移した回数をカウント値として期待値比較回路８２に供給する。期待値比較回路８２は、クロック信号が示す所定のタイミングでカウント値の期待値とカウンタ８１から供給されるカウント値とを比較して、その差分をフィルタ８３に供給する。【００３７】
フィルタ８３は積分器として機能し、長期間に渡っての期待値比較回路８２の出力を積分（平滑化）することにより、雑音成分に反応して不要な調整動作が実行されるのを防ぐ。期待値と実際値との差分の積分であるフィルタ８３の出力は、調整回路２４のＤ／Ａ変換器８４及び切り替え信号発生器８６に供給される。Ｄ／Ａ変換器８４は、フィルタ８３の出力をデジタル・アナログ変換して、変換結果をセレクタ８５に供給する。セレクタ８５は、Ｄ／Ａ変換器８４からの変換結果に応じてホールド回路８７又はホールド回路８８の出力電圧を設定する。セレクタ８５により何れのホールド回路の出力電圧を設定するかは、切り替え信号発生器８６により決定される。切り替え信号発生器８６は、フィルタ８３の出力が所定の閾値以上であれば、例えばホールド回路８７を選択してその出力電圧を設定するようにセレクタ８５を制御し、フィルタ８３の出力が所定の閾値以下であれば、例えばホールド回路８８を選択してその出力電圧を設定するようにセレクタ８５を制御する。ホールド回路８７の出力電圧はバッファ２５のＰＭＯＳトランジスタ７１及び７２のゲートに印加され、ホールド回路８８の出力電圧はバッファ２５のＮＭＯＳトランジスタ７５のゲートに印加される。【００３８】
上記動作により、最初にＰＭＯＳトランジスタ７１及び７２のゲート電圧を制御してクロック信号ｃｌｋ１及びｃｌｋ１ｘの振幅を調整し、フィルタ８３の出力が示す期待値と実際値との差分の積分値を小さくしていく。フィルタ８３の出力が十分に小さくなり上記閾値以下になると、振幅調整は十分であると判断して、中心電圧の調整を開始する。即ち、ＮＭＯＳトランジスタ７５のゲート電圧を制御してクロック信号ｃｌｋ１及びｃｌｋ１ｘの中心電圧を調整し、フィルタ８３の出力が示す期待値と実際値との差分の積分値を小さくしていく。【００３９】
このフィードバック制御により、期待値比較回路８２の出力（カウント値間の差分）がゼロになるように調整される。調整により期待値比較回路８２の出力が十分に小さくなると、動作試験回路２２の出力信号レベルの所定時間内における遷移回数が、期待された遷移回数に略等しいことになる。これにより、動作試験回路２２が正常に動作している状態が確保できたと判断している。【００４０】
図９は、図８に示す調整回路２４の回路構成の一例を示す図である。図９に示す調整回路２４において、Ｄ／Ａ変換器８４は、複数のＰＭＯＳトランジスタ９１及び複数のＰＭＯＳトランジスタ９２を含む。セレクタ８５は、ＮＭＯＳトランジスタ９３及び９４を含む。切り替え信号発生器８６は、Ｄ／Ａ変換器９５及び差動増幅器９６を含む。ホールド回路８７は、ＮＭＯＳトランジスタ９７及び容量素子Ｃ１を含む。ホールド回路８８は、ＮＭＯＳトランジスタ９８及び容量素子Ｃ２を含む。【００４１】
切り替え信号発生器８６は、Ｄ／Ａ変換器９５によりフィルタ８３の出力をＤ／Ａ変換し、差動増幅器９６によりＤ／Ａ変換結果を閾値と比較する。Ｄ／Ａ変換結果が閾値より大きい場合には、例えばセレクタ８５のＮＭＯＳトランジスタ９３を導通させる。逆にＤ／Ａ変換結果が閾値より小さい場合には、セレクタ８５のＮＭＯＳトランジスタ９４を導通させる。【００４２】
ＮＭＯＳトランジスタ９３又は９４が導通すると、Ｄ／Ａ変換器８４のＰＭＯＳトランジスタ９１からの電流が対応する容量素子Ｃ１又はＣ２に流れ込む。流れ込む電流の量は、複数のＰＭＯＳトランジスタ９２のうちで導通しているトランジスタの数に依存する。フィルタ８３の出力がＰＭＯＳトランジスタ９２の制御端子（ゲート端子）に印加されており、何れのＰＭＯＳトランジスタ９２が導通するかは、フィルタ８３の出力に依存する。即ち、期待値と実測値との差の積分値に応じて、容量素子Ｃ１又はＣ２に蓄積される電荷量が決定される。この動作により、ホールド回路８７又は８８の出力電圧を調整する。例えば、誤差を示すフィルタ８３の出力が大きい場合には大きな電流を容量素子Ｃ１又はＣ２に流し込み、誤差が小さくなりフィルタ８３の出力が小さくなると小さな電流を容量素子Ｃ１又はＣ２に流し込むようにしてよい。【００４３】
ホールド回路８７及びホールド回路８７において、ＮＭＯＳトランジスタ９７及び９８はリセット用に設けられている。リセット端子にＨＩＧＨを印加してＮＭＯＳトランジスタ９７及び９８を導通させることにより、容量素子Ｃ１及びＣ２を放電させる。これにより、電荷のない状態（出力電圧ゼロの状態）に設定することができる。【００４４】
図１０は、図７乃至図９に示した入出力回路装置における信号レベル最適化動作の流れを示すフローチャートである。ステップＳ１で、初期化動作が行われる。これにより、クロック信号ｃｌｋ１及びｃｌｋ１ｘの振幅をゼロに設定するとともに、中心電圧を最低値に設定する。これは例えば図９において、リセット端子にＨＩＧＨ信号を印加することにより実現される。【００４５】
ステップＳ２で、クロック信号ｃｌｋ１及びｃｌｋ１ｘの振幅を徐々に上げていく。これは例えば図９において、ホールド回路８７の出力電圧を徐々に上げていくことに相当する。クロック信号ｃｌｋ１及びｃｌｋ１ｘの振幅を上げることで十分に誤差（フィルタ８３の出力）が小さくなると、ステップＳ３で、中心電圧を走査する。即ち、クロック信号ｃｌｋ１及びｃｌｋ１ｘの中心電圧を徐々に上げていく。これは例えば図９において、ホールド回路８８の出力電圧を徐々に上げていくことに相当する。【００４６】
ステップＳ４で、遷移数が十分であるか否かを判定する。即ち、図７の動作試験回路２２の出力信号レベルが所定期間内に遷移する回数が期待される回数に等しいか否かを判定する。この判定は、判定回路２３によりなされる。実際の遷移回数が期待される遷移回数に等しくない場合には、再度振幅及び中心電圧の調整を行う。実際の遷移回数が期待される遷移回数に等しくなると、ステップＳ５に進み、信号レベル最適化手順を終了する。【００４７】
図１１は、本発明による入出力回路装置の第６の実施例の構成を示す図である。図１１に示す入出力回路装置は、入出力回路２０、動作試験回路２２、判定回路２３、調整回路２４、バッファ２５、及びクロック発生回路４４を含む。なお便宜上、判定回路２３と調整回路２４とを纏めて一つの回路として示してある。【００４８】
入出力回路２０は、トランジスタ１０１乃至１０６、ＮＡＮＤ回路１０７及び１０８、及び抵抗素子１０９及び１１０を含む。クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘに応じて、データ信号ｄａｔａ及びｄａｔａｘを取り込み、ＮＡＮＤ回路１０７及び１０８からなるラッチに格納する。【００４９】
動作試験回路２２は、入出力回路２０と同一の回路構成を有し、トランジスタ１１１乃至１１６、ＮＡＮＤ回路１１７及び１１８、抵抗素子１１９及び１２０、及びインバータ１２１を含む。クロック信号ｃｌｋ１及び反転クロック信号ｃｌｋ１ｘに応じて、前回の出力データの反転データを今回の入力データとして取り込み、ＮＡＮＤ回路１１７及び１１８からなるラッチに格納する。この場合の出力信号は、クロック信号に同期して交互にＨＩＧＨ及びＬＯＷを繰り返す信号である。【００５０】
動作試験回路２２の各素子のサイズは、入出力回路２０の対応する各素子のサイズよりも小さいものとする。これは、動作試験回路２２をクロックノードに接続することにより負荷容量が増加して、帯域劣化するのを防ぐためである。動作試験回路２２の出力は、本実施例の場合には大振幅の信号であり、直接に判定回路２３に入力される。動作試験回路２２の入力を生成するために、インバータ１２１の代わりにフリップフロップを接続して、２分周回路から４分周回路へと変更してもよい。【００５１】
判定回路２３には、クロック発生回路４４が生成したクロックが供給される。クロック発生回路４４は、バッファ２５に供給されるクロック信号と同一のクロック信号ｃｌｋを受け取り、１／２分周することにより判定回路２３に供給するクロック信号を生成する。【００５２】
その他の構成及び動作は第５実施例の場合と同様であるので説明を省略する。【００５３】
図１２は、本発明による入出力回路装置の第７の実施例の構成を示す図である。図１２において、図１及び図２と同一の構成要素は同一の番号で参照し、その説明は省略する。【００５４】
図１２に示す入出力回路装置は、波形比較回路１２、理想波形発生回路１５、入出力回路２０、動作判定回路２１、調整回路２４、バッファ２５、セレクタ４５、及びセレクタ４６を含む。図１２に示す構成では、図２に示すような本願発明の原理に基づいて動作する動作判定回路２１と、図１に示す従来技術の波形比較回路１２及び理想波形発生回路１５とが設けられており、何れか一方を用いてバッファ２５を調整する。何れの構成を用いるかは、セレクタ４５及び４６により選択する。【００５５】
波形比較回路１２及び理想波形発生回路１５による信号調整機能は動作開始時に信号を大まかに設定するために用い、動作開始から所定の時間後にセレクタ４５及び４６の切り替えを行うことで、その後は動作判定回路２１による信号調整機能を用いる。このような構成とすることで、信号調整にかかる時間を短縮することが可能となる。【００５６】
図１３は、図１２の入出力回路装置の具体的な回路構成の一例を示す図である。図１３に示す入出力回路装置において、入出力回路２０、動作試験回路２２、判定回路２３、調整回路２４、バッファ２５、及びクロック発生回路４４は、図１１に示すそれぞれ対応する回路と同一であり、その説明は省略する。【００５７】
セレクタ４５は、ＮＭＯＳトランジスタ１３１乃至１３４を含む。理想波形発生回路１５は、ＮＭＯＳトランジスタ１３５乃至１３７、及び抵抗素子Ｒ７及びＲ８を含む。波形比較回路１２は、ＮＭＯＳトランジスタ１３８乃至１４１を含む。セレクタ４６は、ＮＭＯＳトランジスタ１４２及び１４３を含む。セレクタ４５及び４６は、内部のＮＭＯＳトランジスタの導通・非導通を制御することにより、切替え動作を行う。【００５８】
抵抗素子Ｒ１０及びＲ１１と容量素子Ｃ１０からなる回路部分は、バッファ２５からセレクタ４５を介して供給されるクロック信号ｃｌｋ１及びｃｌｋ１ｘを積分することにより信号中心電圧に応じた電圧値を容量素子Ｃ１０の一端に生成して、この電圧を波形比較回路１２に供給する。理想波形発生回路１５は、中心電圧の理想値を生成して波形比較回路１２に供給する。波形比較回路１２は、理想波形発生回路１５からの電圧と容量素子Ｃ１０からの電圧とを比較して、両電圧の大小関係に応じた電圧を、セレクタ４６を介して判定回路２３に供給する。【００５９】
図１４は、本発明による入出力回路装置の第８の実施例の構成を示す図である。図１４において、図１及び図２と同一の構成要素は同一の番号で参照し、その説明は省略する。【００６０】
図１４に示す入出力回路装置は、理想波形発生回路１５、入出力回路２０、動作判定回路２１、調整回路２４、及びバッファ２５を含む。図１２に示す構成では、図２に示すような本願発明の原理に基づいて動作する動作判定回路２１と、図１に示す従来技術の理想波形発生回路１５とが設けられており、何れか一方を用いて調整回路２４によりバッファ２５を調整する。【００６１】
理想波形発生回路１５による信号調整機能は動作開始時に信号を大まかに設定するために用い、また動作判定回路２１による信号調整機能は信号を細かく設定するために用いる。このような構成とすることで、信号調整にかかる時間を短縮することが可能となる。【００６２】
図１５は、図１４の入出力回路装置の具体的な回路構成の一例を示す図である。図１５に示す入出力回路装置において、入出力回路２０、動作試験回路２２、判定回路２３、調整回路２４、バッファ２５、及びクロック発生回路４４は、図１１に示すそれぞれ対応する回路と同一であり、その説明は省略する。また理想波形発生回路１５は、図１３に示す理想波形発生回路１５と同一の回路構成である。【００６３】
理想波形発生回路１５は、ＮＭＯＳトランジスタ１３５乃至１３７、及び抵抗素子Ｒ７及びＲ８を含む。理想波形発生回路１５は、中心電圧（又は振幅電圧）の理想値を生成して調整回路２４に供給する。ここでは、調整回路２４としてアナログ電圧入力に応じて、バッファ２５を制御するタイプのものを想定している。調整回路２４は、その入力部分に切り替え機能を有しており、判定回路２３の出力又は理想波形発生回路１５の出力の何れか一方に基づいてバッファ２５の制御を行う。理想波形発生回路１５の出力が選択された場合には、バッファ２５の出力するクロック信号ｃｌｋ１及びｃｌｋ１ｘの中心電圧（又は振幅電圧）が理想波形発生回路１５の生成する中心電圧（又は振幅電圧）の理想値に初期設定されるように、調整回路２４がバッファ２５の制御を行ってよい。【００６４】
図１６は、本発明による入出力回路装置の第５の実施例の変形例の構成を示す図である。図１６において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。【００６５】
図１６に示す入出力回路装置は、図７に示す入出力回路装置と比較して、パターン発生装置４７が設けられている点が異なる。パターン発生装置４７は、動作試験回路２２へのデータ入力信号を生成する。このデータ入力信号は、静的な信号、或いは動的に変化する信号である。２：１マルチプレクサである入出力回路２０には、動作しにくい動作パターンが存在する。例えば、高周波信号となる１０１０１０・・・パターンは動作し難い。図１６の構成では、パターン発生装置４７によりそのような動作し難いパターンを生成してバッファ２５の調整を行うことにより、過酷な条件でも確実に入出力回路２０が動作するようにクロック信号を設定することができる。【００６６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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