(57)【要約】  Ａ／Ｄコンバータは、複数のＡ／Ｄ変換回路（１０ａ、１０ｂ）と、Ａ／Ｄ変換中でないＡ／Ｄ変換回路を選択して入力信号をサンプルホールドして得たアナログ量を供給する入力選択部（２０）と、Ａ／Ｄ変換中でないＡ／Ｄ変換回路を選択してこれから得たデジタル量を出力する出力選択部（３０）とを備えている。各Ａ／Ｄ変換回路は、与えられたアナログ量を複数のアナログ記憶素子（１１１）に順次記憶させる入力記憶部（１１）と、これらアナログ記憶素子が記憶しているアナログ量をデジタル量に変換する複数のＡ／Ｄ変換素子（１２１）を有するＡ／Ｄ変換部（１２）と、これらＡ／Ｄ変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタ（１３１）を有し、これらレジスタに保持されたデジタル量をシフトして出力するシフト出力部（１３）とを有する。
2008032496.tif 000002
【特許請求の範囲】
【請求項１】
複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、
前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路から得たデジタル量を出力する出力選択部とを備え、
前記複数のＡ／Ｄ変換回路のそれぞれは、
アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、
前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のＡ／Ｄ変換素子を有するＡ／Ｄ変換部と、
前記複数のＡ／Ｄ変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力記憶部は、電荷結合素子である
ことを特徴とするＡ／Ｄコンバータ。
【請求項３】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記複数のアナログ記憶素子は、複数の容量素子であり、
前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与える
ことを特徴とするＡ／Ｄコンバータ。
【請求項４】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記ＡＤ変換部は、列並列Ａ／Ｄ変換器である
ことを特徴とするＡ／Ｄコンバータ。
【請求項５】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、
前記複数のＡ／Ｄ変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、
前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、
前記入力信号をサンプルホールドするサンプルホールド回路と、
前記複数のＡ／Ｄ変換回路のいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替える
ことを特徴とするＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、特に、電気通信信号のＡ／Ｄ変換を行うＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
近年の通信のデジタル化に伴い、デジタル通信の分野で用いられるＡ／Ｄコンバータ（ＡＤＣ）に対してビット解像度の向上や変換速度の高速化などの性能向上がますます求められつつある。しかし、ＡＤＣの性能向上に伴って消費電力が増大してしまうことが多い。例えば、サンプリングＡＤＣについて変換速度を上げようとすると、入力信号のサンプリング用の容量素子を高速に充放電するために大電流を通電しなければならなくなる。携帯電話機などのモバイル機器への適用を考えた場合、ＡＤＣの性能向上とともに消費電力の低減も実現することが必要である。【０００３】
高性能かつ低消費電力のＡＤＣとして、超多並列のサンプリングＡＤＣで構成される列並列ＡＤＣ（コラムＡＤＣ）がある（例えば、非特許文献１参照）。コラムＡＤＣでは、サンプリングＡＤＣ単体の動作が遅くても数百〜数千個のサンプリングＡＤＣが並列に動作するため、全体として非常に高速のＡ／Ｄ変換能力を得ることができる。
【非特許文献１】Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.5
【発明の開示】
【発明が解決しようとする課題】
【０００４】
コラムＡＤＣは、その信号入力の特殊性から、固体撮像素子などに取り込まれた画像信号をコラム単位で読み出してＡ／Ｄ変換を行うといった用途向けのものであり、時々刻々と変化する電気信号をリアルタイムにＡ／Ｄ変換するといった用途には適していない。このため、コラムＡＤＣは高性能でありながらも、その応用分野はイメージセンシングなどの一部に限られている。【０００５】
上記問題に鑑み、本発明は、コラムＡＤＣを電気通信信号のＡ／Ｄ変換に利用できるようにすることを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、Ａ／Ｄコンバータとして、複数のＡ／Ｄ変換回路と、前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路から得たデジタル量を出力する出力選択部とを備え、前記複数のＡ／Ｄ変換回路のそれぞれは、アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のＡ／Ｄ変換素子を有するＡ／Ｄ変換部と、前記複数のＡ／Ｄ変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有するものとする。【０００７】
これによると、列並列のＡ／Ｄ変換が可能なＡ／Ｄ変換回路がインターリーブ動作するため、時々刻々と変化する電気信号を途切れることなく連続的にＡ／Ｄ変換することができる。【０００８】
具体的には、前記入力記憶部は、電荷結合素子であり、又は、前記複数のアナログ記憶素子は、複数の容量素子であり、前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与えるものである。また、具体的には、前記ＡＤ変換部は、列並列Ａ／Ｄ変換器である。【０００９】
また、具体的には、前記入力選択部は、前記複数のＡ／Ｄ変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有するか、又は、前記入力選択部は、前記入力信号をサンプルホールドするサンプルホールド回路と、前記複数のＡ／Ｄ変換回路のいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する。【００１０】
好ましくは、前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替えるものとする。これによると、
【発明の効果】
【００１１】
以上のように、本発明によると、コラムＡＤＣが電気通信信号のＡ／Ｄ変換に利用できるようになり、高性能かつ低消費電力のＡ／Ｄコンバータが実現される。これにより、ソフトウェア無線などではフロントエンドの負担を軽減することができる。また、フロントエンドが簡略化されることによって、１個のアーキテクチャでマルチバンドレシーバを構成することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施形態に係るＡ／Ｄコンバータの構成図である。
【図２】図２は、図１に示したＡ／Ｄ変換回路の詳細な構成図である。
【図３】図３は、図１に示したＡ／Ｄコンバータのインターリーブ動作を表す図である。
【図４】図４は、インターリーブ動作に係る各種クロック信号のアクティブ／非アクティブ状態を表すグラフである。
【図５】図５は、第２の実施形態に係るＡ／Ｄコンバータの構成図である。
【図６】図６は、ＣＭＯＳプロセスで製造可能な入力記憶部の構成図である。
【符号の説明】
【００１３】
１０ａ〜１０ｄ  Ａ／Ｄ変換回路
１１    入力記憶部
１１１  ＭＯＳキャパシタ（アナログ記憶素子）
１２    Ａ／Ｄ変換部
１２１  Ａ／Ｄ変換素子
１３    シフト出力部
１３１  レジスタ
２０    入力選択部
２０１、２１０ａ〜２０１ｄ  サンプルホールド回路
２０２、２０２ａ〜２０２ｃ  セレクタ
３０    出力選択部
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１５】
（第１の実施形態）
図１は、第１の実施形態に係るＡ／Ｄコンバータの構成を示す。本Ａ／Ｄコンバータは、Ａ／Ｄ変換回路１０ａ及び１０ｂ、入力選択部２０及び出力選択部３０を備えており、入力された信号ＳｉｎをＡ／Ｄ変換して信号Ｓｏｕｔを出力する。【００１６】
Ａ／Ｄ変換回路１０ａ及び１０ｂは、それぞれ、入力記憶部１１、Ａ／Ｄ変換部１２及びシフト出力部１３を備えている。入力記憶部１１は、数千個のＭＯＳキャパシタ１１１が隣接配置されてなる電荷結合素子（ＣＣＤ：Charge Coupled Device）で構成することができる。各ＭＯＳキャパシタ１１１は、アナログ量として電荷を蓄積し、さらに隣接するＭＯＳキャパシタ１１１に電荷を転送することができる。したがって、初段（図１において左端）のＭＯＳキャパシタ１１１に入力されたアナログ量は順次隣のＭＯＳキャパシタ１１１に転送され、入力記憶部１１は全部でＭＯＳキャパシタ１１１の個数分のアナログ量を記憶することができる。Ａ／Ｄ変換部１２は、ＭＯＳキャパシタ１１１と一対一に対応した数千個のＡ／Ｄ変換素子１２１を備えており、コラムＡＤＣで構成することができる。各Ａ／Ｄ変換素子１２１は、対応するＭＯＳキャパシタ１１１が記憶しているアナログ量を受け、これをデジタル量に変換する。シフト出力部１３は、Ａ／Ｄ変換素子１２１と一対一に対応した数千個のレジスタ１３１を備えたシフトレジスタで構成することができる。各レジスタ１３１は、対応するＡ／Ｄ変換素子１２１からデジタル量を受け、これを保持する。シフト出力部１３は、これらレジスタ１３１に保持されたデジタル量をシフトして出力する。【００１７】
図２は、Ａ／Ｄ変換回路１０ａの詳細な構成を示す。各ＭＯＳキャパシタ１１１は、クロック信号ＣＫ１ａに同期して、隣のＭＯＳキャパシタ１１１に電荷を転送する。各Ａ／Ｄ変換素子１２１は、サンプルホールド回路１２１１、比較器１２１２及びカウンタ１２１３を備えたサンプリングＡＤＣとして構成されている。サンプルホールド回路１２１１は、対応するＭＯＳキャパシタ１１１から受けたアナログ量をサンプルホールドする。比較器１２１２は、対応するサンプルホールド回路１２１１から受けたアナログ量とランプ信号Ｓｒａｍｐとの大小を比較する。カウンタ１２１３は、比較器２２１２の出力が変化するまで、すなわち、サンプルホールド回路１２１１から受けたアナログ量とランプ信号Ｓｒａｍｐのレベルが等しくなるまで、クロック信号ＣＫ２ａに同期してカウント動作を行う。レジスタ１３１は、クロック信号ＣＫ３ａに同期してカウンタ１２１３のカウント値をラッチするとともに、クロック信号ＣＫ４ａに同期して保持しているデジタル量をシフトする。なお、信号Ｓｉｎの時系列的な入力順にそのＡ／Ｄ変換結果が出力されるように、入力記憶部１１における末端（図１において右端）のＭＯＳキャパシタ１１１に対応するレジスタ１３１から順にデジタル量を出力する。【００１８】
Ａ／Ｄ変換回路１０ｂも上記のＡ／Ｄ変換回路１０ａと同様の構成をしている。ただし、クロック信号ＣＫ１ａ〜ＣＫ４ａに代えてクロック信号ＣＫ１ｂ〜ＣＫ４ｂに同期して動作する。【００１９】
図１に戻り、入力選択部２０は、サンプルホールド回路２０１及びセレクタ２０２を備えている。サンプルホールド回路２０１は、信号Ｓｉｎをサンプルホールドしてアナログ量を出力する。セレクタ２０２は、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちＡ／Ｄ変換を実行していない方に、サンプルホールド回路２０１から出力されたアナログ量を供給する。出力選択部３０は１個のセレクタ３０１で構成される。セレクタ３０１は、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちＡ／Ｄ変換を実行していない方からデジタル量を得て、信号Ｓｏｕｔとして出力する。【００２０】
次に、本Ａ／Ｄコンバータの動作について説明する。Ａ／Ｄ変換回路１０ａ及び１０ｂは、次の３つの動作、すなわち、入力記憶部１１によるアナログ量の複数記憶、Ａ／Ｄ変換部１２による並列Ａ／Ｄ変換、及びシフト出力部１３によるデジタル量のシフト出力を順に実行するが、このうち、入力記憶部１１とシフト出力部１３は互いに独立に動作可能である。すなわち、シフト出力部１３がレジスタ１３１に保持されているデジタル量をシフト出力している間に入力記憶部１１は新たなアナログ量を記憶することができる。そこで、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちいずれか一方については入力記憶部１１及びシフト出力部１３のみを動作させるとともに他についてはＡ／Ｄ変換部１２のみを動作させ、これをＡ／Ｄ変換回路１０ａ及び１０ｂで交互に切り替えて連続的に行うようにする。すなわち、Ａ／Ｄ変換回路１０ａ及び１０ｂをインターリーブ動作させる。【００２１】
図３は、本Ａ／Ｄコンバータのインターリーブ動作を表している。また、図４は、インターリーブ動作に係る各種クロック信号のアクティブ／非アクティブ状態を表すグラフである。時刻Ｔ１から時刻Ｔ２までの期間において、クロック信号ＣＫ２ａ及びＣＫ３ａが非アクティブ状態にされ、クロック信号ＣＫ１ａ及びＣＫ４ａがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ａにおいてＡ／Ｄ変換部１２が休止し、入力記憶部１１及びシフト出力部１３が動作する。これにより、シフト出力部１３からデジタル量が信号Ｓｏｕｔとして出力されるとともに、入力記憶部１１には信号Ｓｉｎのサンプリング結果が新たに記憶される。【００２２】
同期間において、クロック信号ＣＫ１ｂ及びＣＫ４ｂが非アクティブ状態にされ、クロック信号ＣＫ２ｂ及びＣＫ３ｂがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ｂにおいて入力記憶部１１及びシフト出力部１３が休止し、Ａ／Ｄ変換部１２が動作する。これにより、Ａ／Ｄ変換部１２における各Ａ／Ｄ変換素子１２１は、入力記憶部１１における各ＭＯＳキャパシタ１１１に記憶されたアナログ量がランプ信号Ｓｒａｍｐのレベルに達するまでクロック信号ＣＫ２ｂをカウントアップする。そして、クロック信号ＣＫ３ｂの立ち上がりタイミングで、各Ａ／Ｄ変換素子１２１のカウント値はシフト出力部１３における各レジスタ１３１にラッチされる。【００２３】
次の時刻Ｔ２から時刻Ｔ３までの期間では、Ａ／Ｄ変換回路１０ａとＡ／Ｄ変換回路１０ｂの動作が逆転する。すなわち、クロック信号ＣＫ１ａ及びＣＫ４ａが非アクティブ状態にされ、クロック信号ＣＫ２ａ及びＣＫ３ａがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ａにおいて入力記憶部１１及びシフト出力部１３が休止し、Ａ／Ｄ変換部１２動作する。また、クロック信号ＣＫ２ｂ及びＣＫ３ｂが非アクティブ状態にされ、クロック信号ＣＫ１ｂ及びＣＫ４ｂがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ｂにおいてＡ／Ｄ変換部１２が休止し、入力記憶部１１及びシフト出力部１３が動作する。次の時刻Ｔ３から時刻Ｔ４までの期間は、時刻Ｔ１から時刻Ｔ２までの期間と同じ動作状態となる。さらに次の時刻Ｔ４から時刻Ｔ５までの期間は、時刻Ｔ２から時刻Ｔ３までの期間と同じ動作状態となる。【００２４】
データフローに着目すると、時刻Ｔ１から時刻Ｔ２までの期間に入力された信号ＳｉｎはＡ／Ｄ変換回路１０ａの入力記憶部１１において一旦記憶され、時刻Ｔ２から時刻Ｔ３までの期間でＡ／Ｄ変換部１２によってＡ／Ｄ変換され、時刻Ｔ３から時刻Ｔ４までの期間で信号Ｓｏｕｔとなってシフト出力部１３から出力される。同様に、時刻Ｔ２から時刻Ｔ３までの期間に入力された信号ＳｉｎはＡ／Ｄ変換回路１０ｂの入力記憶部１１において一旦記憶され、時刻Ｔ３から時刻Ｔ４までの期間でＡ／Ｄ変換部１２によってＡ／Ｄ変換され、時刻Ｔ４から時刻Ｔ５までの期間で信号Ｓｏｕｔとなってシフト出力部１３から出力される。【００２５】
このように、Ａ／Ｄ変換回路１０ａ及び１０ｂをインターリーブ動作させることにより、入力された信号Ｓｉｎを途切れることなく連続的にＡ／Ｄ変換することができる。また、各Ａ／Ｄ変換部１２によるＡ／Ｄ変換は入力記憶部１１に数千個のアナログ量が記憶されるまでに完了すればよいため、入力選択部２０における信号Ｓｉｎのサンプリングレートが非常に高くても、各Ａ／Ｄ変換器１２は時間的余裕を持ってＡ／Ｄ変換を行うことができる。したがって、本Ａ／Ｄコンバータの高速動作が可能となる。また、各Ａ／Ｄ変換部１２として、速度は多少遅くとも高いビット解像度でのＡ／Ｄ変換が可能なＡＤＣを採用することができる。したがって、本Ａ／Ｄコンバータは高いビット解像度のＡ／Ｄ変換をすることができる。【００２６】
以上、本実施形態によると、イメージセンシングの分野で使用されるコラムＡＤＣを時々刻々と変化する電気信号のＡ／Ｄ変換の用途に使用することができる。これにより、少ない消費電力で、高速かつ高いビット解像度のＡ／Ｄ変換を実現することができる。【００２７】
（第２の実施形態）
図５は、第２の実施形態に係るＡ／Ｄコンバータの構成を示す。本Ａ／Ｄコンバータは、Ａ／Ｄ変換回路１０ａ、１０ｂ、１０ｃ及び１０ｄ、入力選択部２０及び出力選択部３０を備えており、入力された信号ＳｉｎをＡ／Ｄ変換して信号Ｓｏｕｔを出力する。Ａ／Ｄ変換回路１０ａ及び１０ｂの組とＡ／Ｄ変換回路１０ｃ及び１０ｄの組とが上述のインターリーブ動作をしてＡ／Ｄ変換を実行する。さらに、各組における２個のＡ／Ｄ変換回路に交互にアナログ量が入力される。なお、Ａ／Ｄ変換回路１０ａ〜１０ｄは、第１の実施形態に係るＡ／Ｄ変換回路１０ａ及び１０ｂと同様であるため説明を省略する。【００２８】
入力選択部２０は、サンプルホールド回路２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄ、及びセレクタ２０２ａ、２０２ｂ及び２０２ｃを備えている。サンプルホールド回路２０１ａ〜２０１ｄは、それぞれ、与えられた信号をサンプルホールドしてアナログ量をＡ／Ｄ変換回路１０ａ〜１０ｄに供給する。セレクタ２０２ｂは、出力先としてサンプルホールド回路２０１ａ及び２０１ｂを信号Ｓｉｎのサンプリング周期で交互に切り替えて、セレクタ２０２ａから受けた信号を当該出力先に出力する。同様に、セレクタ２０２ｃは、出力先としてサンプルホールド回路２０１ｃ及び２０１ｄを信号Ｓｉｎのサンプリング周期で交互に切り替えて、セレクタ２０２ａから受けた信号を当該出力先に出力する。セレクタ２０２ａは、信号Ｓｉｎを受け、セレクタ２０２ｂ及び２０２ｃのうち、Ａ／Ｄ変換回路１０ａ及び１０ｂの組並びにＡ／Ｄ変換回路１０ｃ及び１０ｄの組のうちＡ／Ｄ変換を実行していない方の組にアナログ量を供給する方を選択し、当該選択したセレクタに信号Ｓｉｎを出力する。【００２９】
このように、Ａ／Ｄ変換回路１０ａ〜１０ｄへのアナログ量の供給をインターリーブすることによって、各サンプルホールド回路２０１ａ〜２０１ｄにおけるサンプルホールド動作、及び各入力記憶部１１におけるアナログ量の記憶及び転送に時間的余裕が生じる。これにより、各サンプルホールド回路２０１ａ〜２０１ｄ及び各入力記憶部１１の動作が多少遅くても、これらの動作速度に律速されることなく、本Ａ／Ｄコンバータの高速動作を維持することができる。換言すると、本Ａ／Ｄコンバータの動作速度をより一層向上することができる。【００３０】
出力選択部３０は、セレクタ３０１ａ、３０１ｂ及び３０１ｃを備えている。セレクタ３０１ａは、入力元としてＡ／Ｄ変換回路１０ａ及び１０ｂを信号Ｓｉｎのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ３０１ｃに出力する。同様に、セレクタ３０１ｂは、入力元としてＡ／Ｄ変換回路１０ｃ及び１０ｄを信号Ｓｉｎのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ３０１ｃに出力する。セレクタ３０１ｃは、セレクタ３０１ａ及び３０１ｂのうち、Ａ／Ｄ変換回路１０ａ及び１０ｂの組並びにＡ／Ｄ変換回路１０ｃ及び１０ｄの組のうちＡ／Ｄ変換を実行していない方の組からデジタル量を得ている方を選択し、当該選択したセレクタからデジタル量を得て、信号Ｓｏｕｔとして出力する。このように、Ａ／Ｄ変換回路１０ａ〜１０ｄからのデジタル量の出力をインターリーブすることによって、信号ＳｉｎのＡ／Ｄ変換結果を正しい順序で出力することができる。【００３１】
以上、本実施形態によると、各Ａ／Ｄ変換回路へのアナログ量の供給がインターリーブされるため、より高速なＡ／Ｄ変換が実現される。なお、３個以上のＡ／Ｄ変換回路に対してインターリーブ動作によりアナログ量を供給することで、より一層の高速動作が可能となる。【００３２】
以上の説明では、各Ａ／Ｄ変換回路１０ａ〜１０ｄにおける入力記憶部１１をＣＣＤで構成することを前提としているが、ＣＣＤの製造プロセスは、Ａ／Ｄ変換部１２やシフト出力部１３などのＣＭＯＳ製造プロセスとは異なるため、それぞれのプロセスで製造されたチップを貼り合わせるなどの工夫が必要となる。これに対して、図６は、ＣＭＯＳプロセスで製造可能な入力記憶部１１の構成を示す。入力記憶部１１は、１：４セレクタ１１２、複数の１：１０セレクタ１１３及び複数の容量素子１１４を備えている。セレクタ１１２を初段として、その後段にセレクタ１１３が３段構成されており、容量素子１１４は全部で四千個ある。そして、各セレクタ１１２及び１１３を適宜制御することにより、これら複数の容量素子１１４のいずれか一つを選択することができ、当該選択した容量素子１１４にアナログ量が記憶される。このように、入力記憶部１１をＣＭＯＳ製造プロセスで製造可能な回路構成にすることによって、Ａ／Ｄコンバータのすべての構成要素を同じプロセスで製造することができる。
【産業上の利用可能性】
【００３３】
本発明に係るＡ／Ｄコンバータは、高性能かつ低消費電力であるため、特にモバイル用途のソフトウェア無線やマルチバンドレシーバなどに有用である。
【図１】
2008032496.tif 000003
【図２】
2008032496.tif 000004
【図３】
2008032496.tif 000005
【図４】
2008032496.tif 000006
【図５】
2008032496.tif 000007
【図６】
2008032496.tif 000008
【手続補正書】
【提出日】平成20年3月27日(2008.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、
前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路から得たデジタル量を出力する出力選択部とを備え、
前記複数のＡ／Ｄ変換回路のそれぞれは、
アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、
前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のＡ／Ｄ変換素子を有するＡ／Ｄ変換部と、
前記複数のＡ／Ｄ変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力記憶部は、電荷結合素子である
ことを特徴とするＡ／Ｄコンバータ。
【請求項３】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記複数のアナログ記憶素子は、複数の容量素子であり、
前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与える
ことを特徴とするＡ／Ｄコンバータ。
【請求項４】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記Ａ／Ｄ変換部は、列並列Ａ／Ｄ変換器である
ことを特徴とするＡ／Ｄコンバータ。
【請求項５】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、
前記複数のＡ／Ｄ変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、
前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、
前記入力信号をサンプルホールドするサンプルホールド回路と、
前記複数のＡ／Ｄ変換回路のいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】
請求項１に記載のＡ／Ｄコンバータにおいて、
前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替える
ことを特徴とするＡ／Ｄコンバータ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、特に、電気通信信号のＡ／Ｄ変換を行うＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
近年の通信のデジタル化に伴い、デジタル通信の分野で用いられるＡ／Ｄコンバータ（ＡＤＣ）に対してビット解像度の向上や変換速度の高速化などの性能向上がますます求められつつある。しかし、ＡＤＣの性能向上に伴って消費電力が増大してしまうことが多い。例えば、サンプリングＡＤＣについて変換速度を上げようとすると、入力信号のサンプリング用の容量素子を高速に充放電するために大電流を通電しなければならなくなる。携帯電話機などのモバイル機器への適用を考えた場合、ＡＤＣの性能向上とともに消費電力の低減も実現することが必要である。
【０００３】
高性能かつ低消費電力のＡＤＣとして、超多並列のサンプリングＡＤＣで構成される列並列ＡＤＣ（コラムＡＤＣ）がある（例えば、非特許文献１参照）。コラムＡＤＣでは、サンプリングＡＤＣ単体の動作が遅くても数百〜数千個のサンプリングＡＤＣが並列に動作するため、全体として非常に高速のＡ／Ｄ変換能力を得ることができる。
【非特許文献１】Yoshikazu Nitta et al., "High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor", ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.5
【発明の開示】
【発明が解決しようとする課題】
【０００４】
コラムＡＤＣは、その信号入力の特殊性から、固体撮像素子などに取り込まれた画像信号をコラム単位で読み出してＡ／Ｄ変換を行うといった用途向けのものであり、時々刻々と変化する電気信号をリアルタイムにＡ／Ｄ変換するといった用途には適していない。このため、コラムＡＤＣは高性能でありながらも、その応用分野はイメージセンシングなどの一部に限られている。
【０００５】
上記問題に鑑み、本発明は、コラムＡＤＣを電気通信信号のＡ／Ｄ変換に利用できるようにすることを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、Ａ／Ｄコンバータとして、複数のＡ／Ｄ変換回路と、前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、入力信号をサンプルホールドして得たアナログ量を供給する入力選択部と、前記複数のＡ／Ｄ変換回路のうちＡ／Ｄ変換中でないいずれか一つを選択し、当該選択したＡ／Ｄ変換回路から得たデジタル量を出力する出力選択部とを備え、前記複数のＡ／Ｄ変換回路のそれぞれは、アナログ量を記憶する複数のアナログ記憶素子を有し、与えられたアナログ量をこれら複数のアナログ記憶素子に順次記憶させる入力記憶部と、前記複数のアナログ記憶素子のそれぞれが記憶しているアナログ量をデジタル量に変換する複数のＡ／Ｄ変換素子を有するＡ／Ｄ変換部と、前記複数のＡ／Ｄ変換素子のそれぞれからデジタル量を得て、これを保持する複数のレジスタを有し、当該複数のレジスタに保持されたデジタル量をシフトして出力するシフト出力部とを有するものとする。
【０００７】
これによると、列並列のＡ／Ｄ変換が可能なＡ／Ｄ変換回路がインターリーブ動作するため、時々刻々と変化する電気信号を途切れることなく連続的にＡ／Ｄ変換することができる。
【０００８】
具体的には、前記入力記憶部は、電荷結合素子であり、又は、前記複数のアナログ記憶素子は、複数の容量素子であり、前記入力記憶部は、前記複数の容量素子のいずれか一つを順次選択し、当該選択した容量素子に前記入力選択部から供給されたアナログ量を与えるものである。また、具体的には、前記Ａ／Ｄ変換部は、列並列Ａ／Ｄ変換器である。
【０００９】
また、具体的には、前記入力選択部は、前記複数のＡ／Ｄ変換回路のそれぞれに対応して設けられ、与えられた信号をサンプルホールドする複数のサンプルホールド回路と、前記複数のサンプルホールド回路のいずれか一つを選択し、当該選択したサンプルホールド回路に前記入力信号を供給するセレクタとを有するか、又は、前記入力選択部は、前記入力信号をサンプルホールドするサンプルホールド回路と、前記複数のＡ／Ｄ変換回路のいずれか一つを選択し、当該選択したＡ／Ｄ変換回路に、前記サンプルホールド回路によってサンプルホールドされたアナログ量を供給するセレクタとを有する。
【００１０】
好ましくは、前記入力選択部は、前記入力信号のサンプリング周期ごとに前記アナログ量の供給先を切り替えるものとする。
【発明の効果】
【００１１】
以上のように、本発明によると、コラムＡＤＣが電気通信信号のＡ／Ｄ変換に利用できるようになり、高性能かつ低消費電力のＡ／Ｄコンバータが実現される。これにより、ソフトウェア無線などではフロントエンドの負担を軽減することができる。また、フロントエンドが簡略化されることによって、１個のアーキテクチャでマルチバンドレシーバを構成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係るＡ／Ｄコンバータの構成を示す。本Ａ／Ｄコンバータは、Ａ／Ｄ変換回路１０ａ及び１０ｂ、入力選択部２０及び出力選択部３０を備えており、入力された信号ＳｉｎをＡ／Ｄ変換して信号Ｓｏｕｔを出力する。
【００１４】
Ａ／Ｄ変換回路１０ａ及び１０ｂは、それぞれ、入力記憶部１１、Ａ／Ｄ変換部１２及びシフト出力部１３を備えている。入力記憶部１１は、数千個のＭＯＳキャパシタ１１１が隣接配置されてなる電荷結合素子（ＣＣＤ：Charge Coupled Device）で構成することができる。各ＭＯＳキャパシタ１１１は、アナログ量として電荷を蓄積し、さらに隣接するＭＯＳキャパシタ１１１に電荷を転送することができる。したがって、初段（図１において左端）のＭＯＳキャパシタ１１１に入力されたアナログ量は順次隣のＭＯＳキャパシタ１１１に転送され、入力記憶部１１は全部でＭＯＳキャパシタ１１１の個数分のアナログ量を記憶することができる。Ａ／Ｄ変換部１２は、ＭＯＳキャパシタ１１１と一対一に対応した数千個のＡ／Ｄ変換素子１２１を備えており、コラムＡＤＣで構成することができる。各Ａ／Ｄ変換素子１２１は、対応するＭＯＳキャパシタ１１１が記憶しているアナログ量を受け、これをデジタル量に変換する。シフト出力部１３は、Ａ／Ｄ変換素子１２１と一対一に対応した数千個のレジスタ１３１を備えたシフトレジスタで構成することができる。各レジスタ１３１は、対応するＡ／Ｄ変換素子１２１からデジタル量を受け、これを保持する。シフト出力部１３は、これらレジスタ１３１に保持されたデジタル量をシフトして出力する。
【００１５】
図２は、Ａ／Ｄ変換回路１０ａの詳細な構成を示す。各ＭＯＳキャパシタ１１１は、クロック信号ＣＫ１ａに同期して、隣のＭＯＳキャパシタ１１１に電荷を転送する。各Ａ／Ｄ変換素子１２１は、サンプルホールド回路１２１１、比較器１２１２及びカウンタ１２１３を備えたサンプリングＡＤＣとして構成されている。サンプルホールド回路１２１１は、対応するＭＯＳキャパシタ１１１から受けたアナログ量をサンプルホールドする。比較器１２１２は、対応するサンプルホールド回路１２１１から受けたアナログ量とランプ信号Ｓｒａｍｐとの大小を比較する。カウンタ１２１３は、比較器１２１２の出力が変化するまで、すなわち、サンプルホールド回路１２１１から受けたアナログ量とランプ信号Ｓｒａｍｐのレベルが等しくなるまで、クロック信号ＣＫ２ａに同期してカウント動作を行う。レジスタ１３１は、クロック信号ＣＫ３ａに同期してカウンタ１２１３のカウント値をラッチするとともに、クロック信号ＣＫ４ａに同期して保持しているデジタル量をシフトする。なお、信号Ｓｉｎの時系列的な入力順にそのＡ／Ｄ変換結果が出力されるように、入力記憶部１１における末端（図１において右端）のＭＯＳキャパシタ１１１に対応するレジスタ１３１から順にデジタル量を出力する。
【００１６】
Ａ／Ｄ変換回路１０ｂも上記のＡ／Ｄ変換回路１０ａと同様の構成をしている。ただし、クロック信号ＣＫ１ａ〜ＣＫ４ａに代えてクロック信号ＣＫ１ｂ〜ＣＫ４ｂに同期して動作する。
【００１７】
図１に戻り、入力選択部２０は、サンプルホールド回路２０１及びセレクタ２０２を備えている。サンプルホールド回路２０１は、信号Ｓｉｎをサンプルホールドしてアナログ量を出力する。セレクタ２０２は、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちＡ／Ｄ変換を実行していない方に、サンプルホールド回路２０１から出力されたアナログ量を供給する。出力選択部３０は１個のセレクタ３０１で構成される。セレクタ３０１は、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちＡ／Ｄ変換を実行していない方からデジタル量を得て、信号Ｓｏｕｔとして出力する。
【００１８】
次に、本Ａ／Ｄコンバータの動作について説明する。Ａ／Ｄ変換回路１０ａ及び１０ｂは、次の３つの動作、すなわち、入力記憶部１１によるアナログ量の複数記憶、Ａ／Ｄ変換部１２による並列Ａ／Ｄ変換、及びシフト出力部１３によるデジタル量のシフト出力を順に実行するが、このうち、入力記憶部１１とシフト出力部１３は互いに独立に動作可能である。すなわち、シフト出力部１３がレジスタ１３１に保持されているデジタル量をシフト出力している間に入力記憶部１１は新たなアナログ量を記憶することができる。そこで、Ａ／Ｄ変換回路１０ａ及び１０ｂのうちいずれか一方については入力記憶部１１及びシフト出力部１３のみを動作させるとともに他についてはＡ／Ｄ変換部１２のみを動作させ、これをＡ／Ｄ変換回路１０ａ及び１０ｂで交互に切り替えて連続的に行うようにする。すなわち、Ａ／Ｄ変換回路１０ａ及び１０ｂをインターリーブ動作させる。
【００１９】
図３は、本Ａ／Ｄコンバータのインターリーブ動作を表している。また、図４は、インターリーブ動作に係る各種クロック信号のアクティブ／非アクティブ状態を表すグラフである。時刻Ｔ１から時刻Ｔ２までの期間において、クロック信号ＣＫ２ａ及びＣＫ３ａが非アクティブ状態にされ、クロック信号ＣＫ１ａ及びＣＫ４ａがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ａにおいてＡ／Ｄ変換部１２が休止し、入力記憶部１１及びシフト出力部１３が動作する。これにより、シフト出力部１３からデジタル量が信号Ｓｏｕｔとして出力されるとともに、入力記憶部１１には信号Ｓｉｎのサンプリング結果が新たに記憶される。
【００２０】
同期間において、クロック信号ＣＫ１ｂ及びＣＫ４ｂが非アクティブ状態にされ、クロック信号ＣＫ２ｂ及びＣＫ３ｂがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ｂにおいて入力記憶部１１及びシフト出力部１３が休止し、Ａ／Ｄ変換部１２が動作する。これにより、Ａ／Ｄ変換部１２における各Ａ／Ｄ変換素子１２１は、入力記憶部１１における各ＭＯＳキャパシタ１１１に記憶されたアナログ量がランプ信号Ｓｒａｍｐのレベルに達するまでクロック信号ＣＫ２ｂをカウントアップする。そして、クロック信号ＣＫ３ｂの立ち上がりタイミングで、各Ａ／Ｄ変換素子１２１のカウント値はシフト出力部１３における各レジスタ１３１にラッチされる。
【００２１】
次の時刻Ｔ２から時刻Ｔ３までの期間では、Ａ／Ｄ変換回路１０ａとＡ／Ｄ変換回路１０ｂの動作が逆転する。すなわち、クロック信号ＣＫ１ａ及びＣＫ４ａが非アクティブ状態にされ、クロック信号ＣＫ２ａ及びＣＫ３ａがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ａにおいて入力記憶部１１及びシフト出力部１３が休止し、Ａ／Ｄ変換部１２動作する。また、クロック信号ＣＫ２ｂ及びＣＫ３ｂが非アクティブ状態にされ、クロック信号ＣＫ１ｂ及びＣＫ４ｂがアクティブ状態にされることにより、Ａ／Ｄ変換回路１０ｂにおいてＡ／Ｄ変換部１２が休止し、入力記憶部１１及びシフト出力部１３が動作する。次の時刻Ｔ３から時刻Ｔ４までの期間は、時刻Ｔ１から時刻Ｔ２までの期間と同じ動作状態となる。さらに次の時刻Ｔ４から時刻Ｔ５までの期間は、時刻Ｔ２から時刻Ｔ３までの期間と同じ動作状態となる。
【００２２】
データフローに着目すると、時刻Ｔ１から時刻Ｔ２までの期間に入力された信号ＳｉｎはＡ／Ｄ変換回路１０ａの入力記憶部１１において一旦記憶され、時刻Ｔ２から時刻Ｔ３までの期間でＡ／Ｄ変換部１２によってＡ／Ｄ変換され、時刻Ｔ３から時刻Ｔ４までの期間で信号Ｓｏｕｔとなってシフト出力部１３から出力される。同様に、時刻Ｔ２から時刻Ｔ３までの期間に入力された信号ＳｉｎはＡ／Ｄ変換回路１０ｂの入力記憶部１１において一旦記憶され、時刻Ｔ３から時刻Ｔ４までの期間でＡ／Ｄ変換部１２によってＡ／Ｄ変換され、時刻Ｔ４から時刻Ｔ５までの期間で信号Ｓｏｕｔとなってシフト出力部１３から出力される。
【００２３】
このように、Ａ／Ｄ変換回路１０ａ及び１０ｂをインターリーブ動作させることにより、入力された信号Ｓｉｎを途切れることなく連続的にＡ／Ｄ変換することができる。また、各Ａ／Ｄ変換部１２によるＡ／Ｄ変換は入力記憶部１１に数千個のアナログ量が記憶されるまでに完了すればよいため、入力選択部２０における信号Ｓｉｎのサンプリングレートが非常に高くても、各Ａ／Ｄ変換器１２は時間的余裕を持ってＡ／Ｄ変換を行うことができる。したがって、本Ａ／Ｄコンバータの高速動作が可能となる。また、各Ａ／Ｄ変換部１２として、速度は多少遅くとも高いビット解像度でのＡ／Ｄ変換が可能なＡＤＣを採用することができる。したがって、本Ａ／Ｄコンバータは高いビット解像度のＡ／Ｄ変換をすることができる。
【００２４】
以上、本実施形態によると、イメージセンシングの分野で使用されるコラムＡＤＣを時々刻々と変化する電気信号のＡ／Ｄ変換の用途に使用することができる。これにより、少ない消費電力で、高速かつ高いビット解像度のＡ／Ｄ変換を実現することができる。
【００２５】
（第２の実施形態）
図５は、第２の実施形態に係るＡ／Ｄコンバータの構成を示す。本Ａ／Ｄコンバータは、Ａ／Ｄ変換回路１０ａ、１０ｂ、１０ｃ及び１０ｄ、入力選択部２０及び出力選択部３０を備えており、入力された信号ＳｉｎをＡ／Ｄ変換して信号Ｓｏｕｔを出力する。Ａ／Ｄ変換回路１０ａ及び１０ｂの組とＡ／Ｄ変換回路１０ｃ及び１０ｄの組とが上述のインターリーブ動作をしてＡ／Ｄ変換を実行する。さらに、各組における２個のＡ／Ｄ変換回路に交互にアナログ量が入力される。なお、Ａ／Ｄ変換回路１０ａ〜１０ｄは、第１の実施形態に係るＡ／Ｄ変換回路１０ａ及び１０ｂと同様であるため説明を省略する。
【００２６】
入力選択部２０は、サンプルホールド回路２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄ、及びセレクタ２０２ａ、２０２ｂ及び２０２ｃを備えている。サンプルホールド回路２０１ａ〜２０１ｄは、それぞれ、与えられた信号をサンプルホールドしてアナログ量をＡ／Ｄ変換回路１０ａ〜１０ｄに供給する。セレクタ２０２ｂは、出力先としてサンプルホールド回路２０１ａ及び２０１ｂを信号Ｓｉｎのサンプリング周期で交互に切り替えて、セレクタ２０２ａから受けた信号を当該出力先に出力する。同様に、セレクタ２０２ｃは、出力先としてサンプルホールド回路２０１ｃ及び２０１ｄを信号Ｓｉｎのサンプリング周期で交互に切り替えて、セレクタ２０２ａから受けた信号を当該出力先に出力する。セレクタ２０２ａは、信号Ｓｉｎを受け、セレクタ２０２ｂ及び２０２ｃのうち、Ａ／Ｄ変換回路１０ａ及び１０ｂの組並びにＡ／Ｄ変換回路１０ｃ及び１０ｄの組のうちＡ／Ｄ変換を実行していない方の組にアナログ量を供給する方を選択し、当該選択したセレクタに信号Ｓｉｎを出力する。
【００２７】
このように、Ａ／Ｄ変換回路１０ａ〜１０ｄへのアナログ量の供給をインターリーブすることによって、各サンプルホールド回路２０１ａ〜２０１ｄにおけるサンプルホールド動作、及び各入力記憶部１１におけるアナログ量の記憶及び転送に時間的余裕が生じる。これにより、各サンプルホールド回路２０１ａ〜２０１ｄ及び各入力記憶部１１の動作が多少遅くても、これらの動作速度に律速されることなく、本Ａ／Ｄコンバータの高速動作を維持することができる。換言すると、本Ａ／Ｄコンバータの動作速度をより一層向上することができる。
【００２８】
出力選択部３０は、セレクタ３０１ａ、３０１ｂ及び３０１ｃを備えている。セレクタ３０１ａは、入力元としてＡ／Ｄ変換回路１０ａ及び１０ｂを信号Ｓｉｎのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ３０１ｃに出力する。同様に、セレクタ３０１ｂは、入力元としてＡ／Ｄ変換回路１０ｃ及び１０ｄを信号Ｓｉｎのサンプリング周期で交互に切り替えて、当該入力元から与えられたデジタル量をセレクタ３０１ｃに出力する。セレクタ３０１ｃは、セレクタ３０１ａ及び３０１ｂのうち、Ａ／Ｄ変換回路１０ａ及び１０ｂの組並びにＡ／Ｄ変換回路１０ｃ及び１０ｄの組のうちＡ／Ｄ変換を実行していない方の組からデジタル量を得ている方を選択し、当該選択したセレクタからデジタル量を得て、信号Ｓｏｕｔとして出力する。このように、Ａ／Ｄ変換回路１０ａ〜１０ｄからのデジタル量の出力をインターリーブすることによって、信号ＳｉｎのＡ／Ｄ変換結果を正しい順序で出力することができる。
【００２９】
以上、本実施形態によると、各Ａ／Ｄ変換回路へのアナログ量の供給がインターリーブされるため、より高速なＡ／Ｄ変換が実現される。なお、３個以上のＡ／Ｄ変換回路に対してインターリーブ動作によりアナログ量を供給することで、より一層の高速動作が可能となる。
【００３０】
以上の説明では、各Ａ／Ｄ変換回路１０ａ〜１０ｄにおける入力記憶部１１をＣＣＤで構成することを前提としているが、ＣＣＤの製造プロセスは、Ａ／Ｄ変換部１２やシフト出力部１３などのＣＭＯＳ製造プロセスとは異なるため、それぞれのプロセスで製造されたチップを貼り合わせるなどの工夫が必要となる。これに対して、図６は、ＣＭＯＳプロセスで製造可能な入力記憶部１１の構成を示す。入力記憶部１１は、１：４セレクタ１１２、複数の１：１０セレクタ１１３及び複数の容量素子１１４を備えている。セレクタ１１２を初段として、その後段にセレクタ１１３が３段構成されており、容量素子１１４は全部で四千個ある。そして、各セレクタ１１２及び１１３を適宜制御することにより、これら複数の容量素子１１４のいずれか一つを選択することができ、当該選択した容量素子１１４にアナログ量が記憶される。このように、入力記憶部１１をＣＭＯＳ製造プロセスで製造可能な回路構成にすることによって、Ａ／Ｄコンバータのすべての構成要素を同じプロセスで製造することができる。
【産業上の利用可能性】
【００３１】
本発明に係るＡ／Ｄコンバータは、高性能かつ低消費電力であるため、特にモバイル用途のソフトウェア無線やマルチバンドレシーバなどに有用である。
【図面の簡単な説明】
【００３２】
【図１】図１は、第１の実施形態に係るＡ／Ｄコンバータの構成図である。
【図２】図２は、図１に示したＡ／Ｄ変換回路の詳細な構成図である。
【図３】図３は、図１に示したＡ／Ｄコンバータのインターリーブ動作を表す図である。
【図４】図４は、インターリーブ動作に係る各種クロック信号のアクティブ／非アクティブ状態を表すグラフである。
【図５】図５は、第２の実施形態に係るＡ／Ｄコンバータの構成図である。
【図６】図６は、ＣＭＯＳプロセスで製造可能な入力記憶部の構成図である。
【符号の説明】
【００３３】
１０ａ〜１０ｄ  Ａ／Ｄ変換回路
１１    入力記憶部
１１１  ＭＯＳキャパシタ（アナログ記憶素子）
１２    Ａ／Ｄ変換部
１２１  Ａ／Ｄ変換素子
１３    シフト出力部
１３１  レジスタ
２０    入力選択部
２０１、２０１ａ〜２０１ｄ  サンプルホールド回路
２０２、２０２ａ〜２０２ｃ  セレクタ
３０    出力選択部
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008032496.tif 000009
【図２】
2008032496.tif 000010
【図３】
2008032496.tif 000011
【図４】
2008032496.tif 000012
【図５】
2008032496.tif 000013
【図６】
2008032496.tif 000014
【国際調査報告】
2008032496.tif 000015
2008032496.tif 000016