【手続補正書】
【提出日】平成17年3月18日(2005.3.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
交流電源（3）から供給された第１の周期を有する正弦波交流入力電圧（Ｖｉｎ）を異なるレベルの交流出力電圧（Ｖ０）に変換する機能を有し、前記交流出力電圧（Ｖ０）を負荷（11）に供給する電力変換装置であって、
前記交流電源（3）の一端を接続するための交流入力端子（４）と、
前記負荷（11）の一端を接続するための交流出力端子（６）と、
前記交流電源（3）の他端及び前記負荷（11）の他端を接続するための共通端子（５）と、
制御可能な第1及び第2のスイッチ（Ｑ１，Ｑ２）が直列に接続された第1の直列回路と、
制御可能な第3及び第4のスイッチ（Ｑ３，Ｑ４）が直列に接続された回路であり且つ前記第1の直列回路に対して並列に接続された第2の直列回路と、
制御可能な第5及び第6のスイッチ（Ｑ５，Ｑ６）が直列に接続された回路であり且つ前記第1及び第2の直列回路に対して並列に接続された第3の直列回路と、
前記第1、第2及び第3の直列回路に対して並列に接続されたコンデンサ（Ｃ）と、
インダクタンス手段と
前記第1、第2、第3、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）を制御するための制御手段（２）と
から成り、
前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）が前記交流入力端子（４）に接続され、
前記第3及び第4のスイッチ（Ｑ３，Ｑ４）の相互接続点（９）が前記共通端子（５）に接続され、
前記第5及び第6のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）が前記交流出力端子（６）に接続され、
前記インダクタンス手段は、前記交流入力端子（４）と前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）との間に接続された第１のインダクタ（Ｌ１）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記交流出力端子（６）との間に接続された第２のインダクタ（Ｌ２）と前記第３及び第４のスイッチ（Ｑ３、Ｑ４）の相互接続点（９）と前記共通端子（５）との間に接続された第３のインダクタ（Ｌ３）とからなる３つのインダクタから任意に選択された少なくとも２つから成り、
前記制御手段（２）は、
前記交流入力端子（４）又は前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）と前記交流出力端子（６）又は前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｏ又はＶｉｎｖ）とをほぼ等しくする第１のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）を前記第１の周期よりも短い第２の周期でオン・オフ制御する第１の機能と、
前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも低くする第２のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）を前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第２の周期でオン・オフ制御する第２の機能と、
前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも高くする第３のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第３及び第４のスイッチ（Ｑ３，Ｑ４）とを前記第２の周期でオン・オフ制御し、且つ前記第５及び第６のスイッチ（Ｑ５，Ｑ６）を前記第１の周期でオン・オフ制御する第３の機能と
からなる３つの機能の内の少なくとも２つの機能を得るために、
前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｃｏｎｖ）を所望値にするための第１の指令値Ｖｒｃを前記交流入力電圧（Ｖｉｎ）に同期して発生する第１の指令値発生手段（44）と、
前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｉｎｖ）を所望値にするための第２の指令値Ｖｒｉを前記交流入力電圧（Ｖｉｎ）に同期して発生する第２の指令値発生手段（45）と、
前記第１の周期を有して最大バイアス電圧値＋Vsと最小バイアス電圧値−Ｖｓとが交互に配置された方形波電圧又は近似方形波電圧から成るバイアス電圧Ｖｓを発生するバイアス電圧発生器（46）と、
前記第１の指令値発生手段（44）と前記第２の指令値発生手段（45）と前記バイアス電圧発生器（46）とに接続され、
Ｖｒｃ−Ｖｒｉ＋Ｖｓを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第１の値（Ｖｒ１）と、
Ｖｒｉ−Ｖｒｃ＋Ｖｓを示す第２の値（Ｖｒ３）と、
Ｖｒ３−Ｖｒｉ又はＶｓ−Ｖｒｃ又はＶｓ−Ｖｒｉを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第３の値（Ｖｒ２）と
を出力する演算手段（４７，４８，４９）と、
前記演算手段（47,48,49）と前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）とに接続され、前記演算手段（４７，４８，４９）から得られた前記第１、第２及び第３の値（Ｖｒ１，Ｖｒ３，Ｖｒ２）に基づいて前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）をオン・オフ制御するための第１、第２、第３、第４、第５及び第６の制御信号（ＶQ1，ＶQ2，ＶQ3，ＶQ4，ＶQ5，ＶQ6）を形成する制御信号形成手段（５２，５３，５４，５５，５６，５７，５８又は５２，５３，５４，５５、５６'、５７’、５８’）と
から成り、
前記最大バイアス電圧値＋Vsは前記最大リミッタ値＋VLよりも所定値だけ高く設定され、前記最小バイアス電圧値−Ｖｓの絶対値は前記最小リミッタ値−ＶLの絶対値よりも所定値だけ高く設定され、前記最大リミッタ値＋VLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフする領域から前記第１の周期でオフ制御する領域への転換レベルに相当し、前記最小リミッタ値−ＶLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフ制御する領域から前記第１の周期でオン制御する領域への転換レベルに相当していることを特徴とする電力変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、前記第２の指令値Ｖｒｉから前記第１の指令値Ｖｒｃを減算して△Ｖ＝Ｖｒｉ−Ｖｒｃを演算する第１の演算回路（４７ａ）と、
前記第１の演算回路（４７ａ）と前記バイアス電圧発生器（４６）とに接続され、
もし、△Ｖ＞０の時は、
前記第１の値としてＶｒ１＝Ｖｓ−△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＝０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＜０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第３の値としてＶｒ３＝Ｖｓ＋△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力する第２の演算回路（４８ａ）と、
前記第１の指令値発生手段（４４）と前記第２の演算回路（４８ａ）とに接続され、Ｖｒ２＝Ｖｒ１−Ｖｒｃを演算する第３の演算回路（４９ａ）と
から成ることを特徴とする請求項１記載の電力変換装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する第１の演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、Ｖｒｉ−Ｖｒｃを演算する第２の演算回路（４８ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、第１の演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記第１の演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する第１の加算器（７１）と、
前記第２の演算回路（４８ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｉ−Ｖｒｃ）から成る第２の値（Ｖｒ３）を出力する第２の加算器（７３）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する減算器（７２）と、
前記第１の加算器（７１）に接続され，前記第１の加算器（７１）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の加算器（７３）に接続され，前記第２の加算器（７３）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記減算器（７２）に接続され，前記減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることを特徴とする請求項１記載の電力変換装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明を、実施形態を示す図面の符号を参照して説明する。但し、本願の各請求項及びここにおける参照符号は本発明の理解を助けるためのものであって、本発明を限定するものではない。
本願請求項の発明は、交流電源（3）から供給された第１の周期を有する正弦波交流入力電圧（Ｖｉｎ）を異なるレベルの交流出力電圧（Ｖ０）に変換する機能を有し、前記交流出力電圧（Ｖ０）を負荷（11）に供給する電力変換装置であって、
前記交流電源（3）の一端を接続するための交流入力端子（４）と、
前記負荷（11）の一端を接続するための交流出力端子（６）と、
前記交流電源（3）の他端及び前記負荷（11）の他端を接続するための共通端子（５）と、
制御可能な第1及び第2のスイッチ（Ｑ１，Ｑ２）が直列に接続された第1の直列回路と、
制御可能な第3及び第4のスイッチ（Ｑ３，Ｑ４）が直列に接続された回路であり且つ前記第1の直列回路に対して並列に接続された第2の直列回路と、
制御可能な第5及び第6のスイッチ（Ｑ５，Ｑ６）が直列に接続された回路であり且つ前記第1及び第2の直列回路に対して並列に接続された第3の直列回路と、
前記第1、第2及び第3の直列回路に対して並列に接続されたコンデンサ（Ｃ）と、
インダクタンス手段と
前記第1、第2、第3、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２、Ｑ３、Ｑ４、Ｑ５，Ｑ６）を制御するための制御手段（２）と
から成り、
前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）が前記交流入力端子（４）に接続され、
前記第3及び第4のスイッチ（Ｑ３，Ｑ４）の相互接続点（９）が前記共通端子（５）に接続され、
前記第5及び第6のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）が前記交流出力端子（６）に接続され、
前記インダクタンス手段は、前記交流入力端子（４）と前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）との間に接続された第１のインダクタ（Ｌ１）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記交流出力端子（６）との間に接続された第２のインダクタ（Ｌ２）と前記第３及び第４のスイッチ（Ｑ３、Ｑ４）の相互接続点（９）と前記共通端子（５）との間に接続された第３のインダクタ（Ｌ３）とからなる３つのインダクタから任意に選択された少なくとも２つから成り、
前記制御手段（２）は、
前記交流入力端子（４）又は前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）と前記交流出力端子（６）又は前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｏ又はＶｉｎｖ）とをほぼ等しくする第１のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）を前記第１の周期よりも短い第２の周期でオン・オフ制御する第１の機能と、
前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも低くする第２のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）を前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第２の周期でオン・オフ制御する第２の機能と、
前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも高くする第３のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第３及び第４のスイッチ（Ｑ３，Ｑ４）とを前記第２の周期でオン・オフ制御し、且つ前記第５及び第６のスイッチ（Ｑ５，Ｑ６）を前記第１の周期でオン・オフ制御する第３の機能と
からなる３つの機能の内の少なくとも２つの機能を得るために、  
前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｃｏｎｖ）を所望値にするための第１の指令値Ｖｒｃを前記交流入力電圧（Ｖｉｎ）に同期して発生する第１の指令値発生手段（44）と、
前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｉｎｖ）を所望値にするための第２の指令値Ｖｒｉを前記交流入力電圧（Ｖｉｎ）に同期して発生する第２の指令値発生手段（45）と、
前記第１の周期を有して最大バイアス電圧値＋Vsと最小バイアス電圧値−Ｖｓとが交互に配置された方形波電圧又は近似方形波電圧から成るバイアス電圧Ｖｓを発生するバイアス電圧発生器（46）と、
前記第１の指令値発生手段（44）と前記第２の指令値発生手段（45）と前記
バイアス電圧発生器（46）とに接続され、
Ｖｒｃ−Ｖｒｉ＋Ｖｓを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第１の値（Ｖｒ１）と、
Ｖｒｉ−Ｖｒｃ＋Ｖｓを示す第２の値（Ｖｒ３）と、
Ｖｒ３−Ｖｒｉ又はＶｓ−Ｖｒｃ又はＶｓ−Ｖｒｉを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第３の値（Ｖｒ２）と
を出力する演算手段（４７，４８，４９）と、
前記演算手段（47,48,49）と前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）とに接続され、前記演算手段（４７，４８，４９）から得られた前記第１、第２及び第３の値（Ｖｒ１，Ｖｒ３，Ｖｒ２）に基づいて前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）をオン・オフ制御するための第１、第２、第３、第４、第５及び第６の制御信号（ＶQ1，ＶQ2，ＶQ3，ＶQ4，ＶQ5，ＶQ6）を形成する制御信号形成手段（５２，５３，５４，５５，５６，５７，５８又は５２，５３，５４，５５、５６'、５７’、５８’）と
から成り、
前記最大バイアス電圧値＋Vsは前記最大リミッタ値＋VLよりも所定値だけ高く設定され、前記最小バイアス電圧値−Ｖｓの絶対値は前記最小リミッタ値−ＶLの絶対値よりも所定値だけ高く設定され、前記最大リミッタ値＋VLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフする領域から前記第１の周期でオフ制御する領域への転換レベルに相当し、前記最小リミッタ値−ＶLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフ制御する領域から前記第１の周期でオン制御する領域への転換レベルに相当していることを特徴とする電力変換装置に係わるものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
なお、請求項２に示すように、前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第１の周期よりも短い第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と、
前記第1のコンパレータ（53）と前記第２のスイッチ（Ｑ2）とに接続され、前記第１の制御信号（ＶQ1）と逆位相の第2の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第１のＮＯＴ回路（56）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第3の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第２のコンパレータ（54）と、
前記第2のコンパレータ（54）と前記第4のスイッチ（Ｑ4）とに接続され、前記第３の制御信号（ＶQ3）と逆位相の第4の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第２のＮＯＴ回路（57）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第３のコンパレータ（55）と、
前記第３のコンパレータ（55）と前記第６のスイッチ（Ｑ6）とに接続され、前記第５の制御信号（ＶQ5）と逆位相の第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第３のＮＯＴ回路（5８）とから成ることが望ましい。
また、請求項３に示すように、前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第２のスイッチ（Ｑ２）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第２の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第２のコンパレータ（56´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第３のコンパレータ（54）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第４のスイッチ（Ｑ４）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第４の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第４のコンパレータ（57´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第５のコンパレータ（55）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第６のスイッチ（Ｑ６）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第６のコンパレ−タ（5８´）とから成ることが望ましい。
また、請求項４に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｃ−Ｖｒｉ＋Ｖｓを演算して前記第１の値（Ｖｒ１）を出力する第１の演算回路（４７）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｉ−Ｖｒｃ＋Ｖｓを演算して、前記第２の値（Ｖｒ３）を出力する第２の演算回路（４８）と、
前記第２の指令値発生手段（４５）と前記第２の演算回路（４８）とに接続され、Ｖｒ３−Ｖｒｉを演算して前記第３の値（Ｖｒ２）を出力する第３の演算回路（４９）と、
前記第１の演算回路（４７）に接続され，前記第１の演算回路（４７）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の演算回路（４８）に接続され，前記第２の演算回路（４８）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）とを有していることが望ましい。
また、請求項５に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、前記第２の指令値Ｖｒｉから前記第１の指令値Ｖｒｃを減算して△Ｖ＝Ｖｒｉ−Ｖｒｃを演算する第１の演算回路（４７ａ）と、
前記第１の演算回路（４７ａ）と前記バイアス電圧発生器（４６）とに接続され、
もし、△Ｖ＞０の時は、
前記第１の値としてＶｒ１＝Ｖｓ−△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＝０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＜０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第３の値としてＶｒ３＝Ｖｓ＋△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力する第２の演算回路（４８ａ）と、
前記第１の指令値発生手段（４４）と前記第２の演算回路（４８ａ）とに接続され、Ｖｒ２＝Ｖｒ１−Ｖｒｃを演算する第３の演算回路（４９ａ）とから成ることが望ましい。
また、請求項６に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する第１の演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、Ｖｒｉ−Ｖｒｃを演算する第２の演算回路（４８ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、第１の演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記第１の演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する第１の加算器（７１）と、
前記第２の演算回路（４８ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｉ−Ｖｒｃ）から成る第２の値（Ｖｒ３）を出力する第２の加算器（７３）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する減算器（７２）と、
前記第１の加算器（７１）に接続され，前記第１の加算器（７１）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の加算器（７３）に接続され，前記第２の加算器（７３）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記減算器（７２）に接続され，前記減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）とを有していることが望ましい。
また、請求項７に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記演算回路（４７ｂ）とに接続され、前記演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する加算器（７１）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−（Ｖｒｃ−Ｖｒｉ）から成る第２の値（Ｖｒ３）を出力する第１の減算器（７３´）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する第２の減算器（７２）と、
前記加算器（７１）に接続され，前記加算器（７１）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第１の減算器（７３´）に接続され，前記第１の減算器（７３’）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記第２の減算器（７２）に接続され，前記第２の減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることが望ましい。
また、請求項８に示すように、前記第１の指令値発生手段は、
前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）を検出し、交流入力電圧検出信号を出力する入力電圧検出回路（４１）と、
前記コンデンサ（Ｃ）の直流電圧を検出して直流電圧検出信号を出力する直流電圧検出回路（４２）と、
前記交流入力端子（４）を流れる電流を検出し、前記電流に比例した電圧値を有する電流検出信号を出力する電流検出器（２３）と、
基準直流電圧を発生する基準直流電圧源（５９）と、
前記基準直流電圧源（５９）と前記直流電圧検出回路（４２）とに接続され、前記基準直流電圧と前記直流電圧検出信号との差を示す信号を出力する第１の減算器（６０）と、
前記入力電圧検出回路（４１）と前記第１の減算器（６０）とに接続され、前記交流入力電圧検出信号に前記第１の減算器（６０）の出力を乗算する乗算器（６２）と、
前記乗算器（６２）と前記電流検出器（２３）とに接続され、前記乗算器（６２）の出力から前記電流検出信号を減算して前記第１の指令値（Ｖｒｃ）を出力する第２の減算器（６３）と、
から成ることが望ましい。
また、請求項９に示すように、前記第２の指令値発生手段は、
基準出力電圧指令値を発生する基準出力電圧指令値発生器（６６）と、
前記交流出力端子（６）と前記共通端子（５）との間の出力電圧（Ｖ０）を検出し、出力電圧検出信号を出力する出力電圧検出回路（４３）と、
前記基準出力電圧指令値発生器（６６）と前記出力電圧検出回路（４３）とに接続され、前記基準出力電圧指令値と前記出力電圧検出信号との差に相当する信号を前記第２の指令値（Ｖｒｉ）として出力する第３の減算器（６７）と
から成ることが望ましい。
また、請求項１０に示すように、前記基準出力電圧指令値発生器（６６）は、レベルの異なる複数の基準出力電圧指令値を選択的に発生することができるものであることが望ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
変換回路１は、例えば５０Ｈｚの比較的低い第１の周波数、換言すれば比較的に長い第１の周期を有する正弦波交流電圧を供給するための商用交流電源３の一端に接続された交流入力端子４、交流電源３の他端に接続された入力側共通端子５と、第１、第２、第３、第４、第５及び第６のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 と、有極の電解コンデンサからなる直流リンク（ｌｉｎｋ）コンデンサ又は直流コンデンサとも呼ぶことができる平滑コンデンサＣと、入力段のリアクトル即ちインダクタＬ1 、出力段のフィルタ用リアクトル即ちインダクタＬ2 と、入力段フィルタ用コンデンサＣ1 と、出力段フィルタ用コンデンサＣ2 と、交流出力端子６と、出力側共通端子７とから成る。なお、入力側共通端子５と出力側共通端子７は互いに共通に接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
降圧モード時の第３及び第４のスイッチＱ３，Ｑ４のオン・オフによっても、非変換モード時と同様に、力率改善及び電流の波形改善即ち高周波成分の除去の動作が生じる。
第３及び第４のスイッチＱ３，Ｑ４のオン・オフによって次に示すようにコンデンサＣの電圧Ｖｃの制御も達成される。降圧モードにおいてコンデンサＣは第１、第２、第５及び第６のスイッチＱ1、 Ｑ2 、Ｑ5 、Ｑ6 を通る回路で充電される。このため、もしコンデンサＣの電圧Ｖc を制御しないと、この電圧Ｖc は徐々に高くなる。そこで、第３及び第４のスイッチＱ3 、Ｑ4 を高い周波数（例えば２０ｋＨｚ）でオン・オフしてコンデンサＣの電荷を放出し、この電圧Ｖc を制御する。コンデンサＣの放電回路は次のようにして形成される。まず、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第４のスイッチＱ4 のオンの期間には、コンデンサＣ、第１のスイッチＱ1 、第１のインダクタＬ1 、電源３及び第４のスイッチＱ4 から成る閉回路でコンデンサＣの放電電流が流れる。この時、第１のインダクタＬ1 にエネルギーが蓄積される。次に、入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第３のスイッチＱ3 のオン期間には、第１のインダクタＬ1 、電源３、第３のスイッチＱ3 、第１のスイッチＱ1 から成る閉回路で第１のインダクタＬ1 のエネルギーの放出が行われ、第１のインダクタＬ1 のエネルギーは電源３に帰還される。第３及び第４のスイッチＱ3 、Ｑ4 が図４（Ｄ）（Ｆ）に示すように交流入力電圧Ｖinよりも十分に高い周波数でＰＷＭパルスで断続され、このＰＷＭパルスの幅の制御によってコンデンサＣの放電期間が制御され、コンデンサＣの電圧Ｖc はほぼ一定値に保たれる。なお、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第３のスイッチＱ3 がオンの期間には、コンデンサＣ、第３のスイッチＱ3 ，電源３、第１のインダクタＬ1 及び第２のスイッチＱ2 から成る閉回路でコンデンサＣの電荷が放出される。また、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第４のスイッチＱ4 のオン期間には、第１のインダクタＬ1 、第２のスイッチＱ2 、第４のスイッチＱ4 及び電源３から成る閉回路で第１のインダクタＬ1 のエネルギーが放出される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
【昇圧モード】
交流入力電圧Ｖinよりも高い出力電圧Ｖ0 が得られる時に生じる昇圧モード即ち第３のモードの場合には、図５（Ｂ）〜（Ｇ）に示す制御信号ＶQ1〜ＶQ6で第１〜第６のスイッチＱ1 〜Ｑ6 がオン・オフ制御される。即ち、第１〜第４のスイッチＱ1 〜Ｑ4 は高周波即ち第２の周波数でオン・オフされ、第５及び第６のスイッチＱ5 、Ｑ6 は電源周波数（５０Ｈｚ）即ち第１の周波数でオン・オフされる。図５の入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第５のスイッチＱ1 、Ｑ５のオン期間には、電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 、負荷１１から成る経路で第１の方向の電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖは、交流入力電圧Ｖｉｎとほぼ同一になる。昇圧モードにおいて、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第２及び第５のスイッチＱ2 、Ｑ５のオン期間には、電源３、第１のインダクタＬ1 、第２のスイッチＱ2 、コンデンサＣ、第５のスイッチＱ5 、第２のインダクタＬ2 及び負荷１１から成る経路で第１の方向の電流が流れる。この時には、交流入力電圧ＶinにコンデンサＣの電圧Ｖc が加算された値の出力電圧Ｖ0が得られる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
バイアス電圧発生器４６は、増幅器６９とリミッタ７０とから成る。増幅器６９は入力電圧検出回路４１から得られる図６（Ａ）の５０Ｈｚの基準正弦波Ｖf をピークが２００Ｖよりも十分に高い電圧に増幅するものである。リミッタ７０は、本発明に従って三角波発生器５２の出力三角波の最大値に等しいか又はほぼ等しい図２の第１及び第２のリミッタ５０、５１の最大リミッタ値＋ＶLよりも所定値Ｖａ(例えば２Ｖ)高い最大バイアス電圧値＋Ｖｓ（例えば＋２０２Ｖ）と三角波の最小値に等しい又はほぼ等しい第１及び第２のリミッタ５０、５１の最小リミッタ値−ＶLよりも所定値Ｖｂ（例えばＶａと同一の２Ｖ）だけ低い最小バイアス電圧値−Ｖｓ（例えば−２０２Ｖ）との間に増幅器６９の出力を制限し、図６（Ｂ）に示す＋Ｖs 即ち高レベルと−Ｖs 即ち低レベルとを交互に有する方形波状バイアス電圧Ｖs を電源電圧Ｖｉｎと同一の周波数、同一周期で発生する。
図６（Ｂ）に示すバイアス電圧発生器４６から発生するバイアス電圧Ｖｓの-Ｖｓから＋Ｖｓ及びこの逆の転換区間は、完全に垂直にならずに微小の傾きを有しているが、三角波電圧Ｖｔの第２の周期よりも短いので、この傾きを無視できる。従って、図６（Ｂ）のバイアス電圧Ｖｓを、方形波電圧又は近似方形波電圧と呼ぶことができ、バイアス電圧発生器４６を方形波発生器と呼ぶこともできる。なお、後述する図７〜図９では、図示を省略化するためバイアス電圧Ｖｓが理想的な方形波で示されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
第２の演算回路４８はコンバータ電圧指令値発生手段即ち第１の指令値発生手段４４とインバータ電圧指令値発生手段即ち第２の指令値発生手段４５とバイアス電圧発生器４６とに接続されており、Ｖri＋Ｖs −Ｖrcの演算を実行する。即ち、第２の演算回路４８は加算器と減算器とを含み、インバータ電圧指令値即ち第２の指令値Ｖriに方形波バイアス電圧Ｖs を加算した値からコンバータ電圧指令値即ち第１の指令値Ｖrcを減算する。なお、加算と減算の順序を逆にしてＶri−Ｖrc＋Ｖs とすることもできる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図１３は従来の最大、最小バイアス電圧値＋Ｖｓ、−Ｖｓの絶対値と最大及び最小リミッタ値＋ＶL、-ＶLとを一致させた場合の動作を示す。
＋Ｖｓ＝＋ＶL及び−Ｖｓ＝−ＶLの設定状態において、図１３（Ａ）に示すように、第１及び第２の指令値Ｖｒｃ、Ｖｒｉとの差△Ｖｒが零よりも大きい時には、第１の演算回路４７の出力Ｖｒ1´は、△Ｖｒ＋Ｖｓ´＝△Ｖｒ＋ＶLとなり、第１のリミッタ５０の出力Ｖｒ1は図１３（Ｃ）に示すように最大及び最小リミッタ値＋ＶLと−ＶLとになる。なお、Ｖｓ´は図１３（Ｆ）に示すようにＶLと同一値を有する。
第２の演算回路４８の出力Ｖｒ3´はＶｒｉ−Ｖｒｃ＋Ｖｓ´となり、この絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりも小さい。このため、出力Ｖｒ3´は第２のリミッタ５１で制限されず、第２のリミッタ５１の出力Ｖｒ3は図１３（Ｅ）に示すように入力Ｖｒ3´と同一値になる。図１３（Ｅ）に示すように、第２のリミッタ５１の出力Ｖｒ3の絶対値が最大及び最小リミッタ値よりも小さいと、図８（Ｃ）に示すようにＶｒ3が三角波電圧Ｖｔに交差し、第５及び第６のスイッチＱ5、Ｑ6の高周波オン・オフ動作が生じる。即ち、第１及び第２の指令値Ｖｒｃ、Ｖｒｉの僅かな相違によっても第５及び第６のスイッチＱ5、Ｑ6の第２の周波数でのオン・オフ動作が生じる。
この様に第１及び第２の指令値Ｖｒｃ、Ｖｒｉの僅かな相違によっても第５及び第６のスイッチＱ5、Ｑ6の第２の周波数でのオン・オフ動作が生じると、出力電圧Ｖｏの定電圧性は高くなる。しかし、負荷によっては、出力電圧Ｖｏの所定範囲の動作を許すものがある。出力電圧Ｖｏが許容範囲にあるにも拘らず、第５及び第６のスイッチＱ5、Ｑ６又は第１及び第２のスイッチＱ１、Ｑ２が高周波即ち第２の周波数でオン・オフ動作すると、スイッチング損失のために効率が低下する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図１４は図２の本発明の実施形態に従う動作を示す。図１４（Ａ）は
図１３（Ａ）と同様に第１及び第２の指令値Ｖｒｃ、Ｖｒｉが△Ｖｒだけ異なる状態を示す。図１４（Ｆ）に示す様に、最大及び最小バイアス電圧＋Ｖｓ、−Ｖｓの絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりもＶａだけ高い。このため、図１４（Ｂ）に示す第１の演算回路４７の出力Ｖｒ1は図１３（Ｂ）のそれよりも大きくなる。しかし、図１４(Ｃ)に示す第１のリミッタ５０で制限されて値Ｖｒ1は図１３（Ｃ）のそれと同一である。
第２の演算回路４８の出力Ｖｒ3´は、図１４（Ｆ）のバイアス電圧Ｖｓが図１３（Ｆ）のバイアス電圧Ｖｓ´よりもＶａだけ高くなった分だけ図１３（Ｄ）の値よりも上昇し、この絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりも大きくなる。図１４（Ｄ）の値Ｖｒ3´は第２のリミッタ５１で制限され、図１４（Ｅ）に示す値Ｖｒ3になる。この値Ｖｒ3は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値に等しいので、図７（Ｃ）と同様に三角波電圧Ｖｔを横切らない。このため、図１４の場合には、図７と同様に第１、第２、第5及び第6のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6の高周波即ち第２の周波数のオン・オフ動作が生じない。従って、これ等のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6のスイッチング損失が少なくなり、効率が向上する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
【第２の実施形態】
次に、図１６を参照して第２の実施形態の電力変換装置を説明する。但し、図１６において図２と実質的に同一の部分には、同一の符号を付してその説明を省略する。また、第２の実施形態においても必要に応じて図１〜図１５を参照する。
第２の実施形態の電力変換装置は、図１の制御回路２を図１６に示す制御回路２ａに変形し、この他は図１と同一に構成したものである。図１６の制御回路２ａは、図２の制御回路２の第１、第２及び第３の演算回路４７，４８，４９を変形した第１、第２及び第３の演算回路４７ａ，４８ａ，４９ａを設け、この他は図２と同一に形成したものである。
図１６の第１の演算回路４７ａは、第１及び第２の指令値発生手段４４，４５に接続され、次式の演算を行い、差信号△Ｖを出力する。
△Ｖ＝Ｖｒｉ−Ｖｒｃ
第２の演算回路４８ａは第１の演算回路４７ａとバイアス電圧発生器４６とに接続され、次の演算を行う。
もし△Ｖ＞０なら
Ｖｒ１＝Ｖｓ−△Ｖ
Ｖｒ３＝Ｖｓ
もし△Ｖ＝０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ
もし△Ｖ＜０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ＋△Ｖ
なお、上記の値Ｖｒ1、Ｖｒ3は図２の第１及び第２のリミッタ５０、５１と同様なもので制限されている。
第３の演算回路４９ａは第１の指令値発生手段４４と第２の演算回路４８ａとに接続され、次の演算を行う。
Ｖｒ２＝Ｖｒ1−Ｖｒｃ
図１６の第１、第２及び第３のモードで第２及び第３の演算回路４８ａ，４９ａから得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２で同一符号で示すものと同一である。従って、第２の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
【第３の実施形態】
次に、図１７を参照して第３の実施形態の電力変換装置の制御回路２ｂを説明する。但し、図１７において図２と実質的に同一の部分には、同一の符号を付してその説明を省略する。図１７の制御回路２ｂは、図２の制御回路２の第１、第２及び第３の演算回路４７，４８，４９を変形した第１及び第２の演算回路４７ｂ，４８ｂと選択回路４９ｂとを設け、更に、２つの加算器７１、７３と１つの減算器７２と、第３のリミッタ７４を設け、この他は図２と同一に形成したものである。
図１７の第１の演算回路４７ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｃ−Ｖｒｉの減算を行い、差信号△Ｖ１を出力する。
第２の演算回路４８ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｉ−Ｖｒｃの減算を行い、差信号△Ｖ２を出力する。
選択回路４９ｂは、第１及び第２の指令値発生手段４４，４５と第１の演算回路４７ｂとに接続され、第１の演算回路４７ｂの出力△Ｖ１に基づいて次の演算を行う。
もし△Ｖ１＝０ならＶｒｃを選択する。
もし△Ｖ１＞０ならＶｒｃを選択する。
もし△Ｖ１＜０ならＶｒｉを選択する。
加算器７１は、第１の演算回路４７ｂとバイアス電圧発生器４６とに接続され、これらの出力を加算する。従って，図１７の第１の演算回路４７ｂと加算器７１との組み合せは図２の第１の演算回路４７と等価である。
減算器７２は、選択回路４９ｂとバイアス電圧発生器４６とに接続され、方形波電圧Ｖｓから選択回路４９ｂの出力を減算し、図２の第３の演算回路４９の出力と実質的に同じ信号を出力する。従って、図１７の選択回路４９ｂと減算器７２との組み合せは図２の第３の演算回路４９と等価である。
加算器７３は、第２の演算回路４８ｂとバイアス電圧発生器４６とに接続され、これらの出力を加算する。従って，図１７の第２の演算回路４８ｂと加算器７２との組み合せは図２の第２の演算回路４８と等価であり、Ｖｒｉ―Ｖｒｃ＋Ｖｓを出力する。
第３のリミッタ７４は減算器７２と第２のコンパレータ５４との間に接続され、減算器７２の出力を最大リミッタ値＋ＶLと最小リミッタ値−ＶLとの間に制限する。
第１、第２及び第３のモードにおいて、図１７の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２で同一符号で示すものと同一である。従って、第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
【第４の実施形態】
次に、図１８を参照して第４の実施形態の電力変換装置の制御回路２ｃを説明する。但し、図１８において図２及び図１７と実質的に同一の部分には、同一の符号を付してその説明を省略する。
図１８の制御回路２ｃは、図１７の制御回路２ｂの第２の演算回路４８ｂを省き、図１７の加算器７３を減算器７３´に変形し、この他は図１７と同一に形成したものである。
図１８の減算器７３´は、第１の演算回路４７ｂとバイアス電圧発生器４６とに接続され、バイアス電圧Ｖｓから第１の演算回路４７ｂの出力を減算し、Ｖｓ−（Ｖｒｃ−Ｖｒｉ）＝Ｖｓ−Ｖｒｃ＋Ｖｒｉを出力する。従って，図１８の減算器７３´から図１７の加算器７３と同じ出力を得ることができる。
第１、第２及び第３のモードにおいて、図１８の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２及び図１７で同一符号で示すものと同一である。従って、第４の実施形態によっても、第１及び第３の実施形態と同一の効果を得ることができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
【第５の実施形態】
図１９に示す第５の実施形態の制御回路２ｄは、図２の制御回路２の第１、第２及び第３のＮＯＴ回路５６，５７，５８の代りに、第４、第５及び第６のコンパレータ５６’、５７’、５８’を設け、この他は図２と同一に形成したものである。第４、第５及び第６のコンパレータ５６'、５７’、５８’の負入力端子は、第１のリミッタ５０と、第３の演算回路４９と、第２のリミッタ５１とにそれぞれ接続され、Ｖｒ１，Ｖｒ２，Ｖｒ３の供給を受ける。第４、第５及び第６のコンパレータ５６'、５７’、５８’の正入力端子は三角波発生器５２に接続されている。第４、第５及び第６のコンパレータ５６'、５７’、５８’は、第１、第２及び第３のコンパレータ５３，５４，５５から出力される第１、第３及び第５の制御信号ＶQ1，ＶQ3，ＶQ5に対して逆位相の第２、第４及び第６の制御信号ＶQ2，ＶQ4，ＶQ6を形成してライン１３，１５，１７に送出する。この図１９の制御回路２ｄによっても図２の制御回路２と同一の効果を得ることができる。
なお、図１６，図１７及び図１８の第１、第２及び第３のＮＯＴ回路５６，５７，５８を図１９の第４、第５及び第６のコンパレータ５６’、５７’５８’と同様なものに置き換えることができる。