(57)【要約】  シャロートレンチ素子分離領域、多層構造の層間絶縁膜を含む半導体装置の製造工程では、ＣＭＰを繰り返し使用する必要があるが、ＣＭＰ自体、コストが高いため、ＣＭＰの繰り返し使用は、製造コスト上昇の一因となっている。  シャロートレンチ（ＳＴ）素子分離領域に用いられる絶縁膜、及び／又は、最下層の層間絶縁膜として、スピンコートによって塗布することができる絶縁性塗布膜を使用する。当該絶縁性塗布膜は、（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で表される組成を有し、熱処理条件を選択することによって、比誘電率ｋの異なる膜を形成する。また、絶縁性塗布膜を完全にＳｉＯ２膜に改質することによって、ＳＴＩ素子分離領域を形成でき、完全には改質されない状態にすることによって、比誘電率ｋの小さな層間絶縁膜を形成できる。
2009022719.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を備えた半導体装置において、
前記素子分離領域は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される塗布膜を熱処理によって改質させたＳｉＯ２からなる絶縁膜を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記絶縁膜は、Ｒａが０．２７μｍ以下、Ｐ−Ｖ（ピーク・トゥ・バレイ）値が２．６μｍ以下の表面平坦性を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、前記素子分離領域は、０．２６μｍ以下の深さと０．２２μｍ以下の幅を備えていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、前記絶縁膜はＣＭＰを必要としない程度の平坦性を有していることを特徴とする半導体装置。
【請求項５】
素子分離領域を備えた半導体装置の製造方法において、
半導体基板に前記素子分離領域を形成するためのシャロートレンチを形成する工程と、
前記シャロートレンチを含む前記半導体基板上に、塗布膜を塗布する工程と、
前記塗布膜を素子分離用絶縁物に改質する工程とを含み、
前記塗布膜は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成され、
前記改質する工程は、前記塗布膜を熱処理することによってＳｉＯ２膜に改質する工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記熱処理は８００〜９００℃の温度で行われることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、更に、前記改質されたＳｉＯ２膜を、ＣＭＰを施すことなく、表面を半導体基板表面と同等の高さにする工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、前記表面を半導体基板表面と同等の高さにする工程は、エッチング工程であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、更に、層間絶縁膜を形成する工程を含み、前記層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は、二種以上で構成される塗布膜を塗布する工程と、前記改質する工程における温度以下の温度で当該塗布膜を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法おいて、前記改質する工程における温度以下の温度は６００℃以下の温度であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法おいて、前記改質する工程における温度以下の温度は４００℃以下の温度であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９乃至１１のいずれかに記載の半導体装置の製造方法において、前記層間絶縁膜を形成する工程は、前記素子分離領域によって画成された前記半導体基板の素子形成領域にソース領域およびドレイン領域を形成する工程および前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程の後に行われ、前記ゲート電極を埋設するように前記塗布膜を塗布する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、前記層間絶縁膜を形成する工程の後に、前記ソース領域およびドレイン領域の少なくとも一方に達する電極を前記層間絶縁膜を貫通して形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
多層構造の層間絶縁膜を備えた半導体装置において、前記層間絶縁膜のうち、前記層間絶縁膜の最下層は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される塗布膜を含むことを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、前記最下層の層間絶縁膜は、半導体装置のゲート電極を内部に埋設する絶縁膜であることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５に記載の半導体装置において、前記最下層の層間絶縁膜を貫通して、半導体基板のソース領域およびドレイン領域の少なくとも一方に達する電極が設けられていることを特徴とする半導体装置。
【請求項１７】
請求項１４乃至１６のいずれかに記載の半導体装置において、前記層間絶縁膜はＳｉＯ２の誘電率より低い誘電率を有していることを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、前記層間絶縁膜の誘電率は２.０〜２.７であることを特徴とする半導体装置。
【請求項１９】
請求項１７に記載の半導体装置において、前記層間絶縁膜の誘電率は２.２〜２.５であることを特徴とする半導体装置。
【請求項２０】
請求項１４乃至１９のいずれかに記載の半導体装置において、前記最下層の層間絶縁膜の下部において半導体基板に設けられた素子分離領域を備え、当該素子分離領域は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は、二種以上で構成される塗布膜を改質することによって形成されたＳｉＯ２膜を含んでいることを特徴とする半導体装置。
【請求項２１】
半導体基板に複数の半導体素子を形成する工程と、前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通して前記半導体素子を構成する複数の領域の少なくとも一つに電気的に接続する電極層を形成する工程と、前記第１の層間絶縁膜上に前記電極層に電気的に接続された第１の配線層を形成する工程とを含む半導体装置の製造方法において、前記第１の層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第１の塗布膜を塗布する工程と、前記第１の塗布膜を所定の温度で熱処理して、所定の誘電率を有する第１の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、前記所定の温度は４００℃以下の温度であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１又は２２に記載の半導体装置の製造方法において、前記所定の誘電率はＳｉＯ２の誘電率より低い誘電率であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１又は２２に記載の半導体装置の製造方法において、前記所定の誘電率は２.０〜２.７であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２１又は２２に記載の半導体装置の製造方法において、前記所定の誘電率は２.２〜２.５であることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２１乃至２５のいずれかに記載の半導体装置の製造方法において、前記半導体素子を構成する複数の領域は、ソース領域、ドレイン領域、およびゲート電極を含むことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２１乃至２６のいずれかに記載の半導体装置の製造方法において、前記第１の層間絶縁膜上に前記第１の配線層を覆って第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を貫通して前記第１の配線層の少なくとも一部に電気的に接続する第１の導電体ＶＩＡ層を形成する工程と、前記第２の層間絶縁膜上に前記第１の導電体ＶＩＡ層に電気的に接続された第２の配線層を形成する工程とを更に含むことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７に記載の半導体装置の製造方法において、前記第２の層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第２の塗布膜を塗布する工程と、当該第２の塗布膜を所定の温度で熱処理して、所定の誘電率を有する第２の絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２１乃至２８のいずれかに記載の半導体装置の製造方法において、前記第１の層間絶縁膜上に前記第１の配線層を形成する工程は、前記第１の層間絶縁膜表面をＣＭＰ処理せずに行われることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２８に記載の半導体装置の製造方法において、前記第２の層間絶縁膜上に前記第２の配線層を形成する工程は、前記第２の層間絶縁膜表面をＣＭＰ処理せずに行われることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２１乃至３０のいずれかに記載の半導体装置の製造方法において、前記半導体基板上に第１の層間絶縁膜を形成する工程の前に、前記半導体基板にシャロートレンチを形成する工程、前記シャロートレンチ内に素子分離領域を形成する工程、および前記半導体素子を構成する複数の領域を形成する工程が行なわれることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１に記載の半導体装置の製造方法において、前記半導体素子を構成する複数の領域を形成する工程は、前記素子分離領域によって画成された前記半導体基板の素子形成領域にソース領域およびドレイン領域を形成する工程および前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３１又は３２に記載の半導体装置の製造方法において、前記素子分離領域を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第３の塗布膜を少なくとも前記シャロートレンチを埋めるように塗布する工程と、前記第３の塗布膜をＳｉＯ２に改質する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３に記載の半導体装置の製造方法において、前記ＳｉＯ２に改質する工程は、前記塗布された第３の塗布膜を８００℃〜９００℃で焼成、アニールする工程を含むことを特徴とする半導体装置の製造方法。
【請求項３５】
素子分離領域と層間絶縁膜を含む半導体装置の製造方法において、同一の組成物に対して、互いに異なる熱処理を施すことによって、互いに異なる誘電率を有する前記素子分離領域及び前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３５に記載の半導体装置の製造方法において、前記組成物は一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成されることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３６に記載の半導体装置の製造方法において、前記素子分離領域及び前記層間絶縁膜の形成は、ＣＭＰ工程を含まないことを特徴とする半導体装置の製造方法。
【請求項３８】
半導体基板と、該半導体基板に形成された複数の領域を有する半導体素子と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通して前記複数の領域の少なくとも一つに電気的に接続する電極層と、前記第１の層間絶縁膜上に設けられ前記電極層に電気的に接続された第１の配線層とを含む半導体装置において、前記第１の層間絶縁膜は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第１の塗布膜を含むことを特徴とする半導体装置。
【請求項３９】
請求項３８に記載の半導体装置において、前記半導体素子は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を含み、前記第１の層間絶縁膜は、前記ゲート電極を内部に埋設していることを特徴とする半導体装置。
【請求項４０】
請求項３８又は３９に記載の半導体装置において、前記複数の領域はソース領域およびドレイン領域を含み、前記電極層は前記ソース領域およびドレイン領域の少なくとも一方に電気的に接続されていることを特徴とする半導体装置。
【請求項４１】
請求項３８乃至４０のいずれかに記載の半導体装置において、前記層間絶縁膜はＳｉＯ２の誘電率より低い誘電率を有していることを特徴とする半導体装置。
【請求項４２】
請求項４１に記載の半導体装置において、前記層間絶縁膜の誘電率は２.０〜２.７であることを特徴とする半導体装置。
【請求項４３】
請求項４１に記載の半導体装置において、前記層間絶縁膜の誘電率は２.２〜２.５であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、シャロートレンチアイソレーション（以下、ＳＴＩと略称する）構造および層間絶縁膜構造の一方または両方を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＴＩ構造を備えた半導体装置は、半導体基板の表面に設けられたシャロートレンチ（浅溝）内に、絶縁膜からなる素子分離領域を形成し、素子分離領域で互いに分離された複数の素子形成領域に半導体素子を形成してなるものである。また、層間絶縁膜構造を備えた半導体装置は、半導体基板表面及び素子分離領域上に、少なくとも一の層間絶縁膜を設け、この層間絶縁膜を貫通して半導体素子を構成する複数の領域の少なくとも一つに電気的に接続する電極層を形成し、かつ層間絶縁膜上に前記電極層に電気的に接続された配線層を形成したものである。通常の半導体ＬＳＩは、これら二つの構造をともに備えているのが普通である。【０００３】
いずれの構造においても、ＣＭＰ(chemical-mechanical polishing)工程を必要としている点で共通している。すなわち、従来の半導体装置製造においては、ＣＭＰ工程を経ることが両構造の形成に必須であった。ＳＴＩ構造形成においては、シャロートレンチを含む半導体基板上に絶縁膜を成膜するが、トレンチの凹凸が絶縁膜表面に現れるため、絶縁膜表面をＣＭＰによって平坦にして、シャロートレンチ内のみに絶縁膜が残るようにして素子分離領域を形成する手法が採用されている。一方、層間絶縁膜の材料としては、ＢＰＳＧ（boro-phospho-silicate glass）をＣＶＤ形成することが多い。この場合、ＣＶＤ形成前の半導体基板表面の凹凸（例えばゲート電極部分が突き出ていることによる）がＢＰＳＧ膜表面に現れるので、ＢＰＳＧ膜形成後、その表面をＣＭＰにより研磨して、平坦化する必要がある。平坦化した後に、上記のような貫通電極層形成や層間絶縁膜上への配線層形成が行われる。更に、このような層間絶縁膜上に第２層の層間絶縁膜が設けられる場合、やはりその表面をＣＭＰによって平坦化することが行なわれている。【０００４】
ＳＴＩ構造と層間絶縁膜構造とを備えた半導体装置では、ＣＭＰを何度も繰り返す必要があり、ＣＭＰ工程自体、エッチング等に比較して、コストの高い工程であるため、ＣＭＰを繰り返すことは、製造される半導体装置のコスト上昇の一因ともなっている。【０００５】
更に、層間絶縁膜を形成するＢＰＳＧをＣＭＰによって研磨した場合、当該ＢＰＳＧに対するストッパーがないため、ＢＰＳＧが余分に研磨されてゲート電極を損傷することもありうる。そのためマージンを余分に取った状態でＣＭＰを行なう必要があり、ＢＰＳＧの厚さを厚くしなければならないという欠点がある。【０００６】
特許文献１は、ＳＴＩ溝内を絶縁膜で埋め込むプロセスとして、シリコン基板上にポリシラザン等の溶液を塗布することでＳＴＩ溝内を溶液で埋め込み、その後、高温処理により溶液を素子分離用ＳｉＯ２膜に変えるプロセスを開示している（特許文献１、段落０００９）。【０００７】
また、特許文献２は、ＢＰＳＧ工程に対する代替工程として、ポリシラザンを含むスピンオングラスガラス膜を、酸化剤溶液を用いて硬化させ、熱処理によりシリコン酸化膜に転換させ、シリコン酸化膜を形成する工程を開示している。また、特許文献２は、形成されたシリコン酸化膜の表面の平坦性を向上させるために、シリコン酸化膜に対して、ＣＭＰ工程、ドライエッチング工程、ウェットエッチング工程等、更なる加工を施すことも開示している。【０００８】
【特許文献１】特開２００５−２８５８１８号公報
【特許文献２】特開２００５−４５２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１では、ポリシラザンを原料とする塗布膜を使用することにより、シャロートレンチのアスペクト比が高くなっても、シャロートレンチを均一に埋め込むことができる（特許文献１、段落００４８）。しかしながら、特許文献１は、素子分離領域をシャロートレンチに残すには、表面を研磨するＣＭＰプロセスが不可欠であることを指摘している。換言すれば、ＣＭＰプロセスに伴う問題点について、特許文献１は指摘していない。【００１０】
特許文献２は、塗布形成によってポリシラザンを含むスピンオンガラス膜からなる絶縁性塗布膜を形成することを開示している。しかしながら、特許文献２で示されたスピンオングラス膜は、ボイドが多いため、そのままでは使用できず、平坦性を向上させるために更なる加工が不可欠である。したがって、種々の処理が必要となり、コスト高となっている。【００１１】
また、特許文献１及び２には、いずれも絶縁性塗布膜を完全にシリコン酸化膜に転換させることだけが開示されており、層間絶縁膜の誘電率を下げることについては配慮されていない。また、単一の絶縁性塗布膜から互いに異なる特性の膜を生成することについて、全く示唆していない。【００１２】
そこで、本発明の一技術的課題は、ＣＭＰを施すことなく、素子分離領域及び／又は層間絶縁膜を形成できる半導体装置とその製造方法とを提供することにある。【００１３】
また、本発明のもう一つの技術的課題は、製造コストを低減することができる半導体装置とその製造方法とを提供することにある。【００１４】
本発明の他の技術的課題は、低い誘電率を備えた層間絶縁膜をＣＭＰなしに形成した半導体装置とその製造方法を提供することである。【００１５】
本発明の更に他の技術的課題は、互いに異なる誘電率を備えた素子分離領域及び層間絶縁膜を同一の組成物から形成する半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明によれば、素子分離領域を備えた半導体装置において、前記素子分離領域は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される塗布膜を熱処理によって改質させたＳｉＯ２からなる絶縁膜を含むことを特徴とする半導体装置が得られる。【００１７】
また、本発明によれば、前記半導体装置において、前記絶縁膜は、Ｒａが０．２７μｍ以下、Ｐ−Ｖ（ピーク・トゥ・バレイ）値が２．６μｍ以下の表面平坦性を有することを特徴とする半導体装置が得られる。【００１８】
また、本発明によれば、前記半導体装置において、前記素子分離領域は、０．２６μｍ以下の深さと０．２２μｍ以下の幅を備えていることを特徴とする半導体装置が得られる。【００１９】
また、本発明によれば、前記半導体装置において、前記絶縁膜はＣＭＰを必要としない程度の平坦性を有していることを特徴とする半導体装置が得られる。【００２０】
また、本発明によれば、素子分離領域を備えた半導体装置の製造方法において、半導体基板に前記素子分離領域を形成するためのシャロートレンチを形成する工程と、
前記シャロートレンチを含む前記半導体基板上に、塗布膜を塗布する工程と、
前記塗布膜を素子分離用絶縁物に改質する工程とを含み、
前記塗布膜は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成され、
前記改質する工程は、前記塗布膜を熱処理することによってＳｉＯ２膜に改質する工程であることを特徴とする半導体装置の製造方法が得られる。【００２１】
また、本発明によれば、前記半導体装置の製造方法において、前記熱処理は８００〜９００℃の温度で行われることを特徴とする半導体装置の製造方法が得られる。【００２２】
また、本発明によれば、前記半導体装置の製造方法において、更に、前記改質されたＳｉＯ２膜を、ＣＭＰを施すことなく、表面を半導体基板表面と同等の高さにする工程を含むことを特徴とする半導体装置の製造方法が得られる。【００２３】
また、本発明によれば、前記半導体装置の製造方法において、前記表面を半導体基板表面と同等の高さにする工程は、エッチング工程であることを特徴とする半導体装置の製造方法が得られる。【００２４】
また、本発明によれば、前記半導体装置の製造方法において、更に、層間絶縁膜を形成する工程を含み、前記層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される塗布膜を塗布する工程と、前記改質する工程における温度以下の温度で当該塗布膜を熱処理する工程とを含むことを特徴とする半導体装置の製造方法が得られる。【００２５】
また、本発明によれば、前記半導体装置の製造方法おいて、前記改質する工程における温度以下の温度は６００℃以下の温度であることを特徴とする半導体装置の製造方法が得られる。【００２６】
また、本発明によれば、前記半導体装置の製造方法おいて、前記改質する工程における温度以下の温度は４００℃以下の温度であることを特徴とする半導体装置の製造方法が得られる。【００２７】
また、本発明によれば、前記半導体装置の製造方法において、前記層間絶縁膜を形成する工程は、前記素子分離領域によって画成された前記半導体基板の素子形成領域にソース領域およびドレイン領域を形成する工程および前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程の後に行われ、前記ゲート電極を埋設するように前記塗布膜を塗布する工程を含むことを特徴とする半導体装置の製造方法が得られる。【００２８】
また、本発明によれば、前記半導体装置の製造方法において、前記層間絶縁膜を形成する工程の後に、前記ソース領域およびドレイン領域の少なくとも一方に達する電極を前記層間絶縁膜を貫通して形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。【００２９】
また、本発明によれば、層間絶縁膜の最下層が、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される塗布膜を含むことを特徴とする半導体装置が得られる。【００３０】
また、本発明によれば、前記半導体装置において、前記最下層の層間絶縁膜は、半導体装置のゲート電極を内部に埋設する絶縁膜であることを特徴とする半導体装置が得られる。【００３１】
また、本発明によれば、前記半導体装置において、前記最下層の層間絶縁膜を貫通して、半導体基板のソース領域およびドレイン領域の少なくとも一方に達する電極が設けられていることを特徴とする半導体装置が得られる。【００３２】
また、本発明によれば、前記半導体装置において、前記層間絶縁膜はＳｉＯ２の誘電率より低い誘電率を有していることを特徴とする半導体装置が得られる。【００３３】
また、本発明によれば、前記半導体装置において、前記層間絶縁膜の誘電率は２.０〜２.７であることを特徴とする半導体装置が得られる。【００３４】
また、本発明によれば、前記半導体装置において、前記層間絶縁膜の誘電率は２.２〜２.５であることを特徴とする半導体装置が得られる。【００３５】
また、本発明によれば、前記半導体装置において、前記最下層の層間絶縁膜の下部において半導体基板に設けられた素子分離領域を備え、当該素子分離領域は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される塗布膜を改質することによって形成されたＳｉＯ２膜を含んでいることを特徴とする半導体装置が得られる。【００３６】
また、本発明によれば、半導体基板に複数の半導体素子を形成する工程と、前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通して前記半導体素子を構成する複数の領域の少なくとも一つに電気的に接続する電極層を形成する工程と、前記第１の層間絶縁膜上に前記電極層に電気的に接続された第１の配線層を形成する工程とを含む半導体装置の製造方法において、前記第１の層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第１の塗布膜を塗布する工程と、前記第１の塗布膜を所定の温度で熱処理して、所定の誘電率を有する第１の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が得られる。【００３７】
また、本発明によれば、前記半導体装置の製造方法において、前記所定の温度は４００℃以下の温度であることを特徴とする半導体装置の製造方法が得られる。【００３８】
また、本発明によれば、前記半導体装置の製造方法において、前記所定の誘電率はＳｉＯ２の誘電率より低い誘電率であることを特徴とする半導体装置の製造方法が得られる。【００３９】
また、本発明によれば、前記半導体装置の製造方法において、前記所定の誘電率は２.０〜２.７であることを特徴とする半導体装置の製造方法が得られる。【００４０】
また、本発明によれば、前記半導体装置の製造方法において、前記所定の誘電率は２.２〜２.５であることを特徴とする半導体装置の製造方法が得られる。【００４１】
また、本発明によれば、前記半導体装置の製造方法において、前記半導体素子を構成する複数の領域は、ソース領域、ドレイン領域、およびゲート電極を含むことを特徴とする半導体装置の製造方法が得られる。【００４２】
また、本発明によれば、前記方法において、前記第１の層間絶縁膜上に前記第１の配線層を覆って第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を貫通して前記第１の配線層の少なくとも一部に電気的に接続する第１の導電体ＶＩＡ層を形成する工程と、前記第２の層間絶縁膜上に前記第１の導電体ＶＩＡ層に電気的に接続された第２の配線層を形成する工程とを更に含むことを特徴とする半導体装置の製造方法が得られる。【００４３】
また、本発明によれば、前記半導体装置の製造方法において、前記第２の層間絶縁膜を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第２の塗布膜を塗布する工程と、当該第２の塗布膜を所定の温度で熱処理して、所定の誘電率を有する第２の絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法が得られる。【００４４】
また、本発明によれば、前記半導体装置の製造方法において、前記第１の層間絶縁膜上に前記第１の配線層を形成する工程は、前記第１の層間絶縁膜表面をＣＭＰ処理せずに行われることを特徴とする半導体装置の製造方法が得られる。【００４５】
また、本発明によれば、前記半導体装置の製造方法において、前記第２の層間絶縁膜上に前記第２の配線層を形成する工程は、前記第２の層間絶縁膜表面をＣＭＰ処理せずに行われることを特徴とする半導体装置の製造方法が得られる。【００４６】
また、本発明によれば、前記半導体装置の製造方法において、前記半導体基板上に第１の層間絶縁膜を形成する工程の前に、前記半導体基板にシャロートレンチを形成する工程、前記シャロートレンチ内に素子分離領域を形成する工程、および前記半導体素子を構成する複数の領域を形成する工程が行なわれることを特徴とする半導体装置の製造方法が得られる。【００４７】
また、本発明によれば、前記半導体装置の製造方法において、前記半導体素子を構成する複数の領域を形成する工程は、前記素子分離領域によって画成された前記半導体基板の素子形成領域にソース領域およびドレイン領域を形成する工程および前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。【００４８】
また、本発明によれば、前記半導体装置の製造方法において、前記素子分離領域を形成する工程は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第３の塗布膜を少なくとも前記シャロートレンチを埋めるように塗布する工程と、前記第３の塗布膜をＳｉＯ２に改質する工程とを含むことを特徴とする半導体装置の製造方法が得られる。【００４９】
また、本発明によれば、前記半導体装置の製造方法において、前記ＳｉＯ２に改質する工程は、前記塗布された第３の塗布膜を８００℃〜９００℃で焼成、アニールする工程を含むことを特徴とする半導体装置の製造方法が得られる。【００５０】
また、本発明によれば、素子分離領域と層間絶縁膜を含む半導体装置の製造方法において、同一の組成物に対して、互いに異なる熱処理を施すことによって、互いに異なる誘電率を有する前記素子分離領域及び前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法が得られる。【００５１】
また、本発明によれば、前記半導体装置の製造方法において、前記組成物は一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成されることを特徴とする半導体装置の製造方法が得られる。【００５２】
また、本発明によれば、前記半導体装置の製造方法において、前記素子分離領域及び前記層間絶縁膜の形成は、ＣＭＰ工程を含まないことを特徴とする半導体装置の製造方法が得られる。【００５３】
さらに、別の視点によれば、本発明は、半導体基板と、該半導体基板に形成された複数の領域を有する半導体素子と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通して前記複数の領域の少なくとも一つに電気的に接続する電極層と、前記第１の層間絶縁膜上に設けられ前記電極層に電気的に接続された第１の配線層とを含む半導体装置において、前記第１の層間絶縁膜は、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される第１の塗布膜を含むことを特徴とする半導体装置を提供する。【００５４】
望ましくは、前記半導体素子は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を含み、前記第１の層間絶縁膜は、前記ゲート電極を内部に埋設される。【００５５】
望ましい形態では、前記複数の領域はソース領域およびドレイン領域を含み、前記電極層は前記ソース領域およびドレイン領域の少なくとも一方に電気的に接続されている。【００５６】
望ましくは、前記層間絶縁膜はＳｉＯ２の誘電率より低い誘電率を有している。
【発明の効果】
【００５７】
本発明に係る製造方法では、素子分離領域及び／又は層間絶縁膜を、ＣＭＰを使用することなく形成でき、半導体装置の製造コストを低減することができる。【００５８】
本発明は、熱処理温度を変化させることにより、単一の組成物から誘電率の異なる絶縁膜を形成でき、製造工程を簡略化できる。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体装置の製造工程のうち、絶縁性塗布膜をスピンコートする工程を説明する断面図である。
【図２】本発明の実施例１を説明するための図であり、ここでは、図１に示された絶縁性塗布膜を用いたＳＴＩ素子分離領域を説明する断面図を示している。
【図３】本発明に従って形成されたＳＴＩ素子分離構造を含む半導体装置の製造工程を説明する断面図である。
【図４】本発明の実施例２を説明するための図であり、ここでは、図３の工程以後に行なわれる最下層の層間絶縁膜の塗布工程を説明する断面図を示している。
【図５】本発明の実施例２の工程以後に行なわれる工程を例示的に説明する断面図である。
【図６】本発明の実施例２の工程以後に行なわれる工程の他の例を示す断面図である。
【図７】本発明の実施例２の工程以後に行なわれる工程の更に他の例を示す断面図である。
【図８】本発明の実施例２の工程以後に行なわれる工程の例を示す断面図であり、ここでは、多層構造の層間絶縁膜の一例を示している。
【図９】本発明の実施例２の工程以後に行なわれる工程の他の例を示す断面図であり、ここでは、多層構造の層間絶縁膜の他の例を示している。
【図１０】本発明の実施例２の工程以後に行なわれる工程の他の例を示す断面図であり、ここでは、多層構造の層間絶縁膜の更に他の例を示している。
【図１１】本発明に係る絶縁性塗布膜の焼成評価に使用された設備を示す概略図である。
【図１２】図１１に示された設備を用いて焼成した場合における焼成温度と、膜の表面粗さ及び膜厚との関係を示す図である。
【図１３】本発明に係る絶縁性塗布膜の焼成温度の昇温速度と表面粗さとの関係を画像と共に示す図である。
【図１４】本発明に係る絶縁性塗布膜のスピン塗布回転数と、膜厚及び比誘電率ｋとの関係を示す図である。
【図１５】本発明に係る絶縁性塗布膜の電気特性を説明する図である。
【発明を実施するための最良の形態】
【００６０】
以下、本発明の実施例について図面を参照して説明する。【００６１】
(実施例１)
図１は、本発明に係る表面平坦化塗布膜（平滑化膜）を用いた半導体装置の製造工程の一部を示す断面図である。具体的に説明すると、シリコン基板１００中に、リン（Ｐ）を打ち込むことによって形成されたｎウェル５１と、ボロン（Ｂ）を打ち込むことによって形成されたｐウェル５２が設けられている。【００６２】
更に、ｎウェル５１とｐウェル５２との境界部の表面、及び、ｎウェル及びｐウェル内の表面には、素子分離のためのシャロートレンチ（ＳＴ）５７が形成されている。図示されたシャロートレンチ５７は０．２２μｍの幅、０．２５μｍの深さを有している。【００６３】
ｎウェル５１、ｐウェル５２の表面には、ＳｉＯ２膜１１が形成されており、また、シャロートレンチ５７の底面及び側面にもＳｉＯ２膜５８が形成されている。【００６４】
図示されたＳｉＯ２膜１１及び５８上に、本発明に係る絶縁性塗布膜１１０が塗布されている。当該絶縁性塗布膜１１０は、（ＣＨ３ＳｉＯ３／２）ｘ（ＳｉＯ２）１−ｘ  （但し、０≦ｘ≦１．０）なる組成を有する材料を塗布することによって形成されている。【００６５】
絶縁性塗布膜１１０の組成（ＣＨ３ＳｉＯ３／２）ｘ（ＳｉＯ２）１−ｘからも明らかな通り、絶縁性塗布膜はＳｉ、Ｃ、及びＯを含んでおり、これらの成分の原子の個数の比は、Ｏ＞Ｓｉ≧Ｃである。また、絶縁性塗布膜１１０はメチル基（ＣＨ３）を含んでおり、当該メチル基は、空気中において４８０℃で遊離し、Ｎ２中では６００℃でも遊離しない。ここで、ｘ＝１.０、即ち、ＣＨ３ＳｉＯ３／２成分のみの状態では、絶縁性塗布膜の比誘電率ｋは２．０であり、ｘ＝０.９ではｋは２．１、ｘ＝０.７ではｋは２．３、ｘ＝０.５ではｋは２．７となる。塗布液は上記の組成物５重量％以上を溶媒に溶かしたものを用い、塗布後、減圧下で加熱して溶媒を完全に除去する。１〜４Ｔｏｒｒの減圧下で５００℃で加熱すると、ｋが２．０〜２.１のものが得られ、１〜５Ｔｏｒｒの減圧下で４００℃で加熱すると、ｋが２．３〜２.７のものが得られる。８００℃において加熱すると、上記メチル基が遊離して、絶縁性塗布膜１１０はＳｉＯ２に改質され、ＳｉＯ２のみになると、その比誘電率ｋは４．０となる。このＳｉＯ２の絶縁特性は、１（ＭＶ／ｃｍ）で１×１０−１０（Ａ／ｃｍ２）、３（ＭＶ／ｃｍ）で１×１０−９（Ａ／ｃｍ２）、５（ＭＶ／ｃｍ）でも１×１０−８（Ａ／ｃｍ２）という優れた値を示す。【００６６】
以下では、上記絶縁性塗布膜及びその組成をそれぞれＳｉＣＯ膜及びＳｉＣＯと簡略化して説明することもある。尚、絶縁性塗布膜（ＳｉＣＯ膜）１１０を形成する塗布液は常温で液状であるから、当該絶縁性塗布膜１１０は半導体基板上にスピンコートすることができ、塗布された状態では、流動性を有しているため、底面の凹凸を反映せず、高い平坦性を有している。【００６７】
ここで、絶縁性塗布膜１１０を９００℃で焼成、アニールすると、ガス発生がなく、熱収縮もしない耐熱性の優れたＳｉＯ２（ｋ＝４．０）に改質される。したがって、絶縁性塗布膜１１０をＳｉＯ２膜に完全に改質する必要があれば、完全に改質することも可能である。したがって、ＳｉＣＯ膜によって形成される絶縁性塗布膜１１０の熱処理条件を選択することによって、ｋ＝２．０〜４．０の範囲内の誘電率を有する表面平坦化膜を形成することができる。【００６８】
図１に戻ると、絶縁性塗布膜１１０は、ＳｉＣＯをシリコン基板１００上にスピンコートすることによって形成され、この状態では２．４の比誘電率を持っている。また、ＳｉＣＯによって形成された絶縁性塗布膜１１０は、塗布の際、流動性を持っているため、シャロートレンチ５７、ＳｉＯ２膜５８等によるシリコン基板１００上の凹凸には影響を受けることなく、表面を平坦に維持できる。【００６９】
次に、ＳｉＣＯによって形成された絶縁性塗布膜１１０を焼成することによって得られた表面平坦化膜をエッチングした場合、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン基板１００等と明確に識別することができるから、シリコン窒化膜（Ｓｉ３Ｎ４）をＳｉＯ２膜１１の上に設けておいてそれをストッパーとするか、又はシリコン基板１００をストッパーとして表面平坦化膜をエッチングできる。したがって、ＳｉＣＯによって形成された表面平坦化膜はＣＭＰを用いることなく、エッチングだけで、表面の平坦性を保ちつつ均一に除去することができる。【００７０】
図１に示された絶縁性塗布膜１１０は、塗布後、８００℃〜９００℃の温度で焼成、アニールされる。この熱処理の結果、絶縁性塗布膜１１０はＳｉＯ２に改質される。改質後の絶縁性塗布膜１１０は、平坦な表面を維持したＳｉＯ２膜となる。【００７１】
図２を参照すると、改質後の絶縁性塗布膜１１０であるＳｉＯ２膜のうち、シリコン基板１００のｎウェル５１、ｐウェル５２上のＳｉＯ２膜がエッチングされた状態が示されている。【００７２】
この場合、シャロートレンチ５７内には、ＳｉＣＯを完全に改質することによって得られたＳｉＯ２からなるＳＴＩ素子分離領域２ａが残されている。【００７３】
図２に示すように、シャロートレンチ５７内のＳＴＩ分離領域２ａの表面は、シリコン基板１００の表面と同一平面を形成している。これは、シリコン基板１００をエッチングストッパーとして、ＳｉＯ２膜をエッチングできるからである。【００７４】
本発明に係るＳｉＣＯ膜は、ＣＭＰが不要であるため、平坦な表面を備えた表面平坦化膜として利用できるだけでなく、ボイドもなく、絶縁特性に優れたＳＴＩ素子分離領域を形成できる。素子分離領域２ａの誘電率は、ＳｉＯ２の誘電率と等しい４.０である。【００７５】
図２からも明らかな通り、本発明に係るＳｉＣＯを用いることによって、ＣＭＰを行なうことなく、シャロートレンチ５７内にＳＴＩ素子分離領域２ａを形成できる。【００７６】
(実施例２)
本発明に係るＳｉＣＯ膜は、ＳＴＩ分離領域２ａを形成するだけでなく、層間絶縁膜の形成に適用してＣＭＰを不要にし、かつ低誘電率とするという効果を得ることができる。以下では、本発明に係るＳｉＣＯ膜を最下層の層間絶縁膜として利用する場合を実施例２として説明する。【００７７】
図３を参照して、図２に示されＳＴＩ素子分離領域２ａを形成した後に行なわれる半導体装置の製造工程を説明する。【００７８】
絶縁性塗布膜１１０を熱処理することによって形成されたＳＴＩ素子分離領域２ａが、シャロートレンチ５７に埋設された図２の構造に、図3に示すように、半導体素子を構成する各領域が形成される。すなわち、図３に示されているように、ＳＴＩ素子分離領域２ａで囲まれたｎウェル５１及びｐウェル５２（それぞれが素子形成領域である）の表面には、窒化シリコン（Ｓｉ３Ｎ４）によって形成されたゲート絶縁膜７０が形成され、各ゲート絶縁膜７０上には、ゲート電極７２が搭載されている。各ゲート電極７２及びゲート絶縁膜７０の側面及び表面は酸化膜１７によって覆われている。【００７９】
また、ｎウェル５１の表面には、ｐ型不純物を打ち込むことによって形成されたｐ型素子領域（ソース又はドレイン領域）７４が設けられ、他方、ｐウェル５２の表面には、ｎ型不純物を打ち込むことによって形成されたｎ型素子領域（ソース又はドレイン領域）７６が設けられている。尚、各素子領域（ソース又はドレイン領域）７４、７６の表面にはコンタクトのためのシリサイド層７７が形成されている。【００８０】
図示された例では、ｎウェル５１及びｐウェル５２上に、それぞれ形成された２つのＭＯＳトランジスタ間のゲート電極７２の間隔は４５ｎｍである。【００８１】
図４を参照すると、ゲート電極７２およびその側壁及び表面を覆う酸化膜１７を内部に埋設するように、シリコン基板１００の素子形成領域及びＳＴＩ素子分離領域２ａ表面に、ＳｉＣＯによって形成された絶縁性塗布膜１８が、層間絶縁膜として塗布されている。ここでは、絶縁性塗布膜１８は、ＳＴＩ分離領域２ａを形成する際に使用されたＳｉＣＯ膜と同じであるものとする。このため、前述したＳＴＩ素子分離領域２ａの形成に用いたＳｉＣＯと同様に、塗布された絶縁性塗布膜１８はゲート電極の突出によって形成された凹凸を吸収して表面平坦性を示し、かつ高い絶縁抵抗および、焼成における温度を調整することで、２．４程度の極めて低い比誘電率ｋを備えている。【００８２】
具体的に説明すると、図４に示すように、本発明に係る実施例２では、シリコン基板１００から突出したゲート電極７２を覆うような最下層の層間絶縁膜を、絶縁性塗布膜１８を塗布することよって形成している。ＳｉＣＯによって形成された絶縁性塗布膜１８は、ＳＴＩ素子分離領域２ａについて説明したように、流動性を有する塗布膜であるから、ゲート電極７２のように凹凸のあるシリコン基板１００表面に塗布しても、シリコン基板１００の表面凹凸を反映することはなく、絶縁性塗布膜１８の表面は平坦性を維持している。また、上記した組成のＳｉＣＯは、４００℃程度の低温で熱処理された場合、ＳｉＯ２膜に改質することはなく、ＣＨ３ＳｉＯ３／２の成分を多く含んだ状態にある。このため、図４に示された絶縁性塗布膜１８は、ＳｉＯ２膜に比較して低い比誘電率ｋを備えている。【００８３】
このように、ＳｉＣＯによって形成された絶縁性塗布膜１８は、高い平坦性を維持していることから、ＣＭＰによる平坦化を行なう必要がなくなる。また、層間絶縁膜の比誘電率ｋを低下させることができるため、デバイスの高速動作を損なうことがない。比誘電率を低くすれば電極や配線の寄生容量を減らすことが出来、信号の高速伝送を可能にする。【００８４】
図４に示された層間絶縁膜１８形成後の工程には、種々のものがあり、本発明に係る半導体装置の製造方法はいずれの工程にも適用できる。たとえば、層間絶縁膜１８に、ソース・ドレイン領域７４、７６等のコンタクト層７７およびゲート電極７２に達する貫通孔を設け、その貫通孔にコンタクト層７７およびゲート電極７２のそれぞれに電気的に接続する電極取り出し導電体を設け、層間絶縁膜１８表面に、これらの導電体に電気的に接続する配線層を設けて、半導体装置としてもよい。【００８５】
以下では、層間絶縁膜１８の上部に多層配線構造を設けた場合の工程を例示的に説明しておく。【００８６】
図５を参照すると、上記した手法により形成された層間絶縁膜１８上に、更に、ＳｉＣＯによって形成された平滑膜２１が、第２層目の層間絶縁膜としてスピンコートによって塗布されている。図示された平滑膜２１は、ＳｉＣＯを４００℃程度の低温で焼成、アニールしたものであり、その結果、２．４の比誘電率ｋを有している。このため、この例においても、層間絶縁膜の比誘電率ｋを低下させることができる。【００８７】
図示された例では、コンタクト槽７７へは電極取り出し導電体７８が、各ＭＯＳトランジスタのゲート電極７２には、ゲート配線１９が、最下層の層間絶縁膜１８にレジスト塗布、露光、エッチング等の通常手法を施すことによって形成されており、更に、平滑膜２１には、各ＭＯＳトランジスタのソース、ドレイン領域にそれぞれ接続された配線８がビアホール内に埋め込まれている。尚、導電体７８、ゲート配線１９及び配線８の材料としてはＣｕ、Ｗを使用することができるが、Ｃｕ、Ｗを使用した場合、Ｃｕ、Ｗの下地としてＴｉＮ、ＴａＮ等の導電性バリアー層７が各ビアホールに形成されることが望ましい。【００８８】
図６を参照すると、最下層の層間絶縁膜１８の形成後、図５と同様に、ＳｉＣＯによって形成された平滑膜２１をスピンコートによって塗布した後、更に、多層の層間絶縁膜を形成した例が示されている。図６の例では、ＳｉＣＯによって形成された第２層の層間絶縁膜である平滑膜２１上に、ＳｉＣＯからなる第１のバリアー層２４がＣＶＤにより形成され、続いて、第３層目の層間絶縁膜として、フルオロカーボン（ＣＦｘ）膜２５が形成されている。図示されたＣＦｘ膜２５は、低温焼成されたＳｉＣＯ膜１８，２１よりも低い比誘電率ｋ（＝１．９）を備えている。【００８９】
更に、図示された例では、第３の層間絶縁膜としてのＣＦｘ膜２５上に第２のＳｉＣＯバリアー層２６がＣＶＤにより形成されており、また、第２のバリアー層２６上には、第４の層間絶縁膜として、低比誘電率のＣＦｘ膜２７が形成されている。また、ＣＦｘ膜２７上には、第３のＳｉＣＯバリアー層２８がＣＶＤにより形成されている。この例のように、比誘電率ｋが低温焼成されたＳｉＣＯ膜よりも更に低いＣＦｘ膜によって層間絶縁膜を形成することによって、多層構造の層間絶縁膜全体の比誘電率を更に低下させることができる。【００９０】
尚、図６に示された例においても、第３及び第４の層間絶縁膜を形成するＣＦｘ膜２５、２７、第１〜第３のＣＶＤ絶縁物バリアー層２４、２６、２８を通して、配線３１が形成されており、また、各配線３１の下地として、導電性バリアー層３０が設けられている。【００９１】
図７を参照すると、最下層の層間絶縁膜１８から最上層の層間絶縁膜および中間の層間絶縁膜を全てＳｉＣＯ塗布膜によって形成した例が示されている。図示された例では、第２層目の層間絶縁膜２１、第３層目の層間絶縁膜３２、及び第４層目の層間絶縁膜３３が前述したＳｉＣＯを塗布し、４００℃の低温で熱処理されたＳｉＣＯ膜によって形成されている。この関係で、第２層目〜第４層目の層間絶縁膜２１、３２、及び、３３は、最下層の層間絶縁膜１８と同様に、２．４の比誘電率を備えている。【００９２】
図７に示す例においても、図６と同様に、各ＭＯＳトランジスタのソース、ドレイン領域との間を電気的に接続する配線３１及びその下地となるバリアー層３０が設けられている。【００９３】
図８に示された例では、比誘電率ｋが２．４の最下層の層間絶縁膜１８上に、ＳｉＣＮ膜によって形成された絶縁バリアー層３４が設けられており、その上に、ＳｉＣＯを塗布することによって形成された第２層目の層間絶縁膜２１が塗布されている。この場合、ＳｉＣＮ膜３４は、例えば、ＣＶＤによって形成され、４．０の比誘電率ｋを有している。【００９４】
図９を参照すると、図８に示された多層構造の層間絶縁膜に電極、及び、配線が施された状態が示されている。即ち、各ＭＯＳトランジスタのゲート電極７２には、ゲート電極配線が形成されており、且つ、各ＭＯＳトランジスタのソース、ドレイン領域には、最下層の層間絶縁膜１８、ＳｉＣＮ膜３４、及び、第２層目の層間絶縁膜２１を貫通するビアホールが形成され、各ビアホール内には、導電バリアー層２２及び配線２３が形成されている。【００９５】
図１０を参照すると、図８に示された第２層目の層間絶縁膜２１上に、ＣＦｘ膜によって形成された第３層目及び第４層目の層間絶縁膜２５及び２７が、それぞれ、ＳｉＣＮによって形成されたバリアー層３５及び３６上に形成されている。更に、第４層目の層間絶縁膜２７上にも、ＳｉＣＮのバリアー層３７が形成されている。この例では、絶縁バリアー層３４、３５、３６、及び、３７は比誘電率ｋが４．０のＳｉＣＮによって形成されており、他方、層間絶縁膜１８、２１は、比誘電率が２．４のＳｉＣＯ膜によって、層間絶縁膜２５、及び２７は比誘電率ｋが１．９のＣＦｘ膜によってそれぞれ形成されている。【００９６】
以上説明した例は、いずれも、ＣＭＰによる平坦化することを必要としないＳｉＣＯ塗布膜によって、最下層の層間絶縁膜１８を形成している。このため、最下層の層間絶縁膜１８の表面をＣＭＰ等により平坦化する必要がない。【００９７】
したがって、本発明に係る製造方法では、ＣＭＰの使用回数を最小限に留めることができるため、ＣＭＰに要するコストを低減できる。更に、多層構造の層間絶縁膜全体の比誘電率ｋを低減できるため、浮遊容量やリーク電流を防ぐことができる。【００９８】
次に、本発明で使用されたＳｉＣＯ絶縁性塗布膜の特性について説明しておく。【００９９】
まず、図１１を参照して、絶縁性塗布膜の焼成評価試験に使用した装置について説明する。焼成評価試験は赤外線焼成炉１２０を用いて行なった。即ち、ＩＲランプ１２１を備えた当該赤外線焼成炉１２０中に、シリコンウェハ試料１２２を搭載したトレイを通過させることによって焼成した。焼成温度範囲は３００℃〜８００℃であった。また、Ｎ２；Ｎ２８０％＋Ｏ２２０％；Ｏ２１００％；及びＯ２１００％＋Ｈ２Ｏ３％の４種類のガス雰囲気中で焼成を行なった。この場合、ガス流量は、１ｓｌｍ（線速度：０．６ｃｍ／ｓｅｃ）と、５ｓｌｍ（線速度：３．０ｃｍ／ｓｅｃ）であった。【０１００】
図１２を参照すると、本発明に係る絶縁性塗布膜の表面粗さ（Ｒａと、ピーク・トゥ・バレイ（Ｐ−Ｖ）値）と、昇温プロファイルとの関係が示されている。図１２では、４００℃、６００℃、及び８００℃における表面粗さと昇温速度との関係が示されている。図１２には、２０℃／分で４００℃まで昇温した場合における表面粗さがＲａ（Ｒａｈ１）とＰ−Ｖ値（ＰＶｈ１）によって表されており、他方、２〜５℃／分で４００℃まで昇温した場合における表面粗さがＲａｌ１、ＰＶｌ１によって表されている。【０１０１】
また、２０℃／分で６００℃まで昇温した場合における表面粗さがＲａｈ２、ＰＶｈ２によって表され、２〜５℃／分で６００℃まで昇温した場合の表面粗さがＲａｌ２、ＰＶｌ２によって表されている。更に、２０℃／分で８００℃まで昇温した場合における表面粗さがＲａｈ３、ＰＶｈ３によって表され、２〜５℃／分で８００℃まで昇温した場合の表面粗さがＲａｌ３、ＰＶｌ３によって表されている。【０１０２】
図１２からも明らかな通り、表面粗さＲａ及びＰ−Ｖ値は、昇温速度が低い程、小さくなる傾向にあることが判る。したがって、絶縁性塗布膜の焼成を２〜５℃／分で行なえば、表面粗さを小さくできる。尚、図１２には、焼成温度と絶縁性塗布膜の厚さ（右目盛）との関係も示されており、焼成温度が高くなるにしたがって、絶縁性塗布膜の厚さは薄くなる傾向にあることが判る。【０１０３】
図１３を参照すると、焼成温度と、表面粗さ（Ｒａ，Ｐ−Ｖ）との関係が実際のＡＦＭ（Atomic Force Microscope）画像及びＳＥＭ（Scanning Electron Microscope）画像と共に示されている。表面粗さ（Ｒａ，Ｐ−Ｖ）及びＡＦＭ画像からも明らかな通り、２０℃／分の昇温速度で４００℃まで昇温した場合におけるＲａ及びＰ−Ｖ値はそれぞれ０．２７８３ｎｍ及び２．８３７ｎｍであり、ＡＦＭ画像で示すような表面を備えていた。また、ＳＥＭ画像に示すように、Ｕで示された絶縁性塗布膜上に形成されたアルミニウム膜は、荒れた表面を有している。【０１０４】
他方、５℃／分の昇温速度で４００℃まで昇温することにより、絶縁性塗布膜を焼成した場合、その表面のＲａ及びＰ−Ｖ値はそれぞれ０．２１４５ｎｍ、２．５９３ｎｍとなり、ＡＦＭ及びＳＥＭ画像からも明らかな通り、２０℃／分で昇温した場合よりも、表面粗さを小さくできる。同様に、２℃／分の昇温速度で６００℃まで昇温することにより、絶縁性塗布膜を焼成すると、その表面のＲａ及びＰ−Ｖ値はそれぞれ０．２２８０ｎｍ、２．７２０ｎｍとなり、２℃／分の昇温速度で８００℃まで昇温した場合には、Ｒａ及びＰ−Ｖ値はそれぞれ０．２５３９ｎｍ、２．６０２ｎｍとなり、いずれも、２０℃／分で昇温した場合よりも、表面粗さを改善できる。【０１０５】
以上の評価結果から、焼成の際の昇温速度１０℃／ｍｉｎ以下（好ましくは、1から５℃／ｍｉｎ）に低減することで、表面平滑性(表面粗さ)Ｒａ＝０．２７ｎｍ以下に向上することが判明した。【０１０６】
また、焼成温度は、３００〜９００℃（好ましくは，４００℃から８００℃）で行われ高温焼成（８００℃）するほど表面平坦化膜の平坦性は向上するが、膜厚が減少する傾向がある。【０１０７】
図１４を参照すると、絶縁性塗布膜の膜厚とスピン塗布回転数との関係が、絶縁性塗布膜の比誘電率ｋとスピン塗布回転数との関係と共に示されている。図１４に示されているように、スピン塗布回転数が６００ｒｐｍから４０００ｒｐｍまで上昇するにしたがって、絶縁性塗布膜の厚さは２７０ｎｍから１００ｎｍまで薄くなるが、比誘電率ｋはスピン塗布回転数に関係なく実質的に一定（２．４）であることが判る。【０１０８】
図１５を参照すると、回転数１３００ｒｐｍ，膜厚１７０ｎｍで塗布された絶縁性塗布膜を４００℃で焼成することによって得られた表面平坦化膜の電流−電圧特性が示されている。図１５からも明らかな通り、本発明に係る表面平坦化膜は、４．０（ＭＶ／ｃｍ）以下の電圧では、１．０×１０−８（Ａ／ｃｍ２）以下の電流特性を示し、この結果、高い絶縁性を有していることが判る。また、図１５に示された表面平坦化膜の比誘電率ｋは２．２８２であった。同様に、回転数６００ｒｐｍで２７０ｎｍの膜厚を有する絶縁性塗布膜を４００℃で焼成した表面平坦化膜も同様な電流−電圧特性を示した。【０１０９】
以上、表面平坦化膜の電気特性を纏めておくと、膜厚を変化させても誘電率、平滑性に変化がなく、薄膜化（１００ｎｍ）でも１０（ＭＶ／ｃｍ）の耐圧性を有する誘電膜が得られ、薄膜化した場合、電極面積が大きくなると、電流のばらつきが発生することが判明した。【０１１０】
なお、上記の実施例では、（ＣＨ３ＳｉＯ３／２）ｘ（ＳｉＯ２）１−ｘ  （但し、０≦ｘ≦１．０）なる組成の塗布膜を用いた例を示したが、この式のＣＨ３ＳｉＯ３／２の代わりに例えば（ＣＨ３）２ＳｉＯや、（ＣＨ３）３ＳｉＯ１／２等、またはそれらの混合体を使用してもよい。すなわち、一般式（（ＣＨ３）nＳｉＯ２−ｎ／２）ｘ（ＳｉＯ２）１−ｘ  （但し、ｎ＝１〜３、０≦ｘ≦１．０）で示される組成物一種又は二種以上で構成される塗布膜を用いるのが、本発明の特徴である。ここで、上記の一般式の最初の「Ｏ」のサフィックスは、２−（ｎ／２）である。
【産業上の利用可能性】
【０１１１】
本発明の半導体装置の製造方法は、ＣＭＰの回数を低減することができるため、ＳＴＩ及び／又は多層構造の層間絶縁膜を含む各種の半導体装置に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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