(57)【要約】  回路規模の増大を抑制しつつも、ＭＯＳトランジスタにおけるリーク電流の検出精度を向上させることのできるリーク電流検出回路（１０）。リーク電流検出回路（１０）は、高電位電源に接続され、常時オフされて第１リーク電流（Ｉｒｐ）を生成する少なくとも１つのＰチャネルＭＯＳトランジスタ（ＱＰ）と、低電位電源と前記少なくとも１つのＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流（Ｉｒｎ）を生成する少なくとも１つのＮチャネルＭＯＳトランジスタ（ＱＮ）と、第１及び第２リーク電流に応じて前記少なくとも１つのＰチャネルＭＯＳトランジスタと前記少なくとも１つのＮチャネルＭＯＳトランジスタとの間の接続点（Ｘ）に生成された電位（Ｖｘ）を検出する検出器（２０）と、を備える。
2008129625.tif 000002
【特許請求の範囲】
【請求項１】
リーク電流検出回路であって、
高電位電源に接続され、常時オフされて第１リーク電流を生成する少なくとも１つのＰチャネルＭＯＳトランジスタと、
低電位電源と前記少なくとも１つのＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する少なくとも１つのＮチャネルＭＯＳトランジスタと、
前記第１及び第２リーク電流に応じて前記少なくとも１つのＰチャネルＭＯＳトランジスタと前記少なくとも１つのＮチャネルＭＯＳトランジスタとの間の接続点に生成された電位を検出する検出器と、
を備えるリーク電流検出回路。
【請求項２】
請求項１記載のリーク電流検出回路において、
前記少なくとも１つのＰチャネルＭＯＳトランジスタの前記第１リーク電流は第１ボディバイアスにより制御され、前記少なくとも１つのＮチャネルＭＯＳトランジスタの前記第２リーク電流は第２ボディバイアスにより制御され、
前記検出器は、前記第１及び第２リーク電流に応じた前記電位を参照電圧と比較し、該比較結果を示す出力信号を生成するコンパレータを含み、前記第１ボディバイアスと前記第２ボディバイアスの少なくとも一方は、前記コンパレータの出力信号に基づいて変更される、リーク電流検出回路。
【請求項３】
請求項２記載のリーク電流検出回路において、
前記参照電圧は、前記第１ボディバイアスと前記第２ボディバイアスの少なくとも一方の変更後に前記コンパレータにより生成された前記出力信号に基づいて変更され、
前記コンパレータは、前記第１及び第２リーク電流に応じた前記電位を、前記変更された参照電圧と比較するように構成されている、リーク電流検出回路。
【請求項４】
請求項３記載のリーク電流検出回路において、
前記参照電圧は、前記少なくとも１つのＰチャネルＭＯＳトランジスタ及び前記少なくとも１つのＮチャネルＭＯＳトランジスタの各々の動作を保証する動作保証範囲を規定する上限電圧値及び下限電圧値のいずれかに設定される、リーク電流検出回路。
【請求項５】
リーク電流検出回路であって、
高電位電源に接続され、互いに異なる素子特性を有する複数のＰチャネルＭＯＳトランジスタであって、第１素子特性を有し、常時オフされて第１リーク電流を生成する第１トランジスタと、前記第１素子特性とは異なる第２素子特性を有し、常時オフされて第２リーク電流を生成する第２トランジスタとを含む、複数のＰチャネルＭＯＳトランジスタと、
低電位電源と前記複数のＰチャネルＭＯＳトランジスタとの間に接続され、互いに異なる素子特性を有する複数のＮチャネルＭＯＳトランジスタであって、前記第１素子特性を有し、常時オフされて第３リーク電流を生成する第３トランジスタと、前記第２素子特性を有し、常時オフされて第４リーク電流を生成する第４トランジスタとを含む複数のＮチャネルＭＯＳトランジスタと、
前記第１、第２、第３、及び第４リーク電流に応じて前記複数のＰチャネルＭＯＳトランジスタと前記複数のＮチャネルＭＯＳトランジスタとの間の接続点に生成された電位を検出する検出器と、
を備える、リーク電流検出回路。
【請求項６】
リーク電流検出回路に接続されたボディバイアス制御回路であって、前記リーク電流検出回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成するＰチャネルＭＯＳトランジスタと、低電位電源と前記ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成するＮチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１リーク電流と前記第２リーク電流に応じた電位を検出する検出器とを含み、前記ＰチャネルＭＯＳトランジスタは第１ボディバイアスを受け取る第１バックゲートを有し、前記ＮチャネルＭＯＳトランジスタは第２ボディバイアスを受け取る第２バックゲートを有し、当該ボディバイアス制御回路は、
前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御する制御回路を備える、ボディバイアス制御回路。
【請求項７】
請求項６に記載のボディバイアス制御回路において、
前記検出器は、前記第１リーク電流と前記第２リーク電流に応じた電位を参照電圧と比較し、該比較結果を示す出力信号を生成し、
前記制御回路は、前記第１ボディバイアスを制御するための第１制御信号及び前記第２ボディバイアスを制御するための第２制御信号を前記検出器の出力信号に基づいて生成し、
当該ボディバイアス制御回路は更に、
前記制御回路及び前記ＰチャネルＭＯＳトランジスタに接続され、前記制御回路からの前記第１制御信号に応答して前記第１ボディバイアスを生成する第１ボディバイアス生成回路と、
前記制御回路及び前記ＮチャネルＭＯＳトランジスタに接続され、前記制御回路からの前記第２制御信号に応答して前記第２ボディバイアスを生成する第２ボディバイアス生成回路と、
を備える、ボディバイアス制御回路。
【請求項８】
請求項７記載のボディバイアス制御回路において、
前記ＰチャネルＭＯＳトランジスタは第１素子特性を有し、前記ＮチャネルＭＯＳトランジスタは第２素子特性を有し、
前記参照電圧は、前記第１素子特性及び前記第２素子特性の各々を決定する所望の動作保証範囲を規定する下限電圧値と上限電圧値のいずれかに設定される、ボディバイアス制御回路。
【請求項９】
半導体装置であって、
各々第１バックゲートを有する複数の第１ＰチャネルＭＯＳトランジスタと、各々第２バックゲートを有する複数の第２ＮチャネルＭＯＳトランジスタとを含む内部回路と、
前記内部回路に接続され、前記第１バックゲートと前記第２バックゲートに第１ボディバイアスと第２ボディバイアスをそれぞれ供給する試験回路と、を備え、
前記試験回路は、
リーク電流検出回路であって、
高電位電源に接続され、常時オフされて第１リーク電流を生成する第３ＰチャネルＭＯＳトランジスタと、
低電位電源と前記第３ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する第４ＮチャネルＭＯＳトランジスタと、
前記第３ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１リーク電流と前記第２リーク電流に応じた電位を検出する検出器と、を含むリーク電流検出回路と、
前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御するボディバイアス制御回路と、
を含む、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３ＰチャネルＭＯＳトランジスタは、前記第１ボディバイアスを受け取る第３バックゲートを有し、前記第４ＰチャネルＭＯＳトランジスタは、前記第２ボディバイアスを受け取る第４バックゲートを有し、
前記検出器は、前記第１リーク電流と前記第２リーク電流に応じた電位を参照電圧と比較し、該比較結果を示す出力信号を生成し、
前記ボディバイアス制御回路は更に、
前記第１ボディバイアスを制御するための第１制御信号及び前記第２ボディバイアスを制御するための第２制御信号を前記検出器の出力信号に基づいて生成する制御回路と、
前記制御回路及び前記第３ＰチャネルＭＯＳトランジスタに接続され、前記制御回路からの前記第１制御信号に応答して、前記第３バックゲートに供給される前記第１ボディバイアスを生成する第１ボディバイアス生成回路と、
前記制御回路及び前記第４ＮチャネルＭＯＳトランジスタに接続され、前記制御回路からの前記第２制御信号に応答して、前記第４バックゲートに供給される前記第２ボディバイアスを生成する第２ボディバイアス生成回路と、
を含む、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第３ＰチャネルＭＯＳトランジスタは第１素子特性を有し、前記第４ＮチャネルＭＯＳトランジスタは第２素子特性を有し、
前記参照電圧は、前記第１素子特性及び前記第２素子特性の各々を決定する所望の動作保証範囲を規定する下限電圧値と上限電圧値のいずれかに設定される、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記下限電圧値及び前記上限電圧値の各々は、前記第１素子特性と前記第２素子特性との差が前記動作保証範囲内において最大になるように設定される、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記参照電圧は、前記下限電圧値、前記上限電圧値及び前記下限電圧値よりも低い第１電圧値のいずれかに設定され、
前記制御回路は、前記接続点の電位が前記第１電圧値よりも低いとき、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更する第３制御信号を生成し、前記接続点の電位が前記第１電圧値よりも高く且つ前記下限電圧値よりも低いとき、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更する第４制御信号を生成する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記参照電圧は、前記下限電圧値、前記上限電圧値、前記第１電圧値及び前記上限電圧値よりも高い第２電圧値のいずれかに設定され、
前記制御回路は、前記接続点の電位が前記上限電圧値よりも高く且つ前記第２電圧値よりも低いとき、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更する第５制御信号を生成し、前記接続点の電位が前記第２電圧値よりも高いとき、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更する第６制御信号を生成する、半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記複数の第１ＰチャネルＭＯＳトランジスタの各々は、前記第３ＰチャネルＭＯＳトランジスタと同じ前記第１素子特性を有し、
前記複数の第２ＮチャネルＭＯＳトランジスタの各々は、前記第４ＮチャネルＭＯＳトランジスタと同じ前記第２素子特性を有する、半導体装置。
【請求項１６】
半導体装置であって、
各々が第１バックゲートを有し、第１素子特性を有する複数の第１ＰチャネルＭＯＳトランジスタと、各々が第２バックゲートを有し、第２素子特性を有する複数の第２ＰチャネルＭＯＳトランジスタと、各々が第３バックゲートを有し、前記第１素子特性を有する複数の第３ＮチャネルＭＯＳトランジスタと、各々が第４バックゲートを有し、前記第２素子特性を有する複数の第４ＮチャネルＭＯＳトランジスタと、を含む内部回路と、
前記内部回路に接続され、前記第１及び第２バックゲートに第１ボディバイアスを供給し、前記第３及び第４バックゲートに第２ボディバイアスを供給する試験回路と、を備え、
前記試験回路は、
リーク電流検出回路であって、
高電位電源に接続され、常時オフされて第１リーク電流を生成する、前記第１素子特性のｎ個の第５ＰチャネルＭＯＳトランジスタと、
高電位電源に接続され、常時オフされて第２リーク電流を生成する、前記第２素子特性のｎ個の第６ＰチャネルＭＯＳトランジスタと、
低電位電源と前記第５及び第６ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第３リーク電流を生成する、前記第１素子特性のｎ個の第７ＮチャネルＭＯＳトランジスタと、
低電位電源と前記第５及び第６ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第４リーク電流を生成する、前記第２素子特性のｎ個の第８ＮチャネルＭＯＳトランジスタと、
前記第５及び第６ＰチャネルＭＯＳトランジスタと前記第７及び第８ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１〜第４リーク電流に応じた電位を検出する検出器と、を含むリーク電流検出回路と、
前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御するボディバイアス制御回路と、
を含む、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記ｎ個の第５ＰチャネルＭＯＳトランジスタの使用個数と前記ｎ個の第６ＰチャネルＭＯＳトランジスタの使用個数が、前記複数の第１ＰチャネルＭＯＳトランジスタと前記複数の第２ＰチャネルＭＯＳトランジスタとの使用割合に応じて設定されており、
前記ｎ個の第７ＮチャネルＭＯＳトランジスタの使用個数と前記ｎ個の第８ＮチャネルＭＯＳトランジスタの使用個数が、前記複数の第３ＮチャネルＭＯＳトランジスタと前記複数の第４ＮチャネルＭＯＳトランジスタとの使用割合に応じて設定されている、半導体装置。
【請求項１８】
半導体装置の試験方法であって、該半導体装置は、各々第１バックゲートを有する複数の第１ＰチャネルＭＯＳトランジスタ、及び各々第２バックゲートを有する複数の第２ＮチャネルＭＯＳトランジスタを含む内部回路と、該内部回路の動作を試験する試験回路であって、前記第１バックゲート及び前記第２バックゲートに第１ボディバイアス及び第２ボディバイアスをそれぞれ供給する試験回路と、を含み、該試験回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成する第３ＰチャネルＭＯＳトランジスタと、低電位電源と前記第３ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する第４ＮチャネルＭＯＳトランジスタと、を含み、当該試験方法は、
前記第３ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１及び第２リーク電流に応じた電位を検出すること、
前記検出された電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更すること、
を備える、試験方法。
【請求項１９】
請求項１８記載の試験方法は更に、
前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更した後に前記接続点の電位を再度検出すること、
を備える、試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リーク電流検出回路、ボディバイアス制御回路、半導体装置及び半導体装置の試験方法に関するものである。
近年の半導体装置の微細化及び高集積化によって該半導体装置の動作速度が高速化されている。しかし、このような半導体装置では、製造時におけるプロセスばらつきによる素子特性のばらつきが無視できなくなってきている。この素子特性のばらつきは、論理動作に影響を与えることから、その影響を低減することが要求されている。
【背景技術】
【０００２】
半導体装置を構成するＭＯＳトランジスタは、製造時のプロセスばらつきで、リーク電流やスレッショルド電圧がばらつく。このため、該ＭＯＳトランジスタの動作速度がばらつく。例えば、インバータ回路を構成するＰチャネルＭＯＳトランジスタ（ＰＯＳトランジスタ）とＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）との間で動作速度が大きくばらつく場合がある。その結果、論理が正常に動作しなくなるという問題が生じる。すなわち、例えばＰＭＯＳトランジスタの動作速度が遅く、ＮＭＯＳトランジスタの動作速度が速い場合には、インバータ回路から出力される出力パルスの立ち上がり波形が緩やかになるとともに、該出力パルスの立ち下がり波形が急嵯になる。これによって、出力パルスにおけるＨレベルのパルス幅が所望の幅よりも狭くなるという問題が生じる。【０００３】
そこで、この動作速度に相関のある各ＭＯＳトランジスタにおけるリーク電流に基づいて各ＭＯＳトランジスタのボディバイアス（基板電圧）を制御することにより、各ＭＯＳトランジスタにおける動作速度のばらつきを検知する方法が提案されている（例えば、特許文献１、２参照）。【０００４】
図８は、特許文献１で採用されているリーク電流検出回路を示すブロック図である。ここでは、NＭＯＳトランジスタにおけるリーク電流を検出するリーク電流検出回路について説明する。図８に示すように、リングオシレータ７０は、リーク部７１と、プリチャージ部７２と、増幅回路７３と、遅延回路７４と、偶数個のインバータ７５とを備えている。リーク部７１は、ＮＭＯＳトランジスタＱＮ１０により構成される。このトランジスタＱＮ１０のゲートには、該トランジスタＱＮ１０をオフさせるための低電位電源ＶＳＳが常時印加されている。トランジスタＱＮ１０のオフ時、このトランジスタＱＮ１０のソース・ドレイン間にはリーク電流が流れる。プリチャージ部７２は、ＮＭＯＳトランジスタＱＮ１０と導電型の異なるＰＭＯＳトランジスタＱＰ１０により構成される。これらトランジスタＱＮ１０，ＱＰ１０間の接続点Ｘ１０が増幅回路７３に接続され、その接続点Ｘ１０の電位Ｖ１０が増幅回路７３に供給される。この増幅回路７３は、その接続点Ｘ１０の電位Ｖ１０と基準電圧ＶＲとの比較結果に応じた出力信号を、遅延回路７４等を通じて上記トランジスタＱＰ１０のゲートに供給する。【０００５】
トランジスタＱＰ１０のゲートに低電位電源ＶＳＳレベルの信号が印加されると、トランジスタＱＰ１０がオンされて、上記接続点Ｘ１０における容量（配線容量）に電荷が蓄積される。これにより、図９に示すように、上記増幅回路７３に供給される接続点Ｘ１０の電位Ｖ１０が高電位電源ＶＤＤまで徐々に上昇する（充電時間ｔ１参照）。このとき、電位Ｖ１０が基準電圧ＶＲよりも高電圧になると、増幅回路７３からＨレベルの出力信号が出力される。このＨレベルの出力信号に応じて高電位電源ＶＤＤレベルの信号がトランジスタＱＰ１０のゲートに印加されて、トランジスタＱＰ１０がオフされる。すると、トランジスタＱＮ１０のソース・ドレイン間に流れるリーク電流によって、上記接続点Ｘ１０の容量に蓄積された電荷が放電される。これにより、図９に示すように、接続点Ｘ１０の電位Ｖ１０が徐々に低下する（放電時間ｔ２参照）。この電位Ｖ１０が基準電圧ＶＲよりも低くなると、増幅回路７３から出力される出力信号がＨレベルからＬレベルに遷移する。そして、このＬレベルの出力信号に応じて低電位電源ＶＳＳレベルの信号がトランジスタＱＰのゲートに印加されて、トランジスタＱＰ１０がオンされる。これにより、接続点Ｘ１０の容量に再度電荷が蓄積される。このようにして、図９に示すように、充電時間ｔ１と放電時間ｔ２とが繰り返される。【０００６】
上述のように信号レベルがＨレベルとＬレベルとに交互に遷移する増幅回路７３の出力信号は、リーク電流算出部８０に入力される。このとき、リーク電流算出部８０に供給されるＨレベルの出力信号が上記リーク電流に対応する周波数に変換される。リーク電流算出部８０は、入力された周波数をカウンタ回路によりカウントして、リーク電流を算出する。そして、リーク電流算出部８０において算出されたリーク電流に基づいて、半導体装置のＮＭＯＳトランジスタのボディバイアスが制御される。【０００７】
しかし、このＨレベルの出力信号（周波数）には、トランジスタＱＮ１０のリーク電流による成分（図９の放電時間ｔ２による成分）だけでなく、上記接続点Ｘ１０における充電に関わるトランジスタＱＰ１０による成分（図９の充電時間ｔ１による成分）も含まれてしまう。トランジスタＱＮ１０におけるリーク電流がトランジスタＱＰ１０のオン電流よりも十分に小さな場合には、図９に示すように、放電時間ｔ２が充電時間ｔ１よりも十分に長くなる。このため、充電時間ｔ１による成分の影響が小さい。しかしながら、トランジスタＱＮ１０におけるリーク電流が大きくなると、図１０に示すように、そのリーク電流による放電時間ｔ２が短くなる。このため、上記周波数における充電時間ｔ１による成分の影響が大きくなってしまう。そのため、特許文献１のリーク電流検出回路では、検出対象であるトランジスタＱＮ１０とは別のトランジスタＱＰ１０による影響によって、リーク電流を正確に測定することができないという問題がある。【０００８】
また、上述した素子特性のばらつきによってインバータ回路が正常に動作しなくなるという問題を解消するためには、ＰＭＯＳトランジスタにおけるリーク電流とＮＭＯＳトランジスタにおけるリーク電流とを比較した上で、各ＭＯＳトランジスタのボディバイアスを制御する必要がある。従って、特許文献１の構成において各ＭＯＳトランジスタのリーク電流を比較するためには、図８に示したＮＭＯＳトランジスタ用のリーク電流検出回路の他に、ＰＭＯＳトランジスタ用のリーク電流検出回路と、両リーク電流検出回路のカウンタ回路でカウントされたカウント値を比較する比較回路とを設けなければならない。従って、特許文献１では、各ＭＯＳトランジスタのリーク電流を比較するためには、回路規模の増大及び回路の複雑化が避けられないという問題がある。
【特許文献１】米国特許第６８８５２１０号明細書
【特許文献２】米国特許第６８８２１７２号明細書
【発明の開示】
【０００９】
本発明は、回路規模の増大を抑制しつつも、ＭＯＳトランジスタにおけるリーク電流の検出精度を向上させることのできるリーク電流検出回路、ボディバイアス制御回路、半導体装置及び半導体装置の試験方法を提供する。
【００１０】
本発明の第１態様により、リーク電流検出回路が提供される。リーク電流検出回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成する少なくとも１つのＰチャネルＭＯＳトランジスタと、低電位電源と前記少なくとも１つのＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する少なくとも１つのＮチャネルＭＯＳトランジスタと、前記第１及び第２リーク電流に応じて前記少なくとも１つのＰチャネルＭＯＳトランジスタと前記少なくとも１つのＮチャネルＭＯＳトランジスタとの間の接続点に生成された電位を検出する検出器と、を備える。
【００１１】
本発明の第２態様により、リーク電流検出回路が提供される。リーク電流検出回路は、高電位電源に接続され、互いに異なる素子特性を有する複数のＰチャネルＭＯＳトランジスタを含む。該複数のＰチャネルＭＯＳトランジスタは、第１素子特性を有し、常時オフされて第１リーク電流を生成する第１トランジスタと、前記第１素子特性とは異なる第２素子特性を有し、常時オフされて第２リーク電流を生成する第２トランジスタとを含む。リーク電流検出回路は更に、低電位電源と前記複数のＰチャネルＭＯＳトランジスタとの間に接続され、互いに異なる素子特性を有する複数のＮチャネルＭＯＳトランジスタを含む。該複数のＮチャネルＭＯＳトランジスタは、前記第１素子特性を有し、常時オフされて第３リーク電流を生成する第３トランジスタと、前記第２素子特性を有し、常時オフされて第４リーク電流を生成する第４トランジスタとを含む。リーク電流検出回路は更に、前記第１、第２、第３、及び第４リーク電流に応じて前記複数のＰチャネルＭＯＳトランジスタと前記複数のＮチャネルＭＯＳトランジスタとの間の接続点に生成された電位を検出する検出器を備える。
【００１２】
本発明の第３態様により、リーク電流検出回路に接続されたボディバイアス制御回路が提供される。リーク電流検出回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成するＰチャネルＭＯＳトランジスタと、低電位電源と前記ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成するＮチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１リーク電流と前記第２リーク電流に応じた電位を検出する検出器とを含む。前記ＰチャネルＭＯＳトランジスタは第１ボディバイアスを受け取る第１バックゲートを有し、前記ＮチャネルＭＯＳトランジスタは第２ボディバイアスを受け取る第２バックゲートを有する。当該ボディバイアス制御回路は、前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御する制御回路を備える。
【００１３】
本発明の第４態様により、半導体装置が提供される。半導体装置は、各々第１バックゲートを有する複数の第１ＰチャネルＭＯＳトランジスタと、各々第２バックゲートを有する複数の第２ＮチャネルＭＯＳトランジスタとを含む内部回路と、前記内部回路に接続され、前記第１バックゲートと前記第２バックゲートに第１ボディバイアスと第２ボディバイアスをそれぞれ供給する試験回路と、を備える。前記試験回路は、リーク電流検出回路と、ボディバイアス制御回路とを含む。リーク電流検出回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成する第３ＰチャネルＭＯＳトランジスタと、低電位電源と前記第３ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する第４ＮチャネルＭＯＳトランジスタと、前記第３ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１リーク電流と前記第２リーク電流に応じた電位を検出する検出器と、を含む。ボディバイアス制御回路は、前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御する。
【００１４】
本発明の第５態様により、半導体装置が提供される。半導体装置は、内部回路と、試験回路とを備える。内部回路は、各々が第１バックゲートを有し、第１素子特性を有する複数の第１ＰチャネルＭＯＳトランジスタと、各々が第２バックゲートを有し、第２素子特性を有する複数の第２ＰチャネルＭＯＳトランジスタと、各々が第３バックゲートを有し、前記第１素子特性を有する複数の第３ＮチャネルＭＯＳトランジスタと、各々が第４バックゲートを有し、前記第２素子特性を有する複数の第４ＮチャネルＭＯＳトランジスタと、を含む。試験回路は、前記内部回路に接続される。試験回路は、前記第１及び第２バックゲートに第１ボディバイアスを供給し、前記第３及び第４バックゲートに第２ボディバイアスを供給する。試験回路は、リーク電流検出回路と、ボディバイアス制御回路とを含む。該リーク電流検出回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成する、前記第１素子特性のｎ個の第５ＰチャネルＭＯＳトランジスタと、高電位電源に接続され、常時オフされて第２リーク電流を生成する、前記第２素子特性のｎ個の第６ＰチャネルＭＯＳトランジスタと、低電位電源と前記第５及び第６ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第３リーク電流を生成する、前記第１素子特性のｎ個の第７ＮチャネルＭＯＳトランジスタと、低電位電源と前記第５及び第６ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第４リーク電流を生成する、前記第２素子特性のｎ個の第８ＮチャネルＭＯＳトランジスタと、前記第５及び第６ＰチャネルＭＯＳトランジスタと前記第７及び第８ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１〜第４リーク電流に応じた電位を検出する検出器と、を含む。ボディバイアス制御回路は、前記検出器により検出された前記電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を制御する。
【００１５】
本発明の第６態様により、半導体装置の試験方法が提供される。半導体装置は、各々第１バックゲートを有する複数の第１ＰチャネルＭＯＳトランジスタ、及び各々第２バックゲートを有する複数の第２ＮチャネルＭＯＳトランジスタを含む内部回路と、該内部回路の動作を試験する試験回路であって、前記第１バックゲート及び前記第２バックゲートに第１ボディバイアス及び第２ボディバイアスをそれぞれ供給する試験回路と、を含み、該試験回路は、高電位電源に接続され、常時オフされて第１リーク電流を生成する第３ＰチャネルＭＯＳトランジスタと、低電位電源と前記第３ＰチャネルＭＯＳトランジスタとの間に接続され、常時オフされて第２リーク電流を生成する第４ＮチャネルＭＯＳトランジスタと、を含む。当該試験方法は、前記第３ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの間の接続点において前記第１及び第２リーク電流に応じた電位を検出すること、前記検出された電位に応じて、前記第１ボディバイアス及び前記第２ボディバイアスの少なくとも一方を変更すること、を備える。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態の半導体装置の全体構成を示すブロック図。
【図２】図１の検出回路の内部構成を示す回路図。
【図３】（ａ）、（ｂ）は、それぞれ各ＭＯＳトランジスタの動作保証範囲を示すグラフ。
【図４】図１の試験回路の試験動作を示すフローチャート。
【図５】本発明の第２実施形態の制御回路の動作を示すテーブル。
【図６】本発明の第２実施形態の試験回路の試験動作を示すフローチャート。
【図７】本発明の第３実施形態の検出回路の内部構成を示す回路図。
【図８】従来のリーク電流検出回路の全体構成を示すブロック図。
【図９】従来のリーク電流検出回路における充電時間と放電時間とを示すグラフ。
【図１０】従来のリーク電流検出回路における充電時間と放電時間とを示すグラフ。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の第１実施形態の半導体装置１を図１〜図４に従って説明する。図１は、半導体装置１の全体構成を示すブロック図である。図２は、検出回路１０の内部構成を示す回路図である。【００１８】
図１に示すように、半導体装置１は、該半導体装置の通常動作時における所望の動作を実現するための回路を含む内部回路２と、試験動作時に動作する試験回路３とを備える。これら内部回路２と試験回路３とは、同一基板上に形成されている。試験回路３は、検出回路１０と、コンパレータ２０と、制御回路３０と、ＰＭＯＳボディバイアス生成回路４０と、ＮＭＯＳボディバイアス生成回路５０とを備えている。検出回路１０とコンパレータ２０は、リーク電流検出回路を構成する。【００１９】
検出回路１０は、直列に接続されたＰＭＯＳリーク部１０ＰとＮＭＯＳリーク部１０Ｎとを含む。これらＰＭＯＳリーク部１０Ｐ及びＮＭＯＳリーク部１０Ｎ間の接続点Ｘは、コンパレータ２０の非反転入力端子に接続されている。【００２０】
図２に示すように、ＰＭＯＳリーク部１０Ｐは、一つのＰＭＯＳトランジスタＱＰにより構成され、ＮＭＯＳリーク部１０Ｎは、一つのＮＭＯＳトランジスタＱＮにより構成されている。これらトランジスタＱＰとトランジスタＱＮとは、高電位電源ＶＤＤと低電位電源ＶＳＳとの間に直列に接続されている。すなわち、トランジスタＱＰは、そのソースが高電位電源ＶＤＤに接続されており、ドレインがトランジスタＱＮのドレインに接続されている。トランジスタＱＮのソースは、低電位電源ＶＳＳに接続されている。なお、これらトランジスタＱＰ，ＱＮ間の接続点が上記接続点Ｘに対応する。また、これらトランジスタＱＰ，ＱＮの各々は、所望の動作速度ＲＳ１を有するように製造されている。ここで、この動作速度ＲＳ１は、内部回路２内に設けられたＭＯＳトランジスタの所望の動作速度と同一に設定されている。【００２１】
トランジスタＱＰのゲートには、高電位電源ＶＤＤが試験動作中、常時供給されている。これにより、トランジスタＱＰが常時オフされ、該トランジスタＱＰのソース・ドレイン間にリーク電流Ｉｒｐが流れる。また、トランジスタＱＰのバックゲートには、ＰＭＯＳトランジスタ側のボディバイアス（基板電圧）ＶＮＷが供給されている。なお、この第１ボディバイアスとしてのボディバイアスＶＮＷは、通常は高電位電源ＶＤＤに設定されている。【００２２】
トランジスタＱＮのゲートには、低電位電源ＶＳＳが試験動作中、常時供給されている。これにより、トランジスタＱＮが常時オフされ、該トランジスタＱＮのソース・ドレイン間にリーク電流Ｉｒｎが流れる。また、トランジスタＱＮのバックゲートには、ＮＭＯＳトランジスタ側のボディバイアス（基板電圧）ＶＰＷが供給されている。なお、この第２ボディバイアスとしてのボディバイアスＶＰＷは、通常は低電位電源ＶＳＳに設定されている。【００２３】
トランジスタＱＰ，ＱＮ間の接続点Ｘの電位Ｖｘ、すなわちトランジスタＱＰ側のリーク電流ＩｒｐとトランジスタＱＮ側のリーク電流Ｉｒｎとの差分によって生じる電位Ｖｘは、上記コンパレータ２０の非反転入力端子に供給される。コンパレータ２０の反転入力端子には、参照電圧Ｖｒｅｆが供給される。ここで、この参照電圧Ｖｒｅｆは、予め実施されるシミュレーションや実デバイスから得られる電圧であり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの動作速度が動作保証範囲内に含まれるように設定するための電圧である。コンパレータ２０は、上記接続点Ｘの電位Ｖｘと参照電圧Ｖｒｅｆとを比較して、その比較結果に応じた出力信号ＯＵＴを生成する。【００２４】
次に、参照電圧Ｖｒｅｆの設定について詳述する。
まず、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの設計時における動作保証範囲について図３に従って説明する。【００２５】
図３（ａ）は、各々が同じ特性（例えば、動作速度ＲＳ１）を有するように多数のＰＭＯＳトランジスタを製造したときに、実際に製造されるＰＭＯＳトランジスタの動作速度の分布を示したグラフ例である。図３（ａ）に示すように、製造されるＰＭＯＳトランジスタの動作速度の分布は、中心値μ１付近に所望の動作速度ＲＳ１を含む正規分布で表される。【００２６】
同様に、図３（ｂ）は、各々が同じ特性（例えば、動作速度ＲＳ１）を有するように多数のＮＭＯＳトランジスタを製造したときに、実際に製造されるＮＭＯＳトランジスタの動作速度の分布を示したグラフ例である。図３（ｂ）に示すように、製造されるＮＭＯＳトランジスタの動作速度の分布は、中心値μ２付近に所望の動作速度ＲＳ１を含む正規分布で表される。【００２７】
通常、このように所望の動作速度ＲＳ１を中心として、その動作速度ＲＳ１よりも遅い動作速度のトランジスタと、その動作速度ＲＳ１よりも早い動作速度のトランジスタとが製造されることを想定して、ばらつき量−１σ〜＋１σやばらつき量−３σ〜＋３σといった範囲が上記動作保証範囲に設定される。なお、本実施形態では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの設計時における動作保証範囲が、ばらつき量−１σ〜＋１σの範囲に設定されている。従って、ばらつき量−１σ〜＋１σのＰＭＯＳトランジスタと、ばらつき量−１σ〜＋１σのＮＭＯＳトランジスタとの双方において、正常な論理動作が保証されることになる。換言すると、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの双方の動作速度がばらつき量−１σ〜＋１σの範囲内の動作速度に設定されれば、例えばこれらトランジスタからなるインバータ回路は正常に論理動作する。【００２８】
そこで、本実施形態では、両ＭＯＳトランジスタの動作速度がばらつき量−１σ〜＋１σの範囲内の動作速度に含まれるように設定するための下限電圧値ＶＬ及び上限電圧値ＶＨが、上記参照電圧Ｖｒｅｆとしてコンパレータ２０に選択的に供給されるようになっている。以下に、これら下限電圧値ＶＬ及び上限電圧値ＶＨの設定について説明する。なお、ここでは、図３に示すように、ＮＭＯＳトランジスタにおける動作速度の分布の中心値μ２が、ＰＭＯＳトランジスタにおける動作速度の分布の中心値μ１よりも高速側にある場合の設定について説明する。【００２９】
下限電圧値ＶＬは、ＰＭＯＳリーク部１０Ｐをばらつき量−１σのＰＭＯＳトランジスタで構成し、ＮＭＯＳリーク部１０Ｎをばらつき量＋１σのＮＭＯＳトランジスタで構成してシミュレーションを行うことによって設定される。すなわち、ばらつき量−１σのＰＭＯＳトランジスタにおけるリーク電流Ｉｒｐと、ばらつき量＋１σのＮＭＯＳトランジスタにおけるリーク電流Ｉｒｎとの差分によって生じる接続点Ｘの電位Ｖｘが測定され、この電位Ｖｘが下限電圧値ＶＬに設定される。このように下限電圧値ＶＬは、動作保証範囲内においてＰＭＯＳトランジスタとＮＭＯＳトランジスタとの動作速度の差が最も大きく、且つＰＭＯＳトランジスタよりもＮＭＯＳトランジスタが高速であるときに生じる接続点Ｘの電位Ｖｘに設定される。【００３０】
上限電圧値ＶＨは、ＰＭＯＳリーク部１０Ｐをばらつき量＋１σのＰＭＯＳトランジスタで構成し、ＮＭＯＳリーク部１０Ｎをばらつき量−１σのＮＭＯＳトランジスタで構成してシミュレーションを行うことによって設定される。すなわち、ばらつき量＋１σのＰＭＯＳトランジスタにおけるリーク電流Ｉｒｐと、ばらつき量−１σのＮＭＯＳトランジスタにおけるリーク電流Ｉｒｎとの差分によって生じる接続点Ｘの電位Ｖｘが測定され、この電位Ｖｘが上限電圧値ＶＨに設定される。このように上限電圧値ＶＨは、動作保証範囲内においてＰＭＯＳトランジスタとＮＭＯＳトランジスタとの動作速度の差が最も大きく、且つＮＭＯＳトランジスタよりもＰＭＯＳトランジスタが高速であるときに生じる接続点Ｘの電位Ｖｘに設定される。従って、図２に示すようにＰＭＯＳ及びＮＭＯＳリーク部１０Ｐ，１０ＮがトランジスタＱＰ，ＱＮにより構成される場合に、接続点Ｘの電位Ｖｘを上限電圧値ＶＨよりも低く、かつ下限電圧値ＶＬよりも高く（ＶＬ＜Ｖｘ＜ＶＨ）設定することにより、上記トランジスタＱＰ，ＱＮの双方の動作速度を動作保証範囲内に設定することができる。【００３１】
上述したように、このように設定された上限電圧値ＶＨ及び下限電圧値ＶＬが参照電圧Ｖｒｅｆとして、コンパレータ２０の反転入力端子に選択的に供給される。そして、コンパレータ２０は、電位Ｖｘと参照電圧Ｖｒｅｆとの比較結果に応じた出力信号ＯＵＴを制御回路３０に供給する。なお、上限電圧値ＶＨと下限電圧値ＶＬとの切り替えは、制御回路３０により制御されている。【００３２】
図１に示すように、制御回路３０は、入力される出力信号ＯＵＴ及び設定されている参照電圧Ｖｒｅｆに基づいて、制御信号ＣＰ，ＣＮを生成する。詳しくは、制御回路３０は、電位Ｖｘが下限電圧値ＶＬよりも低電圧（Ｖｘ＜ＶＬ）であることを示す出力信号ＯＵＴに基づいて、制御信号ＣＰＬ，ＣＮＬを生成する。また、制御回路３０は、電位Ｖｘが上限電圧値ＶＨよりも高電圧（ＶＨ＜Ｖｘ）であることを示す出力信号ＯＵＴに基づいて、第１制御信号を構成する制御信号ＣＰＨ及び第２制御信号を構成する制御信号ＣＮＨを生成する。そして、制御回路３０は、生成した制御信号ＣＰをＰＭＯＳボディバイアス生成回路４０に供給するとともに、生成した制御信号ＣＮをＮＭＯＳボディバイアス生成回路５０に供給する。【００３３】
ＰＭＯＳボディバイアス生成回路４０は、制御回路３０から制御信号ＣＰの入力がないときには、ＰＭＯＳトランジスタ用に高電位電源ＶＤＤのボディバイアスＶＮＷを生成する。詳しくは、ＰＭＯＳボディバイアス生成回路４０は、制御信号ＣＰＬが入力されると、ボディバイアスＶＮＷを所定電圧分だけ低く変更する。また、ＰＭＯＳボディバイアス生成回路４０は、制御信号ＣＰＨが入力されると、ボディバイアスＶＮＷを所定電圧分だけ高く変更する。なお、ボディバイアスＶＮＷの電圧値は高電位電源ＶＤＤよりも高電圧であってもよい。そして、ＰＭＯＳボディバイアス生成回路４０は、ボディバイアスＶＮＷを、ＰＭＯＳリーク部１０Ｐを構成するトランジスタＱＰのバックゲートに供給するとともに、内部回路２内に設けられた各ＰＭＯＳトランジスタ（図示略）のバックゲートに供給する。【００３４】
ＮＭＯＳボディバイアス生成回路５０は、制御回路３０から制御信号ＣＮの入力がないときには、電圧値が低電位電源ＶＳＳのＮＭＯＳトランジスタ側のボディバイアスＶＰＷを生成する。ＮＭＯＳボディバイアス生成回路５０は、入力される制御信号ＣＮに基づいてボディバイアスＶＰＷの電圧値を変更する。詳しくは、ＮＭＯＳボディバイアス生成回路５０は、制御信号ＣＮＬが入力されると、ボディバイアスＶＰＷを所定電圧分だけ低く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、制御信号ＣＮＨが入力されると、ボディバイアスＶＰＷを所定電圧分だけ高く変更する。なお、ボディバイアスＶＰＷの電圧値は低電位電源ＶＳＳよりも低電圧（例えば、負の電圧）であってもよい。そして、ＮＭＯＳボディバイアス生成回路５０は、ボディバイアスＶＰＷを、ＮＭＯＳリーク部１０Ｎを構成するトランジスタＱＮのバックゲートに供給するとともに、内部回路２内に設けられた各ＮＭＯＳトランジスタ（図示略）のバックゲートに供給する。【００３５】
なお、これら比較回路としてのコンパレータ２０、制御回路３０、ＰＭＯＳボディバイアス生成回路４０及びＮＭＯＳボディバイアス生成回路５０によってボディバイアス制御回路が構成される。【００３６】
次に、このように構成された半導体装置１の試験回路３における試験動作について図４に示すフローチャートに従って説明する。ここでは、半導体装置１内の各トランジスタの特性のばらつきを低減するために、所望の電圧値のボディバイアスＶＮＷ，ＶＰＷを生成する試験動作について説明する。【００３７】
まず制御回路３０は、コンパレータ２０の反転入力端子に供給される参照電圧Ｖｒｅｆを下限電圧値ＶＬに設定する（ステップＳ１）。すると、コンパレータ２０では、非反転入力端子に入力される接続点Ｘの電位Ｖｘと、下限電圧値ＶＬとが比較される。そして、その比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ２）。このとき、出力信号ＯＵＴがＬレベルであった場合、すなわち電位Ｖｘが下限電圧値ＶＬより低電圧（Ｖｘ＜ＶＬ）である場合には、制御回路３０は、制御信号ＣＰＬ，ＣＮＬを生成する（ステップ３）。【００３８】
詳しくは、トランジスタＱＮにおけるリーク電流ＩｒｎがトランジスタＱＰにおけるリーク電流Ｉｒｐよりも大きいと、接続点Ｘの電位Ｖｘが低電位電源ＶＳＳに近づく。そのため、接続点Ｘの電位Ｖｘが下限電圧値ＶＬよりも低電圧のときには、トランジスタＱＮにおけるリーク電流ＩｒｎがトランジスタＱＰにおけるリーク電流Ｉｒｐよりも大きい。すなわち、接続点Ｘの電位Ｖｘが下限電圧値ＶＬよりも低電圧のときには、トランジスタＱＮの動作速度がトランジスタＱＰの動作速度よりも高速である。従って、制御回路３０は、ステップ３において、ボディバイアスＶＮＷを低く変更するための制御信号ＣＰＬを生成するとともに、ボディバイアスＶＰＷを低く変更するための制御信号ＣＮＬとを生成する。【００３９】
そして、制御回路３０は、これら制御信号ＣＰＬ，ＣＮＬを各ボディバイアス生成回路４０，５０にそれぞれ供給する。ＰＭＯＳボディバイアス生成回路４０は、上記制御信号ＣＰＬに基づいてボディバイアスＶＮＷを所定電圧分だけ低く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、上記制御信号ＣＮＬに基づいてボディバイアスＶＰＷを所定電圧分だけ低く変更する。そして、変更されたボディバイアスＶＮＷがトランジスタＱＰに供給され、変更されたボディバイアスＶＰＷがトランジスタＱＮに供給される状態で、上記ステップＳ１に戻る。なお、ボディバイアスＶＮＷが低くなると、トランジスタＱＰにおける動作速度が速くなるとともに、トランジスタＱＰにおけるリーク電流Ｉｒｐが増加する。また、ボディバイアスＶＰＷが低くなると、トランジスタＱＮにおける動作速度が遅くなるとともに、トランジスタＱＮにおけるリーク電流Ｉｒｎが減少する。【００４０】
一方、ステップＳ２において、出力信号ＯＵＴがＨレベルであった場合には、制御回路３０は、上記参照電圧Ｖｒｅｆを上限電圧値ＶＨに切り替える（ステップＳ４）。すると、接続点Ｘの電位Ｖｘと上限電圧値ＶＨとの比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ５）。このとき、出力信号ＯＵＴがＨレベルであった場合、すなわち電位Ｖｘが上限電圧値ＶＨより高電圧（ＶＨ＜Ｖｘ）である場合には、制御回路３０は、制御信号ＣＰＨ，ＣＮＨを生成する（ステップＳ６）。【００４１】
ところで、トランジスタＱＰにおけるリーク電流ＩｒｐがトランジスタＱＮにおけるリーク電流Ｉｒｎよりも大きいと、接続点Ｘの電位Ｖｘが高電位電源ＶＤＤに近づく。そのため、接続点Ｘの電位Ｖｘが上限電圧値ＶＨよりも高電圧のときには、トランジスタＱＰにおけるリーク電流ＩｒｐがトランジスタＱＮにおけるリーク電流Ｉｒｎよりも大きい。すなわち、接続点Ｘの電位Ｖｘが上限電圧値ＶＨよりも高電圧のときには、トランジスタＱＰの動作速度がトランジスタＱＮの動作速度よりも高速である。従って、制御回路３０は、ステップ６において、ボディバイアスＶＮＷを高く変更するための制御信号ＣＰＨを生成するとともに、ボディバイアスＶＰＷを高く変更するための制御信号ＣＮＨとを生成する。【００４２】
そして、制御回路３０は、これら制御信号ＣＰＨ，ＣＮＨを各ボディバイアス生成回路４０，５０にそれぞれ供給する。ＰＭＯＳボディバイアス生成回路４０は、上記制御信号ＣＰＨに基づいてボディバイアスＶＮＷを所定電圧分だけ高く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、上記制御信号ＣＮＨに基づいてボディバイアスＶＰＷを所定電圧分だけ高く変更する。そして、変更されたボディバイアスＶＮＷがトランジスタＱＰに供給され、変更されたボディバイアスＶＰＷがトランジスタＱＮに供給される状態で、上記ステップＳ１に戻る。なお、ボディバイアスＶＮＷが高くなると、トランジスタＱＰにおける動作速度が遅くなるとともに、トランジスタＱＰにおけるリーク電流Ｉｒｐが減少する。また、ボディバイアスＶＰＷが高くなると、トランジスタＱＮにおける動作速度が速くなるとともに、トランジスタＱＮにおけるリーク電流Ｉｒｎが増加する。【００４３】
一方、ステップＳ５において、出力信号ＯＵＴがＬレベルであった場合には、電位Ｖｘが下限電圧値ＶＬよりも高電圧で、且つ上限電圧値ＶＨよりも低電圧（ＶＬ＜Ｖｘ＜ＶＨ）になっているため、制御回路３０は試験動作を終了する。すなわち、各リーク部１０Ｐ，１０Ｎを構成する両トランジスタＱＰ，ＱＮの動作速度が動作保証範囲内に設定されると、制御回路３０は試験動作を終了する。そして、ＰＭＯＳボディバイアス生成回路４０は、両トランジスタＱＰ，ＱＮの動作速度が動作保証範囲内に設定されたときの（試験動作終了時の）ボディバイアスＶＮＷを、通常動作時において内部回路２内のＰＭＯＳトランジスタのバックゲートに供給する。また、ＮＭＯＳボディバイアス生成回路５０は、試験動作終了時のボディバイアスＶＰＷを、通常動作時において内部回路２内のＮＭＯＳトランジスタのバックゲートに供給する。これにより、通常動作時における内部回路２内の各トランジスタの動作速度を動作保証範囲内に設定することができる。【００４４】
第１実施形態の半導体装置１は、以下の利点を有する。
（１）常時オフされているＰＭＯＳトランジスタＱＰと常時オフされているＮＭＯＳトランジスタＱＮとを、高電位電源ＶＤＤと低電位電源ＶＳＳとの間に直列に接続した。そして、両トランジスタＱＰ，ＱＮ間の接続点Ｘにおける電位Ｖｘを検出するようにした。このとき、接続点Ｘにおける電位Ｖｘは、トランジスタＱＰにおけるリーク電流ＩｒｐとトランジスタＱＮにおけるリーク電流Ｉｒｎとの比較結果に応じた電位、すなわちリーク電流Ｉｒｐとリーク電流Ｉｒｎとの差分によって生じる電位である。従って、ＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとを直列に接続するという極めて簡便な構成によって、リーク電流Ｉｒｐ，Ｉｒｎを比較することができる。従って、トランジスタＱＰのリーク電流Ｉｒｐと、トランジスタＱＮのリーク電流Ｉｒｎとを比較するための回路の回路規模の増大を好適に抑制することができる。【００４５】
さらに、検出回路１０を、検出対象であるＰＭＯＳトランジスタＱＰ及び検出対象であるＮＭＯＳトランジスタＱＮによって構成したため、検出対象以外のトランジスタなどによる成分が電位Ｖｘに含まれることを好適に抑制することができる。従って、両トランジスタＱＰ，ＱＮにおけるリーク電流Ｉｒｐ，Ｉｒｎの比較精度、すなわち電位Ｖｘの検出精度を向上させることができる。【００４６】
（２）トランジスタＱＰにおけるリーク電流ＩｒｐとトランジスタＱＮにおけるリーク電流Ｉｒｎとの比較結果に応じた電位Ｖｘに基づいて、ボディバイアスＶＮＷ，ＶＰＷの電圧値をそれぞれ制御するようにした。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの動作速度を個別に制御することができる。【００４７】
（３）電位Ｖｘと参照電圧Ｖｒｅｆとの比較結果に応じて、ボディバイアスＶＮＷ，ＶＰＷの電圧値をそれぞれ制御するようにした。これにより、予めシミュレーション結果などにより設定された参照電圧Ｖｒｅｆに応じてボディバイアスＶＮＷ，ＶＰＷを制御することができる。従って、内部回路２内の各ＭＯＳトランジスタの素子特性（動作速度）のばらつきを好適に低減することができる。【００４８】
（４）トランジスタＱＰ，ＱＮの動作速度が動作範囲保証内に含まれるように設定するための電圧範囲を示す下限電圧値ＶＬと上限電圧値ＶＨとを参照電圧Ｖｒｅｆとしてコンパレータ２０に供給するようにした。接続点Ｘの電位Ｖｘを、下限電圧値ＶＬよりも高電圧で、且つ上限電圧値ＶＨよりも低電圧になるように設定することにより、両トランジスタＱＰ，ＱＮの動作速度を動作保証範囲内に設定することができる。従って、内部回路２内の各ＭＯＳトランジスタの論理動作を正常に行わせることができるようになる。【００４９】
（５）内部回路２において実際に使用されるＭＯＳトランジスタが有する所望の動作速度ＲＳ１，ＲＳ２を有するように製造されたトランジスタＱＰ，ＱＮにより、各リーク部１０Ｐ，１０Ｎを構成した。これにより、内部回路２において実際に使用されるＭＯＳトランジスタと同様の素子特性を有するトランジスタＱＰ，ＱＮにおけるリーク電流に基づいて、ボディバイアスＶＮＷ，ＶＰＷの電圧値を制御することができる。従って、内部回路２の各ＭＯＳトランジスタの素子特性（動作速度）のばらつきを好適に低減することができる。【００５０】
（６）電圧値の変更されたボディバイアスＶＮＷ，ＶＰＷを、トランジスタＱＰ，ＱＮのバックゲートにそれぞれ供給した状態で、接続点Ｘの電位Ｖｘを検出するようにした。これにより、トランジスタＱＰ，ＱＮの素子特性を補正した上で、さらに試験動作を行うことができる。従って、より正確にトランジスタＱＰ，ＱＮの素子特性のばらつきを低減することができる。【００５１】
以下、本発明の第２実施形態の半導体装置１を図５及び図６に従って説明する。第２実施形態の半導体装置１では、コンパレータ２０に供給される参照電圧Ｖｒｅｆとして設定される電圧値が上記第１実施形態とは異なる。また、第２実施形態の制御回路３０では、ボディバイアスの設定を細かく制御するための制御信号を生成する。先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。【００５２】
コンパレータ２０の反転入力端子には、参照電圧Ｖｒｅｆとして、下限電圧値ＶＬと、上限電圧値ＶＨと、第１電圧値Ｖ１と、第２電圧値Ｖ２とが選択的に供給される。ここで、これらの各電圧値の大小関係は下記式のように表される。【００５３】
Ｖ１＜ＶＬ＜ＶＨ＜Ｖ２
本実施形態においても、接続点Ｘの電位Ｖｘが下限電圧値ＶＬよりも高電圧で、且つ上限電圧値ＶＨよりも低電圧（ＶＬ＜Ｖｘ＜ＶＨ）であるときに、トランジスタＱＰ，ＱＮの動作速度が動作保証範囲内に設定されることになる。なお、これら各電圧値の切り替えは、制御回路３０によって制御される。【００５４】
制御回路３０は、コンパレータ２０からの出力信号ＯＵＴの信号レベル及び参照電圧Ｖｒｅｆの電圧値に基づいて、制御信号ＣＰ１〜ＣＰ４及び制御信号ＣＮ１〜ＣＮ４を生成する。【００５５】
詳述すると、図５に示すように、制御回路３０は、条件Ｃ１（Ｖｘ＜Ｖ１）のときに、制御信号ＣＰ１，ＣＮ１（第３制御信号）を生成する。ここで、制御信号ＣＰ１及び制御信号ＣＮ１は、ボディバイアスＶＮＷ及びボディバイアスＶＰＷをそれぞれ補正電圧ＶＣ１（第１及び第２補正電圧）分だけ低く変更するための信号である。また、制御回路３０は、条件Ｃ２（Ｖ１＜Ｖｘ＜ＶＬ）のときに、制御信号ＣＰ２，ＣＮ２（第４制御信号）を生成する。ここで、制御信号ＣＰ２及び制御信号ＣＮ２は、ボディバイアスＶＮＷ及びボディバイアスＶＰＷをそれぞれ補正電圧ＶＣ２（第１及び第２補正電圧）分だけ低く変更するための信号である。なお、補正電圧ＶＣ２は、その電圧値が予めシミュレーション等により設定され、補正電圧ＶＣ１よりも低電圧に設定されている。すなわち、ボディバイアスＶＮＷ，ＶＰＷをどれだけ低下させれば、Ｖ１＜Ｖｘ＜ＶＬという関係からＶＬ＜Ｖｘ＜ＶＨという関係に変更できるかが予めシミュレーションされ、そのシミュレーション結果に基づいて補正電圧ＶＣ２の電圧値が設定されている。また、制御回路３０は、条件Ｃ３（ＶＬ＜Ｖｘ＜ＶＨ）のときには、試験動作を終了する。【００５６】
また、制御回路３０は、条件Ｃ４（ＶＨ＜Ｖｘ＜Ｖ２）のときに、制御信号ＣＰ３，ＣＮ３（第５制御信号）を生成する。ここで、制御信号ＣＰ３及び制御信号ＣＮ３は、ボディバイアスＶＮＷ及びボディバイアスＶＰＷをそれぞれ補正電圧ＶＣ３（第３及び第４補正電圧）分だけ高く変更するための信号である。なお、補正電圧ＶＣ３は、その電圧値が予めシミュレーション等により設定され、後述する補正電圧ＶＣ４よりも低電圧に設定されている。すなわち、ボディバイアスＶＮＷ，ＶＰＷをどれだけ上昇させれば、ＶＨ＜Ｖｘ＜Ｖ２という関係からＶＬ＜Ｖｘ＜ＶＨという関係に変更できるかが予めシミュレーションされ、そのシミュレーション結果に基づいて補正電圧ＶＣ４の電圧値が設定されている。また、制御回路３０は、条件Ｃ５（Ｖ２＜Ｖｘ）のときに、制御信号ＣＰ４，ＣＮ４（第６制御信号）を生成する。ここで、制御信号ＣＰ４及び制御信号ＣＮ４は、ボディバイアスＶＮＷ及びボディバイアスＶＰＷをそれぞれ補正電圧ＶＣ４（第３及び第４補正電圧）分だけ高く変更するための信号である。【００５７】
次に、このように構成された半導体装置１の試験回路３における試験動作について図６に示すフローチャートに従って説明する。
まず制御回路３０は、コンパレータ２０の反転入力端子に供給される参照電圧Ｖｒｅｆを第１電圧値Ｖ１に設定する（ステップＳ１１）。すると、電位Ｖｘと第１電圧値Ｖ１との比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ１２）。このとき、出力信号ＯＵＴがＬレベルのとき、すなわち電位Ｖｘが第１電圧値Ｖ１より低電圧（条件Ｃ１）のときには、制御回路３０は、制御信号ＣＰ１，ＣＮ１を生成してそれら制御信号ＣＰ１，ＣＮ１をボディバイアス生成回路４０，５０にそれぞれ供給する（ステップ１３）。【００５８】
ＰＭＯＳボディバイアス生成回路４０は、制御信号ＣＰ１に基づいてボディバイアスＶＮＷを補正電圧ＶＣ１分だけ低く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、制御信号ＣＮ１に基づいてボディバイアスＶＰＷを補正電圧ＶＣ１分だけ低く変更する。そして、変更されたボディバイアスＶＮＷがトランジスタＱＰに供給され、変更されたボディバイアスＶＰＷがトランジスタＱＮに供給され、次いで、上記ステップＳ１に戻る。【００５９】
一方、ステップＳ１２において、出力信号ＯＵＴがＨレベルのときには、制御回路３０は、上記参照電圧Ｖｒｅｆを下限電圧値ＶＬに切り替える（ステップ１４）。すると、電位Ｖｘと下限電圧値ＶＬとの比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ１５）。このとき、出力信号ＯＵＴがＬレベルのとき、すなわち電位ＶｘがＶ１＜Ｖｘ＜ＶＬ（条件Ｃ２）のときには、制御回路３０は、制御信号ＣＰ２，ＣＮ２を生成してそれら制御信号ＣＰ２，ＣＮ２をボディバイアス生成回路４０，５０にそれぞれ供給する（ステップ１６）。【００６０】
ＰＭＯＳボディバイアス生成回路４０は、制御信号ＣＰ２に基づいてボディバイアスＶＮＷを補正電圧ＶＣ２分だけ低く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、制御信号ＣＮ２に基づいてボディバイアスＶＰＷを第２補正電圧ＶＣ２分だけ低く変更する。このように変更されたボディバイアスＶＮＷ，ＶＰＷがトランジスタＱＰ，ＱＮのバックゲートにそれぞれ供給されると、電位ＶｘがＶＬ＜Ｖｘ＜ＶＨ（条件Ｃ３）という関係に変更される。このため、制御回路３０は試験動作を終了する。【００６１】
一方、ステップＳ１５において、出力信号ＯＵＴがＨレベルのときには、制御回路３０は、上記参照電圧Ｖｒｅｆを上限電圧値ＶＨに切り替える（ステップ１７）。すると、電位Ｖｘと上限電圧値ＶＨとの比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ１８）。このとき、出力信号ＯＵＴがＬレベルのとき、すなわち電位ＶｘがＶＬ＜Ｖｘ＜ＶＨ（条件Ｃ３）のときには、制御回路３０は試験動作を終了する。【００６２】
一方、ステップＳ１８において、出力信号ＯＵＴがＨレベルのときには、制御回路３０は、上記参照電圧Ｖｒｅｆを第２電圧値Ｖ２に切り替える（ステップ１９）。すると、電位Ｖｘと第２電圧値Ｖ２との比較結果に応じた出力信号ＯＵＴがコンパレータ２０から制御回路３０に供給される。続いて制御回路３０は、出力信号ＯＵＴの信号レベルを判定する（ステップＳ２０）。このとき、出力信号ＯＵＴがＨレベルのとき、すなわち電位ＶｘがＶ２＜Ｖｘ（条件Ｃ５）のときには、制御回路３０は、制御信号ＣＰ４，ＣＮ４を生成してそれら制御信号ＣＰ４，ＣＮ４をボディバイアス生成回路４０，５０にそれぞれ供給する（ステップＳ２２）。【００６３】
ＰＭＯＳボディバイアス生成回路４０は、上記制御信号ＣＰ４に基づいてボディバイアスＶＮＷを補正電圧ＶＣ４分だけ高く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、上記制御信号ＣＮ４に基づいてボディバイアスＶＰＷを補正電圧ＶＣ４分だけ高く変更する。そして、変更されたボディバイアスＶＮＷがトランジスタＱＰに供給され、変更されたボディバイアスＶＰＷがトランジスタＱＮに供給され、次いで、上記ステップＳ１１に戻る。【００６４】
一方、ステップＳ２０において、出力信号ＯＵＴがＬレベルのとき、すなわち電位ＶｘがＶＨ＜Ｖｘ＜Ｖ２（条件Ｃ４）のときには、制御回路３０は制御信号ＣＰ３，ＣＮ３を生成してそれら制御信号ＣＰ３，ＣＮ３をボディバイアス生成回路４０，５０にそれぞれ供給する（ステップ２２）。【００６５】
ＰＭＯＳボディバイアス生成回路４０は、制御信号ＣＰ３に基づいてボディバイアスＶＮＷを補正電圧ＶＣ３分だけ低く変更する。また、ＮＭＯＳボディバイアス生成回路５０は、制御信号ＣＮ３に基づいてボディバイアスＶＰＷを補正電圧ＶＣ３分だけ低く変更する。このように設定されたボディバイアスＶＮＷ，ＶＰＷがトランジスタＱＰ，ＱＮのバックゲートにそれぞれ供給されると、接続点Ｘの電位ＶｘがＶＬ＜Ｖｘ＜ＶＨという関係に変更されるため、制御回路３０は試験動作を終了する。【００６６】
なお、図６に示す試験動作が終了すると、ＰＭＯＳボディバイアス生成回路４０は、電位ＶｘがＶＬ＜Ｖｘ＜ＶＨに設定されたときのボディバイアスＶＮＷを、通常動作時において内部回路２内のＰＭＯＳトランジスタのバックゲートに供給する。また、ＮＭＯＳボディバイアス生成回路５０は、電位ＶｘがＶＬ＜Ｖｘ＜ＶＨに設定されたときのボディバイアスＶＰＷを、通常動作時において内部回路２内のＮＭＯＳトランジスタのバックゲートに供給する。【００６７】
第２実施形態の半導体装置１は、以下の利点を有する。
（１）参照電圧Ｖｒｅｆとして、下限電圧値ＶＬ及び上限電圧値ＶＨに加えて、下限電圧値ＶＬよりも低電圧の第１電圧値Ｖ１及び上限電圧値ＶＨよりも高電圧の第２電圧値Ｖ２をコンパレータ２０に供給するようにした。これらの第１電圧値Ｖ１及び第２電圧値Ｖ２と電位Ｖｘとの大小関係に応じて予め設定された補正電圧ＶＣ１〜ＶＣ４により、トランジスタＱＰ，ＱＮの素子特性のばらつきを的確に低減することができる。【００６８】
また、電位ＶｘがＶ１＜Ｖｘ＜ＶＬ（条件Ｃ２）あるいはＶＨ＜Ｖｘ＜Ｖ２（条件Ｃ４）のときには、ボディバイアスＶＮＷ，ＶＰＷの電圧値を一度変更することによって、電位ＶｘをＶＬ＜Ｖｘ＜ＶＨという関係に変更することができる。これによって、試験動作にかかる時間を短縮することができる。【００６９】
以下、本発明の第３実施形態の半導体装置１を図７に従って説明する。第３実施形態の半導体装置１では、ＰＭＯＳリーク部１０Ｐ及びＮＭＯＳリーク部１０Ｎの構成が上記第１及び第２実施形態とは異なる。先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。【００７０】
図７に示すように、ＰＭＯＳリーク部１０Ｐは、ｎ個（例えば、１０個）のＰＭＯＳトランジスタＱＰａ１〜ＱＰａｎと、ｎ個のＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂｎとから構成されている。ＮＭＯＳリーク部１０Ｎは、ｎ個のＮＭＯＳトランジスタＱＮａ１〜ＱＮａｎと、ｎ個のＮＭＯＳトランジスタＱＮａ１〜ＱＮａｎとから構成されている。これら全てのトランジスタのドレインは、ヒューズ素子Ｆを介して接続点Ｘに接続されている。ここで、ＰＭＯＳトランジスタＱＰａ１〜ＱＰａｎ及びＮＭＯＳトランジスタＱＮａ１〜ＱＮａｎの各々は、動作速度ＲＳ１を有するように製造されたトランジスタである。また、ＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂｎ及びＮＭＯＳトランジスタＱＮｂ１〜ＱＮｂｎの各々は、上記動作速度ＲＳ１とは異なる動作速度ＲＳ２を有するように製造されたトランジスタである。すなわち、ＰＭＯＳトランジスタＱＰａ１〜ＱＰａｎ（ＮＭＯＳトランジスタＱＮａ１〜ＱＮａｎ）とＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂｎ（ＮＭＯＳトランジスタＱＮｂ１〜ＱＮｂｎ）とは、特性（動作速度など）がそれぞれ異なっている。ここで、動作速度ＲＳ１，ＲＳ２はいずれも、内部回路２内において実際に使用されるトランジスタが有する動作速度と同一に設定されている。【００７１】
そして、内部回路２内における各特性のトランジスタの使用割合に応じて、動作速度ＲＳ１を有するＰＭＯＳトランジスタＱＰａ１〜ＱＰａｎ（ＮＭＯＳトランジスタＱＮａ１〜ＱＮａｎ）と、動作速度ＲＳ２を有するＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂｎ（ＮＭＯＳトランジスタＱＮｂ１〜ＱＮｂｎ）との使用個数が設定される。すなわち、内部回路２内において、動作速度ＲＳ１を有するトランジスタと動作速度ＲＳ２を有するトランジスタとが７：３の割合で使用される場合には、ＰＭＯＳリーク部１０Ｐとして、７個のＰＭＯＳトランジスタＱＰａ１〜ＱＰａ７と、３個のＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂ３とのみが使用される。このとき、本実施形態では、ＰＭＯＳリーク部１０Ｐに設けられた残りのＰＭＯＳトランジスタＱＰａ８〜ＱＰａ１０及びＱＰｂ４〜ＱＰｂ１０にそれぞれ接続されたヒューズ素子Ｆを切断することにより、ＰＭＯＳリーク部１０Ｐにおける各トランジスタの使用個数を設定している。同様に、ＮＭＯＳリーク部１０Ｎについても、各トランジスタのヒューズ素子Ｆの切断により、７個のＮＭＯＳトランジスタＱＮａ１〜ＱＮａ７と、３個のＮＭＯＳトランジスタＱＮｂ１〜ＱＮｂ３とのみが使用されるように設定されている。【００７２】
このように各リーク部１０Ｐ，１０Ｎを構成するトランジスタの使用個数が設定されると、ＰＭＯＳリーク部１０Ｐにおけるリーク電流とＮＭＯＳリーク部１０Ｎにおけるリーク電流との差分によって生じる接続点Ｘの電位Ｖｘがコンパレータ２０に供給される。ここで、ＰＭＯＳリーク部１０Ｐにおけるリーク電流は、７個のＰＭＯＳトランジスタＱＰａ１〜ＱＰａ７によるリーク電流Ｉｒｐａと３個のＰＭＯＳトランジスタＱＰｂ１〜ＱＰｂ３によるリーク電流Ｉｒｐｂとを合わせた電流である。また、ＮＭＯＳリーク部１０Ｎにおけるリーク電流は、７個のＮＭＯＳトランジスタＱＮａ１〜ＱＮａ７によるリーク電流Ｉｒｎａと３個のＮＭＯＳトランジスタＱＮｂ１〜ＱＮｂ３によるリーク電流Ｉｒｎｂとを合わせた電流である。【００７３】
第３実施形態の半導体装置１は、以下の利点を有する。
（１）所望の素子特性（動作速度）の異なる複数種類のＭＯＳトランジスタにより、各リーク部１０Ｐ，１０Ｎを構成した。これにより、内部回路２内が素子特性の異なる複数種類のＭＯＳトランジスタにより設計される場合でも、内部回路２内の全てのＭＯＳトランジスタの素子特性（動作速度）のばらつきを低減することができる。【００７４】
（２）内部回路２内における各特性のトランジスタの使用割合に応じて、異なる動作速度ＲＳ１，ＲＳ２を有するトランジスタ毎の使用個数を設定する。これにより、内部回路２内に設けられたＭＯＳトランジスタを、検出回路１０において模擬的に再現することができる。従って、この検出回路１０により検出される電位Ｖｘに基づいて、ボディバイアスＶＮＷ，ＶＰＷが制御されると、内部回路２内の全てのＭＯＳトランジスタの素子特性（動作速度）のばらつきをより的確に低減することができる。【００７５】
なお、上記各実施形態は、以下のように実施してもよい。
・上記第３実施形態では、検出回路１０を構成する各トランジスタに接続されたヒューズ素子Ｆを切断することにより、検出回路１０における各トランジスタの使用個数を設定するようにした。これに限らず、設計時において、検出回路１０内にトランジスタのバルクのみを配置しておき、内部回路２内の各特性のトランジスタの使用割合が決定した後に、その使用割合に応じて設定される使用個数に基づいて、検出回路１０で使用されるトランジスタのバルクのみにＣＡＤにより配線するようにしてもよい。【００７６】
・上記第３実施形態では、内部回路２内の各特性のトランジスタの使用割合を考慮して検出回路１０を構成するようにしたが、例えば検出回路１０を単に素子特性の異なる複数種類のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成するようにしてもよい。【００７７】
・上記各実施形態における参照電圧Ｖｒｅｆとして設定される電圧値の種類に特に制限はない。例えば、上記第２実施形態では、下限電圧値ＶＬよりも低電圧な電圧として１つの第１電圧値Ｖ１を参照電圧Ｖｒｅｆとして設定するようにしたが、下限電圧値ＶＬよりも低電圧な電圧として複数種類の電圧値を設定するようにしてもよい。【００７８】
・上記第２実施形態では、同一の補正電圧ＶＣ１〜ＶＣ４により、ボディバイアスＶＮＷ，ＶＰＷの電圧値を変更するようにした。これに限らず、ボディバイアスＶＮＷ及びボディバイアスＶＰＷの電圧値をそれぞれ異なる電圧値で変更するようにしてもよい。【００７９】
・上記第２実施形態では、図６に示すステップＳ１６及びステップＳ２２の処理後、試験動作を終了するようにしたが、これに限らず、ステップＳ１６及びステップＳ２２の処理後、ステップＳ１１に戻るようにしてもよい。【００８０】
・上記各実施形態では、ＰＭＯＳリーク部１０Ｐを構成するＰＭＯＳトランジスタと、ＮＭＯＳリーク部１０Ｎを構成するＮＭＯＳトランジスタとを同数に設定した。これに限らず、ＰＭＯＳリーク部１０Ｐを構成するＰＭＯＳトランジスタと、ＮＭＯＳリーク部１０Ｎを構成するＮＭＯＳトランジスタとを異なる数に設定するようにしてもよい。【００８１】
・上記各実施形態では、ボディバイアスＶＮＷ，ＶＰＷの両方の電圧値を制御するようにしたが、これに限らず、例えばボディバイアスＶＮＷの電圧値のみを制御するようにしてもよい。【００８２】
・上記各実施形態では、試験回路３を試験動作のときにのみ動作するように設定したが、例えば各種動作モードに応じて動作するようにしてもよい。例えば動作モードが切り替わるたびに、試験回路３を動作させるようにしてもよい。【００８３】
・上記各実施形態では、内部回路２と試験回路３とを同一基板上に形成するようにしたが、内部回路２と試験回路３とを別基板に形成するようにしてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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