【手続補正書】
【提出日】平成17年8月2日(2005.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部メモリから論理ユニットまで階層化された記憶項目を提供するキャッシュメモリ装置であって：
記憶容量が固定である一次キャッシュと；
上記階層化された記憶項目の列及びキャッシュタグの列を含む単一キャッシュアレイを１以上有する二次キャッシュであって、キャッシュタグ及び記憶項目を含むキャッシュエントリーの各々はキャッシュタグで識別され、上記単一キャッシュアレイの数を決定することにより記憶容量を変えることが可能であり、第二アドレス信号に応答し少なくとも一つの上記キャッシュエントリーの内容を読み出す二次キャッシュと；
上記キャッシュタグと比較するための第一アドレス信号と、上記複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生し、上記キャッシュタグを上記第一アドレス信号と比較する手段を有する論理回路と；
上記単一キャッシュアレイと上記論理回路を相互接続し、上記第二アドレス信号を上記単一キャッシュアレイに伝達するアドレスバスと；
上記単一キャッシュアレイと上記論理回路を相互接続し、上記単一キャッシュアレイと上記論理回路の間で上記キャッシュタグと上記記憶項目とを伝達するデータバスとからなるキャッシュメモリ装置。
【請求項２】
上記各キャッシュエントリーは、少なくとも一つの上記キャッシュエントリーのパリティエラーを示すパリティ標識を格納するパリティ標識部を更に有し；上記データバスは、上記単一キャッシュアレイと上記論理回路の間で上記パリティ標識を伝達するパリティバスを更に有し；上記論理回路は、パリティエラーが発生したかどうかを判定するため上記パリティ標識を検査する手段と、上記パリティエラーに応じて上記記憶項目を取り消す手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項３】
上記単一キャッシュアレイは連続的なキャッシュエントリーの系列の内容を送出し、上記論理回路は、キャッシュミスに応答し、キャッシュミスの検出後に受信済みのデータを取り消すことを特徴とする請求項１記載のキャッシュメモリ装置。
【請求項４】
上記論理回路は、上記単一キャッシュアレイが上記連続的なキャッシュエントリーの系列の内容を読み出すべきであることを示すため、進行信号を上記単一キャッシュアレイに供給し、上記単一キャッシュアレイは、上記進行信号の欠落に応答し、上記系列の内容の読み出しを終了させる手段を更に有する請求項１記載のキャッシュメモリ装置。
【請求項５】
上記論理回路は、上記第二アドレス信号が上記アドレスバス上でアサートされたこと、及び、上記単一キャッシュアレイは第１のキャッシュエントリーの内容を送出すべきであることを示すストローブ信号を発生する手段と、進行信号がアサートされている間に上記単一キャッシュアレイが上記連続的なキャッシュエントリーの内容を順次に送出すべきであることを示す進行信号を発生する手段とを更に有し；上記単一キャッシュアレイと上記論理回路を相互接続し、上記ストローブ信号と上記進行信号を上記単一キャッシュアレイに伝達する少なくとも一つの制御線を更に有する請求項１記載のキャッシュメモリ装置。
【請求項６】
上記キャッシュエントリーは、連続的なキャッシュエントリーの系列からなる複数のキャッシュラインに分類され、上記単一キャッシュアレイは上記キャッシュラインの内容を上記データバスを介して順次に送出させる手段を更に有する請求項１記載のキャッシュメモリ装置。
【請求項７】
上記各キャッシュラインが、複数の同一キャッシュタグによって識別され、上記同一キャッシュタグは、同一のキャッシュラインに含まれる複数のキャッシュエントリーに格納され、上記比較する手段は、キャッシュラインの上記同一キャッシュタグを利用して、第１の同一キャッシュタグと上記第一アドレス信号が一致するか否かを判別し、キャッシュヒット又はキャッシュミスを初期に検出する手段を更に有する請求項６記載のキャッシュメモリ装置。
【請求項８】
上記各キャッシュエントリーは有効性標識を有し、上記論理回路は、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュエントリーの有効性標識を検査し、これにより上記キャッシュエントリーは無効な記憶項目を含むことを示す手段と、クリアされた有効性標識に応じて上記単一キャッシュアレイと上記論理回路の間で伝達された記憶項目を取り消す手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項９】
上記各キャッシュエントリーはパリティ標識を有し、上記論理回路は、パリティエラーが発生したかどうかを判定するため対応するキャッシュエントリーの上記パリティ標識を検査する手段と、上記対応するキャッシュラインを抹消する手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項１０】
階層化された記憶項目を格納する列と上記階層化された記憶項目を識別するキャッシュタグを格納する列とからなる単一キャッシュアレイ構造を有するキャッシュメモリ装置を使用する方法であって：
実行ユニットからのメモリ要求に応じて論理回路を用いて、上記キャッシュタグと比較するための第一アドレス信号と、複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生し、上記論理回路と上記単一キャッシュアレイ構造を相互接続するアドレスバス上で上記第二アドレス信号をアサートする段階と；
上記単一キャッシュアレイ構造内にある複数の上記階層化された記憶項目とキャッシュラインに対応する一つのキャッシュタグとからなるキャッシュラインを、上記第二アドレス信号に応じて選択する段階と；
上記複数の階層化された記憶項目の各々と、上記対応するキャッシュタグを、上記論理回路と上記単一キャッシュアレイ構造を相互接続するデータバスに沿って上記論理回路に順次に送る段階と；
上記キャッシュタグと上記第一アドレス信号の一致を示す初期キャッシュヒット、又は、上記キャッシュタグと上記第一アドレス信号の不一致を示す初期キャッシュミスを検出する段階とからなる方法。
【請求項１１】
上記キャッシュエントリーは、有効性標識を有し、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュエントリーの有効性標識を検査する段階を更に有する請求項１０記載の方法。
【請求項１２】
上記キャッシュエントリーの有効性標識に応じて伝達された記憶項目を取り消す段階を有する請求項１１記載の方法。
【請求項１３】
階層化された記憶項目を格納する列と上記階層化された記憶項目を識別するキャッシュタグを格納する列とからなる単一キャッシュアレイ構造を有するキャッシュメモリ装置であって：
実行ユニットからのメモリ要求に応じて論理回路を用いて、上記キャッシュタグと比較するための第一アドレス信号と、複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生する手段、及び、上記論理回路と上記単一キャッシュアレイ構造を相互接続するアドレスバスに沿って上記第二アドレス信号をアサートする手段と；
上記単一キャッシュアレイ構造内にある複数の上記階層化された記憶項目とキャッシュラインに対応する一つのキャッシュタグとからなるキャッシュラインを、上記第二アドレス信号に応じて選択する手段と；
上記複数の階層化された記憶項目の各々と、上記対応するキャッシュタグを、上記論理回路と上記単一キャッシュアレイ構造を相互接続するデータバスに沿って上記論理回路に順次に送る手段と；
上記キャッシュタグと上記第一アドレス信号の一致を示す初期キャッシュヒット、又は、上記キャッシュタグと上記第一アドレス信号の不一致を示す初期キャッシュミスを検出する手段とからなるキャッシュメモリ装置。
【請求項１４】
上記各キャッシュエントリーは有効性標識を有し、上記論理回路は、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュエントリーの有効性標識を検査し、これにより上記キャッシュエントリーは無効な記憶項目を含むことを示す手段と、クリアされた有効性標識に応じて上記単一キャッシュアレイと上記論理回路の間で伝達された記憶項目を取り消す手段とを更に有する請求項１３記載のキャッシュメモリ装置。
【請求項１５】
固定記憶容量の一次キャッシュメモリと、単一メモリアレイの数を決定することにより記憶容量を変更可能な二次キャッシュメモリとを使用する方法であって、該単一メモリアレイは、外部メモリから該二次キャッシュメモリまで階層化された記憶項目を格納する列と、該階層化された記憶項目を識別するキャッシュタグを格納する列とを有し、当該方法は：
上記キャッシュタグと比較するための第一アドレス信号と、上記複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生する段階と、
上記二次キャッシュメモリを相互接続するアドレスバスに沿って上記第二アドレス信号をアサートする段階と；
上記階層化された記憶項目と上記キャッシュタグとからなるキャッシュエントリーを、上記第二アドレス信号に応じて選択する段階と；
上記複数の階層化された記憶項目と、上記対応するキャッシュタグを、データバスに沿って順次送る段階と；
上記キャッシュタグと上記第一アドレス信号の一致を示す初期キャッシュヒット、又は、上記キャッシュタグと上記第一アドレス信号の不一致を示す初期キャッシュミスを検出する段階とからなる方法。
【請求項１６】
上記キャッシュエントリーは、有効性標識を有し、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュエントリーの有効性標識を検査する段階を更に有する請求項１５記載の方法。
【請求項１７】
上記キャッシュエントリーの有効性標識に応じて伝達された記憶項目を取り消す段階を有する請求項１６記載の方法。