【手続補正書】
【提出日】平成17年1月28日(2005.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する導電層とを有する一対の導電層と、
前記一対の導電層上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極と、
を具備してなり、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第1の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁膜において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んでなることを特徴とする半導体集積回路装置。
【請求項２】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する一対の導電層であって、前記それぞれの導電層が前記層間絶縁膜中に形成された孔内に形成されている一対の導電層と、
前記一対の導電層上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極と、
を具備して成り、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第１の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁層において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んで成ることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２のいずれかにおいて、
前記導電層の表面と前記層間絶縁膜の表面とは、その高さが同程度であることを特徴とする半導体集積回路装置。
【請求項４】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する導電層とを有し、前記それぞれの導電層は、前記層間絶縁膜中に形成された孔内に形成されている一対の導電層であって、その上部が、前記層間絶縁膜表面より突出した突出部を有する一対の導電層と、
前記一対の導電層のそれぞれの突出部表面を含む前記層間絶縁膜上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極とを具備して成り、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第1の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁膜において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んでなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記導電層の端部は、前記接続部の上部に形成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記上部電極の裏面と前記導電層表面との距離は、前記上部電極の裏面と前記接続部表面との距離より小さいことを特徴とする半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記上部電極の形成領域は、前記導電層の形成領域より広く、前記導電層の形成領域を包含していることを特徴とする半導体集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記上部電極および前記導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記導電層は、窒化チタンもしくはタングステンであり、前記容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置。
【請求項１１】
第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する、一対の第１導電層と、
前記一対の第１導電層上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜上に形成された第２導電層と、
前記第２導電層上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１２】
第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続し、それぞれの第１導電層が前記層間絶縁膜中に形成された孔内に形成されている一対の第１導電層と、
前記一対の第１導電層上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜中に形成された孔内に形成された第２導電層と、
前記第２導電層上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１または１２のいずれかにおいて、
前記第１および第２導電層の表面と前記層間絶縁膜の表面とは、その高さが同程度であることを特徴とする半導体集積回路装置。
【請求項１４】
第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続し、それぞれの第１導電層が前記層間絶縁膜中に形成された孔内に形成され、前記層間絶縁膜表面より突出した突出部を有する上部を含んで成る一対の第１導電層と、
前記一対の第１導電層のそれぞれの突出部表面を含む前記層間絶縁膜上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜中に形成された孔内に形成され、その上部が、前記層間絶縁膜表面より突出した突出部を有する第２導電層と、
前記第２導電層の突出部表面を含む前記層間絶縁膜上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１１乃至１４のいずれかにおいて、
前記第２上部電極への電圧の印加は、前記層間絶縁膜中に形成された孔内に形成された第３導電層を介してその裏面より行われることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１１乃至１５のいずれかにおいて、
前記第１導電層は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜中に形成された第１接続部を介して接続され、前記第１の絶縁膜上に形成された第２の絶縁膜中に形成され、
前記第２導電層は、前記第２領域まで延在するよう形成された前記第１の絶縁膜中に形成された第２接続部を介して接続され、前記第１の絶縁膜上に形成された第２の絶縁膜中に形成されることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
前記第１導電層の端部は、前記第１接続部の上部に形成されることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１１乃至１７のいずれかにおいて、
前記第１もしくは第２上部電極の裏面と前記第１もしくは第２導電層表面との距離は、前記第１もしくは第２上部電極の裏面と前記第１もしくは第２接続部表面との距離より小さいことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１１乃至１８のいずれかにおいて、
前記第１上部電極の形成領域は、前記第１導電層の形成領域より広く、前記第１導電層の形成領域を包含し、前記第２上部電極の形成領域は、前記第２導電層の形成領域より広く、前記第２導電層の形成領域を包含していることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１１乃至１９のいずれかにおいて、
前記第１および第２上部電極および前記第１および第２導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１１乃至２０のいずれかにおいて、
前記第１および第２導電層は、窒化チタンもしくはタングステンであり、前記第１および第２容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１１乃至２１のいずれかにおいて、
前記第１および第２容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置。
【請求項２３】
請求項１１乃至２２のいずれかにおいて、
前記第２導電層は、素子分離絶縁膜上に形成されていることを特徴とする半導体集積回路装置。
【請求項２４】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成し、前記配線溝内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、
前記導電性膜を前記層間絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に導電性膜を堆積し、エッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置の製造方法であって、
一対の第１導電型ＭＩＳＦＥＴ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜中に接続孔を形成し、前記接続孔内を含む前記第１の絶縁膜上に第１の導電性膜を堆積する工程と、
前記第１の導電性膜を前記第１の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第１導電型ＭＩＳＦＥＴのそれぞれのゲート電極およびドレイン上に接続部を形成する工程と、
前記接続部上を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中であって、前記接続部上に配線溝を形成し、前記配線溝内を含む前記第２の絶縁膜上に第２の導電性膜を堆積する工程と、
前記第２の導電性膜を前記第２の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第１導電型型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを前記接続部を介して電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に第３の導電性膜を堆積し、前記上部電極であって、前記開口部を介して前記第１および第２の導電性膜の一方と電気的に接続され、前記上部電極と、前記第１および第２の導電性膜の他方と、前記容量絶縁膜とを含んで構成される容量素子を形成するように、前記第１および第２の導電性膜のいずれかの上に延在する前記上部電極をエッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２５において、
前記導電層の端部は、前記接続部の上部に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２４乃至２６のいずれかにおいて、
前記上部電極の形成領域は、前記導電層の形成領域より広く、前記導電層の形成領域を包含していることを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２４乃至２７のいずれかにおいて、
前記上部電極および前記導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２４乃至２８のいずれかにおいて、
前記導電層は、窒化チタンもしくはタングステンであり、前記容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２４乃至２９のいずれかにおいて、
前記容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２４乃至３０のいずれかにおいて、
前記導電性膜を前記層間絶縁膜もしくは第２の絶縁膜の表面が露出するまでエッチバックもしくは研磨した後、さらに、前記層間絶縁膜もしくは第２の絶縁膜の表面をエッチングすることにより、前記一対の導電層の側壁を露出させる工程を有し、
前記一対の導電層の側壁上にも容量絶縁膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項２４乃至３１のいずれかにおいて、
前記半導体集積回路装置は、第１領域と第２領域を有し、前記一対の導電層、容量絶縁膜および上部電極は、前記第１領域に形成され、
前記第２領域には、前記第１領域に形成される前記一対の導電層、容量絶縁膜および上部電極の形成工程と同一工程で形成される容量が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項２４乃至３２のいずれかにおいて、
前記メモリセルはＳＲＡＭであることを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
ＳＲＡＭの蓄積ノード容量とアナログ容量とを同層の導電層で形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
半導体集積回路装置の製造方法であって、
第１の溝および第２の溝を有する第１の層間絶縁膜を形成する工程と、
前記第１および第２の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンとを形成する工程と、
第３の溝および第４の溝を有する第２の層間絶縁膜を形成する工程と、
前記第３および第４の溝に導電性膜を埋め込み、前記第３の溝において第３の導電性パターンと、前記第４の溝において第４の導電性パターンを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴ、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴとを覆うように形成され、
前記第１の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第１の導電性パターンとに電気的に接続され、
前記第４の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２の導電性パターンとに電気的に接続され、
前記第３および第４の導電性パターン上に絶縁膜を形成する工程と、
前記第３の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第３の導電性パターンに電気的に接続し、前記第４の導電性パターン上まで延在する第５の導電性パターンを前記第３および第４の導電性パターン上に形成する工程と、
を含んで成り、
前記第５の導電性パターンと、前記第４の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
半導体集積回路装置の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程と、
第１のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴはメモリセルを構成し、
前記層間絶縁膜は前記第１のＭＩＳＦＥＴと、前記第２のＭＩＳＦＥＴと、容量形成領域とを覆うように形成され、
前記第１の導電性パターンは前記第１のＭＩＳＦＥＴのドレイン領域と、前記第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のＭＩＳＦＥＴのドレイン領域と、前記第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極として働き、
前記第１、第２および第３の導電性パターンの上に絶縁膜を形成する工程と、
前記第１の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第１の導電性パターンに電気的に接続され、前記第２の導電性パターン上まで延在する、前記第１の導電性パターン上の第４の導電性パターンと、第５の導電性パターンとを形成する工程と、
を含んで成り、
前記第５の導電性パターンは前記絶縁膜を介した前記第３の導電性パターン上まで延在し、前記第１の容量の電極の他端として働き、
前記第４の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３７】
請求項３６において、
前記第１および第２のＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項３８】
半導体集積回路内の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程、
を含んで成り、
第１のｎチャネル型ＭＩＳＦＥＴと、第２のｎチャネル型ＭＩＳＦＥＴと、第１のｐチャネル型ＭＩＳＦＥＴと、第２のｐチャネル型ＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを形成し、
前記層間絶縁膜は前記第１のｎチャネル型ＭＩＳＦＥＴと、前記第２のｎチャネル型ＭＩＳＦＥＴと、第１のｐチャネル型ＭＩＳＦＥＴと、前記第２のｐチャネル型ＭＩＳＦＥＴと、容量絶縁膜とを覆うように形成され、
前記第１の導電性パターンは前記第１のｎチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第１のｐチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第２のｎチャネル型ＭＩＳＦＥＴのゲート電極と、前記第２のｐチャネル型ＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のｎチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第２のｐチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第１のｎチャネル型ＭＩＳＦＥＴのゲート電極と、前記第１のｐチャネル型ＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極の一端として働き、
前記第１および第２の導電性パターンの上に絶縁膜を形成する工程と、
前記第１の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第１の導電性パターンに電気的に接続され、前記第２の導電性パターン上まで延在する、前記第１の導電性パターン上の第４の導電性パターンと、第５の導電性パターンとを形成する工程と、
を含んで成り、
前記第５の導電性パターンは前記絶縁膜を介した前記第３の導電性パターン上まで延在し、前記第１容量の電極の他端として働き、
前記第４の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３９】
請求項３６乃至３８のいずれかにおいて、
前記第４の導電性パターンの形成される領域は、前記第１および第２の導電性パターンの両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。
【請求項４０】
半導体集積回路装置の製造方法であって、
第１の溝および第２の溝を有する第１の層間絶縁膜を形成する工程と、
前記第１および第２の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝に第２の導電性パターンとを形成する工程と、
第３の溝と、第４の溝と、第５の溝とを有する第２の層間絶縁膜を形成する工程と、
前記第３、第４および第５の溝に導電性膜を埋め込み、前記第３の溝において第３の導電性パターンと、前記第４の溝において第４の導電性パターンと、前記第５の溝において第５の導電性パターンとを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴと、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴと、第１の容量形成領域とを覆うように形成され、
前記第１の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第１の導電性パターンとに電気的に接続され、
前記第４の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２の導電性パターンとに電気的に接続され、
前記第５の導電性パターンは、第１容量の第１電極として働き、
前記第３、第４および第５の導電性パターン上に絶縁性膜を形成する工程と、
前記第３の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第３の導電性パターンに電気的に接続され、前記第４の導電性パターン上まで延在する、第６の導電性パターンを前記第３の導電性パターンの上に形成する工程と、
前記絶縁膜を介した前記第５導電性パターン上まで延在し、前記第１容量の第２電極として働く第７の導電性パターン形成する工程と、
を含んで成り、
前記第６の導電性パターンと、前記第４の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４１】
請求項４０において、
前記第６の導電性パターンの形成される領域は、前記第３および第４の導電性パターンの両方が形成される領域よりも広いことを特徴とする半導体集積回路装置の製造方法。
【請求項４２】
請求項３６乃至４１のいずれかにおいて、
前記第１容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。
【請求項４３】
半導体集積回路装置の製造方法であって、
第１のコンタクトホールと、第２のコンタクトホールと、第３のコンタクトホールと、第４のコンタクトホールと、第５のコンタクトホールとを有する第１の層間絶縁膜を形成する工程と、
前記第１、第２、第３、第４および第５のコンタクトホールに導電性膜を埋め込み、前記第１のコンタクトホールにおいて第１の導電性パターンと、前記第２のコンタクトホールにおいて第２の導電性パターンと、前記第３のコンタクトホールにおいて第３の導電性パターンと、前記第４のコンタクトホールにおいて第４の導電性パターンと、前記第５のコンタクトホールにおいて第５の導電性パターンとを形成する工程と、
第１の配線溝と、第２の配線溝と、第３の配線溝とを有する第２の層間絶縁膜を形成する工程と、
前記第１、第２および第３の配線溝に導電性膜を埋め込み、前記第１の配線溝において第１の局所配線と、前記第２の配線溝において第２の局所配線と、前記第３の配線溝において第３の局所配線とを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴと、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記半導体基板の論理回路形成領域において第５のＭＩＳＦＥＴが形成され、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴと、第５のＭＩＳＦＥＴを覆うように形成され、
前記第１の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第４の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第５の導電性パターンは、前記第５のＭＩＳＦＥＴのドレイン領域あるいはソース領域の一方に電気的に接続され、
前記第１の局所配線は、前記第１の導電性パターンと、前記第２の導電性パターンと、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極と電気的に接続され、
前記第２の局所配線は、前記第３の導電性パターンと、前記第４の導電性パターンと、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極と電気的に接続され、
前記第３の局所配線は、前記第３の導電性パターンに電気的に接続され、
前記第１、第２および第３の局所配線上に絶縁膜を形成する工程と、
前記第１の局所配線上に開口部を形成する工程と、
前記開口部を介して前記第１の局所配線に電気的に接続され、前記第２の局所配線上まで延在する、第５の導電性パターンを前記第１の局所配線の上に形成する工程と、
を含んで成り、
前記第５の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４４】
請求項４３において、
前記第５の導電性パターンの形成される領域は、前記第１および第２の局所配線の両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。
【請求項４５】
請求項４０乃至４４のいずれかにおいて、
前記第１導電型はｎチャネル型であり、前記第２導電型はｐチャネル型であることを特徴とする半導体集積回路装置の製造方法。
【請求項４６】
半導体集積回路装置の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程と、
を含んで成り、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとがメモリセルを構成し、
前記層間絶縁膜は前記第１のＭＩＳＦＥＴと、前記第２のＭＩＳＦＥＴと、容量形成領域とを覆うように形成され、
前記第１の導電性パターンは前記第１のＭＩＳＦＥＴのドレイン領域と、前記第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のＭＩＳＦＥＴのドレイン領域と、前記第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極の一端として働き、
前記第３の導電性パターンの上に絶縁膜を形成する工程と、
前記第３の導電性パターンの上に前記絶縁膜を介して第４の導電性パターンを形成する工程と、
を含んで成り、
前記第４の導電性パターンは前記第１容量の電極の他端として働くことを特徴とする半導体集積回路装置の製造方法。
【請求項４７】
請求項４６において、
前記第１容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。
【請求項４８】
請求項４６または４７のいずれかにおいて、
前記第１および第２のＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４９】
請求項３６乃至４８のいずれかにおいて、
前記メモリセルはＳＲＡＭであることを特徴とする半導体集積回路装置の製造方法。