(57)【要約】  半導体領域（１）、受光用表面埋込領域（１１ａ）、第１の電荷蓄積領域（１２ａ）と、第１の電荷読み出し領域（１３）、第１の電位制御手段（３１）、第２の電位制御手段（３２）、第１の排出ドレイン領域（１４）と、及び第３の電位制御手段（３３）とを備え、第１繰り返し周期において反射光の遅れ時間に依存する信号電荷を、受光用表面埋込領域（１１ａ）から繰り返し転送して第１の電荷蓄積領域（１２ａ）に第１信号電荷として蓄積し、第２繰り返し周期において反射光により発生した信号電荷のすべてを受光用表面埋込領域（１１ａ）から繰り返し転送して第１の電荷蓄積領域（１２ａ）に第２信号電荷として蓄積し、蓄積された第１及び第２信号電荷の総量の比を求めて、対象物までの距離を測定する半導体測距素子である。
2008069141.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第２導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の第１の電荷蓄積領域と、
前記第１の電荷蓄積領域から前記信号電荷を受け入れる第１の電荷読み出し領域と、
前記受光用表面埋込領域と前記第１の電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第１の電荷蓄積領域へ前記信号電荷を転送する第１の電位制御手段と、
前記第１の電荷蓄積領域と前記第１の電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記第１の電荷蓄積領域から前記第１の電荷読み出し領域へ前記信号電荷を転送する第２の電位制御手段と、
前記受光用表面埋込領域から電荷を排出する第１の排出ドレイン領域と、
前記受光用表面埋込領域と前記第１の排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第１の排出ドレイン領域へ前記信号電荷を転送する第３の電位制御手段
とを備え、第１繰り返し周期において前記反射光の遅れ時間に依存する前記信号電荷を、前記受光用表面埋込領域から繰り返し転送して前記第１の電荷蓄積領域に第１信号電荷として蓄積し、
第２繰り返し周期において前記反射光により発生した前記信号電荷のすべてを前記受光用表面埋込領域から繰り返し転送して前記第１の電荷蓄積領域に第２信号電荷として蓄積し、
蓄積された前記第１及び第２信号電荷の総量の比を求めて、前記対象物までの距離を測定することを特徴とする半導体測距素子。
【請求項２】
前記受光用表面埋込領域が互いに前記半導体領域の上部に埋め込まれた複数のストライプ状のパターンからなることを特徴とする請求項１に記載の半導体測距素子。
【請求項３】
前記第１の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であることを特徴とする請求項１に記載の半導体測距素子。
【請求項４】
前記第１の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする請求項１に記載の半導体測距素子。
【請求項５】
前記受光用表面埋込領域から前記第１の電荷蓄積領域へ前記信号電荷を転送しないときに、前記受光用表面埋込領域から前記第１の排出ドレイン領域へ前記電荷を排出することを特徴とする請求項１に記載の半導体測距素子。
【請求項６】
前記半導体領域の上部の一部に前記第１の電荷蓄積領域と離間して埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の第２の電荷蓄積領域と、
前記第２の電荷蓄積領域から前記信号電荷を受け入れる第２の電荷読み出し領域と、
前記受光用表面埋込領域と前記第２の電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第２の電荷蓄積領域へ前記信号電荷を転送する第４の電位制御手段と、
前記第２の電荷蓄積領域と前記第２の電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記第２の電荷蓄積領域から前記第２の電荷読み出し領域へ前記信号電荷を転送する第５の電位制御手段
とを更に備えることを特徴とする請求項１に記載の半導体測距素子。
【請求項７】
前記第２の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか、又は前記第２の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記受光用表面埋込領域から電荷を排出する第２の排出ドレイン領域と、
前記受光用表面埋込領域と前記第２の排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第２の排出ドレイン領域へ前記信号電荷を転送する第６の電位制御手段
とを更に備えることを特徴とする請求項６に記載の半導体測距素子。
【請求項９】
第１導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第２導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の第１の電荷蓄積領域と、
前記第１の電荷蓄積領域から前記信号電荷を受け入れる第１の電荷読み出し領域と、
前記受光用表面埋込領域と前記第１の電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第１の電荷蓄積領域へ前記信号電荷を転送する第１の電位制御手段と、
前記第１の電荷蓄積領域と前記第１の電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記第１の電荷蓄積領域から前記第１の電荷読み出し領域へ前記信号電荷を転送する第２の電位制御手段と、
前記受光用表面埋込領域から電荷を排出する第１の排出ドレイン領域と、
前記受光用表面埋込領域と前記第１の排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第１の排出ドレイン領域へ前記信号電荷を転送する第３の電位制御手段
とを備える画素を複数個配列し、第１繰り返し周期において前記反射光の遅れ時間に依存する前記信号電荷を、前記受光用表面埋込領域から繰り返し転送して前記第１の電荷蓄積領域に第１信号電荷として蓄積し、
第２繰り返し周期において前記反射光により発生した前記信号電荷のすべてを前記受光用表面埋込領域から繰り返し転送して前記第１の電荷蓄積領域に第２信号電荷として蓄積し、
蓄積された前記第１及び第２信号電荷の総量の比を求めて、前記対象物までの距離を測定することを特徴とする固体撮像装置。
【請求項１０】
前記受光用表面埋込領域が互いに前記半導体領域の表面に埋め込まれた複数のストライプ状のパターンからなることを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記第１の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であることを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記第１の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする請求項９に記載の固体撮像装置。
【請求項１３】
前記受光用表面埋込領域から前記第１の電荷蓄積領域へ前記信号電荷を転送しないときに、前記受光用表面埋込領域から前記第１の排出ドレイン領域へ前記電荷を排出することを特徴とする請求項９に記載の固体撮像装置。
【請求項１４】
前記画素が、前記第１の電荷読み出し領域に転送された前記信号電荷に依存した電圧を読み出す電圧読み出し用バッファアンプを更に備えることを特徴とする請求項９に記載の固体撮像装置。
【請求項１５】
前記受光用表面埋込領域から前記第１の電荷蓄積領域への前記信号電荷を前記すべての画素で一斉に転送することを特徴とする請求項９に記載の固体撮像装置。
【請求項１６】
前記半導体領域の上部の一部に前記第１の電荷蓄積領域と離間して埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の第２の電荷蓄積領域と、
前記第２の電荷蓄積領域から前記信号電荷を受け入れる第２の電荷読み出し領域と、
前記受光用表面埋込領域と前記第２の電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第２の電荷蓄積領域へ前記信号電荷を転送する第４の電位制御手段と、
前記第２の電荷蓄積領域と前記第２の電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記第２の電荷蓄積領域から前記第２の電荷読み出し領域へ前記信号電荷を転送する第５の電位制御手段
とを更に備えることを特徴とする請求項９に記載の半導体測距素子。
【請求項１７】
前記第２の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか、又は前記第２の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記受光用表面埋込領域から電荷を排出する第２の排出ドレイン領域と、
前記受光用表面埋込領域と前記第２の排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記第２の排出ドレイン領域へ前記信号電荷を転送する第６の電位制御手段
とを更に備えることを特徴とする請求項１６に記載の半導体測距素子。
【請求項１９】
前記画素が、前記第１及び第２の電荷読み出し領域にそれぞれ転送された前記信号電荷に依存した電圧を読み出す共通の電圧読み出し用バッファアンプを更に備えることを特徴とする１６に記載の固体撮像装置。
【請求項２０】
前記画素が、前記第１及び第２の電荷読み出し領域に転送された前記信号電荷に依存した電圧をそれぞれ読み出す第１及び第２の電圧読み出し用バッファアンプを更に備えることを特徴とする請求項１６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体測距素子に係り、更には半導体測距素子を複数個配列した固体撮像装置に関する。
【背景技術】
【０００２】
１９９５年頃に発表されたＣＣＤを用いた１次元の距離画像センサを発端とし、光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ）型距離センサの開発が多方面で進んでいる。【０００３】
しかしながら、現在実現されているＴＯＦ型距離センサの解像度は、２万画素以内程度に留まっている。又、ＣＣＤを用いた方式の場合、画素数が大きくなると画素の駆動が難しくなり、ＣＭＯＳとＣＣＤの混在プロセスを用いた方式では、製作コストが高くなる。【０００４】
一方、本発明者の一人は、高感度化に有効で且つ電荷転送を高速に行うＣＭＯＳ技術に基づく手法を既に提案している。【０００５】
しかし、従来のＴＯＦ型距離画像センサは、距離分解能や空間解像度の点で改善すべき点もある。したがって、低コストで、且つ高い距離分解能と空間解像度を有するＴＯＦ型距離画像センサが待望されている。
【発明の開示】
【０００６】
本発明は、高速電荷転送を行える半導体測距素子を提供し、更にはこの半導体測距素子を画素として複数個配列して、低コストで、且つ高い距離分解能と空間解像度を有する固体撮像装置を提供することを目的とする。
【０００７】
本発明の第１の態様は、（イ）第１導電型の半導体領域と、（ロ）半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第２導電型の受光用表面埋込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域から光による信号電荷が転送される第２導電型の電荷蓄積領域と、（ニ）電荷蓄積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ）受光用表面埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から電荷蓄積領域へ信号電荷を転送する第１の電位制御手段と、（ヘ）電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ信号電荷を転送する第２の電位制御手段と、（ト）受光用表面埋込領域から電荷を排出する排出ドレイン領域と、（チ）受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ信号電荷を転送する第３の電位制御手段とを備え、第１繰り返し周期において反射光の遅れ時間に依存する信号電荷を、受光用表面埋込領域から繰り返し転送して電荷蓄積領域に第１信号電荷として蓄積し、第１繰り返し周期とは異なる第２繰り返し周期において反射光により発生した信号電荷のすべてを受光用表面埋込領域から繰り返し転送して電荷蓄積領域に第２信号電荷として蓄積し、蓄積された第１及び第２信号電荷の総量の比を求めて、対象物までの距離を測定する半導体測距素子であることを要旨とする。ここで、「第１繰り返し周期」とは、例えば奇数フレームの周期、「第２繰り返し周期」とは、偶数フレームの周期のように選択可能であるが、数フレーム毎飛び飛びに選択しても構わない。又、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【０００８】
本発明の第２の態様は、（イ）第１導電型の半導体領域と、（ロ）半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第２導電型の受光用表面埋込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域から光による信号電荷が転送される第２導電型の電荷蓄積領域と、（ニ）電荷蓄積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ）受光用表面埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から電荷蓄積領域へ信号電荷を転送する第１の電位制御手段と、（ヘ）電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ信号電荷を転送する第２の電位制御手段と、（ト）受光用表面埋込領域から電荷を排出する排出ドレイン領域と、（チ）受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ信号電荷を転送する第３の電位制御手段とを備える画素を複数個配列し、第１繰り返し周期において反射光の遅れ時間に依存する信号電荷を、受光用表面埋込領域から繰り返し転送して電荷蓄積領域に第１信号電荷として蓄積し、第２繰り返し周期において反射光により発生した信号電荷のすべてを受光用表面埋込領域から繰り返し転送して電荷蓄積領域に第２信号電荷として蓄積し、蓄積された第１及び第２信号電荷の総量の比を求めて、対象物までの距離を測定する固体撮像装置であることを要旨とする。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。
【図２】図２は、本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。
【図３】図３（ａ）は、図２のＡ−Ａ面から見た模式的な断面図である。図３（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図４】図４（ａ）は、信号電荷の転送の様子を説明するポテンシャル図である。図４（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図４（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図５】図５は、本発明の第１の実施の形態に係る固体撮像装置の動作を説明するタイミングチャートである。
【図６】図６は、発明の第１の実施の形態に係るＴＯＦ測定方法を説明するタイミングチャートである。
【図７】図７（ａ）、図７（ｂ）、図７（ｃ）は、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図８】図８（ａ）、図８（ｂ）、図８（ｃ）は、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図９】図９は、本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。
【図１０】図１０（ａ）は、本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する模式的な断面図である。図１０（ｂ）は、図１０（ａ）のＢ−Ｂ面から見た模式的な断面図である。
【図１１】図１１は、本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。
【図１２】図１２（ａ）は、図１１のＣ−Ｃ面から見た模式的な断面図である。図１２（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１２（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１３】図１３（ａ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１３（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１４】図１４（ａ）は、図１１のＤ−Ｄ面から見た模式的な断面図である。図１４（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１４（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１５】図１５（ａ）は、図１１のＣ−Ｃ面から見た模式的な他の断面図である。図１５（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１６】図１６は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１７】図１７は、本発明の他の実施の形態に係る固体撮像装置に係る半導体測距素子の構成を説明する概略的な平面図である。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。【００１１】
又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm）と周辺回路部（１０４，１０５，１０６，ＮＣ1〜ＮＣm）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm方向に沿って水平シフトレジスタ１０６が設けられ、画素アレイ部の左辺部には画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnm方向に沿って垂直シフトレジスタ１０５が設けられている。垂直シフトレジスタ１０５及び水平シフトレジスタ１０６には、タイミング発生回路１０４が接続されている。【００１３】
タイミング発生回路１０４、水平シフトレジスタ１０６及び垂直シフトレジスタ１０５によって画素アレイ部内の画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの画素信号を各画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。【００１４】
第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内のＴＯＦ画素回路として機能する半導体測距素子の平面構造の一例を、図２に、対応する断面図を図３（ａ）に示す。【００１５】
図３（ａ）は、図２に示した半導体測距素子のＡ−Ａ面から見た断面構造であり、先に図３（ａ）を説明する。図３（ａ）に示すように、半導体測距素子は、第１導電型（ｐ型）の半導体領域（半導体基板）１と、半導体領域１の上部の一部に埋め込まれ、対象物からの反射光を光信号として受光し信号電荷に変換する第２導電型（ｎ型）の受光用表面埋め込み領域（受光カソード領域）１１ａと、半導体領域１の上部の一部に受光カソード領域１１ａと離間して埋め込まれ、受光カソード領域１１ａよりも高不純物密度であり、受光カソード領域１１ａにより生成した信号電荷を蓄積する第２導電型（ｎ+型）の電荷蓄積領域１２ａと、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３と、受光カソード領域１１ａにより生成した信号電荷を排出する排出ドレイン領域１４を備える。図３（ａ）では「第１導電型の半導体領域」として、第１導電型の半導体基板を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に形成したこの半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を採用しても良い。【００１６】
受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。電荷蓄積領域（カソード領域）１２ａと、電荷蓄積領域１２ａ直下の半導体基板１（アノード領域）とで電荷蓄積ダイオードＤ２を構成している。【００１７】
受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない用途（応用）等では、構造上、ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂを省略しても構わない。【００１８】
ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂ上、更にはｐ+型ピニング層１１ｂとｐ+型ピニング層１２ｂとの間の半導体基板１上、受光カソード領域１１ａと電荷読み出し領域１３との間の半導体基板１上、及び受光カソード領域１１ａと排出ドレイン領域１４上には絶縁膜２が形成されている。絶縁膜２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜２として使用可能である。【００１９】
絶縁膜２上には、受光カソード領域１１ａと電荷蓄積領域１２ａとの間の半導体基板１の表面（上部）に定義される第１転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置され、第１の電位制御手段を構成している。更に、絶縁膜２上には、電荷蓄積領域１２ａと電荷読み出し領域１３との間の半導体基板１の表面（上部）に定義される第２転送チャネルの電位を制御して、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置され、第２の電位制御手段を構成している。更に、絶縁膜２上には、受光カソード領域１１ａと排出ドレイン領域１４との間の半導体基板１の表面（上部）に定義される第３転送チャネルの電位を制御して、受光カソード領域１１ａから排出ドレイン領域１４へ信号電荷を吐き出す排出ゲート電極３３が配置され、第３の電位制御手段を構成している。【００２０】
図２の平面図では、図３（ａ）から分かるように、受光カソード領域１１ａの上に配置された矩形のｐ+型ピニング層１１ｂを図示しているが、受光カソード領域１１ａも平面パターンとしては矩形である。この受光カソード領域１１ａと電荷蓄積領域１２ａの上に配置されたｐ+型ピニング層１２ｂとの間に転送ゲート電極３１が延伸している。ｐ+型ピニング層１２ｂの下方には、ｐ+型ピニング層１２ｂとほぼ同様な平面パターンで電荷蓄積領域１２ａが存在している。更に、ｐ+型ピニング層１２ｂとｎ+型電荷読み出し領域１３との間には読み出しゲート電極３２が延伸している。更に、ｐ+型ピニング層１１ｂと排出ドレイン領域１４との間には排出ゲート電極３３が延伸している。【００２１】
図１に示した光源１０１から繰り返しパルス信号として照射された光は、対象物１０２で反射され、レンズ１０３を介して、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmに入射する。即ち、図２に示したように、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの遮光膜４１の開口部４２を介して、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜ＸnmのフォトダイオードＤ１に入射する。フォトダイオードＤ１は、遮光膜の開口部４２を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。【００２２】
図３（ｂ）は、図３（ａ）において一点鎖線で示したＰ−Ｐ面で、受光カソード領域１１ａ、電荷蓄積領域１２ａ、電荷読み出し領域１３を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３（ａ）の左側に受光カソード領域１１ａの伝導帯端のポテンシャル井戸（第１のポテンシャル井戸）ＰＷ１を示す。更に、第１のポテンシャル井戸ＰＷ１の右側に、電荷蓄積領域１２ａの伝導帯端のポテンシャル井戸（第２のポテンシャル井戸）ＰＷ２を示す。第１のポテンシャル井戸ＰＷ１と、第２のポテンシャル井戸ＰＷ２との間の電位障壁は、転送ゲート電極３１直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。更に、第２のポテンシャル井戸ＰＷ２の右側に、電荷読み出し領域１３のポテンシャル井戸を右上がりのハッチングで示す。第２のポテンシャル井戸ＰＷ２と、電荷読み出し領域１３のポテンシャル井戸との間の電位障壁は、読み出しゲート電極３２直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。ここで、電荷蓄積領域１２ａの不純物密度が、受光カソード領域１１ａの不純物密度よりも高いので、第２のポテンシャル井戸ＰＷ２の深さが、第１のポテンシャル井戸ＰＷ１の深さよりも深い。【００２３】
図３（ｂ）に示すように、転送ゲート電極３１に制御信号ＧＳとして低い電圧（０Ｖ、又は負電圧）を与えると、第１ポテンシャル井戸ＰＷ１と第２ポテンシャル井戸ＰＷ２との間に電子に対する電位障壁が形成され、受光カソード領域１１ａから電荷蓄積領域１２ａには信号電荷は転送されない。【００２４】
図４（ａ）に示すように、転送ゲート電極３１に制御信号ＧＳとして高い電圧（正の電圧）を与えると、受光カソード領域１１ａと電荷蓄積領域１２ａとの間の電位障壁の高さが減少、もしくは消滅し、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷が転送される。既に説明したように、第２のポテンシャル井戸ＰＷ２の深さが、第１のポテンシャル井戸ＰＷ１の深さよりも深くなるように設定されているので、受光カソード領域１１ａから電荷蓄積領域１２ａにすべての信号電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止できる。【００２５】
図４（ｂ）に示すように、排出ゲート電極３３に制御信号ＣＤとして高い電圧（正の電圧）を印加したとき、受光カソード領域１１ａから排出ドレイン領域１４との間に電子に対する電位障壁の高さが減少、もしくは消滅し、受光カソード領域１１ａから排出ドレイン領域１４に信号電荷を排出する。【００２６】
図４（ｃ）に示すように、読み出しゲート電極３２に制御信号ＴＸとして高い電圧（正の電圧）を与えると、電荷蓄積領域１２ａと電荷読み出し領域１３との間の電位障壁の高さが減少、もしくは消滅し、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷が転送される。【００２７】
このように、受光カソード領域１１ａ及び電荷蓄積領域１２ａにおいて信号電荷を蓄積することなく、信号電荷の流れの方向を排出ゲート電極３５と転送ゲート電極３１で制御することができる。したがって、受光カソード領域１１ａ及び電荷蓄積領域１２ａで信号電荷をためる必要がないため、受光カソード領域１１ａ及び電荷蓄積領域１２ａの電位の深さを浅くしてもよく、信号電荷を高速に移動させる構造を作りやすい。【００２８】
図３（ａ）に示すように、電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ１０５から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ1が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1で増幅された電荷読み出し領域１３の電位に対応する電流が垂直信号線Ｂ1に流れる。更に、電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成するリセットトランジスタＴRのソース電極が接続されている。リセットトランジスタＴRのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒが与えられる。リセット信号をハイ（Ｈ）レベルにして、受光カソード領域１１ａ及び電荷蓄積領域１２ａに蓄積された信号電荷を吐き出し、受光カソード領域１１ａ及び電荷蓄積領域１２ａをリセットする。【００２９】
半導体基板１は、不純物密度５×１０12ｃｍ-3程度以上、５×１０16ｃｍ-3程度以下程度が好ましい。特に、半導体基板１を不純物密度４×１０14ｃｍ-3程度以上、３×１０16ｃｍ-3程度以下のシリコン基板とすれば、通常のＣＭＯＳプロセスが採用でき、絶縁膜２としては、素子分離に用いられるＬＯＣＯＳ（Local oxidation of silicon）法と称される選択酸化法により形成された絶縁膜（フィールド酸化膜）が利用可能である。【００３０】
受光カソード領域１１ａの不純物密度は、１×１０17ｃｍ-3程度以上、８×１０18ｃｍ-3程度以下、好ましくは２×１０17ｃｍ-3程度以上、１×１０18ｃｍ-3程度以下、代表的には、例えば８×１０17ｃｍ-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。一方、電荷蓄積領域１２ａの不純物密度は、１×１０19ｃｍ-3程度以上、１×１０21ｃｍ-3程度以下、好ましくは２×１０19ｃｍ-3程度以上、５×１０20ｃｍ-3程度以下、代表的には、例えば３×１０19ｃｍ-3程度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。電荷蓄積領域１２ａの不純物密度は、受光カソード領域１１ａの不純物密度の５〜１０００倍、好ましくは１０〜３００倍程度に設定しておけば良い。【００３１】
絶縁膜２を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。絶縁膜２を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εr（１ＭＨｚでεr＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εr＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ2膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。【００３２】
図３（ａ）に示すように、遮光膜４１の開口部４２は、光電荷の発生が、フォトダイオードＤ１を構成している受光カソード領域１１ａの直下の半導体基板１で生じるように選択的に設けられている。図３（ａ）では、絶縁膜２のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜のうちのいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。【００３３】
＜固体撮像装置の動作＞
図１に概略構成を示した本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作を図５に示したタイミングチャートを用いて説明する。【００３４】
（イ）先ず、電子シャッタ時間ＴSHの前に、図１に示した画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmのそれぞれに制御信号ＧＳ、制御信号ＴＸ（１）〜ＴＸ（Ｎ）、及びリセット信号Ｒ（１）〜Ｒ（Ｎ）のパルスを投入して、受光カソード領域１１ａ及び電荷蓄積領域１２ａの信号電荷を同時に排出してリセットしておく。【００３５】
（ロ）その後、電子シャッタ時間ＴSHにおいて光源１０１からパルス光を出射し、対象物１０２で反射されたパルス光は、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの遮光膜４１の開口部４２を介して、それぞれの受光カソード領域１１ａに入射する。受光カソード領域１１ａは、入射したパルス光により生成された信号電荷を蓄積する。なお、電子シャッタ時間ＴSHは任意に設定することができる。【００３６】
（ハ）電子シャッタ時間ＴSHが終了するときに、すべての画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmのそれぞれに制御信号ＴＸ（１）〜ＴＸ（Ｎ）及びリセット信号のパルスを、図５に示すようなタイミングで一斉に与え、電荷蓄積領域１２ａに漏れこんだ光等により発生する電荷等、不要な電荷をすべての画素において排出する。なお、この漏れこみ光等による電子の排出は、省略することも可能である。【００３７】
（ニ）電子シャッタ時間ＴSHの終了後、すべての画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmにおいて、制御信号ＧＳを与えて受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する。【００３８】
（ホ）その後、信号読み出し時間ＴH(1)，ＴH(2)，・・・ＴH(N)では、垂直シフトレジスタの出力によって選択されたある１行分の画素信号に対して、画素内での電荷転送と同期して、読み出し動作が行われる。即ち、１水平ライン毎に、対応するカラムのノイズキャンセル回路ＮＣ1〜ＮＣmに電荷読み出し領域１３の蓄積した信号電荷に依存したレベルを読み出し、それぞれのノイズキャンセル回路ＮＣ1〜ＮＣmにおいてノイズキャンセルを行った後、水平走査を行う。先ず、リセット信号Ｒ（１）のパルスを与えて、電荷読み出し領域１３をリセットしたときのリセットレベルをφＲパルスによってノイズキャンセル回路ＮＣ1内のキャパシタＣ１にサンプルし、記憶する。次いで、制御信号ＴＸ（１）を与え、受光カソード領域１１ａから電荷蓄積領域１２ａを経て電荷読み出し領域１３に信号電荷の転送を行う。そのときの信号レベルを、φＳパルスによってノイズキャンセル回路ＮＣ1の別のキャパシタＣ２にサンプルし、記憶する。この動作は、１行分の画素に対して同時に行われ、ノイズキャンセル回路ＮＣ1〜ＮＣmの１行分の信号が記憶される。ノイズキャンセル回路ＮＣ1〜ＮＣmに記憶された信号を、水平選択制御信号ＳＨ（１）〜ＳＨ（Ｍ）を与えることで、順次読み出し、差動アンプ１０７に入力する。差動アンプ１０７が、ノイズキャンセル回路ＮＣ1〜ＮＣmに記憶されたリセットレベルと信号レベルとの差分を求めることにより、増幅トランジスタ等が発生する固定パターンノイズと、浮遊拡散層で発生するリセットノイズをキャンセルする。差動アンプ１０７からの画像信号を順次水平走査により外部に読み出す。このような処理を、１行目から、最終行まで行うことで、すべての画像信号が読み出される。１水平ラインの選択は、制御信号Ｓを画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の電圧読み出し用バッファアンプ１０８の画素選択用のスイッチングトランジスタＭＳ1に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。【００３９】
<光飛行時間を用いた距離画像の取得方法>
次に、本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の応用例として、光飛行時間を用いた距離画像の取得方法を図６のタイミングチャートを用いて説明する。図６に示すように、繰り返しパルス光源を用いて対象部にパルス光（送信光）を照射し、その反射光（受信光）を各画素で捕らえたとき、対象物までの距離によって光の遅れ時間Tdが変化する。【００４０】
（イ）ここでは、第１繰り返し周期と第２繰り返し周期とに分けて距離画像を取得する。【００４１】
例えば、「第１繰り返し周期」を奇数フレームの周期、「第２繰り返し周期」を偶数フレームの周期とすれば良い。第１繰り返し周期（奇数フレーム）では、送信光のパルスの直後に転送ゲート電極（第１の電位制御手段）３１に制御信号ＧＳ（Ａ）のパルスを与え、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する。このため、遅れ時間Tdの範囲の受信光の一部により構成される信号電荷が転送ゲート電極（第１の電位制御手段）３１により繰り返し転送される。その後、読み出しゲート電極（第２の電位制御手段）３２に制御信号ＴＸを印加して、電荷蓄積領域１２ａに蓄積された信号電荷が読み出しゲート電極（第２の電位制御手段）３２により読み出される。【００４２】
（ロ）更に、第１繰り返し周期（奇数フレーム）では、制御信号ＧＳ（Ａ）と逆位相で制御信号ＣＤ（Ａ）のパルスを排出ゲート電極（第３の電位制御手段）３３に与え、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送しないときの信号電荷を、受光カソード領域１１ａから排出ドレイン領域１４へ排出ゲート電極（第３の電位制御手段）３３により吐き出す。【００４３】
（ハ）第２繰り返し周期（偶数フレーム）では、光（送信光）のパルスの立ち上がりと同時に制御信号ＧＳ（Ｂ）のパルスを立ち上げ転送ゲート電極（第１の電位制御手段）３１に印加し、光（送信光）のパルス幅Ｔ0よりも長い一定期間にわたって受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を繰り返し転送する。このため、常に受信光の全体による信号電荷が、電荷蓄積領域１２ａに蓄積される。その後、読み出しゲート電極（第２の電位制御手段）３２に制御信号ＴＸを印加して、電荷蓄積領域１２ａに蓄積された信号電荷が読み出しゲート電極（第２の電位制御手段）３２により読み出される。【００４４】
（ニ）又、図示を省略するが、第２繰り返し周期（偶数フレーム）では、制御信号ＧＳ（Ｂ）と逆位相の制御信号ＣＤ（Ｂ）を与え、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送しないときの信号電荷が、受光カソード領域１１ａから排出ドレイン領域１４へ吐き出されるようにしてもよい。【００４５】
第１繰り返し周期（奇数フレーム）において、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送される信号電荷（第１の信号電荷）Qs1は、第１繰り返し周期（奇数フレーム）の光パルスの繰り返し数をN、光電流をIphとして、式（１）のように表される。【００４６】
Qs1=Iph×Td×N  ・・・（１）
第２繰り返し周期（偶数フレーム）において、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送される信号電荷（第２の信号電荷）Qs2は、第２繰り返し周期（偶数フレーム）の光パルスの繰り返し数をN、光電流をIphとして、式（２）のように表される。【００４７】
Qs2=Iph×T0×N  ・・・（２）
式（１）及び式（２）により、遅れ時間Tdは、式（３）のように求めることが出来る。【００４８】
Td=T0×(Qs1/Qs2) ・・・（３）
対象物までの距離Ｄは、光速をｃとして、式（４）のように求められる。【００４９】
D=(c/2)×Td   =(c/2)×T0×(Qs1/Qs2)・・・（４）
したがって、第１繰り返し周期（奇数フレーム）で電荷蓄積領域１２ａに蓄積した信号電荷Ｑｓ１及び第２繰り返し周期（偶数フレーム）で電荷蓄積領域１２ａに蓄積した信号電荷Ｑｓ２の総量の比を求めることにより、対象物までの距離Ｄを測定することが可能となる。【００５０】
本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置（２次元イメージセンサ）によれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。【００５１】
＜半導体測距素子及び固体撮像装置の製造方法＞
次に、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を図７（ａ）〜図９を用いて説明する。尚、以下に述べる半導体測距素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。【００５２】
（イ）先ず、図示を省略するが、３０〜０．６５Ωｃｍ程度（不純物密度４×１０14ｃｍ-3程度以上、３×１０16ｃｍ-3程度以下）の（１００）面を主表面とするｐ型半導体基板を用意する。このｐ型半導体基板の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ2膜）を形成後、フォトレジスト膜を塗布し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０12〜１０13ｃｍ-2程度のドーズ量でボロン（11Ｂ+）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散してｐウェルを形成する。このとき周辺回路部及びそれぞれの画素Ｘijの内部に配置される読み出し用バッファアンプ１０８にも、同時にｐウェルが形成される。又、周辺回路部には、同様にしてｎウェルも形成される。更に、ｐ型半導体基板の主表面の熱酸化膜をすべて除去して剥離してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ2膜）を半導体基板の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ3Ｎ4膜）を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、選択酸化（ＬＯＣＯＳ）用の窒化膜のマスクを形成する。そして、ＬＯＣＯＳ法を用いて窒化膜の開口部４２に、厚さ１５０ｎｍ程度以上、１０００ｎｍ程度以下、２００ｎｍ程度以上、４００ｎｍ程度以下のフィールド酸化膜を形成する。素子形成領域を覆う窒化膜は、シリコンに比較して酸化速度が著しく遅いので酸化防止膜として用いられる。【００５３】
（ロ）次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。次に、ゲートしきい値電圧制御（Ｖth制御）イオン注入を行う。先ずフォトリソグラフィ技術により、周辺回路のｐウェルをフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからｐウェル以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアンプ１０８のｐウェルと同時に、ｐウェルにｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖth制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。【００５４】
（ハ）次に、半導体基板１の表面を熱酸化し、図７（ａ）に示すようにゲート酸化膜２を形成する。更に、ゲート酸化膜２の上の全面にＣＶＤ法によりポリシリコン膜３を２００〜４００ｎｍ程度堆積する。そして、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５１をポリシリコン膜３上に、図７（ｂ）に示すように形成する。そして、このフォトレジスト膜５１をマスクとして、ＲＩＥ等によりポリシリコン膜３をエッチングする。その後、フォトレジスト膜５１を除去すれば、図７（ｃ）に示すように、転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３のパターンが形成される。【００５５】
（ニ）次に、フォトリソグラフィ技術を用いて、半導体基板１上にフォトレジスト膜５２を被覆する。そして、図８（ａ）に示すように転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３をマスクとして、自己整合的に、半導体基板１に燐（31Ｐ+）を１０15ｃｍ-2のオーダーでイオン注入する。同時に、周辺回路及び読み出し用バッファアンプ１０８のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも燐（31Ｐ+）がイオン注入される。その後、フォトレジスト膜５２を除去する。【００５６】
（ホ）次に、フォトリソグラフィ技術を用いて、半導体基板１上にフォトレジスト膜５３を被覆する。そして、図８（ｂ）に示すように転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３をマスクとして、自己整合的に、半導体基板１に砒素（75Ａｓ+）を８×１０15〜５×１０16ｃｍ-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプ１０８のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも砒素（75Ａｓ+）がイオン注入される。その後、フォトレジスト膜５３を除去する。【００５７】
（ヘ）次に、フォトリソグラフィ技術を用いて、半導体基板１上に他のフォトレジスト膜５４を被覆する。そして、図８（ｃ）に示すように転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３をマスクとして、自己整合的に、半導体基板１にホウ素（11Ｂ+）を３×１０15〜１×１０16ｃｍ-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプ１０８のｎウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にもホウ素（11Ｂ+）がイオン注入される。その後、フォトレジスト膜５４を除去して、半導体基板１を活性化熱処理すれば、半導体基板１には、図９に示すように、ｎ型の受光カソード領域１１ａ、ｐ+型ピニング層１１ｂ、受光カソード領域１１ａより不純物密度が高いｎ+型の電荷蓄積領域１２ａ、ｐ+型半導体領域１２ｂ、ｎ+型の電荷読み出し領域１３、排出ドレイン領域１４が形成される。同様に、図示を省略した周辺回路のｐウェル等にｎ型ソース／ドレイン領域が形成される。このとき、転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３に注入された燐（31Ｐ+）、砒素（75Ａｓ+）及びホウ素（11Ｂ+）も活性化されるので、転送ゲート電極３１、読み出しゲート電極３２及び排出ゲート電極３３が低抵抗化する。【００５８】
（ト）次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ2）と、この酸化膜（ＣＶＤ−ＳｉＯ2）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この表面に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグラフィ技術を用いて、各画素の半導体領域の直上に開口部４２を有する金属膜を形成し、遮光膜４１とする。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜の上にＣＶＤ法により積層すれば、本発明の第１の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜等が利用される。【００５９】
以上説明したように、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法によれば、受光カソード領域１１ａ、ｐ+型ピニング層１１ｂ、電荷蓄積領域１２ａ、ｐ+型半導体領域１２ｂ及び電荷読み出し領域１３の形成は、標準的なＣＭＯＳイメージセンサの製造工程に、図８（ｂ）に示した追加工程として、イオン注入等の簡単な工程を追加するだけで実現できる。したがって、標準ＣＭＯＳプロセスを基本としながら、ＣＣＤと同様に高速信号転送が可能なＴＯＦ型距離画像センサを標準的なＣＭＯＳプロセスで実現可能となる。【００６０】
<第１の実施の形態の変形例>
第１の実施の形態の変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体測距素子の平面構造として、図１０（ａ）に示すように、縞状（ストライプ状）にｎ+型受光カソード領域１１ａのパターンが複数形成されていても良い。図１０（ａ）のＢ−Ｂ面から見た断面構造を図１０（ｂ）に示す。ｐ+型ピニング層１１ｂは、受光カソード領域１１ａと同様にストライプ状の複数のパターンとなっていても、連続したパターンとなっていても構わない。【００６１】
電荷蓄積領域１２ａと受光カソード領域１１ａとを異なる不純物密度にする代わりに、受光カソード領域１１ａの平面パターンを細くすることにより、受光カソード領域１１ａ側のみが容易に空乏化する。即ち、第１のポテンシャル井戸ＰＷ１の底（空乏化したときの電位）を実効的に第２のポテンシャル井戸ＰＷ２の底よりも高くすることができ、信号電荷の完全転送を行うことができる。【００６２】
この場合は、受光カソード領域１１ａと電荷蓄積領域１２ａとの不純物密度は同一でよいので、図８（ｂ）に示したような追加の工程が不要で、工程が簡略化できる。【００６３】
（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内のＴＯＦ画素回路として機能する半導体測距素子の平面構造の一例を図１１に、対応する断面を図１２（ａ）に示す。【００６４】
図１２（ａ）は、図１１に示した半導体測距素子のＣ−Ｃ面から見た断面構造であり、先に説明する。図１２（ａ）に示すように、半導体測距素子は、第１導電型（ｐ型）の半導体基板（半導体領域）１と、半導体基板１の上部の一部に埋め込まれ、対象物からの反射光を光信号として受光し信号電荷に変換する第２導電型（ｎ型）の受光用表面埋め込み領域（受光カソード領域）１１ａと、半導体基板１の上部の一部に受光カソード領域１１ａと離間して互いに対向するように埋め込まれ、受光カソード領域１１ａにより生成した信号電荷をそれぞれ蓄積する第２導電型（ｎ+型）の第１電荷蓄積領域１２ａ及び第２電荷蓄積領域１４ａと、第１電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる第１電荷読み出し領域１３と、第２電荷蓄積領域１４ａにより蓄積した信号電荷を受け入れる第２電荷読み出し領域１５とを備える。【００６５】
受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。第１電荷蓄積領域（カソード領域）１２ａと、第１電荷蓄積領域１２ａ直下の半導体基板１（アノード領域）とで第１電荷蓄積ダイオードＤ２を構成している。第２電荷蓄積領域（カソード領域）１４ａと、第２電荷蓄積領域１４ａ直下の半導体基板１（アノード領域）とで第２電荷蓄積ダイオードＤ３を構成している。【００６６】
受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。第１電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。第２電荷蓄積領域１４ａの上には、ｐ+型ピニング層１４ｂが配置されている。ダーク電流が問題とならない用途（応用）等では、構造上、ｐ+型ピニング層１１ｂ，１２ｂ，１４ｂを省略しても構わない。【００６７】
ｐ+型ピニング層１１ｂ，１２ｂ，１４ｂ上には絶縁膜２が形成されている。絶縁膜２上には、受光カソード領域１１ａと第１電荷蓄積領域１２ａとの間の半導体基板１の表面（上部）に形成される転送チャネルの電位を制御して、受光カソード領域１１ａから第１電荷蓄積領域１２ａへ信号電荷を転送する第１転送ゲート電極３１が配置され、第１の電荷蓄積領域用電位制御手段を構成している。更に、絶縁膜２上には、第１電荷蓄積領域１２ａと第１電荷読み出し領域１３との間の半導体基板１の表面（上部）に形成される転送チャネルの電位を制御して、第１電荷蓄積領域１２ａから第１電荷読み出し領域１３へ信号電荷を転送する第１読み出しゲート電極３２が配置され、第１の電荷読み出し領域用電位制御手段を構成している。更に、絶縁膜２上には、受光カソード領域１１ａと第２電荷蓄積領域１４ａとの間の半導体基板１の表面（上部）に形成される転送チャネルの電位を制御して、受光カソード領域１１ａから第２電荷蓄積領域１４ａへ信号電荷を転送する第２転送ゲート電極３３が配置され、第２の電荷蓄積領域用電位制御手段を構成している。更に、絶縁膜２上には、第２電荷蓄積領域１４ａと第２電荷読み出し領域１５との間の半導体基板１の表面（上部）に形成される転送チャネルの電位を制御して、第２電荷蓄積領域１４ａから第２電荷読み出し領域１５へ信号電荷を転送する第２読み出しゲート電極３４が配置され、第２の電荷読み出し領域用電位制御手段を構成している。【００６８】
図１１に示したＤ−Ｄ方向から見た断面構造を図１４（ａ）に示す。図１４（ａ）に示すように、半導体基板１の上部の一部に、受光カソード領域１１ａと離間して、第１排出ドレイン領域１６ａ及び第２排出ドレイン領域１６ｂがそれぞれ配置されている。図１１の平面構造に示すように、図１２（ａ）から分かるように、受光カソード領域１１ａと第１排出ドレイン領域１６ａとの間を第１排出ゲート電極３３ａが延伸している。また、受光カソード領域１１ａと第２排出ドレイン領域１６ｂの間を第２排出ゲート電極３３ｂが延伸している。【００６９】
図１２（ａ）に示すように、第２電荷読み出し領域１５は第１電荷読み出し領域１３と表面配線で短絡し、第１電荷読み出し領域１３と第２電荷読み出し領域１５とを共通の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極に接続している。第１電荷読み出し領域１３と第２電荷読み出し領域１５の電位を共通の信号読み出しトランジスタ（増幅トランジスタ）で読み出す構成である。【００７０】
図１１の平面構造に示すように、図１２（ａ）から分かるように、受光カソード領域１１ａ上に配置された矩形のｐ+型ピニング層１１ｂと、第１電荷蓄積領域１２ａ上に配置されたｐ+型ピニング層１１ｂとの間に第１転送ゲート電極３１が延伸している。第１電荷蓄積領域１２ａ上に配置されたｐ+型ピニング層１２ｂと、第１電荷読み出し領域１３との間に第１読み出しゲート電極３２が延伸している。更に、受光カソード領域１１ａ上に配置された矩形のｐ+型ピニング層１１ｂと、第２電荷蓄積領域１４ａ上に配置されたｐ+型ピニング層１４ｂとの間に第２転送ゲート電極３３が延伸している。第２電荷蓄積領域１４ａ上に配置されたｐ+型ピニング層１４ｂと、第２電荷読み出し領域１５との間に第２読み出しゲート電極３４が延伸している。【００７１】
図１２（ｂ）は、図１２（ａ）において一点鎖線で示したＰ−Ｐ面で、第２電荷読み出し領域１５、第２電荷蓄積領域１４ａ、受光カソード領域１１ａ、第１電荷蓄積領域１２ａ及び第１電荷読み出し領域１３を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図１２（ｂ）の左側に受光カソード領域１１ａの伝導帯端のポテンシャル井戸（第１のポテンシャル井戸）ＰＷ１を示す。更に、第１のポテンシャル井戸ＰＷ１の右側に、第１電荷蓄積領域１２ａの伝導帯端のポテンシャル井戸（第２のポテンシャル井戸）ＰＷ２を示す。第１のポテンシャル井戸ＰＷ１と、第２のポテンシャル井戸ＰＷ２との間の電位障壁は、第１転送ゲート電極３１直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。更に、第２のポテンシャル井戸ＰＷ２の右側に、第１電荷読み出し領域１３のポテンシャル井戸を右上がりのハッチングで示す。第２のポテンシャル井戸ＰＷ２と、第１電荷読み出し領域１３のポテンシャル井戸との間の電位障壁は、第１読み出しゲート電極３２直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。【００７２】
更に、第１のポテンシャル井戸ＰＷ１の左側に、第２電荷蓄積領域１４ａの伝導帯端のポテンシャル井戸（第３のポテンシャル井戸）ＰＷ３を示す。第１のポテンシャル井戸ＰＷ１と、第３のポテンシャル井戸ＰＷ３との間の電位障壁は、第２転送ゲート電極３３直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。更に、第３のポテンシャル井戸ＰＷ３の右側に、第２電荷読み出し領域１５のポテンシャル井戸を右上がりのハッチングで示す。第３のポテンシャル井戸ＰＷ３と、第２電荷読み出し領域１５のポテンシャル井戸との間の電位障壁は、第２読み出しゲート電極３５直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。受光カソード領域１１ａの不純物密度が、第１電荷蓄積領域１２ａ及び第２電荷蓄積領域１４ａの不純物密度よりも高いので、第２のポテンシャル井戸ＰＷ２及び第３のポテンシャル井戸ＰＷ３の深さが、第１のポテンシャル井戸ＰＷ１の深さよりも深い。【００７３】
図１２（ｂ）に示すように、第１転送ゲート電極３１及び第２転送ゲート電極３３のそれぞれに制御信号ＧＳとして低い電圧（０Ｖ、又は負電位）を与えた場合、信号電荷は転送されない。又、図１２（ｃ）に示すように、第１転送ゲート電極３１及び第２転送ゲート電極３３のそれぞれに制御信号ＧＳとして高い電圧（正の電圧）を与えた場合、受光カソード領域１１ａの信号電荷を第１電荷蓄積領域１２ａ及び第２電荷蓄積領域１４ａにそれぞれ転送することができる。【００７４】
又、図１３（ａ）に示すように、第１読み出しゲート電極３２及び第２読み出しゲート電極３４のそれぞれに制御信号ＴＸとして低い電圧（０Ｖ、又は負電位）を印加することにより、信号電荷は転送されない。一方、図１３（ｂ）に示すように、第１読み出しゲート電極３２及び第２読み出しゲート電極３４のそれぞれに制御信号ＴＸとして高い電圧（正の電圧）を印加することにより、第１電荷蓄積領域１２ａ及び第２電荷蓄積領域１４ａに蓄積された信号電荷を第１電荷読み出し領域１３及び第２電荷読み出し領域１５のそれぞれに転送することができる。【００７５】
本発明の第２の実施の形態において、例えば、制御パルス信号ＴＸが第１転送ゲート電極３１及び第２転送ゲート電極３３に与えられて、左右に信号電荷の転送を行っているときには、第１排出ゲート電極３３ａ及び第２排出ゲート電極３３ｂに負の電圧を与えて、図１４（ｂ）に示すように電位障壁を形成し、第１排出ドレイン領域１６ａ及び第２排出ドレイン領域１６ｂに電荷が転送されないようにしておく。【００７６】
一方、信号電荷を吐き出すときには、図１４（ｃ）に示すように、第１排出ゲート電極３３ａ及び第２排出ゲート電極３３ｂに高い電位を与えて、第１排出ドレイン領域１６ａ及び第２排出ドレイン領域１６ｂに信号電荷を吐き出す。【００７７】
尚、図１４（ｃ）に示した電圧の印加方法は例示であり、図１４（ｃ）の左右の第１排出ゲート電極３３ａ及び第２排出ゲート電極３３ｂに印加する電圧ＣＤは、特に同じ電圧である必要はなく、互いに±の電圧を加えても排出できる。又、図１４（ｃ）のとおり同じプラスの電圧を加えても信号電荷を排出できる。即ち、図１４（ｃ）の左右の第１排出ゲート電極３３ａ及び第２排出ゲート電極３３ｂに印加する電圧ＣＤには、柔軟性を持った種々の電圧の与え方が可能であり、種々の電圧を印加することにより、効果的に信号電荷の影響を除去できる。【００７８】
本発明の第２の実施の形態に係る固体撮像装置の動作は、本発明の第１の実施の形態に係る固体撮像装置の動作と基本的に同様であるので、重複した説明を省略する。【００７９】
以上説明したように、第２の実施の形態に係る半導体測距素子及び固体撮像装置によれば、第１の実施の形態と同様に、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。【００８０】
<第２の実施の形態の第１変形例>  
本発明の第２の実施の形態の変形例に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体測距素子の制御信号の設定方法として、図１２に示す構成において、第１転送ゲート電極３１を第１繰り返し周期（奇数フレーム）用とし、第２転送ゲート電極３３を第２繰り返し周期（偶数フレーム）用として、互いに独立した制御信号ＧＳ１＝ＧＳ（Ａ），ＧＳ２＝ＧＳ（Ｂ）を与えても良い。ＧＳ（Ａ）及びＧＳ（Ｂ）は、図６に示した制御信号である。第１転送ゲート電極３１及び第２転送ゲート電極３３のそれぞれに制御信号ＧＳ１，ＧＳ２を異なる値にして印加すれば、第１繰り返し周期（奇数フレーム）では第１電荷蓄積領域１２ａに、第２繰り返し周期（偶数フレーム）では第２電荷蓄積領域１４ａにそれぞれ独立して信号電荷を転送することができる。例えば、第２転送ゲート電極３３に制御信号ＧＳ２として低い電圧（０Ｖ、又は負電位）を印加した状態で、第１転送ゲート電極３１に制御信号ＧＳ１＝ＧＳ（Ａ）として高い電圧（正の電圧）を印加することにより、受光カソード領域１１ａの信号電荷を第１電荷蓄積領域１２ａにのみ転送することができる。【００８１】
第１電荷読み出し領域１３と第２電荷読み出し領域１５とを表面配線で短絡し、第１電荷読み出し領域１３と第２電荷読み出し領域１５とを共通の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極に接続すれば、１画素内のトランジスタ数を少なくできるとともに、電位の共通した拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。このため、図１２（ａ）では、第１電荷読み出し領域１３と第２電荷読み出し領域１５の電位を共通の信号読み出しトランジスタ（増幅トランジスタ）で読み出す構成を示している。【００８２】
<第２の実施の形態の第２変形例>  
画素の構造が複雑になる欠点はあるが、図１５（ａ）に示すように、第１電荷読み出し領域１３及び第２電荷読み出し領域１５のそれぞれに、互いに独立した第１電圧読み出し用バッファアンプ１０８ａ及び第２電圧読み出し用バッファアンプ１０８ｂが接続されていても良い。第１電荷読み出し領域１３には、電圧読み出し用バッファアンプ１０８を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続される。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ１０５から与えられる。【００８３】
一方、第２電荷読み出し領域１５には、電圧読み出し用バッファアンプ１０８の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ2のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ2のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ2のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ2のソース電極は、垂直信号線Ｂ2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ１０５から与えられる。【００８４】
第２変形例では、第１変形例と同様に、第１転送ゲート電極３１を第１繰り返し周期（奇数フレーム）用とし、第２転送ゲート電極３３を第２繰り返し周期（偶数フレーム）用として、互いに独立した制御信号ＧＳ１＝ＧＳ，ＧＳ２を与え、更に第１繰り返し周期（奇数フレーム）では第１読み出しゲート電極３２に、第２繰り返し周期（偶数フレーム）では第２読み出しゲート電極３４に互いに独立した制御信号ＴＸ１，ＴＸ２を与える。【００８５】
例えば、図１５（ｂ）に示すように、第１繰り返し周期（奇数フレーム）では第２転送ゲート電極３３に制御信号ＧＳ２として低い電圧（０Ｖ、又は負電位）を印加した状態で、第１転送ゲート電極３１に制御信号ＧＳ１＝ＧＳ（Ａ）として高い電圧（正の電圧）を印加することにより、受光カソード領域１１ａの信号電荷を第１電荷蓄積領域１２ａにのみ転送することができる。【００８６】
例えば、図１６に示すように、第１繰り返し周期（奇数フレーム）では第２読み出しゲート電極３４に制御信号ＴＸ２として低い電圧（０Ｖ、又は負電位）を印加した状態で、第１読み出しゲート電極３２に制御信号ＴＸ１として高い電圧（正の電圧）を印加することにより、第１電荷蓄積領域１２ａの信号電荷を第１電荷読み出し領域１５にのみ転送することができる。【００８７】
選択用制御信号Ｓをハイレベルにすることにより、スイッチングトランジスタＭＳ1，ＭＳ2が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1，ＭＡ2で増幅された第１電荷読み出し領域１３、第２電荷読み出し領域１５の電位に対応する電流が垂直信号線Ｂ1，Ｂ2に流れる。【００８８】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。【００８９】
例えば、既に述べた第１及び第２の実施の形態の説明では、「第１繰り返し周期」を奇数フレームの周期、「第２繰り返し周期」を偶数フレームの周期として説明したが、これに限定されず、数フレーム毎に、飛び飛びに選択して、「第１繰り返し周期」と「第２繰り返し周期」とを定義しても構わない。又、第１導電型をｐ型、第２導電型をｎ型として説明したが、例示に過ぎず、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。【００９０】
又、第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）としてのＴＯＦ型距離画像センサを例示的に説明したが、本発明の半導体測距素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体測距素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。【００９１】
又、第１及び第２の実施の形態の説明においては、転送ゲート電極（第１の電位制御手段）３１に制御信号ＧＳとして正のバイアスを印加し、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に反転層を形成して信号電荷を転送するノーマリ・オフ形（エンハンスメント形）のnＭＯＳＦＥＴで転送手段を実現する場合を説明したが、図１７に示すように、転送ゲート電極３１の直下のｎ型（第２導電型）の受光カソード領域１１ａとｎ型（第２導電型）の電荷蓄積領域１２ａとの間にｎ型（第２導電型）の表面埋込領域１７をｎ型チャネル領域として形成したノーマリ・オン形（ディプリーション形）のｎＭＯＳＦＥＴで転送手段を実現するようにしても良い。図１７に示す構造の場合、転送ゲート電極３１に制御信号ＧＳとして０Ｖ（接地電位）を印加した状態が、第１の実施の形態で説明した図４（ａ）に示すポテンシャル図になり、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷が転送される。図３（ｂ）に示すように、第１ポテンシャル井戸ＰＷ１と第２ポテンシャル井戸ＰＷ２との間に電子に対する電位障壁が形成され、受光カソード領域１１ａから電荷蓄積領域１２ａに信号電荷は転送されないようにするためには、転送ゲート電極３１に制御信号ＧＳとして負の電圧を印加すれば良い。即ち、図１７に示す構造の場合、ゲート電極３１に印加する制御信号ＧＳには、第１及び第２の実施の形態で説明した構造の場合と逆の極性のパルスを用いることとなる。【００９２】
転送ゲート電極３１の直下に第２導電型の表面埋込領域を設けて、ノーマリ・オン形（ディプリーション形）のＭＯＳＦＥＴを構成することにより、絶縁膜２と半導体領域（半導体基板）１との界面順位、若しくは表面ポテンシャルの影響を抑制できるので、より高速に信号電荷を移動させることができる。このより高速な電荷の転送により、残像を防止でき、残電荷によるランダムノイズの発生をより有効に防止できる。なお、図１７では図３（ｂ）及び図４（ａ）等のポテンシャル図を示すＰ−Ｐ面を一点鎖線で示す都合上、表面埋込領域１７の深さを誇張して深く記載しているが、現実には、表面埋込領域１７の深さは、ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂの深さと同程度に浅く形成すれば良い。【００９３】
図１７に示すｎ型の表面埋込領域１７は、工程数が増大するが、受光カソード領域１１ａ及び電荷蓄積領域１２ａを形成する場合と同様に、半導体基板１にｎ型不純物をイオン注入した後、熱処理することで形成可能である。【００９４】
又、電荷蓄積領域１２ａと電荷読み出し領域１３との間及び受光カソード領域１１ａと排出ドレイン領域１４との間にそれぞれｎ型のチャネル領域を形成しても良い。【００９５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用の可能性】
【００９６】
本発明によれば、高速電荷転送を行える半導体測距素子を提供でき、更にはこの半導体測距素子を画素として複数個配列して、低コストで、且つ高い距離分解能と空間解像度を有する固体撮像装置を提供できるので、自動車用の距離センサの分野や３次元画像の取得や生成の分野に応用可能である。更に３次元画像を利用した運動競技選手の動作解析やゲーム機の分野にも利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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