【手続補正書】
【提出日】平成16年6月23日(2004.6.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン半導体基板上に第１のゲート絶縁膜、第１のポリシリコン膜及び、第１のシリコン窒化膜と第１のシリコン酸化膜とからなる積層膜とを順次形成する工程と、
前記積層膜を所定のパターン形状を有するように残す工程と、
前記積層膜をマスクとして用いて、前記第１のポリシリコン膜、第１のゲート絶縁膜及び前記シリコン半導体基板を順次除去することにより、前記シリコン半導体基板に複数の素子分離用溝を形成し、これらによって前記シリコン半導体基板に複数の素子領域を形成する工程と、
前記シリコン半導体基板のセルアレイ領域上が覆われるように第１のフォトレジストを形成する工程と、
等方性エッチングにより、周辺回路トランジスタ領域における前記第１のポリシリコン膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第１の後退処理工程と、
前記第１のフォトレジストを剥離する工程と、
等方性エッチングにより全面を処理し、前記第１のシリコン窒化膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第２の後退処理工程と、
酸化を行うことにより、前記各素子領域の上部角部を丸めるとともに前記シリコン半導体基板の露出面及び第１のポリシリコン膜の露出面に酸化膜を形成する酸化工程と、
前記素子分離用溝の内部を含む全面に素子分離用絶縁膜を堆積する工程と、
研磨を行って、前記積層膜の前記第１のシリコン窒化膜の一部が残るように前記素子分離用絶縁膜、第１のシリコン酸化膜及び第１のシリコン窒化膜を除去する平坦化工程と、
前記研磨工程で残った前記第１のシリコン窒化膜を除去する工程と、
前記周辺回路トランジスタ領域上を覆うように第２のフォトレジストを形成する工程と、
等方性エッチングにより、前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程と、
前記第２のフォトレジストを剥離する工程と、
全面に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜をパターニングして、第２のポリシリコン膜を前記セルアレイ領域上の前記第１のポリシリコン膜毎に分離させる工程と、
全面に第２のゲート絶縁膜を形成する工程と、
前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程と、
前記周辺回路トランジスタ領域の前記各素子領域上に第３のゲート絶縁膜を形成する工程と、
全面に第３のポリシリコン膜を形成する工程
とを具備することを特徴する不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１の後退処理工程がウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ウエットエッチングがＯ3を含むＨＦ溶液により行われることを特徴する請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２後退処理工程がウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ウエットエッチングが希ＨＦ液にグリセロールを入れた処理液を用いて行われることを特徴する請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１の後退処理工程において前記第１のポリシリコン膜の側面を後退させる処理は、
前記酸化工程で前記第１のポリシリコン膜の側面に形成される酸化膜と第１のポリシリコン膜との界面および前記シリコン半導体基板の素子分離用溝の側面に形成される酸化膜とシリコン半導体基板の素子分離用溝の側面の界面との位置の差が、前記第１のゲート絶縁膜を除去する際のエッチング量以上となるように行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第２の後退処理工程において前記第１のシリコン窒化膜の側面を後退させる位置は、
前記酸化工程で前記第１のポリシリコン膜の側面に形成される酸化膜の位置と同等またはそれより内側であることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記等方性エッチングにより前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程が、ウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１のシリコン窒化膜を除去する工程が、熱リン酸を用いた剥離により行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程が、
前記セルアレイ領域上を覆うように第３のフォトレジストを形成する工程と、
前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜を除去する工程と、
等方性エッチングにより前記周辺回路トランジスタ領域上の前記第２のポリシリコン膜及びその下部の前記第１のポリシリコン膜を除去する工程と、
等方性エッチングにより前記周辺回路トランジスタ領域の前記第１のゲート絶縁膜を除去する工程と、
前記第３のフォトレジストを剥離する工程
とからなることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特に埋め込み素子分離領域により絶縁分離された素子領域に形成されたゲート電極の端部の形状およびその制御方法に関するもので、例えばＮＯＲ型フラッシュＥＥＰＲＯＭなどの一括消去型の不揮発性半導体メモリ、メモリ混載ロジック集積回路などに適用されるものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記したような丸め酸化工程について、本願出願人は、特願平11-73074号「半導体装置およびその製造方法」により具体例を提案した。これにより、ＳＴＩ素子分離構造を採用したフラッシュＥＥＰＲＯＭにおける周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域での動作が安定になり、製品の収率を向上させることが可能になった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【発明が解決しようとする課題】
本発明は上記の問題点を解決すべくなされたもので、埋め込み素子分離膜形成後に形成した周辺回路トランジスタのゲート電極部の素子分離端部における素子分離溝への落ち込みを最低限に抑え、消費電流の増加を抑制した不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、シリコン半導体基板上に第１のゲート絶縁膜、第１のポリシリコン膜及び、第１のシリコン窒化膜と第１のシリコン酸化膜とからなる積層膜とを順次形成する工程と、前記積層膜を所定のパターン形状を有するように残す工程と、前記積層膜をマスクとして用いて、前記第１のポリシリコン膜、第１のゲート絶縁膜及び前記シリコン半導体基板を順次除去することにより、前記シリコン半導体基板に複数の素子分離用溝を形成し、これらによって前記シリコン半導体基板に複数の素子領域を形成する工程と、前記シリコン半導体基板のセルアレイ領域上が覆われるように第１のフォトレジストを形成する工程と、等方性エッチングにより、周辺回路トランジスタ領域における前記第１のポリシリコン膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第１の後退処理工程と、前記第１のフォトレジストを剥離する工程と、等方性エッチングにより全面を処理し、前記第１のシリコン窒化膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第２の後退処理工程と、酸化を行うことにより、前記各素子領域の上部角部を丸めるとともに前記シリコン半導体基板の露出面及び第１のポリシリコン膜の露出面に酸化膜を形成する酸化工程と、前記素子分離用溝の内部を含む全面に素子分離用絶縁膜を堆積する工程と、研磨を行って、前記積層膜の前記第１のシリコン窒化膜の一部が残るように前記素子分離用絶縁膜、第１のシリコン酸化膜及び第１のシリコン窒化膜を除去する平坦化工程と、前記研磨工程で残った前記第１のシリコン窒化膜を除去する工程と、前記周辺回路トランジスタ領域上を覆うように第２のフォトレジストを形成する工程と、等方性エッチングにより、前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程と、前記第２のフォトレジストを剥離する工程と、全面に第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜をパターニングして、第２のポリシリコン膜を前記セルアレイ領域上の前記第１のポリシリコン膜毎に分離させる工程と、全面に第２のゲート絶縁膜を形成する工程と、前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程と、前記周辺回路トランジスタ領域の前記各素子領域上に第３のゲート絶縁膜を形成する工程と、全面に第３のポリシリコン膜を形成する工程とを具備することを特徴する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
【発明の効果】
上述したように本発明の不揮発性半導体記憶装置の製造方法によれば、素子分離膜形成後に形成される周辺回路トランジスタのゲート電極部の素子分離エッジ部でゲート電極が落ち込む問題を回避することにより、周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域でのトランジスタの動作が安定になり、製品の収率を向上させることが可能になる。