【手続補正書】
【提出日】平成16年2月27日(2004.2.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２ビット単位でメモリアクセスが行われる２つのメモリチップを互いに裏面が対向する状態で封止して４ビット単位でのメモリアクセスを行うようにしてなることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記２つのメモリチップは、互いに裏面が接触するよう重ね合わされてなり、２つのメモリチップの少なくとも表面が封止用樹脂に接触することを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
上記メモリチップは、複数のメモリバンクに分けられており、上記裏面が接触するように重ね合わされたとき、同じアドレスが割り当てられたメモリバンクのメモリチップの裏面での位置が異なるようにされてなることを特徴とする半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記２つのメモリチップが積層されて封止された半導体記憶装置の厚さは、それの半分又は同等の記憶容量を有する１個のメモリチップが封止された半導体記憶装置の厚さと同等かそれ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
上記積層されたメモリチップは、配線手段又はボンディングワイヤを用いて、その信号伝達経路又は信号レベルの設定により、２ビット単位でのメモリアクセスを含んだ複数ビット単位による複数通りのデータ入出力を可能にする機能を備えてなることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
上記複数ビット単位は、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りであることを特徴とする半導体記憶装置。
【請求項７】
請求項２又は３において、
上記半導体記憶装置は、方形の樹脂封止パッケージの長手方向の両側面から延びるようリードが形成され、
上記４ビットは、第１リードないし第４リードからなるデータ用リードに対応され、
上記第１と第２リードのペアと第３と第４リードのペアとは、方形の樹脂封止パッケージの両側に上記長手方向と平行な中心線に対して対称的な位置に分かれて設けられ、
上記２つのメモリチップの一方のメモリチップは、２ビットのデータ端子に対応された電極が上記第１リードと第２リードに対して電気的に接続され、他方のメモリチップは、２ビットのデータ端子に対応された電極が上記第３リードと第４リードに対して電気的に接続されてなることを特徴とする半導体記憶装置。
【請求項８】
２ビット単位でメモリアクセスが行われる２つのメモリチップを積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにしてなり、
上記２つのメモリチップは、それぞれが表面にテープ状態のリードが設けられ、裏面を除いて少なくとも上記表面部が封止樹脂と接触することを特徴とする半導体記憶装置。
【請求項９】
請求項８において、
上記積層構造にされた半導体記憶装置の厚さは、それの半分又は同等の記憶容量を有する１個のメモリチップからなる半導体記憶装置の厚さと同等かそれ以下であることを特徴とする半導体記憶装置。
【請求項１０】
請求項８において、
上記各メモリチップは、配線手段又はボンディングワイヤを用いて、その信号伝達経路又は信号レベルの設定により、２ビット単位でのメモリアクセスを含んだ複数ビット単位による複数通りのデータ入出力を可能にする機能を備えてなることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
上記複数ビット単位は、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りであることを特徴とする半導体記憶装置。
【請求項１２】
裏面同士を重ね合わせた状態で封止体により封止された２つのメモリチップを有し、
上記２つのメモリチップは、それぞれ複数のメモリ領域に分割されており、
上記２つのメモリチップは、それぞれ活性化されたメモリ領域から２ビット単位でメモリアクセスが行われることにより４ビット単位でメモリアクセスが行われ、
上記２つのメモリチップの重ね合わせ面において上記活性化されたメモリ領域の位置が異なることを特徴とする半導体記憶装置。
【請求項１３】
第１及び第２メモリチップと、
上記第１及び第２メモリチップの裏面同士を重ねた状態で封止する封止体と、  上記封止体の第１辺から該封止体の内外に延びる第１及び第２リードと、
上記第１辺と対向する上記封止体の第２辺から該封止体の内外に延びる第３及び第４リードとを備え、
上記第１及び第２メモリチップは、それぞれの回路形成面において、各メモリチップの長辺と平行な直線であって短辺の中央部を通る直線に沿つて配置されたデータ出力用の第１、第２、第３及び第４端子を有し、
上記第２端子は上記第１端子と第３端子との間の上記第１端子に近い位置に配置され、
上記第３端子は上記第２端子と第４端子との間の上記第４端子に近い位置に配置され、
上記第１リードと上記第４リードは上記直線を挟んで対向する位置に配置され、
上記第２リードと上記第３リードは上記直線を挟んで対向する位置に配置され、
上記第１及び第２メモリチップは、それぞれ上記第１及び第２端子のいずれか一方と第３及び第４端子のいずれか一方とを用いて２ビット単位でデータ出力を行うことにより、４ビット単位で上記第１、第２、第３及び第４リードからデータ出力を行うことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３において、
上記第１メモリチップの上記第１及び第２端子のいずれか一方の端子と上記第２メモリチップの上記第１及び第２端子のいずれか一方の端子が、それぞれ上記第１リードと上記第４リードにワイヤを介して選択的に接続され、
上記第１メモリチップの上記第３及び第４端子のいずれか一方の端子と上記第２メモリチップの上記第３及び第４端子のいずれか一方の端子が、それぞれ上記第２リードと上記第３リードにワイヤを介して選択的に接続されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、
第１及び第２メモリチップは、それぞれ４ビット単位でのデータ出力が可能な構成を備え、上記４ビットのデータは上記第１、第２、第３及び第４端子から得られることを特徴とする半導体記憶装置。
【請求項１６】
第１及び第２メモリチップと、
上記第１及び第２メモリチップの裏面同士を重ねた状態で封止する封止体と、  上記封止体の内外に延びる複数のアドレス用リードと、
上記封止体の内外に延びる複数のデータ用リードとを備え、
各アドレス用リードは封止体内において２つに分岐され、分岐されたそれぞれのリードが上記第１及び第２メモリチップの表面上にそれぞれ延ばされ、
各データ用りードは、それぞれ上記第１及び第２メモリチップの少なくとも一方の表面上に延ばされ、
上記第１及び第２メモリチップは、それぞれの表面に複数のアドレス端子と複数のデータ端子を有し、
上記第１及び第２メモリチップの対応する各アドレス端子同士はそれぞれ分岐されたアドレス用リードとワイヤとを介して共通接続され、
上記第１メモリチップ上の各データ端子と上記第２メモリチップ上の各データ端子とは分離して各データ用リードにワイヤを介して接続され、
上記第１及び第２メモリチップからそれぞれ２ビット単位でデータ出力を行うことにより、４ビット単位で上記データ用リードからデータ出力を行うことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、
各データ用リードは、上記第１及び第２メモリチップに対する延長長さにおいて非対称であることを特徴とする半導体記憶装置。
【請求項１８】
配線手段又はボンディングワイヤを用いて、その信号伝達経路又は信号レベルの設定により、２ビット単位、４ビット単位、８ビット単位及び１６ビット単位の４通りのデータ出力を選択可能なメモリチップを備えてなることを特徴とする半導体記憶装置。