【手続補正書】
【提出日】平成17年1月25日(2005.1.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層またはソース層と、
前記第１導電型エミッタ層またはソース層と前記第１導電型ベース層の間の前記第２導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ベース層の他方の表面上に形成された、あるいは一方の表面上に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の主電極と、
前記第１導電型エミッタ層またはソース層上に設けられるとともに前記第２導電型ベース層上に設けられた第２の主電極とを具備し、
前記第２導電型ベース層のうちで前記ゲート電極と第２の主電極との間に所定のゲート電圧を印加することによって前記第２導電型ベース層と前記ゲート絶縁膜との界面に形成されるチャネル領域における第２導電型の不純物濃度分布は、前記第１導電型エミッタ層またはソース層と前記第２導電型ベース層との接合部よりも第１導電型ベース層寄りの位置に最高濃度を持つことを特徴とする電力用半導体素子。
【請求項２】
前記チャネル領域における第２導電型の不純物濃度分布は、前記第２導電型の不純物濃度分布と前記第１導電型エミッタ層またはソース層の不純物濃度分布の重ね合わせによって形成される前記第１導電型エミッタ層またはソース層と前記第２導電型ベース層との接合部の不純物濃度勾配よりも小さい不純物濃度勾配を、前記接合部と前記第２導電型の不純物濃度分布の最高濃度位置との間に持つことを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
前記チャネル領域のチャネルコンダクタンスは、前記第１導電型エミッタ層またはソース層と前記第２導電型ベース層における第２導電型の不純物濃度分布の最高濃度位置との間に形成されるチャネルコンダクタンスよりも、前記第１導電型ベース層と前記第２導電型ベース層における第２導電型の不純物濃度分布の最高濃度位置との間に形成されるチャネルコンダクタンスが大きいことを特徴とする請求項１または２記載の電力用半導体素子。
【請求項４】
前記第２導電型ベース層は、第１の第２導電型ベース層と、前記第１の第２導電型ベース層内に選択的に形成され、第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層とによって構成されることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体素子。
【請求項５】
前記第２の第２導電型ベース層は、前記第１導電型ベース層に接して形成されることを特徴とする請求項４記載の電力用半導体素子。
【請求項６】
前記第２の第２導電型ベース層の不純物の最高濃度の位置が、前記第２導電型ベース層内の前記ゲート絶縁膜に接する側の界面およびその近傍にのみ選択的に形成されていることを特徴とする請求項４記載の電力用半導体素子。
【請求項７】
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層またはソース層と、
前記第１導電型エミッタ層またはソース層と前記第１導電型ベース層の間の前記第２導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ベース層の他方の表面上に形成された、あるいは一方の表面上に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の主電極と、
前記第１導電型エミッタ層またはソース層上に設けられるとともに前記第２導電型ベース層上に設けられた第２の主電極とを具備し、
前記ゲート電極と第２の主電極との間に所定のゲート電圧を印加することによって前記第２導電型ベース層と前記ゲート絶縁膜との界面に形成されるチャネル領域における第２導電型の不純物濃度は、チャネル長方向において一定であることを特徴とする電力用半導体素子。
【請求項８】
前記ゲート電極は、前記第１導電型エミッタ層またはソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記ゲート絶縁膜を介して埋め込まれているトレンチ構造を有することを特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体素子。
【請求項９】
前記第２の主電極は、前記第１の第２導電型ベース層を貫通し、前記第２の第２導電型ベース層の途中の深さまで達するように形成された溝の底面あるいは側面あるいはその両方において、前記第２の第２導電型ベース層にコンタクトしていることを特徴とする請求項４乃至８のいずれか１項に記載の電力用半導体素子。
【請求項１０】
前記ゲート電極は、前記第２導電型ベース層の表面上に形成された前記ゲート絶縁膜上に形成されたプレーナ構造を有することを特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体素子。
【請求項１１】
第１導電型の第１ベース層と、
前記第１ベース層の一方の表面に選択的に形成された第２導電型の第２ベース層と、
前記第２ベース層の表面に選択的に形成された第１導電型のエミッタ層またはソース層と、
前記エミッタ層またはソース層と、前記第１ベース層の間に位置する前記第２ベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１ベース層の他方の表面上に形成された、あるいは一方の表面上に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の主電極と、
前記エミッタ層またはソース層上に設けられるとともに前記第２ベース層上に設けられた第２の主電極と、
前記ゲート絶縁膜と接するように形成され、前記エミッタ層またはソース層と前記第１ベース層との間の電子の走行領域となり、前記エミッタ層またはソース層と前記第２ベース層との接合部よりも前記第１ベース層寄りの位置に、最も速くピンチオフを起こさせるような不純物濃度を持つ不純物濃度分布を有するチャネル領域と
を具備したことを特徴とする電力用半導体素子。
【請求項１２】
第１導電型の第１ベース層と、
前記第１ベース層の一方の表面に選択的に形成された第２導電型の第２ベース層と、
前記第２ベース層の表面に選択的に形成された第１導電型のエミッタ層またはソース層と、
前記エミッタ層またはソース層と、前記第１ベース層の間に位置する前記第２ベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１ベース層の他方の表面上に形成された、あるいは一方の表面上に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の主電極と、
前記エミッタ層またはソース層上に設けられるとともに前記第２ベース層上に設けられた第２の主電極と、
前記エミッタ層またはソース層と分離され、かつ前記ゲート絶縁膜に接するようにして前記第２ベース層内に形成され、不純物濃度の最高濃度位置が前記第２ベース層の不純物濃度分布における不純物濃度の最高濃度位置よりも前記第１ベース層寄りに存在している第３ベース層と
を具備したことを特徴とする電力用半導体素子。
【請求項１３】
第１導電型ベース層を形成する工程と、
前記第１導電型ベース層の一方の表面に選択的に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層の表面に選択的に第１導電型エミッタ層またはソース層を形成する工程と、
前記第１導電型エミッタ層またはソース層と前記第１導電型ベース層との間の第２導電型ベース層の表面上にゲート絶縁膜を介してゲート電極を設ける工程と、
前記第１導電型ベース層の他方の表面上に、あるいは前記第１導電型ベース層の一方の表面上に選択的にコレクタ層またはドレイン層を形成する工程と、
前記コレクタ層またはドレイン層上に第１の主電極を形成する工程と、
前記第１導電型エミッタ層またはソース層および前記第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備し、
前記第２導電型ベース層を形成する際、少なくともチャネル領域となる部分における第２導電型の不純物濃度分布は、前記第１導電型エミッタ層またはソース層と前記第２導電型ベース層との接合部よりも第１導電型ベース層寄りの位置に最高濃度を持つように形成することを特徴とする電力用半導体素子の製造方法。
【請求項１４】
前記第２導電型ベース層を形成する工程は、
第１の第２導電型ベース層を形成する工程と、
前記第１の第１導電型ベース層内に選択的に、前記第１の第２導電型ベース層の不純物濃度よりも濃い不純物濃度を有する第２の第２導電型ベース層を形成する工程
とを具備することを特徴とする請求項１３記載の電力用半導体素子の製造方法。
【請求項１５】
前記第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第２導電型の不純物を注入して熱拡散する工程と、
引き続き、前記第１導電型ベース層の表面に第１導電型の不純物を注入して熱拡散する工程
とを具備することを特徴とする請求項１４記載の電力用半導体素子の製造方法。
【請求項１６】
前記第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第２導電型の不純物を注入して熱拡散する工程と、
引き続き、熱処理することによって表面近傍の前記第２導電型の不純物を熱処理雰囲気中に排出する工程
とを具備することを特徴とする請求項１４記載の電力用半導体素子の製造方法。
【請求項１７】
前記第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第１のドーズ量の第２導電型不純物を第１の加速エネルギーを用いて注入する工程と、
前記第２の第２導電型ベース層を形成する工程は、前記第１導電型ベース層の表面に前記第１のドーズ量より高い第２のドーズ量の第２導電型不純物を前記第１の加速エネルギーよりも高い第２の加速エネルギーを用いて注入する工程と、
前記注入された第２導電型不純物を熱拡散する工程
とを具備することを特徴とする請求項１４記載の電力用半導体素子の製造方法。
【請求項１８】
前記ゲート電極を形成する工程は、
前記第１導電型エミッタ層またはソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達したトレンチを形成する工程と、
前記トレンチの内部に前記ゲート絶縁膜を介してゲート電極を埋め込み形成する工程
とを具備することを特徴とする請求項１３乃至１７のいずれか１項に記載の電力用半導体素子の製造方法。
【請求項１９】
前記第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層の途中の深さ、あるいは、前記第１の第２導電型ベース層を貫通して前記第１導電型ベース層に達する深さまでトレンチコンタクト用の溝を形成する工程と、
前記トレンチコンタクト用の溝の底面に第２導電型の不純物を注入して熱拡散することにより、前記第１の第２導電型ベース層内のゲート酸化膜上にある前記第１の第２導電型ベース層の不純物濃度分布の最高点とは別の第２導電型の不純物濃度分布の最高点を持つ第２の第２導電型ベース層を形成する工程とを具備し、
前記第２の主電極は、前記溝の底面、あるいは側面、あるいはその両方において、前記第２の第２導電型ベース層にコンタクトさせるように形成する
ことを特徴とする請求項１４記載の電力用半導体素子の製造方法。
【請求項２０】
前記第２導電型ベース層を形成する工程および前記ゲート電極を形成する工程は、
前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層の途中の深さまで達した溝を形成する工程と、
前記溝内に酸化膜を形成する工程と、
前記溝内の底面の酸化膜を除去する工程と、
前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散する工程と、
前記多結晶シリコンを前記溝内より除去する工程と、
さらに、前記溝を前記第１導電型ベース層の途中の深さまで達するように掘り下げてトレンチ・ゲート用の溝を形成する工程と、
この後、前記トレンチ・ゲート用の溝内に前記ゲート絶縁膜を形成し、さらに、前記ゲート電極を埋め込み形成する工程
とを具備することを特徴とする請求項１３乃至１８のいずれか１項に記載の電力用半導体素子の製造方法。
【請求項２１】
前記第２導電型ベース層を形成する工程は、
前記第１導電型ベース層の表面に第１の第２導電型ベース層を形成する工程と、
前記第１の第２導電型ベース層を貫通して前記第１導電型ベース層に達する深さまで溝を形成する工程と、
前記溝内に酸化膜を形成する工程と、
前記溝内の底面の酸化膜を除去する工程と、
前記溝内に高い濃度の第２導電型の不純物をドープした多結晶シリコンを堆積して熱拡散し、第２の第２導電型ベース層を形成する工程と、
前記多結晶シリコンを除去する工程とを具備し、
前記第２の主電極は、前記溝の底面、あるいは側面、あるいはその両方において、前記第２の第２導電型ベース層にコンタクトさせるように形成する
ことを特徴とする請求項１４記載の電力用半導体素子の製造方法。
【請求項２２】
第１導電型ベース層を形成する工程と、
前記第１導電型ベース層の一方の表面に選択的に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層の表面に選択的に第１導電型エミッタ層またはソース層を形成する工程と、
前記第１導電型エミッタ層またはソース層と前記第１導電型ベース層との間の第２導電型ベース層の表面上にゲート絶縁膜を介してゲート電極を設ける工程と、
前記第１導電型ベース層の他方の表面上に、あるいは前記第１導電型ベース層の一方の表面上に選択的にコレクタ層またはドレイン層を形成する工程と、
前記コレクタ層またはドレイン層上に第１の主電極を形成する工程と、
前記第１導電型エミッタ層またはソース層および前記第２導電型ベース層の両方にコンタクトする第２の主電極を形成する工程とを具備し、
前記第２導電型ベース層を形成する際、前記第１導電型ベース層の表面に深さ方向に一定の第１の濃度でエピタキシャル成長を行わせ、引き続き、表面に深さ方向に一定の第１の濃度以下の第２の濃度でエピタキシャル成長を行わせることを特徴とする電力用半導体素子の製造方法。