(57)【要約】  データ信号をデータ信号線に対して送出するデータ信号線駆動回路の簡素化によって画像表示装置の製造コストの低減を図る。上記目的を達成するために、画像表示装置（２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ）であって、Ｎ個（Ｎは２以上の自然数）の画素（Ｐｒ，Ｐｒ４，Ｐｒ５，Ｐｇ，Ｐｇ４，Ｐｇ５，Ｐｂ，Ｐｂ４，Ｐｂ５）によってそれぞれ構成された複数の絵素（ＰＳ，ＰＳ４，ＰＳ５）と、複数の絵素に対して配置された複数の走査信号線（Ｙ１，Ｙ２，Ｙ３，Ｙｎ２）と、複数の絵素に対して配置された複数のデータ信号線（Ｘ１，Ｘ２，Ｘ３，Ｘｎ１）と、を備え、各絵素に対して配置された走査信号線の本数が、平均で１本よりも多く、各絵素に対して配置されたデータ信号線の本数が、平均でＮ本よりも少ない。
2008072704.tif 000002
【特許請求の範囲】
【請求項１】
画像表示装置であって、
Ｎ個（Ｎは２以上の自然数）の画素によってそれぞれ構成された複数の絵素と、
前記複数の絵素に対して配置された複数の走査信号線と、
前記複数の絵素に対して配置された複数のデータ信号線と、を備え、
各前記絵素に対して配置された前記走査信号線の本数が、平均で１本よりも多く、
各前記絵素に対して配置された前記データ信号線の本数が、平均でＮ本よりも少ないことを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記Ｎ個の画素が、
互いに異なる色の光を発する発光素子によってそれぞれ構成されたことを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置であって、
前記Ｎ個の画素が、
第１から第３の色の光を発する第１から第３の発光素子によってそれぞれ構成され、
前記複数の走査信号線が、
前記第１および第２の発光素子の発光のタイミングを制御する走査信号を供給する第１の走査信号線と、前記第２および第３の発光素子の発光のタイミングを制御する走査信号を供給する第２の走査信号線と、前記第１および第３の発光素子の発光のタイミングを制御する走査信号を供給する第３の走査信号線とを含むことを特徴とする画像表示装置。
【請求項４】
請求項３に記載の画像表示装置であって、
前記第１の発光素子の発光を制御する第１の画素回路と、
前記第２の発光素子の発光を制御する第２の画素回路と、
前記第３の発光素子の発光を制御する第３の画素回路と、
を備え、
前記第１の走査信号線が、
前記第１および第２の画素回路に対して交互に導通可能に接続され、
前記第２の走査信号線が、
前記第２および第３の画素回路に対して交互に導通可能に接続され、
前記第３の走査信号線が、
前記第１および第３の画素回路に対して交互に導通可能に接続されたことを特徴とする画像表示装置。
【請求項５】
請求項２に記載の画像表示装置であって、
前記Ｎ個の画素が、
第１から第３の色の光を発する第１から第３の発光素子によってそれぞれ構成され、
前記複数の走査信号線が、
前記第１および第２の発光素子の発光のタイミングを制御する走査信号を供給する第１の走査信号線と、前記第２および第３の発光素子の発光のタイミングを制御する走査信号を供給する第２の走査信号線とを含むことを特徴とする画像表示装置。
【請求項６】
請求項５に記載の画像表示装置であって、
前記第１の発光素子の発光を制御する第１の画素回路と、
前記第２の発光素子の発光を制御する第２の画素回路と、
前記第３の発光素子の発光を制御する第３の画素回路と、
を備え、
前記第１の走査信号線が、
前記第１、第１、および第２の画素回路の順に導通可能に接続され、
前記第２の走査信号線が、
前記第２、第３、および第３の画素回路の順に導通可能に接続されたことを特徴とする画像表示装置。
【請求項７】
請求項１に記載の画像表示装置であって、
前記複数の走査信号線が、
各前記絵素に対してＮ本ずつ配置され、
前記複数のデータ信号線が、
各前記絵素に対して１本ずつ配置されたことを特徴とする画像表示装置。
【請求項８】
請求項７に記載の画像表示装置であって、
前記Ｎ個の画素が、
第１から第３の色の光を発する第１から第３の発光素子によってそれぞれ構成され、
前記複数の走査信号線が、
前記第１の発光素子の発光のタイミングを制御する走査信号を供給する第１の走査信号線と、前記第２の発光素子の発光のタイミングを制御する走査信号を供給する第２の走査信号線と、前記第３の発光素子の発光のタイミングを制御する走査信号を供給する第３の走査信号線とを含むことを特徴とする画像表示装置。
【請求項９】
画像表示装置であって、
第１の方向及び前記第１の方向と異なる第２の方向に沿って配列される複数の画素と、
前記第１の方向及び第２の方向に沿って配列され、前記複数の画素の表示を制御する複数の画素回路と、
を備え、
前記第１の方向に関して、前記複数の画素を構成する画素の配列数と、前記複数の画素回路を構成する画素回路の配列数とが異なり、
前記第２の方向に関して、前記複数の画素を構成する画素の配列数と、前記複数の画素回路を構成する画素回路の配列数とが異なっていることを特徴とする画像表示装置。
【請求項１０】
請求項９に記載の画像表示装置において、
各前記画素が有する発光素子の発光のタイミングを制御する走査信号を各前記画素回路に対して供給し、前記第１の方向に沿って配列される複数の前記画素回路に対してそれぞれ共通に接続される複数の走査信号線と、
各前記発光素子の発光輝度に対応した画像データ信号を各前記画素回路に供給し、前記第２の方向に沿って配列される複数の前記画素回路に対してそれぞれ共通に接続される複数のデータ信号線と、を備えていることを特徴とする画像表示装置。
【請求項１１】
請求項１０に記載の画像表示装置において、
前記第１の方向に隣接する複数の画素に対応する複数の前記画素回路に対して、同一のデータ信号線が接続されていることを特徴とする画像表示装置。
【請求項１２】
請求項１０に記載の画像表示装置において、
Ｎ個（Ｎは２以上の自然数）の画素により構成される複数の絵素を備え、
各前記絵素に対して接続されるデータ信号線の数が、各前記絵素に対して接続される走査信号線の数のＮ倍よりも少ないことを特徴とする画像表示装置。
【請求項１３】
請求項１に記載の画像表示装置において、
各前記走査信号線の幅が、各前記データ信号線の幅よりも狭いことを特徴とする画像表示装置。
【請求項１４】
請求項１に記載の画像表示装置において、
隣接する前記走査信号線同士の間隔が、隣接する前記データ信号線同士の間隔よりも小さいことを特徴とする画像表示装置。
【請求項１５】
請求項１に記載の画像表示装置において、
各前記画素回路の輪郭が、各前記走査信号線の長手方向に沿った第１の辺と、前記第１の辺よりも長く、且つ各前記データ信号線の長手方向に沿った第２の辺と、を有する長方形状を成していることを特徴とする画像表示装置。
【請求項１６】
画像表示装置において、
発光素子を有するＮ個（Ｎは２以上の自然数）の画素から成り、第１の方向及び前記第１の方向と異なる第２の方向に沿って配列される複数の絵素と、
前記第１の方向及び第２の方向に沿って配列され、前記発光素子と異なる層に配置される複数の画素回路と、
各前記画素が有する前記発光素子と各前記画素回路とをそれぞれ電気的に接続する複数の接続部と、
を備え、
各前記接続部の前記第１及び前記第２の方向に関する位置が、各前記絵素内の前記接続部同士でそれぞれ異なることを特徴とする画像表示装置。
【請求項１７】
請求項３に記載の画像表示装置であって、
それぞれ２行の画素分の記憶容量を有し、且つ同時に異なるアドレスに対する画素データ信号の読み込みと読み出しとが許可された前記第１の色の画素データ信号用の第１ラインバッファ、前記第２の色の画素データ信号用の第２ラインバッファ、および前記第３の色の画素データ信号用の第３ラインバッファと、
前記第１から第３ラインバッファに一時的に記憶された画素データ信号を読み出して出力するデータセレクタと、
を備え、
前記第１から第３ラインバッファが、
それぞれ画像データの第１行の画素分の画素データ信号を読み込む第１読み込み動作と、それぞれ前記画像データの第２行の画素分の画素データ信号を読み込む第２読み込み動作と、それぞれ前記画像データの第３行の画素分の画素データ信号を読み込む第３読み込み動作とを、前記第１から第３読み込み動作の順番で順次に行い、
前記データセレクタが、
前記第１および第２ラインバッファにそれぞれ記憶された前記第１行および第２行の少なくとも一方の前記第１および第２の色の画素データ信号を読み出す第１読み出し動作と、前記第２および第３ラインバッファにそれぞれ記憶された前記第１行および第２行の少なくとも一方の前記第２および第３の色の画素データ信号を読み出す第２読み出し動作と、前記第１および第３ラインバッファにそれぞれ記憶された前記第１行および第２行の少なくとも一方の前記第１および第３の色の画素データ信号を読み出す第３読み出し動作と、を順次に行い、
前記第１から第３読み出し動作のうちの１番目の読み出し動作が、前記第１読み込み動作が開始された後に開始され、
前記第１から第３読み出し動作のうちの２番目の読み出し動作が、前記第２読み込み動作と並行して行われるタイミングを有し、
前記第１から第３読み出し動作のうちの３番目の読み出し動作が、前記第２読み込み動作の終了後であって、前記第３読み込み動作の開始前に開始され、前記第３読み込み動作の開始後であって、前記第３読み込み動作の終了前に終了されることを特徴とする画像表示装置。
【請求項１８】
請求項１７に記載の画像表示装置であって、
前記１番目の読み出し動作と前記２番目の読み出し動作との間の時間間隔と、前記２番目の読み出し動作と前記３番目の読み出し動作との間の時間間隔とが、略同一であることを特徴とする画像表示装置。
【請求項１９】
請求項５に記載の画像表示装置であって、
それぞれ１行の画素分の記憶容量を有し、且つ同時に異なるアドレスに対する画素データ信号の読み込みと読み出しとが許可された前記第１の色の画素データ信号用の第１ラインバッファ、前記第２の色の画素データ信号用の第２ラインバッファ、および前記第３の色の画素データ信号用の第３ラインバッファと、
前記第１から第３ラインバッファに一時的に記憶された画素データ信号を読み出して出力するデータセレクタと、
を備え、
前記第１から第３ラインバッファが、
それぞれ画像データの第１行の画素分の画素データ信号を読み込む第１読み込み動作と、それぞれ前記画像データの第２行の画素分の画素データ信号を読み込む第２読み込み動作とを、前記第１および第２読み込み動作の順番で順次に行い、
前記データセレクタが、
前記第１および第２ラインバッファにそれぞれ記憶された前記第１行の前記第１および第２の色の画素データ信号を読み出す第１読み出し動作と、前記第２および第３ラインバッファにそれぞれ記憶された前記第１行の前記第２および第３の色の画素データ信号を読み出す第２読み出し動作と、を順次に行い、
前記第１および第２読み出し動作のうちの一方の読み出し動作が、前記第１読み込み動作が開始された後に開始され、
前記第１および第２読み出し動作のうちの前記一方の読み出し動作とは異なる他方の読み出し動作が、前記第１読み込み動作の終了後であって、前記第２読み込み動作の開始前に開始され、前記第２読み込み動作の開始後であって、前記第２読み込み動作の終了前に終了されることを特徴とする画像表示装置。
【請求項２０】
請求項１９に記載の画像表示装置であって、
前記一方の読み出し動作が終了するタイミングから前記他方の読み出し動作が開始するタイミングまでの期間が、前記第１読み込み動作が終了するタイミングから前記第２読み込み動作が開始するタイミングまでの期間に含まれることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に関する。
【背景技術】
【０００２】
一般的なカラー画像を表示する画像表示装置では、１つの絵素（画像の表示単位、「ピクセル」とも称する）が複数の画素（最小の駆動単位、「サブピクセル」とも称する）によって構成されている。通常、１絵素は赤（Ｒ）緑（Ｇ）青（Ｂ）の３種類の色を発する画素によって構成されている。一般的には、各画素を縦横比がおおよそ３：１の略長方形に構成することで、各絵素を略正方形に構成している。また、画素配列は、赤、緑、青の画素がそれぞれストライプ状に配列される形態が最も多く採用されている。【０００３】
図３８は、一般的なストライプ状の画素配列を例示する図である。太線で囲まれたＲＧＢの光をそれぞれ発する３画素が１つの略正方形の絵素を構成し、当該絵素がマトリックス状（格子状）に配列されている。このストライプ状の画素配列では、略正方形の絵素を左右方向に三等分した各領域が各色の光を発する画素領域となっている。そして、ストライプ状の画素配列に対し、各画素の発光を制御する回路（画素回路）が画素配列と同様にストライプ状に配列されているのが一般的である。【０００４】
図３９は、一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列との位置関係を例示する図である。図３９(ａ)はストライプ状の画素配列を示し、図３９(ｂ)はストライプ状の画素回路の配列を示し、図３９(ｃ)は、図３９(ａ)と図３９(ｂ)とを重ね合わせた状態すなわち画像表示装置における画素配列と画素回路の配列との実際の位置関係を示している。図３９(ｃ)で示すように、各画素と各画素回路とが上下方向（図面上では奥行き方向）に重なり合うように配置され、上下に配置されている各画素回路と各画素とを導電可能に接続する接続部（ハッチングを付した丸部）が各画素に設けられている。【０００５】
このような画像表示装置では、一般に横方向（Ｘ方向）に配列されている各絵素に対して、各画素の発光タイミングに関する制御信号を供給する１本の走査信号線が設けられ、縦方向（Ｙ方向）に配列されている各画素の列に対して、画素の発光輝度に関するデータ信号（画素データ信号）を供給する１本のデータ信号線が設けられている。すなわち、各絵素は、１本の走査信号線及び３本のデータ信号線に接続される。【０００６】
しかしながら、各データ信号線に対して画素データ信号を送出するためのデータ信号線駆動回路（Ｘドライバ）は、各データ信号線に対応して設けられるバッファ等を備えた高価なピンが必要であり、画像表示装置の製造コストを上昇させる要因となっている。
【発明の開示】
【０００７】
本発明は上記問題に鑑みてなされたものであり、データ信号をデータ信号線に対して送出するデータ信号線駆動回路の簡素化によって画像表示装置の製造コストの低減を図る技術を提供することを目的とする。
【０００８】
上記課題を解決するため、第１の態様に係る画像表示装置は、Ｎ個（Ｎは２以上の自然数）の画素によってそれぞれ構成された複数の絵素と、前記複数の絵素に対して配置された複数の走査信号線と、前記複数の絵素に対して配置された複数のデータ信号線と、を備え、各前記絵素に対して配置された前記走査信号線の本数が、平均で１本よりも多く、各前記絵素に対して配置された前記データ信号線の本数が、平均でＮ本よりも少ないようにした。
【０００９】
これにより、データ信号をデータ信号線に対して送出するデータ信号線駆動回路の構成を簡素化することができ、画像表示装置の製造コストの低減し、画像表示装置の生産性を高めることができる。
【００１０】
第２の態様に係る画像表示装置は、第１の方向及び前記第１の方向と異なる第２の方向に沿って配列される複数の画素と、前記第１の方向及び第２の方向に沿って配列され、前記複数の画素の表示を制御する複数の画素回路と、を備え、前記第１の方向に関して、前記複数の画素を構成する画素の配列数と、前記複数の画素回路を構成する画素回路の配列数とが異なり、前記第２の方向に関して、前記複数の画素を構成する画素の配列数と、前記複数の画素回路を構成する画素回路の配列数とが異なっているようにした。
【００１１】
これにより、Ｎ個の画素によって構成される各絵素に対するデータ信号線の数が、走査信号線の数のＮ倍よりも少ない回路構成の実現が容易となり、生産性の高い画像表示装置の実現に供することができる。
【００１２】
第３の態様に係る画像表示装置は、発光素子を有するＮ個（Ｎは２以上の自然数）の画素から成り、第１の方向及び前記第１の方向と異なる第２の方向に沿って配列される複数の絵素と、前記第１の方向及び第２の方向に沿って配列され、前記発光素子と異なる層に配置される複数の画素回路と、各前記画素が有する前記発光素子と各前記画素回路とをそれぞれ電気的に接続する複数の接続部と、を備え、各前記接続部の前記第１及び前記第２の方向に関する位置が、各前記絵素内の前記接続部同士でそれぞれ異なるようにした。
【００１３】
これにより、画素や画素回路の配置の自由度が大きくなり、ひいては、回路設計の自由度を大きくすることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は実施形態に係る画像表示システムの概略構成を示す図である。
【図２】図２は有機ＥＬディスプレイの断面構造を例示する断面図である。
【図３】図３は表示部の構成を例示するブロック図である。
【図４】図４は第１実施形態に係る絵素および画素の配列を示す模式図である。
【図５】図５は第１実施形態に係る絵素回路および画素回路の配列を示す模式図である。
【図６】図６は画素および画素回路の位置関係を説明するための図である。
【図７】図７は画素および画素回路に対する接続部の配置を説明するための図である。
【図８】図８は画素および画素回路に対する接続部の配置を示す図である。
【図９】図９は第１実施形態に係るアドレス変換回路の構成を示すブロック図である。
【図１０】図１０は第１実施形態に係るアドレス変換に係るタイミングチャートである。
【図１１】図１１はアドレス変換前後におけるＸＹアドレスの関係を示す図である。
【図１２】図１２は第２実施形態に係る絵素回路および画素回路の配列を示す模式図である。
【図１３】図１３は画素および画素回路の位置関係を説明するための図である。
【図１４】図１４は画素および画素回路に対する接続部の配置を説明するための図である。
【図１５】図１５は画素および画素回路に対する接続部の配置を示す図である。
【図１６】図１６は第２実施形態に係るアドレス変換回路の構成を示すブロック図である。
【図１７】図１７は第２実施形態に係るアドレス変換に係るタイミングチャートである。
【図１８】図１８はアドレス変換前後におけるＸＹアドレスの関係を示す図である。
【図１９】図１９は第３実施形態に係る絵素回路および画素回路の配列を示す模式図である。
【図２０】図２０は画素および画素回路の位置関係を説明するための図である。
【図２１】図２１は画素および画素回路に対する接続部の配置を説明するための図である。
【図２２】図２２は画素および画素回路に対する接続部の配置を示す図である。
【図２３】図２３は第３実施形態に係るアドレス変換回路の構成を示すブロック図である。
【図２４】図２４は第３実施形態に係るアドレス変換に係るタイミングチャートである。
【図２５】図２５はアドレス変換前後におけるＸＹアドレスの関係を示す図である。
【図２６】図２６は変形例に係る画像表示装置の概略構成を示す図である。
【図２７】図２７は具体例１に係る絵素および画素配列を示す模式図である。
【図２８】図２８は画素および画素回路の位置関係を説明するための図である。
【図２９】図２９は画素および画素回路に対する接続部の配置を説明するための図である。
【図３０】図３０は具体例１に係る絵素回路および画素回路の配列を示す模式図である。
【図３１】図３１は画素および画素回路に対する接続部の配置を説明するための図である。
【図３２】図３２はデータ信号線および走査信号線の配置を例示する模式図である。
【図３３】図３３は具体例２に係る各画素の形状を説明するための図である。
【図３４】図３４は具体例２に係る絵素および画素の配列を例示する模式図である。
【図３５】図３５は絵素および画素の配列を例示する模式図である。
【図３６】図３６は画素および画素回路に対する接続部の配置を説明するための図である。
【図３７】図３７はデータ信号線および走査信号線の配置を例示する模式図である。
【図３８】図３８は一般的な絵素および画素配列を示す模式図である。
【図３９】図３９は発光素子と画素回路との位置関係を示す模式図である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。【００１６】
＜第１実施形態＞
＜画像表示システムおよび画像表示装置の概要＞
図１は、本発明の実施形態に係る画像表示装置を含む画像表示システム１の概略構成を例示する図である。【００１７】
画像表示システム１は、放送局２などから発信される動画や静止画に係る画像信号を携帯電話機１０で受信し、この携帯電話機１０で動画や静止画を再生するシステムである。【００１８】
なお、放送局２から発信される画像信号に係る動画や静止画としては、図３８で示す絵素（「ピクセル」とも称する）および画素（「サブピクセル」とも称する）の配列と同様に、各絵素が複数の画素によって構成されるとともに、複数の絵素が互いに略直交する複数の行ならびに複数の列上に並べられてマトリックス状（すなわち格子状）に配列された画像などが挙げられる。以下では、図３８で示したような絵素および画素配列を有する画像に係る画像信号を携帯電話機１０が受信して画像を再生する例を挙げて説明する。【００１９】
携帯電話機１０は、表示制御部１００と表示部２００とを備えた携帯可能な電子機器であり、動画をはじめとした各種画像を表示部２００で表示する画像表示装置としても機能する。【００２０】
表示制御部１００は、携帯電話機１０で受信された画像信号に基づいて、表示部２００における画像表示を制御する部位である。【００２１】
表示部２００は、例えば、略長方形の輪郭を有する有機ＥＬディスプレイ（organic electroluminescence display）と、表示制御部１００より供給される各種信号が入力されるドライバ手段とを備えて構成される部位である。【００２２】
有機ＥＬディスプレイは、有機材料に電流を流すことで材料自らが発光する自発光型の発光素子を有するディスプレイ（自発光型画像表示装置）である。【００２３】
また有機ＥＬディスプレイは、互いに異なる色を表示するＮ個（Ｎは２以上の自然数）の画素によって構成された複数の絵素を行列状に配列した構成を有している。１つの絵素を構成するＮ個の画素は、互いに異なる色に発光する発光素子を有している。本実施形態においては、Ｎ＝３とし、１つの絵素が、Ｒ，Ｇ，Ｂを表示する３つの画素により構成されている。【００２４】
また、有機ＥＬディスプレイは、発光輝度に対応するデータ信号（以下「画素データ信号」とも称する）を各画素に供給するためのデータ信号線と、当該データ信号線に略直交するように設けられ、各画素に走査信号を供給するための走査信号線とを有している。なお、前記走査信号は、各画素にデータ信号線を介して画素データ信号を供給するタイミングを制御するための信号である。【００２５】
一方、ドライバ手段は、上記データ信号線に電気的に接続され、画素データ信号を上記データ信号線に供給するタイミングを制御するＸドライバ（データ信号線駆動回路）と、上記走査信号線に電気的に接続され、走査信号を走査信号線に供給するタイミングを制御するＹドライバ（走査信号線駆動回路）とを備えている。携帯電話機１０では、例えば、Ｘドライバは有機ＥＬディスプレイの短辺に沿って配置され、Ｙドライバは有機ＥＬディスプレイの長辺に沿って配置されている。【００２６】
＜有機ＥＬディスプレイの概略構成＞
図２は、有機ＥＬディスプレイの断面構造の概略構成を模式的に示した図である。ここでは、有機ＥＬディスプレイがトップエミッションタイプであるものとして説明する。【００２７】
図２で示すように、例えば、ガラス基板（下面ガラス）２１上に、各種トランジスタを含む画素回路（ここではＴＦＴ回路）が形成された回路層２２と、当該回路層２２を被覆する平坦化層２６と、該平坦化層２６上に配置され、複数の有機ＥＬ素子を有する素子層２４とが、順次積層される。回路層２２と素子層２４とは、平坦化層２６のコンタクトホール内に設けられ、導電材料からなる複数のコンタクト層（接続部）２３によって電気的に接続されている。そして、素子層２４上には、シール材もしくは空隙（本実施形態においてはシール材２７）を介してガラス基板（上面ガラス）２５が配置されている。つまり、ガラス基板２１，２５の間に、回路層２２、コンタクトホール層２３、素子層２４、および平坦化層２６が配置されている。【００２８】
素子層２４は、アノード電極と、カソード電極と、両電極の間に配置される有機層と、を有する複数の有機ＥＬ素子（すなわち発光素子）を画素毎に配置した構成を有している。【００２９】
回路層２２は、発光素子の発光を画素ごとに制御する複数の画素回路を含んで構成されている。つまり、画素回路が画素単位で配列されている。【００３０】
そして、素子層２４を構成する各発光素子と、回路層２２を構成する各画素回路とは、コンタクト層２３によって導通接続されており、各発光素子から発せられる光は上面ガラス２５を透過して、図２の矢印で示すように、有機ＥＬディスプレイの外部に出射される。【００３１】
＜表示部の概略構成＞
図３は、表示部２００の概略構成を示すブロック図である。なお、図３および図３以降の図においては方位関係を明確化するために直交するＸＹの２軸が適宜示されている。【００３２】
表示部２００は、有機ＥＬディスプレイＡＡ、アドレス変換回路２０１、タイミング発生回路２０２、データ信号線駆動回路（Ｘドライバ）２０３、および走査信号線駆動回路（Ｙドライバ）２０４を備えている。【００３３】
有機ＥＬディスプレイＡＡには、多数の画素回路（ここではＴＦＴ回路）２２１が縦方向（Ｙ方向）ならびに横方向（Ｘ方向）に沿ってマトリックス状（すなわち格子状）に配列されている。そして、Ｙ方向に平行な画素回路２２１の列ごとに、データ信号線Ｘ１，Ｘ２，Ｘ３，・・・，Ｘｎ１（ｎ１は自然数）がそれぞれ設けられ、各データ信号線Ｘ１，Ｘ２，Ｘ３，・・・，Ｘｎ１が複数の画素回路２２１に対して電気的に共通に接続されている。また、Ｘ方向に平行な画素回路２２１の行ごとに、走査信号線Ｙ１，Ｙ２，Ｙ３，・・・，Ｙｎ２（ｎ２は自然数）がそれぞれ設けられ、各走査信号線Ｙ１，Ｙ２，Ｙ３，・・・，Ｙｎ２が複数の画素回路２２１に対して電気的に共通に接続されている。なお、図３では、図の複雑化を防ぐために、接続部２３、及び素子層２４については図示を省略している。【００３４】
アドレス変換回路２０１は、表示制御部１００から送られてくる画像データ（具体的には、ＲＧＢの画素データ信号）Ｄのアドレスを変換してデータ信号線駆動回路２０３に対して供給する。このアドレス変換は、後述するように、回路層２２における画素回路の配列と素子層２４における画素配列とを異ならせているために行われる。画素回路の配列、画素配列、およびアドレス変換の具体例については後述する。【００３５】
タイミング発生回路２０２は、画像データ信号Ｄに同期させて、データ信号線駆動回路２０３からデータ信号線Ｘ１，Ｘ２，Ｘ３，・・・，Ｘｎ１に対する画素データ信号の供給タイミングを制御する信号をデータ信号線駆動回路２０３に対して送出する一方、走査信号線駆動回路２０４から走査信号線Ｙ１，Ｙ２，Ｙ３，・・・，Ｙｎ２に対する走査信号の供給タイミングを制御する信号を走査信号線駆動回路２０４に対して送出する。【００３６】
データ信号線駆動回路２０３は、タイミング発生回路２０２からの信号に応答して、データ信号線Ｘ１，Ｘ２，Ｘ３，・・・，Ｘｎ１に対して画素データ信号を供給する。【００３７】
走査信号線駆動回路２０４は、タイミング発生回路２０２からの信号に応答して、走査信号線Ｙ１，Ｙ２，Ｙ３，・・・，Ｙｎ２に対して走査信号を供給する。【００３８】
＜素子層における画素配列＞
図４は、表示部２００の素子層２４における絵素ＰＳおよび発光素子の開口部（画素）Ｐｒ，Ｐｇ，Ｐｂの配列を例示する模式図であり、有機ＥＬディスプレイＡＡの正面側から見た配列状態を示している。なお、表示部２００には一般に数万から数百万の画素が配列されるが、図４では、画素数を少なくして画素配列が簡易的に示されている。また、赤（Ｒ）緑（Ｇ）青（Ｂ）の３つの画素によって形成された部分（図４で太線で囲まれた部分）を「絵素」と称する。【００３９】
素子層２４は、ＲＧＢの３色の光を画素単位でそれぞれ発する発光素子によって構成された画素Ｐｒ，Ｐｇ，Ｐｂが多数配列された構成を有している。具体的には、素子層２４は、Ｒ色の光を発する発光素子によって構成された画素Ｐｒと、Ｇ色の光を発する発光素子によって構成された画素Ｐｇと、Ｂ色の光を発する発光素子によって構成された画素Ｐｂと、を含む多数の画素を格子状に配列させて構成されている。【００４０】
画素Ｐｒ，Ｐｇ，Ｐｂは、それぞれ略長方形状の輪郭を有し、この順番でＸ方向に沿って配列されている。つまり、画素Ｐｒの長辺と画素Ｐｇの長辺とが全長に渡って隣接し、画素Ｐｇの長辺と画素Ｐｂの長辺とが全長に渡って隣接し、画素Ｐｂの長辺と画素Ｐｒの長辺とが全長に渡って隣接している。【００４１】
各絵素ＰＳは、３個の画素Ｐｒ，Ｐｇ，Ｐｂが、この順番でＸ方向に向けて相互に隣接配置されて構成されている。そして、多数の絵素ＰＳがそれぞれ列方向（Ｘ方向）および行方向（Ｙ方向）に沿って格子状に配列されている。【００４２】
＜回路層における画素回路の配列＞
図５は、表示部２００の回路層２２における画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂおよび絵素ＰＳに対応する画素回路群（絵素回路部）Ｍ１の配列を例示する模式図であり、有機ＥＬディスプレイＡＡの正面側から見た配列状態を示している。なお、図５では、絵素回路部Ｍ１の輪郭が太線で、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの輪郭が細線で示されている。【００４３】
回路層２２は、多数の画素Ｐｒ，Ｐｇ，Ｐｂの表示を制御する多数の画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂが格子状に配列された構成を有している。具体的には、回路層２２は、Ｒ色に発光する発光素子の駆動を制御する画素回路Ｍ１ｒと、Ｇ色に発光する発光素子の駆動を制御する画素回路Ｍ１ｇと、Ｂ色に発光する発光素子の駆動を制御する画素回路Ｍ１ｂと、を有している。【００４４】
画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂは、略長方形状の輪郭を有している。また、Ｘ方向に沿って配列される隣り合う画素回路は、互いに長辺同士が全長に渡って隣接し、Ｙ方向に向けて配列される隣り合う画素回路は、互いに短辺同士が全長に渡って隣接している。【００４５】
より詳細には、画素回路Ｍ１ｇ，Ｍ１ｂが交互に隣接配置され、Ｘ方向に平行な画素回路のグループ、画素回路Ｍ１ｒ，Ｍ１ｂが交互に隣接配置され、Ｘ方向に平行な画素回路のグループ、および画素回路Ｍ１ｒ，Ｍ１ｇが交互に隣接配置され、Ｘ方向に平行な画素回路のグループが、この順番でＹ方向に配列されている。【００４６】
そして、Ｘ方向に向けて行毎に配列される複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置され、各走査信号線が各行における複数の画素回路に対して電気的に共通に接続されている。また、Ｙ方向に向けて列毎に配列される複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置され、各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。【００４７】
換言すれば、Ｒ色およびＧ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向けて一列に並べられた複数の画素回路Ｍ１ｒ，Ｍ１ｇに対して供給する走査信号線と、Ｇ色およびＢ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向けて一列に並べられた複数の画素回路Ｍ１ｇ，Ｍ１ｂに対して供給する走査信号線と、Ｂ色およびＲ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向けて一列に並べられた複数の画素回路Ｍ１ｂ，Ｍ１ｒに対して供給する走査信号線とが、この順番でＹ方向に向けて繰り返し隣接配列されている。【００４８】
各絵素回路部Ｍ１は、それぞれ輪郭が矩形状の３つの画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂがＬ字状に配列されて形成されている。また、多数の絵素回路部Ｍ１は、Ｙ方向に向けて画素回路Ｍ１ｒ，Ｍ１ｇが隣接配置され、且つＸ方向に向けて画素回路Ｍ１ｇ，Ｍ１ｂが隣接配置されて形成された絵素回路部Ｍ１１と、Ｘ方向に向けて画素回路Ｍ１ｒ，Ｍ１ｇが隣接配置され、且つＹ方向に向けて画素回路Ｍ１ｇ，Ｍ１ｂが隣接配置されて形成された絵素回路部Ｍ１２とによって構成されている。【００４９】
そして、Ｘ方向に向けて配列された複数の絵素回路部Ｍ１１のグループと、Ｘ方向に向けて配列された複数の絵素回路部Ｍ１２のグループとが、Ｙ方向に向けて交互に隣接配置されている。すなわち、Ｙ方向に向けて絵素回路部Ｍ１１と絵素回路部Ｍ１２とが交互に隣接配置されている。【００５０】
＜画素と画素回路との位置関係＞
図６は、画素と画素回路との位置関係を説明するための図である。なお、図６(ａ)および図６(ｂ)では、接続部２３によって相互に電気的に接続される画素と画素回路の組に対して同じ番号が付されている。【００５１】
図６(ａ)は、図４で示した画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列の一部を抽出して、画素Ｐｒに斜線、画素Ｐｇに砂地、および画素Ｐｂに逆斜線のハッチングをそれぞれ付して示した図である。【００５２】
図６(ｂ)は、図５で示した画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂおよび絵素回路部Ｍ１（すなわち絵素回路部Ｍ１１，Ｍ１２）の配列の一部を抽出して、画素回路Ｍ１ｒに斜線、画素回路Ｍ１ｇに砂地、および画素回路Ｍ１ｂに逆斜線のハッチングをそれぞれ付して示した図である。つまり、図６では、同色に係る画素および画素回路に対して同じ種類のハッチングが付されている。【００５３】
＜画素および画素回路に対する接続部の配設位置＞
図７は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂに対する接続部２３の配設位置を説明するための図である。【００５４】
図７(ａ)は、有機ＥＬディスプレイＡＡにおける画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列と画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂおよび絵素回路部Ｍ１の配列との位置関係を示す図である。図７(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの輪郭（図６(ａ)）を実線とし、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂおよび絵素回路部Ｍ１の輪郭（図６(ｂ)）を破線として、重ね合わせた図であり、同色に係る画素と画素回路とが上下方向（図面では奥行き方向）で重畳する部分に図６で付したハッチングと同じ種類のハッチングが付されている。なお、図７(ａ)で示すように、Ｘ方向に向けて３つの絵素ＰＳおよびＹ方向に向けて２つの絵素ＰＳが隣接配置された合計６つの絵素ＰＳからなる領域と、Ｘ方向に向けて３つの絵素回路部Ｍ１およびＹ方向に向けて２つの絵素回路部Ｍ１が隣接配置された合計６つの絵素回路部Ｍ１からなる領域とが略一致するように重畳する。【００５５】
図７(ｂ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂに対する接続部２３の配設位置を示す図である。図７(ｂ)では、図７(ａ)に対して接続部２３の配設位置（白抜きの丸印）が付され、図７(ａ)でハッチングが付された領域、すなわち同色に係る画素と画素回路とが重畳する領域に接続部２３が配設されている。【００５６】
図８は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂに対する接続部２３の配設位置を示す図である。【００５７】
図８(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列（図６(ａ)）に対して、図７(ｂ)で示した接続部２３の配設位置を明示した図であり、図８(ｂ)は、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂおよび絵素回路部Ｍ１の配列（図６(ｂ)）に対して、図７(ｂ)で示した接続部２３の配設位置を明示した図である。【００５８】
ここでは、図４および図５で示したように、素子層２４における絵素ＰＳおよび画素Ｐｒ，Ｐｇ，Ｐｂの配列と、回路層２２における絵素回路部Ｍ１および画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配列とが異なる。そこで、図８(ａ)および図８(ｂ)で示すように、各絵素回路部Ｍ１において、画素回路Ｍ１ｒに対する接続部２３の配設位置と、画素回路Ｍ１ｇに対する接続部２３の配設位置と、画素回路Ｍ１ｂに対する接続部２３の配設位置とを、Ｘ方向及びＹ方向に対して相互に異ならせている。そして、各絵素回路部Ｍ１１に対する接続部２３の配設位置と、各絵素回路部Ｍ１２に対する接続部２３の配設位置とをＸ方向及びＹ方向に対して異ならせることで、絵素ＰＳに対する接続部２３の異なる２種類の配設位置がＹ方向に向けて交互に繰り返される。接続部２３の配設位置をこのように設定することにより、画素Ｐｒ，Ｐｇ，Ｐｂや画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配置の自由度を向上させ、ひいては回路設計の自由度を高めることができる。なお、Ｘ方向に向けて並ぶ複数の絵素ＰＳに関して、各絵素ＰＳ内の接続部２３のレイアウトは、略同じである。また、Ｘ方向に向けて配列される複数の絵素回路部Ｍ１１に関して、各絵素回路部Ｍ１１内の接続部２３のレイアウト、及びＸ方向に向けて配列される複数の絵素回路部Ｍ１２に関して、各絵素回路部Ｍ１２内の接続部２３のレイアウトは、略同じである。【００５９】
このような接続部２３の配設により、回路層２２の各画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと、素子層２４の各画素Ｐｒ，Ｐｇ，Ｐｂを一対一対応で導通接続させることができる。【００６０】
ここで、図５を示して説明したように、Ｘ方向に向けて行毎に配列された複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置されて、各走査信号線が各行における複数の画素回路に対して電気的に共通に接続されている。一方、Ｙ方向に向けて列毎に配列された複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置されて、各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。そして、上記のような画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと画素Ｐｒ，Ｐｇ，Ｐｂと接続部２３との位置関係から分かるように、各絵素ＰＳに対して、１本よりも多く走査信号線が配置され、２本ずつデータ信号線が配置されている。より詳細には、多数の絵素ＰＳが配列された有機ＥＬディスプレイＡＡ全体で言えば、各絵素ＰＳに対して、平均で１．５本の走査信号線および２本のデータ信号線が配置されている。すなわち、各絵素ＰＳに対して配置されているデータ信号線の数が、各絵素ＰＳを構成する画素数（ここでは、Ｎ＝３個）よりも少ない。【００６１】
＜アドレス変換＞
図９は、アドレス変換回路２０１の具体的な構成を示すブロック図である。【００６２】
アドレス変換回路２０１は、Ｒ色の画素データ信号用のラインバッファＬ１ｒと、Ｇ色の画素データ信号用のラインバッファＬ１ｇと、Ｂ色の画素データ信号用のラインバッファＬ１ｂと、データセレクタＤ１とを備えて構成されている。【００６３】
ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂは、それぞれ、各色の２行の画素分（ライン分）の記憶容量を有している。ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂには、それぞれ時間的に並行してＲＧＢの画素データ信号が入力されて一時的に記憶される。つまり、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂ全体として見れば、ＲＧＢの３画素分の画素データ信号が時間的に並行して読み込まれて一時的に記憶される。【００６４】
データセレクタＤ１は、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂに一時的に記憶されたＲＧＢの画素データ信号を適宜読み出すことで、３画素分の画素データ信号を時間的に並行して出力する。データセレクタＤ１から出力される画素データ信号は、データ信号線駆動回路２０３に対して送出される。【００６５】
図１０は、アドレス変換回路２０１における読み込み／読み出しに係るタイミングチャートを示している。【００６６】
図１０の横軸は、時刻を示す。また、図１０に示された、ハッチングが付された多数の四角形の配列は、上から順に、(ａ)ラインバッファＬ１ｒによる３ｍ（ｍは０以上の整数）列目の画素（Ｒ色の画素）に対応する画素データ信号の読み込みタイミング、(ｂ)ラインバッファＬ１ｇによる３ｍ＋１列目の画素（Ｇ色の画素）に対応する画素データ信号の読み込みタイミング、(ｃ)ラインバッファＬ１ｂによる３ｍ＋２列目の画素（Ｂ色の画素）に対応する画素データ信号の読み込みタイミング、(ｄ)データセレクタＤ１によるラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂからの３ｍ’（ｍ’は０以上の整数）列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｅ)データセレクタＤ１によるラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂからの３ｍ’＋１列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｆ)データセレクタＤ１によるラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂからの３ｍ’＋２列目の画素回路に対応する画素データ信号の読み出しタイミングを示している。なお、ここでは、最初の画素もしくは画素回路の列を、０列目としてカウントしている（以下、同じ）。【００６７】
また、図１０において、Ｒ色の画素データ信号の読み出しタイミングは、斜線ハッチングが付された四角形で示されている。また、Ｇ色の画素データ信号の読み出しタイミングは、砂地ハッチングが付された四角形で示されている。また、Ｂ色の画素データ信号の読み出しタイミングは、逆斜線ハッチングが付された四角形で示されている。なお、通常の画像表示装置では１ライン分の画素データ信号が１００画素分以上から構成されるが、図１０では、図面の複雑化を防ぐために、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂに読み込まれる１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が５４画素分で構成され、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂにそれぞれ読み込まれる各色の１ライン分の画素データ信号が１８画素分ずつで構成された例が示されている。一方、データセレクタＤ１で読み出される１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が３６画素分で構成され、当該３６画素分の画素データ信号がそれぞれ３分割されることで各１２画素分の画素データ信号からなる３つの画素データ信号のグループとされて、当該３つの画素データ信号のグループが時間的に並行して読み出された例が示されている。【００６８】
図１０で示すように、時刻ｔ１〜ｔ３にかけて、ラインバッファＬ１ｒにはＲ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ１ｇにはＧ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ１ｂにはＢ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれる。このとき読み込まれる画素データ信号は画像を構成する画素配列のうちの２ｙ行目（ｙは０以上の整数）のラインの画素データ信号である。【００６９】
そして、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによって２ｙ行目の画素に対応する画素データ信号が２／３以上読み込まれたところで、データセレクタＤ１による画素データ信号の読み出しが開始される（時刻ｔ２）。【００７０】
時刻ｔ２〜ｔ５にかけて、データセレクタＤ１によって、３ｍ’列目の画素回路に対応する１ライン分の画素データ信号としてＧ色の画素データ信号とＢ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分の画素データ信号としてＢ色の画素データ信号とＧ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分の画素データ信号としてＧ色の画素データ信号とＢ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出される。このとき読み出される画素データ信号は、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配列のうちの３ｙ’行目（ｙ’は０以上の整数）のラインに対応する画素データ信号であり、画像を構成する画素配列のうちの２ｙ行目のラインに含まれるＧ色およびＢ色の画素データ信号によって構成される。【００７１】
そして、データセレクタＤ１による３ｙ’行目の画素回路に対応する画素データ信号が１／２程度読み出されたところで、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによる次のライン（画像を構成する画素配列のうちの２ｙ＋１行目のライン）の画素データ信号の読み込みが開始される（時刻ｔ４）。【００７２】
時刻ｔ４〜ｔ７にかけて、ラインバッファＬ１ｒにはＲ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ１ｇにはＧ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ１ｂにはＢ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれる。このとき読み込まれる画素データ信号は画像を構成する画素配列のうちの２ｙ＋１行目のラインの画素データ信号である。【００７３】
また、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによって２ｙ＋１行目の画素に対応する１ラインの画素データ信号が１／３程度読み込まれたところで、データセレクタＤ１による３ｙ’行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ５）、次いで、データセレクタＤ１による画素データ信号の読み出しが開始される（時刻ｔ６）。【００７４】
時刻ｔ６〜ｔ８にかけて、データセレクタＤ１によって、３ｍ’列目の画素回路に対応する１ライン分の画素データ信号としてＲ色の画素データ信号とＢ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分の画素データ信号としてＢ色の画素データ信号とＲ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分の画素データ信号としてＲ色の画素データ信号とＢ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出される。このとき読み出される画素データ信号は、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配列のうちの３ｙ’＋１行目のラインに対応する画素データ信号であり、画像を構成する画素配列のうちの２ｙ行目のラインに含まれるＲ色および２ｙ＋１行目のラインに含まれるＢ色の画素データ信号によって構成される。【００７５】
そして、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによって画像を構成する画素配列のうちの２ｙ＋１行目のラインに係る画素データ信号の読み出しが終了して間もなく、データセレクタＤ１による３ｙ’＋１行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ８）、次いで、データセレクタＤ１による画素データ信号の読み出しが開始される（時刻ｔ９）。【００７６】
時刻ｔ９〜ｔ１１にかけて、データセレクタＤ１によって、３ｍ’列目の画素回路に対応する１ライン分の画素データ信号としてＲ色の画素データ信号とＧ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分の画素データ信号としてＧ色の画素データ信号とＲ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分の画素データ信号としてＲ色の画素データ信号とＧ色の画素データ信号とが交互に６画素分ずつ時間順次に読み出される。このとき読み出される画素データ信号は、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配列のうちの３ｙ’＋２行目のラインに対応する画素データ信号であり、画像を構成する画素配列のうちの２ｙ＋１行目のラインに含まれるＲ色およびＧ色の画素データ信号によって構成される。【００７７】
なお、時刻ｔ９において、データセレクタＤ１により、画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂの配列のうちの３ｙ’＋２行目のラインに対応する画素データ信号の読み出しが開始されて間もなく、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによって次のライン（２ｙ行目の画素）の画素データ信号の読み込みが開始される（時刻ｔ１０）。また、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによって２ｙ行目の画素の画素データ信号が２／３近く読み込まれたところで、データセレクタＤ１による３ｙ’＋２行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ１１）、次いで、データセレクタＤ１による画素データ信号の読み出しが開始される（時刻ｔ１２）。【００７８】
時刻ｔ１０以降では、ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂによる画素データ信号の読み込みタイミングは、時刻ｔ１〜ｔ１０までの読み込みタイミングが時間順次に繰り返される。また、データセレクタＤ１による画素データ信号の読み出しタイミングは、時刻ｔ２〜ｔ１２までの読み出しタイミングが時間順次に繰り返される。【００７９】
ここでは、データセレクタＤ１が、画像を構成する２ライン分の画素データ信号を３回（３ライン）に分けてラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂから読み出す。このため、各ラインバッファＬ１ｒ，Ｌ１ｇ，Ｌ１ｂとも、対応する色の２ライン分の画素データ信号を格納することができる記憶容量を要する。なお、画像データ信号を３回に分けて読み出す理由は、図６（ａ）及び（ｂ）から明らかなように、２ライン分の絵素は、３ライン分の画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂに対応しているからである。【００８０】
なお、図１１は、アドレス変換前後における画素データ信号のＸＹアドレスの関係を示す図である。図１１(ａ)は、画素データ信号のアドレス変換前のＸＹアドレスを示しており、図１１(ｂ)は、画素データ信号のアドレス変換後のＸＹアドレスを示している。なお、図１１におけるｉ，ｊには０以上の整数が適用される。また、ＸＹアドレスは、原点を（Ｘ,Ｙ）=（０，０）とする。【００８１】
以上のように、第１実施形態に係る画像表示装置（携帯電話機１０）では、各絵素ＰＳに対する走査信号線の数を平均で１．５本、データ信号線の数を２本に設定している。そして、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、各絵素に１本の走査信号線と３本のデータ信号線とが配設されるところ、表示部２００では、データ信号線の数が２／３に低減されている。したがって、高価であるＸドライバのピンの数を減らすことができるため、画素データ信号をデータ信号線に対して送出するデータ信号線駆動回路２０３の簡素化によって画像表示装置の製造コストの低減を図ることができる。【００８２】
また、走査信号線を増加させることが一般的に容易な走査信号線駆動回路２０４の構成を若干増加させることにより、所定数の絵素に対して配置されるデータ信号線の数を減少させることができる。このため、特に複雑な回路を設けることなくデータ信号線の数を減少させることができる。すなわち、製造における歩留まりをそれほど低下させることなく所定数の絵素に対して配置されるデータ信号線の数を減少させることができる。なお、表示部２００の画素配列における１ライン上の画素に対応する画素回路に対してほぼ同時に画素データ信号をそれぞれ供給することができるため、特に画質の低下も招くことなく、所定数の絵素に対して配置されるデータ信号線の数を減少させることができる。【００８３】
ところで、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、縦２絵素×横３絵素の領域に対して、９本のデータ信号線と２本の走査信号線の合計１１本の配線が配置される。これに対して、本実施形態では、図６で示すように、縦２絵素×横３絵素の領域に対して、６本のデータ信号線と３本の走査信号線の合計９本の配線が配置されている。【００８４】
つまり、第１実施形態に係る画像表示装置（携帯電話機１０）によれば、同じ絵素数に対して必要となる配線数を減少させることができる。このような配線数の減少は、回路層２２における画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂや絵素回路部Ｍ１の配置や素子層２４における画素Ｐｒ，Ｐｇ，Ｐｂや絵素ＰＳの配置に関する設計の自由度を上昇させる。その結果、各画素Ｐｒ，Ｐｇ，Ｐｂに対応する各発光素子の開口率の上昇を容易に図ることが可能となり、有機ＥＬ素子に印加される電圧（すなわち電流密度）の低減、ひいては画像表示装置の長寿命化を図ることができる。【００８５】
また、第１実施形態に係る画像表示装置は、それぞれ２行の画素分の記憶容量を有し、且つ同時に異なるアドレスに対する画素データ信号の読み込みと読み出しとが許可された第１の色の画素データ信号用の第１ラインバッファ、第２の色の画素データ信号用の第２ラインバッファ、および第３の色の画素データ信号用の第３ラインバッファと、第１から第３ラインバッファに一時的に記憶された画素データ信号を読み出して出力するデータセレクタと、を備えている。そして、このような構成において、第１から第３ラインバッファが、それぞれ画像データの第１行の画素分の画素データ信号を読み込む第１読み込み動作と、それぞれ画像データの第２行の画素分の画素データ信号を読み込む第２読み込み動作と、それぞれ画像データの第３行の画素分の画素データ信号を読み込む第３読み込み動作とを、第１から第３読み込み動作の順番で順次に行う。その一方で、データセレクタが、第１および第２ラインバッファにそれぞれ記憶された第１行の第１および第２の色の画素データ信号を読み出す第１読み出し動作と、第２および第３ラインバッファにそれぞれ記憶された第１行の第３の色の画素データ信号および第２行の第２の色の画素データ信号を読み出す第２読み出し動作と、第１および第３ラインバッファにそれぞれ記憶された第第２行の第１および第３の色の画素データ信号を読み出す第３読み出し動作と、を順次に行う。このとき、第１から第３読み出し動作のうちの１番目の読み出し動作が、第１読み込み動作が開始された後に開始され、第１から第３読み出し動作のうちの２番目の読み出し動作が、第２読み込み動作と並行して行われるタイミングを有し、第１から第３読み出し動作のうちの３番目の読み出し動作が、第２読み込み動作の終了後であって、第３読み込み動作の開始前に開始され、第３読み込み動作の開始後であって、第３読み込み動作の終了前に終了される。このような構成および動作が採用されれば、画素データ信号の読み込みと読み出しとが別々のタイミングで行われるものと比べて、メモリの動作速度を向上させなくても高速で画素データ信号のアドレス変換が行われる。また、ラインバッファにおいて、画素データ信号が読み出される前に、次の画素データ信号が上書きされて、異なる行の画素データ信号が混ざり合う不具合が防止される。すなわち、画質の向上が図られる。【００８６】
更に、１番目の読み出し動作と２番目の読み出し動作との間の時間間隔と、２番目の読み出し動作と３番目の読み出し動作との間の時間間隔とが、略同一である。このため、例えば、元の画像には含まれない線が発生してしまう様な画質の劣化が抑制され、視認性の向上が図られる。【００８７】
なお、データセレクタによる第１から第３読み出し動作については、第１読み出し動作において、第１および第２ラインバッファにそれぞれ記憶された第１行および第２行の少なくとも一方の第１および第２の色の画素データ信号が読み出され、第２読み出し動作において、第２および第３ラインバッファにそれぞれ記憶された第１行および第２行の少なくとも一方の第２および第３の色の画素データ信号が読み出され、第３読み出し動作において、第１および第３ラインバッファにそれぞれ記憶された第１行および第２行の少なくとも一方の第１および第３の色の画素データ信号が読み出されても良い。【００８８】
＜第２実施形態＞
第１実施形態に係る画像表示システム１では、画像表示装置（携帯電話機１０）の表示部２００において、各絵素ＰＳに対する走査信号線の数を通常のものよりも平均で１．５倍まで増加させる一方、データ信号線の数を２／３倍まで減少させた。これに対して、第２実施形態に係る画像表示システム１Ａでは、画像表示装置（携帯電話機１０Ａ）の表示部２００Ａにおいて、各絵素ＰＳに対する走査信号線の数を通常のものよりも平均で２倍まで増加させる一方、データ信号線の数を１／２倍まで減少させている。【００８９】
第２実施形態に係る画像表示システム１Ａは、第１実施形態に係る画像表示システム１と比較して、回路層２２における画素回路および絵素回路部の配列と、当該配列に適合した接続部２３の配置と、当該配列に適合した走査信号線およびデータ信号線の本数と、アドレス変換回路２０１、データ信号線駆動回路２０３、および走査信号線駆動回路２０４の構成とが変更されたものとなっている。その一方で、素子層２４における画素および絵素の配列などのその他の構成については同様なものとなっている。以下、第２実施形態に係る画像表示システム１Ａについて説明する。なお、ここでは、第１実施形態に係る画像表示システム１と同様な部分については、同じ符号を付して説明を省略し、異なる部分について説明する。【００９０】
＜回路層における画素回路の配列＞
図１２は、表示部２００Ａの回路層２２Ａにおける画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂおよび絵素ＰＳに対応する画素回路群（絵素回路部）Ｍ２の配列を例示する模式図であり、有機ＥＬディスプレイＡＢの正面側から見た配列状態を示している。なお、図１２では、絵素回路部Ｍ２の輪郭が太線で、画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂの輪郭が細線で示されている。【００９１】
回路層２２Ａは、多数の画素Ｐｒ，Ｐｇ，Ｐｂの表示を制御する多数の画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂが格子状に配列された構成を有している。具体的には、回路層２２Ａは、Ｒ色に発光する発光素子の駆動を制御する画素回路Ｍ２ｒと、Ｇ色に発光する発光素子の駆動を制御する画素回路Ｍ２ｇと、Ｂ色に発光する発光素子の駆動を制御する画素回路Ｍ２ｂと、を有している。【００９２】
画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂは、それぞれ略長方形状の輪郭を有している。また、Ｘ方向に向けて配列された隣り合う画素回路は、短辺同士が全長に渡って隣接し、Ｙ方向に向けて配列された隣り合う画素回路は、長辺同士が全長に渡って隣接している。【００９３】
より詳細には、Ｘ方向に向けて画素回路Ｍ２ｇと画素回路Ｍ２ｂと画素回路Ｍ２ｂとがこの順番で繰り返し隣接配置されている画素回路のグループ、およびＸ方向に向けて画素回路Ｍ２ｒと画素回路Ｍ２ｒと画素回路Ｍ２ｇとがこの順番で繰り返し隣接配置されている画素回路のグループが、この順番でＹ方向に向けて交互に隣接配置されている。【００９４】
そして、Ｘ方向に向けて行毎に配列された複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置され、該各走査信号線が各行における複数の画素回路に対して電気的に共通に接続されている。また、Ｙ方向に向けて列毎に配列された複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置され、該各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。【００９５】
つまり、Ｇ色およびＢ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向けて一列に並べられた複数の画素回路Ｍ２ｇ，Ｍ２ｂに対して供給する走査信号線と、Ｒ色およびＧ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向けて一列に並べられた複数の画素回路Ｍ２ｒ，Ｍ２ｇに対して供給する走査信号線とが、Ｙ方向に向けて交互に繰り返し隣接配列されている。【００９６】
各絵素回路部Ｍ２は、それぞれ輪郭が矩形状の３つの画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂがＬ字状に配列されて形成されている。また、多数の絵素回路部Ｍ２は、Ｙ方向に向けて画素回路Ｍ２ｒ，Ｍ２ｇが隣接配置され、且つＸ方向に向けて画素回路Ｍ２ｇ，Ｍ２ｂが隣接配置されて形成された絵素回路部Ｍ２１と、Ｘ方向に向けて画素回路Ｍ２ｒ，Ｍ２ｇが隣接配置され、且つＹ方向に向けて画素回路Ｍ２ｇ，Ｍ２ｂが隣接配置されて形成された絵素回路部Ｍ２２とによって構成されている。【００９７】
そして、Ｙ方向に向けて配列された複数の絵素回路部Ｍ２１のグループと、Ｙ方向に向けて配列された複数の絵素回路部Ｍ２２のグループとが、Ｘ方向に向けて交互に隣接配置されている。つまり、Ｘ方向に向けて絵素回路部Ｍ２１と絵素回路部Ｍ２２とが交互に隣接配置されている。【００９８】
＜画素と画素回路との位置関係＞
図１３は、画素と画素回路との位置関係を説明するための図である。なお、図１３(ａ)および図１３(ｂ)では、接続部２３Ａによって相互に電気的に接続される画素と画素回路の組に対して同じ番号が付されている。【００９９】
図１３(ａ)は、図６(ａ)と同様な図である。【０１００】
図１３(ｂ)は、図１２で示した画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂおよび絵素回路部Ｍ２（すなわち絵素回路部Ｍ２１，Ｍ２２）の配列の一部を抽出して、画素回路Ｍ２ｒに斜線、画素回路Ｍ２ｇに砂地、および画素回路Ｍ２ｂに逆斜線のハッチングをそれぞれ付して示した図である。つまり、図１３では、同色に係る画素および画素回路に対して同じ種類のハッチングが付されている。【０１０１】
＜画素および画素回路に対する接続部の配設位置＞
図１４は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂに対する接続部２３Ａの配設位置を説明するための図である。【０１０２】
図１４(ａ)は、有機ＥＬディスプレイＡＢにおける画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列と画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂおよび絵素回路部Ｍ２の配列との位置関係を示す図である。図１４(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列（図１３(ａ)）を実線とし、画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂおよび絵素回路部Ｍ２の配列（図１３(ｂ)）を破線として、重ね合わせた図であり、同色に係る画素と画素回路とが上下方向（図面では奥行き方向）で重畳する部分に図１３で付したハッチングと同じ種類のハッチングが付されている。なお、図１４(ａ)で示すように、Ｘ方向およびＹ方向に向けてそれぞれ２つの絵素ＰＳが隣接配置された合計４つの絵素ＰＳからなる領域と、Ｘ方向およびＹ方向に向けてそれぞれ２つの絵素回路部Ｍ２が隣接配置された合計４つの絵素回路部Ｍ２からなる領域とが略一致するように重畳する。【０１０３】
図１４(ｂ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂに対する接続部２３Ａの配設位置を示す図である。図１４(ｂ)では、図１４(ａ)に対して接続部２３Ａの配設位置（白抜きの丸印）が付され、図１４(ａ)でハッチングが付された領域、すなわち同色に係る画素と画素回路とが重畳する領域に接続部２３Ａが配設される。【０１０４】
図１５は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂに対する接続部２３Ａの配設位置を示す図である。【０１０５】
図１５(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列（図１３(ａ)）に対して、図１４(ｂ)で示した接続部２３Ａの配設位置を明示した図であり、図１５(ｂ)は、画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂおよび絵素回路部Ｍ２の配列（図１３(ｂ)）に対して、図１４(ｂ)で示した接続部２３Ａの配設位置を明示した図である。【０１０６】
ここでは、図４および図１２で示したように、素子層２４における絵素ＰＳおよび画素Ｐｒ，Ｐｇ，Ｐｂの配列と、回路層２２Ａにおける絵素回路部Ｍ２および画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂの配列とが異なる。そこで、図１５(ａ)および図１５(ｂ)で示すように、各絵素回路部Ｍ２において、Ｒ色の画素回路Ｍ２ｒに対する接続部２３Ａの配設位置と、Ｇ色の画素回路Ｍ２ｇに対する接続部２３Ａの配設位置と、Ｂ色の画素回路Ｍ２ｂに対する接続部２３Ａの配設位置とを相互に異ならせている。そして、各絵素回路部Ｍ２１に対する接続部２３Ａの配設位置と、各絵素回路部Ｍ２２に対する接続部２３Ａの配設位置とを異ならせることで、絵素ＰＳに対する接続部２３Ａの異なる２種類の配設位置がＸ方向に向けて交互に繰り返される。なお、Ｙ方向に配列された複数の絵素ＰＳに関して、各絵素ＰＳ内での接続部２３Ａのレイアウトは略同じである。また、Ｙ方向に配列された各絵素回路部Ｍ２１に関して、各絵素回路部Ｍ２１内での接続部２３Ａのレイアウトは略同じである。同様に、Ｙ方向に配列された複数の各絵素回路部Ｍ２２に関して、各絵素回路部Ｍ２２内での接続部２３Ａのレイアウトは略同じである。【０１０７】
このような接続部２３Ａの配設により、回路層２２Ａの各画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂと、素子層２４の各画素Ｐｒ，Ｐｇ，Ｐｂを一対一対応で導通接続させることができる。【０１０８】
ここで、図１２を示して説明したように、Ｘ方向に向けて行毎に配列された複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置され、各走査信号が各行における複数の画素回路に対して電気的に共通に接続されている。また、Ｙ方向に向けて列毎に配列された複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置され、各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。そして、上記のような画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂと画素Ｐｒ，Ｐｇ，Ｐｂと接続部２３Ａとの位置関係から分かるように、各絵素ＰＳに対して、複数本（ここでは２本）ずつ走査信号線が配置されているとともに、２本ずつデータ信号線が配置されている。より詳細には、多数の絵素ＰＳが配列された有機ＥＬディスプレイＡＢ全体で言えば、各絵素ＰＳに対して、平均で２本の走査信号線、および１．５本のデータ信号線が配置されている。すなわち、各絵素ＰＳに対して配置されるデータ信号線の数が、各絵素ＰＳを構成する画素数（ここでは、Ｎ＝３個）よりも少なく、当該画素数の１／２となっている。【０１０９】
なお、データ信号線駆動回路２０３Ａや走査信号線駆動回路２０４Ａの構成については、上述したような走査信号線およびデータ信号線の数に応じて、適宜形成されている。【０１１０】
＜アドレス変換＞
図１６は、アドレス変換回路２０１Ａの具体的な構成を示すブロック図である。【０１１１】
アドレス変換回路２０１Ａは、Ｒ色の画素データ信号用のラインバッファＬ２ｒと、Ｇ色の画素データ信号用のラインバッファＬ２ｇと、Ｂ色の画素データ信号用のラインバッファＬ２ｂと、データセレクタＤ２とを備えて構成されている。【０１１２】
ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂは、それぞれ各色の１ライン分の記憶容量を有している。ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂには、それぞれ時間的に並行してＲＧＢの画素データ信号が入力されて一時的に記憶される。つまり、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂ全体として見れば、ＲＧＢの３画素分の画素データ信号が時間的に並行して読み込まれて一時的に記憶される。【０１１３】
データセレクタＤ２は、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂに一時的に記憶されたＲＧＢの画素データ信号を適宜読み出すことで、３画素分の画素データ信号を時間的に並行して出力する。データセレクタＤ２から出力される画素データ信号は、データ信号線駆動回路２０３Ａに対して送出される。【０１１４】
図１７は、アドレス変換回路２０１Ａにおける読み込み／読み出しに係るタイミングチャートを示している。【０１１５】
図１７の横軸は時刻を示す。また、図１７において示され、ハッチングが付された多数の四角形の配列は、上から順に、(ａ)ラインバッファＬ２ｒによる３ｍ（ｍは０以上の整数）列目の画素（Ｒ色の画素）に対応する画素データ信号の読み込みタイミング、(ｂ)ラインバッファＬ２ｇによる３ｍ＋１列目の画素（Ｇ色の画素）に対応する画素データ信号の読み込みタイミング、(ｃ)ラインバッファＬ２ｂによる３ｍ＋２列目の画素（Ｂ色の画素）に対応する画素データ信号の読み込みタイミング、(ｄ)データセレクタＤ２によるラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂからの３ｍ’列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｅ)データセレクタＤ２によるラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂからの３ｍ’＋１列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｆ)データセレクタＤ２によるラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂからの３ｍ’＋２列目の画素回路に対応する画素データ信号の読み出しタイミングを示している。【０１１６】
また、図１７において、Ｒ色の画素データ信号の読み出しタイミングは、斜線ハッチングが付された四角形で示されている。また、Ｇ色の画素データ信号の読み出しタイミングは、砂地ハッチングが付された四角形で示されている。また、Ｂ色の画素データ信号の読み出しタイミングは、逆斜線ハッチングが付された四角形で示されている。なお、通常の画像表示装置では１ライン分の画素データ信号が１００画素分以上から構成されるが、図１７では、図面の複雑化を防ぐために、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂに読み込まれる１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が５４画素分で構成され、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂにそれぞれ読み込まれる各色の１ライン分の画素データ信号が１８画素分ずつで構成された例が示されている。一方、データセレクタＤ２で読み出される１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が２７画素分で構成され、当該２７画素分の画素データ信号がそれぞれ３分割されることで各９画素分の画素データ信号からなる３つの画素データ信号のグループとされて、当該３つの画素データ信号のグループが時間的に並行して読み出された例が示されている。【０１１７】
図１７で示すように、時刻ｔ２１〜ｔ２３にかけて、ラインバッファＬ２ｒにはＲ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ２ｇにはＧ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ２ｂにはＢ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれる。このとき読み込まれる画素データ信号は画像を構成する画素配列のうちのｙ行目（ｙは０以上の整数）のラインの画素データ信号である。そして、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによってｙ行目の画素の画素データ信号が１／２以上読み込まれたところで、データセレクタＤ２による画素データ信号の読み出しが開始される（時刻ｔ２２）。【０１１８】
時刻ｔ２２〜ｔ２４にかけて、データセレクタＤ２によって、３ｍ’列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＧ色の画素データ信号が時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＢ色の画素データ信号が時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＢ色の画素データ信号が時間順次に読み出される。このとき読み出される画素データ信号は、画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂの配列のうちの２ｙ’行目（ｙ’は０以上の整数）のラインに対応する画素データ信号であり、画像を構成する画素配列のうちのｙ行目のラインに含まれるＧ色およびＢ色の画素データ信号によって構成される。【０１１９】
そして、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによってｙ行目の画素に対応する画素データ信号が全て読み込まれた後、間もなく、データセレクタＤ２による２ｙ’行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ２４）、更に、データセレクタＤ２による２ｙ’＋１行目に対応する画素回路の画素データ信号の読み出しが開始される（時刻ｔ２５）。その後、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによる次のラインの画素データ信号の読み込みが開始される（時刻ｔ２６）。【０１２０】
つまり、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによるｙ行目の画素に対応する画素データ信号の読み込み終了後で且つラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによる次のラインの画素データ信号の読み込み開始前までに、データセレクタＤ２による２ｙ’＋１行目の画素回路に対応する画素データ信号の読み出しが開始される（時刻ｔ２５）。【０１２１】
時刻ｔ２５〜ｔ２７にかけて、データセレクタＤ２によって、３ｍ’列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＲ色の画素データ信号が時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＲ色の画素データ信号が時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分（９画素分）の画素データ信号としてＧ色の画素データ信号が時間順次に読み出される。このとき読み出される画素データ信号は画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂの配列のうちの２ｙ’＋１行目のラインに対応する画素データ信号であり、画像を構成する画素配列のうちのｙ行目のラインに含まれるＲ色およびＧ色の画素データ信号によって構成される。【０１２２】
時刻ｔ２６に開始されたラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによる１ライン分の画素データ信号の読み込みが１／２近く行われたところで、データセレクタＤ２による２ｙ’＋１行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ２７）、次いで、データセレクタＤ２による画素データ信号の読み出しが開始される（時刻ｔ２８）。【０１２３】
そして、時刻ｔ２６以降では、ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂによる画素データ信号の読み込みタイミングは、時刻ｔ２１〜ｔ２６までの読み込みタイミングが繰り返される。一方、データセレクタＤ２による画素データ信号の読み出しタイミングは、時刻ｔ２２〜ｔ２８までの読み出しタイミングが繰り返される。【０１２４】
ここでは、データセレクタＤ２が、画像を構成する１ライン分の画素データ信号を２回（２ライン）に分けてラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂから読み出す。このため、各ラインバッファＬ２ｒ，Ｌ２ｇ，Ｌ２ｂとも、各色の１ライン分の画素データ信号を格納することができる記憶容量を要する。なお、画像データ信号を２回に分けて読み出す理由は、図６（ａ）及び（ｂ）から明らかなように、１ライン分の絵素は、２ライン分の画素回路Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂに対応しているからである。【０１２５】
なお、図１８は、アドレス変換前後における画素データ信号のＸＹアドレスの関係を示す図である。図１８(ａ)は、画素データ信号のアドレス変換前のＸＹアドレスを示しており、図１８(ｂ)は、画素データ信号のアドレス変換後のＸＹアドレスを示している。なお、図１８におけるｉ，ｊには０以上の整数が適用される。【０１２６】
以上のように、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、各絵素に１本の走査信号線と３本のデータ信号線とが配設されるところ、第２実施形態に係る画像表示装置（携帯電話機１０Ａ）の表示部２００Ａでは、データ信号線の数が平均で１／２に低減されている。そして、各絵素のデータ信号線の数が２／３に低減された第１実施形態と比較しても、高価であるＸドライバのピンの数をより減らすことができる。このため、データ信号をデータ信号線に対して送出するデータ信号線駆動回路２０３Ａの簡素化によって画像表示装置の製造コストの低減を図ることができる。【０１２７】
また、第１実施形態と同様に、走査信号線を増加させることが一般的に容易な走査信号線駆動回路２０４Ａの構成を若干増加させることにより、所定数の絵素に対して配置されるデータ信号線の数を減少させることができる。【０１２８】
そして、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、縦２絵素×横２絵素の領域に対して、６本のデータ信号線と２本の走査信号線の合計８本の配線が配置されている。これに対して、本実施形態では、図１３で示すように、縦２絵素×横２絵素の領域に対して、３本のデータ信号線と４本の走査信号線の合計７本の配線が配置されている。つまり、第２実施形態に係る画像表示装置（携帯電話機１０Ａ）においても、第１実施形態に係る画像表示装置（携帯電話機１０）と同様に、同じ絵素数に対して必要となる配線数を減少させることができる。【０１２９】
なお、データ信号線の本数と走査信号線の本数との合計本数に関して第１実施形態に係る表示部２００と第２実施形態に係る表示部２００Ａとを比較した場合、縦横方向（ＸＹ方向）に同数の絵素がマトリックス状に配列されていれば、データ信号線の本数と走査信号線の本数との合計本数が同数となる。しかしながら、データ信号線に平行な方向（Ｙ方向）よりも走査信号線に平行な方向（Ｘ方向）に向けてより多くの絵素が配列されているいわゆる横長の有機ＥＬディスプレイについては、Ｘ方向に並ぶデータ信号線の本数の低減効果が大きい第２実施形態に係る表示部２００Ａの方が、同じ絵素数に対して必要となる配線数を減少させることができる。一方、Ｘ方向よりもＹ方向に向けてより多くの絵素が配列されている、いわゆる縦長の有機ＥＬディスプレイについては、縦方向に並ぶ走査信号線の本数が少なくても済む第１実施形態に係る表示部２００の方が、同じ絵素数に対して必要となる配線数を減少させることができる。【０１３０】
また、第２実施形態に係る画像表示装置は、それぞれ１行の画素分の記憶容量を有し、且つ同時に異なるアドレスに対する画素データ信号の読み込みと読み出しとが許可された第１の色の画素データ信号用の第１ラインバッファ、第２の色の画素データ信号用の第２ラインバッファ、および第３の色の画素データ信号用の第３ラインバッファと、第１から第３ラインバッファに一時的に記憶された画素データ信号を読み出して出力するデータセレクタとを備えている。そして、このような構成において、第１から第３ラインバッファが、それぞれ画像データの第１行の画素分の画素データ信号を読み込む第１読み込み動作と、それぞれ画像データの第２行の画素分の画素データ信号を読み込む第２読み込み動作とを、第１および第２読み込み動作の順番で順次に行う。その一方で、データセレクタが、第１および第２ラインバッファにそれぞれ記憶された第１行の第１および第２の色の画素データ信号を読み出す第１読み出し動作と、第２および第３ラインバッファにそれぞれ記憶された第１行の第２および第３の色の画素データ信号を読み出す第２読み出し動作と、を順次に行う。このとき、第１および第２読み出し動作のうちの一方の読み出し動作が、第１読み込み動作が開始された後に開始され、第１および第２読み出し動作のうちの一方の読み出し動作とは異なる他方の読み出し動作が、第１読み込み動作の終了後であって、第２読み込み動作の開始前に開始され、第２読み込み動作の開始後であって、第２読み込み動作の終了前に終了される。このような構成および動作が採用されれば、画素データ信号の読み込みと読み出しとが別々のタイミングで行われるものと比べて、メモリの動作速度を向上させなくても高速で画素データ信号のアドレス変換が行われる。また、ラインバッファにおいて、画素データ信号が読み出される前に、次の画素データ信号が上書きされて、異なる行の画素データ信号が混ざり合う不具合が防止される。すなわち、画質の向上が図られる。【０１３１】
更に、一方の読み出し動作が終了するタイミングから他方の読み出し動作が開始するタイミングまでの期間が、第１読み込み動作が終了するタイミングから第２読み込み動作が開始するタイミングまでの期間に含まれる。このため、画像データを構成する画素データ信号のアドレス変換が行われる際に、スムーズにデータの読み込みと読み出しとが行われる。【０１３２】
＜第３実施形態＞
第１および第２実施形態に係る画像表示システム１，１Ａでは、画像表示装置（携帯電話機１０，１０Ａ）の表示部２００，２００Ａにおいて、各絵素ＰＳに対する走査信号線の数を通常のものよりも平均で１．５倍および２倍増加させる一方、データ信号線の数を２／３倍および１／２倍まで減少させた。これに対して、第３実施形態に係る画像表示システム１Ｂでは、画像表示装置（携帯電話機１０Ｂ）の表示部２００Ｂにおいて、各絵素ＰＳに対する走査信号線の数を通常のものよりも３倍まで増加させる一方、データ信号線の数を１／３倍まで減少させている。【０１３３】
第３実施形態に係る画像表示システム１Ｂは、第１および第２実施形態に係る画像表示システム１，１Ａと比較して、回路層２２，２２Ａにおける画素回路および絵素回路部の配列と、当該配列に適合した接続部２３，２３Ａの配置と、当該配列に適合した走査信号線およびデータ信号線の本数と、アドレス変換回路２０１，２０１Ａ、データ信号線駆動回路２０３，２０３Ａ、および走査信号線駆動回路２０４，２０４Ａの構成とが変更されている。その一方で、素子層２４における画素および絵素の配列などのその他の構成については同様である。以下、第３実施形態に係る画像表示システム１Ｂについて説明する。なお、ここでは、第１実施形態に係る画像表示システム１と同様な部分については、同じ符号を付して説明を省略し、異なる部分について説明する。【０１３４】
＜回路層における画素回路の配列＞
図１９は、表示部２００Ｂの回路層２２Ｂにおける画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂおよび絵素ＰＳに対応する画素回路群（絵素回路部）Ｍ３の配列を例示する模式図であり、有機ＥＬディスプレイＡＣの正面側から見た配列状態を示している。なお、図１９では、絵素回路部Ｍ３の輪郭が太線で、画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂの輪郭が細線で示されている。【０１３５】
回路層２２Ｂは、多数の画素Ｐｒ，Ｐｇ，Ｐｂの表示を制御する多数の画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂが格子状に配列された構成を有している。具体的には、回路層２２Ｂは、Ｒ色に発光する発光素子の駆動を制御する画素回路Ｍ３ｒと、Ｇ色に発光する発光素子の駆動を制御する画素回路Ｍ３ｇと、Ｂ色に発光する発光素子の駆動を制御する画素回路Ｍ３ｂと、を有している。【０１３６】
画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂは、略長方形状の輪郭を有している。また、Ｘ方向に向かって配列される隣り合う画素回路は、互いに短辺同士が全長に渡って隣接し、Ｙ方向に向かって配列される隣り合う画素回路は、互いに長辺同士が全長に渡って隣接している。【０１３７】
より詳細には、Ｘ方向に向かって複数の画素回路Ｍ３ｂが隣接配置された画素回路のグループ、Ｘ方向に向かって複数の画素回路Ｍ３ｇが隣接配置された画素回路のグループ、およびＸ方向に向かって複数の画素回路Ｍ３ｒが隣接配置された画素回路のグループが、この順番でＹ方向に向かって繰り返し隣接配置されている。【０１３８】
そして、Ｘ方向に向けて行毎に配列された複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置され、各走査信号線が各行における複数の画素回路に対して電気的に共通に接続されている。また、Ｙ方向に向けて列毎に配列された複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置され、各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。【０１３９】
つまり、Ｂ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向かって一列に並んだ複数の画素回路に対して供給する走査信号線と、Ｇ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向かって一列に並んだ複数の画素回路に対して供給する走査信号線と、Ｒ色の発光素子の発光のタイミングを制御する走査信号を、Ｘ方向に向かって一列に並んだ複数の画素回路に対して供給する走査信号線とが、この順番でＹ方向に向けて繰り返し隣接配列されている。【０１４０】
各絵素回路部Ｍ３は、それぞれ輪郭が矩形状の３つの画素回路Ｍ３ｂ，Ｍ３ｇ，Ｍ３ｒがこの順番でＹ方向に向けて隣接配置されて形成されている。【０１４１】
＜画素と画素回路との位置関係＞
図２０は、画素と画素回路との位置関係を説明するための図である。なお、図２０(ａ)および図２０(ｂ)では、接続部２３Ｂによって相互に電気的に接続される画素と画素回路の組に対して同じ番号が付されている。【０１４２】
図２０(ａ)は、図６(ａ)と同様な図である。【０１４３】
図２０(ｂ)は、図１９で示した画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂおよび絵素回路部Ｍ３の配列の一部を抽出して、画素回路Ｍ３ｒに斜線、画素回路Ｍ３ｇに砂地、および画素回路Ｍ３ｂに逆斜線のハッチングをそれぞれ付して示した図である。つまり、図２０では、同色に係る画素および画素回路に対して同じ種類のハッチングが付されている。【０１４４】
＜画素および画素回路に対する接続部の配設位置＞
図２１は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂに対する接続部２３Ｂの配設位置を説明するための図である。【０１４５】
図２１(ａ)は、有機ＥＬディスプレイＡＣにおける画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列と画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂおよび絵素回路部Ｍ３の配列との位置関係を示す図である。図２１(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの輪郭（図２０(ａ)）を実線とし、画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂおよび絵素回路部Ｍ３の輪郭（図２０(ｂ)）を破線として、重ね合わせた図であり、同色に係る画素と画素回路とが上下方向（図面では奥行き方向）で重畳する部分に図２０で付したハッチングと同じ種類のハッチングが付されている。なお、図２１(ａ)で示すように、Ｘ方向およびＹ方向に向かってそれぞれ２つの絵素ＰＳが隣接配置された合計４つの絵素ＰＳからなる領域と、Ｘ方向およびＹ方向に向かってそれぞれ２つの絵素回路部Ｍ３が隣接配置された合計４つの絵素回路部Ｍ３からなる領域とが略一致するように重畳する。【０１４６】
図２１(ｂ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂに対する接続部２３Ｂの配設位置を示す図である。図２１(ｂ)では、図２１(ａ)に対して接続部２３Ｂの配設位置（白抜きの丸印）が付され、図２１(ａ)でハッチングが付された領域、すなわち同色に係る画素と画素回路とが重畳する領域に接続部２３Ｂが配設される。【０１４７】
図２２は、画素Ｐｒ，Ｐｇ，Ｐｂおよび画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂに対する接続部２３Ｂの配設位置を示す図である。【０１４８】
図２２(ａ)は、画素Ｐｒ，Ｐｇ，Ｐｂおよび絵素ＰＳの配列（図２０(ａ)）に対して、図２１(ｂ)で示した接続部２３Ｂの配設位置を明示した図であり、図２２(ｂ)は、画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂおよび絵素回路部Ｍ３の配列（図２０(ｂ)）に対して、図２１(ｂ)で示した接続部２３Ｂの配設位置を明示した図である。【０１４９】
ここでは、図４および図１９で示したように、素子層２４における絵素ＰＳおよび画素Ｐｒ，Ｐｇ，Ｐｂの配列と、回路層２２Ｂにおける絵素回路部Ｍ３および画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂの配列とが異なる。そこで、図２２(ａ)および図２２(ｂ)で示すように、各絵素回路部Ｍ３において、Ｒ色の画素回路Ｍ３ｒに対する接続部２３Ｂの配設位置と、Ｇ色の画素回路Ｍ３ｇに対する接続部２３Ｂの配設位置と、Ｂ色の画素回路Ｍ３ｂに対する接続部２３Ｂの配設位置とを、Ｘ方向及びＹ方向に関して相互に異ならせている。また、別の観点から見れば、各絵素ＰＳにおいて、Ｒ色の画素Ｐｒに対する接続部２３Ｂの配設位置と、Ｇ色の画素Ｐｇに対する接続部２３Ｂの配設位置と、Ｂ色の画素Ｐｂに対する接続部２３Ｂの配設位置とをＸ方向及びＹ方向に関して相互に異ならせている。なお、各絵素ＰＳに対する接続部２３Ｂの配設位置は同様であり、各絵素回路部Ｍ３に対する接続部２３Ｂの配設位置も同様となっている。【０１５０】
このような接続部２３Ｂの配設により、回路層２２Ｂの各画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂと、素子層２４の各画素Ｐｒ，Ｐｇ，Ｐｂを一対一対応で導通接続させることができる。【０１５１】
ここで、図１９を示して説明したように、Ｘ方向に向かって行毎に配列された複数の画素回路に対してそれぞれ１本ずつ走査信号線が配置されて、各走査信号線が各行における複数の画素回路に対して電気的に共通に接続されている。一方、Ｙ方向に向かって列毎に配列された複数の画素回路に対してそれぞれ１本ずつデータ信号線が配置されて、各データ信号線が各列における複数の画素回路に対して電気的に共通に接続されている。そして、上記のような画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂと画素Ｐｒ，Ｐｇ，Ｐｂと接続部２３Ｂとの位置関係から分かるように、各絵素ＰＳに対して、複数本（ここでは３本）ずつ走査信号線が配置され、１本ずつデータ信号線が配置されている。すなわち、各絵素ＰＳに対して配置されるデータ信号線の数が、各絵素ＰＳを構成する画素数（ここでは、Ｎ＝３個）よりも１／３倍まで少なくなっている。【０１５２】
なお、データ信号線駆動回路２０３Ｂや走査信号線駆動回路２０４Ｂの構成については、上述したような走査信号線およびデータ信号線の数に応じて、適宜形成されている。【０１５３】
＜アドレス変換＞
図２３は、アドレス変換回路２０１Ｂの具体的な構成を示すブロック図である。【０１５４】
アドレス変換回路２０１Ｂは、Ｒ色の画素データ信号用のラインバッファＬ３ｒと、Ｇ色の画素データ信号用のラインバッファＬ３ｇと、Ｂ色の画素データ信号用のラインバッファＬ３ｂと、データセレクタＤ３とを備えて構成されている。【０１５５】
ラインバッファＬ３ｒ，Ｌ３ｇは、それぞれ、各色の１ライン分の記憶容量を有し、ラインバッファＬ３ｂは、Ｂ色の２ライン分の記憶容量を有している。ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂには、それぞれ時間的に並行してＲＧＢの画素データ信号が入力されて一時的に記憶される。つまり、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂ全体として見れば、ＲＧＢの３画素分の画素データ信号が時間的に並行して読み込まれて一時的に記憶される。【０１５６】
データセレクタＤ３は、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂに一時的に記憶されたＲＧＢの画素データ信号を適宜読み出すことで、３画素分の画素データ信号を時間的に並行して出力する。データセレクタＤ３から出力される画素データ信号は、データ信号線駆動回路２０３Ｂに対して送出される。【０１５７】
図２４は、アドレス変換回路２０１Ｂにおける読み込み／読み出しに係るタイミングチャートを示している。【０１５８】
図２４の横軸は時刻を示す。また、図２４に示され、ハッチングが付された多数の四角形の配列は、上から順に、(ａ)ラインバッファＬ３ｒによる３ｍ（ｍは０以上の整数）列目の画素（Ｒ色の画素）に対応する画素データ信号の読み込みタイミング、(ｂ)ラインバッファＬ３ｇによる３ｍ＋１列目の画素（Ｇ色の画素）に対応する画素データ信号の読み込みタイミング、(ｃ)ラインバッファＬ３ｂによる３ｍ＋２列目の画素（Ｂ色の画素）に対応する画素データ信号の読み込みタイミング、(ｄ)データセレクタＤ３によるラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂからの３ｍ’列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｅ)データセレクタＤ３によるラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂからの３ｍ’＋１列目の画素回路に対応する画素データ信号の読み出しタイミング、(ｆ)データセレクタＤ３によるラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂからの３ｍ’＋２列目の画素回路に対応する画素データ信号の読み出しタイミングを示している。【０１５９】
また、図２４において、Ｒ色の画素データ信号の読み出しタイミングは、斜線ハッチングが付された四角形で示されている。また、Ｇ色の画素データ信号の読み出しタイミングは、砂地ハッチングが付された四角形で示されている。また、Ｂ色の画素データ信号の読み出しタイミングは、逆斜線ハッチングが付された四角形で示されている。なお、通常の画像表示装置では１ライン分の画素データ信号が１００画素分以上から構成されるが、図２４では、図面の複雑化を防ぐために、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂに読み込まれる１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が５４画素分で構成され、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂにそれぞれ読み込まれる各色の１ライン分の画素データ信号が１８画素分ずつで構成された例が示されている。一方、データセレクタＤ３で読み出される１ライン分の画素データ信号（Ｒ，Ｇ，Ｂの３色全てに関する１ライン分の画素データ信号）が１８画素分で構成され、当該１８画素分の画素データ信号がそれぞれ３分割されることで各６画素分の画素データ信号からなる３つの画素データ信号のグループとされて、当該３つの画素データ信号のグループが時間的に並行して読み出された例が示されている。【０１６０】
図２４で示すように、時刻ｔ３１〜ｔ３３にかけて、ラインバッファＬ３ｒにはＲ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ３ｇにはＧ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれ、ラインバッファＬ３ｂにはＢ色の１ライン分（１８画素分）の画素データ信号が時間的に連続して読み込まれる。このとき読み込まれる画素データ信号は画像を構成する画素配列のうちのｙ行目（ｙは０以上の整数）のラインの画素データ信号である。そして、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによってｙ行目のラインの画素データ信号が２／３以上読み込まれたところで、データセレクタＤ３による画素データ信号の読み出しが開始される（時刻ｔ３２）。【０１６１】
時刻ｔ３２〜ｔ３４にかけて、データセレクタＤ３によって、３ｍ’列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＲ色の画素データ信号が時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＲ色の画素データ信号が時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＲ色の画素データ信号が時間順次に読み出される。このとき読み出される画素データ信号は画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂの配列のうちの３ｙ’行目（ｙ’は０以上の整数）のラインに対応する画素データ信号であり、画像を構成する画素配列のうちのｙ行目のラインに含まれるＲ色の画素データ信号によって構成される。【０１６２】
そして、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによってｙ行目の画素に対応する画素データ信号が全て読み込まれた後、間もなく、データセレクタＤ３による３ｙ’行目の画素回路に対応する画素データ信号の読み出しが終了し（時刻ｔ３４）、更に、データセレクタＤ３による３ｙ’＋１行目の画素回路に対応する画素データ信号の読み出しが開始される（時刻ｔ３５）。その後、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる次のラインの画素データ信号の読み込みが開始される（時刻ｔ３６）。【０１６３】
つまり、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによるｙ行目の画素に対応する画素データ信号の読み込み終了後で且つラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる次のラインの画素データ信号の読み込み開始前までに、データセレクタＤ３による３ｙ’＋１行目の画素回路に対応する画素データ信号の読み出しが開始される（時刻ｔ３５）。【０１６４】
時刻ｔ３５〜ｔ３７にかけて、データセレクタＤ３によって、３ｍ’列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＧ色の画素データ信号が時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＧ色の画素データ信号が時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＧ色の画素データ信号が時間順次に読み出される。このとき読み出される画素データ信号は、画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂの配列のうちの３ｙ’＋１行目のラインに対応する画素データ信号であり、画像を構成する画素配列のうちのｙ行目のラインに含まれるＧ色の画素データ信号によって構成される。【０１６５】
時刻ｔ３６に開始されたラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる１ライン分の画素データ信号の読み込みが１／４以上行われたところで、時刻ｔ３５で開始されたデータセレクタＤ３による１ライン分（１８画素分）の画素データ信号の読み出しが終了する（時刻ｔ３７）。そして、時刻ｔ３６に開始されたラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる１ライン分の画素データ信号の読み込みが１／３だけ行われたところで、データセレクタＤ３による画素データ信号の読み出しが開始される（時刻ｔ３８）。【０１６６】
時刻ｔ３８〜ｔ３９にかけて、データセレクタＤ３によって、３ｍ’列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＢ色の画素データ信号が時間順次に読み出され、３ｍ’＋１列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＢ色の画素データ信号が時間順次に読み出され、３ｍ’＋２列目の画素回路に対応する１ライン分（６画素分）の画素データ信号としてＢ色の画素データ信号が時間順次に読み出される。このとき読み出される画素データ信号は画素回路Ｍ３ｒ，Ｍ３ｇ，Ｍ３ｂの配列のうちの３ｙ’＋２行目（ｙ’は０以上の整数）のラインに対応する画素データ信号であり、画像を構成する画素配列のうちのｙ行目のラインに含まれるＢ色の画素データ信号によって構成される。【０１６７】
そして、時刻ｔ３６に開始されたラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる１ライン分の画素データ信号の読み込みが２／３程度行われたところで、時刻ｔ３８で開始されたデータセレクタＤ３による１ライン分（１８画素分）の画素データ信号の読み出しが終了する（時刻ｔ３９）。そして、時刻ｔ３６に開始されたラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる１ライン分の画素データ信号の読み込みが２／３以上行われたところで、データセレクタＤ３による画素データ信号の読み出しが開始される（時刻ｔ４０）。【０１６８】
そして、時刻ｔ３６以降では、ラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂによる画素データ信号の読み込みタイミングは、時刻ｔ３１〜ｔ３６までの読み込みタイミングが繰り返される。一方、データセレクタＤ３による画素データ信号の読み出しタイミングは、時刻ｔ３２〜ｔ４０までの読み出しタイミングが繰り返される。【０１６９】
ここでは、データセレクタＤ３が、画像を構成する１ライン分の画素データ信号を３回（３ライン）に分けてラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂから読み出す。そして、データセレクタＤ３が、ＲＧＢ色のうちＢ色の１ライン分の画素データ信号を最後にラインバッファＬ３ｂから読み出す。このため、ＲＧ色に係るラインバッファＬ３ｒ，Ｌ３ｇは、１ライン分の画素データ信号を格納することができる記憶容量を要し、Ｂ色に係るラインバッファＬ３ｂは、２ライン分の画素データ信号を格納することができる記憶容量を要する。【０１７０】
なお、ここでは、データセレクタＤ３が、ＲＧＢの順番でラインバッファＬ３ｒ，Ｌ３ｇ，Ｌ３ｂから画素データ信号を読み出すため、ラインバッファＬ３ｂが２ライン分の画素データ信号を格納することができる記憶容量を有していたが、これに限られない。例えば、ＲＧＢのうちでデータセレクタＤ３によって読み出される順番を適宜変更して、ＲＧＢのうちでデータセレクタＤ３によって最後に読み出される色の画素データ信号を格納するラインバッファの記憶容量を２ライン分以上としても良い。【０１７１】
また、図２５は、アドレス変換前後における画素データ信号のＸＹアドレスの関係を示す図である。図２５(ａ)は、画素データ信号のアドレス変換前のＸＹアドレスを示しており、図２５(ｂ)は、画素データ信号のアドレス変換後のＸＹアドレスを示している。なお、図２５におけるｉ，ｊには０以上の整数が適用される。【０１７２】
以上のように、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、各絵素に１本の走査信号線と３本のデータ信号線とが配設されるところ、第３実施形態に係る画像表示装置（携帯電話機１０Ｂ）の表示部２００Ｂでは、データ信号線の数が１／３に低減されている。そして、高価であるＸドライバのピンの数を第１および第２実施形態と比較しても更に減らすことができる。このため、画素データ信号をデータ信号線に対して送出するデータ信号線駆動回路２０３Ｂの簡素化によって画像表示装置の製造コストの低減を図ることができる。【０１７３】
また、第１および第２実施形態と同様に、走査信号線を増加させることが一般的に容易な走査信号線駆動回路２０４Ｂの構成を増加させることにより、所定数の絵素に対して配置されるデータ信号線の数を減少させることができる。【０１７４】
＜変形例＞
なお、本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。【０１７５】
◎例えば、上記実施形態では、ＲＧＢの３色の光をそれぞれ発する発光素子が配列されている例を示して説明したが、これに限られず、例えば、緑（Ｇ）とマゼンタ（Ｍ）の２色の光をそれぞれ発する発光素子が配列されたものや、ＲＧＢの３色にホワイト（Ｗ）を加えた４色の光をそれぞれ発する発光素子が配列されたものなど、各絵素が２色以上の光を発する画素によって構成されている各種ディスプレイに対して本発明を適用することができる。【０１７６】
つまり、Ｎ個（Ｎは２以上の自然数）の画素によってそれぞれ構成された複数の絵素が配列され、各絵素に対して２本以上の走査信号線が配置されるとともに、各絵素に対してＮよりも少ない数の本数ずつデータ信号線が配置されれば良い。【０１７７】
◎また、上記実施形態では、表示部２００，２００Ａ，２００Ｂに設けられたアドレス変換回路２０１，２０１Ａ，２０１Ｂにおいて、画素データ信号に係るアドレス変換が行われたが、これに限られず、例えば、表示部２００，２００Ａ，２００Ｂにアドレス変換回路２０１，２０１Ａ，２０１Ｂを設けることなく、表示制御部１００において実行される演算によって画素データ信号に係るアドレス変換を行うようにしても良い。【０１７８】
◎また、上記実施形態では、画像表示装置の一例として携帯電話機１０，１０Ａ，１０Ｂを挙げて説明したが、図２６に示すように、例えば、ノート型のパーソナルコンピュータ（パソコン）１０Ｃなど、表示部２００Ｃを備えた各種画像表示装置一般に対しても本発明を適用することができる。【０１７９】
◎また、上記実施形態では、表示部２００，２００Ａ〜２００Ｃが有機ＥＬディスプレイＡＢ〜ＡＣを備えて構成されるものとして説明したが、これに限られず、例えば、ＴＦＴ方式の液晶ディスプレイなど、いわゆるアクティブマトリックス方式のディスプレイなどといった回路層と発光層とが適宜配置された種々のディスプレイを備えて構成されても良い。【０１８０】
◎なお、上記実施形態では、Ｎ個（Ｎは２以上の自然数）の画素によってそれぞれ構成された複数の絵素がマトリックス状に配列され、各絵素に対して２本以上の走査信号線が配置されるとともに、各絵素に対してＮよりも少ない数の本数ずつデータ信号線が配置された。これを別の観点から言えば、多数の画素が行方向および列方向に沿ってそれぞれ配列されることで多数の画素がマトリックス状に配置されている場合に、縦方向（ここではＹ方向）に向かって配列されているａ個の画素数よりも多くの本数の走査信号線が配設され、横方向（ここではＸ方向）に向かって配列されているｂ個の画素数よりも少ない本数のデータ信号線が配設されていると言える。【０１８１】
◎また、上記実施形態では、上面ガラスより発光素子の光を出射するトップエミッション型の有機ＥＬディスプレイを例に説明したが、下面ガラスより発光素子の光を出射するボトムエミッション型の有機ＥＬディスプレイにも本発明は適用可能である。ただし、トップエミッション型の有機ＥＬディスプレイの場合、発光素子の直下領域に走査信号線やデータ信号線を配置することができ、回路のレイアウトの自由度が高いため、好ましい。【０１８２】
◎また、上記実施形態において、走査信号線の配列密度がデータ信号線の配列密度よりも高い場合、走査信号線の幅ＷYをデータ信号線の幅ＷXよりも狭くした方が、回路レイアウトが複雑化することが良好に防止されるため、好ましい。【０１８３】
◎また、上記実施形態において、画素回路の輪郭は、走査信号線の配列方向であるＹ方向が長く、走査信号線の長手方向に平行な方向であるＸ方向に短い長方形状である方が好ましい。この場合、各絵素あたりの走査信号線の本数が１本よりも多くなっても、隣接する走査信号線同士の間隔が過度に狭くなることが抑制され、回路の複雑化が良好に防止される。【０１８４】
◎また、上記実施形態の画素配列は、図３９で示したように、複数の画素が縦方向ならびに横方向に沿って格子状に配列されたストライプ（以下「縦ストライプ」とも称する）状のものであった。この縦ストライプ状の画素配列については、液晶ディスプレイ（ＬＣＤ）では、製造が容易で製品の品質も安定する。これに対して、例えば、有機ＥＬディスプレイでは、蒸着で画素を形成することができるため、製造上において各色の画素の配列の自由度が高い。そこで、各画素の形状をより正方形や円形に近づけることで、有効に発光する面積（発光面積）の拡大、すなわち発光素子の開口率の上昇を図ることが考えられる。そして、上述したように、この開口率の上昇により、有機ＥＬ素子に印加される電圧（すなわち電流密度）の低減、ひいては画像表示装置の長寿命化を図ることが可能となる。【０１８５】
以下では、複数の画素を斜め方向に配列することで、各発光素子の開口率を上昇させる構成の２つの具体例（具体例１，２）を挙げて説明する。【０１８６】
○具体例１：
具体例１に係る画像表示システム１Ｃは、第２実施形態に係る画像表示システム１Ａと比較して、素子層２４における画素および絵素の配列と、当該配列に適合した接続部２３Ａの配置とが変更されたものとなっている。その一方で、回路層２２Ａにおける画素回路および絵素回路の配列などのその他の構成については同様なものとなっている。以下、具体例１に係る画像表示システム１Ｃについて説明する。なお、ここでは、第２実施形態に係る画像表示システム１Ａと同様な部分については、同じ符号を付して説明を省略し、異なる部分について説明する。【０１８７】
図２７は、具体例１に係る表示部２００Ｃの素子層２４Ｃにおける絵素ＰＳ４および発光素子の開口部（画素）Ｐｒ４，Ｐｇ４，Ｐｂ４の配列を例示する模式図であり、有機ＥＬディスプレイＡＤの正面側から見た配列状態を示している。なお、図２７では、絵素ＰＳ４の輪郭が太線で、画素Ｐｒ４，Ｐｇ４，Ｐｂ４の輪郭が細線で示されている。画素Ｐｒ４はＲ色の光を発し、画素Ｐｇ４はＧ色の光を発し、画素Ｐｂ４はＢ色の光を発する。【０１８８】
画素Ｐｒ４，Ｐｇ４，Ｐｂ４は、この順番で、有機ＥＬディスプレイＡＤの長方形の輪郭の一辺に対して所定角度だけ傾けられた所定の方向に沿って列を成すように配列されている。図２７により説明すれば、各画素Ｐｒ４，Ｐｇ４，Ｐｂ４は、図２７の横方向（Ｘ方向）に沿った辺に対して４５度だけ傾けられた方向（以下、「斜め方向」と称する）に沿って列を成すように配列されている。そして、斜め方向に沿ったＲＧＢ順の画素列（Ａ列、Ｂ列、Ｃ列・・・）が、図２７の左上方から右下方に向けて空間順次に敷き詰められるように並べられている。【０１８９】
なお、ここで言う「所定角度」は、画像表示装置で再生すべき画像を構成する複数の絵素のうちの相互に隣接して矩形状に配置された４つの絵素の所定点、例えば４つの絵素の重心点を結ぶ四角形において、有機ＥＬディスプレイの長方形の輪郭の一辺に対応する一辺（ここでは縦方向に沿った一辺）と対角線とが成す角度に対応している。すなわち、具体例１においては、ある１絵素の重心の位置（基準位置）と当該基準位置から横方向（Ｘ方向）に１絵素分および縦方向（Ｙ方向）に１絵素分だけ進んだ絵素の重心の位置とを結んだ直線と、縦方向（Ｙ方向）に沿った直線とが成す角度だけ、絵素ＰＳ４の列および画素列が縦方向に沿った線に対して傾けられている。【０１９０】
また、斜め方向に沿ってＲＧＢの順で一列に並んだ３つの画素Ｐｒ４，Ｐｇ４，Ｐｂ４によって１つの絵素ＰＳ４が形成されている。従って、絵素ＰＳ４の列もＲＧＢの画素列（Ａ列、Ｂ列、Ｃ列・・・）と同様に、斜め方向に沿って空間順次に並べられる。そして、斜め方向に沿った絵素ＰＳ４の列（Ａ’列、Ｂ’列、Ｃ列’・・・）が、図２７の左上方から右下方に向けて空間順次に敷き詰められるように並べられている。【０１９１】
このように、絵素ＰＳ４の列ならびに画素列が有機ＥＬディスプレイの長方形の輪郭の一辺に対して所定角度だけ傾けられているが、複数の絵素ＰＳ４の重心の位置は、縦ならびに横方向に沿って等間隔に配列される行ならびに列を形成している。すなわち、図２７に示すように、複数の絵素の重心Ｇｐｓの位置は、縦横比が１：１の格子状（正方格子状）に配列されている。また、複数の画素Ｐｒ４，Ｐｇ４，Ｐｂ４に含まれる同色の画素の重心の位置も正方格子状に配列されている。図２７には、画素Ｐｒ４の重心Ｇｒを例示している。つまり、有機ＥＬディスプレイの長方形の輪郭の縦方向および横方向と平行な線上に沿って、複数の絵素ＰＳ４の重心点の位置、および同色の画素の重心点の位置が正方格子状に配列されている。【０１９２】
なお、別の観点から言えば、各色の画素のうちの相互に隣接して矩形状に配置されている４つの画素の所定位置（例えば４つの画素の重心の位置）を結ぶ四角形の４辺のうち、上下の横方向の２辺が有機ＥＬディスプレイの長方形の輪郭の横方向に対して平行であり、左右の縦方向の２辺が有機ＥＬディスプレイの長方形の輪郭の縦方向に対して平行である。【０１９３】
ここで、図３８で示した縦ストライプの画素配列については、縦横方向における絵素の配列周期（絵素ピッチ）をａとすると、各画素の寸法は縦がａ、横がａ／３の長方形のものとなる。そして、蒸着や印刷や転写の精度（位置精度と成膜のぼやけとを含む）、すなわち生じうる最大誤差をｘとすると、ＯＬＥＤの形成の過不足による不具合を回避するためには、各画素の発光領域を縦横それぞれ隣接画素の発光領域から２ｘだけ離す必要がある。このため、１画素の発光領域は、最大で（ａ／３−２ｘ）×（ａ−２ｘ）となる。そして、仮に絵素ピッチが１５０μｍ、蒸着または印刷の精度（すなわち最大誤差）が１５μｍの場合、ｘ＝０．１ａとなり、開口率（１画素中に占める発光領域の割合）は、最大で０．３２となる。【０１９４】
これに対して、図２７で示す具体例１の画素配列については、縦横方向における絵素の配列周期（絵素ピッチ）をａとすると、各画素の長辺がａ／√２、短辺が√２ａ／３となる。そして、蒸着や印刷や転写の精度（位置精度と成膜のぼやけとを含む）、すなわち生じうる最大誤差をｘとすると、ＯＬＥＤの形成の過不足による不具合を回避するためには、各画素の発光領域を縦横それぞれ隣接画素の発光領域から２ｘだけ離す必要がある。このため、１画素の発光領域は最大で｛（√２ａ／３）−２ｘ｝×｛（ａ／√２）−２ｘ｝となる。そして、仮に絵素ピッチが１５０μｍ、蒸着または印刷の精度（すなわち最大誤差）が１５μｍの場合、ｘ＝０．１ａとなり、開口率は、最大で０．４１３となる。【０１９５】
したがって、図３８で示したストライプ状の画素配列の開口率＝０．３２よりも開口率が大幅に上昇する。ここでは、図３８で示したストライプ状の画素配列と比較して、各発光素子の形状がより正方形に近づくため、各発光素子ごとの開口率が向上する。なお、画素領域の中には、接続部２３Ｃが形成されている部分等、本来、発光しない領域も存在するが、本明細書では画素領域の略全体が発光する単純化した画素のモデルについて述べている。【０１９６】
図２８および図２９は、仮に、素子層２４Ｃにおける各画素Ｐｒ４，Ｐｇ４，Ｐｂ４と、図３９で示したストライプ状に配列された各画素回路とを接続する場合における、各画素Ｐｒ４，Ｐｇ４，Ｐｂ４と各画素回路との位置関係を説明するための図である。図２８(ａ)は、素子層２４Ｃにおける画素配列を示し、図２８(ｂ)は、ストライプ状の画素回路の配列を示し、図２９は、図２８(ａ)と図２８(ｂ)とを重ね合わせた状態すなわち画像表示装置における画素配列と画素回路の配列との位置関係を示している。なお、図２９では、図２８(ａ)の画素配列が実線で示され、図２８(ｂ)の画素回路の配列が破線で示されている。【０１９７】
図２９で示すように、各画素と各画素回路とが上下方向（図面上では奥行き方向）に重なり合うように配置され、上下に配置されている各画素回路と各画素とを導電可能に接続する接続部（ハッチングを付した丸部）２３０が各画素に設けられている。図２９の縦方向に着目すると、各色に係るデータ信号線が、１画素おきに接続部２３０によって各色の画素に接続されることになる。【０１９８】
これに対して、具体例１では、各データ信号線が、相互に隣り合う画素に対しても接続されるような構成が採用されているため、データ信号線の本数の低減が図られる。【０１９９】
図３０および図３１は、素子層２４Ｃにおける各画素Ｐｒ４，Ｐｇ４，Ｐｂ４と、回路層２２Ａにおける各画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂとの位置関係を説明するための図である。ここでは、素子層２４Ｃにおける画素配列は、図２８(ａ)で示したものと同様であり、図３０は、第２実施形態と同様な画素回路の配列を示し、図３１は、図２８(ａ)と図３０とを重ね合わせた状態すなわち画像表示装置１０Ｃにおける画素配列と画素回路の配列との位置関係を示している。なお、図３１では、図２８(ａ)の画素配列が実線で示され、図３０の画素回路の配列が破線で示されている。【０２００】
図３１で示すように、各画素と各画素回路とが上下方向（図面上では奥行き方向）に重なり合うように配置され、上下に配置されている各画素回路と各画素とを導電可能に接続する接続部（ハッチングを付した丸部）２３Ｃが各画素に設けられている。【０２０１】
図３２は、具体例１におけるデータ信号線および走査信号線の配置を例示する模式図である。図３２では、接続部２３Ｃと、各データ信号線が配設される位置（縦方向に沿って描かれた破線の矢印の位置）と、各走査信号線が配設される位置（横方向に沿って描かれた破線の矢印の位置）とが示されている。【０２０２】
図３２で示すように、各データ信号線が、相互に隣接する異なる色を発する画素に対して電気的に接続される。具体的には、図中の縦方向に沿ってジグザグ状に画素Ｐｇ４と画素Ｐｒ４とに交互に接続されるデータ信号線と、図中の縦方向に沿ってジグザグ状に画素Ｐｂ４と画素Ｐｒ４とに交互に接続されるデータ信号線とが、図中の横方向に沿って交互に配設される。【０２０３】
ここで、図３９で示した一般的な画像表示装置におけるストライプ状の画素配列と画素回路の配列では、縦２絵素×横２絵素の領域に対して、６本のデータ信号線と２本の走査信号線の合計８本の配線が配置される。これに対して、具体例１では、第２実施形態と同様に、縦２絵素×横２絵素の領域に対して、３本のデータ信号線と４本の走査信号線の合計７本の配線が配置される。つまり、具体例１では、各絵素ＰＳ４に対する走査信号線の数を通常のものよりも平均で２倍まで増加させる一方、データ信号線の数を１／２倍まで減少させている。【０２０４】
なお、具体例１における画像データのアドレス変換については、第２実施形態と同様であるため、説明を省略する。【０２０５】
以上のように、具体例１に係る画像表示装置（携帯電話機１０Ｃ）の表示部２００Ｃにおいても、第１〜３実施形態に係る画像表示装置（携帯電話機１０，１０Ａ，１０Ｂ）の表示部２００，２００Ａ，２００Ｂと同様に、同じ絵素数に対して必要となる配線数を減少させることができる。更に、開口率の上昇により、有機ＥＬ素子に印加される電圧（すなわち電流密度）の低減、ひいては画像表示装置の長寿命化が図られる。【０２０６】
○具体例２：
具体例２に係る画像表示システム１Ｄは、具体例１に係る画像表示システム１Ｃと比較して、素子層２４における各画素の形状が変更されたもので、その他の部分についてはほぼ同様な構成を有する。以下、具体例２に係る画像表示システム１Ｄについて説明する。なお、ここでは、具体例１に係る画像表示システム１Ｃと同様な部分については、同じ符号を付して説明を省略し、異なる部分について説明する。【０２０７】
図３３は、具体例２に係る各画素の形状を説明するための図である。図３３(ａ)では、具体例１の画素配列の２列（２ライン）分が示され、図３３(ｂ)では、具体例２の画素配列の２列（２ライン）分が示されている。【０２０８】
図３３(ａ)で示すように、具体例１の画素配列では、隣り合う２ラインの間において、同色の画素どうしの配置が、各ラインにおける画素の配列周期（画素ピッチ）の１．５倍だけずれている。このため、具体例１の略長方形の各画素Ｐｒ４，Ｐｇ４，Ｐｂ４を、図３３(ｂ)で示すように、各画素の重心の位置が維持されたままで、具体例２の六角形の各画素Ｐｒ５，Ｐｇ５，Ｐｂ５に変更することが可能である。【０２０９】
図３４は、具体例２に係る表示部２００Ｃの素子層２４Ｄにおける絵素ＰＳ５および発光素子の開口部（画素）Ｐｒ５，Ｐｇ５，Ｐｂ５の配列を例示する模式図であり、有機ＥＬディスプレイＡＥの正面側から見た配列状態を示している。なお、図３４では、絵素ＰＳ５の輪郭が太線で、画素Ｐｒ５，Ｐｇ５，Ｐｂ５の輪郭が細線で示されている。画素Ｐｒ５はＲ色の光を発し、画素Ｐｇ５はＧ色の光を発し、画素Ｐｂ５はＢ色の光を発する。【０２１０】
図３４で示す画素の配列においては、各発光素子における発光領域の割合、すなわち開口率は、輪郭形状を規定する六角形の内角の大きさによって変化し、六角形の内角が全て１２０度となった場合に、開口率が最大となる。なお、六角形の内角が全て１２０度となった場合には、仮に絵素ピッチが１５０μｍ、蒸着または印刷の精度（すなわち最大誤差）が１５μｍのとき、各発光素子の開口率は最大で０．４３５となる。【０２１１】
したがって、具体例１の画素配列の開口率＝０．４１３よりも開口率が更に上昇する。ここでは、図２７で示した具体例１の画素配列と比較して、各発光素子の形状が更に正方形に近づくため、各発光素子ごとの開口率が向上する。【０２１２】
図３５および図３６は、素子層２４Ｄにおける各画素Ｐｒ５，Ｐｇ５，Ｐｂ５と、回路層２２Ａにおける各画素回路Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂとの位置関係を説明するための図である。図３５は、素子層２４Ｄにおける画素配列を示し、回路層２２Ａにおける画素回路の配列は、図３０で示した第２実施形態と同様なものである。そして、図３６は、図３５と図３０とを重ね合わせた状態、すなわち画像表示装置１０Ｄにおける画素配列と画素回路の配列との位置関係を示している。なお、図３６では、図３５の画素配列が実線で示され、図３０の画素回路の配列が破線で示されている。【０２１３】
図３６で示すように、各画素と各画素回路とが上下方向（図面上では奥行き方向）に重なり合うように配置され、上下に配置されている各画素回路と各画素とを導電可能に接続する接続部（ハッチングを付した丸部）２３Ｄが各画素に設けられている。【０２１４】
図３７は、具体例２におけるデータ信号線および走査信号線の配置を例示する模式図である。図３７では、接続部２３Ｄと、各データ信号線が配設される位置（縦方向に沿って描かれた破線の矢印の位置）と、各走査信号線が配設される位置（横方向に沿って描かれた破線の矢印の位置）とが示されている。【０２１５】
図３７で示すように、各データ信号線が、相互に隣接する異なる色を発する画素に対して電気的に接続される。具体的には、図中の縦方向に沿ってジグザグ状に画素Ｐｇ５と画素Ｐｒ５とに交互に接続されるデータ信号線と、図中の縦方向に沿ってジグザグ状に画素Ｐｂ５と画素Ｐｒ５とに交互に接続されるデータ信号線とが、図中の横方向に沿って交互に配設される。【０２１６】
したがって、具体例２では、第２実施形態および具体例１と同様に、縦２絵素×横２絵素の領域に対して、３本のデータ信号線と４本の走査信号線の合計７本の配線が配置される。つまり、具体例２では、各絵素ＰＳ４に対する走査信号線の数を通常のものよりも平均で２倍まで増加させる一方、データ信号線の数を１／２倍まで減少させている。【０２１７】
なお、具体例２における画像データのアドレス変換については、第２実施形態と同様であるため、説明を省略する。【０２１８】
以上のように、具体例２に係る画像表示装置（携帯電話機１０Ｄ）の表示部２００Ｄにおいても、第１〜３実施形態、および具体例１に係る画像表示装置（携帯電話機１０，１０Ａ〜１０Ｃ）の表示部２００，２００Ａ〜２００Ｃと同様に、同じ絵素数に対して必要となる配線数を減少させることができる。また、具体例１と比較して、更なる開口率の上昇により、有機ＥＬ素子に印加される電圧（すなわち電流密度）の低減、ひいては画像表示装置の長寿命化が図られる。【０２１９】
ところで、上記具体例１，２では、素子層２４Ｃ，２４Ｄにおける画素配列と、回路層２２Ａにおける画素回路の配列とが異なっていたが、これに限られず、回路層における画素回路の配列が、素子層２４Ｃ，２４Ｄにおける画素配列と同様であっても良い。【０２２０】
例えば、素子層における画素配列が図２８(ａ)で示すものである場合に、回路層における画素回路の配列も図２８(ａ)で示すものと同一のものとなり、表示部を正面側から見た場合に、素子層における各画素と、回路層における各画素回路とが一致するように重なり合うような構成が考えられる。なお、このような構成では、各画素と各画素回路とを電気的に接続する接続部の配設位置が、具体例１で示した接続部２３Ｃの配設位置と同一のものとされれば良い。【０２２１】
また、例えば、素子層における画素配列が図３５で示すものである場合に、回路層における画素回路の配列も図３５で示すものと同一のものとなり、表示部を正面側から見た場合に、素子層における各画素と、回路層における各画素回路とが一致するように重なり合うような構成が考えられる。なお、このような構成では、各画素と各画素回路とを電気的に接続する接続部の配設位置が、具体例２で示した接続部２３Ｄの配設位置と同一のものとされれば良い。【０２２２】
但し、回路層における画素回路の配列が、素子層２４Ｃ，２４Ｄにおける画素配列と同様である場合には、各画素の形状を四角形から六角形に変更した方が、図中の縦方向および横方向に沿って、より直線的に接続部を配置し易く、データ信号線および走査信号線の作成が容易である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【国際調査報告】
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