【手続補正書】
【提出日】平成16年3月15日(2004.3.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイナミック型の複数のメモリセルを有するメモリセルアレイと、
リフレッシュ動作時に、アドレス信号に基づき前記複数のメモリセルそれぞれにアクセスするメモリセルアクセス手段とを備え、
前記メモリセルアクセス手段は、前記リフレッシュ動作時に複数種のリフレッシュ間隔で前記複数のメモリセルにアクセス可能である、
半導体記憶装置。
【請求項２】
前記メモリセルアクセス手段は、前記リフレッシュ動作時に前記複数のメモリセルのうち一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることが可能である、
請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアクセス手段は、前記リフレッシュ動作時以外において、前記複数のメモリセルのすべてに対して同一条件でアクセスする、
請求項２記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルは、複数の正規メモリセルと複数の予備メモリセルとを有し、
前記メモリセルアクセス手段は、前記複数の正規メモリセルの一部を前記複数の予備メモリセルのうち少なくとも一部である置換アクセス用予備メモリセル群に置き換えてアクセスすることが可能であり、置き換え後のリフレッシュ動作時に、前記複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、前記置換アクセス用予備メモリセル群のメモリセルに対して前記第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする、
請求項２記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、
各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、
前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックに置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックを前記置換アクセス用予備メモリセル群としてアクセスする、
請求項４記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、
各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、
前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群に置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックの行または列のメモリセル群を前記置換アクセス用予備メモリセル群としてアクセスする、
請求項４記載の半導体記憶装置。
【請求項７】
前記第２のリフレッシュ間隔は、互いに時間が異なる複数種の第２のリフレッシュ間隔を含み、
前記メモリセルアクセス手段は、前記リフレッシュ動作時に、制御信号に基づき前記複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスする、
請求項４記載の半導体記憶装置。
【請求項８】
前記メモリセルアクセス手段は、前記リフレッシュ動作時に、外部制御信号を受け、前記複数のメモリセル全てに対して、前記複数種のリフレッシュ間隔のうち前記外部制御信号に基づき決定されるリフレッシュ間隔でアクセスする、
請求項１記載の半導体記憶装置。
【請求項９】
前記メモリセルアクセス手段は、前記複数のメモリセルのうち一部分を除くメモリセルをアクセス対象メモリセル群としてアクセスし、
前記アクセス対象メモリセル群のうちの一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスする、
請求項２記載の半導体記憶装置。
【請求項１０】
前記メモリセルアクセス手段は、前記複数のメモリセルの全てをアクセス対象メモリセル群としてアクセスし、
前記アクセス対象メモリセル群のうちの一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスする、
請求項２記載の半導体記憶装置。
【請求項１１】
各々が複数のメモリセルを分割して構成される複数のセルアレイブロックを有するメモリセルアレイを備え、前記複数のセルアレイブロックは隣接するブロック間でセンスアンプを共有し、
初期状態時に前記複数のセルアレイブロックの一部である初期未使用ブロック群以外をアクセス対象ブロック群としてアクセスし、かつ、その際前記アクセス対象ブロック群に不良のメモリセルを有する欠陥ブロックがあるときは該欠陥ブロックに置き換えて、置き換え後に共有するセンスアンプを競合使用する可能性のない前記初期未使用ブロック群内のブロックにアクセスするブロックアクセス手段をさらに備える、
半導体記憶装置。
【請求項１２】
前記複数のメモリセルは複数の正規メモリセルと複数の予備メモリセルとを含み、
前記複数のセルアレイブロックは、前記複数の予備メモリセルを分割して構成される第１及び第２の予備セルアレイブロックと、各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックとを含み、前記アクセス対象ブロック群は前記複数の正規セルアレイブロックを含み、前記初期未使用ブロック群は前記第１及び第２の予備セルアレイブロックを含み、
前記第１及び第２の予備セルアレイブロックはそれぞれ前記複数の正規セルアレイブロックのうち少なくとも一のブロックとの間でセンスアンプを共有し、
前記ブロックアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有する欠陥ブロックに置き換えて、前記第１及び第２の予備セルアレイブロックのうち、置き換え後に共有するセンスアンプを競合使用する可能性のないブロックにアクセスする、
請求項１１記載の半導体記憶装置。
【請求項１３】
前記メモリセルアレイは第１及び第２の部分メモリセルアレイを有し、前記複数の正規セルアレイブロックは複数の第１の正規セルアレイブロックと複数の第２の正規セルアレイブロックとを有し、
前記第１部分メモリセルアレイは、前記第１の予備セルアレイブロック及び前記複数の第１の正規セルアレイブロックを有し、前記第１の予備セルアレイブロックは前記複数の第１の正規セルアレイブロックの少なくとも一つのブロックとの間でセンスアンプを共有し、
前記第２の部分メモリセルアレイは、前記第２の予備セルアレイブロック及び前記複数の第２の正規セルアレイブロックを有し、前記第２の予備セルアレイブロックは前記複数の第２の正規セルアレイブロックのうち少なくとも一つのブロックとの間でセンスアンプを共有し、
前記ブロックアクセス手段は、前記複数の第１の正規セルアレイブロックと前記複数の第２の正規セルアレイブロックとを同時にアクセスしないように予め設定され、
前記複数の第１の正規セルアレイブロックのうち不良の正規メモリセルを有する欠陥ブロックに置き換えて前記第２の予備セルアレイブロックにアクセスし、前記複数の第２の正規セルアレイブロックのうち不良の正規メモリセルを有する欠陥ブロックに置き換えて前記第１の予備セルアレイブロックにアクセスする、
請求項１２記載の半導体記憶装置。
【請求項１４】
前記ブロックアクセス手段は、前記欠陥ブロックが存在する場合、前記欠陥ブロックを除いて前記初期未使用ブロック群の一部を含めたブロック群を新たなアクセス対象ブロック群として、前記新たなアクセス対象ブロック群全体でアクセス条件を再構成する、
請求項１１記載の半導体記憶装置。
【請求項１５】
請求項５記載半導体記憶装置に対する欠陥救済方法であって、
(a)前記複数の正規セルアレイブロックに前記欠陥ブロックが存在するか否かをテストするステップと、
(b)前記ステップ(a)のテストで前記欠陥ブロックの存在が確認されると、前記少なくとも１つの予備セルアレイブロックの良否テストを行うステップと、
(c)前記ステップ(b)の前記良否テストで良と判定されると、前記欠陥ブロックに置き換えて、前記少なくとも１つの予備セルアレイブロックのうち一のブロックをアクセスするように変更して欠陥救済を行うステップとを備える、
半導体記憶装置の欠陥救済方法。
【請求項１６】
前記ステップ(b)の良否テストは、
前記少なくとも１つの予備セルアレイブロックに不良の予備メモリセルが存在しない場合に良と判定する第１のテストと、
前記少なくとも１つの予備セルアレイブロックの各予備メモリセルが前記第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストとを含む、
請求項１５記載の半導体記憶装置の欠陥救済方法。
【請求項１７】
請求項１２の半導体記憶装置に対する欠陥救済方法であって、
(a)前記複数の正規セルアレイブロックに前記欠陥ブロックが存在するか否かをテストするステップと、
(b)前記ステップ(a)のテストで前記欠陥ブロックの存在が確認されると、前記第１及び第２の予備セルアレイブロックの良否テストを行うステップと、
(c)前記ステップ(b)の前記良否テストで良と判定されると、前記欠陥ブロックに置き換えて、前記第１及び第２の予備セルアレイブロックのうち一のブロックをアクセスするように変更して欠陥救済を行うステップとを備える、
半導体記憶装置の欠陥救済方法。
【請求項１８】
前記半導体記憶装置は請求項１３記載の半導体記憶装置であり、
前記ステップ(b)の良否テストは、前記第１及び第２の予備セルアレイブロックのうち、前記欠陥ブロックとセンスアンプを共有しない予備セルアレイブロックに対して、不良の予備メモリセルが存在しない場合に良と判定するテストを含み、
前記ステップ(c)における変更は、前記第１及び第２の予備セルアレイブロックのうち、前記ステップ(b)で前記良否テストが行われたブロックを前記欠陥ブロックに置きかえてアクセスする変更である、
請求項１７記載の半導体記憶装置の欠陥救済方法。
【請求項１９】
複数のセルアレイブロックを有するメモリセルアレイを備え、前記複数のセルアレイブロックは隣接するブロック間で複数のセンスアンプの一つを共有し、
アクセスブロック群を形成する複数のセルアレイブロックの第１の部分と初期未使用ブロック群を形成する複数のセルアレイブロックのうちの少なくとも２つのセルアレイブロックとにアクセスするブロックアクセス手段をさらに備え、前記ブロックアクセス手段は、前記アクセスブロック群のうち１つのセルアレイブロックに欠陥メモリセルを含む欠陥ブロックが認識されると、欠陥ブロックの置き換え処理として、前記初期未使用ブロック群内の前記少なくとも２つのセルアレイブロックのうちの一にのみアクセスし、前記欠陥ブロックの置き換え処理としてアクセスされた前記少なくとも２つのセルアレイブロックのセルは、前記複数のセンスアンプのうち前記欠陥ブロックに関連した共有センスアンプのいずれとも共有する可能性がない、
半導体記憶装置。
【請求項２０】
前記複数のメモリセルは複数の正規メモリセルと複数の予備メモリセルとを含み、
前記複数のセルアレイブロックは、前記初期未使用ブロック群を形成する前記少なくとも２つのセルアレイブロックに対応する前記第１及び第２の予備セルアレイブロックと、前記アクセスブロック群を形成する前記複数のセルアレイブロックの前記第１の部分に対応する複数の正規セルアレイブロックを含み、前記第１及び第２の予備セルアレイブロックはそれぞれ前記複数の正規セルアレイブロックのうち少なくとも一のセルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、
前記ブロックアクセス手段は、前記欠陥ブロックの置き換え処理として、前記第１及び第２の予備セルアレイブロックの一つにアクセスする、
請求項１９記載の半導体記憶装置。
【請求項２１】
前記メモリセルアレイは第１及び第２の部分メモリセルアレイを有し、前記複数の正規セルアレイブロックは複数の第１の正規セルアレイブロックと複数の第２の正規セルアレイブロックとを有し、
前記第１の部分メモリセルアレイは、前記第１の予備セルアレイブロック及び前記複数の第１の正規セルアレイブロックを含み、前記第１の予備セルアレイブロックは前記複数の第１の正規セルアレイブロックの少なくとも一つの正規セルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、
前記第２の部分メモリセルアレイは、前記第２の予備セルアレイブロック及び前記複数の第２の正規セルアレイブロックとを含み、前記第２の予備セルアレイブロックは前記複数の第２の正規セルアレイブロックのうち少なくとも一つの正規セルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、
前記ブロックアクセス手段は、前記複数の第１の正規セルアレイブロック内に欠陥メモリを有する場合、前記欠陥ブロックの置き換え処理として前記第２の予備セルアレイブロックにアクセスし、前記複数の第２の正規セルアレイブロック内に欠陥メモリを有する場合、前記欠陥ブロックの置き換え処理として前記第１の予備セルアレイブロックにアクセスする、
請求項２０記載の半導体記憶装置。
【請求項２２】
複数のメモリブロックと、
行アドレス信号及び複数ビット有するリフレッシュアドレス信号のうちの一方を選択的に供給するスイッチと、
前記リフレッシュアドレス信号の前記複数のビットの一部に応答し前記複数のメモリブロックにおける第１のブロックを選択して前記第１のブロック内のメモリセルをリフレッシュするするとともに、前記リフレッシュアドレス信号の前記複数のビットの一部うちの少なくとも１ビットを無視した所定の信号に応答し前記複数のメモリブロックにおける第２のブロックを選択して前記第２のブロック内のメモリセルをリフレッシュするブロック選択回路とを備える、
半導体記憶装置。
【請求項２３】
前記少なくとも１ビットは１ビットである、
請求項２２記載の半導体記憶装置。
【請求項２４】
１回のリフレッシュ期間における前記第２のブロックの選択回数は前記第１のブロックの選択回数の倍である、
請求項２３記載の半導体記憶装置。
【請求項２５】
１回のリフレッシュ期間における前記第２のブロックの選択回数は前記第１のブロックの選択回数よりも多い、
請求項２２記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図２９は、上記したダイナミック型半導体記憶装置についての、欠陥救済のための冗長構成を示す説明図である。同図に示すように、メモリセルアレイ１は、ノーマルセルアレイブロックＢＬＫｉと同一あるいはそれに類似の予備セルアレイブロックＳＢＬＫと予備セルアレイブロック用のロウデコーダＳＲＤ１をさらに備えている。なお、説明の都合上、図２８で示したセンスアンプ帯及びコラムデコーダは省略している。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜８のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して、欠陥救済を行うものである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
予備ロウセルアレイ４は予備の行に設けられた予備メモリセルを有し、予備コラムセルアレイ５は予備の列に設けられた予備メモリセルを有し、予備ロウセルアレイ４の予備メモリセルはノーマルセルアレイ３のメモリセル列と同一列に形成され、予備コラムセルアレイ５の予備メモリセルはノーマルセルアレイ３のメモリセル行と同一行に形成される。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記問題点を解決するために、予備ロウセルアレイ、予備コラムセルアレイあるいは予備セルアレイブロックのリフレッシュ特性を試験した後に救済を行う方法があるが、リフレッシュ特性の試験時間は長く、欠陥救済情報を蓄えるに必要なテスト回路のフェイルメモリの容量が大きくなる等の問題があり、実用的ではなかった。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、請求項１６記載の半導体記憶装置の欠陥救済方法において、前記ステップ(b)の良否テストは、前記少なくとも１つの予備セルアレイブロックに不良の予備メモリセルが存在しない場合に良と判定する第１のテストと、前記少なくとも１つの予備セルアレイブロックの各予備メモリセルが前記第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストとを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、請求項１８記載の半導体記憶装置の欠陥救済方法において、前記半導体記憶装置は請求項１３記載の半導体記憶装置であり、前記ステップ(b)の良否テストは、前記第１及び第２の予備セルアレイブロックのうち、前記欠陥ブロックとセンスアンプを共有しない予備セルアレイブロックに対して、不良の予備メモリセルが存在しない場合に良と判定するテストを含み、前記ステップ(c)における変更は、前記第１及び第２の予備セルアレイブロックのうち、前記ステップ(b)で前記良否テストが行われたブロックを前記欠陥ブロックに置きかえてアクセスする変更である。
この発明における請求項１９記載の半導体記憶装置は、複数のセルアレイブロックを有するメモリセルアレイを備え、前記複数のセルアレイブロックは隣接するブロック間で複数のセンスアンプの一つを共有し、アクセスブロック群を形成する複数のセルアレイブロックの第１の部分と初期未使用ブロック群を形成する複数のセルアレイブロックのうちの少なくとも２つのセルアレイブロックとにアクセスするブロックアクセス手段をさらに備え、前記ブロックアクセス手段は、前記アクセスブロック群のうち１つのセルアレイブロックに欠陥メモリセルを含む欠陥ブロックが認識されると、欠陥ブロックの置き換え処理として、前記初期未使用ブロック群内の前記少なくとも２つのセルアレイブロックのうちの一にのみアクセスし、前記欠陥ブロックの置き換え処理としてアクセスされた前記少なくとも２つのセルアレイブロックのセルは、前記複数のセンスアンプのうち前記欠陥ブロックに関連した共有センスアンプのいずれとも共有する可能性がない。
また、請求項２０記載の半導体記憶装置において、前記複数のメモリセルは複数の正規メモリセルと複数の予備メモリセルとを含み、前記複数のセルアレイブロックは、前記初期未使用ブロック群を形成する前記少なくとも２つのセルアレイブロックに対応する前記第１及び第２の予備セルアレイブロックと、前記アクセスブロック群を形成する前記複数のセルアレイブロックの前記第１の部分に対応する複数の正規セルアレイブロックとを含み、前記第１及び第２の予備セルアレイブロックはそれぞれ前記複数の正規セルアレイブロックのうち少なくとも一のセルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、前記ブロックアクセス手段は、前記欠陥ブロックの置き換え処理として、前記第１及び第２の予備セルアレイブロックの一つにアクセスする。
また、請求項２１記載の半導体記憶装置において、前記メモリセルアレイは第１及び第２の部分メモリセルアレイを有し、前記複数の正規セルアレイブロックは複数の第１の正規セルアレイブロックと複数の第２の正規セルアレイブロックとを有し、前記第１の部分メモリセルアレイは、前記第１の予備セルアレイブロック及び前記複数の第１の正規セルアレイブロックを含み、前記第１の予備セルアレイブロックは前記複数の第１の正規セルアレイブロックの少なくとも一つの正規セルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、前記第２の部分メモリセルアレイは、前記第２の予備セルアレイブロック及び前記複数の第２の正規セルアレイブロックを含み、前記第２の予備セルアレイブロックは前記複数の第２の正規セルアレイブロックのうち少なくとも一つの正規セルアレイブロックとの間で前記複数のセンスアンプの一つを共有し、前記ブロックアクセス手段は、前記複数の第１の正規セルアレイブロック内に欠陥メモリを有する場合、前記欠陥ブロックの置き換え処理として前記第２の予備セルアレイブロックにアクセスし、前記複数の第２の正規セルアレイブロック内に欠陥メモリを有する場合、前記欠陥ブロックの置き換え処理として前記第１の予備セルアレイブロックにアクセスする。
この発明に係る請求項２２記載の半導体記憶装置は、複数のメモリブロックと、行アドレス信号及び複数ビット有するリフレッシュアドレス信号のうちの一方を選択的に供給するスイッチと、前記リフレッシュアドレス信号の前記複数のビットの一部に応答し前記複数のメモリブロックにおける第１のブロックを選択して前記第１のブロック内のメモリセルをリフレッシュするするとともに、前記リフレッシュアドレス信号の前記複数のビットの一部うちの少なくとも１ビットを無視した所定の信号に応答し前記複数のメモリブロックにおける第２のブロックを選択して前記第２のブロック内のメモリセルをリフレッシュするブロック選択回路とを備えている。
また、請求項２３記載の半導体記憶装置において、前記少なくとも１ビットは１ビットである。
また、請求項２４記載の半導体記憶装置において、１回のリフレッシュ期間における前記第２のブロックの選択回数は前記第１のブロックの選択回数の倍である。
また、請求項２５記載の半導体記憶装置において、１回のリフレッシュ期間における前記第２のブロックの選択回数は前記第１のブロックの選択回数よりも多い。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜前提＞
上記のように、ダイナミック型の複数のメモリセルを有するダイナミック型半導体記憶装置では、歩留り向上を目的として、不良ビットを救済するために冗長メモリセルを備えることが一般的になっているが、この冗長メモリセルが不良であるか否かを欠陥救済の前に知ることができれば、欠陥予備行あるいは列による欠陥救済により救済不能になることによる欠陥救済の失敗が起こることを防ぐことができ、欠陥救済成功率を上げることができる。しかしながら、これら予備メモリセルのリフレッシュ特性が悪く、基準値に達しない場合には、結局、救済失敗となり、歩留りが低下する。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
一般にダイナミック型半導体記憶装置では、チップ全体としてある一定の周期内に一定の回数のリフレッシュ動作によりチップ全体を一巡してリフレッシュを行う。例えば、標準的な２５６Ｍｂ−ＤＲＡＭの場合には、８Ｋリフレッシュサイクル（＝１２８ｍｓ）が標準であり、１２８ｍｓの間に８１９２（２13）本のワード線を順次選択してこれにより選択されるメモリセルのリフレッシュ動作を行う必要がある。ここで、例えば、１サイクルで選択されるワード線数を２倍にして、４Ｋサイクル（＝６４ｍｓ）で全ワード線が一巡して選択されるようにすれば、各メモリセルに要求されるリフレッシュ特性（データ保持特性）の実力は６４ｍｓでよく、リフレッシュ特性が６４ｍｓしかないメモリセルを含んでいても８Ｋサイクルのワード線選択により各メモリセルデータは２回ずつリフレッシュされるので見かけ上１２８ｍｓのリフレッシュ実力を有するようになる。実際には、このような動作を全メモリセルアレイについて行うと、各サイクルで動作ブロックが２倍となり、消費電流が増大するという問題がある。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
また、メモリセルアレイ１に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６にそれぞれロウデコーダＲＤ１〜ＲＤ１６が設けられ、予備セルアレイブロックＳＢＬＫに対して予備ロウデコーダＳＲＤが設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）及び予備セルアレイブロックＳＢＬＫ中に、図１では図示しないが、マトリクス状にメモリセルが配置され、メモリセルの行選択のためのワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）内のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐが選択された場合は予備セルアレイブロックＳＢＬＫにアクセスされるように動作する。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図２は、実施の形態１のダイナミック型半導体記憶装置のロウアドレス制御方式の構成を示すブロック図である。同図に示すように、ブロックアドレスデコーダ１２はロウアドレスＲＡ１０〜ＲＡ１３に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図３はブロックアドレスデコーダ１２の内部構成を示す説明図である。同図に示すように、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１〜Ｉ４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６用に受ける。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
さらに、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１１〜Ｉ１４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３を予備ブロック選択信号ＢＳＳ用に独立して受ける。ただし、ロウアドレス信号ＲＡ１３及び反転ロウアドレス信号バーＲＡ１３は、一方入力に“Ｈ”の制御信号ＣＳを受けるＯＲゲートＧ５１及びＧ５２により共に“Ｈ”固定される。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図５に示すように、実施の形態２のブロックアドレスデコーダ１２ＢはロウアドレスＲＡ１０〜ＲＡ１３（ＱＡ１０〜ＱＡ１３）に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。このとき、ノーマルモードかリフレッシュモードかを指示するモード信号を受け、モード信号ＳＭがノーマルモードを指示するとき、予備ブロック選択信号ＢＳＳ用の最大ビットアドレス（ＲＡ１３）を有効にし、リフレッシュモードを指示するとき最大ビットアドレス（ＱＡ１３）を無効にする。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
＜＜実施の形態３＞＞
＜前提＞
実施の形態１、２による予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルは４Ｋサイクルであったが、このサイクルに限るわけではなく、より短い周期である、２Ｋ、１Ｋサイクルでリフレッシュを行うようにしてもよい。これらは、予備セルアレイブロックＳＢＬＫのリフレッシュ特性能力実力により使い分けるようにするのが望ましい。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
図７に示すように、実施の形態３のダイナミック型半導体記憶装置のブロックアドレスデコーダ１２Ｃは、リフレッシュサイクルプログラム信号ＰＲＳをさらに受け、この信号ＰＲＳに基づき予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルを決定する。


【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
実施の形態４は、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐのワード線（図示せず）を予備セルアレイブロックＳＲＢＫＬの予備ワード線ＳＷＬ１〜ＳＷＬｎのいずれかに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐの当該行が選択された場合は予備セルアレイブロックＳＲＢＬＫ内の置換された行にアクセスされるように動作する。なお、ＳＲＲＤは予備セルアレイブロックＳＲＢＬＫに設けられたロウデコーダ、ＳＲＳＲは予備セルアレイブロックＳＲＢＬＫ用のセンスアンプ帯である。


【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
図１３に示すように、実施の形態５のブロックアドレスデコーダ１２Ｄは、リフレッシュアドレスＱＡ１０〜ＱＡ１３（通常動作時は、ロウアドレスＲＡ１０〜ＲＡ１３）及びリフレッシュアドレス信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ２１〜Ｉ２４で反転される反転リフレッシュアドレス信号バーＱＡ１０〜ＱＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳ用に受ける。ただし、リフレッシュロウアドレス信号ＱＡ１３及び反転ロウアドレス信号バーＱＡ１３は、外部からの制御信号Ｃ１を受けるＯＲゲートＧ６１及びＧ６２により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１２及び反転ロウアドレス信号バーＱＡ１２は、外部からの制御信号Ｃ２を受けるＯＲゲートＧ６３及びＧ６４により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１１及び反転ロウアドレス信号バーＱＡ１１は、外部からの制御信号Ｃ３を受けるＯＲゲートＧ６５及びＧ６６により共に“Ｈ”固定されたり、スルーしたりする。


【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
図１６は実施の形態６の第２のチェック方法説明用のタイミング図である。同図において、ＢＡが外部出力ブロック選択用のロウアドレスである。他の信号は図１４及び図１５と同じである。


【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
（１）図１６に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で書き込み制御信号バーＷＥを立ち上げて（時刻ｔ２）読み出しモードにした後、ブロック選択用ロウアドレスＢＡ（＝ＢＡＳ）を設定して、特定のブロック（予備セルアレイブロックＳＢＬＫ等）のみ、出力データＤoutが出力可能なようにする。
（２）そして、内部ロウアドレス信号ＲＡｉをインクリメントさせながら、出力データＤoutを読み出す。このとき、有効な出力データＤoutが何回に１回の割合で出力されるかを判定する。
例えば、実施の形態１の構成の場合、予備セルアレイブロックＳＢＬＫについては８回に１回の割合で有効な出力データＤoutを読み出され、他のブロックについては１６回に１回の割合で有効な出力データＤoutを読み出される。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
部分メモリセルアレイ２２において、ノーマルセルアレイブロックＢＬＫ２，４…１６の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲ２２〜ＳＲ３０がそれぞれ設けられ、隣接するノーマルセルアレイブロックＢＬＫｓ（ｓ＝２〜１６の偶数）とＢＬＫ（ｓ＋２）において、その間のセンスアンプ帯ＳＲを共有する。また、予備セルアレイブロックＳＢＬＫ２はノーマルセルアレイブロックＢＬＫ２との間のセンスアンプ帯ＳＲ２１を共有する。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
なお、第２の態様も、第１の態様同様、メモリセルアレイ２３のノーマルセルアレイブロックＢＬＫ１，３…１５はロウアドレス信号ＲＡ１０＝“０”でアドレス指定されたブロックであり、ノーマルセルアレイブロックＢＬＫ２，４…１６はロウアドレス信号ＲＡ１０＝“１”でアドレス指定されたブロックである。


【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
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