【手続補正書】
【提出日】平成15年6月11日(2003.6.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含んだ装置において、前記ＦＰＧＡは、第１ＦＰＧＡタイルを備え、該第１ＦＰＧＡタイルは、
それぞれが通常の入力信号を受け取るように構成され、論理演算を実行し、通常の出力信号を生成する、行と列とに配列された複数の機能グループ（ＦＧ）と、
ＦＧに結合されて、ＦＧへの通常の出力信号を受け取るように構成された、通常の経路選択用構造部と、
一つのＩＧが、各行と列の各端部に置かれ、またＩＧの各々が、通常の経路選択用構造部に結合され、また通常の経路選択用構造部から第１ＦＰＧＡタイルの外部へ信号を転送するように構成されるように、複数のＦＧの周囲に置かれた複数のインターフェイスグループ（ＩＧ）と
を含むことを特徴とする装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図５を参照すると、ＦＰＧＡタイル２０の内部部品のいくつかが図示されている。特にＦＰＧＡタイル２０には、いくつかのインターフェイスグループ（ＩＧ）４２に囲まれた、いくつかの機能グループ（ＦＧ）４０が含まれる。ＦＧ４０は、多くの或いは全てのブール関数を実現することのできる小さな多機能回路である。ＦＧ４０には、加算や減算等の論理関数を構成するのに使用するメモリセルに加えて、参照テーブル（ＬＵＴ）と、ブール関数を実現することのできる他の回路とが含まれる。ＩＧ４２は、ＦＰＧＡタイル２０と他のＦＰＧＡタイル或いは他の素子とのインターフェイス、もしくは、ＦＰＧＡタイル２０をＩＣパッケージピンへ接続するためのパッドリングとのインターフェイスに使用される。一般的に、ＦＰＧＡタイル２０の論理構造が、ＦＧ４０とＩＧ４２によって提供される。また、ＦＰＧＡタイル２０に含まれるが、図５に示されないものに、いくつかの水平及び垂直の通常の経路選択バスと、経路選択内部接続領域と、スイッチングトランジスタと、全域経路選択用構造部とがあり、これらは全て以下に説明される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図６を参照すると、ＦＧ４０の一例には、入力ポートと出力ポートの第１の組４４と、タイル内全域入力ポート及び出力ポート４６と、タイル間全域入力ポート４８とが含まれる。入力ポートと出力ポートの第１の組４４は、入力信号ＥＵＩ［０：４］（上位入力）とＥＢＩ［０：４］（下位入力）とを運ぶ。これらの信号は、基本的な入力であり、それに対して、ブール関数とＦＧ４０の論理動作が実行される。入力ポートと出力ポートの第１の組４４には、また、出力信号Ｙ［０：４］が含まれる。これらの信号は、基本的な出力であり、ブール関数とＦＧ４０の論理動作の結果を運ぶ。入力ポートと出力ポートの第１の組４４は、ＦＰＧＡタイル２０の内部で、水平及び垂直の通常の経路選択バスと経路選択用内部接続領域上を運ばれる信号の経路選択をする。もし、第１の入力ポートと出力ポート４４を介して送られる信号のいずれかが、異なるＦＰＧＡタイルへと送られるならば、それらは図５に示されるようにＩＧ４２を通過する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
タイル内全域入力ポート及び出力ポート４６は、入力信号ＬＧＧ［０：５］と出力信号ＬＩＮＴを運ぶ。ＬＩＮＴ信号は、第２経路選択用構造部を経由して運ばれる。特に、ある状況では、通常の経路選択出力信号Ｙ［０：４］は、目標のＦＧ４０には送ることができない、というのは、通常の経路選択用導体と経路選択用内部接続領域は、必要な接続を提供しないからである。あるいは、他の状況では、システムの中央処理ユニット（ＣＰＵ）の時間を使って、信号を通常の経路選択用導体と経路選択用内部接続領域を通して送るのは望ましくないだろう。これらの状況では、通常の経路選択出力信号Ｙ［０：４］の内の必要なものは、ＬＩＮＴ信号として選択することができる。ＬＩＮＴ信号は、通常の経路選択出力信号Ｙ［０：４］を経路選択するのに使用される通常の経路選択用導体と経路選択用内部接続領域とから分離した経路選択構造部によって、ＦＰＧＡタイル２０の周囲に経路が決められる。従って、ＬＩＮＴ信号は通常の経路選択用導体と経路選択用内部接続領域が必要な接続をするかどうかに係わらず、ＦＧ４０もしくはＩＧ４２へ送ることができる。ＬＩＮＴ信号は、第２経路選択用構造部の一部である入力ポートＬＧＧ［０：５］を経由してＦＧ４０によって受け取られる。その名前から分かるように、入力ポート及び出力ポート４６は、ＦＰＧＡタイル２０の境界内で経路選択され、また、ＦＰＧＡタイル間で経路選択されないのが好ましい信号を運ぶ。タイル内全域入力ポート及び出力ポート４６とＬＩＮＴ信号の生成及び使用とは、以下に詳細に説明される。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
タイル内全域入力ポート４８は、入力信号［０：７］を運ぶ。これらの信号は、全てのＦＰＧＡタイル内のあらゆるＦＧ４０に送られる。以下に説明するが、入力信号ＧＧ［０：７］の内の選択された一つは、各ＦＧ４０に含まれるフリップフロップのクロック／イネーブル／プリセット／クリア（Ｃ／Ｅ／Ｐ／Ｃ）入力を制御するのに使用される。
各ＦＧ４０は、またＣＬ入力とＣＯ出力とを含む。これらの入力ポート及び出力ポートの目的は、論理資源をより速く利用するためにキャリー・チェーンを実行することにある。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図７を参照すると、各ＦＧ４０は、４つの論理ユニット（ＬＵ）５０，５２，５４，５６を含むのが望ましい。ＬＵ５０，５２，５４，５６は、ＦＧ４０のブール関数と論理演算を提供する。ＬＵ５０，５２，５４，５６の各々には、それによってブール関数と論理演算とが実行されるいくつかの入力が含まれる。示されているように、ＬＵ５０，５２，５４，５６の各々には、２０個ほどの入力が含まれるが、入力の数は、本発明に従って変動することを理解されたい。特に、ＬＵ５０，５２，５４，５６の各々は、上述した通常の入力ポートＥＵＩ［０：４］とＥＢＩ［０：４］を通して受信した信号に対応する入力ポートＵＩ［０：４］とＢＩ［０：４］を通して信号を受け取る。さらに、ＬＵ５０，５２，５４，５６の各々は、入力ポートＧＩ［０：１］を通して信号を受け取る。入力信号［０：１］は、入力信号ＬＧＧ［０：５］の内の二つを選択するＬＧＧ選択回路５８によって生成される。上記したように、入力ポートＬＧＧ［０：５］は、ＬＩＮＴバスを経由して運ばれる信号の内の選択された一つを運ぶ。最後に、ＬＵ５０，５２，５４，５６の各々は、入力ポートＪＩ［０：７］を経由して信号を受け取る。入力ポートＪＩ［０：７］を経由した入力信号には、ＬＵ５０，５２，５４，５６の各々からの２つの出力信号が含まれる。こうして、ＬＵ５０，５２，５４，５６の各々の２つの出力信号は、ＪＩ［０：７］を経由して、入力にフィードバックされる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図９を参照すると、Ｃ／Ｅ／Ｐ／Ｃ選択回路６０の一例が示されている。回路６０には、二つの２−１マルチプレクサ７０，７２が含まれる。各マルチプレクサ７０，７２は、バスＥＵＩ［０：４］，ＥＢＩ［０：４］，ＪＩ［０：７］，ＧＩ［０：１］から、一つの信号を選択する。マルチプレクサ７０によって選択される信号は、信号ＧＸ［０］になり、マルチプレクサ７２によって選択される信号は、信号ＧＸ［１］になる。バスＧＸ［０：１］は、４つの７−１マルチプレクサ７４，７６，７８，８０の入力に与えられる。また、マルチプレクサ７４，７６，７８，８０の４つの入力に与えられるのは、バスＧＧ［０：７］と接地信号ラインである。マルチプレクサ７４によって選択される信号は、クロック信号ＣＬＫになり、マルチプレクサ７６によって選択される信号は、信号Ｅになり、マルチプレクサ７８によって選択される信号は、プリセット信号ＰＲＳＴＮになり、マルチプレクサ８０によって選択される信号は、クリア信号ＣＬＲＮになる。４つのマルチプレクサ７４，７６，７８，８０を使用することによって、信号ＧＸ［０：１］，ＧＧ［０：７］，接地が、Ｃ／Ｅ／Ｐ／Ｃ信号の一つとして選択可能となる。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
先述したように、ＧＧ［０：７］バスは、全てのＦＰＧＡタイル内のあらゆるＦＧ４０に送られる、タイル間全域バスである。ＧＧ［０：７］内の信号は、しばしば、Ｃ／Ｅ／Ｐ／Ｃ信号として選択される。加えて、Ｃ／Ｅ／Ｐ／Ｃ選択回路６０は、有利なことに、２つの信号ＧＸ［０：１］をＣ／Ｅ／Ｐ／Ｃ信号として選択することができる。ＧＸ［０：１］バス内の２つの信号は、バスバスＥＵＩ［０：４］，ＥＢＩ［０：４］，ＪＩ［０：７］，ＧＩ［０：１］のいずれかから選択することができる。従って、Ｃ／Ｅ／Ｐ／Ｃ選択回路６０によって、様々な異なる信号を、非常に柔軟な素子のためのＣ／Ｅ／Ｐ／Ｃ信号として選択することができる。しかし、図示したＣ／Ｅ／Ｐ／Ｃ選択回路６０は、そのような選択回路の単なる一例に過ぎず、様々な設計のＣ／Ｅ／Ｐ／Ｃ選択回路６０を、本発明に従って、様々な異なる信号を選択するのに使用することができることを良く理解されたい。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
ＦＧ４０と同様に、ＩＧ４２もまた、第２経路選択構造部を経由してＬＩＮＴ信号を受信する。特に、ＦＰＧＡタイル２０の中に入る信号に関して、ＰＩ［０：９］バスは、ＣＩ［０：９］バスを形成する信号を選択する１０個の１２−１マルチプレクサ１１０に結合される。しかし、もし、ＣＩ［０：９］バスに結合される通常の経路選択用構造部が、ＦＰＧＡタイル２０内の希望する場所へ信号を経路決定することができないならば、信号は、１２−１マルチプレクサ１１２によって“ｂＬＩＮＴ”信号として選択することができる。ｂＬＩＮＴ信号は、ＦＧ４０によって生成されるＬＩＮＴ信号を経路選択するのに使用される、同じ第２経路選択用構造部によって経路選択される。そのように、ｂＬＩＮＴ信号は、この第２経路選択用構造部に沿って、ＦＰＧＡタイル２０内のＦＧ４０及び／またはＩＧ４２のいずれかへ経路選択することができる。これによって、たとえＣＩ［０：９］バスを運ぶ通常の経路選択用構造部によって行き先へパスが提供されなくても、入力される信号ＰＩ［０：９］のいずれかを、ＦＰＧＡタイル２０内部のいずれの行き先へ経路選択する方法が与えられる。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図１３は、ＦＧ４０の入力ポート及び出力ポート４４を経由した信号を経路選択するのに使用される、ＦＰＧＡタイル２０の通常の経路選択構造部を図示したものである。上述したように、入力ポート及び出力ポート４４は、信号を第１の入力ポートＥＵＩ［０：４］とＥＢＩ［０：４］に運び、第１出力ポートＹ［０：４］からの信号を運ぶ。ＦＰＧＡタイル２０の通常の経路選択用構造部は、またＩＧ４２へ／からのＣＯ［０：９］バスとＣＩ［０：９］バスの経路選択を扱う。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
図１６Ａと図１６Ｂでは、ＦＰＧＡタイル２０の第２経路選択構造部が示されている。上述したように、第２経路選択構造部は、通常の経路選択バスから分離されており、経路選択用内部接続領域は、通常の経路選択出力信号Ｙ[０：４]を経路選択するのに使用される。第２経路選択構造部は、入力信号ＬＧＧ[０：５]と出力信号ＬＩＮＴを含んだ入力ポート及び出力ポート４６を経由して、タイル内全域信号を経路選択するのに使用される。ＬＩＮＴ信号は、通常の経路選択出力信号Ｙ[０：４]が希望する行き先へ信号を送るのに使用できないような状況のときに、信号を送るのに使用することができる第２経路選択資源である。これは、トランジスタスイッチとメモリセルが、一つ或いは二つ以上の通常の経路選択用内部接続領域１３０，１３２，１３４，１３６，１３８，１４０，１４２，１４４，１４６，１４８内の信号線の必要な交点に置かれなかったゆえに、起こる。もし、必要な交点が通常の経路選択用内部接続領域で作れないと、信号は、上述したように通常の経路選択出力信号Ｙ[０：４]の必要な一つをＬＩＮＴ信号として選択し、それを第２経路選択用構造部に送ることによって、ＦＧ４０および／またはＩＧ４２のいずれかに送ることができる。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
６個の素子のＬＩＮＴ出力ポートを経由して送られた信号は、ＦＧ４０および／またはＩＧ４２のいずれかの組み合わせであって良く、ＬＧＧ[０：５]バスを形成するために集められる。ＬＧＧ[０：５]バスが６本のバスとして図示されているが、ＬＧＧバスの信号の数は、本発明に従って変化し得るということを良く理解されたい。さらに、ＬＧＧバスは、ＦＧ４０からのＬＩＮＴ信号と、ＩＧ４２からのｂＬＩＮＴ信号とからできている。上述したように、ＩＧ４２のｂＬＩＮＴ信号の“ｂ”の記号の意味するところは、これらの信号が、外部のｔＬＩＮＴ信号の反対に、ＦＰＧＡタイル２０に対して内部であるということである。従って、ＬＧＧ［０：５］バスの構成を議論するときは、通常、“ＬＩＮＴ”という用語は、ＦＧ４０が生成するＬＩＮＴ信号と、ＩＧ４２が生成するｂＬＩＮＴ信号の両方を包含することを意図している。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
図１７を参照すると、全域信号経路選択用構造部３６が、より詳細に示される。上述したように、全域信号経路選択用構造部３６は、ＦＰＧＡタイル２０間のタイル間全域信号の経路選択をするのに使用される。例えば、ＧＧ［０：７］バス（これは、タイル間の全域信号４８を形成する）は、全域信号経路選択用構造部３６に含まれ、これは全ての４つのＦＰＧＡタイル２０に接続されることが示される。ＧＧ［０：７］バスは、入力２２０，２２２に結合されて、ＧＧ［０：７］バス上に送るべき信号を送ることができる。入力２２０，２２２のうちの選択された一つは、トランジスタスイッチとメモリセルを用いて、ＧＧ［０：７］バスの選択された信号に結合することができ、この例として、マルチプレクサ２２４，２２６で示されるものがある。