【手続補正書】
【提出日】平成16年7月2日(2004.7.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  バッファ制御装置
【特許請求の範囲】
【請求項１】  メモリ部と、外部から入力されてきたデータを前記メモリ部の異なるアドレスに順次書き込む書込管理部と、前記メモリ部に書き込まれているデータを異なるアドレスから順次読み出す読出管理部と、を有するバッファ制御装置において、
前記データとともに外部から入力されてきたフレームパルスに対して、前記書込管理部によってメモリ部の全アドレスにデータを書き込むのに要するメモリ書込周期と前記フレームパルスの周期とに応じた周期を持つ新たなフレームパルスに変換し、この変換されたフレームパルスにより書き込みアドレスのリセットタイミングを指示するフレームパルスコンバータを備えたことを特徴とするバッファ制御装置。
【請求項２】  前記フレームパルスコンバータは、外部から入力されてきたフレームパルスを、前記メモリ書込周期と前記フレームパルスの周期との最小公倍数となる周期を持つフレームパルスに変換することを特徴とする請求項１記載のバッファ制御装置。
【請求項３】  外部から入力されるフレームパルスが異なる周期の複数種のフレームパルスである請求項１記載のバッファ制御装置において、
前記フレームパルスコンバータは、外部から入力されてきたフレームパルスを、前記メモリ書込周期と前記複数種フレームパルスの周期とに応じた周期を持つフレームパルスに変換することを特徴とする請求項１記載のバッファ制御装置。
【請求項４】  前記フレームパルスコンバータは、外部から入力されてきたフレームパルスを、前記メモリ書込周期と前記複数種フレームパルスの周期との最小公倍数となる周期を持つフレームパルスに変換することを特徴とする請求項３記載のバッファ制御装置。
【請求項５】  新たな周期のフレームパルスについては、前記フレームパルスコンバータのフレームコントロール周期を書き換えることを特徴とする請求項１記載のバッファ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多重化伝送装置において、異なる周期のフレームパルス入力に対して、バッファ回路を同一ハードウエアとして共用化を可能とするバッファ制御装置に関するものである。
【０００２】
【従来の技術】
図３は従来のバッファ制御を示す構成図である。図において、１は入力データが書き込まれ、出力データが読み出しされるメモリ部、２はリードタイミング管理部、３はライトタイミング管理部である。
【０００３】
図４は従来のバッファ制御方式のタイミングチャート（１）であり、入力フレームパルス周期とメモリ部のバッファ長が同一の場合である。入力データは、ライトタイミング管理部３への入力フレームパルスに対し、次の入力フレームパルスの検出時まで、バッファアドレスの0−＞a-1の順序に従い、書き込まれる。入力フレームパルス検出毎にバッファアドレスの0から書き込まれる。
【０００４】
出力データは、リードタイミング管理部２への入力フレームパルスに対し、次の入力フレームパルスの検出時まで、バッファアドレスのa/2−＞a-1−＞0−＞a/2-1の順序に従い、読み出しされる。入力フレームパルス検出毎にバッファアドレスのa/2から読み出しされる。
【０００５】
図５は従来のバッファ制御方式のタイミングチャート（２）であり、入力フレームパルス周期とメモリ部のバッファ長が異なる場合である。入力データは、ライトタイミング管理部３への入力フレームパルスに対し、次の入力フレームパルスの検出時まで、バッファアドレスの0−＞a-1の順序に従い、書き込まれる。入力フレームパルス検出毎にバッファアドレスの0から書き込まれる。
【０００６】
出力データは、リードタイミング管理部２への入力フレームパルスに対し、バッファアドレスのa/2−＞a-1−＞0−＞a/2-1の順序に従い、読み出される。入力フレームパルス検出時に、バッファアドレスのa/2から読み出される。但し、入力フレームパルス長はb、メモリ部のバッファ長をaとした場合、入力フレームパルス周期とバッファ長との差分：｜b-a｜のバッファアドレス分は、バッファへの書き込み時において、バッファアドレスの0からb-aに対し、入力フレームパルスの１周期毎にデータが上書きされるため、データが正常に読み出されない。バッファからの読み出し時において、バッファアドレスのa/2からa/2+b-aに対し、入力フレームパルスの１周期毎に同一アドレスを読み出すため、データが正常に読み出されない。
【０００７】
【発明が解決しようとする課題】
従来のバッファ制御方式では、異なるフレームパルス周期に対し、異なるフレーム周期毎に異なるバッファ長を有するバッファ素子が必要であったため、バッファ回路を同一ハードウエアとして共用化出来ないという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、異なるフレームパルス周期に対してバッファ素子を変更せず、バッファ回路への入力フレームパルス周期をコントロールすることにより、正常なライト／リード動作を可能とすることで、バッファ回路を同一ハードウエアにて共用化できることを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係るバッファ制御装置は、メモリ部と、外部から入力されてきたデータをメモリ部の異なるアドレスに順次書き込む書込管理部と、メモリ部に書き込まれているデータを異なるアドレスから順次読み出す読出管理部と、を有するバッファ制御装置において、データとともに外部から入力されてきたフレームパルスに対して、書込管理部によってメモリ部の全アドレスにデータを書き込むのに要するメモリ書込周期とフレームパルスの周期とに応じた周期を持つ新たなフレームパルスに変換し、この変換されたフレームパルスにより書き込みアドレスのリセットタイミングを指示するフレームパルスコンバータを備えたことを特徴とする。
【００１０】
また、この発明に係るバッファ制御装置は、フレームパルスコンバータは、外部から入力されてきたフレームパルスを、メモリ書込周期とフレームパルスの周期との最小公倍数となる周期を持つフレームパルスに変換することを特徴とする。
【００１１】
また、この発明に係るバッファ制御装置は、外部から入力されるフレームパルスが異なる周期の複数種のフレームパルスであるバッファ制御装置において、フレームパルスコンバータは、外部から入力されてきたフレームパルスを、メモリ書込周期と複数種フレームパルスの周期とに応じた周期を持つフレームパルスに変換することを特徴とする。
【００１２】
また、この発明に係るバッファ制御装置は、フレームパルスコンバータは、外部から入力されてきたフレームパルスを、メモリ書込周期と複数種フレームパルスの周期との最小公倍数となる周期を持つフレームパルスに変換することを特徴とする。
【００１３】
また、この発明に係るバッファ制御装置は、新たな周期のフレームパルスについては、フレームパルスコンバータのフレームコントロール周期を書き換えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて説明する。
実施の形態１．
図１、２は実施の形態１を示す図で、図１はフレームパルス制御を用いたバッファ制御を示す構成図、図２はフレームパルス制御を用いたバッファ制御のタイミングチャートである。図において、１はメモリ部、２はリードタイミング管理部、３はライトタイミング管理部、４はフレームパルスコンバータである。
【００１５】
次に動作を説明する。
図２において、入力フレームパルスの周期はaおよびbである。メモリ部のバッファ長はcである。コンバート後のフレームパルスの周期であるdは、メモリ部のバッファ長であるcとフレームパルスコンバータ４への入力フレームパルスであるaおよびbの最小公倍数とする。
【００１６】
入力データは、ライトタイミング管理部３への入力フレームパルスに対し、バッファアドレスの0−＞c-1の順序に従い、次の入力フレームパルス検出時まで繰り返し書き込まれる。
【００１７】
出力データは、リードタイミング管理部２への入力フレームパルスに対し、バッファアドレスのc/2−＞c-1−＞0−＞c/2-1の順序に従い、次の入力フレームパルス検出時まで繰り返し読み出される。従って、正常な書き込み／読み出しを行うことができる。一般的に、初期状態の書き込み／読み出しアドレスは、同一でなければ良い。
【００１８】
上述の実施の形態によれば、バッファ回路への入力フレームパルス周期を入力フレームパルスとバッファ長の最小公倍数にコントロールすることにより、異なる周期のフレームパルスに対して、バッファ回路を同一ハードウエアとして共用化が可能となる。
【００１９】
実施の形態２．
新たな周期のフレームパルスについては、バッファへの入力フレームパルス周期をコントロールするフレームパルスコンバータ４のフレームコントロール周期を書き換えることにより、新たなフレームパルス周期に対して、バッファ回路のハードウエアの共用化が可能となる。
【００２０】
【発明の効果】
以上のように、この発明によれば、フレームパルスコンバータによりバッファ回路への入力フレームパルス周期をコントロールすることにより、異なる周期のフレームパルスに対して、バッファ回路を同一ハードウエアとして共用化が可能となる。
【００２１】
新たな周期のフレームパルスについては、フレームパルスコンバータのフレームコントロール周期を書き換えることにより、新たなフレームパルス周期に対して、バッファ回路のハードウエアの共用化が可能となる。
【図面の簡単な説明】
【図１】  実施の形態１を示す図で、フレームパルス制御を用いたバッファ制御を示す構成図である。
【図２】  実施の形態１を示す図で、フレームパルス制御を用いたバッファ制御のタイミングチャート図である。
【図３】  従来のバッファ制御を示す構成図である。
【図４】  従来のバッファ制御のタイミングチャート（１）図である。
【図５】  従来のバッファ制御のタイミングチャート（２）図である。
【符号の説明】
１  メモリ部、２  リードタイミング管理部、３  ライトタイミング管理部、４  フレームパルスコンバータ。