【手続補正書】
【提出日】平成17年10月12日(2005.10.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置および半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  内部信号に従って出力ノードを駆動する第１の出力トランジスタ、
前記出力ノードに接続される一端を有する第１の抵抗素子、および
前記第１の抵抗素子の他方端と第１の電源ノードとの間に接続され、動作モード指示信号に従って選択的に導通状態とされる第１の終端トランジスタを備え、前記第１の終端トランジスタは、制御電極ノードと一方導通端子のコンタクトとの間の距離が、前記第１の出力トランジスタよりも短い、半導体装置。
【請求項２】  動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記出力ノードを駆動する第２の出力トランジスタをさらに備え、前記第１の終端トランジスタは、前記制御電極ノードと前記一方導通端子のコンタクトと間の距離が前記第２の出力トランジスタよりも短い、請求項１記載の半導体装置。
【請求項３】  前記出力ノードに接続される一方端を有する第２の抵抗素子と、
前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタは、制御電極と一方導通端子のコンタクトとの間の距離が、前記第１の出力トランジスタよりも短い、請求項１記載の半導体装置。
【請求項４】  動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記出力ノードを駆動する第２の出力トランジスタと、
前記出力ノードに接続される一端を有する第２の抵抗素子と、
前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタは、制御電極と一方導通端子のコンタクトとの間の距離が、前記第１および第２の出力トランジスタよりも短い、請求項１記載の半導体装置。
【請求項５】  前記第１の抵抗素子は、前記第１の出力トランジスタよりも前記出力ノードから離れて配置され、
前記第１の抵抗素子および前記第１の出力トランジスタは前記出力ノードに同一の配線を介して結合される、請求項１記載の半導体装置。
【請求項６】  前記第１の終端トランジスタの前記制御電極と前記一方導通端子のコンタクトの間の距離は最小設計寸法に設定される、請求項１記載の半導体装置。
【請求項７】  内部信号に従って出力ノードを駆動する第１の出力トランジスタ、
前記出力ノードに接続される出力パッド、
前記出力ノードに接続される第１の端部と第２の端部とを有する第１の抵抗素子、および
前記第１の抵抗素子の第２の端部と第１の電源ノードとの間に接続され、動作モード指示信号に従って導通状態とされる第１の終端トランジスタを備え、
前記第１の終端トランジスタの制御電極と前記第１の終端トランジスタの電気的接続をとるドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、半導体装置。
【請求項８】  前記第１の終端トランジスタと前記第１の出力トランジスタは導電型が同じである、請求項７記載の半導体装置。
【請求項９】  メモリ回路、
パッド、
前記パッドに接続される入力回路、
第１のＰチャネル出力トランジスタと第１のＮチャネル出力トランジスタとを含み、前記メモリ回路からの読出されたデータに従って前記パッドを駆動する出力回路、および
前記パッドに対して設けられ、終端抵抗と前記終端抵抗を介して前記パッドに接続され終端回路活性化信号に従って導通する終端スイッチングトランジスタとを含む終端回路を備え、
前記終端スイッチングトランジスタは、前記第１のＰチャネル出力トランジスタよりもゲートとドレインコンタクトとの間の距離が短い第１のＰチャネルトランジスタと、前記第１のＮチャネル出力トランジスタよりもゲートとドレインコンタクトとの間の距離が短い第１のＮチャネルトランジスタとを含む、半導体装置。
【請求項１０】  前記パッドに接続される端子をさらに備える、請求項９記載の半導体装置。
【請求項１１】  前記終端回路活性化信号を発生する終端制御回路をさらに備える、請求項９記載の半導体装置。
【請求項１２】  装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項１１記載の半導体装置。
【請求項１３】  パッド、
第１の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＰチャネル出力トランジスタ、
第２の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＮチャネル出力トランジスタ、
一端が前記パッドに接続される第１の終端抵抗素子、
前記第１の終端抵抗素子の他方端と前記第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタよりも短い第１のＰチャネルトランジスタ、
一端が前記パッドに接続される第２の終端抵抗素子、および
前記第２の終端抵抗素子の他方端と前記第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＮチャネル出力トランジスタよりも短い第１のＮチャネルトランジスタを備える、半導体装置。
【請求項１４】  前記パッドに接続される端子をさらに備える、請求項１３記載の半導体装置。
【請求項１５】  第１の電源電圧を前記第１の電圧ノードに供給する第１の電源端子と、
前記第２の電圧ノードに第２の電源電圧を供給する第２の電源端子とをさらに備える、請求項１４記載の半導体装置。
【請求項１６】  前記パッドに接続される入力回路と、
前記入力回路から入力されるデータを記憶するメモリ回路とをさらに備え、
前記内部信号は前記メモリ回路から読出されたデータを含む、請求項１３記載の半導体装置。
【請求項１７】  メモリ回路、
前記メモリ回路から読出されたデータを出力するパッド、
その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置され前記メモリ回路から読出されたデータに応じた内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記パッドに結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置され、前記メモリ回路から読出されたデータに応じた内部信号を受ける第２のゲート電極とを有する第１のＰチャネルトランジスタ、
一端が前記パッドに接続される第１の終端抵抗素子、
一端が前記パッドに接続される第２の終端抵抗素子、
その領域上に配置される第５のコンタクトを介して前記第１の電源に結合される第５の不純物領域と、その領域上に配置される第６のコンタクトを介して前記第１の終端抵抗素子に結合される第６の不純物領域と、前記第５および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、前記第６のコンタクトと前記第３のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第２のＮチャネルトランジスタ、および
その領域上に配置される第７のコンタクトを介して前記第２の電源に結合される第７の不純物領域と、その領域上に配置される第８のコンタクトを介して前記第２の終端抵抗素子に結合される第８の不純物領域と、前記第７および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第４のゲート電極とを有し、前記第８の不純物領域と前記第４のゲート電極との間の距離が前記第４のコンタクトと前記第２のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタを備える、半導体装置。
【請求項１８】  前記終端動作活性化信号を発生する終端制御回路をさらに備える、請求項１７記載の半導体装置。
【請求項１９】  装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項１８記載の半導体装置。
【請求項２０】  メモリ回路、
前記メモリ回路から読出されたデータを出力するパッド、
その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置されかつ前記メモリ回路から読出されたデータに対応する内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
一端が前記パッドに接続される終端抵抗素子、および
その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記終端抵抗素子に結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第２のゲート電極とを有し、前記第４のコンタクトと前記第２のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第１のＰチャネルトランジスタを備える、半導体装置。
【請求項２１】  パッド、
出力ノードと第１の電源電圧との間に接続され、内部信号に従って前記パッドを前記出力ノードを介して駆動する第１導電型の出力トランジスタ、
終端ノードに接続される一端を有する終端抵抗素子と、前記終端抵抗素子の他方端と前記第１の電源電圧との間に接続される第１導電型の終端トランジスタとを含む終端回路、および
前記出力ノードと前記終端ノードと前記パッドを接続する第１の配線を備え、前記第１の配線は、前記パッドと前記出力ノードの間の配線長が前記パッドと前記終端ノードとの間の配線長よりも短い、半導体装置。
【請求項２２】  前記第１の導電型は、Ｐチャネル型である、請求項２１記載の半導体装置。
【請求項２３】  前記第１導電型の終端トランジスタは、ゲートとドレインの間の距離が、前記第１導電型の出力トランジスタよりも短い、請求項２１記載の半導体装置。
【請求項２４】  パッド、
出力ノードと第１の電源電圧との間に接続され、内部信号に従って前記パッドを前記出力ノードを介して駆動する第１導電型の出力トランジスタ、
一端が終端ノードに接続される終端抵抗素子と、前記終端抵抗素子の他方端と第２の電源電圧との間に接続される第２導電型の終端トランジスタとを含む終端回路、および
前記パッドと前記出力ノードと前記終端ノードとを相互接続する第１の配線を備え、前記第１の配線は、前記パッドと前記出力ノードとの間の配線長が、前記パッドと前記終端ノードとの間の配線長よりも短い、半導体装置。
【請求項２５】  前記第１の導電型は、Ｎチャネル型であり、前記第２の導電型はＰチャネル型である、請求項２４記載の半導体装置。
【請求項２６】  前記第２導電型の終端トランジスタは、ゲートとドレインコンタクトとの間の距離が前記第１導電型の出力トランジスタよりも短い、請求項２４記載の半導体装置。
【請求項２７】  パッド、
前記パッドと第１の電圧ノードとの間に接続されるＰチャネルＭＯＳトランジスタと、前記パッドと第２の電圧ノードとの間に接続されるＮチャネルＭＯＳトランジスタとを含む出力回路、および
前記パッドに接続され、一端が前記パッドに接続される第１の終端抵抗素子と、前記第１の終端抵抗素子の他方端と前記第１の電圧ノードとの間に並列に接続されかつ前記第１の終端低項素子の他方端に接続される第１のドレイン不純物領域を共有する第１および第２のＰチャネル終端単位トランジスタと、一端が前記パッドに接続される第２の終端抵抗素子と、前記第２の終端抵抗素子の他方端と前記第２の電圧ノードとの間に並列に接続されかつ前記第２の終端抵抗素子の他方端に接続される第２のドレイン不純物領域を共有する第１および第２のＮチャネル終端単位トランジスタとを含む終端回路を備える、半導体装置。
【請求項２８】  前記第１および第２のＰチャネル終端単位トランジスタの各ゲートと共有された第１のドレイン不純物領域に接続するコンタクトとの間の距離は、前記第１のＰチャネルＭＯＳトランジスタのゲートとドレインコンタクトとの間の距離よりも短く、かつ
前記第１および第２のＮチャネル終端単位トランジスタの各ゲートと共有された第２のドレイン不純物領域に接続するコンタクトとの間の距離は、前記第１のＮチャネルＭＯＳトランジスタのゲートとドレインコンタクトとの間の距離よりも短い、請求項２７記載の半導体装置。
【請求項２９】  前記ＰチャネルＭＯＳトランジスタは、互いに並列に接続されかつ第３のドレイン不純物領域を共有する第１および第２のＰチャネルＭＯＳ単位トランジスタを備え、かつ
前記ＮチャネルＭＯＳトランジスタは、互いに並列に接続されかつ第４のドレイン不純物領域を共有する第１および第２のＮチャネルＭＯＳ単位トランジスタを備える、請求項２７記載の半導体装置。
【請求項３０】  前記第１および第２のＰチャネル終端単位トランジスタ各々と前記共有された第１のドレイン領域に接続されるドレインコンタクトの距離は、前記第１および第２のＰチャネルＭＯＳ単位トランジスタの各ゲートと前記共有された第３のドレイン不純物領域に接続されるドレインコンタクトの間の距離よりも短く、かつ
前記第１および第２のＮチャネル終端単位トランジスタの各ゲートと前記共有された第２のドレイン不純物領域に接続されるドレインコンタクトの距離は、前記第１および第２のＮチャネルＭＯＳトランジスタの各ゲートと前記共有された第４のドレイン不純物領域に接続されるドレインコンタクトの間の距離よりも短い、請求項２９記載の半導体装置。
【請求項３１】  互いに対向する第１および第２の端辺を有するパッド、
前記パッドと第１の電圧ノードとの間に接続され、前記第１および第２の端辺の間に位置する仮想的な直線に関して前記第１の端辺側の領域に配置され、内部信号に従って前記パッドを駆動するＰチャネル出力トランジスタ、
前記パッドと第２の電圧ノードとの間に接続されかつ前記仮想的な直線に関して前記第２の端辺側の領域に配置され、内部信号に従って前記パッドを駆動するＮチャネル出力トランジスタ、
前記仮想的な直線に対して前記第１の端辺側の領域に配置され、かつ前記パッドと前記第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタを含むＰ側終端回路、および
前記仮想的な直線に対して前記第２の端辺側の領域に配置され、かつ前記パッドと前記第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタを含むＮ側終端回路を備える、半導体装置。
【請求項３２】  前記Ｐチャネル出力トランジスタは、互いに並列に接続される複数のＰチャネル出力単位トランジスタを備え、
前記Ｎチャネル出力トランジスタは、互いに並列に接続される複数のＮチャネル出力単位トランジスタを備え、
前記Ｐチャネル終端トランジスタは、互いに並列に接続される複数のＰチャネル終端単位トランジスタを備え、
前記Ｎチャネル終端トランジスタは、互いに並列に接続される複数のＮチャネル終端単位トランジスタを備える、請求項３１記載の半導体装置。
【請求項３３】  メモリ回路、
パッド、
前記パッドと第１の電圧ノードとの間に接続されるＰチャネル出力トランジスタと前記パッドと第２の電圧ノードとの間に接続されるＮチャネル出力トランジスタとを含み、前記メモリ回路から読出されたデータに従って前記パッドを駆動する出力回路、および
前記パッドに接続され、前記パッドと前記第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタと、前記パッドと前記第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタとを含む終端回路を備え、前記Ｐチャネル出力トランジスタと前記第１の終端抵抗素子と前記Ｐチャネル終端トランジスタとは、前記パッドを横切る仮想的な直線により二分割される領域のうちの第１の領域に配置され、かつ前記Ｎチャネル出力トランジスタと前記第２の終端抵抗素子とＮチャネル終端トランジスタとは、前記パッドを横切る前記仮想的な直線により二分割される領域のうちの第２の領域に配置される、半導体装置。
【請求項３４】  前記Ｐチャネル出力トランジスタは、互いに並列に接続される複数のＰチャネル出力単位トランジスタを備え、
前記Ｎチャネル出力トランジスタは、互いに並列に接続される複数のＮチャネル出力単位トランジスタを備え、
前記Ｐチャネル終端トランジスタは、互いに並列に接続される複数のＰチャネル終端単位トランジスタを備え、
前記Ｎチャネル終端トランジスタは、互いに並列に接続される複数のＮチャネル終端トランジスタを備える、請求項３３記載の半導体装置。
【請求項３５】  表面を有する半導体チップと、前記半導体チップに設けられるメモリ回路とを含む半導体集積回路装置であって、
前記半導体チップの表面に設けられるボンディングパッド、
前記半導体チップ表面に規定されかつ第１のＮチャネル型トランジスタを含む第１の領域、および
前記半導体チップ表面に、前記半導体チップ表面に仮想的に設けられる直線が前記第1の領域との間に配置されるように規定された第２の領域を備え、前記第２の領域は、前記第１のＮチャネル型トランジスタに接続される第１のＰチャネル型トランジスタを含み、前記ボンディングパッドに転送される出力信号は、前記第１のＰチャネル型トランジスタおよび前記第１のＮチャネル型トランジスタを含む出力回路により前記メモリ回路の出力信号に従って生成され、
前記ボンディングパッドに結合され、第１の抵抗素子と、前記第１の領域に設けられかつ前記第１の抵抗素子に直列に接続される第２のＮチャネルトランジスタと、第２の抵抗素子と、前記第２の領域に形成されかつ前記第２の抵抗素子と直列に結合される第２のＰチャネルトランジスタとを含む終端回路を備え、前記終端回路は前記第２のＮチャネル型トランジスタおよび前記第２のＰチャネル型トランジスタを活性化することにより活性化される、半導体集積回路装置。
【請求項３６】  前記第１の抵抗素子は前記第１の領域に設けられ、かつ前記第２の抵抗素子は前記第２の領域に設けられる、請求項３５記載の半導体集積回路装置。
【請求項３７】  前記ボンディングパッドは、前記半導体チップの表面を所定サイズ占有する表面を有し、前記直線は、前記ボンディングパッドの表面に配置される部分を有する、請求項３６記載の半導体集積回路装置。
【請求項３８】  前記第２のＮチャネル型トランジスタは、前記第１の抵抗素子に結合される第１の半導体領域と、複数の第２の半導体領域と、前記第１の半導体領域と前記複数の第２の半導体領域との間に配置される制御ゲート領域とを有し、前記第１の半導体領域、前記複数の第２の半導体領域および前記制御ゲート領域は、前記第１の領域内にあり、前記第２のＰチャネル型トランジスタは、前記第２の抵抗素子に結合される第３の半導体領域と、複数の第４の半導体領域と、前記第３の半導体領域と前記複数の第４の半導体領域との間に配置される制御ゲート領域とを有し、前記第３の半導体領域、前記複数の第４の半導体領域および前記制御ゲート領域は前記第２の領域内にある、請求項３６記載の半導体集積回路装置。
【請求項３９】  前記半導体チップ表面上に配置され、前記ボンディングパッドに結合される配線層をさらに備え、前記第１の抵抗素子は、前記第１の半導体領域に結合される第１のノードを有し、前記第２の抵抗素子は、前記第３の半導体領域に結合される第１のノードと前記配線層に結合される第２のノードを有する、請求項３８記載の半導体集積回路装置。
【請求項４０】  前記第１のＮチャネル型トランジスタは前記配線層に結合される第１の半導体領域と、制御ゲート領域と、第１の電圧が供給される第２の半導体領域とを有し、前記第１のＰチャネル型トランジスタは、前記配線層に結合される第１の半導体領域と、制御ゲート領域と、第２の電圧が供給される第２の半導体領域とを有し、前記第１のＮチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＮチャネル型トランジスタの制御ゲート領域とは、前記第１の領域にあり、前記第１のＰチャネル型トランジスタの前記第１および第２の半導体領域および前記第１のＰチャネル型トランジスタの制御ゲート領域は、前記第２の領域にある、請求項３９記載の半導体集積回路装置。
【請求項４１】  前記第１のＮチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＮチャネル型トランジスタは、その制御ゲート領域が、該第１の半導体領域と前記複数の第２の半導体領域の間に配置され、前記第１のＰチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＰチャネル型トランジスタは、その制御ゲート領域が、該第１の半導体領域とこれらの第２の半導体領域の間に配置される、請求項４０記載の半導体集積回路装置。
【請求項４２】  前記第１のＮチャネル型トランジスタは、前記ボンディングパッドに結合される第１の半導体領域と、制御ゲート領域と、第１の電圧が供給される第２の半導体領域とを有し、前記第１のＰチャネル型トランジスタは、前記ボンディングパッドに結合される第１の半導体領域と、制御ゲート領域と、第２の電圧が供給される第２の半導体領域とを有し、
前記第１のＮチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＮチャネル型トランジスタの制御ゲート領域とは、前記第１の領域にあり、
前記第１のＰチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＰチャネル型トランジスタの制御ゲート領域とは、前記第２の領域にある、請求項３８記載の半導体集積回路装置。
【請求項４３】  前記第１のＮチャネル型トランジスタの第２の半導体領域は複数の第２の半導体領域を含み、前記第１のＮチャネル型トランジスタの制御ゲート領域は該第１の半導体領域と前記複数の第２の半導体領域の間に配置され、
前記第１のＰチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＰチャネル型トランジスタの制御ゲート領域は、該第１の半導体領域とこれらの複数の第２の半導体領域の間に配置される、請求項４２記載の半導体集積回路装置。
【請求項４４】  メモリ回路、
前記メモリ回路から読出されたデータを出力するために用いられるパッド、および
前記読出データに従って前記パッドに転送される出力信号をプルダウンする第１のＮチャネルトランジスタを備え、前記第１のＮチャネルトランジスタは、第１の電圧が供給される第１の不純物領域と、前記パッドにその領域上に配置される第１のコンタクトを介して結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置される第１のゲート電極とを有し、
前記パッドに結合されかつ終端動作活性化信号により活性化される終端回路を備え、前記終端回路は、前記パッドに結合される第１の終端抵抗素子と、第２の電圧が供給される第３および第４の不純物領域と、前記第３および第４の不純物領域の間に設けられるかつその領域上に配置される第２のコンタクトを介して前記第１の終端抵抗素子に結合される第５の不純物領域と、前記第３および第５の不純物領域の間に配置される第２のゲート電極と、前記第４および第５の不純物領域の間に前記第２のゲート電極と並列に配置される第３のゲート電極とを有する第１のＰチャネルトランジスタを備え、前記第２および第３のゲート電極に終端動作活性化信号を受け、かつ前記第２のコンタクトと前記第２のゲート電極との間の第１の距離は、前記第１のコンタクトと前記第１のゲート電極との間の第２の距離よりも短い、半導体装置。
【請求項４５】  前記第１の距離および第２の距離は、２次元レイアウト上の距離である、請求項４４記載の半導体装置。
【請求項４６】  前記第２のコンタクトと前記第３のゲート電極との間の第３の距離は、前記第２の距離よりも短い、請求項４４記載の半導体装置。
【請求項４７】  前記読出データに従って前記パッドに転送される出力信号をプルアップする第２のＰチャネルトランジスタをさらに備え、前記第２のＰチャネルトランジスタは、第３の電圧が供給される第１の不純物領域と、その領域上に配置される第３のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置される第１のゲート電極とを有し、
前記終端回路は、（ｉ）前記パッドに接続される第２の終端抵抗素子と、（ｉｉ）第４の電圧が供給される第３および第４の不純物領域と、前記第３および第４の不純物領域の間に配置されかつその領域上に配置される第４のコンタクトを介して前記第２の終端抵抗素子に結合される第５の不純物領域と、前記第３および第５の不純物領域の間に配置される第２のゲート電極と、前記第４および第５の不純物領域の間に前記第２のゲート電極と並列に配置される第３のゲート電極とを有し、前記第２および第３のゲート電極に終端動作活性化信号を受け、かつ前記第４のコンタクトと前記第２のゲート電極との間の第３の距離が、前記第２の距離よりも短い第２のＮチャネルトランジスタとを含む、請求項４４記載の半導体装置。
【請求項４８】  前記第２のコンタクトと前記第１のＰチャネルトランジスタの第３のゲート電極との間の第４の距離は、前記第３のコンタクトと前記第２のＰチャネルトランジスタの第１のゲート電極との間の第５の距離よりも短い、請求項４７記載の半導体装置。
【請求項４９】  前記第１の電圧と第４の電圧を供給する第１の電源端子と、
前記第２の電圧と第３の電圧を供給する第２の電源端子とをさらに備える、請求項４８記載の半導体装置。
【請求項５０】  前記パッドを通過するように位置する直線を間に挟む第１および第２の領域をさらに備え、
前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタは、前記第１の領域に配置され、前記第１のＮチャネルトランジスタおよび前記第２のＮチャネルトランジスタは、前記第２の領域に配置される、請求項４７記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、内部信号に従って出力ノードを駆動する第１の出力トランジスタと、この出力ノードに一端が接続される第１の抵抗素子と、第１の抵抗素子の他方端と第１の電源ノードとの間に接続され、動作モード指示信号に従って選択的に導通する第１の終端トランジスタを含む。この第１の終端トランジスタは、制御電極ノードと一方導通端子のコンタクトとの間の距離が、第１の出力トランジスタよりも短い。
この発明の第２の観点に係る半導体装置は、内部信号に従って出力ノードを駆動する第１の出力トランジスタと、この出力ノードに接続される出力パッドと、出力ノードに接続される第１の端部と第２の端部とを有する第１の抵抗素子と、第１の抵抗素子の第２の端部と第１の電源ノードとの間に接続され、動作モード指示信号に従って導通状態とされる第１の終端トランジスタとを備える。第１の終端トランジスタの制御電極と第１の終端トランジスタの電気的接続を取るドレインコンタクトの間の距離は、第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短くされる。
この発明の第３の観点に係る半導体装置は、メモリ回路と、パッドと、このパッドに接続される入力回路と、第１のＰチャネル出力トランジスタと第１のＮチャネル出力トランジスタとを含み、メモリ回路からの読出されたデータに従ってパッドを駆動する出力回路と、パッドに対して設けられ、終端抵抗とこの終端抵抗を介してパッドに接続され終端回路活性化信号に従って導通する終端スイッチングトランジスタとを含む終端回路を含む。終端スイッチングトランジスタは、第１のＰチャネル出力トランジスタよりもゲートとドレインコンタクトとの間の距離が短い第１のＰチャネルトランジスタと、第１のＮチャネル出力トランジスタよりもゲートとドレインコンタクトとの間の距離が短い第１のＮチャネルトランジスタとを含む。
この発明の第４の観点に係る半導体装置は、パッドと、第１の電圧ノードとパッドとの間に接続され、内部信号に従って出力ノードを介してパッドを駆動する第１のＰチャネル出力トランジスタと、第２の電圧ノードとパッドとの間に接続され、内部信号に従ってパッドを駆動する第１のＮチャネル出力トランジスタと、一端がパッドに接続される第１の終端抵抗素子と、第１の終端抵抗素子の他方端と第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタよりも短い第１のＰチャネルトランジスタと、一端がパッドに接続される第２の終端抵抗素子と、第２の終端抵抗素子の他方端と第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が第１のＮチャネル出力トランジスタよりも短い第１のＮチャネルトランジスタを含む。
この発明の第５の観点に係る半導体装置は、（ｉ）メモリ回路と、（ｉｉ）メモリ回路から読出されたデータを出力するパッドと、（ｉｉｉ）その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置され前記メモリ回路から読出されたデータに応じた内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタと、その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介してパッドに結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置され、メモリ回路から読出されたデータに応じた内部信号を受ける第２のゲート電極とを有する第１のＰチャネルトランジスタと、（ｉｖ）一端がパッドに接続される第１の終端抵抗素子と、（ｖ）一端がパッドに接続される第２の終端抵抗素子と、（ｖｉ）その領域上に配置される第５のコンタクトを介して第１の電源に結合される第５の不純物領域と、その領域上に配置される第６のコンタクトを介して第１の終端抵抗素子に結合される第６の不純物領域と、第５および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、第６のコンタクトと第３のゲート電極との間の距離が第２のコンタクトと第１のゲート電極との間の距離よりも短い第２のＮチャネルトランジスタと、（ｖｉｉ）その領域上に配置される第７のコンタクトを介して第２の電源に結合される第７の不純物領域と、その領域上に配置される第８のコンタクトを介して第２の終端抵抗素子に結合される第８の不純物領域と、第７および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第４のゲート電極とを有し、第８の不純物領域と第４のゲート電極との間の距離が第４のコンタクトと第２のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタを含む。
この発明の第６の観点に係る半導体装置は、メモリ回路と、メモリ回路から読出されたデータを出力するパッドと、その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域、ならびに第１および第２の不純物領域の間に配置されかつメモリ回路から読出されたデータに対応する内部信号を受ける第１のゲート電極を有する第１のＮチャネルトランジスタと、一端がパッドに接続される終端抵抗素子と、その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して終端抵抗素子に結合される第４の不純物領域と、第３および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第２のゲート電極とを有し、第４のコンタクトと第２のゲート電極との間の距離が第２のコンタクトと第１のゲート電極との間の距離よりも短い第１のＰチャネルトランジスタを含む。
この発明の第７の観点に係る半導体装置は、パッドと、出力ノードと第１の電源電圧との間に接続され、内部信号に従って前記パッドを前記出力ノードを介して駆動する第１導電型の出力トランジスタと、終端ノードに接続される一端を有する終端抵抗素子と該終端抵抗素子の他方端と前記第１の電圧源との間に接続される第１導電型の終端トランジスタとを含む終端回路と、出力ノードと終端ノードとパッドを相互接続する第１の配線を含む。この第１の配線は、パッドと出力ノードの間の配線長が、パッドと終端ノードとの間の配線長よりも短い。
この発明の第８の観点に係る半導体装置は、パッドと、出力ノードと第１の電源電圧との間に接続され、内部信号に従ってパッドを出力ノードを介して駆動する第１導電型の出力トランジスタと、一端が終端ノードに接続される終端抵抗素子とこの終端抵抗素子の他方端と第２の電圧源との間に接続される第２導電型の終端トランジスタとを含む終端回路と、パッドと出力ノードと終端ノードとを相互接続する第１の配線を含む。第１の配線は、パッドと出力ノードとの間の配線長が、パッドと終端ノードとの間の配線長よりも短い。
この発明の第９の観点に係る半導体装置は、パッドと、パッドと第１の電圧ノードとの間に接続されるＰチャネルＭＯＳトランジスタおよびパッドと第２の電圧ノードとの間に接続されるＮチャネルＭＯＳトランジスタを含む出力回路と、パッドに接続される終端回路を含む。この終端回路は、一端がパッドに接続される第１の終端抵抗素子と、第１の終端抵抗素子の他方端と第１の電圧ノードとの間に並列に接続されかつ第１のドレイン不純物領域を共有する第１および第２のＰチャネル終端単位トランジスタと、一端がパッドに接続される第２の終端抵抗素子と、第２の終端抵抗素子の他方端と第２の電圧ノードとの間に並列に接続されかつ第２のドレイン不純物領域を共有する第１および第２のＮチャネル終端単位トランジスタとを含む。
この発明の第１０の観点に係る半導体装置は、互いに対向する第１および第２の端辺を有するパッドと、パッドと第１および第２の端辺との間に位置する仮想的な直線に関して第１の端辺側の領域に配置される第１の電圧ノードとの間に接続され、内部信号に従ってパッドを駆動するＰチャネル出力トランジスタと、パッドと第２の電圧ノードとの間に接続されかつ該直線に対して第２の端辺側の領域に配置され、内部信号に従ってパッドを駆動するＮチャネル出力トランジスタと、上記直線に関して第１の端辺側の領域に配置され、かつパッドと第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタを含むＰ側終端回路と、上記直線に対して第２の端辺側の領域に配置され、かつパッドと第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタを含むＮ側終端回路を含む。
この発明の第１１の観点に係る半導体装置は、メモリ回路と、パッドと、パッドと第１の電圧ノードとの間に接続されるＰチャネル出力トランジスタおよびパッドと第２の電圧ノードとの間に接続されるＮチャネル出力トランジスタを含み、メモリ回路から読出されたデータに従ってパッドを駆動する出力回路と、パッドに接続される終端回路を含む。この終端回路は、パッドと第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタと、パッドと第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタとを備える。Ｐチャネル出力トランジスタと第１の終端抵抗素子とＰチャネル終端トランジスタとは、パッドを横切る仮想的な直線により二分割される領域のうちの第１の領域に配置され、かつＮチャネル出力トランジスタと第２の終端抵抗素子とＮチャネル終端トランジスタとは、該パッドを横切る仮想的な直線により二分割される領域のうちの第２の領域に配置される。
この発明の第１２の観点に係る半導体集積回路装置は、表面を有する半導体チップと、この半導体チップに設けられるメモリ回路とを含む半導体集積回路装置であって、半導体チップの表面に設けられるボンディングパッドと、半導体チップ表面に仮想的に規定されかつ第１のＮチャネル型トランジスタを含む第１の領域と、半導体チップ表面に、第１の領域との間に該半導体チップ表面に仮想的に設けられる仮想線が配置されるように仮想的に規定され、第１のＮチャネル型トランジスタに接続される第１のＰチャネル型トランジスタを含む第２の領域を含む。ボンディングパッドに転送される出力信号は、第１のＰチャネル型トランジスタおよび第１のＮチャネル型トランジスタを含む出力回路によりメモリ回路の出力信号に従って生成される。
この発明の第１２の観点に係る半導体集積回路装置は、さらに、ボンディングパッドに結合される終端回路を含む。この終端回路は、第１の抵抗素子と、第１の領域に設けられかつ第１の抵抗素子に直列に接続される第２のＮチャネルトランジスタと、第２の抵抗素子と、第２の領域に形成されかつ第２の抵抗素子と直列に結合される第２のＰチャネルトランジスタとを含み、第２のＮチャネル型トランジスタおよび第２のＰチャネル型トランジスタを活性化することにより活性化される。
この発明の第１３の観点に係る半導体装置は、メモリ回路と、このメモリ回路から読出されたデータを出力するために用いられるパッドと、読出データに従ってパッドに転送される出力信号をプルダウンする第１のＮチャネルトランジスタを含む。この第１のＮチャネルトランジスタは、第１の電圧が供給される第１の不純物領域と、パッドにその領域上に配置される第１のコンタクトを介して結合される第２の不純物領域と、第１および第２の不純物領域の間に配置される第１のゲート電極とを有する。
この発明の第１３の観点に係る半導体装置は、さらに、パッドに結合されかつ終端動作活性化信号により活性化される終端回路を含む。この終端回路は、パッドに結合される第１の終端抵抗素子と、第２の電圧が供給される第３および第４の不純物領域と、第３および第４の不純物領域の間に設けられるかつその領域上に配置される第２のコンタクトを介して第１の終端抵抗素子に結合される第５の不純物領域と、第３および第５の不純物領域の間に配置される第２のゲート電極と、第４および第５の不純物領域の間に第２のゲート電極と並列に配置される第３のゲート電極とを有する第１のＰチャネルトランジスタを備える。第２および第３のゲート電極に終端動作活性化信号を受け、かつ第２のコンタクトと第２のゲート電極との間の第１の距離が、第１のコンタクトと第１のゲート電極との間の第２の距離よりも短い。