【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１動作電圧を供給する第１電源端子及び前記第１動作電圧より低い第２動作電圧を供給する第２電源端子と、
前記第１電源端子と出力端子との間にそのソース・ドレイン経路が直列接続された第１電界効果トランジスタと、
前記出力端子と前記第２電源端子との間にそのソース・ドレイン経路が直列接続された第２電界効果トランジスタとを含む電源回路を有し、
前記第１電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記半導体基板の第１主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１主面に形成され、かつ、前記ゲート電極の両端に形成された第１導電型のソース及びドレイン領域と、
前記第１主面に形成され、かつ、前記ソース及びドレイン領域間に形成された前記第１導電型と反対の第２導電型のチャネル形成用の半導体領域とを有し、
前記第２電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記半導体基板の第１主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１主面に形成され、かつ、その一部が平面的に前記ゲート電極と重なるように形成された第２導電型のチャネル形成用の半導体領域と、
前記チャネル形成用の半導体領域中に形成され、かつ、前記ゲート電極の一端部に形成された第１導電型のソース領域と、
前記第２主面に形成され、かつ、前記チャネル形成用の半導体領域の下部に形成されたドレイン領域と有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１電界効果トランジスタのソースと、前記第２電界効果トランジスタのドレインとを共通の導体に接合し、互いに電気的に接続したことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１電界効果トランジスタと、前記第２電界効果トランジスタとを同一のパッケージ内に封止したことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１電界効果トランジスタが形成された半導体チップの第１主面にはゲート用の外部端子およびドレイン用の外部端子が設けられ、前記第１主面に対向する第２主面にソース用の外部端子が設けられていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１電界効果トランジスタは、前記第１主面に形成されたソース用の半導体領域と、前記第２主面に設けられたソース用の外部端子とを電気的に接続した構造を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第１電界効果トランジスタは、前記第１主面に形成されたソース用の半導体領域と、前記第１主面に形成されたドレイン用の半導体領域と、それらの半導体領域の間において前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１主面上に形成され前記ソース用の半導体領域と電気的に接続された導体膜と、前記半導体チップに形成され、前記導体膜を前記ソース用の外部端子に電気的に接続する半導体領域と、前記第１主面上において前記ゲート電極および前記導体膜を覆うように堆積された絶縁膜と、前記絶縁膜上に設けられ、前記ゲート電極に電気的に接続された前記ゲート用の外部端子と、前記絶縁膜上に設けられ、前記ドレイン用の半導体領域に電気的に接続された前記ドレイン用の外部端子とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第１主面に配置されたゲート用の外部端子およびドレイン用の外部端子と、パッケージのリードとをボンディングワイヤによって電気的に接続したことを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記第１主面に配置されたゲート用の外部端子およびドレイン用の外部端子と、パッケージのリードとをバンプ電極を通じて電気的に接続したことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第２電界効果トランジスタは、半導体チップの第１主面に交差する方向に掘られた溝内にゲート電極を設ける溝型ゲート電極構造を有することを特徴とする半導体装置。
【請求項１０】
第１の電位を供給するための第１の端子と、
前記第１の端子にドレインが接続された第１電界効果トランジスタと、
前記第１電界効果トランジスタのソースにドレインが電気的に接続された第２電界効果トランジスタと、
前記第１の電位よりも低い電位を供給する端子であって、前記第２電界効果トランジスタのソースが電気的に接続された第２の端子とを有し、
前記第１電界効果トランジスタを横型の電界効果トランジスタで構成し、
前記第２電界効果トランジスタを縦型の電界効果トランジスタで構成したことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第１電界効果トランジスタのソースと、前記第２電界効果トランジスタのドレインとを共通の導体に接合し、互いに電気的に接続したことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第１電界効果トランジスタと、前記第２電界効果トランジスタとを同一のパッケージ内に封止したことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、前記第１電界効果トランジスタが形成された半導体チップの第１の面にはゲート用の外部端子およびドレイン用の外部端子が設けられ、前記第１の面に対向する第２の面にソース用の外部端子が設けられていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第１電界効果トランジスタは、前記第１の面に形成されたソース用の半導体領域と、前記第２の面に設けられたソース用の外部端子とを電気的に接続した構造を有することを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、前記第１、第２電界効果トランジスタのゲートに接続されたパルス幅変調回路と、前記第１、第２電界効果トランジスタの出力に接続されたコイルと、前記コイルの後段において前記第１，第２電界効果トランジスタに並列に接続された容量とを備える電源回路を有することを特徴とする半導体装置。
【請求項１６】
以下の構成を有することを特徴とする半導体装置；
半導体チップの第１の面に形成されたソース用の半導体領域と、
前記第１の面に形成されたドレイン用の半導体領域と、
前記ソースおよびドレイン用の半導体領域の間において前記第１の面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の面上において前記ゲート電極を覆うように堆積された絶縁膜と、前記絶縁膜上に設けられ、前記ゲート電極に電気的に接続されたゲート用の外部端子と、前記絶縁膜上に設けられ、前記ドレイン用の半導体領域に電気的に接続されたドレイン用の外部端子と、
前記第１の面に対向する第２の面に形成されたソース用の外部端子と、
前記第１の面のソース用の半導体領域を前記ソース用の外部端子に電気的に接続する接続手段とを有することを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記接続手段は、前記第１の面上に形成され前記ソース用の半導体領域と電気的に接続された導体膜と、前記導体膜をソース用の外部端子に接続するように前記半導体チップに形成された半導体領域とを有することを特徴とする半導体装置。
【請求項１８】
第１の容量の第１電界効果トランジスタが形成された第１の半導体チップと、前記第１の容量とは異なる第２の容量の第２電界効果トランジスタが形成された第２の半導体チップとを備え、前記第１の半導体チップの裏面にソース用の外部端子を設け、前記第２の半導体チップの裏面にドレイン用の外部端子を設け、前記第１、第２の半導体チップの裏面を同一の導体に接合することで、前記第１電界効果トランジスタのソースと、前記第２電界効果トランジスタのドレインとを電気的に接続したことを特徴とする半導体装置。
【請求項１９】
第１の電源電位を供給する第１の電源端子と、
前記第１の電源電位より低い第２の電源電位を供給する第２の電源端子と、
前記第１の電源端子と前記第２の電源端子との間に直列接続された出力端子と、
前記第１の電源端子と前記出力端子との間にソース・ドレイン経路が直列接続された第１電界効果トランジスタと、
前記出力端子と前記第２の電源端子との間にソース・ドレイン経路が直列接続された第２電界効果トランジスタとを有し、
前記第１電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記半導体基板の第１主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１主面に形成され、かつ、前記ゲート電極の両端に形成されたソース及びドレイン用の半導体領域により形成され、
前記第２電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記第１主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１主面に形成され、かつ、前記ゲート電極と隣接して形成されたソース用の半導体領域と、
前記第２主面に形成されたドレイン用の半導体領域とにより形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、前記第１電界効果トランジスタの第１主面及び前記ゲート電極下に形成され、かつ、前記半導体基板の平面方向に形成され、かつ、前記ソース及びドレイン用の半導体領域間にチャネル形成用の半導体領域が形成されることを特徴とする半導体装置。
【請求項２１】
請求項１９記載の半導体装置において、前記第２電界効果トランジスタの前記半導体基板の深さ方向に形成され、かつ、前記ソース及びドレイン用の半導体領域間にチャネル形成用の半導体領域が形成されることを特徴とする半導体装置。
【請求項２２】
請求項１９記載の半導体装置において、前記第２電界効果トランジスタは、前記半導体基板の第１主面から前記第２主面に向かって掘られた溝の内壁面に前記ゲート絶縁膜を設け、前記ゲート絶縁膜上に前記ゲート電極形成することを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、前記第２電界効果トランジスタの前記ゲート電極の側面に形成され、かつ、前記半導体基板の深さ方向に形成され、かつ、前記ソース及びドレイン用の半導体領域間にチャネル形成用の半導体領域が形成されることを特徴とする半導体装置。
【請求項２４】
請求項１９記載の半導体装置において、前記第１電界効果トランジスタのソースと、前記第２電界効果トランジスタのドレインとを共通の導体に接合し、互いに電気的に接続したことを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、前記第１電界効果トランジスタと、前記第２電界効果トランジスタとを同一の樹脂封止体内に封止したことを特徴とする半導体装置。
【請求項２６】
請求項１９記載の半導体装置において、前記第１電界効果トランジスタが形成された半導体基板の第１主面にはゲート用の外部端子およびドレイン用の外部端子が設けられ、前記第１主面に対向する第２主面にソース用の外部端子が設けられていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、前記第１電界効果トランジスタは、前記第１主面に形成されたソース用の半導体領域と、前記第２主面に設けられた前記ソース用の外部端子とを電気的に接続した構造を有することを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、前記第1電界効果トランジスタは、前記第１主面上に形成され前記ソース用の半導体領域と電気的に接続された導体膜と、前記半導体基板に形成され、前記導体膜を前記ソース用の外部端子に電気的に接続する半導体領域と、前記第１主面上において前記ゲート電極および前記導体膜を覆うように堆積された絶縁膜と、前記絶縁膜上に設けられ、前記ゲート電極に電気的に接続された前記ゲート用の外部端子と、前記絶縁膜上に設けられ、前記ドレイン用の半導体領域に電気的に接続された前記ドレイン用の外部端子とを有することを特徴とする半導体装置。
【請求項２９】
請求項１９記載の半導体装置において、前記第１電界効果トランジスタはハイ側のパワーＭＯＳであり、前記第２電界効果トランジスタはロウ側のパワーＭＯＳであることを特徴とする半導体装置。
【請求項３０】
第１の電源電位を供給する第１の電源端子と、
前記第１の電源電位より低い第２の電源電位を供給する第２の電源端子と、
前記第１の電源端子と前記第２の電源端子との間に直列接続された出力端子と、
前記第１の電源端子と前記出力端子との間にソース・ドレイン経路が直列接続された第１電界効果トランジスタと、
前記出力端子と前記第２の電源端子との間にソース・ドレイン経路が直列接続された第２電界効果トランジスタとを有し、
前記第１電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記半導体基板の第１主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１主面に形成され、かつ、前記ゲート電極の両端に形成されたソース及びドレイン用の半導体領域と、
前記第１主面及び前記ゲート電極下に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用の第３半導体領域と、
前記第１主面に設けられたゲート用の外部端子およびドレイン用の外部端子とにより形成され、
前記第２電界効果トランジスタは、
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、
前記半導体基板の第１主面から第２主面に向かって形成された溝と、
前記溝の内壁面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１主面に形成され、かつ、前記ゲート電極の両端に形成されたソース用の半導体領域と、
前記第２主面に形成されたドレイン用の半導体領域と、
前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用の半導体領域と、
前記第１主面に設けられたゲート用の外部端子およびソース用の外部端子と、
前記第２主面に設けられたドレイン用の外部端子とにより形成されていることを特徴とする半導体装置。
【請求項３１】
請求項３０記載の半導体装置において、前記第１電界効果トランジスタと、前記第２電界効果トランジスタとを同一の樹脂封止体内に封止したことを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、前記第１電界効果トランジスタが形成された半導体基板の第２主面にはソース用の外部端子が設けられていることを特徴とする半導体装置。