【手続補正書】
【提出日】平成16年2月25日(2004.2.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の第１の表面領域上に形成された、複数のメモリセルからなるアレイを有するメモリセル領域と、
前記半導体基板の前記第１の表面領域を除く第２の表面領域上に形成され、前記メモリセル領域内の所定数のメモリセルにつながるビット線が接続された周辺回路領域と
を具備し、
前記メモリセル領域内の前記ビット線および前記周辺回路領域内の前記ビット線は、電極の上部の高さが実質的に同じであることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板のメモリセル領域内および周辺回路領域内にそれぞれ形成され、ソース・ドレイン領域をそれぞれ有する複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして形成された第１の層間絶縁膜と、
前記ソース・ドレイン領域の一方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第１のコンタクト孔の、少なくとも内壁部にそれぞれ形成された、第１の導電性部材からなるストレージ電極と、キャパシタ絶縁膜を介して、前記ストレージ電極上に形成されたプレート電極とを有する複数のキャパシタと、
前記ソース・ドレイン領域の他方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第２のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第１のプラグ電極と、
前記ソース・ドレイン領域のいずれか一方を露出するようにして、前記周辺回路領域の前記第１の層間絶縁膜に形成された複数の第３のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第２のプラグ電極と、
前記第１の層間絶縁膜の表面全体を覆うようにして形成された第２の層間絶縁膜と、
前記第１および第２のプラグ電極を露出するようにして、それぞれ、前記第２の層間絶縁膜に形成された第４および第５のコンタクト孔内の、前記第１および第２のプラグ電極上にそれぞれ形成された第１および第２のコンタクト電極と、
前記第２の層間絶縁膜上に形成され、前記第１および第２のコンタクト電極にそれぞれ接続された複数のビット線と
を具備したことを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルからなるアレイを有するメモリセル領域と、
前記メモリセル領域内の所定数のメモリセルに接続されたビット線が、水平に延長されて接続された周辺回路領域と、
第１の導電性部材からなるバリア層を介して、前記ビット線が接続された、前記メモリセル領域および前記周辺回路領域にそれぞれ電気的に接続された、第２の導電性部材からなる複数のプラグ電極と
を具備し、
前記メモリセル領域は、絶縁層内に設けられた、ストレージ電極、プレート電極、および、キャパシタ絶縁膜をそれぞれ有する複数のキャパシタを備え、
前記ストレージ電極は前記第１の導電性部材からなり、前記絶縁層内に設けられたコンタクト孔内に形成されてなる
ことを特徴とする半導体記憶装置。
【請求項４】
半導体基板と、
ソース・ドレイン領域をそれぞれ有し、前記半導体基板上のメモリセル領域および周辺回路領域にそれぞれ形成された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして形成された第１の層間絶縁膜と、
前記ソース・ドレイン領域の一方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第１のコンタクト孔の、少なくとも内壁部にそれぞれ形成された、ストレージ電極と、キャパシタ絶縁膜を介して、前記ストレージ電極上に形成されたプレート電極とを有する複数のキャパシタと、
前記ソース・ドレイン領域の他方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第２のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第１のプラグ電極と、
前記ソース・ドレイン領域のいずれか一方を露出するようにして、前記周辺回路領域の前記第１の層間絶縁膜に形成された複数の第３のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第２のプラグ電極と、
前記第１の層間絶縁膜の表面全体を覆うようにして形成された第２の層間絶縁膜と、
前記第１および第２のプラグ電極を露出するようにして、それぞれ、前記第２の層間絶縁膜に形成された第４および第５のコンタクト孔内の、前記第１および第２のプラグ電極上にそれぞれ形成された第１および第２のコンタクト電極と、
前記第２の層間絶縁膜上に形成され、前記第１および第２のコンタクト電極にそれぞれ接続された複数のビット線と
を具備したことを特徴とする半導体記憶装置。
【請求項５】
半導体基板上のメモリセル領域と周辺回路領域とにそれぞれＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜に、同一の導電性部材を用いて、ビット線接続部のバリア層およびキャパシタのストレージ電極を同時に形成する工程と
からなることを特徴とする半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板の第１の表面領域上に形成された、複数のメモリセルからなるアレイを有するメモリセル領域と、前記半導体基板の前記第１の表面領域を除く第２の表面領域上に形成され、前記メモリセル領域内の所定数のメモリセルにつながるビット線が接続された周辺回路領域とを具備し、前記メモリセル領域内の前記ビット線および前記周辺回路領域内の前記ビット線は、電極の上部の高さが実質的に同じであることを特徴とする半導体記憶装置が提供される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、本願発明の一態様によれば、半導体基板と、前記半導体基板のメモリセル領域内および周辺回路領域内にそれぞれ形成され、ソース・ドレイン領域をそれぞれ有する複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして形成された第１の層間絶縁膜と、前記ソース・ドレイン領域の一方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第１のコンタクト孔の、少なくとも内壁部にそれぞれ形成された、第１の導電性部材からなるストレージ電極と、キャパシタ絶縁膜を介して、前記ストレージ電極上に形成されたプレート電極とを有する複数のキャパシタと、前記ソース・ドレイン領域の他方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第２のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第１のプラグ電極と、前記ソース・ドレイン領域のいずれか一方を露出するようにして、前記周辺回路領域の前記第１の層間絶縁膜に形成された複数の第３のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第２のプラグ電極と、前記第１の層間絶縁膜の表面全体を覆うようにして形成された第２の層間絶縁膜と、前記第１および第２のプラグ電極を露出するようにして、それぞれ、前記第２の層間絶縁膜に形成された第４および第５のコンタクト孔内の、前記第１および第２のプラグ電極上にそれぞれ形成された第１および第２のコンタクト電極と、前記第２の層間絶縁膜上に形成され、前記第１および第２のコンタクト電極にそれぞれ接続された複数のビット線とを具備したことを特徴とする半導体記憶装置が提供される。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本願発明の一態様によれば、複数のメモリセルからなるアレイを有するメモリセル領域と、前記メモリセル領域内の所定数のメモリセルに接続されたビット線が、水平に延長されて接続された周辺回路領域と、第１の導電性部材からなるバリア層を介して、前記ビット線が接続された、前記メモリセル領域および前記周辺回路領域にそれぞれ電気的に接続された、第２の導電性部材からなる複数のプラグ電極とを具備し、前記メモリセル領域は、絶縁層内に設けられた、ストレージ電極、プレート電極、および、キャパシタ絶縁膜をそれぞれ有する複数のキャパシタを備え、前記ストレージ電極は前記第１の導電性部材からなり、前記絶縁層内に設けられたコンタクト孔内に形成されてなることを特徴とする半導体記憶装置が提供される。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本願発明の一態様によれば、半導体基板と、ソース・ドレイン領域をそれぞれ有し、前記半導体基板上のメモリセル領域および周辺回路領域にそれぞれ形成された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして形成された第１の層間絶縁膜と、前記ソース・ドレイン領域の一方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第１のコンタクト孔の、少なくとも内壁部にそれぞれ形成された、ストレージ電極と、キャパシタ絶縁膜を介して、前記ストレージ電極上に形成されたプレート電極とを有する複数のキャパシタと、前記ソース・ドレイン領域の他方を露出するようにして、前記メモリセル領域の前記第１の層間絶縁膜に形成された複数の第２のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第１のプラグ電極と、前記ソース・ドレイン領域のいずれか一方を露出するようにして、前記周辺回路領域の前記第１の層間絶縁膜に形成された複数の第３のコンタクト孔内に、少なくとも内壁部にそれぞれ形成された第１の導電性部材からなるバリア層を介して第２の導電性部材を埋め込むことによって形成された第２のプラグ電極と、前記第１の層間絶縁膜の表面全体を覆うようにして形成された第２の層間絶縁膜と、前記第１および第２のプラグ電極を露出するようにして、それぞれ、前記第２の層間絶縁膜に形成された第４および第５のコンタクト孔内の、前記第１および第２のプラグ電極上にそれぞれ形成された第１および第２のコンタクト電極と、前記第２の層間絶縁膜上に形成され、前記第１および第２のコンタクト電極にそれぞれ接続された複数のビット線とを具備したことを特徴とする半導体記憶装置が提供される。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
さらに、本願発明の一態様によれば、半導体基板上のメモリセル領域と周辺回路領域とにそれぞれＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタを含む、前記半導体基板の表面全体を覆うようにして層間絶縁膜を形成する工程と、前記層間絶縁膜に、同一の導電性部材を用いて、ビット線接続部のバリア層およびキャパシタのストレージ電極を同時に形成する工程とからなることを特徴とする半導体記憶装置の製造方法が提供される。