(57)【要約】  入力されるアナログ信号をデジタル信号に変換するＡＤ変換器であって、アナログ信号の信号レベルを順次積分した積分波形を出力する積分器と、積分波形の信号レベルと所定の参照値との大小関係が所定の状態に遷移する遷移タイミングを、所定の時間分解能で検出するデジタル変換部と、時間分解能より大きい制御周期で、デジタル変換部における検出結果に応じて積分波形の信号レベルを制御するフィードバック部と、デジタル変換部における検出結果に基づいて、デジタル信号を生成する信号処理部とを備えるＡＤ変換器を提供する。
2008129949.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号をデジタル信号に変換するＡＤ変換器であって、
前記アナログ信号の信号レベルを順次積分した積分波形を出力する積分器と、
前記積分波形の信号レベルと、所定の参照値との大小関係が、予め定められた状態に遷移する遷移タイミングを、所定の時間分解能で検出するデジタル変換部と、
前記時間分解能より大きい制御周期で、前記デジタル変換部における検出結果に応じて前記積分波形の信号レベルを制御するフィードバック部と、
前記デジタル変換部における検出結果に基づいて、前記デジタル信号を生成する信号処理部と
を備えるＡＤ変換器。
【請求項２】
前記フィードバック部は、ｎを２以上の整数として前記時間分解能のｎ倍の前記制御周期で、前記積分波形の信号レベルを制御する
請求項１に記載のＡＤ変換器。
【請求項３】
前記フィードバック部は、前記制御周期内において、前記デジタル変換部が検出した前記遷移タイミングに対応する制御タイミングで、前記積分波形の信号レベルから前記参照値に応じた信号レベルを加減算する
請求項２に記載のＡＤ変換器。
【請求項４】
前記フィードバック部は、前記制御周期内における前記制御タイミングを、前記デジタル変換部における時間分解能と略同一の時間分解能で制御する
請求項３に記載のＡＤ変換器。
【請求項５】
前記フィードバック部は、前記デジタル変換部が検出した前記遷移タイミングに応じた信号レベルを、前記積分波形の信号レベルから加減算する
請求項２に記載のＡＤ変換器。
【請求項６】
前記フィードバック部は、前記制御周期内における一定の制御タイミングで、前記積分波形の信号レベルを制御する
請求項５に記載のＡＤ変換器。
【請求項７】
前記デジタル変換部は、前記積分波形の信号レベルと前記所定の参照値との大小関係が所定の状態に遷移したか否かを、前記制御周期より周期の小さいサンプリングタイミングで順次検出する
請求項１に記載のＡＤ変換器。
【請求項８】
前記デジタル変換部は、前記積分波形の信号レベルと前記所定の参照値との大小関係が所定の状態に遷移したか否かを、前記制御周期より周期の小さいサンプリングタイミングで順次検出し、
前記フィードバック部は、前記デジタル変換部が前記遷移タイミングを検出した前記サンプリングタイミングから、複数の前記サンプリングタイミングが経過した後に、前記積分波形の信号レベルを制御する
請求項４に記載のＡＤ変換器。
【請求項９】
前記フィードバック部は、前記大小関係が所定の状態に遷移した状態が継続する期間に応じて、前記積分波形の信号レベルを制御する
請求項８に記載のＡＤ変換器。
【請求項１０】
前記デジタル変換部は、
前記制御周期と同一周期の基準クロックを順次遅延させた複数のストローブ信号を生成する、縦続接続された複数の遅延素子と、
前記基準クロックのサイクル毎に、それぞれの前記遅延素子が出力するそれぞれの前記ストローブ信号に応じたそれぞれの前記サンプリングタイミングで、前記積分波形の信号レベルと、前記参照値との大小関係を検出する検出回路と
を有する請求項８に記載のＡＤ変換器。
【請求項１１】
前記フィードバック部は、前記検出回路が、前記基準クロックのいずれかのサイクルで前記遷移タイミングを検出した場合に、前記基準クロックの当該サイクルより後のサイクルで、前記積分波形の信号レベルから、予め定められた信号レベルを加減算する
請求項１０に記載のＡＤ変換器。
【請求項１２】
前記検出回路は、前記基準クロックのいずれかのサイクルで前記遷移タイミングを検出した場合に、前記遷移タイミングを検出した前記ストローブ信号の、当該サイクル内におけるタイミングを示すタイミング情報を生成し、
前記フィードバック部は、当該サイクル以降のサイクルにおける前記基準クロックのパルスを、前記タイミング情報に応じて遅延させたフィードバック信号を生成するタイミング発生部と、
前記フィードバック信号に応じて、前記積分波形の信号レベルから、予め定められた信号レベルを加減算するレベル演算部と
を有する請求項１１に記載のＡＤ変換器。
【請求項１３】
それぞれの前記遅延素子の遅延時間を設定する設定部を更に備える
請求項１０に記載のＡＤ変換器。
【請求項１４】
前記積分波形の信号レベルと、前記参照値との比較結果に応じた論理値を出力するレベル比較部を更に備え、
前記検出回路は、前記レベル比較部が出力する論理値を、それぞれの前記サンプリングタイミングで検出する
請求項１０に記載のＡＤ変換器。
【請求項１５】
前記積分器は、第１のアナログ信号の信号レベルを順次積分した積分波形を出力し、
前記デジタル変換部は、第２のアナログ信号の信号レベルを順次積分して得られる波形の信号レベルを、前記所定の参照値として取得する
請求項１に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換器に関する。特に本発明は、デルタシグマ変調を利用したＡＤ変換器に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００７−１０６４１０    出願日  ２００７年４月１３日
２．特願２００７−２９６８３２    出願日  ２００７年１１月１５日
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡＤ変換器として、デルタシグマ変調を利用した回路が知られている（例えば、特許文献１参照）。デルタシグマ変調は、アナログ信号のレベルを順次加算した値が、所定の参照値より大きくなった場合に、加算値から参照値を減じるフィードバック処理を行うことにより、アナログ信号をデジタル信号に変換する。【０００３】
図１０は、従来のＡＤ変換器２００を示す。ＡＤ変換器２００は、レベル演算部２１０、積分器２２０、１ｂｉｔＡＤＣ２３０、信号処理部２４０、遅延器２５０、及び１ｂｉｔＤＡＣ２６０を備える。【０００４】
積分器２２０は、アナログ信号のレベルを積分する。１ｂｉｔＡＤＣ２３０は、積分器２２０の出力が、参照値より大きいか否かを示す２値の信号を出力する。遅延器２５０は、１ｂｉｔＡＤＣ２３０が出力する信号を１サイクル遅延させる。１サイクルとは、１ｂｉｔＡＤＣ２３０に与えられるサンプリングクロックの１サイクルである。１ｂｉｔＤＡＣ２６０は、遅延器２５０から論理値１が与えられた場合に、１ｂｉｔＡＤＣ２３０における参照値に相当するレベルをレベル演算部２１０に出力する。レベル演算部２１０は、入力されるアナログ信号のレベルから、１ｂｉｔＤＡＣ２６０が出力するレベルを減じて、積分器２２０に入力する。【０００５】
信号処理部２４０は、１ｂｉｔＡＤＣ２３０が出力する信号に基づいて、デジタル信号を生成する。例えば信号処理部２４０は、１ｂｉｔＡＤＣ２３０が論理値１を出力するタイミングが、どのように分布しているかに応じてデジタル信号を生成する。
【特許文献１】特開２００１−２４５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＡＤ変換器２００は、１ｂｉｔＡＤＣ２３０が論理値１を出力するタイミングに基づいて、デジタル信号の値を生成する。このため、ＡＤ変換器２００は、１ｂｉｔＡＤＣ２３０におけるサンプリング周波数が高く、時間方向の分解能が高いほど、デジタル信号の値を高分解能で生成することができる。【０００７】
しかし、単純にサンプリングクロックの周波数を高くすることにより、１ｂｉｔＡＤＣ２３０におけるサンプリング周波数を向上させるには限界がある。また、１ｂｉｔＡＤＣ２３０における比較結果を、高速なサンプリングクロックの１サイクルの間に、レベル演算部２１０にフィードバックするのは困難である。【０００８】
そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできるＡＤ変換器を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
即ち、本明細書に含まれるイノベーションに関連する第１の側面によるＡＤ変換器の一つの例によると、入力されるアナログ信号をデジタル信号に変換するＡＤ変換器であって、アナログ信号の信号レベルを順次積分した積分波形を出力する積分器と、積分波形の信号レベルと所定の参照値との大小関係が遷移した遷移タイミングを、所定の時間分解能で検出するデジタル変換部と、時間分解能より大きい制御周期で、デジタル変換部における検出結果に応じて積分波形の信号レベルを制御するフィードバック部と、デジタル変換部における検出結果に基づいて、デジタル信号を生成する信号処理部とを備えるＡＤ変換器を提供する。【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一つの実施形態に係るＡＤ変換器１００の構成の一例を示す図である。
【図２】フィードバック部４０の構成例を示す図である。
【図３】図２に関連して説明したＡＤ変換器１００の動作例を示すタイミングチャートである。
【図４】デジタル変換部３０の構成の一例を示す図である。
【図５】ＡＤ変換器１００の動作の一例を示すタイミングチャートである。
【図６】タイミング発生部５０の構成の一例を示す図である。
【図７】フィードバック部４０の他の構成例を示す図である。
【図８】図２に関連して説明したＡＤ変換器１００の動作例を示すタイミングチャートである。
【図９】図９（ａ）は、多ビットＤＡ変換部９０の構成例を示す図である。図９（ｂ）は、多ビットＤＡ変換部９０の他の構成例を示す図である。
【図１０】従来のＡＤ変換器２００を示す。
【符号の説明】
【００１２】
１０・・・積分器、２０・・・レベル比較部、３０・・・デジタル変換部、３２・・・第１遅延素子、３４・・・第２遅延素子、３６・・・検出回路、４０・・・フィードバック部、５０・・・タイミング発生部、５２・・・可変遅延回路、５４・・・設定部、６０・・・レベル発生部、７０・・・レベル演算部、８０・・・信号処理部、９０・・・多ビットＤＡ変換部、９１・・・抵抗、９２・・・セレクタ、９３・・・電流制御部、９４・・・ソース側電流源、９５・・・シンク側電流源、９６・・・コンデンサ、１００・・・ＡＤ変換器、２００・・・ＡＤ変換器、２１０・・・レベル演算部、２２０・・・積分器、２３０・・・１ｂｉｔＡＤＣ、２４０・・・信号処理部、２５０・・・遅延器、２６０・・・１ｂｉｔＤＡＣ
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１４】
図１は、本発明の一つの実施形態に係るＡＤ変換器１００の構成の一例を示す図である。ＡＤ変換器１００は、入力されるアナログ信号をデジタル信号に変換する回路であって、積分器１０、レベル比較部２０、デジタル変換部３０、フィードバック部４０、レベル演算部７０、及び信号処理部８０を備える。【００１５】
積分器１０は、アナログ信号の信号レベルを順次積分した積分波形を出力する。積分器１０は、例えばオペアンプ、コンデンサ等を用いたアナログ積分回路であってよい。つまり積分器１０は、アナログ信号の信号レベルを一定周期で離散的に加算するのではなく、アナログ信号に応じてコンデンサを充放電等することにより、連続した積分波形を出力してよい。【００１６】
レベル比較部２０は、積分器１０が出力する積分波形の信号レベルが、所定の参照値より大きくなったか否かの比較結果に応じた論理値を出力する。当該参照値は、使用者等により予め設定されてよい。レベル比較部２０は、積分波形及び参照値が２つの入力端子に与えられるオペアンプを有してよい。レベル比較部２０は、積分波形の信号レベルと参照値との大小関係を示す論理値を、連続波形として出力する。例えばレベル比較部２０は、積分波形の信号レベルが、参照値より大きくなった場合に論理値１を出力してよい。【００１７】
デジタル変換部３０は、積分波形の信号レベルと、所定の参照値との大小関係が、予め定められた状態に遷移した遷移タイミングを、所定の時間分解能で検出する。例えばデジタル変換部３０は、積分波形の信号レベルが、所定の参照値より大きい超過状態に遷移するタイミングを、所定の時間分解能で検出してよい。またデジタル変換部３０は、積分波形の信号レベルが、所定の参照値より小さい超過状態に遷移するタイミングを、所定の時間分解能で検出してもよい。時間分解能とは、デジタル変換部３０における、時間方向における測定分解能を指す。【００１８】
また、デジタル変換部３０は、当該所定の参照値として、一定の参照値を取得してよく、第２のアナログ信号を積分した波形の信号レベルを取得してもよい。後者の場合、デジタル変換部３０が検出する遷移タイミングは、積分器１０に与えられる第１のアナログ信号および第２のアナログ信号のクロスポイントのタイミングに対応する。第１のアナログ信号および第２のアナログ信号は、差動の信号であってよい。【００１９】
以下では、デジタル変換部３０は、アナログ信号の積分波形の信号レベルが固定の参照値より大きくなる超過状態となったタイミングを、上述した遷移タイミングとして検出する例を説明する。デジタル変換部３０は、積分波形の信号レベルが、参照値より大きくなったか否かを、それぞれのサンプリングタイミングで順次検出してよい。この場合、サンプリングタイミングの周期が、上述した時間分解能に対応する。【００２０】
また、デジタル変換部３０は、何番目のサンプリングタイミングで、積分波形の信号レベルが参照値より大きくなったかを検出してよい。例えばデジタル変換部３０は、レベル比較部２０が出力する論理値を、それぞれのサンプリングタイミングで検出してよい。レベル比較部２０が出力する論理値として論理値１が検出された場合、積分波形の信号レベルが参照値より大きくなった超過状態であることを検出することができる。【００２１】
また、サンプリングタイミングは、ＡＤ変換器１００の動作周期の１／ｎ倍（ただし、ｎは２以上の整数）の周期を有してよい。デジタル変換部３０は、積分波形の信号レベルが参照値より大きくなったことを検出したサンプリングタイミングが、動作周期の当該サイクルにおいて何番目のサンプリングタイミングであるかを検出してよい。【００２２】
なお、デジタル変換部３０は、上述したサンプリングとは異なる方法で、積分波形の信号レベルが参照値より大きくなるタイミングを検出してよい。例えばデジタル変換部３０は、積分波形の信号レベルが参照値より大きくなるまで、所定の測定クロックのパルス数を計数することにより、当該タイミングを検出してよい。【００２３】
また、デジタル変換部３０は、与えられる基準クロックに応じてサンプリングタイミングを生成してよい。基準クロックは、ＡＤ変換器の動作周期と同一周期を有してよい。より具体的には、デジタル変換部３０は、基準クロックのサイクル毎に、位相の異なる複数のストローブを生成して、それぞれのストローブに応じて、レベル比較部２０が出力する論理値を検出してよい。【００２４】
デジタル変換部３０は、基準クロックのサイクル毎に、レベル比較部２０が出力する論理値が遷移したタイミングを検出してよい。デジタル変換部３０の構成及び動作は、図２及び図３において後述する。【００２５】
フィードバック部４０は、デジタル変換部３０における時間分解能より大きい制御周期で、デジタル変換部３０における検出結果に応じて積分波形の信号レベルを制御する。フィードバック部４０の制御周期は、ＡＤ変換器１００の動作周期と同一であってよい。つまり、フィードバック部４０は、デジタル変換部３０における時間分解能のｎ倍（ただし、ｎは２以上の整数）の制御周期で、積分波形の信号レベルを制御する。【００２６】
フィードバック部４０は、デジタル変換部３０における検出結果に応じて、レベル演算部７０にフィードバック信号を供給することで、積分波形の信号レベルを制御してよい。レベル演算部７０は、積分器１０の入力側に設けられ、積分器１０に入力するアナログ信号の信号レベルから、フィードバック信号に応じた信号レベルを加減算して、積分器１０に入力する。【００２７】
例えば、デジタル変換部３０において、積分波形の信号レベルが所定の参照値より大きい超過状態となるタイミングを検出する場合、レベル演算部７０は、積分波形の信号レベルから、所定の信号レベルを減算してよい。逆に、デジタル変換部３０において、積分波形の信号レベルが所定の参照値より小さい超過状態となるタイミングを検出する場合、レベル演算部７０は、積分波形の信号レベルに、所定の信号レベルを加算してよい。以下では、レベル演算部７０が、積分波形の信号レベルから所定の信号レベルを減算する例を説明する。【００２８】
フィードバック部４０は、動作周期内の、デジタル変換部３０が検出した超過状態のタイミングに対応するタイミングで、予め定められた一定の信号レベルを積分波形の信号レベルから減じてよい。また、フィードバック部４０は、デジタル変換部３０が検出した超過状態のタイミングに応じた信号レベルを、動作周期内の予め定められた一定のタイミングで、動作波形の信号レベルから減じてよい。また、フィードバック部４０は、デジタル変換部３０が検出した当該タイミングに応じて、フィードバック信号のタイミングおよび信号レベルの双方を調整してもよい。【００２９】
信号処理部８０は、デジタル変換部３０における検出結果に基づいて、デジタル信号を生成する。例えば信号処理部８０は、デジタル変換部３０が、超過状態を検出したタイミングの分布に応じて、デジタル信号を生成してよい。より具体的には、信号処理部８０は、ローパスデジタルフィルタに、デジタル変換部３０が出力するサンプリング結果を入力してよい。この場合、デジタル変換部３０は、超過状態を検出したタイミングでパルスを出力してよい。【００３０】
また信号処理部８０は、ローパスデジタルフィルタが出力するデータ列から、所定のデータ間隔でデータを抽出するデシメーションフィルタを有してもよい。信号処理部８０は、従来のデルタシグマ変調を利用したＡＤ変換器の信号処理部と同様の構成を有してよい。【００３１】
このような構成により、超過状態となるタイミングを、ＡＤ変換器１００の動作周期（フィードバック部４０の制御周期）より細かい時間分解能で検出することができる。このため、デジタル信号を精度よく生成することができる。また、ＡＤ変換器１００に与える基準クロックの周波数は、デジタル変換部３０におけるサンプリング周波数より小さくてよいので、ＡＤ変換器１００に与えるべき基準クロックを容易に生成することができる。【００３２】
図２は、フィードバック部４０の構成例を示す図である。本例のフィードバック部４０は、上述したように、動作周期内の、デジタル変換部３０が検出した超過状態のタイミングに対応するタイミングで、予め定められた一定の信号レベルを積分波形の信号レベルから減じる。【００３３】
本例のフィードバック部４０は、デジタル変換部３０が超過状態を検出したタイミングから、所定の時間が経過した後に、積分波形の信号レベルから予め定められた信号レベルを減じてよい。例えばフィードバック部４０は、デジタル変換部３０が超過状態を検出してから、複数のサンプリングタイミングが経過した後に、フィードバックを行ってよい。【００３４】
本例のフィードバック部４０は、デジタル変換部３０が、基準クロックのいずれかのサイクルで超過状態を検出した場合に、基準クロックの当該サイクルより後のサイクルで、積分波形の信号レベルから、予め定められた信号レベルを減じる。例えばフィードバック部４０は、デジタル変換部３０が、基準クロックのいずれかのサイクルで超過状態を検出した場合に、基準クロックの当該サイクルの次のサイクルで、積分波形の信号レベルから、予め定められた信号レベルを減じてよい。このとき、サイクル内において信号レベルを減じるべき相対タイミングは、前サイクル内において超過状態を検出した相対タイミングに応じて定められてよい。例えばフィードバック部４０は、超過状態を検出したサイクルの次のサイクルにおける基準クロックのパルスを、超過状態を検出したサイクル内の相対タイミングに応じて遅延させて、フィードバックタイミングを生成してよい。【００３５】
本例のフィードバック部４０は、タイミング発生部５０、及びレベル発生部６０を有する。タイミング発生部５０は、超過状態が検出されたサイクル以降のサイクルにおける基準クロックのパルスを、超過状態を検出したサイクル内における相対タイミングに応じて遅延させたフィードバック信号を生成する。【００３６】
レベル発生部６０は、レベル演算部７０において減じるべき一定の信号レベルを、フィードバック信号に応じて生成する。例えばレベル発生部６０は、レベル比較部２０における参照値に応じた信号レベルを生成してよい。またレベル発生部６０は、超過状態が継続した期間に応じた信号レベルを生成してもよい。レベル演算部７０は、積分器１０に入力するアナログ信号の信号レベルから、レベル発生部６０が出力する信号レベルを減じて、積分器１０に入力する。【００３７】
図３は、図２に関連して説明したＡＤ変換器１００の動作例を示すタイミングチャートである。本例では、被測定信号の信号レベルが略一定であり、積分波形の傾きが略一定である場合を用いて説明する。【００３８】
デジタル変換部３０は、積分波形の信号レベルが超過状態となったか否かを、それぞれのサンプリングタイミングで順次検出する。デジタル変換部３０は、超過状態を検出したサンプリングタイミングの、ＡＤ変換器１００の動作周期（フィードバック部４０の制御周期）の各サイクル内における順番を検出してよい。本例では、デジタル変換部３０は、動作周期のサイクルＴ１における２番目のサンプリングタイミングを、超過状態となったタイミングとして検出する。【００３９】
タイミング発生部５０は、デジタル変換部３０が超過状態を検出したタイミングに応じた位相のフィードバック信号を生成する。例えばタイミング発生部５０は、デジタル変換部３０が超過状態を検出した制御周期のサイクルＴ１より後のサイクルＴ３内において、デジタル変換部３０が超過状態を検出したタイミング（サイクルＴ１内の２番目のサンプリングタイミング）に対応する制御タイミング（サイクルＴ３内の２番目の制御タイミング）で、フィードバック信号を生成する。ここで、サンプリングタイミングの時間分解能（周期）と、制御タイミングの時間分解能（周期）とは、略同一であってよい。【００４０】
レベル発生部は、タイミング発生部５０が生成したフィードバック信号の信号レベルを、予め定められた一定の信号レベルに調整して、レベル演算部７０に供給する。レベル演算部７０は、積分波形の信号レベルから、フィードバック信号の信号レベルを減算する。なお、図３においては、積分波形の信号レベルは、フィードバック信号の立ち上がりエッジに応じて瞬時に減少しているが、レベル演算部７０は、所定の期間かけて、積分波形の信号レベルを減少させてよい。例えばレベル演算部７０は、フィードバック信号のパルス幅の期間かけて、積分波形の信号レベルを減少させてよい。【００４１】
このような動作により、ＡＤ変換器１００の動作周期より細かい時間分解能で、積分波形が参照値より大きくなったタイミングを検出することができる。また、フィードバック信号に、当該タイミングに応じた情報を持たせることができるので、ＡＤ変換を高精度に行うことができる。【００４２】
図４は、デジタル変換部３０の構成の一例を示す図である。デジタル変換部３０は、複数の第２遅延素子３４及び複数の検出回路３６を有する。複数の第２遅延素子３４は、縦続接続されて設けられ、与えられる基準クロックを順次遅延させた複数のストローブ信号を生成する。【００４３】
つまり、複数の第２遅延素子３４は、基準クロックのパルス毎（サイクル毎）に、位相の異なる複数のストローブ信号を生成する。各サイクルで生成されるストローブ信号は、当該サイクル内で均等に配置されてよい。この場合、それぞれの第２遅延素子３４の遅延量は同一であってよい。【００４４】
複数の検出回路３６は、複数の第２遅延素子３４と一対一に対応して設けられる。それぞれの検出回路３６は、レベル比較部２０が出力する論理値を、対応する第２遅延素子３４が出力するストローブ信号のタイミングで検出する。これにより、複数の検出回路３６は、基準クロックのサイクル毎に、それぞれの第２遅延素子３４が出力するそれぞれのストローブ信号に応じたそれぞれのサンプリングタイミングで、積分波形の信号レベルが、参照値より大きくなったか否かを検出することができる。つまり、基準クロックの周期より小さい、第２遅延素子３４の遅延量を時間分解能として、超過状態を検出することができる。【００４５】
またデジタル変換部３０は、図４に示すように、複数の第１遅延素子３２を更に有してもよい。複数の第１遅延素子３２は、複数の第２遅延素子３４と一対一に対応して設けられる。それぞれの検出回路３６は、それぞれの第１遅延素子３２の遅延量は、同一であってよい。ただし、第１遅延素子３２及び第２遅延素子３４の遅延量は異なる。【００４６】
それぞれの検出回路３６は、対応する第２遅延素子３４が出力するストローブ信号のタイミングで、対応する第１遅延素子３２が出力する遅延信号の論理値を検出する。本例では、各段の検出回路３６に入力される、ストローブ信号及び遅延信号との位相差は、第１遅延素子３２及び第２遅延素子３４の遅延量の差分に応じて異なる位相差になる。つまり、レベル比較部２０が出力する信号波形を、第１遅延素子３２及び第２遅延素子３４の遅延量の差分を時間分解能として、サンプリングすることができる。【００４７】
第１遅延素子３２及び第２遅延素子３４の遅延量の差分は、第２遅延素子３４が生成できる最も小さな遅延量より小さくすることができる。このため、上述したように、第２遅延素子３４の遅延量を時間分解能とする場合に比べ、更に時間分解能を細かくすることができる。【００４８】
デジタル変換部３０は、基準クロックのサイクル毎に、複数の検出回路３６における検出結果に応じたタイミング情報を出力する。タイミング情報は、例えばそれぞれの検出回路３６が検出した論理値を、それぞれのビット値とした情報であってよい。つまり、検出回路３６がＮ段設けられている場合、タイミング情報は、Ｎビットの情報であってよい。タイミング情報において、論理値が１を示すビット位置を検出することにより、超過状態となっている期間をＮビットの分解能で検出することができる。【００４９】
図５は、ＡＤ変換器１００の動作の一例を示すタイミングチャートを示す。本例では、被測定信号の信号レベルが略一定であり、積分波形の傾きが略一定である場合を用いて説明する。尚、ストローブ信号の間隔が、被測定信号の周期より十分小さい場合、ストローブ信号の１周期当たりにおける、被測定信号の信号レベルの変化は十分小さいので、所定の区間における被測定信号の信号レベルは略一定と扱える。【００５０】
レベル比較部２０は、積分波形が参照値より大きいか否かを示す論理値を出力する。デジタル変換部３０は、基準クロックの各サイクルにおいて、複数のストローブ信号を有するマルチストローブを生成する。尚、図５においては、各マルチストローブを区別すべく、各マルチストローブを交互に異なる行に示している。【００５１】
また、デジタル変換部３０は、それぞれのストローブ信号に応じて検出した論理値を、基準クロックのサイクル毎にタイミング情報として出力してよい。例えば図５の第１サイクルのタイミング情報は「００００００００」であり、第２サイクルのタイミング情報は「０００００１１１」であってよい。【００５２】
タイミング発生部５０は、デジタル変換部３０からのタイミング情報を、基準クロックのサイクル毎に受け取る。受け取ったタイミング情報において、論理値が０から１に遷移している場合、タイミング発生部５０は、当該サイクルより後のサイクルにおける基準クロックのパルスを、当該タイミング情報に応じて遅延させたフィードバック信号を出力する。【００５３】
図５の例では、第２サイクルのタイミング情報で、論理値が０から１に遷移する。このとき、タイミング発生部５０は、例えば次の第３サイクルにおける基準クロックのパルスを、当該タイミング情報に応じて遅延させたフィードバック信号を出力する。タイミング発生部５０は、論理値の遷移を検出したストローブ信号の、サイクル内における位相と、フィードバック信号の、サイクル内における位相とが略同一となるように、基準クロックを遅延させてよい。例えば図５に示すように、第２サイクルの６番目のストローブ信号で論理値の遷移が検出された場合、タイミング発生部５０は、基準クロックの第３サイクルのパルスを、第３サイクルの６番目のストローブ信号のタイミングまで遅延させてよい。【００５４】
レベル発生部６０及びレベル演算部７０は、フィードバック信号に応じて、積分波形の信号レベルから、所定の信号レベルを減算する。当該減算量は、レベル比較部２０における参照値のレベルに応じて定められてよい。本例のＡＤ変換器１００は、フィードバックのタイミングが、超過状態となったタイミングより遅れているので、フィードバックのタイミングで、積分波形の信号レベルから参照値を減じても、減じた後の積分波形の信号レベルが参照値より大きい場合も考えられる。このため、レベル発生部６０及びレベル演算部７０は、参照値より大きい値を、積分波形の信号レベルから減算してよい。当該減算値は、超過状態が継続する期間（例えば、フィードバックのタイミングの遅延量）に応じて定められてよい。【００５５】
アナログ信号の信号レベルＡを、所定の期間Ｔで積分した値Ａ×Ｔと、当該期間において減算値Ｗを減算した回数Ｎの積Ｗ×Ｎがほぼ等しくなる。信号処理部８０は、例えばＷ×Ｎ／Ｔから、当該期間におけるアナログ信号の信号レベルを、デジタル値に変換することができる。【００５６】
このように、基準クロックの各パルスに対して複数のストローブ信号を生成することにより、超過状態か否かを高い時間分解能で検出することができる。このため、デジタル信号を精度よく生成することができる。また、複数のストローブ信号に対して、一つのフィードバック処理を行うので、フィードバック処理の動作速度を遅くすることができ、回路設計等を容易にすることができる。【００５７】
図６は、タイミング発生部５０の構成の一例を示す図である。タイミング発生部５０は、可変遅延回路５２及び設定部５４を有する。可変遅延回路５２は、基準クロックを遅延させて出力する。また、設定部５４は、可変遅延回路５２における遅延時間を、タイミング情報に基づいて設定する。例えば設定部５４は、基準クロックのサイクル毎にタイミング情報を受け取り、それぞれのタイミング情報に基づいて、基準クロックの次のサイクルに対する、可変遅延回路５２の遅延量を設定してよい。また、設定部５４は、タイミング情報において、論理値の遷移が検出されない場合、次のサイクルにおける、基準クロックのパルスを出力させないように、可変遅延回路５２を制御してよい。【００５８】
また、設定部５４は、フィードバック信号により積分波形が発振しないように、可変遅延回路５２に設定する遅延量に、所定のオフセット値を加算してもよい。例えば、フィードバック信号がレベル演算部７０に入力される周期が、アナログ信号の周期と異なる値となるように、所定のオフセット値を加算してよい。【００５９】
図７は、フィードバック部４０の他の構成例を示す図である。本例のフィードバック部４０は、図１に関連して説明したように、デジタル変換部３０が超過状態を検出したタイミングに応じた信号レベルを、動作周期内の予め定められた一定のタイミングで、動作波形の信号レベルから減じる。本例のフィードバック部４０は、多ビットＤＡ変換部９０を有する。【００６０】
多ビットＤＡ変換部９０は、デジタル変換部３０が超過状態を検出したタイミングに応じた信号レベルを有するフィードバック信号を生成する。また、多ビットＤＡ変換部９０は、制御周期内における一定の制御タイミングで、フィードバック信号をレベル演算部７０に供給する。【００６１】
図８は、図２に関連して説明したＡＤ変換器１００の動作例を示すタイミングチャートである。本例では、被測定信号の信号レベルが略一定であり、積分波形の傾きが略一定である場合を用いて説明する。【００６２】
デジタル変換部３０の動作は、図３に関連して説明したデジタル変換部３０と同一である。ただし、図８の例では、デジタル変換部３０は、動作周期のサイクルＴ１における４番目のサンプリングタイミングを、積分波形の信号レベルが参照値より大きくなったタイミングとして検出する。【００６３】
多ビットＤＡ変換部９０は、デジタル変換部３０が超過状態を検出したタイミングに応じた信号レベルを有するフィードバック信号を生成する。例えば多ビットＤＡ変換部９０は、制御周期内のそれぞれのサンプリングタイミングに応じて、異なる信号レベルのフィードバック信号を生成可能であってよい。【００６４】
また、多ビットＤＡ変換部９０は、制御周期内における一定の制御タイミングで、フィードバック信号をレベル演算部７０に供給する。例えば多ビットＤＡ変換部９０は、制御周期の各サイクルの開始タイミングに応じて、フィードバック信号をレベル演算部７０に供給してよい。本例の多ビットＤＡ変換部９０は、デジタル変換部３０が超過状態を検出した制御周期のサイクルＴ１に対して、所定のサイクル後のサイクルＴ３の開始タイミングで、フィードバック信号を出力する。【００６５】
このような動作により、ＡＤ変換器１００の動作周期より細かい時間分解能で、超過状態のタイミングを検出することができる。また、フィードバック信号に、当該タイミングに応じた情報を持たせることができるので、ＡＤ変換を高精度に行うことができる。【００６６】
また、本例のＡＤ変換器１００では、タイミング発生部５０を有さずともよいので、回路規模および消費電力を低減することができる。また、多ビットＤＡ変換部９０において、デジタル変換部３０が検出した時間情報を電圧情報に変換するので、フィードバック部４０、レベル演算部７０、および、積分器１０の周波数特性を緩和しても、精度よくデジタル信号を生成することができる。【００６７】
図９（ａ）は、多ビットＤＡ変換部９０の構成例を示す図である。本例の多ビットＤＡ変換部９０は、複数の抵抗９１およびセレクタ９２を有する。複数の抵抗９１は、正側電圧Ｖｐおよび負側電圧Ｖｎの間に直列に設けられる。それぞれの抵抗９１の抵抗値は同一であってよい。【００６８】
セレクタ９２は、それぞれの抵抗９１の端部における電圧を受け取る。つまり、セレクタ９２は、それぞれの抵抗９１によって順次降圧された、複数種類の電圧を受け取る。そして、セレクタ９２は、デジタル変換部３０から受け取るタイミング情報に応じた電圧を選択して、当該電圧のフィードバック信号をレベル演算部７０に供給する。【００６９】
図９（ｂ）は、多ビットＤＡ変換部９０の他の構成例を示す図である。本例の多ビットＤＡ変換部９０は、電流制御部９３、ソース側電流源９４、シンク側電流源９５、および、コンデンサ９６を有する。ソース側電流源９４は、設定される電流値のソース電流で、コンデンサ９６を充電する。シンク側電流源９５は、設定される電流値のシンク電流で、コンデンサ９６を放電する。多ビットＤＡ変換部９０は、コンデンサ９６の電圧に応じた信号レベルのフィードバック信号を、レベル演算部７０に供給する。【００７０】
電流制御部９３は、デジタル変換部３０から受け取るタイミング情報に応じて、ソース側電流源９４およびシンク側電流源９５の電流値を設定する。例えば電流制御部９３は、設定する電流値で、動作周期の１サイクルの期間コンデンサ９６を充放電することで、コンデンサ９６の電圧がタイミング情報に応じた電圧となるように、それぞれの電流値を設定してよい。【００７１】
以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００７２】
以上説明した実施の形態によれば、デルタシグマ方式のＡＤ変換器において、サンプリング周波数を向上させることにより、より精度よくデジタル信号を生成することができる。例えば、ストローブ信号の間隔を１０ピコ秒とした場合、毎秒１００ギガサンプルで超過状態を検出してフィードバックするＡＤ変換器と同等の精度で、デジタル信号を生成することができる。また、複数のサンプリング結果を用いて、一つのフィードバックを行うので、フィードバック処理の動作速度を遅くすることができる。【００７３】
また、フィードバックに多ビットＤＡ変換部を用いることで、回路規模および消費電力を低減することができる。また、多ビットＤＡ変換部において、時間情報を電圧情報に変換するので、フィードバック部等の周波数特性を緩和しても、精度よくデジタル信号を生成することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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