【手続補正書】
【提出日】平成17年2月17日(2005.2.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素の色データを示す２次元画像データを記憶回路に記憶し、前記複数の画素の２次元配置に対応した２次元アドレス（Ｕ，Ｖ）を用いて前記記憶回路に記憶された前記２次元画像データにアクセスを行う記憶回路制御装置において、
ｎ（ｎは１以上の整数）ビットで表現された前記２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）ビットで表現された前記２次元アドレス（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成するビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成するアドレス生成手段と、
前記生成された１次元アドレスを用いて、前記記憶回路にアクセスを行うデータアクセス手段と
を有する記憶回路制御装置。
【請求項２】
前記整数ｎと前記整数ｍとが等しく、
ｋを、（ｎ−１）＜ｋ＜０の整数とし、
前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、
前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合に、
前記アドレス生成手段は、前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わせて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する
請求項１に記載の記憶回路制御装置。
【請求項３】
前記整数ｍが、（ｎ−１）である場合に、
ｋを、（ｎ−１）＜ｋ＜０の整数とし、
前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、
前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現した場合に、
前記アドレス生成手段は、前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わせて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−１〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する
請求項１に記載の記憶回路制御装置。
【請求項４】
立体モデルを複数の単位図形の組み合わせで表現し、前記単位図形の内部に位置する各画素の画像データに含まれる同次座標（ｓ，ｔ）および同次項ｑに応じたアドレスを用いて、前記単位図形に張り付ける画像データであるテクスチャデータを記憶回路から読み出して単位図形に張り付けるグラフィック演算装置において、
複数のテクスチャデータを記憶した記憶回路と、
前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビットで表現されたＵアドレスと、ｍ（ｍは１以上の整数）ビットで表現された前記Ｖアドレスとからなる２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレス生成手段と、
前記２次元アドレスのＵ，Ｖを構成するビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成する１次元アドレス生成手段と、
前記生成された１次元アドレスを用いて、前記記憶回路から前記テクスチャデータを読み出し、前記単位図形に張り付けるデータ読み出し手段と
を有する
グラフィック演算装置。
【請求項５】
前記整数ｎと前記整数ｍとが等しく、
ｋを、（ｎ−１）＜ｋ＜０の整数とし、
前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、
前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合に、
前記アドレス生成手段は、前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わせて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する
請求項４に記載のグラフィック演算装置。
【請求項６】
前記整数ｍが、（ｎ−１）である場合に、
ｋを、（ｎ−１）＜ｋ＜０の整数とし、
前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、
前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現した場合に、
前記アドレス生成手段は、前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わせて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−１〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する
請求項４に記載のグラフィック演算装置。
【請求項７】
ディスプレイに表示する形状を表現する基本単位となる単位図形に張り合わせるイメージデータであるテクスチャデータを記憶する記憶回路と、
前記単位図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリングデータを生成するポリゴンレンダリングデータ生成手段と、
前記単位図形の頂点のポリゴンレンダリングデータを補間して、前記単位図形内に位置する画素の補間データを生成する補間データ生成手段と、
前記補間データに含まれる前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビットで表現されたＵアドレスと、ｍ（ｍは１以上の整数）ビットで表現された前記Ｖアドレスとからなる２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレス生成手段と、
前記２次元アドレスのＵ，Ｖを構成するビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成する１次元アドレス生成手段と、
前記生成された１次元アドレスを用いて、前記記憶回路から前記テクスチャデータを読み出し、前記単位図形に張り付けるデータ読み出し手段と
を有する
グラフィック演算装置。
【請求項８】
マトリクス状に配置された複数の画素の色データを示す２次元画像データを記憶回路に記憶し、前記複数の画素の２次元配置に対応した２次元アドレス（Ｕ，Ｖ）を用いて前記記憶回路に記憶された前記２次元画像データにアクセスを行う記憶回路制御方法において、
ｎ（ｎは１以上の整数）ビットで表現された前記２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）ビットで表現された前記２次元アドレス（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成するビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成し、
前記生成された１次元アドレスを用いて、前記記憶回路にアクセスを行う
記憶回路制御方法。
【請求項９】
立体モデルを複数の単位図形の組み合わせで表現し、前記単位図形の内部に位置する各画素の画像データに含まれる同次座標（ｓ，ｔ）および同次項ｑに応じたアドレスを用いて、前記単位図形に張り付ける画像データであるテクスチャデータを記憶回路から読み出して単位図形に張り付けるグラフィック演算方法において、
複数のテクスチャデータを記憶回路に記憶し、
前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビットで表現されたＵアドレスと、ｍ（ｍは１以上の整数）ビットで表現された前記Ｖアドレスとからなる２次元アドレス（Ｕ，Ｖ）を生成し、
前記２次元アドレスのＵ，Ｖを構成するビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成し、
前記生成された１次元アドレスを用いて、前記記憶回路から前記テクスチャデータを読み出し、前記単位図形に張り付ける
グラフィック演算方法。