【手続補正書】
【提出日】平成17年3月1日(2005.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成され、前記メモリセルが複数個直列接続された第１のメモリセルブロックと、
前記第１のメモリセルブロックを選択する第１のブロック選択トランジスタと、
前記第１のメモリセルブロックの一端と前記第１のブロック選択トランジスタの一端との間に接続された第１の金属配線と、
前記第１のブロック選択トランジスタの他端に接続された第１のビット線と、
前記第１のビット線に隣接して配置された第２のビット線と、
前記第２のビット線に、一端が接続された第２のブロック選択トランジスタと、
前記第２のビット線に、一端が接続された第３のブロック選択トランジスタとを具備し、
前記第２のブロック選択トラジスタのゲート電極配線と第３のブロック選択トランジスタのゲート電極配線が、前記第１の金属配線の下方に配設されていることを特徴とする半導体記憶装置。
【請求項２】
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成され、前記メモリセルが複数個直列接続された第１のメモリセルブロックと、
前記第１のメモリセルブロックを選択する第１のブロック選択トランジスタと、
前記第１のメモリセルブロックの一端と前記第１のブロック選択トランジスタの一端との間に接続された第１の金属配線と、
前記第１のブロック選択トランジスタの他端に接続された第１のビット線と、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第１のメモリセルブロックに対して前記第１のビット線方向に配置された第２のメモリセルブロックと、
前記第２のメモリセルブロックの一端に、一端が接続され、他端が前記第１のビット線に接続された第２のブロック選択トランジスタと、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第１のメモリセルブロックに対して前記第１のビット線方向と垂直な方向に配置された第３のメモリセルブロックと、
前記第３のメモリセルブロックの一端に、一端が接続された第３のブロック選択トランジスタと、
前記第３のブロック選択トランジスタの他端に接続された第２のビット線と、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第３のメモリセルブロックに対して前記第１のビット線方向に配置された第４のメモリセルブロックと、
前記第２のビット線に一端が接続され、前記第４のメモリセルブロックを選択する、第４のブロック選択トランジスタと、
前記第４のメモリセルブロックの一端と前記第４のブロック選択トランジスタの他端との間に接続された第２の金属配線とを具備し、
前記第３のブロック選択トラジスタのゲート電極配線と第４のブロック選択トランジスタのゲート電極配線が、前記第１の金属配線の下方に配設され、前記第１のブロック選択トラジスタのゲート電極配線と第２のブロック選択トランジスタのゲート電極配線が、前記第２の金属配線の下方に配設されていることを特徴とする半導体記憶装置。
【請求項３】
前記第１、第２の金属配線は、前記強誘電体キャパシタの下部電極と同一の層に形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成され、前記メモリセルが複数個直列接続された第１のメモリセルブロックと、
前記第１のメモリセルブロックを選択する第１のブロック選択トランジスタと、
前記第１のメモリセルブロックの一端と前記第１のブロック選択トランジスタの一端との間に、直列接続された第１、第２のデプレッション型トランジスタと、
前記第１のブロック選択トランジスタの他端に接続された第１のビット線と、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第１のメモリセルブロックに対して前記第１のビット線方向と垂直な方向に配置された第２のメモリセルブロックと、
前記第２のメモリセルブロックの一端に、一端が接続された第２のブロック選択トランジスタと、
前記第２のブロック選択トランジスタの他端に接続され、前記第１のビット線に隣接して配置された第２のビット線とを具備し、
前記第１のデプレッション型トランジスタのゲート電極は、前記第２のブロック選択トランジスタのゲート電極に接続されていることを特徴とする半導体記憶装置。
【請求項５】
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成され、前記メモリセルが複数個直列接続された第１のメモリセルブロックと、
前記第１のメモリセルブロックの一端に、一端が接続され、第１の信号をゲート入力とする第１のデプレッション型トランジスタと、
前記第１のデプレッション型トランジスタの他端に、一端が接続され、第２の信号をゲート入力とする第２のデプレッション型トランジスタと、
前記第２のデプレッション型トランジスタの他端に、一端が接続され、第３の信号をゲート入力とする第１のブロック選択トランジスタと、
前記第１のブロック選択トランジスタの他端に接続された第１のビット線と、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第１のメモリセルブロックに対して前記第１のビット線方向に配置された第２のメモリセルブロックと、
前記第２のメモリセルブロックの一端に、一端が接続され、他端が前記第１のビット線に接続されると共に、第４の信号をゲート入力とする第２のブロック選択トランジスタと、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第１のメモリセルブロックに対して前記第１のビット線方向と垂直な方向に配置された第３のメモリセルブロックと、
前記第３のメモリセルブロックの一端に、一端が接続された、前記第１の信号をゲート入力とする第３のブロック選択トランジスタと、
前記第３のブロック選択トランジスタの他端に接続された第２のビット線と、
セルトランジスタと、このセルトランジスタのソース、ドレイン間に一端、他端の電極がそれぞれ接続された強誘電体キャパシタとからメモリセルが構成されて、前記メモリセルが複数個直列接続され、前記第３のメモリセルブロックに対して前記第１のビット線方向に配置された第４のメモリセルブロックと、
前記第４のメモリセルブロックの一端に、一端が接続され、前記第４の信号をゲート入力とする第３のデプレッション型トランジスタと、
前記第３のデプレッション型トランジスタの他端に、一端が接続され、前記第３の信号をゲート入力とする第４のデプレッション型トランジスタと、
前記第４のデプレッション型トランジスタの他端に、一端が接続され、他端が前記第２のビット線に接続されると共に、前記第２の信号をゲート入力とする第４のブロック選択トランジスタと、
を具備することを特徴とする半導体記憶装置。