【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  基板と、
平均表面粗さがわずか2nmであるとともに前記基板上に配置されている歪み層と
を含む構造。
【請求項２】  前記歪み層がSi及びGeの少なくとも一方を含む請求項１記載の構造。
【請求項３】  前記歪み層が引っ張りにより歪んでいる請求項１記載の構造。
【請求項４】  前記歪み層が圧縮により歪んでいる請求項１記載の構造。
【請求項５】  前記歪み層がほぼ0.77nm未満の表面粗さを有する請求項１記載の構造。
【請求項６】  さらに前記歪み層の下に配置されている絶縁層を含む請求項１記載の構造。
【請求項７】  前記絶縁層がSiO2を含む請求項６記載の構造。
【請求項８】  前記基板がSiを含む請求項１記載の構造。
【請求項９】  さらに前記歪み層の下に配置されている緩和層を含む請求項１記載の構造。
【請求項１０】  前記緩和層が2nm未満の平均表面粗さを有する請求項９記載の構造。
【請求項１１】  前記緩和層がSiGeを含む請求項９記載の構造。
【請求項１２】  さらに前記緩和層上に配置されている再成長SiGe層を含む請求項１１記載の構造。
【請求項１３】  前記再成長層の厚みがほぼ0.5μm未満である請求項１２記載の構造。
【請求項１４】  前記再成長層が前記緩和層と実質上格子整合している請求項１２記載の構造。
【請求項１５】  前記再成長層の厚みがほぼ2μm未満である請求項１２記載の構造。
【請求項１６】  前記基板が組成傾斜SiGe層を含む請求項１１記載の構造。
【請求項１７】  さらに前記歪み層の上方に配置されている第二の歪み層を含む請求項１記載の構造。
【請求項１８】  さらに前記歪み層の上方に配置されているスペーサ層を含む請求項１記載の構造。
【請求項１９】  前記スペーサ層の厚みが5nm未満である請求項１８記載の構造。
【請求項２０】  前記歪み層がGeを含み、前記スペーサ層が本質的にSiからなる請求項１８記載の構造。
【請求項２１】  さらに前記スペーサ層の上方に配置されている第二の歪み層を含む請求項１８記載の構造。
【請求項２２】  前記スペーサ層がGeを含む請求項１８記載の構造。
【請求項２３】  前記歪み層が0.77nm未満の平均表面粗さを有する請求項１記載の構造。
【請求項２４】  前記緩和層が0.77nm未満の平均表面粗さを有する請求項１０記載の構造。
【請求項２５】  さらに前記歪み層の上方に配置されているゲートスタックを含む請求項１記載の構造。
【請求項２６】  さらに前記スペーサ層の上方に配置されているゲートスタックを含む請求項１８記載の構造。
【請求項２７】  さらに前記第二の歪み層の上方に配置されているゲートスタックを含む請求項２１記載の構造。
【請求項２８】  供給層ドーパントが前記スペーサ層に配置されている請求項２６記載の構造。
【請求項２９】  前記供給層ドーパントが注入されている請求項２８記載の構造。
【請求項３０】  供給層ドーパントが前記歪み層の下方に配置されている請求項２６記載の構造。
【請求項３１】  前記供給層ドーパントが注入されている請求項３０記載の構造。
【請求項３２】  さらにデバイス絶縁領域を含む請求項１記載の構造。
【請求項３３】  前記デバイス絶縁領域がSTI領域を含む請求項３２記載の構造。
【請求項３４】  前記デバイス絶縁領域がLOCOS領域を含む請求項３２記載の構造。
【請求項３５】  さらにケイ素化金属領域を含む請求項１記載の構造。
【請求項３６】  前記ケイ素化金属領域が金属-Si-Ge合金を含む請求項３５記載の構造。
【請求項３７】  前記金属がTi、Co、Niの少なくとも１つを含む請求項３５記載の構造。
【請求項３８】  さらに前記ソース及びドレイン接触領域の追加のSiGe層又はGe層を含む請求項３５記載の構造。
【請求項３９】  基板を設けるステップ、
前記基板上に、平均表面粗さがわずか2nmである歪み層を配置するステップ
を含む方法。
【請求項４０】  前記歪み層がSi及びGeの少なくとも一方を含む請求項３９記載の方法。
【請求項４１】  前記歪み層が引っ張りにより歪んでいる請求項３９記載の方法。
【請求項４２】  前記歪み層が圧縮により歪んでいる請求項３９記載の方法。
【請求項４３】  前記歪み層がほぼ0.77nm未満の表面粗さを有する請求項３９記載の方法。
【請求項４４】  さらに前記歪み層の下に配置される絶縁層を設けるステップを含む請求項３９記載の方法。
【請求項４５】  前記絶縁層がSiO2を含む請求項４４記載の方法。
【請求項４６】  前記基板がSiを含む請求項３９記載の方法。
【請求項４７】  さらに前記歪み層の下に配置される緩和層を設けるステップを含む請求項３９記載の方法。
【請求項４８】  前記緩和層が2nm未満の平均表面粗さを有する請求項４７記載の方法。
【請求項４９】  前記緩和層がSiGeを含む請求項４７記載の方法。
【請求項５０】  さらに前記緩和層上に配置される再成長SiGe層を設けるステップを含む請求項４９記載の方法。
【請求項５１】  前記再成長層の厚みがほぼ0.5μm未満である請求項５０記載の方法。
【請求項５２】  前記再成長層が前記緩和層と実質上格子整合している請求項５０記載の方法。
【請求項５３】  前記再成長層の厚みがほぼ2μm未満である請求項５０記載の方法。
【請求項５４】  前記基板が組成傾斜SiGe層を含む請求項４９記載の方法。
【請求項５５】  さらに前記歪み層の上方に配置される第二の歪み層を設けるステップを含む請求項３９記載の方法。
【請求項５６】  さらに前記歪み層の上方に配置されるスペーサ層を設けるステップを含む請求項３９記載の方法。
【請求項５７】  前記スペーサ層の厚みが5nm未満である請求項５６記載の方法。
【請求項５８】  前記歪み層がGeを含み、前記スペーサ層が本質的にSiからなる請求項５６記載の方法。
【請求項５９】  さらに前記スペーサ層の上方に配置される第二の歪み層を設けるステップを含む請求項５６記載の方法。
【請求項６０】  前記スペーサ層がGeを含む請求項５６記載の方法。
【請求項６１】  前記歪み層が0.77nm未満の平均表面粗さを有する請求項３９記載の方法。
【請求項６２】  前記緩和層が0.77nm未満の平均表面粗さを有する請求項４９記載の方法。
【請求項６３】  さらに前記歪み層の上方に配置されるゲートスタックを設けるステップを含む請求項３９記載の方法。
【請求項６４】  さらに前記スペーサ層の上方に配置されるゲートスタックを設けるステップを含む請求項５６記載の方法。
【請求項６５】  さらに前記第二の歪み層の上方に配置されるゲートスタックを設けるステップを含む請求項５９記載の構造。
【請求項６６】  さらに前記スペーサ層に位置する供給層ドーパントを設けるステップを含む請求項６４記載の方法。
【請求項６７】  前記供給層ドーパントが注入により設けられている請求項６６記載の方法。
【請求項６８】  さらに前記歪み層の下方に位置する供給層ドーパントを設けるステップを含む請求項６４記載の方法。
【請求項６９】  前記供給層ドーパントが注入により設けられている請求項６８記載の方法。
【請求項７０】  さらにデバイス絶縁領域を設けるステップを含む請求項３９記載の方法。
【請求項７１】  前記デバイス絶縁領域がSTI領域を含む請求項７０記載の方法。
【請求項７２】  前記デバイス絶縁領域がLOCOS領域を含む請求項７０記載の方法。
【請求項７３】  さらにケイ素化金属領域を設けるステップを含む請求項３９記載の方法。
【請求項７４】  前記ケイ素化金属領域が金属-Si-Ge合金を含む請求項７３記載の方法。
【請求項７５】  前記金属がTi、Co、Niの少なくとも１つを含む請求項７３記載の方法。
【請求項７６】  さらにケイ素化物を形成する前に、前記ソース及びドレイン接触領域に追加のSiGe層又はGe層を設けるステップを含む請求項７３記載の方法。
【請求項７７】  さらにケイ素化物を形成する前に、前記SiGe層又はGe層の上方に追加のSi層を設けるステップを含む請求項７６記載の方法。
【請求項７８】  前記歪み層がエピタキシャル成長によって設けられている請求項３９記載の方法。
【請求項７９】  前記歪み層がウェーハボンディングによって設けられている請求項３９記載の方法。
【請求項８０】  前記緩和層がエピタキシャル成長によって設けられている請求項４７記載の方法。
【請求項８１】  前記緩和層がウェーハボンディングによって設けられている請求項４７記載の方法。
【請求項８２】  前記絶縁層がウェーハボンディングによって設けられている請求項４４記載の方法。
【請求項８３】  さらに前記緩和層を平坦化して表面粗さを小さくするステップを含む請求項４８記載の方法。
【請求項８４】  前記ケイ素化金属を形成するステップが、金属を付着し、それに続くアニーリングを行うステップを含む請求項７３記載の方法。
【請求項８５】  基板を設けるステップ、
前記基板上に配置される歪み層を設けるステップ、
前記歪み層上に配置される少なくとも１つの犠牲層を設けるステップ、
少なくとも１つの犠牲層を取り除くステップ、
前記少なくとも１つの犠牲層が取り除かれた後に、前記歪み層上に配置されるゲートスタックを設けるステップ
を含む方法。
【請求項８６】  前記少なくとも１つの犠牲層が絶縁体を含む請求項８５記載の方法。
【請求項８７】  前記少なくとも１つの犠牲層が酸化ケイ素を含む請求項８６記載の方法。
【請求項８８】  前記少なくとも１つの犠牲層が半導体を含む請求項８５記載の方法。
【請求項８９】  前記少なくとも１つの犠牲層がSi、Ge又はSiGeを含む請求項８８記載の方法。
【請求項９０】  前記少なくとも１つの犠牲層が多結晶又はアモルファスである請求項８８記載の方法。
【請求項９１】  さらに前記歪み層の下に配置される緩和層を設けるステップを含む請求項８５記載の方法。
【請求項９２】  前記緩和層がSiGeを含む請求項９１記載の方法。
【請求項９３】  前記歪み層が2nm未満の平均表面粗さを有する請求項８５記載の方法。
【請求項９４】  前記歪み層が0.77nm未満の平均表面粗さを有する請求項８５記載の方法。
【請求項９５】  前記緩和層が2nm未満の平均表面粗さを有する請求項９１記載の方法。
【請求項９６】  前記緩和層が0.77nm未満の平均表面粗さを有する請求項９１記載の方法。
【請求項９７】  さらに前記歪み層の下に配置される絶縁層を設けるステップを含む請求項８５記載の方法。
【請求項９８】  前記少なくとも１つの犠牲層が、ゲートを酸化する前に、取り除かれている請求項８５記載の方法。
【請求項９９】  a.第一の歪み層、
b.前記第一の歪み層の下の第二の歪み層、
c.前記第一の歪み層に隣接するとともに、前記第一及び第二の歪み層の間の介在スペーサ層、
d.キャリアチャネルを有する前記第一の歪み層内の表面チャネルデバイス、
e.キャリアチャネルを有する前記第二の歪み層内の埋め込みチャネルデバイス
を含む構造。
【請求項１００】  少なくとも１つの表面チャネルデバイスが、前記第一の歪み層上のゲート絶縁体を含むMOSFETである請求項９９記載の構造。
【請求項１０１】  少なくとも１つの埋め込みチャネルデバイスが、前記スペーサ上に配置されているゲート絶縁体を含むFETである請求項９９記載の構造。
【請求項１０２】  さらに前記第二の歪み層に隣接する基板を含む請求項９９記載の構造。
【請求項１０３】  前記第一の歪み層が2nm未満の平均表面粗さを有する請求項９９記載の構造。
【請求項１０４】  前記埋め込みチャネルデバイスが、前記スペーサ層内のドーパント供給層を含む請求項１０１記載の構造。
【請求項１０５】  前記埋め込みチャネルデバイスが、前記第二の歪み層の下、かつ前記第二の歪み層に隣接するドーパント供給層を含む請求項１０１記載の構造。
【請求項１０６】  さらに前記第二の歪み層に隣接するプラットフォーム層を含む請求項９９記載の構造。
【請求項１０７】  前記プラットフォーム層が2nm未満の平均表面粗さを有する請求項１０６記載の構造。
【請求項１０８】  前記スペーサ層がシリコン及びゲルマニウムの緩和合金である請求項９９記載の構造。
【請求項１０９】  前記歪み層の少なくとも１つがシリコンを含む請求項９９記載の構造。
【請求項１１０】  さらに前記基板と前記第二の歪み層の間に配置されている絶縁体を含む請求項１０２記載の構造。
【請求項１１１】  前記絶縁体がSiO2を含む請求項１１０記載の構造。
【請求項１１２】  前記第一の歪み層及び第二の歪み層の少なくとも一方がGeを含む請求項９９記載の構造。
【請求項１１３】  前記第二の歪み層が圧縮により歪んでいる請求項９９記載の構造。
【請求項１１４】  前記第二の歪み層が引っ張りにより歪んでいる請求項９９記載の構造。
【請求項１１５】  前記第二の歪み層に表面チャネルデバイスのキャリアチャネルが設けられている請求項９９記載の構造。
【請求項１１６】  前記プラットフォーム層が緩和SiGeを含む請求項１０６記載の構造。
【請求項１１７】  前記プラットフォーム層がSiGeの組成傾斜層を含む請求項１０６記載の構造。
【請求項１１８】  基板上に第一の歪み層を設けるステップ、
前記第一の歪み層上にスペーサ層を設けるステップ、
前記スペーサ層上に表面歪み層を設けるステップ、
前記表面歪み層にキャリアチャネルを有する少なくとも１つの表面チャネルデバイスを前記基板上に形成するステップ、
前記第一の歪み層にキャリアチャネルを有する少なくとも１つの埋め込みチャネルデバイスを前記基板上に形成するステップ
を含む方法。
【請求項１１９】  前記少なくとも１つの表面チャネルデバイスが、前記表面歪み層上のゲート絶縁体よりなるMOSFETを含む請求項１１８記載の方法。
【請求項１２０】  前記少なくとも１つの埋め込みチャネルデバイスが、前記スペーサ層上に配置されているゲート絶縁体よりなるFETを含む請求項１１８記載の方法。
【請求項１２１】  さらに前記第一の歪み層に隣接する基板を設けるステップを含む請求項１１８記載の方法。
【請求項１２２】  前記表面歪み層が2nm未満の平均表面粗さを有する請求項１１８記載の方法。
【請求項１２３】  さらに前記埋め込みチャネルデバイスに、前記スペーサ層内のドーパント供給層を設けるステップを含む請求項１２１記載の方法。
【請求項１２４】  さらに前記埋め込みチャネルデバイスに、前記第一の歪み層の下、かつ前記第一の歪み層に隣接するドーパント供給層を設けるステップを含む請求項１２１記載の方法。
【請求項１２５】  さらに前記第一の歪み層に隣接するプラットフォーム層を設けるステップを含む請求項１１８記載の方法。
【請求項１２６】  前記プラットフォーム層が2nm未満の平均表面粗さを有する請求項１２５記載の方法。
【請求項１２７】  前記スペーサ層がシリコン及びゲルマニウムの緩和合金である請求項１１８記載の方法。
【請求項１２８】  前記歪み層の少なくとも１つがシリコンを含む請求項１１８記載の方法。
【請求項１２９】  さらに前記基板と前記第一の歪み層の間に配置される絶縁体を設けるステップを含む請求項１２１記載の構造。
【請求項１３０】  前記絶縁体がSiO2である請求項１２９記載の方法。
【請求項１３１】  前記第一の歪み層及び前記表面歪み層の少なくとも一方がGeを含む請求項１１８記載の方法。
【請求項１３２】  前記第一の歪み層が圧縮により歪んでいる請求項１１８記載の方法。
【請求項１３３】  前記表面歪み層が引っ張りにより歪んでいる請求項１１８記載の方法。
【請求項１３４】  表面チャネルデバイスを設けるステップが、前記表面歪み層の部分を取り除き、前記スペーサの部分を取り除き、前記第一の歪み層上に配置されるゲート絶縁体を設けるステップを含む請求項１１８記載の方法。
【請求項１３５】  前記プラットフォーム層が緩和SiGeを含む請求項１２５記載の方法。
【請求項１３６】  前記プラットフォーム層がSiGeの組成傾斜層を含む請求項１２５記載の方法。
【請求項１３７】  さらに前記プラットフォーム層を平坦化して表面粗さを小さくするステップを含む請求項１２５記載の方法。
【請求項１３８】  前記ドーパント供給層が注入により設けられている請求項１２３記載の方法。
【請求項１３９】  前記ドーパント供給層が注入により設けられている請求項１２４記載の方法。
【請求項１４０】  前記絶縁体層がウェーハボンディングにより設けられている請求項１２９記載の方法。
【請求項１４１】  前記プラットフォーム層がエピタキシャル成長により設けられている請求項１２５記載の方法。
【請求項１４２】  前記プラットフォーム層がウェーハボンディングにより設けられている請求項１２５記載の方法。