(57)【要約】  小型化が可能な、発光素子アレイを備える発光装置を提供する。発光装置は、発光電極４、制御電極５および基準電位電極６を有し、発光電極４に発光信号が与えられていて、かつ制御電極５に制御信号が与えられているときに発光する複数の発光用サイリスタＴを有し、発光電極４が相互に接続される複数の発光素子ブロックＢに分割される発光素子アレイ１と、発光電極４に発光信号を与えたときに、各発光素子ブロックＢに含まれる発光用サイリスタＴが個別に発光可能となるように制御電極５に電気的に接続される複数の信号伝送路ＧＨと、発光素子アレイ１が基準電位電極６を表面に臨ませて搭載され、発光信号および制御信号のうち少なくともいずれか１つを出力する駆動用回路が形成される回路形成基板２と、回路形成基板２上で相互に隣接する発光用サイリスタＴの間の部位に少なくとも設けられて、各基準電位電極６を相互に接続する導体部３とを備える。
2008155940.tif 000002
【特許請求の範囲】
【請求項１】
発光信号が与えられる発光電極、制御信号が与えられる制御電極、および基準となる電位が与えられる基準電位電極を有し、前記発光電極に発光信号が与えられていて、かつ前記制御電極に制御信号が与えられているときに発光するｎ個（ｎは２以上の整数）の発光素子を有し、前記発光電極が相互に接続される複数の前記発光素子群によって複数の発光素子ブロックに分割される発光素子アレイと、
前記制御信号が伝送される信号伝送路であって、前記発光電極に発光信号を与えたときに、前記各発光素子ブロックに含まれる前記発光素子が個別に発光可能となるように前記制御電極に電気的に接続される複数の信号伝送路と、
前記発光素子アレイが前記基準電位電極を表面に臨ませて搭載され、かつ前記信号伝送路が搭載され、前記発光信号および前記制御信号のうち少なくともいずれか１つを出力する駆動用回路が形成される回路形成基板と、
前記回路形成基板上で相互に隣接する前記発光素子の間の部位に設けられて、前記基準電位電極を相互に接続する導体部とを含むことを特徴とする発光装置。
【請求項２】
前記駆動用回路は、
第１電極と、
第２電極と、
前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されると、前記制御信号が出力される制御電極を備えるｊ（ｊは２以上の整数）個のスイッチ部をさらに含み、
前記ｊ個のスイッチ部の各前記制御電極が前記複数の信号伝送路に個別に接続され、前記ｊ個のスイッチ部の前記第１電極が相互に電気的に接続されることを特徴とする請求項１記載の発光装置。
【請求項３】
前記駆動用回路は、
前記第１電極に接続され、クロック信号および外部からのスタート信号に応じて前記第１信号を出力する発光開始制御素子と、
前記第１電極に接続され、前記発光開始制御素子が前記第１信号を出力している状態で、外部へのスタート信号を出力する転送制御素子とをさらに含むことを特徴とする請求項２記載の発光装置。
【請求項４】
前記発光素子ブロックのそれぞれに含まれる発光素子は、それぞれ異なる前記信号伝送路に接続されることを特徴とする請求項１記載の発光装置。
【請求項５】
前記信号伝送路の数は、前記発光素子ブロックのそれぞれに含まれる発光素子の数に等しいことを特徴とする請求項４記載の発光装置。
【請求項６】
請求項１〜５のいずれか１つに記載の発光装置の製造方法であって、
薄膜形成プロセス用基板上に犠牲層を形成する工程と、
前記犠牲層に積層して導電層を形成する工程と、
前記導電層に積層して複数の半導体層を形成する工程と、
前記半導体層に積層して支持層を形成する工程と、
前記支持層に積層して支持体を接着する工程と、
前記犠牲層を溶解することによって前記導電層から前記薄膜形成プロセス用基板を離脱させる工程と、
前記薄膜形成プロセス用基板を離脱させた前記導電層を、前記駆動用回路の少なくとも一部を構成する集積回路を有する前記回路形成基板に貼り合わせて、前記回路形成基板と前記導電層とを接合する工程と、
前記半導体層から前記支持層および前記支持体を分離する工程と、
前記回路形成基板に接合された前記半導体層をメサ形にエッチングして複数の発光素子本体を形成する工程と、
前記導電層のうち、前記複数の発光素子本体が積層される部分および発光素子本体の間の部分を除く残余の部分を除去して、前記基準電位電極および前記導体部を形成する工程と、
前記発光素子本体に前記発光電極および前記制御電極を形成する工程とを含むことを特徴とする発光装置の製造方法。
【請求項７】
請求項１〜５のいずれか１つに記載の発光装置と、
感光体ドラムと、
前記感光体ドラムを帯電する帯電部と、
前記感光体ドラムに前記発光素子アレイの発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって集光されて露光された前記感光体ドラムに現像剤を供給する現像剤供給部と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含むことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子によって構成される発光素子アレイを備える発光装置およびその製造方法と、その発光装置を備える画像形成装置とに関する。
【背景技術】
【０００２】
電子写真プリンタなどの光プリンタヘッドに用いられ、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成される発光素子アレイが知られている（たとえば、荻原光彦著、「ＬＥＤプリントヘッドの最新動向」、沖テクニカルレビュー、２００６年１０月発行、第２０８号 Ｖｏｌ．７３ Ｎｏ．４、ｐ．２８を参照）。このような発光素子アレイでは、複数のＬＥＤから成る発光素子ブロックに含まれるＬＥＤのアノードおよびカソードのうちのいずれか一方を共通のボンディングパッドに接続している。また発光素子ブロックに含まれるＬＥＤのアノードおよびカソードのうちの他方は、それぞれが異なるボンディングパッドに接続している。前記文献の発光素子アレイは、ＧａＡｓ基板上に形成した発光層をフィルムに転写した後、これをＬＥＤ駆動用チップに貼り付けて製造される。
また発光素子として発光用サイリスタが用いられる発光素子アレイがある（たとえば、特開平３−１９４９７８号公報を参照）。
前記発光ダイオードを用いた前記発光素子アレイでは、ＬＥＤをスイッチングする複数の配線に大電流が流れるために、それら配線の幅を狭くするとそれら配線での電圧低下からＬＥＤの誤動作を招くおそれがある。このため発光素子アレイの大きさを小型化しにくいという問題点がある。またそれら配線に接続されるＬＥＤ駆動用チップも大電流を制御する必要があることからも小型化しにくいという問題点がある。
また前記発光用サイリスタを用いた発光素子アレイでは、発光用サイリスタをスイッチングする複数の配線に流れる電流を抑制することができる。しかしながら、発光素子アレイと駆動用チップとが別々に形成されるので、やはり小型化しにくいという問題がある。
【発明の開示】
【０００３】
したがって本発明の目的は、複数の発光素子によって構成される発光素子アレイを備え、小型化が可能な発光装置およびその製造方法ならびにそれを用いた画像形成装置を提供することである。
本発明は、発光信号が与えられる発光電極、制御信号が与えられる制御電極、および基準となる電位が与えられる基準電位電極を有し、前記発光電極に発光信号が入力されていて、かつ前記制御電極に制御信号が入力されると発光するｎ個（ｎは２以上の整数）の発光素子を有し、前記発光電極が相互に接続される複数の前記発光素子群によって複数の発光素子ブロックに分割される発光素子アレイと、
前記制御信号が伝送される信号伝送路であって、前記発光電極に発光信号を与えたときに、前記各発光素子ブロックに含まれる前記発光素子が個別に発光可能となるように前記制御電極に接続される複数の信号伝送路と、
前記発光素子アレイが前記基準電位電極を表面に臨ませて搭載され、かつ前記信号伝送路が搭載され、前記発光信号および前記制御信号のうち少なくともいずれか１つを出力する駆動用回路が形成される回路形成基板と、
前記回路形成基板上で相互に隣接する前記発光素子の間の部位に、前記基準電位電極を相互に接続する導体部とを含むことを特徴とする発光装置である。
本発明によれば、発光素子は、発光電極に発光信号が与えられているときに、制御信号に与えられる制御信号による制御に応じて、発光に寄与する動作電流として大電流を発光電極と基準電位電極との間に流す。したがって、発光素子が発光しているときには、基準電位電極を相互に接続する導体部には大電流が流れ、制御電極に接続されて制御信号を伝送する信号伝送路には、導体部と比較して相対的に非常に小さい電流が流れることになる。前記導体部は、回路形成基板上で相互に隣接する前記発光素子の間の部位に設けられるので、たとえ回路形成基板の表面部が絶縁層から成っていても、発光素子間を短い配線長で接続することができる。これによって、発光素子の動作電流を小さい損失で、かつ各発光素子間で均一に流すことができるので、各発光素子について均一でかつ高い発光強度を得やすく、発光装置の信頼性が向上する。
また信号伝送路は、多数の配線を複雑に引き回したとしても、この信号伝送路には、大電流を流す必要がないため、線幅を狭くすることができる。したがって、発光ダイオードを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、サイズを大幅に小さくすることができる発光装置を実現することができる。また信号伝送路を通じて小さい電流で発光素子を高速にスイッチング制御することができるため、回路形成基板に形成される駆動用回路の消費電力を小さくしたり、サイズを小さくしたりすることができる。また発光素子アレイが回路形成基板に直接設けられることによって、発光用サイリスタを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、発光装置の小型化を実現することができる。
また本発明は、前記発光装置の製造方法であって、
薄膜形成プロセス用基板上に犠牲層を形成する工程と、
前記犠牲層に積層して導電層を形成する工程と、
前記導電層に積層して複数の半導体層を形成する工程と、
前記半導体層に積層して支持層を形成する工程と、
前記支持層に積層して支持体を接着する工程と、
前記犠牲層を溶解することによって前記導電層から前記薄膜形成プロセス用基板を離脱させる工程と、
前記薄膜形成プロセス用基板を離脱させた前記導電層を、前記駆動用回路の少なくとも一部を構成する集積回路を有する前記回路形成基板に貼り合わせて、前記回路形成基板と前記導電層とを接合する工程と、
前記半導体層から前記支持層および前記フィルムを分離する工程と、
前記回路形成基板に接合された前記半導体層をメサ形にエッチングして複数の発光素子本体を形成する工程と、
前記導電層のうち、前記複数の発光素子本体およびこれら発光素子本体の間の部分を除く残余の部分を除去して、前記基準電位電極および前記導体部を形成する工程と、
前記発光素子本体に前記発光電極および前記制御電極を形成するとともに、信号伝送線路を形成する工程とを含むことを特徴とする発光装置の製造方法である。
本発明によれば、薄膜形成プロセス用基板上に、犠牲層、導電層、半導体層および支持層を順に積層して形成してから、この積層体を薄膜形成プロセス用基板から切り離して支持体に支持させる。そして回路形成基板に前記積層体の導電層が接合されて、前記積層体が支持体から回路形成基板に移された後に、前記積層体をエッチングして発光素子本体を形成する。そして導電層を部分的に除去することによって、基準電位電極および導体部を形成するので、回路形成基板上の所定の部位に導体部を簡単に設けることができる。また回路形成基板上に薄膜形成プロセスによって前記積層体を直接形成するのではなく、薄膜形成プロセス用基板および支持体を用いることによって、間接的に形成するので、回路形成基板に、発光素子アレイを直接設けることができる。
また本発明は、前記発光装置と、
感光体ドラムと、
前記感光体ドラムを帯電する帯電部と、
前記感光体ドラムに前記発光装置の発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって集光されて露光された前記感光体ドラムに現像剤を供給する現像剤供給部と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含むことを特徴とする画像形成装置である。
本発明によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光素子アレイを駆動して、前記発光素子アレイの発光素子からの光を集光部によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給部によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写部によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着部によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小型であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
【図面の簡単な説明】
【０００４】
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
【図１】本発明の実施の一形態の発光装置である発光素子アレイチップＬ１を模式的に示す平面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図である。
【図３】図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。
【図４】発光素子アレイチップＬ１の主要部の概略的な等価回路図である。
【図５Ａ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図５Ｂ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図５Ｃ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図５Ｄ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図６Ａ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図６Ｂ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図６Ｃ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図６Ｄ】本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。
【図７】本発明の実施の他の形態の発光素子アレイチップＬ２を模式的に示す平面図である。
【図８】図７の切断面線ＶＩＩＩ−ＶＩＩＩから見た断面図である。
【図９】図７の切断面線ＩＸ−ＩＸから見た断面図である。
【図１０】発光素子アレイチップＬ２の主要部の概略的な等価回路図である。
【図１１】本発明の実施のさらに他の形態の発光素子アレイチップＬ３を模式的に示す平面図である。
【図１２】図１１の切断面線ＸＩＩ−ＸＩＩから見た断面図である。
【図１３】発光素子アレイチップＬ３の主要部の概略的な等価回路図である。
【図１４】４個以上の発光素子アレイチップＬ３を一列に並べて発光装置を構成する場合に、各発光素子アレイチップＬ３の、トリガ用サイリスタＴＲと、クロック用サイリスタＣＬと、プルアップ抵抗ＲＱとの接続関係を示す等価回路図である。
【図１５】図１４に示す等価回路の動作を示すタイミングチャートである。
【図１６】発光素子アレイチップＬ１，Ｌ２，Ｌ３のいずれか１つを含んだ発光装置１３を使用した画像形成装置の基本的構成を示す側面図である。
【発明を実施するための最良の形態】
【０００５】
以下図面を参考にして本発明の好適な実施形態を詳細に説明する。
図１は、本発明の実施の一形態の発光装置である発光素子アレイチップＬ１を模式的に示す平面図である。なお、図１では理解を容易にするために、発光素子アレイチップＬ１の長手方向の中間部を省略して示し、また後述する絶縁層２０を省略して示している。図２は、図１の切断面線ＩＩ−ＩＩから見た断面図であり、図３は、図１の切断面線ＩＩＩ−ＩＩＩから見た断面図である。図４は、発光素子アレイチップＬ１の主要部の概略的な等価回路図である。発光素子アレイチップＬ１は、発光素子アレイ１と、信号伝送路ＧＨと、回路形成基板２と、導体部３とを含んで構成される。
発光素子アレイ１は、ｎ個（ｎは２以上の整数）の発光素子Ｔを有し、本実施の形態では、発光素子Ｔ１〜Ｔｎを有する。各発光素子Ｔは、発光信号が与えられる発光電極４、制御信号が与えられる制御電極５、および基準電位電極６を有する。基準電位電極６は、基準となる電位が与えられるものである。基準となる電位としては、一般的には接地電位が用いられ、この場合、基準電位電極６を接地電極と称することがある。各発光素子Ｔは、発光電極４に発光信号が入力されていて、かつ制御電極５に制御信号が入力されているときに発光する。ｎ個の発光素子Ｔは、発光電極４が相互に接続される複数の発光素子Ｔの群によって複数の発光素子ブロックＢに分割され、本実施の形態では、発光素子ブロックＢ１〜Ｂｍ（ｍは２以上の整数）に分割される。発光素子Ｔは、配列方向Ｘに予め定める間隔をあけて配列される。
信号伝送路ＧＨは複数設けられ、発光素子ブロックＢに含まれる各発光素子Ｔの発光電極４に同時に発光信号を与えても、各発光素子ブロックＢに含まれる発光素子Ｔが個別に発光可能となるように制御電極５に接続される。すなわち、各発光素子ブロックＢに含まれる発光素子Ｔの制御電極５は、互いに異なる信号伝送路ＧＨ１〜ＧＨｊ（ｊは２以上の整数）に接続される。図１に示す本実施の形態ではｊは、ｊ＝４に選ばれる。
回路形成基板２には、発光信号および制御信号の少なくともいずれか一方を出力する駆動用回路が形成される。本実施の形態では前記駆動用回路は、発光信号および制御信号を出力する。回路形成基板２上には、発光素子アレイ１の各発光素子Ｔが、前記基準電位電極６をその表面に臨ませて搭載され、信号伝送路ＧＨが設けられる。前記駆動用回路は、駆動用ＩＣ（Integrated Circuit）を含む。
導体部３は、導電性を有し、回路形成基板２上で相互に隣接する発光素子Ｔの間の部位に設けられ、相互に隣接する発光素子Ｔの基準電位電極６を相互に接続する。導体部３は、基準電位電極６と一体成形される。本実施の形態では、導体部３は、各発光素子ブロックＢ間の発光素子Ｔの間にも形成され、これによって発光素子アレイ１の全ての発光素子Ｔの基準電位電極６が電気的に接続されている。導体部３は、基準電位電極６のうち発光電極４が重なる部位の、前記配列方向Ｘの両側に連なる。導体部３の線幅Ｗ１は、発光電極４が発光素子Ｔの本体に接触する部分の幅Ｗ２よりも大きく選ばれる。
また発光素子アレイチップＬ１は、導体部３に電気的に接続される基準電位用接続部７と、発光電極４に電気的に接続される発光用接続部８と、制御用接続部９とを含む。基準電位用接続部７、発光用接続部８および制御用接続部９は、導電性を有する。基準電位用接続部７は、各発光素子ブロックＢに対応して設けられ、各発光素子ブロックＢに含まれる発光素子Ｔに接続されている導体部３に接続される。基準電位用接続部７は、導体部３から引き出される配線部７ａと、この配線部７ａに接続される接続パッドＣを含む。各発光素子ブロックＢ１〜Ｂｍに対応する接続パッドＣを、Ｃ１〜Ｃｍで表す。接続パッドＣは１つだけ設けてもよいが、各発光素子ブロックＢに対応して個別に設けることによって、接続パッドＣに接地電位などの基準電位を与えたときに、各発光素子Ｔの基準電位電極６における電位のばらつきをより抑制することができる。
発光用接続部８は、各発光素子ブロックＢに含まれる複数の発光素子Ｔの発光電極４にそれぞれ接続される。発光用接続部８は、発光電極４から引き出される配線部８ａと、この配線部８ａに接続される接続パッドＡを含む。配線部８ａは、各発光素子ブロックＢに含まれる発光素子Ｔの発光電極４に接続され、これらと１つの接続パッドＡを電気的に接続する。各発光素子ブロックＢ１〜Ｂｍに対応する接続パッドＡを、Ａ１〜Ａｍで表す。
制御用接続部９は、各信号伝送路ＧＨに個別に接続される。制御用接続部９は、信号伝送路ＧＨから引き出される配線部９ａと、この配線部９ａに接続される接続パッドＧを含む。信号伝送路ＧＨ１〜ＧＨ４に対応する接続パッドをＧ１〜
Ｇｊで表す。
以下、発光素子アレイチップＬ１についてさらに詳細に説明する。前述の回路形成基板２は、たとえばシリコン（Ｓｉ）製の基板上に駆動用回路としての半導体集積回路（以下、駆動用ＩＣ（Integrated Circuit）という。）が形成されて構成される。図２および図３の断面図で示すように、回路形成基板２は、Ｓｉ基板１０と、この上に形成されるＳｉ半導体層１１と、さらにこの上に形成される電気絶縁性を有する絶縁層１２とを含んで構成される。Ｓｉ半導体層１１には、複数のトランジスタなどの電子素子が形成され、全体として複数の発光素子Ｔのスイッチング動作を制御する駆動用ＩＣを構成する。絶縁層１２には、この絶縁層１２上に前述した発光素子Ｔ、信号伝送路ＧＨ、導体部３、基準電位用接続部７、発光用接続部８および制御用接続部９が設けられる。このため、絶縁層１２は、発光素子Ｔ、信号伝送路ＧＨおよび導体部３と駆動用ＩＣとの間で電気的絶縁性を確保するために、Ｓｉ半導体層１１のＳｉ基板１０とは反対側のほぼ全面を覆い、かつその表面ができるだけ平坦に形成される。
また、絶縁層１２には、前記駆動用ＩＣのうち、発光信号および制御信号を出力する部位と基準電位を与える部位とが露出するように、貫通孔（図示せず）が形成される。この貫通孔には、前記駆動用ＩＣのうち、基準電位を与える部位、発光信号および制御信号を出力する部位と、基準電位用接続部７、発光用接続部８および制御用接続部９とを個別に接続するための貫通孔内導体部が設けられる。貫通孔内導体部は、絶縁層１２の発光素子Ｔが配置される表面に露出する。
発光素子Ｔは、ガリウム砒素（ＧａＡｓ）などのＩＩＩ−Ｖ属化合物半導体から成る発光用サイリスタによって構成される。以下、発光素子Ｔを、発光用サイリスタＴという。発光用サイリスタＴのサイリスタ本体は、たとえば回路形成基板２側から順番に、第１の一方導電型半導体層１４、第１の他方導電型半導体層１５、第２の一方導電型半導体層１６、第２の他方導電型半導体層１７およびコンタクト層１８が順次積層された構造を有する。本実施の形態では、一方導電型はＰ型であり、他方導電型はＮ型である。発光用サイリスタＴには、構成要素としてさらに、発光電極４としてのアノード電極、制御電極５としてのゲート電極および基準電位電極６としてのカソード電極が含まれる。
基準電位電極６は、第１の一方導電型半導体層１４と回路形成基板２との間に設けられる。発光電極４は、コンタクト層１８に積層して設けられる。第２の他方導電型半導体層１７およびコンタクト層１８は、第２の一方導電型半導体層１６の一部に積層して設けられる。制御電極５は、第２の一方導電型半導体層１６の第２の他方導電型半導体層１７およびコンタクト層１８が積層されていない残部に積層して設けられる。発光用サイリスタＴは、ポリイミドなどの透光性を有する絶縁層２０によって覆われる。絶縁層２０には、サイリスタ本体に積層される部位の所定の位置に貫通孔が形成され、この貫通孔を介して発光電極４および制御電極５がサイリスタ本体に接続される。
信号伝送路ＧＨのうち、配列方向Ｘに沿って延びる第１部分（ゲート横配線）は、前記回路形成基板２の絶縁層１２に積層して設けられ、前記第１部分と制御電極５とを接続する第２部分は、絶縁層２０に積層して設けられる。第１および第２部分は、絶縁層２０に形成される貫通孔を介して互いに接続される。前記発光用接続部８は、絶縁層２０に積層して設けられる。
発光用サイリスタＴは、図１に示すように、複数個が配列方向Ｘに沿って列状に配置され、複数の発光用サイリスタＴ間で基準電位電極６が電気的に共通に接続される。本実施の形態においては、発光用サイリスタＴを、たとえば導電性のＮ型半導体基板上に形成する場合とは異なり、回路形成基板２の絶縁層１２上に発光用サイリスタＴをそのまま貼り付けても基準電位電極６を複数の発光用サイリスタＴ間で共通に接続することができない。そこで前述したように、回路形成基板２のうち各発光用サイリスタＴ間の部位に導体部３を形成し、この導体部３によって各発光用サイリスタＴの基準電位電極６を共通に接続する。このような構成として、回路形成基板２上に基準電位電極６を接続する配線を導体部３によって形成することで、その配線長を従来の技術の発光ダイオードを用いた発光素子アレイと比較して短くすることができる。
また、複数個の発光用サイリスタＴは、発光電極４が電気的に共通に接続されて発光素子ブロックＢを構成する。１つの発光素子ブロックＢに含まれる発光素子Ｔの数を分割数といい、分割数をＮ（Ｎは、２以上の整数）とすると、図１に示す実施の形態では、分割数Ｎ＝４の場合を示している。信号伝送路ＧＨの数は、分割数Ｎと同一か、または分割数より１だけ多い数、すなわちＮまたはＮ＋１が選択される。図１に示す実施の形態では、信号伝送路ＧＨの数はＮに選ばれる。信号伝送路ＧＨの数がＮの場合、各発光素子ブロックＢに含まれる発光用サイリスタＴは、配列方向Ｘの一方から他方に向かって順番にＧＨ１，ＧＨ２，…，ＧＨＮ−１，ＧＨＮに接続される。信号伝送路ＧＨの数がＮ＋１に選ばれる場合には、たとえば、配列方向Ｘに沿って奇数番目の発光素子ブロックＢに含まれる発光用サイリスタＴついては、配列方向Ｘの一方から他方に向かって順番にＧＨ１，ＧＨ２，…，ＧＨＮ−１，ＧＨＮに接続され、偶数番目の奇数番目の発光素子ブロックＢに含まれる発光用サイリスタＴについては、配列方向Ｘの一方から他方に向かって順番にＧＨＮ＋１，ＧＨＮ，…，ＧＨ３，ＧＨ２に接続すればよい。
前述した接続パッドＡ，Ｇは、信号伝送路ＧＨを挟んで発光素子アレイ１とは反対側で、かつ配列方向Ｘに沿って配置される。また接続パッドＣは、発光素子アレイ１を挟んで接続パッドＡ，Ｇとは反対側で、かつ配列方向Ｘに沿って配置される。前述した接続パッドＡ，Ｇ，Ｃの下部、すなわち接続パッドＡ，Ｇ，Ｃの回路形成基板２に臨む部分には、前述した絶縁層１２に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してＳｉ半導体層１１に形成された駆動用ＩＣに電気的に接続される。発光電極４、信号伝送路ＧＨおよび基準電位電極６は、接続パッドＡ，Ｇ，Ｃをそれぞれ介して、Ｓｉ半導体層１１に形成された駆動用ＩＣに接続される。このように、駆動用回路が形成される回路形成基板２に発光素子アレイ１が直接搭載されて、発光素子アレイ１を発光駆動させることができるので、駆動用回路を発光素子アレイ１が搭載される基板とは別に設ける構成と比較して、装置を小型化することができ、またワイヤボンディングなどによって駆動用回路を接続する手間が防がれ、発光素子アレイチップＬ１を用いて構成される画像形成装置を製造しやすくなる。
発光素子アレイチップＬ１は、発光信号が接続パッドＡ１〜Ａｎに与えられ、制御信号が接続パッドＧ１〜Ｇ４に与えられることによって特定の発光素子Ｔを選択的に発光させることができる。接続パッドＣ１〜Ｃｍには、予め定める電位が与えられ、ここでは基準電位として接地電位が与えられる。発光用サイリスタＴは、制御電極５に予め定める電流が与えられ、かつ発光電極４と基準電位電極６との間にしきい電圧を超える電圧を印加することによって発光する。発光電極４に発光信号である予め定める電位が与えられると、発光電極４および基準電位電極６間に、予め定める電圧Ｖ１が印加される。また制御電極５に制御信号が与えられているとき、前記制御電極５には予め定める電流が与えられる。前記予め定める電圧は、前記制御電極５に制御信号が与えられているときの、発光用サイリスタＴのしきい電圧を超える大きさに選ばれる。したがって、発光素子ブロックＢに含まれる複数の発光用サイリスタＴに同時に発光信号を与えていても、制御信号が与えられている発光用サイリスタＴのみを選択的に発光させることができる。
また回路形成基板２の絶縁層１２上において、基準電位電極６を電気的に共通に接続する導体部３に、発光用サイリスタＴの発光に起因する大電流が流れ、一方、信号伝送路ＧＨを含む制御用接続部９には、相対的に非常に小さい電流が流れる。すなわち、回路形成基板２の絶縁層１２上に形成された、導体部３が各発光用サイリスタＴ間を短い配線長で接続するので、発光用サイリスタＴの動作電流を小さい損失で、かつ各発光用サイリスタＴ間で均一に流すことができる。したがって、均一でかつ高い発光強度を得やすいという利点がある。たとえば、解像度が６００ドットパーインチ（ｄｐｉ）の場合、各発光用サイリスタＴ間の間隔は２４μｍ程度になるので、導体部３の配線長は非常に短く、解像度が向上すればするほどその間隔は短くなり、損失を小さくすることができる。また、信号伝送路ＧＨは、多数の配線を複雑に引き回すこととなるが、信号伝送路ＧＨには、大電流を流す必要がないため、線幅を狭くすることができるので、サイズを大幅に小さくすることができる。また、信号伝送路ＧＨを通じて小さい電流で発光用サイリスタＴを高速にスイッチング制御することができるため、回路形成基板２に集積される駆動用ＩＣの消費電力を小さくしたり、サイズを小さくしたりすることができる。
図５Ａ〜図５Ｄおよび図６Ａ〜図６Ｄは、本発明の実施の一形態の発光素子アレイチップＬ１の製造方法を説明するための断面図である。図５Ａは、第２工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。製造工程を開始すると、まず第１工程で、薄膜形成プロセス用基板２１上に、エピタキシャル成長法または化学気相成長（Chemical Vapor Deposition：略称ＣＶＤ）法などによって犠牲層２２を形成する。薄膜形成プロセス用基板２１はＧａＡｓから成り、犠牲層２２はアルミニウム砒素（ＡｌＡｓ）から成る。つぎに、第２工程では、犠牲層２２に積層して、エピタキシャル成長法または化学気相成長（ＣＶＤ）法などによってＧａＡｓ層を形成し、このＧａＡｓ層に不純物をドープすることによって、導電層であるＮ＋型ＧａＡｓ層２３（Ｎ＋はＮ型不純物が高濃度に添加されていることを示す。）を形成する。Ｎ＋型ＧａＡｓ層２３は、導体部３、接地電極６および接地用接続部７の前駆体である。
図５Ｂは、第３工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第３工程では、Ｎ＋型ＧａＡｓ層２３に積層して、エピタキシャル成長法または化学気相成長（ＣＶＤ）法などによって、ＰＮＰＮ構造を有する複数の半導体層であるＧａＡｓ層２４，２５，２６，２７と、ＧａＡｓ層２８とから成る発光層ＴＬを形成する。ＧａＡｓ層２４，２６はＮ型であり、ＧａＡｓ層２５，２７はＰ型である。ＧａＡｓ層２４，２５，２６，２７，２８は、それぞれ第１のＮ型半導体層１４（第１の一方導電型半導体層１４）、第１のＰ型半導体層１５（第１の他方導電型半導体層１５）、第２のＮ型半導体層１６（第２の一方導電型半導体層１６）、第２のＰ型半導体層１７（第２の他方導電型半導体層１７）およびコンタクト層１８の前駆体である。
図５Ｃは、第５工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第４工程では、発光層ＴＬに積層して、支持層２９を積層する。そして第５工程で、発光層ＴＬとの間に支持層２９を介在させて支持体であるフィルム３０を接着する。支持層２９としては、粘着性のあるワックス、または紫外線硬化型接着材などを使用することができる。ワックスとしては、パラフィンワックス、マイクロクリスタリンワックス、低分子量ポリエチレンワックス、フィッシャートロプシュワックス、カスターワックス、および塩素化パラフィンなどが挙げられる。紫外線硬化型接着材は、プレポリマー、モノマー、光開始剤、増感剤、および添加剤を含んで構成される。プレポリマーとしては、エポキシアクリレート、ポリオールアクリレートおよびポリエステルアクリレートなどが挙げられる。モノマーとしては、単官能アクリレート、２官能アクリレートおよび多官能アクリレートなどが挙げられる。光開始剤としては、ビアセチル、アセトフェノン、ベンゾフェノンなどが挙げられる。増感剤としては、ｎ−ブチルアミン、ジ−ｎ−ブチルアミン、トリエチルアミンなどが挙げられる。添加剤としては、ミスト防止剤、すべり剤、酸化防止剤などが挙げられる。
支持層２９として紫外線硬化型接着材を使用する場合には、発光層ＴＬとフィルム３０とを引き剥がす前に支持層２９にたとえば２００（ｍＪ／ｃｍ２）といった強度の紫外線を照射して、支持層２９を硬化させる。また、支持層２９の接着力を弱めることによって容易に支持層２９から発光層ＴＬ側を引き剥がすことができる。支持層２９としてワックスを使用する場合には、加熱するか、または揮発性溶媒に浸せきすることによって支持層２９を溶解する。この場合の揮発性溶媒は、アルコール、ベンゼン、トルエン、キシレン等から選択される。
フィルム３０の材料は、セロファン、レーヨン、アセテート、ポリエチレン、ポリエチレンテレフタレート、ポリエーテルケトン、フッ素樹脂、ポリスルホン、不飽和ポリエステル、エポキシ、ポリアミド、ポリイミド、ポリアミドイミドまたはポリイミドシリコン樹脂などから選択される。
図５Ｄは、第６工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第６工程では、犠牲層２２を溶解することによってＮ＋型ＧａＡｓ層２３および発光層ＴＬから薄膜形成プロセス用基板２１を離脱させる。犠牲層２２の溶解には、たとえば水で１０％程度に希釈したフッ酸（ＨＦ）溶液をエッチャントとして使用することができる。このエッチャントを使用することによって、ＡｌＡｓのエッチングの際のＧａＡｓ層へのダメージを少なくすることができる。
図６Ａは、第７工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第７工程では、薄膜形成プロセス用基板２１を離脱させたＮ＋型ＧａＡｓ層２３および発光層ＴＬを、予め用意しておいた回路形成基板２の絶縁層１２上に貼り合わせ、回路形成基板２とＮ＋型ＧａＡｓ層２３および発光層ＴＬとを接合する。回路形成基板２とＮ＋型ＧａＡｓ層２３および発光層ＴＬとは、接着剤によって張り合わせなくても、ファンデルワールス力によって接合される。
図６Ｂは、第８工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第８工程では、支持層２９から発光層ＴＬを引き剥がして、支持層２９およびフィルム３０を発光層ＴＬから離脱させるか、または支持層２９を溶解してフィルム３０を発光層ＴＬから離脱させる。
図６Ｃは、第９工程終了後における発光素子アレイチップＬ１の前駆体の断面図である。第９工程では、フォトリソグラフィ法およびエッチングによって、回路形成基板２に接合された発光層ＴＬをメサ形に形成して複数の発光用サイリスタＴのサイリスタ本体を形成する。また第９工程では、フォトリソグラフィ法およびエッチングによって、Ｎ＋ＧａＡｓ層２３から導体部３、基準電位電極６および基準電位用接続部７を形成する。
図６Ｄは、第１１工程終了後における発光素子アレイチップＬ１の断面図である。第１０工程では、発光用サイリスタＴのサイリスタ本体を覆って、回路形成基板２の全体に積層して絶縁層２０が積層される。さらに、絶縁層２０には、発光電極４および制御電極５がサイリスタ本体に接続すべき部分と、信号伝送路ＧＨの第２部分が第１部分に接続すべき部分とに貫通孔が形成される。この貫通孔は、フォトリソグラフィ法およびエッチングによって形成される。この絶縁層２０の材質としては、ポリイミドのほか、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮｘ）などの無機材料、あるいはエポキシ、アクリルおよびベンゾシクロブテン（ＢＣＢ）などの有機樹脂が選択される。
次に第１１工程では、絶縁層２０と、絶縁層１２のうち絶縁層２０から露出する部分とに積層して、蒸着法などによって金属層を形成する。この金属層は、Ａｕ、ＣｕまたはＡｌなどから成る。この金属層に積層してフォトレジストを形成し、フォトリソグラフィおよびエッチングによって、前記金属層の一部を除去して、発光電極４、制御電極５、信号伝送路ＧＨの第２部分、発光用接続部８、および制御用接続部９を形成する。
回路形成基板２は、表面部に絶縁層１２が形成されることから、発光素子アレイ１においては、基準電位電極６を共通に接続するための導体部３が絶縁層１２上に設けられる必要がある。本実施の形態では、発光層ＴＬが回路形成基板２上に貼り付けられる前に、基準電位電極６および導体部３の前駆体であるＮ＋型ＧａＡｓ層２３を予め作成しておき、Ｎ＋型ＧａＡｓ層２３に発光層ＴＬを接合した後、フォトリソグラフィ法およびエッチングによって、基準電位電極６および導体部３を一体的に形成する。したがって、回路形成基板２上の所定の部位に前記基準電位電極６および導体部３を簡単かつ確実に形成することができる。
また、本発明の他の実施の形態の製造方法においては、予め前記絶縁層１２上の全面に導電層を形成しておき、前記第７工程で前記絶縁層１２上の導電層に発光層ＴＬを接合してもよい。この場合には、絶縁層１２上の全面に形成される導電層上であって信号伝送路ＧＨの第１部分と、導電層との間などに絶縁層を設ける必要があるが、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の導電性の高い材質を導電層として選択して、導体部３を形成することができる利点がある。この場合、各接続パッドは、予め絶縁層１２上に形成される前記導電層および絶縁層１２に形成される貫通穴を介して駆動用ＩＣに接続される。
また、本発明のさらに他の実施の形態の製造方法においては、前述した第２工程において形成するＮ＋型ＧａＡｓ層２３を、導体部３を含まないように形成し、絶縁層１２上の一部にのみ導体部３を形成する導電層を形成しておき、前記第７工程で前記絶縁層１２上の導電層に発光層ＴＬを接合してもよい。この場合には、発光層ＴＬを絶縁層１２上の所定の位置に精度良く位置合わせをする必要があるが、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の導電性の高い材質を導電層として選択して、導体部３を形成することができることに加えて、信号伝送路ＧＨの第１部分の下に絶縁層１２以外に新たな絶縁層を設ける必要がなく構造が簡単にできる利点がある。
図７は、本発明の実施の他の形態の発光素子アレイチップＬ２を模式的に示す平面図である。なお、図７では理解を容易にするために、発光素子アレイチップＬ２の長手方向の中間部を省略して示し、また絶縁層２０を省略して示している。図８は、図７の切断面線ＶＩＩＩ−ＶＩＩＩから見た断面図であり、図９は、図７の切断面線ＩＸ−ＩＸから見た断面図である。図１０は、発光素子アレイチップＬ２の主要部の概略的な等価回路図である。発光素子アレイチップＬ２は、前述した実施の形態の発光素子アレイチップＬ１に、スイッチ部４０を付加した構成であり、他の構成は発光素子アレイチップＬ１と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。
本実施の形態では、駆動用回路は駆動用ＩＣの他に、複数のスイッチ部４０を含む。スイッチ部４０の数は、信号伝送路ＧＨの本数と同じ数、すなわちｊ個に選ばれる。各スイッチ部４０は、第１電極ｈと、第２電極ｃと、第１電極ｈに第１信号が入力されていてかつ第２電極ｃに第２信号が入力されると、制御信号が出力される制御電極ｄとを備える。各スイッチ部４０の各制御電極ｄが複数の信号伝送路ＧＨに個別に接続され、スイッチ部４０の第１電極ｈが相互に電気的に接続される。第１信号は、発光素子アレイチップＬ２を選択するためのセレクト信号であり、第２信号は、制御信号に対応するゲート信号である。
さらに詳細には、スイッチ部４０は、スイッチ用サイリスタＳと、ダイオードＤと、プルアップ抵抗ＲＰと、電流制限抵抗ＲＩとを含む。同じスイッチ部４０に含まれるスイッチ用サイリスタＳ、ダイオードＤ、プルアップ抵抗ＲＰおよび電流制限抵抗ＲＩには、参照符合に同じ添え数字を付す。
スイッチ用サイリスタＳは、好ましくは発光用サイリスタＴと同じ層構造であるサイリスタから成るものとし、基準電位電極ｉ、第１のＮ型半導体層５４、第１のＰ型半導体層５５、第２のＮ型半導体層５６、第２のＰ型半導体層５７、コンタクト層５８および第２電極ｃがこの順番に積層されて構成される。また第２のＮ型半導体層５６に積層して制御電極ｄが形成される。スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものであるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製して、１つの回路形成基板２上に配置することができる。前記制御信号を出力する制御電極ｄは、スイッチ用サイリスタＳのＮゲート電極である。回路形成基板２のうち、スイッチ用サイリスタＳの基準電位電極ｉが臨む部分には、前述した絶縁層１２に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してＳｉ半導体層１１に形成された駆動用ＩＣに電気的に接続されて、接地電位が与えられる。
ダイオードＤのアノード電極ｇは、スイッチ用サイリスタＳの制御電極ｄとプルアップ抵抗ＲＰの一端とに接続される。ダイオードＤは、スイッチ用サイリスタＳおよび発光用サイリスタＴの少なくともいずれか一方と同様の構造のサイリスタ本体のうち、第２のＮ型半導体層および第２のＰ型半導体層とを用いて構成される。すなわちダイオードＤは、第１のＮ型半導体層６４、第１のＰ型半導体層６５、第２のＮ型半導体層６６、第２のＰ型半導体層６７およびコンタクト層６８から成る積層体の、第２のＮ型半導体層６６、第２のＰ型半導体層６７を含んで構成される。コンタクト層６８にはアノード電極ｇが積層して形成され、第２のＮ型半導体層６６には第１電極ｈが積層して形成される。これによって、スイッチ用サイリスタＳおよび発光用サイリスタＴのうち少なくとも一方を作製するのと同時にダイオードＤをも作製することができる。アノード電極ｇと制御電極ｄとは、信号伝送路ＧＨの第２部分によって接続される。
プルアップ抵抗ＲＰは、スイッチ用サイリスタＳおよび発光用サイリスタＴの少なくともいずれか一方に含まれる第１の一方導電型半導体層、第１の他方導電型半導体層、第２の一方導電型半導体層および第２の他方導電型半導体層と同様の半導体層から成る薄膜抵抗によって形成される。本実施の形態では、第１のＮ型半導体層７４、第１のＰ型半導体層７５および第２のＮ型半導体層７６から成る積層体の、第２のＮ型半導体層７６によってプルアップ抵抗ＲＰが形成される。このようにプルアップ抵抗ＲＰを形成することによって、プルアップ抵抗ＲＰのみを形成するために新たな製造工程を要することなく、スイッチ用サイリスタＳおよび発光用サイリスタＴの少なくともいずれか一方を形成する工程において簡単に作製することができる。
発光素子アレイチップＬ２は、さらに接続パッドＣＳＡと、この接続パッドＣＳＡに接続されて、前記プルアップ抵抗ＲＰの他端に接続される信号伝送路３１と、前記セレクト信号入力端子である接続パッドＣＳＧと第１電極ｈとを接続するセレクト信号伝送路ＣＳＬとを含んで構成される。本実施の形態では、接続パッドＣＳＡには、電源から予め定める電位Ｖｃｃが与えられる。接続パッドＣＳＡと、信号伝送路３１と、接続パッドＣＳＧと、セレクト信号伝送路ＣＳＬとは、たとえばＡｕ、ＣｕおよびＡｌなどの金属によって形成される。ダイオードＤのカソード電極である第１電極ｈは、接続パッドＣＳＧに共通に電気的に接続される。ダイオードＤは、アノード電極ｇとカソード電極である第１電極ｈとの電位差だけでオン状態とオフ状態とが切換わるので、接続パッドＣＳＧに、予め定める電位をセレクト信号として与えることによってオン状態とオフ状態とを切換えることができる。プルアップ抵抗ＲＰの他端は、接続パッドＣＳＡに電気的に接続される。
信号伝送路３１のうち、配列方向Ｘに沿って延びる第１部分（電源横配線）は、前記回路形成基板２の絶縁層１２に積層して設けられ、前記第１部分と接続パッドＣＳＡおよび第１電極ｈとをそれぞれ接続する第２部分は、絶縁層２０に積層して設けられる。またセレクト信号伝送路ＣＳＬのうち、配列方向Ｘに沿って延びる第１部分（セレクト横配線）は、前記回路形成基板２の絶縁層１２に積層して設けられ、前記第１部分と接続パッドＣＳＧおよびプルアップ抵抗ＲＰの他端とをそれぞれ接続する第２部分は、絶縁層２０に積層して設けられる。信号伝送路３１およびセレクト信号伝送路ＣＳＬの第１および第２部分は、それぞれ絶縁層２０に形成される貫通孔を介して互いに接続される。
また前述した実施の形態において制御用接続部９は、各信号伝送路ＧＨに直接接続されているが、本実施の形態では、第２電極ｃ、すなわちスイッチ用サイリスタＳのアノード電極である第２電極ｃに接続される。図７には図示していなが、本実施の形態では制御用接続部９は、接続パッドＧと第２電極ｃとの間に電流制限抵抗ＲＩを含む。電流制限抵抗ＲＩを設けることによって、複数のスイッチ部に同時にゲート信号を与える場合でも、同じゲート信号が与えられる複数のスイッチ用サイリスタＳの第２電極ｃの電位を安定に確保することができる。
また発光素子アレイチップＬ２は、好ましい構成として、スイッチ用サイリスタＳおよびダイオードＤの表面には遮光部として金属薄膜から成る遮光膜３２を設けている。スイッチ用サイリスタＳは発光用サイリスタＴと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために必要だからである。遮光部としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよいが、信号伝送路ＧＨの第２部分の形成に用いる金（Ａｕ）の薄膜などが好適である。
また本実施の形態では、前述した基準電位用接続部７は形成されず、基準電位電極６または導体部３のうちの少なくともいずれかが、回路形成基板２に設けられる駆動用ＩＣの基準電位を与える部位に電気的に接続される。スイッチ用サイリスタＳ、ダイオードＤ、プルアップ抵抗ＲＰならびに、接続パッドＣＳＡは、接続パッドＧ，Ａの配列方向Ｘに並んで形成される。これによって、これらのスイッチ部を設けても、発光素子アレイチップＬ２を発光素子アレイチップＬ１と同程度の大きさとすることができる。
前述したスイッチ部４０では、接続パッドＣＳＧにセレクト信号として、予め定めるロー（Ｌ）レベルの電位が与えられ、スイッチ用サイリスタＳの制御電極ｂの電位が予め定めるレベル（セレクト状態）になっているときにのみ、接続パッドＧに与えられるゲート信号に応じて制御信号をスイッチ用サイリスタＳの制御電極ｄから信号伝送路ＧＨに出力する。言い換えると、接続パッドＣＳＧにローレベルの電位が与えられているときに、ゲート信号として、ハイ（Ｈ）レベルの電位が接続パッドＧに与えられると、制御信号としてローレベルの電位が信号伝送路ＧＨに与えられる。これによって発光用サイリスタＴの制御電極５にローレベルの電位が与えられ、各発光用サイリスタＴの発光電極４に与えられる発光信号に応じて各発光用サイリスタＴが個別に発光可能に動作する。ハイレベルの電位は、たとえば５Ｖであり、ローレベルの電位は、たとえば０Ｖに選ばれる。また電源の電位Ｖｃｃは、たとえば５Ｖに選ばれる。
以上のように発光素子アレイチップＬ２によれば、前述した発光素子アレイチップＬ１と同様の効果を達成することができ、さらに、スイッチ用サイリスタＳが、セレクト信号によって選択された時間にのみゲート信号に応じて制御信号を発光用サイリスタＴに与えるように動作する。したがって、このような発光素子アレイチップＬ２を複数配列して光プリンタヘッド等の発光装置を構成する場合には、複数の発光素子アレイチップＬ２ごとに制御信号を出力可能な駆動用ＩＣを接続せずとも、１つのゲート信号を出力可能な駆動用ＩＣを共用して時分割駆動することができる。たとえば、発光素子アレイチップＬ２と、発光素子アレイチップＬ２からゲート信号および発光信号を出力可能な駆動用ＩＣを取り除いた発光素子アレイチップＬ２ａとを用意する。そして、発光素子アレイチップＬ２の接続パッドＧの１つと、発光素子アレイチップＬ２ａの接続パッドＧの１つとをボンディングワイヤなどによって接続し、また発光素子アレイチップＬ２の接続パッドＡの１つと、発光素子アレイチップＬ２ａの接続パッドＡの１つとをボンディングワイヤなどによって接続する。このように構成すると、発光素子アレイチップＬ２，Ｌ２ａに同時に発光信号およびゲート信号を与えたとしても、セレクト信号が与えられている方のみを発光させることができる。
したがって、少ない駆動用ＩＣで時分割駆動することができ、たとえばＮＡＮＤゲートおよびインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、制御信号を発光素子アレイチップＬ２の各発光用サイリスタＴに選択的に入力する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。また、プルアップ抵抗ＲＰおよびダイオードＤなどを用いる上記構成とすれば、プルアップ抵抗ＲＰは、ダイオードＤが接続された部位の電圧が所定値に安定に設定されるので、スイッチ用サイリスタＳのスイッチング動作を安定にし、ＡＮＤ回路としての動作を確実することができるという点で有利である。
本実施の形態の発光素子アレイチップＬ２の製造方法は、前述した発光素子アレイチップＬ１とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップＬ２の製造工程では、前記第２工程において、スイッチ用サイリスタＳの基準電位電極ｉと、信号伝送路３１およびセレクト信号伝送路ＣＳＬの第１部分と、接続パッドＣＳＡと、接続パッドＣＳＧとをさらに含んで前記パターン層２３を形成する。そして、前記第９工程において、複数の発光用サイリスタＴのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタＳの本体、ダイオードＤの本体およびプルアップ抵抗ＲＰを形成する。
そして第１０工程において、発光用サイリスタＴの本体、スイッチ用サイリスタＳの本体、ダイオードＤおよびプルアップ抵抗ＲＰを覆って、回路形成基板２の全体に積層して絶縁層２０を積層する。絶縁層２０には、発光電極４および制御電極５がサイリスタ本体に接続すべき部分と、信号伝送路ＧＨの第２部分が第１部分に接続すべき部分と、信号伝送路３１およびセレクト信号伝送路ＣＳＬの第２部分が第１部分に接続すべき部分と、信号伝送路３１の接続パッドＣＳＡに接続すべき部分とに貫通孔がそれぞれ形成される。さらに絶縁層２０には、第１電極ｈがプルアップ抵抗ＲＰに接続すべき部分と、制御電極ｄがスイッチ用サイリスタＳに接続すべき部分と、アノード電極ｇがコンタクト層６８に接続すべき部分と、セレクト信号伝送路ＣＳＬの第２部分が接続パッドＣＳＧおよびプルアップ抵抗ＲＰにの他端に接続すべき部分とに貫通孔がそれぞれ形成される。
最後に第１２工程において、形成した金属層をエッチングして、発光電極４、制御電極５、信号伝送路ＧＨの第２部分、発光用接続部８、および制御用接続部９に加えて、第１電極ｈ、第２電極ｃ、制御電極ｄ、アノード電極ｇ、信号伝送路３１およびセレクト信号伝送路ＣＳＬの第２部分、ならびに遮光膜３５を形成する。遮光膜３２は、第２電極ｃと一体に形成される。
図１１は、本発明の実施のさらに他の形態の発光素子アレイチップＬ３を模式的に示す平面図である。なお、図１１では理解を容易にするために、発光素子アレイチップＬ３の長手方向の中間部を省略して示し、また絶縁層２０を省略して示している。図１２は、図１１の切断面線ＸＩＩ−ＸＩＩから見た断面図である。図１３は、発光素子アレイチップＬ３の主要部の概略的な等価回路図である。発光素子アレイチップＬ３は、前述した実施の形態の発光素子アレイチップＬ２と同様な構成を有し、前述した発光素子アレイチップＬ２のスイッチ部４０のダイオードＤを選択用サイリスタＵに変えた構成に加えて、発光開始制御素子であるトリガ用サイリスタＴＲと、転送制御素子であるクロック用サイリスタＣＬと、プルアップ抵抗ＲＱと出力トリガ信号用接続パッドＴＲＡと、クロック信号用接続パッドＣＬＡと、電源用パッドＶｓを含んで構成される。したがって、他の構成は発光素子アレイチップＬ２と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。図１１において、同じスイッチ部に含まれるスイッチ用サイリスタＳと、選択用サイリスタＵと、プルアップ抵抗ＲＰ，ＲＱと、スイッチ用サイリスタＳおよび選択用サイリスタＵがそれぞれ有する各電極には、参照符合に同じ添え数字を付す。スイッチ用サイリスタＳと、選択用サイリスタＵと、プルアップ抵抗ＲＰ，ＲＱと、トリガ用サイリスタＴＲと、クロック用サイリスタＣＬとは、絶縁層２０によって覆われる。
選択用サイリスタＵは、スイッチ用サイリスタＳおよび発光用サイリスタＴの少なくともいずれか一方と同様の構造に形成される。選択用サイリスタＵは、アノード電極ｅ、カソード電極ｑおよび制御電極である第１電極ｆを有する。アノード電極ｅは、スイッチ用サイリスタＳの制御電極ｄに接続され、カソード電極ｑは接地され、制御電極である第１電極ｆは、トリガ信号入力端子である接続パッドＣＳＧに電気的に接続される。選択用サイリスタＵは、図９に示す第１のＮ型半導体層６４、第１のＰ型半導体層６５、第２のＮ型半導体層６６、第２のＰ型半導体層６７およびコンタクト層６８から成る積層体の、第１のＮ型半導体層６４と回路形成基板２との間にカソード電極ｑを設けて形成される。ダイオードＤにおけるアノード電極ｇ、第１電極ｈが、選択用サイリスタＵにおけるアノード電極ｅ、第１電極ｆにそれぞれ対応する。回路形成基板２のうち、カソード電極ｑが臨む部分には、前述した絶縁層１２に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してＳｉ半導体層１１に形成された駆動用ＩＣの基準電位を与える部位に電気的に接続される。
トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬは、発光用サイリスタＴ、スイッチ用サイリスタＳおよび選択用サイリスタＵのうち少なくともいずれか１つと同様の構造を有し、ここでは発光用サイリスタＴ、スイッチ用サイリスタＳおよび選択用サイリスタＵと同様の構造を有する。トリガ用サイリスタＴＲは、アノード電極ｋ、制御電極ｖおよびカソード電極６１をそれぞれ有する。クロック用サイリスタＣＬは、アノード電極ｒ、制御電極ｗおよびカソード電極６２をそれぞれ有する。トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬの制御電極ｖ，ｗは、それぞれセレクト信号伝送路ＣＳＬに接続される。前記制御電極ｖ，ｗは、トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬのＮゲート電極である。
トリガ用サイリスタＴＲの制御電極ｖは、各選択用サイリスタＵの第１電極ｆに共通に接続され、クロック信号および外部からのスタート信号に応じてセレクト信号を出力する。またクロック用サイリスタＣＬは、前記第１電極ｆに共通に接続され、トリガ用サイリスタＴＲがセレクト信号を出力している状態で、外部へのスタート信号を出力する。前記アノード電極ｋは、出力トリガ信号用接続パッドＴＲＡに接続される。前記アノード電極ｒは、クロック信号用接続パッドＣＬＡに接続される。
絶縁層２０は、トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬを覆って形成されており、セレクト信号伝送路接続部およびアノード接続部は、絶縁層２０に積層して形成される。絶縁層２０には、トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬの、第２のＮ型半導体層およびコンタクト層に積層される部分にそれぞれ貫通孔が形成され、この貫通孔にアノード電極ｋ，ｒおよび制御電極ｖ，ｗが設けられる。セレクト信号伝送路ＣＳＬは、制御電極ｖ，ｗに接続される第３部分を有し、この第３部分は絶縁層２０に積層されて設けられる。回路形成基板２のうち、トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬのカソード電極６１，６２が臨む部分には、前述した絶縁層１２に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してＳｉ半導体層１１に形成された駆動用ＩＣの基準電位を与える部位に電気的に接続される。
さらにトリガ用サイリスタＴＲおよびクロック用サイリスタＣＬがオン状態で発する光を遮光または減光するために、トリガ用サイリスタＴＲおよびクロック用サイリスタＣＬを部分的に覆う遮光膜３６が形成される。遮光膜３６は、出力トリガ信号用接続パッドＴＲＡまたはクロック信号用接続パッドＣＬＡと一体に接続される。
プルアップ抵抗ＲＱは、前述したプルアップ抵抗ＲＰと同様な構成である。本実施の形態では、プルアップ抵抗ＲＱは、第１のＮ型半導体層、第１のＮ型半導体層および第２のＮ型半導体層から成る積層体のうちの第２のＮ型半導体層によって実現される。絶縁層２０は、プルアップ抵抗ＲＱを覆って形成される。絶縁層２０のうちプルアップ抵抗ＲＱとセレクト信号伝送路ＣＳＬおよび電源用パッドＶｓとが接続すべき部位には貫通孔が形成され、第２のＮ型半導体層５３の一端部は、セレクト信号伝送路ＣＳＬと接続され、第２のＮ型半導体層５３の他端部は、電源用パッドＶｓと接続される。
トリガ用サイリスタＴＲと、クロック用サイリスタＣＬと、プルアップ抵抗ＲＱと出力トリガ信号用接続パッドＴＲＡと、クロック信号用接続パッドＣＬＡと、電源用パッドＶｓとは、各接続パッドＡ，Ｇの配列方向に並んで、接続パッドＡ，Ｇの間などに設けられるので、発光素子アレイチップＬ３が、発光素子アレイチップＬ２と同様の大きさとすることができる。
図１４は、４個以上の発光素子アレイチップＬ３を一列に並べて発光装置を構成する場合に、各発光素子アレイチップＬ３の、トリガ用サイリスタＴＲと、クロック用サイリスタＣＬと、プルアップ抵抗ＲＱとの接続関係を示す等価回路図である。図１４では、発光素子アレイチップＬ３の配列方向Ｘに第１番から順番に番号を付し、特定の順番の発光素子アレイチップＬ３について示す場合には、参照符号の末尾に順番に対応する番号を付して区別するものとする。
図１４に示すように、４個以上の発光素子アレイチップＬ３を用いて発光装置を構成する場合には、複数のクロック信号伝送路ＣＬＬを設けることによって、互いに隣接する発光素子アレイチップＬ３に、異なったタイミングのクロック信号が入力されるように構成する。図１４では、２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２が設けられている場合を例示する。２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２にクロック信号を供給する駆動用ＩＣの出力端子φ１，φ２からは、ハイ（Ｈ）レベルとロー（Ｌ）レベルが互いに反転した電圧が出力される。クロック信号出力端子φ１，φ２の電圧がハイ（Ｈ）レベルのとき、クロック信号が供給されるということにする。クロック信号出力端子φ１，φ２には、負荷抵抗ＲＣ１，ＲＣ２がそれぞれ接続され、この負荷抵抗ＲＣ１，ＲＣ２を介してクロック信号が各発光素子アレイチップＬ３のクロック信号用接続パッドＣＬＡに供給される。ここで、光素子アレイの配列方向に沿って、奇数番目のクロック信号用接続パッドＣＬＡはクロック信号伝送路ＣＬＬ１に接続され、偶数番目のクロック用サイリスタＣＬはクロック信号伝送路ＣＬＬ２に接続される。こうして、互いに隣接する発光素子アレイチップＬ３のクロック用サイリスタＣＬのアノード電極ｒは、それぞれ、異なるクロック信号伝送路ＣＬＬに接続されて、異なるタイミングのクロック信号が与えられることになる。また電源用パッドＶｓには、予め定める電位Ｖｃｃが与えられる。
また図１４に示すように、発光素子アレイチップＬ３の配列方向Ｘの順に第ｙ（ｙは自然数）番目の発光素子アレイチップＬ３の接続パッドＣＳＧｙは、第ｙ番目の発光素子アレイチップＬ３の出力トリガ信号用接続パッドＴＲＡと接続される。このように接続することによって、各発光素子アレイチップＬ３のトリガ用サイリスタＴＲのアノード電極ｋには、正の電位Ｖｃｃが付与される。
次に、図１４に示す等価回路図において、第１番目の発光素子アレイチップＬ１の接続パッドＣＳＧに入力された入力トリガ信号（スタート信号）が、発光素子アレイチップＬ１の配列順に順次転送される原理について説明する。図１５は、図１４に示す等価回路の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各端子の電圧または電流の大きさを表す。また図１５には、接続パッドＣＳＡに与えられるリセット信号についても示している。図１５では、各クロック信号伝送路ＣＬＬ１，ＣＬＬ２を伝送するクロック信号を供給するための駆動用ＩＣの出力端子φ１，φ２の電圧波形、第１番目の発光素子アレイチップＬ２の接続パッドＣＳＧ１に入力トリガ信号を供給するための駆動用ＩＣの出力端子φＳの電圧波形、および第１〜第４番目の発光素子アレイチップＬ３の接続パッドＣＳＧ１〜ＣＳＧ４における電圧波形を示す。クロック信号出力端子φ１，φ２および入力トリガ信号出力端子φＳは、ハイ（Ｈ）レベルのとき５Ｖの定電圧を出力し、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。
時刻ｔ０では、クロック信号出力端子φ１，φ２はロー（Ｌ）レベルであり、入力トリガ信号出力端子φＳはハイ（Ｈ）レベルであるので、いずれの発光素子アレイチップＬ３のクロック用サイリスタＣＬもオフ状態である。このとき、接続パッドＣＳＧ１〜ＣＳＧ４の電圧は、プルアップ抵抗ＲＱの前記他端に印加される正の電圧Ｖｃｃに等しい。
時刻ｔ１では、クロック信号伝送路ＣＬＬ１にクロック信号を供給する出力端子φ１の電圧がハイ（Ｈ）レベルになるとともに、入力トリガ信号出力端子φ２の電圧がロー（Ｌ）レベルになる。このとき、クロック用サイリスタＣＬ１のアノード電極ｒ１にハイ（Ｈ）レベルの電圧が印加され、制御電極ｗ１にロー（レベル）の電圧が印加される。この状態は、クロック用サイリスタＣＬ１のアノード電極ｒ１にクロック信号が入力され、制御電極ｗ１に入力トリガ信号が入力されていることに相当する。そうすると、クロック用サイリスタＣＬ１はオン状態に遷移するので、接続パッドＣＳＧ１の電位はほぼ０Ｖになる。このとき、第１番目の発光素子アレイチップＬ３はセレクト状態にあるという。なお、第１番目のトリガ用サイリスタＴＲ１の制御電極ｖ１の電位もほぼ０Ｖになるので、第１番目のトリガ用サイリスタＴＲ１もオン状態に遷移する。また、第１番目のクロック用サイリスタＣＬ１がオン状態になってアノード電極ｒ１およびカソード電極間に主電流が流れるので、第１番目のクロック信号出力端子φ１に接続された負荷抵抗ＲＣ１に電圧降下が生じる。この結果、第１番目のクロック信号伝送路ＣＬＬ１の電位は、第１番目のクロック用サイリスタＣＬの駆動電圧のほぼＶｄに等しくなっている。これによって第１番目の各選択用サイリスタＵの制御電極である第１電極ｆにセレクト信号が与えられることになる。
各接続パッドＣＳＡには、出力端子φ１および出力端子φ２の電圧レベルが切換わるときの、わずかな時間にローレベルの電位（基準電位）が与えられ、それ以外ではハイレベルの電位が与えられる。これによって、選択用サイリスタＵの第１電極ｆにセレクト信号が与えられているときに、各接続パッドＣＳＡにハイレベルの電位が与えられると、選択用サイリスタＵをオン状態とすることができる。選択用サイリスタＵがオン状態のときに、ゲート信号を与えることによって、スイッチ用サイリスタＳがオン状態となり、発光用サイリスタＴの制御電極に制御信号が与えられる。これによって、前述の実施の形態と同様に、発光信号を与えることによって、発光用サイリスタＴを選択的に発光させることができる。また出力端子φ１および出力端子φ２の電圧レベルが切換わるときに、わずかな時間だけ接続パッドＣＳＡローレベルの電位を与えるのは、オン状態となっている選択用サイリスタＵをオフ状態にするためである。
第２番目の接続パッドＣＳＧ２は、順方向にバイアスされたトリガ用サイリスタＴＲ１のアノード電極ｋおよび制御電極ｖに形成されるＰＮ接合ダイオードを介して、第１番目の接続パッドＣＳＧ２と接続されることになるので、その電位はＰＮ接合の拡散電位Ｖｄ（ほぼ１．５Ｖ）に等しくなる。さらに第３番目の接続パッドＣＳＧ３の電位は、第２番目の接続パッドＣＳＧ２の電位よりもＰＮ接合の拡散電位Ｖｄだけ高くなるので、ほぼ２×Ｖｄに等しい電位になり、同様に第４番目の接続パッドＣＳＧ４の電位はほぼ３×Ｖｄに等しくなる。無論、接続パッドＣＳＧの電位は、前記正の電位Ｖｃｃを超えることはない。本実施の形態では、ＰＮ接合の拡散電位にほぼ等しい電位が入力トリガ信号および出力トリガ信号の電圧レベルに相当する。したがって、時刻ｔ１では、第１番目のトリガ用サイリスタＴＲ１のアノード電極ｋ１から出力トリガ信号が出力され、第２番目のクロック用サイリスタＣＬ２の制御電極ｗ２に入力トリガ信号として入力された結果、トリガ信号が転送されたことになる。
時刻ｔ２では、第２番目のクロック信号出力端子φ２の電圧がハイ（Ｈ）レベルになるとともに、入力トリガ信号出力端子φＳがハイ（Ｈ）レベルになる。このとき、第１番目のクロック信号出力端子φ１の電圧はハイ（Ｈ）レベルのままであるので、第１番目のクロック用サイリスタＣＬ１はオン状態を維持する。したがって、第１番目の接続パッドＣＳＧ１の電位はほぼ０Ｖのままである。一方、第２番目のクロック用サイリスタＣＬ２は、アノード電極ｒ２にハイ（Ｈ）レベルの電圧が印加され、制御電極ｗ２にＰＮ接合の拡散電位Ｖｄにほぼ等しい電位が与えられているので、オン状態に遷移する。そうすると、第２番目の接続パッドＣＳＧ２は、オン状態である第２番目のクロック用サイリスタＣＬ２の制御電極ｗ２と接続されているので、その電位はほぼ０Ｖになる。また、第３番目の接続パッドＣＳＧ３は、順方向にバイアスされたＰＮ接合を介して第２番目の接続パッドＣＳＧ２と接続されているので、その電位はほぼＶｄに等しい。また、第４番目の接続パッドＣＳＧ４の電位は、ほぼ２×Ｖｄに等しい。時刻ｔ２では、第２番目のクロック用サイリスタＣＬ２のアノード電極ｒ２にクロック信号が入力され、制御電極ｗ２に入力トリガ信号が入力されて、クロック用サイリスタＣＬ２がオン状態に遷移したことに相当する。
ここで、時刻ｔ２では、第３番目のクロック用サイリスタＣＬ３の制御電極ｗ３にはほぼＶｄに等しい電位が与えられていることになるけれども、第３番目のクロック用サイリスタＣＬ３はオン状態には遷移しない。なぜなら、前述したように負荷抵抗ＲＣ１での電圧降下によって、第１番目のクロック信号伝送路ＣＬＬ１の電位がほぼＶｄに等しくなるまで低下しているので、第３番目のクロック用サイリスタＣＬ３のアノード電極ｒ３の電位もほぼＶｄに等しくなっているからである。なお、第１番目のトリガ用サイリスタＴＲ１のアノード電極ｋ１の電位は第２番目の接続パッドＣＳＧ２の電位に等しくほぼ０Ｖであるので、第１番目のトリガ用サイリスタＴＲ１はオフ状態に遷移する。一方、第２番目のトリガ用サイリスタＴＲ２の制御電極ｖ２の電位は第２番目の接続パッドＣＳＧ２に等しく０Ｖであるので、第２番目のトリガ用サイリスタＴＲ２はオン状態に遷移する。
時刻ｔ３では、第１番目のクロック信号出力端子φ１の電圧がロー（Ｌ）レベルになる。このとき、第１番目のクロック用サイリスタＣＬ１のアノード電極ｒ１にはロー（Ｌ）レベルの電圧が印加されることになるので、第１番目のクロック用サイリスタＣＬ１はオフ状態に遷移する。そうすると、第１番目の接続パッドＣＳＧ１は、第１番目のプルアップ抵抗ＲＱ１を介して与えられている正の電圧Ｖｃｃと等しくなる。ここで、第２番目のクロック信号出力端子φ２に遅れて、第１番目のクロック信号出力端子φ２の電圧を変えたのは、前述したトリガ信号の転送を確実に行うためである。
時刻ｔ４では、第１番目のクロック信号出力端子φ１の電圧がハイ（Ｈ）レベルになる。このとき、第３番目のクロック用サイリスタＣＬ３のアノード電極ｒ３にハイ（Ｈ）レベルの電圧が印加され、さらに第３番目のクロック用サイリスタＣＬ３の制御電極ｗ３の電位は時刻ｔ２からほぼＶｄに等しい状態が維持されているので、第３番目のクロック用サイリスタＣＬ３はオン状態に遷移する。そうすると、第３番目のクロック用サイリスタＣＬ３の制御電極ｗ３と接続されている第３番目の接続パッドＣＳＧ３の電位はほぼ０ボルトになる。前述したように、順方向にバイアスされたＰＮ接合を介して、第３番目の接続パッドＣＳＧ３に接続されている第４番目の接続パッドＣＳＧ４の電位はほぼＶｄに等しくなる。また、第２番目のトリガ用サイリスタＴＲ２のアノード電極ｋ２の電位は第３番目の接続パッドＣＳＧ３の電位に等しくほぼ０Ｖであるので、第２番目のトリガ用サイリスタＴＲ２はオフ状態に遷移する。一方、第３番目のトリガ用サイリスタＴＲ３の制御電極ｖ３の電位は第３番目の接続パッドＣＳＧ３に等しく０Ｖであるので、第３番目のトリガ用サイリスタＴＲ３はオン状態に遷移する。
時刻ｔ５では、第２番目のクロック信号出力端子φ２の電圧がロー（Ｌ）レベルになる。このとき、第２番目のクロック用サイリスタＣＬ２のアノード電極ｒ２にはロー（Ｌ）レベルの電圧が印加されることになるので、第２番目のクロック用サイリスタＣＬ２はオフ状態に遷移する。そうすると、第２番目の接続パッドＣＳＧ２は、第２番目のプルアップ抵抗ＲＱ２を介して与えられる正の電圧Ｖｃｃと等しくなる。
以下同様に、時刻ｔ６では、第４番目のクロック用サイリスタＣＬ４はオン状態に遷移して、セレクト状態になり、時刻ｔ７では、第３番目のクロック用サイリスタＣＬ３はオフ状態に遷移することによりセレクト状態ではなくなる。
このように、発光素子アレイチップＬ３の配列方向の順番に、トリガ信号が順次転送され、そのタイミングにあわせてクロック信号が与えられることによって、配列方向の順番に発光素子アレイチップＬ３が、この発光素子アレイチップＬ３に含まれる発光用サイリスタＴの発光が可能となる選択状態になっていく論理回路が実現されている。本実施の形態では、入力トリガ信号出力端子φ２およびクロック信号出力端子φ１，φ２の合計３個の信号出力端子を用いて、複数の発光素子アレイチップＬ３を配列方向に沿って順次選択状態にすることができ、複数の発光素子アレイチップＬ３間での時分割駆動を可能にする。
以上のように発光素子アレイチップＬ３を複数並べて前述のように接続すると、第１番目の発光素子アレイチップＬ３のトリガ用サイリスタＴＲにスタート信号およびクロック信号が入力されるとそのトリガ用サイリスタＴＲは、第１番目の発光素子アレイチップＬ３のスイッチ部に対してセレクト信号を与える働きをする。また、そのとき、第１番目の発光素子アレイチップＬ３のクロック用サイリスタＣＬは、隣接する発光素子アレイＬ３のトリガ用サイリスタＴＲにスタート信号を与える働きをする。そして、第２番目の発光素子アレイチップＬ３のトリガ用サイリスタにスタート信号が与えられた状態で、クロック信号が入力されると第２番目の発光素子アレイチップＬ３のスイッチ部にスタート信号が与えられることとなる。その際、第１番目の発光素子アレイチップＬ３のトリガ用サイリスタＴＲにはクロック信号が与えられないようにすることによって第１番目の発光素子アレイチップＬ３のスイッチ部にセレクト信号が与えられないようにすることができる。このようにして、第３番目以後の隣接する発光素子アレイチップＬ３のトリガ用サイリスタＴＲにも同様にクロック信号を与えることによって、第１番目から順番にセレクト信号の信号状態を転送することができる。
スイッチ部にセレクト信号が入力されている場合には、さらにゲート信号が入力されているスイッチ部に接続された信号伝送路ＧＨに制御信号が出力され、さらにその信号伝送路ＧＨに接続された発光用サイリスタＴに発光信号が入力されると、その発光用サイリスタＴは発光する。逆に、スイッチ部の第１信号が入力されていない場合には、各スイッチ部は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ部に接続された発光用サイリスタＴに発光信号が入力されていても、その発光用サイリスタＴは発光しない。
したがって、複数の発光素子アレイチップＬ３を用いて発光装置を構成する場合には、セレクト信号によって、どの発光素子アレイチップＬ３に属する発光用サイリスタＴを発光させるかを選択することができる。そこで、発光装置を構成する各発光素子アレイチップＬ３のスイッチ部に順番にセレクト信号を与えて選択状態にすることで、各発光素子アレイチップＬ３にゲート信号および発光信号を与えるための配線を、複数の発光素子アレイチップＬ３間で共用する時分割駆動を行うことができる。これによって各発光素子アレイチップＬ３間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。またさらに、セレクト信号の信号状態が複数の発光素子アレイチップＬ３にわたって転送されるので、各発光素子アレイチップＬ３全てに対して個別にセレクト信号を入力する必要はなくなり、セレクト信号を与えるための駆動用ＩＣのポート数や配線の数を少なくすることができる。またこのような発光装置では、１つを除く残余の発光素子アレイチップＬ３について、ゲート信号および発光信号を出力可能な駆動用ＩＣを取り除いた構成とすることができ、製造をさらに容易にすることができる。
本実施の形態の発光素子アレイチップＬ３の製造方法は、前述した発光素子アレイチップＬ１，Ｌ２とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップＬ３の製造工程では、前記発光素子アレイチップＬ２についての第２工程において、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲのカソード電極ｑ，６１，６２とをさらに含んで前記パターン層２３を形成する。そして、前記第９工程において、複数の発光用サイリスタＴのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタＳ、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲの本体と、プルアップ抵抗ＲＰ，ＲＱとを形成する。
そして第１０工程において、発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲの本体と、プルアップ抵抗ＲＰ、ＲＱを覆って、回路形成基板２の全体に積層して絶縁層２０を積層する。次いで、絶縁層２０には、所定の部分に貫通孔が形成される。
最後に第１２工程において、形成した金属層をエッチングして、発光電極４、制御電極５、信号伝送路ＧＨの第２部分、発光用接続部８、および制御用接続部９に加えて、第１電極ｆ、第２電極ｃ、制御電極ｄ、アノード電極ｅ、信号伝送路３１およびセレクト信号伝送路ＣＳＬの第２部分、セレクト信号伝送路ＣＳＬの第３部分、電源用パッドＶｓ、出力トリガ信号用接続パッドＴＲＡ、クロック信号用接続パッドＣＬＡ、ならびに遮光膜３５，３６を形成する。
図１６は、前述した発光素子アレイチップＬ１，Ｌ２，Ｌ３のいずれか１つを含んだ発光装置１３を使用した画像形成装置の基本的構成を示す側面図である。発光装置１３は、たとえば複数の発光素子アレイチップＬ１を、前記配列方向Ｘに複数並べて構成される。画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１３を、感光体ドラム９０への露光装置に使用している。発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋは、回路基板に実装され、駆動用回路に制御部９６からの制御指令が与えられて動作する。
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋ、集光部であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８Ｋ、発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋと各駆動用ＩＣとが実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋ、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋ、４つの現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写部９２である転写ベルト、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、４つの帯電部９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋ、定着部９５、ならびに制御部９６を含んで構成される。
各発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋは、前述した駆動用回路によって各色のカラー画像情報に基づいて駆動される。各発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。第１ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周囲には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写部９２、クリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、および帯電器である帯電部９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写部９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
前記感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダ（図示省略）によって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光装置１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。転写部９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着部９５に搬送される。定着部９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動部によって回転される。
制御部９６は、前述した各駆動用回路に画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動部、現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写部９２、帯電部９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着部９５の各部を制御する。
このような構成の画像形成装置８７では、発光装置１３を小形に構成することができるので、設計の自由度が向上され、また発光装置１３が安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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