【手続補正書】
【提出日】平成15年10月29日(2003.10.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２の電源ノードを有するダイと、
多層セラミック基板とよりなり、
この多層セラミック基板は、
第１及び第２の電源ノードにそれぞれ結合された第３及び第４の電源ノードと、
第３の電源ノードに結合された第１の端子と、第４の電源ノードに結合された第２の端子とを有するキャパシタとよりなる電子アセンブリ。
【請求項２】
ダイが多層セラミック基板に結合された電子アセンブリを有し、基板が少なくとも１つの埋め込まれたキャパシタを有し、キャパシタの第１及び第２の端子がダイの第１及び第２の電源ノードに結合されている電子システム。
【請求項３】
データ処理システムであって、
データ処理システムのコンポーネントを結合するバスと、
バスに結合されたディスプレイと、
バスに結合された外部メモリと、
バスに結合され、電子アセンブリを有するプロセッサとよりなり、
電子アセンブリは、
第１及び第２の電源ノードを有するダイと、
第１の端子が第１の電源ノードに結合され、第２の端子が第２の電源ノードに結合されたキャパシタを有する多層セラミック基板とよりなるデータ処理システム。
【請求項４】
ダイを実装するために多層セラミック基板を製造する方法であって、
第１及び第２の端子を有する少なくとも１つのキャパシタを基板内に形成し、
第１及び第２の電源ノードを基板内に形成し、
第１の端子及びダイの第１の電源ノードに結合される第１のランドと、第２の端子及びダイの第２の電源ノードに結合される第２のランドとを含む複数のランドを基板の表面上に形成するステップよりなり、第１及び第２のランドはダイの第１及び第２の電源ノードに結合されるように位置合せされている多層セラミック基板の製造方法。
【請求項５】
少なくとも１つのキャパシタは、複数の高誘電率層よりなる請求項４の方法。
【請求項６】
少なくとも１つのキャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項５の方法。
【請求項７】
少なくとも１つのキャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項４の方法。
【請求項８】
電子アセンブリの製造方法であって、
第１及び第２の電源ノードを有するダイを用意し、
第３及び第４の電源ノードと、第１及び第２の端子を有する少なくとも１つのキャパシタと、第１の端子及び第３の電源ノードに結合された第１のランドと、第２の端子及び第４の電源ノードに結合された第２のランドとを含む、基板の表面上の複数のランドとよりなる基板を用意し、
第１及び第２のランドを第１及び第２の電源ノードに結合するステップよりなる電子アセンブリの製造方法。
【請求項９】
少なくとも１つのキャパシタは、複数の高誘電率層よりなる請求項８の方法。
【請求項１０】
少なくとも１つのキャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項９の方法。
【請求項１１】
少なくとも１つのキャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項８の方法。
【請求項１２】
ダイを実装するための基板であって、
基板のコア領域にある複数の電力ビア及びグランドビアと、
第１及び第２の端子を有する埋め込まれたキャパシタと、
複数の電力ビアを介して第１の端子に結合された複数の電力ランドと、
複数のグランドビアを介して第２の端子に結合された複数のグランドランドとより成り、
複数の電力ランドと複数のグランドランドとはダイの対応する電力ノード及びグランドノードに結合されるように位置決めされている基板。
【請求項１３】
多層セラミック基板である請求項１２の基板。
【請求項１４】
複数の電力ランドは複数のグランドランドと数が実質的に同じである請求項１２の基板。
【請求項１５】
電力ビアのうちの少なくとも１つは基板を完全に貫通しない請求項１２の基板。
【請求項１６】
グランドビアのうちの少なくとも１つは基板を完全に貫通しない請求項１２の基板。
【請求項１７】
ダイを実装するための基板であって、
基板のコア領域にある複数の電力ビア及びグランドビアと、
第１及び第２の端子を有する埋め込まれたキャパシタと、
複数の電力ビアのうちの第１のビアを介して第１の端子に結合された第１の複数の電力ランド及び複数のグランドビアのうちの第１のビアを介して第２の端子に結合された第１の複数のグランドランドを有する第１の表面と、
複数の電力ビアのうちの第２のビアを介して第１の端子に結合された第２の複数の電力ランド及び複数のグランドビアのうちの第２のビアを介して第２のビアに結合された第２の複数のグランドランドを有する第２の表面とより成り、
第１の複数の電力ランドと第１の複数のグランドランドとはダイの対応する電力ノード及びグランドノードに結合されるように位置決めされている基板。
【請求項１８】
多層セラミック基板である請求項１７の基板。
【請求項１９】
第１の複数の電力ランドは第１の複数のグランドランドと数が実質的に同じである請求項１７の基板。
【請求項２０】
第２の複数の電力ランドは第２の複数のグランドランドと数が実質的に同じである請求項１７の基板。
【請求項２１】
電力ビアのうちの少なくとも１つは基板を完全に貫通しない請求項１７の基板。
【請求項２２】
グランドビアのうちの少なくとも１つは基板を完全に貫通しない請求項１７の基板。
【請求項２３】
ダイを実装するための基板であって、
基板のコア領域の複数の電力ビア及びグランドビアと、
複数の信号ビアと、
第１及び第２の端子を有する埋め込まれたキャパシタと、
複数の電力ビアのうちの第１のビアを介して第１の端子に結合された第１の複数の電力ランド及び複数のグランドビアのうちの第１のビアを介して第２の端子に結合された第１の複数のグランドランドを有する第１の表面と、
複数の電力ビアのうちの第２のビアを介して第１の端子に結合された第２の複数の電力ランド及び複数のグランドビアのうちの第２のビアを介して第２のビアに結合された第２の複数のグランドランドを有する第２の表面とより成り、
第１の複数の電力ランド、第１の複数のグランドランド及び第１の複数の信号ランドはダイの対応する電源ノード、グランドノード及び信号ノードに結合されるように位置決めされている基板。
【請求項２４】
多層セラミック基板である請求項２３の基板。
【請求項２５】
第１の複数の電力ランドは第１の複数のグランドランドと数が実質的に同じである請求項２３の基板。
【請求項２６】
第２の複数の電力ランドは第２の複数のグランドランドと数が実質的に同じである請求項２３の基板。
【請求項２７】
電力ビアのうちの少なくとも１つは基板を完全に貫通しない請求項２３の基板。
【請求項２８】
グランドビアのうちの少なくとも１つは基板を完全に貫通しない請求項２３の基板。
【請求項２９】
複数の信号ビアは基板の周辺領域にある請求項２３の基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図２に示す実施例において、基板２１０の中央またはコア領域に位置する金属化された電力ビア２１５、２２７は、キャパシタ２１０のＶｓｓ及びＶｃｃ容量プレート２２６、２２９をそれぞれダイ２００のコア領域に分布する比較的多数のＶｓｓ及びＶｃｃダイバンプ２０３、２０２よりなるダイの対応領域に接続することができる。この大型の並列接続により、非常に低いインダクタンス（例えば、１ピコ−ヘンリーより小さい）が得られ、ＩＣ実装構造全体の電流搬送能力が向上する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図３に示す実施例において、金属化された電力ビア３１５、３１６（図２及び３に示す、ビアセグメント３１５、３１６及び３２７、３２８のようなビアセグメントは、別個のビアもしくは１つの連続するビアでよいことを理解されたい）及び基板３１０の中央またはコア領域にあるビア３２７、３２８は、それぞれ、キャパシタ３１０のＶｓｓ及びＶｃｃ容量プレート３２６、３２９をダイの対応領域に接続可能であり、これらのダイの対応領域はダイ３００のコア領域に分布する比較的多数のＶｓｓ及びＶｃｃダイバンプ３０３、３００によりなることができる。この大型の並列接続により、非常に低いインダクタンス（１ピコヘンリより小さい）が得られる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
ランド４０２は、電力ビア４０４、導電層４０６及び電力ビア４１２を含むルートにより、埋め込まれキャパシタ４３０の上部端子４２６に結合されている。ランド４０３は、電力ビア４０５、導電層４０７及び電力ビア４１３を含むルートにより、埋め込まれキャパシタ４３０の上部端子４２８に結合されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
ランド４３１は、電力ビア４１８、導電層４１６及び電力ビア４２２を含むルートにより、埋め込まれたキャパシタ４３０の下部端子４２３に結合されている。ランド４３２は、電力ビア４１９、導電層４１７及び電力ビア４２４を含むルートにより、埋め込まれたキャパシタ４３０のもう１つの下部端子４２５に結合されている。
図４に示すように、電力ビア４０４、４０５、４１２、４１３、４１８，４１９、４２２、４２４を含む電力ビアは、ＩＣダイ４００のコア領域の実質的に下方にある基板４１０のコア領域内にある（ＩＣダイ４００及び基板４１０の左部分は図示を簡略にするために省略してある）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
種々の信号経路の設定（図示を簡略化するために示さないが、ＩＣダイ４００の信号領域、ある特定のはんだボール４０１、ランド４０８、４３４のような基板４１０上の適当なランド、及び信号ビア４０９のような基板４１０内の信号プレーン及び信号ビアよりなる）は、当業者であれば分かるように、基板４１０内で行うことが可能である。
図４に示すように、信号ビア４０９を含む信号ビアは、ＩＣダイ４００のコア領域の実質的に下方にある基板４１０のコア領域内にある（ＩＣダイ４００及び基板４１０の左部分は図示を簡略にするために省略してある）。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2004505469.tif 000001