(57)【要約】  選択トランジスタＳＴとメモリセルトランジスタＭＴとを有するメモリセルＭＣが、マトリクス状に配列されて成るメモリセルアレイ１０と、ビット線ＢＬ及びソース線ＳＬの電位を制御する第１の列デコーダ１２と、第１のワード線ＷＬ１の電位を制御する第１の行デコーダ１６と、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１４と、ソース線ＳＬの電位を制御する第２の列デコーダ１８とを有し、第１の列デコーダは、第１の行デコーダ及び第２の列デコーダより耐圧の低い回路により構成されており、第２の行デコーダは、第１の行デコーダ及び第２の列デコーダより耐圧の低い回路により構成されている。ビット線とソース線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。
2008041306.tif 000002
【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、
互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と、
同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と、
互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、
複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと、
複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと、
複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと、
複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、
前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、
前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記ビット線の電位と前記ビット線に隣接する前記ソース線の電位とを比較する比較器を更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記複数のビット線は、第１の保護トランジスタを介してそれぞれ前記第１の列デコーダに接続されており、
前記複数のソース線は、第２の保護トランジスタを介してそれぞれ前記第１の列デコーダに接続されており、
前記複数の第２のワード線は、第３の保護トランジスタを介してそれぞれ前記第２の行デコーダに接続されており、
複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求の範囲第１項乃至第３項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前記コントロールゲートと、前記フローティングゲートの一方の側の前記半導体基板内に形成され、前記ソースを構成するＮ型の第１の不純物拡散層と、前記フローティングゲートの他方の側の前記半導体基板内に形成されたＮ型の第２の不純物拡散層とを有し、
前記第１の不純物拡散層が形成された領域を含む領域にＰ型のドーパント不純物が導入されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第１の列デコーダにより第１の電圧を印加し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に前記第１の行デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第３の電圧を印加することにより、
前記一のビット線の電位に基づいて前記一のメモリセルに書き込まれた情報を読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項６】
請求の範囲第５項記載の不揮発性半導体記憶装置の読み出し方法において、
前記一のビット線に対して前記第１の側の反対の第２の側に位置し、前記一のビット線に隣接する他の前記ソース線に、前記第１の列デコーダにより前記第１の電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項７】
請求の範囲第６項記載の不揮発性半導体記憶装置の読み出し方法において、
前記他のソース線に対して前記第２の側に位置し、前記他のソース線に隣接する他の前記ビット線に、前記第１の列デコーダにより前記第１の電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項８】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧と等しい電圧又は前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のメモリセルに書き込まれた情報を前記一のビット線の電位に基づいて読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項９】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のソース線と異なる他の前記ソース線の電位と前記一のビット線の電位とを比較することにより、前記一のメモリセルに書き込まれた情報を読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１０】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込み方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、
前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
請求の範囲第１０項記載の不揮発性半導体記憶装置の書き込み方法において、
前記一のビット線を接地し、前記他のビット線に前記第２の電圧を印加した後に、前記一の第２のワード線に前記第４の電圧を印加し、
前記一の第２のワード線に前記第４の電圧を印加した後に、前記一の第１のワード線に前記第３の電圧を選択的に印加し、
前記一の第１のワード線に前記第３の電圧を印加した後に、前記一のソース線に前記第１の電圧を印加することにより、前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１２】
請求の範囲第１０項記載の不揮発性半導体記憶装置の書き込み方法において、
前記第３の電圧を徐々に上昇するように前記一のワード線に印加しながら、前記一のソース線に前記第１の電圧をパルス状に印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
請求の範囲第１２項記載の不揮発性半導体記憶装置の書き込み方法において、
前記第１の行デコーダは、前記第３の電圧が前記メモリセルトランジスタの閾値電圧に対して２〜３Ｖ高くなるように、前記第３の電圧を徐々に上昇させる
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１４】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込みであって、
前記制御回路により前記第２の保護トランジスタを制御することにより前記複数のソース線を前記第１の行デコーダから電気的に分離し、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、
前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１５】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の消去方法であって、
前記制御回路により前記第１の保護トランジスタを制御することにより、前記複数のビット線を前記第１の行デコーダから電気的に分離し、
前記制御回路により前記第２の保護トランジスタを制御することにより、前記複数のソース線を前記第１の行デコーダから電気的に分離し、
前記制御回路により前記第３の保護トランジスタを制御することにより、前記第２の行デコーダを前記複数の第２のワード線から電気的に分離し、
前記第１の行デコーダにより前記複数の第１のワード線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法に関する。
【背景技術】
【０００２】
近時、選択トランジスタとメモリセルトランジスタとによりメモリセルを構成した不揮発性半導体記憶装置が提案されている（特許文献１，２参照）。【０００３】
このような不揮発性半導体記憶装置では、ビット線、ワード線、ソース線等を列デコーダや行デコーダにより適宜選択することにより、メモリセルが選択され、選択されたメモリセルに対して情報の読み出し、書き込み、消去等が行われる。【０００４】
なお、本願発明の背景技術としては以下のようなものがある。
【特許文献１】特開２００５−１１６９７０号公報
【特許文献２】特開２００５−１２２７７２号公報
【特許文献３】特開平１１−１７７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている不揮発性半導体記憶装置では、列デコーダと行デコーダのいずれにも高耐圧回路（高電圧回路）が用いられていた。高耐圧回路には厚いゲート絶縁膜を有する高耐圧トランジスタが用いられているため、メモリセルに書き込まれた情報を高速で読み出すことが困難であった。【０００６】
本発明の目的は、高速で動作し得る不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と、同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と、互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと、複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと、複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと、複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されていることを特徴とする不揮発性半導体記憶装置が提供される。【０００８】
本発明の他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第１の列デコーダにより第１の電圧を印加し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地し、前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に前記第１の行デコーダにより第２の電圧を印加し、前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第３の電圧を印加することにより、前記一のビット線の電位に基づいて前記一のメモリセルに書き込まれた情報を読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。【０００９】
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧と等しい電圧又は前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のメモリセルに書き込まれた情報を前記一のビット線の電位に基づいて読み出すステップとを有することを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。【００１０】
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のソース線と異なる他の前記ソース線の電位と前記一のビット線の電位とを比較することにより、前記一のメモリセルに書き込まれた情報を読み出すステップとを有することを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。【００１１】
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込み方法であって、一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、前記一のメモリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１２】
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込みであって、前記制御回路により前記第２の保護トランジスタを制御することにより前記複数のソース線を前記第１の行デコーダから電気的に分離し、一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、前記一のメモリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１３】
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の消去方法であって、前記制御回路により前記第１の保護トランジスタを制御することにより、前記複数のビット線を前記第１の行デコーダから電気的に分離し、前記制御回路により前記第２の保護トランジスタを制御することにより、前記複数のソース線を前記第１の行デコーダから電気的に分離し、前記制御回路により前記第３の保護トランジスタを制御することにより、前記第２の行デコーダを前記複数の第２のワード線から電気的に分離し、前記第１の行デコーダにより前記複数の第１のワード線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去することを特徴とする不揮発性半導体記憶装置の消去方法が提供される。
【発明の効果】
【００１４】
本発明によれば、選択トランジスタのドレインを共通接続するビット線の電位を制御する第１の列デコーダが、高速動作が可能な低電圧回路により構成されており、選択トランジスタのセレクトゲートを共通接続する第２のワード線の電位を制御する第２の行デコーダが、高速動作が可能な低電圧回路により構成されており、メモリセルトランジスタに書き込まれた情報を読み出す際には、メモリセルトランジスタのソースを共通接続するソース線が第１の列デコーダにより制御される。本発明によれば、メモリセルトランジスタに書き込まれた情報を読み出す際に、ビット線とソース線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。【００１５】
また、本発明では、選択トランジスタがＮＭＯＳトランジスタにより構成されているため、ＰＭＯＳトランジスタにより選択トランジスタを構成する場合と比較して、動作速度の高速化に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の第１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図２】図２は、本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図３】図３は、図２のＡ−Ａ′断面図である。
【図４】図４は、図２のＢ−Ｂ′断面図である。
【図５】図５は、図２のＣ−Ｃ′断面図である。
【図６】図６は、本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図７】図７は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。
【図８】図８は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
【図９】図９は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。
【図１０】図１０は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【図１１】図１１は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図１８】図１８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図１９】図１９は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図２０】図２０は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図２１】図２１は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図２２】図２２は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図２３】図２３は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図２４】図２４は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図２５】図２５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図２６】図２６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図２７】図２７は、本発明の第２実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図２８】図２８は、本発明の第２実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。
【図２９】図２９は、本発明の第２実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
【図３０】図３０は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３１】図３１は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
【図３２】図３２は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その１）である。
【図３３】図３３は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その２）である。
【図３４】図３４は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その３）である。
【図３５】図３５は、本発明の第４実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３６】図３６は、本発明の第４施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３７】図３７は、本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
【図３８】図３８は、本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その１）である。
【図３９】図３９は、本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その２）である。
【図４０】図４０は、本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図（その３）である。
【図４１】図４１は、本発明の第５実施形態による不揮発性半導体記憶装置を示す回路図である。
【図４２】図４２は、本発明の第５施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図４３】図４３は、本発明の第６実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図４４】図４４は、本発明の第６実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【図４５】図４５は、コントロールゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。
【図４６】図４６は、本発明の第６実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャートである。
【図４７】図４７は、本発明の第７実施形態による不揮発性半導体記憶装置の断面図である。
【図４８】図４８は、本発明の第７実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【符号の説明】
【００１７】
２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
８…低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域
１０…メモリセルアレイ
１２…第１の列デコーダ
１３…センスアンプ
１３ａ…比較器
１４…第２の列デコーダ
１６…第１の行デコーダ
１８…第２の行デコーダ
２０…半導体基板
２１…素子領域
２２…素子分離領域
２４…埋め込み拡散層
２６…ウェル
２８…トンネル絶縁膜
２８ａ…トンネル絶縁膜
２８ｂ…ゲート絶縁膜
３０ａ…フローティングゲート
３０ｂ…セレクトゲート
３２ａ、３２ｂ…絶縁膜
３４ａ…コントロールゲート
３４ｂ…ポリシリコン膜
３４ｃ、３４ｄ…ゲート電極
３５…不純物拡散層
３６ａ…不純物拡散層、ソース拡散層
３６ｂ…不純物拡散層
３６ｃ…不純物拡散層、ドレイン拡散層
３７…サイドウォール絶縁膜
３８ａ…シリサイド層、ソース電極
３８ｂ…シリサイド層、ドレイン電極
３８ｃ〜３８ｆ…シリサイド層
４０…層間絶縁膜
４２…コンタクトホール
４４…導体プラグ
４６…配線（第１金属配線層）
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線（第２金属配線層）
５６…層間絶縁膜
５８…コンタクトホール
６０…導体プラグ
６２…配線（第３金属配線層）
６４…熱酸化膜
６６…シリコン窒化膜
６８…溝
６９…犠牲酸化膜
７０…埋め込み拡散層
７２Ｐ…Ｐ型ウェル
７２Ｎ…Ｎ型ウェル
７４Ｐ…Ｐ型ウェル
７４Ｎ…Ｎ型ウェル
７６…ゲート絶縁膜
７８…ゲート絶縁膜
８０…反射防止膜
８２…シリコン酸化膜
８４…シリコン窒化膜、サイドウォール絶縁膜
８６…低濃度拡散層
８８…低濃度拡散層
９０…低濃度拡散層
９２…低濃度拡散層
９３…シリコン酸化膜、サイドウォール絶縁膜
９４…高濃度拡散層
９６…ソース／ドレイン拡散層
９８…高濃度拡散層
１００…ソース／ドレイン拡散層
１０２…高濃度拡散層
１０４…ソース／ドレイン拡散層
１０６…高濃度拡散層
１０８…ソース／ドレイン拡散層
１１０Ｎ…高耐圧Ｎチャネルトランジスタ
１１０Ｐ…高耐圧Ｐチャネルトランジスタ
１１２Ｎ…低電圧Ｎチャネルトランジスタ
１１２Ｐ…低電圧Ｐチャネルトランジスタ
１１４…シリコン窒化膜
１１６…シリコン酸化膜
１１８…シリコン酸化膜
１２０…シリコン酸化膜
１２２…シリコン酸化膜
１２４…シリコン酸化膜
１２６…シリコン酸化膜
１２８…シリコン酸化膜
１３０…層間絶縁膜
１３２…コンタクトホール
１３４…導体プラグ
１３６…配線（第４金属配線層）
１３８…シリコン酸化膜
１４０…シリコン酸化膜
１４２…層間絶縁膜
１４３…コンタクトホール
１４４…導体プラグ
１４５…配線
１４６…シリコン酸化膜
１４８…シリコン窒化膜
１５０…第１の保護トランジスタ
１５１…第２の保護トランジスタ
１５２…第３の保護トランジスタ
１５４…制御回路
ＳＴ…選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ１…第１のワード線
ＷＬ２…第２のワード線
ＳＬ…ソース線
ＣＬ１…第１の制御線
ＣＬ２…第２の制御線
ＣＬ３…第３の制御線
【発明を実施するための最良の形態】
【００１８】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図１乃至図２６を用いて説明する。【００１９】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図１乃至図５を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。【００２０】
図１に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが構成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。【００２１】
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１０が構成されている。【００２２】
ある行のメモリセルＭＣのメモリセルトランジスタＭＴのソースと、かかる行に隣接する他の行のメモリセルＭＣのメモリセルトランジスタＭＴのソースとは、互いに電気的に接続されている。即ち、互いに隣接する２つの列に存在する複数の選択トランジスタのソースは、互いに電気的に接続されている。【００２３】
また、ある行のメモリセルＭＣの選択トランジスタＳＴのドレインと、かかる行に隣接する他の行のメモリセルＭＣの選択トランジスタＳＴのドレインとは、互いに電気的に接続されている。即ち、互いに隣接する２つの列に存在する複数の選択トランジスタのドレインは、互いに電気的に接続されている。【００２４】
ソース線ＳＬとビット線ＢＬとは交互に設けられている。ソース線ＳＬとビット線ＢＬとは並行するように設けられている。【００２５】
互いに隣接する２つの列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。【００２６】
互いに隣接する２つの列に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。【００２７】
第１のワード線ＷＬ１と第２のワード線ＷＬ２とは、ソース線ＳＬ及びビット線ＢＬに交差するように設けられている。また、第１のワード線ＷＬ１と第２のワード線ＷＬ２とは並行するように設けられている。【００２８】
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。【００２９】
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。【００３０】
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、第１の列デコーダ１２に接続されている。列デコーダ１２は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。また、列デコーダ１２は、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位をも制御する。列デコーダ１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。列デコーダ１２は、比較的低い電圧で動作する低電圧回路（低耐圧回路）により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダ１２に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ１２に低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダ１２に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。【００３１】
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第１の列デコーダ１２と第２の列デコーダ１４の両方に接続されている。第２の列デコーダ１４は、メモリセルトランジスタＭＴに情報を書き込む際に、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。【００３２】
なお、上述したように、メモリセルＭＣに書き込まれた情報を読み出す際には、ソース線ＳＬは第１の列デコーダ１２により制御される。【００３３】
第２の列デコーダ１４は、高電圧回路（高耐圧回路）により構成されている。本実施形態において第２の列デコーダ１４に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、上述したように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは第１の列デコーダ１２により制御される。このため、第２の列デコーダ１４の動作速度が比較的遅くても、特段の問題はない。【００３４】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ１６に接続されている。第１の行デコーダ１６は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１２の電位を制御するためのものである。第１の行デコーダ１６は、高電圧回路（高耐圧回路）により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダ１６に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１に電源電圧ＶＣＣを常に印加しておく。このため、第１の行デコーダ１６に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。【００３５】
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１８に接続されている。第２の行デコーダ１８は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダ１８は、低電圧回路（低耐圧回路）により構成されている。本実施形態において第２の行デコーダ１８に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１８に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。【００３６】
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図２乃至図５を用いて説明する。図２は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図３は、図２のＡ−Ａ′断面図である。図４は、図２のＢ−Ｂ′断面図である。図５は、図２のＣ−Ｃ′断面図である。【００３７】
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。【００３８】
素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。【００３９】
半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。【００４０】
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２を介して、コントロールゲート３４ａを共通接続する第１のワード線ＷＬ１が形成されている。【００４１】
半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。【００４２】
セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。【００４３】
フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。【００４４】
メモリセルトランジスタＭＴのドレインを構成する不純物拡散層３６ｂと選択トランジスタＳＴのソースを構成する不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより構成されている。【００４５】
フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。【００４６】
また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。【００４７】
メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、コントロールゲー３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。【００４８】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３８ａ、３８ｂとを有するメモリセルトランジスタＭＴが構成されている。【００４９】
また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが構成されている。選択トランジスタＳＴは、ＮＭＯＳトランジスタである。本実施形態では、選択トランジスタとして、ＰＭＯＳトランジスタより動作速度が速いＮＭＯＳトランジスタが用いられているため、動作速度の向上に寄与することができる。【００５０】
メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから成る層間絶縁膜４０が形成されている。【００５１】
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。【００５２】
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。【００５３】
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。【００５４】
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。【００５５】
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。【００５６】
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。【００５７】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。【００５８】
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。【００５９】
層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。【００６０】
コンタクトホール５８内には、例えばタングステンより成る導体プラグ６０が埋め込まれている。【００６１】
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。【００６２】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０（図１参照）が構成されている。【００６３】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図６乃至図１０を用いて説明する。図６は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６において括弧内は非選択線の電位を示している。また、図６においてＦはフローティングを示している。【００６４】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図６乃至図８を用いて説明する。図７は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図８は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。【００６５】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、図８に示すタイムチャートに従い、各部の電位を図６及び図７に示すように設定する。【００６６】
まず、選択すべきメモリセル（選択セル）ＭＣ（ＳＥＬＥＣＴ）のアドレスを確定する（図８参照）。【００６７】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されているビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとする。一方、選択ビット線ＢＬ（ＳＥＬＥＣＴ）以外のビット線ＢＬの電位をフローティングとする。また、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されているソース線（選択ソース線）ＳＬ（ＳＥＬＥＣＴ）の電位を０Ｖ（接地）とする。なお、選択ソース線ＳＬ（ＳＥＬＥＣＴ）は、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に対して第１の側に位置している。また、選択セルＭＣ（ＳＥＬＥＣＴ）に隣接するメモリセル（隣接セル）ＭＣ（ＡＤＪＡＣＥＮＴ）に接続されたソース線（隣接ソース線）ＳＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとする。なお、隣接ソース線ＳＬ（ＡＤＪＡＣＥＮＴ）は、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に対して、第１の側と反対側の第２の側に位置している。また、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインと隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）の選択トランジスタＳＴのドレインとは、選択ビット線ＢＬ（ＳＥＬＥＣＴ）により共通接続されている。また、その他のソース線ＳＬの電位、即ち、選択ソース線ＳＬ（ＳＥＬＥＣＴ）及び隣接ソース線ＳＬ（ＳＥＬＥＣＴ）を除くソース線ＳＬの電位は、フローティングとする。また、すべての第１のワード線ＷＬ１の電位は、読み出し待機時において、常にＶＣＣとする。ウェル２６の電位はいずれも０Ｖとする。【００６８】
次に、選択ビット線ＢＬ（ＳＥＬＥＣＴ）をセンスアンプ１３に接続する（図８参照）。【００６９】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位をＶＣＣとする（図８参照）。一方、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）を除く複数の第２のワード線ＷＬ２の電位を０Ｖとする。【００７０】
選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）には電流が流れない。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣのままとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はセンスアンプ１３により検出される。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣのままの場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報は“１”であると判断される（図８参照）。【００７１】
一方、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位は徐々に低下し、やがて０Ｖとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣより低くなった場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“０”であると判断される（図８参照）。【００７２】
こうして、メモリセルトランジスタＭＴに書き込まれた情報が読み出される。【００７３】
本実施形態では、第１のワード線ＷＬ１の電位が読み出し待機時において常にＶＣＣに設定されているため、ソース線ＳＬの電位とビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御することにより、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する第１の列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬの電位は第１の列デコーダ１２により制御されるため、ソース線ＳＬも高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１８が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２も高速で制御される。このため、本実施形態によれば、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。【００７４】
なお、本実施形態において、隣接ソース線ＳＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとするのは、以下のような理由によるものである。【００７５】
即ち、隣接ソース線ＳＬ（ＳＥＬＥＣＴ）の電位をフローティングとした場合には、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）を選択していないにもかかわらず、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまう虞がある。この場合には、選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れるか否かにかかわらず、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に電流が流れることとなる。選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れていないにもかかわらず、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れた場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されてしまう。【００７６】
これに対し、本実施形態では、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、隣接ソース線ＳＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとする。このため、本実施形態では、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまうことがない。このため、本実施形態によれば、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されるのを防止することが可能となる。【００７７】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図６、図９及び図１０を用いて説明する。図９は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。図１０は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。【００７８】
メモリセルトランジスタＭＴに情報を書き込む際には、図１０に示すタイムチャートに従い、各部の電位を図６及び図９に示すように設定する。【００７９】
まず、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位を０Ｖとする。また、選択セルＭＣ（ＳＥＬＥＣＴ）に隣接する隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）の選択トランジスタＳＴのドレインに接続されたビット線（隣接ビット線）ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとする。なお、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）は、選択ソース線ＳＬ（ＳＥＬＥＣＴ）に対して第１の側に位置しており、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴのソースに接続されたソース線（選択ソース線）ＳＬ（ＳＥＬＥＣＴ）に隣接している。また、選択ソース線ＳＬ（ＳＥＬＥＣＴ）は、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に対して第１の側に位置しており、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に隣接している。また、選択ビット線ＢＬ（ＳＥＬＥＣＴ）及び隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）を除く他のソース線ＳＬの電位を０Ｖ（接地）とする。【００８０】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位を、ＶＣＣとする。一方、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）以外の第２のワード線ＷＬ２の電位、即ち、非選択の第２のワード線ＷＬ２の電位を、０Ｖ（接地）とする。【００８１】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位を、例えば９Ｖとする。選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位は、後述する選択されたソース線ＳＬ（ＳＥＬＥＣＴ）の電位より高い電位とする。一方、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）以外の第１のワード線ＷＬ１の電位、即ち、非選択の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。【００８２】
次に、選択すべきメモリセルＭＣに接続されているソース線ＳＬ（ＳＥＬＥＣＴ）の電位を、例えば５Ｖとする。一方、選択されたソース線ＳＬ（ＳＥＬＥＣＴ）以外のソース線ＳＬの電位、即ち、非選択のソース線ＳＬの電位をフローティングとする。【００８３】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。【００８４】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。【００８５】
なお、本実施形態において、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとするのは、以下のような理由によるものである。【００８６】
即ち、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位を０Ｖ（接地）とした場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報を書き込む際に、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴがオン状態になるのみならず、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）の選択トランジスタＳＴまでもがオン状態となってしまう。そうすると、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報が書き込まれるのみならず、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）のメモリセルトランジスタＭＴにも情報が誤って書き込まれてしまう。【００８７】
これに対し、本実施形態では、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとするため、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報を書き込む際に、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）の選択トランジスタＳＴがオフ状態となる。このため、本実施形態によれば、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）のメモリセルトランジスタＭＴに情報が誤って書き込まれてしまうのを防止することができる。【００８８】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図６を用いて説明する。【００８９】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬの電位は、いずれも例えば−９Ｖとする。第２のワード線ＷＬ２の電位は、いずれもフローティングとする。ウェル２６の電位は、いずれも例えば＋９Ｖとする。【００９０】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。【００９１】
このように本実施形態によれば、選択トランジスタＳＴのドレイン３６ｃを共通接続するビット線ＢＬの電位を制御する第１の列デコーダ１２が、高速動作が可能な低電圧回路により構成されており、選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１８が、高速動作が可能な低電圧回路により構成されており、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、メモリセルトランジスタＭＴのソース３６ａを共通接続するソース線ＳＬが第１の列デコーダ１２により制御される。本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、ビット線ＢＬと第２のワード線ＷＬ２とソース線とが高速で制御され得るため、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。【００９２】
また、本実施形態では、選択トランジスタＳＴがＮＭＯＳトランジスタにより構成されているため、ＰＭＯＳトランジスタにより選択トランジスタを構成する場合と比較して、動作速度の高速化に寄与することができる。【００９３】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１１乃至図２６を用いて説明する。図１１乃至図２６は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）及び図２０（ａ）、図２１、図２３及び図２５は、メモリセルアレイ領域（コア領域）２を示している。図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１、図２３及び図２５の紙面左側の図は、図２のＣ−Ｃ′断面に対応している。図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１、図２３及び図２５の紙面右側は、図２のＡ−Ａ′断面に対応している。図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２２、図２４及び図２６は、周辺回路領域４を示している。図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２２、図２４及び図２６の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示しており、高耐圧トランジスタが形成される領域６のうちの紙面右側は高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２２、図２４及び図２６の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。【００９４】
まず、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。【００９５】
次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。【００９６】
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成する。【００９７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【００９８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。【００９９】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。【０１００】
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図１１参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。【０１０１】
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。【０１０２】
次に、図１２に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。【０１０３】
次に、図１３に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より成る素子分離領域２２が形成される。【０１０４】
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。【０１０５】
次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。【０１０６】
次に、図１４に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６８を成長する。【０１０７】
次に、図１５に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。埋め込み拡散層２４の上部は、Ｐ型のウェル２６となる。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。【０１０８】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の埋め込み拡散層７０を枠状に形成する。かかる枠状の埋め込み拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。埋め込み拡散層２４と埋め込み拡散層７０とにより囲まれた領域は、Ｐ型のウェル７２Ｐとなる。【０１０９】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。【０１１０】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。【０１１１】
次に、半導体基板２０の表面に存在する犠牲酸化膜６８をエッチング除去する。【０１１２】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。【０１１３】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。【０１１４】
次に、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。【０１１５】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。【０１１６】
次に、図１６に示すように、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。【０１１７】
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。【０１１８】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。【０１１９】
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。【０１２０】
次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する。【０１２１】
次に、ウエットエッチングにより、低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。【０１２２】
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる。【０１２３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。【０１２４】
次に、全面に、反射防止膜８０を形成する。【０１２５】
次に、図１７に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成るセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。【０１２６】
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。【０１２７】
次に、図１８に示すように、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。【０１２８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１２９】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１３０】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ〜３６ｃが形成される。この後、フォトレジスト膜を剥離する。【０１３１】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、コントロールゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。【０１３２】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。【０１３３】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。【０１３４】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。【０１３５】
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタのゲート電極３４ｄが形成される。【０１３６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１３７】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１３８】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。【０１３９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１４０】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１４１】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。【０１４２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１４３】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１４４】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。【０１４５】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１４６】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１４７】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。【０１４８】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。【０１４９】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される（図１９参照）。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。【０１５０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１５１】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１５２】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。【０１５３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１５４】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１５５】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。【０１５６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１５７】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１５８】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。【０１５９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１６０】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。【０１６１】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。【０１６２】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。【０１６３】
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ｃの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される（図２０参照）。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ポリシリコン膜３４ｂ上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。【０１６４】
次に、未反応のコバルト膜をエッチング除去する。【０１６５】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。【０１６６】
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。【０１６７】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。【０１６８】
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。【０１６９】
次に、図２１及び図２２に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。【０１７０】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。【０１７１】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。【０１７２】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、ソース／ドレイン拡散層３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図２３、図２４参照）。【０１７３】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。【０１７４】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。【０１７５】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。【０１７６】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。【０１７７】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される。【０１７８】
次に、図２５及び図２６に示すように、例えば高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１１８を形成する。【０１７９】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。【０１８０】
次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。【０１８１】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。【０１８２】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。【０１８３】
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。【０１８４】
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜５４を形成する。【０１８５】
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より成る配線（第２金属配線層）５４が形成される。【０１８６】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。【０１８７】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。【０１８８】
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。【０１８９】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。【０１９０】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。【０１９１】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより成る導体プラグ６０（図２６参照）が埋め込まれる。【０１９２】
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。【０１９３】
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より成る配線（第３金属配線層）６２が形成される。【０１９４】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。【０１９５】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。【０１９６】
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。【０１９７】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。【０１９８】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。【０１９９】
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより成る導体プラグ（図示せず）１３４が埋め込まれる。【０２００】
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。【０２０１】
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より成る配線（第４金属配線層）１３６が形成される。【０２０２】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。【０２０３】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。【０２０４】
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。【０２０５】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。【０２０６】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。【０２０７】
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより成る導体プラグ１４４が埋め込まれる。【０２０８】
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。【０２０９】
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より成る配線（第５金属配線層）１４５が形成される。【０２１０】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。【０２１１】
次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。【０２１２】
こうして本実施形態による不揮発性半導体記憶装置が製造される。【０２１３】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法を図２７乃至図２９を用いて説明する。図２７は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図２７において括弧内は非選択線の電位を示している。また、図２７においてＦはフローティングを示している。図２８は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図２９は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図１乃至図２６に示す第１実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２１４】
本実施形態による不揮発性半導体記憶装置の構成は、図１を用いて上述した第１実施形態による不揮発性半導体記憶装置の構成と同様である。【０２１５】
本実施形態による不揮発性半導体記憶装置の読み出し方法は、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣに設定することに主な特徴がある。【０２１６】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、図２９に示すタイムチャートに従い、各部の電位を図２７及び図２８に示すように設定する。【０２１７】
まず、選択すべきメモリセル（選択セル）ＭＣ（ＳＥＬＥＣＴ）のアドレスを確定する。【０２１８】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとする。また、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとする。また、選択ビット線ＢＬ（ＳＥＬＥＣＴ）と隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）とを除く他のビット線ＢＬの電位をフローティングとする。なお、後述する選択ソース線ＳＬ（ＳＥＬＥＣＴ）は、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に対して第１の側に位置している。隣接ソース線ＳＬ（ＡＤＪＡＣＥＮＴ）は、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に対して、第１の側と反対側の第２の側に位置している。隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）は、隣接ソース線ＳＬ（ＡＤＪＡＣＥＮＴ）に対して、第２の側に位置している。また、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインと隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）の選択トランジスタＳＴのドレインとは、選択ビット線ＢＬ（ＳＥＬＥＣＴ）により共通接続されている。また、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）のメモリセルトランジスタＭＴのソースと、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）に隣接する他の隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）′のメモリセルトランジスタＭＴのソースとは、隣接ソース線ＳＬ（ＡＤＪＡＣＥＮＴ）により共通接続されている。隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）は、他の隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）′の選択トランジスタＳＴのドレインに接続されている。また、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）に接続された隣接ソース線ＳＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣとする。また、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されたソース線（選択ソース線）ＳＬ（ＳＥＬＥＣＴ）の電位を０Ｖ（接地）とする。また、その他のソース線ＳＬの電位、即ち、選択ソース線ＳＬ（ＳＥＬＥＣＴ）及び隣接ソース線ＳＬ（ＳＥＬＥＣＴ）を除くソース線ＳＬの電位は、フローティングとする。また、すべての第１のワード線ＷＬ１の電位は、読み出し待機時において、常にＶＣＣとする。ウェル２６の電位はいずれも０Ｖとする。【０２１９】
次に、選択ビット線ＢＬ（ＳＥＬＥＣＴ）をセンスアンプ１３に接続する（図２９参照）。【０２２０】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位をＶＣＣとする（図２９参照）。一方、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）を除く複数の第２のワード線ＷＬ２の電位を０Ｖとする。【０２２１】
選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）には電流が流れない。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣのままとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はセンスアンプ１３により検出される。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣのままの場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報は“１”であると判断される（図２９参照）。【０２２２】
一方、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬ（ＳＥＬＥＣＴ）に電流が流れる。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位は徐々に低下し、やがて０Ｖとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣより低くなった場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“０”であると判断される（図２９参照）。【０２２３】
こうして、メモリセルトランジスタＭＴに書き込まれた情報が読み出される。【０２２４】
なお、本実施形態において、隣接ビット線ＢＬ（ＡＤＪＡＣＥＮＴ）の電位をＶＣＣに設定するのは、以下のような理由によるものである。【０２２５】
即ち、隣接ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がフローティングである場合には、隣接ソース線ＳＬ（ＳＥＬＥＣＴ）の電位をＶＣＣに設定した場合であっても、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）及び他の隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）′において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまう虞がある。この場合には、選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れるか否かにかかわらず、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に電流が流れてしまう。選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れていないにもかかわらず、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）及び他の隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）′において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れた場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されてしまう。【０２２６】
これに対し、本実施形態では、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、隣接ソース線ＳＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとするのみならず、隣接ビット線ＢＬ（ＳＥＬＥＣＴ）の電位をもＶＣＣとする。このため、本実施形態によれば、隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）及び他の隣接セルＭＣ（ＡＤＪＡＣＥＮＴ）′において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまうのをより確実に防止することができる。このため、本実施形態によれば、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されるのをより確実に防止することが可能となる。【０２２７】
なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法と同様である。【０２２８】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法を図３０及び図３４を用いて説明する。図３０は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３０において括弧内は非選択線の電位を示している。また、図３０においてＦはフローティングを示している。図３１は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図３２乃至図３４は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図１乃至図２９に示す第１又は第２実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２２９】
本実施形態による不揮発性半導体記憶装置の読み出し方法は、すべてのビット線ＢＬの電位とすべてのソース線の電位をＶＣＣ′に設定し、この後、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位をＶＣＣに設定し、選択ソース線ＳＬの電位を０Ｖとすることにより、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことに主な特徴がある。【０２３０】
本実施形態による不揮発性半導体記憶装置の構成は、図１を用いて上述した第１実施形態による不揮発性半導体記憶装置の構成と同様である。【０２３１】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、図３１に示すタイムチャートに従い、各部の電位を図３０及び図３２乃至図３４に示すように設定する。【０２３２】
まず、選択すべきメモリセル（選択セル）ＭＣ（ＳＥＬＥＣＴ）のアドレスを確定する。【０２３３】
次に、すべてのビット線ＢＬの電位をＶＣＣ′に設定するとともに、すべてのソース線ＳＬの電位をＶＣＣ′に設定する（図３２参照）。ＶＣＣ′は、電源電圧ＶＣＣと等しい電圧、又は、電源電圧ＶＣＣより低い電圧とする。こうして、すべてのビット線ＢＬ及びすべてのソース線ＳＬがＶＣＣ′にチャージアップされる。また、すべての第１のワード線ＷＬ１の電位は、読み出し待機時において、常にＶＣＣとする。ウェル２６の電位はいずれも０Ｖとする。【０２３４】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとする。また、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴのソースに接続された選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位を０Ｖとする（図３３参照）。【０２３５】
次に、選択ビット線ＢＬ（ＳＥＬＥＣＴ）をセンスアンプ１３に接続する（図３１参照）。【０２３６】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位をＶＣＣとする（図３４参照）。なお、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）を除くすべての第２のワード線ＷＬ２の電位は０Ｖとする。【０２３７】
選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）には電流が流れない。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣとなる。選択セルＭＣ（ＳＥＬＥＣＴ）以外のメモリセルＭＣにおいてリーク電流が生じたとしても、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣ′より低くなることはない。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はセンスアンプ１３により検出される。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣ′以上の場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報は“１”であると判断される（図３１参照）。【０２３８】
一方、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）に電流が流れる。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位は徐々に低下し、やがて０Ｖとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位がＶＣＣ′より低くなった場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“０”であると判断される（図３１参照）。【０２３９】
こうして、メモリセルトランジスタＭＴに書き込まれた情報が読み出される。【０２４０】
なお、本実施形態において、非選択のビット線ＢＬの電位をＶＣＣ′とし、非選択のソース線の電位をＶＣＣ′とするのは、以下のような理由によるものである。【０２４１】
即ち、非選択のビット線ＢＬの電位や非選択のソース線ＳＬの電位がフローティングである場合には、選択セルＭＣ（ＳＥＬＥＣＴ）以外のメモリセルＭＣにおいて、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまう虞がある。この場合には、選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れるか否かにかかわらず、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に電流が流れてしまう。選択セルＭＣ（ＳＥＬＥＣＴ）において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れていないにもかかわらず、選択セルＭＣ（ＳＥＬＥＣＴ）以外のメモリセルＭＣにおいて、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れた場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されてしまう。【０２４２】
これに対し、本実施形態では、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、非選択のビット線ＢＬと非選択のソース線ＳＬの電位をＶＣＣ′とする。このため、本実施形態によれば、選択セルＭＣ（ＳＥＬＥＣＴ）以外のメモリセルＭＣにおいて、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れた場合であっても、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“１”の場合には、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣ′以上となる。このため、本実施形態によれば、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が誤って判断されるのをより確実に防止することが可能となる。【０２４３】
なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法と同様である。【０２４４】
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法を図３５及び図４０を用いて説明する。図３５は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図３６は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３６において括弧内は非選択線の電位を示している。また、図３６においてＦはフローティングを示している。図３７は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図３８乃至図４０は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図１乃至図３４に示す第１乃至第３実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２４５】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置を図３５を用いて説明する。【０２４６】
本実施形態による不揮発性半導体記憶装置は、第１の列デコーダ１２に比較器１３ａが接続されていることに主な特徴がある。【０２４７】
図３５に示すように、第１の列デコーダ１２には、比較器１３ａが接続されている。比較器１３ａは、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位と非選択のソース線ＳＬの電位ＶＣＣ′の電位とを比較するためのものである。【０２４８】
選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位が非選択のソース線ＳＬの電位ＶＣＣ′の電位より高い場合には、比較器１３ａの出力は例えば“Ｈ”レベル（ハイレベル）となる。【０２４９】
一方、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位が非選択のソース線ＳＬの電位ＶＣＣ′の電位より低い場合には、比較器１３ａの出力は例えば“Ｌ”レベル（ローレベル）となる。【０２５０】
比較器１３ａの出力は、比較器１３に接続された外部回路（図示せず）により読み出される。【０２５１】
こうして、本実施形態による不揮発性半導体記憶装置が構成されている。【０２５２】
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法を図３６乃至図４０を用いて説明する。【０２５３】
選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、図３７に示すタイムチャートに従い、各部の電位を図３６及び図３８乃至図４０に示すように設定する。【０２５４】
まず、選択すべきメモリセル（選択セル）ＭＣ（ＳＥＬＥＣＴ）のアドレスを確定する。【０２５５】
次に、すべてのビット線ＢＬの電位をＶＣＣ′に設定するとともに、すべてのソース線ＳＬの電位をＶＣＣ′に設定する（図３８参照）。ＶＣＣ′は、電源電圧ＶＣＣと等しい電圧、又は、電源電圧ＶＣＣより低い電圧とする。こうして、すべてのビット線ＢＬ及びすべてのソース線ＳＬがＶＣＣ′にチャージアップされる。また、すべての第１のワード線ＷＬ１の電位は、読み出し待機時において、常にＶＣＣとする。ウェル２６の電位はいずれも０Ｖとする。【０２５６】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位をＶＣＣとする。また、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴのソースに接続された選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位を０Ｖとする（図３９参照）。【０２５７】
次に、選択ビット線ＢＬ（ＳＥＬＥＣＴ）と非選択のソース線ＳＬとを比較器１３ａに接続する（図３７参照）。具体的には、非選択のソース線ＳＬを比較器１３ａの一方の入力端子（基準入力端子）に接続し、選択ビット線ＢＬ（ＳＥＬＥＣＴ）を比較器１３ａの他方の入力端子に接続する。【０２５８】
次に、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位をＶＣＣとする（図４０参照）。なお、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）を除くすべての第２のワード線ＷＬ２の電位は０Ｖとする。【０２５９】
選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線（選択ビット線）ＢＬ（ＳＥＬＥＣＴ）には電流が流れない。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣとなる。選択セルＭＣ（ＳＥＬＥＣＴ）以外のメモリセルＭＣにおいてリーク電流が生じたとしても、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位はＶＣＣ′より低くなることはない。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位が非選択のソース線ＳＬの電位ＶＣＣ′の電位より高い場合には、比較器１３ａの出力は例えば“Ｈ”レベルとなる。比較器１３ａの出力が例えば“Ｈ”レベルの場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報は“１”であると判断される（図３７参照）。【０２６０】
一方、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択ビット線ＢＬ（ＳＥＬＥＣＴ）に電流が流れる。このため、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位は徐々に低下し、やがて０Ｖとなる。選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位が非選択のソース線ＳＬの電位ＶＣＣ′の電位より低い場合には、比較器１３ａの出力は例えば“Ｌ”レベルとなる。比較器１３ａの出力が例えば“Ｌ”レベルの場合には、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴの情報が“０”であると判断される（図３７参照）。【０２６１】
こうして、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに書き込まれた情報が読み出される。【０２６２】
なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法と同様である。【０２６３】
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図４１及び図４２を用いて説明する。図４１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図４０に示す第１乃至第４実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２６４】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図４１を用いて説明する。【０２６５】
本実施形態による不揮発性半導体記憶装置は、ビット線ＢＬが第１の保護トランジスタ１５０を介して第１の列デコーダ１２に接続されており、ソース線ＳＬが第２の保護トランジスタ１５１を介して第１の列デコーダ１２に接続されており、第２のワード線ＷＬ２が第３の保護トランジスタ１５２を介して第２の行デコーダ１８に接続されていることに主な特徴がある。【０２６６】
図４１に示すように、各々のビット線ＢＬは、第１の保護トランジスタ１５０を介して行デコーダ１２に接続されている。換言すれば、第１の保護トランジスタ１５０のソース／ドレインの一方がビット線ＢＬに接続されており、第１の保護トランジスタ１５０のソース／ドレインの他方が列デコーダ１２に接続されている。【０２６７】
各々の第１の保護トランジスタ１５０のゲートは、第１の制御線ＣＬ１を介して制御回路１５４に接続されている。各々の第１の保護トランジスタ１５０は、制御回路１５４により制御される。【０２６８】
第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５０の耐圧を十分に確保するためである。【０２６９】
また、各々のソース線ＳＬは、第２の保護トランジスタ１５１を介して行デコーダ１２に接続されている。換言すれば、第２の保護トランジスタ１５１のソース／ドレインの一方がソース線ＳＬに接続されており、第２の保護トランジスタ１５１のソース／ドレインの他方が列デコーダ１２に接続されている。【０２７０】
各々の第２の保護トランジスタ１５１のゲートは、第２の制御線ＣＬ２を介して制御回路１５４に接続されている。各々の第２の保護トランジスタ１５１は、制御回路１５４により制御される。【０２７１】
第２の保護トランジスタ１５１のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第２の保護トランジスタ１５１のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第２の保護トランジスタ１５１の耐圧を十分に確保するためである。【０２７２】
また、各々の第２のワード線ＷＬ２は、第２の保護トランジスタ１５２を介して第２の行デコーダ１８に接続されている。換言すれば、第２の保護トランジスタ１５２のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、第２の保護トランジスタ１５２のソース／ドレインの他方が第２の行デコーダ１８に接続されている。【０２７３】
各々の第２の保護トランジスタ１５２のゲートは、第３の制御線ＣＬ３を介して制御回路１５４に接続されている。各々の第３の保護トランジスタ１５２は、制御回路１５４により制御される。【０２７４】
第３の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第３の保護トランジスタ１５２のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第３の保護トランジスタ１５２の耐圧を十分に確保するためである。【０２７５】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【０２７６】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図４１及び図４２を用いて説明する。図４２は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図４２において括弧内は非選択線の電位を示している。また、図４２においてＦはフローティングを示している。【０２７７】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図４２を用いて説明する。【０２７８】
本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとし、第３の制御線ＣＬ３の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の保護トランジスタ１５０、第２の保護トランジスタ１５１及び第３の保護トランジスタ１５２をオン状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１乃至第４実施形態のいずれかによる不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。【０２７９】
第１の保護トランジスタ１５０、第２の保護トランジスタ１５１及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第１の列デコーダ１２に電気的に接続されており、ソース線ＳＬは第１の列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第２の行デコーダ１８に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第１乃至第４実施形態のいずれかによる不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。【０２８０】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図４１及び４２を用いて説明する。【０２８１】
本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を０Ｖとし、第３の制御線ＣＬ３の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０及び第３の保護トランジスタ１５２をオン状態とする一方、第２の保護トランジスタ１５１をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１乃至第４実施形態のいずれかによる不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。【０２８２】
メモリセルトランジスタＭＴに情報を書き込む際には、第２の列デコーダ１４により選択ソース線ＳＬ（ＳＥＬＥＣＴ）に高電圧が印加される。第１の行デコーダ１２は低電圧回路（低耐圧回路）により構成されているため、選択ソース線ＳＬ（ＳＥＬＥＣＴ）が第１の列デコーダ１２に接続されている状態で、第２の行デコーダ１４により選択ソース線ＳＬ（ＳＥＬＥＣＴ）に高電圧を印加した場合には、第１の行デコーダ１２が破壊されてしまう虞がある。本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、第２の保護トランジスタ１５１をオフ状態とするため、低電圧回路より成る第１の列デコーダ１２がソース線ＳＬから電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際に、低電圧回路より成る第１の列デコーダ１２が破壊されるのを防止することができる。【０２８３】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図３２を用いて説明する。【０２８４】
メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の制御線ＣＬ１の電位を０Ｖとし、第２の制御線ＣＬ２の電位を０Ｖとし、第３の制御線ＣＬ３の電位を０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０、第２の保護トランジスタ１５１及び第３の保護トランジスタ１５２をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１乃至第４実施形態のいずれかによる不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。【０２８５】
メモリセルアレイ１０に書き込まれた情報を消去する際には、第１のワード線ＷＬ１とウェル２６に高電圧が印加される。第１の列デコーダ１２及び第２の行デコーダ１８は低電圧回路により構成されているため、第１の列デコーダ１２や第２の行デコーダ１８がメモリセルアレイ１０に電気的に接続された状態でメモリセルアレイ１０の情報を消去した場合には、第１の列デコーダ１２や第２の行デコーダ１８が破壊されてしまう虞がある。本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際に、第１の保護トランジスタ１５０、第２の保護トランジスタ１５１及び第３の保護トランジスタ１５２をオフ状態とするため、ビット線ＢＬが第１の列デコーダ１２から電気的に分離され、ソース線ＳＬが第１の列デコーダ１２から電気的に分離され、第２のワード線ＷＬ２が第２の行デコーダ１８から電気的に分離される。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際に、低電圧回路より成る第１の列デコーダ１２及び第２の行デコーダ１６が、メモリセルアレイ１０から電気的に分離される。このため、本実施形態によれば、メモリセルアレイ１０に書き込まれた情報を消去する際に、耐圧の低い第１の列デコーダ１２及び第２の行デコーダ１８が破壊されるのを防止することができる。【０２８６】
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置の書き込み方法を図４３乃至図４５を用いて説明する。図４３は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図４３において括弧内は非選択線の電位を示している。また、図４３においてＦはフローティングを示している。図４４は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図４５は、コントロールゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。図１乃至図４２に示す第１乃至第５実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２８７】
本実施形態による不揮発性半導体記憶装置の構成は、上述した第１乃至第５実施形態のいずれかによる不揮発性半導体記憶装置の構成と同様である。【０２８８】
本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択セルＭＣ（ＳＥＬＥＣＴ）に接続された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位を徐々に上昇させながら、選択ソース線ＳＬ（ＳＥＬＥＣＴ）に電圧をパルス状に印加することにより、選択セルＭＣ（ＳＥＬＥＣＴ）のメモリセルトランジスタＭＴに情報を書き込むことに主な特徴がある。【０２８９】
メモリセルトランジスタＭＴに情報を書き込む際には、図４３に示すように、選択ビット線ＢＬ（ＳＥＬＥＣＴ）の電位を０Ｖとする。また、隣接ビット線ＢＬ（ＡＤＪＵＳＴＡＮＴ）の電位をＶＣＣとする。また、その他のビット線ＢＬ、即ち、選択ビット線ＢＬ（ＳＥＬＥＣＴ）と隣接ビット線ＢＬ（ＡＤＪＵＳＴＡＮＴ）以外のビット線ＢＬの電位を、０Ｖ（接地）とする。【０２９０】
また、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第２のワード線ＷＬ２（ＳＥＬＥＣＴ）の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２（ＳＥＬＥＣＴ）以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。【０２９１】
また、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に、図４４に示すように、徐々に上昇する電圧Ｖｓｔｅｐを印加する。一方、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）以外の第１のワード線ＷＬ１の電位を０Ｖ（接地）又はフローティングとする。【０２９２】
また、選択セルＭＣ（ＳＥＬＥＣＴ）に接続されている選択ソース線ＳＬ（ＳＥＬＥＣＴ）に、図４４に示すようにパルス状に電圧を印加する。選択ソース線ＳＬ（ＳＥＬＥＣＴ）に印加するパルス状の電圧は、例えば５Ｖとする。一方、選択ソース線ＳＬ（ＳＥＬＥＣＴ）以外のソース線ＳＬの電位を０Ｖ（接地）又はフローティングとする。【０２９３】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。【０２９４】
本実施形態において、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に印加する電圧Ｖｓｔｅｐを徐々に上昇させながら、選択されたソース線ＳＬ（ＳＥＬＥＣＴ）に電圧をパルス状に印加するのは、以下のような理由によるものである。即ち、メモリセルトランジスタＭＴのコントロールゲート３４ｂに高電圧を印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が、選択トランジスタＳＴのソース／ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタのソース／ドレイン間に大きい横方向電界が印加される一方、メモリセルトランジスタＭＴのソース／ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタＭＴのソース／ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタＭＴのソース／ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。本実施形態では、書き込みの初期の段階では、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に比較的低い電圧を印加するため、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が過度に高くなってしまうことはない。そして、選択ソース線ＳＬ（ＳＥＬＥＣＴ）に電圧をパルス状に印加すると、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が注入される。この後、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電圧を徐々に上昇させながら、選択ソース線ＳＬ（ＳＥＬＥＣＴ）に電圧をパルス状に印加すると、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が徐々に注入されていく。選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に印加される電圧Ｖｓｔｅｐは徐々に上昇していくが、フローティングゲート３０ａに蓄積される電荷も徐々に増加していくため、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が過度に大きくなってしまうことはない。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際の書き込み速度を高速化することができる。【０２９５】
図４５は、コントロールゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。図４５から分かるように、コントロールゲート電圧とメモリセルトランジスタＭＴの閾値電圧との差が２〜３Ｖとなるように、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電圧を上昇させれば、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電圧が上昇する毎に変化するメモリセルトランジスタＭＴの閾値電圧の変化量を、比較的大きく設定することが可能である。選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電圧が上昇する毎に変化するメモリセルトランジスタＭＴの閾値電圧の変化量が大きければ、メモリセルトランジスタＭＴに情報を高速で書き込むことが可能となる。従って、コントロールゲート電圧とメモリセルトランジスタＭＴの閾値電圧との差が２〜３Ｖとなるように、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電圧を徐々に上昇させることが望ましい。【０２９６】
なお、ここでは、図４４に示すように、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に印加する電圧を段階的に上昇させる場合を例に説明したが、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に印加する電圧は、図４４に示すような電圧に限定されるものではない。例えば、図４６に破線で示すように、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）に印加する電圧を連続的に上昇させてもよい。図４６は、本実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャートである。また、図４６に実線で示すように、電圧を上昇させた後に一時的に電圧を低下させ、更に高い電圧を印加するようにしてもよい。【０２９７】
［第７実施形態］
本発明の第７実施形態による不揮発性半導体記憶装置の書き込み方法を図４７及び図４８を用いて説明する。図４７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図４８は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図４８において括弧内は非選択線の電位を示している。また、図４８においてＦはフローティングを示している。図１乃至図４６に示す第１乃至第６実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０２９８】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置及びその読み出し方法を図４７を用いて説明する。【０２９９】
本実施形態による不揮発性半導体記憶装置は、Ｎ型のソース拡散層３６ａが形成された領域にＰ型のドーパント不純物が導入されており、これによりＰ型の不純物拡散層３５が形成されていることに主な特徴がある。【０３００】
図４７に示すように、Ｎ型のソース拡散層３６ａが形成された領域を含む領域には、Ｐ型のドーパント不純物が導入されている。これにより、Ｎ型のソース拡散層３６ａが形成された領域を含む領域に、Ｐ型の不純物拡散層３５が形成されている。【０３０１】
本実施形態において、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成しているのは、以下のような理由によるものである。【０３０２】
即ち、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成すると、Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制される。Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制されると、Ｎ型のソース拡散層３６ａの近傍において電界強度が強くなり、Ｎ型のソース拡散層３６ａの近傍においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。【０３０３】
なお、選択トランジスタＳＴのソース／ドレイン拡散層３６ｂ、３６ｃが形成されている領域にはＰ型のドーパント不純物が導入されていないため、選択トランジスタＳＴはＰ型のドーパント不純物の影響を受けることはない。このため、選択トランジスタＳＴの閾値電圧が高くなることはなく、選択トランジスタＳＴは高速動作することが可能である。【０３０４】
（読み出し方法）
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第１のワード線ＷＬ１にロジック回路の電源電圧ＶＣＣより高い電圧Ｖｒを印加することに主な特徴がある。【０３０５】
本実施形態では、メモリセルトランジスタＭＴのＮ型のソース拡散層３６ａを含む領域にＰ型の不純物拡散層３５が形成されているため、メモリセルトランジスタＭＴの閾値電圧が比較的高くなっている。このため、第１のワード線ＷＬ１に比較的低い電圧であるＶＣＣを印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流が流れない虞がある。【０３０６】
このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ロジック回路の電源電圧ＶＣＣより高い電圧Ｖｒを第１のワード線ＷＬ１に印加する。第１のワード線ＷＬ１に比較的高い電圧Ｖｒが印加されるため、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流を流すことができ、メモリセルトランジスタＭＴに書き込まれた情報を安定して読み出すことが可能となる。【０３０７】
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０３０８】
例えば、上記実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位を５Ｖに設定する場合を例に説明したが、メモリセルトランジスタＭＴに情報を書き込む際の選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位は５Ｖに限定されるものではない。メモリセルトランジスタＭＴに情報を書き込む際の選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位は、ロジック回路の電源電圧ＶＣＣより高い電圧とすればよい。少なくともロジック回路の電源電圧ＶＣＣより高い電圧を選択ソース線ＳＬ（ＳＥＬＥＣＴ）に印加すれば、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることが可能である。【０３０９】
また、上記実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位を９Ｖに設定する場合を例に説明したが、メモリセルトランジスタＭＴに情報を書き込む際における選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位は９Ｖに限定されるものではない。メモリセルトランジスタＭＴに情報を書き込む際における選択された第１のワード線ＷＬ１（ＳＥＬＥＣＴ）の電位は、選択ソース線ＳＬ（ＳＥＬＥＣＴ）の電位より高い電位とすればよい。
【産業上の利用可能性】
【０３１０】
本発明による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法は、高速で動作し得る不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を提供するのに有用である。
【図１】
2008041306.tif 000003
【図２】
2008041306.tif 000004
【図３】
2008041306.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008041306.tif 000009
【図８】
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【図９】
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【図１０】
2008041306.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【手続補正書】
【提出日】平成20年12月19日(2008.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、
互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と、
同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と、
互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、
複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと、
複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと、
複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと、
複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、
前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、
前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記複数のビット線は、第１の保護トランジスタを介してそれぞれ前記第１の列デコーダに接続されており、
前記複数のソース線は、第２の保護トランジスタを介してそれぞれ前記第１の列デコーダに接続されており、
前記複数の第２のワード線は、第３の保護トランジスタを介してそれぞれ前記第２の行デコーダに接続されており、
複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項又は第２項記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前記コントロールゲートと、前記フローティングゲートの一方の側の前記半導体基板内に形成され、前記ソースを構成するＮ型の第１の不純物拡散層と、前記フローティングゲートの他方の側の前記半導体基板内に形成されたＮ型の第２の不純物拡散層とを有し、
前記第１の不純物拡散層が形成された領域を含む領域にＰ型のドーパント不純物が導入されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第１の列デコーダにより第１の電圧を印加し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に前記第１の行デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第３の電圧を印加することにより、
前記一のビット線の電位に基づいて前記一のメモリセルに書き込まれた情報を読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項５】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧と等しい電圧又は前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のメモリセルに書き込まれた情報を前記一のビット線の電位に基づいて読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項６】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第１のワード線に前記第１の行デコーダにより第１の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第１の列デコーダにより第２の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第２の電圧より高い電圧である第３の電圧を前記第１の列デコーダにより選択的に印加し、前記一のビット線に対して第１の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第１の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に前記第２の行デコーダにより第４の電圧を印加し、前記一のソース線と異なる他の前記ソース線の電位と前記一のビット線の電位とを比較することにより、前記一のメモリセルに書き込まれた情報を読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項７】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダとを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込み方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、
前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項８】
請求の範囲第７項記載の不揮発性半導体記憶装置の書き込み方法において、
前記一のビット線を接地し、前記他のビット線に前記第２の電圧を印加した後に、前記一の第２のワード線に前記第４の電圧を印加し、
前記一の第２のワード線に前記第４の電圧を印加した後に、前記一の第１のワード線に前記第３の電圧を選択的に印加し、
前記一の第１のワード線に前記第３の電圧を印加した後に、前記一のソース線に前記第１の電圧を印加することにより、前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項９】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込みであって、
前記制御回路により前記第２の保護トランジスタを制御することにより前記複数のソース線を前記第１の行デコーダから電気的に分離し、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第１の列デコーダにより接地し、
前記一のビット線に対して第１の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第２の列デコーダにより第１の電圧を印加し、
前記一のソース線に対して前記第１の側に位置し、前記一のソース線に隣接する他のビット線に、前記第１の列デコーダにより第２の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第１のワード線に、第３の電圧を前記第１の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第２のワード線に、前記第２の行デコーダにより第４の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１０】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと；互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と；同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第１のワード線と；同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第２のワード線と；互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と；複数の前記ビット線に第１の保護トランジスタを介して接続され、複数の前記ソース線に第２の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第１の列デコーダと；複数の前記第１のワード線に接続され、前記複数の第１のワード線の電位を制御する第１の行デコーダと；複数の前記第２のワード線に第３の保護トランジスタを介して接続され、前記複数の第２のワード線の電位を制御する第２の行デコーダと；複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第２の列デコーダと；複数の前記第１の保護トランジスタ、複数の前記第２の保護トランジスタ及び複数の前記第３の保護トランジスタを制御する制御回路とを有し、前記第１の列デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されており、前記第２の行デコーダは、前記第１の行デコーダ及び前記第２の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の消去方法であって、
前記制御回路により前記第１の保護トランジスタを制御することにより、前記複数のビット線を前記第１の行デコーダから電気的に分離し、
前記制御回路により前記第２の保護トランジスタを制御することにより、前記複数のソース線を前記第１の行デコーダから電気的に分離し、
前記制御回路により前記第３の保護トランジスタを制御することにより、前記第２の行デコーダを前記複数の第２のワード線から電気的に分離し、
前記第１の行デコーダにより前記複数の第１のワード線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【国際調査報告】
2008041306.tif 000051
2008041306.tif 000052
2008041306.tif 000053
2008041306.tif 000054