(57)【要約】  本発明の目的は、Ｐ型ＭＯＳトランジスタのゲート電極を構成する材料の仕事関数を容易に制御可能なＰ型ＭＯＳトランジスタの製造方法、その製造方法によって製造したＰ型ＭＯＳトランジスタ、そのＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置を提供することである。  上記の課題を解決するため、本発明は、Ｎ型領域を備える基板を用意する工程と、高誘電体絶縁膜からなるゲート絶縁膜を基板の表面に形成するゲート絶縁膜形成工程と、Ｎ型領域に不純物が添加されていないアモルファスシリコンからなるゲート電極を形成する工程と、アモルファスシリコンの膜質を制御する熱処理工程と、その後、ゲート電極上にニッケル（Ｎｉ）を堆積する工程と、膜質を制御したアモルファスシリコンとニッケル（Ｎｉ）とからニッケルシリサイドを形成する工程と、からなるＰ型ＭＯＳトランジスタの製造方法を提供する。 （選択図面）  図３
2008099499.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を基板上に形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にアモルファスシリコンからなるゲート電極を形成するゲート電極形成工程と、
前記アモルファスシリコンの膜質を制御する熱処理を行う熱処理工程と、
その後、前記ゲート電極上にニッケル（Ｎｉ）層を堆積するニッケル堆積工程と、
前記ゲート電極と前記ニッケル（Ｎｉ）とからニッケルシリサイドを形成するシリサイド形成工程と、を備えるＰ型ＭＯＳトランジスタの製造方法。
【請求項２】
前記熱処理はＲＴＡで行うことを特徴とする請求項１に記載のＰ型ＭＯＳトランジスタの製造方法。
【請求項３】
前記熱処理はレーザ照射で行うことを特徴とする請求項１に記載のＰ型ＭＯＳトランジスタの製造方法。
【請求項４】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項１に記載のＰ型ＭＯＳトランジスタの製造方法。
【請求項５】
Ｐ型ＭＯＳトランジスタ形成領域とＮ型ＭＯＳトランジスタ形成領域を備えた基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記Ｐ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極と、前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第２ゲート電極を形成するゲート電極形成工程と、
前記第１ゲート電極を構成する前記アモルファスシリコンの膜質を選択的に制御する熱処理を行う熱処理工程と、
その後、前記第１ゲート電極上及び前記第２ゲート電極上にニッケル（Ｎｉ）を堆積するニッケル（Ｎｉ）堆積工程と、
前記第１ゲート電極及び前記第２ゲート電極に前記ニッケル（Ｎｉ）を反応させ、ニッケルシリサイドにより、前記第１ゲート電極及び前記第２ゲート電極を構成するシリサイド形成工程と、を備えることを特徴とするＣＭＯＳ型の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項５に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項７】
前記熱処理はレーザ照射であることを特徴とする請求項５に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項８】
前記ニッケル（Ｎｉ）堆積工程の前に、前記第２ゲート電極に砒素（Ａｓ）を注入する不純物注入工程を備えることを特徴とする請求項５に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項９】
前記ゲート電極形成工程は
前記第１ゲート電極に対応する第１ダミーゲート電極と
前記第２ゲート電極に対応する第２ダミーゲート電極を形成する工程と
前記第１ダミーゲート電極及び前記第２ダミーゲート電極の両側の側面に絶縁物からなる側壁を形成する工程と
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去する工程と
アモルファスシリコンを側壁間のみに埋め込み、第１ゲート電極及び第２ゲート電極とする工程と、から構成されることを特徴とする請求項５に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１０】
前記不純物注入工程における前記砒素（Ａｓ）の注入量は、前記シリサイド形成工程後において、前記砒素を前記第２ゲート電極と前記ゲート絶縁膜との界面に６×１０２１[ｃｍ−３]以上偏析させる量であることを特徴とする請求項８に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１１】
Ｐ型ＭＯＳトランジスタ形成領域及びＮ型ＭＯＳトランジスタ形成領域を備えた基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記Ｐ型ＭＯＳトランジスタ形成領域及び前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなるＰ型ＭＯＳトランジスタ用の第１ゲート電極及びＮ型ＭＯＳトランジスタ用のダミーゲート電極を形成するゲート電極形成工程と、
前記第１ゲート電極及び前記ダミーゲート電極の側壁部分に前記第１ゲート電極及び前記ダミーゲート電極を囲むように絶縁物からなる側壁を夫々形成する側壁形成工程と、
前記アモルファスシリコンの膜質を制御する熱処理を行う熱処理工程と、
前記前記ダミーゲート電極を除去するダミーゲート電極除去工程と、
前記前記ダミーゲート電極を囲むように形成された前記側壁の内部にアモルファスシリコンを埋め込み、第２ゲート電極を形成する工程と、
その後、前記第１ゲート電極及び前記第２ゲート電極の上にニッケル（Ｎｉ）を堆積するニッケル（Ｎｉ）堆積工程と、
前記第１ゲート電極及び前記第２のゲート電極と、前記ニッケル（Ｎｉ）とからそれぞれニッケルシリサイドを形成するシリサイド形成工程、とからなることを特徴とするＣＭＯＳ型の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項１１に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１３】
前記熱処理はＲＴＡで行うことを特徴とする請求項１１に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１４】
前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ニッケル（Ｎｉ）堆積工程の前に、前記第２ゲート電極に、砒素（Ａｓ）を注入する不純物注入工程を備えることを特徴とする請求項１１に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１５】
前記不純物注入工程における前記砒素（Ａｓ）の注入量は、前記シリサイド形成工程後において、前記砒素を前記第２ゲート電極と前記ゲート絶縁膜との界面に６×１０２１[ｃｍ−３]以上偏析させる量であることを特徴とする請求項１４に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項１６】
Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を有するＣＭＯＳ型の半導体装置であって、
前記基板上に形成されたゲート絶縁膜と、
前記Ｐ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなる第１のゲート電極を備えるＰ型ＭＯＳトランジスタと、
前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、
ニッケルモノシリサイド（ＮｉＳｉ）が主成分であるニッケルシリサイドからなる第２のゲート電極を備えるＮ型ＭＯＳトランジスタと、
を有することを特徴とするＣＭＯＳ型の半導体装置。
【請求項１７】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項１６に記載のＣＭＯＳ型の半導体装置。
【請求項１８】
前記第２ゲート電極に砒素（Ａｓ）を含むことを特徴とする請求項１６に記載のＣＭＯＳ型の半導体装置。
【請求項１９】
前記砒素（Ａｓ）が前記第２ゲート電極と、前記ゲート絶縁膜との界面に６×１０２１[ｃｍ−３]以上偏析していることを特徴とする請求項１８に記載のＣＭＯＳ型の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型ＭＯＳトランジスタの製造方法、その製造方法により製造したＰ型ＭＯＳトランジスタ、そのＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置の製造方法、及び、その製造方法によって製造されたＣＭＯＳ型の半導体装置に関し、特に、ニッケルシリサイドによりゲート電極を構成したＰ型ＭＯＳトランジスタの製造方法、その製造方法により製造されたＰ型ＭＯＳトランジスタ、そのＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置の製造方法、及び、その製造方法によって製造されたＣＭＯＳ型の半導体装置に関する。
【背景技術】
【０００２】
シリコン基板上に形成されたＭＯＳトランジスタのソース・ドレイン電極及びゲート電極の材料として、上記の電極の抵抗値を低下させる目的で、金属とシリコンとの化合物である金属シリサイドが用いられてきた。そして、金属シリサイドの１つであるニッケルシリサイドは、ゲート電極の低抵抗化、及び、ゲート電極材料の仕事関数の制御という観点から、次世代半導体装置に向けた技術として有望視されている。【０００３】
ここで、Ｐ型ＭＯＳトランジスタにおいて、ゲート電極のすべてをニッケルシリサイドにより構成する場合、上記のゲート電極にＰ型不純物をイオン注入しても、ニッケルシリサイドの仕事関数はほとんど変動しない。そのため、上記のゲート電極を有するＰ型ＭＯＳトランジスタにおいてフラットバンド電圧を制御できない。
そこで、ニッケルシリサイドによりゲート電極を構成する際に、ゲート電極にＰ型不純物をイオン注入せずに、複数種類のシリサイド相からなるニッケルシリサイドによりゲート電極を構成し、ニッケルシリサイドの仕事関数を制御する方法が提案されている。すなわち、ゲート電極において、１価のニッケルシリサイド（ＮｉＳｉ）に対して、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉ等の多価のニッケルシリサイドの組成比率を変化させることが提案されている。１価のニッケルシリサイド（ＮｉＳｉ）より、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉ等の多価のニッケルシリサイドの仕事関数のほうが、ニッケル（Ｎｉ）の仕事関数に近い仕事関数となるためである。そのため、１価のニッケルシリサイド（ＮｉＳｉ）と多価のニッケルシリサイドとの組成比率を変化させることにより、Ｐ型ＭＯＳトランジスタにおいてフラットバンド電圧を制御することができる。【０００４】
しかし、通常のＰ型ＭＯＳトランジスタの製造方法では、ゲート電極を形成するニッケルシリサイドはポリシリコン（Ｐ−Ｓｉ）にニッケル（Ｎｉ）を反応させて形成されるため、ゲート電極の表面に近い部分でしか、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）が形成されない。通常のポリシリコン（Ｐ−Ｓｉ）において、ニッケル（Ｎｉ）の拡散が表面付近で制限されると考えられるからである。
そこで、Ｐ型ＭＯＳトランジスタのゲート電極において、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率を増加させるため、例えば、特許文献１（特開２００５−２９４７９９号公報）に示すような製造方法が提案されている。特許文献１の記載によれば、Ｐ型ＭＯＳトランジスタのゲート電極をポリシリコンにより形成し、レジストによってゲート電極以外の部分をマスクした後、ポリシリコンを反応性イオンエッチングにより後退させる。その後、ゲート電極上にニッケル（Ｎｉ）を堆積させ、ニッケル（Ｎｉ）とゲート電極を形成するポリシリコンとを適度な温度でアニールして反応させ、ニッケルシリサイドを形成する。そうすると、ゲート電極の表面付近の領域でしか多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）が形成されなくても、ゲート電極を構成する材料層は薄いので、ゲート電極は多くの多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含む材料で構成されることになる。
【特許文献１】特開２００５−２９４７９９号公報
【発明の開示】
【０００５】
（発明が解決しようとする課題）
しかし、上記のＰ型ＭＯＳトランジスタの製造方法では、ゲート電極とゲート絶縁膜との界面近くのゲート電極材料中に含まれる多価のニッケルシリサイドの組成比率を変更することは容易ではない。ゲート電極を構成する材料層の厚さを精度よく制御する必要があるからである。従って、ゲート電極を構成する材料の仕事関数を制御することは容易ではない。また、ＣＭＯＳ型の半導体装置を製造するにあたり、Ｐ型ＭＯＳトランジスタのみに上記の工程を行うことになり、ＣＭＯＳ型の半導体装置を製造する工程を簡略にできない。
【０００６】
そこで、本発明の目的は、Ｐ型ＭＯＳトランジスタのゲート電極を構成する材料の仕事関数を容易に制御可能なＰ型ＭＯＳトランジスタの製造方法、そのＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置の製造方法、及び、その製造方法で製造したＣＭＯＳ型の半導体装置を提供することである。
【０００７】
（課題を解決するための手段）
本発明は、ゲート絶縁膜を前記基板上に形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に不純物が添加されていないアモルファスシリコンからなるゲート電極を形成するゲート電極形成工程と、前記アモルファスシリコンの膜質を制御する熱処理を行う熱処理工程と、その後、前記ゲート電極上にニッケル（Ｎｉ）層を堆積するニッケル堆積工程と、前記ゲート電極と前記ニッケル（Ｎｉ）とからニッケルシリサイドを形成するシリサイド形成工程と、を備えるＰ型ＭＯＳトランジスタの製造方法である。ゲート電極を構成するアモルファスシリコンの膜質を制御することにより、その後のニッケルシリサイド形成工程で、ゲート電極中に含まれる多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の混在比率を制御することができる。
【０００８】
また、本発明は、Ｐ型ＭＯＳトランジスタ形成領域とＮ型ＭＯＳトランジスタ形成領域を備えた基板を用意する基板準備工程と、ゲート絶縁膜を前記基板上に形成するゲート絶縁膜形成工程と、前記Ｐ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極と、前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第２ゲート電極を形成するゲート電極形成工程と、前記第１ゲート電極を構成する前記アモルファスシリコンの膜質を選択的に制御する熱処理を行う熱処理工程と、その後、前記第１ゲート電極上及び前記第２ゲート電極上にニッケル（Ｎｉ）を堆積するニッケル（Ｎｉ）堆積工程と、前記第１ゲート電極及び前記第２ゲート電極に前記ニッケル（Ｎｉ）を反応させ、ニッケルシリサイドにより、前記第１ゲート電極及び前記第２ゲート電極を構成するシリサイド形成工程と、を備えることを特徴とするＣＭＯＳ型の半導体装置の製造方法である。第１ゲート電極を構成するアモルファスシリコンの膜質を選択的に制御する熱処理工程は、電極の形状を変更するものではない。従って、Ｐ型ＭＯＳトランジスタの形成工程とＮ型ＭＯＳトランジスタの形成工程をほぼ同一とすることができる。
【０００９】
さらに、本発明は、Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を有するＣＭＯＳ型の半導体装置であって、前記基板上に形成されたゲート絶縁膜と、前記Ｐ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなる第１のゲート電極を備えるＰ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、ニッケルモノシリサイド（ＮｉＳｉ）が主成分であるニッケルシリサイドからなる第２のゲート電極を備えるＮ型ＭＯＳトランジスタと、を有することを特徴とするＣＭＯＳ型の半導体装置である。Ｐ型ＭＯＳトランジスタのゲート電極材料と、Ｎ型ＭＯＳトランジスタのゲート電極材料とは異なるものであるため、それぞれのゲート電極材料の仕事関数が異なる。
【００１０】
（発明の効果）
本発明に係るＰ型ＭＯＳトランジスタの製造方法は、ゲート電極を構成するアモルファスシリコンの膜質を制御する熱処理工程を有するため、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の混在比率を制御した材料でゲート電極を形成したＰ型ＭＯＳトランジスタの製造が容易となる効果がある。
本発明に係るＣＭＯＳ型の半導体装置の製造方法は、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含むゲート電極を形成するにあたり、ゲート電極の形状の変更を伴わない。
そのため、上記のＣＭＯＳ型の半導体装置の製造方法は、上記のＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置の製造を容易とすることができる。すなわち、上記のＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置を製造する工程の簡略化が可能になる。
本発明に係るＣＭＯＳ型の半導体装置は、ゲート電極材料が異なるＰ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタとを有する。従って、それぞれのゲート電極材料の仕事関数が異なる。
【図面の簡単な説明】
【００１１】
【図１】図１Ａ〜図１Ｄは、本発明の第１実施形態にかかるＰ型ＭＯＳトランジスタの製造工程の一部を示す断面図である。
【図２】図２Ｅ〜図２Ｈは、本発明の第１実施形態にかかるＰ型ＭＯＳトランジスタの製造工程の一部を示す断面図である。
【図３】図３Ｉ〜図３Ｊは、本発明の第１実施形態にかかるＰ型ＭＯＳトランジスタの製造工程の一部を示す断面図である。
【図４】図４は、本発明の第１実施形態にかかるレーザの照射もしくはＲＴＡによる熱処理工程を経たアモルファスシリコンとニッケル（Ｎｉ）とを反応させて形成したニッケルシリサイドからなるゲート電極を有するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の推移を示した図である。
【図５】図５は、本発明の第１実施形態にかかる図３Ｌのゲート電極を形成するニッケルシリサイドのＸ線回折パターンを示した図である。
【図６】図６Ａ〜図６Ｂ、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図７】図７Ｃ〜図７Ｄは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図８】図８Ｅ〜図８Ｆは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図９】図９Ｇ〜図９Ｈは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１０】図１０Ｉ〜図１０Ｊは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１１】図１１Ｋ〜図１１Ｌは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１２】図１２Ｍ〜図１２Ｎは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１３】図１３は、第２実施形態にかかるＮ型ＭＯＳトランジスタにおいて、ニッケルシリサイドからなるゲート電極の試料深さと砒素（Ａｓ）濃度の関係を示す図である。
【図１４】図１４は、第２実施形態にかかるＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の推移と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧の推移を示す図である。
【図１５】図１５Ａ〜図１５Ｂは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１６】図１６Ｃ〜図１６Ｄは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１７】図１７Ｅ〜図１７Ｆは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１８】図１８Ｇ〜図１８Ｈは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図１９】図１９Ｉ〜図１９Ｊは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図２０】図２０Ｋ〜図２０Ｌは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図２１】図２１Ｍ〜図２１Ｎは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
【図２２】図２２は、本発明の第３実施形態にかかるＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧を示した図である。
【符号の説明】
【００１２】
１  シリコン基板
１Ａ  Ｎ型領域（Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域１Ａ）
１Ｂ  Ｐ型領域（Ｐ型を示すＮ型ＭＯＳトランジスタ形成領域１Ｂ）
２  素子分離領域
３  ゲート絶縁膜
３Ａ、３Ｂ  ゲート絶縁膜
４  ダミーゲート電極
４Ａ、４Ｂ  ダミーゲート電極
４０Ａ  ゲート電極
４０Ｂ  ダミーゲート電極
５  絶縁膜
５Ａ、５Ｂ  絶縁膜
６  ソース・ドレイン領域
６Ａ  Ｐ型不純物拡散領域
６Ｂ  エクステンション領域
６０  ソース・ドレイン領域
６０Ａ  Ｎ型不純物拡散領域
６０Ｂ  エクステンション領域
７  側壁
７Ａ、７Ｂ  側壁
８  金属膜
９  シリサイド電極
９Ａ、９Ｂ  シリサイド電極
１０  層間絶縁膜
１２  アモルファスシリコンからなるゲート電極
１２Ａ、１２Ｂ  アモルファスシリコンからなるゲート電極
１３  ニッケル（Ｎｉ）
１４  ニッケルシリサイドからなるゲート電極
１４Ａ、１４Ｂ  ニッケルシリサイドからなるゲート電極
１５  レジスト
１６  酸化シリコン（ＳｉＯ２）膜
１７  レジスト
１８  アモルファスシリコン
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態にかかるＰ型ＭＯＳトランジスタ、もしくはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを有する半導体装置及び半導体装置の製造方法の第１実施形態、第２実施形態、第３実施形態について説明する。ただし、本発明は各実施形態に限定されるものではない。【００１４】
（第１実施形態）
本発明の第１実施形態を、図１Ａ〜図１Ｄ，図２Ｅ〜図２Ｈ、図３Ｉ〜図３Ｌ、図４、図５を用いて詳細に説明する。【００１５】
第１実施形態にかかるＰ型ＭＯＳトランジスタの製造工程は、アモルファスシリコンの膜質を制御する熱処理工程を備え、その後アモルファスシリコンにニッケル（Ｎｉ）を反応させて形成したニッケルシリサイドからなるゲート電極を有するＰ型ＭＯＳトランジスタの製造方法である。上記の製造方法によれば、ゲート電極材料に含まれる多価のニッケルシリサイドの組成比率を制御でき、ゲート電極材料の仕事関数を制御できる。その結果、Ｐ型ＭＯＳトランジスタのゲート電極、ゲート絶縁膜、基板からなるキャパシタのフラットバンド電圧を制御することができる。【００１６】
＜第１実施形態のＰ型ＭＯＳトランジスタの製造工程＞
図１Ａ〜図３Ｌは、本発明の第１実施形態にかかるＰ型ＭＯＳトランジスタの製造工程の一部を示す各要部断面模式図である。
図１Ａに示すように、シリコン基板１にＮ型不純物をイオン注入し、その後シリコン基板１をアニールすることで、Ｎ型領域１Ａを備えるシリコン基板１を用意する。その後、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、シリコン基板１のＮ型領域１Ａに各素子を分離するための素子分離領域２を形成する。なお、Ｎ型導電性を示すシリコン基板１を使用することとしてもよい。【００１７】
図１Ｂにように、素子分離領域２を形成したシリコン基板１の全面かつ表面に、酸化シリコン（ＳｉＯ２）より誘電率が高く、絶縁性をもつハフニウム（Ｈｆ）系酸化物である高誘電率絶縁膜（ｈｉｇｈ−Ｋ膜）からなるゲート絶縁膜３を、例えばＣＶＤ法により膜厚約３．５ｎｍで形成する。本実施形態におけるゲート絶縁膜３は、例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）からなる。なお、上記のゲート絶縁膜３は通常のシリコン酸化膜（ＳｉＯ２）であってもよい。【００１８】
図１Ｃはダミーゲート電極形成工程の要部断面模式図である。なお、本実施形態に係るゲート電極形成工程は、ダミーゲート電極４を形成する工程、ダミーゲート電極４を除去する工程、ダミーゲート電極４を除去した箇所にアモルファスシリコンからなるゲート電極１２を形成する工程とからなる。ただし、ダミーゲート電極４を形成する工程とダミーゲート電極４を除去する工程間にあるソース・ドレイン領域形成工程はゲート電極形成工程に含まれない。
図１Ｃに示すように、ゲート絶縁膜３の上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてダミーゲート電極４の形成材料であるポリシリコンを膜厚約１００ｎｍで堆積し、ダミーゲート電極４の形成材料であるポリシリコン上に、絶縁膜５の形成材料である例えば酸化シリコン（ＳｉＯ２）、又は、シリコン窒化膜（ＳｉＮ）を形成する。その後、リソグラフィー、及び、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法である異方性エッチングにより、絶縁膜５、ポリシリコン、ゲート絶縁膜３はシリコン基板１のＮ型領域１Ａの上に、ゲート電極の形状にパターニングされる。この異方性エッチングにより、ポリシリコンはダミーゲート電極４の形状にパターニングされる。【００１９】
図１Ｄに示すように、絶縁膜５をマスクにして、シリコン基板１のＮ型領域１Ａに、Ｐ型不純物、例えばＢイオンを１〜５ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行うことにより、最大深さ約５ｎｍのエクステンション領域６Ｂをダミーゲート電極４の両側に形成する。その後、例えばＣＶＤ法を用いて素子形成領域全面に例えば窒化シリコン（ＳｉＮ）膜もしくは酸化シリコン（ＳｉＯ２）膜を形成する。そして、例えばＲＩＥ法である異方性エッチングを用い、ゲート絶縁膜３、ダミーゲート電極４、絶縁膜５が積層形成されている側面に側壁７を形成する。
その後、絶縁膜５と側壁７をマスクにして、Ｐ型不純物、例えばＢイオンを５〜１０ｋｅＶの加速エネルギーの下、４〜８×１０１５[ｃｍ−２]の注入量でシリコン基板１のダミーゲート電極４の両側にイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行い、側壁７近傍のエクステンション領域６Ｂに最大深さ約２０ｎｍのＰ型不純物拡散領域６Ａを形成する。そして、全面に、例えばＣＶＤ法やスパッタリング法を用いて全面に高温の熱処理に耐性のある例えばコバルト（Ｃｏ）又はニッケル（Ｎｉ）からなる金属膜８を堆積させる。【００２０】
図２Ｅに示すように、全面に堆積した金属膜８とＰ型不純物拡散領域６Ａとを１０００℃程度の熱処理を１０秒間行って反応させ、Ｐ型不純物拡散領域６Ａにコバルトシリサイド又はニッケルシリサイドからなるシリサイド電極９を約１０〜２０ｎｍの厚みで形成する。その後、図示しない未反応の金属膜を、例えば硫酸過水等の薬液処理により除去する。このとき、ダミーゲート電極４の上部及び側部は、絶縁膜５と側壁７があるため、ダミーゲート電極４はシリサイド化されない。【００２１】
図２Ｆに示すように、ＣＶＤ法を用いて、全面に窒化シリコン（ＳｉＮ）もしくは酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１０を成膜する。この層間絶縁膜１０は、ダミーゲート電極４の形成部よりも厚く、ダミーゲート電極４及び絶縁膜５を合計した厚さよりも薄いことが望ましい。そして、ダミーゲート電極４上に絶縁膜５の一部を残すように、層間絶縁膜１０上でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後、希フッ酸（ＨＦ）等を用いて、ダミーゲート電極４上の絶縁膜５を除去する。【００２２】
図２Ｇに示すように、有機アルカリ溶液、例えばＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングにより、側壁７及び層間絶縁膜１０に対し、ダミーゲート電極４を選択的にエッチングする。【００２３】
図２Ｈに示すように、全面に減圧ＣＶＤ法を用いて、例えばシラン（ＳｉＨ４）２０％／ヘリウム（Ｈｅ）８０％の希釈ガスを用い、５２０〜５４０℃でアモルファスシリコンを層状に形成する。
なお、上記のような条件でアモルファスシリコンを堆積させると、アモルファスシリコンに含まれる導電性の不純物を可及的に減らすことができる。シラン（ＳｉＨ４）ガス中の導電性の不純物がアモルファスシリコンへ混入することをヘリウム（Ｈｅ）が阻害するからである。
そこで、第１実施形態における導電性の不純物の含有量は１×１０１８[ｃｍ−３]以下とするのが望ましい。
ここで、上記のように導電性の不純物が減少すれば、後に説明する複数種類のシリサイド相からなるニッケルシリサイド本来の仕事関数を得ることができる。そうすると、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率による仕事関数の制御が容易となるからである。その結果、ゲート電極を構成する材料における多価のニッケルシリサイドの組成比率に対応する、Ｐ型ＭＯＳトランジスタの閾値の精度が向上する効果がある。
そして、アモルファスシリコンを層状に形成するとき、ダミーゲート電極４を囲むように形成された側壁７の内部にアモルファスシリコンが埋め込まれる。その後、側壁７と層間絶縁膜１０とを露出させるためにＣＭＰ法により層間絶縁膜１０上のアモルファスシリコンの除去を行う。その結果、アモルファスシリコンからなるゲート電極１２が形成される。
アモルファスシリコンをゲート電極１２に使用する理由は、アモルファスシリコンは、ポリシリコンよりも、後に述べるアモルファスシリコンの熱処理工程によって膜質（例えば、シリコンの結晶化の程度）を制御しやすいため、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率が高い複数種類のシリサイド相からなるニッケルシリサイドを形成しやすいからである。【００２４】
図３Ｉに示すように、アモルファスシリコンからなるゲート電極１２に対して熱処理工程を行う。熱処理工程の種類としては、次に挙げる２つの工程のうちいずれか、もしくは両方の工程が選択される。
１つの熱処理工程は、ゲート電極１２を形成するアモルファスシリコンに対してレーザを照射し、アモルファスシリコンからなるゲート電極１２を溶融させ、アモルファスシリコンの膜質を制御する工程である。レーザの出力は、例えば１０００〜１８００[ｍＪ／ｃｍ２]とする。もう１つの熱処理工程は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速高温熱処理）を行って、ゲート電極１２を形成するアモルファスシリコンを溶融させ、アモルファスシリコンの膜質を制御する工程である。ＲＴＡの条件は、例えば約１０００℃、１０秒間とする。これらの熱処理工程のうち、いずれかを選択するか、又は両方の工程を経ることにより、ゲート電極１２を形成するアモルファスシリコンの膜質、例えば、シリコンの結晶化の程度が制御される。なお、結晶化の程度とは、アモルファスシリコンを熱処理により多結晶化させた後における、結晶粒の大きさの程度、結晶粒の配向の程度などをいう。【００２５】
図３Ｊに示すように、ゲート電極１２を含む全面に、例えばＣＶＤ法やスパッタリング法を用いてニッケル（Ｎｉ）１３の膜を、例えば、膜厚４０ｎｍから８０ｎｍとなるように堆積する。【００２６】
図３Ｋにように、温度４００℃、６０秒間のＲＴＡを行い、アモルファスシリコンとニッケル（Ｎｉ）１３とを反応させ、ニッケルシリサイドからなるゲート電極１４を形成する。【００２７】
図３Ｌに示すように、ニッケルシリサイドからなるゲート電極１４の形成部分を例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬し、ゲート電極１４の上部に残る未反応ニッケル（Ｎｉ）１３を除去する。【００２８】
その後は、層間絶縁膜、コンタクト、配線を形成する工程を経て、本実施形態にかかるＰ型ＭＯＳトランジスタを備えるデバイスを完成させればよい。【００２９】
＜第１実施形態のＰ型ＭＯＳトランジスタが有する効果＞
図４は、本発明の第１実施形態にかかるレーザの照射もしくはＲＴＡによる熱処理工程を経たアモルファスシリコンとニッケル（Ｎｉ）とを反応させて形成したニッケルシリサイドからなるゲート電極を有するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の推移を示した図である。【００３０】
図４に、レーザの照射もしくはＲＴＡによる熱処理工程を経たアモルファスシリコンとニッケル（Ｎｉ）とを反応させて形成したニッケルシリサイドからなるゲート電極を有するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の推移を示す。図４の横軸は、ゲート電極を形成するアモルファスシリコンのレーザの照射もしくはＲＴＡによる熱処理工程の諸条件を示している。例えば、図４中に示す１０００[ｍＪ／ｃｍ２]とは、レーザの照射出力を示す。ゲート電極を形成するアモルファスシリコンに対するレーザの照射出力は、１０００[ｍＪ／ｃｍ２]、１２００[ｍＪ／ｃｍ２]、１５００[ｍＪ／ｃｍ２]、及び１８００[ｍＪ／ｃｍ２]である。レーザによる熱処理工程に対応したＰ型ＭＯＳトランジスタにおいて、それぞれの照射出力に対応したフラットバンド電圧の値は白丸で示し、破線で囲ってある。また、ＲＴＡの条件は、約１０００℃、１０秒間とする。ＲＴＡによる熱処理工程に対応したＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の値は黒丸で示す。
図４から明らかなように、レーザの照射出力が１０００[ｍＪ／ｃｍ２]から１８００[ｍＪ／ｃｍ２]へと推移するのに伴い、レーザの熱処理工程において、レーザの照射出力に対応するそれぞれのＰ型ＭＯＳトランジスタにおけるフラットバンド電圧は−０．４３[Ｖ]から−０．２８[Ｖ]へとプラスの方向に推移する。なお、ＲＴＡによる熱処理工程に対応するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧は、−０．１６[Ｖ]となる。図４から、ＲＴＡによるアモルファスシリコンの熱処理工程に対応するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧は、レーザの照射によるアモルファスシリコンの熱処理工程に対応するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と比較し、フラットバンド電圧がプラスの方向に推移することがわかる。つまり、アモルファスシリコンへの熱処理工程によって、膜質が制御されたシリコンとニッケル（Ｎｉ）とを反応させて形成したニッケルシリサイドからなるゲート電極を有するＰ型ＭＯＳトランジスタにおけるフラットバンド電圧は、アモルファスシリコンへの熱処理が強くなると、プラスの方向に推移することがわかる。【００３１】
図５は、本発明の第１実施形態にかかる図３Ｌのゲート電極を形成するニッケルシリサイドのＸ線回折パターンを示した図である。
アモルファスシリコンにＲＴＡによる熱処理工程を施した後、ニッケル（Ｎｉ）と反応させて形成したニッケルシリサイドの組成をＸＲＤ（Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）により調査した。なお、横軸におけるθはニッケルシリサイドにＸ線を照射する際のＸ線の回折方向を示す。縦軸はθに対応するＸ線検出器におけるカウント数、つまりＸ線の検出強度を示す。ＸＲＤにより得られたＸ線回折パターンと、複数種類の多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）のＸ線回折パターンとを比較することにより、ゲート電極を形成するニッケルシリサイドの種類がわかる。
図５から明らかなように、ＲＴＡによる熱処理工程を経たアモルファスシリコンとニッケル（Ｎｉ）と反応させて形成したニッケルシリサイドには、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、及びＮｉＳｉが存在しており、複数種類のシリサイド相が混在していることがわかる。従って、第１実施形態に示す工程でゲート電極を形成した場合は、ゲート電極を構成する材料に多価のニッケルシリサイド相が存在することが推定される。【００３２】
図５から、熱処理工程によりアモルファスシリコンの膜質を制御することにより、ゲート電極を構成するニッケルシリサイドに複数種類のシリサイド相を混在させることができることがわかる。すなわち、ゲート電極を形成するニッケルシリサイドにおいて、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率を高くすることができることがわかる。
ここで、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の仕事関数はニッケル（Ｎｉ）の仕事関数に近いものである。そうすると、第１実施形態のゲート電極を構成するニッケルシリサイドにおける多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率が高くなると、Ｐ型ＭＯＳトランジスタのゲート電極、ゲート絶縁膜、基板からなるキャパシタのフラットバンド電圧はプラスの方向にシフトすることが推測される。ここで、図４によれば、アモルファスシリコンへのレーザ照射の条件を強いエネルギーで行うと、又は、熱処理をレーザ照射からＲＴＡにかえると、上記のフラットバンド電圧がプラスにシフトする。従って、第１実施形態のＰ型ＭＯＳトランジスタの製造方法によれば、ゲート電極を構成するニッケルシリサイドにおける多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の組成比率を熱処理の条件により制御できることが推測される。
以上をまとめると、熱処理工程によりアモルファスシリコンの膜質を制御することにより、上記のアモルファスシリコンにニッケル（Ｎｉ）を反応させて形成したニッケルシリサイド、すなわち、ゲート電極を形成するニッケルシリサイド全体の仕事関数を制御できる。そうすると、Ｐ型ＭＯＳトランジスタにおいて、ゲート電極、ゲート絶縁膜、シリコン基板からなるキャパシタのフラットバンド電圧を制御することができる。すなわち、ゲート電極を構成するアモルファスシリコンの膜質を制御することにより、Ｐ型ＭＯＳトランジスタの閾値が制御できることが推測される。【００３３】
＜第１実施形態のＰ型ＭＯＳトランジスタの製造方法のまとめ＞
第１実施形態にかかるＰ型ＭＯＳトランジスタの製造方法は、ゲート絶縁膜を基板上に形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にアモルファスシリコンからなるゲート電極を形成する工程と、前記アモルファスシリコンの膜質を制御する熱処理制御工程と、その後、前記ゲート電極上にニッケル（Ｎｉ）層を堆積する工程と、前記ゲート電極と前記ニッケル（Ｎｉ）とからニッケルシリサイドを形成するシリサイド形成工程と、を備える。なお、ゲート電極はシリコン酸化膜であってもよいし、高誘電体膜であってもよい。
上記の製造方法によれば、熱処理工程によりアモルファスシリコンの膜質を制御することにより、多価のニッケルシリサイドの混在比率を制御したニッケルシリサイドを形成することができる。すなわち、ゲート電極材料中の多価のニッケルシリサイドの混在比率を制御したＰ型ＭＯＳトランジスタを容易に製造することができる効果がある。ゲート電極材料中の多価のニッケルシリサイドの混在比率を制御すると、ゲート電極を形成するニッケルシリサイド全体の仕事関数を制御できる。すなわち、Ｐ型ＭＯＳトランジスタの閾値を制御することができるという効果を奏する。【００３４】
＜第１実施形態のＰ型ＭＯＳトランジスタの構造のまとめ＞
第１実施形態のＰ型ＭＯＳトランジスタは、Ｎ型領域を備えるシリコン基板と、基板の表面に形成された高誘電体絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなるゲート電極と、前記ゲート電極の両側に形成されたソース・ドレイン電極と、を備え、前記ゲート電極材料に含まれる多価のニッケルシリサイドの組成比率が閾値に対応して決定されていることを特徴とするＰ型ＭＯＳトランジスタである。
なお、前記ゲート電極における導電性の不純物の含有量は、１×１０１８[ｃｍ−３]以下である。また、ゲート絶縁膜はシリコン酸化膜でよいし、高誘電体膜であってもよい。
上記のＰ型ＭＯＳトランジスタは、ニッケルシリサイドから構成されるゲート電極を有してはいるが、閾値は所定のものとなっている効果がある。
また、前記ゲート電極における導電性の不純物の含有量を、１×１０１８[ｃｍ３−３]以下とすると、多価のニッケルシリサイドの組成比率に対応する閾値の精度が向上する効果がある。【００３５】
（第２実施形態）
本発明の第２実施形態を、図６Ａ〜図６Ｂ、図７Ｃ〜図７Ｄ、図８Ｅ〜図８Ｆ、図９Ｇ〜図９Ｈ、図１０Ｉ〜図１０Ｊ、図１１Ｋ〜図１１Ｌ、図１２Ｍ〜図１２Ｎ、図１３、図１４を用いて詳細に説明する。第１実施形態がＰ型ＭＯＳトランジスタに関するものであるのに対し、第２実施形態はＣＭＯＳ型の半導体装置に関するものである。なお、第２実施形態にかかるＣＭＯＳ型の半導体装置は、レーザによる熱処理によってアモルファスシリコンの膜質を制御する工程の後に、ニッケルシリサイド化を行った、第１ゲート電極を有するＰ型ＭＯＳトランジスタを含むものである。【００３６】
そうすると、Ｐ型ＭＯＳトランジスタの第１ゲート電極を多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）で構成できるため、Ｐ型ＭＯＳトランジスタの第１ゲート電極に係わるキャパシタと、Ｎ型ＭＯＳトランジスタの第２ゲート電極に係わるキャパシタとのフラットバンド電圧の差を大きくすることができる。【００３７】
＜第２実施形態のＣＭＯＳ型の半導体装置の製造工程＞
図６Ａ〜図１２Ｎは本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図６Ａに示すように、Ｐ型を有するシリコン基板１において、Ｎ型不純物をＰ型ＭＯＳトランジスタ形成領域１Ａにイオン注入する。その後、シリコン基板１をアニールすることで、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂを備えるシリコン基板１を用意する。その後、例えばＬＯＣＯＳ法、又はＳＴＩ法を用い、シリコン基板１のＰ型ＭＯＳトランジスタ形成領域１Ａに各素子を分離するための素子分離領域２、Ｎ型ＭＯＳトランジスタ形成領域１Ｂに各素子を分離するための素子分離領域２をそれぞれ形成する。【００３８】
図６Ｂに示すように、素子分離領域２を形成したシリコン基板１の全面かつ表面に、酸化シリコン（ＳｉＯ２）より誘電率が高く、絶縁性をもつハフニウム（Ｈｆ）系酸化物である高誘電率絶縁膜（ｈｉｇｈ−Ｋ膜）からなるゲート絶縁膜３を、例えばＣＶＤ法により膜厚約３．５ｎｍで形成する。本実施形態におけるゲート絶縁膜３は、例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）からなる。なお、上記のゲート絶縁膜３は通常のシリコン酸化膜（ＳｉＯ２）であってもよい。【００３９】
図７Ｃ〜図７Ｄは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図７Ｃはダミーゲート電極形成工程の要部断面模式図である。なお、本実施形態に係るゲート電極形成工程は、ダミーゲート電極４Ａ及び４Ｂを形成する工程、ダミーゲート電極４Ａ及び４Ｂを除去する工程、ダミーゲート電極４Ａ及び４Ｂを除去した箇所にアモルファスシリコンからなるゲート電極１２Ａ及び１２Ｂを形成する工程とからなる。ただし、ダミーゲート電極４Ａ及び４Ｂを形成する工程とダミーゲート電極４Ａ及び４Ｂを除去する工程間にあるソース・ドレイン領域形成工程はゲート電極形成工程に含まれない。
図７Ｃに示すように、ゲート絶縁膜３の上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてダミーゲート電極４Ａ及び４Ｂの形成材料であるポリシリコンを膜厚約１００ｎｍで堆積する。その後、ダミーゲート電極４Ａ及び４Ｂの形成材料であるポリシリコン上に、絶縁膜５Ａ及び５Ｂの形成材料である例えば酸化シリコン（ＳｉＯ２）を形成する。その後、例えばリソグラフィー及び異方性エッチングにより、ゲート絶縁膜３、ポリシリコン、酸化シリコン（ＳｉＯ２）はＰ型ＭＯＳトランジスタ形成領域１Ａにおいて、ゲート絶縁膜３Ａ、ダミーゲート電極４Ａ、絶縁膜５Ａからなるゲート電極の形状にパターニングされる。同時に、Ｐ型を示すＮ型ＭＯＳトランジスタ形成領域１Ｂにおいて、ゲート絶縁膜３、ポリシリコン、酸化シリコン（ＳｉＯ２）はゲート絶縁膜３Ｂ、ダミーゲート電極４Ｂ，絶縁膜５Ｂからなるゲート電極の形状にパターニングされる。この異方性エッチングにより、ポリシリコンはダミーゲート電極４Ａ及び４Ｂの形状にパターニングされる。【００４０】
図７Ｄはダミーゲート電極４Ａ、Ｂ各々の両側にソース・ドレイン領域を形成する工程の要部断面模式図である。
図７Ｄに示すように、図７Ｃの構造の形状についで、Ｎ型ＭＯＳトランジスタ形成領域１Ｂ上にレジストマスクを形成した後、絶縁膜７Ａをマスクにして、シリコン基板１のＮ型を示すＰ型ＭＯＳトランジスタ形成領域１Ａに、Ｐ型不純物、例えばＢ（ボロン）イオンを１〜５ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行うことにより、深さ約５ｎｍのエクステンション領域６Ｂをダミーゲート電極４Ａの両側に形成する。
次に、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にレジストマスクを形成した後、シリコン基板１のＰ型を示すＮ型ＭＯＳトランジスタ形成領域１Ｂに、Ｎ型不純物、例えばＰイオンを５〜１５ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行うことにより、深さ約５ｎｍのエクステンション領域６０Ｂをダミーゲート電極４Ｂの両側に形成する。
その後、例えばＣＶＤ法を用いて素子形成領域全面に窒化シリコン（ＳｉＮ）を形成する。そして、例えば異方性エッチングを用い、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいてはゲート絶縁膜３Ａ、ダミーゲート電極４Ａ、絶縁膜５Ａが積層形成されている側面に側壁７Ａを形成する。同時に、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいてはゲート絶縁膜３Ｂ、ダミーゲート電極４Ｂ、絶縁膜５Ｂが積層形成されている側面に側壁７Ｂを形成する。
その後、Ｎ型ＭＯＳトランジスタ形成領域１Ｂ上にレジストマスクを形成した後、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいて、絶縁膜５Ａと側壁７Ａをマスクにして、Ｐ型不純物、例えばＢ（ボロン）イオンを５〜１０ｋｅＶの加速エネルギーの下、４〜８×１０１４[ｃｍ−２]の注入量でシリコン基板１のダミーゲート電極４Ａの両側のＰ型不純物拡散領域６Ａにイオン注入する。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行い、側壁７Ａの両側に深さ約２０ｎｍのＰ型不純物拡散領域６Ａを形成する。Ｐ型ＭＯＳトランジスタ形成領域１Ａをレジストでマスクした後、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいて、絶縁膜５Ｂと側壁７Ｂをマスクにして、Ｎ型不純物、例えばＰイオンを１０〜２０ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でシリコン基板１のダミーゲート電極４Ｂの両側のＮ型不純物拡散領域６０Ａにイオン注入する。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行い、側壁７Ｂの両側に深さ約２０ｎｍのＮ型不純物拡散領域６０Ａを形成する。そして、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂを含む全面に、例えばＣＶＤ法やスパッタリング法を用いて全面に高温の熱処理に耐性のあるたとえばコバルト（Ｃｏ）又はニッケル（Ｎｉ）からなる金属膜８を堆積させる。【００４１】
図８Ｅ〜図８Ｆは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図８Ｅはソース・ドレイン領域６、６０においてシリサイド電極（ソース電極及びドレイン電極）を形成する工程の要部断面模式図である。図８Ｅに示すように、図７Ｄの構造に加えて、Ｐ型不純物拡散領域６Ａにシリサイド電極９Ａ（ソース電極及びドレイン電極）を、Ｎ型不純物拡散領域６０Ａにシリサイド電極９Ｂを形成する。シリサイド電極９Ａの形成方法は、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂを含む全面に堆積した金属膜８とＰ型不純物拡散領域６Ａとを１０００℃程度の熱処理を１０秒行って反応させる。その後、Ｐ型不純物拡散領域６Ａにコバルトシリサイド又はニッケルシリサイドからなるシリサイド電極９Ａを約１０〜２０ｎｍの厚みで形成する。同時に、金属膜８とＮ型不純物拡散領域６０Ａとを１０００℃程度の熱処理を１０秒行って反応させ、Ｎ型不純物拡散領域６０Ａにシリサイド電極９Ｂ（ソース電極及びドレイン電極）を約１０〜２０ｎｍの厚みで形成する。
その後、図示しない全面の未反応の金属膜を、例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬して除去する。このとき、ダミーゲート電極４Ａの上部及び側部は絶縁膜５Ａと側壁７Ａ、ダミーゲート電極４Ｂの上部及び側部は絶縁膜５Ｂと側壁７Ｂがあるため、ダミーゲート電極４Ａ及びダミーゲート電極４Ｂはシリサイド化されない。【００４２】
図８Ｆは、ダミーゲート電極４Ａ上の絶縁膜５Ａの除去工程、及びダミーゲート電極４Ｂ上の絶縁膜５Ｂの除去工程の要部断面模式図である。
図８Ｆに示すように、図８Ｆの構成の形成に次いで、ＣＶＤ法を用いて、全面に、窒化シリコン（ＳｉＮ）からなる層間絶縁膜１０を成膜する。この層間絶縁膜１０は、ダミーゲート電極４Ａ及び４Ｂの形成部より厚く、ダミーゲート電極４Ａと絶縁膜５Ａとの合計厚さかつダミーゲート電極４Ｂと絶縁膜５Ｂとの合計厚さよりも薄いことが望ましい。そして、ダミーゲート電極４Ａ上に絶縁膜５Ａの一部を残し、かつダミーゲート電極４Ｂ上に絶縁膜５Ｂの一部を残すように、層間絶縁膜１０上でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後、希フッ酸（ＨＦ）を用いて、ダミーゲート電極４Ａ上の絶縁膜５Ａ及びダミーゲート電極４Ｂ上の絶縁膜５Ｂを除去する。【００４３】
図９Ｇ〜図９Ｈは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図９Ｇはダミーゲート電極４Ａ及び４Ｂの除去工程の要部断面模式図である。
図９Ｇに示すように、有機アルカリ溶液、例えばＴＭＡＨ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングにより、側壁７Ａ及び層間絶縁膜１０に対しダミーゲート電極４Ａを、側壁７Ｂ及び層間絶縁膜１０に対しダミーゲート電極４Ｂのみをエッチングする。【００４４】
図９Ｈは、ゲート絶縁膜３Ａ上に不純物が添加されていないアモルファスシリコンからなる第１のゲート電極１２Ａと、ゲート絶縁膜３Ｂ上に不純物が添加されていないアモルファスシリコンからなる第２のゲート電極１２Ｂとを形成する工程の要部断面模式図である。
図９Ｈに示すように、図９Ｇの構造に次いで、減圧ＣＶＤ法を用いて、例えばシラン（ＳｉＨ４）２０％／ヘリウム（Ｈｅ）８０％の希釈ガスを用い、５２０〜５４０℃でアモルファスシリコンを全面に積層形成する。減圧ＣＶＤ法を用いることにより、アモルファスシリコンに含まれる不純物を可及的に減らすことができる。本実施形態における不純物の含有量は１×１０１８[ｃｍ−３]以下である。アモルファスシリコンを積層形成するとき、ダミーゲート電極４Ａを囲むように形成された側壁７Ａの内部、及びダミーゲート電極４Ｂを囲むように形成された側壁７Ｂの内部にアモルファスシリコンが埋め込まれる。その後、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂにおいて、側壁７Ａ及び側壁７Ｂと層間絶縁膜１０とを露出させるためのＣＭＰを行い、アモルファスシリコンからなる第１のゲート電極１２Ａ及び第２のゲート電極１２Ｂを自己整合的に形成する。
アモルファスシリコンをゲート電極１２Ａ及びゲート電極１２Ｂに使用する理由は、アモルファスシリコンは、ポリシリコンよりも後に述べるアモルファスシリコンの熱処理工程によって膜質を制御（例えば、シリコンの結晶化の程度を制御）しやすいため、ニッケル（Ｎｉ）の組成比及びシリコンの組成比を制御した複数種類のシリサイド相からなるニッケルシリサイドを形成しやすいからである。【００４５】
図１０Ｉ〜図１０Ｊは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１０Ｉは、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２ＢにＮ型不純物である砒素（Ａｓ）を選択的に注入する工程の要部断面模式図である。
図１０Ｉに示すように、図９Ｈの構成に加え、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にリソグラフィーによりレジスト１５を形成し、Ｎ型ＭＯＳトランジスタ形成領域１Ｂを露出させる。次に、レジスト１５をマスクに、Ｎ型不純物である砒素（Ａｓ）を４０ｋｅＶの加速エネルギーの下、１×１０１６[ｃｍ−２]の注入量でＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂにイオン注入し、Ｎ型不純物である砒素（Ａｓ）を含む第２のゲート電極１２Ｂを形成する。【００４６】
図１０Ｊは、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおける第１のゲート電極１２Ａを形成するアモルファスシリコンの膜質を制御する熱処理工程の要部断面模式図である。
図１０Ｊに示すように、図１０Ｉの構成についで、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおけるレジスト１５を例えば酸素プラズマアッシャーにより除去する。その後、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を全面に形成する。その後、フォトリソグラフィー及び異方性エッチングを用い、Ｐ型ＭＯＳトランジスタ形成領域１Ａを選択的に露出するようにする。なお、酸化シリコン（ＳｉＯ２）膜１６をＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂ上に形成することにより、第１のゲート電極１２Ａに対する熱処理工程（レーザ照射）が第２のゲート電極１２Ｂに与える影響を防ぐ。その後、第１のゲート電極１２Ａを形成するアモルファスシリコンの膜質を制御する熱処理工程を行う。具体的には、第１のゲート電極１２Ａを形成するアモルファスシリコンにレーザを照射してアモルファスシリコンを溶融させ、アモルファスシリコンの膜質を制御する熱処理工程を行う。レーザの出力は、例えば１０００〜１８００[ｍＪ／ｃｍ２]である。上記のレーザ照射による熱処理の結果、アモルファスシリコンの膜質、例えば、シリコンの結晶化の程度が制御される。なお、結晶化の程度とは、アモルファスシリコンを熱処理により多結晶化させた後における、結晶粒の大きさの程度、結晶粒の配向の程度等をいう。【００４７】
図１１Ｋ〜図１１Ｌは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１１Ｋは、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおける酸化シリコン（ＳｉＯ２）膜１６を除去する工程の要部断面模式図である。
図１１Ｋに示すように、図１０Ｊに次いで、例えば希フッ酸（ＨＦ）により、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおける酸化シリコン（ＳｉＯ２）膜１６を選択的に除去する。【００４８】
図１１Ｌは、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおける第１のゲート電極１２Ａ上、及びＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂ上にニッケル（Ｎｉ）を堆積する工程の要部断面模式図である。
図１１Ｌに示すように、図１１Ｋの構成に次いで、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおける第１のゲート電極１２Ａ上、及びＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂ上を含む全面に例えばＣＶＤ法やスパッタリング法を用い、ニッケル（Ｎｉ）１３の膜を膜厚約６０ｎｍで積層する。【００４９】
図１２Ｍ〜図１２Ｎは、本発明の第２実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１２Ｍは、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいて第１のゲート電極を形成する膜質の制御をしたアモルファスシリコンをシリサイド化したニッケルシリサイドからなる第１のゲート電極１４Ａを形成し、かつＮ型ＭＯＳトランジスタ形成領域１Ｂにおいて第２のゲート電極を形成するアモルファスシリコンをシリサイド化したニッケルシリサイドからなる第２のゲート電極１４Ｂを形成する工程の要部断面模式図である。
図１２Ｍに示すように、図１１Ｌに次いで、温度４００℃、６０秒間のＲＴＡを行い、第１のゲート電極を形成する膜質の制御をしたアモルファスシリコンとニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第１のゲート電極１４Ａを形成し、かつ第２のゲート電極を形成するアモルファスシリコンとニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第２のゲート電極１４Ｂを形成する。【００５０】
図１２Ｎは、未反応ニッケル（Ｎｉ）除去工程の要部断面模式図である。
図１２Ｎに示すように、図１２Ｍに次いで、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおけるニッケルシリサイドからなる第１のゲート電極１４Ａの形成部分と、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおけるニッケルシリサイドからなる第２のゲート電極１４Ｂの形成部分を例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬し、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂの上部に残る未反応ニッケル（Ｎｉ）１３を除去する。【００５１】
この後は、層間絶縁膜、コンタクト、配線を形成する工程を得て、本実施形態にかかるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備えるデバイスを完成させればよい。【００５２】
＜第２実施形態のＣＭＯＳ型の半導体装置が有する効果＞
図１３は、第２実施形態のＮ型ＭＯＳトランジスタにおいて、ニッケルシリサイドからなるゲート電極の試料深さと砒素（Ａｓ）濃度の関係を示す図である。
図１３は、砒素（Ａｓ）の注入量が等しく、シリコンの結晶性が異なる２つの試料に対して、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて、ニッケルシリサイドからなるゲート電極１４Ｂとゲート絶縁膜３Ｂに含まれる砒素（Ａｓ）の密度を分析した結果である。【００５３】
まず、ゲート絶縁膜の上に形成した膜厚約１００ｎｍのポリシリコンに、加速エネルギー４０ｋｅＶの下、１×１０１６[ｃｍ−３]の注入量で砒素（Ａｓ）をイオン注入した。次いで、ポリシリコン上にニッケル（Ｎｉ）を堆積し、ＲＴＡによるニッケルシリサイド化を行うことで第１の試料を形成した。
一方、ゲート絶縁膜の上に形成した膜厚約１００ｎｍのアモルファスシリコンに、加速エネルギー４０ｋｅＶの下、１×１０１６[ｃｍ−３]の注入量で砒素（Ａｓ）をイオン注入した。次いで、アモルファスシリコン上にニッケル（Ｎｉ）を堆積し、ＲＴＡによるニッケルシリサイド化を行うことで第２の試料を形成した。なお、第２の試料の形成工程は、本第２実施形態の図１２ＮにおけるＮ型ＭＯＳトランジスタ形成領域１Ｂの第２のゲート電極１４Ｂの製造工程に対応する。
図１３において、第１の試料の砒素（Ａｓ）密度を黒四角で示し、第２の試料の砒素（Ａｓ）密度を黒丸で示す。図１３のグラフの横軸は、ニッケルシリサイドからなるゲート電極における深さ（位置）を示しており、深さ０の位置がニッケルシリサイドからなるゲート電極の表面である。図１３のグラフの縦軸は、砒素（Ａｓ）の密度[ａｔｏｍｓ／ｃｍ３]である。
図１３は、第１の試料では、ゲート電極とゲート絶縁膜との界面に、砒素（Ａｓ）が５×１０２１[ａｔｏｍｓ／ｃｍ３]程度、偏析していることを示す。一方、第２の試料では、ゲート電極とゲート絶縁膜との界面に、砒素（Ａｓ）が６×１０２１[ａｔｏｍｓ／ｃｍ３]程度、偏析していることを示す。従って、第２の試料は、第１の試料と比較して、ニッケルシリサイドからなるゲート電極とゲート絶縁膜との界面に偏析する砒素（Ａｓ）の量が多い。すなわち、本第２実施形態の製造工程によれば、通常の製造方法より、多くの砒素（Ａｓ）を、Ｎ型ＭＯＳトランジスタのゲート電極とゲート絶縁膜の界面に偏析できる。【００５４】
図１４は、本第２実施形態のＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、本第２実施形態のＮ型ＭＯＳトランジスタにおけるフラットバンド電圧を示す。
図１４のグラフの横軸は、レーザの照射による熱処理工程おけるレーザの照射条件又は異なるＮ型ＭＯＳトランジスタの製造工程によって作製した試料の種類を示す。例えば、図１４中に示す１０００[ｍＪ／ｃｍ２]とは、レーザの照射条件を示す。そして、レーザの照射条件は、１０００[ｍＪ／ｃｍ２]、１２００[ｍＪ／ｃｍ２]、１５００[ｍＪ／ｃｍ２]、及び１８００[ｍＪ／ｃｍ２]である。それぞれのレーザ照射条件に対応した、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧の値は黒丸で示し、破線で囲ってある。一方、図１３において説明した第１の試料と同様な条件により、ゲート電極を形成したＮ型ＭＯＳトランジスタのフラットバンド電圧を破線の白丸で示す。また、第２の試料と同様な条件により、ゲート電極を形成したＮ型ＭＯＳトランジスタのフラットバンド電圧を実線の白丸で示す。
なお、図１３において説明した第１の試料とは、ゲート絶縁膜３上に形成した膜厚約１００ｎｍのポリシリコンに、加速エネルギー４０ｋｅＶの下、１×１０１６[ｃｍ−３]の注入量で砒素（Ａｓ）をイオン注入した後に、ＲＴＡによりポリシリコンをニッケルシリサイド化したものである。図１３において説明した第２の試料とは、ゲート絶縁膜３上に形成した膜厚約１００ｎｍのアモルファスシリコンに、加速エネルギー４０ｋｅＶの下、１×１０１６[ｃｍ−３]の注入量で砒素（Ａｓ）をイオン注入した後に、ＲＴＡによりポリシリコンをニッケルシリサイド化したものである。
図１４は、Ｐ型ＭＯＳトランジスタにおいては、レーザ照射による熱処理工程において、レーザの照射出力が１０００[ｍＪ／ｃｍ２]から１８００[ｍＪ／ｃｍ２]へと推移するのに伴い、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧は−０．４３[Ｖ]から−０．２８[Ｖ]へとプラスの方向に推移することを示す。すなわち、熱処理によるアモルファスシリコンの膜質が変化、例えば、アモルファスシリコンの結晶化が進むと、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧はプラスの方向に推移することがわかる。上記のようになる理由は、図４及び図５で説明した理由と同様である。
また、図１４はＮ型ＭＯＳトランジスタにおいては、第１の試料のＮ型ＭＯＳトランジスタにおけるフラットバンド電圧が−０．６０[Ｖ]であるのに対し、第２の試料のＮ型ＭＯＳトランジスタにおけるフラットバンド電圧は−０．６６[Ｖ]であることを示す。上記のようになるのは、第２の試料は、第１の試料と比較して、ニッケルシリサイドからなるゲート電極とゲート絶縁膜との界面に偏析する砒素（Ａｓ）の量が多いためと考えられる。
なお、界面に偏析する砒素（Ａｓ）の量が多いと、フラットバンド電圧がシフトするのは、ニッケルシリサイドが本来有する仕事関数が変調することによると考えられる。
本第２実施形態において、レーザの照射出力が１０００[ｍＪ／ｃｍ２]である熱処理工程に対応したＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、第１の試料で形成したＮ型ＭＯＳトランジスタにおけるフラットバンド電圧との差は０．２３[Ｖ]であるのに対し、レーザの照射出力が１８００[ｍＪ／ｃｍ２]である熱処理工程に対応したＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、第２の試料で形成したＮ型ＭＯＳトランジスタにおけるフラットバンド電圧との差は０．３８[Ｖ]となる。
すなわち、第２実施形態に係るＣＭＯＳ型の半導体装置に係わる、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧とＮ型ＭＯＳトランジスタにおけるフラットバンド電圧との差を、Ｐ型ＭＯＳトランジスタのゲート電極となるアモルファスシリコンへのレーザ照射の程度、又は、Ｎ型ＭＯＳトランジスタのゲート電極となるアモルファスシリコンへの砒素（Ａｓ）の導入量によって制御することができる。【００５５】
＜第２実施形態のＣＭＯＳ型の半導体装置の製造方法のまとめ＞
第２実施形態のＣＭＯＳ型の半導体装置の製造方法は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを有するＣＭＯＳ型の半導体装置の製造方法であって、Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域とＰ型を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を用意する工程と、高誘電体絶縁膜からなるゲート絶縁膜を前記基板の表面に形成するゲート絶縁膜形成工程と、前記Ｐ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極と、前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第２ゲート電極を形成する工程と、前記第１ゲート電極を構成する前記アモルファスシリコンの膜質を選択的に制御する熱処理工程と、その後、前記第１ゲート電極上及び前記第２ゲート電極上にニッケル（Ｎｉ）を堆積する工程と、前記第１ゲート電極を構成する前記アモルファスシリコン及び前記第２ゲート電極を構成する前記アモルファスシリコンに前記ニッケル（Ｎｉ）を反応させ、ニッケルシリサイドにより、前記第１ゲート電極及び前記第２ゲート電極を構成する工程と、を備えることを特徴とする。【００５６】
上記の製造方法によれば、熱処理工程によりアモルファスシリコンの膜質を制御すると、Ｐ型ＭＯＳトランジスタにおいて、複数種類の多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）が混在するニッケルシリサイドからゲート電極を形成することができる。そして、前記アモルファスシリコンの膜質を制御する熱処理の程度により、複数種類の多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の混在状態を容易に制御ができる。
また、アモルファスシリコンの膜質を制御する熱処理は、ゲート電極の形状の変更を伴わない。そのため、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含むニッケルシリサイドから構成されるゲート電極と、通常のニッケルシリサイド（ＮｉＳｉ）から構成されるゲート電極とを、簡略に作りわけることができる。【００５７】
なお、第２実施形態のＣＭＯＳ型の半導体装置の製造方法は、第２ゲート電極を構成するアモルファスシリコンに砒素（Ａｓ）を導入する工程を備える。その後、ニッケル（Ｎｉ）を反応させ、ニッケルシリサイドにより第２ゲートを構成すると、第２ゲート電極とゲート絶縁膜との界面に砒素（Ａｓ）を偏析させることができる。そして、偏析する砒素（Ａｓ）の量を制御することにより、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧をマイナスにシフトするように制御することができる。
なお、界面に偏析する砒素（Ａｓ）の量が多いと、フラットバンド電圧がシフトするのは、ニッケルシリサイドが本来有する仕事関数が変調することによると考えられる。
また、アモルファスシリコンに砒素（Ａｓ）を導入する量を、上記の偏析する砒素（Ａｓ）の量が６×１０２１〔ｃｍ−３〕以上になるようにすると、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧の差をさらに大きくすることができる。【００５８】
さらに、第２実施形態のＣＭＯＳ型の半導体装置の製造方法において、前記Ｐ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極と、前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第２ゲート電極を形成する工程は、前記第１ゲート電極に対応する第１ダミーゲート電極と、前記第２ゲート電極に対応する第２ダミーゲート電極を形成する工程と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極の両側の側面に絶縁物からなる側壁を形成する工程と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去する工程と、アモルファスシリコンを側壁間のみに埋め込み、第１ゲート電極及び第２ゲート電極とする工程から構成される。【００５９】
上記のように第１ゲート電極及び第２ゲート電極を形成する工程が構成されることにより、アモルファスシリコンの膜質を制御する熱処理以外の熱処理が、第１ゲート電極及び第２ゲート電極上にニッケル（Ｎｉ）を堆積する前に掛からないという効果がある。そうすると、アモルファスシリコンの膜質の制御の効果が大きくなる効果がある。【００６０】
＜第２実施形態のＣＭＯＳ型の半導体装置の構造のまとめ＞
第２実施形態のＣＭＯＳ型の半導体装置は、Ｎ型導電性を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型導電性を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板と、前記基板の表面に形成された高誘電体絶縁膜からなるゲート絶縁膜と、前記Ｐ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなる第１ゲート電極を備えるＰ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、ニッケルモノシリサイド（ＮｉＳｉ）が主成分であるニッケルシリサイドからなる第２ゲート電極を備えるＮ型ＭＯＳトランジスタと、を有することを特徴とする。
また、Ｎ型ＭＯＳトランジスタの第２ゲート電極と絶縁膜の界面には砒素（Ａｓ）を偏析させていることを特徴とする。なお、上記の界面には６×１０２１[ｃｍ−３]以上の砒素（Ａｓ）を偏析させることが望ましい。【００６１】
Ｐ型ＭＯＳトランジスタの第１ゲート電極はニッケルシリサイドから構成されているが、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含むことにより、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧を所定のものとすることができる。従って、Ｐ型ＭＯＳトランジスタの閾値は所定のものとなる。一方、Ｎ型ＭＯＳトランジスタの第２ゲート電極は１価のニッケルシリサイドから構成されることになり、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧は、１価のニッケルシリサイドとＰ型のシリコン基板で決定するフラットバンド電圧である。従って、Ｎ型ＭＯＳトランジスタの閾値は１価のニッケルシリサイドとＰ型のシリコン基板とで決定される閾値となる。以上より、Ｐ型ＭＯＳトランジスタにおけるフラットバンド電圧とＮ型ＭＯＳトランジスタにおけるフラットバンド電圧の差を所定のものとするように制御される。
また、Ｎ型ＭＯＳトランジスタの第２ゲート電極と絶縁膜の界面には砒素（Ａｓ）を偏析させる、特に６×１０２１[ｃｍ−３]以上の砒素（Ａｓ）を偏析させるようにすれば、さらにフラットバンド電圧の差を大きくすることができる。【００６２】
（第３実施形態）
本発明の第３実施形態を、図１５Ａ〜図１５Ｂ、図１６Ｃ〜図１６Ｄ、図１７Ｅ〜図１７Ｆ、図１８Ｇ〜図１８Ｈ、図１９Ｉ〜図１９Ｊ、図２０Ｋ〜図２０Ｌ、図２１Ｍ〜図２１Ｎ、図２２を用いて説明する。第３実施形態は第２実施形態において熱処理工程をレーザ照射による熱処理からＲＴＡによる熱処理に変更した実施形態である。すなわち、第３実施形態にかかるＣＭＯＳ型の半導体装置は、ＲＴＡ（rapid thermal anneal）による熱処理によってアモルファスシリコンの膜質を制御する工程の後に、ニッケルシリサイド化を行った、第１ゲート電極を有するＰ型ＭＯＳトランジスタを含むものである。【００６３】
そうすると、Ｐ型ＭＯＳトランジスタの第１ゲート電極を多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）で構成できるため、Ｐ型ＭＯＳトランジスタの第１ゲート電極に係わるキャパシタと、Ｎ型ＭＯＳトランジスタの第２ゲート電極に係わるキャパシタとのフラットバンド電圧の差を大きくすることができる。
図１５Ａ〜図１５Ｂ、図１６Ｃ〜図１６Ｄ、図１７Ｅ〜図１７Ｆ、図１８Ｇ〜図１８Ｈ、図１９Ｉ〜図１９Ｊ、図２０Ｋ〜図２０Ｌ、図２１Ｍ〜図２１Ｎは、本発明の第３実施形態にかかるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの製造工程の各要部断面模式図である。図２２は、本発明者による第３実施形態にかかるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの各測定データを示す図である。【００６４】
＜第３実施形態のＣＭＯＳ型の半導体装置の製造工程＞
図１５ＡはＮ型を示すＰ型ＭＯＳトランジスタ形成領域とＰ型を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を用意する工程の要部断面模式図である。図１５Ａは、Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域１Ａ及びＰ型を示すＮ型ＭＯＳトランジスタ形成領域１Ｂを有するシリコン基板１、素子分離領域２を示す。
図１５Ａ〜図１５Ｂは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１５Ａに示す構造を形成する工程の詳細を説明する。はじめに、Ｐ型を有するシリコン基板１において、Ｎ型不純物をＰ型ＭＯＳトランジスタ形成領域１Ａにイオン注入する。その後、シリコン基板１をアニールすることで、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂを備えるシリコン基板１を用意する。その後、例えばＬＯＣＯＳ法、又はＳＴＩ法を用い、シリコン基板１のＰ型ＭＯＳトランジスタ形成領域１Ａに各素子を分離するための素子分離領域２、Ｎ型ＭＯＳトランジスタ形成領域１Ｂに各素子を分離するための素子分離領域２をそれぞれ形成する。【００６５】
図１５Ｂは、高誘電体絶縁膜からなるゲート絶縁膜３を基板１の上に形成するゲート絶縁膜形成工程の要部断面模式図である。図１５Ｂは、図１５Ａの構成に加えて、高誘電率絶縁膜からなるゲート絶縁膜３を示す。
図１５Ｂに示す構造を形成する工程の詳細を説明する。素子分離領域２を形成したシリコン基板１の全面かつ表面に、高誘電率絶縁膜（ｈｉｇｈ−Ｋ膜）からなるゲート絶縁膜３を、例えばＣＶＤ法により膜厚約３．５ｎｍで形成する。本実施形態におけるゲート絶縁膜３は、酸化シリコン（ＳｉＯ２）より誘電率が高く、絶縁性をもつハフニウム（Ｈｆ）系酸化物であり、例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）からなる。なお、上記のゲート絶縁膜３は通常のシリコン酸化膜（ＳｉＯ２）であってもよい。【００６６】
図１６Ｃ〜図１６Ｄは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１６ＣはＰ型ＭＯＳトランジスタ形成領域においてゲート絶縁膜上に不純物が添加されていないアモルファスシリコンからなる第１のゲート電極を形成し、かつＮ型ＭＯＳトランジスタ形成領域においてダミーゲート電極を形成する工程を示す要部断面図である。図１６Ｃは、図１６Ｂの構成に加えて、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおけるゲート絶縁膜３Ａ、アモルファスシリコンからなるゲート電極４０Ａ、酸化シリコン（ＳｉＯ２）からなる絶縁膜５Ａを示す。Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいては、ゲート絶縁膜３Ｂ、アモルファスシリコンからなるダミーゲート電極４０Ｂ、酸化シリコン（ＳｉＯ２）からなる絶縁膜５Ｂを示す。なお、本実施形態に係るＮ型ＭＯＳトランジスタ領域１Ｂにおけるゲート電極形成工程は、ダミーゲート電極４０Ｂを形成する工程、ダミーゲート電極４０Ｂを除去する工程、ダミーゲート電極４０Ｂを除去した箇所にアモルファスシリコンからなるゲート電極１２Ｂを形成する工程とからなる。ただし、ダミーゲート電極４Ｂを形成する工程とダミーゲート電極４Ｂを除去する工程間にあるソース・ドレイン領域形成工程はゲート電極形成工程に含まれない。【００６７】
図１６Ｃに示す構造を形成する工程の詳細を説明する。ゲート絶縁膜３の上に、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えばシラン（ＳｉＨ４）２０％／ヘリウム（Ｈｅ）８０％の希釈ガスを用い、５２０〜５４０℃でゲート電極４０Ａ及びダミーゲート電極４０Ｂの形成材料であるアモルファスシリコンを全面に膜厚約１００ｎｍで堆積する。減圧ＣＶＤ法を用いることにより、アモルファスシリコンに含まれる不純物を可及的に減らすことができる。本実施形態における不純物の含有量は１×１０１８[ｃｍ−３]以下である。その後、アモルファスシリコン上に、例えばＣＶＤ法を用いて絶縁膜５Ａ及び５Ｂの形成材料である例えば酸化シリコン（ＳｉＯ２）を形成する。
その後、例えばリソグラフィー及び異方性エッチングにより、ゲート絶縁膜３、アモルファスシリコン、酸化シリコン（ＳｉＯ２）はＰ型ＭＯＳトランジスタ形成領域１Ａにおいて、ゲート絶縁膜３Ａ、ゲート電極４０Ａ、絶縁膜５Ａからなるゲート電極の形状にパターニングされる。同時に、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいて、ゲート絶縁膜３Ｂ、ダミーゲート電極４０Ｂ，絶縁膜５Ｂからなるゲート電極の形状にパターニングされる。【００６８】
図１６Ｄはゲート電極及びダミーゲート電極の両側にソース・ドレイン領域を形成する工程の要部断面模式図である。図１６Ｄは、図１６Ｃの構成に加えて、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいてエクステンション領域６Ｂ及びＰ型不純物拡散領域６Ａからなるソース・ドレイン領域６、側壁７Ａ、金属膜８を示し、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいてエクステンション領域６０Ｂ及びＮ型不純物拡散領域６０Ａからなるソース・ドレイン領域６０、側壁７Ｂ、金属膜８を示す。【００６９】
図１６Ｄに示す構造を形成する工程の詳細を説明する。図１６Ｃの構造の形状についで、Ｎ型ＭＯＳトランジスタ形成領域１Ｂ上にレジストマスクを形成した後、絶縁膜５Ａをマスクにして、Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域１Ａに、Ｐ型不純物、例えばＢ（ボロン）イオンを１〜５ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間のＲＴＡを行うことにより、深さ約５ｎｍのエクステンション領域６Ｂをゲート電極４０Ａの両側に形成する。なお、高温、短時間での熱処理のことを、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速高温熱処理）という。【００７０】
次に、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にレジストマスクを形成した後、Ｐ型を示すＮ型ＭＯＳトランジスタ形成領域１Ｂに、Ｎ型不純物、例えばＰ（リン）イオンを５〜１５ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でイオン注入を行う。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間のＲＴＡを行うことにより、深さ約５ｎｍのエクステンション領域６０Ｂをダミーゲート電極４Ｂの両側に形成する。
その後、例えばＣＶＤ法を用いて素子形成領域全面に窒化シリコン（ＳｉＮ）を形成する。そして、例えば異方性エッチングを用い、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいてはゲート絶縁膜３Ａ、ゲート電極４０Ａ、絶縁膜５Ａが積層形成されている側面に側壁７Ａを形成する。同時に、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいてはゲート絶縁膜３Ｂ、ダミーゲート電極４０Ｂ、絶縁膜５Ｂが積層形成されている側面に側壁７Ｂを形成する。【００７１】
その後、Ｎ型ＭＯＳトランジスタ形成領域１Ｂ上にレジストマスクを形成した後、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいて、絶縁膜５Ａと側壁７Ａをマスクにして、Ｐ型不純物、例えばＢ（ボロン）イオンを５〜１０ｋｅＶの加速エネルギーの下、４〜８×１０１４[ｃｍ−２]の注入量でシリコン基板１のゲート電極４０Ａの両側のＰ型不純物拡散領域６Ａにイオン注入する。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間アニールを行い、側壁７Ａの両側に深さ約２０ｎｍのＰ型不純物拡散領域６Ａを形成する。Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にレジストマスクを形成した後、Ｎ型ＭＯＳトランジスタ形成領域１Ｂにおいて、絶縁膜５Ｂと側壁７Ｂをマスクにして、Ｎ型不純物、例えばＰ（リン）イオンを１０〜２０ｋｅＶの加速エネルギーの下、５〜１０×１０１４[ｃｍ−２]の注入量でシリコン基板１のダミーゲート電極４０Ｂの両側のＮ型不純物拡散領域６０Ａにイオン注入する。その後、窒素雰囲気中で５００℃以上、例えば１０００℃の温度で０〜１０秒間のＲＴＡを行い、側壁７Ｂの両側に深さ約２０ｎｍのＮ型不純物拡散領域６０Ａを形成する。そして、Ｐ型ＭＯＳトランジスタ形成領域１Ａ及びＮ型ＭＯＳトランジスタ形成領域１Ｂを含む全面に、例えばＣＶＤ法やスパッタリング法を用いて全面に高温の熱処理に耐性のあるたとえばコバルト（Ｃｏ）又はニッケル（Ｎｉ）からなる金属膜８を堆積させる。【００７２】
図１７Ｅ〜図１７Ｆは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１７ＥはＲＴＡによりソース・ドレイン領域６、６０においてシリサイド電極（ソース電極及びドレイン電極）を形成すると同時に、アモルファスシリコンの膜質を制御する熱処理工程の要部断面模式図である。図１７Ｅは、図１６Ｄの構成に加えて、Ｐ型不純物拡散領域６Ａに形成されたシリサイド電極９Ａ（ソース電極及びドレイン電極）、及びＮ型不純物拡散領域６０Ａに形成されたシリサイド電極９Ｂ（ソース電極及びドレイン電極）を示す。【００７３】
図１７Ｅに示す構造を形成する工程の詳細を説明する。図１６Ｄの構造に加えて、Ｐ型不純物拡散領域６Ａにシリサイド電極９Ａを、Ｎ型不純物拡散領域６０Ａにシリサイド電極９Ｂを形成する。シリサイド電極９Ａの形成方法は、全面に堆積した金属膜８とＰ型不純物拡散領域６Ａ、及び金属膜８とＮ型不純物拡散領域６０Ａとを１０００℃程度の１０秒行って反応させて例えば１０００℃の温度で０〜１０秒間のＲＴＡを行う。その後、Ｐ型不純物拡散領域６Ａにコバルトシリサイド又はニッケルシリサイドからなるシリサイド電極９Ａ、及びＮ型不純物拡散領域６０Ａにシリサイド電極９Ｂを約１０〜２０ｎｍの厚みで形成する。なお、このＲＴＡにより、ゲート電極４０Ａ及びダミーゲート電極４０Ｂを形成するアモルファスシリコンの膜質が同時に制御される。すなわち、ＲＴＡを行った後では、ゲート電極４０Ａ及びダミーゲート電極４０Ｂは多結晶化したシリコンにより構成される。なお、アモルファスシリコンをＲＴＡにより多結晶化させる場合でも、熱処理により、結晶化の程度、すなわち、結晶粒の大きさの程度、結晶粒の配向の程度等を制御できることはいうまでもない。【００７４】
その後、図示しない全面の未反応の金属膜を、例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬して除去する。このとき、ゲート電極４０Ａの上部及び側部は絶縁膜５Ａと側壁７Ａ、ダミーゲート電極４０Ｂの上部及び側部は絶縁膜５Ｂと側壁７Ｂがあるため、ゲート電極４０Ａ及びダミーゲート電極４０Ｂはシリサイド化されない。【００７５】
図１７Ｆは、層間絶縁膜の形成工程の要部断面模式図である。図１７Ｆは、図１７Ｅの構成に加えて層間絶縁膜１０を示す。
図１７Ｆに示す構造を形成する工程の詳細を説明する。はじめに、図１７Ｆの構成の形成に次いで、ＣＶＤ法を用いて、全面に、窒化シリコン（ＳｉＮ）からなる層間絶縁膜１０を成膜する。この層間絶縁膜１０は、ゲート電極４０Ａ及びダミーゲート電極４０Ｂの形成部より厚く、ゲート電極４０Ａと絶縁膜５Ａとの合計厚さかつダミーゲート電極４０Ｂと絶縁膜５Ｂとの合計厚さよりも薄いことが望ましい。そして、ゲート電極４Ａ上に絶縁膜５Ａの一部を残し、かつダミーゲート電極４０Ｂ上に絶縁膜５Ｂの一部を残すように、層間絶縁膜１０上でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。【００７６】
図１８Ｇ〜図１８Ｈは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１８Ｇは、ダミーゲート電極４０Ｂ上の絶縁膜５Ｂの除去工程を示す要部断面図である。図１８Ｇは、図１８Ｆの構成に加え、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にレジスト１７を形成し、ダミーゲート電極４０Ｂ上の絶縁膜５Ｂを除去した構造を示す。
図１８Ｇに示す構造を形成する工程の詳細を説明する。図１８Ｅの構造に加え、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上にリソグラフィーによりレジスト１７を形成し、Ｎ型ＭＯＳトランジスタ形成領域１Ｂを露出させる。その後、希フッ酸（ＨＦ）を用いて、ゲート電極４０Ｂ上の絶縁膜５Ｂを除去する。【００７７】
図１８Ｈは、ダミーゲート電極４０Ｂの除去工程を示す要部断面図である。図１８Ｈは、図１８Ｇの工程に次いで、ダミーゲート電極４０Ｂを除去した構造を示す。
図１８Ｈに示す構造を形成する工程の詳細を説明する。有機アルカリ溶液、例えばＴＭＡＨ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングにより、側壁７Ｂ及び層間絶縁膜１０に対しダミーゲート電極４０Ｂのみをエッチングする。【００７８】
図１９Ｉ〜図１９Ｊは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図１９Ｉは、ゲート電極４０Ａ上のレジスト１７の除去工程を示す要部断面図である。図１９Ｉは、図１８Ｈに次いで、Ｐ型ＭＯＳトランジスタ形成領域１Ａ上のレジスト１７を例えば酸素プラズマアッシャーにより除去したところを示す。【００７９】
図１９Ｊは、第２のゲート電極を形成するアモルファスシリコンに、Ｎ型不純物である砒素（Ａｓ）を注入する工程の要部断面模式図である。図１９Ｊは、図１８Ｉの構成に加え、第２のゲート電極を形成するアモルファスシリコン１８を示す。
図１９Ｊに示す構造を形成する工程の詳細を説明する。図１９Ｉに次いで、例えば減圧ＣＶＤ法を用いて、例えばシラン（ＳｉＨ４）２０％／ヘリウム（Ｈｅ）８０％の希釈ガスを用い、５２０〜５４０℃でゲート電極４０Ａ及びゲート電極１２Ｂの形成材料であるアモルファスシリコン１８を全面に堆積する。アモルファスシリコン１８を積層形成するとき、ダミーゲート電極４０Ｂを囲むように形成された側壁７Ｂの内部にアモルファスシリコン１８が埋め込まれる。次いで、ＣＭＰ法により、ダミーゲート電極４０に相当する部分のアモルファスシリコンを残すように、層間絶縁膜層１０上のアモルファスシリコンを除去すると、ゲート電極１２Ｂが形成される。次に、Ｎ型不純物である砒素（Ａｓ）を４０ｋｅＶの加速エネルギーの下、１×１０１６[ｃｍ−２]の注入量でＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂにイオン注入する。このとき、Ｐ型ＭＯＳトランジスタ形成領域１Ａのゲート電極４０Ａ上には絶縁膜５Ａがあるため、砒素（Ａｓ）はゲート電極４０Ａにイオン注入されない。
なお、後の工程で、上記の砒素（Ａｓ）は、Ｎ型ＭＯＳトランジスタの第２のゲート電極１２Ｂをニッケルシリサイドとしたときに、ゲート絶縁膜との界面に偏析する。そして、界面に偏析する砒素（Ａｓ）の量が多いと、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧をシフトさせることになる。その理由は、Ｎ型ＭＯＳトランジスタの第２のゲート電極１２Ｂを構成するニッケルシリサイドの本来の仕事関数が変調されることによると考えられる。【００８０】
図２０Ｋ〜図２０Ｌは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図２０Ｋは、Ｎ型ＭＯＳトランジスタの形成領域においてダミーゲート電極を囲むように形成された側壁の内部にアモルファスシリコンを埋め込み、第２のゲート電極を自己整合的に形成したあとで、ゲート電極４０Ａ上の絶縁膜５Ａを除去する工程の要部断面模式図である。図２０Ｋは、図１９Ｊの構成に加え、Ｎ型ＭＯＳトランジスタの形成領域１Ｂにおけるゲート電極１２Ｂとゲート電極４０Ａ上の絶縁膜５Ａを除去した構造を示す。
図２０Ｋに示す構造を形成する工程の詳細を説明する。図１９Ｊに次いで、全面に積層したアモルファスシリコン１８に対し、側壁７Ａ及び側壁７Ｂと層間絶縁膜１０とを露出させるためのＣＭＰを行い、アモルファスシリコン１８からなる第２のゲート電極１２Ｂを自己整合的に形成する。その後、希フッ酸（ＨＦ）を用いて、ゲート電極４０Ａ上の絶縁膜５Ａを除去する。【００８１】
図２０Ｌは、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおける第１のゲート電極４０Ａ上、及びＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂ上にニッケル（Ｎｉ）を堆積する工程の要部断面模式図である。図２０Ｌは、図２０Ｋに加えて、ニッケル（Ｎｉ）１３を示す。
図２０Ｌに示す構成を形成する工程の詳細を説明する。図２０Ｋの構成に次いで、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおける第１のゲート電極４０Ａ上、及びＮ型ＭＯＳトランジスタ形成領域１Ｂにおける第２のゲート電極１２Ｂ上を含む全面に例えばＣＶＤ法やスパッタリング法を用い、ニッケル（Ｎｉ）１３の膜を膜厚約６０ｎｍで積層する。【００８２】
図２１Ｍ〜図２１Ｎは、本発明の第３実施形態にかかるＣＭＯＳ型の半導体装置の製造工程の一部を示す断面図である。
図２１Ｍは、Ｐ型ＭＯＳトランジスタ形成領域１Ａにおいて第１のゲート電極を形成する膜質の制御をしたアモルファスシリコンとニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第１のゲート電極１４Ａを形成し、かつＮ型ＭＯＳトランジスタ形成領域１Ｂにおいて第２のゲート電極を形成するアモルファスシリコンとニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第２のゲート電極１４Ｂを形成する工程の要部断面模式図である。図２１Ｍは、図２１Ｌに加えて、ニッケルシリサイドからなる第１のゲート電極１４Ａとニッケルシリサイドからなる第２のゲート電極１４Ｂを示す。
図２１Ｍに示す構造を形成する工程の詳細を説明する。図２１Ｌに次いで、温度４００℃、６０秒間のＲＴＡを行い、第１のゲート電極を形成する膜質の制御をした電極材料（アモルファスシリコンに熱処理を加えて得たもの）とニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第１のゲート電極１４Ａを形成する。同時に、第２のゲート電極を形成するアモルファスシリコンとニッケル（Ｎｉ）１３とを反応させてニッケルシリサイドからなる第２のゲート電極１４Ｂを形成する。【００８３】
図２１Ｎは、未反応ニッケル（Ｎｉ）除去工程の要部断面模式図である。図２０Ｍに次いで、未反応ニッケル（Ｎｉ）１３を除去した構造である。
図２１Ｎに示す構造を形成する工程の詳細を説明する。図２１Ｍに次いで、ニッケルシリサイドからなる第１のゲート電極１４Ａの形成部分と、ニッケルシリサイドからなる第２のゲート電極１４Ｂの形成部分を例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬し、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂの上部に残る未反応ニッケル（Ｎｉ）１３を除去する。
この後は、層間絶縁膜、コンタクト、配線を形成する工程を得て、本実施形態にかかるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備えるデバイスを完成させればよい。【００８４】
図２２は、本発明者による第３実施形態にかかるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの各測定データを示す図である。【００８５】
図２２は、第３実施形態に係るＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧を示す。Ｐ型ＭＯＳトランジスタはＲＴＡによる熱処理工程を経たアモルファスシリコンとニッケル（Ｎｉ）とを反応させて形成したニッケルシリサイドを有する。そして、Ｐ型ＭＯＳトランジスタの上記のゲート電極と、ゲート絶縁膜と、しリコン基板からなるキャパシタのフラットバンド電圧を示す。
図２２のグラフの横軸は、ゲート電極を形成するアモルファスシリコンに対して行ったＲＴＡよる熱処理工程を示している。ＲＴＡの条件は、約１０００℃、１０秒間である。上記のＰ型ＭＯＳトランジスタにおけるフラットバンド電圧の値は黒丸で示し、かつ破線で囲ってある。一方、第３実施形態に係るＮ型ＭＯＳトランジスタにおけるフラットバンド電圧を実線の白丸で示す。【００８６】
図２２は、ＲＴＡによる熱処理工程を行ったＰ型ＭＯＳトランジスタにおけるフラットバンド電圧は−０．１６[Ｖ]であり、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧は−０．６６[Ｖ]であることを示す。また、図２２は第３実施形態のＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧との差は０．４８[Ｖ]であることを示す。
上記のことから、第３実施形態におけるＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧との差は、第２実施形態におけるＰ型ＭＯＳトランジスタにおけるフラットバンド電圧と、Ｎ型ＭＯＳトランジスタにおけるフラットバンド電圧との差より大きくすることができることがわかる。【００８７】
＜第３実施形態のＣＭＯＳ型の半導体装置の製造方法のまとめ＞
第３実施形態に係るＣＭＯＳ型の半導体装置の製造方法は、Ｎ型導電性を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型導電性を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を用意する工程と、高誘電体絶縁膜からなるゲート絶縁膜を基板の表面に形成するゲート絶縁膜形成工程と、Ｐ型ＭＯＳトランジスタ形成領域及びＮ型ＭＯＳトランジスタ形成領域においてゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極を形成すると同時にＮ型ＭＯＳトランジスタ形成領域においてダミーゲート電極を形成する工程と、第１ゲート電極及びダミーゲート電極の側壁部分に第１ゲート電極及びダミーゲート電極を囲むように絶縁物からなる側壁を形成する工程と、アモルファスシリコンの膜質を制御する熱処理工程と、Ｎ型ＭＯＳトランジスタの形成領域においてダミーゲート電極を除去する工程と、Ｎ型ＭＯＳトランジスタの形成領域においてダミーゲート電極を囲むように形成された側壁の内部にアモルファスシリコンを埋め込み、第２ゲート電極を自己整合的に形成する工程と、その後、第１ゲート電極及び第２ゲート電極の上にニッケル（Ｎｉ）を堆積する工程と、第１ゲート電極を構成する膜質が制御された前記アモルファスシリコン及び第２のゲート電極を構成する前記アモルファスシリコンと、ニッケル（Ｎｉ）とからそれぞれニッケルシリサイドを形成する工程と、を備える。
Ｐ型ＭＯＳトランジスタ形成領域において第１ゲート電極におけるアモルファスシリコンの膜質を制御する工程が、ＲＴＡによる熱処理であるため、ゲート電極の形状を変更するものではない。そのため、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含むニッケルシリサイドから構成されるゲート電極と、通常のニッケルシリサイド（ＮｉＳｉ）から構成されるゲート電極とを、簡略に作りわけることができる。
第３実施形態におけるＣＭＯＳ型の半導体装置の製造方法によれば、アモルファスシリコンを積層形成するとき、Ｎ型ＭＯＳトランジスタ形成領域においてダミーゲート電極を囲むように形成された側壁の内部にアモルファスシリコンが埋め込まれて第２ゲート電極が形成される。そのため、Ｎ型ＭＯＳトランジスタ形成領域においてアモルファスシリコンからなる第２ゲート電極を自己整合的に形成できる。【００８８】
＜第３実施形態のＣＭＯＳ型の半導体装置の構造のまとめ＞
第３実施形態のＣＭＯＳ型の半導体装置は、Ｎ型導電性を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型導電性を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板と、前記基板の表面に形成された高誘電体絶縁膜からなるゲート絶縁膜と、前記Ｐ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなる第１ゲート電極を備えるＰ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、ニッケルモノシリサイド（ＮｉＳｉ）が主成分であるニッケルシリサイドからなる第２ゲート電極を備えるＮ型ＭＯＳトランジスタと、を有することを特徴とする。
また、Ｎ型ＭＯＳトランジスタの第２ゲート電極と絶縁膜の界面には砒素（Ａｓ）を偏析させていることを特徴とする。なお、上記の界面には６×１０２１[ｃｍ−３]以上の砒素（Ａｓ）を偏析させることが望ましい。
以上より、第３実施形態のＣＭＯＳ型の半導体装置の構造と、第２実施形態のＣＭＯＳ型の半導体装置の構造は、同一となるため、同一の効果を奏する。
【産業上の利用可能性】
【００８９】
本発明に係るＰ型ＭＯＳトランジスタの製造方法よれば、ゲート電極を構成するアモルファスシリコンの膜質を制御する熱処理工程を有するため、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）の混在比率を制御した材料でゲート電極を形成したＰ型ＭＯＳトランジスタを提供することができる。
本発明に係るＰ型ＭＯＳトランジスタは、ニッケルシリサイドから構成されるゲート電極を有してはいるが、閾値は所定のものとなっているＰ型ＭＯＳトランジスタを提供することができる。
本発明に係るＣＭＯＳ型の半導体装置の製造方法では、多価のニッケルシリサイド（Ｎｉ３Ｓｉ等）を含むゲート電極を形成するにあたり、ゲート電極の形状の変更を伴わない。そのため、上記のＣＭＯＳ型の半導体装置の製造方法よれば、上記のＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置の製造を容易とすることができる。すなわち、上記のＰ型ＭＯＳトランジスタを含むＣＭＯＳ型の半導体装置を製造する工程の簡略化が可能になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年4月27日(2009.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｐ型ＭＯＳトランジスタ形成領域とＮ型ＭＯＳトランジスタ形成領域を備えた基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記Ｐ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第１ゲート電極と、前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなる第２ゲート電極を形成するゲート電極形成工程と、
前記第１ゲート電極を構成する前記アモルファスシリコンの膜質を選択的に制御する熱処理を行う熱処理工程と、
その後、前記第１ゲート電極上及び前記第２ゲート電極上にニッケル（Ｎｉ）を堆積するニッケル（Ｎｉ）堆積工程と、
前記第１ゲート電極及び前記第２ゲート電極に前記ニッケル（Ｎｉ）を反応させ、ニッケルシリサイドにより、前記第１ゲート電極及び前記第２ゲート電極を構成するシリサイド形成工程と、を備えることを特徴とするＣＭＯＳ型の半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項１に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項３】
前記ニッケル（Ｎｉ）堆積工程の前に、前記第２ゲート電極に砒素（Ａｓ）を注入する不純物注入工程を備えることを特徴とする請求項１に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項４】
前記ゲート電極形成工程は
前記第１ゲート電極に対応する第１ダミーゲート電極と、
前記第２ゲート電極に対応する第２ダミーゲート電極を形成する工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極の両側の側面に絶縁物からな
る側壁を形成する工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去する工程と、
アモルファスシリコンを側壁間のみに埋め込み、第１ゲート電極及び第２ゲート電極と
する工程と、から構成されることを特徴とする請求項１に記載のＣＭＯＳ型の半導体装置
の製造方法。
【請求項５】
Ｐ型ＭＯＳトランジスタ形成領域及びＮ型ＭＯＳトランジスタ形成領域を備えた基板上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記Ｐ型ＭＯＳトランジスタ形成領域及び前記Ｎ型ＭＯＳトランジスタ形成領域において前記ゲート絶縁膜上にアモルファスシリコンからなるＰ型ＭＯＳトランジスタ用の第１ゲート電極及びＮ型ＭＯＳトランジスタ用のダミーゲート電極を形成するゲート電極形成工程と、
前記第１ゲート電極及び前記ダミーゲート電極の側壁部分に前記第１ゲート電極及び前記ダミーゲート電極を囲むように絶縁物からなる側壁を夫々形成する側壁形成工程と、
前記アモルファスシリコンの膜質を制御する熱処理を行う熱処理工程と、
前記ダミーゲート電極を除去するダミーゲート電極除去工程と、
前記ダミーゲート電極を囲むように形成された前記側壁の内部にアモルファスシリコンを埋め込み、第２ゲート電極を形成する工程と、
その後、前記第１ゲート電極及び前記第２ゲート電極の上にニッケル（Ｎｉ）を堆積するニッケル（Ｎｉ）堆積工程と、
前記第１ゲート電極及び前記第２のゲート電極と、前記ニッケル（Ｎｉ）とからそれぞれニッケルシリサイドを形成するシリサイド形成工程、とからなることを特徴とするＣＭＯＳ型の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項５に記載のＣＭＯＳ型の半導体装置の製造方法。
【請求項７】
Ｎ型を示すＰ型ＭＯＳトランジスタ形成領域及びＰ型を示すＮ型ＭＯＳトランジスタ形成領域を備えた基板を有するＣＭＯＳ型の半導体装置であって、
前記基板上に形成されたゲート絶縁膜と、
前記Ｐ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、複数種類のシリサイド相が混在しているニッケルシリサイドからなる第１のゲート電極を備えるＰ型ＭＯＳトランジスタと、
前記Ｎ型ＭＯＳトランジスタ形成領域において、前記ゲート絶縁膜上に形成され、ニッケルモノシリサイド（ＮｉＳｉ）が主成分であるニッケルシリサイドからなる第２のゲート電極を備えるＮ型ＭＯＳトランジスタと、を有することを特徴とするＣＭＯＳ型の半導体装置。
【請求項８】
前記ゲート絶縁膜は高誘電体絶縁膜からなることを特徴とする請求項７に記載のＣＭ
ＯＳ型の半導体装置。
【請求項９】
前記第２ゲート電極に砒素（Ａｓ）を含むことを特徴とする請求項７に記載のＣＭＯＳ型の半導体装置。
【請求項１０】
ゲート絶縁膜を基板上に形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にアモルファスシリコンからなるゲート電極を形成するゲート電極
形成工程と、
前記アモルファスシリコンの膜質を制御する熱処理を行う熱処理工程と、
その後、前記ゲート電極上にニッケル（Ｎｉ）層を堆積するニッケル堆積工程と、
前記ゲート電極と前記ニッケル（Ｎｉ）とからニッケルシリサイドを形成するシリサイド形成工程と、を備えるＰ型ＭＯＳトランジスタの製造方法。
【国際調査報告】
2008099499.tif 000025
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