(57)【要約】  本発明の半導体装置１００は、ｎ＋型カソード層１１０と、ｎ−型ドリフト層１１２と、ｐ型アノード層１１４とを備える伝導度変調型の半導体装置において、ｐ型アノード層における第１主面側からｐ型アノード層の深さよりも深くかつ所定の幅と間隔とをもって形成された複数のトレンチ１１９におけるそれぞれの内部にｐ型のシリコンが充填された構造を有する複数のｐ−型トレンチ領域１２０をさらに備え、ｎ−型ドリフト層１１２のうち隣り合うｐ−型トレンチ領域１２０に挟まれたｎ−型メサ領域１２２の幅をＷｍとし、ｎ−型メサ領域１２２における正孔の拡散長をＬｐとしたとき、以下の式（１）を満たす。    Ｌｐ＞Ｗｍ／２  ・・・  （１）  本発明の半導体装置１００によれば、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係を改善し、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立することが可能となる。
2009034658.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の第１主面側に位置し、前記第１半導体層よりも低濃度の第１導電型不純物を含有する第１導電型の第２半導体層と、
前記第２半導体層の第１主面側に位置する第２導電型の第３半導体層とを備える伝導度変調型の半導体装置において、
前記第３半導体層の第１主面側から前記第３半導体層の深さよりも深くかつ所定の幅と間隔とをもって形成された複数のトレンチにおける、それぞれの内部に第２導電型の半導体材料が充填された構造を有する複数の第２導電型のトレンチ領域をさらに備え、
前記第２半導体層のうち隣り合う前記トレンチ領域に挟まれた領域（以下、メサ領域という。）の幅をＷｍとし、前記メサ領域における少数キャリアの拡散長をＬｐとしたとき、以下の式（１）を満たすことを特徴とする半導体装置。
Ｌｐ＞Ｗｍ／２  ・・・  （１）
【請求項２】
請求項１に記載の半導体装置において、
前記メサ領域における第１導電型不純物の不純物濃度をＮｄとしたとき、以下の式（２）をさらに満たすことを特徴とする半導体装置。
Ｎｄ≦４．６×１０１４ｃｍ−３  ・・・  （２）
【請求項３】
請求項１に記載の半導体装置において、
第１導電型不純物の不純物濃度Ｎｄは、所望の逆方向耐圧Ｖ（ＢＲ）と、用いる半導体材料のバンドギャップＥｇとを以下の式（３）に代入したときに得られるＮｄ０よりも小さい値を有することを特徴とする半導体装置。
Ｖ（ＢＲ）＝６０（Ｅｇ／１．１）１．５（Ｎｄ０／１０１６）−０．７５  ・・・  （３）
【請求項４】
請求項１に記載の半導体装置において、
前記メサ領域における第１導電型不純物の不純物濃度Ｎｄと前記メサ領域の幅Ｗｍとを積算して得られる前記メサ領域のチャージ量をＱｎ（＝Ｎｄ×Ｗｍ）とし、前記トレンチ領域における第２導電型不純物の不純物濃度Ｎａと前記トレンチ領域の幅Ｗｔとを積算して得られる前記トレンチ領域のチャージ量をＱｐ（＝Ｎａ×Ｗｔ）とし、前記メサ領域のチャージ量Ｑｎと前記トレンチ領域のチャージ量Ｑｐとのうち小さい方をＱとしたとき、以下の式（４）をさらに満たすことを特徴とする半導体装置。
Ｑ≦５×１０１１ｃｍ−２  ・・・  （４）
【請求項５】
請求項４に記載の半導体装置において、
以下の式（５）をさらに満たすことを特徴とする半導体装置。
Ｑｐ≠Ｑｎ  ・・・  （５）
【請求項６】
請求項５に記載の半導体装置において、
以下の式（６）をさらに満たすことを特徴とする半導体装置。
Ｑｐ＞Ｑｎ  ・・・  （６）
【請求項７】
請求項６に記載の半導体装置において、
以下の式（７）をさらに満たすことを特徴とする半導体装置。
Ｑｐ≧１．１５×Ｑｎ  ・・・  （７）
【請求項８】
請求項１〜７のいずれかに記載の半導体装置において、
前記第２半導体層の厚さをｔとし、前記トレンチ領域の深さをｄとしたとき、以下の式（８）を満たすことを特徴とする半導体装置。
ｔ＞ｄ＞ｔ／２  ・・・  （８）
【請求項９】
請求項１〜８のいずれかに記載の半導体装置において、
前記メサ領域においては、少数キャリアのライフタイム制御がなされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図１７は、従来の半導体装置８００の断面図である。従来の半導体装置８００は、図１７に示すように、ｎ＋型カソード層８１０と、ｎ＋型カソード層８１０の第１主面側に位置するｎ−型ドリフト層８１２と、ｎ−型ドリフト層８１２の第１主面側に位置するｐ型アノード層８１４とを備える伝導度変調型の半導体装置（ＰｉＮダイオード）である（例えば、特許文献１参照。）。
なお、符号８１６は、ｎ＋型カソード層８１０の第２主面側に位置するカソード電極を示し、符号８１８は、ｐ型アノード層８１４の第１主面側に位置するアノード電極を示す。また、本明細書中、第１主面とは、半導体装置におけるｐ型アノード層側の主面のことをいい、第２主面とは、半導体装置におけるｎ＋型カソード層側の主面のことをいう。【０００３】
このため、従来の半導体装置８００によれば、ｐ型アノード層８１４（Ｐ）とｎ＋型カソード層８１０（Ｎ）との間に高抵抗のｎ−型ドリフト層８１２（ｉ）を挟んだＰｉＮ構造を有することにより、逆方向バイアス時には、電圧を高抵抗のｎ−型ドリフト層８１２で受けるために高い逆方向耐圧Ｖ（ＢＲ）が得られ、順方向バイアス時には、ｐ型アノード層８１４からｎ−型ドリフト層８１２に注入される少数キャリアとしての正孔がｎ−型ドリフト層８１２の伝導度を高めるために順方向降下電圧ＶＦがあまり高くならないという特徴を有する。このため、従来の半導体装置８００は、高耐圧ダイオードとして幅広く使用されている。【０００４】
ところで、従来の半導体装置８００よりも逆方向回復時間ｔｒｒをさらに短くすることができる半導体装置が知られている。図１８は、そのような従来の半導体装置９００の断面図である。従来の半導体装置９００は、図１８に示すように、従来の半導体装置８００と同様に、ｎ＋型カソード層９１０と、ｎ＋型カソード層９１０の第１主面側に位置するｎ−型ドリフト層９１２と、ｎ−型ドリフト層９１２の第１主面側に位置するｐ型アノード層９１４とを備える伝導度変調型の半導体装置（ＰｉＮダイオード）である。但し、従来の半導体装置９００においては、従来の半導体装置８００とは異なり、金や白金といった重金属の拡散や電子線やプロトンといった粒子線の照射によって欠陥９２０が導入され、ｎ−型ドリフト層９１２における正孔のライフタイムτｐが短くされている（例えば、特許文献１参照。）。【０００５】
このため、従来の半導体装置９００によれば、ｎ−型ドリフト層９１２における正孔のライフタイムτｐが短くされているため、従来の半導体装置８００よりも、逆方向回復時間ｔｒｒを短くすることができる。【０００６】
【特許文献１】特開２０００−３２３４８８号公報（従来の技術欄）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置９００においては、ｎ−型ドリフト層９１２における正孔のライフタイムτｐが短くされているため、正孔の拡散長Ｌｐ（但し、Ｌｐ＝√（２×Ｄｐ（拡散定数）×τｐ）。）が短く、順方向バイアス時にｎ−型ドリフト層９１２中に十分な量の正孔を蓄積することができない。このため、十分な伝導度変調を起こすことができず、順方向降下電圧ＶＦが高くなってしまう。その一方で、ｎ−型ドリフト層９１２における正孔のライフタイムτｐが長いままだと、逆方向回復時間ｔｒｒを短くすることができない。すなわち、従来の半導体装置９００においては、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にはトレードオフの関係があり、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立できないという問題点がある。【０００８】
この問題点について、図１９〜図２１を用いて説明する。図１９は、従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。図１９中、実線は正孔の濃度分布を示し、破線は電子の濃度分布を示す。また、図１９中、符号ｃ１は正孔のライフタイムτｐが１×１０−５秒（１０μｓ）のときのキャリア濃度分布を示し、符号ｃ２は正孔のライフタイムτｐが１×１０−６秒（１μｓ）のときのキャリア濃度分布を示し、符号ｃ３は正孔のライフタイムτｐが１×１０−７秒（１００ｎｓ）のときのキャリア濃度分布を示し、符号ｃ４は正孔のライフタイムτｐが１×１０−８秒（１０ｎｓ）のときのキャリア濃度分布を示す。【０００９】
図２０は、従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの、正孔の拡散長Ｌｐ及び順方向降下電圧ＶＦをシミュレーションにより求めた結果を示す図である。図２０中、実線は正孔の拡散長Ｌｐを示し、破線はｎ−型ドリフト層９１２の厚さ（５０μｍ）を示し、一点鎖線は順方向降下電圧ＶＦを示す。図２０中、符号ｃ１は正孔のライフタイムτｐが１×１０−５秒のときの結果を示し、符号ｃ２は正孔のライフタイムτｐが１×１０−６秒のときの結果を示し、符号ｃ３は正孔のライフタイムτｐが１×１０−７秒のときの結果を示し、符号ｃ４は正孔のライフタイムτｐが１×１０−８秒のときの結果を示す。【００１０】
図２１は、従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの関係をシミュレーションにより求めた結果を示す図である。図２１中、符号ｃ１は正孔のライフタイムτｐが１×１０−５秒のときの関係を示し、符号ｃ２は正孔のライフタイムτｐが１×１０−６秒のときの関係を示し、符号ｃ３は正孔のライフタイムτｐが１×１０−７秒のときの関係を示し、符号ｃ４は正孔のライフタイムτｐが１×１０−８秒のときの関係を示す。【００１１】
なお、図１９〜図２１においては、従来の半導体装置９００として、ｎ−型ドリフト層９１２の厚さが５０μｍ、ｐ型アノード層９１４の深さが５μｍ、ｎ＋型カソード層９１０の不純物濃度が２×１０１９ｃｍ−３、ｎ−型ドリフト層９１２の不純物濃度が２×１０１４ｃｍ−３、ｐ型アノード層９１４の不純物濃度が３×１０１６ｃｍ−３である半導体装置を用いた。【００１２】
従来の半導体装置９００においては、図１９からもわかるように、正孔のライフタイムτｐを短かくしていくと（１×１０−５秒（ｃ１）→１×１０−６秒（ｃ２）→１×１０−７秒（ｃ３）→１×１０−８秒（ｃ４））、正孔のライフタイムτｐが１×１０−７秒よりも短くなったあたりから、ｎ−型ドリフト層９１２に蓄積される正孔の濃度が大幅に低くなっていく。【００１３】
また、従来の半導体装置９００においては、図２０からもわかるように、正孔のライフタイムτｐを短くしていくと（１×１０−５秒（ｃ１）→１×１０−６秒（ｃ２）→１×１０−７秒（ｃ３）→１×１０−８秒（ｃ４））、それに伴って、正孔の拡散長Ｌｐが短くなる。また、正孔のライフタイムτｐが１×１０−７秒よりも短くなったあたりから（すなわち、正孔の拡散長Ｌｐが１４μｍよりも短くなったあたり）から、順方向降下電圧ＶＦが大幅に高くなっていく。【００１４】
その結果、従来の半導体装置９００においては、図２１からもわかるように、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にはトレードオフの関係が生じ、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立できないのである。なお、上記問題は、半導体装置のｎとｐとの関係が逆になっても同様に見られる問題である。【００１５】
そこで、本発明は上記のような問題を解決するためになされたもので、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係を改善し、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
［１］本発明の半導体装置は  第１導電型の第１半導体層と、前記第１半導体層の第１主面側に位置し、前記第１半導体層よりも低濃度の第１導電型不純物を含有する第１導電型の第２半導体層と、前記第２半導体層の第１主面側に位置する第２導電型の第３半導体層とを備える伝導度変調型の半導体装置において、前記第３半導体層の第１主面側から前記第３半導体層の深さよりも深くかつ所定の幅と間隔とをもって形成された複数のトレンチにおける、それぞれの内部に第２導電型の半導体材料が充填された構造を有する複数の第２導電型のトレンチ領域をさらに備え、前記第２半導体層のうち隣り合う前記トレンチ領域に挟まれた領域（以下、メサ領域という。）の幅をＷｍとし、前記メサ領域における少数キャリアの拡散長をＬｐとしたとき、以下の式（１）を満たすことを特徴とする。
Ｌｐ＞Ｗｍ／２  ・・・  （１）【００１７】
このため、本発明の半導体装置によれば、トレンチ領域とメサ領域とが隣り合うように交互に配置されたいわゆる並列ｐｎ構造を有することとなるため、順方向バイアス時に、少数キャリアがトレンチ領域からもメサ領域に注入されるようになる。そして、本発明の半導体装置によれば、少数キャリアの拡散長Ｌｐがメサ領域の幅Ｗｍの半分を超える値を有するため、トレンチ領域から注入された少数キャリアを少数キャリアの消滅前にメサ領域の全域に拡散させることが可能となり、その結果メサ領域の全域に十分な量の少数キャリアを蓄積することが可能となる。その結果、順方向バイアス時に、十分な伝導度変調を起こすことが可能となり、順方向降下電圧ＶＦが大幅に高くなってしまうのを抑制することが可能となる。【００１８】
また、本発明の半導体装置によれば、メサ領域の幅Ｗｍを十分に狭く設定すれば、メサ領域中における少数キャリアの蓄積量を高い値に確保したまま、少数キャリアの拡散長Ｌｐを十分に短く設定することが可能となる。このため、少数キャリアのライフタイムτｐを十分に短くすることが可能となり、ひいては逆方向回復時間ｔｒｒを短くすることが可能となる。【００１９】
その結果、本発明の半導体装置は、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係を改善し、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立可能な半導体装置となる。【００２０】
［２］本発明の半導体装置においては、前記メサ領域における第１導電型不純物の不純物濃度をＮｄとしたとき、以下の式（２）をさらに満たすことが好ましい。
Ｎｄ≦４．６×１０１４ｃｍ−３  ・・・  （２）【００２１】
ところで、一般に並列ｐｎ構造を有する半導体装置においては、トレンチ領域に含まれる第２導電型の総不純物量とメサ領域に含まれる第１導電型の総不純物量とを略同一量にしてチャージバランスを取っておけば、逆方向バイアス時にはｐｎ接合から横方向に空乏層が延びて縦方向に厚い空乏層が形成されるため、高い逆方向耐圧Ｖ（ＢＲ）を得ることができる。このため、メサ領域における第１導電型不純物の不純物濃度Ｎｄを従来の半導体装置におけるｎ−型ドリフト層の場合よりも高くすることにより、低いオン電圧を実現しながら高い逆方向耐圧Ｖ（ＢＲ）を得ることが可能である。【００２２】
しかしながら、本発明の発明者らは、上記の考え方とは逆に、メサ領域における第１導電型不純物の不純物濃度Ｎｄを従来の半導体装置の場合と同様に低く設定することに思い至った。そのようにしたとしても、半導体装置が伝導度変調型の半導体装置であれば、伝導度変調により低いオン電圧を実現することができるからである。
そこで、本発明の半導体装置においては、上記の式（１）を満たした上で、メサ領域における第１導電型不純物の不純物濃度Ｎｄを、上記の式（２）を満足するように、従来の半導体装置の場合と同様に低く設定することとした。このため、本発明の半導体装置によれば、伝導度変調型の半導体装置であるため、メサ領域における第１導電型不純物の不純物濃度Ｎｄを従来の半導体装置の場合と同様に低く設定したとしても、低いオン電圧を実現することができる。また、本発明の半導体装置によれば、上記のように第１導電型不純物の不純物濃度Ｎｄを従来の半導体装置におけるｎ−型ドリフト層の場合と同様に低く設定してあるため、チャージバランスが崩れた場合であっても、従来の半導体装置の場合と同等の逆方向耐圧Ｖ（ＢＲ）（例えばＶ（ＢＲ）＝６００Ｖ）を得ることが可能となる。その結果、本発明の半導体装置は、製造マージンが高く、設計の冗長度の高い半導体装置となる。【００２３】
なお、上記の式（２）は、半導体装置が従来のＰｉＮダイオード構造を有する半導体装置である場合において、逆方向耐圧Ｖ（ＢＲ）と、半導体材料のバンドギャップＥｇと、ｎ−型ドリフト層におけるｎ型不純物の不純物濃度Ｎｄとの関係を示す式（２−１）に、必要な逆方向耐圧Ｖ（ＢＲ）＝６００Ｖと、及びシリコンのバンドギャップＥｇ＝１．１ｅＶとを入力して得られる不等式である。
Ｖ（ＢＲ）＝６０（Ｅｇ／１．１）１．５（Ｎｄ／１０１６）−０．７５  ・・・  （２−１）【００２４】
［３］本発明の半導体装置においては、第１導電型不純物の不純物濃度Ｎｄは、所望の逆方向耐圧Ｖ（ＢＲ）と、用いる半導体材料のバンドギャップＥｇとを以下の式（３）に代入したときに得られるＮｄ０よりも小さい値を有することが好ましい。
Ｖ（ＢＲ）＝６０（Ｅｇ／１．１）１．５（Ｎｄ０／１０１６）−０．７５  ・・・  （３）【００２５】
ところで、上記の式（２−１）からわかるように、第１導電型不純物の不純物濃度Ｎｄの上限値は、用いる半導体材料の種類と、逆方向耐圧Ｖ（ＢＲ）の値とに依存して変化する。従って、上記［３］のように構成することにより、用いる半導体材料の種類と、逆方向耐圧Ｖ（ＢＲ）の値に応じて許容される範囲から、最適な第１導電型不純物の不純物濃度Ｎｄを選択することが可能となる。【００２６】
［４］本発明の半導体装置においては、前記メサ領域における第１導電型不純物の不純物濃度Ｎｄと前記メサ領域の幅Ｗｍとを積算して得られる前記メサ領域のチャージ量をＱｎとし、前記トレンチ領域における第２導電型不純物の不純物濃度Ｎａと前記トレンチ領域の幅Ｗｔとを積算して得られる前記トレンチ領域のチャージ量をＱｐとし、前記メサ領域のチャージ量Ｑｎと前記トレンチ領域のチャージ量Ｑｐとのうち小さい方のチャージ量をＱとしたとき、以下の式（４）をさらに満たすことが好ましい。
Ｑ≦５×１０１１ｃｍ−２  ・・・  （４）【００２７】
ところで、並列ｐｎ構造を有する半導体装置においては、チャージバランスが崩れた場合に、トレンチ領域及びメサ領域におけるキャリア濃度の不均衡に起因して逆バイアス時に空乏層中に強電界部分が発生するため、逆方向耐圧Ｖ（ＢＲ）が低下する傾向にある。【００２８】
しかしながら、本発明の半導体装置においては、上記のようにチャージ量Ｑを比較的小さなものとしているため、チャージバランスが崩れた場合であっても、トレンチ領域及びメサ領域におけるキャリア濃度の不均衡の絶対値は小さいものとなる。このため、逆バイアス時に空乏層中に強電界部分が発生するのが抑制されるため、逆方向耐圧Ｖ（ＢＲ）の低下を抑制することが可能となる。その結果、チャージバランスが崩れた場合であっても、逆方向バイアス時に十分に高い逆方向耐圧Ｖ（ＢＲ）を得ることができるようになるため、本発明の半導体装置は、製造マージンが高く、設計の冗長度の高い半導体装置となる。【００２９】
［５］本発明の半導体装置においては、以下の式（５）をさらに満たすことが好ましい。
Ｑｐ≠Ｑｎ  ・・・  （５）【００３０】
このように、本発明の半導体装置においては、上記のようにチャージバランスをあえて崩しているため、後述する試験例からも明らかとなるが、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性（ＶＲ−ＩＲ特性）が正性抵抗を示すようになり、本発明の半導体装置は、破壊耐量の高い半導体装置となる。【００３１】
［６］本発明の半導体装置においては、以下の式（６）をさらに満たすことが好ましい。
Ｑｐ＞Ｑｎ  ・・・  （６）【００３２】
このように、本発明の半導体装置においては、上記のようにＱｐをＱｎよりも大きくしているため、後述する試験例からも明らかとなるが、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲が広くなり、本発明の半導体装置は、逆方向耐圧Ｖ（ＢＲ）が高く破壊耐量の高い半導体装置となる。【００３３】
［７］本発明の半導体装置においては、以下の式（７）をさらに満たすことが好ましい。
Ｑｐ≧１．１５×Ｑｎ  ・・・  （７）【００３４】
このように、本発明の半導体装置においては、上記のようにＱｐとＱｎとの関係を規定しているため、後述する試験例からも明らかとなるが、上記の式（４）を満たす半導体装置のうち、逆方向耐圧Ｖ（ＢＲ）に関して最もマージンの狭いＱ＝５×１０１１ｃｍ−２の場合においても、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲内で、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示すようになり、本発明の半導体装置は、逆方向耐圧Ｖ（ＢＲ）が高く破壊耐量の高い半導体装置となる。【００３５】
［８］本発明の半導体装置においては、前記第２半導体層の厚さをｔとし、前記トレンチ領域の深さをｄとしたとき、以下の式（８）を満たすことが好ましい。
ｔ＞ｄ＞ｔ／２  ・・・  （８）【００３６】
このため、本発明の半導体装置によれば、トレンチ領域の深さｄが第２半導体層の厚さｔの半分よりも大きな値を有するため、メサ領域の厚さが第２半導体層の厚さｔの半分を超えるようになり、順方向バイアス時に十分な伝導度変調を起こすことが可能となる。
また、本発明の半導体装置によれば、トレンチ領域の深さｄが第２半導体層の厚さｔよりも小さな値を有するため、トレンチ領域が第１半導体層まで達することがなくなり、トレンチ領域の底部に強い電界が印加されるのを防止することが可能となる。【００３７】
［９］本発明の半導体装置においては、前記メサ領域においては、少数キャリアのライフタイム制御がなされていることが好ましい。【００３８】
このため、本発明の半導体装置によれば、上記した式（１）の条件を満たすよう、少数キャリアのライフタイムτｐを十分適切な値に制御することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】実施形態に係る半導体装置１００を説明するために示す図である。
【図２】実施形態に係る半導体装置１００におけるキャリア注入の様子を示す図である。
【図３】試験例１−３における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。
【図４】試験例１−６における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。
【図５】試験例１−１２における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。
【図６】試験例１−１〜１−８及び１−１２におけるｎ−型メサ領域１２２の幅Ｗｍと順方向降下電圧ＶＦとの関係をシミュレーションにより求めた結果を示す図である。
【図７】試験例１−１〜１−１３における順方向降下電圧ＶＦと逆方向回復時間ｔｒｒとの関係をシミュレーションにより求めた結果を示す図である。
【図８】試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときの逆方向耐圧Ｖ（ＢＲ）の値をシミュレーションにより求めた結果を示す図である。
【図９】試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときに６００Ｖの逆方向耐圧Ｖ（ＢＲ）を確保できる範囲をシミュレーションにより求めた結果を示す図である。
【図１０】試験例２−１−７、２−１−８、２−１−９、２−１−１０及び２−１−１２並びに試験例２−３−２、２−３−４、２−３−６、２−３−８及び２−３−１０における逆方向電圧ＶＲと逆方向電流ＩＲとの関係をシミュレーションにより求めた結果を示す図である。
【図１１】負性抵抗突入電流Ｉ−Ｒを説明するために示す図である。
【図１２】試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときの負性抵抗突入電流Ｉ−Ｒの値をシミュレーションにより求めた結果を示す図である。
【図１３】試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときに６００Ｖの逆方向耐圧Ｖ（ＢＲ）を確保できかつ正性抵抗を示す範囲をシミュレーションにより求めた結果を示す図である。
【図１４】実施形態に係る半導体装置１００を製造するための方法を説明するために示す図である。
【図１５】実施形態に係る半導体装置１００を製造するための別の方法を説明するために示す図である。
【図１６】変形例に係る半導体装置２００を説明するために示す図である。
【図１７】従来の半導体装置８００の断面図である。
【図１８】従来の半導体装置９００の断面図である。
【図１９】従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。
【図２０】従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの、正孔の拡散長Ｌｐ及び順方向降下電圧ＶＦをシミュレーションにより求めた結果を示す図である。
【図２１】従来の半導体装置９００において正孔のライフタイムτｐを変化させたときの、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの関係をシミュレーションにより求めた結果を示す図である。
【発明を実施するための最良の形態】
【００４０】
以下、図面を用いて、本発明の実施の形態を詳しく説明する。【００４１】
［実施形態］
図１は、実施形態に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の断面図であり、図１（ｂ）は図１（ａ）の部分拡大図である。
図２は、実施形態に係る半導体装置１００におけるキャリア注入の様子を示す図である。図２（ａ）はキャリア注入開始直後におけるキャリア注入の様子を示す図であり、図２（ｂ）はキャリア注入開始後所定時間経過後におけるキャリア注入の様子を示す図である。【００４２】
実施形態に係る半導体装置１００は、図１に示すように、ｎ＋型カソード層（第１半導体層）１１０と、ｎ＋型カソード層１１０の第１主面側に位置し、ｎ＋型カソード層１１０よりも低濃度のｎ型不純物（第１導電型不純物）を含有するｎ−型ドリフト層（第２半導体層）１１２と、ｎ−型ドリフト層１１２の第１主面側に位置するｐ型アノード層（第３半導体層）１１４とを備えるＰｉＮダイオード（伝導度変調型の半導体装置）である。なお、符号１１６は、ｎ＋型カソード層１１０の第２主面側に位置するカソード電極を示し、符号１１８は、ｐ型アノード層１１４の第１主面側に位置するアノード電極を示す。【００４３】
実施形態に係る半導体装置１００においては、ｐ型アノード層１１４の第１主面側からｐ型アノード層１１４の深さよりも深くかつ所定の幅と間隔とをもって形成された複数のトレンチ１１９（後述する図１４（ｂ）又は図１５（ｂ）参照。）における、それぞれの内部にｐ型のシリコン材料（第２導電型の半導体材料）が充填された構造を有する複数のｐ−型トレンチ領域（トレンチ領域）１２０をさらに備え、ｎ−型ドリフト層１１２のうち隣り合うｐ−型トレンチ領域１２０に挟まれた領域１２２（以下、ｎ−型メサ領域１２２という。）の幅をＷｍとし、ｎ−型メサ領域１２２における正孔の拡散長をＬｐとしたとき、以下の式（１）を満たす。
Ｌｐ＞Ｗｍ／２  ・・・  （１）【００４４】
実施形態に係る半導体装置１００においては、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度をＮｄとしたとき、以下の式（２）をさらに満たす。
Ｎｄ≦４．６×１０１４ｃｍ−３  ・・・  （２）【００４５】
また、実施形態に係る半導体装置１００においては、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄとｎ−型メサ領域１２２の幅Ｗｍとを積算して得られるｎ−型メサ領域１２２のチャージ量をＱｎとし、ｐ−型トレンチ領域１２０におけるｐ型不純物の不純物濃度Ｎａとｐ−型トレンチ領域１２０の幅Ｗｔとを積算して得られるｐ−型トレンチ領域１２０のチャージ量をＱｐとし、ｎ−型メサ領域１２２のチャージ量Ｑｎとｐ−型トレンチ領域１２０のチャージ量Ｑｐとのうち小さい方をＱとしたとき、以下の式（４）をさらに満たす。
Ｑ≦５×１０１１ｃｍ−２  ・・・  （４）【００４６】
また、実施形態に係る半導体装置１００においては、以下の式（５）をさらに満たす。
Ｑｐ≠Ｑｎ  ・・・  （５）【００４７】
また、実施形態に係る半導体装置１００においては、以下の式（６）をさらに満たす。
Ｑｐ＞Ｑｎ  ・・・  （６）【００４８】
また、実施形態に係る半導体装置１００においては、以下の式（７）をさらに満たす。
Ｑｐ≧１．１５×Ｑｎ  ・・・  （７）【００４９】
また、実施形態に係る半導体装置１００においては、ｎ−型ドリフト層１１２の厚さをｔとし、ｐ−型トレンチ領域１２０の深さをｄとしたとき、以下の式（７）を満たす。
ｔ＞ｄ＞ｔ／２  ・・・  （８）【００５０】
なお、実施形態に係る半導体装置１００においては、ｎ＋型カソード層１１０は、ｎ＋型シリコン基板からなり、ｎ−型ドリフト層１１２は、ｎ＋型シリコン基板の第１主面側にエピタキシャル成長させたｎ−型半導体層からなる。ｐ型アノード層１１４は、ｎ−型ドリフト層１１２の第１主面側表面にｐ型不純物を拡散させて形成したｐ型拡散層からなる。【００５１】
ｎ−型ドリフト層１１２の厚さは例えば５０μｍであり、ｐ型アノード層１１４の深さは例えば２μｍであり、トレンチ１１９の深さは例えば３５μｍであり、ｐ−型トレンチ領域１２０の深さは例えば３５μｍであり、ｎ−型メサ領域１２２の厚さは例えば３３μｍである。また、ｐ−型トレンチ領域１２０の幅Ｗｔは例えば４μｍであり、ｎ−型メサ領域１２２の幅Ｗｍは例えば４μｍである。【００５２】
また、ｎ＋型カソード層１１０の不純物濃度は例えば２×１０１９ｃｍ−３であり、ｎ−型ドリフト層１１２の不純物濃度は例えば２×１０１４ｃｍ−３であり、ｎ−型メサ領域１２２の不純物濃度Ｎｄは例えば２×１０１４ｃｍ−３である。ｐ−型トレンチ領域１２０の不純物濃度Ｎａは例えば６．２５×１０１４ｃｍ−３であり、ｐ型アノード層１１４の不純物濃度は例えば３×１０１６ｃｍ−３である。【００５３】
以上のように構成された実施形態に係る半導体装置１００によれば、ｐ−型トレンチ領域１２０とｎ−型メサ領域１２２とが隣り合うように交互に配置されたいわゆる並列ｐｎ構造を有するため、図２に示すように、順方向バイアス時に、正孔がｐ−型トレンチ領域１２０からもｎ−型メサ領域１２２に注入されるようになる。そして、実施形態に係る半導体装置１００によれば、正孔の拡散長Ｌｐがｎ−型メサ領域１２２の幅Ｗｍの半分を超える値を有するため、ｐ−型トレンチ領域１２０から注入された正孔を正孔の消滅前にｎ−型メサ領域１２２の全域に拡散させることが可能となり、その結果ｎ−型メサ領域１２２の全域に十分な量の正孔を蓄積することが可能となる。その結果、実施形態に係る半導体装置１００によれば、順方向バイアス時に、十分な伝導度変調を起こすことが可能となり、順方向降下電圧ＶＦが大幅に高くなってしまうのを抑制することが可能となる。【００５４】
また、実施形態に係る半導体装置１００によれば、ｎ−型メサ領域１２２の幅Ｗｍを十分に狭く設定すれば、ｎ−型メサ領域１２２中における正孔の蓄積量を高い値に確保したまま、正孔の拡散長Ｌｐを十分短くすることが可能となる。このため、正孔のライフタイムτｐを十分に短くすることが可能となり、ひいては逆方向回復時間ｔｒｒを短くすることが可能となる。【００５５】
その結果、実施形態に係る半導体装置１００は、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係を改善し、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立可能な半導体装置となる。【００５６】
ところで、一般に並列ｐｎ構造を有する半導体装置においては、ｐ−型トレンチ領域１２０に含まれるｐ型不純物の総不純物量とｎ−型メサ領域１２２に含まれるｎ型不純物の総不純物量とを略同一量にしてチャージバランスを取っておけば、逆方向バイアス時にはｐｎ接合から横方向に空乏層が延びて縦方向に厚い空乏層が形成されるため、高い逆方向耐圧Ｖ（ＢＲ）を得ることができる。このため、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを従来の半導体装置８００，９００におけるｎ−型ドリフト８１２，９１２層の場合よりも高くすることにより、低いオン電圧を実現しながら高い逆方向耐圧Ｖ（ＢＲ）を得ることが可能である。【００５７】
しかしながら、本発明の発明者らは、上記の考え方とは逆に、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを従来の半導体装置の場合と同様に低く設定することに思い至った。そのようにしたとしても、半導体装置が伝導度変調型の半導体装置であれば、伝導度変調により低いオン電圧を実現することができるからである。
そこで、実施形態に係る半導体装置１００においては、上記の式（１）を満たした上で、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを、上記の式（２）を満足するように、従来の半導体装置の場合と同様に低く設定することとしている。このため、実施形態に係る半導体装置１００によれば、伝導度変調型の半導体装置であるため、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを従来の半導体装置の場合と同様に低く設定したとしても、低いオン電圧を実現することができる。また、実施形態に係る半導体装置１００によれば、上記のようにｎ型不純物の不純物濃度Ｎｄを従来の半導体装置８００，９００におけるｎ−型ドリフト層８１２，９１２の場合と同様に低く設定してあるため、チャージバランスが崩れた場合であっても、従来の半導体装置８００，９００の場合と同等の逆方向耐圧Ｖ（ＢＲ）を得ることが可能となる。その結果、実施形態に係る半導体装置１００は、製造マージンが高く、設計の冗長度の高い半導体装置となる。【００５８】
ところで、並列ｐｎ構造を有する半導体装置において、チャージバランスが崩れた場合には、ｐ−型トレンチ領域１２０及びｎ−型メサ領域１２２におけるキャリア濃度の不均衡に起因して逆バイアス時に空乏層中に強電界部分が発生するため、逆方向耐圧Ｖ（ＢＲ）が低下する傾向にある。【００５９】
しかしながら、実施形態に係る半導体装置１００においては、上記の式（４）のようにチャージ量Ｑを比較的小さなものとしているため、チャージバランスが崩れた場合であっても、ｐ−型トレンチ領域１２０及びｎ−型メサ領域１２２におけるキャリア濃度の不均衡の絶対値は小さいものとなる。このため、逆バイアス時に空乏層中に強電界部分が発生するのが抑制されるため、逆方向耐圧Ｖ（ＢＲ）の低下を抑制することが可能となる。その結果、チャージバランスが崩れた場合であっても、逆方向バイアス時に十分に高い逆方向耐圧Ｖ（ＢＲ）を得ることができるようになるため、実施形態に係る半導体装置１００は、製造マージンが高く、設計の冗長度の高い半導体装置となる。【００６０】
また、実施形態に係る半導体装置１００によれば、上記の式（５）のようにチャージバランスをあえて崩しているため、後述する試験例からも明らかとなるが、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示すようになり、実施形態に係る半導体装置１００は、破壊耐量の高い半導体装置となる。【００６１】
また、実施形態に係る半導体装置１００によれば、上記の式（６）のようにＱｐをＱｎよりも大きくしているため、後述する試験例からも明らかとなるが、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲が広くなり、実施形態に係る半導体装置１００は、逆方向耐圧Ｖ（ＢＲ）が高く破壊耐量の高い半導体装置となる。【００６２】
また、実施形態に係る半導体装置１００によれば、上記の式（７）のようにＱｐとＱｎとの関係を規定しているため、後述する試験例からも明らかとなるが、上記式（３）を満たす半導体装置のうち、逆方向耐圧Ｖ（ＢＲ）に関して最もマージンの狭いＱ＝５×１０１１ｃｍ−２の場合においても、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲内で、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示すようになり、実施形態に係る半導体装置１００は、逆方向耐圧Ｖ（ＢＲ）が高く破壊耐量の高い半導体装置となる。【００６３】
また、実施形態に係る半導体装置１００によれば、上記の式（８）からも明らかなように、ｐ−型トレンチ領域１２０の深さｄがｎ−型ドリフト層１１２の厚さｔの半分よりも大きな値を有するため、ｎ−型メサ領域１２２の厚さがｎ−型ドリフト層１１２の厚さｔの半分を超えるようになり、順方向バイアス時に十分な伝導度変調を起こすことが可能となる。
また、実施形態に係る半導体装置１００によれば、ｐ−型トレンチ領域１２０の深さｄがｎ−型ドリフト層１１２の厚さｔよりも小さな値を有するため、ｐ−型トレンチ領域１２０がｎ＋型カソード層１１０まで達することがなくなるため、ｐ−型トレンチ領域の底部に強い電界が印加されるのを防止することが可能となる。【００６４】
また、実施形態に係る半導体装置１００によれば、ｎ−型メサ領域１２２における欠陥１２４（図示せず。）の導入量を調整することなどにより、上記した式（１）の条件を満たすよう、正孔のライフタイムτｐを十分適切な値に制御することが可能となる。【００６５】
なお、実施形態に係る半導体装置１００を構成するにあたっては、以下の試験例の結果を参考にした。【００６６】
［試験例１−１〜１−１３］
試験例１−１〜１−１３は、実施形態に係る半導体装置１００において、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係が改善されていることを明らかにするための試験例である。表１は、各試験例におけるシミュレーション条件及び評価結果を示す表である。試験は、各試験例について、キャリア濃度分布、順方向降下電圧ＶＦ、逆方向回復時間ｔｒｒなどの特性をシミュレーションにより求めることにより行った。
なお、表１において、並列ｐｎとは、本発明の半導体装置が採用する並列ｐｎ構造のことであり、従来ＰｉＮとは、従来の半導体装置が採用する従来のＰｉＮ構造のことである。【００６７】
【表１】
2009034658.tif 000003
【００６８】
図３は、試験例１−３における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。図３中、実線はｎ−型メサ領域１２２におけるｐ−型トレンチ領域１２０との境界部分から２μｍ離隔した位置（この場合、ｎ−型メサ領域１２２の中央位置）の正孔の濃度分布を示し、破線はｎ−型メサ領域１２２におけるｐ−型トレンチ領域１２０との境界部分から２μｍ離隔した位置の電子の濃度分布を示す。【００６９】
図４は、試験例１−６における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。図４中、実線はｎ−型メサ領域１２２におけるｐ−型トレンチ領域１２０との境界部分から２μｍ離隔した位置の正孔の濃度分布を示し、破線はｎ−型メサ領域１２２におけるｐ−型トレンチ領域１２０との境界部分から２μｍ離隔した位置の電子の濃度分布を示す。【００７０】
図５は、試験例１−１２における深さ方向のキャリア濃度分布をシミュレーションにより求めた結果を示す図である。図５中、実線はｎ−型ドリフト領域９１２中の正孔の濃度分布を示し、破線はｎ−型ドリフト領域９１２中の電子の濃度分布を示す。【００７１】
図６は、試験例１−１〜１−８及び試験例１−１２におけるｎ−型メサ領域１２２の幅Ｗｍと順方向降下電圧ＶＦとの関係をシミュレーションにより求めた結果を示す図である。図６中、実線は試験例１−１〜１−８（符号ａ１〜ａ８参照。）に係る半導体装置（並列ｐｎ構造）における結果を示し、破線は試験例１−１２（符号ａ１２参照。）に係る半導体装置（従来ＰｉＮ構造）における結果を示す。【００７２】
図７は、試験例１−１〜１−１３における順方向降下電圧ＶＦと逆方向回復時間ｔｒｒとの関係をシミュレーションにより求めた結果を示す図である。図７中、実線は試験例１−１〜１−８（符号ａ１〜ａ８参照。）に係る半導体装置における結果を示し、破線は試験例１−９〜１−１３（符号ａ９〜ａ１３参照。）に係る半導体装置における結果を示す。【００７３】
試験例１−３、１−６及び１−１２の結果、図３〜図５からもわかるように、ｎ−型メサ領域１２２の幅Ｗｍを４μｍにした並列ｐｎ構造の半導体装置（試験例１−３）においては、ｎ−型メサ領域１２２の幅Ｗｍを３０μｍにした並列ｐｎ構造の半導体装置（試験例１−６）や従来のＰｉＮ構造の半導体装置（試験例１−１２）の場合と比較して、ｎ−型ドリフト層１１２（及びｎ−型メサ領域１２２）に蓄積される正孔の濃度が高くなることがわかった（例えば、図３〜図５の矢印Ａ参照。）。【００７４】
また、試験例１−１〜１−８及び１−１２の結果、図６からもわかるように、ｎ−型メサ領域１２２の幅Ｗｍを狭くする（符号ａ８→ａ７→ａ６→ａ５→ａ４→ａ３→ａ２→ａ１）ことにより、順方向降下電圧ＶＦを大幅に低くすることができることがわかった。また、ｎ−型メサ領域１２２の幅Ｗｍが８μｍとなるとき（符合ａ４参照。）、すなわち、ｎ−型メサ領域１２２の幅Ｗｍが正孔の拡散長Ｌｐの２倍（１４μｍ）未満の値となるとき、順方向降下電圧ＶＦを従来の半導体装置の場合（ａ１２参照。）と比較して大幅に低くすることができることがわかった。【００７５】
また、試験例１−１〜１−１３の結果、図７からもわかるように、ｎ−型メサ領域１２２の幅Ｗｍを狭くする（符号ａ８→ａ７→ａ６→ａ５→ａ４→ａ３→ａ２→ａ１）ことにより、逆方向回復時間ｔｒｒを増加させることなく、順方向降下電圧ＶＦを大幅に低くすることができることがわかった。また、ｎ−型メサ領域１２２の幅Ｗｍが８μｍとなるとき（符合ａ４参照。）、すなわち、ｎ−型メサ領域１２２の幅Ｗｍが正孔の拡散長Ｌｐの２倍（１４μｍ）未満の値となるとき、逆方向回復時間ｔｒｒを増加させることなく、順方向降下電圧ＶＦを従来の半導体装置の場合（ａ１２参照。）と比較して大幅に低くすることができることがわかった。【００７６】
従って、試験例１−１〜１−１３の結果、少なくとも試験例１−１〜１−４に係る半導体装置は、逆方向回復時間ｔｒｒと順方向降下電圧ＶＦとの間にあるトレードオフの関係を改善し、逆方向回復時間ｔｒｒを短くすることと順方向降下電圧ＶＦを低減することとを両立可能な半導体装置であることが確認できた。【００７７】
［試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３］
試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３は、実施形態に係る半導体装置１００において、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲を明らかにするための試験例である。【００７８】
試験は、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３のそれぞれについて、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度（Ｎｄ）及びｐ−型トレンチ領域１２０におけるｐ型不純物の不純物濃度（Ｎａ）を変化させたときの逆方向耐圧Ｖ（ＢＲ）及び負性抵抗突入電流Ｉ−Ｒをシミュレーションにより求め、その結果を評価することにより行った。なお、逆方向耐圧Ｖ（ＢＲ）は、逆方向電流が１ｍＡのときの耐圧とした。また、負性抵抗突入電流Ｉ−Ｒは、後述する図１１の矢印Ｂに示すように、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性（抵抗特性）が負性抵抗を示し始めるときの電流であり、本試験例においては、負性抵抗突入電流Ｉ−Ｒが２．５Ａを超えるものを正性抵抗であると定義し、負性抵抗突入電流Ｉ−Ｒが２．５Ａ以下のものを負性抵抗であると定義した。【００７９】
表２は、各試験例におけるシミュレーション条件及び逆方向耐圧Ｖ（ＢＲ）についての評価結果を示す表である。また、表３は、各試験例におけるシミュレーション条件並びに逆方向耐圧Ｖ（ＢＲ）及び逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性についての評価結果を示す表である。
表２及び表３においては、総合評価が○以上（◎及び○）が良い評価であるとし、△以下（△及び×）が悪い評価であるとした。
なお、表２及び表３においては、ｎ−型メサ領域１２２のチャージ量Ｑｎとｐ−型トレンチ領域１２０のチャージ量Ｑｐとのうち小さい方のチャージ量をＱとしている。また、表３においては、逆方向耐圧Ｖ（ＢＲ）に関する評価（逆方向耐圧評価）と逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性に関する評価（抵抗特性評価）のうち低いほうを総合評価とした。【００８０】
【表２】
2009034658.tif 000004
【００８１】
【表３】
2009034658.tif 000005
【００８２】
図８は、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときの逆方向耐圧Ｖ（ＢＲ）の値をシミュレーションにより求めた結果を示す図である。なお、図８において、横軸はチャージバランスＱｐ／Ｑｎを示し、縦軸は逆方向耐圧Ｖ（ＢＲ）を示す。また、図８中、符号ｂ１１〜ｂ１１２（図８においては、図を簡略なものとするために符号ｂ１１〜ｂ１１２のうち両端の符号ｂ１１及びｂ１１２のみ図示している。他の符号ｂ１１〜ｂ１１２、ｂ３１〜ｂ３１０及びｂ４１〜ｂ４１３についても同様である。）は、試験例２−１−１〜２−１−１２に係る半導体装置における結果を示し、符号ｂ２１〜ｂ２１３は、試験例２−２−１〜２−２−１３に係る半導体装置における結果を示し、符号ｂ３１〜ｂ３１０は、試験例２−３−１〜２−３−１０に係る半導体装置における結果を示し、符号ｂ４１〜ｂ４１３は、試験例２−４−１〜２−４−１３に係る半導体装置における結果を示す。なお、以下の図９〜図１３においても符号の意味は図８の場合と同様である。【００８３】
図９は、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときに６００Ｖの逆方向耐圧Ｖ（ＢＲ）を確保できる範囲をシミュレーションにより求めた結果を示す図である。なお、図９において、横軸はｐ−型トレンチ領域１２０のチャージ量Ｑｐとｎ−型メサ領域１２２のチャージ量Ｑｎのうち小さい方のチャージ量Ｑを示し、縦軸はチャージバランスＱｐ／Ｑｎを示す。【００８４】
試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３の結果、図８、図９及び表２からもわかるように、試験例２−１−１〜２−１−１２（符号ｂ１１〜ｂ１１２参照。）、２−２−１〜２−２−１３（符号ｂ２１〜ｂ２１３参照。）及び２−３−１〜２−３−１０（符号ｂ３１〜ｂ３１０参照。）の場合に、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲が広くなることが可能となることがわかった。【００８５】
図１０は、試験例２−１−７、２−１−８、２−１−９、２−１−１０及び２−１−１２並びに試験例２−３−２、２−３−４、２−３−６、２−３−８及び２−３−１０における逆方向電圧ＶＲと逆方向電流ＩＲとの関係をシミュレーションにより求めた結果を示す図である。図１０（ａ）は試験例２−１−７、２−１−８、２−１−９、２−１−１０及び２−１−１２における結果を示す図であり、図１０（ｂ）は試験例２−３−２、２−３−４、２−３−６、２−３−８及び２−３−１０における結果を示す図である。なお、図１０（ａ）中、実線は試験例２−１−１０及び２−１−１２（符号ｂ１１０及びｂ１１２参照。）に係る半導体装置における結果を示し、破線は試験例２−１−７〜２−１−９（符号ｂ１７〜ｂ１９参照。）に係る半導体装置における結果を示す。また、図１０（ｂ）中、実線は試験例２−３−２、２−３−６、２−３−８及び２−３−１０（符号ｂ３２、ｂ３６、ｂ３８及びｂ３１０参照。）に係る半導体装置における結果を示し、破線は試験例２−３−４（符号ｂ３４参照。）に係る半導体装置における結果を示す。【００８６】
図１１は、負性抵抗突入電流Ｉ−Ｒを説明するために示す図である。図１１（ａ）は試験例２−３−６において得られる逆方向電圧−逆方向電流曲線に負性抵抗突入電流Ｉ−Ｒを示す符号Ｂを加えたものであり、図１０（ｂ）は試験例２−３−８において得られる逆方向電圧−逆方向電流曲線に負性抵抗突入電流Ｉ−Ｒを示す符号Ｂを加えたものである。【００８７】
図１２は、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときの負性抵抗突入電流Ｉ−Ｒの値をシミュレーションにより求めた結果を示す図である。図１２において、横軸はチャージバランスＱｐ／Ｑｎを示し、縦軸は負性抵抗突入電流Ｉ−Ｒを示す。なお、図１２中、破線は２．５Ａのラインを示す。【００８８】
図１３は、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３において、チャージバランスＱｐ／Ｑｎを変化させながらｐ−型トレンチ領域１２０のチャージ量Ｑｐ及びｎ−型メサ領域１２２のチャージ量Ｑｎを変化させたときに６００Ｖの逆方向耐圧Ｖ（ＢＲ）を確保できかつ正性抵抗を示す範囲をシミュレーションにより求めた結果を示す図である。なお、図１３において、横軸はｐ−型トレンチ領域１２０のチャージ量Ｑｐとｎ−型メサ領域１２２のチャージ量Ｑｎのうち小さい方のチャージ量Ｑを示し、縦軸はチャージバランスＱｐ／Ｑｎを示す。【００８９】
試験例２−１−１〜２−１−１２の結果、図１２、図１３及び表３からもわかるように、試験例２−１−１〜２−１−３（符号ｂ１１〜ｂ１３参照。）及び試験例２−１−１０〜２−１−１２（符号ｂ１１０〜ｂ１１２参照。）の場合に、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示すことが明らかとなった。【００９０】
また、試験例２−２−１〜２−２−１３の結果、図１２、図１３及び表３からもわかるように、試験例２−２−１〜２−２−２（符号ｂ２１〜ｂ２２参照。）及び試験例２−２−９〜２−２−１３（符号ｂ２９〜ｂ２１３参照。）の場合に、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示すことが明らかとなった。【００９１】
また、試験例２−３−１〜２−３−１０の結果、図１２、図１３及び表３からもわかるように、試験例２−３−１〜２−３−２（符号ｂ３１〜ｂ３２参照。）及び試験例２−３−６〜２−３−１０（符号ｂ３６〜ｂ３１０参照。）の場合に、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示すことが明らかとなった。【００９２】
また、試験例２−４−１〜２−４−１３の結果、図１２、図１３及び表３からもわかるように、試験例２−４−１〜２−４−３（符号ｂ４１〜ｂ４３参照。）及び試験例２−４−８〜２−４−１２（符号ｂ４８〜ｂ４１２参照。）の場合に、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示すことが明らかとなった。【００９３】
また、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３の結果、図１３からもわかるように、以下の式（４）の場合であって、かつ、以下の式（６）の場合に、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示す範囲が広く、製造マージンが高く、設計の冗長度の高く、破壊耐量の高い半導体装置を構成することが可能となることがわかった。
Ｑ≦５×１０１１ｃｍ−２  ・・・  （４）
Ｑｐ＞Ｑｎ  ・・・  （６）【００９４】
なお、図１３中符号Ｃで示す一点鎖線に囲まれた領域においては、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧Ｖ（ＢＲ）を示すことから、Ｑ及びＱｐ／Ｑｎをこの領域の範囲内に設定することにより、製造マージンが高く、設計の冗長度の高く、破壊耐量の高い半導体装置を構成することが可能となることもわかった。【００９５】
また、試験例２−１−１〜２−１−１２、２−２−１〜２−２−１３、２−３−１〜２−３−１０及び２−４−１〜２−４−１３の結果、以下の式（６）を満たす場合に、上記式（４）を満たす半導体装置のうち、逆方向耐圧Ｖ（ＢＲ）に関して最もマージンの狭いＱ＝５×１０１１ｃｍ−２の場合においても、高い逆方向耐圧を示す範囲内で、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示すようになることがわかった。
Ｑｐ≧１．１５×Ｑｎ  ・・・  （７）【００９６】
［実施形態に係る半導体装置１００の製造方法］
図１４は、実施形態に係る半導体装置１００を製造する方法を説明するために示す図である。図１４（ａ）〜図１４（ｄ）は各工程図である。【００９７】
実施形態に係る半導体装置１００は、以下の工程（ａ）〜工程（ｅ）を行うことによって製造することができる。【００９８】
（ａ）半導体装置準備工程
ｎ＋型カソード層１１０（厚さ：４００μｍ、不純物濃度：２×１０１９ｃｍ−３）の上面にｎ−型ドリフト層１１２（厚さ：５０μｍ、不純物濃度：２×１０１４ｃｍ−３）が形成されたシリコン基板を準備する。その後、ｎ−型ドリフト層１１２の表面にｐ型不純物としてのボロンイオンを打ち込み、その後所定の熱処理を行ってｐ型アノード層１１４（深さ：２μｍ、表面不純物濃度：３×１０１６ｃｍ−３）を形成する。これにより、ｎ＋型カソード層１１０と、ｎ＋型カソード層１１０の第１主面側に位置し、ｎ＋型カソード層１１０よりも低濃度のｎ型不純物を含有するｎ−型ドリフト層１１２と、ｎ−型ドリフト層１１２の第１主面側に位置するｐ型アノード層１１４とを備える半導体装置を形成する（図１４（ａ）参照。）。【００９９】
（ｂ）トレンチ形成工程
その後、ｐ型アノード層１１４の第１主面側からｐ型アノード層１１４の深さよりも深く（深さ：３５μｍ）かつ所定の幅（幅：４μｍ）と間隔（間隔：４μｍ）とをもって複数のトレンチ１１９を形成する（図１４（ｂ）参照。）。【０１００】
（ｃ）ｐ−型トレンチ領域形成工程
その後、複数のトレンチ１１９における、それぞれの内部にｐ型シリコンが充填された構造を有する複数のｐ−型トレンチ領域１２０（不純物濃度：６．２５×１０１４ｃｍ−３）を形成する（図１４（ｃ）参照。）。【０１０１】
（ｄ）白金拡散工程
その後、半導体装置の第１主面側から白金を拡散してｎ−型ドリフト層１１２にライフタイムキラーとなる欠陥１２４（図示せず。）を形成する。【０１０２】
（ｅ）電極形成工程
その後、ｎ＋型カソード層１１０の第２主面側にカソード電極１１６を形成し、ｐ型アノード層１１４の第１主面側にアノード電極１１８を形成する（図１４（ｄ）参照。）。【０１０３】
これらの工程を実施する際、ｎ−型メサ領域１２２の幅をＷｍとし、ｎ−型メサ領域１２２における正孔の拡散長をＬｐとしたとき、以下の式（１）を満たすようにする。
Ｌｐ＞Ｗｍ／２  ・・・  （１）【０１０４】
以上の工程を実施することにより、実施形態に係る半導体装置１００を製造することができる。【０１０５】
［実施形態に係る半導体装置１００の別の製造方法］
図１５は、実施形態に係る半導体装置１００の製造方法を説明するために示す図である。図１５（ａ）〜図１５（ｅ）は各工程図である。【０１０６】
実施形態に係る半導体装置１００は、以下の工程（ａ）〜工程（ｆ）を行うことによっても製造することができる。【０１０７】
（ａ）半導体装置準備工程
ｎ＋型カソード層１１０（厚さ：４００μｍ、不純物濃度：２×１０１９ｃｍ−３）の上面にｎ−型ドリフト層１１２（厚さ：５０μｍ、不純物濃度：２×１０１４ｃｍ−３）が形成されたシリコン基板を準備する。これにより、ｎ＋型カソード層１１０と、ｎ＋型カソード層１１０における第１主面側に位置し、ｎ＋型カソード層１１０よりも低濃度のｎ型不純物を含有するｎ−型ドリフト層１１２とを備える半導体装置を形成する（図１５（ａ）参照。）。【０１０８】
（ｂ）トレンチ形成工程
その後、第１主面側から、後で形成するｐ型アノード層１１４（図１５（ｄ）参照。）の深さよりも深く（深さ：３５μｍ）かつ所定の幅（幅：４μｍ）と間隔（間隔：４μｍ）とをもって複数のトレンチ１１９を形成する（図１５（ｂ）参照。）。【０１０９】
（ｃ）ｐ−型トレンチ領域形成工程
その後、複数のトレンチ１１９における、それぞれの内部にｐ型シリコンが充填された構造を有する複数のｐ−型トレンチ領域１２０（不純物濃度：６．２５×１０１４ｃｍ−３）を形成する（図１５（ｃ）参照。）。【０１１０】
（ｄ）ｐ型アノード層形成工程
その後、ｎ−型ドリフト層１１２及びｐ型アノード層１１４における一方の表面からｐ型不純物としてのボロンイオンを打ち込み、その後所定の熱処理を行ってｐ型アノード層１１４（深さ：２μｍ、表面不純物濃度：３×１０１６ｃｍ−３）を形成する（図１５（ｄ）参照。）。【０１１１】
（ｅ）白金拡散工程
その後、半導体装置の第１主面側から白金を拡散してｐ−型トレンチ層１２０及びｎ−型メサ層１２２にライフタイムキラーとなる欠陥１２４（図示せず。）を形成する。【０１１２】
（ｆ）電極形成工程
その後、ｎ＋型カソード層１１０の下面にカソード電極１１６を形成し、ｐ型アノード層１１４の上面にアノード電極１１８を形成する（図１５（ｅ）参照。）。【０１１３】
なお、これらの工程を実施する際、ｎ−型メサ領域１２２の幅をＷｍとし、ｎ−型メサ領域１２２における正孔の拡散長をＬｐとしたとき、以下の式（１）を満たすようにする。
Ｌｐ＞Ｗｍ／２  ・・・  （１）【０１１４】
以上の工程を実施することによっても、実施形態に係る半導体装置１００を製造することができる。【０１１５】
以上、本発明の半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。【０１１６】
［１］上記各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし第２導電型をｎ型としてもよい。【０１１７】
［２］上記実施形態においては、例えば６００Ｖの逆方向耐圧Ｖ（ＢＲ）を得るため、以下の式（２）を満たすように、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを規定したが、本発明はこれに限定されるものではない。
Ｎｄ≦４．６×１０１４ｃｍ−３  ・・・  （２）
例えば、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄを、所望の逆方向耐圧Ｖ（ＢＲ）と、用いる半導体材料のバンドギャップＥｇとを以下の式（３）に代入したときに得られるＮｄ０よりも小さい値を有するように規定することもできる。
Ｖ（ＢＲ）＝６０（Ｅｇ／１．１）１．５（Ｎｄ０／１０１６）−０．７５  ・・・  （３）
このように構成すれば、用いる半導体材料の種類と、逆方向耐圧Ｖ（ＢＲ）の値に応じて許容される範囲から、ｎ−型メサ領域１２２におけるｎ型不純物の不純物濃度Ｎｄとして最適な値を選択することが可能となる。【０１１８】
［３］上記実施形態の半導体装置の製造方法においては、ｎ＋型カソード層１１０（ｎ＋型シリコン基板）の上面にｎ−型ドリフト層１１２をエピタキシャル成長させた基板を用いたが、本発明はこれに限定されるものではない。ｎ−型ドリフト層１１２（ｎ−型シリコン基板）の下面に高濃度のｎ型不純物を拡散してｎ＋型カソード層を形成することもできる。【０１１９】
［４］上記実施形態においては、ＰｉＮダイオードを例にとって本発明を説明したが、本発明はこれに限定されるものではない。ＰｉＮダイオード以外の伝導度変調型の半導体装置、例えばＩＧＢＴ（図１６参照。）であってもよい。
【符号の説明】
【０１２０】
１００，８００，９００…半導体装置、１１０…ｎ＋型カソード層、１１２…ｎ−型ドリフト層、１１４…ｐ型アノード層、１１６…カソード電極、１１８…アノード電極、１１９…トレンチ、１２０…ｐ−型トレンチ領域、１２２…ｎ−型メサ領域、２００…ＩＧＢＴ、２０２…ｐ＋型半導体層、２０４…ｎ−型ドリフト層、２０６…ｐ−型トレンチ領域、２０８…ｎ−型メサ領域、２１０…ｐ型ベース領域、２１２…ｎ＋型ソース領域、２１４…ゲート絶縁膜、２１６…ゲート電極、２１８…保護絶縁膜、２２０…エミッタ電極、２２２…コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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2009034658.tif 000028
2009034658.tif 000029
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