【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ひずみ層を有する半導体基板の形成方法であって、
ひずみ０．２５％以上の圧縮ひずみ半導体層を形成するステップと、
前記圧縮ひずみ層上に引張ひずみ半導体層を形成するステップとを含み、
前記圧縮ひずみ層はほぼ平坦で、表面粗さが（ｉ）前記圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかをもつことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記圧縮ひずみ層は少なくとも１つのＩＶ族元素を含む方法。
【請求項３】
請求項１に記載の方法において、前記圧縮ひずみ層はシリコンおよびゲルマニウムの少なくともいずれかを含む方法。
【請求項４】
請求項３に記載の方法において、前記圧縮ひずみ層は＞１％のゲルマニウムを含む方法。
【請求項５】
請求項１に記載の方法において、前記引張ひずみ層はシリコンを含む方法。
【請求項６】
請求項１に記載の方法において、前記圧縮ひずみ層はＩＩＩ族原子およびＶ族原子の少なくとも１つを含む方法。
【請求項７】
請求項６に記載の方法において、前記圧縮ひずみ層はインジウムガリウム砒素を含む方法。
【請求項８】
請求項６に記載の方法において、前記圧縮ひずみ層はインジウムガリウム燐を含む方法。
【請求項９】
請求項６に記載の方法において、前記圧縮ひずみ層はガリウム砒素を含む方法。
【請求項１０】
請求項１に記載の方法において、前記圧縮ひずみ層はＩＩ族原子およびＶＩ族原子の少なくとも１つを含む方法。
【請求項１１】
請求項１０に記載の方法において、前記圧縮ひずみ層はセレン化亜鉛を含む方法。
【請求項１２】
請求項１０に記載の方法において、前記圧縮ひずみ層は硫黄を含む方法。
【請求項１３】
請求項１０に記載の方法において、前記圧縮ひずみ層はテルル化カドミウムを含む方法。
【請求項１４】
請求項１０に記載の方法において、前記圧縮ひずみ層はテルル化水銀を含む方法。
【請求項１５】
請求項１に記載の方法において、前記圧縮ひずみ層は厚さ５００Å未満である方法。
【請求項１６】
請求項１５に記載の方法において、前記圧縮ひずみ層は厚さ２００Å未満である方法。
【請求項１７】
請求項１に記載の方法において、前記圧縮ひずみ層は第１の温度で形成され、前記引張ひずみ層の少なくとも一部は前記第１の温度より高い第２の温度で形成される方法。
【請求項１８】
請求項１７に記載の方法において、前記引張ひずみ層はシリコンを含み、前記第２の温度は４５０℃超である方法。
【請求項１９】
請求項１７に記載の方法において、前記引張ひずみ層を第２の温度で形成するステップは、まず前記引張ひずみ層の第１部分を前記第１の温度で形成し、前記引張ひずみ層の第２部分を前記第２の温度で形成するステップを含み、前記第１の温度は平坦性の崩壊を実質的に回避するのに十分低い温度であり、前記引張ひずみ層の前記第１部分は前記第２の温度へ遷移しても前記圧縮ひずみ層の平坦性を維持する方法。
【請求項２０】
請求項１に記載の方法において、前記引張ひずみ層は１００Å／時を上回る速度で形成される方法。
【請求項２１】
請求項１に記載の方法において、前記圧縮ひずみ層は化学蒸着によって形成される方法。
【請求項２２】
請求項１に記載の方法において、前記引張ひずみ層は化学蒸着によって形成される方法。
【請求項２３】
請求項１に記載の方法において、前記表面粗さの波長は１０ナノメートル超である方法。
【請求項２４】
ひずみ層を有する半導体基板であって、
ひずみ０．２５％以上の圧縮ひずみ半導体層を含み、
前記圧縮ひずみ層はほぼ平坦であり、表面粗さが（ｉ）前記圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかをもつことを特徴とするひずみ層を有する半導体基板。
【請求項２５】
請求項２４に記載の構造において、前記圧縮ひずみ層は少なくともＩＶ族元素を含むひずみ層を有する半導体基板。
【請求項２６】
請求項２５に記載の構造において、前記圧縮ひずみ層はシリコンおよびゲルマニウムの少なくともいずれかを含むひずみ層を有する半導体基板。
【請求項２７】
請求項２６に記載の構造において、前記圧縮ひずみ層は、ゲルマニウム構成率が０．４から０．６の範囲である半導体基板。
【請求項２８】
請求項２６に記載の構造において、前記圧縮ひずみ層のひずみは１％超であるひずみ層を有する半導体基板。
【請求項２９】
請求項２４に記載の構造において、前記圧縮ひずみ層は厚さ５００Å未満であるひずみ層を有する半導体基板。
【請求項３０】
請求項２９に記載の構造において、前記圧縮ひずみ層は厚さ２００Å未満であるひずみ層を有する半導体基板。
【請求項３１】
請求項２４に記載の構造において、前記表面粗さの波長は１０ナノメートル超であるひずみ層を有する半導体基板。
【請求項３２】
請求項２４に記載の構造において、前記圧縮ひずみ層はＩＩＩ族原子およびＶ族原子の少なくとも１つを含むひずみ層を有する半導体基板。
【請求項３３】
請求項３２に記載の構造において、前記圧縮ひずみ層はインジウムガリウム砒素を含むひずみ層を有する半導体基板。
【請求項３４】
請求項３２に記載の構造において、前記圧縮ひずみ層はインジウムガリウム燐を含むひずみ層を有する半導体基板。
【請求項３５】
請求項３２に記載の構造において、前記圧縮ひずみ層はガリウム砒素を含むひずみ層を有する半導体基板。
【請求項３６】
請求項２４に記載の構造において、前記圧縮ひずみ層はＩＩ族原子およびＶＩ族原子の少なくとも１つを含むひずみ層を有する半導体基板。
【請求項３７】
請求項３６に記載の構造において、前記圧縮ひずみ層はセレン化亜鉛を含むひずみ層を有する半導体基板。
【請求項３８】
請求項３６に記載の構造において、前記圧縮ひずみ層は硫黄を含むひずみ層を有する半導体基板。
【請求項３９】
請求項３６に記載の構造において、前記圧縮ひずみ層はテルル化カドミウムを含むひずみ層を有する半導体基板。
【請求項４０】
請求項３６に記載の構造において、前記圧縮ひずみ層はテルル化水銀を含むひずみ層を有する半導体基板。
【請求項４１】
請求項２４に記載の構造において、緩和層をさらに有し、
前記圧縮ひずみ層は、前記緩和層の上に配置される半導体基板。
【請求項４２】
請求項２４に記載の構造において、引張ひずみ層をさらに有し、
前記引張ひずみ層は、前記圧縮ひずみ層の上に配置される半導体基板。
【請求項４３】
請求項４２に記載の構造において、
前記引張ひずみ層は、シリコンを含むひずみ層を有する半導体基板。
【請求項４４】
請求項２４に記載の構造であって、
前記圧縮ひずみ層上に形成される第１のトランジスタをさらに含み、前記第１のトランジスタは
（ｉ）前記圧縮ひずみ層の第１部分上に配置される第１のゲート誘電体部分と、
（ｉｉ）前記第１のゲート誘電体部分上に配置され、第１の導電層を含む第１のゲートと、
（ｉｉｉ）前記第１のゲート近傍に配置され、前記圧縮ひずみ層中へ延びる第１のソースおよび第１のドレインとを含むひずみ層を有する半導体基板。
【請求項４５】
請求項４４に記載の構造において、前記第１のトランジスタはｎ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｎ型ドーパントを含むひずみ層を有する半導体基板。
【請求項４６】
請求項４４に記載の構造において、前記第１のトランジスタはｐ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｐ型ドーパントを含むひずみ層を有する半導体基板。
【請求項４７】
請求項４４に記載の構造であって、前記圧縮ひずみ層上に形成される第２のトランジスタをさらに含み、前記第２のトランジスタは
（ｉ）前記圧縮ひずみ層の第２部分上に配置される第２のゲート誘電体部分と、
（ｉｉ）前記第２のゲート誘電体部分上に配置され、第２の導電層を含む第２のゲートと、
（ｉｉｉ）前記第２のゲート近傍に配置され、前記圧縮ひずみ層中へ延びる第２のソースおよび第２のドレインとを含み、
前記第１のトランジスタはｎ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｎ型ドーパントを含み、前記第２のトランジスタはｐ型金属酸化物半導体電界効果トランジスタであり、前記第２のソースおよび前記第２のドレインはｐ型ドーパントを含むひずみ層を有する半導体基板。