【手続補正書】
【提出日】平成17年8月17日(2005.8.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロック速度を有する第１のクロック信号に応答する第１のポートと、前記第１のクロック速度と異なる第２のクロック速度を有する第２のクロック信号に応答する第２のポートとを有するデュアルポートＲＡＭと、
第１のクロック信号に応答し、第１のポートを介してデュアルポートＲＡＭへのデータの格納を制御し、かつデータがデュアルポートＲＡＭに格納されていることを示す複数の制御信号を発生する第１の制御回路と、
各々の前記制御信号を第２のクロック信号に同期させるための、前記制御信号の各々の一つとそれぞれ関連付けられた複数の同期器と、
第２のクロック信号および同期された制御信号に応答して、格納されたデータをデュアルポートＲＡＭの第２のポートを介して検索することを制御する第２の制御回路と、
を備える第１のタイミング環境から第２のタイミング環境へ情報を転送する回路。
【請求項２】
請求項１記載の回路であって、前記第２の制御回路は、データが前記デュアルポートＲＡＭから検索されたことを示す第２の制御信号を発生し、この第２の制御信号を前記第１のクロック信号に同期させるための第２の同期器を更に備え、前記第１の制御回路は同期された別の制御信号に応答して前記デュアルポートＲＡＭにデータを格納する回路。
【請求項３】
請求項１または２記載の回路であって、受信バッファを更に備え、前記第２の制御回路が前記デュアルポートＲＡＭから検索したデータを前記受信バッファへ転送する回路。
【請求項４】
請求項１または２記載の回路であって、第１のバッファを更に備え、前記第１の制御回路が前記デュアルポートＲＡＭに格納すべきデータを前記第１のバッファから転送する回路。
【請求項５】
請求項１記載の回路であって、前記第１の制御手段が第１のアドレス増加器を含み、データがデュアルポートＲＡＭに連続したメモリ場所に格納される回路。
【請求項６】
請求項５記載の回路であって、前記第２の制御手段が第２のアドレス増加器を含み、データが前記デュアルポートＲＡＭに連続したメモリ場所から検索される回路。
【請求項７】
請求項６記載の回路であって、前記第１のアドレス増加器と前記第２のアドレス増加器は周期的である回路。
【請求項８】
請求項２または５記載の回路であって、前記第２の制御信号は直列の複数の第２の同期器によって前記第１のクロック信号に同期させられる回路。
【請求項９】
請求項１記載の回路であって、各制御信号は直列の複数の同期器によって前記第２のタイミング信号に同期させられる回路。
【請求項１０】
請求項８記載の回路であって、前記第２の制御回路が複数の第２の制御信号を発生し、前記第２の同期器は、それぞれの前記第２の制御信号を前記第１のクロック信号に同期させるための複数の前記第２の制御信号のそれぞれ１つに各々関連付けられている複数の第２の同期器の１つである回路。
【請求項１１】
請求項１０記載の回路であって、各々の前記第２の制御信号は直列の複数の第２の同期器によって前記第１のクロック信号に同期させられる回路。
【請求項１２】
請求項１０記載の回路であって、前記第１の制御回路は、前記第２の制御回路によって発生される前記第２の制御信号の数と同数の前記制御信号を発生する回路。
【請求項１３】
請求項１記載の回路であって、前記第１のクロック信号と前記第２のクロック信号とは共通信号源から得られる回路。
【請求項１４】
請求項１記載の回路であって、前記第１のクロック信号と前記第２のクロック信号は相互に非同期である回路。
【請求項１５】
第１のクロック速度を有する第１のクロック信号に応答して、デュアルポートＲＡＭに第１のポートを介してデータを格納するステップと、
データが前記デュアルポートＲＡＭに格納されていることを示す複数の制御信号を、第１のクロック信号に応答して発生するステップと、
複数の前記制御信号の各々の一つに関連付けられた複数の同期器を介して、複数の前記制御信号を、前記第１のクロック信号と異なる第２のクロック速度を有する第２のクロック信号に同期させるステップと、
前記第２のクロック信号および同期された前記制御信号に応答して、前記デュアルポートＲＡＭから第２のポートを介してデータを検索するステップと、
を備える第１のタイミング環境から第２のタイミング環境へ情報を転送する方法。
【請求項１６】
請求項１５記載の方法であって、
データが前記第２のデュアルポートＲＡＭから検索されたことを示す第２の制御信号を、前記第２のクロック信号に応答して発生するステップと、
前記第２の制御信号を前記第１のクロック信号に同期させるステップと、
を更に備え、同期された前記第２の制御信号に依存してデータが前記デュアルポートＲＡＭに格納される方法。
【請求項１７】
請求項１５または１６記載の方法であって、前記デュアルポートＲＡＭに格納する前にデータをバッファするステップを更に備える方法。
【請求項１８】
請求項１５記載の方法であって、前記デュアルポートＲＡＭから検索された後でデータをバッファするステップを更に備える方法。
【請求項１９】
請求項１５記載の方法であって、前記格納するステップは、データを前記デュアルポートＲＡＭに連続した場所に格納する方法。
【請求項２０】
請求項１９記載の方法であって、前記検索ステップは、データを前記デュアルポートＲＡＭに連続した場所から検索する方法。
【請求項２１】
請求項１５記載の方法であって、前記発生するステップは複数の第２の制御信号を発生し、前記同期するステップは、複数の第２の制御信号のおのおのを同期させる方法。
【請求項２２】
請求項１５記載の方法であって、前記第１のクロック信号と前記第２のクロック信号とは共通信号源から得られる回路。
【請求項２３】
請求項１５または２２記載の方法であって、前記第１のクロック信号と前記第２のクロック信号は相互に非同期である方法。
【請求項２４】
受信タイミング信号に応答する第１のポートと、システムタイミング信号に応答する第２のポートとを有する受信デュアルポートＲＡＭと、
前記受信タイミング信号に応答し、前記第２のポートを介して前記受信デュアルポートＲＡＭへの受信データの格納を制御し、かつ受信されたデータが前記受信デュアルポートＲＡＭに格納されていることを示す受信制御信号を発生する第１の受信制御回路と、
前記受信制御信号をシステムタイミング信号に同期させるための第２の同期器と、
前記システムタイミング信号に応答して、格納されている受信されたデータの前記受信デュアルポートＲＡＭの第２のポートを介しての検索を、同期された前記受信制御信号に依存して、制御する第２の受信制御回路と、
前記システムタイミング信号に応答する第１のポートと、送信タイミング信号に応答する第２のポートとを有する送信デュアルポートＲＡＭと、
前記システムタイミング信号に応答し、第２のポートを介して前記送信デュアルポートＲＡＭへ送信すべきデータの格納を制御し、かつデータが前記送信デュアルポートＲＡＭに格納されていることを示す送信制御信号を発生する第１の送信制御回路と、
前記送信制御信号を前記送信タイミング信号に同期させるための第１の同期器と、
前記システムタイミング信号に応答して、格納されている送信すべきデータの前記送信デュアルポートＲＡＭの第２のポートを通じての検索を、同期された前記送信制御信号に依存して制御する第２の送信制御回路と、
を備える、情報をシステム環境へ送信しかつ情報をシステム環境から受信するためのインタフェース回路。
【請求項２５】
請求項２４記載のインタフェースであって、受信したデータが前記受信デュアルポートＲＡＭから検索されたことを示す前記第２の受信信号を前記第２の受信制御回路が発生し、前記第２の受信信号を前記受信タイミング信号に同期させるための第２の第２同期器を更に備え、前記第２の受信制御回路は受信したデータを、同期された前記第２の受信制御信号に応答して前記受信デュアルポートＲＡＭに格納し、送信すべきデータが前記送信デュアルポートＲＡＭから検索されたことを示す第２の送信信号を前記第２の送信制御回路が発生し、別の送信制御信号を前記システムタイミング信号に同期させるための第２の第１同期器を更に備え、前記第１の送信制御回路は同期された前記第２の送信制御信号に応答してデータを前記送信デュアルポートＲＡＭに格納するインタフェース回路。
【請求項２６】
請求項２４または２５記載のインタフェース回路であって、前記システムタイミング信号と、受信した前記タイミング信号と、送信タイミング信号とはそれぞれシステムクロック、受信クロック、および送信クロックであるインタフェース回路。
【請求項２７】
第１のタイミング信号に応答する第１のポートと第２のタイミング信号に応答する第２のポートとを有するデュアルポートＲＡＭと、
第１のタイミング信号に応答し、第１のポートを介してデュアルポートＲＡＭへのデータの格納を制御し、かつデータがデュアルポートＲＡＭに格納されていることを示す複数の制御信号を発生する第１の制御回路と、
各々の前記制御信号を前記第２のタイミング信号に同期させるための複数の前記制御信号のそれぞれ一つずつにそれぞれが関連付けられた、複数の同期器と、
前記第２のタイミング信号および同期された前記制御信号に応答して、格納されたデータを前記デュアルポートＲＡＭの第２のポートを介して検索することを制御する第２の制御回路と、
を備える第１のタイミング環境から第２のタイミング環境へ情報を転送する回路。
【請求項２８】
請求項２７記載の回路であって、各々の前記制御信号は直列の複数の同期器によって前記第２のタイミング信号に同期させられる回路。
【請求項２９】
第１のタイミング信号に応答する第１のポートと第２のタイミング信号に応答する第２のポートとを有するデュアルポートＲＡＭと、
第１のタイミング信号に応答し、第１のポートを介してデュアルポートＲＡＭへのデータの格納を制御し、かつデータがデュアルポートＲＡＭに格納されていることを示す複数の制御信号を発生する第１の制御回路と、
各々の前記制御信号を前記第２のタイミング信号に同期させるための複数の前記制御信号のそれぞれ一つずつにそれぞれが関連付けられた、複数の第１の同期器と、
各々の前記制御信号を前記第２のタイミング信号に同期させるための直列な複数の第２の同期器と、
前記第２のタイミング信号および同期された前記制御信号に応答して、格納されたデータを前記デュアルポートＲＡＭの第２のポートを介して検索することを制御し、前記第２の制御信号のそれぞれを前記第１のタイミング信号に同期させる複数の前記第２の同期器の各々一つに関連付けられた複数の第２の制御信号を発生するように構成された第２の制御回路と、
を備える第１のタイミング環境から第２のタイミング環境へ情報を転送する回路。
【請求項３０】
請求項２９記載の回路であって、各々の前記第２の制御信号は、直列に構成された複数の前記第２の同期器によって前記第１のタイミング信号に同期させられる回路。
【請求項３１】
請求項２９記載の回路であって、前記第２の制御回路により発生した複数の前記第２の制御信号と同数の制御信号を前記第１の制御回路が発生する回路。
【請求項３２】
第１のタイミング信号に応答して、デュアルポートＲＡＭに第１のポートを介してデータを格納するステップと、
データが前記デュアルポートＲＡＭに格納されていることを示し、複数の第２の制御信号を発生させる複数の第１の制御信号を、前記第１のタイミング信号に応答して発生するステップと、
前記第２のタイミング信号に複数の前記第２の制御信号のそれぞれを同期させ、複数の前記第２の制御信号を前記第２のタイミング信号に同期させるステップと、
前記第２のタイミング信号および同期された複数の前記第１及び第２の制御信号に応答して、前記デュアルポートＲＡＭから第２のポートを介してデータを検索するステップと、
を備える第１のタイミング環境から第２のタイミング環境へ情報を転送する方法。