【手続補正書】
【提出日】平成16年11月10日(2004.11.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
電源投入後に、前記内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、
前記内部クロック信号に同期して入力されるテストモード指定信号に応答して、所定のテストモードが指定されたことを検出して、テストモード信号を出力すると共に、前記リセット信号を受けて、前記テストモード信号を非活性状態にするテストモード設定手段とを備える、同期型半導体記憶装置。
【請求項２】
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
前記内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、
電源投入後に、前記内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、
前記内部クロック信号に同期して入力される前記モード設定コマンドとテストモード指定信号とに応答して、所定のテストモードが指定されたこと検出して、テストモード信号を出力すると共に、前記リセット信号を受けて、前記テストモード信号を非活性状態にするテストモード設定手段とを備える、同期型半導体記憶装置。
【請求項３】
前記イニシャライズコマンドは、対応する前記バンクを非活性状態にするプリチャージコマンドである、請求項２記載の同期型半導体記憶装置。
【請求項４】
前記テストモード指定信号は、
第１のテストモード指定信号と、
第２のテストモード指定信号とを含み、
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号をラッチするラッチ手段と、
前記ラッチ手段の出力をデコードして対応する前記テストモード信号を選択的に活性化するデコード手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号に基づき、前記デコード手段の動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、
前記制御手段は、前記リセット信号に応答して、前記イネーブル信号を非活性状態にして、前記デコード手段の動作を非活性状態にする、請求項２記載の同期型半導体記憶装置。
【請求項５】
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記テストモード指定信号をラッチして出力するラッチ手段と、
前記ラッチ手段の出力をデコードして対応する前記テストモード信号を選択的に活性化するデコード手段とを含み、
前記ラッチ手段は、前記リセット信号に応答して、前記ラッチした前記テストモード指定信号を非活性状態にする、請求項２記載の同期型半導体記憶装置。
【請求項６】
前記テストモード指定信号は、
第１のテストモード指定信号と、
第２のテストモード指定信号とを含み、
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記第２のテストモード指定信号をデコードするデコード手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記デコード手段の出力をラッチして、対応する前記テストモード信号を選択的に活性化して出力するラッチ手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号に基づき、前記ラッチ手段の前記出力動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、
前記制御手段は、前記リセット信号に応答して、前記イネーブル信号を非活性状態にして、前記ラッチ手段の前記出力動作を非活性状態にする、請求項２記載の同期型半導体記憶装置。
【請求項７】
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記テストモード指定信号をデコードするデコード手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記デコード手段の出力をラッチして、対応する前記テストモード信号を選択的に活性化して出力するラッチ手段とを含み、
前記ラッチ手段は、前記リセット信号に応答して、前記ラッチした前記デコード手段の出力を非活性状態にして、前記テストモード信号を非活性化する、請求項２記載の同期型半導体記憶装置。
【請求項８】
前記テストモード信号に応答して動作する複数の内部回路をさらに備え、
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記テストモード指定信号に対応する前記テストモード信号を選択的に出力する選択手段と、
前記選択手段から出力される前記テストモード信号のうち、前記複数の内部回路のうちの特定の内部回路に入力される前記テストモード信号を前記リセット信号に応答してリセットして、前記特定の内部回路に出力する手段とを含む、請求項２記載の同期型半導体記憶装置。
【請求項９】
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
前記内部クロック信号に同期して入力される第１のコマンドに応答して、前記第１のコマンドが入力されたことを示す第１のコマンド対応信号を出力する第１の検出手段と、
前記内部クロック信号に同期して入力されるテストモード指定信号に応答して、テストモードが指定されたことを検出するテストモード検出手段と、
前記テストモード検出手段が前記テストモードの指定を検出したことに応答して、前記第１のコマンド対応信号を第１のコマンドと異なる第２のコマンドに対応する第２のコマンド対応信号に変換する変換手段と、
前記第２のコマンド対応信号に応答して、前記第２のコマンドに対応する動作を実行させる実行手段とを備える、同期型半導体記憶装置。
【請求項１０】
前記第２のコマンド対応信号は、複数であって、
前記実行手段は、前記複数の第２のコマンド対応信号のそれぞれに対応して設けられ、
前記変換手段は、
前記第１のコマンド対応信号と前記内部クロック信号に同期して入力される複数の外部信号とに応答して、前記複数の第２のコマンド対応信号のうちから所定の第２のコマンド対応信号を選択的に出力する、請求項９記載の同期型半導体記憶装置。
【請求項１１】
電源投入後に、入力される前記第２のコマンドに応答してリセット信号を出力するリセット信号発生手段と、
前記テストモード検出手段が前記テストモードの指定を検出して、テストモード信号を出力すると共に、前記リセット信号を受けて、前記テストモード信号を非活性状態にするテストモード設定手段とをさらに備える、請求項１０記載の同期型半導体記憶装置。
【請求項１２】
前記複数の外部信号は、複数のアドレス信号である、請求項１０記載の同期型半導体記憶装置。
【請求項１３】
前記複数の外部信号は、複数のアドレス信号である、請求項１１記載の同期型半導体記憶装置。
【請求項１４】
前記バンクのメモリセルからデータを読出し、外部に出力する読出手段をさらに備え、
前記第１のコマンドは、対応する前記バンクから読出した前記データの外部への出力を禁止するバーストターミネートコマンドである、請求項１０記載の同期型半導体記憶装置。
【請求項１５】
前記バンクのメモリセルからデータを読出し、外部に出力する読出手段をさらに備え、
前記第１のコマンドは、対応する前記バンクから読出した前記データの外部への出力を禁止するバーストターミネートコマンドである、請求項１１記載の同期型半導体記憶装置。
【請求項１６】
入力パッドと、
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
前記内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、
前記内部クロック信号に同期して入力される前記モード設定コマンドとテストモード指定信号と入力パッドの電圧とに応答して、所定のテストモードが指定されたことを示すテストモード信号を出力するテストモード設定手段とを備え、
前記テストモード指定信号は、
第１のテストモード指定信号と、
第２のテストモード指定信号とを含み、
前記テストモード設定手段は、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号に対応する前記テストモード信号を選択的に活性化する第１の選択手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号と前記入力パッドから入力される通常の入力電圧より高い電圧の信号とに基づき、前記第１の選択手段の動作をイネーブル状態にさせる第１のイネーブル信号を出力する第１の制御手段とを含む、同期型半導体記憶装置。
【請求項１７】
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号に対応する前記テストモード信号を選択的に活性化する第２の選択手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号に基づき、前記第２の選択手段の動作をイネーブル状態にさせる第２のイネーブル信号を出力する第２の制御手段とを含む、請求項１６記載の同期型半導体記憶装置。
【請求項１８】
前記入力パッドは、複数であって、
前記第１の制御手段は、前記複数の入力パッドのそれぞれに対応して設けられ、
前記第１の選択手段は、前記第１の制御手段のそれぞれから出力されるイネーブル信号の組合せに応答して、前記第２のテストモード指定信号に基づき、対応するテストモード信号を出力する、請求項１６記載の同期型半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、電源投入後に、内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、内部クロック信号に同期して入力されるテストモード指定信号に応答して、所定のテストモードが指定されたことを検出して、テストモード信号を出力すると共に、リセット信号を受けて、テストモード信号を非活性状態にするテストモード設定手段とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
請求項２に係る同期型半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、電源投入後に、内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、内部クロック信号に同期して入力されるモード設定コマンドとテストモード指定信号とに応答して、所定のテストモードが指定されたこと検出して、テストモード信号を出力すると共に、リセット信号を受けて、テストモード信号を非活性状態にするテストモード設定手段とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
請求項４に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、テストモード指定信号は、第１のテストモード指定信号と、第２のテストモード指定信号とを含み、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号をラッチするラッチ手段と、ラッチ手段の出力をデコードして対応するテストモード信号を選択的に活性化するデコード手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号に基づき、デコード手段の動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、制御手段は、リセット信号に応答して、イネーブル信号を非活性状態にして、デコード手段の動作を非活性状態にする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
請求項５に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、検出手段がテストモードの指定を検出したことに応答して、テストモード指定信号をラッチして出力するラッチ手段と、ラッチ手段の出力をデコードして対応するテストモード信号を選択的に活性化するデコード手段とを含み、ラッチ手段は、リセット信号に応答して、ラッチしたテストモード指定信号を非活性状態にする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
請求項６に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、テストモード指定信号は、第１のテストモード指定信号と、第２のテストモード指定信号とを含み、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、第２のテストモード指定信号をデコードするデコード手段と、検出手段がテストモードの指定を検出したことに応答して、デコード手段の出力をラッチして、対応するテストモード信号を選択的に活性化して出力するラッチ手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号に基づき、ラッチ手段の出力動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、制御手段は、リセット信号に応答して、イネーブル信号を非活性状態にして、ラッチ手段の出力動作を非活性状態にする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
請求項７に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、テストモード指定信号をデコードするデコード手段と、検出手段がテストモードの指定を検出したことに応答して、デコード手段の出力をラッチして、対応するテストモード信号を選択的に活性化して出力するラッチ手段とを含み、ラッチ手段は、リセット信号に応答して、ラッチしたデコード手段の出力を非活性状態にして、テストモード信号を非活性化する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
請求項８に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、テストモード信号に応答して動作する複数の内部回路をさらに備え、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、検出手段がテストモードの指定を検出したことに応答して、テストモード指定信号に対応するテストモード信号を選択的に出力する選択手段と、選択手段から出力されるテストモード信号のうち、複数の内部回路のうちの特定の内部回路に入力されるテストモード信号をリセット信号に応答してリセットして、特定の内部回路に出力する手段とを含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
請求項９に係る同期型半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、内部クロック信号に同期して入力される第１のコマンドに応答して、第１のコマンドが入力されたことを示す第１のコマンド対応信号を出力する第１の検出手段と、内部クロック信号に同期して入力されるテストモード指定信号に応答して、テストモードが指定されたことを検出するテストモード検出手段と、テストモード検出手段がテストモードの指定を検出したことに応答して、第１のコマンド対応信号を第１のコマンドと異なる第２のコマンドに対応する第２のコマンド対応信号に変換する変換手段と、第２のコマンド対応信号に応答して、第２のコマンドに対応する動作を実行させる実行手段とを備える。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
請求項１１に係る同期型半導体記憶装置は、請求項１０に係る同期型半導体記憶装置であって、電源投入後に、入力される第２のコマンドに応答してリセット信号を出力するリセット信号発生手段と、テストモード検出手段がテストモードの指定を検出して、テストモード信号を出力すると共に、リセット信号を受けて、テストモード信号を非活性状態にするテストモード設定手段とをさらに備える。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
請求項１６に係る同期型半導体記憶装置は、入力パッドと、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、内部クロック信号に同期して入力されるモード設定コマンドとテストモード指定信号と入力パッドの電圧とに応答して、所定のテストモードが指定されたことを示すテストモード信号を出力するテストモード設定手段とを備え、テストモード指定信号は、第１のテストモード指定信号と、第２のテストモード指定信号とを含み、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号に対応するテストモード信号を選択的に活性化する第１の選択手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号と入力パッドから入力される通常の入力電圧より高い電圧の信号とに基づき、第１の選択手段の動作をイネーブル状態にさせる第１のイネーブル信号を出力する第１の制御手段とを含む。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
請求項１７に係る同期型半導体記憶装置は、請求項１６に係る同期型半導体記憶装置であって、テストモード設定手段は、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号に対応するテストモード信号を選択的に活性化する第２の選択手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号に基づき、第２の選択手段の動作をイネーブル状態にさせる第２のイネーブル信号を出力する第２の制御手段とを含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２３４
【補正方法】変更
【補正の内容】
【０２３４】
また、本発明に係る同期型半導体記憶装置は、動作モード設定手段とテストモード設定手段とを備え、イニシャライズコマンドに応答して特定のテストモードを選択的にリセットすることができる。このため、実使用時にテストモードが設定されていても、特定のテストモード（たとえば、リセットしてから回復に時間のかかる系のテストモード）については、早期にかつ確実にテストモードをリセットすることができる。これにより、実使用時における誤動作を防止することができる。また、通常の動作は保証される。