(57)【要約】  インターポーザ１０は、第１及び第２スルーホール１４，１６を有する基板本体１２と、第１及び第２スルーホール１４，１６の内面並びに基板本体１２の第１表面に形成された第１電極部２２に誘電体層２４と第２電極部２６とを積層してなるコンデンサ２０と、第１スルーホール１４内において第２電極部２６に囲まれて形成された空間内に電気絶縁材を充填してなる絶縁層１８と、この絶縁層１８を貫通し一端が第１電極部２２に電気的に接続されると共に第２電極部２６と電気的に絶縁されてなる第１ポスト４０とを備えている。この第１ポスト４０の両端には、それぞれ第１パッド３１と第２パッド３２が設けられている。一方、第２スルーホール１６内には、外周面が第２電極部２６に接する一方、第１電極部２２とは電気的に絶縁されてなる第２ポストを備える。この第２ポスト４２の両端には、それぞれ第３パッド３３と第４パッド３４が設けられている。
2008126738.tif 000002
【特許請求の範囲】
【請求項１】
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内において前記第２電極部に囲まれて形成された空間内に電気絶縁材を充填してなる絶縁層と、
前記絶縁層を貫通し、一端が前記第１電極部に電気的に接続されると共に前記第２電極部とは前記絶縁層を介して電気的に絶縁されてなる第１ポストと、
前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に充填され、外周面が前記第２電極部に接することにより該第２電極部と電気的に接続される一方、前記第１電極部とは電気的に絶縁されてなる第２ポストと、
を備えるインターポーザ。
【請求項２】
請求項１に記載インターポーザであって、
前記基板本体の第２表面に形成され、前記第１ポストの一端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第２パッドと、
前記基板本体の第２表面に形成され、前記第２ポストの一端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２ポストの他端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるインターポーザ。
【請求項３】
前記第２パッドは前記第１パッドの直上に、前記第３パッドは前記第４パッドの直上に設けられている、請求項２に記載のインターポーザ。
【請求項４】
前記基板本体はシリコンを含んでなる、請求項１に記載のインターポーザ。
【請求項５】
前記基板本体と前記第１電極部との間には絶縁膜が形成されてなる、請求項４に記載のインターポーザ。
【請求項６】
前記誘電体層は、セラミック系の高誘電体材料を含んでなる請求項１記載のインターポーザ。
【請求項７】
前記基板本体のうちの少なくとも第１表面には、インダクタ、抵抗のうち少なくとも一方が形成されている、請求項１に記載のインターポーザ。
【請求項８】
前記第２パッドと前記第２ポストとは同種の金属により形成されている、請求項２記載のインターポーザ。
【請求項９】
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内及び前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に電気絶縁材を充填してなる絶縁層と、
前記第１スルーホール内の絶縁層を貫通し、一端が前記第１電極部に電気的に接続されると共に前記第２電極部とは前記絶縁層を介して電気的に絶縁されてなる第１ポストと、
前記第２電極部のうち前記基板本体の第１表面に位置する部分に一端が電気的に接続されてなる第２ポストと、
を備えるインターポーザ。
【請求項１０】
請求項９に記載のインターポーザであって、
前記基板本体の第２表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第２パッドと、
前記基板本体の第２表面の前記第２スルーホールに対向する位置に形成され、前記第２電極部に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２ポストの他端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるインターポーザ。
【請求項１１】
前記基板本体はシリコンよりなる、請求項９に記載のインターポーザ。
【請求項１２】
前記基板本体と前記第１電極部との間には絶縁膜が形成されてなる、請求項１１に記載のインターポーザ。
【請求項１３】
前記誘電体層は、セラミック系の高誘電体材料よりなる請求項９記載のインターポーザ。
【請求項１４】
前記基板本体の表裏両面の少なくとも第１表面には、インダクタ、抵抗のうち少なくとも一方が形成されている、請求項９に記載のインターポーザ。
【請求項１５】
前記第２パッドと前記第２ポストとは同種の金属により形成されている、請求項９記載のインターポーザ。
【請求項１６】
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内及び前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に充填されると共に前記基板本体の第１表面を被覆してなる絶縁層と、
前記第１電極部のうち前記基板本体の第１表面に位置する部分に一端が前記第１電極部に電気的に接続されてなる第１ポストと、
前記第２電極部のうち前記基板本体の第１表面に位置する部分に一端が電気的に接続されてなる第２ポストと、
を備える電子部品を搭載可能なインターポーザ。
【請求項１７】
電子部品を搭載可能な請求項１６に記載のインターポーザであって、
前記基板本体の第２表面の前記第１スルーホールに対向する位置に設けられ、前記第１電極部に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１電極部のうち前記基板本体の第１表面に位置する部分と電気的に接続されると共に第２電極部とは電気的に絶縁されてなる第２パッドと、
前記基板本体の第２表面の前記第２スルーホールに対向する位置に設けられ、前記第２電極部に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２電極部のうち前記基板本体の第１表面に位置する部分と電気的に接続されると共に第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるインターポーザ。
【請求項１８】
前記基板本体はシリコンを含んでなる、請求項１６に記載のインターポーザ。
【請求項１９】
前記基板本体と前記第１電極部との間には絶縁膜が形成されてなる、請求項１８に記載のインターポーザ。
【請求項２０】
前記誘電体層は、セラミック系の高誘電体材料を含んでなる請求項１６記載のインターポーザ。
【請求項２１】
前記基板本体のうち少なくとも第１表面には、インダクタ、抵抗のうち少なくとも一方が形成されている、請求項１６に記載のインターポーザ。
【請求項２２】
前記第２パッドと前記第２ポストとは同種の金属により形成されている、請求項１７記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザに関するものであり、詳しくはＩＣチップなどの電子部品を搭載可能なインターポーザに関する。
【背景技術】
【０００２】
従来より、ＩＣチップなどの電子部品を搭載可能なコンデンサ内蔵基板が知られている。この種のコンデンサ内蔵基板では、該基板に内蔵されたコンデンサを電子部品の電源ラインとグランドラインとの間に接続してデカップリングすることにより、搭載される電子部品が高速にオンオフしたときに生じるスイッチングノイズに起因する誤動作を抑制する。例えば、特許文献１には、絶縁体にスルーホールを設け、絶縁体の表裏両面に形成された第１電極部をこのスルーホールの内壁に形成された導体を介して電気的に接続し、更に、第１電極部の上に誘電体層と第２電極部をこの順に積層することによりコンデンサを形成したインターポーザが開示されている。
【特許文献１】特開２００１−３２６３０５号公報
【発明の開示】
【０００３】
本発明の第１のインターポーザは、
電子部品を搭載可能なインターポーザであって、
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内において前記第２電極部に囲まれて形成された空間内に電気絶縁材を充填してなる絶縁層と、
前記絶縁層を貫通し、一端が前記第１電極部に電気的に接続されると共に前記第２電極部とは前記絶縁層を介して電気的に絶縁されてなる第１ポストと、
前記基板本体の第２表面に形成され、前記第１ポストの一端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第２パッドと、
前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に充填され、外周面が前記第２電極部に接することにより該第２電極部と電気的に接続される一方、前記第１電極部とは電気的に絶縁されてなる第２ポストと、
前記基板本体の第２表面に形成され、前記第２ポストの一端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２ポストの他端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるものである。
【０００４】
本発明の第２のインターポーザは、
電子部品を搭載可能なインターポーザであって、
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内及び前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に電気絶縁材を充填してなる絶縁層と、
前記第１スルーホール内の絶縁層を貫通し、一端が前記第１電極部に電気的に接続されると共に前記第２電極部とは前記絶縁層を介して電気的に絶縁されてなる第１ポストと、
前記基板本体の第２表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１ポストの他端に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第２パッドと、
前記第２電極部のうち前記基板本体の第１表面に位置する部分に一端が電気的に接続されてなる第２ポストと、
前記基板本体の第２表面の前記第２スルーホールに対向する位置に形成され、前記第２電極部に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２ポストの他端に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるものである。
【０００５】
本発明の第３のインターポーザは、
電子部品を搭載可能なインターポーザであって、
第１表面から第２表面まで貫通する第１スルーホール及び第２スルーホールを有する基板本体と、
前記第１スルーホールの内面、前記第２スルーホールの内面及び前記基板本体の第１表面の少なくとも一部に形成された第１電極部に誘電体層と第２電極部とを積層してなるコンデンサと、
前記第１スルーホール内及び前記第２スルーホール内において前記第２電極部に囲まれて形成された空間内に充填されると共に前記基板本体の第１表面を被覆してなる絶縁層と、
前記第１電極部のうち前記基板本体の第１表面に位置する部分に一端が前記第１電極部に電気的に接続されてなる第１ポストと、
前記第２電極部のうち前記基板本体の第１表面に位置する部分に一端が電気的に接続されてなる第２ポストと、
前記基板本体の第２表面の前記第１スルーホールに対向する位置に設けられ、前記第１電極部に電気的に接続されると共に前記第２電極部とは電気的に絶縁されてなる第１パッドと、
前記基板本体の第１表面に形成され、前記第１電極部のうち前記基板本体の第１表面に位置する部分と電気的に接続されると共に第２電極部とは電気的に絶縁されてなる第２パッドと、
前記基板本体の第２表面の前記第２スルーホールに対向する位置に設けられ、前記第２電極部に電気的に接続されると共に前記第１電極部とは電気的に絶縁されてなる第３パッドと、
前記基板本体の第１表面に形成され、前記第２電極部のうち前記基板本体の第１表面に位置する部分と電気的に接続されると共に第１電極部とは電気的に絶縁されてなる第４パッドと、
を備えるものである。
【０００６】
本発明の第１〜第３のインターポーザでは、いずれも、コンデンサは第１及び第２スルーホールの内面（本明細書では内壁や底面を指す）を利用して作成されているため、この内面を利用しない場合に比べて電極面積が大きくなり、その分静電容量が大きくなる。また、第１ポストは、第１電極部に電気的に接続され第２電極部とは接触していないため、第１ポストと第２電極部とは異なる電位となる。その結果、インダクタンスが低下し、それに伴いインピーダンスが低下するため、コンデンサはノイズ除去を効果的に行うことが可能となる。このとき、第２ポストは、自身と同電位の第２電極部に間隔をもって囲まれていないため、前出のインダクタンスの低下を妨げることがない。
【図面の簡単な説明】
【０００７】
【図１】インターポーザ１０の使用状態を表す概略説明図である。
【図２】インターポーザ１０の要部断面図である。
【図３】インターポーザ１０の平面図である。
【図４】インターポーザ１０の製造工程を表す説明図である。
【図５】インターポーザ１０の製造工程を表す説明図である。
【図６】インターポーザ１０の製造工程を表す説明図である。
【図７】インターポーザ１０の製造工程を表す説明図である。
【図８】インターポーザ１０の製造工程を表す説明図である。
【図９】インターポーザ１０の製造工程を表す説明図である。
【図１０】インターポーザ１０の製造工程を表す説明図である。
【図１１】インターポーザ２１０の要部断面図である。
【図１２】インターポーザ３１０の要部断面図である。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態であるインターポーザ１０の要部断面図、図２はインターポーザ１０の平面図、図３はインターポーザ１０の使用状態を表す概略説明図である。なお、本明細書では「上」「下」「右」「左」等の語句を用いて説明しているが、これらの語句は構成要素の位置関係を明らかにするために用いているに過ぎない。したがって、例えば「上」「下」を逆にしたり「右」「左」を逆にしたりしてもよい。【０００９】
本実施形態のインターポーザ１０は、電気絶縁性を有する基板本体１２と、この基板本体１２に形成された第１及び第２スルーホール１４，１６と、インターポーザ１０に内蔵されたコンデンサ２０と、第１スルーホール１４の内部空間に充填されると共に基板本体１２の上面を覆う絶縁層１８と、インターポーザ１０の下面に形成された第１及び第３パッド３１，３３と、インターポーザ１０の上面に形成された第２及び第４パッド３２，３４とを備えている。ここでは、第１パッド３１及び第２パッド３２を電源用とし、第３パッド３３及び第４パッド３４をグランド用とする。【００１０】
基板本体１２は、表面が平滑化された厚さ約５０μｍ程度のシリコン板であり、その外面にはシリコン板を酸化処理することにより酸化ケイ素の薄膜１２ａが形成されている。シリコン板を用いているのは、インターポーザ１０の製造工程でスパッタリングや焼成を施すことがあり、耐熱性が要求されるからである。なお、シリコン板の代わりに、電気絶縁性と耐熱性を兼ね備えたガラスやポリイミド樹脂などを利用してもよい。【００１１】
第１及び第２スルーホール１４，１６は、基板本体１２の上面（第１表面）から下面（第２表面）まで貫通する円筒形又は逆円錐台形の穴であり、基板本体１２にマスクを用いてエッチングにより穴開け加工を施すか、マスクを用いてＵＶレーザ、ＹＡＧレーザ又はエキシマレーザ等により穴開け加工を施すことにより形成される。これらの第１及び第２スルーホール１４，１６は、内径が約１００μｍ程度であり、隣り合うスルーホール１４，１６のピッチが約２００μｍ程度である。【００１２】
コンデンサ２０は、第１スルーホール１４の内面と第２スルーホール１６の内面と基板本体１２の上面とを含む領域に形成された第１電極部２２と、この第１電極部２２の上に積層された誘電体層２４と、更にこの誘電体層２４の上に積層された第２電極部２６とで形成されている。第１電極部２２は、導電性を有する金属の薄膜であり、ここでは厚さ約０．０５μｍ程度の白金薄膜を利用しているが、銅、アルミニウム、ニッケル、銀、金などを利用してもよい。誘電体層２４は、セラミック系の高誘電体材料を高温で焼成したセラミック薄膜であり、ここでは厚さ約０．２５μｍ程度のチタン酸バリウム（ＢａＴｉＯ3 ）を利用しているが、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴなどを利用してもよい。第２電極部２６は、導電性を有する金属の薄膜であり、ここでは厚さ約０．３μｍ程度の銅薄膜を利用しているが、アルミニウム、ニッケル、銀、金、白金などを利用してもよい。【００１３】
絶縁層１８は、電気絶縁性を有するエポキシ樹脂で形成されている。この絶縁層１８は、基板本体１２の上面を覆うように形成され、第２スルーホール１６の内部空間には充填されず、第１スルーホール１４の内部空間に充填されている。絶縁層１８のうち第１スルーホール１４の内部空間に充填された部分は、上下方向に絶縁層１８を貫通する中心孔を持つチューブとなっており、このチューブの中心孔には第１ポスト４０が形成されている。また、絶縁層１８は、基板本体１２の上面を覆っている部分の厚さが約８μｍ程度になるように形成されている。なお、絶縁層１８を電気絶縁性を有する他の樹脂、例えばフェノール樹脂やポリイミドなどで形成してもよい。【００１４】
第１及び第３パッド３１，３３は、インターポーザ１０の下面にて銅又はニッケルにより円盤状に形成されているが、他の導電性金属により形成されていてもよいし、円盤状以外の形状に形成されていてもよい。このうち第１パッド３１は、コンデンサ２０の第１電極部２２及び第１ポスト４０の一端と電気的に接続されているが、第２電極部２６とは接触していない。また、第３パッド３３は、コンデンサ２０の第２電極部２６及び第２ポスト４２の一端と電気的に接続されているが、第１電極部２２とは接触していない。インターポーザ１０の下面はソルダーレジスト層４４に覆われているが、第１及び第３パッド３１，３３はこのソルダーレジスト層４４に開けられた開口内の第１及び第３バンプ５１，５３にそれぞれ電気的に接続されている。【００１５】
第２及び第４パッド３２，３４は、インターポーザ１０の上面にて金／ニッケル（ニッケルの上面に金をめっきしたもの）により円盤状に形成されているが、他の導電性金属により形成されていてもよいし、円盤状以外の形状に形成されていてもよい。これらの第２及び第４パッド３２，３４は、図２に示すように全体として千鳥状に配置されているが、格子状に配置されていてもよいし、ランダムに配置されていてもよい。第２パッド３２は、第１パッド３１の直上位置に配置され、第１パッド３１とはコンデンサ２０の第１電極部２２及び絶縁層１８を貫通する第１ポスト４０を介して電気的に接続されている。第１ポスト４０は、第２電極部２６のうち第１スルーホール１４の底面を覆う部分に空けられた円孔２６ａをその周縁に接触することなく貫通している。すなわち、第１ポスト４０は、第２電極部２６とは絶縁されている。また、第４パッド３４は、第３パッド３３の直上位置に配置され、第３パッド３３とはコンデンサ２０の第２電極部２６及び第２スルーホール１６に隙間なく充填された第２ポスト４２を介して電気的に接続されている。したがって、第２ポスト４２は、隙間をもって第２電極部２６に囲まれていない。また、第２ポスト４２は、第１電極部２２のうち第２スルーホール１６の底面を覆う部分に空けられた円孔２２ａをその周縁に接触することなく貫通している。すなわち、第２ポスト４２は、第１電極部２２とは絶縁されている。更に、インターポーザ１０の上面はソルダーレジスト層４６に覆われているが、第２及び第４パッド３２，３４はこのソルダーレジスト層４６に開けられた開口内の第２及び第４バンプ５２，５４にそれぞれ電気的に接続されている。なお、第１及び第２ポスト４０，４２はいずれも銅で形成されているが、他の導電性金属で形成されていてもよい。【００１６】
なお、図１及び図２はインターポーザ１０の中央付近を表しているため、インターポーザ１０の周囲の様子は図示されていないが、そのインターポーザ１０の周囲の様子について簡単に説明する。インターポーザ１０の周囲には、基板本体１２の上下両面にシグナルラインとしての配線パターンが形成され、これらの配線パターンは適宜基板本体１２を上下方向に貫通するスルーホールを介して導通されている。また、基板本体１２の上下両面に形成された配線パターンには、それぞれ適宜な位置にシグナル用のパッド及びバンプが形成されている。【００１７】
次に、このように構成されたインターポーザ１０の使用例について図３に基づいて説明する。まず、上面に多数のパッドが配列されたパッケージ基板６４にインターポーザ１０を載置し、更に下面に多数のパッドが配列されたＩＣチップ６２をインターポーザ１０に載置する。本実施形態では、インターポーザ１０の第１パッド３１及び第２パッド３２を電源用とし、第３パッド３３及び第４パッド３４をグランド用としているため、パッケージ基板６４の電源用端子及びグランド用端子をそれぞれインターポーザ１０の第１バンプ５１及び第３バンプ５３と接触させ、ＩＣチップ６２の電源用端子及びグランド用端子をそれぞれインターポーザ１０の第２バンプ５２及び第４バンプ５４と接触させる。なお、ＩＣチップ６２の図示しないシグナル用端子とインターポーザ１０の図示しないシグナル用のバンプや、パッケージ基板６４の図示しないシグナル用端子とインターポーザ１０の図示しないシグナル用のバンプについても、互いに接触させる。続いて、リフローにより各端子を接合する。この結果、電源用端子等を含む電源ラインとグランド用端子等を含むグランドラインとの間に、インターポーザ１０に作り込まれた薄膜のコンデンサ２０が介在することになる。このコンデンサ２０は、基板本体１２の上面にのみ形成される場合に比べてスルーホール内面も利用して形成されているため、その分静電容量が大きくなる。また、第１スルーホール１４内において、電源に接続される第１ポスト４０は、グランドに接続される第２電極部２６に間隔をもって囲まれた構造になっている。その結果、第１スルーホール内１４において互いに近接する第２電極２６と第１ポスト４０との電位が異なることとなるので、インダクタンスが低下し、それに伴いインピーダンスが低下する。このため、ＩＣチップ６２のトランジスタが電源不足となりにくいし、高周波ノイズによる誤動作も効果的に防止することができる。一方、第２ポスト４２は、自身と同じくグランドに接続される第２電極部２６に間隔をもって囲まれた構造になっていない。すなわち、第２ポスト４２と第２電極部２６とが接して一体となっている。このため、第２スルーホール１６の内壁に形成された第２電極部２６と第２ポスト４２とが離間した構造のようにインダクタンスが増加してしまうことはない。したがって、前出のインダクタンスが低下するという効果を妨げることはない。このように、本実施形態では、第１スルーホール１４内においてはインダクタンスの低減が図られ、第２スルーホール１６内においてはインダクタンスが低減しないまでもその増加を抑えることができる。したがって、ＩＣチップ６２への電源供給に対するインダクタンス成分の影響が抑えられ、ノイズによる誤動作を防止することができる。なお、必要に応じて、インターポーザ１０の周囲に静電容量の大きなチップコンデンサを搭載し、コンデンサ２０と並列接続してもよい。こうすれば、電源供給能力が一層向上しやすくなる。【００１８】
次に、本実施例のインターポーザ１０の製造手順について、図４〜図１０に基づいて説明する。まず、基板本体１２となるシリコンウェハを準備し（図４（１）参照）、このシリコンウェハを熱酸化することにより上下両面に酸化ケイ素の薄膜１２ａを生成させ（図４（２）参照）、その後下面に銅及びニッケルからなるシード層７０ａをスパッタリングにより形成する（図４（３）参照）。なお、酸化ケイ素薄膜の形成方法としては、熱酸化に限定されるものではなく、例えばＣＶＤ、ＰＶＤ等を採用してもよい。続いて、シード層７０ａにめっきレジスト７２を塗布したあとフォトリソグラフの手法によりパターニングして第１及び第３パッド３１，３３となる箇所に円孔７２ａを形成し（図４（４）参照）、シード層７０ａのうち円孔７２ａから露出している部分に電解銅めっきにより銅を積層し、シード層７０ａを含めて下面金属層７０とする（図４（５）参照）。【００１９】
続いて、めっきレジスト７２を剥離し（図５（６）参照）、基板本体１２の上面にエッチングレジスト７４を塗布したあとフォトリソグラフの手法によりパターニングして第１及び第２スルーホール１４，１６となる箇所に円筒穴７４ａを設け（図５（７）参照）、反応性イオンエッチング(ＲＩＥ)によるドライエッチング又はＫＯＨによるウェットエッチングを施して基板本体１２に第１及び第２スルーホール１４，１６を形成する（図５（８）参照）。このとき、薄膜１２ａがストップ層となる。続いて、エッチングレジスト７４を剥離し（図５（９）参照）、第１及び第２スルーホール１４，１６の内面にも酸化ケイ素の薄膜１２ａを形成する（図５（１０）参照）。この薄膜１２ａの形成方法は、特に限定されるものではなく、例えばＣＶＤ、ＰＶＤ等を採用してもよい。【００２０】
続いて、第１及び第２スルーホール１４，１６の内面及び基板本体１２の上面にエッチングレジスト７６を塗布したあとフォトリソグラフの手法によりパターニングして各スルーホール１４，１６に比べて小径の円筒部分７６ａを形成し（図６（１１）参照）、この円筒部分７６ａの底面をなす酸化ケイ素の薄膜１２ａをエッチングにより除去し（図６（１２）参照）、エッチングレジスト７６を剥離する（図６（１３）参照）。続いて、第２スルーホール１６内に円柱状のレジスト７８を形成し（図６（１４）参照）、白金をスパッタリングし、基板本体１２の上面及び各スルーホール１４，１６の内面に第１電極部２２を形成する（図６（１５）参照）。【００２１】
続いて、レジスト７８を剥離する（図７（１６）参照）。この結果、第１電極部２２のうち第２スルーホール１６の底面に当たる部分に円孔２２ａが形成される。続いて、高誘電体材料としてチタン酸バリウムのゾルゲル溶液を第１電極部２２の上にコーティングして乾燥させたあと酸素分圧を制御した雰囲気下で焼成して誘電体層２４を形成する（図７（１７）参照）。なお、円孔２２ａには誘電体層２４が充填される。続いて、銅をスパッタリングして誘電体層２４の上に第２電極部２６を形成する（図７（１８）参照）。この結果、第１電極部２２、誘電体層２４及び第２電極部２６からなるコンデンサ２０が形成される。その後、第２電極部２６の上にエッチングレジスト８０を塗布したあとフォトリソグラフの手法によりパターニングして第１ポスト４０と同径の円筒穴８０ａを形成し（図７（１９）参照）、硫酸と過酸化水素により円筒穴８０ａの第２電極部２６のみをエッチングしたあと、更に塩酸で誘電体層２４のみをエッチングする（図７（２０）参照）。【００２２】
続いて、レジスト８０を剥離する（図８（２１）参照）。この結果、第２電極部２６のうち第１スルーホール１４の底面に当たる部分に円孔２６ａが形成され、第１電極部２２がこの円孔２６ａを介して外部に露出した状態となる。また、第２電極部２６のうち第２スルーホール１６の底面に当たる部分にも円孔２６ｂが形成され、基板本体１２の下面を覆う下面金属層７０がこの円孔２６ｂを介して外部に露出した状態となる。続いて、基板本体１２の上面に電気絶縁性の絶縁層１８を塗布したあとフォトリソグラフの手法によりパターニングして、第１スルーホール１４内に円孔２６ａに比べて小径の円筒穴１８ａを形成すると共に、第２スルーホール１６内の壁面及び底面に第２電極部２６が露出するような穴１８ｂを形成する（図８（２２）参照）。続いて、銅めっきを施して各穴１８ａ，１８ｂに銅を充填することにより、第１ポスト４０と第２ポスト４２とを形成する（図８（２３）参照）。続いて、絶縁層１８の上面にニッケルをスパッタリングすることによりシード層８２ａを形成し（図８（２４）参照）、このシード層８２ａの上にレジスト８６を塗布したあとフォトリソグラフの手法によりパターニングして、第１及び第２のポスト４０，４２の上部にそれぞれ円孔８６ａを形成する（図８（２５）参照）。【００２３】
続いて、円孔８６ａ内にニッケルめっき及び金めっきを施すことにより、絶縁層１８の上にシード層８２ａを含む上面金属層８２を形成し（図９（２６）参照）、その後、レジスト８６を剥離する（図９（２７）参照）。続いて、上面金属層８２のうち外部に露出しているシード層８２ａを酸系エッチャントでエッチングすることにより、絶縁層１８の上面に第２及び第４パッド３２，３４を形成する（図９（２８）参照）。これらの第２及び第４パッド３２，３４は平面視したときに円形に見える。続いて、下面金属層７０のうち外部に露出しているシード層７０ａを硫酸と過酸化水素水でエッチングすることにより、基板本体１２の下面に第１及び第３パッド３１，３３を形成する（図９（２９）参照）。これらの第１及び第３パッド３１，３３も、第２及び第４パッド３２，３４と同様、平面視したときに円形に見える。その後、基板本体１２の上面及び下面にソルダーレジストを塗布したあとパターニングして第１〜第４パッド３１〜３４を外部に露出する円孔４４ａ，４６ａを有するソルダーレジスト層４４，４６を形成し（図１０（３０）参照）、円孔４４ａに導体金属を充填して第１及び第３バンプ５１，５３を形成し、円孔４６ａに導体金属を充填して第２及び第４バンプ５２，５４を形成し（図１０（３１）参照）、本実施形態のインターポーザ１０を完成させる。【００２４】
以上詳述したインターポーザ１０によれば、コンデンサ２０は第１及び第２スルーホール１４，１６の内面を利用して各電極部２２，２６が作成されているため、この内面を利用しない場合に比べて電極面積が大きくなり、その分静電容量が大きくなる。また、電源に接続される第１ポスト４０は、グランドに接続される第２電極部２６に間隔をもって囲まれているため、インダクタンスが低下し、それに伴いインピーダンスが低下する。その結果、ＩＣチップ６２のトランジスタが電源不足となりにくいし、高周波ノイズによる誤動作も効果的に防止することができる。一方、グランドに接続される第２ポスト４２は、グランドに接続される第２電極部２６に間隔をもって囲まれていないため、前出のインダクタンスの低下を妨げることはない。【００２５】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。【００２６】
例えば、上述した実施形態では、第１及び第２パッド３１，３２を電源用とし、第３及び第４パッド３３，３４をグランド用としたが、逆に、第１及び第２パッド３１，３２をグランド用とし、第３及び第４パッド３３，３４を電源用としてもよい。この場合も、上述した実施形態と同様の効果が得られる。【００２７】
上述した実施形態では、パッケージ基板６４とＩＣチップ６２との間にインターポーザ１０を配設したが、パッケージ基板６４内にインターポーザ１０を内蔵させてもよい。この場合も、上述した実施形態と同様の効果が得られる。この場合、インターポーザ１０の上面にはファンアウト構造を有する再配線層を形成することが好ましい。【００２８】
上述した実施形態において、コンデンサ２０の第１電極部２２は基板本体１２の上面の全領域に形成されていてもよいし、一部の領域に形成されていてもよい。但し、静電容量を大きくすることを考慮すれば、できるだけ広い領域に形成するのが好ましい。【００２９】
上述した実施形態のコンデンサ２０の誘電体層２４としてセラミック焼結体を用いることとしたが、チタン酸バリウムなどの無機フィラーが配合された有機樹脂を用いてもよい。この場合、コンデンサ２０は、誘電体層２４の誘電率を十分高くできないことがあるものの電極面積が広いため、ある程度静電容量を大きくすることが可能となる。また、インターポーザ１０に抵抗、インダクタ成分を付加してもよい。【００３０】
上述した実施形態のインターポーザ１０の構成の代わりに、図１１に示すインターポーザ２１０の構成を採用してもよい。このインターポーザ２１０については、インターポーザ１０と同じ構成は同じ符号を付し、その説明を省略する。このインターポーザ２１０では、コンデンサ２０は上述した実施形態のインターポーザ１０と同じ構成のため、上述した実施形態と同様、静電容量が大きくなる。また、インターポーザ２１０では、第４バンプ５４に電気的に接続された第４パッド３４は、第２電極部２６のうち基板本体１２の上面に位置する箇所と第２ポスト２４２を介して電気的に接続されている。一方、第１ポスト４０は、第１電極部２２に電気的に接続され第２電極部２６とは接触していないため、第１ポスト４０とこれを間隔をもって取り囲む第２電極部２６とは異なる電位となり、インダクタンスが低下する。その結果、インピーダンスが低下するため、コンデンサ２０はノイズ除去を効果的に行うことが可能となる。また、図１１の第２ポスト２４２の長さは、図１の第２ポスト４２よりも短いため、一層インダクタンスが低下し、ノイズ除去を一層効果的に行うことが可能となる。【００３１】
図１２のインターポーザ３１０は、第２バンプ５２に電気的に接続された第２パッド３２についても、第１電極部２２のうち基板本体１２の上面に位置する箇所に第１ポスト３４０を介して電気的に接続されている以外は、図１１のインターポーザ２１０と同様である。このため、インターポーザ２１０と同じ構成は同じ符号を付し、その説明を省略する。この場合も、コンデンサ２０は第１及び第２スルーホール１４，１６の内面を利用しているため、静電容量が大きい。また、第１及び第２ポスト３４０，２４２の長さが短いため、インダクタンスが低下し、ひいてはノイズ除去を効果的に行うことが可能となる。【００３２】
本出願は、２００７年４月１０日に出願された米国仮出願６０／９１０，９７０号および２００８年１月４日に出願された米国出願１１／９６９，６０６号を優先権主張の基礎としており、引用によりその内容の全てが本明細書に含まれる。
【産業上の利用可能性】
【００３３】
本発明は、電子部品の組立時、例えばＩＣチップをパッケージ基板に搭載するときなどに利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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