【手続補正書】
【提出日】平成17年9月15日(2005.9.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  平面に沿って形成された主表面を有する半導体層；
表面中に形成された第１及び第２の空間的に離れたドープ領域；
前記第１のドープ領域上にあり、前記第１のドープ領域とは異なる伝導形をもつ第３のドープ領域；
前記第２のドープ領域上にあり、前記第２のドープ領域とは異なる伝導形をもつ第４のドープ領域；
前記第３のドープ領域に近接し、第１のあらかじめ決められた厚さの第１の酸化物層；及び
前記第４のドープ領域に近接し、第２のあらかじめ決められた厚さの第２の酸化物層
を含む集積回路構造。
【請求項２】  第１のドープ領域は第１のＭＯＳＦＥＴの第１のソース／ドレイン領域で、第３のドープ領域は第１のＭＯＳＦＥＴのチャネル領域である請求項１記載の集積回路構造。
【請求項３】  第３のドープ領域は第２のＭＯＳＦＥＴの第１のソース／ドレイン領域で、第４のドープ領域は第２のＭＯＳＦＥＴのチャネル領域である請求項１記載の集積回路構造。
【請求項４】  第１及び第２のＭＯＳＦＥＴは異なる閾値電圧を有する請求項３記載の集積回路構造。
【請求項５】  第３のドープ領域とは異なる伝導形をもち、第３ドープ領域上にあり、第１のＭＯＳＦＥＴの第２のソース／ドレイン領域である第５のドープ領域；
第４のドープ領域とは異なる伝導形をもち、第４ドープ領域上にあり、第２のＭＯＳＦＥＴの第２のソース／ドレイン領域である第６のドープ領域を含み、
前記第１及び第２のＭＯＳＦＥＴは異なる閾値電圧をもつ請求項１記載の集積回路構造。
【請求項６】  第１酸化物層と電気的に接続され、第１のＭＯＳＦＥＴのゲートを形成する第１のゲート接触；
第２の酸化物層と電気的に接続され、第２のＭＯＳＦＥＴのゲートを形成する第２のゲート接触を更に含み、第１及び第２のＭＯＳＦＥＴは異なるゲート酸化物厚の結果、異なるゲート入力電圧に耐えられる請求項５記載の集積回路構造。
【請求項７】  第１の酸化物層は第１のＭＯＳＦＥＴのゲート酸化物層であり、第２の酸化物層は第２のＭＯＳＦＥＴのゲート酸化物層であり、第１及び第２のＭＯＳＦＥＴは異なる閾値電圧を有する請求項５記載の集積回路構造。
【請求項８】  第１及び第２のドープ領域は第１及び第２のソース／ドレイン領域であり、第３及び第４のドープ領域はチャネル領域であり、集積回路は更に、
第３及び第４のドープ領域の１つと、それぞれ垂直方向に位置合せされ、隣接した第３及び第４のドープ領域とそれぞれ異なる伝導形をもつ第５及び第６の空間的に分離されたソース／ドレイン領域を含み、
第１、第３及び第５のドープ領域は第１のトランジスタを形成し、第２、第４及び第６のドープ領域は第２のトランジスタを形成し、
第１及び第２のトランジスタの動作をそれぞれ制御するため、第１及び第２の酸化物層に隣接した第１及び第２の伝導形要素が含まれ、
第１及び第２のＭＯＳＦＥＴの降伏電圧は、それぞれ第１の酸化物層厚及び第２の酸化物層厚と関連する請求項１記載の集積回路構造。
【請求項９】  第１及び第２の導電性要素はポリシリコンから成り、それぞれ第１及び第２のトランジスタのゲートとして働く請求項８記載の集積回路構造。
【請求項１０】  平面に沿って形成された主表面を有する半導体層；
前記主表面上に形成された第１及び第２の空間的に分離されたドープ領域；
前記第１のドープ領域上にあり、前記第１のドープ領域とは異なる伝導形をもつ第３のドープ領域；
前記第３のドープ領域に近接し、第１のあらかじめ決められた厚さをもつ第１の酸化物層；
前記第１及び第２のドープ領域間及び前記主表面上に形成され、前記第１及び第２のドープ領域間の電気的接続をする導電層；
前記主表面中に形成された第４及び第５の空間的に分離されたドープ領域；
前記第４のドープ領域上にあり、前記第４のドープ領域とは異なる伝導形をもつ第６のドープ領域；
前記第６のドープ領域に近接し、第２のあらかじめ決められた厚さをもつ第２の酸化物層；及び
前記第４及び第５のドープ領域間及び前記主表面上に形成され、前記第５及び前記第６のドープ領域間の電気的接続をする導電層
を含む集積回路構造。
【請求項１１】  第１のドープ領域は第１のＭＯＳＦＥＴのソース／ドレイン領域で、第３のドープ領域は前記第１のＭＯＳＦＥＴのチャネル領域であり、
第２のドープ領域は第２のＭＯＳＦＥＴのソース／ドレイン領域であり、前記構造は前記第２のＭＯＳＦＥＴのソース／ドレイン領域と位置合せされた前記第２のＭＯＳＦＥＴのチャネル領域を含み、
第４のドープ領域は第３のＭＯＳＦＥＴのソース／ドレイン領域で、第６の領域は前記第３のＭＯＳＦＥＴのチャネル領域であり、
第５のドープ領域は第４のＭＯＳＦＥＴのソース／ドレイン領域であり、前記構造は更に、前記第４のＭＯＳＦＥＴの前記ソース／ドレイン領域と位置合せされた前記第４のＭＯＳＦＥＴのチャネルを含む請求項１０記載の集積回路構造。
【請求項１２】  第１及び第２のＭＯＳＦＥＴは相補伝導形で、第３及び第４のＭＯＳＦＥＴは相補伝導形である請求項１１記載の集積回路構造。
【請求項１３】 第１及び第２のＭＯＳＦＥＴは第１のインバータ回路を形成するよう構成され、第３及び第４のＭＯＳＦＥＴは第２のインバータ回路を形成するよう構成される請求項１１記載の集積回路構造。
【請求項１４】  第１及び第２のＭＯＳＦＥＴのそれぞれは、第１の入力電圧に適合する大きさのゲート酸化物厚を有し、第３及び第４のＭＯＳＦＥＴのそれぞれは第２の入力電圧に適合する大きさのゲート酸化物厚を有する請求項１１記載の集積回路構造。
【請求項１５】  平面に沿って形成された主表面を有する半導体層；
主表面上に形成された第１及び第２のドープされたソース／ドレイン領域；
前記第１のソース／ドレイン領域上にあり、前記第１のソース／ドレイン領域とは異なる伝導形を有する第１のチャネル領域；
前記第２のソース／ドレイン領域上にあり、前記第２のソース／ドレイン領域とは異なる伝導形を有する第２のドープされたチャネル領域；
第３のソース／ドレイン領域は前記第１のチャネル領域及び前記第１のソース／ドレイン領域と垂直方向に位置合せされ、前記第４のソース／ドレイン領域は前記第２のソース／ドレイン領域及び前記第２のチャネルと位置合せされた第３及び第４のドープされた空間的に分離されたソース／ドレイン領域；
前記第１及び前記第２のチャネル領域にそれぞれ近接し、第１のあらかじめ決められた厚さをもつ第１及び第２の酸化物層；
主表面上に形成された第５及び第６のドープされた空間的に分離されたソース／ドレイン領域；
前記第５のソース／ドレイン領域上に形成された第３のチャネル領域；
前記第６のソース／ドレイン領域上に形成された第４のチャネル領域；
第７のソース／ドレイン領域は前記第３のチャネル領域及び前記第５のソース／ドレイン領域と垂直方向に位置合せされ、第８のソース／ドレイン領域は前記第６のソース／ドレイン領域及び前記第４のチャネル領域と垂直方向に位置合せされた第７及び第８のドープされた空間的に分離されたソース／ドレイン領域；
前記第３及び第４のチャネル領域とそれぞれ近接し、それぞれ第２のあらかじめ決められた厚さを有する第３及び第４の酸化物層；
前記第１及び第２のチャネル領域に接続され、それらの動作を制御するための第１の導電性要素；及び
前記第３及び第４のチャネル領域に接続され、それらの動作を同時に制御するための第２の導電性要素
を含む集積回路構造。
【請求項１６】  第１及び第２の導電性要素はそれぞれポリシリコンから成る請求項１５記載の構造。
【請求項１７】  第１のＭＯＳＦＥＴは第１及び第３のソース／ドレイン領域を含み、第１のゲートは更に第１のチャネル領域及び第１の酸化物層を含み、第２のＭＯＳＦＥＴは第２及び第４のソース／ドレイン領域を含み、第２のゲートは更に第２のチャネル領域及び第２の酸化物層を含み、第３のＭＯＳＦＥＴデバイスは第４及び第７のソース／ドレイン領域を含み、第３のゲートは更に第３のチャネル領域及び第３のゲート酸化物を含み、第４のＭＯＳＦＥＴデバイスは第６及び第８のソース／ドレイン領域を含み、第４のゲートは更に第４のチャネル領域及び第４の酸化物層を含み、前記第１及び第２のＭＯＳＦＥＴは第１の相補ＭＯＳＦＥＴデバイスを形成し、第１及び第２のあらかじめ決められた酸化物層厚は降伏することなく、前記第１の相補ＭＯＳＦＥＴデバイスの第１の入力電圧に適合し、前記第３及び前記第４のＭＯＳＦＥＴは相補ＭＯＳＦＥＴデバイスを形成し、第３及び第４のあらかじめ決められた酸化物層厚は、降伏することなく、前記第２の相補デバイスの第２の入力電圧に適合する請求項１５記載の集積回路構造。
【請求項１８】  平面に沿って形成された主表面を有する半導体層；
前記主表面上に形成された第１及び第２の空間的に分離されたドープ領域；
前記第１のドープ領域上にあり、前記第１のドープ領域とは異なる伝導形をもつ第３のドープ領域；
前記第３のドープ領域に近接し、第１のあらかじめ決められた厚さをもつ第１の酸化物層；
前記第１及び第２のドープ領域を相互接続する導電層；
前記第２のドープ領域上にあり、前記第２のドープ領域とは異なる伝導形もつ第４のドープ領域；
前記第４のドープ領域に近接し、第２のあらかじめ決められた厚さをもつ第２の酸化物層；
前記第３のドープ領域上の第５のドープ領域；
前記第４のドープ領域上の第６のドープ領域；及び
前記第５及び第６のドープ領域間を電気的に接続するための導電層
を含む集積回路構造。
【請求項１９】  第１、第３及び第５のドープ領域は第１のＭＯＳＦＥＴを形成し、前記第２、第４及び第６のドープ領域は第２のＭＯＳＦＥＴを形成し、前記第１及び前記第２のＭＯＳＦＥＴは並列に電気的に接続され、前記第１及び前記第２のＭＯＳＦＥＴのそれぞれは、前記第１及び前記第２のＭＯＳＦＥＴに付随した第１及び第２の酸化物層の厚さに関連した異なるゲートターンオン電圧をもつ請求項１８記載の集積回路構造。
【請求項２０】  半導体層上の第１の電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程；
前記半導体層上の第２の電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程；
あらかじめ決められたゲート酸化物厚をもつゲートを、前記第１の電界効果トランジスタ用に形成する工程；及び
あらかじめ決められたゲート酸化物厚をもつゲートを、前記第２の電界効果トランジスタ用に形成する工程
を含む複数の電解効果トランジスタを有する半導体デバイスの作製方法。
【請求項２１】  ２つのＭＯＳＦＥＴを含む回路中に、第１及び第２のデバイス領域及び第１及び第２のゲート領域を形成する追加された工程を含む請求項２０記載の方法。
【請求項２２】  第１のあらかじめ決められたゲート酸化物厚を有するゲートの形成工程と第２のあらかじめ決められたゲート酸化物厚を有するゲートの形成工程は、
第１のあらかじめ決められた酸化物厚を有するゲートを、第１の電界効果トランジスタ用に形成する工程；
第１のあらかじめ決められたゲート酸化物厚を有するゲートを、第２の電界効果トランジスタ用に形成する工程；
第１の電界効果トランジスタの前記ゲートから、酸化物を除去する工程；
前記第１の電界効果トランジスタ用の前記ゲート上に、ゲート酸化物材料を形成する工程；
前記第２の電界効果トランジスタ用の前記ゲート上に、ゲート酸化物材料を形成する工程；
を含み、第１の電界効果トランジスタのゲート酸化物は第２の電界効果トランジスタのゲート酸化物の厚さより小さい厚さをもつ請求項２０記載の方法。
【請求項２３】  異なるあらかじめ決められたゲート酸化物厚の結果、第１及び第２の電界効果トランジスタは、異なるゲート入力電圧に耐えられる請求項２０記載の方法。
【請求項２４】  半導体層上に第１及び第２の空間的に分離された拡散領域を形成する工程；
前記第１の拡散領域上に、それと相対する伝導形をもつ第３の半導体領域を形成する工程；
前記第２の拡散領域上に、それと相対する伝導形をもつ第４の半導体領域を形成する工程；
前記第３の半導体領域に隣接して、第１のあらかじめ決められた厚さの第１のゲート酸化物を形成する工程；
前記第４の半導体領域に隣接して、第２のあらかじめ決められた厚さの第２のゲート酸化物を形成する工程；
第３及び第５の領域が前記第１及び前記第２の領域の１つと垂直方向に位置合せされ、第４及び第６の領域が前記第１及び第２の領域の他方と垂直方向に位置合せされ、２つのトランジスタ構造が得られるように、前記第３及び前記第４の半導体領域の１つの上に、それぞれ配置された第５及び第６の半導体領域を形成する工程
を含む複数のトランジスタを有する半導体デバイスの作製方法。
【請求項２５】  第３の半導体領域に隣接して第１のあらかじめ決められた厚さの第１のゲート酸化物を形成する工程及び第４の半導体領域に隣接して第２のあらかじめ決められた厚さの第２のゲート酸化物を形成する工程は、
前記第３の半導体領域に隣接して、第１のあらかじめ決められた厚さの第１のゲート酸化物を形成する工程；
前記第４の半導体領域に隣接して、前記第１のあらかじめ決められた厚さの第２のゲート酸化物を形成する工程；
前記第１のゲート酸化物を除去する工程；
前記第３の半導体領域に隣接して、第２のあらかじめ決められた厚さの第３のゲート酸化物を形成する工程；
前記第４の半導体領域に隣接して、前記第３のあらかじめ決められた厚さの前記第３のゲート酸化物を形成する工程を含み、
前記第４の半導体領域に隣接したゲート酸化物厚は、前記第１のあらかじめ決められた厚さと前記第２のあらかじめ決められた厚さの合計である請求項２４記載の方法。
【請求項２６】  第１及び第２のゲート酸化物は第１及び第２のＭＯＳＦＥＴに付随し、前記第１及び前記第２のＭＯＳＦＥＴは相補ＭＯＳＦＥＴデバイスを形成し、前記第３及び前記第４のゲートは第３及び第４のＭＯＳＦＥＴにそれぞれ付随し、前記第３及び前記第４のＭＯＳＦＥＴは第２の相補ＭＯＳＦＥＴデバイスを形成し、前記第１の相補ＭＯＳＦＥＴデバイスのゲート端子は、第１のあらかじめ決められた厚さに関連した第１の降伏電圧を有し、前記第２のＭＯＳＦＥＴデバイスのゲート端子は、第２のあらかじめ決められた厚さに関連した第２の降伏電圧を有する請求項２４記載の方法。