(57)【要約】【課題】低い印加電圧と少ない消費電流で、高速に電荷の消去が可能な不揮発性半導体メモリを提供する。【解決手段】不揮発性半導体メモリは、第１導電型の半導体領域の上に順次に形成された電荷トラップ機能を有するゲート絶縁膜及びゲート電極と、ゲート電極に隣接して半導体領域の表面部分に形成された一対の第２導電型の拡散領域と、一方の第２導電型の拡散領域内に形成した第１導電型の拡散領域とを有する。
2009022741.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域を有する基板と、
前記半導体領域上に順次に形成された電荷トラップ機能を有するゲート絶縁膜、及び、ゲート電極と、
前記半導体領域内に、前記ゲート電極の対応する縁部に隣接してそれぞれ配置された一対の第２導電型の拡散領域と、
前記第２導電型拡散領域の一方の内部に収容された第１導電型の拡散領域と、を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第１導電型の拡散領域及び前記第２導電型の拡散領域のそれぞれの一部が、前記ゲート電極にオーバーラップする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１導電型の拡散領域及び前記第２導電型の拡散領域は、前記ゲート電極に自己整合的に形成されている、請求項１又は２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第２導電型の拡散領域の他方の底面が、前記第２導電型の拡散領域の前記一方の底面よりも浅い位置にある、請求項１〜３の何れか一に記載の不揮発性半導体メモリ装置。
【請求項５】
前記ゲート絶縁膜が、電荷蓄積膜と該電荷蓄積膜の下にある第１の絶縁膜とを含む、請求項１〜４の何れか一に記載の不揮発性半導体メモリ装置。
【請求項６】
前記ゲート絶縁膜が、更に前記電荷蓄積膜の上にある第２の絶縁膜を含む、請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第１及び第２の絶縁体膜のそれぞれが、酸化シリコンまたは酸窒化シリコンを含む、請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記電荷蓄積膜が、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、酸化ハフニウム膜、酸化ハフニウムシリケート膜、及び、酸化アルミニウムシリケート膜から成る群から選択される少なくとも１つの膜を含む、請求項５〜７の何れか一に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ゲート絶縁膜は、前記第２導電型の拡散領域の他方に隣接する第１の絶縁領域と、前記第２導電型の拡散領域の他方に隣接する第２の絶縁領域とを有し、前記第１の絶縁領域は、電荷トラップ機能を有しないか、または、前記第２絶縁膜領域の電荷トラップ機能よりも低い電荷トラップ機能を有する、請求項１〜８の何れか一に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記ゲート絶縁膜の前記第１絶縁領域での酸化膜換算膜厚（ETO）が、前記第２絶縁領域でのETOよりも小さい、請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記ゲート電極は、前記第１絶縁領域上にある第１電極領域と、前記第２絶縁領域上にある第２電極領域とを有し、前記第１電極領域と前記第２電極領域とが、領域間絶縁膜により分離されている、請求項９又は１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１導電型の拡散領域と前記第２導電型の拡散領域の前記一方とが、対称的に配置された２つのメモリセルによって共有されている、請求項１〜１１の何れか一に記載の不揮発性半導体メモリ装置。
【請求項１３】
請求項１２に記載された不揮発性半導体メモリ装置の駆動方法であって、
前記メモリセルの一方に対して書き込み、読み出しまたは消去を行う工程では、前記メモリセルの他方の前記ゲート電極下の前記半導体領域の表面に反転層を形成し、且つ、前記メモリセルの他方の前記第２導電型の拡散領域の双方を導通状態にする、不揮発性半導体メモリ装置の駆動方法。
【請求項１４】
請求項１〜１２の何れか一に記載された不揮発性半導体メモリ装置の駆動方法であって、
前記半導体領域、前記第１導電型の拡散領域、及び、前記ゲート電極にそれぞれ印加される電圧を制御する消去工程を有し、該消去工程は、前記第１導電型拡散領域から前記ゲート電極下の第２の不純物拡散層を介して前記半導体領域へ第１導電型のキャリアを導入し、該導入されたキャリアから第１導電型のホットキャリアを生成し、該生成されたホットキャリアを前記電荷蓄積膜に注入する、不揮発性半導体メモリ装置の駆動方法。
【請求項１５】
基板の第１導電型の半導体領域上に、電荷トラップ機能を有するゲート絶縁膜と、ゲート導電層とを順次に堆積する工程と、
少なくとも前記ゲート導電層をパターニングし、前記半導体領域の表面部分の上に第１の開口を形成する工程と、
前記第１の開口から、前記半導体領域の表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、
前記第１の開口から、前記第２導電型の拡散領域の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、
少なくとも前記ゲート導電層をパターニングし、前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、
前記第２の開口から、前記半導体領域の前記別の表面部分に不純物を注入して第２導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１６】
第１領域及び第２領域を有する第１導電型の半導体領域上に、電荷トラップ機能を有するゲート絶縁膜を形成する工程と、
前記第２領域に含まれる前記ゲート絶縁膜の部分の電荷トラップ機能を除去又は低下させる工程と、
前記ゲート絶縁膜上にゲート導電層を堆積する工程と、
少なくとも前記ゲート導電層をパターニングし、前記第１領域内の前記半導体領域の表面部分の上に第１の開口を形成する工程と、
前記第１の開口から、前記半導体領域の前記表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、
前記第１の開口から、前記第２の不純物拡散層の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、
前記ゲート導電層をパターニングして、前記第２領域内の前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、
前記第２の開口から、前記半導体領域の前記別の表面部分に第２導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１７】
第１〜第３領域を有する第１導電型の半導体領域上に、電荷トラップ機能を有する第１の絶縁膜と第１のゲート導電層とを順次に形成する工程と、
前記第１及び第２領域内の前記第１の絶縁膜及び第１のゲート導電層を除去し、次いで、前記第１〜第３領域に電荷トラップ機能を有しない第２の絶縁膜及び第２のゲート導電層を順次に堆積する工程と、
少なくとも前記第２のゲート導電層をパターニングし、前記第１領域内の前記半導体領域の表面部分の上に第１の開口を形成する工程と、
前記第１の開口から、前記半導体領域の前記表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、
前記第２領域内の前記第２のゲート導電層の表面と、前記第２の絶縁膜の縁部と、前記第３領域内の前記第１のゲート導電層の表面とを露出させる工程と、
前記表面が露出した第１のゲート導電層をパターニングし、前記第３領域内の前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、
前記第２の開口から、前記半導体領域の前記別の表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、
前記第２の開口から、前記第２の不純物拡散層の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関し、特に、電荷を蓄積するトラップ機能を有するトラップ型の不揮発性半導体メモリ装置に関する。本発明は、更に、不揮発性半導体メモリ装置の駆動方法及びその製造方法に関するものである。
【背景技術】
【０００２】
０．１３マイクロメートル世代までの不揮発性半導体メモリ装置(ＥＥＰＲＯＭ(electrically erasable programmable read-only memory)、以下、フラッシュメモリと呼ぶ)は、フローティングゲート（ＦＧ）トランジスタを用いたＦＧ型のメモリセルが用いられていた。この形式のフラッシュメモリの微細化では、セル面積の縮小や、絶縁膜の薄膜化が主流であった。しかし、９０ナノメートル世代以降のフラッシュメモリでは、ＦＧトランジスタの保持特性確保の観点から、絶縁膜の薄膜化が困難になっている。このため、フラッシュメモリとして、絶縁膜中の電荷蓄積膜のトラップ機能を利用するトラップ型の不揮発性メモリが注目されるようになった。トラップ型メモリは、ＦＧ型メモリと比べて、電荷蓄積膜中の電子が局在しているためにトンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能である他、デバイス構造が単純であるなどの優位性も有している。ＦＧ型メモリ及びトラップ型メモリは、例えば、非特許文献１に記載されている。【０００３】
図１１に典型的なトラップ型メモリ装置のセル構造を示す。シリコン基板１１の素子分離領域（図示なし）によって区画されたストライプ状の活性領域内には、ソース領域１２およびドレイン領域１３が形成されている。シリコン基板１１上には、第１の絶縁膜１６、電荷蓄積膜１７、第２の絶縁膜１８、及び、ゲート電極１９からなるゲート電極構造が形成されている。ソース領域１２及びドレイン領域１３は、ゲート電極構造の双方の側縁に隣接して配置される。【０００４】
図１２Ａ及び１２Ｂはそれぞれ、図１のメモリセルで、電荷蓄積膜１７中の電荷を制御する書き込み動作、及び、電荷を読み出す読み出し動作の状態を示す。図１２Ａ及び１２Ｂにおいて、符号２６は反転層を、Ｖ２、Ｖ３、Ｖ９は、それぞれソース領域１２、ドレイン領域１３、及び、ゲート電極１９への印加電圧を示す。図１２Ａにおいて、０≦Ｖ２＜Ｖ３、０＜Ｖ９として、ゲート電極１９とドレイン領域１３に正電圧を印加することで、チャネルホットエレクトロンを電荷蓄積膜１７に注入する。これにより、ドレイン領域１３近傍のチャネル領域の閾値が高くなる。図１２Ｂの読み込み動作では、Ｖ２＞Ｖ３≧０、Ｖ９＞０として、ゲート電極１９とソース領域１２に正電圧を印加した時のチャネル電流をモニターすることで、ドレイン領域１３近傍の閾値を測定する。【０００５】
図１３は、トラップ型メモリセルの消去動作を示す。消去工程では、Ｖ９＜０として、ゲート電極１９に負電圧を印加する。消去は、ファウラー・ノルドハイム（ＦＮ）トンネル効果を利用し、電荷蓄積膜１７対してシリコン基板１１側から第１の絶縁膜１６越しに電子を引き抜くことで行う。ＦＮトンネル効果を利用する消去については、非特許文献１に記載がある。【０００６】
トラップ型メモリ装置をロジック回路と混載されたメモリ装置として使用する場合、図１３で示した消去方法では、FNトンネル効果を起させるために必要な電界強度が大きいという問題がある。例えば、引加電界として、ほぼ9 MV/cmの電界が必要となる。このため、周辺回路の電源部の占有面積が大きくなり、チップ当たりの製造コストが上昇する。そこで、消去時の動作電圧を下げるために、書き込み動作と同様にホットキャリアを利用する方法が提案されている。この方法では、バンド間トンネル効果やアバランシェ効果を利用して、ホットホールをシリコン基板１１内で生成し、小さなゲート電圧で、電子が捕獲されている電荷蓄積膜１７内に、生成したホールを注入することで、捕獲電子と中和させる。この場合には、引加電界としては、ほぼ4 MV/cm程度の電界で消去が可能である。【０００７】
図１４Ａ及び１４Ｂは、バンド間トンネル効果を利用したホットホール消去を示す説明図である。図１４Ａは消去時のホール（ｈ）と電子（ｅ）の挙動を、図１４Ｂは、そのときのバンドダイアグラムの測定部位α−βを示している。図１４Ｃは、消去動作時における測定部位α−β間のバンドダイアグラムとバンドダイアグラム内での電荷の挙動を示す。基板１１及びソース電極１２を接地電位にし、ゲート電極１９に負の電圧を、ドレイン領域１３に正の電圧を印加すると、ゲート近傍領域のドレイン/基板境界でバンド間トンネルが起こり、ホールが生成する。生成したホールはドレインと基板間の電界によって加速され、ホットホールとなった後、ゲート電極１９に印加した負電圧によって電荷蓄積膜１７中に注入される。図１４Ｃに示されるように、基板に引加される電圧Ｖ１とドレイン領域１３に引加される電圧Ｖ３との電圧の差（｜Ｖ１−Ｖ３｜）の約１／２がホットホールを生成するための加速電界の形成に利用される。このような手法は、例えば特許文献１に記載がある。【０００８】
図１５Ａは、アバランシェ効果を利用したホットホール消去時におけるホールと電子の挙動を示す説明図である。図１５Ｂは、消去動作時に図１５Ａに示した測定部位α-β間のバンドダイアグラムとバンドダイアグラム内での電荷の挙動を示す。トリプルウェル構造を有する基板内で、エミッタから注入された電子が、ベースとコレクタとの間の電界で加速された時に、アバランシェ効果によってホールが生成される。生成されたホールはベースとコレクタとの間の電界によって加速され、ホットホールとなる。生成したホットホールの中で、ゲート近傍に存在する一部のホットホールが、ゲート電極１９に印加した負電圧によって、電荷蓄積膜１７中に注入される。このような手法は、例えば特許文献２に記載がある。
上記文献は以下の通りである。
【非特許文献１】「２００２ 半導体テクノロジー大全」 電子ジャーナル pp.８９−９３（第１編 第４章 第６節“フラッシュメモリ”）２００２年
【特許文献１】特表２００１−５１２２９０号
【特許文献２】特開２００５−６４２１７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したトラップ型メモリ装置の消去では以下のような問題があった。バンド間トンネル効果やアバランシェ効果を利用してホットホールを注入する方法では、ホットキャリアとなるホールを生成するために、電荷蓄積膜に注入するホールとは関係がない電子を同時に生成する必要がある。そのため、消去動作時に、余剰電流が増え、消費電力が増大するという問題がある。特に、アバランシェ効果を利用する場合には、生成されたホットホールのうち、ゲート近傍に存在するホットホールのみが注入されるので、消去効率が低く消去時間も長くなる。また、バンド間トンネル効果を利用する場合には、ホールを加速するために必要な基板内の有効電圧差がとりにくいという問題がある。バンド間トンネル効果が起こる位置は、電界強度が最も強くなる不純物拡散層のｐ−ｎ接合境界となる。従って、図１４Ｃに示すように、バンド間トンネルによって生成したホールを加速する有効電圧は、ドレインと基板との間に印加する電圧の１／２程度になってしまい、その結果、ドレインと基板との間に大きな電圧差が必要になる。【００１０】
本発明は、不揮発性半導体メモリ装置の消去動作時における問題点を解決し、もって、低い印加電圧、及び、小さな消費電流で、かつ、高速に消去することができる不揮発性半導体メモリ装置を提供することを目的とする。【００１１】
本発明は、更に、上記不揮発性半導体メモリ装置の駆動に好適な、不揮発性半導体メモリの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、第１導電型の半導体領域を有する基板と、前記半導体領域上に順次に形成された電荷トラップ機能を有するゲート絶縁膜、及び、ゲート電極と、前記半導体領域内に、前記ゲート電極の対応する縁部に隣接してそれぞれ配置された一対の第２導電型の拡散領域と、前記第２導電型拡散領域の一方の内部に収容された第１導電型の拡散領域と、を備えることを特徴とする不揮発性半導体メモリ装置を提供する。【００１３】
本発明は、また、上記本発明の不揮発性半導体メモリ装置を駆動する方法であって、前記半導体領域、前記第１導電型の拡散領域、及び、前記ゲート電極に印加される電圧を制御する消去工程を有し、該消去工程は、前記第１導電型拡散領域から前記ゲート電極下の第２の不純物拡散層を介して前記半導体領域へ第１導電型のキャリアを導入し、該導入されたキャリアから第１導電型のホットキャリアを生成し、該生成されたホットキャリアを前記電荷蓄積膜に注入する、不揮発性半導体メモリ装置の駆動方法を提供する。【００１４】
本発明は、更に、基板の第１導電型の半導体領域上に、電荷トラップ機能を有するゲート絶縁膜と、ゲート導電層とを順次に堆積する工程と、少なくとも前記ゲート導電層をパターニングし、前記半導体領域の表面部分の上に第１の開口を形成する工程と、前記第１の開口から、前記半導体領域の表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、前記第１の開口から、前記第２導電型の拡散領域の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、少なくとも前記ゲート導電層をパターニングし、前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、前記第２の開口から、前記半導体領域の前記別の表面部分に不純物を注入して第２導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ装置の製造方法を提供する。【００１５】
本発明は、更に、第１領域及び第２領域を有する第１導電型の半導体領域上に、電荷トラップ機能を有するゲート絶縁膜を形成する工程と、前記第２領域に含まれる前記ゲート絶縁膜の部分の電荷トラップ機能を除去又は低下させる工程と、前記ゲート絶縁膜上にゲート導電層を堆積する工程と、少なくとも前記ゲート導電層をパターニングし、前記第１領域内の前記半導体領域の表面部分の上に第１の開口を形成する工程と、前記第１の開口から、前記半導体領域の前記表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、前記第１の開口から、前記第２の不純物拡散層の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、前記ゲート導電層をパターニングして、前記第２領域内の前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、前記第２の開口から、前記半導体領域の前記別の表面部分に第２導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ装置の製造方法を提供する。【００１６】
本発明は、更に、第１〜第３領域を有する第１導電型の半導体領域上に、電荷トラップ機能を有する第１の絶縁膜と第１のゲート導電層とを順次に形成する工程と、前記第１及び第２領域内の前記第１の絶縁膜及び第１のゲート導電層を除去し、次いで、前記第１〜第３領域に電荷トラップ機能を有しない第２の絶縁膜及び第２のゲート導電層を順次に堆積する工程と、少なくとも前記第２のゲート導電層をパターニングし、前記第１領域内の前記半導体領域の表面部分の上に第１の開口を形成する工程と、前記第１の開口から、前記半導体領域の前記表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、前記第２領域内の前記第２のゲート導電層の表面と、前記第２の絶縁膜の縁部と、前記第３領域内の前記第１のゲート導電層の表面とを露出させる工程と、前記表面が露出した第１のゲート導電層をパターニングし、前記第３領域内の前記半導体領域の別の表面部分の上に第２の開口を形成する工程と、前記第２の開口から、前記半導体領域の前記別の表面部分に不純物を注入して、第２導電型の拡散領域を形成する工程と、前記第２の開口から、前記第２の不純物拡散層の内部に不純物を注入して、第１導電型の拡散領域を形成する工程と、を含むことを特徴とする不揮発性半導体メモリの製造方法を提供する。
【発明の効果】
【００１７】
本発明によると、低い印加電圧、小さな消費電流で、なおかつ、高速に消去することが可能な不揮発性半導体メモリ装置を実現することができる。【００１８】
本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１の実施形態に係る不揮発性半導体メモリ装置のメモリセルの断面図。
【図２】図２Ａは、図１のメモリセルの消去時の様子を示す断面図、図２Ｂは、消去時のバンドダイアグラムの測定部位を示す断面図、図２Ｃは、消去時のバンドダイアグラムとバンドダイアグラム内のキャリアの挙動を示す説明図。
【図３】図３Ａ及び３Ｂはそれぞれ、図１のメモリセルの２つを対称に配置した構造の不揮発性半導体メモリの断面図及び平面図。
【図４】図４Ａ〜４Ｈは、図１の不揮発性半導体メモリ装置の製造プロセスの工程段階を順次に示す断面図。
【図５】図５は、本発明の第２の実施形態に係る不揮発性半導体メモリ装置のメモリセルの断面図。
【図６】図６Ａ及び６Ｂはそれぞれ、図５のメモリセルを２つ対称に配置した構造の不揮発性半導体メモリの断面図及び平面図。
【図７】図７Ａ〜７Ｊは、図５の不揮発性半導体メモリ装置の製造プロセスの工程段階を順次に示す断面図。
【図８】図８は、本発明の第３の実施形態に係る不揮発性半導体メモリ装置のメモリセルの断面図。
【図９】図９Ａ及び９Ｂはそれぞれ、図８のメモリセルの２つを対称に配置した構造の不揮発性半導体メモリの断面図及び平面図。
【図１０】図１０Ａ〜１０Ｊは、図８の不揮発性半導体メモリ装置の製造プロセスの工程段階を順次に示す断面図。
【図１１】典型的なトラップ型不揮発性半導体メモリ装置のメモリセルの断面図。
【図１２】図１２Ａ及び１２Ｂはそれぞれ、図１１のメモリセルにおける書き込み、および、読み出し方法の説明図。
【図１３】図１１のメモリセルにおける消去方法の説明図。
【図１４】図１４Ａはバンド間トンネル効果を利用した関連技術における不揮発性半導体メモリ装置の消去動作を示す断面図、図１４Ｂは、消去時のバンドダイアグラムの測定部位を示す断面図、図１４Ｃは、消去時のバンドダイアグラム及びバンドダイアグラム内での電子の挙動を示す説明図。
【図１５】図１５Ａはアバランシェ効果を利用した関連技術における不揮発性半導体メモリ装置の消去動作を示す断面図、図１５Ｂは、消去時のバンドダイアグラム及びバンドダイアグラム内での電子の挙動を示す説明図。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照して詳細に説明する。図面では、理解を容易にするために、同様な構成要素には同様な符号を付して示す。【００２１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリ装置のメモリセルを示す断面図である。ｐ型のシリコン基板１１は、図示しないＳＴＩ（shallow trench isolation)構造などを用いた素子分離により、複数のストライプ状のｐ型（第１導電型）の活性領域が形成されている。各活性領域には、複数のn型（第２導電型）のソース領域１２と、対応するｎ型のドレイン領域１３とが形成されている。【００２２】
ソース領域１２とドレイン領域１３との間の活性領域上には、複数の絶縁膜を含みトラップ機能を有するゲート絶縁膜（ゲート積層膜、以下、単に積層膜とも呼ぶ）１５が形成されている。積層膜１５上には、さらにゲート電極１９が形成されている。積層膜１５は、シリコン基板１１側から順に第１の絶縁膜１６と、電荷蓄積膜１７と、第２の絶縁膜１８とから構成されている。ドレイン領域１３内には、ゲート電極１９と一部が重なるように、ホール注入用のｐ型のエミッタ領域１４が形成されている。ソース領域１２の底面はドレイン領域１３の底面よりも浅い位置に形成されている。【００２３】
図１のメモリセルの書き込み動作は、基板を接地電位とし、ゲート電極１９とドレイン領域１３とに正の電圧を印加することで、チャネルホットエレクトロンをドレイン領域１３近傍の電荷蓄積膜１７に注入する。読み出し時は、基板を接地電位とし、ソース領域１２とゲート電極１９に正の電圧を印加し、ソース電流値をモニターする。ドレイン領域１３近傍の積層膜１５に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトし電流が流れにくくなる。読み出し時のソース電圧は、ホットホールが生成されて消去が行なわれることのないようにするために、換言すると、リードディスターブを回避するために、書き込み時のドレイン電圧よりも小さくする。【００２４】
消去動作では、基板を接地電位とし、ゲート電極１９に負の電圧を、ドレイン領域１３とエミッタ領域１４とに正の電圧を印加する。このときエミッタ領域１４に印加する電圧は、ドレイン領域１３に印加する電圧よりも高くする。負に印加されたゲート電圧によって、ゲート電極１９近傍のドレイン領域１３のポテンシャルが低下しているため、ゲート電極１９に近い位置のエミッタ領域１４からドレイン領域１３にホールが注入される。図２Ａは、図１の不揮発性半導体メモリ装置の消去時の動作を示す。図２Ｂは、バンドダイアグラムの測定部位α−βの位置を示す。図２Ｃは、バンドダイアグラムとバンドダイアグラム内のホールの挙動を示す。【００２５】
図２Ａに示すように、ｐ型エミッタ領域１４から排出されたホールは、ドレイン領域１３とシリコン基板１１との電圧差によって加速されてホットになり、負に印加されたゲート電圧によって電荷蓄積膜１７中に注入される。注入されたホールは、電荷蓄積膜１７中の電子と中和し、消去が行われる。図２Ｃから理解できるように、シリコン基板１１に引加される電圧Ｖ１とドレイン領域１３に引加される電圧Ｖ３との電圧差（｜Ｖ１−Ｖ３｜）の殆どが、ホールをホットにするための有効加速電界として利用される。【００２６】
本実施形態の不揮発性半導体メモリ装置では、以下の効果を奏することができる。まず、ホットキャリアを利用しているため、図１３のFN消去に比べて、低電圧で消去動作をすることができる。次に、電子を発生させずに基板内にホールを生成することができるため、余剰に流れる電流を抑制することができる。更に、ホットホールの生成位置がゲート近傍の基板領域内に限定されているため、ホットホールを効率よく電荷蓄積膜に注入することができ、短い時間での消去が可能となる。更に、ドレイン−基板間の印加電圧の殆どが、ホールがホットになるために必要な有効加速電圧として利用できるので、必要な印加電圧が小さくて済む。更に、電荷を蓄積させるために用いられるドレイン領域１３の拡散層を深くすることにより、接合での濃度勾配を緩くすることが可能になり、このため、リーク電流を抑えつつ書き込み時におけるドレイン近傍の電界強度を維持することが可能になる。更に、これに加えて、電荷を蓄積させない側のソース領域１２の拡散層を浅くすることで、パンチスルー現象を抑制することができ、このため、書き込み動作を行わない非選択セルへのディスターブ耐性を低下させることなくゲート長を微細化することが可能となる。【００２７】
トラップ機能を有するゲート積層膜は、基板側からトンネル絶縁膜、及び、電荷蓄積膜の少なくとも２層を有していればよい。積層膜としては例えば、トンネル絶縁膜、及び、電荷蓄積膜を含む２層構成の膜、トンネル絶縁膜、電荷蓄積膜、及び、電荷蓄積機能を有しない絶縁膜を含む３層構成の膜などを挙げることができる。この場合、電荷蓄積膜としては、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、酸化ハフニウムシリケート膜又は酸化アルミニウムシリケート膜を用いることが好ましい。また、トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることが好ましい。これら電荷蓄積膜およびトンネル絶縁膜を使用することによって、高い電荷保存性を発現することができる。また、電荷蓄積膜上に第２の絶縁膜を形成するときには、上記と同様の理由からトンネル絶縁膜と同じ材料を使用することが好ましい。【００２８】
２層、３層構成の膜構造は、ゲート絶縁膜中のすべての部分に存在しなくてもよく、ゲート絶縁膜中の少なくとも第１導電型（ｐ型）の拡散領域の近傍に存在していればよい。ただし、電荷蓄積膜は、電荷蓄積膜内に分布する電荷を効果的に保持できるように、ゲート絶縁膜内の例えばドレイン領域端部からチャネル中央部に向かって30nm以上の範囲で存在することが好ましく、35nm以上の範囲で存在することがより好ましく、40nm以上の範囲で存在するが更に好ましい。また、メモリセルの微細化の観点から、ドレイン領域端部からチャネル中央に向かって、例えば60nm以下の範囲で存在することが好ましく、55nm以下の範囲で存在することがより好ましく、50nm以下の範囲で存在することが更に好ましい。また、第１導電型の拡散領域の面上および第１導電型の拡散領域に近接した積層膜の領域に分布した電荷蓄積膜中の電荷は、読み出し動作時のチャネル電流に対する変調効果が小さい。このため、必ずしも第１導電型の不純物拡散領域の面上および近接した積層膜の領域に上述の２層、３層構成の構造は必ずしも必要ではない。例えば、電荷蓄積膜はゲート積層膜内のドレイン領域端部からチャネル中央部に向かって、5nm以下の範囲にはなくてもよい。【００２９】
また、基板、ドレイン、ソース、エミッタの導電型は、必ずしも｛p、n、n、p｝の組み合わせである必要はない。｛n、p、p、n｝の組み合わせでもよく、この場合は、各動作に利用されるホットキャリアの種類が異なるため、動作時の印加電圧の正負が逆になる。また、メモリセルは半導体基板内に形成されたｐ型ウエル上に形成されていてもよい。更には、ＳＯＩ基板のシリコン層上に形成されていてもよい。これらの点は他の実施形態についても同様である。【００３０】
図３Ａは、図１に示したメモリセルの２つを、ドレイン領域１３、及び、エミッタ領域１４が双方のメモリセルで共用されるようにして対称配置した構造を示す断面図である。図３Ｂは、このように各２つのメモリセルが対称配置された複数のメモリセルによって構成される不揮発性半導体メモリ装置の平面図である。図３Ａは、図３ＢのＡ−Ａ’線に沿う断面図である。図３Ｂにおいて、半導体基板の表面部分は、素子分離領域２１によって、複数のストライプ状のｐ型の活性領域２７に区画されている。各活性領域２７中の内部には、活性領域２７に交差する各ゲート電極１９に対応して、ｎ型のソース領域１２、及び、ドレイン領域１３が配置される。隣接する２つのメモリセルは、中央のソース領域を共用している。図面上で、各ソース領域１２及びゲート電極１９には、二つのメモリセルを区別するために添え字が付せられている。コンタクト２２は、ソース領域１２及びエミッタ領域１４に対応して形成される。【００３１】
図３Ａにおいて、例えば図３Ａの左側のメモリセルについて、読み出し、書き込み、あるいは消去を行なう際に、ゲート電極１９２には反転層を形成するために必要な電圧よりも大きなゲート電圧を印加する。このゲート電圧は、ソース領域１２２とドレイン領域１３とを導通させるので、ドレイン領域１３の電位をソース領域１２２に印加する電圧によって制御することができる。このため、図３Ａに示した対称配置の構成によると、ドレイン領域１３にコンタクトを付ける必要がなくなる。従って、図１に示した非対称構造に比べて、コンタクトスペースを含むビットあたりの占有面積を縮小することが可能である。【００３２】
以下、本発明の第１の実施形態の不揮発性半導体メモリ装置の製造方法について説明する。図４Ａ〜４Ｈは、図１に示すトラップ型メモリ装置の製造方法を順次に示す断面図である。まず、ｐ型のシリコン基板１１上にCVD（Chemical Vapor Deposition）法を用いて第１の絶縁膜１６となるシリコン酸化膜および電荷蓄積膜１７となるシリコン窒化膜を順次堆積させ、さらに、シリコン窒化膜７の上部をISSG（In-Situ Steam Generation）で酸化することにより第２の絶縁膜１８となるシリコン酸化膜を形成する。続いて、シリコン酸化膜８上にCVD法を用いてゲート電極を形成するためのリン添加シリコン膜１９ａを堆積し、その後、シリコン膜１９ａの上にCVD法により保護膜２０となる低密度の窒化シリコン膜を堆積する〔図４Ａ〕。なお、イオン注入工程を行う際、保護膜２０下までイオンが注入されないようにするために、保護膜２０は、注入イオンの注入レンジよりも十分に厚くしておく。【００３３】
次に、保護膜２０上に反射防止膜およびレジスト膜を形成し、露光・現像を行なった後、ドライエッチャーを用いて保護膜２０、リン添加シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングし、シリコン基板１１の表面を露出させた後、反射防止膜とレジスト膜をウェット除去する〔図４Ｂ〕。次に、保護膜２０をマスクとして、シリコン基板１１に十分に加速させたn型不純物のイオンをシリコン基板１１表面に対して角度をもたせて注入し、ドレイン領域１３となるn型不純物領域を形成する。その後、連続してp型不純物のイオンを、n型不純物イオンの時よりも低エネルギーで、かつ、より垂直方向に近い角度でシリコン基板１１に打ち込み、ドレイン領域１３の内側にエミッタ領域１４であるp型不純物領域を形成する〔図４Ｃ〕。次いで、選択エッチを行なって保護膜２０を除去した後、全面に別の保護膜２０を堆積する〔図４Ｄ〕。保護膜２０の厚さは、注入イオンの注入レンジよりも十分に厚くしておく。【００３４】
次に、反射防止膜およびレジスト膜を形成し、露光・現像を行なう。次いで、ドライエッチャーを用いて保護膜２０、シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングする。次いで、シリコン基板１１の表面を露出させた後、反射防止膜とレジスト膜をウェット除去する〔図４Ｅ〕。保護膜２０をマスクとして、n型不純物のイオンをシリコン基板１１に対して注入する。イオンの注入エネルギーは、図４Ｃに示したドレイン拡散領域１３を形成する際に使用したn型不純物イオンの注入エネルギーよりも小さくして、シリコン基板上にドレイン領域１３より浅いn型不純物拡散層をソース領域１２として形成する〔図４Ｆ〕。その後、選択エッチを行なって保護膜２０を除去し、活性化処理を行なうことで、シリコン基板１１中の不純物拡散領域１２、１３、１４の活性化を行う〔図４Ｇ〕。【００３５】
続いて、図示しない反射防止膜およびレジスト膜を形成し、露光・現像を行なった後、ドライエッチャーを用いたパターニング工程により、所定部分のリン添加シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチング除去してゲート電極１９を形成する。その後、反射防止膜とレジスト膜をウェット除去する〔図４Ｈ〕。なお、図４Ｈの工程は省いてもよい。【００３６】
本実施形態の製造方法では、ドレイン領域１３を形成する際に使用した保護膜２０をそのまま用いてエミッタ領域１４を形成することができるため、あらたにマスクを準備する必要がなく、製造コストを低く抑えることができる。なお、上記工程の順序は、例示であり、適宜変更が可能である。例えば、ｎ型拡散層であるソース領域１２及びドレイン領域１３は、同時にイオン注入してもよい。また、イオン注入に際しては、ゲート積層膜１５を開口内に残しておいてもよい。【００３７】
〔第２の実施形態〕
図５は、本発明の第２の実施形態に係る不揮発性半導体メモリのメモリセルの断面図である。ｐ型のシリコン基板１１にはｎ型のソース領域１２とドレイン領域１３が形成されており、ソース領域１２とドレイン領域１３との間のシリコン基板１１上のドレイン領域寄りの第１領域にはトラップ機能を有する積層膜１５が形成されている。シリコン基板１１上のソース領域寄りの第２領域には、電荷トラップ機能（トラップ面密度）が積層膜１５のそれより低いかまたは電荷トラップ機能を有しないゲート絶縁膜である第３の絶縁膜２３が形成されている。積層膜１５および第３の絶縁膜２３上を覆ってゲート電極１９が形成されている。ドレイン領域１３内には、ゲート電極１９と一部領域が重なるように、ｐ型のエミッタ領域１４が形成されている。なお、ソース領域１２の底面はドレイン領域１３の底面よりも浅く形成されている。トラップ機能を有するゲート絶縁膜を構成する積層膜１５は、シリコン基板１１側から順に、第１の絶縁膜１６、電荷蓄積膜１７および第２の絶縁膜１８を含む。なお、第３の絶縁膜２３と、第１の絶縁膜１６、電荷蓄積膜１７および第２の絶縁膜１８の３層からなる積層膜１５とは、シリコン基板１１のチャネル上で接している。ここで、第３の絶縁膜２３の酸化膜換算膜厚（EOT: Equivalent Oxide Thickness）は、積層膜１５に比べて小さい。【００３８】
本実施形態の複発性半導体メモリ装置におけるメモリセルの書き込み、読み出しおよび消去方法は、前述の第１の実施形態の場合と同様であるので、その説明は省略する。【００３９】
本実施形態によると、前述の第１の実施形態の効果に加え、更に次の効果を奏することができる。まず、ドレイン領域１３近傍の電荷蓄積膜１７内に蓄積された電荷がソース側に拡散するのを電荷トラップ面密度が小さいかまたは電荷トラップ機能を有しない第３の絶縁膜２３がブロックするため、高い電荷保持特性を維持できる。また、ソース領域１２近傍のトラップ機能のない第３の絶縁膜２３は、読み出し動作時に電子を捕獲することがないため、ディスターブ耐性が向上している。更に、第３の絶縁膜２３の酸化膜換算膜厚はトラップ機能を有する積層膜１５に比べて小さいため、書き込み動作を行うときに第３の絶縁膜２３下のチャネルの方が積層膜１５下のチャネルに比べて反転層が形成しやすい。このためソース領域１２からドレイン領域１３の方向にかかる横方向電界が反転層のできにくい積層膜１５下のチャネル領域でより強くなり、ホットキャリアの生成位置および注入位置を電荷蓄積膜１７のある積層膜１５下に調整しやすい。【００４０】
図６Ａは、図５に示したメモリセルの２つを、ドレイン領域１３、及び、エミッタ領域１４が双方のメモリセルで共用されるようにして、対称配置した場合の構成を示す断面図である。図６Ｂは、各２つのメモリセルが対称配置された複数のメモリセルによって構成される不揮発性半導体メモリ装置の平面図である。図６Ａは、図６ＢのＢ−Ｂ’線に沿う断面図である。ソース領域１２とゲート電極１９には、二つのメモリセルを区別するために添え字が付せられている。例えば、ゲート電極１９１側のメモリセルについて、書き込み、読み出し、消去動作を行なう際には、ゲート電極１９２に反転層が形成するために必要な電圧よりも大きなゲート電圧を印加する。このゲート電圧は、ソース領域１２２とドレイン領域１３とを導通状態にし、ドレイン領域１３に電圧を印加するためのコンタクトを不要とする。これは、第１の実施形態の場合と同様である。【００４１】
以下、本発明の第２の実施形態の製造方法について説明する。図７Ａ〜７Ｊは、図５に示すトラップ型メモリ装置の製造プロセスの工程段階を順次に示す断面図である。以下の説明では、ドレイン領域１３及びこれに隣接し、電荷トラップ機能を有する積層膜１５を形成する領域を第１領域とし、ソース領域１２及びこれに隣接し、電荷トラップ機能を有しないゲート絶縁膜２３を形成する領域を第２領域として説明する。まず、シリコン基板１１上にCVD法を用いて第１の絶縁膜１６となるシリコン酸化膜および電荷蓄積膜１７となるシリコン窒化膜を順次堆積し、次いで、電荷蓄積膜１７の上部をISSGで酸化することにより第２の絶縁膜１８となる酸化膜を形成する〔図７Ａ〕。次に、ドレイン領域１３を形成する予定の領域とその近傍を含む第１領域シリコン窒化膜で覆い、これをマスクとして、O２、H２O、NOもしくはN２Oのガス雰囲気または酸素ラジカルを含む雰囲気中でアニールする。このアニールは、第１の絶縁膜１６、電荷蓄積膜１７、第２の絶縁膜１８からなる積層膜１５について、第２領域内の積層膜１５のトラップ機能（トラップ密度）を低下させ、或いは、除去する。具体的には、このアニールでは、第２領域内の積層膜１５を酸化して、トラップ機能を有しない第３の絶縁膜２３とする。また、マスクされた第１領域内の積層膜５はそのトラップ機能を維持する。【００４２】
次いで、第３の絶縁膜２３をエッチングにより薄膜化して、第３の絶縁膜２３のEOTを積層膜１５のEOTより小さくする。その後、選択性の高いエッチングによりマスクとして用いたシリコン窒化膜を除去する〔図７Ｂ〕。次に、積層膜１５と第３の絶縁膜２３上にCVD法を用いてリン添加シリコン膜１９ａを堆積し、さらにシリコン膜１９ａの上にCVD法を用いて保護膜２０となる低密度のシリコン窒化膜を堆積する〔図７Ｃ〕。なお、イオン注入工程を行う際、保護膜２０下までイオンが注入されないようにするために、保護膜２０は、注入イオンの注入レンジよりも十分に厚くしておく。【００４３】
次に、保護膜２０上に図示しない反射防止膜およびレジスト膜を形成し、露光・現像を行なう。その後、ドライエッチャーを用いて保護膜２０、シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングし、第１領域内に開口を形成し、シリコン基板１１の表面を露出させる。次いで、反射防止膜とレジスト膜をウェット除去する〔図７Ｄ〕。次に、保護膜２０をマスクとして、シリコン基板１１に、十分に加速させたn型不純物のイオンをシリコン基板１１表面に対して角度をもたせて注入して、第１領域内にドレイン領域１３を形成する。その後、連続してp型不純物のイオンを、n型不純物イオンの時よりも低エネルギーで、かつ、より垂直方向に近い角度でシリコン基板１１に打ち込み、ドレイン領域１３の内部にエミッタ領域１４を形成する〔図７Ｅ〕。次いで、選択エッチを行なって保護膜２０を除去した後、全面に別の保護膜２０を堆積する〔図７Ｆ〕。別の保護膜２０の厚さは、注入イオンの注入レンジよりも十分に厚くしておく。【００４４】
次に、反射防止膜およびレジスト膜を形成し、露光・現像を行なう。次いで、ドライエッチャーを用いて保護膜２０、シリコン膜１９ａ、第３の絶縁膜２３をエッチングし、第２領域内に開口を形成し、シリコン基板１１の表面を露出させる。次いで、反射防止膜とレジスト膜をウェット除去する〔図７Ｇ〕。次に、保護膜２０をマスクとして、n型不純物のイオンをシリコン基板１１に対して注入する。イオンの注入エネルギーは、図７Ｅに示したドレイン領域１３を形成する際の注入エネルギーよりも小さくして、第２領域内のシリコン基板上１１に、より浅いソース領域１２を形成する〔図７Ｈ〕。【００４５】
その後、選択エッチを行なって保護膜２０を除去し、活性化処理を行なうことで、シリコン基板１１中の不純物拡散領域１２、１３、１４の活性化を行う〔図７Ｉ〕。次に、反射防止膜およびレジスト膜を形成し、露光・現像を行なう。次いで、ドライエッチャーを用いて所定部分のシリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングして、ゲート電極１９のパターニングを行なう。その後、反射防止膜とレジスト膜をウェット除去する〔図７Ｊ〕。なお、図７Ｊの工程は省いてもよい。【００４６】
〔第３の実施形態〕
図８は、本発明の第３の実施形態を示す断面図である。シリコン基板１１上に、第１の絶縁膜１６、電荷蓄積膜１７、および、第２の絶縁膜１８から成るトラップ機能を有する積層膜１５が形成され、積層膜１５上にはゲート電極（コントロールゲート電極）１９が形成される。シリコン基板１１上にはゲート絶縁膜２４を介して、またコントロールゲート電極１９との間にゲート絶縁膜２４を介して、ワードゲート電極２５が形成されている。シリコン基板１１の表面領域内には、ワードゲート電極２５のコントロールゲート電極と対向しない側にワードゲート電極２５と一部がオーバーラップするようにソース領域１２が形成され、またコントロールゲート電極のワードゲート電極２５と対向しない側にコントロールゲート電極と一部がオーバーラップするようにドレイン領域１３が形成されている。ドレイン領域１３内には、コントロールゲート電極と一部領域が重なるようにエミッタ領域１４が形成されている。【００４７】
ドレイン領域１３の底面は、ソース領域１２の底面よりも深く形成されている。ゲート絶縁膜２４は積層膜１５と比べて電荷トラップ面密度が低いかまたは電荷トラップ機能を有しない。すなわち、ゲート絶縁膜２４は、積層膜１５中の電荷蓄積膜１７に比べて単位体積あたりの電荷トラップ数が少ないか、又は、電荷蓄積膜１７を含まずトラップ膜としての機能をもたない。【００４８】
電荷の書き込み時には、基板を接地電位にし、コントロールゲート電極、ワードゲート電極２５およびドレイン領域１３に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域１３近傍のトラップ機能を有する積層膜１５に電荷を蓄積する。読み出し時は、基板を接地電位にし、ソース領域１２、コントロールゲート電極およびワードゲート電極２５に正の電圧を印加し、ソース電流値をモニターする。ドレイン領域１３近傍の積層膜１５中に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトし電流が流れにくくなる。【００４９】
消去動作は、コントロールゲート電極に負の電圧を、ドレイン領域１３とエミッタ領域１４に正の電圧を印加する。このときエミッタ領域１４に印加する電圧は、ドレイン領域１３に印加する電圧よりも大きくする。負に印加されたゲート電圧によって、コントロールゲート電極近傍のドレイン領域１３のポテンシャルが低下しているため、コントロールゲート電極に近い位置のエミッタ領域１４からドレイン領域１３にホールが注入される。エミッタ領域１４から注入されたホールは、ドレイン領域１３と基板１１との電圧差によって加速された後、負に印加されたゲート電圧によって電荷蓄積膜１７中に注入される。注入されたホールは、電荷蓄積膜１７中の電子と中和し、消去が行われる。【００５０】
本実施形態によると、第１の実施形態の効果に加え、更に次の効果を奏することができる。まず、ドレイン領域１３近傍の電荷蓄積膜１７内に蓄積された電荷がソース側に拡散するのを電荷トラップ面密度が小さいかまたは電荷トラップ機能を有しないゲート絶縁膜２４がブロックするため、電荷保持特性が向上する。また、ソース領域１２近傍のトラップ機能のないゲート絶縁膜２４は、読み出し動作時に電子を捕獲することがないため、リードディスターブ耐性が向上している。更に、読み込み動作時に、ワードゲート電極２５に電圧を印加し、ワードゲート電極２５下のチャネル抵抗を下げることで、読み出し電流を増加させることができる。更に、書き込み動作時には、ワードゲート電圧を調整し、ワードゲート電極２５下のチャネル抵抗をコントロールゲート電極下のチャネル抵抗よりも下げることで、書き込み電流の増大を抑えることができる。【００５１】
なお、本実施形態での効果を得るためには、ワードゲート電極２５の底面と側面に形成されている絶縁膜は必ずしも同一の膜或いは同一材質である必要はない。【００５２】
図９Ａは、図８に示したメモリセルの２つを、ドレイン領域１３、及び、エミッタ領域１４が双方のメモリセルで共有されるようにして対称配置した場合の構成を示す断面図である。図９Ｂは、各２つのメモリセルが対称配置された複数のメモリセルによって構成される不揮発性半導体メモリ装置の平面図である。図９Ａは、図９ＢのＣ−Ｃ’線に沿う断面図である。ソース領域１２とコントロールゲート電極には、二つのメモリセルを区別するために添え字が付せられている。例えば、コントロールゲート電極１９１側のメモリセルについて、書き込み、読み出し、消去動作を行なう際には、コントロールゲート電極１９２に反転層を形成するために必要な電圧よりも大きなゲート電圧を印加する。これによって、ソース領域１２２とドレイン領域１３とを導通状態にでき、ソース領域１２２からドレイン領域１３への電圧の引加が可能になるので、ドレイン領域１３に電圧を印加するためのコンタクトを不要にすることが出来る。これは、第１の実施形態の場合と同様である。【００５３】
以下、本発明の第３の実施形態の不揮発性半導体メモリ装置の製造方法について説明する。図１０Ａ〜１０Ｊは、図８に示すトラップ型メモリ装置の製造プロセスの工程段階を順次に示す断面図である。まず、シリコン基板１１上にCVD法を用いて第１の絶縁膜１６となるシリコン酸化膜、および、電荷蓄積膜１７となるシリコン窒化膜を順次に堆積する。次いで、電荷蓄積膜１７の上部をISSGで酸化することにより第２の絶縁膜１８となるシリコン酸化膜を形成する。次いで、第２の絶縁膜１８上にCVD法を用いてゲート導電層を形成するためのリン添加シリコン膜１９ａを堆積する〔図１０Ａ〕。以下、活性領域が形成された領域を第１〜第３領域に区分して説明する。第１領域は、ソース領域１２が形成される領域を、第２領域は電荷トラップ機能を有しないゲート絶縁膜２４が形成される領域を、第３領域は電荷トラップ機能を有する積層膜１５及びドレイン領域１３が形成される領域を示す。【００５４】
次に、シリコン膜１９ａ上に反射防止膜およびレジスト膜を形成し、露光・現像を行なう。その後に、ドライエッチャーを用いてシリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングし、第１及び第２領域のシリコン基板１１の表面を露出させる。次いで、反射防止膜とレジスト膜をウェット除去する〔図１０Ｂ〕。次に、ウェハ全面にCVD法を用いてゲート絶縁膜２４となるシリコン酸化膜およびワードゲート電極を形成するためのリン添加シリコン膜２５ａを順次堆積する。〔図１０Ｃ〕。続いて、リン添加シリコン膜２５ａおよびゲート絶縁膜２４をエッチバックして、コントロールゲート電極の側面にゲート絶縁膜２４を介してワードゲート電極２５を形成する〔図１０Ｄ〕。ワードゲート電極２５は、第２領域内に形成される。【００５５】
次に、露出した基板にワードゲート電極２５と自己整合的にn型不純物を角度を持たせてイオン注入して、第１領域内にソース領域１２を形成する〔図１０Ｅ〕。次に、CVD法により全面に保護膜２０となる低密度のシリコン窒化膜を堆積する〔図１０Ｆ〕。なお、イオン注入工程を行う際、保護膜２０下までイオンが注入されないようにするために、保護膜２０は、注入イオンの注入レンジよりも十分に厚くしておく。次に、保護膜２０上に反射防止膜およびレジスト膜を形成し、露光・現像を行なう。ドライエッチャーを用いて保護膜２０、シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングし、第３領域内のシリコン基板１１の表面を露出させた後、反射防止膜とレジスト膜をウェット除去する〔図１０Ｇ〕。【００５６】
次に、保護膜２０をマスクとして、シリコン基板１１に十分に加速させたn型不純物のイオンをシリコン基板１１に対して角度をもたせて注入して、第３領域内にドレイン領域１３を形成する。このときのn型不純物イオンの注入エネルギーは、図１０Ｅに示したソース領域１２を形成する際のn型不純物イオンの注入エネルギーよりも大きくして、シリコン基板表面内により深いn型不純物の拡散領域１３を形成する。その後、連続してp型不純物のイオンを、ドレイン領域１３を形成する際のn型不純物イオンの注入時よりも低エネルギーで、かつ、より垂直に近い角度でシリコン基板１１に打ち込む。これによって、ドレイン領域１３の内部にエミッタ領域１４を形成する〔図１０Ｈ〕。【００５７】
その後、選択エッチを行なって保護膜２０を除去し、活性化処理を行なうことで、シリコン基板１１中の拡散領域（１２、１３、１４）の活性化を行う〔図１０Ｉ〕。次いで、反射防止膜およびレジスト膜を形成し、露光・現像を行なう。次いで、ドライエッチャーを用いるパターニングにより、シリコン膜１９ａ、第２の絶縁膜１８、電荷蓄積膜１７、第１の絶縁膜１６をエッチングしてコントロールゲート電極を形成する。その後、反射防止膜とレジスト膜をウェット除去する〔図１０Ｊ〕。なお、図１０Ｊの工程は省いてもよい。【００５８】
上記各実施形態の不揮発性半導体メモリ装置では、第２導電型拡散領域の一方の内部に収容された第１導電型の拡散領域を備える構成を採用することで、消去工程で、第１導電型の拡散領域から第２導電型の拡散領域に直接注入されるキャリア（例えば、ホール）を利用する。このため、電荷蓄積層の蓄積電荷（例えば、蓄積電子）の消去のために、第１導電型の拡散領域から、必要なキャリアを注入すればよく、余分なキャリアを生成する必要がない。また、前記一方の第２導電型の不純物拡散層と基板間の電圧差がそのまま、キャリアの有効加速電圧差になるため、バンド間トンネル効果を利用した消去方法よりも低い印加電圧でホットキャリアを生成することができる。また、第１導電型の拡散領域から基板にキャリアを導入する際に、印加するゲート電圧によってゲート電極近傍の第１導電型の拡散領域からキャリアを注入することができるため、ホットキャリアの生成位置もゲート電極近傍の基板領域に制限することができる。従って、高いホットキャリア注入効率を確保することができる。【００５９】
本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。【００６０】
本出願は、２００７年８月１６日出願に係る日本特許出願２００７−２１２０５１号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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