【手続補正書】
【提出日】平成17年3月1日(2005.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁層中に設けられ、ＳＯＩ構造を呈するトランジスタが形成される半導体層と、
前記絶縁層上に設けられた電極と、
前記電極上に設けられた導電性のバンプと
を備える半導体装置。
【請求項２】
前記トランジスタは、互いにフィールドシールド分離されつつ同一の前記半導体層において複数形成される、請求項１記載の半導体装置。
【請求項３】
（ａ）半導体基板上に電極を形成する工程と、
（ｂ）前記電極に導電性のバンプを形成する工程と
（ｃ）前記電極を避けて前記半導体基板の上面を覆う、α線を阻止する絶縁膜を形成する工程と
を備え、
前記工程（ａ）は前記工程（ｃ）に先行する、半導体装置の製造方法。
【請求項４】
前記工程（ｃ）は前記工程（ｂ）に先行する
（ｃ’）前記電極の少なくとも一部を露呈させつつ前記半導体基板の上面を覆う、α線を阻止する絶縁膜を形成する工程
であり、
前記工程（ｂ）は
（ｂ’）前記露呈された電極に導電性のバンプを形成する工程
である、請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）は前記工程（ｂ）に後行する
（ｃ’）前記電極を回避しつつ、α線を阻止する絶縁膜の材料を前記半導体基板の上面に滴下する工程
である、請求項３記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上に形成された電極と、
前記電極上に設けられた導電性のバンプと、
前記バンプを避けて前記半導体基板を覆うα線を阻止する膜と、
前記半導体基板において前記膜を介さずに前記バンプを見込む領域に形成される第１の素子と、
前記半導体基板において前記領域以外に形成され、前記第１の素子よりもα線に対する耐性の低い第２の素子と
を備える半導体装置。
【請求項７】
前記第１の素子は、電位が固定されたボディを有するＭＯＳトランジスタである、請求項６記載の半導体装置。
【請求項８】
絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、
前記絶縁層と接触し、前記ＳＯＩ構造と離れた電極と、
前記電極上に設けられた導電性のバンプと
を備える半導体装置。
【請求項９】
前記トランジスタはＭＯＳトランジスタである、請求項８記載の半導体装置。
【請求項１０】
前記トランジスタは、互いにフィールドシールド分離されつつ前記半導体層において複数形成される、請求項８記載の半導体装置。
【請求項１１】
前記電極はチタン層とニッケル層との積層構造を含む、請求項８又は請求項１０に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の上方に配置された電極と、
前記電極上に設けられた導電性のバンプと、
前記バンプを避けて前記半導体基板を覆うα線を阻止する膜と、
前記膜によって遮られないで前記バンプから投影された領域において前記半導体基板に設けられた第１の素子と、
前記領域以外の領域で前記半導体基板に設けられ、前記第１の素子よりもα線に対する耐性の低い第２の素子と
を備える、半導体装置。
【請求項１３】
前記第１の素子は、電位が固定されたボディを有するＭＯＳトランジスタである、請求項１２記載の半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板の上方に配置された電極と、
前記電極上に設けられた導電性のバンプと、
前記バンプを避けて前記半導体基板を覆うα線を阻止する膜と、
前記膜によって遮られないで前記バンプから投影された領域において前記半導体基板に設けられた分離酸化膜と、
前記領域以外の領域で前記半導体基板に設けられた素子と
を備える、半導体装置。
【請求項１５】
前記バンプは半田バンプである、請求項１２乃至請求項１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記電極はチタン層とニッケル層との多層構造を含み、前記膜はポリイミドからなる、請求項１５記載の半導体装置。
【請求項１７】
ＣＳＰ（Chip Size Package）実装用であって、
絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、
前記絶縁層の表面上に設けられた電極と、
前記絶縁層の前記表面上及び前記電極の表面上に設けられ、前記電極の表面の頂部を露出する開口を有する絶縁膜と、
前記電極上に設けられた導電性のバンプと
を備え、
前記バンプによって前記ＣＳＰへ実装が可能となる半導体装置。
【請求項１８】
絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、
前記絶縁層の表面上に設けられた電極と、
前記絶縁層の表面上及び前記電極の表面上に設けられ、前記電極の表面の頂部を露出する開口を有する絶縁膜と、
前記電極上に設けられた導電性のバンプと、
前記ＳＯＩ構造を有する前記トランジスタを含む前記半導体層と対向し、前記バンプと直接に接続されたプリント基板と
を備える半導体装置。
【請求項１９】
前記バンプは半田バンプである、請求項１７又は請求項１８に記載の半導体装置。
【請求項２０】
前記トランジスタはＭＯＳトランジスタである、請求項１７又は請求項１８に記載の半導体装置。
【請求項２１】
前記絶縁膜の前記開口によって露出する前記電極の前記表面と、前記バンプとの間に設けられた導電層
を更に備える、請求項１７又は請求項１８に記載の半導体装置。
【請求項２２】
前記導電層は金属の積層構造を有する、請求項２１記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
この発明のうち請求項７にかかるものは、請求項６記載の半導体装置であって、前記第１の素子は、電位が固定されたボディを有するＭＯＳトランジスタである。
この発明のうち請求項８にかかるものは、絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、前記絶縁層と接触し、前記ＳＯＩ構造と離れた電極と、前記電極上に設けられた導電性のバンプとを備える半導体装置である。
この発明のうち請求項９にかかるものは、請求項８記載の半導体装置であって、前記トランジスタはＭＯＳトランジスタである。
この発明のうち請求項１０にかかるものは、請求項８記載の半導体装置であって、前記トランジスタは、互いにフィールドシールド分離されつつ前記半導体層において複数形成される。
この発明のうち請求項１１にかかるものは、請求項８又は請求項１０に記載の半導体装置であって、前記電極はチタン層とニッケル層との積層構造を含む。
この発明のうち請求項１２にかかるものは、半導体基板と、前記半導体基板の上方に配置された電極と、前記電極上に設けられた導電性のバンプと、前記バンプを避けて前記半導体基板を覆うα線を阻止する膜と、前記膜によって遮られないで前記バンプから投影された領域において前記半導体基板に設けられた第１の素子と、前記領域以外の領域で前記半導体基板に設けられ、前記第１の素子よりもα線に対する耐性の低い第２の素子とを備える、半導体装置である。
この発明のうち請求項１３にかかるものは、請求項１２記載の半導体装置であって、前記第１の素子は、電位が固定されたボディを有するＭＯＳトランジスタである。
この発明のうち請求項１４にかかるものは、半導体基板と、前記半導体基板の上方に配置された電極と、前記電極上に設けられた導電性のバンプと、前記バンプを避けて前記半導体基板を覆うα線を阻止する膜と、前記膜によって遮られないで前記バンプから投影された領域において前記半導体基板に設けられた分離酸化膜と、前記領域以外の領域で前記半導体基板に設けられた素子とを備える、半導体装置である。
この発明のうち請求項１５にかかるものは、請求項１２乃至請求項１４のいずれか一つに記載の半導体装置であって、前記バンプは半田バンプである。
この発明のうち請求項１６にかかるものは、請求項１５記載の半導体装置であって、前記電極はチタン層とニッケル層との多層構造を含み、前記膜はポリイミドからなる。
この発明のうち請求項１７にかかるものは、ＣＳＰ（Chip Size Package）実装用であって、絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、前記絶縁層の表面上に設けられた電極と、前記絶縁層の前記表面上及び前記電極の表面上に設けられ、前記電極の表面の頂部を露出する開口を有する絶縁膜と、前記電極上に設けられた導電性のバンプとを備える半導体装置である。そして前記バンプによって前記ＣＳＰへ実装が可能となる。
この発明のうち請求項１８にかかるものは、絶縁層中に設けられ、ＳＯＩ構造を有するトランジスタを含む半導体層と、前記絶縁層の表面上に設けられた電極と、前記絶縁層の表面上及び前記電極の表面上に設けられ、前記電極の表面の頂部を露出する開口を有する絶縁膜と、前記電極上に設けられた導電性のバンプと、前記ＳＯＩ構造を有する前記トランジスタを含む前記半導体層と対向し、前記バンプと直接に接続されたプリント基板とを備える半導体装置である。
この発明のうち請求項１９にかかるものは、請求項１７又は請求項１８に記載の半導体装置であって、前記バンプは半田バンプである。
この発明のうち請求項２０にかかるものは、請求項１７又は請求項１８に記載の半導体装置であって、前記トランジスタはＭＯＳトランジスタである。
この発明のうち請求項２１にかかるものは、請求項１７又は請求項１８に記載の半導体装置であって、前記絶縁膜の前記開口によって露出する前記電極の前記表面と、前記バンプとの間に設けられた導電層を更に備える。
この発明のうち請求項２２にかかるものは、請求項２１に記載の半導体装置であって、前記導電層は金属の積層構造を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
【発明の効果】
この発明のうち請求項１，２，８〜１１，１７，１８にかかる半導体装置によれば、導電性のバンプをプリント基板に接続する、いわゆるＣＳＰ実装を行う事ができる。しかもトランジスタがＳＯＩ構造を呈しており、トランジスタを形成する半導体層においてα線に起因して発生する電子・正孔の量は、トランジスタの動作に影響を与える程ではない。しかも、ＣＳＰ実装において問題となるプリント基板と半導体装置との熱膨張率の差に起因した応力に対しても、半導体層にクラック等が入る可能性が低い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
この発明のうち請求項６，１２，１４にかかる半導体装置によれば、バンプから飛来するα線が膜によって阻止されない領域には、α線に対する耐性の高い第１の素子あるいは分離酸化膜が形成されるので、面積を有効に利用しつつ、α線に起因する悪影響を回避する事ができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
この発明のうち請求項７，１３にかかる半導体装置によれば、第１の素子たるＭＯＳトランジスタのボディの電位が固定されるので、寄生バイポーラ効果を抑制する事ができ、一層α線に対する耐性を高める事ができる。