【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラマブル論理アレイであって、
多数の入力信号を受け、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する第１の論理プレーンと、
プログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受け、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する第２の論理プレーンとより成り、
各論理セルは、
半導体基板から外方に延び、第１の単結晶コンタクト層と第２のコンタクト層とが酸化物層により分離された垂直ピラーと、
垂直ピラーに隣接して選択的に配設された少なくとも１つの単結晶垂直フローティングゲートトランジスタとを含み、
各単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する単結晶垂直ボデイ領域と、
単結晶垂直ボデイ領域に対向するフローティングゲートとを有するプログラマブル論理アレイ。
【請求項２】
第１及び第２の単結晶垂直ソース／ドレイン領域の水平方向接合深さは単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さい請求項１のプログラマブル論理アレイ。
【請求項３】
単結晶垂直トランジスタの表面空間電荷領域はそのトランジスタの他の寸法の縮小に応じて縮小される請求項１のプログラマブル論理アレイ。
【請求項４】
単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のチャンネルを有し、単結晶垂直ボデイ領域の水平方向幅は１０ナノメートル未満である請求項１のプログラマブル論理アレイ。
【請求項５】
単結晶垂直フローティングゲートトランジスタは、フローティングゲートに隣接するトレンチに形成された制御ゲートを有する請求項１のプログラマブル論理アレイ。
【請求項６】
単結晶垂直フローティングゲートトランジスタは、フローティングゲートの上方に位置する制御ゲートを有する請求項１のプログラマブル論理アレイ。
【請求項７】
第１の論理プレーンと第２の論理プレーンとはそれぞれＮＯＲプレーンより成る請求項１のプログラマブル論理アレイ。
【請求項８】
第１及び第２の論理プレーンは、受信入力信号に応答して積の和項を与える請求項１のプログラマブル論理アレイ。
【請求項９】
単結晶垂直ボデイ領域は固相エピタキシャル成長により形成される請求項１のプログラマブル論理アレイ。
【請求項１０】
トレンチは、ピラーの隣接する列を分離し、トレンチの両側の選択されたトランジスタのフローティングゲートをアドレスするための制御ラインとして働く入力ラインを収容する請求項１のプログラマブル論理アレイ。
【請求項１１】
トレンチは、ピラーの隣接する列を分離し、トレンチの両側に形成された単結晶垂直フローティングゲートトランジスタの２つのフローティングゲートを収容する請求項１のプログラマブル論理アレイ。
【請求項１２】
単結晶垂直ボデイ領域は、単結晶垂直フローティングゲートトランジスタが完全空乏型トランジスタとして働くようにドーピングを少量施したボデイ領域より成る請求項１のプログラマブル論理アレイ。
【請求項１３】
ピラーの第１の単結晶コンタクト層は共に結合されている請求項１のプログラマブル論理アレイ。
【請求項１４】
各単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１のプログラマブル論理アレイ。
【請求項１５】
第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離された多数の埋め込みソースラインを有する請求項１のプログラマブル論理アレイ。
【請求項１６】
多数の入力信号を受け、各々がフローティングゲートをアドレスするための制御ゲートを一体的に形成する多数の入力ラインをさらに有する請求項１のプログラマブル論理アレイ。
【請求項１７】
多数の入力信号を受け、各々が制御ゲートをトレンチ内にフローティングゲートに対向して一体的に形成する多数の入力ラインをさらに有する請求項１のプログラマブル論理アレイ。
【請求項１８】
多数の入力信号を受け、各々が垂直方向の側部の長さが１００ナノメートル未満の水平に向いた入力ラインを含む多数の入力ラインをさらに備えた請求項１のプログラマブル論理アレイ。
【請求項１９】
多数の入力信号を受け、各々が垂直方向長さが１００ナノメートル未満の垂直に向いた入力ラインを含む多数の入力ラインをさらに備えた請求項１のプログラマブル論理アレイ。
【請求項２０】
入力信号を受け、各々がピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向して、制御ゲートとして働く複数の入力ラインと、
単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインとをさらに備え、
フローティングゲートは、多数のピラーの列間のトレンチに形成され、行が隣接するピラーのトレンチに隣接する単結晶垂直フローティングゲートトランジスタ間で共有される請求項１のプログラマブル論理アレイ。
【請求項２１】
各入力ラインは、絶縁層によりフローティングゲートから分離された水平に向いた入力ラインを含む請求項２０のプログラマブル論理アレイ。
【請求項２２】
多数の入力信号を受ける多数の入力ラインと、
多数の出力ラインと、
第１の論理プレーンの論理出力を受けるために第２の論理プレーンを第１の論理プレーンに結合する多数の多数の相互接続ラインと、
単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイの行が隣接するピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインとをさらに備え、
半導体基板から外方に延びる垂直ピラーは、入力ラインと相互接続ラインとの交点及び相互接続ラインと出力ラインとの交点に位置し、各単結晶垂直トランジスタの垂直方向長さは１００ナノメートル未満であり、水平方向幅は１０ナノメートル未満である請求項１のプログラマブル論理アレイ。
【請求項２３】
請求項１−２２のうち任意の一項のプログラマブル論理アレイと、プロセッサと、プロセッサに結合されたメモリとより成り、プロセッサ及びメモリのうち少なくとも１つが前記プログラマブル論理アレイを有する電子システム。
【請求項２４】
プログラマブル論理アレイを形成する方法であって、
入力信号を受ける複数の入力ラインを形成し、
複数の出力ラインを形成し、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイを形成し、
第１の論理プレーンを形成するステップは、多数の論理出力を与えるように相互接続された行列状の多数の論理セルを形成するステップを含み、第２の論理プレーンを形成するステップは、第１の論理プレーンの出力を受けて、多数の論理出力を与えるように相互接続された行列状の多数の論理セルを形成するステップを含み、かくして１またはそれ以上のアレイは論理機能を実現するためのプログラマブル論理アレイとして構成され、各論理セルは１またはそれ以上の単結晶垂直トランジスタを有するように形成され、
各単結晶垂直トランジスタを形成するステップは、
第１の単結晶垂直ソース／ドレイン領域を形成し、
第２の単結晶垂直ソース／ドレイン領域を形成し、
第１と第２のソース／ドレイン領域を結合する単結晶垂直ボデイ領域を形成し、
垂直ボデイ領域と対向し該垂直ボデイ領域からゲート酸化物により分離されるフローティングゲートを形成するステップを含み、
第１及び第２の単結晶垂直ソース／ドレイン領域の水平方向接合深さは単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さいことを特徴とするプログラマブル論理アレイを形成する方法。
【請求項２５】
各論理にセルについて、
半導体基板から外方に延びるピラーを形成し、
各ピラーを形成するステップは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
垂直ピラーに隣接して単結晶垂直トランジスタを形成し、
単結晶垂直トランジスタを形成するステップは、
各ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施してピラーの側壁上の堆積物だけを残すようにし、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた単結晶材料が形成されるように、ピラーにアニーリングを施すステップを含み、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層が第１の導電型の単結晶材料を第２の導電型のドーピングを少量施したポリシリコン層内へ成長させる種として作用して、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域を形成することを特徴とする請求項２４の方法。
【請求項２６】
第１及び第２の論理プレーンを形成するステップはそれぞれＮＯＲプレーンを形成するステップより成る請求項２５の方法。
【請求項２７】
単結晶垂直トランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の単結晶垂直トランジスタを形成するステップを含む請求項２５の方法。
【請求項２８】
単結晶垂直トランジスタを形成するステップは、各ピラーの両側に一対の単結晶垂直トランジスタを形成し、トレンチ内のピラーの両側に単結晶垂直ボディ領域に隣接してフローティングゲートを形成するステップを含む請求項２５の方法。
【請求項２９】
隣接するピラーの列同士を分離するトレンチを形成するステップをさらに含み、トレンチを形成するステップは、トレンチ内のそのいずれかの側に単結晶垂直トランジスタのフローティングゲートに対向する入力ラインを形成するステップを含む請求項２５の方法。
【請求項３０】
入力信号を受けて、第１の論理プレーンの単結晶垂直トランジスタの制御ゲートとして働く一対の入力ラインをピラーの列間においてフローティングゲートの上方に形成するステップをさらに含む請求項２５の方法。
【請求項３１】
単結晶垂直トランジスタを形成するステップは、単結晶垂直フローティングゲートトランジスタが完全空乏型トランジスタとして働くようにドーピングを少量施したボデイ領域を形成するステップを含む請求項２５の方法。
【請求項３２】
第１の単結晶コンタクト層を形成するステップは、行が隣接するピラーの第１のコンタクト層を共に結合するドーピングを多量に施したソースラインを一体的に形成するステップを含む請求項２５の方法。
【請求項３３】
１またはそれ以上のアレイが論理機能を実現するプログラマブル論理アレイとして構成されるように、第１の論理プレーンの出力を受けて、多数の論理出力を与えるように相互接続された行列状の多数の論理セルを形成するステップは、受信入力信号に応答して出力に積の和項を与えるようにプログラマブル論理アレイを構成するステップを含む請求項２５の方法。
【請求項３４】
第２の導電型の単結晶垂直ボデイ領域を形成するステップは、垂直方向長さが約１００ナノメートル未満のｐ型ボデイ領域を形成するステップを含む請求項３３の方法。
【請求項３５】
プログラマブル論理アレイを形成するステップは、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離された多数の埋め込みソースラインを形成するステップを含む請求項３３の方法。
【請求項３６】
各入力ラインを形成するステップは、ピラーの列間において各フローティングゲートの上方に位置しフローティングゲートから絶縁層により分離された水平に向いた入力ラインを形成するステップを含む請求項３３の方法。
【請求項３７】
各入力ラインを形成するステップは、トレンチ内のピラーの列間にあるフローティングゲートに対向し、垂直方向長さが約１００ナノメートル未満である垂直に向いた入力ラインを形成するステップを含む請求項３３の方法。
【請求項３８】
入力ラインと相互接続ラインとの交点及び相互接続ラインと出力ラインとの交点で半導体基板から外方に延びる垂直ピラーを形成し、
単結晶半導体材料により形成され、アレイのピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する多数の埋め込みソースラインを形成するステップをさらに含む請求項２５の方法。