(57)【要約】【課題】電力増幅器の負荷急変、入力急変時の出力電圧変動を従来よりも小さくできるディジタル制御器を提供する。【解決手段】負荷へ出力電圧ｖoを供給する電力増幅器に組み込まれるディジタル制御器であって、前記出力電圧ｖoを検出して操作量ξ1を算出するよう構成された操作量演算部と、前記操作量ξ1を、前記電力増幅器を動作させるための信号に変換する信号生成部とを備え、前記負荷の変動の等価外乱qyからのフィードフォワードを、前記出力電圧ｖoおよび前記操作量ξ1からのフィードバックで置き換えることで、前記等価外乱qyから前記出力電圧ｖoの伝達関数Ｗqyの特性が２次微分特性となっていることを特徴とする。これにより、電力増幅器の負荷急変、入力急変時の出力電圧変動を従来よりも小さくできる。【選択図】図１
2008072618.tif 000002
【特許請求の範囲】
【請求項１】
負荷へ出力電圧ｖoを供給する電力増幅器に組み込まれるディジタル制御器であって、
前記出力電圧ｖoを検出して操作量ξ1を算出するよう構成された操作量演算部と、
前記操作量ξ1を、前記電力増幅器を動作させるための信号に変換する信号生成部とを備え、
前記負荷の変動の等価外乱qyからのフィードフォワードを、前記出力電圧ｖoおよび前記操作量ξ1からのフィードバックで置き換えることで、前記等価外乱qyから前記出力電圧ｖoの伝達特性が２次微分特性となっていることを特徴とするディジタル制御器。
【請求項２】
前記操作量演算部は、次の数式１に従って
【数１】
2008072618.tif 000020
（但し、ｚ＝exp(jωt)、ｒは出力電圧ｖoについての任意の目標値、ｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3は予め設定された所定のパラメータである）
操作量ξ1を算出するよう構成されることを特徴とする請求項１記載のディジタル制御器。
【請求項３】
前記操作量演算部が、前記目標値ｒを入力として次の数式２に表される伝達関数Ｇrを有する第１のディジタルフィルタと、
【数２】
2008072618.tif 000021
前記出力電圧ｖoを入力として次の数式３で表される伝達関数ＧVOを有する第２のディジタルフィルタと、
【数３】
2008072618.tif 000022
前記目標値ｒと前記出力電圧ｖoとの偏差を出力する減算器と、この減算器から出力される当該偏差を積分する積分器と、この積分器からの出力を入力として次の数式４で表される伝達関数Ｇeを有する第３のディジタルフィルタと、
【数４】
2008072618.tif 000023
前記第１乃至第３のディジタルフィルタからの出力を加算して操作量ξ1を出力する加算器とから構成されたことを特徴とする請求項２記載のディジタル制御器。
【請求項４】
前記操作量演算部が、前記目標値ｒを入力として前記パラメータｋ1r，ｋ2r，ｋ3rを掛け算する各フィードフォワード乗算器が接続され、前記出力電圧ｖoを入力として前記パラメータｋ1，ｋ2，ｋ3を掛け算する各フィードバック乗算器が接続されると共に、
前記目標値ｒと前記出力電圧ｖoとの偏差が減算器から積分器に入力され、この積分器からの出力が前記パラメータｋi1，ｋi2，ｋi3を掛け算する各乗算器に入力され、
このパラメータｋi3の乗算器からの出力と、前記パラメータｋ1を掛け算するフィードバック乗算器からの出力と、前記パラメータｋ4，ｋ5，ｋ6を掛け算する各フィードバック乗算器からの出力と、前記パラメータｋ3rのフィードフォワード乗算器からの出力が、第１の加算器で加算され、
この第１の加算器で加算した出力が１サンプル時間遅らせる第１の遅延素子に入力され、
この第１の遅延素子からの遅れ出力が前記パラメータｋ6のフィードバック乗算器に入力され、
前記第１の遅延素子からの遅れ出力と、前記パラメータｋ2のフィードバック乗算器からの出力と、前記パラメータｋ2rのフィードフォワード乗算器からの出力と、前記パラメータｋi2の乗算器からの出力とが、第２の加算器で加算され、
この第２の加算器で加算した出力が１サンプル時間遅らせる第２の遅延素子に入力され、
この第２の遅延素子からの遅れ出力が前記パラメータｋ5のフィードバック乗算器に入力され、
前記第２の遅延素子からの遅れ出力と、前記パラメータｋ3のフィードバック乗算器からの出力と、前記パラメータｋ1rのフィードフォワード乗算器からの出力と、前記パラメータｋi1の乗算器からの出力とが、第３の加算器で加算され、
この第３の加算器で加算した出力が１サンプル時間遅らせる第３の遅延素子に入力され、
この第３の遅延素子からの遅れ出力ξ1が、前記パラメータｋ4のフィードバック乗算器に入力されると共に操作量ξ1として出力されるよう構成されたことを特徴とする請求項２記載のディジタル制御器。
【請求項５】
前記操作量演算部が前記各フィードフォワード乗算器を省略して構成されたことを特徴とする請求項４記載のディジタル制御器。
【請求項６】
前記操作量演算部が、前記パラメータｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3のうちその値が小さく制御系に与える影響が小さいものを省略して構成されたことを特徴とする請求項２〜５のいずれか１つに記載のディジタル制御器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばスイッチング電源装置のような電力増幅器などに組み込まれ、負荷に供給する出力電圧に対して制御を行なうディジタル制御器に関し、とりわけ広域な負荷変動や電源電圧変動に対しても、単独の構成で対応できるディジタル制御器に関する。
【背景技術】
【０００２】
電力変換回路としてパルス幅変調（ＰＷＭ）スイッチング回路を用いると共に、ノイズ除去のために電力変換回路と負荷との間にＬＣフィルタを挿入し、更に負荷に供給する出力電圧が指令信号に比例するようフィードバック制御系を構成したＰＷＭ電力増幅器が、例えば電源としてあるいはアンプとして用いられている。このとき負荷の特性はキャパシティブからインダクティブと広く、大きさもゼロから最大定格までと大幅に変動する。そこで、このような広範な負荷変動に対しても、また直流電源の電圧変動に対しても、１個の制御器で対応できるいわゆるロバストなＰＷＭ電力増幅器が必要とされる。【０００３】
このようなＰＷＭ電力増幅器において、制御器へのノイズの影響を小さくするにはフィードバック信号が少ない方が好ましく、また電流検知センサは一般に高価であるため、電圧フィードバックのみを用いた制御器を得ることが望ましい。【０００４】
そこで、上記要求を満たすＰＷＭ電力増幅器におけるロバストディジタル制御器の設計方法が、非特許文献１に提案されている。【０００５】
ディジタルフィードバック制御系は、アナログフィードバック制御系よりも大きな入力無駄時間が生じる。この入力無駄時間は主にＤＳＰの演算時間遅れや、アナログからディジタル（ＡＤ）への変換時間およびディジタルからアナログ（ＤＡ）への変換時間や、三角波比較部の遅れ等によるものである。この点に着目し、上記非特許文献１では、入力無駄時間と電流フィードバックの電圧フィードバックへの変換を考慮して、制御対象（ＰＷＭ信号発生部と電力変換回路とＬＣフィルタ）を連続時間系より次数が２次高い離散時間系で表現し、これに対して与えられた目標特性を達成する状態フィードバック系の構成を提示している。またここでは、当該状態フィードバック系を電圧のみ用いた出力フィードバック系に等価変換した上で、この出力フィードバック系を近似して得られるロバスト補償器を結合すると、近似的２自由度のディジタルロバスト制御系が構成できると共に、このディジタルロバスト制御系を等価変換することで、電圧フィードバックのみを用いたディジタル積分形制御器が得られることを提示している。【０００６】
しかし、非特許文献１では、一次近似モデルを実現する近似的な２自由度ロバストディジタル制御系の構成法が示されているが、こうした制御系を組み入れたロバストディジタル制御器では、近似度を上げると同時に制御入力を抑えるのが困難であった。そこで、誰でも容易に高近似で制御入力の大きさの考慮の必要のないロバストディジタル制御器の設計装置を提供する必要があった。【０００７】
また、非特許文献１で提案した２自由度ロバストディジタル制御系に関し、ロバストディジタル制御器の近似度を上げる明確なパラメータの決定手段は示されていない。そのためパラメータの決定には多大な思考錯誤を必要とし、非常に手間がかかった。そこで誰でも容易に設計できる明確なパラメータの決定手段を示す必要があった。【０００８】
上述した問題点を解決すべく、特許文献１には、近似度が高く、しかも制御入力の大きさを考慮する必要のない新規な２自由度ロバストディジタル制御系を組み込んだロバストディジタル制御器の設計装置が開示されている。【０００９】
図６は、特許文献１に開示されるロバストディジタル制御系を極めて概略的に示したブロック線図である。同図には、外乱qyと状態フィードバックによるモデルマッチング系が示されている。ここでいう外乱qyとは、負荷急変等による出力電圧変動を意味する。【００１０】
同図において、101はＤＣ−ＤＣコンバータであり、出力電圧制御器100からの制御を受け、出力電圧ｖoを出力する。この出力電圧ｖoは、本モデルマッチング系においては、ＤＣ−ＤＣコンバータ101から出力される電圧に加え合せ点102で外乱qyが加算されたものとして表される。出力電圧制御器100は、所定の目標値ｒに基づいて、ＤＣ−ＤＣコンバータ101を構成する図示しないスイッチング素子をスイッチング制御するものであり、出力電圧ｖoが所望の電圧になるよう当該制御を行なうために、出力電圧ｖoがフィードバックされる。【００１１】
このとき、モデルマッチングシステムにおける外乱qyから出力電圧ｖoまでの伝達関数Ｗqyは次式で表される。【００１２】
【数５】
2008072618.tif 000003
【００１３】
ここで、Ｎｍ(z)，Ｄｍ(z)は、モデルマッチングシステム定数（極配置（Ｈ１〜Ｈ４），状態フィードバック（ｆ１〜ｆ４））とＤＣ−ＤＣコンバータ定数の関数である。本モデルマッチングシステムは、目標値ｒから出力電圧ｖoまでの応答を決定するシステムである。
【非特許文献１】樋口幸治，中野和司，荒木邦彌，茅野文穂，“電圧フィードバックのみを用いた近似的２自由度ディジタル積分形制御によるロバストＰＷＭ電力増幅器の設計”，電子情報通信学会論文誌，Vol.J-85-C，No.10，pp.1-11
【非特許文献２】竹上栄治，樋口幸治，中野和司，富岡聡，渡辺一史，“二次モデル実現近似的２自由度ディジタル積分形制御器によるＤＣ−ＤＣコンバータのロバスト制御”，電子情報通信学会論文誌，Vol.J-88-C，No.9，pp.724-736
【特許文献１】特開２００６−５０７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記数式５において、得たいＷqy特性になるようにシステムの定数を変えると、目標値ｒからｖoまでの応答特性が変わってしまう。このためＷqyの設計には利用し難い。【００１５】
そこで図７に示すロバスト制御器を用いて、システムを再構築する。ここで、Ｗry(z)＝Ｗm(z)Ｗs(z)、Ｋ(z)＝ｋz／(ｚ−１＋ｋz)とする。【００１６】
Ｗmは設計目標の伝達関数であり、Ｗs(z)は極配置理論を用いてほぼ１になるように設計されている。再構築後のＷqy_robは次式で表される。【００１７】
【数６】
2008072618.tif 000004
【００１８】
数式６において、Ｗqyは低周波になるほど小さい値になる方がよい。従って、上記数式６の分子の（ｚ−１）の次数が高いほどよい。言い換えると、零点が１の次数高いほどよい。具体例を挙げて、Ｗqy特性について考えると、（ｚ−１）の次数が１次の場合は図８（非特許文献２より抜粋）に示すような特性となりその傾きが20dB/decとなる。ところが、（ｚ−１）の次数が２次の場合は、後述するようにＷqy特性の傾きは40dB/decとなる。【００１９】
そこで本発明は上記問題点に鑑み、電力増幅器の負荷急変、入力急変時の出力電圧変動を従来よりも小さくできるディジタル制御器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明における請求項１では、負荷へ出力電圧ｖoを供給する電力増幅器に組み込まれるディジタル制御器であって、前記出力電圧ｖoを検出して操作量ξ1を算出するよう構成された操作量演算部と、前記操作量ξ1を、前記電力増幅器を動作させるための信号に変換する信号生成部とを備え、前記負荷の変動の等価外乱qyからのフィードフォワードを、前記出力電圧ｖoおよび前記操作量ξ1からのフィードバックで置き換えることで、前記等価外乱qyから前記出力電圧ｖoの伝達特性が２次微分特性となっていることを特徴とする。【００２１】
また、本発明における請求項２〜４では、前記操作量演算部が、数式１に従って操作量ξ1を算出するよう構成される。【００２２】
このようにすると、電力増幅器の負荷急変、入力急変時の出力電圧変動を従来よりも小さくできる。【００２３】
また、本発明における請求項５のディジタル制御器では、前記操作量演算部が前記各フィードフォワード乗算器を省略して構成される。【００２４】
さらに、本発明における請求項６のディジタル制御器では、前記操作量演算部が、操作量ξ1の算出に使用されるパラメータのうちその値が小さく制御系に与える影響が小さいものを省略して構成される。【００２５】
このようにすると、操作量ξ1の算出式が簡単化され、演算処理の高速化や演算器の簡単化が可能となる。
【発明の効果】
【００２６】
本発明の請求項１〜４によると、電力増幅器の出力コンデンサの容量を小さくでき、小形，低コスト化につながる。【００２７】
また、本発明の請求項５，６によると、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照しながら、本発明におけるディジタル制御器の好ましい実施例を説明する。なお、従来例と同一箇所には同一符号を付し、共通する部分の説明は重複するため極力省略する。【００２９】
本発明のロバスト制御におけるモデルマッチングシステムの伝達関数Ｗqyは次式となる。【００３０】
【数７】
2008072618.tif 000005
【００３１】
ここで、ＮＨ(z)，ＤＨ(z)は、モデルマッチングシステム定数（極配置（Ｈ１〜Ｈ４），状態フィードバック（ｆ１〜ｆ４））とＤＣ−ＤＣコンバータ定数（ａ**，ｂ**）と零点追加用のパラメータｋqの関数である。【００３２】
ＮＨ(z)は次式となる。【００３３】
【数８】
2008072618.tif 000006
【００３４】
ここで、ＮＨ(1)＝０とおくとｋqは次式で与えられる。【００３５】
【数９】
2008072618.tif 000007
【００３６】
数式９を数式８に代入することで、次式が得られる。【００３７】
【数１０】
2008072618.tif 000008
【００３８】
数式１０を数式７に代入すると、次式が得られる。【００３９】
【数１１】
2008072618.tif 000009
【００４０】
結果、モデルマッチングシステムとは関係の無いパラメータｋqを用いて、Ｗqyの分子（ｚ−１）の次数を高くすることができる。モデルマッチングシステムには影響しないので、目標値ｒから出力電圧ｖoまでの応答特性は変わらない。【００４１】
そこで図７に示すロバスト制御器を用いて、システムを再構築する。再構築後のＷqy_robは次式で表される。【００４２】
【数１２】
2008072618.tif 000010
【００４３】
数式１２において、Ｗs(z)は極配置理論を用いてほぼ１になるように設計されている。結果、分子の（ｚ−１）の次数を１次高くすることができた。図４に本発明のロバスト制御におけるＷqy特性を示す。同図では、Ｗqy特性の傾きは、等価外乱qyから出力電圧ｖoの伝達関数Ｗqyが２次微分特性となっている関係で、40dB/decとなる。【００４４】
図１は、本発明におけるディジタル制御器を搭載したスイッチング電源装置の回路構成を示す回路図である。同図において、入力電圧ｖiを有する直流電源１の両端には例えばＭＯＳＦＥＴからなるスイッチング素子２，３の直列回路が接続されており、このスイッチング素子２，３の駆動端子としてのゲートに例えばＤＳＰ（ディジタル・シグナル・プロセッサ）などからなるロバストディジタル制御器20から互いに反転するスイッチングパルスが入力されることによりこれらが交互に導通する。スイッチング素子３のドレイン−ソース間には、チョークコイル５と平滑コンデンサ６との直列回路が接続されている。この平滑コンデンサ６の両端が出力電圧ｖoを出力する出力端子に相当し、コンデンサ８の両端が負荷装置９に接続され、負荷装置９へ電力が供給される。また、コンデンサ８の両端と負荷装置９とを繋ぐ負荷ラインには、負荷電圧ｖLをリモートセンシングするために、ロバストディジタル制御器20が接続されている。【００４５】
ロバストディジタル制御器20は、例えば出力電圧ｖoなどのアナログ信号を周期的にサンプリング（離散化）してディジタル信号に変換するＡＤコンバータ21と、ＡＤコンバータ21により離散化されたフィードバック信号、すなわち前記ディジタル信号と目標値ｒとに基づいて操作量ξ1を算出する操作量演算部22と、当該操作量ξ1に応じて制御信号としてのスイッチングパルスを生成してスイッチング素子２，３のゲートに出力する制御出力部としてのＰＷＭ出力部23とから構成される。ここでＰＷＭ出力部23は、前記操作量ξ1を、スイッチング素子２，３を動作させるための信号に変換する信号生成部として機能する。本発明におけるロバストディジタル制御器20は、少なくとも出力電圧ｖoの１箇所、若しくは出力チョークコイル電流ｉLfを含めると最大２箇所をＡＤコンバータ21で検出し、制御の操作量ξ1を決定している。ここでいう操作量ξ1とは、例えばＰＷＭ制御の場合は前記スイッチングパルスのデューティに対応するものであり、本発明をＰＦＭ制御等にも応用することができる。ＰＦＭ制御の場合は前記スイッチングパルスの周波数に対応することとなる。さらに本発明は、電源装置の負荷にＬＣフィルタを接続した全ての電源装置に応用できるので、電源出力ノイズの低減が容易に達成できる。【００４６】
また本発明では、負荷変動の等価外乱qyからのフィードフォワードを、出力電圧ｖoおよび操作量ξ1からのフィードバックで置き換えることで、等価外乱qyから出力電圧ｖoの伝達関数Ｗqyの特性が２次微分特性となるようなシステム構成を有している。【００４７】
次に、図２を参照しながらロバストディジタル制御器20の特徴部をなす操作量演算部22の構成について説明する。図２は、図１で示した電気回路系システムをモデル化した制御系の基本構造を示すブロック線図である。なお、以下で説明されるロバストディジタル制御系は、本願出願人が先に出願した特許協力条約に基づく国際出願ＰＣＴ／ＪＰ２００５／０１３８３４に概ね沿うものであり、制御系に用いられる例えば状態方程式や各伝達要素などの詳細については前記国際出願に係る明細書等を参照されたい。【００４８】
図２のブロック線図における各部の構成を説明すると、30は、行列ｘの各要素をなす出力チョークコイル電流ｉLfと出力電圧ｖoに関し、入力ｕ＝ξ1，制御量ｙがそれぞれ与えられた時に、次の数式１３の状態方程式を満足する制御対象要素で、これは具体的にはスイッチング電源装置のコンバータ部に相当する。【００４９】
【数１３】
2008072618.tif 000011
【００５０】
Ａd，Ｂd，Ｃdの各行列は回路構成に応じて適当な値が決定される。【００５１】
一方、前記制御対象要素30を除く部分が、積分型制御系の構成となるロバストディジタル制御器20の操作量演算部22に相当する。当該操作量演算部22は、ディジタルフィルタとしての各伝達要素31，33，44と、次数１／（ｚ−１）の積分器としての要素43と、加算器としての加え合せ点32と、減算器としての加え合せ点42との組み合わせにより構成される。ここで、各伝達要素31，33，44の伝達関数Ｇr，Ｇvo，Ｇeは、次の数式１４で表される。【００５２】
【数１４】
2008072618.tif 000012
【００５３】
Ｇr：負荷電圧目標値ｒから操作量ξ1までの伝達関数。
Ｇvo：出力電圧ｖoから操作量ξ1までの伝達関数。
Ｇe：負荷電圧目標値ｒと出力電圧ｖoとの偏差から操作量ξ1までの伝達関数。
従って、加え合せ点32からの出力となる操作量ξ1は次の数式１５で表される。【００５４】
【数１５】
2008072618.tif 000013
【００５５】
上記数式１５中、ｚ＝exp(jωt)であり、ｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3は制御系に応じて予め設定されたパラメータである。【００５６】
図２に示す基本構造をより詳細に説明すると、目標値ｒを入力として伝達関数Ｇrの伝達要素31が接続され、出力電圧ｖoを入力として伝達関数ＧVOのフィードバック要素33が接続され、目標値ｒと出力電圧ｖoとの偏差が加え合せ点42から次数１／（ｚ−１）の積分要素43に入力され、この積分要素43からの出力が伝達関数Ｇeの伝達要素44に入力され、この伝達要素44の出力と伝達要素31からの出力とフィードバック要素33からの出力とが、加え合せ点32で加算され、この加え合せ点32で加算した出力が、ロバストディジタル制御器20内部における演算遅れ出力ξ1を入力として制御対象要素30に与えられるように、ロバストディジタル制御器20の操作量演算部22が構成される。なお、各伝達要素31，33，44は、入力された目標値ｒ，出力電圧ｖoに対して伝達関数Ｇr，Ｇvo，Ｇeを用いて演算を行なう別個の操作量演算部として構成することもできる。【００５７】
図２に示した各伝達要素31，33，44は同一構造であるため、これらの伝達要素は図３の形にまとめることができる。図３では、操作量演算部22は、ｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3の各パラメータを有する乗算器としての伝達要素50〜61と、１サンプル遅れに相当する次数１／ｚの遅延素子としての遅延要素65，67，69と、次数１／（ｚ−１）の積分器としての積分要素43と、減算器としての加え合せ点42と、加算器としての加え合せ点64，66，68との組み合わせにより構成される。なお、パラメータｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3のうちその値が小さく制御系に与える影響が小さいものは省略することができ、各フィードフォワード要素50，51，52も省略することができる。これにより、操作量ξ1の算出式が簡単化され演算負担が軽減され、演算処理の高速化や演算器の簡単化が可能となる。【００５８】
図３に示す構造をより詳細に説明すると、目標値ｒを入力としてパラメータｋ1r，ｋ2r，ｋ3rの各フィードフォワード要素50，51，52が接続され、出力電圧ｖoを入力としてパラメータｋ1，ｋ2，ｋ3の各フィードバック要素53，54，55が接続されると共に、目標値ｒと出力電圧ｖoとの偏差が加え合せ点42から次数１／（ｚ−１）の積分要素43に入力され、この積分要素43からの出力がパラメータｋi1，ｋi2，ｋi3の各伝達要素59，60，61に入力され、この伝達要素61からの出力と、フィードバック要素53からの出力と、パラメータｋ4，ｋ5，ｋ6の各フィードバック要素56，57，58からの出力と、フィードフォワード要素52からの出力が、加え合せ点64で加算され、この加え合せ点64で加算した出力が次数１／ｚの遅延要素65に入力され、この遅延要素65からの遅れ出力がパラメータｋ6のフィードバック要素58に入力され、遅延要素65からの遅れ出力と、フィードバック要素54からの出力と、フィードフォワード要素51からの出力と、伝達要素60からの出力とが、加え合せ点66で加算され、この加え合せ点66で加算した出力が次数１／ｚの遅延要素67に入力され、この遅延要素67からの遅れ出力がパラメータｋ5のフィードバック要素57に入力され、遅延要素67からの遅れ出力と、フィードバック要素55からの出力と、フィードフォワード要素50からの出力と、伝達要素59からの出力とが、加え合せ点68で加算され、この加え合せ点68で加算した出力が次数１／ｚの遅延要素69に入力され、この遅延要素69からの遅れ出力ξ1が、パラメータｋ4のフィードバック要素56に入力されると共に、制御対象要素30に与えられるように、ロバストディジタル制御器20の操作量演算部22が構成される。【００５９】
図６のブロック線図において、外乱qyが入ると、Ｃv(z)の伝達関数を持つ制御器が応答し、その結果操作量ξ1が変化する。ここで、出力電圧制御器100を図２に示した本実施例の伝達関数で表現すると、図５となる。伝達関数Ｇr，Ｇvo，Ｇeを有する各伝達要素31，33，44は図６の出力電圧制御器100に相当する。数式１３の状態方程式を満足する制御対象要素30はＤＣ−ＤＣコンバータ101に相当する。【００６０】
結果、外乱qyに対する操作量ξ1の応答は次式となる。【００６１】
【数１６】
2008072618.tif 000014
【００６２】
また、図５において、ＤＣ−ＤＣコンバータ101の伝達関数をＰ(s)とおくと、本実施例におけるqy→yの伝達関数Ｗqy_robは次式となる。【００６３】
【数１７】
2008072618.tif 000015
【００６４】
これは上記数式１２と等しい。【００６５】
このようにして得られたロバストディジタル制御器20を用いたスイッチング電源装置は、スイッチング電源装置の負荷急変，入力急変時の出力電圧変動を従来より小さくできる。このため、出力コンデンサの容量が小さくでき、小形，低コスト化につながる。【００６６】
以上のように本実施例のロバストディジタル制御器20は、負荷装置９へ出力電圧ｖoを供給する電力増幅器としてのスイッチング電源装置に組み込まれるディジタル制御器であって、前記出力電圧ｖoを検出して操作量ξ1を算出するよう構成された操作量演算部22と、この操作量ξ1を、前記電力増幅器を動作させるための信号に変換する信号生成部としてのＰＷＭ出力部23とを備え、負荷の変動の等価外乱qyからのフィードフォワードを、出力電圧ｖoおよび操作量ξ1からのフィードバックで置き換えることで、等価外乱qyから出力電圧ｖoの伝達関数Ｗqyの特性が２次微分特性となっている。【００６７】
また、操作量演算部22は、次の数式１８に従って【００６８】
【数１８】
2008072618.tif 000016
【００６９】
（但し、ｚ＝exp(jωt)、ｒは出力電圧ｖoについての任意の目標値、ｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3は予め設定された所定のパラメータである）操作量ξ1を算出するよう構成される。【００７０】
また本実施例のロバストディジタル制御器20は、操作量演算部22が、前記目標値ｒを入力として次の数式１９に表される伝達関数Ｇrを有する第１のディジタルフィルタに相当する伝達要素31と、【００７１】
【数１９】
2008072618.tif 000017
【００７２】
前記出力電圧ｖoを入力として次の数式２０で表される伝達関数ＧVOを有する第２のディジタルフィルタに相当する伝達要素33と、【００７３】
【数２０】
2008072618.tif 000018
【００７４】
前記目標値ｒと前記出力電圧ｖoとの偏差を出力する減算器としての加え合せ点42と、この加え合せ点42から出力される当該偏差を積分する積分器としての積分要素43と、この積分要素43からの出力を入力として次の数式２１で表される伝達関数Ｇeを有する第３のディジタルフィルタに相当する伝達要素44と、【００７５】
【数２１】
2008072618.tif 000019
【００７６】
伝達要素31，33，44からの出力を加算して操作量ξ1を出力する加算器としての加え合せ点32とから構成されたことを特徴とする。【００７７】
さらに本実施例のロバストディジタル制御器20は、操作量演算部22が、前記目標値ｒを入力として前記パラメータｋ1r，ｋ2r，ｋ3rを掛け算する各フィードフォワード乗算器としての各フィードフォワード要素50，51，52が接続され、前記出力電圧ｖoを入力として前記パラメータｋ1，ｋ2，ｋ3を掛け算する各フィードバック乗算器としての各フィードバック要素53，54，55が接続されると共に、前記目標値ｒと前記出力電圧ｖoとの偏差が減算器としての加え合せ点42から積分器としての積分要素43に入力され、この積分要素43からの出力が前記パラメータｋi1，ｋi2，ｋi3を掛け算する各乗算器としての各伝達要素59，60，61に入力され、このパラメータｋi3の伝達要素61からの出力と、前記パラメータｋ1を掛け算するフィードバック要素53からの出力と、前記パラメータｋ4，ｋ5，ｋ6を掛け算する各フィードバック乗算器としての各フィードバック要素56，57，58からの出力と、前記パラメータｋ3rのフィードフォワード要素52からの出力が、第１の加算器としての加え合せ点64で加算され、この加え合せ点64で加算した出力が１サンプル時間遅らせる第１の遅延素子としての遅延要素65に入力され、この遅延要素65からの遅れ出力が前記パラメータｋ6のフィードバック要素58に入力され、遅延要素65からの遅れ出力と、前記パラメータｋ2のフィードバック要素54からの出力と、前記パラメータｋ2rのフィードフォワード要素51からの出力と、前記パラメータｋi2の伝達要素60からの出力とが、第２の加算器としての加え合せ点66で加算され、この加え合せ点66で加算した出力が１サンプル時間遅らせる第２の遅延素子としての遅延要素67に入力され、この遅延要素67からの遅れ出力が前記パラメータｋ5のフィードバック要素57に入力され、遅延要素67からの遅れ出力と、前記パラメータｋ3のフィードバック要素55からの出力と、前記パラメータｋ1rのフィードフォワード要素50からの出力と、前記パラメータｋi1の伝達要素59からの出力とが、第３の加算器としての加え合せ点68で加算され、この加え合せ点68で加算した出力が１サンプル時間遅らせる第３の遅延素子としての遅延要素69に入力され、この遅延要素69からの遅れ出力ξ1が、前記パラメータｋ4のフィードバック要素56に入力されると共に操作量ξ1として出力されるよう構成されたことを特徴とする。【００７８】
このようにすると、電力増幅器の負荷急変、入力急変時の出力電圧変動を従来よりも小さくできる。従って、電力増幅器の出力コンデンサの容量を小さくでき、小形，低コスト化につながる。【００７９】
また本実施例のロバストディジタル制御器20では、操作量演算部22が前記各フィードフォワード要素50，51，52を省略して構成されてもよい。【００８０】
さらに本実施例のロバストディジタル制御器20では、操作量演算部22が、前記パラメータｋ1r，ｋ2r，ｋ3r，ｋ1，ｋ2，ｋ3，ｋ4，ｋ5，ｋ6，ｋi1，ｋi2，ｋi3のうちその値が小さく制御系に与える影響が小さいものを省略して構成されてもよい。【００８１】
このようにすると、操作量ξ1の算出式が簡単化され、演算処理の高速化や演算器の簡単化が可能となる。従って、高速なディジタル制御を可能になる、又は演算器の構成を簡易なものとすることによりコストを抑制することができる。【００８２】
なお、本発明は、上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、図１に示す制御対象となるコンバータ部の構成はトランスを用いた絶縁型コンバータや、複数のスイッチング素子を有するコンバータ（例えば、ハーフブリッジコンバータやフルブリッジコンバータ）など、様々な形式のものが適用できる。さらに本実施例のディジタル制御器は、フィードバック制御を行なうあらゆる機器に適用が可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明におけるディジタル制御器を搭載したスイッチング電源装置の構成を示す回路図である。
【図２】同上、ディジタル制御器の制御系を示すブロック線図である。
【図３】図２のブロック線図を等価変換した変形例を示すブロック線図である。
【図４】本発明におけるディジタル制御器の伝達関数Ｗqyの特性を示す特性図である。
【図５】同上、外乱qyを導入したディジタル制御器の制御系を示すブロック線図である。
【図６】従来例におけるロバストディジタル制御系を極めて概略的に示したブロック線図である。
【図７】同上、別のロバストディジタル制御系を極めて概略的に示したブロック線図である。
【図８】同上、伝達関数Ｗqyの特性を示す特性図である。
【符号の説明】
【００８４】
９  負荷装置
20  ロバストディジタル制御器
22  操作量演算部
23  ＰＷＭ出力部（信号生成部）
31  伝達要素（第１のディジタルフィルタ）
32  加え合せ点（加算器）
33  伝達要素（第２のディジタルフィルタ）
42  加え合せ点（減算器）
43  積分要素（積分器）
44  伝達要素（第３のディジタルフィルタ）
50〜52  フィードフォワード要素（フィードフォワード乗算器）
53〜58  フィードバック要素（フィードバック乗算器）
59〜61  伝達要素（乗算器）
64  加え合せ点（第１の加算器）
65  遅延要素（第１の遅延素子）
66  加え合せ点（第２の加算器）
67  遅延要素（第２の遅延素子）
68  加え合せ点（第３の加算器）
69  遅延要素（第３の遅延素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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