【手続補正書】
【提出日】平成16年2月5日(2004.2.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
少なくとも第４の電位は前記ソース電極を駆動するソース電極駆動回路へ供給され、
少なくとも第５の電位は前記ゲート電極を駆動するゲート電極駆動回路へ供給されることを特徴とする電源回路。
【請求項２】
表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
前記第１及び第４の電位は前記ソース電極を駆動するソース電極駆動回路へ供給され、前記第１及び第５の電位は前記ゲート電極を駆動するゲート電極駆動回路へ供給されることを特徴とする電源回路。
【請求項３】
請求項１又は２において、
前記第４の電位は、
互いに異なる複数のレベルを有することを特徴とする電源回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２乃至５の電位は、
前記第１の電位に対し正極性であることを特徴とする電源回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記ソース電極及び前記ゲート電極は、
前記表示体の画素が備えるアクティブ駆動素子に接続されていることを特徴とする電源回路。
【請求項６】
請求項１乃至５のいずれかに記載の電源回路と、
前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、
を含むことを特徴とする表示装置。
【請求項７】
請求項６において、
前記ソース電極駆動回路は、
前記第１及び第４の電位の差により複数の電位を生成する多値電位生成回路を含むことを特徴とする表示装置。
【請求項８】
請求項１乃至５のいずれか記載の電源回路と、
前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、
前記第１及び第５の電源線と、前記第１及び第５の電位の差に基づいて電圧変換回路により生成された第６の電位が供給される第６の電源線と、が接続された前記ゲート電極駆動回路と、
を含むことを特徴とする表示装置。
【請求項９】
請求項１乃至５のいずれか記載の電源回路と、
前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、
前記第１及び第５の電源線が接続され、前記第１及び第２の電位の差に基づいて生成した第６の電位を第６の電源線に供給する電圧変換回路と、
前記第１、第５及び第６の電源線が接続された前記ゲート電極駆動回路と、
を含むことを特徴とする表示装置。
【請求項１０】
請求項８又は９において、
前記第６の電位は、
前記第１の電位に対し負極性であることを特徴とする表示装置。
【請求項１１】
請求項８又は９において、
前記電圧変換回路は、
ソース端子が前記第１の電位に接続されたｐ型トランジスタと、
第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、
前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、
ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、
前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、
第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、
前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、
所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタと、
を含み、
前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、
前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、
前記ｎ型トランジスタのソース端子が、前記第６の電源線に接続されていることを特徴とする表示装置。
【請求項１２】
請求項８又は９において、
前記電圧変換回路は、
所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、
前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、
前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子と、
を含み、
前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化することを特徴とする表示装置。
【請求項１３】
請求項１２において、
前記スイッチング素子は、ｎ型スイッチングトランジスタであり、
前記負電源生成回路は、
ソース端子が前記第１の電位に接続されたｐ型トランジスタと、
第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、
前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、
ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、
前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、
第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、
前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、
所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタと、
を含み、
前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、
前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、
前記ｎ型スイッチングトランジスタのソース端子が、前記第６の電源線に接続されていることを特徴とする表示装置。
【請求項１４】
請求項１乃至５のいずれか記載の電源回路と、
前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、
を含むことを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記ソース電極を駆動するための電極が配列された半導体装置の第１の辺に対向する第２の辺に配置された前記電源回路の外付け部品接続用端子と、
前記第１及び第２の辺に交差する半導体装置の第３及び第４の辺の少なくとも一方に、前記第５の電源線が接続された端子と、
を含むことを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５において、
第１〜第ｋ（１≦ｋ＜Ｎ、ｋは自然数）のソース電極を駆動するための表示データを記憶する第１のＲＡＭと、
第（ｋ＋１）〜第Ｎのソース電極を駆動するための表示データを記憶する第２のＲＡＭと、
を含み、
前記電源回路は、
前記第１及び第２のＲＡＭの間の領域に配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１乃至５のいずれかに記載の電源回路を含むことを特徴とする表示パネル。
【請求項１８】
請求項６乃至１３のいずれかに記載の表示装置を含むことを特徴とする表示パネル。
【請求項１９】
請求項１乃至５のいずれかに記載の電源回路を含むことを特徴とする電子機器。
【請求項２０】
請求項６乃至１３のいずれかに記載の表示装置を含むことを特徴とする電子機器。
【請求項２１】
請求項１７又は１８記載の表示パネルを含むことを特徴とする電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また本発明に係る表示装置は、前記電圧変換回路は、ソース端子が前記第１の電位に接続されたｐ型トランジスタと、第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタとを含み、前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、前記ｎ型スイッチングトランジスタのソース端子が、前記第６の電源線に接続されていてもよい。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
この電圧変換回路４０は、ソース端子が接地電源電位ＶＳＳ（第１の電位）に接続されたｐ型ＭＯＳトランジスタＴｒｖｐ１と、ノードＮＤ１（第１のノード）とｐ型ＭＯＳトランジスタＴｒｖｐ１のゲート端子とを容量結合するフラングコンデンサＦＣ１（第１のキャパシタ）と、ｐ型ＭＯＳトランジスタＴｒｖｐ１のソース端子及びゲート端子の間に接続されたレベルシフタＬＳ１（第１のレベルシフタ）とを含む。さらに電圧変換回路４０は、ドレイン端子がｐ型ＭＯＳトランジスタＴｒｖｐ１のドレイン端子に接続され、ソース端子がノードＮＤ２（第２のノード）に接続されたｎ型ＭＯＳトランジスタＴｒｖｎ１と、接地電源電位ＶＳＳとノードＮＤ２とを容量結合するフライングコンデンサＦＣ２（第２のキャパシタ）と、ノードＮＤ３（第３のノード）とｎ型ＭＯＳトランジスタＴｒｖｎ１のゲート端子とを容量結合するフライングコンデンサＦＣ３（第３のキャパシタ）と、ｎ型ＭＯＳトランジスタのソース端子及びゲート端子の間に接続されたレベルシフタＬＳ２（第２のレベルシフタ）と、昇圧電位ＣＡＰＧＰが供給されるノードＮＤ４（第４のノード）とｎ型ＭＯＳトランジスタＴｒｖｎ１のドレイン端子とを容量結合するフライングコンデンサＦＣ４（第４のキャパシタ）とを含む。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
ソースドライバＩＣから供給される第１及び第２の昇圧クロックＧＰ、ＧＮは、図１４に示すように、第２の昇圧クロックＧＮが立ち下がってから第１の昇圧クロックＧＰが立ち下がり、第１の昇圧クロックＧＰが立ち上がってから第２の昇圧クロックＧＮが立ち上がる。すなわち、第１の昇圧クロックＧＰの論理レベル「Ｌ」の期間は、第２の昇圧クロックＧＮの論理レベルも「Ｌ」となっており、第２の昇圧クロックＧＮの論理レベル「Ｈ」の期間は、第１の昇圧クロックＧＰの論理レベルも「Ｈ」となっている。すなわち、第１及び第２の昇圧クロックＧＰ、Ｇの論理レベル「Ｈ」の期間はノンオーバラップの関係を有し、第１及び第２の昇圧クロックＧＰ、Ｇの論理レベル「Ｌ」の期間もノンオーバラップの関係を有する。