(57)【要約】  トラップ型メモリにおいて、チャネル界面を劣化させることなく、低電圧で、かつ電子及びホールの注入位置を高度に制御しながら書き込み・消去ができる不揮発性記憶装置とその製造方法を提供する。  本発明の不揮発性記憶装置は、半導体基板（３）上に形成されたソース領域（１）とドレイン領域（２）と、ソース領域（１）上の領域からドレイン領域（２）上の領域まで形成されたトラップを有する積層膜（１２）と、積層膜（１２）の上に形成されたゲート電極（１３）を少なくとも含み、ゲート電極（１３）は、３つの拡散領域からなるｐｎｐ構造又はｎｐｎ構造から構成される。
2008136311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第一及び第二の不純物拡散領域と、
第一の不純物拡散領域上の領域から第二の不純物拡散領域上の領域まで形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層とを有する積層膜と、
前記積層膜上に形成され、第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順にｐｎｐ構造又はｎｐｎ構造を有するゲート電極と、
を備える不揮発性記憶装置。
【請求項２】
前記ｐｎｐ構造又はｎｐｎ構造内に存在する２つのｐｎ接合のうち一方が、第一の不純物拡散領域上に存在することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記ｐｎｐ構造又はｎｐｎ構造内に存在する２つのｐｎ接合のうち他方が、第二の不純物拡散領域上に存在することを特徴とする請求項１又は２に記載の不揮発性記憶装置。
【請求項４】
前記第一の不純物拡散領域と接する積層膜の部分及び前記第二の不純物拡散領域と接する積層膜の部分のうち少なくとも一方の積層膜の部分が、その厚み方向の全体にわたって前記電荷蓄積層及びトンネル絶縁膜を有する積層膜に代えて絶縁膜Ａから構成され、前記絶縁膜Ａは積層膜を構成する電荷蓄積層よりも電荷トラップ面密度が低いことを特徴とする請求項１から３の何れか１項に記載の不揮発性記憶装置。
【請求項５】
前記絶縁膜Ａの電荷トラップ面密度は０であることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記絶縁膜Ａの酸化膜換算膜厚が、前記積層膜に比べて小さいことを特徴とする請求項４又は５に記載の不揮発性記憶装置。
【請求項７】
前記第一の不純物拡散領域と第二の不純物拡散領域の間の半導体基板上の積層膜の一部が、その厚み方向の全体にわたって前記電荷蓄積層及びトンネル絶縁膜を有する積層膜に代えて絶縁膜Ｂから構成され、前記絶縁膜Ｂは前記積層膜を構成する電荷蓄積層よりも電荷トラップ面密度が低いことを特徴とする請求項１から６の何れか１項に記載の不揮発性記憶装置。
【請求項８】
前記絶縁膜Ｂの電荷トラップ面密度は０であることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記絶縁膜Ｂの酸化膜換算膜厚が、前記積層膜に比べて小さいことを特徴とする請求項７又は８に記載の不揮発性記憶装置。
【請求項１０】
前記電荷蓄積層は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜またはアルミニウムシリケート膜であり、
前記トンネル絶縁膜は、酸化シリコン膜または酸窒化シリコン膜であることを特徴とする請求項１から９の何れか１項に記載の不揮発性記憶装置。
【請求項１１】
前記積層膜は、更に前記トンネル絶縁膜上に設けられた電荷蓄積層上に、絶縁膜Ｃを有することを特徴とする請求項１から１０の何れか１項に記載の不揮発性記憶装置。
【請求項１２】
前記絶縁膜Ｃは、酸化シリコン膜又は酸窒化シリコン膜であることを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１３】
前記ゲート電極のｐｎｐ構造又はｎｐｎ構造に電圧を印加してホットキャリアを前記電荷蓄積層内に注入する際に、前記第一及び第二の不純物拡散領域のうち少なくとも一方の不純物拡散領域と半導体基板との間に電位差を持たせることにより、情報の書込み又は消去を行うことを特徴とする請求項１から１２の何れか１項に記載の不揮発性記憶装置の動作方法。
【請求項１４】
半導体基板を提供する工程と、
前記半導体基板上に、順にトンネル絶縁膜と電荷蓄積層とを有する積層膜を形成する工程と、
前記積層膜上に第一導電型の不純物を含有するゲート電極材料を形成する工程と、
前記ゲート電極材料上に犠牲膜を形成する工程と、
前記犠牲膜の所定部分以外の部分を除去してゲート電極材料を露出させる工程と、
前記犠牲膜を保護層として前記半導体基板中に、第一及び第二の不純物拡散領域用の不純物を注入する工程と、
前記犠牲膜を保護層として前記ゲート電極材料中に第二導電型の不純物を注入する工程と、
前記犠牲膜を除去する工程と、
熱処理を行なうことにより、第一及び第二の不純物拡散領域用の不純物並びに第二導電型の不純物を活性化させて、第一及び第二の不純物拡散領域並びに第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順にｐｎｐ構造又はｎｐｎ構造を有するゲート電極を形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置並びにその動作技術と製造技術に関する。特に、書き換え可能な不揮発性記憶装置並びにその動作方法と製造方法に関するものである。
【背景技術】
【０００２】
０．１３μｍ世代までのＦＬＡＳＨメモリの微細化では、Ｆｌｏａｔｉｎｇ  Ｇａｔｅ型メモリ（以下、「ＦＧ型メモリ」と記載する）を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、９０ｎｍ世代以降では保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層として、絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。トラップ型メモリは、ＦＧ型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能であり、デバイス構造がＦＧ型メモリと比較して単純であるなどの優位性を持つ。また、電荷の局所性を利用することにより、１セルあたり２ビット以上の書き込み状態を実現することが可能であり、１ビットあたりのセル面積縮小にも有利である。【０００３】
図１０に関連するトラップ型メモリの素子構造を示す。このトラップ型メモリでは、素子分離領域を備えたシリコン基板３にソース領域１及びドレイン領域２が形成されており、シリコン基板３上に第一の絶縁膜４、電荷蓄積層５、第二の絶縁膜６、ゲート電極１４が形成されている。【０００４】
電荷蓄積層５中の電荷量を制御する書き込み・消去動作は、図１１に示すようにゲート電極１４に正または負電圧を印加することで、ファウラー・ノルドハイムトンネル効果（ＦＮ  ｔｕｎｎｅｌｉｎｇ）を利用し、電荷蓄積層５に対してシリコン半導体基板３側から第一の絶縁膜４越しに電子を注入及び引き抜くことで行う。しかし、この書き込み・消去動作に使用する電圧はＩＣとしてシステムを構成する標準電源電圧よりも高いため、別途、標準電源以外の電源を準備する必要があり、製造コストなどが高くなってしまう問題がある。そこで、チャネルホットキャリアをシリコン半導体基板内３で生成し、少ないゲート電圧で電荷蓄積層５内に電荷を注入する方法が考案されている。【０００５】
図１２（ａ）〜（ｃ）にチャネルホットエレクトロンを利用した書き込み方法と、バンド間トンネルによって生成するホットホールを利用した消去方法を示す。このような方法は、ゲート電極１４に印加する電圧を半分以下にすることが出来きるだけでなく、ゲート電極１４、ドレイン領域２に印加する電圧を調整することで、電子やホールの注入位置も制御することが出来る。このため、電荷蓄積層５中の電荷量を局所的に制御することも可能である。【０００６】
図１２（ｂ）は、ゲート電極１４及びドレイン領域２に正の電圧を印加することで生成されるチャネルホットエレクトロンを電荷蓄積層５中に注入する書き込み動作を示している。図１３（ａ）に、書き込み動作時における図１２（ｂ）に示した（α）−（β）方向のバンドダイアグラムとバンドダイアグラム内での電荷の挙動を示す。ドレイン電圧をより強くすることで反転層１５の端点をソース領域１側にシフトさせ、電子の注入位置をソース領域１側に近づけることが出来る。【０００７】
図１２（ｃ）は、バンド間トンネル効果を利用したホットホール消去を示す。図１３（ｂ）に、消去動作時における図１２（ｃ）に示した（α）−（β）方向のバンドダイアグラムとバンドダイアグラム内での電荷の挙動を示す。ゲート電極１４に負の電圧を、ドレイン領域２に正の電圧を印加すると、ゲート電極近傍のドレイン領域／半導体基板の境界でバンド間トンネルが起こり、ホールが生成する。生成されたホールは、ドレイン領域と半導体基板間、もしくはゲート電極と半導体基板間の電界によって加速され、ホットホールとなった後、ゲート電極１４に印加した負の電圧によって電荷蓄積層５中に注入され、電荷蓄積層５中の電子と中和される。なお、ドレイン電圧をより強くし、バンド間トンネルよるホールの生成位置をソース領域１側にシフトさせることによって、ホールの注入位置をソース領域１側に近づけることが出来る。【０００８】
このように電子とホールの注入位置をそろえることで、電荷蓄積層５中に余剰に注入される電子やホールを抑制することができるため、効率的な書き込み・消去動作が実現できる。特許文献１（特開２００３−０６００９６号公報）、特許文献２（特開２００５−１４２３５４号公報）、特許文献３（特開２００５−２６８４７０号公報）には、関連技術として不揮発性記憶装置及びその製造方法が開示されている。
【発明の開示】
【０００９】
しかし、シリコン基板３で生成された高いエネルギーを持つホットエレクトロンやホットホールは、第一の絶縁膜４の界面近傍に存在するＳｉ−Ｈなどの化学結合を切断する。このため、書き込み・消去動作を繰り返すたびに、図１２（ｄ）のようにチャネル界面が劣化してサブスレッショルド特性やオン電流の低下を引き起こす場合があった。本発明は、以上のような関連構造及びその動作方法における問題点を鑑みて考案されたものである。
【００１０】
すなわち、本発明の目的は、トラップ型メモリにおいて、チャネル界面を劣化させることなく、低電圧で、かつ電子及びホールの注入位置を制御しながら書き込み・消去動作が出来る不揮発性記憶装置及びその製造方法を提供するものである。
【００１１】
本発明の一実施形態は、
半導体基板と、
前記半導体基板内に形成された第一及び第二の不純物拡散領域と、
第一の不純物拡散領域上の領域から第二の不純物拡散領域上の領域まで形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層とを有する積層膜と、
前記積層膜上に形成され、第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順にｐｎｐ構造又はｎｐｎ構造を有するゲート電極と、
を備える不揮発性記憶装置に関する。
【００１２】
本発明の他の実施形態は、
半導体基板を提供する工程と、
前記半導体基板上に、順にトンネル絶縁膜と電荷蓄積層とを有する積層膜を形成する工程と、
前記積層膜上に第一導電型の不純物を含有するゲート電極材料を形成する工程と、
前記ゲート電極材料上に犠牲膜を形成する工程と、
前記犠牲膜の所定部分以外の部分を除去してゲート電極材料を露出させる工程と、
前記犠牲膜を保護層として前記半導体基板中に、第一及び第二の不純物拡散領域用の不純物を注入する工程と、
前記犠牲膜を保護層として前記ゲート電極材料中に第二導電型の不純物を注入する工程と、
前記犠牲膜を除去する工程と、
熱処理を行なうことにより、第一及び第二の不純物拡散領域用の不純物並びに第二導電型の不純物を活性化させて、第一及び第二の不純物拡散領域並びに第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順にｐｎｐ構造又はｎｐｎ構造を有するゲート電極を形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法に関する。
【００１３】
本発明の不揮発性記憶装置の書き込み・消去動作は、ゲート電極のｎｐｎ構造又はｐｎｐ構造を利用して生成したホットキャリアを電荷蓄積層に注入することで行う。ゲート電極のｎｐｎ構造又はｐｎｐ構造を用いて電荷蓄積層にホットキャリアを注入する際には、第一及び第二の不純物拡散領域のうち少なくとも一方の不純物拡散領域と、半導体基板との間に電位差を持たせることが好ましい。
【００１４】
本発明の不揮発性記憶装置による書き込み・消去動作は、チャネルホットキャリア注入とバンド間ホットキャリア注入を利用している。このため、低電圧で動作する上、電荷注入位置の制御性も有している。また、半導体基板側からではなくゲート電極側からホットキャリアが注入されるため、読み込み動作時のチャネルとなる基板界面が劣化することがなく、書き込み・消去動作によるサブスレッショルド特性の劣化やオン電流の低下もない。また、ゲート電極からホットキャリアを注入する際に、ドレイン領域と半導体基板との間に電圧差を持たせることでトラップを有する積層膜の厚さ方向の電界強度を面内方向で制御することが出来る。このため、注入位置の制御性が関連構造よりもさらに向上している。更に、ゲート電極内のｎｐｎ構造及びｐｎｐ構造は、ソース／ドレイン領域を形成する際のイオン注入プロセスによって同時に形成することが可能である。従って、ゲート構造が複雑になってもプロセスは複雑化しない。
【００１５】
本発明の不揮発性記憶装置及びその製造方法を用いることで、チャネル界面を劣化させることなく、低電圧で、かつ電子及びホールの注入位置を高度に制御しながら書き込み・消去動作が出来るトラップ型不揮発性メモリを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の不揮発性記憶装置の構造を表す図である。
【図２】本発明の不揮発性記憶装置の動作方法を表す図である。
【図３】本発明の不揮発性記憶装置の製造方法を表す図である。
【図４】実施例１の不揮発性記憶装置の構造を表す図である。
【図５】実施例１の不揮発性記憶装置の製造方法を表す図である。
【図６】実施例１の不揮発性記憶装置の製造方法を表す図である。
【図７】実施例２の不揮発性記憶装置の構造を表す図である。
【図８】実施例２の不揮発性記憶装置の製造方法を表す図である。
【図９】実施例２の不揮発性記憶装置の製造方法を表す図である。
【図１０】関連する不揮発性記憶装置を説明する図である。
【図１１】関連する不揮発性記憶装置における書き込み・消去方法と、その問題点を表す図である。
【図１２】チャネルホットエレクトロンを利用した書き込み方法と、バンド間トンネルによって生成するホットホールを利用した消去方法を表す図である。
【図１３】チャネルホットエレクトロンを利用した書き込み方法と、バンド間トンネルによって生成するホットホールを利用した消去方法を表す図である。
【図１４】電荷トラップ面密度の測定方法を説明する図である。
【図１５】電荷トラップ面密度の測定方法を説明する図である。
【図１６】電荷トラップ面密度の測定方法を説明する図である。
【符号の説明】
【００１７】
１  ソース領域
２  ドレイン領域
３  シリコン基板
４  第一の絶縁膜（トンネル絶縁膜）
５  電荷蓄積層
６  第二の絶縁膜
７  第一のゲート電極層
８  第二のゲート電極層
９  第三のゲート電極層
１０  絶縁膜
１１  保護膜
１２  積層膜
１３  ゲート電極
１４  ゲート電極
１５  反転層
１６  シリコン基板３とトンネル絶縁膜４との界面近傍に導入されたダメージ
【発明を実施するための最良の形態】
【００１８】
＜不揮発性記憶装置＞
図１に本発明の実施形態の一例を示す。半導体基板３にはソース領域１とドレイン領域２が形成されており、半導体基板３のソース領域１上の領域からドレイン領域２上の領域までにトラップを有する積層膜１２が形成されている。また、この積層膜１２上には、さらにゲート電極１３が形成されている。このトラップを有する積層膜１２は、シリコン基板３側から順に、第一の絶縁膜４（トンネル絶縁膜に相当する）と電荷蓄積層５と第二の絶縁膜６（絶縁膜Ｃに相当する）からなる積層膜から構成されている。第二の絶縁膜６は、酸化シリコン膜又は酸窒化シリコン膜であることが好ましい。【００１９】
また、このゲート電極１３は３つのゲート電極層７、８、９から構成されている。３つのゲート電極層７、８、９はそれぞれ、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層となっており、ｐｎｐ構造を構成している。また、ゲート電極層７と８、ゲート電極層８と９のｐｎ接合境界の位置は、それぞれソース領域１とドレイン領域２の境界上に形成されている。このゲート電極は、ゲート電極層７、８、９にそれぞれ独立して電圧を印加できるようになっている。【００２０】
＜不揮発性記憶装置の動作方法＞
書き込み動作は、ゲート電極層８のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層８、９に負の電圧を印加する。次に、図２（ａ）に示すように、ゲート電極層８、９の境界であるｐｎ接合部近傍のバンド間トンネルによって生成されたホットエレクトロンを、ドレイン領域２近傍の電荷蓄積層５に注入することで行う。電子の注入位置は、ゲート電極層８とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。具体的には、ドレイン領域２に正の電圧を印加することでドレイン領域側に、負の電圧を印加することでチャネル中央部側にシフトさせることが出来る。【００２１】
消去動作は、ゲート電極層７のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層７、８、９に正の電圧を加える。ゲート電極層９近傍の第二の絶縁膜６と接するゲート電極層８の界面に生成したチャネルホットホールを、ドレイン領域２近傍の電荷蓄積層５に注入させることで、電荷蓄積層５中の電子と中和させる（図２（ａ）参照）。ホールの注入位置は、ゲート電極層７とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。具体的には、ドレイン領域２に正の電圧を印加することでチャネル中央部側に、負の電圧を印加することでドレイン領域側にホールの注入位置をシフトさせることが出来る。【００２２】
読み出し時は、ソース領域１とゲート電極層７、８、９に正の電圧を印加し、ソース電流値をモニターする。この際、ドレイン領域２近傍の電荷蓄積層５内に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域２近傍の電荷蓄積層５内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。【００２３】
なお、図２（ｂ）のようにゲート電極層７、８、９はそれぞれ、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層となっており、ｎｐｎ構造を構成してもよい。この半導体記憶装置では、書き込みにチャネルホットエレクトロン（ＣＨＥ）注入、消去にバンド間ホットホール（ＢＴＢ−ＨＨ）注入を利用する。ホットキャリアの種類が異なるため、書き込み・消去動作時に印加する電圧の正負は図２（ａ）で示したｐｎｐ構造の時と逆になる。【００２４】
第一の不純物拡散領域はソース領域及びドレイン領域の何れか一方を構成し、第二の不純物拡散領域はソース領域及びドレイン領域の他方を構成する。すなわち、第一及び第二の不純物拡散領域はそれぞれ、ソース領域及びドレイン領域を構成しても、ドレイン領域及びソース領域を構成しても良い。第一及び第二の不純物拡散領域の導電型はｎ型であっても、ｐ型であっても良い。第一及び第二の不純物拡散領域がｎ型の場合、第一と第二の不純物拡散領域間の半導体基板の部分はｐ型となる。また、第一及び第二の不純物拡散領域がｐ型の場合、第一と第二の不純物拡散領域間の半導体基板の部分はｎ型となる。【００２５】
ゲート電極は、第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順に、第一のゲート電極層、第二のゲート電極層、第三のゲート電極層、の３つのゲート電極層からなる。【００２６】
また、本明細書において、「ｐｎｐ構造」とは、第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順に、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層がこの順に配置された構造を表す。「ｎｐｎ構造」とは、第一の不純物拡散領域から第二の不純物拡散領域に向かう方向に順に、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層がこの順に配置された構造を表す。なお、ｐ型不純物を含有する導電層中にはｐ型不純物に比べて微量のｎ型不純物が添加されていても良く、最も濃度の大きい不純物の導電型がｐ型であれば「ｐ型不純物を含有する導電層」とする。同様にして、ｎ型不純物を含有する導電層中にはｎ型不純物に比べて微量のｐ型不純物が添加されていても良く、最も濃度の大きい不純物の導電型がｎ型であれば「ｎ型不純物を含有する導電層」とする。上記ｐｎｐ構造又はｎｐｎ構造は、何れもｎ型不純物を含有する導電層とｐ型不純物を含有する導電層の境界部分に２つのｐｎ接合界面を有する。【００２７】
また、「酸化膜換算膜厚」とは、対象となる絶縁膜の厚さと酸化シリコンの誘電率との積を、その絶縁膜の誘電率で割った値を表わす。【００２８】
第一及び第二の不純物拡散領域の導電型、並びにゲート電極の構造（ｎｐｎ構造とするか、又はｐｎｐ構造とするか）は、それぞれ独立して任意に決定することができる。
以下に本実施形態の効果について説明する。【００２９】
（本実施の形態の効果）
この不揮発性記憶装置と、その動作方法によって以下のような効果を奏することが出来る。
（１）図１０のトラップ型メモリに比べて低電圧で書き込み・消去動作を行なうことが出来る。
（２）ホットキャリアはゲート電極側から注入されるため、シリコン半導体基板の界面が劣化することがなく、書き込み・消去サイクルによる耐性が高い。
（３）ドレイン領域と半導体基板との間に電圧差を持たせることで、トラップを有する積層膜の厚さ方向の電界強度を面内方向で制御することが出来る。このため、関連する技術よりもホットキャリアの注入位置の制御性が向上している。
（４）ホットキャリア注入に使用するゲート電極内のｐｎ接合部はソース／ドレイン領域上にあるため、ｐｎ接合を境にチャネル上の閾値が変調されるといったことがない。【００３０】
なお、本発明の不揮発性記憶装置のトラップを有する積層膜は、半導体基板側からトンネル絶縁膜、電荷蓄積層の少なくとも２層を有していれば良い。積層膜としては例えば、トンネル絶縁膜、電荷蓄積層の２層構成のもの、トンネル絶縁膜、電荷蓄積層、絶縁膜Ｃの３層構成のものを挙げることが出来る。【００３１】
この場合、電荷蓄積層としては、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜又はアルミニウムシリケート膜を用いることが好ましい。また、トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることが好ましい。これらの電荷蓄積層及びトンネル絶縁膜を使用することによって、高い電荷保存性を発現することが出来る。また、絶縁膜Ｃの材料としては、上記と同様の理由からトンネル絶縁膜と同じ材料を使用することが出来る。【００３２】
また、この２層、３層構成の構造は、積層膜中のすべての部分に存在しなくても良く、積層膜中の少なくともドレイン領域の近傍に存在していればよい。ただし、電荷蓄積層内に分布する電荷を効果的に保持出来るよう、電荷蓄積層は積層膜内の、例えばドレイン領域端部からチャネル中央部の方向に対して、３０ｎｍ以上の範囲まで存在することが好ましく、３５ｎｍ以上の範囲まで存在することがより好ましく、４０ｎｍ以上の範囲まで存在することが更に好ましい。また、装置の微細化の観点から、ドレイン領域端部からチャネル中央部の方向に対して、例えば６０ｎｍ以下の範囲まで存在することが好ましく、５５ｎｍ以下の範囲まで存在することがより好ましく、５０ｎｍ以下の範囲まで存在することが更に好ましい。また、不純物拡散領域側の面上および不純物拡散領域の最近接領域に分布した電荷蓄積層中の電荷は、読み出し動作時のチャネル電流に対する変調効果が小さいため、必ずしも不純物拡散領域の面上および最近接領域に上述の２層、３層構成の構造は必要ではなく、例えば、電荷蓄積層は積層膜内のドレイン領域端部からチャネル中央部の方向に対して、５ｎｍ以下の範囲に存在しなくても良い。【００３３】
＜不揮発性記憶装置の製造方法＞
以下、本発明の実施の形態の製造方法の一例を簡単に説明する。図３に、図１の本発明の実施の形態のトラップ型不揮発性メモリの製造方法を示す。まず、図３（ａ）に示す様に、ｐ型のシリコン半導体基板３上に、ＣＶＤ法を用いて酸化膜４及び窒化膜５を順次、堆積させた。さらに、窒化膜５の上部をＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜６を形成した。この後、酸化膜６上に、ＣＶＤ法を用いてリン添加シリコン膜８（ゲート電極材料に相当する）を堆積させた。この後、シリコン膜８の上に保護膜１１として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）窒化膜（犠牲膜に相当する）を堆積させた。なお、イオン注入工程を行う際、保護膜１１下までイオンが注入されないようにするために、保護膜１１は、注入イオンの侵入長よりも十分、厚くした。【００３４】
図３（ｂ）に示す様に、保護膜１１上に反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いて保護膜１１をエッチングし、保護膜１１の下部以外のシリコン膜８を露出させた。この後、反射防止膜とレジスト膜をウェット除去した。【００３５】
次に、図３（ｃ）に示すように、保護膜１１をマスクとして、酸化膜４下のシリコン半導体基板３まで到達するように、十分に加速させたｎ型不純物のイオンをシリコン半導体基板３に対して垂直に注入した。この後、連続してｐ型不純物のイオンを、酸化膜４下のシリコン半導体基板３まで到達しないような注入エネルギーで、シリコン膜８に打ち返し、保護膜１１のついていない領域のシリコン膜８をｐ型にした。【００３６】
そして、図３（ｄ）に示すようにドライエッチャーを用いて保護膜１１を除去した。次に、図３（ｂ）と同様に、反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、コンタクトをとるために、ドライエッチャーを用いてシリコン膜のｐ型領域７、９の一部と積層膜１２の一部をエッチングして、シリコン半導体基板のｎ型領域１、２を露出させた。この後、反射防止膜とレジスト膜をウェット除去した（図３（ｅ）参照）。その後、活性化処理を行なうことで、シリコン膜中の拡散領域７、９と、シリコン半導体基板中のソース領域１及びドレイン領域２の活性化を行った。本実施形態の製造方法では、シリコン基板にソース／ドレイン領域を形成する際に使用する保護膜１１をそのまま用いてゲート電極内にｐｎｐ構造を形成することが出来るため、ゲート構造が複雑になってもプロセスは複雑化しない。
以上の様にして、本発明の実施の形態の不揮発性記憶装置を形成する事ができた。
【実施例】
【００３７】
（実施例１）
不揮発性記憶装置（１）
図４（ａ）に本発明の第１の実施例を示す。第１の実施例では、半導体基板３のソース領域１上の領域からドレイン領域２上の領域までトラップを有する積層膜１２が形成されており、積層膜１２上にはさらにゲート電極１３が形成されている。ゲート電極１３は、３つのゲート電極層からなり、ソース領域１からドレイン領域２に向かう方向に、ゲート電極層７、ゲート電極層８、ゲート電極層９の順に隣接して並んでいる。これらのゲート電極層７、８、９はそれぞれ、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層となっており、ｐｎｐ構造を構成している。また、ゲート電極層７と８、ゲート電極層８と９のｐｎ接合境界の位置は、それぞれソース領域１とドレイン領域２の境界上に形成されている。【００３８】
トラップを有する積層膜１２のうち、ドレイン領域２の直上及びその近傍の積層膜は、半導体基板３側から順に、第一の絶縁膜４、電荷蓄積層５及び第二の絶縁膜６からなる積層膜から構成されている。また、積層膜１２のうち、ソース領域１の直上及びソース領域１と接する一部のチャネル領域上の積層膜は、ドレイン領域２の直上の電荷蓄積層５と比べて電荷トラップ面密度が低いか、又は電荷トラップを全く含まない絶縁膜１０（絶縁膜Ａに相当する）によって形成されている。すなわち、この絶縁膜１０は、ドレイン領域２側の面上の電荷蓄積層５に比べて単位堆積あたりの電荷トラップ数が少ないか、又は電荷蓄積層５を含まずトラップ膜としての機能を持たないため電荷トラップ面密度が０となる。そして、この絶縁膜１０と、第一の絶縁膜４、電荷蓄積層５及び第二の絶縁膜６の３層からなる積層膜１２とは半導体基板３のチャネル領域上で接している。【００３９】
なお、電荷トラップ面密度は以下のようにして測定することができる。
まず、下準備として図１４に示すファウラー・ノルドハイム（ＦＮ）型電荷注入法やホットエレクトロン注入法などを用いて、ゲート電極／半導体基板間を、電子が透過する状況をつくる。これによって電荷トラップを有する一部の領域で電子が捕獲され、局所的に閾値Ｖｔが大きくなる。閾値Ｖｔの変化が飽和するまで電子の透過を続けることで、飽和後の閾値Ｖｔの大きさと、基板に対する面垂直方向（厚さ方向）のトラップ位置（別途、ＴＥＭで測定）から電荷トラップ面密度を求めることが出来る。【００４０】
ここで、上記の局所的な閾値Ｖｔ変化量の測定には、ＣＰ測定を応用した方法を用いる。なお、ＣＰ測定法は基板とゲート絶縁膜との間の界面準位密度を測定する手法としてこれまで広く用いられているものであり、以下のようにして測定することができる。【００４１】
すなわち、図１５（ａ）に示すように、ゲート電極にパルス電圧を印加したとき、Ｖｐｅａｋが基板の閾値Ｖｔよりも高い場合に、ドレイン領域及びソース領域からチャネル領域上の界面準位に向けて電子が供給される（Ｉｓｏｕｒｃｅ，Ｉｄｒａｉｎとして観測される）。そして、半周期後のＶｂａｓｅが閾値Ｖかつチャネル上の界面準位よりも低い場合に、今度は基板からチャネル上の電子が捕獲された界面準位に向けてホールが供給される（Ｉｓｕｂとして観測される）。従って、Ｉｃｐ（Ｉｓｕｂ、Ｉｄｒａｉｎ、Ｉｓｏｕｒｃｅ）電流は、電荷素量（ｑ）と界面準位密度（Ｄｉｔ）とチャネル領域の表面積（Ａ）とパルス周波数（ｆ）を用いて、Ｉｃｐ＝ｆ・Ａ・ｑ・Ｄｉｔと表される。この関係式を利用して、界面準位密度を測定することが出来る。図１５（ｂ）にＶｐｅａｋとＶｂａｓｅの差分を固定し、Ｖｂａｓｅを掃引しながらＩｃｐを測定した結果を示す。【００４２】
上記のＣＰ測定法を応用して電荷トラップ面密度を測定することができる。この測定法を図１６（ａ）に示す。図１６（ｂ）の（Ａ）の範囲でのＶｂａｓｅでは、Ｖｐｅａｋは、高Ｖｔ領域のＶｔよりも小さい。このため、ソース領域からは、高Ｖｔ領域より左のソース領域側の界面においてのみ供給され、ドレイン領域側には供給されない。このときの電流をＩｓｏｕｒｃｅ０とする。同様にドレイン領域からは、高Ｖｔ領域より右のドレイン領域側の界面においてのみ供給され、ソース領域側には供給されない。このときの電流をＩｄｒａｉｎ０とする。【００４３】
書き込み・消去動作を繰り返す前の試料であれば界面準位密度はチャネル面内で一定であるため、Ｉｓｏｕｒｃｅ０とＩｄｒａｉｎ０電流は、電子が供給される面積に比例し、Ｉｃｐが最大となるＩｓｕｂ０とは、Ｉｓｕｂ０：Ｉｓｏｕｒｃｅ０：Ｉｄｒａｉｎ０＝（チャネル全面積）：（高Ｖｔ領域よりもソース側の面積）：（高Ｖｔ領域よりもドレイン側の面積）＝Ｌ：ｘｓｏｕｒｃｅ：ｘｄｒａｉｎとなる。これは、チャネル幅が共通なためである。この関係から高Ｖｔ領域の位置を知ることが出来る。電荷注入によって、シフトアップした高Ｖｔ領域のＶｔの大きさ（ΔＶｔ）も、領域（Ａ）の幅ΔＶｂａｓｅと等しくなるため求めることが出来る。このため、チャネル領域内に局所的に存在する電荷トラップ領域の面密度と位置を上述で示したＣＰ法によって同時に測定することが出来る。
なお、他の実施例においても上記と同様にして電荷トラップ面密度を測定することができる。【００４４】
また、絶縁膜１０の酸化膜換算膜厚（ＥＯＴ：  Ｅｆｆｅｃｔｉｖｅ  Ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）は、積層膜１２に比べて小さくなっている。すなわち、絶縁膜１０の方が、積層膜１２に比べて膜厚が薄いか、もしくは膜厚が同じでも誘電率が高い。【００４５】
不揮発性記憶装置の動作方法（１）
書き込み動作では、ゲート電極層８のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層８、９に負の電圧を印加する。ゲート電極層８、９の境界であるｐｎ接合部近傍のバンド間トンネルによって生成されたホットエレクトロンを、ドレイン領域２近傍の電荷蓄積層５に注入することで行う。電子の注入位置は、ゲート電極層８とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。ドレイン領域２に正の電圧を印加することでドレイン領域側に、負の電圧を印加することでチャネル中央部側に、電子の注入位置をシフトさせることが出来る。【００４６】
消去動作では、ゲート電極層７のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層７、８、９に正の電圧を加える。ゲート電極層９近傍の第二の絶縁膜６と接するゲート電極層８の界面に生成したチャネルホットホールを、ドレイン領域２近傍の電荷蓄積層５に注入させることで、電荷蓄積層５中の電子と中和させる。ホールの注入位置は、ゲート電極層７とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。ドレイン領域２に正の電圧を印加することでチャネル中央部側に、負の電圧を印加することでドレイン側にホールの注入位置をシフトさせることが出来る。【００４７】
読み出し時には、ソース領域１とゲート電極層７、８、９に正の電圧を印加し、ソース電流値をモニターする。この際、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。【００４８】
なお、ゲート電極層７、８、９はｎｐｎ構造でもよい。書き込みにチャネルホットエレクトロン（ＣＨＥ）注入、消去にバンド間ホットホール（ＢＴＢ−ＨＨ）注入を利用する。この場合、ホットキャリアの種類が異なるため、書き込み・消去動作時に印加する電圧の正負は図２（ａ）で示したｐｎｐ構造の時と逆になる。【００４９】
（本実施の効果）
この不揮発性記憶装置と、その動作方法によって以下のような効果を奏することが出来る。
（１）図１０のトラップ型メモリに比べて低電圧で書き込み・消去動作を行なうことが出来る。
（２）ホットキャリアはゲート電極側から注入されるため、シリコン半導体基板の界面が劣化することもなく、書き込み・消去サイクルによる耐性が高い。
（３）ドレイン領域とシリコン半導体基板との間に電圧差を持たせることでトラップを有する積層膜の厚さ方向の電界強度を面内方向で制御することが出来る。このため、関連技術よりもホットキャリアの注入位置制御性を向上させることができる。
（４）ホットキャリア注入に使用するゲート電極内のｐｎ接合部はソース／ドレイン領域上に存在する。このため、ｐｎ接合を境にチャネル上の閾値が変調されてしまうといったことがない。
（５）ドレイン領域２近傍の電荷蓄積層５内に蓄積された電荷がソース領域側に拡散するのを、電荷トラップ面密度が小さいか、又は電荷トラップを全く含まない絶縁膜１０がブロックするため、保持特性が向上している。
（６）ソース領域１近傍のトラップのない絶縁膜１０は、読み出し動作時に電子を捕獲することがないため、リードディスターブ耐性が向上している。
（７）絶縁膜１０の酸化膜換算膜厚（ＥＯＴ：  Ｅｆｆｅｃｔｉｖｅ  Ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）はトラップを有する積層膜１２に比べて小さい。このため、書き込み動作を行うときに絶縁膜１０上のゲート電極層８の界面の方が積層膜１２上に比べて反転層を形成しやすい。ゲート電極層８からゲート電極層９の方向にかかる横方向電界は、反転層の出来にくい積層膜１２下のチャネル領域でより強くなる。このため、ホットキャリアの生成位置及び注入位置を電荷蓄積層５のある積層膜１２上に調整しやすい。【００５０】
また、図４（ａ）では、ドレイン領域２の直上及びその近傍の積層膜が第一及び第二の絶縁膜４、６並びに電荷蓄積層５から構成され、ソース領域１の直上及びその近傍の積層膜が絶縁膜１０から構成された半導体記憶装置を示した。しかし、本発明の積層膜は図４（ａ）の積層膜に限定されるわけではなく、例えば、ソース領域１の直上及びその近傍の積層膜が第一及び第二の絶縁膜４、６並びに電荷蓄積層５から構成され、ドレイン領域２の直上及びその近傍の積層膜が絶縁膜１０から構成された半導体記憶装置としても良い。【００５１】
図４（ｂ）は、図４（ａ）の構造よりもさらに情報の保持特性を向上させるための構造である。図４（ｂ）の構造では、図４（ａ）で示した積層膜１２のうち、ドレイン領域２の直上及びドレイン領域２に接するチャネル上の領域も一部、絶縁膜１０に置き換えている。すなわち、この積層膜は、第一の不純物拡散領域と第二の不純物拡散領域の間の半導体基板上の積層膜の一部が、その厚み方向の全体にわたって電荷蓄積層及びトンネル絶縁膜に代えて絶縁膜１０（絶縁膜Ｂに相当する）から構成されている。この構造では、電荷蓄積層５内に蓄積させた電荷が拡散するのを両側から防ぐことが出来る。【００５２】
不揮発性記憶装置の製造方法（１）
以下、本発明の第１の実施例の製造方法を簡単に説明する。図５に、図４（ａ）のトラップ型メモリの製造方法を示す。まず、図５（ａ）に示す様に、シリコン半導体基板３上にＣＶＤ法を用いて酸化膜４及び窒化膜５を順次、堆積させた。さらに、窒化膜５の上部をＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜６を形成した。【００５３】
この後に、図５（ｂ）に示すように、酸化膜４、窒化膜５、酸化膜６からなる積層膜１２の特定の領域の電子トラップ面密度を低密度化した。この低密度化する方法を以下に記載する。ドレイン領域２を形成する予定の領域と、その近傍を残してパターニングされた窒化膜をマスクとし、Ｏ２、Ｈ２Ｏ、ＮＯ、Ｎ２Ｏ又は酸化ラジカルを含む雰囲気中でアニールすることで、電荷蓄積層となる窒化膜５を低トラップ密度化もしくは薄膜化して絶縁膜１０を形成した。アニール後、選択性の高いエッチングを用いてパターニングされたマスク窒化膜を除去した。【００５４】
次に、図５（ｃ）示すように、酸化膜６上にＣＶＤ法を用いてリン添加シリコン８を堆積させた。さらに、シリコン膜８の上に保護膜１１として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を堆積した。なお、イオン注入工程を行う際、保護膜１１下までイオンが注入されないようにするために、保護膜１１は、注入イオンの侵入長よりも十分厚くした。【００５５】
図５（ｄ）に示す様に、保護膜１１上に反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いて保護膜１１をエッチングし、シリコン膜８を露出させた。この後、反射防止膜とレジスト膜をウェット除去した。【００５６】
次に、図６（ａ）に示すように、保護膜１１をマスクとして、積層膜１２下および絶縁膜１０下のシリコン半導体基板３まで到達するように、十分に加速させたｎ型不純物のイオンをシリコン基板３に対して垂直に注入した。その後、連続してｐ型不純物のイオンを、積層膜１２下および絶縁膜１０下のシリコン基板３まで到達しないような注入エネルギーでシリコン膜８に打ち返し、保護膜１１のついていない領域のシリコン膜８をｐ型にした。【００５７】
そして、図６（ｂ）に示すようにドライエッチャーを用いて保護膜１１を除去した。次に、図５（ｄ）と同様に、反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、コンタクトをとるために、ドライエッチャーを用いてシリコン膜のｐ型領域７、９の一部と、積層膜１２及び絶縁膜１０の一部をエッチングし、シリコン基板のｎ型領域１、２を露出させた。この後、反射防止膜とレジスト膜をウェット除去した（図６（ｃ）参照）。この後、活性化処理を行なうことで、シリコン膜中の拡散領域７、９とシリコン基板中のソース領域１及びドレイン領域２の活性化を行った。【００５８】
本実施形態の製造方法では、シリコン半導体基板にソース／ドレイン領域を形成する際に使用する保護膜１１を、そのまま用いてゲート電極をｐｎｐ構造とすることが出来るため、ゲート構造が複雑になってもプロセスは複雑化しない。【００５９】
（実施例２）
不揮発性記憶装置（２）
図７（ａ）に本発明の第２の実施例を示す。半導体基板３にはソース領域１とドレイン領域２が形成されており、半導体基板３のソース領域１上の領域からドレイン領域２上の領域までの間にトラップを有する積層膜１２が形成されている。積層膜１２上にはさらにゲート電極１３が形成されている。このゲート電極１３は、３つのゲート電極層からなり、ソース領域１からドレイン領域２に向かう方向に、ゲート電極層７、ゲート電極層８、ゲート電極層９の順に並んでいる。これらのゲート電極層７、８、９はそれぞれ、ｐ型不純物を含有する導電層、ｎ型不純物を含有する導電層、ｐ型不純物を含有する導電層となっており、ｐｎｐ構造を構成している。また、ゲート電極層７と８、ゲート電極層８と９のｐｎ接合境界の位置は、それぞれソース領域１とドレイン領域２の境界上に形成されている。【００６０】
トラップを有する積層膜１２のうち、ソース領域１とドレイン領域２の直上及びその近傍の積層膜は、半導体基板３側から順に、第一の絶縁膜４、電荷蓄積層５及び第二の絶縁膜６からなる積層膜から構成されている。また、積層膜１２のうち、ソース領域１とドレイン領域２の両方と接しない、ソース領域１とドレイン領域２の間のチャネル領域上の一部の積層膜は、電荷蓄積層５と比べて電荷トラップ面密度が低いか、又は電荷トラップを全く含まない絶縁膜１０（絶縁膜Ｂに相当する）によって形成されている。すなわち、この絶縁膜１０は、ソース領域１及びドレイン領域２近傍の面上の電荷蓄積層５に比べて単位体積あたりの電荷トラップ数が少ないか、又は電荷蓄積層５を含まずトラップ膜としての機能を持たないため電荷トラップ面密度が０となる。そして、この絶縁膜１０と、第一の絶縁膜４、電荷蓄積層５及び第二の絶縁膜６の３層からなる積層膜１２とは半導体基板３のチャネル上で接している。また、絶縁膜１０の酸化膜換算膜厚（ＥＯＴ：  Ｅｆｆｅｃｔｉｖｅ  Ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）は、積層膜１２に比べて小さくなっている。すなわち、絶縁膜１０の方が、積層膜１２に比べて膜厚が薄いか、もしくは膜厚が同じでも誘電率が高い。【００６１】
不揮発性記憶装置の動作方法（２）
書き込み動作では、ゲート電極層８のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層８、９に負の電圧を印加する。そして、ゲート電極層８、９の境界であるｐｎ接合部近傍のバンド間トンネルによって生成されたホットエレクトロンを、ドレイン領域２近傍の電荷蓄積層５に注入することで行う。電子の注入位置は、ゲート電極層８とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。ドレイン領域２に正の電圧を印加することでドレイン領域側に、負の電圧を印加することでチャネル中央部側に、電子の注入位置をシフトさせることが出来る。【００６２】
消去動作では、ゲート電極層７のほうがゲート電極層９よりも電位が高くなるようにしながら、ゲート電極層７、８、９に正の電圧を加える。ゲート電極層９近傍の第二の絶縁膜６と接するゲート電極層８の界面に生成したチャネルホットホールを、ドレイン領域２近傍の電荷蓄積層５に注入させることで、電荷蓄積層５中の電子と中和させる。ホールの注入位置は、ゲート電極層７とゲート電極層９の電位差を調整することの他に、ドレイン領域２に印加する電圧によっても制御することが出来る。ドレイン領域２に正の電圧を印加することでチャネル中央部側に、負の電圧を印加することでドレイン側に、ホールの注入位置をシフトさせることが出来る。【００６３】
読み出し時には、ソース領域１とゲート電極層７、８、９に正の電圧を印加し、ソース電流値をモニターする。この際、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。【００６４】
なお、ゲート電極層７、８、９はｎｐｎ構造でもよい。書き込みにチャネルホットエレクトロン（ＣＨＥ）注入、消去にバンド間ホットホール（ＢＴＢ−ＨＨ）注入を利用する。ホットキャリアの種類が異なるため、書き込み・消去動作時に印加する電圧の正負は図２（ａ）で示したｐｎｐ構造の時と逆になる。【００６５】
（本実施例の効果）
この不揮発性記憶装置と、その動作方法によって以下のような効果を奏することが出来る。
（１）図１０のトラップ型メモリに比べて低電圧で書き込み・消去動作を行うことが出来る。
（２）ホットキャリアはゲート電極側から注入されるため、シリコン半導体基板の界面が劣化することもなく、書き込み・消去サイクルによる耐性が高い。
（３）ドレイン領域と半導体基板との間に電圧差を持たせることでトラップを有する積層膜の厚さ方向の電界強度を面内方向で制御することが出来る。このため、関連するトラップ型メモリよりもホットキャリアの注入位置制御性が向上している。
（４）ホットキャリア注入に使用するゲート電極内のｐｎ接合部はソース／ドレイン領域上にある。このため、ｐｎ接合を境にチャネル上の閾値が変調されてしまうことはない。
（５）書き込み・消去・読み出し動作におけるソース／ドレイン領域、及びゲート電極層７と９に印加する電圧を交換することによって、１セルで２ビット動作をさせることが可能となる。この際、ソース領域１上の領域からドレイン領域２上の領域まで電荷蓄積層５が存在すると、ソース領域１及びドレイン領域２近傍の電荷蓄積層５内に蓄積された電荷が、反対側のドレイン領域２及びソース領域１側に拡散することでビット間干渉を引き起こしてしまう。そこで、電荷トラップ面密度が小さいか、又は電荷トラップを全く含まない絶縁膜１０によってこのような拡散をブロックすることが出来る。この結果、ビット間の干渉は抑制され、保持特性を含む信頼性を向上させることができる。
（６）絶縁膜１０の酸化膜換算膜厚（ＥＯＴ：  Ｅｆｆｅｃｔｉｖｅ  Ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）が、トラップを有する積層膜１２に比べて小さくなっている。このため、書き込み動作を行うときに絶縁膜１０上のゲート電極層８の界面の方が、積層膜１２上に比べて反転層を形成しやすくなる。ゲート電極層８からゲート電極層９の方向にかかる横方向電界が反転層の出来にくい積層膜１２下のチャネル領域でより強くなる。このため、ホットキャリアの生成位置及び注入位置を電荷蓄積層５のある積層膜１２上に調整しやすくなる。【００６６】
なお、図７（ｂ）は、図７（ａ）の構造よりもさらに保持特性を向上させるための構造となっている。図７（ａ）に示した積層膜１２のうち、ソース領域１の直上及びソース領域１に接するチャネル領域上の領域の一部と、ドレイン領域２の直上及びドレイン領域２に接するチャネル上の領域の一部を絶縁膜１０に置き換えることで、ソース領域及びドレイン領域近傍の電荷蓄積層５内に蓄積させた電荷が拡散するのを両側から防ぐことが出来る。【００６７】
不揮発性記憶装置の製造方法（２）
以下、本発明の第２の実施例の製造方法を簡単に説明する。図８に、図７（ａ）の実施形態のトラップ型メモリの製造方法を示す。まず、図８（ａ）に示す様に、シリコン半導体基板３上にＣＶＤ法を用いて酸化膜４及び窒化膜５を順次、堆積させた。さらに、窒化膜５の上部をＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜６を形成した。この後に、図８（ｂ）に示すように、酸化膜４、窒化膜５、酸化膜６からなる積層膜１２の特定の領域の電子トラップ面密度を低密度化した。この低密度化する方法を以下に記載する。チャネルを形成する予定の領域のさらに一部の領域以外を窒化膜でマスクした後、Ｏ２、Ｈ２Ｏ、ＮＯ、Ｎ２Ｏもしくは酸化ラジカルを含む雰囲気中でアニールすることで、電荷蓄積層となる窒化膜５を低トラップ密度化もしくは薄膜化して絶縁膜１０を形成した。アニール後、選択性の高いエッチングを用いてパターニングされたマスク窒化膜を除去した。【００６８】
次に、図８（ｃ）示すように、酸化膜６上にＣＶＤ法を用いてリン添加シリコン８を堆積させた。さらに、シリコン膜８の上に保護膜１１として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を堆積させた。なお、イオン注入工程を行う際、保護膜１１下までイオンが注入されないようにするために、保護膜１１は、注入イオンの侵入長よりも十分厚くした。【００６９】
この後、図８（ｄ）に示す様に、保護膜１１上に反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いて保護膜１１をエッチングし、シリコン膜８を露出させた。この後、反射防止膜とレジスト膜をウェット除去した。【００７０】
次に、図９（ａ）に示すように、保護膜１１をマスクとして、積層膜１２下のシリコン基板３まで到達するように、十分に加速させたｎ型不純物のイオンをシリコン基板３に対して垂直に注入した。この後、連続して今度はｐ型不純物のイオンを、積層膜１２下のシリコン基板３まで到達しないような注入エネルギーで、シリコン膜８に打ち返し、保護膜１１のついていない領域のシリコン膜８をｐ型にした。【００７１】
そして、図９（ｂ）に示すように、ドライエッチャーを用いて保護膜１１を除去した。次に、図８（ｄ）と同様に、反射防止膜及びレジスト膜を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてシリコン膜のｐ型領域７、９の一部と、積層膜１２の一部をエッチングしてシリコン基板のｎ型領域１、２を、コンタクトをとるために露出させた。この後、反射防止膜とレジスト膜をウェット除去した（図９（ｃ）参照）。この後、活性化処理を行なうことで、シリコン膜中の拡散領域７、９とシリコン基板中のソース領域１及びドレイン領域２の活性化を行った。本実施形態の製造方法では、シリコン基板にソース領域及びドレイン領域を形成する際に使用する保護膜１１をそのまま用いてゲート電極内にｐｎｐ構造を形成することが出来るため、ゲート構造が複雑になってもプロセスは複雑化しない。【００７２】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。【００７３】
この出願は、２００７年４月２７日に出願された日本出願の特願２００７−１１８３０９を基礎とする優先権を主張し、その開示範囲の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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