【手続補正書】
【提出日】平成16年11月26日(2004.11.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被制御信号の入力端子及び出力端子と、
上記被制御信号の入力端子に電流通路の一端が接続された第１のＦＥＴと、
上記第１のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記被制御信号の出力端子に電流通路の他端が接続された第２のＦＥＴと、
上記第１、第２のＦＥＴのゲート相互間に接続されたインダクタンスと、
上記インダクタンスの少なくとも一端に設けられ、制御信号が供給される制御端子
とを具備することを特徴とする半導体スイッチ回路。
【請求項２】
前記制御端子が前記インダクタンスの両端にそれぞれ設けられていることを特徴とする請求項１記載の半導体スイッチ回路。
【請求項３】
前記インダクタンスと前記制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる素子をさらに具備したことを特徴とする請求項１または２記載の半導体スイッチ回路。
【請求項４】
前記被制御信号の入力端子と出力端子との間の電流経路における直流電位を基準としてそれよりも前記第１、第２のＦＥＴのしきい値電圧の絶対値以上低い第１の値と、しきい値電圧の絶対値より低くない第２の値からなる２値をとる信号が前記制御信号として前記制御端子に供給されることを特徴する請求項１乃至３のいずれか１項記載の半導体スイッチ回路。
【請求項５】
前記インダクタンスは、前記制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第１のＦＥＴのゲートとこの第１のＦＥＴの電流通路の他端との間及び前記第２のＦＥＴのゲートとこの第２のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定されることを特徴する請求項１乃至４のいずれか１項記載の半導体スイッチ回路。
【請求項６】
被制御信号の入力端子及び第１、第２の出力端子と、
上記被制御信号の入力端子に電流通路の一端が接続された第１のＦＥＴと、
上記第１のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記被制御信号の第１の出力端子に電流通路の他端が接続された第２のＦＥＴと、
上記第１、第２のＦＥＴのゲート相互間に接続された第１のインダクタンスと、
上記第１のインダクタンスの一端に設けられ、第１の制御信号が供給される第１の制御端子と、
上記被制御信号の入力端子に電流通路の一端が接続された第３のＦＥＴと、
上記第３のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記被制御信号の第２の出力端子に電流通路の他端が接続された第４のＦＥＴと、
上記第３、第４のＦＥＴのゲート相互間に接続された第２のインダクタンスと、
上記第２のインダクタンスの一端に設けられ、第２の制御信号が供給される第２の制御端子
とを具備することを特徴とする半導体スイッチ回路。
【請求項７】
前記第１のインダクタンスと前記第１の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第１の素子と、
前記第２のインダクタンスと前記第２の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第２の素子
とをさらに具備したことを特徴とする請求項６記載の半導体スイッチ回路。
【請求項８】
前記被制御信号の入力端子と第１または第２の出力端子との間の電流経路における直流電位を基準としてそれよりも前記第１乃至第４のＦＥＴのしきい値電圧の絶対値以上低い第１の値と、しきい値電圧の絶対値より低くない第２の値からなる２値をとる信号が前記第１、第２の制御信号として前記第１、第２の制御端子に供給されることを特徴する請求項６または７記載の半導体スイッチ回路。
【請求項９】
前記第１のインダクタンスは、前記第１の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第１のＦＥＴのゲートとこの第１のＦＥＴの電流通路の他端との間及び前記第２のＦＥＴのゲートとこの第２のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
かつ前記第２のインダクタンスは、前記第２の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第３のＦＥＴのゲートとこの第３のＦＥＴの電流通路の他端との間及び前記第４のＦＥＴのゲートとこの第４のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定されることを特徴する請求項６または７記載の半導体スイッチ回路。
【請求項１０】
被制御信号の入力端子及び第１、第２の出力端子と、
上記被制御信号の入力端子に電流通路の一端が接続された第１のＦＥＴと、
上記第１のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第１の出力端子に電流通路の他端が接続された第２のＦＥＴと、
上記第１、第２のＦＥＴのゲート相互間に接続された第１のインダクタンスと、
上記第１のインダクタンスの一端に設けられ、第１の制御信号が供給される第１の制御端子と、
上記被制御信号の入力端子に電流通路の一端が接続された第３のＦＥＴと、
上記第３のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第２の出力端子に電流通路の他端が接続された第４のＦＥＴと、
上記第３、第４のＦＥＴのゲート相互間に接続された第２のインダクタンスと、
上記第２のインダクタンスの一端に設けられ、第２の制御信号が供給される第２の制御端子と、
上記第１の出力端子に電流通路の一端が接続された第５のＦＥＴと、
上記第５のＦＥＴの電流通路の他端に電流通路の一端が接続され、接地電位のノードに電流通路の他端が接続された第６のＦＥＴと、
上記第５、第６のＦＥＴのゲート相互間に接続され、かつ一端が上記第２の制御端子に接続された第３のインダクタンスと、
上記第２の出力端子に電流通路の一端が接続された第７のＦＥＴと、
上記第７のＦＥＴの電流通路の他端に電流通路の一端が接続され、接地電位のノードに電流通路の他端が接続された第８のＦＥＴと、
上記第７、第８のＦＥＴのゲート相互間に接続され、かつ一端が上記第１の制御端子に接続された第４のインダクタンス
とを具備することを特徴とする半導体スイッチ回路。
【請求項１１】
前記第１のインダクタンスと前記第１の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第１の素子と、
前記第２のインダクタンスと前記第２の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第２の素子と、
前記第３のインダクタンスと前記第２の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第３の素子と、
前記第４のインダクタンスと前記第１の制御端子との間に接続され、前記被制御信号に対して高インピーダンスとなる第４の素子
とをさらに具備したことを特徴とする請求項１０記載の半導体スイッチ回路。
【請求項１２】
前記被制御信号の入力端子と第１または第２の出力端子との間の電流経路における直流電位を基準としてそれよりも前記第１乃至第４のＦＥＴのしきい値電圧の絶対値以上低い第１の値と、しきい値電圧の絶対値より低くない第２の値からなる２値をとる信号が前記第１、第２の制御信号として前記第１、第２の制御端子に供給されることを特徴する請求項１０または１１記載の半導体スイッチ回路。
【請求項１３】
前記第１のインダクタンスは、前記第１の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第１のＦＥＴのゲートとこの第１のＦＥＴの電流通路の他端との間及び前記第２のＦＥＴのゲートとこの第２のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第２のインダクタンスは、前記第２の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第３のＦＥＴのゲートとこの第３のＦＥＴの電流通路の他端との間及び前記第４のＦＥＴのゲートとこの第４のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第３のインダクタンスは、前記第２の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第５のＦＥＴのゲートとこの第５のＦＥＴの電流通路の他端との間及び前記第６のＦＥＴのゲートとこの第６のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第４のインダクタンスは、前記第１の制御信号が前記第１の値をとるときに、前記被制御信号に含まれる基本波周波数の下で、前記第７のＦＥＴのゲートとこの第７のＦＥＴの電流通路の他端との間及び前記第８のＦＥＴのゲートとこの第８のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定されることを特徴する請求項１０乃至１２のいずれか１項記載の半導体スイッチ回路。
【請求項１４】
第１、第２の被制御信号が供給される第１、第２の入力端子と、
第１、第２の出力端子と、
上記第１の入力端子に電流通路の一端が接続された第１のＦＥＴと、
上記第１のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第１の出力端子に電流通路の他端が接続された第２のＦＥＴと、
上記第１、第２のＦＥＴのゲート相互間に接続された第１のインダクタンスと、
上記第１のインダクタンスの一端に設けられ、第１の制御信号が供給される第１の制御端子と、
上記第１の入力端子に電流通路の一端が接続された第３のＦＥＴと、
上記第３のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第２の出力端子に電流通路の他端が接続された第４のＦＥＴと、
上記第３、第４のＦＥＴのゲート相互間に接続された第２のインダクタンスと、
上記第２のインダクタンスの一端に設けられ、第２の制御信号が供給される第２の制御端子と、
上記第２の入力端子に電流通路の一端が接続された第５のＦＥＴと、
上記第５のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第１の出力端子に電流通路の他端が接続された第６のＦＥＴと、
上記第５、第６のＦＥＴのゲート相互間に接続され、一端が上記第２の制御端子に接続された第３のインダクタンスと、
上記第２の入力端子に電流通路の一端が接続された第７のＦＥＴと、
上記第７のＦＥＴの電流通路の他端に電流通路の一端が接続され、上記第２の出力端子に電流通路の他端が接続された第８のＦＥＴと、
上記第７、第８のＦＥＴのゲート相互間に接続され、一端が上記第１の制御端子に接続された第４のインダクタンス
とを具備することを特徴とする半導体スイッチ回路。
【請求項１５】
前記第１のインダクタンスと前記第１の制御端子との間に接続され、前記第１の被制御信号に対して高インピーダンスとなる第１の素子と、
前記第２のインダクタンスと前記第２の制御端子との間に接続され、前記第２の被制御信号に対して高インピーダンスとなる第２の素子と、
前記第３のインダクタンスと前記第２の制御端子との間に接続され、前記第２の被制御信号に対して高インピーダンスとなる第３の素子と、
前記第４のインダクタンスと前記第１の制御端子との間に接続され、前記第１の被制御信号に対して高インピーダンスとなる第４の素子
とをさらに具備したことを特徴とする請求項１４記載の半導体スイッチ回路。
【請求項１６】
前記第１、第２の入力端子と第１、第２の出力端子との間の電流経路における直流電位を基準としてそれよりも前記第１乃至第８のＦＥＴのしきい値電圧の絶対値以上低い第１の値と、しきい値電圧の絶対値より低くない第２の値からなる２値をとる信号が前記第１、第２の制御信号として前記第１、第２の制御端子に供給されることを特徴する請求項１４または１５記載の半導体スイッチ回路。
【請求項１７】
前記第１のインダクタンスは、前記第１の制御信号が前記第１の値をとるときに、前記第１の被制御信号に含まれる基本波周波数の下で、前記第１のＦＥＴのゲートとこの第１のＦＥＴの電流通路の他端との間及び前記第２のＦＥＴのゲートとこの第２のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第２のインダクタンスは、前記第２の制御信号が前記第１の値をとるときに、前記第１の被制御信号に含まれる基本波周波数の下で、前記第３のＦＥＴのゲートとこの第３のＦＥＴの電流通路の他端との間及び前記第４のＦＥＴのゲートとこの第４のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第３のインダクタンスは、前記第２の制御信号が前記第１の値をとるときに、前記第２の被制御信号に含まれる基本波周波数の下で、前記第５のＦＥＴのゲートとこの第５のＦＥＴの電流通路の他端との間及び前記第６のＦＥＴのゲートとこの第６のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定され、
前記第４のインダクタンスは、前記第１の制御信号が前記第１の値をとるときに、前記第２の被制御信号に含まれる基本波周波数の下で、前記第７のＦＥＴのゲートとこの第７のＦＥＴの電流通路の他端との間及び前記第８のＦＥＴのゲートとこの第８のＦＥＴの電流通路の一端との間に存在する寄生容量との間で並列共振を起こすような値に設定されることを特徴する請求項１４乃至１６のいずれか１項記載の半導体スイッチ回路。