【手続補正書】
【提出日】平成16年3月10日(2004.3.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２コマンドによりそれぞれ活性化される第１及び第２メモリバンクと、
前記第１及び第２メモリバンクに渡って配線され、前記第１及び第２メモリバンクに所定電圧を供給するための電源配線と、
上記第１及び第２メモリバンクのそれぞれの近傍に設けられ、それぞれの出力ノードが前記電源配線に結合され、前記所定電圧を発生する第１及び第２電源回路とを備え、
前記第１コマンドに応答して、前記第１電源回路は前記所定電圧の発生を開始し、
前記第１メモリバンクの活性状態を維持した状態で前記第２コマンドが入力される時、前記第１電源回路は前記第２コマンドに応答して前記所定電圧の発生を停止し、前記第２電源回路は前記第２コマンドに応答して前記所定電圧の発生を開始することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１メモリバンクの活性状態を維持した状態で前記第２コマンドが入力される時、前記第１電源回路は、前記第２電源回路が前記所定電圧の発生を開始して所定期間経過後に前記所定電圧の発生を停止することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記第１及び第２メモリバンクを同時に非活性とすることを指示する第３コマンドが入力されると、前記所定電圧を発生している前記第１及び第２電源回路のいずれか一つは、前記第３コマンドに応答して前記所定電圧の発生を停止することを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれかにおいて、
前記第１及び第２メモリバンクに含まれる複数のメモリセルのリフレッシュを指示する第４コマンドが入力される時、前記第１及び第２電源回路は、前記第４コマンドに応答して前記第１電圧を発生を開始するとともに、所定の期間の経過後に前記第１電圧の発生を停止することを特徴とする半導体装置。
【請求項５】
第１及び第２コマンドによりそれぞれ活性化される第１及び第２メモリバンクと、
前記第１及び第２メモリバンクに渡って配線され、前記第１及び第２メモリバンクに所定電圧を供給するための電源配線と、
上記第１及び第２メモリバンクのそれぞれの近傍に設けられ、それぞれの出力ノードが前記電源配線に結合され、前記所定電圧を発生する第１及び第２電源回路とを備え、
前記第１電源回路は、前記第１コマンドに応答して前記所定電圧の発生を開始し、所定期間経過後に前記所定電圧の発生を停止し、
前記第２電源回路は、前記第２コマンドに応答して前記所定電圧の発生を開始し、所定期間経過後に前記所定電圧の発生を停止することを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれかにおいて、
前記第１メモリバンクは、複数の第１ワード線と複数の第１データ線の所定の交点に設けられた複数の第１メモリセルと、前記複数の第１データ線に対応して設けられた複数の第１センスアンプとを有し、
前記第２メモリバンクは、複数の第２ワード線と複数の第２データ線の所定の交点に設けられた複数の第２メモリセルと、前記複数の第２データ線に対応して設けられた複数の第２センスアンプとを有し、
前記電源配線は、前記所定電圧を前記複数の第１及び第２センスアンプに供給するための配線であり、
前記第１コマンドは、前記複数の第１ワード線の一つを選択するとともに該選択された第１ワード線に結合される前記第１メモリセルからのデータを前記複数の第１センスアンプに保持する動作を指示し、
前記第２コマンドは、前記複数の第２ワード線の一つを選択するとともに該選択された第２ワード線に結合される前記第２メモリセルからのデータを前記複数の第２センスアンプに保持する動作を指示することを特徴とする半導体装置。
【請求項７】
請求項１から５のいずれかにおいて、
前記第１メモリバンクは、複数の第１ワード線と複数の第１データ線の所定の交点に設けられた複数の第１メモリセルと、前記第１ワード線の選択するための第１ロウデコーダと、前記第１データ線を選択するための第１カラムデコーダとを有し、
前記第２メモリバンクは、複数の第２ワード線と複数の第２データ線の所定の交点に設けられた複数の第２メモリセルと、前記第２ワード線の選択するための第２ロウデコーダと、前記第２データ線を選択するための第２カラムデコーダとを有し、
前記電源配線は、前記所定電圧を前記第１及び第２ロウデコーダ及び前記第１及び第２カラムデコーダに供給するための配線であり、
前記第１コマンドは、前記第１ワード線を前記第１ロウデコーダにより選択する動作を指示し、
前記第２コマンドは、前記第２ワード線を前記第２ロウデコーダにより選択する動作を指示することを特徴とする半導体装置。
【請求項８】
請求項１から７のいずれかにおいて、
前記半導体装置は更に、出力ノードが前記電源配線に結合され、常時前記所定電圧を発生し、前記第１及び第２電圧発生回路よりも電流供給能力の小さな第３電源回路とを備え、
前記第１、第２、及び第３電圧発生回路は、前記半導体装置に供給される外部電源電圧から、前記外部電源電圧よりも電圧の小さな前記所定電圧を発生する電圧リミッタ回路であり、
前記第１及び第２メモリバンクのそれぞれは、複数のダイナミック形メモリセルを含むことを特徴とする半導体装置。
【請求項９】
複数の第１ワード線と複数の第１データ線の所定の交点に設けられた複数の第１メモリセルと、
前記複数の第１データ線に対応して設けられた複数の第１センスアンプと、
前記第１ワード線を選択するための第１ロウデコーダと、
前記第１データ線を選択するための第１カラムデコーダとを有する第１メモリブロックと、
複数の第２ワード線と複数の第２データ線の所定の交点に設けられた複数の第２メモリセルと、
前記複数の第２データ線に対応して設けられた複数の第２センスアンプと、
前記第２ワード線を選択するための第２ロウデコーダと、
前記第２データ線を選択するための第２カラムデコーダとを有する第２メモリブロックと、
前記第１及び第２メモリブロックに渡って配線され、前記複数の第１及び第２センスアンプに第１電圧を供給するための第１電源供給配線と、
前記第１及び第２メモリブロックに渡って配線され、前記第１及び第２ロウデコーダ及び前記第１及び第２カラムデコーダに第２電圧を供給するための第２電源供給配線と、
上記第１メモリブロックに対応して設けられ、前記第１電源供給配線にその出力ノードが結合され、前記第１電圧を発生する第１電源回路と、
上記第２メモリブロックに対応して設けられ、前記第１電源供給配線にその出力ノードが結合され、前記第１電圧を発生する第２電源回路と、
前記第２電源配線にその出力ノードが結合され、前記第２電圧を発生する第３電源回路とを備え、
第１コマンドが入力され、前記複数の第１ワード線の一つが前記第１ロウデコーダにより選択されるとともに該選択された第１ワード線に接続される前記第１メモリセルからのデータが前記複数の第１センスアンプにより保持される動作において、前記第１電源回路は、前記第１コマンドに応答して前記第１電圧を発生を開始し、前記第３電源回路は、前記第１コマンドに応答して所定期間前記第２電圧を発生した後停止し、
前記複数の第１センスアンプによるデータの保持状態を維持したまま第２コマンドが入力され、前記複数の第２ワード線の一つが選択されるとともに該選択された第２ワード線に接続される前記第２メモリセルからのデータが前記複数の第２センスアンプにより保持される動作において、前記第１電源回路は前記第２コマンドに応答して前記第１電圧の発生を停止し、前記第２電源回路は、前記第２コマンドに応答して前記第１電圧を発生を開始し、前記第３電源回路は、前記第１コマンドの入力に応じて所定期間前記第２電圧を発生した後停止することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記複数の第１センスアンプによるデータの保持状態を維持したまま前記第２コマンドが入力される時、前記第１電源回路は、前記第２コマンドの入力後所定期間経過後に前記第１電圧の発生を停止することを特徴とする半導体装置。
【請求項１１】
請求項９または１０において、
第３コマンドが入力され、前記複数の第１及び第２センスアンプが、所定のメモリセル群のリフレッシュのための増幅動作を並行して行う動作において、前記第１及び第２電源回路は、前記第３コマンドに応答して前記第１電圧を発生するとともに、所定期間経過後に前記第１電圧の発生を停止することを特徴とする半導体装置。
【請求項１２】
請求項９から１１のいずれかにおいて、
第４コマンドが入力され、前記複数の第１及び第２センスアンプの動作を停止し、前記複数の第１及び第２データ線をプリチャージ電位にプリチャージする動作において、前記第１電圧を発生している前記第１及び第２電圧発生回路のいずれか一つは、前記第４コマンドに応答して前記第１電圧の発生を停止することを特徴とする半導体装置。
【請求項１３】
請求項９から１２のいずれかにおいて、
前記半導体装置は更に、出力ノードが前記第１電源配線に結合され、常時前記第１電圧を発生し、前記第１及び第２電圧発生回路よりも電流供給能力の小さな第４電源回路と、
出力ノードが前記第２電源配線に結合され、常時前記第２電圧を発生し、前記第３電圧発生回路よりも電流供給能力の小さな第５電源回路を備え、
前記第１、第２、及び第４電圧発生回路は、前記半導体装置に供給される外部電源電圧から、前記外部電源電圧よりも電圧の小さな前記第１電圧を発生する第１電圧リミッタ回路であり、
前記第３、及び第５電圧発生回路は、前記半導体装置に供給される外部電源電圧から、前記外部電源電圧よりも電圧が小さく前記第１電圧よりも電圧の大きな前記第２電圧を発生する第２電圧リミッタ回路であり、
前記第１及び第２メモリセルのそれぞれは、ダイナミック形メモリセルであることを特徴とする半導体装置。
【請求項１４】
第１及び第２メモリバンクを含む複数のメモリバンクと、
外部クロック信号と、クロックエネーブル信号と、チップセレクト信号と、ロウアドレスストローブ信号と、カラムアドレスストローブ信号と、書込みエネーブル信号とを受けコマンドを出力する制御回路と、
第１電圧が入力され、第２電圧を出力し、前記複数のメモリバンクに対応して設けられた複数の電源回路とを具備し、
前記第１メモリバンクに対する第１バンク活性化信号に応じて、前記第１メモリバンクに対応する第１電源回路がオン状態となり、
前記第２メモリバンクに対する第２バンク活性化信号に応じて、前記第２メモリバンクに対応する第２電源回路がオン状態となり、
前記第１電源回路がオン状態となっているときに、前記第２電源回路がオン状態となった場合に、前記第２電源回路がオフ状態となる前に、前記第１電源回路がオフ状態となることを特徴とする半導体装置。
【請求項１５】
請求項１４において、前記第２バンク活性化信号に応じて前記第１電源回路がオフ状態となるよう制御されることを特徴とする半導体装置。
【請求項１６】
請求項１４乃至請求項１５のいずれかにおいて、前記第１と第２電源回路から出力される前記第２電圧は、前記第１と第２メモリバンク内のセンスアンプに供給され、
前記第１電圧は前記第２電圧よりも高いことを特徴とする半導体装置。
【請求項１７】
複数のメモリバンクが活性化された場合に、バンク活性化コマンドにより活性化されたメモリバンクに対応する降圧回路がオフとなる半導体装置。