(57)【要約】ビット線対が配線された一対のアクセス制御回路は、同じデータ端子に対応し、かつ異なるアドレスが割り当てられる。データスワップ回路は、テストモード中に、アクセス制御回路の一方を使用するときに、一対のデータ端子と一対のデータ線との接続の入れ替えを禁止し、アクセス制御回路の他方を使用するときに一対のデータ端子と一対のデータ線との接続を入れ替える。これにより、データ端子に供給するデータ信号の論理を変更することなく、論理が互いに異なるビット線に同じ論理レベルのデータ信号を与えることができる。一対のアクセス制御回路の間に配置されるコンタクトと、このコンタクトに両側に隣接するビット線との間にストレスを与えることができる。この結果、テストパターンの設計を容易にでき、テストの効率を向上できる。
2009008031.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ端子と、
第１方向に沿って延在し、第１方向に直交する第２方向に向けて配列され、前記データ端子にそれぞれ対応する複数の相補のビット線対と、
前記ビット線にそれぞれ接続された複数のメモリセルと、
前記メモリセルがアクセスされるときに動作し、前記ビット線対がそれぞれ配線される複数のアクセス制御回路と、
互いに隣接する前記アクセス制御回路の間に配置され、前記アクセス制御回路内のノードに電圧を供給するためのコンタクトと、
前記データ端子に対応してそれぞれ設けられ、前記データ端子に対応する前記アクセス制御回路に共通に接続された複数のデータ線と、
前記データ線と前記データ端子との間に配置され、一対の前記データ端子とこの一対のデータ端子に対応する一対の前記データ線との接続を互いに入れ替えるデータスワップ回路とを備え、
互いに隣接する前記アクセス制御回路の少なくとも一対は、同じデータ端子の番号が割り当てられ、かつ異なるアドレスが割り当てられ、
前記データスワップ回路は、テストモード中に、一対の前記アクセス制御回路の一方に対応するメモリセルがアクセスされるときに前記接続の入れ替えを禁止し、一対の前記アクセス制御回路の他方に対応するメモリセルがアクセスされるときに前記接続を入れ替えることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記データスワップ回路は、テストモード中に、前記ビット線対および前記アクセス制御回路を選択するためのアドレス信号に応じて、前記接続の入れ替えを禁止または許可することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記各データ端子に対応する前記ビット線対は、互いに別の領域に配置されていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
一対の前記データ端子に対応する一対の前記アクセス制御回路により、異なるアドレスが割り当てられた複数のアクセス制御回路グループが構成され、
互いに隣接する一対の前記アクセス制御回路グループは、前記第２方向に並ぶ前記アクセス制御回路に割り当てられたデータ端子の番号の順序が逆であり、
一対の前記アクセス制御回路グループ内の４つの前記アクセス制御回路のうち、前記データ端子の１つに対応し、かつ異なるアドレスが割り当てられた一対の前記アクセス制御回路は、互いに隣接する位置に配置されていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記コンタクトは、一対の前記アクセス制御回路グループに共通のノードに電圧を供給するために、一対の前記アクセス制御回路グループの間に配置され、
互いに隣接する一対の前記アクセス制御回路グループは、ミラー対称にレイアウトされていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記データ端子で受けた書き込みデータ信号を前記ビット線に伝達するために、前記データ線と前記データ端子の間に配置されたライトアンプを備え、
前記データスワップ回路は、前記ライトアンプと前記データ端子との間に配置されていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記ビット線は、第１メタル配線層を用いて配線され、
前記コンタクトは、前記第１メタル配線層より上に位置する第２メタル配線層を用いて配線された配線に接続されていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
テストモード中に動作し、前記データ端子の少なくとも１つに供給されるデータ信号に基づいて、複数ビットの書き込みデータ信号を生成する圧縮制御回路を備え、
前記圧縮制御回路は、生成する書き込みデータ信号と、前記ビット線対および前記アクセス制御回路を選択するためのアドレス信号に応じて、スワップ信号を出力し、
前記データスワップ回路は、前記スワップ信号に応じて、前記接続の入れ替えを禁止または許可することを特徴とする半導体メモリ。
【請求項９】
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
複数のデータ端子と、
第１方向に沿って延在し、第１方向に直交する第２方向に向けて配列され、前記データ端子にそれぞれ対応する複数の相補のビット線対と、
前記ビット線にそれぞれ接続された複数のメモリセルと、
前記メモリセルがアクセスされるときに動作し、前記ビット線対がそれぞれ配線される複数のアクセス制御回路と、
互いに隣接する前記アクセス制御回路の間に配置され、前記アクセス制御回路内のノードに電圧を供給するためのコンタクトと、
前記データ端子に対応してそれぞれ設けられ、前記データ端子に対応する前記アクセス制御回路に共通に接続された複数のデータ線と、
前記データ線と前記データ端子との間に配置され、一対の前記データ端子とこの一対のデータ端子に対応する一対の前記データ線との接続を互いに入れ替えるデータスワップ回路とを備え、
互いに隣接する前記アクセス制御回路の少なくとも一対は、同じデータ端子の番号が割り当てられ、かつ異なるアドレスが割り当てられ、
前記データスワップ回路は、テストモード中に、一対の前記アクセス制御回路の一方に対応するメモリセルがアクセスされるときに前記接続の入れ替えを禁止し、一対の前記アクセス制御回路の他方に対応するメモリセルがアクセスされるときに前記接続を入れ替えることを特徴とするシステム。
【請求項１０】
請求項９記載のシステムにおいて、
前記コントローラは、前記半導体メモリにテスト制御信号を出力し、
前記半導体メモリは、前記コントローラから出力されるテスト制御信号に応じて前記テストモードにエントリすることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体メモリ、およびこの半導体メモリをアクセスするコントローラを備えたシステムに関する。
【背景技術】
【０００２】  ＤＲＡＭ等の半導体メモリでは、マトリックス状に配置されたメモリセルは、相補のビット線の一方に接続されている。この種の半導体メモリのテスト工程では、例えば、メモリセル間やビット線間などのリーク不良等を検出するために、メモリセルＭＣに任意の論理のデータ（テストパターン）を書き込む。あるいは、動作マージンを評価するために、メモリセルにノイズが発生しやすいテストパターンを書き込む。この際、複雑なテストパターンを生成することなく、テストを実施するために、１つのデータ端子に供給されるデータ信号を、テストパターンとして供給されるアドレス信号に応じて別のデータ端子に対応するメモリセルに書き込む手法が提案されている（例えば、特許文献１参照）。あるいは、テストモード時に、複数のデータ端子のビット番号をアドレス信号のビットに割り当て、データ端子に供給されるデータ信号の論理を、テストパターンとして供給されるアドレス信号に応じて反転する手法が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平７−１３０１９７号公報
【特許文献２】特開２００２−３１９２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】  近時、トランジスタ構造の微細化に伴い、センスアンプに供給される電圧線やプリチャージ回路に供給される電圧線のコンタクトと、ビット線との間隔が狭くなる傾向にある。このため、これ等配線間でリーク不良が発生しやすくなってきている。【０００４】  一方、センスアンプやプリチャージ回路等のいわゆるセンスアンプ領域に配置される制御回路（以下、アクセス制御回路とも称する）のレイアウトサイズを小さくするために、互いに隣接するアクセス制御回路の間に、上記電圧線の共通コンタクトを配置することが行われている。例えば、同じデータ端子に対応し、アドレスの割り当てが互いに異なる２つのアクセス制御回路が、互いに隣接する場合、共通コンタクトは、一方のアクセス制御回路に配線されるビット線対ＢＬと、他方のセンスアンプに配線されるビット線／ＢＬとに隣接する。共通コンタクトと、共通コンタクトに隣接するビット線ＢＬ、／ＢＬとのリーク特性を評価する場合、テスト効率を上げるために、ビット線ＢＬ、／ＢＬの両方は、共通コンタクトに供給される電圧レベルと反対の電圧レベルに設定されることが望ましい。すなわち、一方のアクセス制御回路に供給されるデータ信号の論理レベルと、他方のアクセス制御回路に供給されるデータ信号の論理レベルは、互いに逆にする必要がある。【０００５】  しかしながら、この場合、アドレス信号に応じてデータ端子に互いに逆の論理のデータ信号を書き込む必要があり、データ信号のテストパターンにアドレス信号の論理を含ませる必要がある。この結果、リーク特性を評価するためのテストパターンが増え、テスト効率が低下する。【０００６】  本発明の目的は、同じデータ端子に対応し、互いに隣接して配置される一対のアクセス制御回路を有する半導体メモリにおいて、これ等アクセス制御回路に互いに反対の論理のデータを容易に書き込み、テストの効率を向上することである。
【課題を解決するための手段】
【０００７】  本発明の一形態では、データ端子にそれぞれ対応する複数の相補のビット線対は、第１方向に沿って延在し、第１方向に直交する第２方向に向けて配列されている。複数のメモリセルは、ビット線にそれぞれ接続されている。複数のアクセス制御回路は、ビット線対がそれぞれ配線され、メモリセルがアクセスされるときに動作する。アクセス制御回路内のノードに電圧を供給するためのコンタクトは、互いに隣接するアクセス制御回路の間に配置されている。複数のデータ線は、データ端子に対応してそれぞれ設けられ、データ端子に対応するアクセス制御回路に共通に接続されている。【０００８】  データスワップ回路は、データ線とデータ端子との間に配置され、一対のデータ端子とこの一対のデータ端子に対応する一対のデータ線との接続を互いに入れ替える。具体的には、データスワップ回路は、テストモード中に、一対のアクセス制御回路の一方に対応するメモリセルがアクセスされるときに接続の入れ替えを禁止し、一対のアクセス制御回路の他方に対応するメモリセルがアクセスされるときに接続を入れ替える。互いに隣接する一対のアクセス制御回路は、同じデータ端子の番号が割り当てられ、かつ異なるアドレスが割り当てられている。例えば、データスワップ回路は、テストモード中に、ビット線対およびアクセス制御回路を選択するためのアドレス信号に応じて、接続の入れ替えを禁止または許可する。【０００９】  一対のアクセス制御回路において、コンタクトに隣接するビット線の論理は互いに異なる。しかし、データ端子に供給するデータ信号の論理を変更することなく、データスワップ回路により論理が互いに異なるビット線に同じ論理レベルのデータ信号を与えることができる。すなわち、テストパターンの設計が容易になる。また、テストモードにおいて、コンタクトと、このコンタクトに両側に隣接するビット線との間に、データ信号のテストパターンを変えることなくストレスを与えることができる。この結果、テストの効率を向上でき、テストコストを削減できる。【００１０】  例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムを構成する。コントローラは、半導体メモリにテスト制御信号を出力する。半導体メモリは、コントローラから出力されるテスト制御信号に応じてテストモードにエントリする。【００１１】  本発明の一形態における好ましい例では、各データ端子に対応するビット線対は、互いに別の領域に配置されている。すなわち、データ端子毎に区画されたメモリセルアレイを有する半導体メモリにおいて、テストの効率を向上でき、テストコストを削減できる。【００１２】  本発明の一形態における好ましい例では、複数のアクセス制御回路グループは、異なるアドレスが割り当てられており、一対のデータ端子に対応する一対のアクセス制御回路をそれぞれ有している。互いに隣接する一対のアクセス制御回路グループは、第２方向に並ぶアクセス制御回路に割り当てられたデータ端子の番号の順序が互いに逆である。一対のアクセス制御回路グループ内の４つのアクセス制御回路のうち、データ端子の１つに対応し、かつ異なるアドレスが割り当てられた一対のアクセス制御回路は、互いに隣接する位置に配置されている。例えば、一対のアクセス制御回路グループに共通のノードに電圧を供給するコンタクトは、一対のアクセス制御回路グループの間に配置されている。互いに隣接する一対のアクセス制御回路グループは、ミラー対称にレイアウトされている。すなわち、ミラー対称のアクセス制御回路グループを有する半導体メモリにおいて、テストの効率を向上でき、テストコストを削減できる。【００１３】  本発明の一形態における好ましい例では、ライトアンプは、データ端子で受けた書き込みデータ信号をビット線に伝達するために、データ線とデータ端子の間に配置されている。データスワップ回路は、ライトアンプとデータ端子との間に配置されている。一般に、メモリセルアレイおよびアクセス制御回路のレイアウト領域は、基本の回路ブロックが繰り返し配置されており、トランジスタおよび配線等は高い密度で配置されている、このため、これ等レイアウト領域にデータスワップ回路を挿入する場合、大きなレイアウト変更が必要である。一方、ライトアンプのデータ端子側は、回路を挿入する余裕がある場合が多い。このため、上記レイアウト領域に影響を与えることなく、ライトアンプのデータ端子側にデータスワップ回路を配置できる。この結果、チップサイズの増加を最小限にして、データスワップ回路を配置できる。【００１４】  本発明の一形態における好ましい例では、ビット線は、第１メタル配線層を用いて配線されている。コンタクトは、第１メタル配線層より上に位置する第２メタル配線層を用いて配線された配線に接続されている。アクセス制御回路のレイアウト領域は、上述したように、回路ブロックが繰り返し配置されており、トランジスタおよび配線等は高い密度で配置されている。特に、ビット線は、アクセス制御回路毎に２本配線されるため、配線密度が高く、配線間の距離は短い。このため、半導体メモリの製造条件の変動により、ビット線の配線形状が変化したときに、ビット線とコンタクトとの間でリーク不良が発生しやすい。本発明では、この種のリーク不良を効率よく検出でき、テストの効率を向上できる。【００１５】  本発明の一形態における好ましい例では、圧縮制御回路は、テストモード中に動作し、データ端子の少なくとも１つに供給されるデータ信号に基づいて、複数ビットの書き込みデータ信号を生成する。この際、圧縮制御回路は、生成する書き込みデータ信号と、ビット線対およびアクセス制御回路を選択するためのアドレス信号に応じて、スワップ信号を出力する。データスワップ回路は、スワップ信号に応じて、接続の入れ替えを禁止または許可する。本発明では、データ圧縮機能を有する半導体メモリおいて、テストの効率を向上でき、テストコストを削減できる。
【発明の効果】
【００１６】  本発明では、同じデータ端子に対応し、互いに隣接して配置される一対のアクセス制御回路に互いに反対の論理のデータを容易に書き込むことができ、テストの効率を向上できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態における半導体メモリの要部を示すブロック図である。
【図２】図１に示したセンスアンプ領域の配線の概要と、配線に与えられる電圧レベルとを示す説明図である。
【図３】本発明の第２の実施形態を示すブロック図である。
【図４】図２の半導体メモリが搭載されるシステムの一例を示すブロック図である。
【図５】図２の半導体メモリが搭載されるシステムの別の例を示すブロック図である。
【図６】図２に示したメモリコアの概要を示すブロック図である。
【図７】図２に示したメモリコアの要部を示すブロック図である。
【図８】図７に示したデータスワップ回路の詳細を示す回路図である。
【図９】図６に破線枠で示した領域の詳細を示す回路図である。
【図１０】第２の実施形態における通常動作モード時の書き込み動作を示す説明図である。
【図１１】第２の実施形態におけるテストモード時の書き込み動作を示す説明図である。
【図１２】第２の実施形態におけるストレステストの例を示すフロー図である。
【図１３】本発明前のストレステストの例を示すフロー図である。
【図１４】本発明の第３の実施形態を示すブロック図である。
【図１５】本発明の第４の実施形態を示すブロック図である。
【図１６】本発明の第５の実施形態を示すブロック図である。
【図１７】本発明の第６の実施形態を示すブロック図である。
【発明を実施するための最良の形態】
【００１８】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は正論理を示している。先頭に”／”が付く信号および末尾に”Ｘ”が付く信号は負論理を示している。【００１９】  図１は、本発明の第１の実施形態における半導体メモリの要部を示している。半導体メモリＭＥＭは、メモリセルアレイＡＲＹ、センスアンプ領域ＳＡＡ、データスワップ回路ＤＳＷおよびデータ入出力バッファＤＩＯを有している。なお、図１は、本発明を実現するための最少の構成を示している。メモリセルアレイＡＲＹは、複数のメモリセルＭＣ、図の縦方向（第１方向）に並ぶメモリセルＭＣに接続された複数の相補のビット線対ＢＬ、／ＢＬ、および図の横方向（第２方向）に並ぶメモリセルＭＣに接続されたワード線ＷＬを有している。半導体メモリＭＥＭは、図４および図５に示すように、コントローラＴＥＳＴ（またはＣＰＵ）とともにシステムＴＳＹＳ（またはＳＹＳ）を構成する。【００２０】  センスアンプ領域ＳＡＡは、各ビット線対ＢＬ、／ＢＬに接続されたセンスアンプＳＡ、各ビット線ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷ、およびセンスアンプＳＡ内やコラムスイッチＣＳＷ内のノードを電圧線または信号線に接続するためのコンタクトＣａ、Ｃｂ、Ｃｃを有している。センスアンプＳＡおよびコラムスイッチＣＳＷは、メモリセルＭＣがアクセスされるときに動作するアクセス制御回路として機能する。ビット線ＢＬ、／ＢＬの一部は、センスアンプＳＡ内およびコラムスイッチＣＳＷ内に配線されている。コンタクトＣａ、Ｃｂ、Ｃｃは、互いに隣接するアクセス制御回路（ＳＡおよびＣＳＷ等）の間に配置される。例えば、コンタクトＣａは、ビット線ＢＬ、／ＢＬの低レベル電圧より高い電圧（例えば電源電圧）が供給される電圧線であり、コンタクトＣｂは、ビット線ＢＬ、／ＢＬの高レベル電圧より低い電圧（例えばビット線のプリチャージ電圧）が供給される電圧線であり、コンタクトＣｃは、アクセス動作中に、電圧が変化する制御信号線である。【００２１】  例えば、各ビット線対ＢＬ、／ＢＬは、図の左から順に、データ端子ＤＱ（Ｄａ、Ｄａ、Ｄｂ、Ｄｂ）に対応し、アドレス信号ＡＤ（Ａａ、Ａｂ、Ａｂ、Ａａ）に対応する。このように、この実施形態では、各データ端子ＤＱに対応するビット線対ＢＬ、／ＢＬは、互いに別の領域に配置されている。すなわち、メモリＭＥＭは、データ端子ＤＱ毎に区画されたメモリセルアレイを有する。例えば、図の左側の２組のビット線対ＢＬ、／ＢＬおよび一対のアクセス制御回路は、同じデータ端Ｄａが割り当てられ、かつ異なるアドレスＡａ、Ａｂが割り当てられている。同様に、図の右側の２組のビット線対ＢＬ、／ＢＬおよび一対のアクセス制御回路は、同じデータ端子Ｄｂが割り当てられ、かつ異なるアドレスＡａ、Ａｂが割り当てられている。【００２２】  データスワップ��路ＤＳＷは、テスト制御信号ＴＥＳＴＺが非活性化される通常動作モードＮＲＭＬ中に、データ端子ＤＱに対応する内部データバスＩＤＱを、同じデータ端子ＤＱに対応するデータバスＤＢ（データ線）に接続する。データバスＤＢは、データ端子ＤＱに対応するアクセス制御回路およびビット線対ＢＬ、／ＢＬに共通に接続されている。データスワップ回路ＤＳＷは、テスト制御信号ＴＥＳＴＺが活性化されるテストモードＴＳＴ中に、ビット線対およびアクセス制御回路を選択するためのアドレス信号ＡＤの値に応じて、データ端子ＤＱ（例えば、Ｄａ）に対応する内部データバスＩＤＱを、同じデータ端子ＤＱ（例えば、Ｄａ）に対応するデータバスＤＢまたは異なるデータ端子ＤＱ（例えば、Ｄｂ）に対応するデータバスＤＢに接続する。【００２３】  例えば、テストモードＴＳＴ中に、データスワップ回路ＤＳＷは、アドレス信号ＡＤの値がＡａのときに、内部データバスＩＤＱとデータバスＤＢの接続を入れ替えず、アドレス信号ＡＤの値がＡｂのときに、内部データバスＩＤＱとデータバスＤＢの接続を入れ替える。すなわち、データスワップ回路ＤＳＷは、一対のデータ端子ＤＱとこれ等データ端子ＤＱに対応する一対のデータバスＤＢの接続を互いに入れ替える機能を有している。そして、一対のアクセス制御回路の一方に対応するメモリセルＭＣがアクセスされるときに、データスワップ回路ＤＳＷによる接続の入れ替えは禁止され、一対のアクセス制御回路の他方に対応するメモリセルＭＣがアクセスされるときに、データスワップ回路ＤＳＷにより接続の入れ替えが実施される。【００２４】  データ入出力バッファＤＩＯは、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号を内部データバスＩＤＱに出力する。また、データ入出力バッファＤＩＯは、メモリセルＭＣからの読み出しデータ信号を内部データバスＩＤＱを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。【００２５】  図２は、図１に示したセンスアンプ領域ＳＡＡの配線の概要と、配線に与えられる電圧レベルとを示している。ビット線ＢＬ、／ＢＬは、第１メタル配線層Ｍ１を用いて配線される。ビット線ＢＬ、／ＢＬは、コンタクトＣＮＴを介して、センスアンプ領域ＳＡＡの半導体基板ＳＵＢ（拡散層）に接続される。コンタクトＣａ、ＣｂまたはＣｃに接続される配線は、第１メタル配線層Ｍ１より上に位置する第２メタル配線層Ｍ２を用いて配線される。以下、例えば、コンタクトＣａに高レベル電圧Ｈ（例えば、電源電圧）が供給されるものとして説明する。【００２６】  センスアンプ領域ＳＡＡは、基本の回路ブロックが繰り返し配置されており、トランジスタおよび配線等は高い密度で配置されている。特に、ビット線対ＢＬ、／ＢＬは、センスアンプ領域ＳＡＡのアクセス制御回路毎に配線されるため、配線密度が高く、配線間の距離は短い。このため、メモリＭＥＭの製造条件の変動により、ビット線ＢＬ、／ＢＬの配線形状が変化したときに、ビット線ＢＬ（または／ＢＬ）とコンタクトＣａ（またはＣｂ、Ｃｃ）との間でリーク不良が発生しやすい。本発明では、以下に示すように、この種のリーク不良を効率よく検出でき、テストの効率を向上できる。【００２７】  例えば、通常動作モードＮＲＭＬにおいて、アドレス信号Ａａ、Ａｂが書き込みコマンドとともにメモリＭＥＭに順次に供給され、高論理レベルＨおよび低論理レベルＬがデータ端子Ｄａ、Ｄｂにそれぞれ供給される。通常動作モードＮＲＭＬ中、データスワップ回路ＤＳＷは、接続の入れ替えを禁止する。このため、データ端子Ｄａに供給された書き込みデータＨは、データ端子Ｄａに対応するビット線対ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ端子Ｄｂに供給された書き込みデータＬは、データ端子Ｄｂに対応するビット線対ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。センスアンプＳＡが活性化されている間、データ端子Ｄａに対応するビット線ＢＬ、／ＢＬは、Ｈレベル（例えば、電源電圧）およびＬレベル（例えば、接地電圧）にそれぞれ保持される。データ端子Ｄｂに対応するビット線ＢＬ、／ＢＬは、ＬレベルおよびＨレベルにそれぞれ保持される。【００２８】  ここで、データ端子Ｄａに対応するセンスアンプ領域ＳＡＡでは、コンタクトＣａの両側のビット線／ＢＬ、ＢＬは、ＬレベルおよびＨレベルにそれぞれ保持される。データ端子Ｄｂに対応するセンスアンプ領域ＳＡＡでは、コンタクトＣａの両側のビット線／ＢＬ、ＢＬは、ＨレベルおよびＬレベルにそれぞれ保持される。このため、通常動作モードＮＲＭＬでバーンインテスト等のストレステストを実施するときに、ビット線ＢＬ、／ＢＬの一方とコンタクトＣａの間にストレスが掛かるが、ビット線ＢＬ、／ＢＬの他方とコンタクトＣａの間にストレスは掛からない。【００２９】  一方、テストモードＴＳＴでは、データスワップ回路ＤＳＷは、アドレス信号Ａａが供給されたときにデータ信号Ｄａとデータ信号Ｄｂの入れ替えを禁止し、アドレス信号Ａｂが供給されたときにデータ信号Ｄａとデータ信号Ｄｂを入れ替える。このため、アドレス信号Ａｂおよびデータ端子Ｄａに対応するビット線ＢＬ、／ＢＬは、データ端子Ｄｂに供給された書き込みデータＬに対応するＬレベルおよびＨレベルに保持される。アドレス信号Ａｂおよびデータ端子Ｄｂに対応するビット線ＢＬ、／ＢＬは、データ端子Ｄａに供給された書き込みデータＨに対応するＨレベルおよびＬレベルに保持される。すなわち、データ端子Ｄａ、Ｄｂに供給するデータ信号の論理をアドレス信号ＡＤに応じて変えることなく、同じデータ端子Ｄａ（またはＤｂ）に対応する２つのセンスアンプ領域ＳＡＡに、互いに反対の論理のデータを容易に書き込むことができる。【００３０】  これにより、テストモードＴＳＴでバーンインテスト等のストレステストを実施するときに、１つのテストパターンＴＰ０（データ信号のパターン）のみを用いて、ビット線／ＢＬとコンタクトＣａの間、およびビット線ＢＬとコンタクトＣａの間の両方にストレスを掛けることができる。ストレステスト時に、アドレス信号ＡＤに応じてテストパターンを切り替える必要がないため、テストパターンを容易に設計でき、テストの効率を向上できる。【００３１】  以上、第１の実施形態では、同じデータ端子ＤＱに対応し、異なるアドレスＡＤが割り当てられ、互いに隣接して配置される一対のアクセス制御回路を有する半導体メモリＭＥＭにおいて、��ータ端子ＤＱに供給するデータ信号の論理をアドレス信号ＡＤに応じて変更することなく、一方のアクセス制御回路のビット線／ＢＬと、他方のアクセス制御回路のビット線ＢＬに同じ論理レベルのデータ信号を与えることができる。したがって、一対のアクセス制御回路の間に配置されるコンタクトＣａ（またはＣｂ、Ｃｃ）と、このコンタクトＣａ（またはＣｂ、Ｃｃ）に隣接するビット線／ＢＬ、ＢＬとの間に、データ信号の入力データを変えることなくストレスを与えることができる。この結果、テストの効率を向上でき、テストコストを削減できる。【００３２】  図３は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体メモリＭＥＭは、例えば、ＤＲＡＭである。ＤＲＡＭは、クロック同期式でもよく、クロック非同期式でもよい。メモリＭＥＭは、コマンドデコーダ１０、動作制御回路１２、アドレスバッファ１４、データ入出力バッファ１６、メモリコア１８およびデータスワップ回路ＤＳＷを有している。なお、セルフリフレッシュモードを有するＤＲＡＭは、セルフリフレッシュ動作を実行するためのリフレッシュタイマおよびリフレッシュアドレス生成回路等を有している。本発明は、セルフリフレッシュには関係しないため、これ等回路の記載を省略している。【００３３】  コマンドコーダ１０は、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア１８のアクセス動作を実行するために読み出しコマンドＲＤＺ、書き込みコマンドＷＲＺおよびリフレッシュコマンドＲＥＦＺとして出力する。これ等コマンドＲＤＺ、ＷＲＺ、ＲＥＦＺは、メモリコア１８をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳである。【００３４】  動作制御回路１２は、読み出しコマンドＲＤＺ、書き込みコマンドＷＲＺおよびリフレッシュコマンドＲＥＦＺに応答してメモリコア１８に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるためのワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、スイッチ制御信号ＢＴ、プリチャージ制御信号ＢＲＳおよびコラム制御信号ＣＬＺを出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御する基本タイミング信号である。センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御する基本タイミング信号である。スイッチ制御信号ＢＴは、後述する接続スイッチＢＴのオン／オフを制御する基本タイミング信号である。プリチャージ制御信号ＢＲＳは、後述するプリチャージ回路ＰＲＥのオン／オフを制御する基本タイミング信号である。コラム制御信号ＣＬＺは、後述するコラムスイッチＣＳＷのオン／オフを制御する基本タイミング信号である。【００３５】  アドレスバッファ１４は、アドレス信号ＡＤを受け、受けたアドレス信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、ビット線ＢＬ、／ＢＬおよびセンスアンプＳＡ等を選択するために供給される。この実施形態では、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、共通のアドレス端子ＡＤに異なるタイミングで供給される（アドレスマルチプレクス方式）。具体的には、ロウアドレス信号ＲＡＤは、ロウアドレスストローブ信号／ＲＡＳに同期してアドレス端子ＡＤに供給される。コラムアドレス信号ＣＡＤは、コラムアドレスストローブ信号／ＣＡＳに同期してアドレス端子ＡＤに供給される。【００３６】  データ入出力バッファ１６は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号を内部データバスＩＤＱおよびコモンデータバスＣＤＢに出力する。また、デー���入出力バッファ１６は、メモリセルＭＣからの読み出しデータ信号をコモンデータバスＣＤＢおよび内部データバスＩＤＱを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。なお、この実施形態では、説明を分かりやすくするために、データ端子ＤＱのビット数は４（ＤＱ０−ＤＱ３）である。しかしながら、実際のデバイスでは、データ端子ＤＱのビット数は、８、１６または３２等である。例えば、データ端子ＤＱが８ビットのとき、以下のＤＱ０−３、ＩＤＱ０−３等の説明は、ＤＱ０−３（またはＤＱ４−７）、ＩＤＱ０−３（またはＩＤＱ４−７）に置き換えられる。【００３７】  データスワップ回路ＤＳＷの機能は、第１の実施形態のデータスワップ回路ＤＳＷの機能と同じである。データスワップ回路ＤＳＷは、通常動作モード中に（テスト制御信号ＴＥＳＴＺ＝低論理レベル）、データ端子ＤＱ０−３で受けたデータ信号に対応する相補の内部データ信号ＩＤＱ０−３、／ＩＤＱ０−３を、コモンデータバスＣＤＢ０−３、／ＣＤＢ０−３（データ線）に出力する。また、データスワップ回路ＤＳＷは、テストモード中に（テスト制御信号ＴＥＳＴＺ＝高論理レベル）、データ端子ＤＱ−３で受けたデータ信号に対応する相補の内部データ信号ＩＤＱ０−３、／ＩＤＱ０−３を、コラムアドレス信号ＣＡＤ０の論理に応じて入れ替え、コモンデータバスＣＤＢ０−３、／ＣＤＢ０−３に出力する。データスワップ回路ＤＳＷの動作の詳細は、図１０および図１１で説明する。【００３８】  データスワップ回路ＤＳＷは、メモリコア１８の外側に、ライトアンプＷＡおよびリードアンプＲＡとデータ入出力バッファ１６との間に配置されている。一般に、メモリコア１８のレイアウト領域は、基本の回路ブロックが繰り返し配置されており、トランジスタおよび配線等は高い密度で配置されている、このため、これ等レイアウト領域にデータスワップ回路ＤＳＷを挿入する場合、大きなレイアウト変更が必要である。一方、メモリコア１８の外側の領域は、回路を挿入する余裕がある場合が多い。このため、メモリコア１８のレイアウト領域に影響を与えることなく、チップサイズの増加を最小限にして、データスワップ回路ＤＳＷを配置できる。【００３９】  メモリコア１８は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ（プリチャージスイッチ）、接続スイッチＢＴ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよび複数のメモリブロックＲＢＬＫを有している。メモリブロックＲＢＬＫは、図には示していないが、例えば４つ形成されている。各メモリブロックＲＢＬＫは、マトリックス状に配置された複数のメモリセルＭＣと、第１方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬと、第１方向に直交する第２方向に並ぶメモリセルＭＣに接続されたワード線ＷＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。なお、キャパシタの他端は、プリチャージ電圧線ＶＰＲの代わり���、セルプレート電圧線ＶＣＰ（図示せず）に接続してもよい。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。【００４０】  ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＲＡＤをデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱのビット数（この例では４つ）に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、コモンデータバスＣＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。なお、以降の説明では、一対のメモリブロックＲＢＬＫに挟まれたプリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷは、アクセス制御回路と称する。アクセス制御回路が配置される領域は、センスアンプ領域ＳＡＡと称する。【００４１】  図４は、図３に示した半導体メモリＭＥＭが搭載されるシステムの一例を示している。この例は、ウエハＷＡＦに形成されたメモリＭＥＭをテストするテストシステムＴＳＹＳを示している。テストシステムＴＳＹＳは、メモリＭＥＭをアクセスするＬＳＩテスタＴＥＳＴ（コントローラ）と、ＬＳＩテスタＴＥＳＴの図示しないプローバ等に搭載されるウエハ状態ＷＡＦのメモリＭＥＭとで構成される。【００４２】  テストシステムＴＳＹＳでは、メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴは、コマンド信号ＣＭＤおよびテスト制御信号ＴＥＳＴＺとともに外部電源電圧ＶＤＤおよび接地電圧ＶＳＳをメモリＭＥＭに供給する。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに同時に接続してもよい。ＬＳＩテスタＴＥＳＴに同時に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。この実施形態では、ＬＳＩテスタＴＥＳＴは、後述するストレステスト（図１１および図１２）を実施するときに、テスト制御信号ＴＥＳＴＺを高論理レベルに活性化する。メモリＭＥＭは、テスト制御信号ＴＥＳＴＺの活性化に応答してテストモードにエントリし、テスト制御信号ＴＥＳＴＺの非活性化に応答してテストモードからイクジットする。【００４３】  図５は、図３に示した半導体メモリＭＥＭが搭載されるシステムの別の例を示している。このシステムＳＹＳは、メモリＭＥＭが搭載される製��の一部を構成する。すなわち、図５に示したメモリＭＥＭは、図４のテストシステムＴＳＹＳにより、良品と判定されたチップである。システムＳＹＳは、例えば、シリコン基板上に集積されたシステムインパッケージＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）として形成されている。ＳＩＰは、図３に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のメインシステムＭＳＹＳに接続される。ＣＰＵは、メモリＭＥＭをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。テスト制御信号端子ＴＥＳＴＺは、ＳＩＰ上で接地されている。すなわち、テスト制御信号ＴＥＳＴＺは、常に非活性化され、スワップ回路ＤＳＷは、接続の切り替え（スワップ動作）を実施しない。【００４４】  図６は、図３に示したメモリコア１８の概要を示している。プリチャージ回路ＰＲＥ、接続スイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡは、各メモリブロックＲＢＬＫ０−３の両側に配置されている。すなわち、互いに隣接する一対のメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）の間に配置されるセンスアンプＳＡは、一対のメモリブロックＲＢＬＫに共有される（共有センスアンプ方式）。【００４５】  各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図３に示したセンスアンプ活性化信号ＬＥＺに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）に同期してセンスアンプＳＡの相補の出力をローカルデータバスＬＤＢ、／ＬＤＢに接続する。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。【００４６】  各接続スイッチＢＴは、スイッチ制御信号ＢＴ（ＢＴ０Ｌ−ＢＴ３Ｌ、ＢＴ０Ｒ−ＢＴ３Ｒ）に同期して動作する。スイッチ制御信号ＢＴの信号線は、接続スイッチＢＴのブロック毎に配線されている。各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）に同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。【００４７】  図７は、図３に示したメモリコア１８の要部を示している。センスアンプ領域ＳＡＡ（ＳＡＡ０−３）に示した数値は、対応するデータ端子ＤＱの番号を示している。各ビット線対ＢＬ、／ＢＬは、センスアンプ領域ＳＡＡを介して相補のローカルデータバスＬＤＢ、／ＬＤＢ（ＬＤＢ０−３、／ＬＤＢ０−３）に接続される。ローカルデータバ��ＬＤＢ、／ＬＤＢは、スイッチ（図中にＸを付けた丸印）を介して相補のメインデータバスＭＤＱ、／ＭＤＱ（ＭＤＱ０−３、／ＭＤＱ０−３）に接続される。スイッチは、メモリブロックＲＢＬＫを選択するためのアドレス信号ＡＤに応じてオンする。そして、メインデータバスＭＤＱは、アクセスされるメモリブロックＲＢＬＫ（ＲＢＬＫ０−３のいずれか）に対応するローカルデータバスＬＤＢ、／ＬＤＢに接続される。【００４８】  メインデータバスＭＤＱ、／ＭＤＱは、ライトアンプＷＡおよびリードアンプＲＡを介して相補のコモンデータバスＣＤＢ、／ＣＤＢ（ＣＤＢ０−３、／ＣＤＢ０−３）に接続される。そして、図３に示したように、コモンデータバスＣＤＢ、／ＣＤＢは、データスワップ回路ＤＳＷを介して相補の内部データバスＩＤＱ、／ＩＤＱ（ＩＤＱ０−３、／ＩＤＱ０−３；データ線）に接続される。なお、データバスは、相補のデータ線で構成しているが、シングルデータ線で構成してもよい。【００４９】  この例では、コラムアドレス信号ＣＡＤ（例えば、ＣＡＤ１−０）毎に、データ端子ＤＱ０、ＤＱ２に対応するセンスアンプ領域ＳＡＡ０、ＳＡＡ２と、データ端子ＤＱ１、ＤＱ３に対応するセンスアンプ領域ＳＡＡ１、ＳＡＡ３が、メモリセルアレイＡＲＹの両側（図の上下）に配置されている。偶数のコラムアドレス信号ＣＡＤ（ＣＡＤ０＝０）に対応する領域では、センスアンプ領域ＳＡＡ０、ＳＡＡ２およびセンスアンプ領域ＳＡＡ１、ＳＡＡ３が、図の左側から配置されている。奇数のコラムアドレス信号ＣＡＤ（ＣＡＤ０＝１）に対応する領域では、センスアンプ領域ＳＡＡ０、ＳＡＡ２およびセンスアンプ領域ＳＡＡ１、ＳＡＡ３が、図の右側から配置されている。このように、偶数のコラムアドレス信号ＣＡＤ（ＣＡＤ０＝０）に対応するセンスアンプ領域ＳＡＡ０−３と、奇数のコラムアドレス信号ＣＡＤ（ＣＡＤ０＝１）に対応するセンスアンプ領域ＳＡＡ０−３は、互いにミラー対称にレイアウトされている。メモリセルアレイＡＲＹでは、ビット線ＢＬ、／ＢＬは、図の縦方向（第１方向）に向けて延在しており、図の横方向（第２方向）に向けて交互に配列されている。図中のＣＬ０−３は、コラムスイッチＣＳＷをオンするためのコラムスイッチ信号を示している。コラムスイッチ信号ＣＬ０−３は、コラムアドレス信号ＣＡＤ０−１の値に応じて生成される。【００５０】  データスワップ回路ＤＳＷは、テスト制御信号ＴＥＳＴＺが非活性化される通常動作モード中に、内部データバスＩＤＱ０−３、／ＩＤＱ０−３を、コモンデータバスＣＤＢ０−３、／ＣＤＢ０−３に接続する。データスワップ回路ＤＳＷは、テスト制御信号ＴＥＳＴＺが活性化されるテストモード中に、コラムアドレス信号ＣＡＤ０が０（偶数）のときに、内部データバスＩＤＱ０−３、／ＩＤＱ０−３を、コモンデータバスＣＤＢ０−３、／ＣＤＢ０−３に接続する（接続の入れ替えは禁止）。データスワップ回路ＤＳＷは、テストモード中に、コラムアドレス信号ＣＡＤ０が１（奇数）のときに、内部データバスＩＤＱ０、ＩＤＱ１、ＩＤＱ２、ＩＤＱ３、／ＩＤＱ０、／ＩＤＱ１、／ＩＤＱ２、／ＩＤＱ３を、コモンデータバスＣＤＢ２、ＣＤＢ３、ＣＤＢ０、ＣＤＢ１、��ＣＤＢ２、／ＣＤＢ３、／ＣＤＢ０、／ＣＤＢ１に接続する（接続の入れ替え；スワップ動作）。【００５１】  図８は、図７に示した内部データバスＩＤＱ０、ＩＤＱ２、／ＩＤＱ０、／ＩＤＱ２のデータスワップ回路ＤＳＷの詳細を示している。内部データバスＩＤＱ１、ＩＤＱ３、／ＩＤＱ１、／ＩＤＱ３のデータスワップ回路ＤＳＷは、信号名を図中の括弧で示している。データスワップ回路ＤＳＷは、ＮＡＮＤゲート、インバータＩＮＶおよびコモンデータバスＣＤＢ０−３と内部データバスＩＤＱ０−３との間に配置された８つのＣＭＯＳトランスミッションゲートを有している。ＮＡＮＤゲートは、高論理レベルのテスト制御信号ＴＥＳＴＺと高論理レベルのコラムアドレス信号ＣＡＤ０（奇数のＣＬが選択される）を受けたときにスイッチ信号ＳＷＸを低論理レベルに活性化する。インバータＩＮＶは、スイッチ信号ＳＷＺの論理レベルを反転する。そして、スイッチ信号ＳＷＸの活性化中に、データ信号の伝達経路が交差して、上述したスワップ動作が実行される。【００５２】  図９は、図６に破線枠で示した領域（ＤＱ０、２に対応する領域）の詳細を示している。なお、便宜上、図９では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたセンスアンプ領域ＳＡＡのビット線も、ビット線ＢＬ、／ＢＬと称する。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧）として機能する。ビット線ＢＬ、／ＢＬは、図２と同様に、第１メタル配線層Ｍ１を用いて形成されている。【００５３】  図中に縦方向に延びる太い破線枠は、図２に示した第２メタル配線層Ｍ２を用いて形成された配線を示している。Ｘを付けた四角印は、第２メタル配線層Ｍ２の配線を半導体基板（拡散層）またはポリシリコン配線等に接続するためのコンタクト（図２に示したＣａ、Ｃｂ、Ｃｃに対応する）を示している。例えば、プリチャージ電圧線ＶＰＲのコンタクトは、アドレス信号の割り当てが互いに異なり（ＣＬ０、ＣＬ１）、同じデータ端子ＤＱ２に対応する一対のプリチャージ回路ＰＲＥの間に配置されている。プリチャージ制御信号線ＢＲＳ１Ｒのコンタクトは、同じアドレス信号（ＣＬ０またはＣＬ１）で、互いに異なるデータ端子ＤＱ０、ＤＱ２に対応するプリチャージ回路ＰＲＥの間に配置されている。センスアンプ活性化信号線ＰＳＡ２、ＮＳＡ２のコンタクト、センスアンプＳＡのｐＭＯＳトランジスタが形成されるＮウエル領域ＮＷのコンタクト、およびセンスアンプＳＡのｎＭＯＳトランジスタが形成されるＰウエル領域ＰＷのコンタクトは、各センスアンプＳＡの両側に配置されている。【００５４】  例えば、プリチャージ電圧ＶＰＲは、常に、内部電源電圧ＶＩＩの２分の１の値（１／２ＶＩＩ）に設定される。プリチャージ制御信号ＢＲＳ１Ｒの電圧は、プリチャージ回路ＰＲＥのオン時に高電圧に設定され、プリチャージ回路ＰＲＥのオフ時に低電圧に設定される。センスアンプ活性化信号線ＰＳＡ２は、センスアンプＳＡの動作時にＶＩＩに設定され、センスアンプＳＡの非動作時に１／２ＶＩＩに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡの動作時にＶＳＳに設定され、センスアンプＳＡの非動作時に１／２ＶＩＩに設定される。Ｎウエル領域ＮＷは、常にＶＩＩに設定され、Ｐウエル領域ＰＷは、常にＶＳＳに設定される。なお、Ｎウエル領域ＮＷおよびＰウエル領域ＰＷの配線（第２メタル配線層Ｍ２）は、特に図示していないが、センスアンプ活性化信号線ＰＳＡ２、ＮＳＡ２に沿って、図の縦方向に形成される。【００５５】  各プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）を受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。【００５６】  接続スイッチＢＴは、ｎＭＯＳトランジスタにより構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ１Ｒ、ＢＴ２Ｌ）を受けている。接続スイッチＢＴは、高論理レベルのスイッチ制御信号ＢＴを受けている間、メモリブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。【００５７】  センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡ（ＰＳＡ２）を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡ（ＮＳＡ２）を受けている。【００５８】  コラムスイッチＣＳＷは、ビット線ＢＬをローカルデータバスＬＤＢに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをローカルデータバス／ＬＤＢに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（ＣＬ０またはＣＬ１）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してローカルデータバスＬＤＢ、／ＬＤＢに伝達される。書き込み動作時に、ローカルデータバスＬＤＢ、／ＬＤＢを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。【００５９】  図１０は、第２の実施形態における通常動作モード時の書き込み動作を示している。なお、本発明前のバーンインテスト等のストレステストにおける書き込み動作では、図１０と��じ動作が実施されている。【００６０】  この実施形態では、例えば、一対のデータ端子ＤＱ０、ＤＱ２に対応する一対のセンスアンプ領域（アクセス制御回路）ＳＡＡ０、ＳＡＡ２により、異なるアドレスＣＡＤ０が割り当てられた複数のアクセス制御回路グループＳＡＡＧが構成されている。互いに隣接する一対のアクセス制御回路グループＳＡＡＧは、図の横方向（第２方向）に並ぶアクセス制御回路ＳＡＡ０、ＳＡＡ２に割り当てられたデータ端子ＤＱ０、ＤＱ２の番号の順序が互いに逆である。一対のアクセス制御回路グループＳＡＡＧ内の４つのアクセス制御回路ＳＡＡ０、ＳＡＡ２のうち、１つのデータ端子ＤＱ２に対応し、かつ異なるアドレスＣＡＤ０が割り当てられた一対のアクセス制御回路ＳＡＡ２は、互いに隣接する位置に配置されている。例えば、一対のアクセス制御回路グループＳＡＡＧに共通のノードに、電圧を供給する共通コンタクトＰＷは、一対のアクセス制御回路グループＳＡＡＧの間に配置されている。互いに隣接する一対のアクセス制御回路グループＳＡＡＧは、図７で説明したように、互いにミラー対称にレイアウトされている。【００６１】  この例では、データ端子ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に、それぞれレベルＨ、Ｌ、Ｌ、Ｈが供給される。通常動作モード中、データスワップ回路ＤＳＷは、スワップ動作を実施しない。このため、データ端子ＤＱ０、ＤＱ２に対応するセンスアンプ領域ＳＡＡのビット線ＢＬ、／ＢＬは、図の左側からレベルＨ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌに変化する。データ端子ＤＱ１、ＤＱ３に対応するセンスアンプ領域ＳＡＡのビット線ＢＬ、／ＢＬは、図の左側からレベルＬ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｈに変化する。互いに隣接するセンスアンプ領域ＳＡＡ２の間に形成されたコンタクト（例えば、Ｐウエル領域ＰＷのＬ（ＶＳＳ））は、このコンタクトＰＷに隣接するビット線／ＢＬとの間ではストレスが掛かる。一方、コンタクトＰＷとこのコンタクトＰＷに隣接するビット線ＢＬとの間ではストレスが掛からない。コンタクトＰＷとビット線ＢＬとの間にストレスを掛けるためには、、コラムアドレスＣＡＤが１のときに、データ端子ＤＱ０−３にレベルＬ、Ｈ、Ｈ、Ｌを供給する必要がある。【００６２】  図１１は、第２の実施形態におけるテストモード時の書き込み動作を示している。この例では、バーンインテスト等のストレステストにおいて、図１０と同様に、データ端子ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に、それぞれレベルＨ、Ｌ、Ｌ、Ｈが供給される。テストモード中、データスワップ回路ＤＳＷは、アドレス信号ＣＡＤ０＝１のときスワップ動作を実施する。このため、アドレス信号ＣＡＤ０＝１に対応するメインデータバスＭＤＱ０−３のレベルは、それぞれＬ、Ｈ、Ｈ、Ｌに設定される。これにより、データ端子ＤＱ０、ＤＱ２に対応するセンスアンプ領域ＳＡＡのビット線ＢＬ、／ＢＬは、図の左側からレベルＨ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈに変化する。データ端子ＤＱ１、ＤＱ３に対応するセンスアンプ領域ＳＡＡのビット線ＢＬ、／ＢＬは、図の左側からレベルＬ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌに変化する。したがって、互いに隣接するセンスアンプ領域ＳＡＡ２の間に形成されたコンタクト（例えば、Ｐウ��ル領域ＰＷのＬ（ＶＳＳ））は、このコンタクトＰＷの両側に隣接するビット線／ＢＬ、ＢＬとの間でストレスが掛かる。コンタクトＰＷとこのコンタクトＰＷの両側の／ＢＬ、ＢＬとの間に、データ信号のテストパターンを変えることなくストレスを掛けることができるため、テストの効率を向上できる。また、ストレステスト時に、アドレス信号ＡＤに応じてデータ信号のパターンを切り替える必要がない。このため。テストパターンを容易に設計でき、テストの効率を向上できる。【００６３】  なお、プリチャージ電圧ＶＰＲ（電圧は１／２ＶＩＩ）のコンタクトと、このコンタクトの両側に隣接するビット線／ＢＬ、ＢＬとの間にストレスを掛ける場合、データ端子ＤＱ０−３にＨ、Ｌ、Ｌ、ＨまたはＬ、Ｈ、Ｈ、Ｌを供給し、ビット線／ＢＬ、ＢＬのレベルをＨレベルまたはＬレベルに設定すればよい。Ｎウエル領域ＮＷ（電圧はＶＩＩ）のコンタクトと、このコンタクトの両側に隣接するビット線／ＢＬ、ＢＬとの間にストレスを掛ける場合、データ端子ＤＱ０−３にＬ、Ｈ、Ｈ、Ｌを供給し、ビット線／ＢＬ、ＢＬのレベルをＬレベルに設定すればよい。【００６４】  図１２は、第２の実施形態におけるストレステストの例を示している。ストレステストは、例えば、図４に示したテストシステムＴＳＹＳを用いて実施される。図１２のフローは、図４のＬＳＩテスタＴＥＳＴが実行するテストプログラムを示している。以下では、説明を簡単にするために、メモリＭＥＭが２本のワード線ＷＬ０−１を有し、２ビット（０から３の４値）のコラムアドレス信号ＣＡＤを有する例について説明する。【００６５】  まず、ステップＳ１０において、テストパターンＴＰ０が設定される。テストパターンＴＰ０は、例えば、図１１に示したように、アドレス信号ＡＤによらず、データ端子ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に、それぞれレベルＨ、Ｌ、Ｌ、Ｈを与えるパターンである。ステップＳ１２において、アクティブコマンドＡＣＴＶおよびアクティブコマンドＡＣＴＶとともにメモリＭＥＭに供給されるロウアドレス信号ＲＡＤによりワード線ＷＬ０が活性化される。【００６６】  ステップＳ１４−Ｓ２０において、コラムアドレス信号ＣＡＤを順次更新しながら書き込みコマンドＷＲがメモリＭＥＭに供給され、書き込み動作が実行される。この際、ステップＳ１６、Ｓ２０では、データスワップ回路ＤＳＷによるスワップ動作が実施される。スワップ動作により、例えば、データ端子ＤＱ０に供給されたデータ信号は、データ端子ＤＱ２に対応するメモリセルＭＣに書き込まれる。ステップＳ２２において、プリチャージコマンドＰＲＥがメモリＭＥＭに供給される。ステップＳ２４−Ｓ３４において、ステップＳ１２−Ｓ２２と同様に、ワード線ＷＬ１に接続されたメモリセルＭＣの書き込み動作が実行される。この際、ステップＳ２８、Ｓ３２では、データスワップ回路ＤＳＷによるスワップ動作が実施される。【００６７】  次に、ステップＳ３６において、アクティブコマンドＡＣＴＶによりワード線ＷＬ０が活性化される。ステップＳ３８−Ｓ４４において、コラムアドレス信号ＣＡＤを順次更新しながら読み出しコマンドＲＤがメモリＭＥＭに供給され、メモリセルＭＣから読み出されたデー���が期待値と比較される。ステップＳ４６において、プリチャージコマンドＰＲＥがメモリＭＥＭに供給される。ステップＳ４８−Ｓ５８において、ステップＳ３６−Ｓ４６と同様に、ワード線ＷＬ１に接続されたメモリセルＭＣの読み出し動作が実行され、読み出しデータが期待値と比較される。そして、テストの１つが終了する。【００６８】  この実施形態では、メモリＭＥＭは、データスワップ回路ＤＳＷを有しているため、コラムアドレス信号ＣＡＤ毎にデータのパターン（テストパターン）を切り替える必要はない。このため、テストプログラムのステップ数を少なくでき、テスト時間を短縮できる。さらに、テストプログラムの設計時間を短縮できる。【００６９】  図１３は、本発明前のストレステストの例を示している。本発明前では、図１１に示したように、データ端子ＤＱ０、ＤＱ２に対応するセンスアンプ領域ＳＡＡのビット線ＢＬ、／ＢＬを、図の左側からレベルＨ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈに設定するために、コラムアドレス信号ＣＡＤ０＝０の書き込み動作と、コラムアドレス信号ＣＡＤ０＝１の書き込み動作とで、テストパターンを変える必要があった。具体的には、コラムアドレス信号ＣＡＤ０＝０の書き込み動作では、データ端子ＤＱ０−３にレベルＨ、Ｌ、Ｌ、Ｈを与え、コラムアドレス信号ＣＡＤ０＝１の書き込み動作では、データ端子ＤＱ０−３にレベルＬ、Ｈ、Ｈ、Ｌを与える必要があった。このために、コラムアドレス信号ＣＡＤが偶数のときに、テストパターンＴＰ０で書き込み動作が実行され、コラムアドレス信号ＣＡＤが奇数のときに、テストパターンＴＰ１で書き込み動作が実行される。テストパターンＴＰ１は、データ端子ＤＱ０−３に、それぞれレベルＬ、Ｈ、Ｈ、Ｌを与えるパターンである。テストパターンを切り替えるため、書き込み動作におけるアクティブコマンドＡＣＴＶとプリチャージコマンドＰＲＥの回数は、図１２の２倍になる。読み出し動作（ステップＳ３６−Ｓ５８）は、図１２と同じである。この結果、テストプログラムのステップ数が増え、テスト時間を長くなる。さらに、テストプログラムの設計時間も長くなる。【００７０】  以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ミラー対称のアクセス制御回路グループＳＡＡＧを有する半導体メモリＭＥＭにおいて、テストの効率を向上でき、テストコストを削減できる。【００７１】  図１４は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、テスト制御信号ＴＥＳＴＺがモードレジスタ２０Ａから出力される。また、コマンドデコーダ１０Ａは、第２の実施形態のコマンドデコーダ１０の機能に加えて、モードレジスタ設定コマンドＭＲＳＺをデコードする機能を有する。【００７２】  コマンドデコーダ１０Ａおよびモードレジスタ２０Ａを除く構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＤＲＡＭである。半導体メモリＭＥＭは、図４および図５に示したように、コントローラＴＥＳＴ（またはＣＰＵ）とともにシステムＴＳＹＳ（または、ＳＹＳ）を構成する。但し、コントローラＴＥＳＴは、テスト制御信号ＴＥＳＴＺではなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤにより、データスワップ回路ＤＳＷの動作を制御する。【００７３】  モードレジスタ２０Ａは、例えば、モードレジスタ設定コマンドＭＲＳＺとともに供給されるアドレス信号ＲＡＤ、ＣＡＤの値が、テストモードを示し、かつデータスワップ回路ＤＳＷのスワップ動作を示すときに、テスト制御信号ＴＥＳＴＺを活性化する。活性化されたテスト制御信号ＴＥＳＴＺは、モードレジスタ設定コマンドＭＲＳＺとともに供給されるアドレス信号ＲＡＤ、ＣＡＤの値が、テストモードの解除を示すときに非活性化される。これにより、第２の実施形態と同じ動作を実現できる。以上、第３の実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。【００７４】  図１５は、本発明の第４の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、データ入出力バッファ１６とデータスワップ回路ＤＳＷの間に圧縮制御回路２２Ｂが設けられている。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＤＲＡＭである。半導体メモリＭＥＭは、図４および図５に示したように、コントローラＴＥＳＴ（またはＣＰＵ）とともにシステムＴＳＹＳ（または、ＳＹＳ）を構成する。【００７５】  但し、テストシステムＴＳＹＳにおいて、ＬＳＩテスタＴＥＳＴとメモリＭＥＭの間に接続されるデータ信号線ＤＱは、例えば、ＤＱ０のみである。換言すれば、メモリＭＥＭは、いわゆるデータ圧縮テストの機能を有している。これにより、ＬＳＩテスタＴＥＳＴに接続するデータ端子ＤＱの数を少なくでき、ＬＳＩテスタＴＥＳＴに同時に接続できるメモリＭＥＭの数を、第２の実施形態に比べて増やすことができる。この結果、テスト時間およびテストコストを削減できる。【００７６】  データスワップ回路ＤＳＷは、スワップ信号ＳＷＺの活性化中にスワップ動作を実施し、スワップ信号ＳＷＺの非活性化中にスワップ動作を禁止する。スワップ信号ＳＷＺは、第２の実施形態のコラムアドレス信号ＣＡＤ０およびテスト制御信号ＴＥＳＴＺの機能を兼ねており、図８に示した信号ＳＷＺと等価の信号である。したがって、通常動作モード中のデータスワップ回路ＤＳＷの動作は、第１および第２の実施形態と同じである。【００７７】  図１６は、図１５に示した圧縮制御回路２２Ｂの詳細を示している。圧縮制御回路２２Ｂは、テストパターンジェネレータＴＰＧ、テスト結果比較器ＣＯＭＰおよびスイッチ回路Ｗ１、ＳＷ２を有している。なお、図１６では、正論理のデータ信号線のみを示し、負論理のデータ信号線（例えば、／ＩＤＱ０−３）の記載は省略している。【００７８】  テストパターンジェネレータＴＰＧは、テスト制御信号ＴＥＳＴＺの活性中（テストモード中）に動作し、例えば、コラムアドレス信号ＣＡＤとデータ端子ＤＱ０で受けた書き込みデータとに基づいて、データスワップ回路ＤＳＷに出力する書き込みデータ信号のテストパターン（ＩＤＱ０−３、／ＩＤＱ０−３）を生成する。すなわち、図１２に示したストレステストにおいて、書き込みデータ信号のテストパターンは、圧縮制御回路２２Ｂにより生成される。生成されるテストパターンは、テストモード端子ＴＭＤで受けるテストモード信号ＴＭＤに応じて異なる。【００７９】  また、テストパターンジェネレータＴＰＧは、生成するテストパターンに応じて、データスワップ回路ＤＳＷのスワップ動作が必要と判断したときに、スワップ信号ＳＷＺを活性化する。テストパターンジェネレータＴＰＧは、通常動作モード中に（ＴＥＳＴＺ＝Ｌレベル）、スワップ信号ＳＷＺを非活性化する。【００８０】  テスト結果比較器ＣＯＭＰは、テスト制御信号ＴＥＳＴＺの活性中（テストモード中）に動作し、メモリコア１８からの読み出しデータを期待値と比較し、比較結果をデータ信号ＤＱ０として出力する。テスト結果比較器ＣＯＭＰは、例えば、図１２に示したステップＳ３８−Ｓ４４、Ｓ５０−５６に対応して動作する。【００８１】  スイッチ回路ＳＷ１、ＳＷ２は、内部データバスＩＤＱ０−３にそれぞれ接続されたＣＭＯＳトランスミッションゲートを有している。スイッチ回路ＳＷ１は、通常動作モード中にオンし、テストモード中にオフする。スイッチ回路ＳＷ２は、通常動作モード中にオフし、テストモード中にオンする。これにより、通常動作モード中に、データ端子ＤＱ０−３に供給される書き込みデータ信号は、内部データ信号ＩＤＱ０−３、／ＩＤＱ０−３としてデータスワップ回路ＤＳＷに出力される。データスワップ回路ＤＳＷを介してメモリコア１８から読み出される読み出しデータ信号は、データ端子ＤＱ０−３に出力される。一方、テストモード中、テストパターンジェネレータＴＰＧにより生成される書き込みデータ信号は、内部データ信号ＩＤＱ０−３、／ＩＤＱ０−３としてデータスワップ回路ＤＳＷに出力される。データスワップ回路ＤＳＷを介してメモリコア１８から読み出される読み出しデータ信号は、テスト結果比較器ＣＯＭＰに出力される。【００８２】  例えば、テストモード中に、テストパターンジェネレータＴＰＧは、データ端子ＤＱ０に供給されるデータ信号がＬレベルのとき、内部データ信号線ＩＤＱ０−３にレベルＬ、Ｈ、Ｈ、Ｌを出力し、データ端子ＤＱ０に供給されるデータ信号がＨレベルのとき、内部データ信号線ＩＤＱ０−３にレベルＨ、Ｌ、Ｌ、Ｈを出力する。また、テストパターンジェネレータＴＰＧは、コラムアドレス信号ＣＡＤ＝０のとき、スワップ信号ＳＷＺを非活性化し、コラムアドレス信号ＣＡＤ＝１のとき、スワップ信号ＳＷＺを活性化する。これにより、第２の実施形態と同じストレステストが実施可能である。【００８３】  この実施形態では、テストモード中にメモリセルＭＣに書き込まれるデータ信号は、圧縮制御回路２２Ｂにより生成される。このため、スワップ動作を実施するか禁止するかは、メモリＭＥＭの外部では判断できない。この判断を圧縮制御回路２２Ｂにより実施することにより、データ圧縮機能を有する半導体メモリＭＥＭにおいても、テストの効率を向上でき、テストコストを削減できる。以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。【００８４】  図１７は、本発明の第５の実施形態を示している。第２、第３および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、テスト制御信号ＴＥＳＴＺおよびテストモード信号ＴＭＤがモードレジスタ２０Ｃから出力される。また、コマンドデコーダ１０Ａは、第２の実施形態のコマンドデコーダ１０の機能に加えて、モードレジスタ設定コマンドＭＲＳＺをデコードする機能を有する。コマンドデコーダ１０Ａおよびモードレジスタ２０Ｃを除く構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＤＲＡＭである。半導体メモリＭＥＭは、図４および図５に示したように、コントローラＴＥＳＴ（またはＣＰＵ）とともにシステムＴＳＹＳ（または、ＳＹＳ）を構成する。但し、コントローラＴＥＳＴは、テスト制御信号ＴＥＳＴＺではなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤにより、データスワップ回路ＤＳＷの動作およびデータ圧縮テストを制御する。【００８５】  モードレジスタ２０Ｃは、例えば、モードレジスタ設定コマンドＭＲＳＺとともに供給されるアドレス信号ＲＡＤ、ＣＡＤの値に応じて、テスト制御信号ＴＥＳＴＺおよびテストモード信号ＴＭＤを出力する。これにより、第４の実施形態と同じ動作を実現できる。以上、第５の実施形態においても、上述した第２および第４の実施形態と同様の効果を得ることができる。【００８６】  なお、上述した実施形態では、本発明を、ＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）、ＳＲＡＭあるいは強誘電体メモリに適用してもよい。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。【００８７】  上述した第４および第５の実施形態では、データ圧縮テスト中に、データスワップ回路ＤＳＷを連動して動作する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データスワップ回路ＤＳＷは、データ圧縮テストと独立に動作させてもよい。また、テスト時に、スワップ信号ＳＷＺをメモリＭＥＭの外部に出力するテスト出力端子をメモリＭＥＭに形成してもよい。これにより、ＬＳＩテスタ等により、スワップ信号ＳＷＺをモニタできる。【００８８】  以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８９】  本発明は、半導体メモリ、およびこの半導体メモリをアクセスするコントローラを備えたシステムに適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
2009008031.tif 000020
2009008031.tif 000021