【手続補正書】
【提出日】平成16年10月20日(2004.10.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＭＩＳトランジスタを含む論理回路と、
上記論理回路内のＭＩＳトランジスタの動作電位供給点と電源線との間に接続された第１スイッチと、
複数のスタティック型メモリセルを含むメモリアレイと、
上記メモリセルを構成するＭＩＳトランジスタの基板電位を状態に応じて変える制御回路とを有する半導体装置。
【請求項２】
上記複数のＭＩＳトランジスタはＮチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを含み、上記Ｎチャネル型ＭＩＳトランジスタと上記Ｐチャネル型ＭＩＳトランジスタのゲート及びドレイン同士は接続されている請求項１に記載の半導体装置。
【請求項３】
上記論理回路内のＭＩＳトランジスタの基板電位を該ＭＩＳトランジスタの状態に応じて変える制御回路を具備する請求項１に記載の半導体装置。
【請求項４】
上記メモリセルのＭＩＳトランジスタの動作電位供給点と電源線との間に接続された第２スイッチとを更に具備し、
上記第１スイッチと上記第２スイッチと上記メモリセルの各ＭＩＳトランジスタの基板電位を該ＭＩＳトランジスタの状態に応じて変える制御回路と上記論理回路内の各ＭＩＳトランジスタの基板電位を状態に応じて変える制御回路はそれぞれＭＩＳトランジスタで構成され、
上記第１スイッチのＭＩＳトランジスタの絶縁膜の膜厚は上記第２スイッチのＭＩＳトランジスタの絶縁膜の膜厚より大きい請求項３に記載の半導体装置。
【請求項５】
上記メモリアレイを制御する回路と、上記制御回路の動作電位を変える第３スイッチとを更に具備し、
上記メモリアレイはブロックに分割され、ブロック毎に上記第３スイッチが動作電圧を制御する請求項４に記載の半導体装置。
【請求項６】
上記第１スイッチを構成するＭＩＳトランジスタのゲートは第１状態においてオフ状態、第２状態においてオン状態となるよう制御され、
上記論理回路内のＭＩＳトランジスタの基板電位を変える上記制御回路は上記論理回路内のＭＩＳトランジスタの基板電位を上記第１状態における上記ＭＩＳトランジスタのソース・ドレイン経路に流れる電流が上記第２状態に流れる電流よりも小さくなるように制御し、
上記メモリセルのＭＩＳトランジスタの基板電位を変える上記制御回路は上記メモリセルのＭＩＳトランジスタの基板電位を上記第１状態における上記ＭＩＳトランジスタのソース・ドレイン経路に流れる電流が上記第２状態に流れる電流よりも小さくなるように制御する請求項３に記載の半導体装置。
【請求項７】
Ｎチャネル型の第１ＭＩＳトランジスタと、第２ＭＩＳトランジスタと、第３ＭＩＳトランジスタと、第４ＭＩＳトランジスタを具備する第１メモリセルと、
Ｎチャネル型の第５ＭＩＳトランジスタと、第６ＭＩＳトランジスタと、第７ＭＩＳトランジスタと、第８ＭＩＳトランジスタを具備する第２メモリセルとを有し、
上記第１ＭＩＳトランジスタのゲート絶縁膜厚は上記第５ＭＩＳトランジスタのゲート絶縁膜厚よりも小さい半導体装置。
【請求項８】
入出力回路内の第９ＭＩＳトランジスタと、
第１０ＭＩＳトランジスタを具備する論理回路とを具備し、
上記第９ＭＩＳトランジスタのゲート絶縁膜厚は上記第１ＭＩＳトランジスタのゲート絶縁膜厚よりも大きく、
上記第１０ＭＩＳトランジスタのゲート絶縁膜厚は上記第５ＭＩＳトランジスタのゲート絶縁膜厚よりも小さい請求項７記載の半導体装置。
【請求項９】
入出力回路と論理回路を具備し、
上記論理回路内のＭＩＳトランジスタのゲート絶縁膜厚は上記第１ＭＩＳトランジスタのゲート絶縁膜厚と等しく、
上記入出力回路内のＭＩＳトランジスタのゲート絶縁膜厚は上記第５ＭＩＳトランジスタのゲート絶縁膜厚と等しく、
上記第１メモリセルはＰチャネル型の第９ＭＩＳトランジスタと第１０ＭＩＳトランジスタとを具備し、
上記第２メモリセルはＰチャネル型の第１１ＭＩＳトランジスタと第１２ＭＩＳトランジスタとを具備し、
上記第３ＭＩＳトランジスタと上記第４ＭＩＳトランジスタのゲートはワード線に接続され、上記第１ＭＩＳトランジスタのゲートは上記第４ＭＩＳトランジスタと、ドレインは上記第３ＭＩＳトランジスタと接続され、上記第２ＭＩＳトランジスタのゲートは上記第３ＭＩＳトランジスタと、ドレインは上記第２ＭＩＳトランジスタと接続され、
上記第７ＭＩＳトランジスタと上記第８ＭＩＳトランジスタのゲートはワード線に接続され、上記第５ＭＩＳトランジスタのゲートは上記第８ＭＩＳトランジスタと、ドレインは上記第７ＭＩＳトランジスタと接続され、上記第６ＭＩＳトランジスタのゲートは上記第７ＭＩＳトランジスタと、ドレインは上記第８ＭＩＳトランジスタと接続されている請求項７記載の半導体装置。
【請求項１０】
上記第１メモリセルの動作電位供給点と電源線との間にソース・ドレイン経路を有する第９ＭＩＳトランジスタを有し、
上記第９ＭＩＳトランジスタは第１状態においてオフ状態、第２状態においてオン状態となるよう制御され、
上記第２状態から上記第１状態へ変化する前に、上記第１メモリセルの情報は上記第２メモリセルに記憶される請求項７に記載の半導体装置。
【請求項１１】
複数のワード線と、ビット線の交点に配置された複数のメモリセルと、
上記ビット線に接続された読み出し・書き込み制御回路と、
上記ワード線を選択するデコーダと、
上記デコーダと第１ノードとの間に接続された第１スイッチと、
上記読み出し・書き込み制御回路と第２ノードとの間に接続された第２スイッチとを有する半導体装置。
【請求項１２】
上記第１スイッチは上記デコーダと上記第１ノードとの間にソース・ドレイン経路が接続されたＰチャネル型第１ＭＩＳトランジスタで構成され、
上記第２スイッチは上記読み出し・書き込み制御回路と上記第２ノードとの間にソース・ドレイン経路が接続されたＮチャネル型第２ＭＩＳトランジスタで構成される請求項１１に記載の半導体装置。
【請求項１３】
複数のＭＩＳトランジスタからなる論理回路と、
上記ＭＩＳトランジスタの動作電位点と電源線との間にソース・ドレイン経路を有する第３ＭＩＳトランジスタを具備し、上記第３ＭＩＳトランジスタのゲート絶縁膜厚は上記第１ＭＩＳトランジスタのゲート絶縁膜厚よりも大きい請求項１２に記載の半導体装置。
【請求項１４】
上記複数のメモリセルはブロックに分割され、上記ブロック毎に上記メモリセルの動作電位を制御するスイッチを有する請求項１１に記載の半導体装置。
【請求項１５】
入出力回路を有し、
上記入出力回路内のＭＩＳトランジスタのゲート絶縁膜厚は上記動作電位を制御するスイッチを構成するＭＩＳトランジスタのゲート絶縁膜厚よりも大きい請求項１４に記載の半導体装置。
【請求項１６】
複数のワード線と、ビット線の交点に配置された複数のメモリセルと、
第１電圧が供給される第１電源線と、
上記第１電圧より低い第２電圧が供給される第２電源線と、
上記ビット線に接続される読み出し・書き込み制御回路と、
上記ワード線を選択するデコーダと、
上記デコーダと上記第１電源線との間に接続される第１スイッチと、
上記読み出し・書き込み制御回路と上記第２電源線との間に接続された第２スイッチとを具備し、
上記デコーダは直接上記第２電源線に接続されることを特徴とする半導体装置。
【請求項１７】
上記読み出し・書き込み制御回路は直接上記第１電源線に接続される請求項１６に記載の半導体装置。
【請求項１８】
上記ビット線はプリチャージ期間に上記第１電圧でプリチャージされる請求項１７に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
スタンバイ時には、ロジック回路は動作していないため、ロジック回路についてはスイッチを用いて電源を遮断することによりリーク電流を減らすことができた。また、SRAMのメモリセルはフリップフロップ構造をしているため比較的リーク電流が少なく、また、従来のシステムLSIでは、搭載されるSRAM回路の容量が大きくなかったりしきい値の高いMOSトランジスタでSRAMのメモリセルを作っていたため、SRAM回路でのリーク電流は問題にはなっていなかった。しかし、MOSトランジスタの微細化がすすみ、システムLSIに大容量のSRAMが搭載され、SRAMのメモリセルを構成するMOSトランジスタのしきい値電圧が下げられると、SRAMのメモリセルにおけるリーク電流が無視できなくなる。ロジック回路では、電源をスイッチで遮断すればスタンバイ時のリーク電流を減らすことができるが、SRAM回路ではスタンバイ状態にデータを保持しておく必要があるため、電源を遮断することができず、リーク電流を低減することができない。また、低電圧化が進みMOSトランジスタのしきい値電圧が下がるとSRAM回路の中でメモリセルにアクセスするために付属している回路でのリーク電流が大きくなる。