【手続補正書】
【提出日】平成17年8月8日(2005.8.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の処理デバイスと、
該処理デバイス間の相互接続を提供する接続マトリクスと、
該接続マトリクスの構成を規定する手段と、を備えており、
前記処理デバイスの各々は、入力オペランドについて関数を実行して出力を生成するよう構成された算術論理演算装置を備えており、
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記算術論理演算装置への入力として提供されており、
前記接続マトリクスは、前記処理デバイスのうちの第１の処理デバイスの出力を該処理デバイスのうちの第２の処理デバイスに送信して前記第２の処理デバイスにより実行される関数を決定するように構成されていることを特徴とする、再構成可能デバイス。
【請求項２】
前記処理デバイスの各々が、アドレス指定可能な入力レジスタを備えておらず、このため、算術論理演算装置により相互接続から入力オペランドを直接受け取る、請求項１の再構成可能デバイス。
【請求項３】
前記処理デバイスの各々が、該処理デバイスのうちの別の処理デバイスの出力により決定することが可能な第１の複数の構成ビットと、該処理デバイスのうちの別の処理デバイスの出力により決定することが不可能な第２の複数の構成ビットとを有している、請求項１の再構成可能デバイス。
【請求項４】
前記処理デバイスの各々が、第１オペランド入力と、第２オペランド入力と、関数結果出力と、桁上げ入力と、桁上げ出力とを有しており、前記第１オペランド入力、前記第２オペランド入力、及び前記関数結果出力がｎビットであり（ｎは１より大きい整数）、前記桁上げ入力及び前記桁上げ出力が１ビットである、請求項１の再構成可能デバイス。
【請求項５】
前記ｎ＝４である、請求項４の再構成可能デバイス。
【請求項６】
前記処理デバイスの各々が、その関数の決定のために、該処理デバイスのうちの別の処理デバイスからのｎビット命令入力を受け取るように構成されている、請求項４の再構成可能デバイス。
【請求項７】
前記処理デバイスのうちの１つへの桁上げ入力が該処理デバイスの算術論理演算装置の関数を変更することを可能にする手段が設けられている、請求項４の再構成可能デバイス。
【請求項８】
前記手段が、前記桁上げ入力が算術論理演算装置の関数を論理補数に変更することを可能にするものである、請求項７の再構成可能デバイス。
【請求項９】
桁上げ入力を一定値に保持することを可能とする手段が前記処理デバイスの各々に設けられている、請求項４の再構成可能デバイス。
【請求項１０】
前記処理デバイスのうちの第１の処理デバイスが、該第１の処理デバイスの桁上げ入力の値に従って、前記処理デバイスのうちの第２の処理デバイスへの命令入力の２つの値間で多重化を行うために使用可能となっている、請求項４の再構成可能デバイス。
【請求項１１】
前記第１の処理デバイスの桁上げ入力を該第１の処理デバイスを介して前記第２の処理デバイスの桁上げ入力へと伝播させることが可能となっている、請求項１０の再構成可能デバイス。
【請求項１２】
前記処理デバイスの各々が、関数出力のためのラッチ可能な出力レジスタを備えている、請求項１の再構成可能デバイス。
【請求項１３】
前記処理デバイスの各々が、算術論理演算装置の関数を決定するための命令が相互接続から動的に受けられるべきか前記処理デバイス中の構成メモリから提供されるべきかを決定する動的イネーブルゲートを備えている、請求項１の再構成可能デバイス。
【請求項１４】
前記処理デバイスの各々が、動的命令マスクを備えており、該動的命令マスクを前記処理デバイスが受け取った命令に適用することにより、前記命令を、算術論理演算装置の関数を決定するための算術論理演算装置の命令入力と、前記処理デバイスにおける周辺回路の制御のための周辺回路の命令入力との両方に提供することが可能となっている、請求項１の再構成可能デバイス。
【請求項１５】
複数の処理デバイスと、該処理デバイス間の相互接続を提供する接続マトリクスと、該接続マトリクスの構成を規定する手段を有する再構成可能デバイスから中央処理装置を構築する方法であり、
中央処理装置の算術論理演算装置を形成するために１つ又は２つ以上の処理デバイスを配設するステップと、
第１のメモリをレジスタファイルとして前記中央処理装置の算術論理演算装置に結びつけるステップと、
前記中央処理装置に命令を与えるために、第２のメモリをコードメモリとして前記中央処理装置の算術論理演算装置に結びつけるステップを備えており、
前記処理デバイスの各々は、入力オペランドについて関数を実行して出力を生成するよう構成された算術論理演算装置を備えており、
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記算術論理演算装置への入力として提供されており、
前記中央処理装置の算術論理演算装置に対する命令入力は、前記第２のメモリから提供されることを特徴とする方法。
【請求項１６】
前記第１のメモリと前記第２のメモリとの一方又は両方が、前記再構成可能デバイスの１つ又は２つ以上の構成要素を再構成可能デバイスに構成された中央処理デバイスによって利用可能なメモリにおいて再構成することにより提供される、請求項１５の方法。
【請求項１７】
前記再構成可能デバイスの前記１つ又は２つ以上の構成要素が、構成マトリクスの構成を規定するための手段の構成要素を含む、請求項１６の方法。
【請求項１８】
前記中央処理装置が、多数の算術論理演算装置を有しており、該多数の算術論理演算装置についての命令が前記第２のメモリから提供される、請求項１５の方法。
【請求項１９】
前記第２のメモリと、前記第１のメモリ及び前記中央処理装置の前記算術論理演算装置との両方の間に命令デコーダ回路が配設され、命令を圧縮形式で前記第２メモリに格納できるようになっており、また前記中央処理装置での実行前に前記命令デコーダ回路によりデコードされるようになっている、請求項１５の方法。
【請求項２０】
前記中央処理装置が、多数の算術論理演算装置を有しており、該多数の算術論理演算装置についての命令が前記第２のメモリから提供されており、
前記多数の算術論理演算装置に共通の命令デコーダ回路が配設される、請求項１９の方法。
【請求項２１】
前記処理デバイスの各々が、アドレス指定可能な入力レジスタを備えていない、請求項１５の方法。
【請求項２２】
前記処理デバイスの各々が、該処理デバイスのうちの別の処理デバイスの出力により決定することが可能な第１の複数の構成ビットと、該処理デバイスのうちの別の処理デバイスの出力により決定することが不可能な第２の複数の構成ビットとを有している、請求項１５の方法。
【請求項２３】
前記処理デバイスの各々が、第１オペランド入力と、第２オペランド入力と、関数結果出力と、桁上げ入力と、桁上げ出力とを有しており、前記第１オペランド入力、前記第２オペランド入力、及び前記関数結果出力がｎビットであり（ｎは１より大きい整数）、前記桁上げ入力及び前記桁上げ出力が１ビットである、請求項１５の方法。
【請求項２４】
前記ｎ＝４である、請求項２３の再構成可能デバイス。
【請求項２５】
前記処理デバイスの各々が、その関数の決定のために、該処理デバイスのうちの別の処理デバイスからのｎビット命令入力を受け取るように構成されている、請求項２３の再構成可能デバイス。
【請求項２６】
前記処理デバイスのうちの１つへの桁上げ入力が該処理デバイスの算術論理演算装置の関数を変更することを可能にする手段が設けられている、請求項２３の再構成可能デバイス。
【請求項２７】
前記手段が、前記桁上げ入力が算術論理演算装置の関数を論理補数に変更することを可能にするものである、請求項２６の再構成可能デバイス。
【請求項２８】
桁上げ入力を一定値に保持することを可能とする手段が前記処理デバイスの各々に設けられている、請求項２３の再構成可能デバイス。
【請求項２９】
前記処理デバイスのうちの第１の処理デバイスが、該第１の処理デバイスの桁上げ入力の値に従って、前記処理デバイスのうちの第２の処理デバイスへの命令入力の２つの値間で多重化を行うために使用可能となっている、請求項２３の再構成可能デバイス。
【請求項３０】
前記第１の処理デバイスの桁上げ入力を該第１の処理デバイスを介して前記第２の処理デバイスの桁上げ入力へと伝播させることが可能となっている、請求項２９の再構成可能デバイス。
【請求項３１】
前記処理デバイスの各々が、関数出力のためのラッチ可能な出力レジスタを備えている、請求項１５の再構成可能デバイス。
【請求項３２】
前記処理デバイスの各々が、算術論理演算装置の関数を決定するための命令が相互接続から動的に受けられるべきか前記処理デバイス中の構成メモリから提供されるべきかを決定する動的イネーブルゲートを備えている、請求項１５の再構成可能デバイス。
【請求項３３】
前記処理デバイスの各々が、動的命令マスクを備えており、該動的命令マスクを前記処理デバイスが受け取った命令に適用することにより、前記命令を、算術論理演算装置の関数を決定するための算術論理演算装置の命令入力と、前記処理デバイスにおける周辺回路の制御のための周辺回路の命令入力との両方に提供することが可能となっている、請求項１５の再構成可能デバイス。
【請求項３４】
複数の処理デバイスと、
該処理デバイス間の相互接続を提供する接続マトリクスと、
該接続マトリクスの構成を規定する手段と、を備えており、
前記処理デバイスの各々は、入力オペランドについて関数を実行して出力を生成するよう構成されており、
前記入力オペランドは、前記処理デバイスのうちの第１の処理デバイスへの入力として提供されており、
前記接続マトリクスは、前記処理デバイスのうちの第１の処理デバイスの出力を該処理デバイスのうちの第２の処理デバイスに送信して前記第２の処理デバイスにより実行される関数を決定するように構成されていることを特徴とする、再構成可能デバイス。
【請求項３５】
処理デバイスの各々が、算術論理演算装置を備えている、請求項３４の再構成可能デバイス。
【請求項３６】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記処理デバイスのうちの第１の処理デバイスへの入力として提供されている、請求項３４の再構成可能デバイス。
【請求項３７】
前記処理デバイスのうちの第１の処理デバイスが、算術論理演算装置を備えている、請求項３６の再構成可能デバイス。
【請求項３８】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記算術論理演算装置への入力として提供されている、請求項３７の再構成可能デバイス。
【請求項３９】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記複数の処理デバイスのうちの少なくとも一つの処理デバイスへの入力として提供されている、請求項３４の再構成可能デバイス。
【請求項４０】
前記複数の処理デバイスのうちの少なくとも一つの処理デバイスの各々が、算術論理演算装置を備えている、請求項３９の再構成可能デバイス。
【請求項４１】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記各々の複数の算術論理演算装置への入力として提供されている、請求項４０の再構成可能デバイス。
【請求項４２】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記複数の処理デバイスのうちの各々への入力として提供されている、請求項３４の再構成可能デバイス。
【請求項４３】
前記複数の処理デバイスのうちの各々が、算術論理演算装置を備えている、請求項４２の再構成可能デバイス。
【請求項４４】
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記各々の複数の算術論理演算装置への入力として提供されている、請求項４３の再構成可能デバイス。
【請求項４５】
前記処理デバイスのうちの第１の処理デバイスが、算術論理演算装置を備えている、請求項３４の再構成可能デバイス。
【請求項４６】
前記処理デバイスのうちの第２の処理デバイスが、算術論理演算装置を備えている、請求項３４の再構成可能デバイス。
【請求項４７】
複数の処理デバイスと、該処理デバイス間の相互接続を提供する接続マトリクスと、該接続マトリクスの構成を規定する手段を有する再構成可能デバイスから中央処理装置を構築する方法であり、
中央処理装置の算術論理演算装置を形成するために１つ又は２つ以上の処理デバイスを配設するステップと、
第１のメモリをレジスタファイルとして前記中央処理装置の算術論理演算装置に結びつけるステップと、
前記中央処理装置に命令を与えるために、第２のメモリをコードメモリとして前記中央処理装置の算術論理演算装置に結びつけるステップを備えており、
前記処理デバイスの各々は、入力オペランドについて関数を実行して出力を生成するよう構成された算術論理演算装置を備えており、
前記入力オペランドは、各サイクルで同一経路上の相互接続から前記算術論理演算装置への入力として提供されており、
前記中央処理装置の算術論理演算装置に対する命令入力は、前記第２のメモリから提供されており、
前記第１のメモリと前記第２のメモリとの一方又は両方が、前記再構成可能デバイスの１つ又は２つ以上の構成要素を再構成可能デバイスに構成された中央処理デバイスによって利用可能なメモリにおいて再構成することにより提供されることを特徴とする方法。