(57)【要約】  本発明は、ＭＯＳトランジスタのデバイスばらつきの抑制に対応する基板電圧と電源電圧の制御機構を、簡素な手段で提供し、テスト工程を簡素化することを目的とする。本発明は、複数の電源電圧の値（ＶＤＤ）と基板電圧の値（ＶＢＰ、ＶＢＮ）の組み合わせをＲＯＭ（ＲＯＭ１−ＲＯＭ７）に設定しておく。また、チップテスト時に、制御対象となるＭＯＳトランジスタ（ＰＴ、ＮＴ）について、オフ時のドレイン電流と動作速度のテストを最初に実施し、デバイスばらつきを確認する。デバイスばらつきの状態に応じて、最適な電源電圧の値（ＶＤＤ）と基板電圧の値（ＶＢＰ、ＶＢＮ）の組み合わせを有するＲＯＭを選択するようにヒューズ回路（ＦＵ０−ＦＵ１）でプログラムする。以後のチップテストでは、外部から入力される電源電圧の値に応じ、ＲＯＭテーブルのルックアップにより、最適な基板電圧を決定することにより提供される。
2008133167.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧（ＶＤＤ）と第２の電圧（ＶＢＰ）に関する第１のデータを有する第１の記憶回路（ＲＯＭ＿Ｐ）、
前記第１の記憶回路（ＲＯＭ＿Ｐ）に、前記第１のデータから所望のデータを特定する第１の信号（ＡＰ）を入力する第１の信号供給回路（ＦＵ０）、
外部（ＥＩ）から入力される信号に基づく、第２の信号（ＡＶ）が、前記第１の記憶回路（ＲＯＭ＿Ｐ）に入力され、
前記第１の記憶回路（ＲＯＭ＿Ｐ）は、前記第１のデータの中から、前記第１の記憶回路（ＲＯＭ＿Ｐ）に入力される前記第１の信号（ＡＰ）および前記第２の信号（ＡＶ）に応じた特定のデータを選択し、前記特定のデータに対応する第３の信号を出力することを特徴とする半導体装置。
【請求項２】
前記第３の信号に基づいて前記第２の電圧（ＶＢＰ）を生成する第１の電圧生成回路（ＶＣ０）をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
ＭＯＳトランジスタ（ＰＴ）をさらに有し、前記第２の電圧（ＶＢＰ）を前記ＭＯＳトランジスタ（ＰＴ）の基板電圧に用いることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１の電圧（ＶＤＤ）と第２の電圧（ＶＢＰ）に関する第１のデータを有する第１の記憶回路（ＲＯＭ＿Ｐ）、
前記第１の記憶回路（ＲＯＭ＿Ｐ）に、前記第１のデータから所望のデータを特定する第１の信号（ＡＰ）を入力する第１の信号供給回路（ＦＵ０）、
前記第１の電圧（ＶＤＤ）と第３の電圧（ＶＢＮ）に関する第２のデータを有する第２の記憶回路（ＲＯＭ＿Ｎ）、
前記第２の記憶回路（ＲＯＭ＿Ｎ）に、前記第２のデータから所望のデータを特定する第２の信号（ＡＮ）を入力する第２の信号供給回路（ＦＵ１）、
を備え、
外部（Ｅ１）から入力される信号に基づく、第３の信号（ＡＶ）が、前記第１の記憶回路（ＲＯＭ＿Ｐ）と前記第２の記憶回路（ＲＯＭ＿Ｎ）とに入力され、
前記第１の記憶回路（ＲＯＭ＿Ｐ）は、前記第１のデータの中から、前記第１の記憶回路（ＲＯＭ＿Ｐ）に入力される前記第１の信号（ＡＰ）および前記第３の信号（ＡＶ）に対応するデータを第４の信号として出力し、
前記第２の記憶回路（ＲＯＭ＿Ｎ）は、前記第２のデータの中から、前記第２の記憶回路（ＲＯＭ＿Ｎ）に入力される前記第２の信号（ＡＮ）および前記第３の信号（ＡＶ）に対応するデータを第５の信号として出力することを特徴とする半導体装置。
【請求項５】
前記第４の信号に基づいて前記第２の電圧（ＶＢＰ）を生成する第１の電圧生成回路（ＶＣ０）、
前記第５の信号に基づいて前記第３の電圧（ＶＢＮ）を生成する第２の電圧生成回路（ＶＣ１）、
をさらに備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
第１の電圧（ＶＤＤ）と第２の電圧（ＶＢＰ）と第３の電圧（ＶＢＮ）とに関するデータを有する記憶回路（ＲＯＭ＿Ｃ）、
前記記憶回路に第１の信号（ＡＰ）を入力する第１の信号供給回路（ＦＵ０）、
前記記憶回路に第２の信号（ＡＮ）を入力する第２の信号供給回路（ＦＵ１）、
を備え、
外部（ＥＩ）から入力される信号に基づく、第３の信号（ＡＶ）が前記記憶回路（ＲＯＭ＿Ｃ）に入力され、
前記記憶回路（ＲＯＭ＿Ｃ）は、前記第１の信号（ＡＰ）と前記第２の信号（ＡＮ）および前記第３の信号（ＡＶ）に対応するデータを選択し、前記対応するデータに基づく、第４の信号および第５の信号を出力する、ことを特徴とする半導体装置。
【請求項７】
前記第４の信号に基づいて前記第２の電圧（ＶＢＰ）を生成する第１の電圧生成回路（ＶＣ０）、
前記第５の信号に基づいて前記第３の電圧（ＶＢＮ）を生成する第２の電圧生成回路（ＶＣ１）をさらに備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記半導体装置は、複数のＭＯＳトランジスタ（ＰＴ，ＮＴ）をさらに有し、
前記第２および第３の電圧（ＶＢＰ，ＶＢＮ）はそれぞれ、前記複数のＭＯＳトランジスタ（ＰＴ，ＮＴ）の基板電位に用いることを特徴とする、請求項４または請求項６いずれか記載の半導体装置。
【請求項９】
前記複数のＭＯＳトランジスタは、第１の極性のＭＯＳトランジスタ（ＰＴ）と第２の極性のＭＯＳトランジスタ（ＮＴ）を含み、
前記第２の電圧（ＶＢＰ）を前記第１の極性のＭＯＳトランジスタ（ＰＴ）の基板電位に用い、
前記第３の電圧（ＶＢＮ）を前記第２の極性のＭＯＳトランジスタ（ＮＴ）の基板電位に用いることを特徴とする請求項８記載の半導体装置。
【請求項１０】
アドレス変換器（ＡＴ）をさらに備え、
前記外部から入力される信号は、前記アドレス変換器（ＡＴ）を介して所望の信号に変換することを特徴とする請求項１または請求項４または請求項６いずれか記載の半導体装置。
【請求項１１】
前記外部から入力される信号は前記第１の電圧（ＶＤＤ）の値に関する信号であることを特徴とする、請求項１または請求項４または請求項６いずれか記載の半導体装置。
【請求項１２】
制御対象となるＭＯＳトランジスタの基板電圧を制御する半導体装置（ＢＣＣ）を生産する方法において、
前記半導体装置（ＢＣＣ）に含まれる
複数の記憶装置（ＲＯＭ０〜ＲＯＭ７）に、基板電圧の複数のデータを設定する工程、
前記制御対象となるＭＯＳトランジスタを含む回路に電源を投入する工程
前記半導体装置（ＢＣＣ）に含まれる信号供給回路（ＦＵ０，ＦＵ１）に、前記各複数の記憶装置（ＲＯＭ０〜ＲＯＭ７）からいずれか１つの記憶装置を選択するようにプログラムする工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記制御対象となるＭＯＳトランジスタを含む回路に電源を投入する工程では、
前記制御対象となるＭＯＳトランジスタのばらつきを測定する工程を含み、
前記信号供給回路（ＦＵ０，ＦＵ１）に、前記各複数の記憶装置（ＲＯＭ０〜ＲＯＭ７）からいずれか１つの記憶装置を選択するようにプログラムする工程では、前記ばらつきを測定する工程の結果に基づいて、前記複数の記憶装置（ＲＯＭ０〜ＲＯＭ７）からいずれか１つを選択する工程を含む、請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳトランジスタ回路に関して、基板制御回路を含む半導体装置および半導体装置の生産の方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を取ったものである。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタと称す」）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善される。【０００３】
例えば、ＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料とし高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。【０００４】
従って、「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。【０００５】
ＭＯＳトランジスタでは、基板電圧（基板バイアス）をかけると基板バイアス効果により、閾値電圧Ｖｔｈおよびドレイン電流Ｉｄが変化する。ドレイン電流Ｉｄは、電源電圧の値によっても変化する。【０００６】
ＭＯＳトランジスタは、製造上のばらつきにより、閾値電圧Ｖｔｈとドレイン電流Ｉｄがばらつく。そこで、基板電圧や電源電圧を制御することにより、ＭＯＳトランジスタのばらつきを抑制する方法が提案されている。【０００７】
非特許文献１においては、遅延検出回路の遅延時間値を随時モニタリングしてその結果をフィードバック制御することで、適切な電源電圧を決定する。【０００８】
非特許文献２においては、遅延時間の代わりにドレイン電流と閾値電圧を随時モニタし、それを基板バイアス制御値としてフィードバック制御する。【０００９】
非特許文献３においては、電源投入時にリング発振器で回路遅延を測定し、製造プロセスに起因するデバイスばらつきに応じた基板バイアス値を決定する。この発振周波数とバイアス値の関係はテーブルを参照して、テーブルルックアップ方式によって決定する。その後、さらに温度変化に合わせて、バイアス値を変更する。この変化温度とバイアス値の関係は、テーブルルックアップ方式によって決定する。【００１０】
【非特許文献１】S. Akui et al., ”Dynamic Voltage and Frequency Management for a Low-Power Embedded Microprocessor”, ISSCC Digest of Technical Papers, pp. 64-65, 2004.
【非特許文献２】M. Sumita et al., ”Mixed Body-Bias Techniques with Fixed Vt and Ids Generation Circuits”, ISSCC Digest of Technical Papers, pp. 158-159, 2004.
【非特許文献３】H. Okano et al., ”Supply Voltage Adjustment Technique for Low Power Consumptions and its application to SOCs with Multiple Threshold Voltage CMOS”, Symp. on VLSI Circuits Digest of Technical Papers, 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
非特許文献１と非特許文献２の基板制御方法では、動作中に随時モニタリングしながら電源電圧や基板電圧を変更するため、想定される動作状態が無数にある。つまり、動作保証のためにはそれらの無数の状態で正常動作を確認する必要があり、ウエハ完成後でダイジング前に行う、ウエハ上の各チップのテスト（以後、チップテストと称す）が非常に困難となる。【００１２】
非特許文献３の基板制御方法は、テーブルルックアップで状態数が制限されるが、電源投入ごとに毎回テーブルエントリーを決定する必要がある。【００１３】
以上のように、従来の基板制御方法を用いるチップテストでは、動作状態のモニタリングや、テーブルエントリーをチップテストの電源投入ごとに実施する必要があり、チップテストが煩雑である。【００１４】
それゆえ、本発明の目的は、ＭＯＳトランジスタのデバイスばらつきの抑制に対応する、基板電圧と電源電圧の制御機構を、簡素な手段で提供することである。
【課題を解決するための手段】
【００１５】
本発明の１実施形態によれば、チップテスト時に、ＭＯＳトランジスタがオフ時のドレイン電流と動作速度のテストを最初に実施して、制御対象となる各ＭＯＳトランジスタのデバイスばらつきを確認し、そのデバイスばらつきの状況に応じて、電源電圧の値と基板電圧の値の関係を設定しているＲＯＭを選択するようにヒューズでプログラムする。以後のチップテストでは、外部から入力される電源電圧の値に応じた、ＲＯＭテーブルのルックアップによって、最適な基板電圧を決定することにより提供される。
【発明の効果】
【００１６】
上記実施の形態によれば、プログラムされたヒューズにより選択されるＲＯＭテーブルの内容に応じて、基板電圧を制御できる。したがって、ヒューズプログラム後は、チップの状態が固定となり、以後のチップテストを簡素化できる。【００１７】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１に従う基板制御回路の概略図である。
【図２】実施の形態１における基板電圧制御のフローチャートである。
【図３】第１の読み出し専用メモリに設定する、アドレス番地と電源電圧と第１の基板電圧との組み合わせを示す図である。
【図４】第２の読み出し専用メモリに設定する、アドレス番地と電源電圧と第１の基板電圧との組み合わせを示す図である。
【図５】第３の読み出し専用メモリに設定する、アドレス番地と電源電圧と第１の基板電圧との組み合わせを示す図である。
【図６】第４の読み出し専用メモリに設定する、アドレス番地と電源電圧と第１の基板電圧との組み合わせを示す図である。
【図７】第５の読み出し専用メモリに設定する、アドレス番地と電源電圧と第２の基板電圧との組み合わせを示す図である。
【図８】第６の読み出し専用メモリに設定する、アドレス番地と電源電圧と第２の基板電圧との組み合わせを示す図である。
【図９】第７の読み出し専用メモリに設定する、アドレス番地と電源電圧と第２の基板電圧との組み合わせを示す図である。
【図１０】第８の読み出し専用メモリに設定する、アドレス番地と電源電圧と第２の基板電圧との組み合わせを示す図である。
【図１１】ドレイン電流に関するテストの概略図である。
【図１２】動作速度に関するテストの概略図である。
【図１３】第１から第４の読み出し専用メモリと第１のアドレス、および第５から第８の読み出し専用メモリと第２のアドレスそれぞれの対応関係を示す図である。
【図１４】電源電圧と情報コードとの対応関係を示す図である。
【図１５】情報コードと第３のアドレスとの対応関係の示す図である。
【図１６】アドレス変換器の概略図である。
【図１７】第１の電圧変換回路の概略図である。
【図１８】実施の形態２に従う基板制御回路の概略図である。
【図１９】情報コードと第３のアドレスの組み合わせを示す図である。
【図２０】第３のアドレスと第１の基板電圧との対応関係を示す図である。
【図２１】図１９に示す情報コードと第３のアドレスとの対応関係の変更例を示す図である。
【図２２】図２０に示す第３のアドレスと第１の基板電圧との対応関係の変更例を示す図である。
【図２３】実施の形態３に従う基板制御回路の概略図である。
【図２４】第４のアドレスを示す図である。
【図２５】第５のアドレスを示す図である。
【図２６】アドレス番地と第１の基板電圧の対応関係を示す図である。
【図２７】アドレス番地と第２の基板電圧の対応関係を示す図である。
【図２８】実施の形態４に従う基板制御回路の概略図である。
【図２９】第６のアドレスを示す図である。
【図３０】第６のアドレスと第１の基板電圧および第２の基板電圧との対応関係を示す図である。
【図３１】実施の形態４に従う基板制御回路の変形例を示す図である。
【図３２】実施の形態５に従う特性テスト回路を示す図である。
【図３３】第１のリング発振器を構成するインバータを示す図である。
【図３４】第２のリング発振器を構成するインバータを示す図である。
【図３５】第３のリング発振器を構成するインバータを示す図である。
【図３６】各リング発振器の発振周波数の一例を示す図である。
【発明を実施するための最良の形態】
【００１９】
[実施の形態１]
本実施の形態では、チップテストの最初に、ＭＯＳトランジスタがオフ状態のドレイン電流と動作速度についてのテストを実施し（以後、ＭＯＳトランジスタがオフ状態のドレイン電流と、動作速度についてのテストとを特性テストと称すこともある）、その動作状況に応じて、電源電圧と基板電圧の関係（電源電圧と基板電圧の差）を決定する。その後のチップテストでは、チップテストの項目ごとに入力される電源電圧の値に応じて、基板電圧を決定する。【００２０】
図１は、実施の形態１の基板制御回路ＢＣＣの概略図である。本実施の形態における基板制御回路ＢＣＣは、最適な電圧を選択する電圧選択回路ＢＳＣ、電圧選択回路ＢＳＣで選択された基板電圧を生成する電圧変換回路ＶＣ０−ＶＣ１、制御の対象となる制御対象ブロックＣＢ、制御対象ブロックＣＢに電源電圧ＶＤＤを供給する可変電源回路ＶＳにより構成される。【００２１】
電圧選択回路ＢＳＣは、予め電源電圧ＶＤＤと第１の基板電圧ＶＢＰの値の組み合わせを設定する読み出し専用メモリＲＯＭ０−ＲＯＭ３、電源電圧ＶＤＤと第２の基板電圧ＶＢＮの組み合わせを設定する読み出し専用メモリＲＯＭ４−ＲＯＭ７とを備える。また基板電圧生成回路ＢＳＣは、各読み出し専用メモリＲＯＭ０−ＲＯＭ７に設定されている組み合わせの中から、第１の基板電圧ＶＢＰと第２の基板電圧ＶＢＮそれぞれの最適な値を選択するために、ヒューズ回路ＦＵ０−ＦＵ１、セレクタ回路ＳＣ０−ＳＣ１、アドレス変換器ＡＴをさらに備えている。【００２２】
読み出し専用メモリＲＯＭ０−ＲＯＭ３、ヒューズ回路ＦＵ０、セレクタ回路ＳＣ０、電圧変換回路ＶＣ０により第１の基板電圧ＶＢＰ、読み出し専用メモリＲＯＭ４−ＲＯＭ７、ヒューズ回路ＦＵ１、セレクタ回路ＳＣ１、電圧変換回路ＶＣ１により第２の基板電圧ＶＢＮをそれぞれ生成する。【００２３】
制御対象回路ブロックＣＢ内部には、制御対象となる回路として、インバータ回路ＩＣを示している。インバータ回路ＩＣは、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳトランジスタＮＴを直列に接続する構成となっており、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳトランジスタＮＴの共通ゲートを入力端子ＩＮ、共通ドレインを出力端子ＯＵＴとしている。【００２４】
ＰチャネルＭＯＳトランジスタＰＴのソースは電源ノードＶＨに接続され、電源ノードＶＨには、可変電源回路ＶＳから電源電圧ＶＤＤが供給される。ＰチャネルＭＯＳトランジスタの基板電圧は電源ノードＶＰを介して、第１の電圧変換回路ＶＣ０から第１の基板電圧ＶＢＰが供給される。ＮチャネルＭＯＳトランジスタＮＴのソースは基準ノードＶＬに接続され、基準ノードＶＬには、基準電圧ＶＳＳが供給される。ＮチャネルＭＯＳトランジスタＮＴの基板電圧は電源ノードＶＮを介して、第２の電圧変換回路ＶＣ１から第２の基板電圧ＶＢＮがそれぞれ供給される。【００２５】
図２に、本実施の形態における基板電圧制御のフローチャートを示す。以後、このフローチャートに示すフローＦＣ１−ＦＣ１２に沿って、本実施の形態を説明していく。【００２６】
本実施の形態における基板電圧制御のフローチャートは大きく分けて３つのステップに分かれる。３つのステップとは、特性テストの実施、ヒューズ回路へのプログラム、チップテストの残りの項目の実施を行う各ステップである。【００２７】
まず、ステップ１ではチップテストの一部の項目を実施する。実施する項目としては、デバイスばらつきを中心に最低限必要なチップテストにのみ限定して、制御対象のＭＯＳトランジスタを評価する。テスト結果を基に、デバイスばらつきを、打ち消すような基板バイアス効果が得られる電源電圧ＶＤＤと基板電圧の組み合わせを決定する。具体的な内容をフローＦＣ１−ＦＣ３を用いて説明する。【００２８】
（ＦＣ１）読み出し専用メモリＲＯＭ０−ＲＯＭ３には、アドレス番地ＢＮごとに電源電圧ＶＤＤと第１の基板電圧ＶＢＰの組み合わせを設定する。同様に、読み出し専用メモリＲＯＭ４−ＲＯＭ７には、アドレス番地ＢＮごとに電源電圧ＶＤＤと第２の基板電圧ＶＢＮの組み合わせを設定する。【００２９】
例えば、ＲＯＭがマスクＲＯＭであれば、半導体装置の製造に係る製造プロセス中に当該組み合わせが設定される。また、電気的にプログラム可能なＲＯＭであれば製造プロセス完了後に適時設定することができる。つまり、特性テスト後に、当該組み合わせを設定することもできる。【００３０】
図３−図６に、読み出し専用メモリＲＯＭ０−ＲＯＭ３にそれぞれ設定する、アドレス番地ＢＮと電源電圧ＶＤＤと第１の基板電圧ＶＢＰとの組み合わせを示す。読み出し専用メモリごとに、電源電圧ＶＤＤと第２の基板電圧ＶＢＰの差が一定の組み合わせで設定されている。図３に示す読み出し専用メモリＲＯＭ０であれば電源電圧ＶＤＤと第１の基板電圧ＶＢＰの差が０Ｖ、図４に示す読み出し専用メモリＲＯＭ１であれば源電圧ＶＤＤと第１の基板電圧ＶＢＰの差が０．３Ｖ、図５に示す読み出し専用メモリＲＯＭ２であれば電源電圧ＶＤＤと第１の基板電圧ＶＢＰの差が０．６Ｖ、図６に示す読み出し専用メモリＲＯＭ３であれば電源電圧ＶＤＤと第１の基板電圧ＶＢＰの差が０．９Ｖでそれぞれ一定である。ＰチャネルＭＯＳトランジスタＰＴのデバイスばらつきに応じ、後に説明するフローＦＣ３にていずれかの読み出し専用メモリを選択する。【００３１】
続いて、図７−図１０に、読み出し専用メモリＲＯＭ４−ＲＯＭ７にそれぞれ設定する、アドレス番地ＢＮと基準電圧ＶＳＳと第２の基板電圧ＶＮＰとの組み合わせを示す。基準電圧ＶＳＳは０．０Ｖである。読み出し専用メモリごとに、基準電圧ＶＳＳと第２の基板電圧ＶＢＮの差が一定の組み合わせで設定されている。図７に示す読み出し専用メモリＲＯＭ４であれば基準電圧ＶＳＳと第２の基板電圧ＶＢＮの差が０Ｖ、図８に示す読み出し専用メモリＲＯＭ５であれば源電圧ＶＤＤと第１の基板電圧の差が０．３Ｖ、図９に示す読み出し専用メモリＲＯＭ６であれば基準電圧ＶＳＳと第２の基板電圧ＶＢＮの差が０．６Ｖ、図１０に示す読み出し専用メモリＲＯＭ７であれば源電圧ＶＤＤと第１の基板電圧の差が０．９Ｖで一定ある。ＮチャネルＭＯＳトランジスタＮＴのデバイスばらつきに応じ、後に説明するフローＦＣ３にていずれかの読み出し専用メモリを選択する。【００３２】
つまり、読み出し専用メモリＲＯＭ０−ＲＯＭ７ごとに異なる電源電圧ＶＤＤと基板電圧の組み合わせを設定することによって、読み出し専用メモリＲＯＭ０−ＲＯＭ７ごとに、基板バイアス効果により閾値電圧Ｖｔｈおよびドレイン電流Ｉｄの値が一律に変化するようにしておく。この基板バイアス効果による閾値電圧Ｖｔｈおよびドレイン電流Ｉｄの変化とデバイスばらつきによる閾値電圧Ｖｔｈおよびドレイン電流Ｉｄの変化のバランスをとってばらつきを制御する。【００３３】
ここで、電源電圧ＶＤＤは、半導体チップの動作電圧を意味しており、この例では、０．９[Ｖ]から１．２[Ｖ]が動作範囲ということができ、この動作電圧範囲以外では半導体チップの動作特性が良好とならない等の理由で動作させることは考えないでおく。しかしながら、使用者側の志向で、この動作範囲を超えて使用される場合もあり、その際は製造者側がＶＤＤの範囲を変更することも可能である。【００３４】
（ＦＣ２）次に、制御対象ブロックＣＢ内の各ＭＯＳトランジスタの特性テストを実施する。特性テストは、制御対象ブロックＣＢについて、ＭＯＳトランジスタがオフ状態のドレイン電流と動作速度との２つの項目について実施する。この段階では、デバイスばらつきの評価と最低限の動作(例えば過電流が流れないかどうかという極めて基本的な動作テスト)についてのチップテストのみを行う。【００３５】
ＰチャネルＭＯＳトランジスタＰＴについては、図３から図６に示すように電源電圧ＶＤＤと第１の基板電圧ＶＢＰとの組み合わせが４種類、ＮチャネルＭＯＳトランジスタＮＴについては図７から図１０に示すように基準電圧ＶＳＳと第２の基板電圧ＶＢＮとの組み合わせが4種類ある。特性テストでは、それぞれの電圧条件を組み合わせた１６種の電圧条件についてテストを実行する。【００３６】
各電圧条件についてテストから得られる、ＭＯＳトランジスタのオフ時のドレイン電流の値から、各電圧条件に対するデバイスばらつきの状況を確認して、良・不良を判断する。また、動作速度についてもテスト結果から、各電圧条件について良・不良を判断する。図１１にオフ時のドレイン電流のテスト結果、図１２に動作速度のテスト結果の一例を示す。図の中で”○”は良、”×”は不良のテスト結果を示す。【００３７】
（ＦＣ３）フローＦＣ２の特性テストにより得られるデバイスばらつきの結果に応じて、電源電圧ＶＤＤと第１の基板電圧ＶＢＰの電圧差および基準電圧ＶＳＳと第２の基板電圧ＶＢＮの電圧差を決定し、それぞれ対応する読み出し専用メモリを選択する。【００３８】
電圧条件は、特定テストで共に良の結果を得られた条件を選択する。例えば、図１１と図１２の結果であれば、ＰチャネルＭＯＳトランジスタは図４の電圧条件、ＮチャネルＭＯＳトランジスタは図１０の電圧条件となる。特性テストで２項目共に良の結果となる電圧条件が複数ある場合は、その中からいずれか１つを選択する。また、共に良の結果となる電圧条件が無い場合には、その回路は不良回路とし、以後のチップテストからは除外される。【００３９】
選択した電圧条件に対応する、読み出し専用メモリを選択する。図１１と図１２の結果であれば、図４の電圧条件が設定されている読み出し専用メモリＲＯＭ１および図１０の電圧条件が設定されている読み出し専用メモリＲＯＭ７である。【００４０】
次にステップ２を説明する。ステップ２では、ステップ１で決定した読み出し専用メモリについて、以後のチップテストで固定するようにヒューズ回路ＦＵ０−ＦＵ１をプログラムする。具体的な内容をフローＦＣ４を用いて説明する。【００４１】
（ＦＣ４）フローＦＣ３において決定した、電圧条件が設定されている読み出し専用メモリを、第１のセレクタ回路ＳＣ０が選択するように設定する。具体的には、第１のヒューズ回路ＦＵ０をプログラムし、第１のセレクタ回路ＳＣ０に第１のアドレスＡＰを出力するように設定する。例えば、ＡＰ＝０１をプログラムする。すると、この第１のアドレスＡＰに従って第１のセレクタ回路ＳＣ０は、所望の読み出し専用メモリ(この例では、ＲＯＭ１の出力)を選択する。【００４２】
同様に、第２の基板電圧ＶＢＮについても、フローＦＣ３において決定した、電圧条件が設定されている読み出し専用メモリを、第２のセレクタ回路ＳＣ１が選択するように設定する。具体的には、第２のヒューズ回路ＦＵ１をプログラムし、第２のセレクタ回路ＳＣ１に第２のアドレスＡＮを出力するように設定する。この第２のアドレスＡＮに従って第２のセレクタ回路ＳＣ１は、所望の読み出し専用メモリを選択する。【００４３】
図１５に、読み出し専用メモリＲＯＭ０−ＲＯＭ３と第１のアドレスＡＰおよび読み出し専用メモリＲＯＭ４−ＲＯＭ７と第２のアドレスＡＮそれぞれの対応関係を示す。フローＦＣ３で選択した読み出し専用メモリに応じて、第１のアドレスＡＰおよび第２のアドレスＡＮを出力するように、それぞれのヒューズ回路ＦＵ０−ＦＵ１にプログラムする。図１１と図１２の結果であれば、第１のアドレスＡＰは”０１”、第２のアドレスＡＮは”１１”となるようにヒューズ回路ＦＵ０−ＦＵ１をプログラムすれば良い。【００４４】
ステップ１（フローＦＣ１−ＦＣ３）に示すように、特性テストにおいてＭＯＳトランジスタのオフ時のドレイン電流を測定し、各電圧条件のばらつきの状態を評価する。また、ステップ２（フローＦＣ４）において、ステップ１での評価に応じて最適な電圧条件を選択し、対応する読み出し専用メモリを選択するように、ヒューズ回路ＦＵ０−ＦＵ１をプログラムする。この結果、ステップ３（フローＦＣ５−ＦＣ１２）で実施する残りのテストでは、基板制御回路ＢＣＣを用いて、電源電圧の情報コードＶＤＤＣから各基板電圧を自動的に供給することができ、ばらつきの制御を実施できる。【００４５】
つまり、特性テストを実施し、その結果を基にヒューズ回路ＦＵ０−ＦＵ１へプログラムを実施すれば、残りのチップテストでは制御対象となる各ＭＯＳトランジスタの基板電圧を設定するフローを大幅に削減できる。【００４６】
最後に、ステップ３での残りのチップテストにおける基板制御回路ＢＣＣの動作を説明する。具体的な内容をフローＦＣ５−ＦＣ１２を用いて説明する。【００４７】
（ＦＣ５）電源電圧ＶＤＤの情報コードＶＤＤＣを、外部入力ＥＩから入力する。図１４に、電源電圧ＶＤＤと情報コードＶＤＤＣの対応関係を示す。このとき電源電圧ＶＤＤは、読み出し専用メモリＲＯＭ０−ＲＯＭ７に設定する電源電圧ＶＤＤの範囲内の値とする。【００４８】
（ＦＣ６）情報コードＶＤＤＣを、アドレス変換器ＡＴにより第３のアドレスＡＶに変換する。図１５に、情報コードＶＤＤＣと第３のアドレスＡＶの関係の一例を示す。第３のアドレスＡＶは、読み出し専用メモリＲＯＭ０−ＲＯＭ７に入力される。【００４９】
（ＦＣ７）第３のアドレスＡＶは、図３−図１０に示すアドレス番地ＢＮに対応している。第３のアドレスＡＶに応じて、読み出し専用メモリＲＯＭ０−ＲＯＭ７の対応するアドレス番地ＢＮの基板電圧の値が選択される。読み出し専用メモリＲＯＭ０−ＲＯＭ３で選択される第１の基板電圧ＶＢＰの値の情報は、それぞれセレクタ回路ＳＣ０に入力される。読み出し専用メモリＲＯＭ４−ＲＯＭ７で選択される第２の基板電圧ＶＢＮの値の情報は、それぞれセレクタ回路ＳＣ１に入力される。【００５０】
（ＦＣ８）フローＦＣ４で第１のヒューズ回路ＦＵ０に予めプログラムされている内容に従って、第１のヒューズ回路ＦＵ０から第１のアドレスＡＰが第１のセレクタ回路ＳＣ０に入力される。同様に、フローＦＣ４で第２のヒューズ回路ＦＵ１に予めプログラムされている内容に従って、第２のヒューズ回路ＦＵ１から第２のアドレスＡＰが第２のセレクタ回路ＳＣ１に入力される。第１のアドレスＡＰと第２のアドレスＡＮはそれぞれ２ビットの信号である。【００５１】
（ＦＣ０９）図１３に読み出しメモリＲＯＭ０−ＲＯＭ３と第１のアドレスＡＰ、読み出し専用メモリＲＯＭ４−ＲＯＭ７と第２のアドレスＡＮとの関係を示す。第１のセレクタ回路ＳＣ０は、第１のアドレスＡＰに対応する、読み出し専用メモリを、読み出し専用メモリＲＯＭ０−ＲＯＭ３の中から選択する。第２のセレクタ回路ＳＣ１は、第２のアドレスＡＰに対応する、読み出し専用メモリを、読み出し専用メモリＲＯＭ４−ＲＯＭ７の中から選択する。【００５２】
図１１と図１２の結果であれば、第１のアドレスＡＰは”０１”であるので、第２の読み出し専用メモリＲＯＭ１が選択され、第２のアドレスＡＮは”１１”であるので、第７の読み出し専用回路ＲＯＭ７が選択される。【００５３】
（ＦＣ１０）フローＦＣ６−ＦＣ７により、読み出し専用メモリＲＯＭ０−ＲＯＭ３のアドレス番地ＢＮが選択され、最適な基板電圧ＶＢＰの情報が、読み出し専用メモリＲＯＭ０−ＲＯＭ３ごとに、第１のセレクタ回路ＳＣ０に入力される。またフローＦＣ７−ＦＣ８により、第１のアドレスＡＰが、第１のセレクタＳＣ０に入力される。これらのフローで入力される情報から、第１のセレクタ回路ＳＣ０が最適な第１の基板電圧ＶＢＰの値を１つ選択する。選択される第１の基板電圧ＶＢＰの値の情報ＶＢＰＣは、第１のセレクタＳＣ０から第１の電圧変換回路ＶＣ０に入力される。【００５４】
同様に、第２のセレクタ回路ＳＣ１にて、読み出し専用メモリＲＯＭ４−ＲＯＭ７と第２のヒューズ回路ＦＵ１から入力される情報から、最適な第２の基板電圧ＶＢＮの値を１つ選択する。また、選択される第２の基板電圧ＶＢＮの値の情報ＶＢＮＣは、第２のセレクタＳＣ１から第２の電圧変換回路ＶＣ１に入力される。【００５５】
本工程において、各基板電圧の値が決定する。ヒューズ回路ＦＵ０−ＦＵ１から入力される各アドレスはプログラムによって一定であるので、これ以降のチップテストでも本工程で選択された読み出し専用メモリに固定される。また、情報コードＶＤＤＣは電源電圧ＶＤＤの値に応じて変化させるため、これ以降のチップテストの各基板電圧は、電源電圧の値にのみ影響される。つまり、以後、チップテスト電源電圧ＶＤＤの値のみ決定すれば、基板電圧の値は自動的に決まり、特性テストのように複数の電圧条件でテストを実施する必要が無く、チップテストが容易となる。【００５６】
（ＦＣ１１）フローＦＣ１０において、第１のセレクタ回路ＳＣ０にて選択される第１の基板電圧ＶＢＰの値に応じて、第１の基板電圧ＶＢＰを第１の電圧変換回路ＶＣ０で生成する。同様に、第２のセレクタ回路ＳＣ１にて選択される第２の基板電圧ＶＢＮの値に応じて、第２の基板電圧ＶＢＰを第２の電圧変換回路ＶＣ１で生成する。生成される各基板電圧は、それぞれ制御対象回路ブロックに供給される。【００５７】
（ＦＣ１２）電圧変換回路ＶＣ０−ＶＣ１で生成された各基板電位は、制御対象ブロックＣＢに供給され、各ＭＯＳトランジスタの基板電圧となる。インバータ回路ＩＣにおいては、第１の基板電圧ＶＢＰは、電源ノードＶＰを介して、ＰチャネルＭＯＳトランジスタＰＴの基板電圧、第２の基板電圧ＶＢＮは、電源ノードＶＮを介して、ＮチャネルＭＯＳトランジスタＮＴの基板電圧として供給される。【００５８】
フローＦＣ５−ＦＣ１２を実施後、他のチップテストの項目を実施する場合はフローＦＣ５まで戻って再度、フローＦＣ５−ＦＣ１２を実施する。必要な項目を全て実施すれば、チップテストは終了となる。【００５９】
フローＦＣ５−ＦＣ１２により、基板制御回路ＢＣＣ内で、各基板電圧が生成され、制御対象回路ＣＢ内の各ＭＯＳトランジスタの基板電圧として供給される。この基板電圧によって発生する基板デバイス効果によって、デバイスばらつきの影響を抑制する。【００６０】
チップテストでは、フローＦＣ２で実施した、ＭＯＳトランジスタがオフ状態のドレイン電流と回路の動作速度のテスト項目の他にも、制御対象回路ＣＢの機能や構成に応じて、さまざまなテストが実施される。特定テストを実施してフローＦＣ４でヒューズにプログラムした以降のチップテストでは、フローＦＣ５−ＦＣ１２によって各基板電圧が供給される。【００６１】
つまり、本実施の形態の基板制御回路ＢＣＣであれば、特定テスト時にのみ複数の電圧条件で実施し、残りのチップテスト時には、各項目に応じた電源電圧の情報コードＶＤＤＣさえ入力すれば、１つの電圧条件に決まり、チップテストが簡素化される。【００６２】
以後、具体的な数値を挙げて、ステップ３（フローＦＣ５−ＦＣ１２）の動作を説明する。【００６３】
例えば、電源電圧ＶＤＤの値を”１．０”に設定すると、図１４の関係から、情報コードＶＤＤＣは”５”が入力される。情報コードＶＤＤＣを受けて、アドレス変換器ＡＴが、図１５の関係から情報コードＶＤＤＣ”５”を第３のアドレスＡＶ”２”に変換する。この第３のアドレスＡＶ”２”に従って、読み出し専用メモリＲＯＭ０−ＲＯＭ７のアドレス番地ＢＮは”２”が選択され、アドレス番地ＢＮ２に設定されている電圧の情報がセレクタ回路ＳＣ０−ＳＣ１にそれぞれ入力される。【００６４】
このとき、図１１および図１２から、第１のヒューズ回路ＦＵ０”１１”に設定されているので、第１のアドレスＡＰは”１１”となり、第１のセレクタ回路ＳＣ０に入力される。第１のセレクタ回路ＳＣ０は、図１３の対応関係から、読み出し専用メモリＲＯＭ３を選択する。また、第２のヒューズ回路ＦＵ１は”００”に設定されているので、第２のアドレスＡＮは”００”となり、第２のセレクタ回路ＳＣ１に入力される。第２のセレクタ回路ＳＣ１は、図１３の対応関係から、読み出し専用メモリＲＯＭ４を選択する。【００６５】
第１の基板電圧ＶＢＰの値は、読み出し専用メモリＲＯＭ３の２番地から”２．０”となる。この第１の基板電圧ＶＢＰの値の情報ＶＢＰＣは、第１のセレクタ回路ＳＣ０から第１の電圧変換回路ＶＣ０に入力される。この第１の基板電圧ＶＢＰの値の情報ＶＢＰＣをもとに、第１の電圧変換回路ＶＣ０は、第１の基板電圧ＶＢＰを生成し、制御対象ブロックＣＢに供給する。【００６６】
また、第２の基板電圧ＶＢＮの値は、読み出し専用メモリＲＯＭ４の２番地から”０．０”となる。この第２の基板電圧ＶＢＮの値の情報ＶＢＮＣは、第２のセレクタ回路ＳＣ１から第２の電圧変換回路ＶＣ１に入力される。この第２の基板電圧ＶＢＮの値の情報ＶＢＮＣをもとに、第２の電圧変換回路ＶＣ１は、第２の基板電圧ＶＢＮを生成し、制御対象ブロックＣＢに供給する。【００６７】
このように、最適な電源電圧ＶＤＤ、第１の基板電圧ＶＢＰ、第２の基板電圧ＶＢＮの組み合わせが選択され、制御対象ブロックＣＢ内の各ＭＯＳトランジスタが制御される。【００６８】
読み出し専用メモリＲＯＭ０−ＲＯＭ７内ではアドレスマッピングされた状態で所望の値を示している。説明のために電圧値を用いたが、情報コードＶＤＤＣと同様に、コード化されている。【００６９】
また、情報コードＶＤＤＣに応じて、可変電源回路ＶＳで電源電圧ＶＤＤが生成される。この可変電源回路ＶＳには、外部電源ＥＳから外部電圧ＥＸ．ＶＤＤが供給されており、この外部電圧ＥＸ．ＶＤＤをもとに電源電圧ＶＤＤを生成する。この電源電圧ＶＤＤは、制御対象ブロックＣＢ内の電源ノード、例えばインバータ回路内のＰチャネルＭＯＳトランジスタの電源ノードＶＨに供給される。また、基準電圧ＶＳＳも可変電源回路ＶＳから制御対象ブロックＣＢ内の電源ノード、例えばインバータ回路内のＮチャネルＭＯＳトランジスタの電源ノードＶＮに供給される。【００７０】
本実施の形態では、電源電圧ＶＤＤと第１の基板電圧ＶＢＰまたは第２の基板電圧ＶＢＮの電圧値の組み合わせを設定する記憶装置として読み出し専用メモリＲＯＭを用いているが、記憶装置はＲＯＭに限定される必要は無い。【００７１】
本実施の形態で示す読み出し専用メモリＲＯＭの数は一例であり、その数は必要に応じて増減させても良い。また、読み出し専用メモリＲＯＭ０−ＲＯＭ７に設定される、電源電圧とＶＤＤと第１の基板電圧ＶＢＰまたは第２の基板電圧ＶＮＰの組み合わせ数についても、必要に応じて増減させても良い。【００７２】
本実施の形態における特性の測定では、制御対象となる各ＭＯＳトランジスタについて測定を行う方法の他に、テスト用回路を別に設置し、そのテスト用回路にて特性テストを実施する方法もある。【００７３】
図１６に、図１における、アドレス変換器ＡＴの概略図を示す。アドレス変換器ＡＴは、図１６に示すように６ｂｉｔ×６４  ｗｏｒｄ  ＲＯＭで構成される。この６ｂｉｔ×６４  ｗｏｒｄ  ＲＯＭに情報コードＶＤＤＣ（変換前アドレス）に対応する第３のアドレスＡＶ（変換後アドレス）を設定し、入力される情報コードＶＤＤＣに応じて対応の第３のアドレスＡＶが出力されるようにする。【００７４】
図１における、ヒューズ回路ＦＵ０−ＦＵ１には、特開２００２−７４９７９号公報において示されているヒューズプログラム回路を用いる。本実施の形態におけるヒューズ回路ＦＵ０−ＦＵ１の出力はそれぞれ、２ｂｉｔの信号が必要であるので、特開２００２−７４９７９号公報のヒューズプログラム回路を、それぞれに２回路ずつ用いる構成にする。【００７５】
図１において可変電源回路ＶＳは、外部電圧ＥＸＴ．ＶＤＤをもとに、所望の電源電圧ＶＤＤを対象回路ブロックＣＢに供給する。電圧変換回路ＶＣ０−ＶＣ１もまた、外部電圧ＥＸＴ．ＶＤＤをもとに、それぞれ、第１の基板電圧ＶＢＰおよび第２の基板電圧ＶＢＮを生成する。【００７６】
第１の電圧変換回路ＶＣ０の構成は、外部電圧ＥＸＴ．ＶＤＤと第１の基板電圧ＶＢＰとの関係によって決定される。つまり、外部電圧ＥＸＴ．ＶＤＤの値の方が所望の第１の基板電圧ＶＢＰの値よりも高い場合には、第１の電圧変換回路ＶＣ０は降圧回路を、外部電圧ＥＸＴ．ＶＤＤの値の方が所望の第１の基板電圧ＶＢＰの値よりも低い場合には、第１の電圧変換回路ＶＣ０は昇圧回路を含む構成にする。ここで用いる降圧回路および昇圧回路は、一般的なメモリの内部電源に用いられる回路で良い。ここでは、外部電圧の値が基板電圧の値よりも低い場合について説明していく。【００７７】
図１７に、第１の電圧変換回路ＶＣ０の構成を示す。第１の電圧変換回路ＶＣ０は、デジタル−アナログ変換器ＤＡＣ、電圧比較器ＶＣ、昇圧回路ＢＣからなる。第１のセレクタ回路ＳＣ０から、第１の電圧変換回路ＶＣ０に入力される第１の基板電圧情報ＶＢＰＣは、デジタル値である。このデジタル値を、デジタル−アナログ変換器ＤＡＣにて、アナログ値ＶＢＰＡに変換する。この変換後のアナログ値ＶＢＰＡと、昇圧回路ＢＣによって生成される電圧の値ＶＢＰＴとを比較する。アナログ値ＶＢＰＡの方が電圧の値ＶＢＰＴよりも小さい間は、昇圧回路ＢＣにて昇圧を繰り返す。アナログ値ＶＢＰＡの方が電圧の値ＶＢＰＴ以上になれば、昇圧動作を終了し、そのときの電圧の値ＶＢＰＴを第１の基板電圧ＶＢＰとして、制御対象回路ＣＢへ供給する。【００７８】
第２の電圧変換回路ＶＣ１も、第１の電圧変換回路ＶＣ０と同様の構成で実現できる。ただし、図８−図１０で示すように、第２の基板電圧ＶＢＮはＧＮＤレベルの電圧(ここでは０．０Ｖを示す)よりも低い電圧が必要となる。そのため、第２の電圧変換回路ＶＣ１で用いる昇圧回路ＢＣは、第１の電圧変換回路ＶＣ０で用いる昇圧回路ＢＣの各種信号の極性を反転させるような構成にする。【００７９】
[実施の形態２]
図１８に、本実施の形態の基板制御回路ＢＣＣの概略図を示す。本実施の形態では、情報コードＶＤＤＣと、読み出し専用メモリＲＯＭ０−ＲＯＭ７のアドレスマッピングを工夫することで、実施の形態１の回路構成からアドレス変換器ＡＴを省略する。図１８において、図１に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。【００８０】
図１９に、情報コードＶＤＤＣと第３のアドレスＡＶの組み合わせの一例を示す。図２０に、読み出し専用メモリＲＯＭ２における第３のアドレスＡＶと第１の基板電圧ＶＢＰの関係を示す。図１９、図２０では、実施の形態１で用いた情報コードＶＤＤＣおよび第３のアドレスＡＶを、２進数で表現している。【００８１】
さらに、図２１に、図１９の情報コードＶＤＤＣと第３のアドレスＡＶとの対応を変更したものを示す。図２２に、図２０の第３のアドレスＡＶと第１の基板電圧ＶＢＰとの対応を変更したものを示す。図２１、図２２のように、対応関係を変更しても図１９、図２０のデータと論理的には等価である。【００８２】
実施の形態１で示した図１９と１８の組み合わせに換えて、図２１と２０の組み合わせで、情報コードＶＤＤＣの下位２ビットと、第３のアドレスＡＶの下位２ビットとが対応するように設定することによって、情報コードＶＤＤＣの下位２ビットを、そのまま第３のアドレスＡＶとして扱うことができる。結果、情報コードＶＤＤＣから第３のアドレスＡＶを生成するアドレス変換器ＡＴが不要となり、図１の回路構成に対して、回路規模の削減を図ることができる。【００８３】
[実施の形態３]
図２３に、本実施の形態の基板制御回路ＢＣＣの概略図を示す。図２３では、図１に示す、読み出し専用メモリＲＯＭ０−ＲＯＭ３の代わりに、読み出し専用メモリＲＯＭ＿Ｐを用いる。また、図１に示す、読み出し専用メモリＲＯＭ４−ＲＯＭ７の代わりに、読み出し専用メモリＲＯＭ＿Ｎを用いる。読み出し専用メモリＲＯＭ＿Ｐ、ＲＯＭ＿Ｎには後に示すように、番地付けされた基板電圧のデータが格納されている。図２３では、図１に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。【００８４】
本実施の形態では、第１のアドレスＡＰと第３のアドレスＡＶの合成である第４のアドレスＡＰＶと、第２のアドレスＡＮと第３のアドレスＡＶの合成である第５のアドレスＡＮＶを用いることで、実施の形態１からセレクタ回路ＳＣ０−ＳＣ１を省略する回路構成を実現する。【００８５】
図２４に、第４のアドレスＡＰＶを示す。第４のアドレスＡＰＶは、単に第１のアドレスＡＰと第３のアドレスＡＶとを連結したものである。【００８６】
図２５に、第５のアドレスＡＮＶを示す。第５のアドレスＡＮＶは、単に第２のアドレスＡＮと第３のアドレスＡＶとを連結したものである。【００８７】
第４のアドレスＡＰＶは４ビットのデータで表される。第４のアドレスＡＰＶが読み出し専用メモリＲＯＭ＿Ｐに入力され、読み出し専用メモリＲＯＭ＿Ｐではこの第４のアドレスＡＰＶに対応するアドレス番地ＢＮＰが選択される。選択されるアドレス番地ＢＮＰに格納されているデータが第１の電圧変換回路ＶＣ０に入力される。【００８８】
同様に、第５のアドレスＡＮＶは４ビットのデータで表される。第５のアドレスＡＮＶが読み出し専用メモリＲＯＭ＿Ｎに入力され、読み出し専用メモリＲＯＭ＿Ｎではこの第５のアドレスＡＮＶに対応するアドレス番地ＢＮＮが選択される。選択されるアドレス番地ＢＮＮに格納されているデータが第２の電圧変換回路ＶＣ１に入力される。【００８９】
図２６に、読み出し専用メモリＲＯＭ＿Ｐに設定される、アドレス番地ＢＮＰと第１の基板電圧ＶＢＰの関係を示す。図２７に、読み出し専用メモリＲＯＭ＿Ｎに設定される、アドレス番地ＢＮＮと第２の基板電圧ＶＢＮの関係を示す。次に、動作を説明する。【００９０】
例えば、第１のアドレスＡＰが”０１”、第２のアドレスＡＮが”１１”、第３のアドレスＡＶが”１０”と入力されるとする。このとき、アドレスＡＰＶは”０１１０”、アドレスＡＮＶは”１１１０”となる。【００９１】
アドレスＡＰＶ”０１１０”を１０進数表現にすると、６（番地）であるので、第１の基板電圧ＶＢＰは、図２６の関係から”１．３”となる。アドレスＡＮＶが”１１１０”つまり１０進数表現では”１４”（番地）であるので、第２の基板電圧ＶＢＮは、図２７の関係から”−０．９”となる。【００９２】
このように、第１のアドレスＡＰと第３のアドレスＡＶの合成である第４のアドレスＡＰＶと、第２のアドレスＡＮと第３のアドレスＡＶの合成である第５のアドレスＡＮＶを用いることで、セレクタ回路ＳＣ０−ＳＣ１が不要となり、回路規模の削減を図ることができる。【００９３】
本実施の形態におけるアドレス変換器ＡＴは、実施の形態２と同様に省略可能である。【００９４】
[実施の形態４]
図２８に、本実施の形態の基板制御回路ＢＣＣの概略図を示す。図２８では、図１に示す、読み出し専用メモリＲＯＭ０−ＲＯＭ７の代わりとして、読み出し専用メモリＲＯＭ＿Ｃを用いる。図２８では、図１に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。【００９５】
本実施の形態では、第１のアドレスＡＰ、第２のアドレスＡＮ、第３のアドレスＡＶを連結する第６のアドレスＡＰＮＶを用いることによって、実施の形態１の回路構成からセレクタ回路ＳＣ０−ＳＣ１を省略し、読み出し専用メモリを１つにまとめることができる。【００９６】
図２９に、第１のアドレスＡＰ、第２のアドレスＡＮ、第３のアドレスＡＶに基づく第６のアドレスＡＰＮＶを示す。【００９７】
第６のアドレスＡＰＮＶは６ビットのデータで表される。第６のアドレスＡＰＮＶが読み出し専用メモリＲＯＭ＿Ｃに入力され、読み出し専用メモリＲＯＭ＿Ｃではこの第６のアドレスＡＰＮＶに対応するアドレス番地ＢＮＰＮが選択される。選択されるアドレス番地ＢＮＰに格納されている第１の基板電圧ＶＢＰに関するデータが第１の電圧変換回路ＶＣ０に、第２の基板電圧ＶＢＮに関するデータが第２の電圧変換回路ＶＣ１にそれぞれ入力される。【００９８】
図３０に、第６のアドレスＡＰＮＶと第１の基板電圧ＶＢＰおよび第２の基板電圧ＶＢＮの対応関係を示す。次に、動作を説明する。【００９９】
例えば、第１のアドレスＡＰが”０１”、第２のアドレスＡＮが”１１”、第３のアドレスＡＶが”１０”と入力されると、第６のアドレスＡＰＮＶは”０１１１１０”となる。【０１００】
アドレスＡＰＮＶ”０１１１１０”は１０進数では”３０”（番地）となるので、図３０の関係から、第１の基板電圧ＶＢＰは”１．３”、第２の基板電圧ＶＢＮは”−０．９”となる。【０１０１】
このように、第１のアドレスＡＰと第２のアドレスＡＮと第３のアドレスＡＶとを連結する第６のアドレスＡＰＮＶを用いることにより、セレクタ回路ＳＣ０−ＳＣ１が不要となり回路規模の削減を図ることができる。また、読み出し専用メモリを１つにまとめることができるので、レイアウト設計が容易となる。【０１０２】
本実施の形態におけるアドレス変換器ＡＴは、実施の形態２と同様に省略可能である。【０１０３】
図３１に、実施の形態４に関する基板制御回路の変形例を示す。図３１に示す構成は、ＳＯＣ（ＳＯＣ：System On a Chip）などで複数の機能を１つのチップに詰め込み、他機能の部分に別の目的で用意される読み出し専用メモリがある場合に実現できる。図３１の構成では、基板制御回路の読み出し専用メモリを、他の機能のメモリ部と共有できるので、ＳＯＣ全体としては面積を削減できる。本形態では、図３１で用意される読み出し専用メモリは、オンチップ・フラッシュメモリＦＭである。【０１０４】
オンチップ・フラッシュメモリＦＭは、他ブロックとの共有制御とインターフェイスの調停のために、メモリ制御やインターフェイスに関する回路ＭＣＩＦを介して接続されることになる。一般的に、オンチップ・フラッシュメモリＦＭは複数ブロックで共有するため、メモリ制御や中間周波数に関する回路ＭＣＩＦも共有可能となっており、本構成においても他ブロックと共有する。【０１０５】
図３１に示す回路構成であれば、図２８の回路構成と比較して読み出し専用メモリ部の面積分を削減できる。さらに、他の目的のみにオンチップ・フラッシュメモリＦＭ用いた場合、オンチップ・フラッシュメモリに空き容量がある場合は、その容量を用いて実施することにより、外部の回路を含む構成全体としてオーバーヘッドを小さくすることができる。【０１０６】
これまでに説明した各実施の形態では、ヒューズプログラム後は、電源電圧ＶＤＤの変動をもとに基板電圧を制御しているが、他にも温度変化に合わせて基板電圧を制御することもできる。図１であれば、読み出し専用メモリＲＯＭ０−ＲＯＭ７に予め、温度変化に対応する基板電圧の値を加えておき、読み出し専用メモリＲＯＭ０−ＲＯＭ７に温度変化に合わせた信号を入力し、その信号と電源電圧の情報コードＶＤＤＣから、最適な基板電圧の値を選択するようにする。【０１０７】
また、これまでに説明した各実施の形態では、第１の基板電圧ＶＢＰと第２の基板電圧ＶＢＮ２との２種の基板電圧を生成する構成を示したが、制御対象ブロックＣＢの構成のよっては、いずれか１種の基板電圧を生成する構成でも良い。【０１０８】
[実施の形態５]
本実施の形態では、図２で示したフローＦＣ２にて実施する特性テストの一例を示す。【０１０９】
図３２に本実施の形態における特性テスト回路ＴＣを示す。この特性テスト回路ＴＣは、図１に示す基板制御回路と同一チップに搭載され、制御対象ブロックＣＢにあるトランジスタと同様のばらつき（仕上がり）となるようにする。特性テスト回路ＴＣは第１のリング発振器ＲＩＮＧ＿Ｎ、第２のリング発振器ＲＩＮＧ＿Ｐ、第３のリング発振器ＲＩＮＧ＿Ｃから構成される。第１から第３のリング発振器には、共通の入力端子ＲＩＮＧ_ＥＮから信号が入力される。【０１１０】
第１のリング発振器ＲＩＮＧ＿Ｎは、それぞれＮＡＮＤ回路ＮＡＮＤ＿Ｎと偶数段のインバータＩＮＶ＿Ｎ１−ＩＮＶ＿Ｎｍ（ＩＮＶ＿Ｎｍとも示す）からなるインバータ回路ＩＮＶ＿Ｎを直列接続し、最終段の出力を初段のＮＡＮＤ回路ＮＡＮＤ＿Ｎの入力に戻して自己発振させ、バッファＢＵＦ＿Ｎを介して出力端子Ｎ＿ＯＵＴから出力する。同様に、第２のリング発振器は、それぞれＮＡＮＤ回路ＮＡＮＤ＿Ｐと偶数段のインバータＩＮＶ＿Ｐ１−ＩＮＶ＿Ｐｍ（ＩＮＶ＿Ｐｍとも示す）からなるインバータ回路ＩＮＶ＿Ｐを合わせて直列接続し、最終段の出力を初段のＮＡＮＤ回路ＮＡＮＤ＿Ｐの入力に戻して自己発振させ、バッファＢＵＦ＿Ｐを介して出力端子Ｐ＿ＯＵＴから出力する。また同様に、第３のリング発振器ＲＩＮＧ＿Ｃは、それぞれＮＡＮＤ回路ＮＡＮＤ＿Ｃと偶数段のインバータＩＮＶ＿Ｃ０−ＩＮＶ＿Ｃｍ（ＩＮＶ＿Ｃｍとも示す）からなるインバータ回路ＩＮＶ＿Ｃを合わせて直列接続し、最終段の出力を初段のＮＡＮＤ回路ＮＡＮＤ＿Ｃの入力に戻して自己発振させ、バッファＢＵＦ＿Ｃを介して出力端子Ｃ＿ＯＵＴから出力する。なお、第１から第３のリング発振器を構成するインバータ回路のトランジスタサイズはそれぞれのリング発振器で異なる。【０１１１】
図３３に第１のリング発振器ＲＩＮＧ＿Ｎを構成するインバータＩＮＶ＿Ｎｍ、図３４に第２のリング発振器ＲＩＮＧ＿Ｐを構成するインバータＩＮＶ＿Ｐｍ、図３５に第３のリング発振器ＲＩＮＧ＿Ｃを構成するインバータＩＮＶ＿Ｃｍの一例をそれぞれ示す。【０１１２】
インバータＩＮＶ＿Ｎｍは、電源電圧ＶＤＤと基準電圧ＶＳＳとの間にＰチャネルＭＯＳトランジスタＰＴ＿ＮとＮチャネルＭＯＳトランジスタＮＴ＿Ｎが接続される構成である。ＰチャネルＭＯＳトランジスタＰＴ＿Ｎには第１の基板電圧ＶＢＰ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｎには第２の基板電圧ＶＢＮがそれぞれ供給されている。【０１１３】
ここで、ＰチャネルＭＯＳトランジスタＰＴ＿ＮのトランジスタサイズよりもＮチャネルＭＯＳトランジスタＮＴ＿Ｎのトランジスタサイズを小さく設計する。一例として、図３３では、ＰチャネルＭＯＳトランジスタＰＴ＿Ｎのトランジスタ長ｐｌ＝０．１μｍ、トランジスタ幅ｐｗ＝３２μｍ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｎのトランジスタ長ｎｌ＝０．１μｍ、トランジスタ幅ｎｗ＝１μｍとしている。【０１１４】
インバータＩＮＶ＿Ｐｍは、電源電圧ＶＤＤと基準電圧ＶＳＳとの間にＰチャネルＭＯＳトランジスタＰＴ＿ＰとＮチャネルＭＯＳトランジスタＮＴ＿Ｐが接続される構成である。ＰチャネルＭＯＳトランジスタＰＴ＿Ｐには第１の基板電圧ＶＢＰ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｐには第２の基板電圧ＶＢＮがそれぞれ供給されている。【０１１５】
ここで、ＮチャネルＭＯＳトランジスタＮＴ＿ＰのトランジスタサイズよりもＰチャネルＭＯＳトランジスタＰＴ＿Ｐのトランジスタサイズを小さく設計する。例えば、図３４では、ＰチャネルＭＯＳトランジスタＰＴ＿Ｎのトランジスタ長ｐｌ＝０．１μｍ、トランジスタ幅ｐｗ＝１μｍ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｎのトランジスタ長ｎｌ＝０．１μｍ、トランジスタ幅ｎｗ＝３２μｍとしている。【０１１６】
インバータＩＮＶ＿Ｃｍは、電源電圧ＶＤＤと基準電圧ＶＳＳとの間にＰチャネルＭＯＳトランジスタＰＴ＿ＣとＮチャネルＭＯＳトランジスタＮＴ＿Ｃが接続される構成である。ＰチャネルＭＯＳトランジスタＰＴ＿Ｃには第１の基板電圧ＶＢＰ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｃには第２の基板電圧ＶＢＮがそれぞれ供給されている。【０１１７】
ここで、ＰチャネルＭＯＳトランジスタＰＴ＿ＣのトランジスタサイズとＮチャネルＭＯＳトランジスタＮＴ＿Ｃのトランジスタサイズを等しく設計する。例えば、図３５では、ＰチャネルＭＯＳトランジスタＰＴ＿Ｎのトランジスタ長ｐｌ＝０．１μｍ、トランジスタ幅ｐｗ＝１μｍ、ＮチャネルＭＯＳトランジスタＮＴ＿Ｎのトランジスタ長ｎｌ＝０．１μｍ、トランジスタ幅ｎｗ＝１μｍとしている。【０１１８】
このようにインバータを設計することによって、第１のリング発振器ＲＩＮＧ＿Ｎの発振周波数はＮチャネルＭＯＳトランジスタＮＴ＿Ｎのドレイン電流、つまり第２の基板電圧ＶＢＮの変動の影響を大きく受けることとなる。また、第２のリング発振器ＲＩＮＧ＿Ｐの発振周波数はＰチャネルＭＯＳトランジスタＰＴ＿Ｐのドレイン電流、つまり第１の基板電圧ＶＢＰの変動の影響を大きく受けることとなる。そして、第３のリング発振器ＲＩＮＧ＿Ｃは各トランジスタサイズをバランスよく設計しているため、第１の基板電圧ＶＢＰと第２の基板電圧ＶＢＮのどちらか一方に対して大きな感度をもたない。【０１１９】
第１から第３のリング発振器の発振周波数の測定結果の例を図３６に示す。ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの仕上がり状況によって第１から第３のリング発振器の第１の基板電圧ＶＢＰへの依存性と第２の基板電圧ＶＢＮへの依存性が異なるため、各発振周波数の結果に特徴が出る。この特徴をもとに、ヒューズプログラムを決定する。【０１２０】
図３６の横軸に記載のＴＴ、ＦＦ、ＳＳ、ＦＳ、ＳＦとはそれぞれトランジスタの仕上がり状態を示している。ＴＴ仕上がりとはＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタもドレイン電流が中央値仕上がりの場合を意味する。ＦＦ仕上がりとはＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタもドレイン電流が大きく仕上がった場合を意味する。ＳＳ仕上がりとはＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタもドレイン電流が小さく仕上がった場合を意味する。ＦＳ仕上がりとはＮチャネルＭＯＳトランジスタのドレイン電流が大きく、ＰチャネルＭＯＳトランジスタのドレイン電流が小さく仕上がった場合を意味する。ＳＦ仕上がりとはＮチャネルＭＯＳトランジスタのドレイン電流が小さくてＰチャネルＭＯＳトランジスタのドレイン電流は大きく仕上がった場合を意味する。【０１２１】
図３６の横軸に記載の０．００、０．６０、１．２０はそれぞれ第１の基板電圧ＶＢＰ（または、第２の基板電圧ＶＢＮ）の基板電圧（バイアス値）である。また、Ｎ、Ｐ、Ｂの記号はそれぞれ、バイアス値を変動させたトランジスタの種類を示している。具体的には、ＮはＮチャネルＭＯＳトランジスタのバイアス値（第２の基板電圧ＶＢＮ）、ＰはＰチャネルＭＯＳトランジスタのバイアス値（第１の基板電圧ＶＢＰ）、ＢはＮチャネルＭＯＳトランジスタのバイアス値（第２の基板電圧ＶＢＮ）とＰチャネルＭＯＳトランジスタのバイアス値（第１の基板電圧ＶＢＰ）をそれぞれ変化（０．００Ｖ、０．６０Ｖ、１．２０Ｖ）させている。また、縦軸は各発振周波数（第１のリング発振器ＲＩＮＧ＿Ｎの発振周波数：Ｆｒｅｑ＿Ｎ、第２のリング発振器ＲＩＮＧ＿Ｐの発振周波数：Ｆｒｅｑ＿Ｐ、第３のリング発振器ＲＩＮＧ＿Ｃの発振周波数：Ｆｒｅｑ＿Ｃ）である。【０１２２】
この測定結果においては、例えば、ＳＦ仕上がりの場合にはＮチャネルＭＯＳトランジスタのドレイン電流が弱いので、第１のリング発振器ＲＩＮＧ＿Ｎの第２の基板電圧ＶＢＮのバイアス値に対する感度が高くなり、第２の基板電圧ＶＢＮ依存性ならびに第１の基板電圧ＶＢＰと第２の基板電圧ＶＢＮとを両方とも変化させた場合の変化量が大きくなる。【０１２３】
また、例えば、ＦＦ仕上がりの場合にはＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタドレインとが共に電流が大きくかつバランスが取れているので、いずれの依存性も差が出ない。【０１２４】
このように特性テスト回路ＴＣにて得られるトランジスタの特性から各発振周波数に特徴が出る。そのため、特性テスト回路ＴＣを構成するトランジスタと同一の仕上がりとなる制御対象ブロックＣＢのトランジスタの特性も分かる。よって、この結果を基にトランジスタの特性に応じてヒューズ回路をプログラムすることができる。【０１２５】
例えば、トランジスタのしきい値電圧等の測定を行うための単純な方法では、アナログ値を測定するために専用の外部入出力ピンが必要であり、また、測定用のテスタも電流を正確に測るためのアナログ特性が求められる。しかし本実施の形態のようにテスタから見た測定値をデジタル化することにより、安価なテスタでの測定が可能となる。さらに、デジタル値であれば他のピンとマルチプレクスが可能となり、チップ製造コストを低減できる。【０１２６】
本発明のチップテストは、必ずしもダイシング前に行うテストには限られない。ただし、ダイシング後にチップテストを行っても良いが、テストが煩雑になってしまうため、本発明ではチップテストをダイシング前のテストとしている。【０１２７】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【国際調査報告】
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