【手続補正書】
【提出日】平成16年11月9日(2004.11.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２のノードを有する第１の回路と、
入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、
前記切替手段を制御する制御手段と、を備え、
前記第１の回路は、
前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、
前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、
前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、
前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、
前記第１の演算増幅器に入力されるアナログ信号と前記第１のアナログ−デジタル変換器に入力されるアナログ信号とは同一であり、
前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御することを特徴とするアナログ−デジタル変換回路。
【請求項２】
第１および第２のノードを有する第１の回路と、
入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、
前記切替手段を制御する制御手段と、を備え、
前記第１の回路は、
前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、
前記第１の演算増幅器を介することなく前記第１のノードに接続され、前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、
前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、
前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、
前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御することを特徴とするアナログ−デジタル変換回路。
【請求項３】
第１および第２のノードを有する第１の回路と、
入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、
前記切替手段を制御する制御手段と、を備え、
前記第１の回路は、
前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、
前記第１のノードに直接接続され、前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、
前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、
前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、
前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御することを特徴とするアナログ−デジタル変換回路。
【請求項４】
前記切替手段を介して前記第１の回路の前段に少なくとも１段に設けられた第２の回路をさらに備え、
前記第２の回路は、
入力されたアナログ信号をデジタル信号に変換する第２のアナログ−デジタル変換器と、
前記第２のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第２のデジタル−アナログ変換器と、
前記入力されたアナログ信号と前記第２のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記切替手段を介して前記第１の回路に出力する第２の差分増幅器とを含むことを特徴とする請求項１〜３のいずれか１項に記載のアナログ−デジタル変換回路。
【請求項５】
前記第２の回路は、前記入力されたアナログ信号を増幅して前記第２の差分増幅器に与える第２の演算増幅器をさらに含むことを特徴とする請求項４に記載のアナログ−デジタル変換回路。
【請求項６】
前記制御手段は、クロック信号および制御信号を発生する信号発生器を含み、
前記第１の回路の前記第１のアナログ−デジタル変換器、前記第１のデジタル−アナログ変換器および前記第１の差分増幅器は、前記信号発生器により発生されたクロック信号に応答して動作し、
前記切替手段は、前記信号発生器により発生された制御信号に応答して、入力されたアナログ信号を前記第１のノードに与える状態と、前記第２のノードのアナログ信号を前記第１のノードに与える状態とを切り替えることを特徴とする請求項１〜５のいずれかに記載のアナログ−デジタル変換回路。
【請求項７】
前記制御信号は、第１の周波数を有し、前記クロック信号は、前記第１の周波数の整数倍の第２の周波数を有することを特徴とする請求項６に記載のアナログ−デジタル変換回路。
【請求項８】
前記制御手段は、前記信号発生器により発生されるクロック信号の周波数を変更する変更手段をさらに含むことを特徴とする請求項６又は７に記載のアナログ−デジタル変換回路。
【請求項９】
前記制御手段は、第１及び第２のクロック信号および制御信号を発生する信号発生器を含み、
前記第１の回路の前記第１のアナログ−デジタル変換器、前記第１のデジタル−アナログ変換器および前記第１の差分増幅器は、前記信号発生器により発生された第１のクロック信号に応答して動作し、
前記第２の回路の前記第２のアナログ−デジタル変換器、前記第２のデジタル−アナログ変換器および前記第２の差分増幅器は、前記信号発生器により発生された第２のクロック信号に応答して動作し、
前記切替手段は、前記信号発生器により発生された制御信号に応答して、前記第２の回路の前記第２の差分増幅器から出力されるアナログ信号を前記第１のノードに与える状態と、前記第２のノードのアナログ信号を前記第１のノードに与える状態とを切り替えることを特徴とする請求項４又は５に記載のアナログ−デジタル変換回路。
【請求項１０】
前記制御信号は、第１の周波数を有し、前記第１のクロック信号は、前記第１の周波数の整数倍の第２の周波数を有し、前記第２のクロック信号は、前記第１の周波数を有することを特徴とする請求項９に記載のアナログ−デジタル変換回路。
【請求項１１】
前記制御手段は、前記信号発生器により発生される第１のクロック信号の周波数を変更する変更手段をさらに含むことを特徴とする請求項９又は１０に記載のアナログ−デジタル変換回路。
【請求項１２】
前記信号発生器は、分周器を有する位相同期ループを含み、前記変更手段は、前記位相同期ループの前記分周器の分周比を設定する分周比設定手段を含むことを特徴とする請求項８又は１１に記載のアナログ−デジタル変換回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るアナログ−デジタル変換回路は、第１および第２のノードを有する第１の回路と、入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、前記切替手段を制御する制御手段と、を備え、前記第１の回路は、前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、前記第１の演算増幅器に入力されるアナログ信号と前記第１のアナログ−デジタル変換器に入力されるアナログ信号とは同一であり、前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１および第２のノードを有する第１の回路と、入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、前記切替手段を制御する制御手段と、を備え、前記第１の回路は、前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、前記第１の演算増幅器を介することなく前記第１のノードに接続され、前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１および第２のノードを有する第１の回路と、入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、前記切替手段を制御する制御手段と、を備え、前記第１の回路は、前記第１のノードからのアナログ信号を増幅する第１の演算増幅器と、前記第１のノードに直接接続され、前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、前記第１の演算増幅器からのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明に係るアナログ−デジタル変換回路においては、入力されたアナログ信号が第１のノードに与えられた後、第１の回路において、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作が所定サイクル数行われる。それにより、各サイクルごとに第１の回路内の第１のアナログ−デジタル変換器からデジタル信号が順次出力される。
このようにして、第１の回路により多段パイプライン構成が実現される。したがって、省面積化が図られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、切替手段の制御により第１の回路で行われるサイクル数を変更することにより、ビット分解能を容易に変更することができる。したがって、同一のハードウエア構成で異なるビット分解能を有するアナログ−デジタル変換回路が容易に実現される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、第１の回路内に第１の演算増幅器および第１の差分増幅器が設けられているので、１段当たりの増幅器のループ定数を低減することができ、かつ１段当たりの増幅器の負荷容量が低減する。それにより、各増幅器の限界動作周波数が高くなる。その結果、各増幅器の性能を向上させることなく、高い変換動作を保ちつつ、変換速度を向上させることが可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第１〜第３のいずれかの発明に係るアナログ−デジタル変換回路の構成において、切替手段を介して第１の回路の前段に少なくとも１段に設けられた第２の回路をさらに備え、第２の回路は、入力されたアナログ信号をデジタル信号に変換する第２のアナログ−デジタル変換器と、第２のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第２のデジタル−アナログ変換器と、入力されたアナログ信号と第２のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して切替手段を介して第１の回路に出力する第２の差分増幅器とを含んだものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、第２の回路は、入力されたアナログ信号を増幅して第２の差分増幅器に与える第２の演算増幅器をさらに含むものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第１〜第５のいずれかの発明に係るアナログ−デジタル変換回路の構成において、制御手段は、クロック信号および制御信号を発生する信号発生器を含み、第１の回路の第１のアナログ−デジタル変換器、第１のデジタル−アナログ変換器および第１の差分増幅器は、信号発生器により発生されたクロック信号に応答して動作し、切替手段は、信号発生器により発生された制御信号に応答して、入力されたアナログ信号を第１のノードに与える状態と、第２のノードのアナログ信号を第１のノードに与える状態とを切り替えるものである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第６の発明に係るアナログ−デジタル変換回路の構成において、前記制御信号は、第１の周波数を有し、前記クロック信号は、前記第１の周波数の整数倍の第２の周波数を有するものである。
（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、第６又は第７の発明に係るアナログ−デジタル変換回路の構成において、制御手段は、信号発生器により発生されるクロック信号の周波数を変更する変更手段をさらに含むものである。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
（９）第９の発明
第９の発明に係るアナログ−デジタル変換回路は、第４又は第５の発明に係るアナログ−デジタル変換回路の構成において、前記制御手段は、第１及び第２のクロック信号および制御信号を発生する信号発生器を含み、前記第１の回路の前記第１のアナログ−デジタル変換器、前記第１のデジタル−アナログ変換器および前記第１の差分増幅器は、前記信号発生器により発生された第１のクロック信号に応答して動作し、前記第２の回路の前記第２のアナログ−デジタル変換器、前記第２のデジタル−アナログ変換器および前記第２の差分増幅器は、前記信号発生器により発生された第２のクロック信号に応答して動作し、前記切替手段は、前記信号発生器により発生された制御信号に応答して、前記第２の回路の前記第２の差分増幅器から出力されるアナログ信号を前記第１のノードに与える状態と、前記第２のノードのアナログ信号を前記第１のノードに与える状態とを切り替えるものである。
（１０）第１０の発明
第１０の発明に係るアナログ−デジタル変換回路は、第９の発明に係るアナログ−デジタル変換回路の構成において、前記制御信号は、第１の周波数を有し、前記第１のクロック信号は、前記第１の周波数の整数倍の第２の周波数を有し、前記第２のクロック信号は、前記第１の周波数を有するものである。
（１１）第１１の発明
第１１の発明に係るアナログ−デジタル変換回路は、第９又は第１０の発明に係るアナログ−デジタル変換回路の構成において、前記制御手段は、前記信号発生器により発生される第１のクロック信号の周波数を変更する変更手段をさらに含むものである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
（１２）第１２の発明
第１２の発明に係るアナログ−デジタル変換回路は、第８又は第１１の発明に係るアナログ−デジタル変換回路の構成において、信号発生器は、分周器を有する位相同期ループを含み、変更手段は、位相同期ループの分周器の分周比を設定する分周比設定手段を含むものである。
この場合、分周比設定手段により位相同期ループの分周器の分周比を設定することにより、クロック信号の周波数を容易に変更し、ビット分解能を変更することができる。