(57)【要約】  可変遅延回路１は、遅延素子Ｄ１〜Ｄｎが直列に接続された多段遅延回路２０と、１個又は複数個の遅延素子Ｄ１〜Ｄｎに基準クロックを通過させて得られる遅延量が違う遅延信号のうちいずれかを選択する選択部２１と、複数の遅延信号から順次選択した信号の信号論理を、基準クロックに同期した判定タイミングでそれぞれ判定する判定部２３と、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子Ｄｍ、Ｄｋを少なくとも２個検出する変化点検出部２４と備え、検出された２個の遅延素子Ｄｍ、Ｄｋにそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差（ｋ−ｍ）を所望の遅延時間を生じる遅延素子の個数として用いる。
2008126292.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延素子が直列に接続された多段遅延回路に基準クロックを入力し、
１個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうちから順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングで判定し、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも２個検出し、
検出された２個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として決定する、
ことを特徴とする遅延素子の遅延時間計測方法。
【請求項２】
所望の遅延時間は、前記基準クロックの１周期であることを特徴とする請求項１に記載の遅延時間計測方法。
【請求項３】
前記多段遅延回路は、Ｎ個（Ｎは自然数）の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記多段遅延回路から前記複数の遅延信号を選択するとき、前記前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記後段多段遅延回路へ入力し、前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項１又は２に記載の遅延時間計測方法。
【請求項４】
請求項１〜３のいずれか一項に記載の遅延時間計測方法によって決定した、前記所望の遅延時間を生じる前記遅延素子の個数に基づいて、所定の入力信号に与える遅延時間を調整する遅延時間調整方法であって、
前記多段遅延回路を第１の多段遅延回路とし、
直列に接続された複数の遅延素子により構成される第２の多段遅延回路へ前記入力信号を入力し、
所定の遅延時間設定値に、前記遅延時間計測方法により決定された前記遅延素子の個数を乗じて、前記入力信号を通過させる遅延素子の使用数を決定し、
前記第２の多段遅延回路から、前記使用数の遅延素子によって遅延させた前記入力信号を取り出す、
ことを特徴とする遅延時間調整方法。
【請求項５】
前記第２の多段遅延回路は、Ｎ個の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記第２の多段遅延回路から前記複数の遅延信号を選択するとき、前記第２の多段遅延回路の前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記第２の多段遅延回路の前記後段多段遅延回路へ入力し、前記第２の多段遅延回路の前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項４に記載の遅延時間調整方法。
【請求項６】
入力信号に可変量の遅延を与える可変遅延回路であって、
複数の遅延素子が直列に接続された多段遅延回路と、
１個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうち任意の信号を選択する選択部と、
前記選択部を用いて前記複数の遅延信号から順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングでそれぞれ判定する判定部と、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも２個検出する変化点検出部と、を備え、
検出された２個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として用いることを特徴とする可変遅延回路。
【請求項７】
所望の遅延時間は、前記基準クロックの１周期であることを特徴とする請求項６に記載の可変遅延回路。
【請求項８】
前記多段遅延回路は、Ｎ個（Ｎは自然数）の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記選択部は、前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する後段選択部と、前記前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択する前段選択部と、を備え、
前記後段多段遅延回路には、前記前段選択部が選択した信号が入力される、
ことを特徴とする請求項６又は７に記載の可変遅延回路。
【請求項９】
前記多段遅延回路を第１の多段遅延回路とし、かつ前記選択部を第１の選択部とし、
複数の遅延素子が直列に接続された第２の多段遅延回路と、
所定の遅延時間設定値に、前記遅延素子の個数の差分を乗じて、前記入力信号を通過させる遅延素子の個数を決定する演算回路と、
前記入力信号が入力される前記第２の多段遅延回路から、前記演算回路により決定した数の遅延素子によって遅延させた前記入力信号を取り出す第２の選択部と、
を備えることを特徴とする請求項６〜８のいずれか一項に記載の可変遅延回路。
【請求項１０】
前記第２の多段遅延回路は、Ｎ個（Ｎは自然数）の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記第２の選択部は、前記第２の多段遅延回路の前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する後段選択部と、前記第２の多段遅延回路の前記前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択する前段選択部と、を備え、
前記第２の多段遅延回路の前記後段多段遅延回路には、前記第２の選択部の前記前段選択部が選択した信号が入力される、
ことを特徴とする請求項９に記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に実装される遅延回路およびこのような遅延回路の遅延時間を調整する遅延時間調整方法に関する。
【背景技術】
【０００２】
半導体集積回路における同期転送方式のデータ転送に関わるタイミングのマージンを増やすために、対象となる信号に遅延時間を持たせる技術が確立されている。近年のデータ転送スピードの高速化に伴って、より細かいステップでかつ正確に遅延時間の調整ができる遅延信号生成回路が求められている。【０００３】
図１は、下記の特許文献１に開示される従来の遅延信号生成回路の回路構成図である。遅延信号生成回路９０は、基準クロックを遅延させるＮ個の遅延素子９１と、遅延対象信号であるＡ信号を遅延させるＳ個の遅延素子９２と、基準クロックの立ち下がり時に各遅延素子９１の内容をラッチするラッチ回路９３と、ラッチ回路１３のラッチ内容から保持内容が「Ｈｉ」の遅延素子９１の段数を検出する判定回路９４と、判定回路９４からの制御信号に従ってＡ信号の遅延信号を取り出す遅延素子９２を選択するセレクタ９５と、を備え、遅延対象信号を遅延させる遅延素子数を、基準クロックのパルス長と１つの遅延素子の遅延時間との比に応じて調整することによって、温度変化や電圧変化が遅延量に及ぼす影響を避ける。【０００４】
なお下記特許文献２には、外部クロック信号の１周期分のパルス信号が所定時間内に可変遅延回路のどこまで伝搬するかを検出し、遅延制御値の初期値を決定する初期遅延制御値決定回路を備えた同期型半導体記憶装置が開示されている。
また下記特許文献３には、外部クロックと複数の参照クロックの位相を比較して同期に必要な遅延回路の遅延段数を検出する制御回路を持つクロック再生回路が開示されている。【０００５】
【特許文献１】特開２００３−２３３４３号公報
【特許文献２】特開平１１−０３６７５７号公報
【特許文献３】特開２０００−５９２０９号公報
【発明の開示】
【０００６】
半導体集積回路内の遅延素子の伝播遅延時間は、温度変化や供給される電圧の変化に伴って変化し、このような遅延素子の伝播遅延変化が高速データ転送の実現を妨げる一要因となっている。
また、半導体集積回路を製造した製造プロセスやデザインルールの違いによっても、各素子の伝播遅延時間は異なるため、半導体集積回路の製造プロセスを変更する際にはそのプロセスに合わせて遅延回路を設計し直す必要があった。
【０００７】
このような問題は、特許文献１に開示される遅延信号生成回路９０においても生じる。図２は、図１に示す遅延信号生成回路のラッチ回路の入力容量を示す図である。図示する通り遅延信号生成回路９０は各遅延素子９１の出力をラッチ回路９３によりラッチする。このためラッチ回路９３には各遅延素子９１の出力を保持するフリップフロップ（ＦＦ）９６などの記憶手段が設けられ、その入力端子には入力容量Ｃｉが付随する。
したがって、基準クロックを遅延させる各遅延素子９１と遅延対象信号を遅延させる各遅延素子９２とでは遅延時間が異なり、このため遅延信号生成回路９０が、基準クロックのパルス長と遅延素子９１の遅延時間との比に応じて各遅延素子９２の数を調整しても、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間にズレが生じる。
さらに、この入力容量Ｃｉに起因する遅延素子９１と遅延素子９２との遅延時間の差は、温度変化や動作電圧の変化、半導体製造プロセスの違いによって変化するため、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間のズレは、これら温度変化、動作電圧の変化及び半導体製造プロセスの違いによって変動する。
【０００８】
上記問題点に鑑み、本発明は、外部環境（温度、電圧）の変化や影響を受けず、かつ実装に用いる半導体製造プロセスを変更した場合でも回路の基本構成を変更する必要がない遅延回路を提供することを目的とする。
【０００９】
上記目的を達成するため、本発明では、基準クロックが入力される多段遅延回路から順次取り出した、異なる遅延量を有する複数の遅延信号のそれぞれについて、基準クロックに同期した判定タイミングでその信号論理を判定する。
そして、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも２個検出し、検出された２個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を、所望の遅延時間を生じる遅延素子の個数として決定する。
そしてこのように決定した遅延素子の個数を所定の遅延時間設定値に乗じて入力信号を通過させる遅延素子の使用数を決定し、入力信号が入力された多段遅延回路から、この使用数の遅延素子によって遅延させた信号を取り出す。
【００１０】
上述のように、多段遅延回路から異なる遅延量を有する遅延信号を順次取り出して、基準クロックに同期した判定タイミングでその信号論理を判定することによって、従来の遅延信号生成回路が、多段遅延回路から同じタイミングで取り出した信号論理を保持するために使用していたラッチ回路が不要となる。これにより、基準クロックを遅延させる遅延素子と遅延対象信号を遅延させる各遅延素子との間の遅延時間の差がなくなる。
したがって、多段遅延回路により基準クロックを遅延させて基準クロックのパルス長と遅延素子１つの遅延時間の間の比を測定して、この測定値に基づいて遅延対象信号を遅延させる遅延素子数を調整する場合に、基準クロックを遅延させる遅延回路の遅延時間と遅延対象信号を遅延させる遅延回路の遅延時間とに、外部環境（温度、電圧）の変化や製造プロセスの違いによる変化が生じても、これらが相殺し合うため外部環境や製造プロセスの違いによる影響を受けない遅延回路を実現することが可能となる。
【００１１】
また上述のように、所望の遅延時間を生じる遅延素子の個数として決定する際に、基準クロックの論理に変化が生じている２個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を算出することによって、遅延素子による遅延時間以外の固定遅延時間（配線遅延など）を相殺することができる。
【００１２】
本発明の第１形態による遅延時間計測方法においては、複数の遅延素子が直列に接続された多段遅延回路に基準クロックを入力し、１個又は複数個の遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうちから順次選択した各遅延信号の信号論理を基準クロックに同期した判定タイミングで判定し、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも２個検出し、検出された２個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を所望の遅延時間を生じる遅延素子の個数として決定する。
【００１３】
本発明の第２形態による遅延時間調整方法においては、第１形態による遅延時間計測方法にて使用された多段遅延回路を第１の多段遅延回路として、直列に接続された複数の遅延素子により構成される第２の多段遅延回路へ入力信号を入力し、第１形態による遅延時間計測方法にて決定した遅延素子の個数を所定の遅延時間設定値に乗ずることによって入力信号を通過させる遅延素子の使用数を決定し、この使用数の遅延素子によって遅延させた入力信号を第２の多段遅延回路から取り出す。
【００１４】
また本発明の第３形態の可変遅延回路は、複数の遅延素子が直列に接続された多段遅延回路と、１個又は複数個の遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうち任意の信号を選択する選択部と、選択部を用いて複数の遅延信号から順次選択した各遅延信号の信号論理を、基準クロックに同期した判定タイミングでそれぞれ判定する判定部と、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも２個検出する変化点検出部を備え、検出された２個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を、所望の遅延時間を生じる遅延素子の個数として用いる。
【図面の簡単な説明】
【００１５】
【図１】従来の遅延信号生成回路の回路構成図である。
【図２】図１に示す遅延信号生成回路のラッチ回路の入力容量を示す図である。
【図３】本発明の実施例による可変遅延回路の回路構成図である。
【図４】図３に示す判定回路の概略構成図である。
【図５】本発明の実施例による遅延時間計測方法のフローチャートである。
【図６】基準クロックと各遅延信号を示すタイムチャートである。
【図７】遅延素子及び選択回路の伝搬遅延と配線遅延の説明図である。
【図８】図４に示す多段遅延回路及び選択回路の実施形態の例を示す図である。
【図９】図８に示す前段多段遅延回路及び前段選択回路の構成図である。
【図１０】図８に示す後段多段遅延回路及び後段選択回路の構成図である。
【図１１】図３に示す遅延回路の概略構成図である。
【図１２】本発明の実施例による遅延時間調整方法のフローチャートである。
【符号の説明】
【００１６】
１    可変遅延回路
２    測定回路
３    遅延回路
２０、３０    多段遅延回路
２１、３１    選択回路
【発明を実施するための最良の形態】
【００１７】
以下、添付する図面を参照して本発明の実施例を説明する。図３は、本発明の実施例による可変遅延回路の回路構成図である。図示するとおり可変遅延回路１は、測定回路２と遅延回路３を有しており、測定回路２は、基準クロックを入力してこの基準クロックの１周期が、所定の遅延素子の何個分の伝搬遅延時間に相当するかを測定する。
また遅延回路３は、測定回路２により測定された、基準クロックの１周期に相当する伝搬遅延時間を生じる遅延素子の数を示す情報と、遅延対象信号に与える遅延時間を定める遅延時間設定情報に基づいて、遅延対象信号を遅らせるために使用する遅延素子の数を決定し、入力した遅延対象信号を遅延させる。【００１８】
図４は、図３に示す判定回路２の概略構成図である。計測回路２は、直列に接続したｎ個（ｎは自然数）の遅延素子Ｄ１〜Ｄｎにより基準クロックを遅延させる多段遅延回路２０と、それぞれの遅延素子Ｄ１〜Ｄｎからの出力信号を選択する選択回路２１と、遅延素子Ｄ１〜Ｄｎのそれぞれの出力信号を選択回路２１に順番に選択させる選択制御信号を生成する選択制御信号生成部２２と、選択回路２１によって選択された遅延素子の各出力信号の信号論理を基準クロックの立ち上がりエッジにて判定する判定回路２３を備えている。
図示するとおり多段遅延回路２０内において初めに基準クロックが入力される遅延素子を遅延素子Ｄ１とし、この遅延素子Ｄ１の素子番号を「１」とする。そして、素子番号「ｉ」の遅延素子Ｄｉの直後に接続される遅延素子を素子番号「ｉ＋１」の遅延素子Ｄｉ＋１と示すことにする。【００１９】
選択制御信号生成部２２は、基準クロックのパルス数をｎまで数える単純なカウンタ回路として構成してよい。そして基準クロックのパルス数を数えたカウント数を選択制御信号として用いることにより、選択回路２１が出力信号を取り出すべき遅延素子Ｄ１〜Ｄｎの素子番号ｉ（ｉ＝１〜ｎ）を指定する。
選択制御信号は選択回路２１と後述する変化点検出部２４とへ出力され、カウント数がｎまで至るか変化点検出部２４からのリセット信号を入力したときカウント数を「１」へ戻す。【００２０】
判定回路２は更に変化点検出部２４及び遅延素子数決定部２５を備える。
選択回路２１が、遅延素子Ｄ１の出力信号から順に、素子番号ｉを１つずつ増加させながら遅延素子Ｄｉの出力信号を順次選択し、選択された各出力信号について判定回路２３が信号論理を判定すると、変化点検出部２４は、各出力信号について信号論理が「Ｌｏ」から「Ｈｉ」へ変化する素子番号ｉを少なくとも２つ検出し、このような変化が生じた素子番号ｍ及びｋを出力する。【００２１】
図５は、本発明の実施例による遅延時間計測方法のフローチャートである。
ステップＳ１０において基準クロックを多段遅延回路２０へ入力し、ステップＳ１１において、選択制御信号生成部２２がカウントするカウント数を「１」へ戻すことにより選択制御信号をリセットする。【００２２】
ステップＳ１２において選択制御信号生成部２２により生成される選択制御信号を、選択回路２１に入力することによって、遅延素子Ｄ１の出力信号を選択して判定回路２３に入力し、ステップＳ１３では、判定回路２３が、入力された信号の信号論理を、基準クロックの立ち上がりエッジのタイミングで判定する。ステップＳ１２及びＳ１３は、ステップＳ１６において選択制御信号の値を１つずつ増加させながら反復され、この反復ループはステップＳ１７の判定ステップによって中断されるまで反復される。【００２３】
図６は、基準クロックと各遅延信号を示すタイムチャートである。図示するとおり基準クロックは、遅延素子を通過する毎に遅延素子１個当たりの伝播遅延が加算されていく。
図示の例では、遅延素子Ｄ１から遅延素子Ｄｍ−１までは、これらの遅延素子からの出力信号の信号論理が、判定回路２３にてレベル「Ｌｏ」であると判定される。そして、遅延素子Ｄｍ又はＤｍ＋１において出力信号の信号論理がレベル「Ｈｉ」であると判定され、これら遅延素子Ｄｍにて信号論理の変化が生じたことが確認出来る。この判定により、遅延素子ｍ個の伝播遅延の合計が基準クロック０．５周期分に相当することが分かる。
したがって、ステップＳ１４において変化点検出部２４は、この信号論理の変化を検出すると、ステップＳ１５において素子番号「ｍ」を記憶する。【００２４】
その後も選択制御信号を増加させながら、「Ｌｏ」から「Ｈｉ」への２回目の変化点を検索する。図６は、遅延素子Ｄｋ（又はＤｋ＋１）で信号論理が変化した例を示している。この判定により、遅延素子ｋ個の伝播遅延の合計が基準クロック１．５周期分に相当することが分かる。変化点検出部２４は、ステップＳ１４、Ｓ１５において素子番号「ｋ」を記憶する。【００２５】
遅延素子Ｄｋの出力信号に生じた信号論理の変化を検出すると、変化点検出部２４は、判定ステップＳ１７のために、処理をステップＳ１８へ進める。ステップＳ１８では変化点検出部２４は、検出した２つの素子番号「ｍ」及び「ｋ」を測定情報として遅延回路３に出力し、処理をステップＳ１１に戻す。これにより選択制御信号がリセットされて、遅延時間計測処理が反復して実行される。【００２６】
図７は、遅延素子Ｄ１〜Ｄｎ及び選択回路２１の伝搬遅延と配線遅延の説明図である。図４から分かるように計測回路２には選択回路２１が実装されているため、判定回路２３に入力される信号には、遅延素子Ｄ１〜Ｄｎの伝播遅延以外に、配線遅延や選択回路２１の伝播遅延といった固定的な絶対遅延時間が加わる。したがって、正確には基準クロック０．５周期に相当する時間は、遅延素子ｍ個分の遅延時間＋絶対遅延時間であり、基準クロック１．５周期に相当する時間は、遅延素子ｋ個分の遅延時間＋絶対遅延時間である。【００２７】
ここで、基準クロックの１周期に相当する時間は次式（１）に示すように、
基準クロック１周期＝遅延素子ｋ個分の遅延時間−遅延素子ｍ個分の遅延時間  （１）
により与えられる。したがって、後段の遅延回路３において遅延調整を行う際に、基準クロックの１周期に相当する遅延時間を与える遅延素子の個数として、（ｋ−ｍ）を指定することによって、配線遅延や選択回路２１の伝播遅延といった固定的な絶対遅延時間による誤差を排除することができる。【００２８】
図８は、図４に示す多段遅延回路２０及び選択回路２１の実施形態の例を示す図であり、図９は、図８に示す前段多段遅延回路４１及び前段選択回路４２の構成図であり、図１０は、図８に示す後段多段遅延回路４３及び後段選択回路４４の構成図である。
図示するとおり、前段多段遅延回路４１は１６×１５個の遅延素子ＤＣ１６〜ＤＣ２５５を直列に並べた多段遅延回路である。
また、前段選択回路４２は、８ビットの選択制御信号の上位４ビット（Ｓ７〜Ｓ４）の値によって、１６×１５個の遅延素子ＤＣ１６〜ＤＣ２５５のうちの１６の倍数番目の遅延素子（ＤＣ３１、ＤＣ４７、ＤＣ６３、ＤＣ７９、ＤＣ９５…、ＤＣ２３９及びＤＣ２５５）から各々出力される１５個の出力信号、及び前段多段遅延回路４１への入力信号のうちのいずれかを選択する選択回路である。前段選択回路４２は、２ビットのアドレス入力（ＳＡ及びＳＢ）によって４つの入力信号（Ａ〜Ｄ）のいずれかを選択してＸ端子から出力するセレクタＳ１１〜Ｓ１５を備えている。【００２９】
また、後段多段遅延回路４３は、１５個の遅延素子ＤＣ１〜ＤＣ１５を直列に並べた多段遅延回路である。
後段選択回路４４は、選択制御信号の下位４ビット（Ｓ３〜Ｓ０）の値によって、１５個の遅延素子ＤＣ１〜ＤＣ１５の各遅延素子から各々出力される出力信号、及び後段多段遅延回路４３への入力信号のうちのいずれかを選択する選択回路である。後段選択回路４４もまた、セレクタＳ１１〜Ｓ１５と同様のセレクタＳ２１〜Ｓ２５を備えている。そして、後段多段遅延回路４３には前段選択回路４２により選択された信号が入力される。【００３０】
図８〜図１０に示すように構成された多段遅延回路及び選択回路は、「０」から順に「２５５」まで１ずつ増加する選択制御信号を与えることによって、前段多段遅延回路４１に与える入力信号に対して、０個から２５５個の遅延素子による伝搬遅延を与えることができる。【００３１】
図１１は、図３に示す遅延回路の概略構成図である。遅延回路３は、直列に接続した遅延素子ＤＲ１〜ＤＲｎによって遅延対象信号を遅延させる多段遅延回路３０と、測定回路２から出力される測定情報と所定の遅延時間設定値に基づいて、遅延対象信号を通過させる遅延素子の個数を決定する演算回路３２と、多段遅延回路３０の中から演算回路３２により決定した個数の遅延素子によって遅延させた信号を取り出す選択回路３１と、を備える。【００３２】
図１２は、本発明の実施例による遅延時間調整方法のフローチャートである。
ステップＳ２０では遅延対象信号を多段遅延回路３０へ入力し、ステップＳ２１では、演算回路３２は測定情報を測定回路２から入力する。またステップＳ２２では、遅延対象信号に与える遅延時間を設定するための所定の遅延時間設定情報を演算回路３２に入力する。【００３３】
ステップＳ２３では、演算回路３２は、遅延対象信号を遅延させるために、多段遅延回路３０に含まれる遅延素子ＤＲ１〜ＤＲｎのうち何個の遅延素子を使用するかを算出する。すなわち演算回路３２は、何番目の遅延素子から遅延信号を取り出すかを決定する。
遅延時間設定情報の与え方にしては様々なものがあるが、例えば、基準クロックの１周期（Ｔｃ）に対する係数（ｘ／ｙ）によって指定する方法がある。この場合の遅延時間Ｔｄは、Ｔｄ＝Ｔｃ×（ｘ／ｙ）となる。
このとき、遅延対象信号を遅延させるために使用する素子数ｚは、ｚ＝（ｋ−ｍ）×（ｘ／ｙ）により算出される。【００３４】
使用する素子数ｚをこのように決定することによって、外部環境変化に影響を受けずに遅延調整ができる理由を以下に示す。例えば、周辺温度が−１０℃、＋２５℃及び＋８０℃と変化したために遅延素子の１個の遅延時間が変化し、（ｋ−ｍ）の値がそれぞれ、１００、２００及び３００に変わった場合を考える。
ここで遅延対象信号を遅延させる遅延時間として１／２クロックが指定されていたとすると、演算回路３２により算出される遅延素子の数は、周辺温度が−１０℃、＋２５℃及び＋８０℃のときに、それぞれ５０、１００及び１５０となる。したがって、温度変化にかかわらず遅延対象信号に対して１／２クロック分の遅延量が与えられることが分かる。【００３５】
また遅延時間設定情報の与え方として、絶対時間Ｔａにより遅延時間を設定する方法もある。この方法では基準クロックの１周期Ｔｃが既知である必要がある。この場合に、遅延対象信号を遅延させるために使用する素子数ｚは、ｚ＝（ｋ−ｍ）×（Ｔａ／Ｔｃ）により算出される。
上記の例と同様に、周辺温度が−１０℃、＋２５℃及び＋８０℃と変化したために遅延素子の１個の遅延時間が変化し、（ｋ−ｍ）の値がそれぞれ、１００、２００及び３００に変わった場合を考える。
ここで、基準クロックの１周期Ｔｃが１００μｓで与えられ、絶対遅延時間Ｔａが５０μｓに指定されたとすると、演算回路３２により算出される遅延素子の数は、周辺温度が−１０℃、＋２５℃及び＋８０℃のときに、それぞれ５０、１００及び１５０となる。したがって、温度変化にかかわらず遅延対象信号に対して５０μｓ分の遅延量が与えられることが分かる。【００３６】
ステップＳ２４では、演算回路３２は、ステップＳ２３で算出された遅延素子の数ｚを選択制御信号として選択回路３１に出力する。これによって選択回路３１は、素子番号がｚである遅延素子の出力信号を遅延信号として選択する。【００３７】
図４に示す測定回路２と図１１に示す遅延回路３とを比較すると分かるとおり、両者の多段遅延回路２０及び３０、ならびに選択回路２１及び３２には、同一構成の回路が使用される。このため上述の特許文献１に開示される遅延信号生成回路の場合と違って、多段遅延回路２０内の各遅延素子Ｄ１〜Ｄｎのそれぞれの遅延時間と、多段遅延回路３０内の各遅延素子ＤＲ１〜ＤＲｎのそれぞれの遅延時間に差が生じない。
したがって、多段遅延回路２０により基準クロックを遅延させて基準クロックの１周期長に相当する遅延素子数（ｋ−ｍ）を測定して、この測定値（ｋ−ｍ）に基づいて遅延対象信号を遅延させる遅延素子数ｚを調整したときに、外部環境（温度、電圧）の変化や製造プロセスの違いによって多段遅延回路２０、３０に生じる遅延時間に変化が生じても、これらが相殺し合うので、これら外部環境や製造プロセスの違いによる影響を受けずに精度の高い遅延調整が可能となる。したがって、本発明による可変遅延回路１を製造プロセスが違う複数類の半導体回路に設けることがあっても、せいぜい多段遅延回路に設ける遅延素子の接続段数を変えるのみで済み、回路の基本構成を変えなくてもよい。【００３８】
なお、図１１に示す多段遅延回路３０及び選択回路３１もまた、図８〜１０に示す構成により実現することができる。
また、上記説明では、判定回路２３は入力された信号の信号論理を基準クロックの立ち上がりエッジのタイミングで判定することとしたが、そのかわりに立ち下がりエッジにて判定してもよい。このとき変化点検出部２４は、信号論理が「Ｈｉ」から「Ｌｏ」へ変化する変化点を検出する。【００３９】
さらにまた判定回路２３は、信号論理の判定タイミングに、立ち上がりエッジと立ち下がりエッジの両方のタイミングを使用し、変化点検出部２４はそれらの論理変化が生じた遅延素子の素子番号を出力してもよい。こうすることにより遅延回路３は、基準クロックの１周期より短いパルス幅に相当する遅延時間を生じる遅延素子の個数に基づいて、遅延対象信号を遅延させる遅延素子数ｚを調整することができるようになる。ただしこの場合には、基準クロックのデューティー比に関する情報が必要になる。【００４０】
本発明により、外部環境（温度、電圧）の変化や影響を受けず、かつ実装に用いる半導体製造プロセスを変更した場合でも回路の基本構成を変更する必要がない遅延回路が提供される。【００４１】
以上、本発明の好適な実施態様について詳述したが、当業者が種々の修正及び変更をなし得ること、並びに、特許請求の範囲は本発明の真の精神および趣旨の範囲内にあるこの様な全ての修正及び変更を包含することは、本発明の範囲に含まれることは当業者に理解されるべきものである。
【産業上の利用可能性】
【００４２】
本発明は、半導体集積回路に実装される遅延回路およびこのような遅延回路の遅延時間を調整する遅延時間調整方法に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成21年6月10日(2009.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の遅延素子が直列に接続された多段遅延回路に基準クロックを入力し、
１個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうちから順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングで判定し、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも２個検出し、
検出された２個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として決定する、
ことを特徴とする遅延素子の遅延時間計測方法。
【請求項２】
前記多段遅延回路は、Ｎ個（Ｎは自然数）の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記多段遅延回路から前記複数の遅延信号を選択するとき、前記前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記後段多段遅延回路へ入力し、前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項１に記載の遅延時間計測方法。
【請求項３】
請求項１又は２に記載の遅延時間計測方法によって決定した、前記所望の遅延時間を生じる前記遅延素子の個数に基づいて、所定の入力信号に与える遅延時間を調整する遅延時間調整方法であって、
前記多段遅延回路を第１の多段遅延回路とし、
直列に接続された複数の遅延素子により構成される第２の多段遅延回路へ前記入力信号を入力し、
所定の遅延時間設定値に、前記遅延時間計測方法により決定された前記遅延素子の個数を乗じて、前記入力信号を通過させる遅延素子の使用数を決定し、
前記第２の多段遅延回路から、前記使用数の遅延素子によって遅延させた前記入力信号を取り出す、
ことを特徴とする遅延時間調整方法。
【請求項４】
前記第２の多段遅延回路は、Ｎ個の遅延素子を直列に接続した後段多段遅延回路と、（Ｎ＋１）×Ｎ個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記第２の多段遅延回路から前記複数の遅延信号を選択するとき、前記第２の多段遅延回路の前段多段遅延回路のＮ個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記第２の多段遅延回路の前記後段多段遅延回路へ入力し、前記第２の多段遅延回路の前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項３に記載の遅延時間調整方法。
【請求項５】
入力信号に可変量の遅延を与える可変遅延回路であって、
複数の遅延素子が直列に接続された多段遅延回路と、
１個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうち任意の信号を選択する選択部と、
前記選択部を用いて前記複数の遅延信号から順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングでそれぞれ判定する判定部と、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも２個検出する変化点検出部と、を備え、
検出された２個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として用いることを特徴とする可変遅延回路。
【国際調査報告】
2008126292.tif 000015
2008126292.tif 000016