【手続補正書】
【提出日】平成16年9月1日(2004.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
等間隔に配置された信号出力端子と、
互いに隣接する信号出力端子同士を接続する第１の接続ラインと、
両端の信号出力端子同士を接続する第２の接続ラインと、
前記第２の接続ラインの中間点に設けられた共通出力端子とを備えることを特徴とする出力回路。
【請求項２】
前記信号出力端子から前記共通出力端子に至る前記第２の接続ライン上には、前記信号出力端子近傍にバッファ回路が設けられていることを特徴とする請求項１記載の出力回路。
【請求項３】
等間隔に配置された信号入力端子と、
互いに隣接する信号入力端子同士を接続する第１の接続ラインと、
両端の信号入力端子同士を接続する第２の接続ラインと、
前記第２の接続ラインの中間点に設けられた共通入力端子とを備えることを特徴とする入力回路。
【請求項４】
前記共通入力端子から前記信号入力端子に至る前記第２の接続ライン上には、前記信号入力端子近傍にバッファ回路が設けられていることを特徴とする請求項３記載の入力回路。
【請求項５】
出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路からの各出力信号を複数の経路に分配する分配手段と、
前記分配された信号を合成して外部に出力する合成手段とを備えることを特徴とする電子回路。
【請求項６】
出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する出力端子同士を接続する第１の接続ラインと、
前記ゲート回路の両端の出力端子同士を接続する第２の接続ラインと、
前記第２の接続ラインの中間点に設けられた共通出力端子とを備えることを特徴とする電子回路。
【請求項７】
前記信号出力端子から前記共通出力端子に至る前記第２の接続ライン上には、前記信号出力端子近傍にバッファ回路が設けられていることを特徴とする請求項６記載の電子回路。
【請求項８】
入力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路への各入力信号を複数の経路に分配する分配手段と、
前記分配された信号を合成して前記ゲート回路の入力端子に出力する合成手段とを備えることを特徴とする電子回路。
【請求項９】
入力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する入力端子同士を接続する第１の接続ラインと、
前記ゲート回路の両端の入力端子同士を接続する第２の接続ラインと、
前記第２の接続ラインの中間点に設けられた共通入力端子とを備えることを特徴とする電子回路。
【請求項１０】
前記共通入力端子から前記信号入力端子に至る前記第２の接続ライン上には、前記信号入力端子近傍にバッファ回路が設けられていることを特徴とする請求項９記載の電子回路。
【請求項１１】
出力端子が等間隔に配置された複数のトランスミッションゲートと、
前記トランスミッションゲートの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とするマルチプレクサ。
【請求項１２】
入力端子が等間隔に配置された複数のトランスミッションゲートと、
前記トランスミッションゲートの互いに隣接する入力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各入力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の入力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通入力端子とを備えることを特徴とするデマルチプレクサ。
【請求項１３】
ハイレベル電位とロウレベル電位との間に接続され、出力端子が等間隔に配置された複数のＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ＣＭＯＳトランジスタの両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ＣＭＯＳトランジスタの両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子と、
前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタのゲートをロウレベル電位に接続する第３配線と、
前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置された入力端子とを備えることを特徴とするワイヤードＯＲ回路。
【請求項１４】
ハイレベル電位とロウレベル電位との間に接続され、出力端子が等間隔に配置された複数のＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ＣＭＯＳトランジスタの両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ＣＭＯＳトランジスタの両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子と、
前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタのゲートをハイレベル電位に接続する第３配線と、
前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置された入力端子とを備えることを特徴とするワイヤードＡＮＤ回路。
【請求項１５】
入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とするパルス処理回路。
【請求項１６】
前記ゲート回路は、
出力端子に設けられた電荷蓄積部と、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、
前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子を前記電荷蓄積部から遮断する遮断手段とを備えることを特徴とする請求項１４記載のパルス処理回路。
【請求項１７】
前記ゲート回路は、
ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記出力端子とロウレベル電位との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、インバータを介して前記入力端子に接続されていることを特徴とする請求項１５または１６記載のパルス処理回路。
【請求項１８】
多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする多相クロック処理回路。
【請求項１９】
前記ゲート回路は、
出力端子に設けられた電荷蓄積部と、
多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をロウレベル電位に導通させる第２スイッチング素子とを備えることを特徴とする請求項１８記載の多相クロック処理回路。
【請求項２０】
前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする請求項１９記載の多相クロック処理回路。
【請求項２１】
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ等間隔に配置されるように複数並列接続され、
前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする請求項１９または２０記載の多相クロック処理回路。
【請求項２２】
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、
２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、
２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする請求項２１記載の多相クロック処理回路。
【請求項２３】
前記第１スイッチング素子は、
前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、
前記第２スイッチング素子は、
前記ロウレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、
前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする請求項１９〜２２のいずれか１項記載の多相クロック処理回路。
【請求項２４】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、
前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、
前記パルス処理回路は、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とするクロック逓倍回路。
【請求項２５】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、
前記多相クロック処理回路は、
多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、
前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、
前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、
前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、
前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とするクロック逓倍回路。
【請求項２６】
前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする請求項２４または２５記載のクロック逓倍回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の出力回路によれば、等間隔に配置された信号出力端子と、互いに隣接する信号出力端子同士を接続する第１の接続ラインと、両端の信号出力端子同士を接続する第２の接続ラインと、前記第２の接続ラインの中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、請求項２記載の出力回路によれば、前記信号出力端子から前記共通出力端子に至る前記第２の接続ライン上には、前記信号出力端子近傍にバッファ回路が設けられていることを特徴とする。
これにより、複数の信号出力端子が設けられている場合においても、各信号出力端子から共通出力端子に至るまでの距離の平均値を常に一致させることが可能となるだけでなく、各信号出力端子から共通出力端子に至るまでの各信号経路の伝播遅延時間の差をより一層減らすことが可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
このため、入力信号を取り入れるための配線長が同一となるように回路配置の設計を行ったり、低抵抗プロセスを用いたりすることなく、各信号経路の伝播遅延時間をほぼ一致させることが可能となり、設計作業の負担を軽減することが可能となるとともに、製造コストを抑制することが可能となる。
また、請求項３記載の入力回路によれば、等間隔に配置された信号入力端子と、互いに隣接する信号入力端子同士を接続する第１の接続ラインと、両端の信号入力端子同士を接続する第２の接続ラインと、前記第２の接続ラインの中間点に設けられた共通入力端子とを備えることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、請求項４記載の入力回路によれば、前記共通入力端子から前記信号入力端子に至る前記第２の接続ライン上には、前記信号入力端子近傍にバッファ回路が設けられていることを特徴とする。
これにより、複数の信号入力端子が設けられている場合においても、共通入力端子から各信号入力端子に至るまでの距離の平均値を常に一致させることが可能となるだけでなく、共通入力端子から各信号入力端子に至るまでの各信号経路の伝播遅延時間の差をより一層減らすことが可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、請求項５記載の電子回路によれば、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路からの各出力信号を複数の経路に分配する分配手段と、前記分配された信号を合成して外部に出力する合成手段とを備えることを特徴とする。
これにより、ゲート回路からの出力信号を取り出すための配線長が同一となるように回路配置に特段の考慮を払うことなく、出力信号の伝播遅延時間を平均化することが可能となることから、ゲート回路を含む各種電子回路において、各信号経路の伝播遅延時間をほぼ一致させることが可能となるとともに、低抵抗プロセスの採用を不要として、製造コストを抑制することが可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、請求項６記載の電子回路によれば、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する出力端子同士を接続する第１の接続ラインと、前記ゲート回路の両端の出力端子同士を接続する第２の接続ラインと、前記第２の接続ラインの中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、請求項７記載の電子回路によれば、前記信号出力端子から前記共通出力端子に至る前記第２の接続ライン上には、前記信号出力端子近傍にバッファ回路が設けられていることを特徴とする。
これにより、ゲート回路を含む各種電子回路において、各信号出力端子から共通出力端子に至るまでの距離の平均値を常に一致させることが可能となるだけでなく、各信号出力端子から共通出力端子に至るまでの各信号経路の伝播遅延時間の差をより一層減らすことが可能となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、請求項８記載の電子回路によれば、入力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路への各入力信号を複数の経路に分配する分配手段と、前記分配された信号を合成して前記ゲート回路の入力端子に出力する合成手段とを備えることを特徴とする。
これにより、ゲート回路に入力信号を取り入れるための配線長が同一となるように回路配置に特段の考慮を払うことなく、入力信号の伝播遅延時間を平均化することが可能となることから、ゲート回路を含む各種電子回路において、各信号経路の伝播遅延時間をほぼ一致させることが可能となるとともに、低抵抗プロセスの採用を不要として、製造コストを抑制することが可能となる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、請求項９記載の電子回路によれば、入力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する入力端子同士を接続する第１の接続ラインと、前記ゲート回路の両端の入力端子同士を接続する第２の接続ラインと、前記第２の接続ラインの中間点に設けられた共通入力端子とを備えることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、請求項１０記載の電子回路によれば、前記共通入力端子から前記信号入力端子に至る前記第２の接続ライン上には、前記信号入力端子近傍にバッファ回路が設けられていることを特徴とする。
これにより、ゲート回路を含む各種電子回路において、共通入力端子から各信号入力端子に至るまでの距離の平均値を常に一致させることが可能となるだけでなく、共通入力端子から各信号入力端子に至るまでの各信号経路の伝播遅延時間の差をより一層減らすことが可能となる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、請求項１１記載のマルチプレクサによれば、出力端子が等間隔に配置された複数のトランスミッションゲートと、前記トランスミッションゲートの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、請求項１２記載のデマルチプレクサによれば、入力端子が等間隔に配置された複数のトランスミッションゲートと、前記トランスミッションゲートの互いに隣接する入力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各入力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の入力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通入力端子とを備えることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
また、請求項１３記載のワイヤードＯＲ回路によれば、ハイレベル電位とロウレベル電位との間に接続され、出力端子が等間隔に配置された複数のＣＭＯＳトランジスタと、前記ＣＭＯＳトランジスタの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ＣＭＯＳトランジスタの両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ＣＭＯＳトランジスタの両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子と、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタのゲートをロウレベル電位に接続する第３配線と、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置された入力端子とを備えることを特徴とする。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また、請求項１４記載のワイヤードＡＮＤ回路によれば、ハイレベル電位とロウレベル電位との間に接続され、出力端子が等間隔に配置された複数のＣＭＯＳトランジスタと、前記ＣＭＯＳトランジスタの互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ＣＭＯＳトランジスタの両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ＣＭＯＳトランジスタの両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子と、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタのゲートをハイレベル電位に接続する第３配線と、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置された入力端子とを備えることを特徴とする。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、請求項１５記載のパルス処理回路によれば、入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
また、請求項１６記載のパルス処理回路によれば、前記ゲート回路は、出力端子に設けられた電荷蓄積部と、入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子を前記電荷蓄積部から遮断する遮断手段とを備えることを特徴とする。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
また、請求項１７記載のパルス処理回路によれば、前記ゲート回路は、ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記出力端子とロウレベル電位との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、インバータを介して前記入力端子に接続されていることを特徴とする。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、請求項１８記載の多相クロック処理回路によれば、多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
また、請求項１９記載の多相クロック処理回路によれば、前記ゲート回路は、出力端子に設けられた電荷蓄積部と、多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をロウレベル電位に導通させる第２スイッチング素子とを備えることを特徴とする。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
これにより、出力信号の伝播遅延時間を平均化することが可能となるとともに、多相クロックの立ち上がりエッジまたは立ち下がりエッジに基づいて、パルス信号を生成することが可能となり、そのパルス信号の出力レベルを浮遊状態として、その出力レベルをそのまま維持することができる。
また、請求項２０記載の多相クロック処理回路によれば、前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、請求項２１記載の多相クロック処理回路によれば、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ等間隔に配置されるように複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
また、請求項２２記載の多相クロック処理回路によれば、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となる。
また、請求項２３記載の多相クロック処理回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ロウレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
これにより、４個のトランジスタを直列接続することで、多相クロックの各相が立ち上がるかまたは立ち下がるごとに、出力端子の出力レベルをハイレベルとロウレベルとに交互に切り替えた後、その出力レベルを浮遊状態とすることが可能となる。
また、請求項２４記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、前記パルス処理回路は、入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
これにより、ノン・オーバーラップ・パルスの入力数にかかわらず、入力の対称構造を維持しつつ、出力信号の伝播遅延時間を平均化することができ、ジッタの増大を抑制して、クロック品質の劣化を防止することが可能となるとともに、
低消費電力化および低コスト化を図ることが可能となる。
また、請求項２５記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、前記多相クロック処理回路は、多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つとともに、出力端子が等間隔に配置された複数のゲート回路と、前記ゲート回路の互いに隣接する出力端子同士を等しい配線長で接続する第１配線と、前記ゲート回路の両端の各出力端子近傍に設けられたバッファ回路と、前記バッファ回路を介して前記ゲート回路の両端の出力端子同士を接続する第２配線と、前記第２配線の中間点に設けられた共通出力端子とを備えることを特徴とする。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
また、請求項２６記載のクロック逓倍回路によれば、前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする。
ここで、ＰＬＬ回路またはＤＬＬ回路を用いることにより、容易に多相クロックを生成することができる。
特に、ＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することが可能となる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
また、時刻ｔ３では、他の回路ブロックＢＬ１２〜ＢＬ１４のクロック信号Ｃｋ３〜Ｃｋ８は、クロック信号Ｃｋ６を除いて定常状態にあり、また、時刻ｔ３では、ＮチャネルＭＯＳトランジスタＮ２３’のゲートに入力される反転信号Ｃｋ６Ｂ’のレベルがロウレベルであるから、ＮチャネルＭＯＳトランジスタＮ２３’はオフとなっている。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
このため、時刻ｔ３では、他の回路ブロックＢＬ１１〜ＢＬ１４の各出力端子は、ハイレベルおよびロウレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１２〜ＢＬ１４の出力端子が共通接続されている場合においても、時刻ｔ３では、回路ブロックＢＬ１１の出力端子の出力が、他の回路ブロックＢＬ１２〜ＢＬ１４の出力と干渉することを防止することができ、時刻ｔ３では、回路ブロックＢＬ１１の出力端子からの出力信号により、回路ブロックＢＬ１１〜ＢＬ１４全体の出力ＯＵＴＢを規定することができる。