【手続補正書】
【提出日】平成17年5月31日(2005.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記複数のダミーメモリセルおよび前記複数のスペアメモリセルは、前記列をそれぞれ形成するように配置され、
前記薄膜磁性体記憶装置は、
データ読出時に、前記データ読出回路と電気的に結合される第１および第２のデータ線と、
前記複数のメモリセルの列にそれぞれ対応して設けられ、前記選択されたメモリセルと前記第１のデータ線とを接続するための複数の第１の選択ゲートと、
前記複数のダミーメモリセルの列に対応して設けられ、前記複数のダミーメモリセルのうちの１個と前記第２のデータ線とを接続するための複数の第２の選択ゲートと、
前記複数のスペアメモリセルのうちの１個を前記第１のデータ線と接続するために設けられた第１のスペア選択ゲートと、
前記複数のスペアメモリセルのうちの１個を前記第２のデータ線と接続するために設けられた第２のスペア選択ゲートとをさらに備え、
前記第１および第２のスペア選択ゲートは、データ読出時において、前記不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力とが一致した場合に、前記不良メモリセルが前記複数のメモリセルおよび前記複数のダミーメモリセルのいずれの中に存在するかに応じて相補的にオン・オフする、請求項５に記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
ｍビット（ｍ：２以上の整数）のデータを並列に入出力可能な薄膜磁性体記憶装置であって、
各々が、行および列にわたって行列状に配置された複数のメモリセルと、前記列を前記複数のメモリセルと共有してダミーメモリセル行を形成するように配置された複数のダミーメモリセルとを含む複数のブロックを備え、
各前記メモリセルは、磁気的に書込まれたデータに応じた電気抵抗を有し、
各前記複数のダミーメモリセルは、所定の電気抵抗を有し、
各前記ブロックは、
前記複数のメモリセルおよび前記複数のダミーメモリセルによって構成された（ｍ＋１）個のメモリセル列と、
前記（ｍ＋１）個のメモリセル列にそれぞれ対応して設けられ、各々が相補の第１および第２のデータ線から構成される（ｍ＋１）個のデータ線対とをさらに含み、
各前記第１および第２のデータ線は、対応するブロックからのデータ読出時において、対応するメモリセル列に属するメモリセルの１個およびダミーメモリセルのうちの１個の一方ずつとそれぞれ接続され、
前記薄膜磁性体記憶装置は,
外部との間で前記データを授受するためのｍ個のデータ端子と、
選択されたブロック中のメモリセルおよびダミーメモリセルの少なくとも一方に不良が存在する場合に、前記選択されたブロックにおいて、前記不良を接続されたデータ線対を除くｍ個のデータ線対を用いて、前記ｍ個のデータ端子で授受された前記データを読出および書込するためのシフトリダンダンシ回路とをさらに備える、薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗は小さくなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲｍａｘおよびＲｍｉｎ（ただし、Ｒｍａｘ＞Ｒｍｉｎ）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
請求項９に記載の薄膜磁性体記憶装置は、請求項５に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルおよび複数のスペアメモリセルは、列をそれぞれ形成するように配置され、薄膜磁性体記憶装置は、データ読出時に、データ読出回路と電気的に結合される第１および第２のデータ線と、複数のメモリセルの列にそれぞれ対応して設けられ、選択されたメモリセルと第１のデータ線とを接続するための複数の第１の選択ゲートと、複数のダミーメモリセルの列に対応して設けられ、複数のダミーメモリセルのうちの１個と第２のデータ線とを接続するための複数の第２の選択ゲートと、複数のスペアメモリセルのうちの１個を第１のデータ線と接続するために設けられた第１のスペア選択ゲートと、複数のスペアメモリセルのうちの１個を第２のデータ線と接続するために設けられた第２のスペア選択ゲートとをさらに備え、第１および第２のスペア選択ゲートは、データ読出時において、不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力とが一致した場合に、不良メモリセルが複数のメモリセルおよび複数のダミーメモリセルのいずれの中に存在するかに応じて相補的にオン・オフする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
請求項１０に記載の薄膜磁性体記憶装置は、ｍビット（ｍ：２以上の整数）のデータを並列に入出力可能な薄膜磁性体記憶装置であって、各々が、行および列にわたって行列状に配置された複数のメモリセルと、列を複数のメモリセルと共有してダミーメモリセル行を形成するように配置された複数のダミーメモリセルとを含む複数のブロックを備え、各メモリセルは、磁気的に書込まれたデータに応じた電気抵抗を有し、各複数のダミーメモリセルは、所定の電気抵抗を有し、各ブロックは、複数のメモリセルおよび複数のダミーメモリセルによって構成された（ｍ＋１）個のメモリセル列と、（ｍ＋１）個のメモリセル列にそれぞれ対応して設けられ、各々が相補の第１および第２のデータ線から構成される（ｍ＋１）個のデータ線対とをさらに含み、各第１および第２のデータ線は、対応するブロックからのデータ読出時において、対応するメモリセル列に属するメモリセルの１個およびダミーメモリセルのうちの１個の一方ずつとそれぞれ接続され、薄膜磁性体記憶装置は、外部との間でデータを授受するためのｍ個のデータ端子と、選択されたブロック中のメモリセルおよびダミーメモリセルの少なくとも一方に不良が存在する場合に、選択されたブロックにおいて、不良を接続されたデータ線対を除くｍ個のデータ線対を用いて、ｍ個のデータ端子で授受されたデータを読出および書込するためのシフトリダンダンシ回路とをさらに備える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
正規メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方と接続される。たとえば、第１番目のメモリセル列に属する正規メモリセルについて説明すれば、第１行目の正規メモリセルは、ビット線ＢＬ１と結合され、第２行目の正規メモリセルはビット線／ＢＬ１と結合され、以下同様に、正規メモリセルおよびスペアメモリセルの各々は、奇数行において一方のビット線ＢＬ１〜ＢＬｍと接続され、偶数行において、他方のビット線／ＢＬ１〜／ＢＬｍと接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、各リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。具体的には、奇数行が選択されて、選択行の正規メモリセルおよびスペアメモリセルがビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬと接続される場合には、ダミーリードワード線ＤＲＷＬ１がさらに活性化されて、ダミーメモリセルＤＭＣ群およびスペアダミーメモリセルＳＤＭＣが、ビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線／ＳＢＬと接続される。反対に、偶数行が選択される場合には、選択行のリードワード線に加えて、ダミーリードワード線ＤＲＷＬ０が活性化される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
なお、図４において、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬの活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬから放電電流が生じることがない。この結果、プリチャージ動作時のビット線およびスペアビット線の充放電による消費電力を削減できる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
トランジスタスイッチ６３−１〜６３−ｍ，６３−ｓのオン・オフは、トランジスタスイッチ６２−１〜６２−ｍ，６２−ｓと同様に、制御ゲート６６−１〜６６−ｍ，６６−ｓによってそれぞれ制御される。以下においては、トランジスタスイッチ６３−１〜６３−ｍを総称して、単にトランジスタスイッチ６３とも称する。その他の部分の構成および動作は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
したがって、実施の形態１の変形例１に従う構成と同様に、非選択メモリセル列および非使用時の冗長コラム１１Ｃにおける、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣへの無用な通過電流の発生を防止して、消費電力低減、高速動作化、ならびにダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣの動作信頼性向上を図ることもできる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
データ読出時において、選択メモリセル列が不良メモリセルを含まないときには、選択列のコラム選択線ＣＳＬの活性化に応答して、メモリブロックＭＢａでは、選択列のビット線ＢＬを介して選択メモリセルがデータバスＤＢと接続される。一方、メモリブロックＭＢｂにおいては、選択メモリセル列のビット線／ＢＬを介して、ダミーメモリセルＤＭＣがデータバス／ＤＢと接続される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
これに対して、選択メモリセル列が不良メモリセルを含んでいる場合には、当該選択列に対応するコラム選択線ＣＳＬに代えて、スペアコラム選択線ＳＣＳＬが活性化されるので、メモリブロックＭＢａでは、スペアビット線ＳＢＬを介してスペアメモリセルＳＭＣがデータバスＤＢと接続され、メモリブロックＭＢｂでは、スペアビット線／ＳＢＬを介して、スペアダミーメモリセルＳＤＭＣがデータバス／ＤＢと接続される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
接続切換回路２１０は、センス入力ノードＮｓｉおよび／ＮｓｉとデータバスＤＢとの間に電気的にそれぞれ結合されるトランジスタスイッチ２１１および２１２と、センス入力ノードＮｓｉおよび／Ｎｓｉとデータバス／ＤＢとの間に電気的にそれぞれ結合されるトランジスタスイッチ２１３および２１４とを有する。トランジスタスイッチ２１１および２１４の各ゲートには、奇数行の選択時にＨレベルに設定されるアドレス信号ＲＡ０が入力され、トランジスタスイッチ２１２および２１３の各ゲートには、偶数行の選択時にＨレベルに設定されるアドレス信号／ＲＡ０が入力される。この結果、奇数行および偶数行選択時のいずれにおいても、センス入力ノードＮｓｉに対して選択メモリセルが直列に接続され、センス入力ノード／Ｎｓｉに対してダミーメモリセルＤＭＣ♯が直列に接続される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
図９は、実施の形態２に従う冗長制御回路の構成を示す回路図である。
図９を参照して、実施の形態２に従う構成においては、プログラム回路１００は、正規メモリセルＭＣの不良行を示す不良アドレスＦＡＤ（ｎ）と、ダミーメモリセルＤＭＣの不良行を示す不良アドレスＦＡＤ（ｄ）の両方を記憶可能である。ただし、１つの冗長ロウ１１Ｒによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣ♯の両方を置換することはできないため、プログラム回路１００においては、不良アドレスＦＡＤ（ｎ）およびＦＡＤ（ｄ）のいずれか一方のみが記憶されているものとする。不良アドレスＦＡＤ（ｎ）が記憶されている場合、すなわち正規メモリセルＭＣを置換救済する必要がある場合には、冗長ロウ活性化信号ＡＣＴ（ｎ）がＨレベルへ活性化される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
不良アドレスＦＡＤ（ｎ）は、正規メモリセルＭＣの不良が存在する不良ロウを示す（ｊ＋１）ビット（ｊ：自然数）で構成されるものとする。一方、不良アドレスＦＡＤ（ｄ）は、２個のダミーメモリセル行のいずれに不良が存在するかを示す１ビットで構成される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正の内容】
【０１７２】
ダミー抵抗２２１，２２２の電気抵抗は、ダミーメモリセルＤＭＣ＃と抵抗調整部２０２（ダミー抵抗２２２）との合成抵抗が、選択メモリセルの２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）と抵抗調整部２０２（ダミー抵抗２２１）との合成抵抗である２種類の電気抵抗の中間レベルとなるように設定される。たとえば、ダミーメモリセルの電気抵抗がＲｍｉｎに設定されているときには、ダミー抵抗２２１の電気抵抗をΔＲ／２とし、ダミー抵抗２２２の電気抵抗をΔＲとすれば、下記（１）式のようにして、上記の条件を満足できる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
Ｒｍｉｎ＋ΔＲ／２＜Ｒｍｉｎ＋ΔＲ＜Ｒｍａｘ＋ΔＲ／２  …（１）
図１１には、このように設計されたダミー抵抗２２１および２２２の構成例が示される。ダミー抵抗２２１は、並列接続されたＭＯＳトランジスタ２２３，２２４を有し、ダミー抵抗２２２は、ダミー抵抗２２１の半分の個数、すなわち１個の電界効果型トランジスタによって構成される。トランジスタ２２２〜２２４の各ゲートには、共通の制御電圧Ｖｒｄが入力される。これにより、ダミー抵抗２２１の電気抵抗をダミー抵抗２２２の電気抵抗の１／２に設定することができる。すなわち、ダミー抵抗２２２の電気抵抗がΔＲとなるように制御電圧Ｖｒｄを調整すれば、これに追随して、ダミー抵抗２２１の電気抵抗をΔＲ／２に設定できる。したがって、このような構成としても、実施の形態２と同様の効果を享受することができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】変更
【補正の内容】
【０１７５】
しかしながら、ダミーメモリセルＤＭＣ♯の電気抵抗をＲｍａｘに予め設定する場合においても、実施の形態２およびその変形例に示す構成を適用することが可能である。このような場合には、図８および１０の構成においては、ダミー抵抗２２０が接続されるセンス入力ノードを切換えればよく、図１１の構成においては、ダミー抵抗２２１および２２２の配置を入換える構成とすれば、同様のデータ読出を実行することが可能である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正の内容】
【０１９４】
具体的には、不良の正規メモリセル列を置換する場合、すなわちスペアコラムイネーブル信号ＳＣＥが活性化されたときには、データ読出およびデータ書込時のそれぞれにおいて、選択列のコラム選択線に代えてスペアコラム選択線ＳＣＳＬを活性化する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】変更
【補正の内容】
【０２０２】
全体の図示は省略するが、メモリアレイ１０は、各々がｍビットのデータ読出あるいはデータ書込を実行するための複数のブロックに分割される。これらのブロックの各々は、（ｍ＋１）個のメモリセル列を有する。（ｍ＋１）個のメモリセル列にそれぞれ対応してビット線対ＢＬＰ１〜ＢＬＰ（ｍ＋１）が設けられる。ビット線対ＢＬＰ１〜ＢＬＰ（ｍ＋１）の各々は、相補のビット線ＢＬおよび／ＢＬから構成される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
たとえば、第１番目のシフトスイッチＳＳＷ（１）は、シフト制御信号ＳＦ（１）に応じて、データノードＮｄ（１）およびＮｄ（２）の一方をデータ入出力端子ＤＰ（１）と選択的に接続し、第ｍ番目（最終）の、シフトスイッチＳＳＷ（ｍ）は、シフト制御信号ＳＦ（ｍ）に応じて、データノードＮｄ（ｍ＋１）およびＮｄ（ｍ）の一方をデータ入出力端子ＤＰ（ｍ）と選択的に接続する。以下においては、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）を総称する場合には、単にシフトスイッチＳＳＷとも表記する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２１２
【補正方法】変更
【補正の内容】
【０２１２】
各シフトスイッチＳＳＷは、不良が存在するメモリセル列に対応するデータノードＮｄを境に、その接続方向が変化する。たとえば、図１４の構成において、第ｊ番目（ｊ：２〜（ｍ＋１）の自然数）のメモリセル列が不良メモリセルを含む場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｊ−１）の接続方向は、ノーマル側（図１４における上方向）に設定され、シフトスイッチＳＳＷ（ｊ）〜ＳＳＷ（ｍ）の接続方向は、シフト側（図１４における下方向）に設定される。また、第１番目のメモリセル列が不良メモリセル列を含む場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）の各々の接続方向は、シフト側（図１４における下方向）に設定される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２２０
【補正方法】変更
【補正の内容】
【０２２０】
図１６を参照して、メモリアレイ１０は、図２と同様の構成を有する。したがって、通常のデータ読出時には、行選択および列選択結果に応じて、選択行のリードワード線ＲＷＬ、ダミーリードワード線ＤＲＷＬ０またはＤＲＷＬ１、および選択列のコラム選択線ＣＳＬを活性化することにより、データバスＤＢおよび／ＤＢに対して、選択メモリセル（正規メモリセルＭＣ）およびダミーメモリセルＤＭＣの一方ずつが接続される。