【手続補正書】
【提出日】平成17年3月14日(2005.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリシステム、メモリコントローラ、メモリモジュール、メモリ及びバスシステム
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリを搭載するメモリモジュールと、該メモリモジュールを複数制御するメモリコントローラを有するメモリシステムにおいて、
該メモリコントローラから該メモリモジュールの１つ１つにアドレス・コマンド信号とクロック信号を配線し、該メモリモジュール内にて該アドレス・コマンド信号、該クロック信号を該各メモリに一筆書きに接続させる事を特徴としたメモリシステム。
【請求項２】
請求項１のメモリシステムにおいて、
データ信号は、メモリコントローラから引出され、直角方向に折り曲げて、該メモリモジュ−ルの長手方向にもうけられた端子に該メモリコントローラから近い端子から順に電気的に接続され、
該アドレス・コマンド信号と該クロック信号は、該メモリコントローラから該メモリモジュールの長手方向に引き出され、該メモリモジュールの該メモリコントローラから遠い位置にある端子に電気的に接続され、
該メモリモジュール内では、
該データ信号は接続端子から該メモリまで等長に配線され、該アドレス・コマンド信号、該クロック信号は該接続端子から各メモリまでの伝搬遅延時間が同じになるようにすべての該メモリに一筆書き（ディジーチェン）状に接続される事を特徴としたリードアクセスを優先するメモリシステム。
【請求項３】
請求項２のメモリシステムであって、
メモリのリードアクセスにおいて、該メモリコントローラは該クロック信号に同期して該アドレス・コマンド信号を出力し、出力された該アドレス・コマンド信号はメモリモジュール内の各メモリに該クロック信号と共に順次入力され、該アドレスに対応するリードデータを該メモリは出力し、該リードデータは該メモリコントローラで同じ時刻に到達することを特徴とするリードアクセスを優先するメモリシステム。
【請求項４】
請求項３のメモリシステムに用いられるメモリコントローラにおいて、
該メモリコントローラは、アドレス・コマンド信号とクロック信号を各モジュールに同期して出力し、該モジュールから出力されたリードデータを全て同時刻に受け取り、
該メモリコントローラはライトデータを、該各メモリにおいて該クロック信号と該ライトデータが同期して到達するように、各ライトデータの配線遅延時間差を調整する遅延調整回路を有することを特徴とするリードアクセスを優先するメモリコントローラ。
【請求項５】
請求項１のメモリシステムにおいて、
データ信号は、メモリコントローラから引出され、直角方向に折り曲げて、該メモリモジュ−ルの長手方向にもうけられた端子に該メモリコントローラから近い端子から順に電気的に接続され、
該アドレス・コマンド信号と該クロック信号は、該メモリコントローラから該メモリモジュールの長手方向に引き出され、該メモリモジュールの該メモリコントローラから近い位置にある端子に電気的に接続され、
該メモリモジュール内では、
該データ信号は接続端子から該メモリまで等長に配線され、該アドレス・コマンド信号、該クロック信号は該接続端子から各メモリまでの伝搬遅延時間が同じになるようにすべての該メモリに一筆書き（ディジーチェン）状に接続される事を特徴としたライトアクセスを優先するメモリシステム。
【請求項６】
請求項５のメモリシステムであって、
メモリのライトアクセスにおいて、該メモリコントローラは該クロック信号に同期して該アドレス・コマンド信号を出力し、出力された該アドレス・コマンド信号はメモリモジュール内の各メモリに該クロック信号と共に順次入力され、ライトデータは該クロック信号に同期して出力され、該アドレス・コマンド信号、該クロック信号と同じ時刻に到達することを特徴とするライトアクセスを優先するメモリシステム。
【請求項７】
請求項６のメモリシステムに用いられるメモリコントローラであって、
アドレス・コマンド信号とクロック信号をモジュールに同期して出力し、またデータ信号をクロック信号に同期して出力し、全ライトデータは該メモリモジュール内の全てのメモリで該クロック信号と同時刻に到着し、
該各メモリにおいて該クロック信号に同期して出力されたリードデータ信号は配線遅延時間差をもってメモリコントローラに到着し、到着した該リードデータ信号の遅延時間差を遅延調整回路にて調整することを特徴とするライトアクセスを優先するメモリコントローラ。
【請求項８】
請求項１、２、３、５あるいは請求項６のいずれかに用いられるメモリモジュールであって、
アドレス・コマンド信号とクロック信号をモジュールに設けられた端子から該メモリモジュールに搭載される各メモリまで同じ伝搬遅延時間になるように、配線が分岐無しで全ての該メモリの信号端子に順に接続される事を特徴としたメモリモジュール。
【請求項９】
請求項１、２、３、５あるいは請求項６のいずれかに用いられるメモリモジュールであって、
アドレス・コマンド信号とクロック信号をモジュールに設けられた端子から該メモリモジュールに搭載される各メモリまで同じ伝搬遅延時間になるように、また、該アドレス・コマンド信号、該クロック信号の配線が方向性結合器の主結合部を構成し遠端で終端され、該方向性結合器を構成する副結合器の一方の端で終端され、他方の端が該メモリの信号端子に接続され、該主結合器の信号伝搬方向に対して後方に該メモリの該接続端子が位置する事を特徴としたメモリモジュール。
【請求項１０】
請求項１、２、３、５あるいは請求項６のいずれかに用いられるメモリモジュールであって、
アドレス・コマンド信号とクロック信号をモジュールに設けられた端子から該メモリモジュールに搭載される各メモリまで同じ伝搬遅延時間になるように、また、該アドレス・コマンド信号、該クロック信号の配線が方向性結合器の主結合部を構成し遠端で終端され、該方向性結合器を構成する副結合器の両方の端にメモリが接続され、該副結合器が主結合器の信号伝搬方向に対して前方側の該メモリで終端され、後方側の該メモリで開放される事を特徴としたメモリモジュール。
【請求項１１】
請求項１、２、３、５あるいは請求項６のいずれかに用いられるメモリモジュールであって、
アドレス・コマンド信号とクロック信号をモジュールに設けられた端子から該メモリモジュールに搭載される各メモリまで同じ伝搬遅延時間になるように、また、該アドレス・コマンド信号、該クロック信号の配線が方向性結合器の主結合部を構成し遠端でメモリに内蔵された終端抵抗部で終端され、該方向性結合器を構成する副結合器の両方の端にメモリが接続され、該副結合器が主結合器の信号伝搬方向に対して前方側の該メモリで終端され、後方側の該メモリで開放される事を特徴としたメモリモジュール。
【請求項１２】
請求項１、２、３、５あるいは請求項６のいずれかに用いられるメモリモジュールであって、
アドレス・コマンド信号とクロック信号をモジュールに設けられた端子から該メモリモジュールに搭載される各メモリまで同じ伝搬遅延時間になるように、また、該アドレス・コマンド信号、該クロック信号の該モジュール端子からの配線が方向性結合器の主結合部を構成し遠端で終端され、該方向性結合器を構成する副結合器の一方の端は開放され、他方の端が該メモリの信号端子に接続されメモリに内蔵された終端抵抗部で終端され、該主結合器の信号伝搬方向に対して前方に該メモリの該接続端子が位置する事を特徴としたメモリモジュール。
【請求項１３】
請求項９、１０、１２のいずれか記載のメモリモジュールであって、
アドレス・コマンド信号、クロック信号に対して、端から数えて偶数番目と奇数番目のメモリに接続される副結合配線がそれぞれ主結合配線の両側に対して反対側に配置される事を特徴としたメモリモジュール。
【請求項１４】
請求項９、１０、１１、１２、１３のいずれか記載のメモリモジュールであって、
アドレス・コマンド信号、クロック信号がメモリ接続部で直線状に配線され、端から数えて偶数番目と奇数番目のメモリのそれぞれが主結合器両側に対して反対側に配置され、データ信号は等長に配線される事を特徴としたメモリモジュール。
【請求項１５】
請求項１０、１１、１２、１３、１４のいずれか記載のメモリモジュールに搭載されるメモリであって、
アドレス・コマンド信号の入力インピーダンスを開放（ハイインピーダンス）または該アドレス・コマンド信号に接続される配線の特性インピーダンスにほぼ等しい値を持つように調整できることを特徴とするメモリ。
【請求項１６】
請求項１５記載のメモリであって、
アドレス・コマンド信号の入力インピーダンスを開放（ハイインピーダンス）または該アドレス・コマンド信号に接続される配線の特性インピーダンスにほぼ等しい値に調整でき、該アドレス・コマンド信号の入力インピーダンスを配線の特性インピーダンスに調整する場合、該アドレス・コマンド信号の入力差動回路の参照電圧と入力端子間が終端されることを特徴とするメモリ。
【請求項１７】
請求項１５、１６のいずれか記載のメモリであって、
アドレス・コマンド信号の入力インピーダンスを開放（ハイインピーダンス）または該アドレス・コマンド信号の接続される配線の特性インピーダンスにほぼ等しい値に調整するための、インピーダンス選択信号を外部信号として持つメモリ。
【請求項１８】
請求項１５、１６のいずれか記載のメモリであって、
アドレス・コマンド信号の入力インピーダンスを開放（ハイインピーダンス）、または該アドレス・コマンド信号に接続される配線の特性インピーダンスにほぼ等しい値に調整するための調整回路と調整値を保持するレジスタを持ち、該レジスタの値を回路検証用のシリアル信号（バウンダリー・スキャン）を介して電源投入後に設定できることを特徴とするメモリ。
【請求項１９】
請求項１８のメモリを搭載する請求項１０、１１、１２、１３、１４のいずれか記載のメモリモジュールであって、
該メモリを該モジュールに搭載した後に、該メモリのそれぞれ入力インピーダンスを設定するためレジスタ値を該メモリモジュール内の不揮発メモリに記憶させることを特徴としたメモリモジュール。
【請求項２０】
請求項８、９、１０、１１、１２、１３、１４のいずれか記載のメモリモジュールを搭載するメモリシステムであって、
該メモリモジュール内に搭載される複数のメモリに対して、
それぞれのメモリ間でのアドレス・コマンド信号、クロック信号配線の伝搬遅延時間差と、メモリコントローラから該メモリのデータ信号端子までの伝搬遅延時間差が、それぞれの等しいことを特徴とするメモリシステム。
【請求項２１】
請求項１、２、３、２０のいずれか記載のメモリシステムにおいて、
メモリコントローラを搭載するマザーボードは信号配線層を複数含み、
データ信号用の配線とアドレス・コマンド信号用配線、クロック信号用配線をメモリモジュール長手方向に配線する部分において、該データ配線と該アドレス・コマンド信号配線を別の信号配線層に設けたことを特徴とするメモリシステム。
【請求項２２】
ドライバを持つ１つのＬＳＩからレシーバを持つ複数のＬＳＩに一方向に伝送するバスシステムにおいて、
該ドライバは２値の出力電圧を有するオープンドレインであり、該レシーバは差動入力回路を持ち、
該オープンドレインドライバは配線を介して終端電圧（Ｖｄｄ）で終端され、該差動入力回路は終端電源（Ｖｔｔ）で終端され、該差動入力回路の入力には配線が接続されており、該ドライバに接続されている配線は主結合器を成し、該差動入力回路に接続されている配線は副結合器を成し、主結合器と副結合器で方向性結合器を構成し、
該差動入力回路は終端電源（Ｖｔｔ）が該オープンドレインドライバは配線を介して終端電圧（Ｖｄｄ）よりも低いことを特徴とするバスシステム。
【請求項２３】
請求項１、２、３、５、６、２０、２１のいずれか記載のメモリシステムであって、
複数のメモリモジュールで挿入時に誤りが生じないように誤挿入防止機構を設けたメモリシステム。
【請求項２４】
メモリチップがｘ方向又はｙ方向に少なくとも複数個配置されたメモリシステムであり、ｘ方向又はｙ方向の一方にメモリチップを複数個内蔵し、ｘ方向又はｙ方向の他方に複数個配置された前記複数のメモリモジュールと、前記複数のメモリモジュールとアドレス／コマンド線、クロック線、データ線を介して接続されたメモリコントローラとを具備してなり、前記メモリコントローラと前記複数のメモリモジュールのそれぞれとは対応するアドレス／コマンド線と対応するクロック線とを介して接続され、前記複数のメモリモジュールのある列の複数のメモリチップは対応するデータ線を介して前記メモリコントローラと接続され、前記複数のメモリモジュールの他の列の複数のメモリチップは他の対応するデータ線を介して前記メモリコントローラと接続されたメモリシステムに用いられる前記複数のメモリモジュールであって、
前記複数のメモリモジュールのそれぞれが内蔵する複数のメモリチップは、前記アドレス／コマンド線を構成する主アドレス／コマンド線を介して共通接続されてなるとともに前記メモリコントローラにアクセス可能であり、前記アドレス／コマンド線は前記メモリコントローラから最遠の点で終端抵抗に接続されてなり、
前記複数のメモリモジュールのそれぞれの中の複数のメモリチップは、前記クロック線を構成する主クロック線を介して、共通接続されてなるとともに前記メモリコントローラにアクセス可能であり、前記クロック線は前記メモリコントローラから最遠の点で終端抵抗に接続されてなることを特徴とする複数のメモリモジュール。
【請求項２５】
請求項２４記載のメモリモジュールであって、前記複数のメモリモジュールのそれぞれは、複数のクロストーク方式の結合器を具備してなり、
該複数の結合器の主結合線路は、主アドレス／コマンド線と主クロック線を構成してなり、
該複数の結合器の副結合線路は、メモリチップと接続されるメモリ結合アドレス／コマンド線とメモリ結合クロック線とを構成することを特徴とするメモリモジュール。