【手続補正書】
【提出日】平成16年8月16日(2004.8.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む複数の周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、メモリセルから読み出される又はメモリセルに書き込まれるワードを特定し、さらに、アドレス情報の第２部分に応答して、特定されたワードの１又は２以上の部分が読み出される又は書き込まれる順序を特定するデコード回路であって、各部分は、複数のデータビットで構成されており、シーケンシャルバーストモード動作用に、特定グループのデータビットで構成されているデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、特定されたワードの各部分の複数のデータビットを順序付けするシーケンサ回路とを具えているメモリデバイス。
【請求項２】
シーケンサ回路は、読出シーケンサ回路及び書込シーケンサ回路の少なくとも１つを具える、請求項１に記載のメモリデバイス。
【請求項３】
特定されたワードの第１部分における特定グループのデータビットの順序は、特定されたワードの第２部分における特定グループのデータビットの順序と同じである、請求項１に記載のメモリデバイス。
【請求項４】
アドレスシーケンサは、列アドレスビットＣＡ０及びＣＡ１をシーケンサ回路に送る、請求項１に記載のメモリデバイス。
【請求項５】
デコード回路は、ＣＡ３からＣＡｉまでの列アドレスビットに応答してワードを特定し、列アドレスビットＣＡ２に応答して、特定されたワードの１又は２以上の部分が読み出される又は書き込まれる順序を特定する、請求項１に記載のメモリデバイス。
【請求項６】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、
各メモリデバイスは、請求項１乃至請求項５の何れかに記載のメモリデバイスであるシステム。
【請求項７】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む複数の周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路であって、各部分は、複数のデータビットで構成されており、シーケンシャルバーストモード動作用に、特定グループのデータビットで構成されているデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取った複数のデータビットを順序付けする読出シーケンサとを具えているメモリデバイス。
【請求項８】
アドレスシーケンサは、列アドレスビットＣＡ０及びＣＡ１をシーケンサ回路に送る、請求項７に記載のメモリデバイス。
【請求項９】
デコード回路は、ＣＡ３からＣＡｉまでの列アドレスビットに応答して、読み出されるワードを特定し、列アドレスビットＣＡ２に応答して、そのワードの部分が読み出される順序を特定する、請求項７に記載のメモリデバイス。
【請求項１０】
ワードはｎビットバイトで読み出されて、ｎは４に等しい、請求項９に記載のメモリデバイス。
【請求項１１】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項７に記載のメモリデバイス。
【請求項１２】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、
各メモリデバイスは、請求項７乃至請求項１１の何れかに記載のメモリデバイスであるシステム。
【請求項１３】
ダイナミックランダムアクセスメモリ(ＤＲＡＭ)を含む、請求項１又は請求項７に記載のメモリデバイス。
【請求項１４】
複数のメモリデバイスは、１又は２以上のダイナミックランダムアクセスメモリ(ＤＲＡＭ)を含む、請求項６又は請求項１２に記載のシステム。
【請求項１５】
アドレスビットに応答して、複数のメモリアレイから、２つの１/２ｎビットプリフェッチステップでｎビットワードを出力する工程と、
他のアドレスビットに応答して、各１/２ｎビットプリフェッチのビットを再順序付けする工程とを具える方法。
【請求項１６】
アドレスビット及び他のアドレスビットは、最下位列アドレスビットの何れかを含む、請求項１５に記載の方法。
【請求項１７】
アドレスビットに応答して、複数のメモリアレイの何れか１つに、ｎビットワードを書き込む工程を更に具える、請求項１５に記載の方法。
【請求項１８】
ワードの第１部分をメモリアレイからプリフェッチする工程と、
ワードの第２部分をメモリアレイからプリフェッチする工程とを具えており、
第１部分及び第２部分は、アドレスビットで決定され、
他のアドレスビットに応答して第１部分及び第２部分の各々のビットを再順序付けする工程を更に具える方法。
【請求項１９】
アドレスビット及び他のアドレスビットは、列アドレスビットＣＡ０からＣＡ２のうちの何れか１つを含んでいる、請求項１８に記載の方法。
【請求項２０】
アドレスビットに応答して、ｎビットワードをメモリアレイに書き込む工程を更に具える、請求項１８に記載の方法。
【請求項２１】
少なくとも２つのプリフェッチ動作にてメモリアレイからワードを読み出す工程を具えており、プリフェッチ動作の順序は、アドレスビットで制御される方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
バンクアドレスデコーダ(36)はアドレスシーケンサ(34)に応答し、バンク制御ロジック(38)はバンクアドレスデコーダ(36)に応答する。一連の行ラッチ/デコーダ/ドライバ(40)は、バンク制御ロジック(38)及びアドレスシーケンサ(34)に応答する。各メモリアレイ(42)ついて、１個の行ラッチ/デコーダ/ドライバ(40)が与えられる。図２に示すように、バンク０乃至バンク３と符号が付された４個のメモリアレイがある。従って、４個の行ラッチ/デコーダ/ドライバ回路(40)があって、バンク０乃至バンク３の各々について１つの回路(40)が与えられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
入力/出力(Ｉ/Ｏ)ゲーティング回路(46)は、列ラッチ/デコード回路(44)に応答し、各メモリアレイ(42)内にあるセンスアンプと接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
書込動作又は読出動作の何れか一方にて、ＤＲＡＭ(29)は、複数のデータパッド(48)を介してアクセスされる。書込動作では、データパッド(48)のデータは、レジーバ(50)で受け取られて、入力レジスタ(52)に渡される。書込シーケンサ回路(54)は、例えば、列アドレスビットＣＡ０−ＣＡ１に応答して、各８ビットバイトを構成する２つの４ビットバイトを順序付ける。順序付けされたバイトは、その後、書込ラッチ及びドライバ回路(56)に入力されて、Ｉ/Ｏゲーティング回路(46)を通じてメモリアレイ(42)に入力される。メモリアレイ(42)から読み出されるデータは、Ｉ/Ｏゲーティング回路(46)を通じて書込ラッチ(58)に出力される。情報は、書込ラッチ(58)から読出シーケンサ回路(58)に入力される。該読出シーケンサ回路(58)は、例えば、列アドレスビットＣＡ０−ＣＡ１に応答して、読み出されるデータを順序付ける。その後、順序付けられたデータは、出力マルチプレクサ(ｍｕｘ)(62)に出力された後、ドライバ(64)を通じてデータパッド(48)に出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
コマンド/アドレス入力バッファ(30)、コマンドデコーダ及びシーケンサ(32)、アドレスシーケンサ(34)、バンクアドレスデコーダ(36)、バンク制御ロジック(38)、行ラッチ/デコーダ/ドライバ(40)、列ラッチ/デコード回路(44)、Ｉ/Ｏゲーティング回路(46)、レシーバ(50)、入力レジスタ(52)、書込シーケンサ回路(54)、書込ラッチ及びドライバ回路(56)、読出ラッチ(58)、読出シーケンス回路(60)、出力マルチプレクサ(62)及びドライバ(64)は、アレイのメモリセルから情報を読み出し、アレイのメモリセルに情報を書き込むために用いられる複数の周辺デバイスと考えられる。複数の周辺デバイスである上述の構成要素の説明は、現在における好ましい実施例を与えることを意図したものであり、列挙されたデバイスのみに本発明の範囲を限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、複数の周辺デバイスを、特に、他のメモリアーキテクチャが用いられた周辺デバイスが実施されてよいことを理解するであろう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
以下の表は、ある実施例に従って、シーケンシャルバーストモード動作用に、ワードの部分を順序付けする模様と、各プリフェッチ部分(又はグループ)内のビットを再順序付けする模様を説明している。第１のｎビットプリフェッチ(この実施例では、ＣＡ２で特定される最初の４ビット)は、ＣＡ０及びＣＡ１でさらに特定される開始アドレスに従って、以下のように再順序付けされる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【表２】
2005512262.tif 000001
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
書込動作についても、読出動作と同様な方法でバンクが特定される。同じく、開始列アドレスが同様な方法で特定される。入力ＣＡ０−ＣＡ１で得られる信号は、書込シーケンサ回路(54)に入力される。書込シーケンサ回路(54)は、説明したようにビットを再順序付けする。図２では、書込シーケンサ回路(54)及び読出シーケンサ回路(60)の両方が示されているが、メモリは、単に読出シーケンサ回路(60)を用いて動作できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図３Ａに示すタイミング図は、４ビットのダブルポンプ式アレイのタイミング図である。そのアレイは、Ｉ/Ｏ周波数の１/４である周波数で動作する。メモリデバイスが外部データパッドにデータを出力する前に、データの８ビット全ては、データスクランブルで利用可能ではないかも知れないので、データスクランブル(即ち、再順序付け)は、４ビット境界で行われなければならない。それによって、サポートされ得る最大データ周波数は制限される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図３Ｂに示されたタイミング図は、８ビットのシングルポンプ式アレイを説明している。そのアレイは、Ｉ/Ｏ周波数の１/８の周波数で動作する。データをデータパッドに出力する前に、８ビット全てがデータスクランブルで利用可能であるので、出力スクランブルは、８ビットバイトで実施されてよい。最大データ周波数は、ダイのサイズを代償にしてスケーラブルとなる(コアは、限定因子ではない)。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図４は、本発明が実施されるコンピュータシステム(110)の一例を示すブロック図である。コンピュータシステム(110)は、プロセッサ又は中央処理装置(112)、メモリサブシステム(114)、及び拡張バスコントローラ(116)を含んでいる。メモリサブシステム(114)及び拡張バスコントローラ(116)は、ローカルバス(118)を通じてプロセッサ(112)と接続されている。また、拡張バスコントローラ(116)は、少なくとも一つの拡張バス(120)と接続されており、拡張バス(120)には、大容量ストレージデバイス、キーボード、マウス、グラフィックアダプタ、及びマルチメディアアダプタのような種々の周辺デバイス(121-123)が接続されてよい。プロセッサ(112)及びメモリサブシステム(114)は、一つのチップに集積されてもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
メモリサブシステム(114)は、メモリコントローラ(124)を含んでおり、このメモリコントローラ(124)は、複数の信号ライン(129)(130)(129a)(130a)(129b)(130b)(129c)(130c)を通じて、複数のメモリモジュール(125)(126)と接続されている。複数のデータ信号ライン(129)(129a)(129b)(129c)は、メモリコントローラ(124)及びメモリモジュール(125)(126)にて使用されて、データＤＡＴＡがやり取りされる。アドレスＡＤＤＲは、複数のアドレス信号ライン(132)に亘って送られる。クロック信号ＣＬＫは、クロックライン(130)(130a)(130b)(130c)(133)に与えられ、コマンドＣＭＤは、複数のコマンド信号ライン(134)に亘って送られる。メモリモジュール(125)(126)は、複数のメモリデバイス(136-139)(136'-139')及びレジスタ(141)(141')を夫々含んでいる。各メモリデバイス(136-139)(136'-139')は、高速の同期メモリデバイスであってよい。図５には、２つのメモリモジュール(125)(126)と関連する信号ライン(129-129c)(130-130c)のみが示されているが、使用され得るメモリモジュールの数は制限されないことに留意すべきである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
【図１】図１は、典型的なコンピュータシステムアーキテクチャの機能ブロック図である。
【図２】図２は、本発明を実施するためのＤＲＡＭアーキテクチャの概要を示すブロック図である。
【図３】図３Ａは、４ビットインターナルプリフェッチを用いて行われた８ビットエクスターナルプリフェッチのタイミング図であり、図３Ｂは、８ビットインターナルプリフェッチを用いて行われた８ビットエクスターナルプリフェッチのタイミング図である。
【図４】図４は、本発明が用いられるコンピュータシステムの概要を示すブロック図である。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2005512262.tif 000002
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2005512262.tif 000003
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2005512262.tif 000004