(57)【要約】  カレントミラー回路１０のカレント比（トランジスタサイズ比）は１：ｍとなるように形成されている。ｎＭＯＳトランジスタＭＮ１、ＭＮ３、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４も、それぞれトランジスタサイズ比が１：ｍとなるように形成され、カレントミラー回路１０から出力される２つの電流が、それぞれさらに２つずつに分配される。ｎＭＯＳトランジスタＭＮ２・ＭＮ４を流れる分配電流は、加算されて１本の抵抗Ｒ２に流れる。それゆえ、抵抗Ｒ２に関しては、例えばｍ＝１の場合であれば、２倍の電流が流れる１本の抵抗だけを設ければよいことになり、必要な抵抗値を１／４に低減することが容易にできる。
2008032606.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第１または第３の分配電流の少なくとも一方の電流経路に設けられた第１の抵抗と、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第１から第４のトランジスタと、
を備え、
上記第１および第３のトランジスタは、第１および第２のダイオードにおける各両端間の電位差の差を上記第１の抵抗の両端の電位差と等しくするように、上記第１および第３の分配電流を制御するとともに、
上記第２および第４のトランジスタは、上記第２および第４の分配電流の電流比を上記所定の電流比に制御するように構成されていることを特徴とする基準電流回路。
【請求項２】
請求項１の基準電流回路であって、
上記第２および第４のトランジスタは、
上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、
ゲート電極が互いに接続されていることを特徴とする基準電流回路。
【請求項３】
請求項２の基準電流回路であって、
上記第１および第３のトランジスタは、上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、ゲート電極が互いに接続されるとともに、
第１のトランジスタのソース電極に、互いに直列に接続された上記第１の抵抗と第１のダイオードが接続される一方、
第３のトランジスタのソース電極に、上記第２のダイオードが接続されていることを特徴とする基準電流回路。
【請求項４】
請求項３の基準電流回路であって、
上記カレントミラー回路は、上記第１のミラー電流に応じて、上記第２のミラー電流を生成するように構成され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第１から第４のトランジスタのゲート電極が、互いに接続されるとともに上記第３の分配電流の分配ノードに接続されていることを特徴とする基準電流回路。
【請求項５】
請求項３の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成され、
さらに、出力が上記第５および第６のトランジスタのゲート電極に接続された差動増幅回路を備えるとともに、
上記差動増幅回路の入力には、上記第１と第２の分配電流の分配ノード、および第３と第４の分配電流の分配ノードが接続され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第１から第４のトランジスタのゲート電極が、互いに接続されるとともに上記第３の分配電流の分配ノードに接続されていることを特徴とする基準電流回路。
【請求項６】
請求項２の基準電流回路であって、
上記第１および第３のトランジスタは、上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、
上記第１および第３のトランジスタのゲート電極は、それぞれ、上記第１の抵抗の一端または他端に接続されるとともに、
上記第１および第３のトランジスタのソース電極に、それぞれ、上記第１または第２のダイオードが接続されていることを特徴とする基準電流回路。
【請求項７】
請求項６の基準電流回路であって、
上記カレントミラー回路は、上記第１のミラー電流に応じて、上記第２のミラー電流を生成するように構成され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および第１のダイオードが順に設けられ、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第１の抵抗、第３のトランジスタ、および第２のダイオードが順に設けられるとともに、
上記第１のトランジスタのゲート電極が、上記第１の抵抗と第３のトランジスタとの接続ノードに接続される一方、
上記第３のトランジスタのゲート電極が、上記第３の分配電流の分配ノードに接続され、
さらに、上記第２および第４のトランジスタのゲート電極が、上記第３の分配電流の分配ノード、または上記第１の抵抗と第３のトランジスタとの接続ノードの一方に接続されていることを特徴とする基準電流回路。
【請求項８】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１の分配電流の電流経路に設けられた第１の抵抗と、
上記第１の分配電流の電流経路に設けられた、ゲート電極とドレイン電極とが接続された第１のトランジスタと、
上記第２から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第２から第４のトランジスタと、
上記カレントミラー回路を制御する差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記第１の分配電流の分配ノードから上記第２の電源の間に、第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第３および第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続される一方、
上記第２のトランジスタのゲート電極は、第１または第３の分配電流の分配ノードの何れかに接続され、
上記差動増幅回路は、入力に、第１のトランジスタのソース電極、および第３のトランジスタのソース電極がそれぞれ接続され、出力に、第５および第６のトランジスタのゲート電極が接続されていることを特徴とする基準電流回路。
【請求項９】
請求項１の基準電流回路であって、
上記所定の電流比が１：１であることを特徴とする基準電流回路。
【請求項１０】
請求項８の基準電流回路であって、
上記所定の電流比が１：１であることを特徴とする基準電流回路。
【請求項１１】
第１の電源に接続され、第１のミラー電流に応じて、所定の電流比を有する第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
を備え、
上記第１から第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続されていることを特徴とする基準電流回路。
【請求項１２】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
上記第１および第３のトランジスタのドレイン電極の電位が入力される差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記差動増幅回路の出力が上記第５および第６のトランジスタのゲート電極に接続され、
上記第１から第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続されていることを特徴とする基準電流回路。
【請求項１３】
第１の電源に接続され、第１のミラー電流に応じて、所定の電流比を有する第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
第１の抵抗と、
ドレイン電極が上記第１の抵抗を介して上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３の分配電流を流す第３のトランジスタと、
ドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第４の分配電流を流す第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端と他端が接続された第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
を備え、
上記第１のトランジスタのゲート電極が、上記第１の抵抗の第２の電源側に接続される一方、
上記第３のトランジスタのゲート電極が、上記第１の抵抗のカレントミラー回路側に接続され、
さらに、上記第２および第４のトランジスタのゲート電極が、上記第１の抵抗の第２の電源側、またはカレントミラー回路側の一方に接続されていることを特徴とする基準電流回路。
【請求項１４】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
ドレイン電極およびゲート電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１の分配電流を流す第１のトランジスタと、
ドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第２の分配電流を流す第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と、第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
上記カレントミラー回路を制御する差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記第３および第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続される一方、
上記第２のトランジスタのゲート電極は、第１または第３の分配電流の分配ノードの何れかに接続され、
上記差動増幅回路は、入力に、第１のトランジスタのソース電極、および第３のトランジスタのソース電極がそれぞれ接続され、出力に、第５および第６のトランジスタのゲート電極が接続されていることを特徴とする基準電流回路。
【請求項１５】
請求項４の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備え、
上記ゲート電極はさらに第５または第６のトランジスタの一方のドレイン電極に接続されるとともに、上記ゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１６】
請求項７の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備え、
上記ゲート電極はさらに第５または第６のトランジスタの一方のドレイン電極に接続されるとともに、上記ゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１７】
請求項５の基準電流回路であって、
上記第５および第６のトランジスタのゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１８】
請求項８の基準電流回路であって、
上記第５および第６のトランジスタのゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１９】
請求項１の基準電流回路であって、
上記カレントミラー回路は、ソース電極が上記第１の電源に接続され、ゲート電極とドレイン電極とが互いに接続された出力トランジスタを備え、
上記出力トランジスタを介して流れる電流が分配されて上記第１および第２のミラー電流が生成されるとともに、
上記出力トランジスタのゲート電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項２０】
請求項８の基準電流回路であって、
上記カレントミラー回路は、ソース電極が上記第１の電源に接続され、ゲート電極とドレイン電極とが互いに接続された出力トランジスタを備え、
上記出力トランジスタを介して流れる電流が分配されて上記第１および第２のミラー電流が生成されるとともに、
上記出力トランジスタのゲート電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項２１】
請求項１の基準電流回路であって、
上記第１の電源は第２の電源よりも高電位であって、上記第１から第４のトランジスタはＮＭＯＳトランジスタであり、上記第１および第２のダイオードは、カソードが上記第２の電源側に接続されているか、または、
上記第１の電源は第２の電源よりも低電位であって、上記第１から第４のトランジスタはＰＭＯＳトランジスタであり、上記第１および第２のダイオードは、アノードが上記第２の電源側に接続されていることを特徴とする基準電流回路。
【請求項２２】
請求項８の基準電流回路であって、
上記第１の電源は第２の電源よりも高電位であって、上記第１から第４のトランジスタはＮＭＯＳトランジスタであり、上記第１および第２のダイオードは、カソードが上記第２の電源側に接続されているか、または、
上記第１の電源は第２の電源よりも低電位であって、上記第１から第４のトランジスタはＰＭＯＳトランジスタであり、上記第１および第２のダイオードは、アノードが上記第２の電源側に接続されていることを特徴とする基準電流回路。
【請求項２３】
請求項１の基準電流回路と、
上記第１または第２のミラー電流に比例する電流を出力するカレントミラー出力トランジスタと、
上記カレントミラー出力トランジスタから出力される電流が流れる電圧出力抵抗と、
を備え、
上記電圧出力抵抗の両端に生じる電圧が出力されるように構成されたことを特徴とする基準電圧回路。
【請求項２４】
請求項８の基準電流回路と、
上記第１または第２のミラー電流に比例する電流を出力するカレントミラー出力トランジスタと、
上記カレントミラー出力トランジスタから出力される電流が流れる電圧出力抵抗と、
を備え、
上記電圧出力抵抗の両端に生じる電圧が出力されるように構成されたことを特徴とする基準電圧回路。
【請求項２５】
異常安定状態時に異常状態電位を出力する一方、適切に動作する通常安定状態時に通常状態電位を出力する状態電位出力ノードと、接地電位にされることによって異常安定状態から通常安定状態に移行させ得るスタートアップ制御ノードとを有する請求項１の基準電流回路に対して、その基準電流回路の動作状態を異常安定状態から通常安定状態に移行させるスタートアップ回路であって、
インバータ用ｐＭＯＳトランジスタおよびインバータ用ｎＭＯＳトランジスタを有し、上記基準電流回路の異常安定状態時に状態電位出力ノードから出力される異常状態電位が入力されたときに、供給されるインバータ電源電位を出力する一方、通常安定状態時に上記状態電位出力ノードから出力される通常状態電位が入力されたときに、接地電位を出力するインバータ回路と、
上記インバータ回路の出力がゲートに入力され、上記基準電流回路のスタートアップ制御ノードを接地電位に接続または遮断する出力用ｎＭＯＳトランジスタと、
上記インバータ電源電位を供給するインバータ電源回路と、
を備え、
上記インバータ電源電位は、上記出力用ｎＭＯＳトランジスタの閾値電圧以上、かつ、上記通常状態電位と上記インバータ用ｐＭＯＳトランジスタの閾値電圧との和以下に設定されていることを特徴とするスタートアップ回路。
【請求項２６】
請求項２５のスタートアップ回路であって、
上記インバータ電源電位は、上記通常状態電位±０．２Ｖ以内に設定されていることを特徴とするスタートアップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップレファレンス回路を用いた基準電流回路、基準電圧回路、およびスタートアップ回路に関するものである。
【背景技術】
【０００２】
各種のアナログ回路を有する半導体装置では、電源電圧変動や温度変動に対する特性の変化を抑制するため、一般に、バンドギャップレファレンス（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ：以下「ＢＧＲ」と呼ぶ。）回路を用いた基準電圧回路が用いられる。ＢＧＲ型基準電圧回路によって得られる基準電圧は、電源電圧依存性と温度依存性が低いことが知られている。【０００３】
一方、同様に電源電圧変動と温度変動が小さい基準電流は、一般に、上記のようなＢＧＲ型の基準電圧回路によって得られた電圧を電流に変換することで得られる。また、近年、直接一定の基準電流を得るＢＧＲ型の基準電流回路も知られている（例えば、特許文献１ 参照）。【０００４】
図１５を用いて、特許文献１のＢＧＲ型基準電流回路について説明する。【０００５】
図１５に示す従来回路は、２個のｐＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を有するカレントミラー回路、２個のダイオード（Ｄ１、Ｄ２）、３個の抵抗（Ｒ１、Ｒ２、Ｒ３）、およびオペアンプ（オペレーショナルアンプ）２０から成る。オペアンプ２０は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が互いに等しくなるように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位をフィードバック制御する。【０００６】
上記２個のｐＭＯＳトランジスタＭＰ１とＭＰ２は、カレント比（トランジスタサイズ比）が１：ｍ（ｍは例えば１以上の整数値）となるように設計される。また、２個の抵抗Ｒ２とＲ３に流れる電流の電流比、およびダイオードＤ１とＤ２に流れる電流の電流比も、それぞれ１：ｍとなるように設計される。また、２個のダイオード（Ｄ１、Ｄ２）は、逆方向飽和電流の比（ダイオードのサイズ比）がｎ：１（ｎは例えば２以上の整数値）になるように設計される。さらに、温度変化に対する電流変動が小さくなるように、Ｒ１〜Ｒ３の抵抗値、ダイオード比ｎ、およびカレント比ｍが設計される。【０００７】
より詳しくは、例えば以下のように設定される。【０００８】
抵抗Ｒ３の抵抗値は、抵抗Ｒ２の抵抗値との比が上記カレント比と同じ１：ｍになるように設定される（図１５に併せて示す数２１）。この場合、抵抗Ｒ２に流れる電流Ｉ２と
抵抗Ｒ３に流れる電流Ｉ４との比も１：ｍになる（数２２）。したがって、抵抗Ｒ１からダイオードＤ１に流れる電流Ｉ１とダイオードＤ２に流れる電流Ｉ３との比も１：ｍになる（Ｉ３＝ｍ×Ｉ１）。【０００９】
一方、ダイオードＤ１に流れる電流Ｉ１とアノードの電位Ｖ１との関係は（数２３）に示すようになる。また、電流Ｉ３は上記のようにＩ１のｍ倍なので、電流Ｉ３（＝ｍ×Ｉ１）とダイオードＤ２のアノードの電位Ｖｄとの関係は（数２４）に示すようになる。（ここで、ＩｓはダイオードＤ２の逆方向飽和電流、ｎはダイオードＤ１、Ｄ２の逆方向飽和電流の比、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表す。）
そこで、抵抗Ｒ１の両端の電圧、および流れる電流Ｉ１は、（数２５、数２６）に示すようになる。【００１０】
また、抵抗Ｒ２に流れる電流Ｉ２は、（数２７）に示すようになるので、ｐＭＯＳトランジスタＭＰ１に流れる電流Ｉｏｕｔは、（数２６、数２７）を加算することによって得られる（数２８）。ここで、（数２８）においてはＶＤＤ依存項が存在しないため、理想素子では、電源電圧変動による電流Ｉｏｕｔの変動は生じない。【００１１】
上記電流Ｉｏｕｔの絶対温度に対する温度係数は、（数２８）を絶対温度Ｔで偏微分することで得られる（数２９）。上記（数２９）において、第１項は絶対温度Ｔに対する係数で正の値である。一方、第２項におけるＶｄの絶対温度に対する勾配（∂Ｖｄ／∂Ｔ）は負の値である。そこで、電流Ｉｏｕｔの温度係数である（数２９）の値が０になるようにＲ１、Ｒ２、ｍ、ｎの値を設定することにより、電流Ｉｏｕｔが温度に依存しないようにすることができる。【００１２】
具体的には、値Ａを（数３０）のように定義すると、抵抗Ｒ１に対して、抵抗Ｒ２は（数３１）のように設定すればよい。また、これと（数２１）より、抵抗Ｒ３は（数３２）のように設定すればよい。【００１３】
上記のような基準電流回路を構成するために必要なトータル抵抗値Ｒａｌｌは、上記Ｒ１〜Ｒ３を合計することによって、図１６の（数３３）で示すようになる。ここで、トータル電流値を最も小さくするためには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流のカレント比をｍ＝１に設定することが望ましい。また、例えばｎ＝２７、∂Ｖｄ／∂Ｔ＝−２ｍＶ／Ｋとすると、ボルツマン定数ｋ＝１．３８Ｅ−２３、電子の電荷量ｑ＝１．６Ｅ−１９ゆえ、Ａ≒７となる（数３４）。【００１４】
そこで、Ｒ２＝Ｒ３≒７×Ｒ１（数３５）、トータル抵抗値Ｒａｌｌ≒１５×Ｒ１（数３６）となり、Ｒ１の抵抗値を基準として、これの約１５倍の抵抗値が必要になる。【００１５】
すなわち、より小さい消費電流、また、より小さい電流Ｉｏｕｔを得るためには、（数２８）に示されるように、より大きい抵抗値Ｒ１、Ｒ２が必要である。一方、半導体集積回路上で抵抗を形成する場合、シート抵抗値として得られるのは、せいぜい２００〜３００Ωである。そこで、例えばトータル電流値が１μＡ以下のＢＧＲ型の基準電流回路を作製する場合、ほとんどの面積が抵抗面積によって支配されることになる。それゆえ、より面積の小さいＢＧＲ型基準電流回路を実現するためには、その回路実現に必要なトータル抵抗値をより小さくすることが必要とされる。
【特許文献１】特開平１１−４５１２５号公報（図５等）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の基準電流回路では、例えば上記のように抵抗値Ｒ１を基準として、その約１５倍等の抵抗値が必要になり、合計の抵抗値を大幅に低減して半導体集積回路の面積を削減することが困難であるという問題点を有していた。【００１７】
本発明は、上記の点に鑑み、ＢＧＲ型基準電流回路等に必要な抵抗値を低減し、半導体集積回路の面積を容易に低減できるようにすることを目的としている。
【課題を解決するための手段】
【００１８】
上記の課題を解決するため、本発明の実施形態の基準電流回路は、
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第１または第３の分配電流の少なくとも一方の電流経路に設けられた第１の抵抗と、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第１から第４のトランジスタと、
を備え、
上記第１および第３のトランジスタは、第１および第２のダイオードにおける各両端間の電位差の差を上記第１の抵抗の両端の電位差と等しくするように、上記第１および第３の分配電流を制御するとともに、
上記第２および第４のトランジスタは、上記第２および第４の分配電流の電流比を上記所定の電流比に制御するように構成されていることを特徴とする。【００１９】
これにより、第１および第２のミラー電流は、カレントミラー回路によって所定の電流比に保たれる。上記第１のミラー電流は、第１および第２の分配電流に分配され、第２のミラー電流は第３および第４の分配電流に分配される。第２および第４の分配電流は、第２および第４のトランジスタによって上記所定の電流比に保たれる。（ここで、電流の分配、加算の語は、一般的に電流の流れる方向に応じて便宜上区別するもので、正負の電流を対称に考えれば、実質的には同じことを意味するものである。）
したがって、第１および第３の分配電流も、同じ電流比になる。そこで、上記第１の分配電流が流れる第１のダイオードの両端間の電位差と、第３の分配電流が流れる第２のダイオードの両端間の電位差との差は、絶対温度に比例することになる。また、上記電位差の差は、第１および第３のトランジスタによって、第１の抵抗の両端間の電位差と等しくなるように制御されるので、第１の抵抗に流れる電流も、絶対温度に比例し、正の温度係数を有することになる。【００２０】
一方、第２の抵抗の両端間の電位差は、第１または第２のダイオードの両端間の電位差とほぼ等しく、絶対温度に対して負の温度係数を有することになる。そこで第２の抵抗に流れる電流も絶対温度に対して負の温度係数を有する。それゆえ、第２または第４の分配電流が分配される前の第１または第２ミラー電流は、第１および第２の抵抗の抵抗値を適切に設定することにより、正負の温度係数の影響を相殺させて、ミラー電流等の温度変化に対する変動を抑制または低減等できる。【００２１】
しかも、第１のミラー電流から分配された第２の分配電流と、第２のミラー電流から分配された第４の分配電流とは、加算されて第２の抵抗に流れるので、第２および第４の分配電流を別個に流す２本の抵抗が設けられる場合に比べて、例えば上記電流比が１：１の場合であれば、第２の抵抗に関しては２倍の電流が流れる１本の抵抗だけを設ければよいことになり、必要な抵抗値を１／４に低減することが容易にできる。
【発明の効果】
【００２２】
本発明によれば、ＢＧＲ型基準電流回路等に必要な抵抗値を低減し、半導体集積回路の面積を容易に低減することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、実施形態１の基準電流回路の構成を示す回路図である。
【図２】図２は、同、カレントミラー回路の構成を示す回路図である。
【図３】図３は、同、必要な抵抗値を示す説明図である。
【図４】図４は、実施形態２の基準電流回路の構成を示す回路図である。
【図５】図５は、実施形態３の基準電流回路の構成を示す回路図である。
【図６】図６は、実施形態４の基準電流回路の構成を示す回路図である。
【図７】図７は、同、変形例の基準電流回路の構成を示す回路図である。
【図８】図８は、実施形態５の基準電流回路の構成を示す回路図である。
【図９】図９は、実施形態６の基準電流回路の構成を示す回路図である。
【図１０】図１０は、実施形態７の基準電圧回路の構成を示す回路図である。
【図１１】図１１は、実施形態８のスタートアップ回路の概略構成および動作原理を示す回路図である。
【図１２】図１２は、同、スタートアップ回路がＢＧＲ回路に適用される具体例を示す回路図である。
【図１３】図１３は、同、スタートアップ回路が他のＢＧＲ回路に適用される具体例を示す回路図である。
【図１４】図１４は、同、スタートアップ回路がさらに他のＢＧＲ回路に適用される具体例を示す回路図である。
【図１５】図１５は、従来の基準電流回路の構成を示す回路図である。
【図１６】図１６は、同、必要な抵抗値を示す説明図である。
【符号の説明】
【００２４】
１０、１１      カレントミラー回路
２０      オペアンプ
３０〜３３      ＢＧＲ回路
４０      制御回路
５０      インバータ電源回路
６０      スタートアップ回路
Ｄ１〜Ｄ３      ダイオード
Ｉ１、Ｉ２      電流
ＩＮＶ１      インバータ回路
Ｒ１〜Ｒ５      抵抗
ＭＮ１〜ＭＮ５      ｎＭＯＳトランジスタ
ＭＰ１〜ＭＰ４      ｐＭＯＳトランジスタ
Ｖｏｕｔ０      異常状態電位
Ｖｏｕｔ１      通常状態電位
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。【００２６】
《発明の実施形態１》
実施形態１の基準電流回路は、図１に示すように、カレントミラー回路１０、２個のダイオード（Ｄ１、Ｄ２）、２個の抵抗（Ｒ１、Ｒ２）、４個のｎＭＯＳトランジスタ（ＭＮ１〜ＭＮ４）を備えて構成されている。上記カレントミラー回路１０は、図２に示すように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２によって構成されている。【００２７】
上記ｐＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲート電極が共通化され、共にｐＭＯＳトランジスタＭＰ１のドレイン電極に接続されるとともに、定電流バイアスとして出力されるようになっている。また、カレント比（トランジスタサイズ比）が１：ｍ（ｍは例えば１以上の実数または整数）となるように形成されている。より詳しくは、例えば、ゲート長を互いに等しくし、一方のゲート幅を他方のｍ倍にするアプローチが採られる。これにより、例えばｐＭＯＳトランジスタＭＰ１、ＭＰ２が共に飽和領域で動作するとき、出力される一方の電流Ｉｏｕｔに応じて、他方の電流のカレント比が１：ｍ（Ｉｏｕｔ：ｍ×Ｉｏｕｔ）となるように制御される。【００２８】
また、ｎＭＯＳトランジスタＭＮ１、ＭＮ３、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４も、それぞれトランジスタサイズ比が１：ｍとなるように形成されている。ｎＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電極は、互いに接続されるとともにｎＭＯＳトランジスタＭＮ３のドレイン電極に接続されている。（なお、ｎＭＯＳトランジスタＭＮ１、ＭＮ３に流れる電流やトランジスタサイズと、ｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流やトランジスタサイズとの比は、特に限定されない。すなわち、例えばｎＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ２、ＭＮ４に流れる電流比は、αを任意の定数として、１：ｍ：α：ｍαであってもよい。）
２個のダイオード（Ｄ１、Ｄ２）は、逆方向飽和電流の比（ダイオードのサイズ比）がｎ：１（ｎは例えば１より大きい実数または整数）になるように設定される。また、抵抗Ｒ１、Ｒ２の抵抗値は、電流Ｉｏｕｔの温度変化に対する変動が抑制または低減されるように設定されているが、この点については後述する。【００２９】
上記のように構成された基準電流回路において、カレントミラー回路１０から出力される電流の比、すなわちｎＭＯＳトランジスタＭＮ１、ＭＮ２に流れる電流の合計と、ｎＭＯＳトランジスタＭＮ３、ＭＮ４に流れる電流の合計との比は、上記のように１：ｍ（Ｉｏｕｔ：ｍ×Ｉｏｕｔ）である。【００３０】
また、ｎＭＯＳトランジスタＭＮ２、ＭＮ４は、トランジスタサイズ比が１：ｍであり、ゲート、ソース電位がそれぞれ等しいので、ｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流の比も、１：ｍ（Ｉ２：ｍ×Ｉ２）になる。【００３１】
そこで、カレントミラー回路１０からの電流Ｉｏｕｔ、ｍ×Ｉｏｕｔがそれぞれ分流されてｎＭＯＳトランジスタＭＮ１、ＭＮ３（およびダイオードＤ１、Ｄ２）に流れる電流の比も、１：ｍ（Ｉ１：ｍ×Ｉ１）になる。また、この場合、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のトランジスタサイズ比は１：ｍであり、ゲート電位は互いに等しいので、ソース電位は等しくＶｄになる。【００３２】
一方、ダイオードＤ１に流れる電流Ｉ１とアノードの電位Ｖ１との関係は、図１に併せて示す（数１）のようになる。また、ダイオードＤ２に流れる電流は上記のようにＩ１のｍ倍なので、電流Ｉ１とダイオードＤ２のアノードの電位Ｖｄとの関係は（数２）に示すようになる。（ここで、ＩｓはダイオードＤ２の逆方向飽和電流、ｎはダイオードＤ１、Ｄ２の逆方向飽和電流の比、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表す。）
そこで、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電位は共にＶｄであることから、抵抗Ｒ１の両端の電圧は、ダイオードＤ１、Ｄ２の両端の電圧の差に等しく、また、抵抗Ｒ１に流れる電流Ｉ１は、上記電圧差を抵抗Ｒ１の抵抗値で除したものとなる（数３、数４）。【００３３】
また、ｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電位は、各トランジスタの相互コンダクタンスが十分に大きければ、ｎＭＯＳトランジスタＭＮ１、ＭＮ３と同じＶｄと見なすことができるので、抵抗Ｒ２に流れる電流（Ｉ２、ｍ×Ｉ２の合計）は、Ｖｄ／Ｒ２となる。そこで、ｎＭＯＳトランジスタＭＮ２のドレイン電流Ｉ２は（数５）に示すようになり、ｐＭＯＳトランジスタＭＰ１に流れる電流Ｉｏｕｔは、（数４、数５）を加算することによって得られる（数６）。ここで、（数６）においてはＶＤＤ依存項が存在しないため、理想素子では、電源電圧変動による電流Ｉｏｕｔの変動は生じない。【００３４】
上記電流Ｉｏｕｔの絶対温度に対する温度係数は、（数６）を絶対温度Ｔで偏微分することで得られる（数７）。上記（数７）において、第１項は絶対温度Ｔに対する係数で正の値である。一方、第２項におけるＶｄの絶対温度に対する勾配（∂Ｖｄ／∂Ｔ）は負の値である。そこで、電流Ｉｏｕｔの温度係数である（数７）の値が０になるようにＲ１、Ｒ２、ｍ、ｎの値を設定することにより、電流Ｉｏｕｔ等が温度に依存しないようにすることができる。【００３５】
具体的には、値Ａを（数８）のように定義すると、抵抗Ｒ１に対して、抵抗Ｒ２は（数９）のように設定すればよい。【００３６】
上記のような基準電流回路を構成するために必要なトータル抵抗値Ｒａｌｌは、上記Ｒ１、Ｒ２を合計することによって、図３の（数１０）で示すようになる。ここで、ｍの値は特に限定されないが、トータル電流値を最も小さくするためには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流のカレント比を例えば１：１（ｍ＝１）に設定することが望ましい。また、例えばｎ＝２７、∂Ｖｄ／∂Ｔ＝−２ｍＶ／Ｋ、とすると、ボルツマン定数ｋ＝１．３８Ｅ−２３、電子の電荷量ｑ＝１．６Ｅ−１９ゆえ、Ａ≒７となる（数１１）。【００３７】
そこで、Ｒ２≒３．５×Ｒ１（数１２）、トータル抵抗値Ｒａｌｌ≒４．５×Ｒ１（数１３）となり、Ｒ１の抵抗値を基準として、これの約４．５倍の抵抗値に抑えることができる。【００３８】
すなわち、図１６の回路の例と比べると、同じ電流が生成されるＢＧＲ型基準電流回路を構成するために、抵抗Ｒ１の抵抗値を等しくすると（ここでは、図１６のオペアンプ２０が消費する電流は０と見なしている。）、トータル抵抗値Ｒａｌｌは、図１６の回路では前記のようにＲ１の約１５倍必要であるの対し、上記実施形態１ではわずか約４．５倍でよい。つまり、トータル抵抗値Ｒａｌｌを３分の１以下に削減できることになる。（より詳しくは、図１６では電流Ｉ２の流れる２本の抵抗Ｒ２、Ｒ３が設けられるのに対し、上記実施形態１では、２倍の電流２×Ｉ２の流れる１本の抵抗Ｒ２だけでよいので、抵抗Ｒ１以外に関しては、合計で１／４の抵抗値でよいことになる。）
したがって、特に、消費電流が極めて小さいＢＧＲ型基準電流を構成する場合等には、抵抗面積が回路面積をほぼ支配することになるため、半導体集積回路の面積を大幅に低減することが容易にできる。【００３９】
なお、上記の例では、ｎＭＯＳトランジスタＭＮ１〜ＭＮ４とｐＭＯＳトランジスタＭＰ１、ＭＰ２とが設けられる例を示したが、これに限らず、例えばドレイン電圧変動に対する電流変動を小さく抑えるために、カスコード構造のカレントミラー回路構成を用いたりしてもよい。【００４０】
また、抵抗Ｒ１とダイオードＤ１の接続順序は、半導体プロセスを考慮すれば一般にダイオードＤ１の方がＶＳＳ側に設けやすいが、逆の順序にした場合でも、小さなトータル抵抗値Ｒａｌｌで温度依存性を抑制または低減できる効果は同じである。【００４１】
また、温度依存性は必ずしも完全に抑制されるのに限らず、装置に要求される精度や仕様に応じた特性が得られるように各定数の設定等が行われればよい。【００４２】
また、ｍやｎの値は、通常は整数値に設定されることが多いが、これに限るものではなく、整数以外の実数に設定されてもよい。【００４３】
また、定電流バイアスの出力方法は上記に限らず、Ｉ１+Ｉ２に比例した電流がカレントミラーされるようになってさえいればよい。【００４４】
《発明の実施形態２》
実施形態２の基準電流回路は、実施形態１の基準電流回路（図１、図２）に比べて、図４に示すように、カレントミラー回路１０に代えてカレントミラー回路１１を備えるとともに、さらに、オペアンプ（オペレーショナルアンプ）２０を備えている。【００４５】
カレントミラー回路１１は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２の共通化されたゲート電極が、ｐＭＯＳトランジスタＭＰ１のドレイン電極には接続されず、オペアンプ２０の出力に接続されている点が実施形態１と異なっている。【００４６】
オペアンプ２０は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が等しくなるように、これらのゲート電位をフィードバック制御して出力電流のカレント比を１：ｍに保つようになっている。【００４７】
上記のように構成された基準電流回路では、カレントミラー回路１１から出力される電流Ｉｏｕｔ、ｍ×Ｉｏｕｔや、各部の電流Ｉ１、Ｉ２、ｍ×Ｉ１、ｍ×Ｉ２、および電位Ｖｄ等を制御することによる電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流を加算して抵抗Ｒ２に流すことによりトータル抵抗値Ｒａｌｌの低減が容易に可能になる点については、実施形態１と同様である。【００４８】
また、さらに、オペアンプ２０によってｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が等しくなるように制御することにより、ＭＰ１とＭＰ２が飽和領域で動作するときのみならず線形領域で動作するときにも、カレント比が１：ｍとなるように電流を分配できる。したがって、実施形態１（図１〜図３）と比べて、より低い電源電圧ＶＤＤで動作させることが容易にできる。【００４９】
《発明の実施形態３》
実施形態３の基準電流回路は、図５に示すように、図４の構成と類似しているが、オペアンプ２０は、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電位が等しくなるように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位をフィードバック制御して出力電流のカレント比を１：ｍに保つようになっている。【００５０】
また、ｎＭＯＳトランジスタＭＮ１のゲート電極は、ｎＭＯＳトランジスタＭＮ３のゲート電極ではなく、自身のドレイン電極に接続されることにより、ｐＭＯＳトランジスタＭＰ１のドレインの電位が不定とならないようになっている。【００５１】
上記のように構成された基準電流回路では、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電極の電位Ｖｄを等しくする制御がオペアンプ２０によるフィードバック制御によってなされる点は実施形態１、２と異なるが、その結果、電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム等については、実施形態１、２と同様である。また、オペアンプ２０によるｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位が制御されることによって、実施形態１（図１〜図３）より低い電源電圧ＶＤＤで動作させることが容易にできる点は実施形態２と同様である。【００５２】
なお、ｎＭＯＳトランジスタＭＮ２のゲート電極は、ｎＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電極に共通に接続せずに、ＭＮ１のゲート電極に接続してもよい。【００５３】
《発明の実施形態４》
前記実施形態１のようにダイオードＤ１、Ｄ２の両端の電圧の差を抵抗Ｒ１の両端の電圧に等しくするためには、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のゲート電位同士およびソース電位同士がそれぞれ等しくなるようにするのに限らず、ゲート電位同士の差とソース電位同士の差とが互いに等しくなるようにしてもよい。具体的には、例えば図６に示すように、抵抗Ｒ１がｎＭＯＳトランジスタＭＮ３のドレイン側に接続されるとともに、ｎＭＯＳトランジスタＭＮ１のゲート電極が、上記抵抗Ｒ１のＶＳＳ側の一端に接続される一方、ｎＭＯＳトランジスタＭＮ２〜ＭＮ４のゲート電極が、上記抵抗Ｒ１の電源電圧ＶＤＤ側の他端に接続されるようにしてもよい。【００５４】
このように構成する場合、ｎＭＯＳトランジスタＭＮ１、ＭＮ３に流れる電流は実施形態１と同じく、互いに等しいＩ１になるが、ｎＭＯＳトランジスタＭＮ１のゲート電位は、ｎＭＯＳトランジスタＭＮ３のゲート電位よりもＩ１×Ｒ１だけ低くなる。そして、ｎＭＯＳトランジスタＭＮ３のソース電位をＶｄとすると、ｎＭＯＳトランジスタＭＮ１のソース電位はＶｄ−Ｉ１×Ｒ１となり、ダイオードＤ１、Ｄ２の両端の電圧の差は抵抗Ｒ１の両端の電圧に等しくなる。【００５５】
したがって、ｎＭＯＳトランジスタＭＮ１、ＭＮ３が共に飽和領域で動作し、かつｎＭＯＳトランジスタＭＮ１、ＭＮ３の基板電圧効果が無視できるほど小さければ、電流Ｉｏｕｔやトータル抵抗値Ｒａｌｌを求める数式は実施形態１の図１、図３で示した（数１〜数１３）と同じになり、やはり電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム、およびトータル抵抗値Ｒａｌｌの低減が容易に可能になる点も実施形態１と同様である。【００５６】
なお、ｎＭＯＳトランジスタＭＮ２、ＭＮ４のゲート電極は、ｎＭＯＳトランジスタＭＮ３のゲート電極ではなく、図７に示すようにｎＭＯＳトランジスタＭＮ１のゲート電極に接続するようにしてもよい。この場合の動作が図６と異なる点は、以下の２点である。図６では抵抗Ｒ２の両端にかかる電圧がＶｄであるのに対し、図７ではＶｄ−Ｉ１Ｒ１である。もう一つは、（数７）におけるダイオードの両端の電圧の温度係数（∂Ｖｄ／∂Ｔ）が、図６ではダイオードＤ２が対象であるのに対し、図７ではダイオードＤ１が対象である点である。ここで、ダイオードＤ１の電流密度はダイオードＤ２よりも小さいため、ダイオードＤ１の∂Ｖｄ／∂Ｔの絶対値がダイオードＤ２よりも少し大きくなる作用と、抵抗Ｒ２の両端にかかる電圧が少し低くなる作用とが相殺され、図７のような構成においても、実際上、（数７）を適用して抵抗Ｒ２の抵抗値を設定することにより、電流Ｉｏｕｔ等の温度依存性を抑制または低減することができる。【００５７】
また、図１の構成と図６または図７の構成とを組み合わせてもよい。すなわち、例えばｍ＝１の場合、２つの抵抗を、図１の抵抗Ｒ１の位置と、図６または図７の抵抗Ｒ１の位置とに別けて設け、上記２つの抵抗の合計の抵抗値が、図１、および図６または図７の抵抗Ｒ１と等しくすれば、ダイオードＤ１、Ｄ２の両端の電圧の差を２つの抵抗の両端の電圧の合計に等しくすることができるので、やはり全く同じ作用効果が得られる。【００５８】
また、上記の例ではｍ＝１（電流比が１：１）である例を示したが、ｍ＞１であってもよい。その場合には、ＭＮ３のドレイン側の抵抗値を１／ｍに低減することができる。【００５９】
《発明の実施形態５》
上記各実施形態では、定電流バイアスとしてカレントミラー回路１０、１１を構成するｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位が出力される例を示したが、これに限らず、カレントミラー回路１０、１１から出力される電流Ｉｏｕｔに比例した電流が得られるようにすればよく、例えば、図８に示すように、電源（ＶＤＤ）とｐＭＯＳトランジスタＭＰ１、ＭＰ２との間に、ゲート電極とドレイン電極とが接続されたｐＭＯＳトランジスタＭＰ３（ＭＯＳダイオード）を設け、上記ゲート電極の電位が定電流バイアスとして出力されるようにしてもよい。【００６０】
同図の例ではカレントミラー回路１０のカレント比は１：ｍなので、その合計電流（１＋ｍ）×ＩｏｕｔがｐＭＯＳダイオードＭＰ３に流れることになる。このようなｐＭＯＳトランジスタＭＰ３が設けられる場合、動作可能な電源電圧ＶＤＤの範囲が狭くなることになるが、例えば電源電圧ＶＤＤがある程度高い（ＶＤＤ＞２．５Ｖ程度などの）場合には、ｐＭＯＳトランジスタＭＰ１、ＭＰ２や、ｎＭＯＳトランジスタＭＮ１〜ＭＮ４の相対的な特性のばらつきに対して、出力される定電流バイアスのばらつきを小さく抑えることが容易にできる。【００６１】
なお、上記のようなｐＭＯＳトランジスタＭＰ３を設ける構成は、図２と同様の構成に適用するのに限らず、図４〜図７や、図１５のような構成、およびこれらの種々の変形例などに適用してもよい。【００６２】
《発明の実施形態６》
また、上記の説明では、カレントミラー回路１０、１１が高電位側の電源（ＶＤＤ）に接続されている例を示したが、例えば図９に示すように各ｎＭＯＳトランジスタとｐＭＯＳトランジスタの極性、およびダイオードＤ１、Ｄ２のアノードとカソードの極性を反転するとともに、高電位側の電源（ＶＤＤ）と低電位側の電源（ＶＳＳ）とを入れ替えてもよく、対称な動作によって全く同じ作用効果を得ることができる。この点に関しても、図４〜図８のような構成、およびこれらの種々の変形例などに適用してもよい。【００６３】
《発明の実施形態７》
上記のように温度変動や電源電圧変動の影響が小さい（生じない）種々のＢＧＲ型基準電流回路を用い、定電流バイアスを利用する基準電圧回路を構成してもよい。例えば図１０に示すように、電流Ｉｏｕｔをｍ倍にカレントミラーするｐＭＯＳトランジスタＭＰ４と、上記ｐＭＯＳトランジスタＭＰ４のドレイン電極に一端が接続され、他端が電源ＶＳＳに接続された抵抗Ｒ４を設けることによって、電流Ｉｏｕｔを基準電流として電圧に変換した基準電圧Ｖｏｕｔ＝ｍ×Ｉｏｕｔ×Ｒ４を得ることができる。【００６４】
すなわち、必要とされる精度に対して十分に温度変動が小さい抵抗を用いれば、容易に温度変動と電源電圧変動の影響が小さい基準電圧Ｖｏｕｔを容易に生成することができる。なお、このような基準電圧を得る構成に関しても、図４〜図９のような構成、およびこれらの種々の変形例などに適用してもよい。【００６５】
《発明の実施形態８》
上記のような基準電流回路や基準電圧回路に適用されるＢＧＲ回路は、本質的に双安定問題が内在するため、一般的にスタートアップ回路を必要とする。双安定問題とは通常の安定状態以外に異常な安定動作状態が存在し、一旦異常安定状態に陥ってしまうと自動的には通常の安定状態に復帰しないという問題である。【００６６】
具体的には、例えば実施形態１の基準電流回路（図２）の例では、ｐＭＯＳトランジスタＭＰ１のゲート電位がＶＤＤになり、ｎＭＯＳトランジスタＭＮ３のゲート電位がＶＳＳになると、その状態が持続する異常安定状態になる。【００６７】
そこで、一般的には、ＢＧＲ回路の動作開始時に、異常安定状態になるのを回避するように、スタートアップ回路が用いられる。具体的には、所定の初期化パルスを与えて、ｐＭＯＳトランジスタＭＰ１（およびＭＰ２）のゲート電位を低下させたり、ｎＭＯＳトランジスタＭＮ３（およびＭＮ１）のゲート電位を上昇させたりして、通常の安定状態に移行させるようになっている。【００６８】
しかし、上記のようなスタートアップ回路では、ＢＧＲ回路の動作開始時であることを示す特別な初期化制御信号を必要とし、ＢＧＲ回路の汎用性を損ないがちである。また、通常の安定状態で動作中に、何かのきっかけで異常安定状態に陥ってしまった場合には、上記のようなスタートアップ回路では、二度と通常の安定状態に復帰させることができない。【００６９】
以下、上記のような特別な初期化制御信号等を必要とせず、また、常に安定状態に復帰させることができるスタートアップ回路について説明する。【００７０】
図１１は、スタートアップ回路６０の概略構成および動作原理を示す回路図である。【００７１】
まず、スタートアップ回路６０の適用対象となるＢＧＲ回路３０は、以下のような状態電位出力ノードと、スタートアップ制御ノードとを有するＢＧＲ回路である。すなわち、状態電位出力ノードは、異常安定状態時に異常状態電位Ｖｏｕｔ０（例えばＶｏｕｔ０≒ＶＳＳ）を出力する一方、通常安定状態時に通常状態電位Ｖｏｕｔ１（例えばＶｏｕｔ１は、インバータ回路ＩＮＶ１の閾値電圧よりも高い電圧）を出力するノードである。また、スタートアップ制御ノードは、電源ＶＳＳ等に接続してスタートアップ電流を流すことにより、ＢＧＲ回路３０を通常の安定状態に復帰させることができるノードである。【００７２】
スタートアップ回路６０は、制御回路４０とインバータ電源回路５０とを備えて構成されている。【００７３】
制御回路４０は、図示しないｐＭＯＳトランジスタとｎＭＯＳトランジスタとから成るインバータ回路ＩＮＶ１と、その出力に応じてオン、オフするｎＭＯＳトランジスタＭＮ５とを備え、ＢＧＲ回路３０から異常状態電位Ｖｏｕｔ０が出力されたときに、スタートアップ制御ノードを電源ＶＳＳに接続するようになっている。【００７４】
また、インバータ電源回路５０は、インバータ回路ＩＮＶ１用のインバータ電源電圧ＩＶＤＤを出力する電源回路である。上記インバータ電源電圧ＩＶＤＤは、ｎＭＯＳトランジスタＭＮ５の閾値電圧Ｖｔｎ以上で（ＩＶＤＤ≧Ｖｔｎ）、かつ、ＢＧＲ回路３０から出力される通常状態電位Ｖｏｕｔ１にインバータＩＮＶ１内のｐＭＯＳトランジスタ（図示せず）の閾値電圧Ｖｔｐを加えた電圧以下に設定される（ＩＶＤＤ≦Ｖｏｕｔ１＋Ｖｔｐ）。より好ましくは、Ｖｏｕｔ１±０．２Ｖ以内に設定される。さらに好ましくは、ＩＶＤＤ≒Ｖｏｕｔ１に設定される。【００７５】
上記のように構成することにより、ＢＧＲ回路３０が異常状態に陥っているときには、異常状態電位Ｖｏｕｔ０≒Ｖｓｓが出力されるので、インバータ回路ＩＮＶ１内のｐＭＯＳトランジスタはオン、ｎＭＯＳトランジスタはオフになって、インバータ回路ＩＮＶ１からは、供給されるインバータ電源電圧ＩＶＤＤがそのまま出力される。このインバータ電源電圧ＩＶＤＤは、例えば上記のようにＩＶＤＤ≧Ｖｔｎに設定されているので、ｎＭＯＳトランジスタＭＮ５はオンになる。そこで、スタートアップ制御ノードから電源ＶＳＳにスタートアップ電流が流れ、ＢＧＲ回路３０は通常の安定状態に復帰する。【００７６】
一方、通常状態時には、ＢＧＲ回路３０から通常状態電位Ｖｏｕｔ１（インバータ回路ＩＮＶ１の閾値電圧よりも高い電圧）が出力されるため、インバータ回路ＩＮＶ１の出力電位はＶＳＳとなり、ｎＭＯＳトランジスタＭＮ５はオフになる。したがって、ＢＧＲ回路３０の通常動作に対しては、スタートアップ回路６０は全く影響を与えない。また、インバータ電源電圧ＩＶＤＤが例えば上記のようにＩＶＤＤ≦Ｖｏｕｔ１＋Ｖｔｐ（またはＩＶＤＤ≒Ｖｏｕｔ１等）に設定されていることによって、インバータ回路ＩＮＶ１内のｐＭＯＳトランジスタはオフになるので、インバータ回路ＩＮＶ１の貫通電流が確実に防止され、消費電流の増大を招くことはない。【００７７】
上記のようなスタートアップ回路が適用されるＢＧＲ回路としては、具体的には、例えば図１２のＢＧＲ回路３１として示すように、前記実施形態１（図２）で説明した基準電流回路などを対象とすることができる。この場合、例えば、状態電位出力ノードにはｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電極が接続される。また、スタートアップ制御ノードには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電極が接続される。【００７８】
また、上記の場合、インバータ電源回路５０は、例えば抵抗Ｒ５とダイオードＤ３とによって、電源ＶＤＤ、ＶＳＳ間の電圧を分圧し、インバータ電源電圧ＩＶＤＤを出力するように構成することができる。すなわち、電源電圧ＩＶＤＤは、ダイオードＤ３の順方向電圧であり、また、通常状態電位Ｖｏｕｔ１は、ダイオードＤ２の順方向電圧Ｖｄとほぼ等しいので、前記のようにＩＶＤＤ≒Ｖｄに設定されていることになる。また、一般にｎＭＯＳトランジスタＭＮ５の閾値は、ダイオードの順方向電圧よりも低いので、前記ＩＶＤＤ≧Ｖｔｎの条件も満たされていることになる。【００７９】
したがって、異常安定状態時には、状態電位出力ノードから異常状態電位Ｖｏｕｔ０≒ＶＳＳが出力され、前記のようにｎＭＯＳトランジスタＭＮ５がオンになってスタートアップ電流が流れることにより、ｐＭＯＳトランジスタＭＰ１とＭＰ２のゲート電位がＶＳＳとなり、ＭＰ２に電流が流れ始める。これに伴い、ｎＭＯＳトランジスタＭＮ３のゲート電位が上昇し、抵抗Ｒ２に電流が流れ始めるとＶｏｕｔの電位が上昇し、通常の安定状態に復帰する。【００８０】
一方、通常安定状態時には通常状態電位Ｖｏｕｔ１≒Ｖｄが出力され、前記のようにｎＭＯＳトランジスタＭＮ５がオフになって、前記のようにＢＧＲ回路３１に影響を与えることはなく、また、インバータ回路ＩＮＶ１に貫通電流が流れることもない。【００８１】
また、上記のようなスタートアップ回路は、図１３のＢＧＲ回路３２として示すように、前記実施形態７（図１０）で説明した基準電圧回路に適用することもできる。この例では、ｐＭＯＳトランジスタＭＰ４のドレイン電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられている。すなわち、異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１に対し、ＩＶＤＤを上記のような条件を満たすように調整すれば、同じ動作原理によってＢＧＲ回路３２を通常の安定状態に移行させることができる。なお、図１２と同様にｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられるようにしてもよい。【００８２】
さらに、上記のようなスタートアップ回路は、図１４のＢＧＲ回路３３として示すように、図１５に示したような基準電流回路（や、基準電圧回路）に適用してもよい。この例では、ｐＭＯＳトランジスタＭＰ２のドレイン電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられている。なお、ｐＭＯＳトランジスタＭＰ１のドレイン電位が用いられるようにしてもよい。これらの構成においても、図１２等について説明したのと同じ動作原理によってＢＧＲ回路３３を通常の安定状態に移行させることができる。【００８３】
上記のように、図１１に示したスタートアップ回路は、異常安定状態時に異常状態電位Ｖｏｕｔ０（例えばＶｏｕｔ０≒ＶＳＳ）を出力する一方、通常安定状態時に通常状態電位Ｖｏｕｔ１（例えばＶｏｕｔ１≧ＩＮＶ１の閾値電圧）を出力する状態電位出力ノードを有するＢＧＲ回路に対して適用することができる。【００８４】
なお、上記の例ではｐＭＯＳトランジスタとｎＭＯＳトランジスタとから成る１段構成のインバータ回路ＩＮＶ１が用いられる例を示したが、これに限らず、論理的に整合がとれていれば、３段構成や、５段構成等の奇数段構成のインバータ回路を用いてもよい。【００８５】
また、異常安定状態時にｎＭＯＳトランジスタＭＮ５がオンになって、図１２におけるｐＭＯＳトランジスタＭＰ２のゲート電極等が電源ＶＳＳに接続される例を示したが、これに限らず、別途ｐＭＯＳトランジスタを設けてそのゲート電極がｎＭＯＳトランジスタＭＮ５を介して電源ＶＳＳに接続されるようにするとともに、上記ｐＭＯＳトランジスタを介して、図１２におけるｎＭＯＳトランジスタＭＮ３のゲート電極等が電源ＶＤＤに接続され、電源ＶＤＤからのスタートアップ電流が流れ込むようにしてもよい。【００８６】
また、変形例も含む上記各実施形態で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。
【産業上の利用可能性】
【００８７】
本発明にかかる基準電流回路、基準電圧回路、およびスタートアップ回路は、必要な抵抗値を低減し、半導体集積回路の面積を容易に低減することができる効果を有し、バンドギャップレファレンス回路を用いた基準電流回路、基準電圧回路、およびスタートアップ回路等として有用である。
【図１】
2008032606.tif 000003
【図２】
2008032606.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成20年3月4日(2008.3.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第１または第３の分配電流の少なくとも一方の電流経路に設けられた第１の抵抗と、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第１から第４のトランジスタと、
を備え、
上記第１および第３のトランジスタは、第１および第２のダイオードにおける各両端間の電位差の差を上記第１の抵抗の両端の電位差と等しくするように、上記第１および第３の分配電流を制御するとともに、
上記第２および第４のトランジスタは、上記第２および第４の分配電流の電流比を上記所定の電流比に制御するように構成されていることを特徴とする基準電流回路。
【請求項２】
請求項１の基準電流回路であって、
上記第２および第４のトランジスタは、
上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、
ゲート電極が互いに接続されていることを特徴とする基準電流回路。
【請求項３】
請求項２の基準電流回路であって、
上記第１および第３のトランジスタは、上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、ゲート電極が互いに接続されるとともに、
第１のトランジスタのソース電極に、互いに直列に接続された上記第１の抵抗と第１のダイオードが接続される一方、
第３のトランジスタのソース電極に、上記第２のダイオードが接続されていることを特徴とする基準電流回路。
【請求項４】
請求項３の基準電流回路であって、
上記カレントミラー回路は、上記第１のミラー電流に応じて、上記第２のミラー電流を生成するように構成され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第１から第４のトランジスタのゲート電極が、互いに接続されるとともに上記第３の分配電流の分配ノードに接続されていることを特徴とする基準電流回路。
【請求項５】
請求項３の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成され、
さらに、出力が上記第５および第６のトランジスタのゲート電極に接続された差動増幅回路を備えるとともに、
上記差動増幅回路の入力には、上記第１と第２の分配電流の分配ノード、および第３と第４の分配電流の分配ノードが接続され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第１から第４のトランジスタのゲート電極が、互いに接続されるとともに上記第３の分配電流の分配ノードに接続されていることを特徴とする基準電流回路。
【請求項６】
請求項２の基準電流回路であって、
上記第１および第３のトランジスタは、上記所定の電流比の電流が流れたときの電流密度が等しくなるように形成され、
上記第１および第３のトランジスタのゲート電極は、それぞれ、上記第１の抵抗の一端または他端に接続されるとともに、
上記第１および第３のトランジスタのソース電極に、それぞれ、上記第１または第２のダイオードが接続されていることを特徴とする基準電流回路。
【請求項７】
請求項６の基準電流回路であって、
上記カレントミラー回路は、上記第１のミラー電流に応じて、上記第２のミラー電流を生成するように構成され、
上記第１の分配電流の分配ノードから上記第２の電源の間に、上記第１のトランジスタ、および第１のダイオードが順に設けられ、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第１の抵抗、第３のトランジスタ、および第２のダイオードが順に設けられるとともに、
上記第１のトランジスタのゲート電極が、上記第１の抵抗と第３のトランジスタとの接続ノードに接続される一方、
上記第３のトランジスタのゲート電極が、上記第３の分配電流の分配ノードに接続され、
さらに、上記第２および第４のトランジスタのゲート電極が、上記第３の分配電流の分配ノード、または上記第１の抵抗と第３のトランジスタとの接続ノードの一方に接続されていることを特徴とする基準電流回路。
【請求項８】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１の分配電流の電流経路に設けられた第１の抵抗と、
上記第１の分配電流の電流経路に設けられた、ゲート電極とドレイン電極とが接続された第１のトランジスタと、
上記第２から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第２から第４のトランジスタと、
上記カレントミラー回路を制御する差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記第１の分配電流の分配ノードから上記第２の電源の間に、第１のトランジスタ、および互いに直列に接続された第１の抵抗と第１のダイオードが順に設けられる一方、
上記第３の分配電流の分配ノードから上記第２の電源の間に、上記第３のトランジスタ、および第２のダイオードが順に設けられ、
上記第３および第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続される一方、
上記第２のトランジスタのゲート電極は、第１または第３の分配電流の分配ノードの何れかに接続され、
上記差動増幅回路は、入力に、第１のトランジスタのソース電極、および第３のトランジスタのソース電極がそれぞれ接続され、出力に、第５および第６のトランジスタのゲート電極が接続されていることを特徴とする基準電流回路。
【請求項９】
請求項１の基準電流回路であって、
上記所定の電流比が１：１であることを特徴とする基準電流回路。
【請求項１０】
請求項８の基準電流回路であって、
上記所定の電流比が１：１であることを特徴とする基準電流回路。
【請求項１１】
第１の電源に接続され、第１のミラー電流に応じて、所定の電流比を有する第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
を備え、
上記第１から第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続されていることを特徴とする基準電流回路。
【請求項１２】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
上記第１および第３のトランジスタのドレイン電極の電位が入力される差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記差動増幅回路の出力が上記第５および第６のトランジスタのゲート電極に接続され、
上記第１から第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続されていることを特徴とする基準電流回路。
【請求項１３】
第１の電源に接続され、第１のミラー電流に応じて、所定の電流比を有する第２のミラー電流を生成するカレントミラー回路と、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１または第２の分配電流を流す第１および第２のトランジスタと、
第１の抵抗と、
ドレイン電極が上記第１の抵抗を介して上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３の分配電流を流す第３のトランジスタと、
ドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第４の分配電流を流す第４のトランジスタと、
上記第１のトランジスタのソース電極と第２の電源とに一端と他端が接続された第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
を備え、
上記第１のトランジスタのゲート電極が、上記第１の抵抗の第２の電源側に接続される一方、
上記第３のトランジスタのゲート電極が、上記第１の抵抗のカレントミラー回路側に接続され、
さらに、上記第２および第４のトランジスタのゲート電極が、上記第１の抵抗の第２の電源側、またはカレントミラー回路側の一方に接続されていることを特徴とする基準電流回路。
【請求項１４】
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
ドレイン電極およびゲート電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第１の分配電流を流す第１のトランジスタと、
ドレイン電極が上記カレントミラー回路に接続され、上記第１のミラー電流が分配された第２の分配電流を流す第２のトランジスタと、
それぞれドレイン電極が上記カレントミラー回路に接続され、上記第２のミラー電流が分配された第３または第４の分配電流を流す第３および第４のトランジスタと、
上記第１のトランジスタのソース電極と、第２の電源とに一端部と他端部とが接続された、互いに直列に接続された第１の抵抗および第１のダイオードと、
上記第３のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２のダイオードと、
互いに接続された上記第２および第４のトランジスタのソース電極と第２の電源とに一端と他端が接続された第２の抵抗と、
上記カレントミラー回路を制御する差動増幅回路と、
を備え、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備えて構成されるとともに、
上記第３および第４のトランジスタのゲート電極、および第３のトランジスタのドレイン電極が互いに接続される一方、
上記第２のトランジスタのゲート電極は、第１または第３の分配電流の分配ノードの何れかに接続され、
上記差動増幅回路は、入力に、第１のトランジスタのソース電極、および第３のトランジスタのソース電極がそれぞれ接続され、出力に、第５および第６のトランジスタのゲート電極が接続されていることを特徴とする基準電流回路。
【請求項１５】
請求項４の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備え、
上記ゲート電極はさらに第５または第６のトランジスタの一方のドレイン電極に接続されるとともに、上記ゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１６】
請求項７の基準電流回路であって、
上記カレントミラー回路は、ゲート電極が互いに接続された第５および第６のトランジスタを備え、
上記ゲート電極はさらに第５または第６のトランジスタの一方のドレイン電極に接続されるとともに、上記ゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１７】
請求項５の基準電流回路であって、
上記第５および第６のトランジスタのゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１８】
請求項８の基準電流回路であって、
上記第５および第６のトランジスタのゲート電極の電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項１９】
請求項１の基準電流回路であって、
上記カレントミラー回路は、ソース電極が上記第１の電源に接続され、ゲート電極とドレイン電極とが互いに接続された出力トランジスタを備え、
上記出力トランジスタを介して流れる電流が分配されて上記第１および第２のミラー電流が生成されるとともに、
上記出力トランジスタのゲート電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項２０】
請求項８の基準電流回路であって、
上記カレントミラー回路は、ソース電極が上記第１の電源に接続され、ゲート電極とドレイン電極とが互いに接続された出力トランジスタを備え、
上記出力トランジスタを介して流れる電流が分配されて上記第１および第２のミラー電流が生成されるとともに、
上記出力トランジスタのゲート電位が、定電流バイアスとして出力されるように構成されていることを特徴とする基準電流回路。
【請求項２１】
請求項１の基準電流回路であって、
上記第１の電源は第２の電源よりも高電位であって、上記第１から第４のトランジスタはＮＭＯＳトランジスタであり、上記第１および第２のダイオードは、カソードが上記第２の電源側に接続されているか、または、
上記第１の電源は第２の電源よりも低電位であって、上記第１から第４のトランジスタはＰＭＯＳトランジスタであり、上記第１および第２のダイオードは、アノードが上記第２の電源側に接続されていることを特徴とする基準電流回路。
【請求項２２】
請求項８の基準電流回路であって、
上記第１の電源は第２の電源よりも高電位であって、上記第１から第４のトランジスタはＮＭＯＳトランジスタであり、上記第１および第２のダイオードは、カソードが上記第２の電源側に接続されているか、または、
上記第１の電源は第２の電源よりも低電位であって、上記第１から第４のトランジスタはＰＭＯＳトランジスタであり、上記第１および第２のダイオードは、アノードが上記第２の電源側に接続されていることを特徴とする基準電流回路。
【請求項２３】
請求項１の基準電流回路と、
上記第１または第２のミラー電流に比例する電流を出力するカレントミラー出力トランジスタと、
上記カレントミラー出力トランジスタから出力される電流が流れる電圧出力抵抗と、
を備え、
上記電圧出力抵抗の両端に生じる電圧が出力されるように構成されたことを特徴とする基準電圧回路。
【請求項２４】
請求項８の基準電流回路と、
上記第１または第２のミラー電流に比例する電流を出力するカレントミラー出力トランジスタと、
上記カレントミラー出力トランジスタから出力される電流が流れる電圧出力抵抗と、
を備え、
上記電圧出力抵抗の両端に生じる電圧が出力されるように構成されたことを特徴とする基準電圧回路。
【請求項２５】
異常安定状態時に異常状態電位を出力する一方、適切に動作する通常安定状態時に通常状態電位を出力する状態電位出力ノードと、接地電位にされることによって異常安定状態から通常安定状態に移行させ得るスタートアップ制御ノードとを有する請求項１の基準電流回路に対して、その基準電流回路の動作状態を異常安定状態から通常安定状態に移行させるスタートアップ回路であって、
インバータ用ｐＭＯＳトランジスタおよびインバータ用ｎＭＯＳトランジスタを有し、上記基準電流回路の異常安定状態時に状態電位出力ノードから出力される異常状態電位が入力されたときに、供給されるインバータ電源電位を出力する一方、通常安定状態時に上記状態電位出力ノードから出力される通常状態電位が入力されたときに、接地電位を出力するインバータ回路と、
上記インバータ回路の出力がゲートに入力され、上記基準電流回路のスタートアップ制御ノードを接地電位に接続または遮断する出力用ｎＭＯＳトランジスタと、
上記インバータ電源電位を供給するインバータ電源回路と、
を備え、
上記インバータ電源電位は、上記出力用ｎＭＯＳトランジスタの閾値電圧以上、かつ、上記通常状態電位と上記インバータ用ｐＭＯＳトランジスタの閾値電圧との和以下に設定されていることを特徴とするスタートアップ回路。
【請求項２６】
請求項２５のスタートアップ回路であって、
上記インバータ電源電位は、上記通常状態電位±０．２Ｖ以内に設定されていることを特徴とするスタートアップ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップレファレンス回路を用いた基準電流回路、基準電圧回路、およびスタートアップ回路に関するものである。
【背景技術】
【０００２】
各種のアナログ回路を有する半導体装置では、電源電圧変動や温度変動に対する特性の変化を抑制するため、一般に、バンドギャップレファレンス（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ：以下「ＢＧＲ」と呼ぶ。）回路を用いた基準電圧回路が用いられる。ＢＧＲ型基準電圧回路によって得られる基準電圧は、電源電圧依存性と温度依存性が低いことが知られている。
【０００３】
一方、同様に電源電圧変動と温度変動が小さい基準電流は、一般に、上記のようなＢＧＲ型の基準電圧回路によって得られた電圧を電流に変換することで得られる。また、近年、直接一定の基準電流を得るＢＧＲ型の基準電流回路も知られている（例えば、特許文献１ 参照）。
【０００４】
図１５を用いて、特許文献１のＢＧＲ型基準電流回路について説明する。
【０００５】
図１５に示す従来回路は、２個のｐＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を有するカレントミラー回路、２個のダイオード（Ｄ１、Ｄ２）、３個の抵抗（Ｒ１、Ｒ２、Ｒ３）、およびオペアンプ（オペレーショナルアンプ）２０から成る。オペアンプ２０は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が互いに等しくなるように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位をフィードバック制御する。
【０００６】
上記２個のｐＭＯＳトランジスタＭＰ１とＭＰ２は、カレント比（トランジスタサイズ比）が１：ｍ（ｍは例えば１以上の整数値）となるように設計される。また、２個の抵抗Ｒ２とＲ３に流れる電流の電流比、およびダイオードＤ１とＤ２に流れる電流の電流比も、それぞれ１：ｍとなるように設計される。また、２個のダイオード（Ｄ１、Ｄ２）は、逆方向飽和電流の比（ダイオードのサイズ比）がｎ：１（ｎは例えば２以上の整数値）になるように設計される。さらに、温度変化に対する電流変動が小さくなるように、Ｒ１〜Ｒ３の抵抗値、ダイオード比ｎ、およびカレント比ｍが設計される。
【０００７】
より詳しくは、例えば以下のように設定される。
【０００８】
抵抗Ｒ３の抵抗値は、抵抗Ｒ２の抵抗値との比が上記カレント比と同じ１：ｍになるように設定される（図１５に併せて示す数２１）。この場合、抵抗Ｒ２に流れる電流Ｉ２と
抵抗Ｒ３に流れる電流Ｉ４との比も１：ｍになる（数２２）。したがって、抵抗Ｒ１からダイオードＤ１に流れる電流Ｉ１とダイオードＤ２に流れる電流Ｉ３との比も１：ｍになる（Ｉ３＝ｍ×Ｉ１）。
【０００９】
一方、ダイオードＤ１に流れる電流Ｉ１とアノードの電位Ｖ１との関係は（数２３）に示すようになる。また、電流Ｉ３は上記のようにＩ１のｍ倍なので、電流Ｉ３（＝ｍ×Ｉ１）とダイオードＤ２のアノードの電位Ｖｄとの関係は（数２４）に示すようになる。（ここで、ＩｓはダイオードＤ２の逆方向飽和電流、ｎはダイオードＤ１、Ｄ２の逆方向飽和電流の比、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表す。）
そこで、抵抗Ｒ１の両端の電圧、および流れる電流Ｉ１は、（数２５、数２６）に示すようになる。
【００１０】
また、抵抗Ｒ２に流れる電流Ｉ２は、（数２７）に示すようになるので、ｐＭＯＳトランジスタＭＰ１に流れる電流Ｉｏｕｔは、（数２６、数２７）を加算することによって得られる（数２８）。ここで、（数２８）においてはＶＤＤ依存項が存在しないため、理想素子では、電源電圧変動による電流Ｉｏｕｔの変動は生じない。
【００１１】
上記電流Ｉｏｕｔの絶対温度に対する温度係数は、（数２８）を絶対温度Ｔで偏微分することで得られる（数２９）。上記（数２９）において、第１項は絶対温度Ｔに対する係数で正の値である。一方、第２項におけるＶｄの絶対温度に対する勾配（∂Ｖｄ／∂Ｔ）は負の値である。そこで、電流Ｉｏｕｔの温度係数である（数２９）の値が０になるようにＲ１、Ｒ２、ｍ、ｎの値を設定することにより、電流Ｉｏｕｔが温度に依存しないようにすることができる。
【００１２】
具体的には、値Ａを（数３０）のように定義すると、抵抗Ｒ１に対して、抵抗Ｒ２は（数３１）のように設定すればよい。また、これと（数２１）より、抵抗Ｒ３は（数３２）のように設定すればよい。
【００１３】
上記のような基準電流回路を構成するために必要なトータル抵抗値Ｒａｌｌは、上記Ｒ１〜Ｒ３を合計することによって、図１６の（数３３）で示すようになる。ここで、トータル電流値を最も小さくするためには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流のカレント比をｍ＝１に設定することが望ましい。また、例えばｎ＝２７、∂Ｖｄ／∂Ｔ＝−２ｍＶ／Ｋとすると、ボルツマン定数ｋ＝１．３８Ｅ−２３、電子の電荷量ｑ＝１．６Ｅ−１９ゆえ、Ａ≒７となる（数３４）。
【００１４】
そこで、Ｒ２＝Ｒ３≒７×Ｒ１（数３５）、トータル抵抗値Ｒａｌｌ≒１５×Ｒ１（数３６）となり、Ｒ１の抵抗値を基準として、これの約１５倍の抵抗値が必要になる。
【００１５】
すなわち、より小さい消費電流、また、より小さい電流Ｉｏｕｔを得るためには、（数２８）に示されるように、より大きい抵抗値Ｒ１、Ｒ２が必要である。一方、半導体集積回路上で抵抗を形成する場合、シート抵抗値として得られるのは、せいぜい２００〜３００Ωである。そこで、例えばトータル電流値が１μＡ以下のＢＧＲ型の基準電流回路を作製する場合、ほとんどの面積が抵抗面積によって支配されることになる。それゆえ、より面積の小さいＢＧＲ型基準電流回路を実現するためには、その回路実現に必要なトータル抵抗値をより小さくすることが必要とされる。
【特許文献１】特開平１１−４５１２５号公報（図５等）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の基準電流回路では、例えば上記のように抵抗値Ｒ１を基準として、その約１５倍等の抵抗値が必要になり、合計の抵抗値を大幅に低減して半導体集積回路の面積を削減することが困難であるという問題点を有していた。
【００１７】
本発明は、上記の点に鑑み、ＢＧＲ型基準電流回路等に必要な抵抗値を低減し、半導体集積回路の面積を容易に低減できるようにすることを目的としている。
【課題を解決するための手段】
【００１８】
上記の課題を解決するため、本発明の実施形態の基準電流回路は、
第１の電源に接続され、所定の電流比を有する第１および第２のミラー電流を生成するカレントミラー回路と、
上記第１のミラー電流が分配される第１および第２の分配電流のうち、第１の分配電流が第２の電源まで流れる電流経路に設けられた第１のダイオードと、
上記第２のミラー電流が分配される第３および第４の分配電流のうち、第３の分配電流が第２の電源まで流れる電流経路に設けられた第２のダイオードと、
上記第１または第３の分配電流の少なくとも一方の電流経路に設けられた第１の抵抗と、
上記第２と第４の分配電流が加算された加算電流の電流経路に設けられ、一端が上記第２の電源に接続された第２の抵抗と、
上記第１から第４の分配電流の各電流経路における第１の電源側にドレイン電極、第２の電源側にソース電極が設けられた第１から第４のトランジスタと、
を備え、
上記第１および第３のトランジスタは、第１および第２のダイオードにおける各両端間の電位差の差を上記第１の抵抗の両端の電位差と等しくするように、上記第１および第３の分配電流を制御するとともに、
上記第２および第４のトランジスタは、上記第２および第４の分配電流の電流比を上記所定の電流比に制御するように構成されていることを特徴とする。
【００１９】
これにより、第１および第２のミラー電流は、カレントミラー回路によって所定の電流比に保たれる。上記第１のミラー電流は、第１および第２の分配電流に分配され、第２のミラー電流は第３および第４の分配電流に分配される。第２および第４の分配電流は、第２および第４のトランジスタによって上記所定の電流比に保たれる。（ここで、電流の分配、加算の語は、一般的に電流の流れる方向に応じて便宜上区別するもので、正負の電流を対称に考えれば、実質的には同じことを意味するものである。）
したがって、第１および第３の分配電流も、同じ電流比になる。そこで、上記第１の分配電流が流れる第１のダイオードの両端間の電位差と、第３の分配電流が流れる第２のダイオードの両端間の電位差との差は、絶対温度に比例することになる。また、上記電位差の差は、第１および第３のトランジスタによって、第１の抵抗の両端間の電位差と等しくなるように制御されるので、第１の抵抗に流れる電流も、絶対温度に比例し、正の温度係数を有することになる。
【００２０】
一方、第２の抵抗の両端間の電位差は、第１または第２のダイオードの両端間の電位差とほぼ等しく、絶対温度に対して負の温度係数を有することになる。そこで第２の抵抗に流れる電流も絶対温度に対して負の温度係数を有する。それゆえ、第２または第４の分配電流が分配される前の第１または第２ミラー電流は、第１および第２の抵抗の抵抗値を適切に設定することにより、正負の温度係数の影響を相殺させて、ミラー電流等の温度変化に対する変動を抑制または低減等できる。
【００２１】
しかも、第１のミラー電流から分配された第２の分配電流と、第２のミラー電流から分配された第４の分配電流とは、加算されて第２の抵抗に流れるので、第２および第４の分配電流を別個に流す２本の抵抗が設けられる場合に比べて、例えば上記電流比が１：１の場合であれば、第２の抵抗に関しては２倍の電流が流れる１本の抵抗だけを設ければよいことになり、必要な抵抗値を１／４に低減することが容易にできる。
【発明の効果】
【００２２】
本発明によれば、ＢＧＲ型基準電流回路等に必要な抵抗値を低減し、半導体集積回路の面積を容易に低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２４】
《発明の実施形態１》
実施形態１の基準電流回路は、図１に示すように、カレントミラー回路１０、２個のダイオード（Ｄ１、Ｄ２）、２個の抵抗（Ｒ１、Ｒ２）、４個のｎＭＯＳトランジスタ（ＭＮ１〜ＭＮ４）を備えて構成されている。上記カレントミラー回路１０は、図２に示すように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２によって構成されている。
【００２５】
上記ｐＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲート電極が共通化され、共にｐＭＯＳトランジスタＭＰ１のドレイン電極に接続されるとともに、定電流バイアスとして出力されるようになっている。また、カレント比（トランジスタサイズ比）が１：ｍ（ｍは例えば１以上の実数または整数）となるように形成されている。より詳しくは、例えば、ゲート長を互いに等しくし、一方のゲート幅を他方のｍ倍にするアプローチが採られる。これにより、例えばｐＭＯＳトランジスタＭＰ１、ＭＰ２が共に飽和領域で動作するとき、出力される一方の電流Ｉｏｕｔに応じて、他方の電流のカレント比が１：ｍ（Ｉｏｕｔ：ｍ×Ｉｏｕｔ）となるように制御される。
【００２６】
また、ｎＭＯＳトランジスタＭＮ１、ＭＮ３、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４も、それぞれトランジスタサイズ比が１：ｍとなるように形成されている。ｎＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電極は、互いに接続されるとともにｎＭＯＳトランジスタＭＮ３のドレイン電極に接続されている。（なお、ｎＭＯＳトランジスタＭＮ１、ＭＮ３に流れる電流やトランジスタサイズと、ｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流やトランジスタサイズとの比は、特に限定されない。すなわち、例えばｎＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ２、ＭＮ４に流れる電流比は、αを任意の定数として、１：ｍ：α：ｍαであってもよい。）
２個のダイオード（Ｄ１、Ｄ２）は、逆方向飽和電流の比（ダイオードのサイズ比）がｎ：１（ｎは例えば１より大きい実数または整数）になるように設定される。また、抵抗Ｒ１、Ｒ２の抵抗値は、電流Ｉｏｕｔの温度変化に対する変動が抑制または低減されるように設定されているが、この点については後述する。
【００２７】
上記のように構成された基準電流回路において、カレントミラー回路１０から出力される電流の比、すなわちｎＭＯＳトランジスタＭＮ１、ＭＮ２に流れる電流の合計と、ｎＭＯＳトランジスタＭＮ３、ＭＮ４に流れる電流の合計との比は、上記のように１：ｍ（Ｉｏｕｔ：ｍ×Ｉｏｕｔ）である。
【００２８】
また、ｎＭＯＳトランジスタＭＮ２、ＭＮ４は、トランジスタサイズ比が１：ｍであり、ゲート、ソース電位がそれぞれ等しいので、ｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流の比も、１：ｍ（Ｉ２：ｍ×Ｉ２）になる。
【００２９】
そこで、カレントミラー回路１０からの電流Ｉｏｕｔ、ｍ×Ｉｏｕｔがそれぞれ分流されてｎＭＯＳトランジスタＭＮ１、ＭＮ３（およびダイオードＤ１、Ｄ２）に流れる電流の比も、１：ｍ（Ｉ１：ｍ×Ｉ１）になる。また、この場合、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のトランジスタサイズ比は１：ｍであり、ゲート電位は互いに等しいので、ソース電位は等しくＶｄになる。
【００３０】
一方、ダイオードＤ１に流れる電流Ｉ１とアノードの電位Ｖ１との関係は、図１に併せて示す（数１）のようになる。また、ダイオードＤ２に流れる電流は上記のようにＩ１のｍ倍なので、電流Ｉ１とダイオードＤ２のアノードの電位Ｖｄとの関係は（数２）に示すようになる。（ここで、ＩｓはダイオードＤ２の逆方向飽和電流、ｎはダイオードＤ１、Ｄ２の逆方向飽和電流の比、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表す。）
そこで、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電位は共にＶｄであることから、抵抗Ｒ１の両端の電圧は、ダイオードＤ１、Ｄ２の両端の電圧の差に等しく、また、抵抗Ｒ１に流れる電流Ｉ１は、上記電圧差を抵抗Ｒ１の抵抗値で除したものとなる（数３、数４）。
【００３１】
また、ｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電位は、各トランジスタの相互コンダクタンスが十分に大きければ、ｎＭＯＳトランジスタＭＮ１、ＭＮ３と同じＶｄと見なすことができるので、抵抗Ｒ２に流れる電流（Ｉ２、ｍ×Ｉ２の合計）は、Ｖｄ／Ｒ２となる。そこで、ｎＭＯＳトランジスタＭＮ２のドレイン電流Ｉ２は（数５）に示すようになり、ｐＭＯＳトランジスタＭＰ１に流れる電流Ｉｏｕｔは、（数４、数５）を加算することによって得られる（数６）。ここで、（数６）においてはＶＤＤ依存項が存在しないため、理想素子では、電源電圧変動による電流Ｉｏｕｔの変動は生じない。
【００３２】
上記電流Ｉｏｕｔの絶対温度に対する温度係数は、（数６）を絶対温度Ｔで偏微分することで得られる（数７）。上記（数７）において、第１項は絶対温度Ｔに対する係数で正の値である。一方、第２項におけるＶｄの絶対温度に対する勾配（∂Ｖｄ／∂Ｔ）は負の値である。そこで、電流Ｉｏｕｔの温度係数である（数７）の値が０になるようにＲ１、Ｒ２、ｍ、ｎの値を設定することにより、電流Ｉｏｕｔ等が温度に依存しないようにすることができる。
【００３３】
具体的には、値Ａを（数８）のように定義すると、抵抗Ｒ１に対して、抵抗Ｒ２は（数９）のように設定すればよい。
【００３４】
上記のような基準電流回路を構成するために必要なトータル抵抗値Ｒａｌｌは、上記Ｒ１、Ｒ２を合計することによって、図３の（数１０）で示すようになる。ここで、ｍの値は特に限定されないが、トータル電流値を最も小さくするためには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流のカレント比を例えば１：１（ｍ＝１）に設定することが望ましい。また、例えばｎ＝２７、∂Ｖｄ／∂Ｔ＝−２ｍＶ／Ｋ、とすると、ボルツマン定数ｋ＝１．３８Ｅ−２３、電子の電荷量ｑ＝１．６Ｅ−１９ゆえ、Ａ≒７となる（数１１）。
【００３５】
そこで、Ｒ２≒３．５×Ｒ１（数１２）、トータル抵抗値Ｒａｌｌ≒４．５×Ｒ１（数１３）となり、Ｒ１の抵抗値を基準として、これの約４．５倍の抵抗値に抑えることができる。
【００３６】
すなわち、図１６の回路の例と比べると、同じ電流が生成されるＢＧＲ型基準電流回路を構成するために、抵抗Ｒ１の抵抗値を等しくすると（ここでは、図１６のオペアンプ２０が消費する電流は０と見なしている。）、トータル抵抗値Ｒａｌｌは、図１６の回路では前記のようにＲ１の約１５倍必要であるの対し、上記実施形態１ではわずか約４．５倍でよい。つまり、トータル抵抗値Ｒａｌｌを３分の１以下に削減できることになる。（より詳しくは、図１６では電流Ｉ２の流れる２本の抵抗Ｒ２、Ｒ３が設けられるのに対し、上記実施形態１では、２倍の電流２×Ｉ２の流れる１本の抵抗Ｒ２だけでよいので、抵抗Ｒ１以外に関しては、合計で１／４の抵抗値でよいことになる。）
したがって、特に、消費電流が極めて小さいＢＧＲ型基準電流を構成する場合等には、抵抗面積が回路面積をほぼ支配することになるため、半導体集積回路の面積を大幅に低減することが容易にできる。
【００３７】
なお、上記の例では、ｎＭＯＳトランジスタＭＮ１〜ＭＮ４とｐＭＯＳトランジスタＭＰ１、ＭＰ２とが設けられる例を示したが、これに限らず、例えばドレイン電圧変動に対する電流変動を小さく抑えるために、カスコード構造のカレントミラー回路構成を用いたりしてもよい。
【００３８】
また、抵抗Ｒ１とダイオードＤ１の接続順序は、半導体プロセスを考慮すれば一般にダイオードＤ１の方がＶＳＳ側に設けやすいが、逆の順序にした場合でも、小さなトータル抵抗値Ｒａｌｌで温度依存性を抑制または低減できる効果は同じである。
【００３９】
また、温度依存性は必ずしも完全に抑制されるのに限らず、装置に要求される精度や仕様に応じた特性が得られるように各定数の設定等が行われればよい。
【００４０】
また、ｍやｎの値は、通常は整数値に設定されることが多いが、これに限るものではなく、整数以外の実数に設定されてもよい。
【００４１】
また、定電流バイアスの出力方法は上記に限らず、Ｉ１+Ｉ２に比例した電流がカレントミラーされるようになってさえいればよい。
【００４２】
《発明の実施形態２》
実施形態２の基準電流回路は、実施形態１の基準電流回路（図１、図２）に比べて、図４に示すように、カレントミラー回路１０に代えてカレントミラー回路１１を備えるとともに、さらに、オペアンプ（オペレーショナルアンプ）２０を備えている。
【００４３】
カレントミラー回路１１は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２の共通化されたゲート電極が、ｐＭＯＳトランジスタＭＰ１のドレイン電極には接続されず、オペアンプ２０の出力に接続されている点が実施形態１と異なっている。
【００４４】
オペアンプ２０は、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が等しくなるように、これらのゲート電位をフィードバック制御して出力電流のカレント比を１：ｍに保つようになっている。
【００４５】
上記のように構成された基準電流回路では、カレントミラー回路１１から出力される電流Ｉｏｕｔ、ｍ×Ｉｏｕｔや、各部の電流Ｉ１、Ｉ２、ｍ×Ｉ１、ｍ×Ｉ２、および電位Ｖｄ等を制御することによる電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム、およびｎＭＯＳトランジスタＭＮ２、ＭＮ４に流れる電流を加算して抵抗Ｒ２に流すことによりトータル抵抗値Ｒａｌｌの低減が容易に可能になる点については、実施形態１と同様である。
【００４６】
また、さらに、オペアンプ２０によってｐＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位が等しくなるように制御することにより、ＭＰ１とＭＰ２が飽和領域で動作するときのみならず線形領域で動作するときにも、カレント比が１：ｍとなるように電流を分配できる。したがって、実施形態１（図１〜図３）と比べて、より低い電源電圧ＶＤＤで動作させることが容易にできる。
【００４７】
《発明の実施形態３》
実施形態３の基準電流回路は、図５に示すように、図４の構成と類似しているが、オペアンプ２０は、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電位が等しくなるように、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位をフィードバック制御して出力電流のカレント比を１：ｍに保つようになっている。
【００４８】
また、ｎＭＯＳトランジスタＭＮ１のゲート電極は、ｎＭＯＳトランジスタＭＮ３のゲート電極ではなく、自身のドレイン電極に接続されることにより、ｐＭＯＳトランジスタＭＰ１のドレインの電位が不定とならないようになっている。
【００４９】
上記のように構成された基準電流回路では、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のソース電極の電位Ｖｄを等しくする制御がオペアンプ２０によるフィードバック制御によってなされる点は実施形態１、２と異なるが、その結果、電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム等については、実施形態１、２と同様である。また、オペアンプ２０によるｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位が制御されることによって、実施形態１（図１〜図３）より低い電源電圧ＶＤＤで動作させることが容易にできる点は実施形態２と同様である。
【００５０】
なお、ｎＭＯＳトランジスタＭＮ２のゲート電極は、ｎＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電極に共通に接続せずに、ＭＮ１のゲート電極に接続してもよい。
【００５１】
《発明の実施形態４》
前記実施形態１のようにダイオードＤ１、Ｄ２の両端の電圧の差を抵抗Ｒ１の両端の電圧に等しくするためには、ｎＭＯＳトランジスタＭＮ１、ＭＮ３のゲート電位同士およびソース電位同士がそれぞれ等しくなるようにするのに限らず、ゲート電位同士の差とソース電位同士の差とが互いに等しくなるようにしてもよい。具体的には、例えば図６に示すように、抵抗Ｒ１がｎＭＯＳトランジスタＭＮ３のドレイン側に接続されるとともに、ｎＭＯＳトランジスタＭＮ１のゲート電極が、上記抵抗Ｒ１のＶＳＳ側の一端に接続される一方、ｎＭＯＳトランジスタＭＮ２〜ＭＮ４のゲート電極が、上記抵抗Ｒ１の電源電圧ＶＤＤ側の他端に接続されるようにしてもよい。
【００５２】
このように構成する場合、ｎＭＯＳトランジスタＭＮ１、ＭＮ３に流れる電流は実施形態１と同じく、互いに等しいＩ１になるが、ｎＭＯＳトランジスタＭＮ１のゲート電位は、ｎＭＯＳトランジスタＭＮ３のゲート電位よりもＩ１×Ｒ１だけ低くなる。そして、ｎＭＯＳトランジスタＭＮ３のソース電位をＶｄとすると、ｎＭＯＳトランジスタＭＮ１のソース電位はＶｄ−Ｉ１×Ｒ１となり、ダイオードＤ１、Ｄ２の両端の電圧の差は抵抗Ｒ１の両端の電圧に等しくなる。
【００５３】
したがって、ｎＭＯＳトランジスタＭＮ１、ＭＮ３が共に飽和領域で動作し、かつｎＭＯＳトランジスタＭＮ１、ＭＮ３の基板電圧効果が無視できるほど小さければ、電流Ｉｏｕｔやトータル抵抗値Ｒａｌｌを求める数式は実施形態１の図１、図３で示した（数１〜数１３）と同じになり、やはり電流Ｉｏｕｔ等の温度依存性が抑制または低減されるメカニズム、およびトータル抵抗値Ｒａｌｌの低減が容易に可能になる点も実施形態１と同様である。
【００５４】
なお、ｎＭＯＳトランジスタＭＮ２、ＭＮ４のゲート電極は、ｎＭＯＳトランジスタＭＮ３のゲート電極ではなく、図７に示すようにｎＭＯＳトランジスタＭＮ１のゲート電極に接続するようにしてもよい。この場合の動作が図６と異なる点は、以下の２点である。図６では抵抗Ｒ２の両端にかかる電圧がＶｄであるのに対し、図７ではＶｄ−Ｉ１Ｒ１である。もう一つは、（数７）におけるダイオードの両端の電圧の温度係数（∂Ｖｄ／∂Ｔ）が、図６ではダイオードＤ２が対象であるのに対し、図７ではダイオードＤ１が対象である点である。ここで、ダイオードＤ１の電流密度はダイオードＤ２よりも小さいため、ダイオードＤ１の∂Ｖｄ／∂Ｔの絶対値がダイオードＤ２よりも少し大きくなる作用と、抵抗Ｒ２の両端にかかる電圧が少し低くなる作用とが相殺され、図７のような構成においても、実際上、（数７）を適用して抵抗Ｒ２の抵抗値を設定することにより、電流Ｉｏｕｔ等の温度依存性を抑制または低減することができる。
【００５５】
また、図１の構成と図６または図７の構成とを組み合わせてもよい。すなわち、例えばｍ＝１の場合、２つの抵抗を、図１の抵抗Ｒ１の位置と、図６または図７の抵抗Ｒ１の位置とに別けて設け、上記２つの抵抗の合計の抵抗値が、図１、および図６または図７の抵抗Ｒ１と等しくすれば、ダイオードＤ１、Ｄ２の両端の電圧の差を２つの抵抗の両端の電圧の合計に等しくすることができるので、やはり全く同じ作用効果が得られる。
【００５６】
また、上記の例ではｍ＝１（電流比が１：１）である例を示したが、ｍ＞１であってもよい。その場合には、ＭＮ３のドレイン側の抵抗値を１／ｍに低減することができる。
【００５７】
《発明の実施形態５》
上記各実施形態では、定電流バイアスとしてカレントミラー回路１０、１１を構成するｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位が出力される例を示したが、これに限らず、カレントミラー回路１０、１１から出力される電流Ｉｏｕｔに比例した電流が得られるようにすればよく、例えば、図８に示すように、電源（ＶＤＤ）とｐＭＯＳトランジスタＭＰ１、ＭＰ２との間に、ゲート電極とドレイン電極とが接続されたｐＭＯＳトランジスタＭＰ３（ＭＯＳダイオード）を設け、上記ゲート電極の電位が定電流バイアスとして出力されるようにしてもよい。
【００５８】
同図の例ではカレントミラー回路１０のカレント比は１：ｍなので、その合計電流（１＋ｍ）×ＩｏｕｔがｐＭＯＳダイオードＭＰ３に流れることになる。このようなｐＭＯＳトランジスタＭＰ３が設けられる場合、動作可能な電源電圧ＶＤＤの範囲が狭くなることになるが、例えば電源電圧ＶＤＤがある程度高い（ＶＤＤ＞２．５Ｖ程度などの）場合には、ｐＭＯＳトランジスタＭＰ１、ＭＰ２や、ｎＭＯＳトランジスタＭＮ１〜ＭＮ４の相対的な特性のばらつきに対して、出力される定電流バイアスのばらつきを小さく抑えることが容易にできる。
【００５９】
なお、上記のようなｐＭＯＳトランジスタＭＰ３を設ける構成は、図２と同様の構成に適用するのに限らず、図４〜図７や、図１５のような構成、およびこれらの種々の変形例などに適用してもよい。
【００６０】
《発明の実施形態６》
また、上記の説明では、カレントミラー回路１０、１１が高電位側の電源（ＶＤＤ）に接続されている例を示したが、例えば図９に示すように各ｎＭＯＳトランジスタとｐＭＯＳトランジスタの極性、およびダイオードＤ１、Ｄ２のアノードとカソードの極性を反転するとともに、高電位側の電源（ＶＤＤ）と低電位側の電源（ＶＳＳ）とを入れ替えてもよく、対称な動作によって全く同じ作用効果を得ることができる。この点に関しても、図４〜図８のような構成、およびこれらの種々の変形例などに適用してもよい。
【００６１】
《発明の実施形態７》
上記のように温度変動や電源電圧変動の影響が小さい（生じない）種々のＢＧＲ型基準電流回路を用い、定電流バイアスを利用する基準電圧回路を構成してもよい。例えば図１０に示すように、電流Ｉｏｕｔをｍ倍にカレントミラーするｐＭＯＳトランジスタＭＰ４と、上記ｐＭＯＳトランジスタＭＰ４のドレイン電極に一端が接続され、他端が電源ＶＳＳに接続された抵抗Ｒ４を設けることによって、電流Ｉｏｕｔを基準電流として電圧に変換した基準電圧Ｖｏｕｔ＝ｍ×Ｉｏｕｔ×Ｒ４を得ることができる。
【００６２】
すなわち、必要とされる精度に対して十分に温度変動が小さい抵抗を用いれば、容易に温度変動と電源電圧変動の影響が小さい基準電圧Ｖｏｕｔを容易に生成することができる。なお、このような基準電圧を得る構成に関しても、図４〜図９のような構成、およびこれらの種々の変形例などに適用してもよい。
【００６３】
《発明の実施形態８》
上記のような基準電流回路や基準電圧回路に適用されるＢＧＲ回路は、本質的に双安定問題が内在するため、一般的にスタートアップ回路を必要とする。双安定問題とは通常の安定状態以外に異常な安定動作状態が存在し、一旦異常安定状態に陥ってしまうと自動的には通常の安定状態に復帰しないという問題である。
【００６４】
具体的には、例えば実施形態１の基準電流回路（図２）の例では、ｐＭＯＳトランジスタＭＰ１のゲート電位がＶＤＤになり、ｎＭＯＳトランジスタＭＮ３のゲート電位がＶＳＳになると、その状態が持続する異常安定状態になる。
【００６５】
そこで、一般的には、ＢＧＲ回路の動作開始時に、異常安定状態になるのを回避するように、スタートアップ回路が用いられる。具体的には、所定の初期化パルスを与えて、ｐＭＯＳトランジスタＭＰ１（およびＭＰ２）のゲート電位を低下させたり、ｎＭＯＳトランジスタＭＮ３（およびＭＮ１）のゲート電位を上昇させたりして、通常の安定状態に移行させるようになっている。
【００６６】
しかし、上記のようなスタートアップ回路では、ＢＧＲ回路の動作開始時であることを示す特別な初期化制御信号を必要とし、ＢＧＲ回路の汎用性を損ないがちである。また、通常の安定状態で動作中に、何かのきっかけで異常安定状態に陥ってしまった場合には、上記のようなスタートアップ回路では、二度と通常の安定状態に復帰させることができない。
【００６７】
以下、上記のような特別な初期化制御信号等を必要とせず、また、常に安定状態に復帰させることができるスタートアップ回路について説明する。
【００６８】
図１１は、スタートアップ回路６０の概略構成および動作原理を示す回路図である。
【００６９】
まず、スタートアップ回路６０の適用対象となるＢＧＲ回路３０は、以下のような状態電位出力ノードと、スタートアップ制御ノードとを有するＢＧＲ回路である。すなわち、状態電位出力ノードは、異常安定状態時に異常状態電位Ｖｏｕｔ０（例えばＶｏｕｔ０≒ＶＳＳ）を出力する一方、通常安定状態時に通常状態電位Ｖｏｕｔ１（例えばＶｏｕｔ１は、インバータ回路ＩＮＶ１の閾値電圧よりも高い電圧）を出力するノードである。また、スタートアップ制御ノードは、電源ＶＳＳ等に接続してスタートアップ電流を流すことにより、ＢＧＲ回路３０を通常の安定状態に復帰させることができるノードである。
【００７０】
スタートアップ回路６０は、制御回路４０とインバータ電源回路５０とを備えて構成されている。
【００７１】
制御回路４０は、図示しないｐＭＯＳトランジスタとｎＭＯＳトランジスタとから成るインバータ回路ＩＮＶ１と、その出力に応じてオン、オフするｎＭＯＳトランジスタＭＮ５とを備え、ＢＧＲ回路３０から異常状態電位Ｖｏｕｔ０が出力されたときに、スタートアップ制御ノードを電源ＶＳＳに接続するようになっている。
【００７２】
また、インバータ電源回路５０は、インバータ回路ＩＮＶ１用のインバータ電源電圧ＩＶＤＤを出力する電源回路である。上記インバータ電源電圧ＩＶＤＤは、ｎＭＯＳトランジスタＭＮ５の閾値電圧Ｖｔｎ以上で（ＩＶＤＤ≧Ｖｔｎ）、かつ、ＢＧＲ回路３０から出力される通常状態電位Ｖｏｕｔ１にインバータＩＮＶ１内のｐＭＯＳトランジスタ（図示せず）の閾値電圧Ｖｔｐを加えた電圧以下に設定される（ＩＶＤＤ≦Ｖｏｕｔ１＋Ｖｔｐ）。より好ましくは、Ｖｏｕｔ１±０．２Ｖ以内に設定される。さらに好ましくは、ＩＶＤＤ≒Ｖｏｕｔ１に設定される。
【００７３】
上記のように構成することにより、ＢＧＲ回路３０が異常状態に陥っているときには、異常状態電位Ｖｏｕｔ０≒Ｖｓｓが出力されるので、インバータ回路ＩＮＶ１内のｐＭＯＳトランジスタはオン、ｎＭＯＳトランジスタはオフになって、インバータ回路ＩＮＶ１からは、供給されるインバータ電源電圧ＩＶＤＤがそのまま出力される。このインバータ電源電圧ＩＶＤＤは、例えば上記のようにＩＶＤＤ≧Ｖｔｎに設定されているので、ｎＭＯＳトランジスタＭＮ５はオンになる。そこで、スタートアップ制御ノードから電源ＶＳＳにスタートアップ電流が流れ、ＢＧＲ回路３０は通常の安定状態に復帰する。
【００７４】
一方、通常状態時には、ＢＧＲ回路３０から通常状態電位Ｖｏｕｔ１（インバータ回路ＩＮＶ１の閾値電圧よりも高い電圧）が出力されるため、インバータ回路ＩＮＶ１の出力電位はＶＳＳとなり、ｎＭＯＳトランジスタＭＮ５はオフになる。したがって、ＢＧＲ回路３０の通常動作に対しては、スタートアップ回路６０は全く影響を与えない。また、インバータ電源電圧ＩＶＤＤが例えば上記のようにＩＶＤＤ≦Ｖｏｕｔ１＋Ｖｔｐ（またはＩＶＤＤ≒Ｖｏｕｔ１等）に設定されていることによって、インバータ回路ＩＮＶ１内のｐＭＯＳトランジスタはオフになるので、インバータ回路ＩＮＶ１の貫通電流が確実に防止され、消費電流の増大を招くことはない。
【００７５】
上記のようなスタートアップ回路が適用されるＢＧＲ回路としては、具体的には、例えば図１２のＢＧＲ回路３１として示すように、前記実施形態１（図２）で説明した基準電流回路などを対象とすることができる。この場合、例えば、状態電位出力ノードにはｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電極が接続される。また、スタートアップ制御ノードには、ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電極が接続される。
【００７６】
また、上記の場合、インバータ電源回路５０は、例えば抵抗Ｒ５とダイオードＤ３とによって、電源ＶＤＤ、ＶＳＳ間の電圧を分圧し、インバータ電源電圧ＩＶＤＤを出力するように構成することができる。すなわち、電源電圧ＩＶＤＤは、ダイオードＤ３の順方向電圧であり、また、通常状態電位Ｖｏｕｔ１は、ダイオードＤ２の順方向電圧Ｖｄとほぼ等しいので、前記のようにＩＶＤＤ≒Ｖｄに設定されていることになる。また、一般にｎＭＯＳトランジスタＭＮ５の閾値は、ダイオードの順方向電圧よりも低いので、前記ＩＶＤＤ≧Ｖｔｎの条件も満たされていることになる。
【００７７】
したがって、異常安定状態時には、状態電位出力ノードから異常状態電位Ｖｏｕｔ０≒ＶＳＳが出力され、前記のようにｎＭＯＳトランジスタＭＮ５がオンになってスタートアップ電流が流れることにより、ｐＭＯＳトランジスタＭＰ１とＭＰ２のゲート電位がＶＳＳとなり、ＭＰ２に電流が流れ始める。これに伴い、ｎＭＯＳトランジスタＭＮ３のゲート電位が上昇し、抵抗Ｒ２に電流が流れ始めるとＶｏｕｔの電位が上昇し、通常の安定状態に復帰する。
【００７８】
一方、通常安定状態時には通常状態電位Ｖｏｕｔ１≒Ｖｄが出力され、前記のようにｎＭＯＳトランジスタＭＮ５がオフになって、前記のようにＢＧＲ回路３１に影響を与えることはなく、また、インバータ回路ＩＮＶ１に貫通電流が流れることもない。
【００７９】
また、上記のようなスタートアップ回路は、図１３のＢＧＲ回路３２として示すように、前記実施形態７（図１０）で説明した基準電圧回路に適用することもできる。この例では、ｐＭＯＳトランジスタＭＰ４のドレイン電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられている。すなわち、異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１に対し、ＩＶＤＤを上記のような条件を満たすように調整すれば、同じ動作原理によってＢＧＲ回路３２を通常の安定状態に移行させることができる。なお、図１２と同様にｎＭＯＳトランジスタＭＮ２、ＭＮ４のソース電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられるようにしてもよい。
【００８０】
さらに、上記のようなスタートアップ回路は、図１４のＢＧＲ回路３３として示すように、図１５に示したような基準電流回路（や、基準電圧回路）に適用してもよい。この例では、ｐＭＯＳトランジスタＭＰ２のドレイン電位が異常状態電位Ｖｏｕｔ０および通常状態電位Ｖｏｕｔ１として用いられている。なお、ｐＭＯＳトランジスタＭＰ１のドレイン電位が用いられるようにしてもよい。これらの構成においても、図１２等について説明したのと同じ動作原理によってＢＧＲ回路３３を通常の安定状態に移行させることができる。
【００８１】
上記のように、図１１に示したスタートアップ回路は、異常安定状態時に異常状態電位Ｖｏｕｔ０（例えばＶｏｕｔ０≒ＶＳＳ）を出力する一方、通常安定状態時に通常状態電位Ｖｏｕｔ１（例えばＶｏｕｔ１≧ＩＮＶ１の閾値電圧）を出力する状態電位出力ノードを有するＢＧＲ回路に対して適用することができる。
【００８２】
なお、上記の例ではｐＭＯＳトランジスタとｎＭＯＳトランジスタとから成る１段構成のインバータ回路ＩＮＶ１が用いられる例を示したが、これに限らず、論理的に整合がとれていれば、３段構成や、５段構成等の奇数段構成のインバータ回路を用いてもよい。
【００８３】
また、異常安定状態時にｎＭＯＳトランジスタＭＮ５がオンになって、図１２におけるｐＭＯＳトランジスタＭＰ２のゲート電極等が電源ＶＳＳに接続される例を示したが、これに限らず、別途ｐＭＯＳトランジスタを設けてそのゲート電極がｎＭＯＳトランジスタＭＮ５を介して電源ＶＳＳに接続されるようにするとともに、上記ｐＭＯＳトランジスタを介して、図１２におけるｎＭＯＳトランジスタＭＮ３のゲート電極等が電源ＶＤＤに接続され、電源ＶＤＤからのスタートアップ電流が流れ込むようにしてもよい。
【００８４】
また、変形例も含む上記各実施形態で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。
【産業上の利用可能性】
【００８５】
本発明にかかる基準電流回路、基準電圧回路、およびスタートアップ回路は、必要な抵抗値を低減し、半導体集積回路の面積を容易に低減することができる効果を有し、バンドギャップレファレンス回路を用いた基準電流回路、基準電圧回路、およびスタートアップ回路等として有用である。
【図面の簡単な説明】
【００８６】
【図１】図１は、実施形態１の基準電流回路の構成を示す回路図である。
【図２】図２は、同、カレントミラー回路の構成を示す回路図である。
【図３】図３は、同、必要な抵抗値を示す説明図である。
【図４】図４は、実施形態２の基準電流回路の構成を示す回路図である。
【図５】図５は、実施形態３の基準電流回路の構成を示す回路図である。
【図６】図６は、実施形態４の基準電流回路の構成を示す回路図である。
【図７】図７は、同、変形例の基準電流回路の構成を示す回路図である。
【図８】図８は、実施形態５の基準電流回路の構成を示す回路図である。
【図９】図９は、実施形態６の基準電流回路の構成を示す回路図である。
【図１０】図１０は、実施形態７の基準電圧回路の構成を示す回路図である。
【図１１】図１１は、実施形態８のスタートアップ回路の概略構成および動作原理を示す回路図である。
【図１２】図１２は、同、スタートアップ回路がＢＧＲ回路に適用される具体例を示す回路図である。
【図１３】図１３は、同、スタートアップ回路が他のＢＧＲ回路に適用される具体例を示す回路図である。
【図１４】図１４は、同、スタートアップ回路がさらに他のＢＧＲ回路に適用される具体例を示す回路図である。
【図１５】図１５は、従来の基準電流回路の構成を示す回路図である。
【図１６】図１６は、同、必要な抵抗値を示す説明図である。
【符号の説明】
【００８７】
１０、１１      カレントミラー回路
２０      オペアンプ
３０〜３３      ＢＧＲ回路
４０      制御回路
５０      インバータ電源回路
６０      スタートアップ回路
Ｄ１〜Ｄ３      ダイオード
Ｉ１、Ｉ２      電流
ＩＮＶ１      インバータ回路
Ｒ１〜Ｒ５      抵抗
ＭＮ１〜ＭＮ５      ｎＭＯＳトランジスタ
ＭＰ１〜ＭＰ４      ｐＭＯＳトランジスタ
Ｖｏｕｔ０      異常状態電位
Ｖｏｕｔ１      通常状態電位
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008032606.tif 000023
【図６】
2008032606.tif 000024
【図７】
2008032606.tif 000025
【図８】
2008032606.tif 000026
【図９】
2008032606.tif 000027
【図１０】
2008032606.tif 000028
【図１１】
2008032606.tif 000029
【図１２】
2008032606.tif 000030
【図１３】
2008032606.tif 000031
【図１４】
2008032606.tif 000032
【図１５】
2008032606.tif 000033
【図１６】
2008032606.tif 000034
【国際調査報告】
2008032606.tif 000035
2008032606.tif 000036