【手続補正書】
【提出日】平成17年4月18日(2005.4.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に、所定の反転電圧（ＶＴ）を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成され第１導電型不純物を含むポケット領域と、上記ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域とを備える一方、
上記第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記半導体基板の表面から奥方に亘る領域に形成され上記第１ＭＩＳＦＥＴのチャネル領域におけるよりも低濃度のＶＴ制御レベル濃度の第１導電型不純物を含んで上記ゲート絶縁膜の直下方においてチャネル領域となる基板領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成され第１導電型不純物を含むポケット領域と、上記各ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第１ＭＩＳＦＥＴは第１ｎＭＩＳＦＥＴであり、
上記第２ＭＩＳＦＥＴは第２ｎＭＩＳＦＥＴであり、
上記第１導電型不純物はｐ型不純物で、上記第２導電型不純物はｎ型不純物であり、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度のｎ型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度のｐ型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成されｎ型不純物を含むポケット領域とからなる第１ｐＭＩＳＦＥＴと、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記半導体基板の表面から奥方に亘る領域に形成され上記第１ｐＭＩＳＦＥＴのチャネル領域におけるよりも低濃度のＶＴ制御レベル濃度のｎ型不純物を含んで上記ゲート絶縁膜の直下方においてチャネル領域となる基板領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度のｐ型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成されｎ型不純物を含むポケット領域とからなる第２ｐＭＩＳＦＥＴとをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
上記第１ＭＩＳＦＥＴは第１ｐＭＩＳＦＥＴであり、
上記第２ＭＩＳＦＥＴは第２ｐＭＩＳＦＥＴであり、
上記第１導電型不純物はｎ型不純物で、上記第２導電型不純物はｐ型不純物であり、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度のｐ型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度のｎ型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成されｐ型不純物を含むポケット領域とからなる第１ｎＭＩＳＦＥＴと、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度のｎ型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成されｐ型不純物を含むポケット領域とからなる第２ｎＭＩＳＦＥＴとをさらに備えていることを特徴とする半導体装置。
【請求項４】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと、該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間の上記半導体基板の表面を少なくとも含む領域に形成され第１導電型不純物を含むポケット領域と、上記各ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域とを備え、
上記第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記チャネル領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域とを備えていることを特徴とする半導体装置。
【請求項５】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベルの濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間で上記半導体基板表面から延びて上記ソース・ドレイン領域のゲート側端部に接するように形成され第１導電型不純物を含むポケット領域と、上記各ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域と、上記ゲート電極及びソース・ドレイン領域の上に形成されたシリサイド膜とを備えている一方、
上記第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記半導体基板の表面から奥方に亘る領域に形成され上記第１ＭＩＳＦＥＴのチャネル領域におけるよりも低濃度のＶＴ制御レベル濃度の第１導電型不純物を含んで上記ゲート絶縁膜の直下方においてチャネル領域となる基板領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域とチャネル領域との間で上記半導体基板表面から延びて上記ソース・ドレイン領域のゲート側端部に接するように形成され第１導電型不純物を含むポケット領域と、上記各ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域と、上記ゲート電極及びソース・ドレイン領域の上に形成されたシリサイド膜とを備えていることを特徴とする半導体装置。
【請求項６】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域と、上記各ソース・ドレイン領域と上記チャネル領域との間で上記半導体基板表面から延びて上記ソース・ドレイン領域のゲート側端部に接するように形成され第１導電型不純物を含むポケット領域と、上記各ポケット領域と各ソース・ドレイン領域との間に形成され低濃度の第２導電型不純物を含むＬＤＤ領域と、上記ゲート電極及びソース・ドレイン領域の上に形成されたシリサイド膜とを備えており、
上記第１ＭＩＳＦＥＴの上記第２の半導体領域における不純物濃度は、上記第２ＭＩＳＦＥＴの上記第２の半導体領域における不純物濃度よりも濃いことを特徴とする半導体装置。
【請求項７】
請求項１，４，５又は６記載の半導体装置において、
上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴとが含まれ、
上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとが含まれることを特徴とする半導体装置。
【請求項８】
請求項１，４，５又は６記載の半導体装置において、
上記第１及び第２ＭＩＳＦＥＴには、共通の基板バイアスが印加されるように構成されていることを特徴とする半導体装置。
【請求項９】
請求項２，３又は７記載の半導体装置において、
上記第１ｎＭＩＳＦＥＴ及び第２ｎＭＩＳＦＥＴには、共通の負の基板バイアスが印加され、
上記第１ｐＭＩＳＦＥＴ及び第２ｐＭＩＳＦＥＴには、共通の正の基板バイアスが印加されるように構成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１及び第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート電極直下の部分を含む領域に第１導電型キャリアを生成するための第１導電型不純物を導入してなる基板領域と、上記ゲート電極の両側方に位置する上記半導体基板内に第２導電型キャリアを生成するための高濃度の第２導電型不純物を導入してなる高濃度ソース・ドレイン領域と、上記各高濃度ソース・ドレイン領域と上記基板領域のゲート電極直下の部分との間に低濃度の上記第２導電型不純物を導入してなる低濃度ソース・ドレイン領域と、上記低濃度ソース・ドレイン領域と上記基板領域との間の上記半導体基板の表面を少なくとも含む領域に上記第１導電型不純物を導入してなるポケット領域とを備えていて、
上記第１ＭＩＳＦＥＴの上記ポケット領域の第１導電型キャリアの濃度が、上記第２ＭＩＳＦＥＴの第１導電型キャリアの濃度よりも濃いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴが含まれており、
上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導体装置。
【請求項１２】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１及び第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の各側面上に形成された絶縁体サイドウォールと、上記ゲート電極直下の部分を含む領域に第１導電型キャリアを生成するための第１導電型不純物を導入してなる基板領域と、上記ゲート電極の両側方に位置する上記半導体基板内に第２導電型キャリアを生成するための高濃度の第２導電型不純物を導入してなる高濃度ソース・ドレイン領域と、上記各高濃度ソース・ドレイン領域と上記チャネル領域との間に低濃度の上記第２導電型不純物を導入してなる低濃度ソース・ドレイン領域と、上記低濃度ソース・ドレイン領域と上記基板領域との間の上記半導体基板の表面を少なくとも含む領域に上記第１導電型不純物を導入してなるポケット領域とを備えていて、
上記第１ＭＩＳＦＥＴのポケット領域における上記半導体基板の表面と接する部分のゲート長方向の幅が、上記第１ＭＩＳＦＥＴのポケット領域における上記半導体基板の表面と接する部分のゲート長方向の幅よりも大きいことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴが含まれており、
上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導体装置。
【請求項１４】
半導体基板上に、所定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１及び第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極直下の部分を含む領域に第１導電型キャリアを生成するための第１導電型不純物を導入してなる基板領域と、上記ゲート電極の両側方に位置する上記半導体基板内に第２導電型キャリアを生成するための高濃度の第２導電型不純物を導入してなる高濃度ソース・ドレイン領域と、上記各高濃度ソース・ドレイン領域と上記基板領域のゲート電極直下の部分との間に低濃度の第２導電型不純物を導入してなる低濃度ソース・ドレイン領域と、上記低濃度ソース・ドレイン領域と上記基板領域との間で上記半導体基板表面から上記高濃度ソース・ドレイン領域のゲート電極側端部に亘る領域に第１導電型不純物を導入してなるポケット領域と、上記ゲート電極及び高濃度ソース・ドレイン領域の上に形成されたシリサイド膜とを備えていて、
上記第１ＭＩＳＦＥＴの上記ポケット領域の第１導電型キャリアの濃度が、上記第２ＭＩＳＦＥＴの第１導電型キャリアの濃度よりも濃いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴが含まれており、
上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導体装置。
【請求項１６】
半導体基板上に、所定の反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少なくとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内に第１導電型キャリアを生ぜしめるための第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域とを備える一方、
上記第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内に上記第１ＭＩＳＦＥＴのチャネル領域と同じ濃度の第１導電型不純物と第２導電型キャリアを生ぜしめるための第２導電型不純物とを導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域とを備え、
上記第１ＭＩＳＦＥＴのチャネル領域における第１導電型キャリアの濃度は、上記第２ＭＩＳＦＥＴのチャネル領域における第１導電型キャリアの濃度よりも濃いことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
上記第１，第２ＭＩＳＦＥＴは、いずれもｐＭＩＳＦＥＴであり、
上記第２導電型不純物はホウ素であることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、
上記第１，第２ＭＩＳＦＥＴは、いずれもｎＭＩＳＦＥＴであり、
上記第２導電型不純物は燐であることを特徴とする半導体装置。
【請求項１９】
半導体基板上に、所定の反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少なくとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装置であって、
上記第１ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成された酸化膜からなるゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内に第１導電型キャリアを生ぜしめるための第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域とを備える一方、
上記第２ＭＩＳＦＥＴは、
上記半導体基板の一部の上に形成され窒化酸化膜からなるゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート絶縁膜直下方の半導体基板内に上記第１導電型不純物を導入して形成されたチャネル領域と、上記半導体基板内で上記チャネル領域を挟んで相対向するように形成され高濃度の第２導電型不純物を含むソース・ドレイン領域とを備えていることを特徴とする半導体装置。