【手続補正書】
【提出日】平成15年6月16日(2003.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
テスト中回路において走査チェーンにテストパターンを適用する方法において、
ビットの圧縮したテストパターンを提供し、
上記圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍し、
上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用する方法。
【請求項２】
上記圧縮したテストパターンが提供される際、上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用することを有する請求項１の方法。
【請求項３】
上記解凍されたパターンが適用される走査チェーンの数より少ない入力チャネルの数で、テスト中回路に入力チャネルを介して上記圧縮したテストパターンを提供することを有する請求項１の方法。
【請求項４】
上記圧縮したテストパターンを提供し、上記圧縮したテストパターンを解凍し、上記解凍されたパターンを適用することが同じクロックレートで同期して実行される請求項１の方法。
【請求項５】
上記圧縮したテストパターンは、より低いクロックレートで提供され、上記圧縮したテストパターンは、より高いクロックレートで同期して解凍され適用される請求項１の方法。
【請求項６】
上記圧縮したパターンは、より高いクロックレートで提供され解凍され、上記解凍されたパターンは、より低いクロックレートで同期して適用される請求項１の方法。
【請求項７】
上記圧縮したテストパターンを解凍することは、同時間に提供されている圧縮したテストパターン・ビットの数より多数の解凍されたテストパターン・ビットを生成することを有する請求項１の方法。
【請求項８】
上記圧縮したテストパターン・ビットが提供される入力の数より解凍されたテストパターン・ビットに多くの出力を提供することによって、より多くのビットが生成される請求項７の方法。
【請求項９】
上記圧縮したテストパターン・ビットが提供されるクロックレートより高いクロックレートで上記解凍されたテストパターン・ビットを生成することによって、より多くのビットが生成される請求項１７方法。
【請求項１０】
上記走査チェーンに解凍されたテストパターンを適用することは、同時間に提供された圧縮したテストパターン・ビットの数より多数の、走査チェーンへ多数の解凍されたテストパターン・ビットを適用することを有する請求項１の方法。
【請求項１１】
圧縮したテストパターンを提供することは、テスターでビットの連続するストリームを生成し、上記テスト中回路に連結されたデコンプレッサーの入力チャネルに連続する該ストリームを適用することを有する請求項１の方法。
【請求項１２】
圧縮したテストパターンを提供することは、テスターでビットの並列のストリームを生成し、該並列のストリームを連続ストリームに変換し、そして、上記テスト中回路につながれたデコンプレッサーの入力チャネルに該連続ストリームを適用することを有する請求項１の方法。
【請求項１３】
圧縮したテストパターンを解凍することは、圧縮したテストパターンを論理上２ビット以上組み合わせることにより、上記解凍されたパターンの１ビット以上を生成することを有する請求項１の方法。
【請求項１４】
上記圧縮したテストパターンを論理上２ビット以上組み合わせることは、ＸＯＲ演算によって上記ビットを組み合わせることを有する請求項１３の方法。
【請求項１５】
上記圧縮したテストパターンを論理上２ビット以上組み合わせることは、ＸＮＯＲ演算によって上記ビットを組み合わせることを有する請求項１３の方法。
【請求項１６】
上記圧縮したテストパターンは決定論的なテストパターンである請求項１の方法。
【請求項１７】
上記提供することと解凍することとは、テスト中回路内で発生する請求項１の方法。
【請求項１８】
上記提供することと解凍することとは、テスト中回路の走査チェーンに解凍されたテストパターンを適用するテスター内で発生する請求項１の方法。
【請求項１９】
テスト中回路において走査チェーンにテストパターンを適用するためのシステムにおいて、
上記方法は、
圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ圧縮したテストパターンを解凍するための手段と、
テスト中回路の走査チェーンに解凍されたテストパターンを適用するための手段とを有するシステム。
【請求項２０】
ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍するための上記手段は、テスター内に含まれる請求項１９のシステム。
【請求項２１】
ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍するための上記手段は、上記テスト中回路内に含まれる請求項１９のシステム。
【請求項２２】
圧縮したテストパターンが受信される際、ビットの該圧縮したテストパターンを受信し、かつビットの解凍されたテストパターンへ該テストパターンを解凍するために適用されたデコンプレッサーと、
回路論理と、
デコンプレッサーに連結されて、解凍されたテストパターンを受け取るために適用した、回路論理をテストするための走査チェーンとを有する回路。
【請求項２３】
上記デコンプレッサーは、上記圧縮したテストパターンを受信するために適用された線形有限状態マシンを有する請求項２２の回路。
【請求項２４】
上記線形有限状態マシンは線形のフィードバック・シフトレジスタを有する請求項２３の回路。
【請求項２５】
上記線形有限状態マシンがセル・オートマトンを有する請求項２３の回路。
【請求項２６】
上記デコンプレッサーは、上記線形の有限状態マシンと上記走査チェーンの間に連結された移相器を有する請求項２３の回路。
【請求項２７】
上記移相器はＸＮＯＲゲートの配列を有する請求項２６の回路。
【請求項２８】
上記移相器はＸＮＯＲゲートの配列を有する請求項２６の回路。
【請求項２９】
上記走査チェーンは上記圧縮したテストパターンがデコンプレッサーによって受信されている際に、上記解凍されたテストパターンを受信するために適用された請求項２２の回路。
【請求項３０】
圧縮したテストパターンのビットに並列に受信する複数の入力チャネルおよび複数の出力チャネルを有し、ビットの圧縮したテストパターンを受信し、かつビットの解凍されたテストパターンへテストパターンを解凍するために適用されたデコンプレッサーと、
回路論理と、
デコンプレッサーの出力に連結されて、並列中の解凍されたテストパターンを受信するために適用した、回路論理をテストするための走査チェーンとを有する回路。
【請求項３１】
上記走査チェーンから読み取られたテスト応答を圧縮するために適用された１以上の空間圧縮器を有する請求項３０の回路。
【請求項３２】
ビット列を圧縮したテストパターンから生成するステート・マシンであって、その圧縮したテストパターンから受信したビットによって、マシン内に格納されたビットを論理上組み合わせるために適用した入力ロジック・ゲートを有する線形有限状態マシンと、
論理上ビットの解凍されたパターンを生むために上記線形有限状態機械によって生成された２ビット以上を組み合わせるために適用された、該線形有限状態機械に連結された移相器と、
上記移相器に連結され、解凍されたテストパターンを上記移相器から受信するために適用した走査チェーンとを有する回路。
【請求項３３】
走査チェーンの数は入力チャネルの数より大きい請求項３２の回路。
【請求項３４】
ビットの圧縮したテストパターンの１セットを格納するために適用された記憶装置と、
上記記憶装置に連結されたデコンプレッサーと、
上記圧縮したテストパターンが受信される際、記憶装置から提供されるビットの圧縮したテストパターンを受信し、ビットの解凍されたテストパターンへテストパターンを解凍するために適用されたデコンプレッサーと、
解凍されたテストパターンを受信し、テスト中回路に上記解凍されたテストパターンを適用するために適用された、上記デコンプレッサーに連結された１以上のテスター・チャネルとを有するテスター。
【請求項３５】
上記テスト中回路から受信された上記解凍されたテストパターンに対するテスト応答を圧縮するために適用された圧縮器を有する請求項３４のテスター。
【請求項３６】
テスト中回路中の走査チェーンにテストパターンを適用する方法において、
テスター内にビットの圧縮したテストパターンを提供し、
上記圧縮したテストパターンが提供される際、該圧縮したテストパターンをビットの解凍されたテストパターンへテスター内で解凍し、
テスターからテスト中回路の走査チェーンに解凍されたテストパターンを適用する方法。
【請求項３７】
上記テスト中回路から受信した上記解凍されたテストパターンに対するテスト応答をテスター内で圧縮することを有する請求項３６の方法。
【請求項３８】
テスト中回路中の走査チェーンにテストパターンを適用する方法において、
ビットの圧縮したテストパターンを提供するためのステップと、
上記圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍するためのステップと、
上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用するためのステップとを有する方法。
【請求項３９】
集積回路内の線形のフィードバック・シフトレジスタ（ＬＦＳＲ）と、
上記集積回路の外部に位置する自動テスト装置と、
上記集積回路内にあって、自動テスト装置とＬＦＳＲとの間を連結するシャドウレジスタとを有する集積回路をテストするための装置。
【請求項４０】
上記シャドウレジスタは上記自動テスト装置から平行して圧縮テストパターンを受信する請求項３９記載の装置。
【請求項４１】
上記ＬＦＳＲに連結される位相シフターを更に有する請求項３９記載の装置。
【請求項４２】
上記集積回路内にある走査チェーンと、上記ＬＦＳＲと該走査チェーンとの間を連結する位相シフターとを更に有する請求項３９の装置。
【請求項４３】
上記シャドウレジスタは上記自動テスト装置から平行して圧縮テストパターンを受信し、上記ＬＦＳＲが圧縮テストパターンを解凍しつつ、該圧縮テストパターンをシフトする請求項３９記載の装置。
【請求項４４】
集積回路内のシャドウレジスタと、
上記集積回路内の位相シフターと、
上記シャドウレジスタと上記位相シフターとの間を連結する線形のフィードバック・シフトレジスタ（ＬＦＳＲ）とを有する集積回路をテストする装置。
【請求項４５】
上記集積回路の外部に位置し、上記シャドウレジスタに連結される自動テスト装置（ＡＴＥ）を更に有する請求項４４記載の装置。
【請求項４６】
上記位相シフターと連結される走査チェーンを更に有する請求項４４記載の装置。
【請求項４７】
上記位相シフターはＸＯＲゲートのみで形成される請求項４４記載の装置。
【請求項４８】
上記集積回路の外部に位置し、上記シャドウレジスタと連結される自動テスト装置（ＡＴＥ）を更に有し、上記シャドウレジスタが上記ＡＴＥから平行して圧縮テストパターンを受信する請求項４４記載の装置。
【請求項４９】
上記シャドウレジスタはシフトレジスタである請求項４４記載の装置。
【請求項５０】
集積回路内にあるシャドウレジスタに圧縮テストパターンをロードし、
上記シャドウレジスタから線形のフィードバック・シフトレジスタ（ＬＦＳＲ）へ上記圧縮テストパターンを転送し、
上記圧縮テストパターンを解凍することを有する集積回路をテストする方法。
【請求項５１】
上記解凍されたテストパターンが位相シフターを通過することを更に有する請求項５０記載の方法。
【請求項５２】
上記転送することと解凍することとは、同時にかつ同一の圧縮テストパターンに対して行われる請求項５０記載の方法。
【請求項５３】
上記ロードすることは、外部の自動テスト装置（ＡＴＥ）から上記圧縮テストパターンを平行してロードすることである請求項５０記載の方法。
【請求項５４】
上記圧縮テストパターンが位相シフターを通過した後、走査チェーンに上記圧縮テストパターンをロードすることを更に有する請求項５０記載の方法。
【請求項５５】
上記シャドウレジスタのロードは、平行して行われ、転送することは、上記圧縮テストパターンをデコンプレッサーに順にシフトすることである請求項５０記載の方法。