【手続補正書】
【提出日】平成17年5月2日(2005.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリセルアレイと、
外部クロック信号を所定量遅延させて調整クロック信号を生成する位相調整回路と、
前記外部クロック信号と前記調整クロック信号との位相を比較し、比較結果に応じて前記位相調整回路の遅延時間を調整する位相調整信号を出力する位相比較回路と、
前記メモリセルアレイからの読み出しデータを前記調整クロック信号に同期してデータ端子に出力するデータ出力回路と、
データ端子に供給される前記メモリセルアレイへの書き込みデータを前記調整クロック信号に同期して受信するデータ入力回路とを備え、
前記位相調整回路は、前記位相比較回路が位相の一致を検出している間、前記外部クロック信号より位相の進んだ前記調整クロック信号を生成することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
データを書き込みメモリセルを選択する書き込みアドレスおよびデータを読み出す前記メモリセルを選択する読み出しアドレスを受信するアドレス端子と、
前記アドレス端子で受信した前記書き込みアドレスと前記読み出しアドレスとを比較するアドレス比較回路と、
前記アドレス比較回路の比較により前記書き込みアドレスと前記読み出しアドレスとが一致したときに、前記書き込みアドレスに対応して供給される書き込みデータを前記読み出しアドレスに対応する読み出しデータとして前記データ出力回路に出力するデータ選択回路とを備えていることを特徴とする半導体記憶装置。
【請求項３】
メモリセルを有するメモリセルアレイと、
外部クロック信号を所定量遅延させて調整クロック信号を生成する位相調整回路と、
前記外部クロック信号と前記調整クロック信号との位相を比較し、比較結果に応じて前記位相調整回路の遅延時間を調整する位相調整信号を出力する位相比較回路と、
前記メモリセルアレイからの読み出しデータを前記調整クロック信号に同期してデータ端子に出力するデータ出力回路と、
データ端子に供給される前記メモリセルアレイへの書き込みデータを前記調整クロック信号に同期して受信するデータ入力回路と、
コマンド信号を受ける外部端子と、
前記位相比較回路で比較する前記外部クロック信号および前記調整クロック信号のいずれかの位相を、前記コマンド信号に応じて変更する可変遅延回路を備えていることを特徴とする半導体記憶装置。
【請求項４】
メモリセルを有するメモリセルアレイと、
外部クロック信号を所定量遅延させて調整クロック信号を生成する位相調整回路と、
前記外部クロック信号と前記調整クロック信号との位相を比較し、比較結果に応じて前記位相調整回路の遅延時間を調整する位相調整信号を出力する位相比較回路と、
前記メモリセルアレイからの読み出しデータを前記調整クロック信号に同期してデータ端子に出力するデータ出力回路と、
データ端子に供給される前記メモリセルアレイへの書き込みデータを前記調整クロック信号に同期して受信するデータ入力回路と、
コマンド信号を出力するヒューズ回路と、
前記位相比較回路で比較する前記外部クロック信号および前記調整クロック信号のいずれかの位相を前記コマンド信号に応じて変更する可変遅延回路とを備えていることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記問題点は、図１２に示した読み出しコマンドR1と書き込みコマンドW1とが連続して入力される場合に限らない。一般に、書き込みデータD1を受信したクロックの次のクロックに同期して読み出しデータQ1を出力する場合に共通の問題である。
本発明の目的は、半導体記憶装置の内部回路の動作余裕を確保し、クロック周期を高くすることにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
調整クロック信号の周期は、外部クロック信号の周期と同じである。このため、書き込みデータの入力と読み出しデータの出力とが連続して行われる場合、書き込みデータの入力動作と読み出しデータの出力動作との切り替え制御は、１クロック周期以内に完了すればよい。換言すれば、クロック周期は、上記切り替え制御にかかる時間まで短縮可能になる。この結果、外部クロック信号の最高周波数が切り替え制御にかかる時間により制限されることを防止でき、外部クロック信号の最高周波数を高くできる。
また、位相調整回路は、外部クロック信号より位相の進んだ調整クロック信号を生成する。このため、読み出しデータを外部クロック信号に同期させるより早く出力でき、読み出し動作時のアクセス時間を短縮できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項３の半導体記憶装置では、可変遅延回路は、位相比較回路で比較する外部クロック信号の位相または調整クロック信号の位相を、外部端子に供給されるコマンド信号に応じて調整する。このため、クロック信号の位相を半導体記憶装置の電気的特性に応じて調整することで、特性不良を救済できる。この結果、歩留を向上できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項４の半導体記憶装置では、可変遅延回路は、位相比較回路で比較する外部クロック信号の位相または調整クロック信号の位相をコマンド信号に応じて調整する。ヒューズ回路は、可変遅延回路の遅延時間を設定するコマンド信号を出力する。半導体記憶装置の電気的特性に応じてヒューズ回路をプログラムし、クロック信号の位相を調整することで、特性不良を救済できる。この結果、歩留を向上できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この実施形態は、請求項１ないし請求項３に対応している。この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してSDRAMとして形成されている。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
クロックバッファ１０は、外部クロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力する。外部クロック信号CLKは、SDRAMを搭載するシステムが生成するシステムクロックである。
コマンドバッファ・デコーダ１２は、内部クロック信号ICLKに同期してコマンド信号CMDを受け、受けた信号をデコードし、デコード結果を内部コマンド信号ICMDとして出力する。コマンド信号CMDとして、書き込みコマンド、読み出しコマンド、NOPコマンド等の他、後述する調整クロック信号DLLCLKの位相を調整するための増加コマンド、減少コマンド、デフォルトコマンドが供給される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
図４は、図２に示した位相比較回路１８の動作を示している。この例では、コマンド信号CINC、CDEC、CDEFのうちコマンド信号CDEFのみが高レベルに変化している。すなわち、遅延クロック信号CLK1は、外部クロック信号CLKに対して図３に示した遅延段DS1の遅延時間だけ遅れ、遅延クロック信号DCLK1は、調整クロック信号DLLCLKに対して遅延段DS1の遅延時間だけ遅れる。すなわち、遅延クロック信号CLK1の外部クロック信号CLKに対する遅延時間、および遅延クロック信号DCLK1の調整クロック信号DLLCLKに対する遅延時間は、等しくなる。実際には、遅延クロック信号CLK1は、さらにスイッチ回路SW2の遅延時間だけ遅れる。このため、遅延クロック信号CLK1の位相は、遅延クロック信号DCLK1の位相よりわずかに遅れる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
調整クロック信号DLLCLKの位相が外部クロック信号CLKの位相に比べて遅れており（図の右側）、ＤフリップフロップDFF1、DFF2が、遅延クロック信号DCLK1、DCLK2の低レベルをラッチした場合、出力信号OUT1、OUT2は、ともに低レベルに変化する。このとき、位相の遅れを示す減少信号DECが高レベルに変化する。そして、図１に示した位相調整回路１６は、調整クロック信号DLLCLKの位相を信号INC、HLD、DECに応じて調整する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
この例では、調整クロック信号DLLCLKの位相は、外部クロック信号CLKの位相に一致している（図８（Ａ））。このため、データ入力回路３８は、外部クロック信号CLKの立ち上がりエッジに同期して書き込みデータD1を受信する（図８（Ｂ））。図中、破線で示した内部データ信号IDQは、従来の受信タイミングを示している。書き込みデータD1の受信タイミングは、従来（図１２）に比べてクロックバッファ１０の遅延時間TDだけ早くなる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
なお、調整クロック信号DLLCLKの位相は、３番目の外部クロック信号CLKの立ち上がりエッジが読み出しデータQ1の出力期間に含まれる範囲で調整可能である。この際、図３に示した遅延回路DLYBの遅延段DS1の数およびコマンド信号のビット数を増やすことで、調整クロック信号DLLCLKの位相を細かく調整できる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
コマンド端子CMDに供給されるコマンド信号CMDに応じて、可変遅延回路DLYBの遅延時間を調整し、位相比較回路１８で比較する調整クロック信号DLLCLKの位相を調整した。例えば、位相調整回路１６が外部クロック信号CLKと同じ位相の調整クロック信号DLLCLKを生成することで、SDRAMは、外部クロック信号CLKに完全に同期して、書き込みデータD1を受信でき、読み出しデータQ1を出力できる。この結果、SDRAMを搭載するシステムは、書き込みデータD1を自身が生成する外部クロック信号CLKに同期して出力すればよく、読み出しデータQ1を外部クロック信号CLKに同期して確実に受信できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
あるいは、位相調整回路１６が外部クロック信号CLKの位相より進んだ位相の調整クロック信号DLLCLKを生成することで、読み出しデータQ1を外部クロック信号CLKに同期させるより早く出力できる。この結果、読み出し動作時のアクセス時間TACを短縮できる。すなわち、調整クロック信号DLLCLKの位相をSDRAMの電気的特性に応じて調整することで、特性不良を救済できる。この結果、歩留を向上できる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図１０は、本発明の半導体記憶装置の第２の実施形態を示している。この実施形態は、請求項１、請求項２、請求項４に対応している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドバッファ・デコーダ１２の代わりにコマンドバッファ・デコーダ４２が形成されている。コマンドバッファ・デコーダ４２は、書き込みコマンド、読み出しコマンド、NOPコマンド等、SDRAMのメモリ動作に関係するコマンドのみを受信する。このため、コマンドバッファ・デコーダ４２は、第１の実施形態と異なり、増加コマンド（CINC）、減少コマンド（CDEC）およびデフォルトコマンド（CDEF）は受信しない。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
なお、上述した第１および第２の実施形態では、図３に示した遅延回路DLYBを可変遅延回路として構成することで、遅延クロック信号CLK1の位相を遅延クロック信号DCLKに対して調整する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１１に示すように、位相比較回路における遅延回路DLYAを可変遅延回路として構成することで、遅延クロック信号DCLKの位相を遅延クロック信号CLK1に対して調整してもよい。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
【発明の効果】
請求項１の半導体記憶装置では、クロック周期は、書き込みデータの入力動作と読み出しデータの出力動作との切り替え制御にかかる時間まで短縮可能になる。この結果、外部クロック信号の最高周波数が切り替え制御にかかる時間により制限されることを防止でき、外部クロック信号の最高周波数を高くできる。また、読み出しデータを外部クロック信号に同期させるより早く出力でき、読み出し動作時のアクセス時間を短縮できる。
請求項２の半導体記憶装置では、クロック周期が、アドレス比較回路でのアドレス比較とデータ選択回路でのデータ選択とに必要な余裕時間によって制限されている場合、この制限を緩和できる。すなわち、外部クロック信号の最高周波数を高くでき、データ転送レートを向上できる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
請求項３および請求項４の半導体記憶装置では、クロック信号の位相を半導体記憶装置の電気的特性に応じて調整することで、特性不良を救済できる。この結果、歩留を向上できる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
図２の遅延回路の詳細を示す回路図である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
図１の位相比較回路の動作を示すタイミング図である。
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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