【手続補正書】
【提出日】平成16年2月26日(2004.2.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】ＭＰＥＧ型信号の復号化装置
【特許請求の範囲】
【請求項１】ＭＰＥＧ型の符号化ディジタル信号を復号化する復号化装置であって、該復号化装置が、少なくともオーディオモジュール及びビデオモジュールを含む異なるモジュールを具えて、該モジュールが、アービタと称するインタフェース・モジュールを介してＤＲＡＭ−ＦＰＭ型の外部ランダムアクセスメモリとの通信を行い、そして異なる種類のアクセスの制御を行い、前記異なる種類のアクセスが、画素行へのアクセス、ＭＰＥＧマクロブロック行へのアクセス、あるいはパリティが互いに逆のフィールド内にあるマクロブロック行へのアクセス、及び復号化画像へのアクセスである復号化装置において、
前記復号化装置が、２つの独立したバンクに構成されたＳＤＲＡＭメモリ用のアービタとの整合性があり、ここに１バンクが２０４８物理ページ、１物理ページが２５６ワード、１ワードが１６ビットであり、前記ＳＤＲＡＭメモリへのアクセスを、１ページが４ワードのページモードで実行し、かつ前記２つのバンクの各々を交互にアドレス指定して実行して、輝度情報及びクロミナンス情報の記憶を、次の条件：
ＤＲＡＭ−ＦＰＭメモリページの奇数フィールドまたは偶数フィールドの４マクロブロックの輝度情報を、ＳＤＲＡＭメモリ内の前記２つのバンクに均等に分割して、各バンク内では、２つの連続するページに分割する。
ＤＲＡＭ−ＦＰＭメモリページの奇数フィールドまたは偶数フィールドの８マクロブロックのクロミナンス情報を、ＳＤＲＡＭメモリ内の前記２つのバンクに均等に分割して、各バンク内では、２つの連続するページに分割する。
で実行することを特徴とする復号化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＰＥＧ型の符号化ディジタル信号を復号化する復号化装置に関するものであり、この復号化装置は、少なくともオーディオモジュール及びビデオモジュールを含む異なるモジュールを具えて、これらのモジュールは、アービタ（調停器）と称するインタフェースを介して外部ランダムアクセスメモリと通信するために設けられ、異なる種類のアクセスを制御することを意図したものであり、これらのアクセスは例えば、画素行へのアクセス、ＭＰＥＧマクロブロック行へのアクセス、あるいはパリティが互いに逆のフィールド内にあるマクロブロック行へのアクセス、及び復号化画像へのアクセスである。
【０００２】
【従来の技術】
意図する利用分野は、ＭＰＥＧ２デコーダ（復号化器）によって復号化した画像をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）型の外部メモリに記憶することに関係する。図１に、ＭＰＥＧ２デコーダを非常に図式的な形で示す。こうしたデコーダ内の異なるモジュール（Ｍ1，Ｍ2，Ｍ3，・・・）は、「アービタ」と称する単一のインターフェースモジュールを介して外部のＤＲＡＭメモリにアクセスする。このメモリは特に、圧縮したデータストリームの一時記憶、並びに復号化した画像の記憶を行う。ＡＲＢで表わすアービタは、デコーダモジュールのアセンブリ（組立体）のために、この外部メモリへのアクセス（メモリ内の情報を読み出すための画像ブロック、あるいはメモリ内に情報を書き込むための画像ブロックが必要とするアクセス）を制御する。異なるモジュールＭ1，Ｍ2，Ｍ3等は、復号化した画像への異なる種類のアクセスを実行し、そして特に図２に示す３種類のアクセスを実行する：
（Ａ）画素行単位の走査（ＢＬＰで表わす）；
（Ｂ）ＭＰＥＧマクロブロック行単位走査（ＢＬＭで表わす）；
（Ｃ）ＡＰＯで表わす、所定パリティのフィールド内のマクロブロック、及びこれに対応する逆パリティのフィールド内のマクロブロックへのアクセス（図２の偶数フィールドＣＰ及び奇数フィールドＣＩ）
【０００３】
例えば、国際特許出願ＷＯ９５／３１８７４に記載の、ＦＰＭ（“Ｆａｓｔ  Ｐａｇｅ  Ｍｏｄｅ”）型のＤＲＡＭメモリのアドレス指定は、次のように実現する。データは、色情報と輝度情報とクロミナンス（色度）情報を分離することによって、６４ビットのワードに記憶する。
ＤＲＡＭメモリの１ページ（＝６４ビット×５１２ワード）には、それぞれ図３及び図４に示すように、
−（ｉで表わす）奇数フィールドの４つのマクロブロックＭＢ1i，ＭＢ2i，ＭＢ3i，ＭＢ4iの輝度情報、及びこれに対応する、（ｐで表わす）偶数フィールドの４つのマクロブロックＭＢ1p，ＭＢ2p，ＭＢ3p，ＭＢ4pの輝度情報；
−奇数フィールドの８つのマクロブロックのクロミナンス情報、及びこれに対応する、偶数フィールドの８つのマクロブロックのクロミナンス情報；
【０００４】
この構成は、ページのジャンプなしに、次の種類のアクセスを可能にする：
−マクロブロック行へのアクセス：４つの連続した輝度マクロブロック（クロミナンスについては８つ）；
−画素行へのアクセス：４×１６＝６４個の連続した輝度画素（クロミナンスについても６４個）；
−偶数／奇数マクロブロックへのアクセス：これらのマクロブロックは構成上、ＤＲＡＭメモリの同一ページ上に存在するので、こうしたアクセスが可能である。
【０００５】
【発明が解決しようとする課題】
しかし、このアドレス指定は、現在のＤＲＡＭメモリに関するものに過ぎない。他の種類のメモリ、例えば、文献“Synchronous dynamic RAM”,B. Prince et al., IEEE Spectrum, 29(1992), October, nr. 10, pages 44 to 49に記載のＳＤＲＡＭメモリ（これらの同期ＤＲＡＭメモリは１つの同期インターフェースを利用して、データの入力及び出力をクロック同期で行う）は、特に転送速度がより高いので、現在のＤＲＡＭメモリの置き換え用としてますます使用されていくものと見られる。
【０００６】
本発明の目的は、ＤＲＡＭ−ＦＰＭ型及びＳＤＲＡＭ型のメモリを共に制御可能なアービタモジュールの使用を可能にするように、すなわち、他のモジュールとの通信に同じ通信モードを使用できるように、メモリのアドレス指定動作を規定する復号化装置を提供することにある。
【０００７】
【課題を解決するための手段】
この目的のために、本発明は、冒頭段落に記載の復号化装置において、この復号化装置が、２つの独立したバンクに構成された同期型ＤＲＡＭ（ＳＤＲＡＭ）メモリ用のアービタとの整合性があり、ここに１バンク＝２０４８物理ページ、１物理ページ＝２５６のワード、１ワード＝１６ビットであり、前記ＳＤＲＡＭメモリへのアクセスは、１ページが４ワードのページモードで実行し、かつ、これら２つのバンクの各々を交互にアドレス指定して実行して、輝度情報及びクロミナンス情報の記憶を、次の条件で行うことを特徴とする：
ＤＲＡＭ−ＦＰＭメモリページの奇数フィールド（または偶数フィールド）の４マクロブロックの輝度情報を、ＳＤＲＡＭメモリ内の２つのバンクに均等に分割して、バンク毎に、バンク内の２つの連続するページに分割する。
ＤＲＡＭ−ＦＰＭメモリページの奇数フィールド（または偶数フィールド）の８マクロブロックのクロミナンス情報を、ＳＤＲＡＭメモリ内の２つのバンクに均等に分割して、バンク毎に、バンク内の２つの連続するページに分割する。
【０００８】
本発明で提案するこうした復号化装置では、実行するアドレス指定方法がＳＤＲＡＭメモリに適応したものであることが分かり、そして、ＤＲＡＭメモリに基づく解決法との整合性が保証され、そして、アービタと他のモジュールとの間の通信には変更がない。（１つの種類のＤＲＡＭメモリから他の種類のメモリに渡すためには、復号化装置内のアービタの変更で十分であり、そして、このアービタと通信するモジュールは無変更のままである。）さらに、上記同期型（シンクロナス）ＤＲＡＭメモリをアドレス指定するのに適したアドレスへの変換を制御するための、このアービターの動作の変更は非常に簡単であり、従って廉価である。
本発明のこれら及び他の要点は、以下に説明する実施例より明らかになる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
本発明よる復号化装置では、アービタは外部ＤＲＡＭメモリの制御が可能であるだけでなく、ＳＤＲＡＭ型メモリも制御可能である。図３に、輝度情報の記憶を示し、この場合にはＤＲＡＭ−ＦＰＭメモリの１ページを示す。同一ページには、奇数フィールドの４つのマクロブロックの輝度情報（ＭＢ1i，ＭＢ2i，ＭＢ3i，ＭＢ4i）があり、これに続いて、この奇数フィールドに対応する偶数フィールドの４つのマクロブロックの輝度情報（ＭＢ1p，ＭＢ2p，ＭＢ3p，ＭＢ4p）があり、図に示すメモリサブアセンブリは、５１２×６４×１ビットの大きさを有する。図４に、クロミナンス情報の記憶を図３と同様に示し、この場合にもＤＲＡＭ−ＦＰＭメモリの１ページを示す。同一ページに、奇数フィールドの８つのマクロブロックのクロミナンス情報（ＭＢ1iからＭＢ8iまで）があり、これに続いて、この奇数フィールドに対応する偶数フィールドの８つのマクロブロックのクロミナンス情報（ＭＢ1pからＭＢ8pまで）がある。このように示すサブアセンブリは、輝度情報と同じ５１２×６４×１ビットの大きさを有する。
【００１０】
ＳＤＲＡＭメモリは、ＤＲＡＭメモリと比較すれば、各々が２０４８物理ページの２つの独立したバンクＡおよびＢによって構成され、各物理ページは２５６ワードの大きさを有し、ここに１ワード＝１６ビットであり、そして各物理ページを２つの論理メモリページ（偶数ページ及び奇数ページ）に切り分け、即ち１つの論理メモリページは１２８ワード（１ワード＝１６ビット）であり、ＤＲＡＭ−ＦＰＭメモリの論理ページの１／４である。輝度およびクロミナンス情報の記憶は、このように変更した方法で実現し、これらをそれぞれ図５及び図６に示す。ここでは、奇数フィールドの４つのマクロブロック、及びこれに対応する偶数フィールドの４つのマクロブロックから成る輝度情報（図５）を、ＳＤＲＡＭメモリの２つのバンクＡ及びＢに均等に分割して、バンク毎に、２つの連続するページＮ及びＮ＋１に分割する。ここでは、これら４つの対応するサブアセンブリの各々が、２５６×１６×１ビットの大きさを有して、次のように再構成される：
−バンクＡ，ページＮ：奇数および偶数のマクロブロック１；
−バンクＢ，ページＮ：奇数および偶数のマクロブロック２；
−バンクＡ，ページ（Ｎ＋１）：奇数および偶数のマクロブロック３；
−バンクＢ，ページ（Ｎ＋１）：奇数および偶数のマクロブロック４；
等である。同様に、クロミナンス情報をＳＤＲＡＭメモリに記憶することは、図６に示す方法で実行し、即ち、バンク（ＡおよびＢ）に分割して、バンク毎にページ（Ｎ，Ｎ＋１）に分割して、上記と同じ構成にする。ＳＤＲＡＭメモリを“４ワードページ（１ページが４ワード）”のモードで用いれば、バンクＡからバンクＢに情報を渡すことが可能になり、そして、各バンクにおけるアクセスが少なくとも８ワード（１ワード＝１６ビット）（但し、最初と最後のアクセスについては４ワード）に関係すれば、バンク間で交互に、時間の損失なしに情報を渡すことができる。
【００１１】
標準的なＤＲＡＭメモリと同様の性能を得るために、アクセス動作を次のように構成する：
−マクロブロックの行：無限数のマクロブロックに、リニア（順番）にアクセスしていく動作が可能である、というのは、２つの連続するマクロブロックのグループの各々が、対向する２つのバンク内に存在し、従って、２回連続するアクセス動作を、ページをジャンプするための時間の損失なしに行うことができるからである；
−画素の行：この場合には、マクロブロック当たり１６画素を読み出して、これにより、サイクルの損失なしにバンクを変更することが可能になり、そして画素の行に、無限にアクセスしていくことができる；
−偶数／奇数のマクロブロック：アクセス動作が可能である、というのは、マクロブロック、及びこれに対応する逆のパリティのマクロブロックが、同一のＳＤＲＡＭメモリのページに常に存在するからである。
【００１２】
図７に、異なるアクセス動作をフローチャートで示し、このアクセス動作は、読み出しまたは書き込みを行うべきアドレスの関数としてバンクを自動的に変更しながら行う。このように実行する動作は、２つのバンクに情報を先行ロードすることによって開始し（ＰＣＨ−ＡＢ）、これに続いて、ＡＣＳで表わす最初のアクセス動作または次に考えられるアクセス動作を行う。必要なアクセス動作が、バンクＡのメモリ領域に関係するか、あるいはバンクＢのメモリ領域に関係するかに応じて、対応するバンク（関係するページ、例えば、Ｎに対応する）を活性化して（ＡＣＴ−Ａ−ＮまたはＡＣＴ−Ｂ−Ｎ）、そして、このバンクにおいて必要な読み出しまたは書き込み動作を実行しつつ（ＲＷ−Ａ−ＮまたはＲＷ−Ｂ−Ｎ）、他方のバンクに情報を先行ロードする。出力では、最終のアクセス動作を実行すると（接続Ｙ１）、動作を終了して、アクセス動作の終了は図７にＥで表わす。アクセス動作が最終でなければ（接続Ｎ１）、同じバンクにおいて新たな読み出しまたは書き込み動作を実行して、同時に、他方のバンクを活性化する（ＡＣＴ−ＢまたはＡＣＴ−Ａ）。次に、テストを実行して、次に必要なアクセス動作が関係しているか、あるいは最終のアクセス動作であるかを特定する（Ｔ−ＡＣＳ）。第１の状況（接続Ｙ２）では、バンクＢがレディ（準備完了、動作可能）状態であり、場合によっては、バンクＡまたはＢのページＮの読み出し／書き込み動作に戻るループバックが存在し、この動作と共に他方のバンクを活性化する。第２の状況（接続Ｎ２）では、動作を終了する（アクセス動作の終了Ｅ）。この原理を適正に機能させるために、最後のアクセス動作または単発的なアクセス動作を除いて、同じバンクにおいて２回連続するアクセス動作を行うべきである。
【００１３】
図８に、アービタによる、ＳＤＲＡＭ中のバンクの変更を伴うこうしたアクセス動作の制御を、ＤＲＡＭ−ＦＰＭメモリの場合における同様の制御と比較して示し、この制御は次の簡単な動作から成る：先行ローディング（ＰＣＨ）、ページＮの活性化（ＡＣＴＰ）、このページの読み出し／書き込み（ＲＷＰ）、最終アクセス動作のテスト（Ｙ／Ｎ）、ここでテストの結果が否定（Ｎ）であれば再アドレス動作を行い、結果が肯定（Ｙ）であればアクセス動作を終了する（Ｅ）。
【００１４】
ＤＲＡＭ−ＦＰＭメモリまたはＳＤＲＡＭメモリと整合した利用のために、以上説明した本発明は、ＭＰＥＧデコーダ内のアービタのみに関係するものではない。実際に使用するメモリの選択を、実質的に前記モジュールのみに関係して行わないために、アクセス動作のサイズを、ＤＲＡＭ−ＦＰＭの解決法を用いる際に可能なサイズに限定しつつ、アービタと他のモジュールとの間では１８ビットの内部的なリニアアドレッシング（順番にアドレス指定）を保って、アービタは、ＤＲＡＭメモリへのアクセス制御を行う場合には、こうした１８ビットの内部アドレスを用いてページ番号及び列番号を与えて、バンクＳＤＲＡＭメモリへのアクセス制御を行う場合には、こうした１８ビットの内部アドレスを用いて、バンク、ページ番号、フィールドのパリティ、及びワードが６４ビットか１６ビットかを選択する。モジュールとアービタとの間のアドレスバスは変更しない。アービタはこのバス上で、接続したＤＲＡＭメモリの種類の関数として、次の処理動作を実行する：
−例えば、モジュールがアービタに送ったアドレスバスのサイズをＡ〔１７：０〕とすれば、アービタは、ＤＲＡＭ−ＦＰＭメモリ用のバスを次のように解釈する：Ａ〔１７：９〕＝ページ番号、Ａ〔８：８〕＝列番号；
−ＳＤＲＡＭメモリについては、例えば：Ａ〔５〕＝バンクの選択、Ａ〔１７：８，６〕＝ページ番号、Ａ〔７〕＝偶数／奇数の選択（０〜１２７列か１２８〜２５５列のいずれか、ページの上部または下部）、及びＡ〔４：０〕＝（１ワード＝６４ビット）を選択。
【図面の簡単な説明】
【図１】ＭＰＥＧ２デコーダ内のアービタモジュールが果たすメモリインターフェースの役割を示す図である。
【図２】画像メモリ内の復号化画像への異なる種類のアクセスを示す図である。
【図３】ＤＲＡＭ−ＦＰＭ型メモリのページ中にある輝度情報のアドレス指定に関する図である。
【図４】ＤＲＡＭ−ＦＰＭ型メモリのページ中にあるクロミナンス情報のアドレス指定に関する図である。
【図５】本発明を実行して、ＤＲＡＭ−ＦＰＭメモリのページにある輝度情報を、ＳＤＲＡＭメモリの４ページに記憶する方法を示す図である。
【図６】本発明を実行して、ＤＲＡＭ−ＦＰＭメモリのページにあるクロミナンス情報を、ＳＤＲＡＭメモリの４ページに記憶する方法を示す図である。
【図７】ＳＤＲＡＭメモリについて、アービタ内のバンクを変更する制御を示す命令フローチャートである。
【図８】現在のＤＲＡＭメモリの場合における同様のフローチャートを示している。