(57)【要約】ジッタが低減されたＰＬＬ回路および制御装置を提供する。ＰＬＬ回路１０Ａは、参照クロック２４が逓倍された発振クロック３２を出力し、参照クロック２４と発振クロック３２との位相差に基づく第１補正信号２８を利用して発振クロック３２を補正するＰＬＬ回路である。さらに、ＰＬＬ回路１０Ａは、参照クロック２４と同期性を有する第１波形信号３６を生成する信号生成部１２と、参照クロック２４よりも高い頻度で第１波形信号３６をサンプリングして第１サンプル値２６を得るサンプル部１４と、ＰＬＬ回路１０Ａが安定状態の場合の波形に基づく第２波形信号３８をサンプリングした第２サンプル値３４と第１サンプル値２６とを比較して両者の差に基づく第１補正信号を出力する比較部１６と、第２補正信号（補正信号）に基づいて調整された発振クロック３２を出力する出力部２０とを具備する。
2008123542.tif 000002
【特許請求の範囲】
【請求項１】
参照クロックが逓倍された発振クロックを出力し、前記参照クロックと前記発振クロックとの位相差に基づく補正信号を利用して前記発振クロックを補正するＰＬＬ回路に於いて、
前記参照クロックと同期性を有する第１波形信号を生成する信号生成部と、
前記参照クロックよりも高い頻度で前記第１波形信号をサンプリングして第１サンプル値を得るサンプル部と、
前記ＰＬＬ回路が安定状態の場合の波形に基づく第２波形信号をサンプリングした第２サンプル値と前記第１サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、
前記補正信号に基づいて補正された前記発振クロックを出力する出力部と、を具備することを特徴とするＰＬＬ回路。
【請求項２】
前記サンプル部では、前記発振クロックによって前記第１波形信号がサンプリングされることを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項３】
前記第１波形信号は、前記参照クロックの一周期間に於いて増加減少の波形を有することを特徴とする請求の範囲第１に記載のＰＬＬ回路。
【請求項４】
前記安定状態の波形または、前記安定状態の波形をサンプリングした前記第２サンプル値を記憶する記憶部を更に具備することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項５】
前記補正信号を変換して前記出力部を制御する制御部を更に有することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項６】
前記第１波形信号は、曲線的な形状を有することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項７】
前記第１波形信号は、サイン波、コサイン波、三角波または鋸波の形状を呈することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項８】
前記出力部から前記サンプル部に帰還されて前記第１波形信号のサンプリングに使用される前記発振クロックを分周する第１分周部を更に具備することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項９】
前記出力部から前記サンプル部に帰還されて前記第１波形信号のサンプリングに使用される前記発振クロックを分周する第１分周部と、
前記信号生成部に入力される前記参照クロックを分周する第２分周部と、を更に備えることを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項１０】
前記第１波形信号は、アナログ波形またはデジタル波形であることを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項１１】
前記第１波形信号は、増分が一定の信号であり、
前記参照クロックの一周期の終端に於ける前記第１波形信号の値が所定の値と異なるときは、次周期に於ける前記第１波形信号の増分を異ならせることを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項１２】
前記信号生成部は、入力された前記参照クロックの周期を測定する周期測定部と、測定された前記周期の逆数を演算する逆数演算部と、前記逆数に基づいて積分を行うことにより鋸波形状の前記第１波形信号を生成する積分部と、前記参照クロックの一周期の終端に於ける前記第１波形信号の誤差を求める誤差算出部とを備え、
前記誤差に基づいて前記積分部における前記鋸波の増分が調整されることを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
【請求項１３】
入力信号と出力信号との差を示す補正信号を利用して前記出力信号の特性を補正する制御装置に於いて、
前記入力信号と同期性を有する第１波形信号を生成する信号生成部と、
前記入力信号の周期よりも高い頻度で前記第１波形信号をサンプリングして第１サンプル値を得るサンプル部と、
前記制御装置が安定状態の場合の波形に基づく第２波形信号をサンプリングした第２サンプル値と前記第１サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、
前記補正信号に基づいて補正された前記出力信号を出力する出力部と、を具備することを特徴とする制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、参照クロックと発振クロックとの差に基づいて発振クロックを補正するＰＬＬ回路に関する。更に、本発明は、入力信号と出力信号との差に基づいて出力信号を補正する制御装置に関する。
【背景技術】
【０００２】
従来から存在するＰＬＬ回路（フェーズ・ロックド・ループ回路）を、第１６図を参照して説明する。
この図に示すＰＬＬ回路１００は位相比較回路１０１と、ローパスフィルタ回路１０２と、ＶＣＯ回路（電圧制御型発振回路）１０３と、分周回路１０４とを備えている。そして、外部リファレンスクロック信号に基づいてＶＣＯ回路１０３の発振周波数を制御して、この外部リファレンスクロック信号に同期した所定周波数のクロック信号を生成し、これを外部に出力する。更に、位相比較回路１０１は外部リファレンスクロック信号と、帰還信号とが供給されたとき、これら外部リファレンスクロック信号と、帰還信号との位相差に応じた信号を生成してこれをローパスフィルタ回路１０２に供給する。ローパスフィルタ回路１０２は、位相比較回路１０１から出力される信号を平滑して周波数制御信号を生成し、これをＶＣＯ回路１０３に供給する。
ＶＣＯ回路１０３は、ローパスフィルタ回路１０２から出力される周波数制御信号に応じた周波数で発振してクロック信号を生成し、これを外部に出力するとともに、分周回路１０４に供給する。分周回路１０４は予め設定されている分周比でＶＣＯ回路１０３から出力されるクロック信号を分周して帰還信号を生成し、これを位相比較回路１０１に供給する。
このように、一般的なＰＬＬ回路では、ＶＣＯ回路１０３から出力されるクロック信号を分周して得られた帰還信号の位相と、外部リファレンスクロック信号の位相とを比較している。そして、両者の位相が一致するようにＶＣＯ回路１０３の発振周波数が制御され、この制御動作によって決定した周波数および位相のクロック信号が外部に出力される。
例えば、従来から使用されているＰＬＬ回路は、特開平０１−２３２８２８号公報に記載されている。
上記した構成のＰＬＬ回路では、外部リファレンスクロック信号と、帰還信号との位相差を利用して、クロック信号の周波数を補正している。即ち、入力信号と出力信号との差を利用して、出力信号を補正している。この様な補正は他の装置でも行われており、例えば、モータの回転数制御装置、温度制御装置に於いても基本的には同様な手法が適用されている。
【発明の開示】
【０００３】
上記構成の一般的なＰＬＬにおいては、その逓倍率は、参照クロック分周部（１／Ｍ）とフィードバッククロック分周部（１／Ｎ）の２つの組合せ（Ｎ／Ｍ）によって決定されていた。したがって、この２つの整数の組合せ（Ｎ／Ｍ）で実現できる数値として、ＮやＭの値が大きくなる逓倍率を選んだ場合、参照クロックが一定の場合には、位相比較部に到達する信号の周波数が低くなるという問題があった。
また、ＰＬＬのようなサンプル値系において、サンプル周波数は、扱える信号の周波数の上限に決定的である。したがって、ＰＬＬのループフィルタ（ＬＰＦと以下称する）のカットオフ周波数は、低下せざるを得ない。ＬＰＦのカットオフが低下すると、ＶＣＯ（発振器）などに起因するループのノイズに対して、回路全体が鈍感になるため、ジッタの増加の要因となる問題があった。
更に、デバイダが非同期であったため、位相遅延の温度特性が悪い、クロックの立ち上がり干渉が発生するという問題もあった。
また、上記した問題は、他の制御装置、例えば、モータの回転を制御する装置や温度制御装置においても発生する虞がある。
本発明は上述した問題点を鑑みて成されたものである。本発明の主な目的は、ジッタが低減されたＰＬＬ回路および制御装置を提供することにある。
本発明は、参照クロックが逓倍された発振クロックを出力し、前記参照クロックと前記発振クロックとの位相差に基づく補正信号を利用して前記発振クロックを補正するＰＬＬ回路に於いて、前記参照クロックと同期性を有する第１波形信号を生成する信号生成部と、前記参照クロックよりも高い頻度で前記第１波形信号をサンプリングして第１サンプル値を得るサンプル部と、前記ＰＬＬ回路が安定状態の場合の波形に基づく第２波形信号をサンプリングした第２サンプル値と前記第１サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、前記補正信号に基づいて補正された前記発振クロックを出力する出力部と、を具備することを特徴とする。
本発明は、入力信号と出力信号との差を示す補正信号を利用して前記出力信号の特性を補正する制御装置に於いて、前記入力信号と同期性を有する第１波形信号を生成する信号生成部と、前記入力信号の周期よりも高い頻度で前記第１波形信号をサンプリングして第１サンプル値を得るサンプル部と、前記制御装置が安定状態の場合の波形に基づく第２波形信号をサンプリングした第２サンプル値と前記第１サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、前記補正信号に基づいて補正された前記出力信号を出力する出力部と、を具備することを特徴とする。
本発明によれば、第１に、入力信号と周期性を有する第１波形信号を生成し、この第１波形信号を高い頻度でサンプリングしたサンプル値を用いて、出力信号を補正している。従って、従来よりも高い頻度で出力信号の補正が行われるので、ジッタを低減させて、出力信号の特性（たとえば周波数）を所定の値にすることができる。
更に、本発明のＰＬＬ回路では、クロック分周部を必要としないので、ＬＰＦのカットオフ周波数が低下しない。結果的に、更にジッタが低減されたＰＬＬが提供される。
第２に、クロック分周期によらずデジタル回路により発振器の発振周波数を制御しているので、１つの参照クロックから周波数の異なる複数の発振クロックを生成することが可能となる。従って、参照クロックを発振するクリスタルを共通化することによりその個数を低減してＰＬＬ回路を構成するのに必要とされるコストを低減できる。
第３に、感度関数と、相補感度関数の制約が少ないので、オーディオ機器のようにＰＬＬが組み込まれる機器の設計が容易となる。
第４に、ＶＣＯの制御回路をデジタル回路で制御するため、状況に応じてゲインを調節することにより動作状態を変更することができる。
第５に、従来のＰＬＬ回路で必要とされていたデバイダが不要とされるため、非同期回路が無くなり移送遅延の温度特性が良い。更に、同様の理由により、クロックの立ち上がり干渉が少なくなる。
【図面の簡単な説明】
【０００４】
第１図は本発明の制御装置の一例であるＰＬＬ回路の構成を示すブロック図であり、第２図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）および（Ｃ）は波形図であり、第３図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）は波形図であり、第４図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）は波形図であり、第５図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）は波形図であり、第６図は本発明のＰＬＬ回路を説明するための波形図であり、第７図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）はブロック図であり、第８図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はブロック図であり、（Ｂ）はグラフであり、第９図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）はＰＬＬ回路を部分的に示す図であり、（Ｂ）および（Ｃ）は波形図であり、第１０図は本発明の他のＰＬＬ回路を説明するためのブロック図であり、第１１図は本発明の他のＰＬＬ回路を説明するためのブロック図であり、第１２図は本発明のＰＬＬ回路を説明するための図であり、（Ａ）〜（Ｃ）ＰＬＬ回路に含まれる信号生成部を示す図であり、（Ｄ）は波形図であり、  第１３図は（Ａ）は従来のＰＬＬ回路を使用して行った実験結果を示すグラフであり、（Ｂ）〜（Ｄ）は本発明のＰＬＬ回路を使用して行った実験結果を示すグラフであり、第１４図は（Ａ）は従来のＰＬＬ回路を使用して行った実験結果を示すグラフであり、（Ｂ）は本発明のＰＬＬ回路を使用して行った実験結果を示すグラフであり、第１５図は従来および本発明のＰＬＬ回路を使用して行った結果を示すグラフであり、第１６図は背景技術のＰＬＬ回路を説明するためのブロック図である。
【符号の説明】
【０００５】
１０Ａ    ＰＬＬ回路                  １００    ＰＵＬＬ回路
１０Ｂ    ＰＬＬ回路                  １０１    位相比較回路
１０Ｃ    ＰＬＬ回路                  １０２    ローパスフィルタ回路
１２      信号生成部                  １０３    ＶＣＯ回路
１２Ａ    信号生成部                  １０４    分周回路
１２Ｂ    信号生成部
１２Ｃ    信号生成部
１４      サンプル部
１６      比較部
１８      制御部
２０      出力部
２２      記憶部
２２Ａ    アドレスインクリメンタル
２２Ｂ    メモリ
２４      参照クロック
２６      第１サンプル値
２６Ａ    第１サンプル値
２８      第１補正信号
３０      第２補正信号
３２      発振クロック
３４      第２サンプル値
３４Ａ    第２サンプル値
３６      第１波形信号
３６Ａ    第１波形信号
３８      第２波形信号
４４      レベル差
４６      位相差
４８      線形補償部
５０      フィルタ
５２      積分部
５４      分周部
５６      分周部
６０      位相比較部
６２      ループフィルタ
６４      出力部
６６      補償部
６８      比較部
７０      分周部
７２      第１補正信号
７４      第２補正信号
７６      第３補正信号
７８      ＰＬＬ回路
８０      周期測定部
８２      逆数演算部
８４      積分部
８６      比較部
【発明を実施するための最良の形態】
【０００６】
本発明の実施の形態にかかるＰＬＬ回路を、図を参照して以下説明する。ここで、以下の実施例では、制御装置の一実施例としてＰＬＬ回路を例示するが、本発明は他の制御機器にも適用可能である。具体的には、本形態のＰＬＬ回路は、ＡＶアンプ、ＴＶ受像機、ＤＶＤプレーヤー、高精度計測装置、温度管理装置、モータの回転制御装置、タービン制御装置等に応用可能である。本形態のＰＬＬ回路をこれらの機器に適用させることで、これらの機器を高速で安定して動作させることができる。
第１図を参照して、本実施の形態のＰＬＬ回路１０Ａは、参照クロック２４が逓倍された発振クロック３２を出力し、参照クロック２４と発振クロック３２との位相差に基づく第１補正信号２８（補正信号）を利用して発振クロック３２を補正するＰＬＬ回路である。さらに、ＰＬＬ回路１０Ａは、参照クロック２４と同期性を有する第１波形信号３６を生成する信号生成部１２と、参照クロック２４よりも高い頻度で第１波形信号３６をサンプリングして第１サンプル値２６を得るサンプル部１４と、ＰＬＬ回路１０Ａが安定状態の場合の波形に基づく第２波形信号３８をサンプリングした第２サンプル値３４と第１サンプル値２６とを比較して両者の差に基づく第１補正信号（補正信号）を出力する比較部１６と、第２補正信号（補正信号）に基づいて調整された発振クロック３２を出力する出力部２０と、を主要に具備する構成となっている。
さらに、本実施の形態のＰＬＬ回路１０Ａの概略的機能を説明すると、ＰＬＬ回路１０Ａは、外部から入力された参照クロック２４の周波数（ｆｒ）を基準として、ｆｒが所定倍（逓倍）された周波数（ｆｏ）の発振クロック３２を外部に出力している。さらに、ＰＬＬ回路１０Ａでは、参照クロック２４と発振クロック３２との位相差を利用して、出力部２０から出力される発振クロック３２の周波数を所定の値に補正している（即ち、発振クロック３２に含まれるジッタを低減させている）。
ＰＬＬ回路１０Ａの特徴的な部分は、信号生成部１２と、サンプル部１４と、記憶部２２と比較部１６とにある。信号生成部１２により第１波形信号３６が生成され、サンプル部１４にて第１波形信号３６をサンプリングすることにより、第１サンプル値２６が生成される。一方、記憶部２２は、ＰＬＬ回路１０Ａが安定状態の場合の第２波形信号３８を記憶している。そして、この第２波形信号３８をサンプリングした第２サンプル値３４が比較部１６に伝送される。比較部１６では、第１サンプル値２６と第２サンプル値３４とを比較し、両者の位相差を示す第１補正信号２８が制御部１８に伝送される。
一般的なＰＬＬ回路と本実施の形態のＰＬＬ回路１０Ａとを比較した場合、ＰＬＬ回路１０Ａが分周回路を不要にできる点が大きく異なる。即ち、従来例では、フィードバックされる発振クロックが分周部により分周されていたので、その分発振クロックの周波数を補正する頻度が少なくなり、ジッタの値が大きくなっていた。本実施の形態では、この分周部を不要にすることにより、発振クロックを補正する頻度を多くして、ジッタを少なくしている。したがって、発振クロック３２の周波数の実測値と設計値との誤差を極めて小さくすることができる。
次に、第２図以降の各図を参照して、ＰＬＬ回路１０Ａを構成する各部位の構成および機能を詳細に説明する。第２図（Ａ）はＰＬＬ回路１０Ａを示すブロック図であり、第２図（Ｂ）は第１波形信号３６等を示す波形図であり、第２図（Ｃ）は他の第１波形信号３６Ａを示す波形図である。
第２図（Ａ）を参照して、信号生成部１２には参照クロック２４が入力され、この入力された参照クロック２４と同期性を有する第１波形信号３６が信号生成部１２から出力される。入力される参照クロック２４は波形が四角形形状のデジタルデータである。更に、参照クロック２４の周波数は、ＰＬＬ回路１０Ａがオーディオ回路に使用される場合は５ＭＨｚ〜５０ＭＨｚであり、映像信号に使用される場合は２７ＭＨｚ〜１０８ＭＨｚであり、ＤＶＤプレーヤーやＳ−ＡＴＡに使用される場合は３ＧＨｚ〜１０ＧＨｚである。
第２図（Ｂ）では、ＰＬＬ回路１０Ａに入力される参照クロック２４と、ＰＬＬ回路１０Ａから出力される発振クロック３２と、信号生成部１２により生成される第１波形信号３６の波形図が示されている。これらの波形図では、横軸が時間軸であり、縦軸が電圧値または電流値（レベル）を示している。
ここでは、一実施例として、発振クロックの周波数は、参照クロック２４の４倍であり、逓倍Ｋ＝４となっている。したがって、参照クロック２４の信号の立ち上がりが２つ存在する期間内に、発振クロック３２の信号の立ち上がりは８個存在する。ここで、実際の機種においては、逓倍Ｋの値は例えば２５６や５１２程度である。
上記参照クロック２４を基にして生成される第１波形信号３６は、参照クロック２４の一周期内に於いて少なくとも一回の増加減少を行う波形を有するアナログ信号（連続した信号）である。ここでは、参照クロック２４の一周期内において１つの波型形状を呈するアナログ信号が第１波形信号３６として採用されている。ここで、第１波形信号３６は、必ずしも滑らかな形状を呈する必要はなく、図示されている曲線のように若干変則的な形状でもよい。第１波形信号３６は、参照クロック２４と同様のタイミングで、繰り返しの形状を呈する波形である。
ここで、同期性を有するとは、参照クロック２４の値（電圧値または電流値）が変化するサイクルと、第１波形信号３６の変化のサイクルとが等しいことを意味する。即ち、参照クロックが１回のオンオフを行う間に、第１波形信号３６は一周期分のカーブを描く。
第２図（Ｃ）を参照して、第１波形信号３６Ａは、参照クロック２４と同期して増加減少する波形であれば、さまざまな形状の波形を採用することができる。第１波形信号３６Ａの波形形状は、この図に示されているような鋸型形状、サイン波、コサイン波、三角波、等またはこれらの組み合わせが採用される。ここで、第１波形信号３６Ａが、鋸型形状、サイン波、コサイン波または三角波の場合は、第２図（Ａ）に示す記憶部２２は不要にすることが可能であり、演算部によりこれらの波形が算出される。
ここで、第１波形信号３６の波形としては、直線的な形状よりも曲線的な形状が好適である。その理由は、第２図（Ｃ）に示すような垂直な形状を有する波形を電気回路で実現することは容易ではないからである。曲線的な波形の波形信号は、直線的なものよりは容易に誤差を少なくして生成することができる。
信号生成部１２により生成された第１波形信号３６は、サンプリングを行うためにサンプル部１４に伝送される。
第３図を参照して、サンプル部１４に関して説明する。第３図（Ａ）はＰＬＬ回路１０Ａを示すブロック図であり、第３図（Ｂ）はサンプリングを示す波形図である。
第３図（Ａ）を参照して、サンプル部１４には、信号生成部１２により生成された第１波形信号３６が入力されると共に、出力部２０から回路の外部に出力される発振クロック３２が帰還（フィードバック）される。そして、サンプル部１４では、参照クロック２４よりも周波数が高い（周期が短い）発振クロック３２により、第１波形信号３６のサンプリングを行っている。換言すると、発振クロック３２が立ち上がるタイミングのすべての時点において、第１波形信号３６をサンプリングして、サンプル値を得る。ここで、後述するように、帰還される発振クロック３２を分周部で分周することで、サンプリングの個数を少なくすることもできる。
第３図（Ｂ）を参照して、ここでは、参照クロック２４の一周期内において、発振クロック３２が立ち上がるタイミングにて８回のサンプリングが行われている。したがって、このサンプリングにより、８個の第１サンプル値２６が得られる。
サンプル部１４により生成された複数の第１サンプル値２６は、比較部１６に伝送される。
第４図を参照して、記憶部２２に関して説明する。第４図（Ａ）はＰＬＬ回路１０Ａのブロック図であり、第４図（Ｂ）は第２サンプル値３４の詳細を示す波形図である。
第４図（Ａ）を参照して、記憶部２２には、ＰＬＬ回路１０Ａが安定状態の場合の第１サンプル値２６がサンプル部１４から入力される。この第１サンプル値２６が、比較対象の第２サンプル値３４として記憶部２２に記憶される。また、他の部位で生成された（算出された）第２波形信号３８をサンプリングすることにより生成された第２サンプル値３４が記憶部２２に記憶されても良い。更には、記憶部２２が、演算により理想的な波形である第２波形信号を生成する波形生成部として機能しても良い。第２サンプル値３４は、比較部１６に伝送される。
ここで、安定状態とは、ＰＬＬ回路１０Ａがロックされた状態であり、更には、ジッタが全く（殆ど）無い状態である。ここで、記憶部２２は、半導体メモリやディスク型記憶媒体である。この記憶部２２には、第２波形信号３８またはこれをサンプリングした第２サンプル値３４が記憶されている。
第４図（Ｂ）を参照して、理想的な波形形状である第２波形信号３８を、発振クロック３２が立ち上がるタイミングでサンプリングすることにより、第２サンプル値３４が得られる。ここで、第２波形信号３８がサンプリングされるタイミングは、サンプル部１４にて第１波形信号３６がサンプリングされるタイミングと同時である。更に、サンプル部１４にてサンプリングされる第１サンプル値２６と、記憶部２２に記憶される第２サンプル値３４の個数は同じである。
ここで、第２サンプル値３４に関しては、必ずしも発振クロック３２を使用して第１サンプル値２６と共に生成されなくてもよい。即ち、あらかじめ用意された第２波形信号３８に基づく第２サンプル値３４が記憶部２２に記憶されてもよい。第２波形信号３８は、計算やコンピュータ演算等による理論値、数値、数式により算出できる。更には、安定な状態のＰＬＬ回路１０Ａから得られたサンプル波形も利用できる。更にまた、これらの方法により得られた波形に平滑化等の演算を施した波形も使用できる。
第５図および第６図を参照して、第１サンプル値２６と第２サンプル値３４とを比較する比較部１６を説明する。第５図（Ａ）はＰＬＬ回路１０Ａを示すブロック図であり、第５図（Ｂ）は各信号の波形を示す波形図であり、第６図は比較の詳細を示す波形図である。
第５図（Ａ）を参照して、比較部１６では、第１サンプル値２６と第２サンプル値３４のレベル（電圧値または電流値）が比較され、このレベルの差に応じた第１補正信号２８が比較部１６から出力される。
第５図（Ｂ）を参照して、比較部１６では、参照クロック２４、発振クロック３２、第１波形信号３６および第２波形信号３８が図示されている。ここでは、安定状態の理想的な波形である第２波形信号３８と比較して、第１波形信号３６の位相が進んでいる場合に関して説明する。
比較部１６では、発振クロック３２が立ち上がる各タイミングにて、第１波形信号３６に含まれる第１サンプル値２６Ａと、第２波形信号３８に含まれる第２サンプル値３４とのレベルを比較している。ここでは、紙面上にて左側から５番目の発振クロック３２が立ち上がるタイミング（一点鎖線にて示されるタイミング）で、第１サンプル値２６Ａと第２サンプル値３４とを比較する場合を説明する。
第６図は、第１波形信号をサンプリングした第１サンプル値２６Ａと、第２波形信号３８をサンプリングした第２サンプル値３４Ａとの比較を説明するための波形図である。この図では、１つの波形図に第１波形信号３６と第２波形信号３８とを重ねて図示しており、第１波形信号３６は実線にて示されており、第２波形信号３８は点線にて示されている。そして、両信号をサンプリングしたタイミングが紙面上にて垂直に一点鎖線にて示されている。
この図を参照して、比較部１６では、まず、第１サンプル値２６Ａと第２サンプル値３４Ａとを減算して両者の差（レベル差４４）を求める。次に、両サンプル値がサンプリングされた時点における第１波形信号３６の変化の割合を基に、レベル差４４から位相差４６（時間差）を算出する。
さらにここで、第１波形信号３６が増加期間におけるレベル差４４と位相差４６との関係（換算式）と、第１波形信号３６が減少期間における両者の関係とは異なる。即ち、増加期間における両者の換算式の係数と、減少期間における換算式の係数とは、符号が逆となっている。
比較部１６は、換算された位相差に基づく第１補正信号２８を制御部１８に出力する。
第７図を参照して、制御部１８を説明する。第７図（Ａ）はＰＬＬ回路１０Ａを示すブロック図であり、第７図（Ｂ）は制御部１８の内部を示すブロック図である。
第７図（Ａ）を参照して、制御部１８には、位相差を示す第１補正信号２８が入力される。更に、第１補正信号２８が変換された第２補正信号３０が制御部１８から出力部２０に伝送される。
第７図（Ｂ）を参照すると、制御部１８は、線形補償部４８と、フィルタ５０と積分部５２が含まれている。線形補償部４８は、入力される第１補正信号２８が非線形の性質を有する場合に、この非線形形状を線形化するための部位である。またフィルタ５０は、通常の２次ローパスフィルタ、３次ローパスフィルタ、ラグリード型フィルタが採用され、所定の周波数帯の信号が除去される。更に、フィルタを通過した信号は、積分部５２により積分されて、第２補正信号３０として出力部２０に伝送される。
第８図（Ａ）および第８図（Ｂ）を参照して、出力部２０（可変周波数発振器）では、入力された制御量の大きさ（第２補正信号の電圧）に応じた周波数の発振クロック３２を外部に出力する。出力部に印加される電圧値と発振クロック３２の周波数との間には、正の線形な相関関係がある。
第８図（Ａ）を参照して、第１サンプル値２６の位相が第２サンプル値３４の位相よりも進んでいる場合は、制御部１８から出力部に印加される第２補正信号３０の電圧値が低くされて、発振クロック３２の周波数が低下される。一方、両者の関係が逆の場合は、第２補正信号３０の電圧値が高くされて、発振クロック３２の周波数が高くされる。
以上が、ＰＬＬ回路１０Ａに関する説明である。
第９図を参照して、次に、第１波形信号３６を用いて逓倍率を実現する事項を詳細に説明する。第９図（Ａ）は本願発明のＰＬＬ回路を部分的に示すブロック図であり、第９図（Ｂ）は逓倍率が４の場合の第１波形信号の波形図であり、第９図（Ｃ）は逓倍率が４／３の場合の第１波形信号の波形図である。
第９図（Ａ）を参照して、本願発明では、サンプル部１４により生成された第１サンプル値２６と、メモリ２２Ｂから読み出された第２サンプル値３４とを比較して、両者の位相差を出力することにより、所定の逓倍率を実現している。
第１サンプル値２６は、参照クロック２４に同期して信号生成部１２により生成された第１波形信号３６を、サンプル部１４にて発振クロックのタイミングでサンプリングして得られる。
一方、第２サンプル値３４は、ジッタを含まない理想的な波形信号が所定のタイミングでサンプリングされた値であり、予めメモリ２２Ｂに記憶されている。そして、アドレス信号をインクリメントさせるアドレスインクリメンタ２２Ａから出力されたアドレス信号がメモリ２２Ｂに入力され、このアドレス信号が示すメモリに記憶された第２サンプル値３４が出力される。
比較部１６では、入力された第１サンプル値２６と第２サンプル値３４とが比較され、両者の差を示す位相差の信号が外部に出力される。そして、位相差を示す出力に基づいてＶＣＯが生成する信号の周波数が増減される。
第９図（Ｂ）は逓倍率Ｍが４の場合の第１波形信号３６を示している。この場合は、出力される発振クロックのタイミングにて、第１波形信号３６のサンプリングが行われて第１サンプル値２６が得られる。一方、メモリ２２Ｂには、理想的な形状の第１波形信号を、参照クロック２４を４分割したタイミングにてサンプリングした第２サンプル値３４が記憶されている。そして、個々の第１サンプル値２６と、対応する第２サンプル値３４とを比較部１６にて比較し、両者の位相差に基づいてＶＣＯの周波数を制御している。このことにより、参照クロック２４の４倍の周波数を持つ発振クロックが得られる。
第９図（Ｃ）を参照して、次に、逓倍率が４／３の場合におけるサンプリングを説明する。この場合は、出力される発振クロックのタイミングにて第１波形信号３６のサンプリングが行われて、第１サンプル値２６が得られる。また、メモリ２２Ｂには、３サイクル分の第１波形信号３６を４分割したタイミングにてサンプリングした第２サンプル値３４が記憶されている。そして、個々の第１サンプル値２６を、対応する第２サンプル値３４と比較し、両者の位相差に基づいてＶＣＯの出力を調節することで、参照クロックの４／３倍の周波数を備えた発振クロックが得られる。
上記した構成により、従来用いられていた分周期を不要にして、所定の逓倍率を持つ発振クロックが生成される。
第１０図を参照して、他の形態のＰＬＬ回路１０Ｂの構成を説明する。この図に示すＰＬＬ回路１０Ｂの基本的な構成は上述したＰＬＬ回路１０Ａと同様であり、相違点はＰＬＬ回路１０Ｂが分周部５４を具備する点にある。
具体的には、出力部からサンプル部１４にフィードバックされる発振クロック３２の経路の途中に分周部５４が設けられている。更に、信号生成部１２の前段に分周部５６が設けられており、参照クロック２４は、分周部５６にて分周された後に信号生成部１２に入力される。
上記した両分周部を設けることで、参照クロック２４と発振クロック３２との比率（逓倍）を所定の値にすることができる。例えば、便宜的に、参照クロックの周波数をｆｒとし、発振クロックの周波数をｆｏとする。更に、分周部５４にて周波数が１／Ｎにされ、分周部５６にて周波数が１／Ｍにされるとすると。これらの変数の間には、
ｆｏ  ＝  Ｍ・ｆｒ／Ｎ  の関係式が成り立つ。
ここで、自然数であるＭやＮは、分周比と一般的に称されている。
即ち、２つの分周部を使用することにより、ｆｒとｆｏとの比率を所定の値にすることができる。このことにより、所定の周波数を有する発振クロック３２がＰＬＬ回路１０Ｂから出力される。
また、第１０図に示された構成から参照クロック２４を分周する分周部５６を省いて、分周機能として分周部５４のみを備えた構成にしてもよい。このようにすることで、分周部５４にて周波数が低減された発振クロック３２が、サンプル部１４にフィードバックされる。したがって、発振クロック３２をそのままサンプル部１４に入力していたＰＬＬ回路１０Ａと比較すると、サンプル部１４にてサンプリングに必要とされる計算量が削減されて、回路規模を小さなものにすることができる。更には、記憶部２２が記憶すべき第２サンプル値３４の個数や比較部１６の計算量も削減される。
第１１図を参照して、他の形態のＰＬＬ回路１０Ｃの構成を説明する。この図に示すＰＬＬ回路１０Ｃの構成は、上記したＰＬＬ回路１０Ａと基本的には同様である。ＰＬＬ回路１０Ｃでは、従来型のＰＬＬ回路７８に、第１波形信号３６を発生させる補償部６６と、第１波形信号３６を用いて発振クロック３２のジッタを検出する比較部６８とを追加した構成となっている。本願発明に基づく新規なＰＬＬ回路を新たに設計する際には第１図に示したＰＬＬ回路１０Ａの構成となるが、既存のＰＬＬ回路に本願発明を適用させる場合はこの図に示すＰＬＬ回路１０Ｃの構成が好適である。
この図に示すＰＬＬ回路１０Ｃでは、従来型のＰＬＬ回路７８が内蔵されている。ＰＬＬ回路７８は上記した従来型と同様の構成を備え、具体的には、位相比較部６０と、ループフィルタ６２と、出力部６４と、分周部７０とを備えている。
このＰＬＬ回路７８では、先ず、位相比較部６０にて、入力された参照クロック２４と、分周部７０を経た発振クロック３２とが比較される。そして、発振クロック３２と参照クロック２４との位相差に基づく第１補正信号７２がループフィルタ６２（ローパスフィルタ）に入力される。ループフィルタ６２にて高周波成分が除去された第２補正信号７４は、ＶＣＯである出力部６４に入力され、入力された第２補正信号７４の電位に応じた周波数の発振クロック３２が出力される。
ここで、例えば、分周部にて発振クロック３２の周波数が１／４に分周されていたら、周波数が１／４とされた発振クロック３２と参照クロック２４とが同期するように調整されるので、結果的に参照クロックの４倍の周波数を備えた発振クロック３２が得られる。
一方、参照クロック２４は補償部６６にも入力され、補償部６６では参照クロック２４に同期した第１波形信号３６が生成される。生成された第１波形信号３６および発振クロック３２は、比較部６８に入力される。ここで、補償部６６は、第１図に示した信号生成部１２と等価である。
比較部６８では、発振クロック３２のタイミングにて第１波形信号３６をサンプリングしてサンプル値（第１サンプル値）を得る。また、比較部６８には、ジッタのない理想的な第１波形信号を所定のタイミングにてサンプリングした場合のサンプル値（第２サンプル値）が記憶されている。そして、比較部６８では、第１サンプル値と第２サンプル値とを比較し、両者の位相差に基づく第３補正信号７６が生成される。生成された第３補正信号７６は、第２補正信号７４と共に出力部６４に入力され、出力部６４から発振される発振クロック３２の周波数が調整される。
また、発振クロック３２が出力部６４から比較部６８へ入力され、第３補正信号７６が比較部６８から出力部６４に入力される経路は、一つのループを構成している。このことから、ＰＬＬ回路１０Ｃは、従来型のＰＬＬ回路７８に、このループを追加した構成であると見なすこともできる。
第２補正信号７４に加えて、第３補正信号７６も出力部６４に入力されることにより、発振クロック３２に含まれるジッタが低減される。具体的には、従来型のＰＬＬ回路７８では、参照クロック２４のタイミングで位相比較部６０による比較が行われていたので、単位時間あたりの比較回数が十分でなく、ジッタの低減には限界があった。ここでは、位相比較部６０に加えて、比較部６８によっても出力部６４から出力される発振クロック３２の周波数を調整している。そして、比較部６８では、参照クロック２４よりも周波数が高い発振クロック３２のタイミングにて発振クロック３２のジッタが検出され、このジッタを補正するための第３補正信号７６が生成されている。
更に、本実施の形態では、感度関数と相補感度関数の制約を小さくすることができる。ここで、感度関数とは、ループの内部で発生した雑音を出力に与える程度を表す関数である。そして、相補感度関数とは入力される参照クロックに含まれる雑音を出力に与える程度を表す関数であり、感度関数と加算すると１となる関数である。
具体的には、本実施の形態では、発振クロックのタイミングにてオーバーサンプリングを行っているので、ループゲインを上げることができる。従って、ノイズに対する感度関数の程度が低くなり、ループの内部のノイズが出力に与える影響が減少される。
しかしながら、この様に感度関数の値が小さくなると、この感度関数と加算すると１となる性質を有する相補感度関数の値が大きくなり、参照クロックに含まれるノイズが出力に与える影響が大きくなる。
この相補感度関数の問題を緩和するためには、平滑化フィルタにより参照クロックに含まれるノイズを除去することが有効である。本実施形態では、信号生成部１２にて第１波形信号３６の波形を調整することにより、平滑化フィルタを持たせたことと同等の効果を奏し、結果的に相補感度関数の問題を緩和している。
しかしながら、フィルタと同等の性質を有する信号生成部１２を備えると、本来の参照クロックの変動に信号生成部１２が素早く追従できなくなる問題が発生する。更に、起動時の最大の問題であるロックアップ時間が遅くなる問題があった。
そこで、本実施形態では、図１２を参照して以下に説明する構成の信号生成部１２を採用している。
第１２図を参照して、第１図に示す信号生成部１２の詳細を説明する。第１２図（Ａ）、第１２図（Ｂ）および第１２図（Ｃ）は、それぞれ構成が異なる信号生成部１２Ａ、１２Ｂ、１２Ｃを示すブロック図であり、第１２図（Ｄ）は第１波形信号３６等の波形を示す波形図である。ここでは、第１波形信号３６としては、増分が一定の鋸型のデジタル信号が示されている。ここで、上記したように第１波形信号３６としてはアナログ信号が採用されても良い。
上記したように、本発明では、第１図に示す信号生成部１２にて第１波形信号３６を生成し、この信号を発振クロック３２にてサンプリングして、位相差を検出してフィードバックを行っている。このことから、本願発明に於いては第１波形信号３６の形状が重要であり、この信号が所定の形状であればジッタを極めて小さくなり、この信号が誤差を持つと、位相差の算出にも誤差が含まれることとなりジッタ特性が悪化してしまう。
このため本発明では、生成された第１波形信号３６の一周期の終端に於ける値と、所定の値とを比較して、両者の差に基づいて、次の周期における第１波形信号３６の増分を調整している。この事項を具体的に以下に説明する。
第１２図（Ａ）を参照して、信号生成部１２Ａでは、周期測定部８０と、逆数演算部８２と、積分部８４とを備えて構成されている。周期測定部８０は、入力された参照クロック２４の周期Ｔを測定する部位であり、測定された周期Ｔの逆数（１／Ｔ）が逆数演算部８２により算出される。そして、積分部８４では、周期Ｔに渡り逆数１／Ｔを積分することにより、鋸波の第１波形信号３６が生成される。
上記した構成の信号生成部１２Ａによれば、単に第１波形信号３６を生成することは可能となる。しかしながら、上記した積分器では、周期の逆数である１／Ｔを積分することにより第１波形信号３６を生成しているので、その精度を向上させるためには逆数演算部８２にて多ビットの除算が必要になる。そして、多ビットの除算を行うと回路規模が大きくなるか、あるいは計算に必要とされる時間が長くなる恐れがある。
そこで本発明では、第１波形信号３６の精度を高めるために、逆数演算部８２の演算処理を複雑化させるのではなく、生成された第１波形信号３６の誤差をフィードバックさせる構成としている。
第１２図（Ｂ）に示す信号生成部１２Ｂの構成は、上記した信号生成部１２Ａに加えて、積分部８４の後段に比較部８６が加えた構成と成っている。比較部８６では、積分部８４により生成される鋸波のピークの値（参照クロック２４の終端に於ける値）と、所定の値（２π）とを比較し、両者の誤差を積分部８４にフィードバックしている。即ち、フィードバックされる誤差に値に応じて、積分部８４における増分（１／Ｔ）を補正する。
この様にフィードバックによる補正を行うことで、逆数演算部８２の除算の精度が高くなくても、入力される参照クロック２４の周波数が一定であれば、比較部８６による補正により積分部８４により生成される第１波形信号３６の精度が向上される。また、上記したフィードバックに必要とされる回路の規模は、高精度の除算器を構成するのに必要とされる回路よりも小規模であるので、装置全体の回路規模を縮小することができる。
また、入力される参照クロック２４の周波数が変化した直後に於いては、第１波形信号３６の精度は保証されない。しかしながら、参照クロック２４の周波数が変化した直後は、ジッタは問題にならない。
第１２図（Ｃ）に示す信号生成部１２Ｃの構成は、上記した信号生成部１２Ｂと基本的には同様であり、相違点は比較部８６により検出された誤差が逆数演算部８２にフィードバックされることにある。この様にすることで、比較部８６により誤差が検出されたときに、鋸波である第１波形信号３６のピーク値を所定の値（２π）にする迄の時間を短縮できる効果がある。即ち、第１２図（Ｄ）の波形図に示すように、参照クロック２４のある周期に於いて第１波形信号３６のピークの値が所定の値（２π）よりも大きくなったとしても、第１２図（Ｃ）に示したフィードバックを行うことにより、次の周期にて第１波形信号３６のピークの値を所定の値（２π）に補正することができる。
このことの詳細を、第１２図（Ｃ）および第１２図（Ｄ）を参照して、以下に説明する。先ず、周期測定部８０により計測された参照クロック２４の周期Ｔ秒に対して、逆数演算部８２の逆数演算の結果が１／Ｔではなく、誤差が生じてτであったとする。この様に逆数演算部８２にて誤差が生じると、第１２図（Ｄ）に示すタイミングＴ１にて、第１波形信号３６のピークの値が２πと成らず、それよりも大きな値（または小さな値）となる。
そして、このτをＴ秒間積分して２πとの差を求めると次のようになる。
式１：２πτＴ−２π＝２π（τＴ−１）
更に、上記式１により求められた値を除算器により２πＴで除算した後に、τから引くと、
式２：τ−２π（τＴ−１）／２πＴ＝τ−τ＋１／Ｔ＝１／Ｔ
となる。即ち、逆数演算部８２により算出された演算結果に誤差が含まれていたとしても、上記した１回の修正動作により、積分部８４の増分が１／Ｔに収束される。即ち、誤差が発生した次の周期の終端（Ｔ２）に於ける第１波形信号３６のピークの値は、所定の値である２πとされる。
上記の原理は、例えば天秤を使用した重さの測定と類似している。具体的には、天秤では、秤の傾きを見ながら分銅を加減して、秤が水平に成ったときに分銅の重さと被測定物の重さが等しくなる。上記では、τが分銅の重さ、τをＴ秒間積分して２πを引いた値が秤の傾きであると見なすことができる。そして、上記式１にて求められる値〔２π（τＴ−１）〕は逆数演算の結果に誤差が生じた場合における、第１波形信号３６のピーク値の誤差である。そして式２では、式１にて求められた値を除算器（逆数演算部８２）により２πＴで除算することで、τの補正量を算出している。この様にすることで、一回の補正により分銅の重さが適切に補正され、秤は必ず水平とされる。
上記した構成の信号生成部１２により、参照クロックの周波数が変化しても、この変化に第１波形信号を高速に追従させてロックすることができる。
また、ＰＬＬ回路がロックして安定化すると、第１波形信号３６による信号生成部１２の補正を小さくして、その平滑化フィルタとしての効果を大きくして定常時のフィルタ特性に戻している。
以上のことにより、本実施形態では、相補感度関数の問題を解決して、オーバーサンプリングの効果を引き出している。
第１３図から第１５図を参照して、次に、上記構成の本願発明のＰＬＬ回路による効果を説明する。
第１３図を参照して、ステップ応答の観点から本発明のＰＬＬ回路と、従来型のＰＬＬ回路とを比較する。ここでは、ＰＬＬ回路に入力される参照クロックの周波数を変化させた時に、ＶＣＯ（第１図に示す出力部）に印加される電圧の値を計測して実験を行っている。ここで、第１３図の各図に於いて、横軸は入力される参照クロックの周波数が変化したときからの経過時間を示し、縦軸はＶＣＯに印加される電圧値を示している。ＶＣＯに印加される電圧値が一定であればＶＣＯから出力される発振クロックの周波数が安定しており、この電圧値に変動があればＶＣＯから出力される発振クロックの周波数が不安定であることを示している。
第１３図（Ａ）は従来型のＰＬＬ回路に対して上記実験を行った結果を示し、第１３図（Ｂ）から第１３図（Ｄ）は、逓倍率がそれぞれ４倍、８倍、１６倍の本願発明のＰＬＬ回路に対して行った実験結果を示す。ここで、本願発明のＰＬＬ回路では、出力される発振クロックと同じタイミングにてサンプリングを行うので、上記した逓倍率はサンプリングの回数の比に等しい。
第１３図（Ａ）を参照して、従来型のＰＬＬ回路では、入力される参照クロックの周波数が変化すると、電圧値が上昇して一定値に安定していない。具体的には、参照クロックの周波数が変化してから０．０３５ｓｅｃ経過した時点でも、電圧値が安定していない。このことから、従来型のＰＬＬ回路では自然角周波数を高く設定することが困難であることが理解できる。
第１３図（Ｂ）を参照して、逓倍率を４とした本願発明のＰＬＬ回路では、参照クロックの周波数が変化した直後では電圧値は不安定となるものの、０．０１ｓｅｃ程度経過した時点で電圧値が安定している。この様に、本願発明のＰＬＬ回路が従来型のＰＬＬ回路よりも早期に電圧が安定する理由は、サンプリングにより補正を行う回数が従来例よりも多いからである。
第１３図（Ｃ）を参照して、逓倍率を８とした本願発明のＰＬＬ回路では、参照クロックの周波数が変化してから０．００５ｓｅｃ経過した時点で、電圧値が安定している。
更に、第１３図（Ｄ）を参照して、逓倍率を１６とした本願発明では、電圧値が安定するまでの時間が更に短くなり、０．００２ｓｅｃ経過した時点で電圧値が安定する。
以上のことから、本願発明のＰＬＬ回路によれば、参照クロックの周波数が変化してから、ＶＣＯに印加される電圧値が安定するまでの時間が短くなるので、自然角周波数を高く設定できる。即ち、本願発明のＰＬＬ回路は、従来型のものよりも周波数ステップ応答に優れている。
第１４図を参照して、次に、位相比較周波数とジッタとの関連を、従来型のＰＬＬ回路および本願発明のＰＬＬ回路の両方について調べた実験を説明する。ここで、第１４図（Ａ）は従来型のＰＬＬ回路の実験結果を示し、第１４図（Ｂ）は本願発明のＰＬＬ回路の実験結果を示している。そして、第１４図（Ａ）および第１４図（Ｂ）に示すグラフでは、横軸がＶＣＯから出力される発振クロックの周波数を示し、縦軸はジッタの割合を示している。
そして、ここでは、ＰＬＬ回路に備えられるローパスフィルタのダンピングファクターζを変化させて実験を行っており、具体的にはζの値を０．１、０．７および１．２に変化させて実験を行った。ここで、ダンピングファクターとは、ローパスフィルタの特性を示す指標であり、ＰＬＬ回路に内蔵されるローパスフィルタのダンピングファクターは一般的に０．７程度である。
第１４図（Ａ）に示す従来型のＰＬＬ回路を用いた実験結果と、第１４図（Ｂ）に示す本発明のＰＬＬ回路を用いた実験結果とを比較すると、本願発明のＰＬＬ回路ではジッタが少ないことが解る。尚、第１４図（Ｂ）に示す実験結果は、逓倍率を８倍とした本願発明のＰＬＬ回路を使用したものである。
具体的には、第１４図（Ａ）を参照すると、ダンピングファクターζが大きい場合に於いて、ジッタが大きくなることが示されている。特に、ζ＝１．２の場合には、ＶＣＯの出力に含まれるジッタの割合が２０％以上であることを示している。更に、このジッタの割合は周波数に依存せず、ＶＣＯから出力される発振クロックの周波数が１５ｋＨｚと低周波の場合に於いてもジッタの割合は高く、更に、３５ｋＨｚの場合も高い。
一方、第１４図（Ｂ）を参照すると、ζが何れの場合に於いても、ジッタの割合が従来例よりも小さくなっている。特にζ＝１．２の場合では、第１４図（Ａ）に示した従来例と比較すると、ジッタの割合は１／４以下と成っている。
以上の実験結果より、本願発明のＰＬＬ回路では、どのようなζの値であってもＶＣＯの出力に含まれるジッタの量を低減させることができることが明らかになった。
第１５図を参照して、従来型のＰＬＬ回路と本発明のＰＬＬ回路とを、デジタル−アナログ変換回路（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）に適用して実験を行った結果を説明する。この図に示すグラフでは、ＰＬＬ回路を含むＤＡＣが内蔵されたオーディオから出力されるオーディオ信号の周波数を横軸で示している。そして、縦軸はトータルハーモニックディストーション（ＴＨＤと称する）を示している。ＴＨＤとは、出力される信号に含まれるジッタの量を示している。ここでは、従来型のＰＬＬ回路および本発明のＰＬＬ回路の両方に対して、入力に加えられるジッタの量とオーディオ信号の周波数とを変化させて実験を行った。またこのグラフでは、従来型のＰＬＬ回路に対して行った実験結果を点線にて示し、本発明のＰＬＬ回路に対して行った実験結果を実線にて示している。
このグラフを見ても明らかなように、従来例のＰＬＬ回路では、オーディオ周波数が高くなると共に、ＴＨＤの値が増加している。そして、入力ジッタが大きくなると共にＴＨＤの値も大きくなっている。このことから、従来型のＰＬＬ回路が組み込まれたオーディオ装置では、入力にジッタが含まれると、特に高周波帯域でノイズが顕著に発生することとなる。
一方、本願発明のＰＬＬ回路を使用した機器による実験結果はグラフ中に実線にて示されており、上記した従来例のものと比較するとＴＨＤの値が極めて小さく成っている。このことから、本願発明のＰＬＬ回路をオーディオ装置に適用した場合、入力ジッタが出力に与える悪影響を良好に排除することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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