【手続補正書】
【提出日】平成16年8月26日(2004.8.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、
前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、前記一端は前記第２の配線に接続され、互いに並列に配置された複数の第２の記憶素子と、
前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第４の配線と、
前記第２の方向に延在され、前記第４の配線を挟んで前記第２の記憶素子と反対側に設けられ、前記第４の配線と電気的に分離された第５の配線と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、
前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と、
前記第３の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第２の記憶素子と、
前記第２の記憶素子の前記一端をそれぞれ接続し、前記第１の方向に延在され、前記第３の配線と電気的に分離された第４の配線と、
前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第５の配線と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項４】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、
前記第１の配線の前記第１の端部に接続された定電圧発生回路と、
前記第２の配線の前記第４の端部に接続されたスイッチング素子と
を具備し、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記第１の記憶素子の中から選択された選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項５】
前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と
をさらに具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記選択記憶素子に前記第１又は第２の状態を書き込む
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１又は第２の配線に接続された接地回路と
をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記接地回路は、前記第１又は第２の配線の端部に設けられることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記スイッチング素子に接続された接地回路をさらに具備し、
前記スイッチング素子は、前記選択記憶素子に流れる前記電流をオン／オフすることを特徴とする請求項４に記載の半導体記憶装置。
【請求項９】
前記スイッチング素子は、トランジスタであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１０】
前記トランジスタはゲート電極を備え、このゲート電極は読み出しワード線となることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１の方向と前記第２の方向とは直交することを特徴とする請求項１，３，５のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第３の配線は、前記第１の記憶素子と前記第１の配線との接続部と、前記第１の記憶素子と前記第２の配線との接続部とを結ぶ延長線上に配置されることを特徴とする請求項１，３，５のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第３の配線は、書き込みワード線であることを特徴とする請求項１，３，５のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１の記憶素子は、ＴＭＲ素子であることを特徴とする請求項１，３，４のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記ＴＭＲ素子は、
第１の磁性層と、
第２の磁性層と、
前記第１及び第２の磁性層間に形成された第１の非磁性層と
を有することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第１及び第２の磁性層のうち少なくとも一方は、
第１の強磁性層と、
第２の強磁性層と、
前記第１及び第２の強磁性層間に形成された第３の非磁性層と、
を有することを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記第１及び第２の磁性層の一方は磁化固着層であり、
前記第１及び第２の磁性層の他方は磁気記録層である
ことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１８】
前記磁化固着層に接して形成された反強磁性層と
をさらに具備することを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記ＴＭＲ素子は、
第１の磁性層と、
第２の磁性層と、
第３の磁性層と、
前記第１及び第２の磁性層間に形成された第１の非磁性層と、
前記第２及び第３の磁性層間に形成された第２の非磁性層と
を有することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項２０】
前記第１乃至第３の磁性層のうち少なくとも１層は、
第１の強磁性層と、
第２の強磁性層と、
前記第１及び第２の強磁性層間に形成された非磁性層と
を有することを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２１】
前記第１及び第３の磁性層は磁化固着層であり、
前記第２の磁性層は磁気記録層である
ことを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２２】
前記磁化固着層にそれぞれ接して形成された反強磁性層と、
をさらに具備することを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
前記請求項１５に記載された前記第１及び第２の磁性層又は前記請求項１９に記載された前記第１乃至第３の磁性層は、
Ｆｅ，Ｃｏ，Ｎｉ，Ｆｅ合金，Ｃｏ合金，Ｎｉ合金，ＣｒＯ２，ＲＸＭｎＯ２ーｙ，ＮｉＭｎＳｂ，ＰｔＭｎＳｂのいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２４】
前記請求項１５に記載された前記第１及び第２の磁性層又は前記請求項１９に記載された前記第１乃至第３の磁性層は、
Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂのいずれかを含むことを特徴とする半導体記憶装置。
【請求項２５】
前記請求項１５に記載された前記第１の非磁性層又は前記請求項１９に記載された前記第１及び第２の非磁性層は、
Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３のいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２６】
前記請求項１８又は２２に記載された前記反強磁性層は、
Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３のいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２７】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、
前記第２の配線上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に前記第１及び第２の配線と直交する第３の配線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２８】
半導体基板上に複数のゲート電極を形成する工程と、
前記ゲート電極間及び前記ゲート電極上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記ゲート電極と直交する第１の配線を形成する工程と、
前記ゲート電極の上方の前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２９】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上に前記第１の配線と直交する直線状の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、
前記第２の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記第２の配線上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に前記第１及び第２の配線と直交する第３の配線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の第１の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の第２の視点による半導体記憶装置は、上記第１の視点による半導体記憶装置において、前記第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、前記一端は前記第２の配線に接続され、互いに並列に配置された複数の第２の記憶素子と、前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第４の配線と、前記第２の方向に延在され、前記第４の配線を挟んで前記第２の記憶素子と反対側に設けられ、前記第４の配線と電気的に分離された第５の配線とをさらに具備する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第３の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と、前記第３の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第２の記憶素子と、前記第２の記憶素子の前記一端をそれぞれ接続し、前記第１の方向に延在され、前記第３の配線と電気的に分離された第４の配線と、前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第５の配線とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の第４の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、前記第１の配線の前記第１の端部に接続された定電圧発生回路と、前記第２の配線の前記第４の端部に接続されたスイッチング素子とを具備し、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記第１の記憶素子の中から選択された選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の第５の視点による半導体記憶装置は、上記第４の視点による半導体記憶装置において、前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線とをさらに具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記選択記憶素子に前記第１又は第２の状態を書き込む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の第６の視点による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線を形成する工程と、前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、前記第２の配線上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記第１及び第２の配線と直交する第３の配線を形成する工程とを含む。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の第７の視点による半導体記憶装置の製造方法は、半導体基板上に複数のゲート電極を形成する工程と、前記ゲート電極間及び前記ゲート電極上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記ゲート電極と直交する第１の配線を形成する工程と、前記ゲート電極の上方の前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程とを含む。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の第８の視点による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線を形成する工程と、前記第１の配線上に前記第１の配線と直交する直線状の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、前記第２の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記第２の配線上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記第１及び第２の配線と直交する第３の配線を形成する工程とを含む。