【手続補正書】
【提出日】平成16年6月8日(2004.6.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及び直流電圧回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源に接続された一つの半導体チップ内に設けられ第１のノードと第２のノードの間に形成される一つの電流経路に挿入され前記第１のノードを通じて内部電源電圧を供給される内部回路と、
制御電極と前記第１の電源に接続された第１の電流電極と前記第１のノードに接続された第２の電流電極を有する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタの前記第１の電流電極に接続された第１の電流電極と前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された制御電極と前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された第２の電流電極を有する第２の絶縁ゲート型トランジスタと、
前記第２の電源に接続された第１の電流電極と前記第２のノードに接続された第２の電流電極と前記第２のノードに接続された制御電極を有する第３の絶縁ゲート型トランジスタと、
前記第３の絶縁ゲート型トランジスタの前記制御電極に接続された制御電極と前記第２の電源に接続された第１の電流電極と前記第２の絶縁ゲート型トランジスタの前記第２の電流電極に接続された第２の電流電極を有する第４の絶縁ゲート型トランジスタと、
前記第１のノードに内部電源電圧を供給する電圧供給回路と
を備える半導体装置。
【請求項２】
前記第１および第３の絶縁ゲート型トランジスタに流れる電流の方が前記第２および第４の絶縁ゲート型トランジスタに流れる電流よりも多いことを特徴とする、請求項１記載の半導体装置。
【請求項３】
第１の電源と第２の電源に接続された一つの半導体チップ内に設けられ内部電源電圧を供給される内部回路と、
制御電極と前記内部回路に内部電源電圧を供給するためのノードに接続された第２の電流電極と前記第１の電源に接続された第１の電流電極を有する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された制御電極と前記第１の絶縁ゲート型トランジスタの前記第１の電流電極に接続された第１の電流電極と前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された第２の電流電極を有する第２の絶縁ゲート型トランジスタと、
制御電極と前記第２の絶縁ゲート型トランジスタの前記第２の電流電極と接続された第２の電流電極と前記第２の電源に接続された第１の電流電極を有する第３の絶縁ゲート型トランジスタと、
前記第３の絶縁ゲート型トランジスタの前記制御電極に接続された出力端子と前記ノードに接続された非反転入力端子と基準電圧が印加される反転入力端子を有する差動増幅器とを備え、
前記第１の絶縁ゲート型トランジスタに流れる電流が前記第２の絶縁ゲート型トランジスタに流れる電流に比べて多くなるように設定されていることを特徴とする半導体装置。
【請求項４】
前記第２の電源と前記第３の絶縁ゲート型トランジスタの第２の電流電極との間に直列に接続され、前記差動増幅器の出力端子に接続された制御電極を有する第４の絶縁ゲート型トランジスタをさらに備える、請求項３記載の半導体装置。
【請求項５】
半導体装置の内部電源電圧を内部電源電圧ノードを介して内部回路に供給するための回路であって、
第１入力端と、基準電圧が与えられる第２入力端とを有する差動増幅器と、
前記差動増幅器の出力を入力するゲートと、第１の電流電極及び第２の電流電極を有する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタと導電型が異なり、前記第１の絶縁ゲート型トランジスタと直列接続される第２の絶縁ゲート型トランジスタと、
前記第２の絶縁ゲート型トランジスタと同じ導電型で、前記第２の絶縁ゲート型トランジスタと共にカレントミラー回路を構成する第３の絶縁ゲート型トランジスタと
を備え、
前記第３の絶縁ゲート型トランジスタは、前記半導体装置の前記内部電源電圧ノードに電流を供給する直流電圧回路。
【請求項６】
前記第３の絶縁ゲート型トランジスタのチャネル幅は、前記第２の絶縁ゲート型トランジスタのチャネル幅よりも広い、請求項５記載の直流電圧回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図１３は半導体チップの外部から半導体チップに供給される外部電源電圧と半導体チップ内部で発生される昇圧電圧と内部電源電圧との関係を示すグラフである。図１３において、符号３１を付した実線は内部電源電圧を示し、符号３２を付した実線は昇圧電圧（ＶＰＰ）を示し、符号３４を付した点線は外部電源電圧の２倍の電圧を示し、符号３５を付した点線は外部電源電圧の３倍の電圧を示している。従来は、常に、昇圧電圧を得るために内部電源電圧３１を昇圧している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
第５の発明にかかる直流電圧回路は、半導体装置の内部電源電圧を内部電源電圧ノードを介して内部回路に供給するための回路であって、第１入力端と、基準電圧が与えられる第２入力端とを有する差動増幅器と、前記差動増幅器の出力を入力するゲートと、第１の電流電極及び第２の電流電極を有する第１の絶縁ゲート型トランジスタと、前記第１の絶縁ゲート型トランジスタと導電型が異なり、前記第１の絶縁ゲート型トランジスタと直列接続される第２の絶縁ゲート型トランジスタと、前記第２の絶縁ゲート型トランジスタと同じ導電型で、前記第２の絶縁ゲート型トランジスタと共にカレントミラー回路を構成する第３の絶縁ゲート型トランジスタとを備える。前記第３の絶縁ゲート型トランジスタは、前記半導体装置の前記内部電源電圧ノードに電流を供給する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
第６の発明にかかる直流電圧回路は、第５の発明の直流電圧回路において、前記第３の絶縁ゲート型トランジスタのチャネル幅は、前記第２の絶縁ゲート型トランジスタのチャネル幅よりも広い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図３は外部電源電圧と内部電源電圧と昇圧電圧との関係を示すグラフである。図３において、符号３０を付した点線は外部電源電圧と内部電源電圧とが等しい場合を示し、符号３３を付した点線は昇圧電圧ＶＰＰを得るために昇圧電圧発生回路が発生しなければならない電圧を示し、その他図１３に示したものと同じ符号を付した線は図１３に示した線と同様の線である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
比較器５０の反転入力端子にはトランジスタ４５を介してノードＮ１０の電圧が印加される。一方、比較器５０の反転入力端子には基準電圧Ｖｒｅｆが印加される。比較器５０の出力は、バッファ５２を介してリングオシレータ５３に与えられ、ノードＮ１０の電圧が所定の電圧（基準電圧Ｖｒｅｆ＋トランジスタ４５での電圧降下）より低くなるとリングオシレータを動作させる。電圧調整回路５１は、比較器５０の出力から昇圧電圧が所望の電圧との差を判定してその差の度合いに応じてリングオシレータ５３の動作速度を変化させる。リングオシレータ５３はその動作速度を向上させることによりチャージポンプ５４の能力を上げる。チャージポンプ５３の出力は、トランジスタ５５を介してノードＮ１０に印加される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図７はこの発明の実施の形態４による半導体装置の構成を示すブロック図である。図７に示す半導体装置は、半導体チップ１中にデバイスとしてメモリセルアレイ５００を備えている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
メモリセルアレイ５００は複数のブロック５０Ａ〜５０Ｄに分割されている。メモリセルアレイ５００には、全ブロック５０Ａ〜５０Ｄに共通するロウデコーダ５１０が配置されている。ワードドライバ５２Ａ〜５２Ｄは各ブロック５０Ａ〜５０Ｄに一ずつ配置されている。そして、トランスファゲート５３Ａ〜５３Ｃはそれぞれブロック５０Ａとブロック５０Ｂの間に、ブロック５０Ｂとブロック５０Ｃの間に、ブロック５０Ｃとブロック５０Ｄの間に設けられている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
図８は図７に示したメモリセルアレイ５００のワード線周辺の構成に関する概念図である。図７に示したワード線ドライバ５２Ａ〜５２Ｃはそれぞれ一つのＰチャネルＭＯＳトランジスタと一つのＮチャネルＭＯＳトランジスタで構成されている。ワード線ドライバ５２ＡのＰチャネルＭＯＳトランジスタ６０はそのゲートに与えられる信号ＳＩＰ１がローレベル（Ｌ）のときワード線の部分ＷＬ１に昇圧電圧ＶＰＰを供給する。また、ワード線ドライバ５２ＡのＮチャネルＭＯＳトランジスタ６１はそのゲートに与えられる信号ＳＩＮ２がハイレベル（Ｈ）のときにワード線の部分ＷＬ１をノードＮ３に接続する。同様にワード線の部分ＷＬ２，ＷＬ３にはそれぞれワード線ドライバ５２Ｂ，５２ＣのＰチャネルＭＯＳトランジスタ６２，６４とＮチャネルＭＯＳトランジスタ６３，６５が接続されており、トランジスタ６２，６４のゲートに与えられる信号ＳＩＰ２，ＳＩＰ３がローレベルのときにワード線の部分ＷＬ２，ＷＬ３には昇圧電圧ＶＰＰが供給され、トランジスタ６３，６５のゲートに与えられる信号ＳＩＮ２，ＳＩＮ３がハイレベルのときにワード線の部分ＷＬ２，ＷＬ３がノードＮ３に接続される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
時刻ｔ３において、信号ＴＲ１をハイレベルにして再びワード線の部分ＷＬ１，ＷＬ２を切り放し、信号ＳＩＰ２，ＳＩＮ２をともにローレベルにしてトランジスタ６２を通してワード線の部分ＷＬ２に昇圧電圧ＶＰＰの供給を行う。このとき、ワード線の部分ＷＬ２は昇圧されていたワード線の部分ＷＬ１に接続されて電荷の供給を受けていたためある程度電位が上昇しており、そのためワード線の部分ＷＬ２の電圧を昇圧電圧ＶＰＰとするためトランジスタ６２を通して供給すべき電荷を削減することができる。時刻ｔ４においては信号ＳＩＮ１をハイレベルにしてワード線の部分ＷＬ１をノードＮ３に接続する。
時刻ｔ５，ｔ６において、信号ＳＩＰ２，ＳＩＮ２，ＴＲ２を変化させてトランスファゲート５３Ｂを用いてワード線の部分ＷＬ２からワード線の部分ＷＬ３への電荷の転送を行う。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
以上説明したように、メモリセルアレイ５００のブロック５０Ａ〜５０Ｄ毎に、時間を分割してデータの書き込み読み出しを行い、ブロック５０Ａ〜５０Ｄに接続された各ワード線の部分ＷＬ１〜ＷＬ３等の間で電荷の転送を行うことによって電流消費を抑えることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
実施の形態５．
実施の形態４においては、ワード線を分割して電荷を分割したワード線に伝達していくことによって消費電力の低減を図っているが、デバイス間を接続する配線の長さを短くして配線の容量を小さくし消費電力の低減を図ることができる。デバイス間を接続する配線長を短くするための構成の一例を図１０を用いて説明する。図１０は実施の形態５によるインバータの構成を示すレイアウト図である。図１０に示すインバータは、ＳＯＩ構造を有しており、導電型の異なるＭＯＳトランジスタのソースあるいはドレインを互いに接するように設けることによってこれらの電極間の配線をなくし、消費電力の低減を図っている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図１０において、７０Ａ〜７０Ｄはウェル領域、７１，７３はＰ型不純物の拡散領域、７２，７４はＮ型不純物の拡散領域、７５は拡散領域７１とともにＰチャネルＭＯＳトランジスタを形成するための電極、７６，７７は拡散領域７２とともに共通のソース電極を持つ２つのＮチャネルＭＯＳトランジスタを形成するためのゲート電極、７８，７９は拡散領域７３とともに共通のソース電極を持つ２つのＰチャネルＭＯＳトランジスタを形成するためのゲート電極、８０は拡散領域７４とともにＮチャネルＭＯＳトランジスタを形成するためのゲート電極、８１はゲート電極７５を持つトランジスタのソースと電源との接続を行うための配線、８２は配線８１とゲート電極７５を持つトランジスタのソースとの接続を行うためのコンタクト、８３はゲート電極７５，７６を持つトランジスタのドレインとゲート電極７７，７８とを接続するための配線、８４は配線８３とゲート電極７５，７６を持つトランジスタの２つのドレインを同時に接続するためのコンタクト、８５はゲート電極７６を持つトランジスタのソースをグランドに接続するための配線、８６はゲート電極７６を持つトランジスタのソースと配線８５を接続するためのコンタクト、８７はゲート電極７７，７８を持つトランジスタのドレインをゲート電極７９，８０に接続するための配線、８８はゲート電極７７，７８を持つトランジスタの２つのドレインを同時に配線８７に接続するためのコンタクト、８９はゲート電極７８，７９を持つトランジスタのソースを電源に接続するための配線、９０はゲート電極７８，７９を持つトランジスタの２つのソースを同時に配線８９と接続するためのコンタクト、９１はゲート電極７９，８０を持つトランジスタのドレインから信号を出力するための配線、９２はゲート電極７９，８０を持つトランジスタの２つのドレインを同時に配線９１と接続するためのコンタクト、９３はゲート電極８０を持つトランジスタのソースをノードＮ３に接続するための配線、９４はゲート電極８０を持つトランジスタのソースと配線９３と接続するコンタクト、９５は基板との接続を図るためのボディコンタクト、９６はフィールドシールドコンタクトである。
図１１は図１０のＩ−Ｉ線断面の模式図である。図１１において、９７はエピタキシャル層の下に設けられたシリコン酸化膜等の絶縁物であり、その他図１０と同一符号のものは図１０の同一符号部分に相当する部分である。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
請求項４記載の半導体装置によれば、差動増幅器が第３の絶縁ゲート型トランジスタをオフする際に第４の絶縁ゲート型トランジスタによって半導体装置の動作の確実性を向上させることができるという効果がある。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
請求項５、請求項６記載の直流電圧回路によれば、第２の絶縁ゲート型トランジスタのサイズを小さくして差動増幅器が駆動する負荷を小さくできるので、内部回路が高周波で動作してもノードの電圧変動を抑えて半導体装置を高速化できるという効果がある。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１  半導体チップ、２，２Ａ，２Ｂ  内部回路、４，４Ａ，４Ｂ，４０  差動増幅器、５０  比較器、５１  電圧調整回路、５３，５７  リングオシレータ、５６  最大周波数検出回路、５４，５８  チャージポンプ、５９  最大値回路、５００  メモリセルアレイ、５１０  ロウデコーダ、５２Ａ〜５２Ｄ  ワードドライバ、５３Ａ〜５３Ｃ  トランスファゲート。
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
1999073769.tif 000001
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
1999073769.tif 000002
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
1999073769.tif 000003