(57)【要約】  管理コストを低減し、さらに、製造工程を削減して製造原価のコストダウンを図ることの可能な半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法の提案を目的とする。  所定の材料からなり、活性層４１となる半導体と、所定の材料と同じ組成の材料からなり、ソース電極５１、ドレイン電極５３及び画素電極５５の少なくとも一つとなる導電体とを備えた薄膜トランジスタ２の製造方法であって、非晶質の所定の材料からなる被処理体及び導電体（ソース電極５１、ソース配線５２、ドレイン電極５３、ドレイン配線５４及び画素電極５５）を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させて活性層４１とする工程とを有する方法としてある。
2008136505.tif 000002
【特許請求の範囲】
【請求項１】
所定の材料からなる半導体を備えた半導体デバイスであって、
前記所定の材料と同じ組成の材料からなる導電体を備えたことを特徴とする半導体デバイス。
【請求項２】
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記所定の材料が、酸化インジウムを主成分とすることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有していることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする半導体デバイスの製造方法。
【請求項６】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項７】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項６に記載の半導体デバイスの製造方法。
【請求項８】
前記所定の材料が、酸化インジウムを主成分とすることを特徴とする請求項５〜７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項９】
前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有していることを特徴とする請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記活性層となる半導体と、
前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と
を備えたことを特徴とする薄膜トランジスタ。
【請求項１１】
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなることを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１２】
前記所定の材料が、酸化インジウムを主成分とすることを特徴とする請求項１０又は１１に記載の薄膜トランジスタ。
【請求項１３】
前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有していることを特徴とする請求項１２に記載の薄膜トランジスタ。
【請求項１４】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１５】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１６】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１７】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１８】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、
基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１９】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、
基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２０】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項１７又は１９に記載の薄膜トランジスタの製造方法。
【請求項２１】
保護層を形成する工程を有することを特徴とする請求項１４〜２０のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記所定の材料が、酸化インジウムを主成分とすることを特徴とする請求項１４〜２１のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有していることを特徴とする請求項２２に記載の薄膜トランジスタの製造方法。
【請求項２４】
所定の材料からなる導電体を備えた半導体デバイスであって、
前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えたことを特徴とする半導体デバイス。
【請求項２５】
前記所定の材料が、非晶質金属酸化物であることを特徴とする請求項２４に記載の半導体デバイス。
【請求項２６】
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有することを特徴とする請求項２５に記載の半導体デバイス。
【請求項２７】
前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有していることを特徴とする請求項２６に記載の半導体デバイス。
【請求項２８】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする半導体デバイスの製造方法。
【請求項２９】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項３０】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項３１】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項２９又は３０に記載の半導体デバイスの製造方法。
【請求項３２】
前記所定の材料が、非晶質金属酸化物であることを特徴とする請求項２８〜３１のいずれか一項に記載の半導体デバイスの製造方法。
【請求項３３】
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有することを特徴とする請求項３２に記載の半導体デバイスの製造方法。
【請求項３４】
前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有していることを特徴とする請求項３３に記載の半導体デバイスの製造方法。
【請求項３５】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、
前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層と
を備えたことを特徴とする薄膜トランジスタ。
【請求項３６】
前記所定の材料が、非晶質金属酸化物であることを特徴とする請求項３５に記載の薄膜トランジスタ。
【請求項３７】
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有することを特徴とする請求項３６に記載の薄膜トランジスタ。
【請求項３８】
前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有していることを特徴とする請求項３７に記載の薄膜トランジスタ。
【請求項３９】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする薄膜トランジスタの製造方法。
【請求項４０】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項４１】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項４２】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項４０又は４１に記載の半導体デバイスの製造方法。
【請求項４３】
保護層を形成する工程を有することを特徴とする請求項３９〜４２のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項４４】
前記所定の材料が、非晶質金属酸化物であることを特徴とする請求項３９〜４３のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項４５】
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有することを特徴とする請求項４４に記載の薄膜トランジスタの製造方法。
【請求項４６】
前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有していることを特徴とする請求項４５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。特に、所定の材料からなる酸化物半導体と、この酸化物半導体とともに形成され、前記所定の材料と同じ組成の材料からなる導電体とを備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。さらに、特に、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。
【背景技術】
【０００２】
ＬＣＤ（液晶表示装置）や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などのアクティブマトリックス型の画像表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やＰＤＡ（個人向け携帯情報端末）、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。これらの表示装置には、一般に、ＴＦＴ（電界効果型薄膜トランジスタ）基板が用いられている。【０００３】
例えば、液晶表示装置は、ＴＦＴ基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、ＴＦＴ基板とは、非晶質シリコン薄膜や多結晶シリコン薄膜などの半導体薄膜（半導体膜とも呼ばれる）を活性層に用いるＴＦＴが配置されている基板をいう。上記画像表示装置は、ＴＦＴのアクティブマトリクス回路により駆動される。一般に、ＴＦＴ基板は、アレイ状にＴＦＴが配置されているので、「ＴＦＴアレイ基板」とも呼ばれる。【０００４】
＜ＴＦＴ基板の従来の製造方法＞
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５枚マスクプロセスや、ハーフトーン露光技術を利用してマスクを４枚に減らした４枚マスクプロセス等が知られている。
ところで、このようなＴＦＴ基板の製造法は、５枚ないし４枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。たとえば、４枚マスクプロセスの場合でも３５ステップ（工程）、５枚マスクプロセスの場合では、４０ステップ（工程）を超える工程が必要であることが知られている。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。【０００５】
（５枚のマスクを用いた製造方法）
図４１は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが形成された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。
図４１（ａ）において、ガラス基板２１０上に、第一のマスク（図示せず）を用いて、ゲート電極２１２が形成されている。すなわち、まず、ガラス基板２１０上に、スパッタリングによって金属（たとえば、Ａｌ（アルミニウム）などの）を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極２１２を形成し、レジストをアッシングする。【０００６】
次に、図４１（ｂ）に示すように、ガラス基板２１０及びゲート電極２１２上に、ＳｉＮ膜（窒化シリコン膜）となるゲート絶縁膜２１３，及び，α−Ｓｉ：Ｈ（ｉ）膜２１４を順に積層する。続いて、チャンネル保護層であるＳｉＮ膜（窒化シリコン膜）を堆積させ、さらに、第二のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、ＣＨＦガスを用いてＳｉＮ膜を所望の形状にドライエッチングし、エッチストッパー２１５を形成し、レジストをアッシングする。【０００７】
次に、図４１（ｃ）に示すように、α−Ｓｉ：Ｈ（ｉ）膜２１４及びエッチストッパー２１５上に、α−Ｓｉ：Ｈ（ｎ）膜２１６を堆積させ、さらに、その上にＣｒ／Ａｌ二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。続いて、第三のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、Ｃｒ（クロム）／Ａｌ二層膜をエッチングし、所望の形状のソース電極２１７ａ及びドレイン電極２１７ｂを形成する。このエッチングは、Ａｌに対しては、Ｈ３ＰＯ４−ＣＨ３ＣＯＯＨ−ＨＮＯ３を用いたホトエッチングによって行われ、また、Ｃｒに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。さらに、α−Ｓｉ：Ｈ膜（２１６及び２１４）に対して、ＣＨＦガスを用いたドライエッチングとヒドラジン水溶液（ＮＨ２ＮＨ２・Ｈ２Ｏ）を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Ｓｉ：Ｈ（ｎ）膜２１６及びα−Ｓｉ：Ｈ（ｉ）膜２１４を形成し、レジストをアッシングする。【０００８】
次に、図４１（ｄ）に示すように、透明電極２１９を形成する前に、ゲート絶縁膜２１３，エッチストッパー２１５，ソース電極２１７ａ及びドレイン電極２１７ｂ上に、層間絶縁膜２１８を堆積させる。続いて、第四のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜２１８をエッチングし、ソース電極２１７ａと次に述べる透明電極２１９とを電気的に接続するための開口部２１８ａを形成し、レジストをアッシングする。【０００９】
次に、図４１（ｅ）に示すように、ソース電極２１７ａ及びドレイン電極２１７ｂのパターンが形成された領域の層間絶縁膜２１８上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。続いて、第五のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸４重量％の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極２１７ａと電気的に接続するような形状にパターニングし、レジストをアッシングする。これによって、透明電極２１９が形成される。
このように、本従来例によるＴＦＴ基板の製造方法によれば、５枚のマスクが必要である。【００１０】
（３枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を（例えば、５枚から３枚に）減らし、より製造工程を削減した方法でＴＦＴ基板を製造する技術が種々提案されている。たとえば、下記特許文献１〜７には、３枚のマスクを用いたＴＦＴ基板の製造方法が記載されている。【００１１】
また、特許文献８〜１４には、半導体層として、Ｉｎ、Ｚｎ、及びＳｎのいずれかを含む非晶質酸化物を用いた技術が開示されている。
【特許文献１】特開２００４−３１７６８５号公報
【特許文献２】特開２００４−３１９６５５号公報
【特許文献３】特開２００５−０１７６６９号公報
【特許文献４】特開２００５−０１９６６４号公報
【特許文献５】特開２００５−０４９６６７号公報
【特許文献６】特開２００５−１０６８８１号公報
【特許文献７】特開２００５−１０８９１２号公報
【特許文献８】特開２００６−１６５５２７号公報
【特許文献９】特開２００６−１６５５２８号公報
【特許文献１０】特開２００６−１６５５２９号公報
【特許文献１１】特開２００６−１６５５３０号公報
【特許文献１２】特開２００６−１６５５３１号公報
【特許文献１３】特開２００６−１６５５３２号公報
【特許文献１４】特開２００６−１７３５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体デバイス（薄膜トランジスタなどを含む）では、半導体と導電体の材料の組成が異なっていることは当然と考えられていた。このため、半導体と導電体の材料の共用化を図り、管理コストを低減することについては、想定すらされていなかった。また、半導体層と導電体層を別々に成膜することは当然と考えられていた。このため、半導体層と導電体層をともに成膜（一括成膜）し、ともにエッチング（一括形成）することによって、生産性を向上させることについては、すなわち、製造工程を削減して製造原価のコストダウンを図ることについては、想定すらされていなかった。
また、上記特許文献１〜７に記載された３枚のマスクを用いたＴＦＴ基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。
さらに、上記特許文献８〜１４に記載された非晶質酸化物からなる半導体の技術では、上記のように生産性を向上させることはできない。【００１３】
本発明は、係る課題に鑑みなされたものであり、半導体と導電体の材料の共用化を図ることによって、管理コストを低減し、さらに、半導体と導電体の一括成膜や一括形成により、製造工程を削減して製造原価のコストダウンを図ることの可能な半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法の提案を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる半導体を備えた半導体デバイスであって、前記所定の材料と同じ組成の材料からなる導電体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。【００１５】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。【００１６】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。【００１７】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【００１８】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層をともに成膜（一括成膜）し、ともにエッチング（一括形成）することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００１９】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。【００２０】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。【００２１】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【００２２】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。【００２３】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。【００２４】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、様々な薄膜トランジスタに本発明を適用することができる。【００２５】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。また、様々な薄膜トランジスタに本発明を適用することができる。【００２６】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。【００２７】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、半導体と導電体の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００２８】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。【００２９】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、半導体層と導電体層の一括成膜及び一括形成することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００３０】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。【００３１】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。【００３２】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び／又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。【００３３】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、半導体は、所定の材料からなる導電体の一部にプラズマ処理を行うことにより得られる半導体でもよく、また、導電体とは別に形成された所定の材料からなる薄膜にプラズマ処理を行うことにより得られる半導体でもよい。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。【００３４】
また、好ましくは、前記所定の材料が、非晶質金属酸化物であるとよい。
非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。【００３５】
また、好ましくは、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。このようにすると、安定した導電性と安定した半導体特性を両立できる。
さらに好ましくは、前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。このようにすると、効果的に薄膜トランジスタの特性を安定化することができる。【００３６】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【００３７】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜（一括成膜）し、被処理体と導電体をともにエッチング（一括形成）することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００３８】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜（一括成膜）し、半導体と導電体をともにエッチング（一括形成）することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００３９】
また、好ましくは、前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いるとよい。
このようにすると、半導体の形状や配置などを任意に形成することができる。
なお、開口部の形状、数量、配置などは特に限定されるものではない。【００４０】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【００４１】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【００４２】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜（一括成膜）し、被処理体と導電体をともにエッチング（一括形成）することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００４３】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜（一括成膜）し、半導体と導電体をともにエッチング（一括形成）することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。【００４４】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図２】図２は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート電極及びゲート配線の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図３】図３は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は保護層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示している。
【図４】図４は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図５】図５は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図６】図６は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、(ａ)は平面図を示しており、(ｂ)は(ａ)の断面図を示している。
【図７】図７は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
【図８】図８は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図９】図９は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
【図１０】図１０は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図１１】図１１は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図１２】図１２は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は活性層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図１３】図１３は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図１４】図１４は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図１５】図１５は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図１６】図１６は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
【図１７】図１７は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
【図１８】図１８は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図１９】図１９は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図２０】図２０は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図２１】図２１は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図２２】図２２は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図２３】図２３は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は保護層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示している。
【図２４】図２４は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図２５】図２５は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図２６】図２６は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、（ａ）は平面図を示しており、（ｂ）は（ａ）の断面図を示している。
【図２７】図２７は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
【図２８】図２８は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図２９】図２９は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
【図３０】図３０は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図３１】図３１は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図３２】図３２は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は活性層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図３３】図３３は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図３４】図３４は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図３５】図３５は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図３６】図３６は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
【図３７】図３７は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図３８】図３８は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
【図３９】図３９は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
【図４０】図４０は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図４１】従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが形成された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。
【発明を実施するための最良の形態】
【００４６】
［薄膜トランジスタの製造方法の第一実施形態］
図１は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図２は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート電極及びゲート配線の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図１、図２（ａ）及び図２（ｂ）において、まず、透明なガラス基板１０１０が用意され、このガラス基板１０１０上に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極１０２１及びゲート配線１０２２を形成する(ステップＳ１００１)。
なお、基板は、ガラス基板１０１０に限定されるものではなく、薄膜トランジスタ１００１の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。【００４７】
上記金属薄膜の材料として、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ若しくはＡｇ、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、５０〜５００ｎｍであり、好ましくは１００〜４００ｎｍである。この理由は、５０ｎｍより薄いと、ゲート配線１０２２の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、５００ｎｍより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜１０３０、ソース配線１０５２、ドレイン配線１０５４などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Ａｌ合金としては、Ｎｉ、Ｎｄ、Ｌａ、Ｍｏ、Ｗなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。【００４８】
次に、図１、図２（ｃ）及び図２（ｄ）に示すように、ガラス基板１０１０、ゲート電極１０２１及びゲート配線１０２２上に、ゲート絶縁膜１０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ１００２）。この膜の厚さは、通常、１００〜５００ｎｍであり、好ましくは２００〜４００ｎｍである。また、一般的に、ゲート絶縁膜１０３０の厚さは、ゲート配線１０２２の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線１０２２からその上部に位置するソース配線１０５２やドレイン配線１０５４へのリーク電流を小さくすることができる。【００４９】
続いて、ゲート電極１０２１の上方のゲート絶縁膜１０３０上に、活性層１０４１を形成する（ステップＳ１００３）。
この活性層１０４１は、所定の材料からなり、結晶質とすることによって半導体としての特性を有する。なお、活性層１０４１の材料の組成などについては、後述する。
ここで、活性層１０４１は、スパッタ法などにより結晶質の状態で成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、その後に結晶化してもよい。【００５０】
なお、結晶化する条件は、結晶化方法や装置などにより異なるが、Ｘ線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層１０４１における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、活性層１０４１となる結晶質酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、１０１０／ｃｍ３以上１０１８／ｃｍ３未満とする。また、好ましくは１０１１／ｃｍ３以上１０１７／ｃｍ３以下、さらに好ましくは、１０１２／ｃｍ３以上１０１６／ｃｍ３以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、ｏｎ−ｏｆｆ比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る結晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には約０〜４０℃程度の範囲から適宜選択される温度である。【００５１】
また、薄膜トランジスタ１の活性層１０４１（半導体薄膜）は、結晶質を含む薄膜（すなわち、結晶質酸化物）としてある。この結晶質酸化物は、半導体薄膜の少なくとも一部又は全部を結晶質とすることで、キャリア濃度の低減や制御を容易とすることができ、さらに、トランジスタを構成した際に動作が安定化する。このため、トランジスタの電気的特性、安定性、均一性、再現性、耐熱性及び耐久性などといった性能を向上させることができる。
なお、薄膜に含ませる結晶質は、単結晶又は多結晶（エピタキシャル膜を含む。）のいずれであってもよいが、工業的に製造が容易で、大面積化が可能な多結晶膜が好ましい。また、単結晶は、製造プロセスや使用時における屈曲や衝撃でクラックが発生するおそれがあるため、このことからも多結晶が好ましい。
また、本発明において、結晶質酸化物とは、Ｘ線回折スペクトルにおいて、特定の回折線を示す酸化物をいう。一方、非晶質酸化物とは、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。【００５２】
また、好ましくは、本発明に係る半導体薄膜の伝導帯と価電子帯とのエネルギーバンドギャップを約２．８ｅＶ以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。【００５３】
また、好ましくは、結晶質酸化物が非縮退半導体であるとよい。
このようにすると、ｏｆｆ電流を小さくすることができ、ｏｎ／ｏｆｆ比を大きくすることができる。【００５４】
続いて、ゲート絶縁膜１０３０及び活性層１０４１上に、ソース配線１０５２、ソース電極１０５１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１００４）。
このソース配線１０５２、ソース電極１０５１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、活性層１０４１の所定の材料と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、スパッタ法などにより非晶質の状態で一括成膜され、第三のマスク（図示せず）を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層１０４１は結晶化されており、通常、ＰＡＮ耐性（燐酸、酢酸及び硝酸からなる混酸に溶解しない性質）を有しているので、ＰＡＮ系エッチング液により選択エッチングが可能となる。すなわち、活性層１０４１にダメージを与えることなく、ソース電極１０５１やドレイン電極１０５３などを形成することができる。【００５５】
図３は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は保護層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示している。
次に、図３に示すように、ゲート絶縁膜１０３０、ソース配線１０５２、ソース電極１０５１、活性層１０４１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１００５）。
ここで、成膜された保護層１０６０は、第四のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２の一部が露出する。
このように、本実施形態によれば、保護層１０６０を備えた薄膜トランジスタ１００１を、４枚のマスクを用いた製造プロセスにより製造することができる。
なお、図示してないが、ソース配線１０５２、ドレイン配線１０５４及び画素電極１０５５とゲート絶縁膜１０３０との間にも、活性層１０４１を形成する場合には、１枚のハーフトーンマスクを用いて、活性層１０４１、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成することができる。【００５６】
次に、結晶質の所定の材料からなる活性層１０４１、並びに、活性層１０４１の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５について、説明する。
上記所定の材料は、酸化インジウムを主成分とする材料である。この材料は、結晶質とすることによって、半導体としての特性を有し、活性層１０４１として用いられる。また、この材料は、非晶質の状態では、透明な導電体としての特性を有し、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５として用いられる。
すなわち、非晶質の上記材料は、非晶質に伴う酸素欠損によりキャリア（電子）が発生し、導電性に優れた透明電極などとして機能する。一方、結晶化した上記材料は、酸素欠損に伴うキャリア（電子）の発生が抑制され、薄膜トランジスタの活性層として有効に機能する。
なお、「酸化インジウムを主成分とする」とは、その材料の全金属酸化物中の金属成分（金属の総原子数）において、インジウムの原子数が５０原子％以上であることをいう。【００５７】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物を含有しているとよい。
正二価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。これらは、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。
また、非晶質の場合には、非晶質を安定化させる効果（製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。【００５８】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正三価の金属酸化物を含有しているとよい。
正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、Ｌａ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなどの酸化物が有用である。これらは、酸素との結合力が強く、結晶化したときに、酸素欠損の発生を抑え、それによるキャリアの発生を有効に抑えることができる。
また、非晶質の場合には、非晶質を安定化させる効果（製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。【００５９】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。
正二価の金属酸化物及び正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、Ｌａ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなどの酸化物が有用である。正二価の金属酸化物は、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。また、正三価の金属酸化物は、酸素との結合力が強く、結晶化したときに、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの活性を安定化することができる。
また、非晶質の場合には、非晶質を安定化させる効果（製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
なお、正二価の金属酸化物及び正三価の金属酸化物の添加量は、薄膜を構成した段階では、非晶質であり、その後の熱処理（例えば、レーザアニール、プラズマ処理、ランプ加熱）などにより結晶化を阻害しない範囲で添加することができる。【００６０】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、結晶質の所定の材料からなる活性層１０４１を形成し、活性層１０４１の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層１０４１（半導体）とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００６１】
［薄膜トランジスタの第一実施形態］
また、上記実施形態における薄膜トランジスタ１００１は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ１００１は、上記所定の材料からなり、半導体としての活性層１０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を備えた構成としてある（図３参照）。
このように、本実施形態の薄膜トランジスタ１００１は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００６２】
［薄膜トランジスタの製造方法の第二実施形態］
図４は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図５は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図４及び図５において、本実施形態の薄膜トランジスタの製造方法は、上述した第一実施形態と比べて、ステップＳ１００３、Ｓ１００４（図１参照）の代わりに、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成し（ステップＳ１０１３）、続いて、被処理体を結晶化し活性層１０４１とする（ステップＳ１０１４）点が相違する。他の方法は第一実施形態とほぼ同様としてある。【００６３】
まず、第一実施形態とほぼ同様に、ガラス基板１０１０上に、ゲート電極１０２１及びゲート配線１０２２を形成し（ステップＳ１０１１）、続いて、ゲート絶縁膜１０３０を形成する（ステップＳ１０１２）。【００６４】
次に、ゲート絶縁膜１０３０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１０１３）。
すなわち、図５（ａ）及び図５（ｂ）に示すように、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。【００６５】
続いて、ゲート電極１０２１の上方に位置する被処理体を、局所的に結晶化させて活性層１０４１とする（ステップＳ１０１４）。すなわち、第一実施形態と比べて、活性層１０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
ここで、活性層１０４１（薄膜トランジスタ）となる部分は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等によって結晶化される。また、局所的に結晶化させて、半導体化させる形状は、図６に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層１０４１が、ゲート電極１０２１に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。【００６６】
なお、結晶化する条件は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等に用いる装置により異なるが、Ｘ線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層１０４１における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、結晶酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、１０１０／ｃｍ３以上１０１８／ｃｍ３未満とする。また、好ましくは１０１１／ｃｍ３以上１０１７／ｃｍ３以下、さらに好ましくは、１０１２／ｃｍ３以上１０１６／ｃｍ３以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、ｏｎ−ｏｆｆ比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
また、電子キャリア濃度の測定は、ホール効果測定により求める。約１０１７／ｃｍ３未満の電子キャリア濃度の測定は、ＡＣホール測定で行うことが好ましい。この理由は、ＤＣホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。【００６７】
また、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５となる薄膜（適宜、非晶質酸化物層と略称する。）を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５の抵抗を下げることができる。また、上記非晶質酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。この非晶質酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。キャリア濃度の制限はないが、１０１９／ｃｍ３以上１０２１／ｃｍ３未満、好ましくは１０２０／ｃｍ３以上１０２１／ｃｍ３未満がよい。
また、スパッタリング用ガスは、１００％のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、結晶化すると酸素欠損を低減し、半導体としての性能（キャリア濃度）の安定化に効果がある。【００６８】
次に、図４、図５（ｃ）及び図５（ｄ）において、第一実施形態とほぼ同様に、ゲート絶縁膜１０３０、活性層１０４１、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１０１５）。
ここで、成膜された保護層１０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層１０６０を備えた薄膜トランジスタ１００２を、３枚のマスクを用いた製造プロセスにより製造することができる。【００６９】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層１０４１（半導体）とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系ＴＦＴでは、トランジスタの材料が液晶駆動用の透明電極（画素電極）の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ（活性層）を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分を結晶質構造とすることにより、大幅に製造工程を削減することができる。【００７０】
［薄膜トランジスタの第二実施形態］
また、上記実施形態における薄膜トランジスタ１００２は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ１００２は、上記所定の材料からなり、半導体としての活性層１０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を備えた構成としてある（図５参照）。
このように、本実施形態の薄膜トランジスタ１００２は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００７１】
（第一応用例）
また、上記薄膜トランジスタの製造方法の第二実施形態及び薄膜トランジスタの第二実施形態は、様々な応用例を有している。
次に、第一応用例について、図面を参照して説明する。
図７は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
また、図８は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図７及び図８において、本応用例の薄膜トランジスタ１００２ａの製造方法は、上述した第二実施形態と比べて、ステップＳ１０１３とＳ１０１４（図４参照）の間に、金属層からなる、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０２４）点が相違する。他の方法は第二実施形態とほぼ同様としてある。【００７２】
まず、第二実施形態とほぼ同様に、ガラス基板１０１０上に、ゲート電極１０２１及びゲート配線１０２２を形成し（ステップＳ１０２１）、続いて、ゲート絶縁膜１０３０を形成する（ステップＳ１０２２）。【００７３】
次に、第二実施形態とほぼ同様に、ゲート絶縁膜１０３０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ゲート絶縁膜１０３０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１０２３）。【００７４】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０２４）。これにより、活性層１０４１及び画素電極１０５５の表面が露出する。すなわち、薄膜トランジスタ１００２ａのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層１０４１（薄膜トランジスタ部）及び画素電極１０５５は、非晶質酸化物層のみからなる構造となる。
続いて、図８（ｂ）に示すように、第二実施形態とほぼ同様にして、ゲート電極１０２１の上方に位置する被処理体を、局所的に結晶化させて活性層１０４１とする（ステップＳ１０２５）。【００７５】
次に、図８（ｃ）及び図８（ｄ）に示すように、第二実施形態とほぼ同様にして、ゲート絶縁膜１０３０、活性層１０４１、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ、ドレイン配線１０５４ａ及び画素電極１０５５上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１０２６）。
ここで、成膜された保護層１０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２ａの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層１０６０を備えた薄膜トランジスタ１００２ａを、３枚のマスクを用いた製造プロセスにより製造することができる。【００７６】
以上説明したように、本応用例の薄膜トランジスタ１００２ａの製造方法によれば、非晶質の所定の材料からなる、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成することにより、活性層１０４１と確実に接続する。
また、本応用例における薄膜トランジスタ１００２ａは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層１０６０を成膜する前に活性層１０４１の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層１０６０の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト（図示せず）を用いて金属層をパターニングした後に、活性層１０４１の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層１０４１の結晶化を行い、その後に、金属層をパターニングしてもよい。【００７７】
（第二応用例）
次に、第二応用例について、図面を参照して説明する。
図９は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
また、図１０は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図９及び図１０において、本応用例の薄膜トランジスタ１００２ｂの製造方法は、上述した第二実施形態と比べて、ステップＳ１０１２とＳ１０１３（図４参照）の間に、金属層からなる、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０３３）点、及び、保護層１０６０を形成しない点などが相違する。他の方法は第二実施形態とほぼ同様としてある。【００７８】
まず、第二実施形態とほぼ同様に、ガラス基板１０１０上に、ゲート電極１０２１及びゲート配線１０２２を形成し（ステップＳ１０３１）、続いて、ゲート絶縁膜１０３０を形成する（ステップＳ１０３２）。【００７９】
次に、スパッタ法などにより金属層が成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法により、金属層よりなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０３３）。続いて、図１０（ｂ）に示すように、第三のマスク（図示せず）を用いたフォトリソグラフィー法により、ゲート配線１０２２の一部の上方に開口部１０２３が形成される。【００８０】
次に、ゲート絶縁膜１０３０、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ、ドレイン配線１０５４ａ及び露出したゲート配線１０２２の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜（非晶質酸化物層）を一括成膜する。続いて、第四のマスク（図示せず）を用いたフォトリソグラフィー法により、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４、画素電極１０５５及びゲート配線パッド１０２４を一括形成する（ステップＳ１０３４）。【００８１】
次に、第二実施形態とほぼ同様にして、ゲート電極１０２１の上方に位置する被処理体を、局所的に結晶化させて活性層１０４１とする（ステップＳ１０３５）。
ここで、ソース電極１０５１ａ及びドレイン電極１０５３ａは、活性層１０４１と良好に接続する。
このように、本応用例によれば、薄膜トランジスタ１００２ｂを、４枚のマスクを用いた製造プロセスにより製造することができる。【００８２】
以上説明したように、本応用例の薄膜トランジスタ１００２ｂの製造方法によれば、非晶質の所定の材料からなる、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４、画素電極１０５５及びゲート配線パッド１０２４を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成することにより、活性層１０４１と確実に接続する。
また、本応用例における薄膜トランジスタ１００２ｂは、薄膜トランジスタの発明としても有効である。【００８３】
［薄膜トランジスタの製造方法の第三実施形態］
図１１は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図１２は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は活性層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図１１、図１２（ａ）及び図１２（ｂ）において、まず、透明なガラス基板１０１０が用意され、このガラス基板１０１０上に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、活性層１０４１を形成する（ステップＳ１０４１）。この活性層１０４１は、上記所定の材料からなり、結晶質とすることにより半導体としての特性を有する。
ここで、活性層１０４１は、スパッタ法などにより結晶質の状態で成膜され、第一のマスク（図示せず）を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、第一のマスク（図示せず）を用いたフォトリソグラフィー法により形成した後に、結晶化してもよい。【００８４】
次に、ガラス基板１０１０及び活性層１０４１上に、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１０４２）。
このソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、活性層１０４１の所定の材料と同じ組成の材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層１０４１は結晶化されており、通常、ＰＡＮ耐性を有しているので、ＰＡＮ系エッチング液により選択エッチングが可能となる。すなわち、活性層１０４１にダメージを与えることなく、ソース電極１０５１やドレイン電極１０５３などを形成することができる。【００８５】
図１３は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
次に、図１１、図１３（ａ）及び図１３（ｂ）に示すように、ガラス基板１０１０、ソース配線１０５２、ソース電極１０５１、活性層１０４１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５上に、ゲート絶縁膜１０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ１０４３）。
続いて、ゲート絶縁膜１０３０上に、金属薄膜よりなる所望の形状のゲート電極１０２１及びゲート配線１０２２を形成する(ステップＳ１０４４)。【００８６】
次に、図１３（ｃ）及び図１３（ｄ）に示すように、ゲート絶縁膜１０３０、ゲート電極１０２１及びゲート配線１０２２上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１０４５）。
ここで、成膜された保護層１０６０は、第四のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層１０６０を備えたトップゲート型の薄膜トランジスタ１００３を、４枚のマスクを用いた製造プロセスにより製造することができる。【００８７】
以上説明したように、本実施形態の薄膜トランジスタ１００３の製造方法によれば、結晶質の所定の材料からなる活性層１０４１を形成し、活性層１０４１の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層１０４１（半導体）とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００８８】
［薄膜トランジスタの第三実施形態］
また、上記実施形態における薄膜トランジスタ１００３は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ１００３は、上記所定の材料からなり、半導体としての活性層１０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を備えた構成としてある（図１３参照）。
このように、本実施形態の薄膜トランジスタ１００３は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００８９】
［薄膜トランジスタの製造方法の第四実施形態］
図１４は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図１５は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(ａ)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図１４及び図１５において、本実施形態の薄膜トランジスタの製造方法は、上述した第三実施形態と比べて、ステップＳ１０４１及びＳ１０４２（図１１参照）の代わりに、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成し（ステップＳ１０５１）、続いて、被処理体を結晶化し活性層１０４１とする（ステップＳ１０５２）点が相違する。他の方法は第三実施形態とほぼ同様としてある。【００９０】
まず、ガラス基板１０１０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１０５１）。
すなわち、図１５（ｂ）に示すように、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第一のマスク（図示せず）を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。【００９１】
続いて、被処理体を、局所的に結晶化させて活性層１０４１とする（ステップＳ１０５２）。すなわち、第三実施形態と比べて、活性層１０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、第二実施形態とほぼ同様にして、活性層１０４１（薄膜トランジスタ）となる部分をレーザーアニール法やプラズマによるラピッドサーマルアニーリング法等により結晶化させる。【００９２】
次に、図１５（ｃ）及び図１５（ｄ）に示すように、第三実施形態とほぼ同様にして、ガラス基板１０１０、ソース配線１０５２、ソース電極１０５１、活性層１０４１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５上に、ゲート絶縁膜１０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ１０５３）。
続いて、第二のマスク（図示せず）を用いたフォトリソグラフィー法により、ゲート絶縁膜１０３０上に、金属薄膜よりなる所望の形状のゲート電極１０２１及びゲート配線１０２２を形成する(ステップＳ１０５４)。【００９３】
次に、ゲート絶縁膜１０３０、ゲート電極１０２１及びゲート配線１０２２上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１０５５）。
ここで、成膜された保護層１０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層１０６０を備えたトップゲート型の薄膜トランジスタ１００４を、３枚のマスクを用いた製造プロセスにより製造することができる。【００９４】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層１０４１（半導体）とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。また、材料の共用化を図ることができるので、管理コストを低減することができる。【００９５】
［薄膜トランジスタの第四実施形態］
また、上記実施形態における薄膜トランジスタ１００４は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ１００４は、上記所定の材料からなり、半導体としての活性層１０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を備えた構成としてある（図１５参照）。
このように、本実施形態の薄膜トランジスタ１００４は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【００９６】
（第三応用例）
また、上記薄膜トランジスタの製造方法の第四実施形態及び薄膜トランジスタの第四実施形態は、様々な応用例を有している。
次に、第三応用例について、図面を参照して説明する。
図１６は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
また、図１７は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(ａ)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(ｂ)は(ａ)の断面図を示しており、(ｃ)は保護層の形成された平面図を示しており、(ｄ)は(ｃ)の断面図を示している。
図１６及び図１７において、本応用例の薄膜トランジスタ１００４ａの製造方法は、上述した第四実施形態と比べて、ステップＳ１０５１とＳ１０５２（図１４参照）の間に、金属層からなる、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０６２）点が相違する。他の方法は第四実施形態とほぼ同様としてある。【００９７】
まず、第四実施形態とほぼ同様に、ガラス基板１０１０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ガラス基板１０１０上に、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する（ステップＳ１０６１）。【００９８】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成する（ステップＳ１０６２）。これにより、活性層１０４１及び画素電極１０５５の表面が露出する。すなわち、薄膜トランジスタ１００４ａのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層１０４１（薄膜トランジスタ部）及び画素電極１０５５は、非晶質酸化物層のみからなる構造となる。
続いて、図１７（ｂ）に示すように、第四実施形態とほぼ同様にして、被処理体を、局所的に結晶化させて活性層１０４１とする（ステップＳ１０６３）。【００９９】
次に、図１７（ｃ）及び図１７（ｄ）に示すように、第四実施形態とほぼ同様にして、ガラス基板１０１０、ソース配線１０５２ａ、ソース電極１０５１ａ、活性層１０４１、ドレイン電極１０５３ａ、ドレイン配線１０５４ａ及び画素電極１０５５上に、ゲート絶縁膜１０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ１０６４）。
続いて、第二のマスク（図示せず）を用いてフォトリソグラフィー法により、ゲート絶縁膜１０３０上に、金属薄膜よりなる所望の形状のゲート電極１０２１及びゲート配線１０２２を形成する(ステップＳ１０６５)。【０１００】
次に、ゲート絶縁膜１０３０、ゲート電極１０２１及びゲート配線１０２２上に、保護層１０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ１０６６）。
ここで、成膜された保護層１０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極１０５５が露出する。また、開口部１０２３及び開口部１０５６が形成され、それぞれゲート配線１０２２及びソース配線１０５２ａの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層１０６０を備えたトップゲート型の薄膜トランジスタ１００４ａを、３枚のマスクを用いた製造プロセスにより製造することができる。【０１０１】
以上説明したように、本応用例の薄膜トランジスタ１００４ａの製造方法によれば、非晶質の所定の材料からなる、活性層１０４１となる被処理体、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成することにより、活性層１０４１と確実に接続する。
また、本応用例における薄膜トランジスタ１００４ａは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層１０６０を成膜する前に活性層１０４１の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層１０６０の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト（図示せず）を用いて金属層をパターニングした後に、活性層１０４１の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層１０４１の結晶化を行い、その後に、金属層をパターニングしてもよい。【０１０２】
（第一実施例）
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記第二実施形態の第二応用例に対応する実施例である。
まず、図９、図２（ａ）及び図２（ｂ）に示すように、透明なガラス基板１０１０上に、モリブデンを２００ｎｍの厚さにスパッタリング法により成膜し、第一のマスク(図示せず)を用いてフォトリソグラフィー法によって、ゲート電極１０２１及びゲート配線１０２２を形成した（ステップＳ１０３１）。【０１０３】
次に、図１０（ａ）及び図１０（ｂ）に示すように、ゲート絶縁膜として、ＳｉＮｘ膜を２５０ｎｍの厚さにＣＶＤ法により成膜した（ステップＳ１０３２）。
続いて、モリブデンを１００ｎｍの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成した（ステップＳ１０３３）。
さらに、第三のマスク（図示せず）を用いたフォトリソグラフィー法により、ゲート配線１０２２の一部の上方に開口部１０２３を形成した。すなわち、開口部１０２３に対応するゲート絶縁膜１０３０（ＳｉＮｘ膜）を、ＣＨＦ３ガスなどを用いたドライエッチングにより除去した。【０１０４】
次に、図１０（ｃ）及び図１０（ｄ）に示すように、後述する酸化インジウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ５０ｎｍの非晶質の薄膜を成膜し、フォトリソグラフィー法により、トランジスタの活性層１０４１となる被処理体、ソース配線１０５２、ソース電極１０５１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成した（ステップＳ１０３４）。
続いて、活性層１０４１となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層１０４１とした（ステップＳ１０３５）。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。【０１０５】
［非晶質酸化物及び結晶質酸化物の作製例］
次に、上記ソース配線１０５２、ソース電極１０５１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５となる非晶質酸化物、並びに、活性層４１となる結晶質酸化物について、説明する。
（１）スパッタリングターゲットの製造及び評価
１．ターゲットの製造
原料として、平均粒径が約３．４μｍの酸化インジウムと、平均粒径が約０．６μｍの酸化亜鉛とを、インジウムの原子％（＝[Ｉｎ]／（[Ｉｎ]＋[Ｚｎ]）  ここで、[Ｉｎ]はインジウムの原子数、[Ｚｎ]は亜鉛の原子数である。）が０．９５、亜鉛の原子％（＝[Ｚｎ]／（[Ｉｎ]＋[Ｚｎ]））が０．０５となるように混合して、これを湿式ボールミルに供給し、約７２時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径約１０ｃｍ、厚さ約５ｍｍの寸法にプレス成形して、これを焼成炉に入れ、約１４００℃，約４８時間の条件で焼成して、焼結体（ターゲット）を得た。このとき、昇温速度は、約３℃／分であった。
２．ターゲットの評価
得られたターゲットにつき、密度、バルク抵抗値を測定した。その結果、理論相対密度は約９９％であり、四端子法により測定したバルク抵抗値は、約８０ｍΩであった。【０１０６】
（２）非晶質酸化物の成膜
上記（１）で得られたスパッタリングターゲットを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板１０（コーニング１７３７）のゲート絶縁膜３０上に酸化物を成膜した。
ここでのスパッタ条件としては、基板温度；約２５℃、到達圧力；約１×１０−３Ｐａ、雰囲気ガス；Ａｒ約１００％、スパッタ圧力（全圧）；約４×１０−１Ｐａ、投入電力約１００Ｗ、成膜時間約１０分間、Ｓ−Ｔ距離約９５ｍｍとした。
この結果、ガラス基板上に、膜厚が約５０ｎｍの酸化物の薄膜が形成された。
なお、得られた膜組成をＩＣＰ法で分析したところ、インジウムの原子％が約０．９５、亜鉛の原子％が約０．０５であった。【０１０７】
また、上記製作条件にて製作した酸化物の特性は、Ｘ線結晶構造解析により非晶質であることが確認された。
上記非晶質酸化物のキャリア濃度（電子キャリア濃度）、及びホール移動度（電子移動度）をホール測定装置により測定した。キャリア濃度が約３×１０２０ｃｍ−３、ホール移動度は約３５ｃｍ２／Ｖｓであった。四端子法により測定した比抵抗の値は、約０．０００６Ωｃｍであった。また、薄膜の組成分析を行ったところ、Ｌｉ及びＮａの濃度は１ｐｐｍ以下であった。【０１０８】
ホール測定装置、及びその測定条件は下記のとおりであった、
［ホール測定装置］
東陽テクニカ製：Ｒｅｓｉ  Ｔｅｓｔ８３１０
［測定条件］
室温（約２５℃）、約０．５［Ｔ］、約１０−４〜１０−１２Ａ、ＡＣ磁場ホール測定。【０１０９】
さらに、この非晶質酸化物は、分光光度計により波長約５００ｎｍの光線についての光線透過率が約８２％であり、薄膜の屈折率（波長約５００ｎｍ）が約２．１であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約４．２ｅＶと十分に大きかった。【０１１０】
［ＰＡＮ耐性］
ＰＡＮによるエッチング速度が約１０ｎｍ／分以上のものを×とし、それ以外のものを○とした。ＰＡＮ耐性は×であった。
ここで、ＰＡＮ耐性の評価には、約４５℃のＰＡＮエッチング液（リン酸約９１．４ｗｔ％、硝酸約３．３ｗｔ％、酢酸約５．３ｗｔ％）を用いた。なお、一般的に、ＰＡＮエッチング液（リン酸、硝酸、酢酸を含むエッチング液）は、通常リン酸が約２０〜９５ｗｔ％、硝酸約０．５〜５ｗｔ％、酢酸約３〜５０ｗｔ％の範囲にあるものが用いられる。
すなわち、上述した非晶質酸化物は、透明な導電体であった。【０１１１】
（３）非晶質酸化物の結晶化処理
上記（２）で得られた非晶質酸化物の一部（活性層１０４１となる被処理体）に、大気中（酸素存在下）で、レーザー光を集光して照射し、結晶化させて活性層１０４１とした。すなわち、Ｘ線結晶構造解析により多結晶であることが確認され、ＸＦＡＳ測定によりＩｎとＺｎは同様の局所構造をとっている（少なくとも一部の亜鉛Ｚｎが酸化インジウムのビックスバイト型結晶のインジウムサイトを置き換えている）ことが確認できた。【０１１２】
（４）結晶質酸化物の物性の評価
上記（３）で得られた結晶質酸化物のキャリア濃度（電子キャリア濃度）、及びホール移動度（電子移動度）をホール測定装置により測定した。キャリア濃度は約６×１０１４ｃｍ−３、ホール移動度は約５ｃｍ２／Ｖｓであった。また、四端子法により測定した比抵抗の値は、約２１００Ωｃｍであった。また、薄膜の組成分析を行ったところ、Ｌｉ及びＮａの濃度は１ｐｐｍ以下であった。【０１１３】
さらに、この結晶質酸化物は、分光光度計により波長約５００ｎｍの光線についての光線透過率が約８５％であり、屈折率（波長約５００ｎｍ）が、約１．９であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約３．６ｅＶと十分に大きかった。
また、ＰＡＮ耐性は、良好（○）であった。
すなわち、上述した結晶質酸化物は、優れた透明半導体薄膜としての特性を有していた。【０１１４】
なお、活性層１０４１、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する材料として、上記酸化インジウム−酸化亜鉛ターゲットを用いたが、酸化インジウム単独でも用いることができる。この場合、結晶性を上げることによって半導体としての性能が発揮するため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。【０１１５】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、特に問題はない。結晶構造の決定には、Ｘ線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、１５原子％以下、好ましくは１０原子％以下、である。この理由は、１５原子％超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。【０１１６】
（第二実施例）
本実施例は、上記第四実施形態の第三応用例に対応する実施例である。
まず、図１６、図１７（ａ）及び図１７（ｂ）に示すように、透明なガラス基板１０１０上に、酸化インジウム―酸化イッテリビウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ４０ｎｍの非晶質の薄膜（非晶質酸化物層）を成膜し、次に、金属層としてのチタンを２００ｎｍの厚さにスパッタリング法により成膜した。
なお、酸化インジウム―酸化イッテリビウムのターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子％（＝[Ｉｎ]／（[Ｉｎ]＋[Ｙｂ]）  ここで、[Ｉｎ]はインジウムの原子数、[Ｙｂ]はイッテリビウムの原子数である。）が０．９５、イッテリビウムの原子％（＝[Ｙｂ]／（[Ｉｎ]＋[Ｙｂ]））が０．０５となるように混合した。【０１１７】
次に、第一のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、トランジスタの活性層１０４１となる被処理体、ソース配線１０５２、ソース電極１０５１、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成した（ステップＳ１０６１）。
続いて、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、金属層からなるソース電極１０５１ａ、ソース配線１０５２ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成した（ステップＳ１０６２）。すなわち、被処理体及び画素電極１０５５上の金属層（チタン）を、ＳＦ６ガスなどを用いて除去した。これにより、活性層１０４１及び画素電極１０５５の表面が露出した。すなわち、薄膜トランジスタ１００４ａのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層１０４１（薄膜トランジスタ部）及び画素電極１０５５は、非晶質酸化物層のみからなる構造とした。【０１１８】
続いて、図１７（ｂ）に示すように、活性層１０４１となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層１０４１とした（ステップＳ１０６３）。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。この場合、レーザー光は、金属面、ガラス面のどちらかでも照射することができるが、金属面から照射した場合、レーザー光は、活性層１０４１の部分にのみ当り、金属面ではレーザー光が反射されたり、熱が拡散され、金属と接触している部分は結晶化せず、光が当たった部分のみが結晶化し、より均一に活性層１０４１の部分のみを結晶化することができた。【０１１９】
次に、ゲート絶縁膜１０３０として、ＳｉＮｘ膜を２５０ｎｍの厚さに、ケミカル・ベーパー・デポジション（ＣＶＤ）法により成膜した（ステップＳ１０６４）。続けて、チタンを２００ｎｍの厚さに成膜し、第二のマスク（図示せず）及びフォトリソグラフィー法により、所望のゲート電極１０２１及びゲート配線１０２２を形成した（ステップＳ１０６５）。【０１２０】
次に、保護膜となるＳｉＮｘ膜を１００ｎｍの厚さに成膜し、続いて、第三のマスク（図示せず）を用いたフォトリソグラフィー法により、ＣＨＦ３ガスなどを用いたドライエッチングにより除去し、画素電極１０５５を露出させた。また、開口部１０２３及び開口部１０５６を形成し、それぞれゲート配線１０２２及びソース配線１０５２ａの一部が露出し、各配線パッドとした。【０１２１】
なお、活性層１０４１、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する材料として、上記酸化インジウム−酸化イッテリビウムのターゲットを用いたが、酸化亜鉛などとともに用いることができる。この場合、結晶性を上げることにより半導体としての性能が発揮されるため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。【０１２２】
酸化イッテリビウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、Ｘ線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、２０原子％以下、好ましくは１０原子％以下、より好ましくは５原子％以下である。この理由は、２０原子％超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。【０１２３】
（第三実施例）
本実施例は、上記第二実施形態の第一応用例に対応する実施例である。
まず、図７、図８（ａ）及び図８（ｂ）に示すように、透明なガラス基板１０１０上に、アルミ合金（Ａｌ−Ｎｄ−Ｎｉ（９８：１：１ｗｔ％））を２００ｎｍの厚さにスパッタリング法により成膜し、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、所望のゲート電極１０２１及びゲート配線１０２２を形成した（ステップＳ１０２１）。続いて、ゲート絶縁膜１０３０として、ＳｉＮｘ膜を２５０ｎｍの厚さに、ケミカル・ベーパー・デポジション（ＣＶＤ）法により成膜した（ステップＳ１０２２）。【０１２４】
次に、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットを用いて、スパッタリング法により厚さ５０ｎｍの薄膜を室温にて成膜し、続いて、金属層としてのチタンを１００ｎｍの厚さに成膜した。
なお、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子％（＝[Ｉｎ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]）  ここで、[Ｉｎ]はインジウムの原子数、[Ｇａ]はガリウムの原子数、[Ｚｎ]は亜鉛の原子数である。）が０．９４、ガリウムの原子％（＝[Ｇａ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]））が０．０３、亜鉛の原子％（＝[Ｚｎ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]））が０．０３となるように混合した。【０１２５】
次に、第二のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４、画素電極１０５５、及び、活性層１０４１となる被処理体を形成した（ステップＳ１０２３）。
続いて、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、活性層１０４１及び画素電極１０５５の上方のチタンを除去し、チタンからなるソース配線１０５２ａ、ソース電極１０５１ａ、ドレイン電極１０５３ａ及びドレイン配線１０５４ａを形成した（ステップＳ１０２４）。なお、チタンのエッチングには、ＳＦ６やＣＦ４などの反応性イオンエッチングを用い、酸化インジウム−酸化ガリウム−酸化亜鉛層は蓚酸水溶液によりエッチングした。【０１２６】
次に、薄膜トランジスタの活性層１０４１となる部分（被処理体）に、レーザー光を集光して照射し、薄膜半導体となる部分のみ結晶化させ、活性層１０４１とした（ステップＳ１０２５）。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化させることができた。
なお、本実施例では、薄膜トランジスタの活性層１０４１、ソース電極１０５１、ソース配線１０５２、ドレイン電極１０５３、ドレイン配線１０５４及び画素電極１０５５を形成する材料として、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いたが、結晶性を上げることにより半導体としての性能が向上する。したがって、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行ったり、また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。【０１２７】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は、酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、Ｘ線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、１５原子％以下、好ましくは１０原子％以下、である。この理由は、１５原子％超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。【０１２８】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果は少ない。
添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、Ｘ線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、２０原子％以下、好ましくは１０原子％以下、より好ましくは５原子％以下である。この理由は、２０原子％超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。【０１２９】
なお、上記各実施例の薄膜トランジスタのｏｎ−ｏｆｆ比は、１０５以上であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約７ｃｍ２／Ｖ・ｓｅｃの電界効果移動度が得られた。さらに、閾値電圧（Ｖｔｈ）は、約＋２．０Ｖであり、ノーマリーオフの特性を示し、また、出力特性は明瞭なピンチオフを示した。さらに、ゲート電圧を印加しないとき、ソース電極１０５１とドレイン電極１０５３の間に約５Ｖの電圧を印加したところ、ソース電極１０５１とドレイン電極１０５３間の電流を約１０−７アンペアにすることができた。
また、作製した薄膜トランジスタに可視光を照射して同様の測定を行ったが、トランジスタ特性の変化は認められなかった。すなわち、各実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗率が高く、かつ、電子移動度が大きい活性層を有する薄膜トランジスタを実現できた。【０１３０】
また、各実施例では、ガラス基板１０１０上に薄膜トランジスタを作製したが、成膜自体は室温で行え、その後、低温プラズマ結晶化法などにより低温で結晶化させることができるので、プラスチック板やフィルムなどの基板が使用可能である。また、各実施例で得られた結晶質酸化物は、可視光の光吸収がほとんどなく、透明なフレキシブルＴＦＴを実現できる。【０１３１】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。【０１３２】
［半導体デバイス及びその製造方法の第一実施形態］
図１８は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図１８において、ショットキーダイオード１００５は、ガラス基板１０１０と、ガラス基板１０１０上に形成されたＮ型半導体１０４２と、Ｎ型半導体１０４２の上面両端部にそれぞれ形成された電極１０４３および電極１０４４とを備えている。
本実施形態の半導体デバイスは、ショットキーダイオード１００５としてあり、上述した活性層１０４１と同じ結晶質酸化物が電子伝導体（Ｎ型半導体１０４２）として用いられている。【０１３３】
本実施形態のＮ型半導体１０４２は、成膜される際に、結晶化された状態で成膜される。
また、電極１０４３は、Ｎ型半導体１０４２の材料と同じ組成の材料からなり、非晶質としてあり、導電体として機能する。また、この電極１０４３は、Ｎ型半導体１０４２とオーミックコンタクトする。
また、電極１０４４の材料として、Ｎ型半導体１０４２のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ｐｔが用いられる。この仕事関数の違いによって、Ｎ型半導体１０４２にキャリアの少ない障壁層が形成される。【０１３４】
以上説明したように、本実施形態のショットキーダイオード１００５によれば、同じ組成の所定の材料を、結晶化させることによりＮ型半導体１０４２とし、非晶質の状態のまま用いることにより電極１０４３としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード１００５の製造方法の発明としても有効であり、所定の材料からなるＮ型半導体１０４２と、所定の材料と同じ組成の材料からなる導電体（電極１０４３）を備えたショットキーダイオード１００５の製造方法であって、結晶質のＮ型半導体１０４２を形成し、この後工程にて、非晶質の導電体（電極１０４３）を形成する工程を有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。【０１３５】
［半導体デバイス及びその製造方法の第二実施形態］
図１９は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図１９において、ショットキーダイオード１００５ａは、ガラス基板１０１０と、ガラス基板１０１０上に形成されたＮ型半導体１０４２と、Ｎ型半導体１０４２の上面両端部に形成された電極１０４３および電極１０４４とを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード１００５ａとしてあり、上述したショットキーダイオード１００５と比べて、Ｎ型半導体１０４２となる被処理体と電極１０４３がともに成膜（一括成膜）され、さらに、ともに形成（一括形成）され、その後、被処理体が結晶化されＮ型半導体１０４２となる点が相違する。なお、その他の構成は、ほぼショットキーダイオード１００５と同様としてある。【０１３６】
以上説明したように、本実施形態のショットキーダイオード１００５ａによれば、非晶質の所定の材料からなる、Ｎ型半導体１０４２となる被処理体、及び、電極１０４３を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることによりＮ型半導体１０４２とし、残りの部分を非晶質の状態のまま用いることにより導電体（電極１０４３）としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。【０１３７】
また、本実施形態は、ショットキーダイオード１００５ａの製造方法の発明としても有効であり、所定の材料からなるＮ型半導体１０４２と、所定の材料と同じ組成の材料からなる導電体（電極１０４３）を備えたショットキーダイオード１００５ａの製造方法であって、非晶質の所定の材料からなる被処理体及び導電体（電極１０４３）を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させてＮ型半導体１０４２とする工程とを有する方法としてある。このようにすると、製造工程を削減して製造原価のコストダウンを図ることができ、また、材料の共用化を図ることができ、管理コストを低減することができる。【０１３８】
［半導体デバイス及びその製造方法の第三実施形態］
図２０は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図２０において、ショットキーダイオード１００５ｂは、ガラス基板１０１０と、ガラス基板１０１０上に形成されたＮ型半導体１０４２と、Ｎ型半導体１０４２の上面両端部に形成された電極１０４３および電極１０４４とを備え、さらに、Ｎ型半導体１０４２と電極１０４３を接続する、金属層からなる電極１０４３ａと、Ｎ型半導体１０４２と電極１０４４を接続する、金属層からなる電極１０４４ａとを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード１００５ｂとしてあり、上述したショットキーダイオード１００５ａと比べて、電極１０４３ａ、１０４４ａを備えた点が相違する。なお、その他の構成は、ほぼショットキーダイオード１００５ａと同様としてある。【０１３９】
以上説明したように、本実施形態のショットキーダイオード１００５ｂによれば、金属層からなる電極１０４３ａ、１０４４ａを形成することにより、Ｎ型半導体１０４２と電極１０４３、１０４４とを確実に接続することができる。
また、本実施形態は、ショットキーダイオード１００５ｂの製造方法の発明としても有効であり、Ｎ型半導体１０４２と導電体（電極１０４３）を接続する金属層（電極１０４３ａ）を形成する工程を有する方法としてある。このようにすると、Ｎ型半導体１０４２と電極１０４３とを確実に接続することができる。【０１４０】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路（論理回路、メモリ回路、差動増幅回路等）なども含まれ、論理回路として、インバータ、ＮＯＲ、ＮＡＮＤ、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、ＩＤタグやＩＣタグの無線通信回路などであってもよい。【０１４１】
［薄膜トランジスタの製造方法の第五実施形態］
図２１は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図２２は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図２１、図２２（ａ）及び図２２（ｂ）において、まず、透明なガラス基板２０１０が用意され、このガラス基板２０１０上に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２００１）。
なお、基板は、ガラス基板２０１０に限定されるものではなく、薄膜トランジスタ２００１の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。【０１４２】
上記金属薄膜の材料として、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ若しくはＡｇ、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、５０〜５００ｎｍであり、好ましくは１００〜４００ｎｍである。この理由は、５０ｎｍより薄いと、ゲート配線２０２２の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、５００ｎｍより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜２０３０、ソース配線２０５２、ドレイン配線２０５４などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Ａｌ合金としては、Ｎｉ、Ｎｄ、Ｌａ、Ｍｏ、Ｗなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。【０１４３】
次に、図２１、図２２（ｃ）及び図２２（ｄ）に示すように、ガラス基板２０１０、ゲート電極２０２１及びゲート配線２０２２上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ２００２）。この膜の厚さは、通常、１００〜５００ｎｍであり、好ましくは２００〜４００ｎｍである。また、一般的に、ゲート絶縁膜２０３０の厚さは、ゲート配線２０２２の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線２０２２からその上部に位置するソース配線２０５２やドレイン配線２０５４へのリーク電流を小さくすることができる。【０１４４】
続いて、ゲート電極２０２１の上方のゲート絶縁膜２０３０上に、プラズマ処理により半導体化された活性層２０４１を形成する（ステップＳ２００３）。
この活性層２０４１は、所定の材料を基材としてあり、プラズマ処理によって半導体としての特性を有する。なお、活性層２０４１の材料の組成などについては、後述する。
ここで、活性層２０４１は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第二のマスク（図示せず）を用いたフォトリソグラフィー法により形成される。続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、次に、プラズマ処理を行い、続いて、所定の形状に形成してもよい。
なお、本発明において、非晶質の状態とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない状態をいう。一方、結晶質の状態とは、特定の回折線を示す状態をいう。【０１４５】
本発明では、上記所定の材料にプラズマ処理を施すことにより、この所定の材料を活性化させ半導体とする。活性化する条件は、プラズマ処理装置やプラズマガスの種類により異なる。プラズマガスの種類は、種々選択できるが、通常、酸素、窒素、アルゴン、及びそれらの混合ガスなどが用いられる。酸素プラズマでは、薄膜トランジスタの活性層に活性化された酸素原子が飛び込み、酸素欠損を低減する効果がある。窒素プラズマでは、薄膜トランジスタの活性層に活性化された窒素原子が挿入され、酸素欠損を低減する効果がある。アルゴンプラズマの場合、薄膜トランジスタの活性層に含まれる遊離の酸素原子を活性化して、酸素欠損を低減する効果がある。また、プラズマの種類としては、大気圧プラズマ、プラズマジェットや、真空中で発生させられたプラズマガンにより発生されたプラズマや、低温プラズマなどが使用できる。
なお、酸素含有中の雰囲気でプラズマを照射する方法が最も有効的に薄膜トランジスタの活性層２０４１を活性化できる。【０１４６】
本発明においては、活性層２０４１となる基材の材料、組成比、製造条件、プラズマ処理条件などを制御して、例えば、電子キャリア濃度を、１０１０／ｃｍ３以上１０１８／ｃｍ３未満とする。また、好ましくは１０１１／ｃｍ３以上１０１７／ｃｍ３以下、さらに好ましくは、１０１２／ｃｍ３以上１０１６／ｃｍ３以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、ｏｎ−ｏｆｆ比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には約０〜４０℃程度の範囲から適宜選択される温度である。また、電子キャリア濃度の測定は、ホール効果測定により求める。約１０１７／ｃｍ３未満の電子キャリア濃度の測定は、ＡＣホール測定で行うことが好ましい。この理由は、ＤＣホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。
また、プラズマ処理は、通常、ＸＲＤ（Ｘ線回折）で結晶ピークが出ない条件で行われる。ただし、これに限定されるものではなく、たとえば、プラズマ処理によって、結晶ピークが出てもよい。【０１４７】
また、好ましくは、活性層２０４１（半導体薄膜）の伝導帯と価電子帯とのエネルギーバンドギャップを約２．８ｅＶ以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。【０１４８】
また、好ましくは、活性層２０４１が非縮退半導体であるとよい。
このようにすると、ｏｆｆ電流を小さくすることができ、ｏｎ／ｏｆｆ比を大きくすることができる。【０１４９】
続いて、ゲート絶縁膜２０３０及び活性層２０４１上に、ソース配線２０５２、ソース電極２０５１、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２００４）。
このソース配線２０５２、ソース電極２０５１、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、活性層２０４１となった基材（所定の材料）と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、スパッタ法などにより非晶質の状態でまとめて成膜され、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。【０１５０】
図２３は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は保護層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示している。
次に、図２３に示すように、ゲート絶縁膜２０３０、ソース配線２０５２、ソース電極２０５１、活性層２０４１、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２００５）。
ここで、成膜された保護層２０６０は、第四のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５が露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２の一部が露出する。
このように、本実施形態によれば、保護層２０６０を備えた薄膜トランジスタ２００１を、４枚のマスクを用いた製造プロセスにより製造することができる。【０１５１】
なお、図示してないが、ソース配線２０５２、ドレイン配線２０５４及び画素電極２０５５とゲート絶縁膜２０３０との間にも、活性層２０４１を形成する場合には、１枚のハーフトーンマスクを用いて、活性層２０４１、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成することができる。すなわち、まず、活性層２０４１となる基材を成膜し、次に、プラズマ処理を施し、続いて、導電体となる薄膜を成膜する。次に、１枚のハーフトーンマスクを用いて、活性層２０４１、ソース配線２０５２、ドレイン配線２０５４及び画素電極２０５５を形成し、続いて、ソース電極２０５１及びドレイン電極２０５３を形成する。このようにすると、保護層２０６０を備えた薄膜トランジスタを、３枚のマスクを用いた製造プロセスにより製造することができる。【０１５２】
次に、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５に用いられる所定の材料、並びに、活性層２０４１の基材として用いられる前記所定の材料について、説明する。
まず、ソース電極２０５１などに用いられる所定の材料と、活性層２０４１の基材として用いられる所定の材料は、同じである。これにより、材料の共用化を図ることができ、管理コストを低減することができる。【０１５３】
上記所定の材料は、非晶質金属酸化物である。この非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。【０１５４】
また、好ましくは、上記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。
たとえば、非晶質金属酸化物として、酸化インジウムと酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化インジウムと酸化亜鉛の組成比としては、[Ｉｎ]／（[Ｉｎ]＋[Ｚｎ]）＝０．２〜１．０（０．２以上１．０以下）である。好ましくは、[Ｉｎ]／（[Ｉｎ]＋[Ｚｎ]）＝０．５〜０．９５（０．５以上０．９５以下）であり、より好ましくは、[Ｉｎ]／（[Ｉｎ]＋[Ｚｎ]）＝０．６〜０．９（０．６以上０．９以下）である。なお、[Ｉｎ]はインジウムの原子数であり、[Ｚｎ]は亜鉛の原子数である。
また、たとえば、非晶質金属酸化物として、酸化錫と酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化錫と酸化亜鉛の組成比としては、[Ｓｎ]／（[Ｓｎ]＋[Ｚｎ]）＝０．２〜０．９５（０．２以上０．９５以下）である。好ましくは、[Ｓｎ]／（[Ｓｎ]＋[Ｚｎ]）＝０．４〜０．９０（０．４以上０．９０以下）であり、より好ましくは、[Ｓｎ]／（[Ｓｎ]＋[Ｚｎ]）＝０．５〜０．６（０．５以上０．６以下）である。なお、[Ｓｎ]は錫の原子数である。【０１５５】
さらに好ましくは、上記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。
たとえば、上記非晶質金属酸化物が、正二価の金属酸化物を含有しているとよい。このように正二価の金属酸化物を含有することにより、プラズマ処理によって活性層２０４１のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物を含有することにより非晶質を安定化させる効果（製造プロセス中での結晶化の阻害など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
正二価の金属酸化物の添加量は、透明導電膜（ソース電極２０５１など）の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電膜の導電性を損なう恐れがある。添加量としては、全金属元素に対して、４０原子％以下、好ましくは２０原子％以下にするのがよい。【０１５６】
また、たとえば、上記非晶質金属酸化物が、正三価の金属酸化物を含有しているとよい。このように正三価の金属酸化物を含有することにより、プラズマ処理によって活性層２０４１のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正三価の金属酸化物を含有することにより非晶質を安定化させる効果（製造プロセス中での結晶化の阻害など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、４０原子％以下、好ましくは２０原子％以下にするのがよい。【０１５７】
また、たとえば、上記非晶質金属酸化物が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。このように正二価の金属酸化物及び正三価の金属酸化物を含有することにより、プラズマ処理によって活性層２０４１のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。また、正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。正二価の金属酸化物や正三価の金属酸化物のこれらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物及び正三価の金属酸化物を含有することにより非晶質を安定化させる効果（製造プロセス中での結晶化の阻害など）によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正二価の金属酸化物及び正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、４０原子％以下、好ましくは２０原子％以下にするのがよい。【０１５８】
また、たとえば、上記非晶質金属酸化物が、正四価の金属酸化物を含有しているとよい。このように正四価の金属酸化物を含有することにより、価数のバランスがとれるので、状態が安定化し信頼性が高くなることが期待できる。正四価の金属酸化物としては、酸化ゲルマニウム、酸化ケイ素、酸化チタン、酸化ジルコニウム、酸化ハフニウムなどが有用である。
なお、正二価の金属酸化物とは、イオン状態での価数として正二価を取りうる金属酸化物をいい、また、正三価の金属酸化物とは、イオン状態での価数として正三価を取りうる金属酸化物をいい、さらに、正四価の金属酸化物とは、イオン状態での価数として正四価を取りうる金属酸化物をいう。【０１５９】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層２０４１を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５をまとめて成膜しさらにまとめてエッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層２０４１（半導体）とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１６０】
［薄膜トランジスタの第五実施形態］
また、上記実施形態における薄膜トランジスタ２００１は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ２００１は、上記所定の材料からなり、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５となる導電体と、この所定の材料にプラズマ処理を行うことによって半導体化された活性層２０４１とを備えた構成としてある（図２３参照）。
このように、本実施形態の薄膜トランジスタ２００１は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１６１】
［薄膜トランジスタの製造方法の第六実施形態］
図２４は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図２５は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図２４及び図２５において、本実施形態の薄膜トランジスタの製造方法は、上述した第五実施形態と比べて、ステップＳ２００３、Ｓ２００４（図２１参照）の代わりに、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成し（ステップＳ２０１３）、続いて、プラズマ処理により被処理体を活性層２０４１とする（ステップＳ２０１４）点が相違する。他の方法は第五実施形態とほぼ同様としてある。【０１６２】
まず、第五実施形態とほぼ同様に、ガラス基板２０１０上に、ゲート電極２０２１及びゲート配線２０２２を形成し（ステップＳ２０１１）、続いて、ゲート絶縁膜２０３０を形成する（ステップＳ２０１２）。【０１６３】
次に、ゲート絶縁膜２０３０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０１３）。
すなわち、図２５（ａ）及び図２５（ｂ）に示すように、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を覆う部分が、活性層２０４１となる被処理体を覆う部分より厚い形状としてある。【０１６４】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層２０４１となる被処理体が露出し、かつ、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を覆う形状のレジストとなる。
続いて、この再形成されたレジスト（図示せず）を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層２０４１となる（ステップＳ２０１４）。すなわち、再形成されたレジストが、ソース電極２０５１などの導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層２０４１の形状や配置などを任意に形成することができる。また、第五実施形態と比べて、活性層２０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、局所的にプラズマ処理を行い活性層２０４１とする形状は、図２６に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層２０４１が、ゲート電極２０２１に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。【０１６５】
また、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５となる薄膜（適宜、非晶質金属酸化物層と略称する。）を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、１００％のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能（キャリア濃度）の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。【０１６６】
次に、図２４、図２５（ｃ）及び図２５（ｄ）において、第五実施形態とほぼ同様に、ゲート絶縁膜２０３０、活性層２０４１、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０１５）。
ここで、成膜された保護層２０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５が露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層２０６０を備えた薄膜トランジスタ２００２を、３枚のマスクを用いた製造プロセスにより製造することができる。【０１６７】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層２０４１とする。すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層２０４１（半導体）とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系ＴＦＴでは、トランジスタの材料が液晶駆動用の透明電極（画素電極）の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ（活性層）を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。【０１６８】
［薄膜トランジスタの第六実施形態］
また、上記実施形態における薄膜トランジスタ２００２は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ２００２は、上記所定の材料からなり、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５となる導電体と、この導電体と同じ層であり、かつ、この所定の材料にプラズマ処理を行うことによって半導体化された活性層２０４１とを備えた構成としてある（図２６参照）。
このように、本実施形態の薄膜トランジスタ２００２は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１６９】
（第四応用例）
また、上記薄膜トランジスタの製造方法の第六実施形態及び薄膜トランジスタの第六実施形態は、様々な応用例を有している。
次に、第四応用例について、図面を参照して説明する。
図２７は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
また、図２８は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図２７及び図２８において、本応用例の薄膜トランジスタ２００２ａの製造方法は、上述した第六実施形態と比べて、ステップＳ２０１３とＳ２０１４（図２４参照）の間に、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを形成する（ステップＳ２０２４）点が相違する。他の方法は第六実施形態とほぼ同様としてある。【０１７０】
まず、第六実施形態とほぼ同様に、ガラス基板２０１０上に、ゲート電極２０２１及びゲート配線２０２２を形成し（ステップＳ２０２１）、続いて、ゲート絶縁膜２０３０を形成する（ステップＳ２０２２）。【０１７１】
次に、第六実施形態とほぼ同様に、ゲート絶縁膜２０３０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ゲート絶縁膜２０３０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０２３）。この際、金属層からなるソース配線２０５２ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａも形成される。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の上方の部分が、活性層２０４１となる被処理体の上方の部分より厚い形状としてある。【０１７２】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、金属層からなるソース電極２０５１ａ及びドレイン電極２０５３ａを形成する（ステップＳ２０２４）。これにより、活性層２０４１の表面が露出する。すなわち、薄膜トランジスタ２００２ａのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層２０４１（薄膜トランジスタ部）は、非晶質金属酸化物層のみからなる構造となる。また、再形成されたレジストは、除去される。【０１７３】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層２０４１となる（ステップＳ２０２５）。すなわち、金属層からなるソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａが、ソース電極２０５１などの導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層２０４１の形状や配置などを任意に形成することができる。また、第一実施形態と比べて、活性層２０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
なお、本応用例では、プラズマ処理が行われる前に、再形成されたレジストが、除去されるが、これに限定されるものではない。たとえば、再形成されたレジストを、プラズマアッシング装置にて除去する際、このプラズマアッシング装置を用いて、被処理体を半導体化し活性層２０４１としてもよい。このようにすると、一つの工程で、再形成されたレジストを除去するとともに、被処理体を活性層２０４１とすることができ、生産性を向上させることができる。
また、遮蔽層は、レジストや金属層（導電体層）に限定されるものではなく、たとえば、絶縁層などでもよく、プラズマを遮蔽可能な材料を用いることができる。【０１７４】
次に、図２８（ｃ）及び図２８（ｄ）に示すように、第六実施形態とほぼ同様にして、ゲート絶縁膜２０３０、活性層２０４１、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａ上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０２６）。
ここで、成膜された保護層２０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５ａが露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２ａの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層２０６０を備えた薄膜トランジスタ２００２を、３枚のマスクを用いた製造プロセスにより製造することができる。【０１７５】
なお、図示してないが、上記第三のマスクの代わりに、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極２０５５ａを除去し、画素電極２０５５を露出させるとよい。すなわち、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極２０５５ａ上の保護層２０６０をドライエッチング（エッチングガスは、ＣＨＦ３など）し、さらに、画素電極２０５５ａをドライエッチング（エッチングガスは、ＳＦ６など）する。次に、再形成されたレジストを用いて、保護層２０６０やゲート絶縁膜２０３０をドライエッチング（エッチングガスは、ＣＨＦ３など）する。これにより、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２ａの一部が露出し、各配線パッドとする。このようにすると、非晶質金属酸化物のみからなる画素電極２０５５を得ることができ、透光性を向上させることができる。【０１７６】
以上説明したように、本応用例の薄膜トランジスタ２００２ａの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を一括成膜しさらに一括形成することができる。また、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ２００２ａは、薄膜トランジスタの発明としても有効である。【０１７７】
（第五応用例）
次に、第五応用例について、図面を参照して説明する。
図２９は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
また、図３０は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、（ａ）はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図２９及び図３０において、本応用例の薄膜トランジスタ２００２ｂの製造方法は、上述した第六実施形態と比べて、ステップＳ２０１２とＳ２０１３（図２４参照）の間に、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ及びドレイン配線２０５４ａを形成する（ステップＳ２０３３）点、及び、保護層２０６０を形成しない点などが相違する。他の方法は第六実施形態とほぼ同様としてある。【０１７８】
まず、第六実施形態とほぼ同様に、ガラス基板２０１０上に、ゲート電極２０２１及びゲート配線２０２２を形成し（ステップＳ２０３１）、続いて、ゲート絶縁膜２０３０を形成する（ステップＳ２０３２）。【０１７９】
次に、スパッタ法などにより金属層が成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法により、金属層よりなるソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ及びドレイン配線２０５４ａを形成する（ステップＳ２０３３）。続いて、図３０（ｂ）に示すように、第三のマスク（図示せず）を用いたフォトリソグラフィー法により、ゲート配線２０２２の一部の上方に開口部２０２３が形成される。【０１８０】
次に、ゲート絶縁膜２０３０、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び露出したゲート配線２０２２の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜（非晶質金属酸化物層）を成膜する。
続いて、第四のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４、画素電極２０５５及びゲート配線パッド２０２４をまとめて形成する（ステップＳ２０３４）。
また、上記第四のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４、画素電極２０５５及びゲート配線パッド２０２４を覆う部分が、活性層２０４１となる被処理体を覆う部分より厚い形状としてある。【０１８１】
次に、第四のハーフトーンマスクにより形成されたレジストを再形成すると、活性層２０４１となる被処理体が露出し、かつ、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４、画素電極２０５５及びゲート配線パッド２０２４を覆う形状のレジストとなる。
続いて、この再形成されたレジスト（図示せず）を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層２０４１となる（ステップＳ２０３５）。すなわち、再形成されたレジストが、ソース電極２０５１などの導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層２０４１の形状や配置などを任意に形成することができる。
このように、本応用例によれば、薄膜トランジスタ２００２ｂを、４枚のマスクを用いた製造プロセスにより製造することができる。【０１８２】
以上説明したように、本応用例の薄膜トランジスタ２００２ｂの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４、画素電極２０５５及びゲート配線パッド２０２４をまとめて成膜しさらにまとめてエッチングすることができる。また、金属層からなるソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ及びドレイン配線２０５４ａを形成することにより、導電性を向上させることができる。
また、本応用例における薄膜トランジスタ２００２ｂは、薄膜トランジスタの発明としても有効である。【０１８３】
［薄膜トランジスタの製造方法の第七実施形態］
図３１は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図３２は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は活性層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図３１、図３２（ａ）及び図３２（ｂ）において、まず、透明なガラス基板２０１０が用意され、このガラス基板２０１０上に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、活性層２０４１を形成する（ステップＳ２０４１）。この活性層２０４１は、上記所定の材料を基材とし、プラズマ処理とすることによって半導体としての特性を有する。
ここで、活性層２０４１は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により形成され、続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、まず、非晶質の状態で成膜し、次に、プラズマ処理により半導体化し、続いて、第一のマスク（図示せず）を用いたフォトリソグラフィー法により形成してもよい。【０１８４】
次に、ガラス基板２０１０及び活性層２０４１上に、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０４２）。
このソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、活性層２０４１となる所定の材料と同じ材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のマスク（図示せず）を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。【０１８５】
図３３は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
次に、図３１、図３３（ａ）及び図３３（ｂ）に示すように、ガラス基板２０１０、ソース配線２０５２、ソース電極２０５１、活性層２０４１、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ２０４３）。
続いて、ゲート絶縁膜２０３０上に、金属薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２０４４）。【０１８６】
次に、図３３（ｃ）及び図３３（ｄ）に示すように、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０４５）。
ここで、成膜された保護層２０６０は、第四のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５が露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層２０６０を備えたトップゲート型の薄膜トランジスタ２００３を、４枚のマスクを用いた製造プロセスにより製造することができる。【０１８７】
以上説明したように、本実施形態の薄膜トランジスタ２００３の製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層２０４１を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層２０４１（半導体）とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１８８】
［薄膜トランジスタの第七実施形態］
また、上記実施形態における薄膜トランジスタ２００３は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ２００３は、上記所定の材料からなり、半導体としての活性層２０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を備えた構成としてある（図３３参照）。
このように、本実施形態の薄膜トランジスタ２００３は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１８９】
［薄膜トランジスタの製造方法の第八実施形態］
図３４は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図３５は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図３４及び図３５において、本実施形態の薄膜トランジスタの製造方法は、上述した第七実施形態と比べて、ステップＳ２０４１及びＳ２０４２（図３１参照）の代わりに、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成し（ステップＳ２０５１）、続いて、プラズマ処理により被処理体を活性層２０４１とする（ステップＳ２０５２）点が相違する。他の方法は第七実施形態とほぼ同様としてある。【０１９０】
次に、ゲート絶縁膜２０３０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０５１）。
すなわち、図３５（ａ）及び図３５（ｂ）に示すように、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第一のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法によりまとめて形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を覆う部分が、活性層２０４１となる被処理体を覆う部分より厚い形状としてある。【０１９１】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層２０４１となる被処理体が露出し、かつ、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を覆う形状のレジストとなる。
続いて、この再形成されたレジスト（図示せず）を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層２０４１となる（ステップＳ２０５２）。すなわち、再形成されたレジストが、ソース電極２０５１などの導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層２０４１の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層２０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１９２】
また、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５となる薄膜（適宜、非晶質金属酸化物層と略称する。）を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、１００％のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能（キャリア濃度）の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。【０１９３】
次に、図３５（ｃ）及び図３５（ｄ）に示すように、第七実施形態とほぼ同様にして、ガラス基板２０１０、ソース配線２０５２、ソース電極２０５１、活性層２０４１、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤ（化学気相成長法）により形成する（ステップＳ２０５３）。
続いて、第二のマスク（図示せず）を用いたフォトリソグラフィー法により、ゲート絶縁膜２０３０上に、金属薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２０５４）。【０１９４】
次に、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０５５）。
ここで、成膜された保護層２０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５が露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層２０６０を備えたトップゲート型の薄膜トランジスタ２００４を、３枚のマスクを用いた製造プロセスにより製造することができる。【０１９５】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層２０４１とする。すなわち、非晶質の所定の材料からなる薄膜を成膜しさらにまとめて形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層２０４１（半導体）とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系ＴＦＴでは、トランジスタの材料が液晶駆動用の透明電極（画素電極）の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ（活性層）を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。【０１９６】
［薄膜トランジスタの第八実施形態］
また、上記実施形態における薄膜トランジスタ２００４は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ２００４は、上記所定の材料からなり、半導体としての活性層２０４１と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を備えた構成としてある（図３５参照）。
このように、本実施形態の薄膜トランジスタ２００４は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０１９７】
（第六応用例）
また、上記薄膜トランジスタの製造方法の第八実施形態及び薄膜トランジスタの第八実施形態は、様々な応用例を有している。
次に、第六応用例について、図面を参照して説明する。
図３６は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
また、図３７は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図３６及び図３７において、本応用例の薄膜トランジスタ２００４ａの製造方法は、上述した第八実施形態と比べて、ステップＳ２０５１とＳ２０５２（図３４参照）の間に、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを形成する（ステップＳ２０６２）点が相違する。他の方法は第八実施形態とほぼ同様としてある。【０１９８】
まず、第八実施形態とほぼ同様に、ガラス基板２０１０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ガラス基板２０１０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０６１）。この際、金属層からなるソース配線２０５２ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａも形成される。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の上方の部分が、活性層２０４１となる被処理体の上方の部分より厚い形状としてある。【０１９９】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、金属層からなるソース電極２０５１ａ及びドレイン電極２０５３ａを形成する（ステップＳ２０６２）。これにより、活性層２０４１の表面が露出する。すなわち、薄膜トランジスタ２００４ａのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層２０４１（薄膜トランジスタ部）は、非晶質金属酸化物層のみからなる構造となる。なお、再形成されたレジストは、除去される。【０２００】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層２０４１となる（ステップＳ２０６３）。すなわち、金属層からなるソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａが、ソース電極２０５１などの導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層２０４１の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層２０４１を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。【０２０１】
次に、図３７（ｃ）及び図３７（ｄ）に示すように、第八実施形態とほぼ同様にして、ガラス基板２０１０、活性層２０４１、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａ上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０６４）。
続いて、第二のマスク（図示せず）を用いてフォトリソグラフィー法により、ゲート絶縁膜２０３０上に、金属薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２０６５）。【０２０２】
次に、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０６６）。
ここで、成膜された保護層２０６０は、第三のマスク（図示せず）を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極２０５５ａが露出する。また、開口部２０２３及び開口部２０５６が形成され、それぞれゲート配線２０２２及びソース配線２０５２ａの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層２０６０を備えたトップゲート型の薄膜トランジスタ２００４を、３枚のマスクを用いた製造プロセスにより製造することができる。【０２０３】
以上説明したように、本応用例の薄膜トランジスタ２００４ａの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５をまとめて成膜しさらにまとめて形成することができる。また、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ２００４ａは、薄膜トランジスタの発明としても有効である。
また、上記応用例では、再形成されたレジスト（図示せず）を除去した後に、プラズマ処理を行っているが、これに限定されるものではない。たとえば、再形成されたレジストを遮蔽層として、プラズマ処理を行った後に、再形成されたレジストを除去してもよい。【０２０４】
（第七用例）
次に、第七応用例について、図面を参照して説明する。
図３８は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
また、図３９は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、（ａ）は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、（ｂ）は（ａ）の断面図を示しており、（ｃ）は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、（ｄ）は（ｃ）の断面図を示している。
図３８及び図３９において、本応用例の薄膜トランジスタ２００４ｂの製造方法は、上述した第六応用例と比べて、ステップＳ２０６６（図３６参照）の代わりに、金属層の一部（画素電極２０５５ａ及び開口部２０５６内のソース配線２０５２ａ）をエッチングし、保護層２０６０を形成する（ステップＳ２０６７）点が相違する。他の方法は第六応用例とほぼ同様としてある。【０２０５】
まず、第六応用例とほぼ同様に、ガラス基板２０１０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成する（ステップＳ２０６１）。この際、金属層からなるソース配線２０５２ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａも形成される。続いて、金属層からなるソース電極２０５１ａ及びドレイン電極２０５３ａを形成する（ステップＳ２０６２）。次に、プラズマ処理を行うと、露出した被処理体が半導体化され活性層２０４１となる（ステップＳ２０６３）。【０２０６】
次に、図３９（ａ）及び図３９（ｂ）に示すように、第六応用例とほぼ同様にして、ガラス基板２０１０、活性層２０４１、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａ上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤにより形成する（ステップＳ２０６４）。
続いて、第二のマスク（図示せず）を用いてフォトリソグラフィー法により、ゲート絶縁膜２０３０上に、金属薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２０６５）。【０２０７】
次に、図３９（ｃ）及び図３９（ｄ）に示すように、第六応用例とほぼ同様にして、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより成膜する。続いて、第三のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、金属層の一部（画素電極２０５５ａ及び開口部２０５６内のソース配線２０５２ａ）をエッチングし、保護層２０６０を形成する（ステップＳ２０６７）。
すなわち、まず、第三のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、画素電極２０５５ａ上の保護層２０６０及びゲート絶縁膜２０３０、並びに、開口部２０５６となる領域の保護層２０６０及びゲート絶縁膜２０３０をドライエッチング（エッチングガスは、ＣＨＦ３など）し、続いて、画素電極２０５５ａ及び開口部２０５６内のソース配線２０５２ａをドライエッチング（エッチングガスは、ＳＦ６など）する。次に、再形成されたレジストを用いて、保護層２０６０をドライエッチング（エッチングガスは、ＣＨＦ３など）し、開口部２０２３が形成される。このようにすると、ゲート配線２０２２及びソース配線２０５２の一部が露出し、各配線パッドとすることができる。また、非晶質金属酸化物のみからなる画素電極２０５５を得ることができ、透光性を向上させることができる。
このように、本応用例によれば、保護層２０６０を備えたトップゲート型の薄膜トランジスタ２００４を、３枚のマスクを用いた製造プロセスにより製造することができる。【０２０８】
以上説明したように、本応用例の薄膜トランジスタ２００４ｂの製造方法によれば、画素電極２０５５が露出するので、透光性を向上させることができる。
また、本応用例における薄膜トランジスタ２００４ｂは、薄膜トランジスタの発明としても有効である。【０２０９】
（第四実施例）
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記の第七応用例に対応する実施例である。
まず、図３８、図３９（ａ）及び図３９（ｂ）に示すように、透明なガラス基板２０１０上に、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ４０ｎｍの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化インジウム、酸化ガリウム及び酸化亜鉛からなっている。インジウムの原子％（＝[Ｉｎ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]）  ここで、[Ｉｎ]はインジウムの原子数であり、[Ｇａ]はガリウムの原子数であり、[Ｚｎ]は亜鉛の原子数である。）は、４５％であった。また、ガリウムの原子％（＝[Ｇａ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]））は、３０％であった。さらに、亜鉛の原子％（＝[Ｚｎ]／（[Ｉｎ]＋[Ｇａ]＋[Ｚｎ]））は、２５％であった。
続いて、チタンを２００ｎｍの厚さにスパッタリング法により成膜した。【０２１０】
次に、第一のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ガラス基板２０１０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成した（ステップＳ２０６１）。この際、チタン層からなるソース配線２０５２ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の上方の部分が、活性層２０４１となる被処理体の上方の部分より厚い形状であった。【０２１１】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、チタン層からなるソース電極２０５１ａ及びドレイン電極２０５３ａを形成した（ステップＳ２０６２）。これにより、活性層２０４１となる被処理体の上方のチタンが、ＳＦ６ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層２０４１とした（ステップＳ２０６３）。【０２１２】
通常、プラズマアッシング装置では、使用できるガスとしては、酸素、窒素、アルゴン、及びそれらの混合ガスが使用され、酸素ガスが最も効果がある。
酸素プラズマの場合、ガス圧としては、１００Ｐａ以上、２０００Ｐａ以下がよい。好ましくは、３００Ｐａ以上、１０００Ｐａ以下である。また、処理時間としては、０．１〜１０分、好ましくは０．５〜５分である。さらに、プラズマの出力は、５０〜１０００Ｗ、好ましくは１００〜８００Ｗ、より好ましくは、３００〜５００Ｗである。
また、窒素、アルゴンガス、及び、酸素との混合ガスを用いた場合にも、ほぼ、上記の条件で、被処理体を活性化することができる。
さらに、被処理体を活性化とは、薄膜トランジスタにおける活性層２０４１の電子キャリア濃度の制御を意味する。電子キャリア濃度の下限に制限はないが、電子キャリア濃度を、１０１０／ｃｍ３以上１０１８／ｃｍ３未満とする。また、好ましくは１０１１／ｃｍ３以上１０１７／ｃｍ３以下、さらに好ましくは、１０１２／ｃｍ３以上１０１６／ｃｍ３以下の範囲にするとよい。このようにすることにより、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、ｏｎ−ｏｆｆ比を十分に大きくすることができた。【０２１３】
次に、図３９（ａ）及び図３９（ｂ）に示すように、第七応用例とほぼ同様にして、ガラス基板２０１０、活性層２０４１、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａ上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤにより２５０ｎｍの厚さに形成した（ステップＳ２０６４）。
続いて、ゲート絶縁膜２０３０上に、チタンを２００ｎｍの厚さに成膜し、第二のマスク（図示せず）を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成した（ステップＳ２０６５）。【０２１４】
次に、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより１００ｎｍの厚さに成膜し、金属層の一部をエッチングするとともに、保護層２０６０を形成した（ステップＳ２０６７）。
すなわち、まず、第三のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法により、画素電極２０５５ａ上の保護層２０６０及びゲート絶縁膜２０３０、並びに、開口部２０５６となる領域の保護層２０６０及びゲート絶縁膜２０３０を、ＣＨＦ３ガスなどを用いたドライエッチングにより除去した。続いて、ＳＦ６ガスなどを用いたドライエッチングにより、画素電極２０５５ａ及び開口部２０５６内のソース配線２０５２ａを除去した。次に、再形成されたレジストを用いて、保護層２０６０をドライエッチング（エッチングガスは、ＣＨＦ３など）し、開口部２０２３を形成した。このようにすると、ゲート配線２０２２及びソース配線２０５２の一部が露出し、各配線パッドとすることができた。また、非晶質金属酸化物のみからなる画素電極２０５５を得ることができ、透光性を向上させることができた。【０２１５】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５をまとめて成膜しさらにまとめて形成することができた。また、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、ｏｎ−ｏｆｆ比がを十分に大きくすることができた。【０２１６】
なお、本実施例では、非晶質の所定の材料として、上記酸化インジウム、酸化ガリウム及び酸化亜鉛からなる材料を用いたが、酸化亜鉛に代えて酸化マグネシウムなどを用いることができる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム又はこれらの混合物などを用いることができる。これらの金属酸化物の添加により、活性層２０４１の活性化にともない、酸素欠損により発生しているキャリアを有効に抑制できる。しかしながら、酸化ニッケル、酸化銅、酸化コバルト、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果は少ない。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。【０２１７】
また、上記非晶質の所定の材料における酸化インジウムと酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、インジウムの原子％（＝[Ｉｎ]／（[Ｉｎ]＋[Ｚｎ]）  ここで、[Ｉｎ]はインジウムの原子数であり、[Ｚｎ]は亜鉛の原子数である。）を、２０％〜９５％にするとよく、また、好ましくは５０％〜９０％にするとよい。この理由は、酸化インジウムの含有量が多すぎると、酸化物薄膜が結晶化する場合があり、エッチングする際に残渣が発生したりする場合があるからである。また、少なすぎると、プラズマ処理によっても、半導体となる活性層２０４１が活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化インジウム又は酸化亜鉛を主成分とすることが重要である。【０２１８】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。
なお、添加する量に制限はないが、プラズマ処理などによる活性化を阻害する金属酸化物の場合には、活性化する領域まで、添加量を制限する必要がある。この活性化により、キャリアの抑制に影響がなければ、特に問題はない。非晶質構造の決定には、Ｘ線回折によりピークが観察されないことにより行うことができる。【０２１９】
また、正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、４０原子％以下、好ましくは２０原子％以下にするとよい。この理由は、４０原子％を超えると、透明導電膜（画素電極５５）の導電性が下がりすぎ、液晶の駆動やＥＬの駆動が困難になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。【０２２０】
また、成膜する際のスパッタリング用ガスとして、アルゴンガスを用いるとよい。このようにすることにより、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の抵抗を下げることができる。また、非晶質金属酸化物層の形成には、基板温度を室温にて（基板加熱なし）成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、１０１９／ｃｍ３以上１０２１／ｃｍ３以下とするとよく、さらに好ましくは１０２０／ｃｍ３以上１０２１／ｃｍ３以下とするとよい。
また、スパッタリング用ガスとしては、酸素や窒素を微量含有するアルゴンガスを用いてもよい。このように酸素、窒素を含有するアルゴンにて成膜することにより、非晶質状態では安定した透明電極として作動し、プラズマ処理を行うと酸素欠損を低減し、半導体としての性能（電子キャリア濃度）の安定化に効果がある場合がある。【０２２１】
（第五実施例）
本実施例は、上記の第七応用例に対応する実施例である。
また、第四実施例と比べて、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットの代わりに、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いた点が相違した。その他は、ほぼ同様とした。【０２２２】
まず、図３８、図３９（ａ）及び図３９（ｂ）に示すように、透明なガラス基板２０１０上に、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ４０ｎｍの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化錫、酸化亜鉛及び酸化ガリウムからなっている。錫の原子％（＝[Ｓｎ]／（[Ｓｎ]＋[Ｚｎ]＋[Ｇａ]）  ここで、[Ｓｎ]は錫の原子数であり、[Ｚｎ]は亜鉛の原子数であり、[Ｇａ]はガリウムの原子数である。）は、４０％であった。また、亜鉛の原子％（＝[Ｚｎ]／（[Ｉｎ]＋[Ｚｎ]＋[Ｇａ]））は、５０％であった。さらに、ガリウムの原子％（＝[Ｇａ]／（[Ｉｎ]＋[Ｚｎ]＋[Ｇａ]））は、１０％であった。
続いて、チタンを２００ｎｍの厚さにスパッタリング法により成膜した。【０２２３】
次に、第一のハーフトーンマスク（図示せず）を用いてフォトリソグラフィー法により、ガラス基板２０１０上に、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を形成した（ステップＳ２０６１）。この際、チタン層からなるソース配線２０５２ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５の上方の部分が、活性層２０４１となる被処理体の上方の部分より厚い形状であった。【０２２４】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト（図示せず）を用いてフォトリソグラフィー法により、チタン層からなるソース電極２０５１ａ及びドレイン電極２０５３ａを形成した（ステップＳ２０６２）。これにより、活性層２０４１となる被処理体の上方のチタンが、ＳＦ６ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層２０４１とした（ステップＳ２０６３）。また、第四実施例と同様に、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、ｏｎ−ｏｆｆ比がを十分に大きくすることができた。【０２２５】
次に、図３９（ａ）及び図３９（ｂ）に示すように、第四実施例とほぼ同様にして、ガラス基板２０１０、活性層２０４１、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａ上に、ゲート絶縁膜２０３０としてのＳｉＮｘ膜をＣＶＤにより２５０ｎｍの厚さに形成した（ステップＳ２０６４）。
続いて、ゲート絶縁膜２０３０上に、チタンを２００ｎｍの厚さに成膜し、第二のマスク（図示せず）を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極２０２１及びゲート配線２０２２を形成した（ステップＳ２０６５）。【０２２６】
次に、ゲート絶縁膜２０３０、ゲート電極２０２１及びゲート配線２０２２上に、保護層２０６０としてのＳｉＮｘ膜をＣＶＤにより１００ｎｍの厚さに成膜し、金属層の一部をエッチングするとともに、保護層２０６０を形成した（ステップＳ２０６７）。【０２２７】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層２０４１となる被処理体、ソース電極２０５１、ソース配線２０５２、ドレイン電極２０５３、ドレイン配線２０５４及び画素電極２０５５を一括成膜しさらに一括形成することができた。また、金属層からなる、ソース電極２０５１ａ、ソース配線２０５２ａ、ドレイン電極２０５３ａ、ドレイン配線２０５４ａ及び画素電極２０５５ａを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、ｏｎ−ｏｆｆ比がを十分に大きくすることができた。【０２２８】
なお、本実施例では、非晶質の所定の材料として、上記酸化錫、酸化亜鉛及び酸化ガリウムからなる材料を用いたが、酸化マグネシウムなどとともに用いることができる。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。【０２２９】
また、上記非晶質の所定の材料における酸化錫と酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、亜鉛の原子％（＝[Ｚｎ]／（[Ｓｎ]＋[Ｚｎ]）  ここで、[Ｓｎ]は錫の原子数であり、[Ｚｎ]は亜鉛の原子数である。）を、５％〜９５％にするとよく、また、好ましくは５０％〜９０％にするとよい。この理由は、これらの範囲外では、半導体の活性層２０４１がプラズマ処理によっても活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化錫又は酸化亜鉛を主成分とすることが重要である。
また、酸化錫と酸化亜鉛の含有量を適宜選択することにより、蓚酸でのエッチングを可能にしたり、燐酸、酢酸及び硝酸の混合酸によってもエッチングできるようになったり、選択エッチング性（例えば、蓚酸でエッチングでき、燐酸、酢酸及び硝酸の混合酸には耐性のあること）を付与することもできる。【０２３０】
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、２０原子％以下とするとよく、好ましくは１０原子％以下であり、より好ましくは５原子％以下とするとよい。この理由は、２０原子％を超えると、透明導電膜の導電性が下がりすぎ、液晶の駆動やＥＬの駆動が困難になる場合があるからである。
また、透明導電膜（画素電極２０５５）の性能に影響しない範囲で、正二価の金属酸化物とともに添加することもできる。【０２３１】
酸化物層の形成には、基板温度を室温にて（基板加熱なし）成膜することもできるが、基板を加熱しながら行うこともできる。ただし、基板の耐熱性が低い樹脂基板などの場合には、室温（基板加熱なし）で成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、１０１９／ｃｍ３以上１０２１／ｃｍ３以下とするとよく、さらに好ましくは１０２０／ｃｍ３以上１０２１／ｃｍ３以下とするとよい。【０２３２】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。【０２３３】
［半導体デバイス及びその製造方法の第四実施形態］
図４０は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図４０において、ショットキーダイオード２００５は、ガラス基板２０１０と、Ｎ型半導体２０４２と、電極２０４３と、電極２０４４とを備えている。
図４０において、本実施形態の半導体デバイスは、ショットキーダイオード２００５としてあり、上述した活性層２０４１と同じ、プラズマ処理された非晶質金属酸化物が電子伝導体（Ｎ型半導体２０４２）として用いられている。
まず、透明なガラス基板２０１０が用意され、このガラス基板２０１０上に、第一のマスク（図示せず）を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状の電極２０４４を形成する。また、電極２０４４の材料として、Ｎ型半導体２０４２のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、白金が用いられる。この仕事関数の違いによって、Ｎ型半導体２０４２にキャリアの少ない障壁層が形成される。【０２３４】
次に、ガラス基板２０１０及び電極２０４４上に、Ｎ型半導体２０４２となる被処理体及び電極２０４３を形成する。すなわち、図４０に示すように、Ｎ型半導体２０４２となる被処理体及び電極２０４３は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク（図示せず）を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、電極２０４３を覆う部分が、Ｎ型半導体２０４２となる被処理体を覆う部分より厚い形状としてある。【０２３５】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、Ｎ型半導体２０４２となる被処理体が露出し、かつ、電極２０４３を覆う形状のレジストとなる。
続いて、この再形成されたレジスト（図示せず）を用いて、プラズマ処理を行うと、被処理体が半導体化されＮ型半導体２０４２となる。すなわち、再形成されたレジストが、電極２０４３の導電体とする領域を覆い、かつ、半導体化させる領域（被処理体）にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、Ｎ型半導体２０４２の形状や配置などを任意に形成することができる。
また、電極２０４３は、Ｎ型半導体２０４２の基材と同じ材料からなり、非晶質としてあり、導電体として機能する。また、この電極２０４３は、Ｎ型半導体２０４２とオーミックコンタクトする。【０２３６】
以上説明したように、本実施形態のショットキーダイオード２００５によれば、所定の材料を、プラズマ処理することによりＮ型半導体２０４２とし、同じ所定の材料を、非晶質の状態のまま用いることにより電極２０４３としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード２００５の製造方法の発明としても有効であり、所定の材料からなる導電体（電極２０４３）と、所定の材料を基材とした半導体（Ｎ型半導体２０４２）を備えたショットキーダイオード２００５の製造方法であって、所定の材料を成膜し、Ｎ型半導体２０４２となる被処理体及び導電体（電極２０４３）を形成する工程と、被処理体をプラズマ処理により半導体化し、半導体（Ｎ型半導体２０４２）とする工程とを有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
また、図示してないが、電極２０４３とＮ型半導体２０４２を別々に成膜し形成する場合と比べると、マスク数を削減できるので、製造工程を削減して製造原価のコストダウンを図ることができる。【０２３７】
さらに、上記実施形態のショットキーダイオード２００５は、所定の材料を成膜し、被処理体及び電極２０４３を形成し、続いて、被処理体をプラズマ処理により半導体化し、Ｎ型半導体２０４２とする製造方法であるが、これに限定されるものではない。
たとえば、図示してないが、所定の材料を成膜し、続いて、第二のハーフトーンマスク（図示せず）を用いて、レジストを形成する。このレジストは、Ｎ型半導体２０４２となる被処理体が露出する開口部を有し、電極２０４３を覆う部分が、他の部部より厚い形状としてある。このレジストを遮蔽層として、プラズマ処理を行い、被処理体を半導体化してＮ型半導体２０４２とする。次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、電極２０４３を覆う形状のレジストとなる。続いて、この再形成されたレジスト（図示せず）を用いて、電極２０４３及びＮ型半導体２０４２を形成してもよい。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、製造工程を削減して製造原価のコストダウンを図ることができる。【０２３８】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路（論理回路、メモリ回路、差動増幅回路等）なども含まれ、論理回路として、インバータ、ＮＯＲ、ＮＡＮＤ、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、ＩＤタグやＩＣタグの無線通信回路などであってもよい。【０２３９】
以上、本発明の半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法について、好ましい実施形態を示して説明したが、本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、非晶質酸化物層を局所的に結晶化させる方法は、上述したレーザアニール、プラズマ処理、ランプ加熱などの方法に限定されるものではなく、様々な結晶化方法を用いることができる。
また、本発明の薄膜トランジスタ及び薄膜トランジスタの製造方法は、ＴＦＴ基板（薄膜トランジスタ基板）の発明としても有効である。
【産業上の利用可能性】
【０２４０】
本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子の製造方法として利用できる。また、プラスチックフィルムをはじめとするフレキシブル素材に半導体の薄膜を形成し、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどの製造方法に幅広く応用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【国際調査報告】
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