【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラクショナルＮ方式周波数シンセサイザにおける回路であって、当該回路が、
カスケード接続された第１段、第２段及び第３段、並びに、
デジタル・キャンセル・ロジック回路
を備え、
該デジタル・キャンセル・ロジック回路は、入力が第２段の出力に接続されている第１微分器と、カスケード接続された第２及び第３微分器とを備え、該第２微分器の入力は前記第３段の出力に接続されており、前記デジタル・キャンセル・ロジック回路はさらにアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１段の出力、前記第１微分器の出力、及び前記第３微分器の出力に接続されており、
前記第１段及び前記第２段の各々がシグマ・デルタ変調器として機能し、
前記第３段は加算器、アナログ加算器及び遅延回路を備え、遅延回路の入力は前記加算器の出力に接続され、前記遅延回路は複数の出力を有し、その複数の出力は前記アナログ加算器により結合されて、アナログ加算器の出力信号を生成し、その出力信号は加算器への入力として供給され、前記遅延回路は、前記回路を表わす式に少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザ。
【請求項２】
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力が前記第１フィルタの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、該量子化器の出力が前記第２フィルタに接続され、該第２フィルタの出力が前記アナログ加算器の入力に接続されており、
前記第２フィルタが、前記回路を表わす式に少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
【請求項３】
前記第２フィルタは第１回路素子及び第２回路素子を備え、該第１回路素子及び該第２回路素子の入力が量子化器の出力に接続され、前記第１回路素子及び前期第２回路素子の出力が第２アナログ加算器への入力に接続され、該第２アナログ加算器の出力が前記第１アナログ加算器への入力に接続されている、請求項２に記載の回路モデル。
【請求項４】
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
少なくとも、カスケード接続された第１及び第２の変調器の段を備え、
変調器の各々の段は、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力は前記第１フィルタの入力に接続され、該第１フィルタの出力は前記量子化器の入力に接続され、該量子化器の出力は前記第２フィルタに接続され、該第２フィルタの出力は前記アナログ加算器の入力に接続されており、
少なくとも１つの段における前記第２フィルタが、前記回路を表わす式に、少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
【請求項５】
少なくとも１つの段の前記第２フィルタが第１及び第２回路素子を備え、該第１及び第２回路素子の入力がその段の前記量子化器の出力に接続され、前記第１及び第２回路素子の出力が第２アナログ加算器の入力に接続され、前記第２アナログ加算器の出力がその段の前記第１アナログ加算器への入力に接続されている、請求項４に記載の回路モデル。
【請求項６】
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
少なくとも、カスケード接続された第１、第２、及び第３の変調器の段を備え、各々の段は第１アナログ加算器、第１及び第２フィルタ、及び量子化器を備え、前記第２フィルタの入力が前記量子化器の出力に接続され、前記第２フィルタの出力が前記第１アナログ加算器の負入力に接続され、該第１アナログ加算器の出力が前記第１フィルタへの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、
当該回路モデルはさらにデジタル・キャンセル・ロジック回路を備え、該デジタル・キャンセル・ロジック回路は、その入力を前記第２段の変調器の出力に接続した第１微分器と、カスケード接続された第２及び第３微分器を備え、該第２微分器の入力は前記第３段の変調器の出力に接続され、さらに前記デジタル・キャンセル・ロジック回路はアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１段の変調器の出力、第１微分器の出力、及び第３微分器の出力に接続され、
当該回路モデルはまた、該回路を表わす式に少なくとも１つの軸外のゼロを導入する少なくとも１段の変調器における回路を備える、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
【請求項７】
前記第１及び第２段において、次段の前記第１アナログ加算器への入力として供給される量子化誤差信号を生成するため、前記量子化器に接続した第２アナログ加算器をさらに備える、請求項６に記載の回路モデル。
【請求項８】
前記第１フィルタが積分器である、請求項６に記載の回路モデル。
【請求項９】
前記第２フィルタが少なくとも１つの遅延素子を含んでいる、請求項６に記載の回路モデル。
【請求項１０】
フラクショナルＮ方式周波数シンセサイザにおける装置であって、当該装置が、
第１加算器と第１遅延回路を備える第１段を備え、前記第１遅延回路の入力は前記第１加算器の出力に接続され、前記第１遅延回路の出力は第１加算器の入力に接続されており、
当該装置はさらに、第２加算器と第２遅延回路とを備える第２段を備え、第２遅延回路の入力は前記第２加算器の出力に接続され、前記第２遅延回路の出力は前記第２加算器の第１入力に接続され、前記第１回路の前記第１遅延回路の出力は前記第２加算器の第２入力に接続されており、
当該装置はさらに、第３加算器と第３遅延回路とを備える第３段を備え、前記第３遅延回路の入力は前記第３加算器の出力に接続され、前記第３遅延回路の出力は前記第３加算器の第１入力に接続され、前記第２回路の前記第２遅延回路の出力は前記第３加算器の第２入力に接続されており、
当該装置はさらに、第１微分器を備えるデジタル・キャンセル・ロジック回路を備え、前記第１微分器の入力は前記第２回路の前記第２加算器のキャリー出力に接続されており、前記デジタル・キャンセル・ロジック回路はさらに、カスケード接続された第２微分器及び第３微分器を備え、該第２微分器の入力は前記第３回路の第３加算器のキャリー出力に接続されており、前記デジタル・キャンセル・ロジック回路はさらに、アナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１回路の前記第１加算器のキャリー出力と前記第１微分器の出力と前記第３微分器の出力とに接続されており、
当該装置はさらに、当該装置を表わす式に少なくとも１つの軸外のゼロを導入するための第１段、第２段及び第３段のうち少なくとも１つの段の回路を備える、フラクショナルＮ周波数シンセサイザにおける装置。
【請求項１１】
前記少なくとも１つの軸外のゼロを導入するための回路が、カスケード接続された第１及び第２遅延素子を備え、該第１遅延素子の入力はその段の前記加算器の出力に接続され、前記回路はさらに、第１遅延素子と第２遅延素子との間のノードに接続された少なくとも１つの乗算器又は追加の遅延素子を備え、前記第２遅延素子と前記乗算器又は追加の遅延素子との出力はアナログ加算器に接続され、該アナログ加算器の出力はその段の前記加算器への第２入力に接続されている、請求項１０に記載の装置。