【手続補正書】
【提出日】平成17年10月21日(2005.10.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
書き込み時において、前記ワード線のいずれかを選択して正電位を与える共に、前記ウェル領域に負電位を与え、書き込み後、前記選択ワード線及び前記ウェル領域をフローティングにする第１ロウデコーダと、
読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記フローティングにされた選択ワード線とウェル領域とをショートする制御回路と
を具備し、書き込み時において、前記セレクトゲート線は負電位ノードに接続されて、前記書き込み後、前記セレクトゲート線は、前記負電位ノードと分離され、前記ウェル領域に接続される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】  半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記ウェル領域及び前記セレクトゲート線に負電位を与え、書き込み後、前記選択ワード線、前記ウェル領域及びセレクトゲート線をフローティングにする第１ロウデコーダと、
読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記フローティングにされたワード線、セレクトゲート線、及びウェル領域をショートする制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】  前記第１ロウデコーダは、前記ワード線毎に設けられ、ロウアドレス信号をデコードして、書き込み時において前記選択ワード線に正電位を与えるアドレスデコード回路と、
前記アドレスデコード回路の正電位電源ノードと、正電位ノードとを接続する第１スイッチ素子と、
前記アドレスデコード回路の正電位電源ノードと、前記制御回路とを接続する第２スイッチ素子と、
前記アドレスデコード回路の負電位電源ノードと、接地電位ノードとを接続する第３スイッチ素子とを備え、
書き込み時において、前記第１スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記正電位ノードに接続し、前記第３スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記非選択ワード線を前記接地電位ノードに接続し、
書き込み後において、前記第１乃至第３スイッチ素子は、前記アドレスデコード回路の前記正電位電源ノード及び前記負電位電源ノードをオープンにして、前記選択ワード線をフローティングとし、
前記選択ワード線がフローティングにされた後において、前記第２スイッチ素子は、対応する前記アドレスデコード回路の前記正電位電源ノードを介して前記選択ワード線を前記制御回路に接続する
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】  半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
消去時において、前記ワード線に負電位を与え、前記ウェル領域に正電位を与えると共に、前記セレクトゲート線をフローティングとし、消去後、前記ワード線、前記ウェル領域、及び前記セレクトゲート線をフローティングにする第１ロウデコーダと、
読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記フローティングにされたワード線とウェル領域とをショートする制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】  前記第１ロウデコーダは、前記ワード線毎に設けられ、ロウアドレス信号をデコードして、消去時において前記ワード線に負電位を与えるアドレスデコード回路と、
前記アドレスデコード回路の正電位電源ノードと、正電位ノードとを接続する第１スイッチ素子と、
前記アドレスデコード回路の負電位電源ノードと、負電位ノードとを接続する第２スイッチ素子と、
前記アドレスデコード回路の負電位電源ノードと、前記制御回路とを接続する第３スイッチ素子とを備え、
消去時において、前記第２スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記ワード線を前記負電位ノードに接続し、
消去後において、前記第１乃至第３スイッチ素子は、前記アドレスデコード回路の前記正電位電源ノード及び前記負電位電源ノードをオープンにして、前記ワード線をフローティングとし、
前記ワード線がフローティングにされた後において、前記第３スイッチ素子は、対応する前記アドレスデコード回路の前記負電位電源ノードを介して前記ワード線を前記制御回路に接続する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、書き込み時において、前記ワード線のいずれかを選択して正電位を与える共に、前記ウェル領域に負電位を与え、書き込み後、前記選択ワード線及び前記ウェル領域をフローティングにする第１ロウデコーダと、読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記フローティングにされた選択ワード線とウェル領域とをショートする制御回路とを具備し、書き込み時において、前記セレクトゲート線は負電位ノードに接続されて、前記書き込み後、前記セレクトゲート線は、前記負電位ノードと分離され、前記ウェル領域に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、書き込み時において、前記ワード線のいずれかを選択して正電位を与えると共に、前記ウェル領域及び前記セレクトゲート線に負電位を与え、書き込み後、前記選択ワード線、前記ウェル領域及びセレクトゲート線をフローティングにする第１ロウデコーダと、読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記フローティングにされたワード線、セレクトゲート線、及びウェル領域をショートする制御回路とを具備する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
更に、この発明の第３の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、消去時において、前記ワード線に負電位を与え、前記ウェル領域に正電位を与えると共に、前記セレクトゲート線をフローティングとし、消去後、前記ワード線、前記ウェル領域、及び前記セレクトゲート線をフローティングにする第１ロウデコーダと、読み出し時において、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記フローティングにされたワード線とウェル領域とをショートする制御回路とを具備する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】