【手続補正書】
【提出日】平成16年9月2日(2004.9.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路装置であって、
複数の行および複数の列に配置される複数のメモリセルを有するメモリアレイを含み、各行および各列には、複数のメモリセルが結合され、前記集積回路装置はさらに、
メモリセルの第１の冗長行と、
メモリセルの第１の冗長列と、
前記メモリアレイに結合され、かつ前記複数の行の各々に結合される前記複数のメモリセルを試験するように適合される、試験回路と、
前記試験回路に結合され、かつ前記試験回路から試験結果を受取るように適合される、制御回路とを含み、前記制御回路は、不良メモリセルの検出に応答して前記第１の冗長行および第１の冗長列のうちの少なくとも１つの割当を決定するように適合され、前記集積回路装置はさらに、
前記制御回路に結合され、かつ前記制御回路による決定に応答して前記第１の冗長行の割当を受取るように適合される、第１のレジスタと、
前記制御回路に結合され、かつ前記制御回路による決定に応答して前記第１の冗長列の割当を受取るように適合される、第２のレジスタとを含む、集積回路装置。
【請求項２】
メモリセルの第２の冗長行と、
前記制御回路に結合される第３のレジスタとをさらに含み、
前記制御回路は、不良メモリセルの検出に応答して前記第１および第２の冗長行ならびに前記第１の冗長列のうちの少なくとも１つの割当を決定するように適合され、前記第３のレジスタは、前記制御回路による決定に応答して前記第２の冗長行の割当を受取るように適合される、請求項１に記載の集積回路装置。
【請求項３】
前記第１のレジスタに結合され、かつ前記試験ユニットから行アドレスを受取るように結合される、第１のコンパレータをさらに含み、前記第１のコンパレータは、前記行アドレスを前記第１のレジスタ内の割当と比較し、かつ前記制御回路に信号を与えるように適合される、請求項１に記載の集積回路装置。
【請求項４】
前記第１のレジスタに結合され、かつ前記試験ユニットから行アドレスを受取るように結合される、第１のコンパレータをさらに含み、前記第１のコンパレータは、前記行
アドレスを前記第１のレジスタ内の割当と比較し、かつ前記制御回路に信号を与えるように適合される、請求項２に記載の集積回路装置。
【請求項５】
前記第１のレジスタに結合され、かつ前記試験ユニットから列アドレスを受取るように結合される、第２のコンパレータをさらに含み、前記第２のコンパレータは、前記列アドレスを前記第１のレジスタ内の割当と比較し、かつ出力信号を与えるように適合される、請求項３に記載の集積回路装置。
【請求項６】
第１および第２の入力端子ならびに出力端子を有する第１の論理回路をさらに含み、前記第１の入力端子は前記第１のレジスタに結合され、前記第２の入力端子は前記第２のコンパレータから前記出力信号を受取るように結合され、前記出力端子は前記制御回路に結合される、請求項５に記載の集積回路装置。
【請求項７】
前記第１のレジスタに結合され、かつ前記試験ユニットから列アドレスを受取るように結合される、第２のコンパレータをさらに含み、前記第２のコンパレータは、前記列アドレスを前記第１のレジスタ内の割当と比較し、かつ出力信号を与えるように適合される、請求項４に記載の集積回路装置。
【請求項８】
第１および第２の入力端子ならびに出力端子を有する第１の論理回路をさらに含み、前記第１の入力端子は前記第１のレジスタに結合され、前記第２の入力端子は前記第２のコンパレータから前記出力信号を受取るように結合され、前記出力端子は前記制御回路に結合される、請求項７に記載の集積回路装置。
【請求項９】
前記第３のレジスタに結合され、かつ前記試験ユニットから行アドレスを受取るように結合される、第３のコンパレータをさらに含み、前記第３のコンパレータは、前記行アドレスを前記第３のレジスタ内の割当と比較し、かつ前記制御回路に信号を与えるように適合される、請求項８に記載の集積回路装置。
【請求項１０】
前記第３のレジスタに結合され、かつ前記試験ユニットから列アドレスを受取るように結合される、第４のコンパレータをさらに含み、前記第４のコンパレータは、前記列アドレスを前記第３のレジスタ内の割当と比較し、かつ出力信号を与えるように適合される、請求項９に記載の集積回路装置。
【請求項１１】
第１および第２の入力端子ならびに出力端子を有する第２の論理回路をさらに含み、前記第１の入力端子は前記第３のレジスタに結合され、前記第２の入力端子は前記第４のコンパレータから前記出力信号を受取るように結合され、前記出力端子は前記制御回路に結合される、請求項１０に記載の集積回路装置。
【請求項１２】
前記第２のレジスタに結合され、かつ前記試験ユニットから列アドレスを受取るように結合される、第５のコンパレータをさらに含み、前記第５のコンパレータは、前記列アドレスを前記第２のレジスタ内の割当と比較し、かつ前記制御回路に信号を与えるように適合される、請求項１１に記載の集積回路装置。
【請求項１３】
メモリアレイ内の不良メモリセルを置換えるための方法であって、
前記メモリアレイ内のメモリセルの第１の行を試験するステップと、
前記第１の行に結合される第１の不良メモリセルを検出するステップと、
前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路に与えるステップと、
冗長行および冗長列のうちの１つの割当を決定して前記第１の行を置換えるステップと、
前記割当をレジスタに記憶するステップとを含む、方法。
【請求項１４】
前記割当をレジスタに記憶するステップは、第１の冗長行レジスタに前記行情報および前記列情報を記憶するステップを含む、請求項１３に記載の方法。
【請求項１５】
前記第１の行に結合される第１の不良メモリセルを検出するステップは、前記第１の行に結合される第１および第２の不良メモリセルを検出するステップをさらに含み、
前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路に与えるステップは、前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路に与えるステップと、前記第２の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップとをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記割当をレジスタに記憶するステップは、第１の冗長行レジスタに前記第１および第２の不良メモリセルに関連づけられる前記行情報を記憶するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記メモリアレイ内のメモリセルの第２の行を試験するステップと、
前記第２の行に結合される第１の不良メモリセルを検出するステップと、
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップとをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を第２の冗長行レジスタに記憶するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
第２の冗長行レジスタに第１の冗長行レジスタに記憶される前記行情報を記憶するステップと、
前記第１の冗長行レジスタに前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を記憶するステップとをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記メモリアレイ内のメモリセルの第３の行を試験するステップと、
前記第３の行に結合される第１の不良メモリセルを検出するステップおよび前記第３の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記第２の冗長行レジスタに記憶される前記列情報と比較するステップとをさらに含む、請求項１８に記載の方法。
【請求項２１】
前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第２の冗長行レジスタに記憶される前記列情報との整合に応答して、前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を冗長列レジスタに記憶するステップと、付加的な行情報を受取るために前記第２の冗長行レジスタを解放するステップとをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第２の冗長行レジスタに記憶される前記列情報との不整合に応答して、前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を冗長列レジスタに記憶するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
前記メモリアレイ内のメモリセルの第４の行を試験するステップと、
前記第４の行に結合される第１の不良メモリセルを検出するステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記冗長列レジスタに記憶される前記列情報と比較するステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記冗長列レジスタに記憶される前記列情報との不整合に応答して、前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を前記第２の冗長行レジスタに記憶するステップとをさらに含む、請求項２１に記載の方法。
【請求項２４】
前記第２の行に結合される第１の不良メモリセルを検出するステップは、前記第２の行に結合される第１および第２の不良メモリセルを検出するステップをさらに含み、
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップは、前記第２の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、前記第２の行に結合される前記第２の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップとをさらに含む、請求項１７に記載の方法。
【請求項２５】
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報を第２の冗長行レジスタに記憶するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記メモリアレイ内のメモリセルの第２の行を試験するステップと、
前記第２の行に結合される第１の不良メモリセルを検出するステップと、
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記第１の冗長行レジスタに記憶される前記列情報と比較するステップとをさらに含む、請求項１４に記載の方法。
【請求項２７】
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第１の冗長行レジスタに記憶される前記列情報との整合に応答して、前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を冗長列レジスタに記憶するステップと、付加的な行情報を受取るために前記第１の冗長行レジスタを解放するステップとをさらに含む、請求項２６に記載の方法。
【請求項２８】
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第１の冗長行レジスタに記憶される前記列情報との不整合に応答して、前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および前記列情報を第２の冗長行レジスタに記憶するステップをさらに含む、請求項２６に記載の方法。
【請求項２９】
前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第１の冗長行レジスタに記憶される前記列情報との不整合に応答して、前記第１の冗長列レジスタに記憶される前記行情報および前記列情報を第２の冗長行レジスタに記憶するステップと、前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および前記列情報を前記第１の冗長行レジスタに記憶するステップとをさらに含む、請求項２６に記載の方法。
【請求項３０】
前記第２の行に結合される第１の不良メモリセルを検出するステップは、前記第２の行に結合される第１および第２の不良メモリセルを検出するステップをさらに含み、前
記方法はさらに、
第２の冗長行レジスタに前記第１の冗長行レジスタに記憶される前記行情報および前記列情報を記憶するステップと、
第１の冗長行レジスタに前記第２の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報を記憶するステップとをさらに含む、請求項２６に記載の方法。
【請求項３１】
前記メモリアレイ内のメモリセルの第３の行を試験するステップと、
前記第３の行に結合される第１の不良メモリセルを検出するステップと、
前記第３の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第１の冗長行レジスタに前記第３の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および前記列情報を記憶するステップとをさらに含む、請求項２７に記載の方法。
【請求項３２】
前記メモリアレイ内のメモリセルの第４の行を試験するステップと、
前記第４の行に結合される第１の不良メモリセルを検出するステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記冗長列レジスタに記憶される前記列情報と比較するステップと、
前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記冗長列レジスタに記憶される前記列情報との不整合に応答して、前記第４の行に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を前記第２の冗長行レジスタに記憶するステップとをさらに含む、請求項３１に記載の方法。