(57)【要約】  半導体薄板の両面に、それぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける４端子型ダブルゲートＮチャネル電界効果トランジスタにおいて、第１のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、Vth,Lo,n−Vth0,nの値以下であることを特徴とする４端子型ダブルゲートＮチャネル電界効果トランジスタ。ただしVth,Lo,nは、低閾値動作時の第１のゲート電極での閾値電圧の設計値であり、Vth0,nは、前記の４端子型ダブルゲートＮチャネル電界効果トランジスタと同一の素子構造中でＮ型に濃くドープされたゲート電極を第1乃至第２のゲート電極に用いて第１乃至第２のゲート電極を結線した３端子型ダブルゲートＮチャネル電界効果トランジスタの閾値である。
2009028524.tif 000002
【特許請求の範囲】
【請求項１】
半導体薄板の両面に、それぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける４端子型ダブルゲートＮチャネル電界効果トランジスタにおいて、第１のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、Vth,Lo,n−Vth0,nの値以下であることを特徴とする４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVth,Lo,nは、低閾値動作時の第１のゲート電極での閾値電圧の設計値であり、Vth0,nは、前記の４端子型ダブルゲートＮチャネル電界効果トランジスタと同一の素子構造中でＮ型に濃くドープされたゲート電極を第１乃至第２のゲート電極に用いて第１乃至第２のゲート電極を結線した３端子型ダブルゲートＮチャネル電界効果トランジスタの閾値電圧である。
【請求項２】
上記第２のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VDD−Vth0,nの値以上であることを特徴とする請求項１に記載の４端子ダブルゲートＮチャネル電界効果トランジスタ。
ただしVDDは、高電圧源もしくは論理ハイレベルの電圧である。
【請求項３】
上記第２のゲート電極をＰ型に濃くドープされたポリシリコンで形成することを特徴とする請求項１又は２に記載の４端子ダブルゲートＮチャネル電界効果トランジスタ。
【請求項４】
上記第１のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VSS−Vth0,nの値以下であることを特徴とする請求項１ないし３のいずれか１項に記載の４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。
【請求項５】
上記第1のゲート酸化膜の厚さがtox1、第1のゲート酸化膜の誘電率がεox1、第２のゲート酸化膜の厚さがtox２、第２のゲート酸化膜の誘電率がεox２、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,n−Vth,Lo,n≧(εsi/εox1)・tox1 (VDD−VSS) /((εsi/εox２)・tox２+tsi)
の関係を満たすことを特徴とする請求項１ないし４のいずれか１項に記載の４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVth,Hi,nは、高閾値動作時の第１のゲート電極での閾値電圧の設計値である。
【請求項６】
半導体薄板の両面に、それぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を儲け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける４端子型ダブルゲートＰチャネル電界効果トランジスタにおいて、第１のゲート電極の仕事関数と半導体材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、Vth,Lo,p−Vth0,pの値以上であることを特徴とする４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVth,Lo,pは、低閾値動作時の第１のゲート電極での閾値電圧の設計値であり、Vth0,pは、前記の４端子型ダブルゲートＰチャネル電界効果トランジスタと同一の素子構造中でＰ型に濃くドープされたゲート電極を第１乃至第２のゲート電極に用いて第１乃至第２のゲート電極を結線した３端子型ダブルゲートＰチャネル電界効果トランジスタの閾値電圧である。
【請求項７】
上記第２のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VDD−Vth0,pの値以下であることを特徴とする請求項６に記載の４端子ダブルゲートＰチャネル電界効果トランジスタ。
ただしVDDは、高電圧源もしくは論理ハイレベルの電圧である。
【請求項８】
上記第２のゲート電極をＮ型に濃くドープされたポリシリコンで形成することを特徴とする請求項６又は７に記載の４端子ダブルゲートＰチャネル電界効果トランジスタ。
【請求項９】
上記第１のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VSS−Vth0,pの値以上であることを特徴とする請求項６ないし８のいずれか１項に記載の４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。
【請求項１０】
上記第１のゲート酸化膜の厚さがtox1、第１のゲート酸化膜の誘電率がεox1、第２のゲート酸化膜の厚さがtox２、第２のゲート酸化膜の誘電率がεox２、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,p−Vth,Lo,p≦(εsi/εox1)・tox1 (VSS−VDD) /((εsi/εox２)・tox２+tsi)
の関係を満たすことを特徴とする請求項６ないし９のいずれか１項に記載の４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVth,Hi,pは、高閾値動作時の第１のゲート電極での閾値電圧の設計値である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４端子型ダブルゲート電界効果トランジスタに関するものである。
【背景技術】
【０００２】
プレーナ型のバルクMOS(Metal-Oxide-Semiconductor)電界効果トランジスタ(Field Effect Transistor: FET)により構成される今日の集積回路においては、動作中の消費電力と動作速度の関係を最適に保つ方法は、基板バイアス効果を用いた閾値電圧制御によるものである。しかしながら、プレーナ型バルクMOSFETを用いた集積回路をデバイスの微細化によって今後も性能を向上させることは、困難であると予想されている。【０００３】
プレーナ型バルクMOSFETの後継技術としては、ダブルゲート構造を用いたトランジスタが主流になるとの予測がされている。ダブルゲート構造は、短チャネル効果に強く、チャネルが形成される半導体構造中の不純物ドープを行わなくてもよいことが特徴であり、将来ばらつきを抑えつつ微細化を推進できると考えられているためである。ダブルゲート構造は、チャネルが形成される半導体薄膜構造の両側をはさむように、２つのゲートが配置されるものであり、両ゲートが互いに接続されている構造と、切り離された構造の２つが提案されている。【０００４】
このうち、両ゲートが切り離された構造を持つものは、第1のゲートをトランジスタ駆動用ゲート、第２のゲートを閾値制御用ゲートとして用い、第２のゲートに入力されるバイアス電圧の高低により、閾値電圧を変動させることができる。同素子は、4端子型ダブルゲートFETと称される。【０００５】
しかしながら、第1のゲートと第２のゲートを同じ仕事関数を持つ材料で構成する4端子型ダブルゲートFETは、その特性に限界があった。その限界とは、所望の閾値電圧範囲を実現するために第２のゲートに入力される制御電圧の範囲とデバイスのオフ特性の関係である。非特許文献１によれば、同制御電圧範囲を、論理信号振幅と同じ範囲、すなわち高電圧源と低電圧源の間の電圧値ですべての所望の閾値電圧を実現しようとする場合、低い閾値電圧での動作時にはオフ特性が劣化し、オフ電流が急激に増加すると指摘されている。【０００６】
同非特許文献１は、この問題の回避策として、２つのゲート電極を構成する材料の仕事関数を調整し、併せて制御電圧範囲を論理信号振幅の範囲外の電圧に移すことによって、これを回避できるとしている。すなわち、Nチャネルデバイスの場合、仕事関数を下げ、制御電圧を低電圧源よりも更に低くすることによって、オフ特性は改善され、Pチャネルデバイスの場合は逆に、仕事関数を上げて制御電圧を高電圧源よりも高くすることによって、オフ特性が改善される。更に、第２のゲートに用いられるゲート酸化膜の厚さを厚くすることによって、オフ特性を更に改善することが可能となる。【０００７】
このようなトランジスタによれば、高性能な可変閾値FETが提供されるが、システム内部で必要となる電圧源の数が増えるのに加え、第２のゲートに入力する電圧の振幅が大きくなるために、充放電の時間が増加する。この問題点は、回路設計への負担を増大させ、かつシステム構成を複雑化させる原因となる。
また、プレーナ型バルクMOSFETにより構成される可変閾値トランジスタは、基板バイアスを与える箇所がPN接合で作られていることから、大きな順バイアスを掛けることができず、必要な閾値電圧の変動幅を得るためには、大きな逆バイアスが必要になる。結果として同様の問題を内包していた。
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００５−１６７１６３号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 52, NO. 9, SEPTEMBER 2005, pp. 2046-2053.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって本発明は、上記の問題点を解決し、システム内部で必要となる電圧源を増加させることなく可変閾値トランジスタを実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題は次のような手段により解決される。
（１）半導体薄板の両面に、それぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける４端子型ダブルゲートＮチャネル電界効果トランジスタにおいて、第１のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、Vth,Lo,n−Vth0,nの値以下であることを特徴とする４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVth,Lo,nは、低閾値動作時の第１のゲート電極での閾値電圧の設計値であり、Vth0,nは、前記の４端子型ダブルゲートＮチャネル電界効果トランジスタと同一の素子構造中でＮ型に濃くドープされたゲート電極を第1乃至第２のゲート電極に用いて第１乃至第２のゲート電極を結線した３端子型ダブルゲートＮチャネル電界効果トランジスタの閾値電圧である。
（２）上記第２のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VDD−Vth0,nの値以上であることを特徴とする（１）に記載の４端子ダブルゲートＮチャネル電界効果トランジスタ。
ただしVDDは、高電圧源もしくは論理ハイレベルの電圧である。
（３）上記第２のゲート電極をＰ型に濃くドープされたポリシリコンで形成することを特徴とする（１）又は（２）に記載の４端子ダブルゲートＮチャネル電界効果トランジスタ。
（４）上記第１のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VSS−Vth0,nの値以下であることを特徴とする（１）ないし（３）のいずれかに記載の４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。
（５）上記第１のゲート酸化膜の厚さがtox1、第１のゲート酸化膜の誘電率がεox1、第２のゲート酸化膜の厚さがtox２、第２のゲート酸化膜の誘電率がεox２、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,n−Vth,Lo,n≦(εsi/εox1)・tox1 (VDD−VSS) /((εsi/εox２)・tox２+tsi)
の関係を満たすことを特徴とする（１）ないし（４）のいずれかに記載の４端子型ダブルゲートＮチャネル電界効果トランジスタ。
ただしVth,Hi,nは、高閾値動作時の第１のゲート電極での閾値電圧の設計値である。
（６）半導体薄板の両面に、それぞれゲート絶縁膜を介して第１のゲート電極と第２のゲート電極を儲け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける４端子型ダブルゲートＰチャネル電界効果トランジスタにおいて、第１のゲート電極の仕事関数と半導体材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、Vth,Lo,p−Vth0,pの値以上であることを特徴とする４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVth,Lo,pは、低閾値動作時の第１のゲート電極での閾値電圧の設計値であり、Vth0,pは、前記の４端子型ダブルゲートＰチャネル電界効果トランジスタと同一の素子構造中でＰ型に濃くドープされたゲート電極を第１乃至第２のゲート電極に用いて第１乃至第２のゲート電極を結線した３端子型ダブルゲートＰチャネル電界効果トランジスタの閾値電圧である。
（７）上記第２のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VDD−Vth0,pの値以下であることを特徴とする（６）に記載の４端子ダブルゲートＰチャネル電界効果トランジスタ。
ただしVDDは、高電圧源もしくは論理ハイレベルの電圧である。
（８）上記第２のゲート電極をＮ型に濃くドープされたポリシリコンで形成することを特徴とする（６）又は（７）に記載の４端子ダブルゲートＰチャネル電界効果トランジスタ。
（９）上記第１のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VSS−Vth0,pの値以上であることを特徴とする（６）ないし（８）のいずれかに記載の４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVSSは、高電圧源もしくは論理ローレベルの電圧である。
（１０）上記第１のゲート酸化膜の厚さがtox1、第１のゲート酸化膜の誘電率がεox1、第２のゲート酸化膜の厚さがtox２、第２のゲート酸化膜の誘電率がεox２、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,p−Vth,Lo,p≦(εsi/εox1)・tox1 (VSS−VDD) /((εsi/εox２)・tox２+tsi)
の関係を満たすことを特徴とする（６）ないし（９）のいずれかに記載の４端子型ダブルゲートＰチャネル電界効果トランジスタ。
ただしVth,Hi,pは、高閾値動作時の第１のゲート電極での閾値電圧の設計値である。
【発明の効果】
【００１０】
本発明によれば、システム内部で必要となる電圧源を増加させることなく可変閾値トランジスタを実現することができる。また、第２のゲートに入力する電圧の振幅が大きくならないため、充放電の時間が増加することがない。
【図面の簡単な説明】
【００１１】
【図１】4端子型ダブルゲート電界効果トランジスタの基本的なデバイス構造を示す模式図
【図２】NチャネルデバイスにおけるVG1、VG2とゲートの状態の関係を表す図
【図３】4端子型ダブルゲート電界効果トランジスタを可変閾値FETとして用いる場合の最も基本的な回路構成
【図４】ＰチャネルデバイスにおけるVG1、VG2とゲートの状態の関係を表す図
【符号の説明】
【００１２】
１００  半導体薄板
１０１  ソース電極
１０２  ドレイン電極
１０３  第１のゲート電極
１０４  第１のゲート酸化膜
１０５  第２のゲート電極
１０６  第２のゲート酸化膜
１０７  埋め込み酸化膜
１０８  半導体基板
２００  第1、第２両方のゲートがオフとなっている領域
２０１  第１、第２両方のゲートが強反転となっている領域
２０２  第１のゲートのみが強反転となっている領域
２０３  第２のゲートのみが強反転となっている領域
３００  ４端子型ダブルゲート電界効果トランジスタの回路記号
４００  第1、第２両方のゲートがオフとなっている領域
４０１  第１、第２両方のゲートが強反転となっている領域
４０２  第１のゲートのみが強反転となっている領域
４０３  第２のゲートのみが強反転となっている領域
【発明を実施するための最良の形態】
【００１３】
本実施形態では、Ｎチャネルデバイスについて述べる。
図１に典型的な４端子型ダブルゲートＮチャネル電界効果トランジスタを示す。図中100はＳｉ半導体薄板であり、その両側に絶縁膜104とゲート電極103で構成される第1のゲート、絶縁膜106とゲート電極105で構成される第２のゲートが構成される。これらゲート電極103と105は互いに切り離され、独立な端子が設けられる。101はソース電極、102はドレイン電極を示しており、電荷の担体はソースからドレインへと流れて電流を形成する。【００１４】
本実施形態では、半導体薄板100は埋め込み酸化膜107と基板108の積層構造上のSOI(Silicon on insulator)を加工して作られることを前提として述べられるが、それ以外にバルクシリコンウェハを用いた方法でも同様に本発明の実施が可能であることは、当業者には理解される。【００１５】
ここで、半導体薄板の厚さをtsi, そのドープ濃度をNA、誘電率をεsiと置き、絶縁膜104、106の厚さをtox1, tox2, 同誘電率をεox1, εox2、ゲート電極103と105の仕事関数をΦmG1, ΦmG2とおく。Nチャネルデバイスの場合、第1のゲートへの入力電圧VG1と第２のゲート電圧VG2の値が
VG1≧ΦmG1−χsi+Vth0,n [＝VG10]                          （１）
かつ
VG２≧ΦmG２−χsi+Vth0,n [＝VG20]                          （２）
という条件で、両方のゲートが強反転状態となる。【００１６】
ここで、Vth0,nは図1の構造を変えずにゲート電極103と105をN型に十分濃くドープされたポリシリコンで構成しかつ103と105をショートして3端子素子として動作させた場合の閾値電圧を示し、χsiは半導体薄板100の構成材料の電子親和力を示す。これを図示すると、図２に示すVG1-VG2空間上の領域201に相当する。【００１７】
他方、
VG２<VG20                                                      （３）
かつ
VG10−γ(VG２−VG20)≦VG1                                （４）
ただし
γ＝(εsi/εox1)・tox1/((εsi/εox2)・tox2+tsi)               （５）
である図２の領域202では、第1のゲートのみが強反転となり、
VG２＞VG20                                                    （６）
かつ
VG10−γ(VG２−VG20)≦VG1≦VG10                        （７）
ただし
γ＝((εsi/εox1)・tox1+tsi)/ ((εsi/εox2)・tox2)            （８）
である領域203では、第２ゲートのみが強反転となる。【００１８】
このような4端子型ダブルゲートＮチャネル電界効果トランジスタを図３のような、可変閾値FETとして用いるとき、必要とする閾値の最大値、最小値がVth,Hi,n, Vth,Lo,nとすると、Vth,Lo,n側の動作が領域200と203の間の遷移で行われるような状況では、トランジスタのオフ特性が著しく劣化する。しかし、領域200と201の境界ですべての閾値電圧  Vth,Lo,n≦Vth≦Vth,Hi,nが達成される場合には、優れたオフ特性が得られる。【００１９】
Vth,Lo,n≦Vth≦Vth,Hi,nに対応するVG2をVSS≦VG2≦VDDの範囲内で達成するには、ゲート電極103と105をそれぞれ異なる仕事関数、ΦmG1、ΦmG2で作製することにより可能となる。その作製条件は、まずΦmG1に関しては
VG10≦Vth,Lo,n                                                 （９）
すなわち
ΦmG1−χsi ≦Vth,Lo,n−Vth0,n                               （１０）
で与えられることとなる。【００２０】
加えて、ΦmG2は、最も好ましくは
VG20≧VDD                                                    （１１）
すなわち
ΦmG2−χsi≧VDD−Vth0,n                                   （１２）
を満たすように作られるのがよい。これにより、デバイス中では常に第1のゲートのみがオン・オフ状態を遷移するようになり、第２のゲートは緩やかにオンになることがなく、オフ特性を劣化させる原因は排除される。【００２１】
更に好ましくは、第２のゲートが、弱い反転状態にも到達しにくくすることによって、デバイス特性が向上する。その作製条件としては、
VG10≦VSS                                                      （１３）
すなわち
ΦmG1−χsi ≦VSS−Vth0,n                                    （１４）
が良い目安を与える。
更に加えて、好ましくは、Vth,Lo,n≦Vth≦Vth,Hi,nに対応するVG2をVSS≦VG2≦VDDの範囲内で達成するには、
−(1/γ)・(Vth,Hi,n−Vth,Lo,n)≦VSS−VDD                    （１５）
ただし
γ＝(εsi/εox1)・tox1/((εsi/εox1)・tox2+tsi)                （１６）
なる条件の下でtox1, tox2, tsiを作製するのがよい。【００２２】
(実施例1)
ITRSのハーフピッチ32nmテクノロジーノード、及び22nmテクノロジーノードの高機能向けデバイス(HP: High performance)、低動作消費電力用途向けデバイス(LOP: Low operating power)乃至低待機時消費電力用途向けデバイス(LSTP: Low standby power)に準拠する４端子型ダブルゲートＮチャネル電界効果トランジスについて、それぞれ本発明にしたがって作製されるデバイスは、表１のようになり、必要とするΦmG1及びΦmG2の値が得られる。【００２３】
【表１】
2009028524.tif 000003
【００２４】
(実施例２)
実施例1では、場合によって、ΦmG2＞5.26eVの材料を見つけるのが難しい場合も出てくる。このような場合は、Vth,Lo,nを与えるVG2をVDDより減少させると同時に、Vthの可動範囲を狭め、濃くドープされたポリシリコンでゲートを作製すればよい。これにより作製されるデバイスは表２のようになる。【００２５】
【表２】
2009028524.tif 000004
【００２６】
本実施形態では、Ｎチャネルデバイスについて述べたが、Pチャネルデバイスについては、Nチャネルデバイスにおける電荷担体である電子を正孔に置き換え、半導体材料へのドーピングの極性を入れ替え、Nチャネルデバイスに用いたゲート材料とはミッドギャップ準位を基準に測ったポテンシャルの絶対値が同一であるが極性が反対の仕事関数を持つゲート材料を用いることにより、対応するPチャネルデバイスを作製することが可能であることは、当業者には理解される。【００２７】
上記にしたがってPチャネルデバイスについてNチャネルデバイスと同様に整理する場合、Nチャネルデバイスの図２に対応するPチャネルデバイスの図４を用い、N型に濃くドーピングされたゲートによって作製したNチャネルの３端子型ダブルゲート電界効果トランジスタの閾値電圧Vth0,nをP型に濃くドーピングされたゲートによって作製したPチャネルの３端子型ダブルゲート電界効果トランジスタの閾値電圧Vth0,pに置き換え、電子親和力χsiを真空準位から見たバレンスバンドエッジのエネルギー準位EV[=χsi＋Eｇ: Eｇはバンドギャップ]に読み替える。
その結果、以下のように、式（１）〜（１６）に対応する式（１）’〜（１６）’を得る。【００２８】
半導体薄板の厚さをtsi, そのドープ濃度をND、誘電率をεsiと置き、絶縁膜104、106の厚さをtox1, tox2, 同誘電率をεox1, εox2、ゲート電極103と105の仕事関数をΦmG1, ΦmG2と置く。Pチャネルデバイスの場合、第1のゲートへの入力電圧VG1と第２のゲート電圧VG2の値が
VG1≦ΦmG1−EV+Vth0, p [＝VG10]                          （１）’
かつ
VG2≦ΦmG2−EV +Vth0,p [＝VG20]                          （２）’
という条件で、両方のゲートが強反転状態となる。【００２９】
ここで、Vth0,pは図1の構造を変えずにゲート電極103と105をP型に十分濃くドープされたポリシリコンで構成しかつ103と105をショートして3端子素子として動作させた場合の閾値電圧を示し、EVは半導体薄板100の構成材料の真空準位から見たバレンスバンドエッジのエネルギー準位（電子親和力とバンドギャップの和）を示す。これを図示すると、図４に示すVG1-VG2空間上の領域401に相当する。【００３０】
他方、
VG2＞VG20                                                     （３）’
かつ
VG10−γ(VG2−VG20)≧VG1                                 （４）’
ただし
γ＝(εsi/εox1)・tox1/((εsi/εox2)・tox2+tsi)               （５）’
である図４の領域402では、第1のゲートのみが強反転となり、
VG2＜VG20                                                    （６）’
かつ
VG10≦VG1≦VG10−γ(VG2−VG20)                        （７）’
ただし
γ＝((εsi/εox1)・tox1+tsi)/ ((εsi/εox2)・tox2)            （８）’
である領域４０３では、第２ゲートのみが強反転となる。【００３１】
このような4端子型ダブルゲートＰチャネル電界効果トランジスタを可変閾値FETとして用いるとき、必要とする閾値の最大値、最小値がVth,Hi,p, Vth,Lo,pとすると、Vth,Lo,p側の動作が領域400と403の間の遷移で行われるような状況では、トランジスタのオフ特性が著しく劣化する。しかし、領域400と401の境界ですべての閾値電圧  Vth,Hi,p≦Vth≦Vth,Lo,pが達成される場合には、優れたオフ特性が得られる。【００３２】
Vth,Hi,p≦Vth≦Vth,Lo,pに対応するVG2を−VDD≦VG2≦−VSSの範囲内で達成するには、ゲート電極103と105をそれぞれ異なる仕事関数、ΦmG1、ΦmG2で作製することにより可能となる。その作製条件は、まずΦmG1に関しては
VG10≧Vth,Lo,p                                                 （９）’
すなわち
ΦmG1−EV ≧Vth,Lo,p−Vth0,p                                （１０）’
で与えられることとなる。【００３３】
加えて、ΦmG2は、最も好ましくは
VG20≦−VDD                                                 （１１）’
すなわち
ΦmG2−EV≦−VDD−Vth0,p                                 （１２）’
を満たすように作られるのがよい。これにより、デバイス中では常に第1のゲートのみがオン・オフ状態を遷移するようになり、第２のゲートは緩やかにオンになることがなく、オフ特性を劣化させる原因は排除される。【００３４】
更に好ましくは、第２のゲートが、弱い反転状態にも到達しにくくすることによって、デバイス特性が向上する。その作製条件としては、
VG10≧−VSS                                                 （１３）’
すなわち
ΦmG1−EV ≧−VSS−Vth0,p                                （１４）’
が良い目安を与える。
更に加えて、好ましくは、Vth,Hi,p≦Vth≦Vth,Lo,pに対応するVG2を−VDD≦VG2≦−VSSの範囲内で達成するには、
−(1/γ)・(Vth,Lo,p−Vth,Hi,p)≦VSS−VDD                  （１５）’
ただし
γ＝(εsi/εox1)・tox1/((εsi/εox1)・tox2+tsi)              （１６）’
なる条件の下でtox1, tox2, tsiを作製するのがよい。【００３５】
(実施例３)
ITRSのハーフピッチ32nmテクノロジーノード、及び22nmテクノロジーノードの高機能向けデバイス(HP: High performance)、低動作消費電力用途向けデバイス(LOP: Low operating power)乃至低待機時消費電力用途向けデバイス(LSTP: Low standby power)に準拠する４端子型ダブルゲートＰチャネル電界効果トランジスについて、それぞれ本発明にしたがって作製されるデバイスは、表３のようになり、必要とするΦmG1及びΦmG２の値が得られる。【００３６】
【表３】
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【図３】
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【図１】
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【図２】
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【図４】
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【国際調査報告】
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