【手続補正書】
【提出日】平成17年7月26日(2005.7.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記周辺回路は、前記複数のメモリセルブロックにそれぞれ対応して設けられた複数のライトドライバを含み、
前記複数のライトドライバの各々は、前記複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバを有し、
前記複数のビット線ドライバの各々は、対応するビット線への前記データ書込電流の供給を制御し、
前記行選択回路は、データ読出時に、前記選択メモリセルブロックにおいて、前記選択メモリセル行に属するメモリセルを前記複数のビット線とそれぞれ電気的に結合し、
前記周辺回路は、
各々が、前記複数のビット線のうちの自身と接続された少なくとも１本に対してデータ読出電流を供給するとともに、前記データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、
前記複数のメモリセルブロックにそれぞれ対応して設けられる複数のセレクタ回路とをさらに含み、
前記複数のセレクタ回路のうちの前記選択メモリセルブロックに対応する１つは、前記データ読出動作時には、前記選択メモリセルブロック中の前記複数のビット線の少なくとも一部と前記複数のセンスアンプとの間を選択的に接続し、データ書込動作時には、前記データノードへ入力された前記複数ビットのデータを前記選択メモリセルブロック中の前記複数のビット線ドライバの一部へ選択的に伝達する、請求項１に記載の不揮発性記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記複数のメモリセルブロックの各々は、前記データ読出動作時における前記複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに含み、
前記複数のメモリセルブロックのうちの１つの非選択メモリセルブロックにおいて、前記複数のビット線は、前記複数のリファレンスセルとそれぞれ電気的に結合され、
前記セレクタ回路は、前記複数のセンスアンプの各々を、前記選択メモリセルブロック中の前記複数のビット線のうちの１本および前記１つの非選択メモリセルブロック中の前記複数のビット線のうちの１本と接続する、請求項２に記載の不揮発性記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル行およびメモリセル列を選択するための情報を一時的に保持するアドレスラッチ回路と、
前記メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記アドレスラッチ回路に保持された情報に応じて、前記メモリセル行を選択する行選択回路と、
データノードへ入出力される複数ビットのデータを、前記複数のビット線のうちの少なくとも一部を介して、選択メモリセル行のメモリセルの少なくとも一部の選択メモリセルに対して並列に書込みおよび読出すための周辺回路とを備え、
前記周辺回路は、前記選択メモリセルおよび前記データノードの間で伝達される前記複数ビットのデータを一時的に保持するデータラッチ回路を含み、かつ、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各前記サイクルをパイプライン処理によって実行する、不揮発性記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
好ましくは、周辺回路は、複数のメモリセルブロックにそれぞれ対応して設けられた複数のライトドライバを含み、複数のライトドライバの各々は、複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバを有し、複数のビット線ドライバの各々は、対応するビット線へのデータ書込電流の供給を制御し、行選択回路は、データ読出時に、選択メモリセルブロックにおいて、選択メモリセル行に属するメモリセルを複数のビット線とそれぞれ電気的に結合する。周辺回路は、各々が、複数のビット線のうちの自身と接続された少なくとも１本に対してデータ読出電流を供給するとともに、データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、複数のメモリセルブロックにそれぞれ対応して設けられる複数のセレクタ回路とをさらに含む。複数のセレクタ回路のうちの選択メモリセルブロックに対応する１つは、データ読出動作時には、選択メモリセルブロック中の複数のビット線の少なくとも一部と複数のセンスアンプとの間を選択的に接続し、データ書込動作時には、データノードへ入力された複数ビットのデータを選択メモリセルブロック中の複数のビット線ドライバの一部へ選択的に伝達する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
さらに好ましくは、複数のメモリセルブロックの各々は、データ読出動作時における複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに含み、複数のメモリセルブロックのうちの１つの非選択メモリセルブロックにおいて、複数のビット線は、複数のリファレンスセルとそれぞれ電気的に結合され、セレクタ回路は、複数のセンスアンプの各々を、選択メモリセルブロック中の複数のビット線のうちの１本および１つの非選択メモリセルブロック中の複数のビット線のうちの１本と接続する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明の他の構成に従う不揮発性記憶装置は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル行およびメモリセル列を選択するための情報を一時的に保持するアドレスラッチ回路と、メモリセル列にそれぞれ対応して設けられる複数のビット線と、アドレスラッチ回路に保持された情報に応じて、メモリセル行を選択する行選択回路と、データノードへ入出力される複数ビットのデータを、複数のビット線のうちの少なくとも一部を介して、選択メモリセル行のメモリセルの少なくとも一部の選択メモリセルに対して並列に書込みおよび読出すための周辺回路とを備え、周辺回路は、選択メモリセルおよびデータノードの間で伝達される複数ビットのデータを一時的に保持するデータラッチ回路を含み、かつ、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各サイクルをパイプライン処理によって実行する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
アドレスラッチ回路１４ａ，１４ｂ，１５ａ，１５ｂは、ロウアドレスＲＡを一時的に保持する。行選択回路１１ａ，１２ａは、アドレスラッチ回路１４ａ，１５ａにラッチされたロウアドレスに基づいてメモリセルブロック５ａにおける行選択を実行する。同様に、行選択回路１１ｂ，１２ｂは、アドレスラッチ回路１４ｂ，１５ｂにラッチされたロウアドレスに基づいてメモリセルブロック５ｂにおける行選択を実行する。あるいは、アドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂに、ロウアドレスＲＡのプリデコード結果あるいはデコード結果をラッチする構成としてもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずかのデータを記憶するために所定方向に沿って磁化されて、その電気抵抗は、ＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
図３を参照して、アドレスラッチ回路１５ａは、ロウアドレスＲＡのそれぞれのビットに対応して設けられる複数のラッチユニット９０を有する。各ラッチユニット９０は、クロック信号ＣＬＫの活性化エッジに応答して、ロウアドレスＲＡの対応するビットを取込んで一時的に保持する。ワード線選択部８１ａは、ラッチユニット９０において保持されたロウアドレスＲＡのそれぞれのビットをデコードして、リファレンスセル行に対応するデコード信号Ｒｄ♯およびそれぞれのメモリセル行に対応するデコード信号Ｒｄを生成する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
なお、以下においては、選択メモリセルブロックの選択ビット線上の電圧および電流を、Ｖ（ＢＬ）およびＩ（ＢＬ）でそれぞれ示し、非選択メモリセルブロックのビット線上の電圧および電流をＶ（ＢＬｒ）およびＩ（ＢＬｒ）でそれぞれ示すものとする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
サイクル１５３においては、ロウアドレスＲＡ１に対応する上記第３ステージの処理と並行して、ロウアドレスＲＡ２に対応する上記第２ステージの処理およびロウアドレスＲＡ３に対応する上記第１ステージの処理が実行される。すなわち、サイクル１５３では、ロウアドレスＲＡ２に対応するワード線が活性化される。また、サイクル１５３が開始される時刻Ｔ３では、新たなロウアドレスＲＡ３が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１５３において、ロウアドレスＲＡ３に対応する行選択処理が実行される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
ライトディジット線ドライバ８５は、電源電圧Ｖｃｃおよび対応するライトディジット線ＷＤＬの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８６を有する。ライトディジット線ＷＤＬの他端側は、接地電圧ＧＮＤと接続される。トランジスタ８６の各ゲートには対応するデコード信号Ｒｄ´が入力される。したがって、選択メモリセル行においては、トランジスタ８６がターンオンして、ライトディジット線ＷＤＬには、ライトディジット線ドライバ８５から接地電圧ＧＮＤへ向かう方向に、データ書込電流が流される。一方、それ以外のメモリセル行においては、トランジスタ８６がターンオフされるので、ライトディジット線ＷＤＬにデータ書込電流は流されない。ライトディジット線ＷＤＬを流れるデータ書込電流は、各ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
ライトディジット線ドライバ８５Ｒは、電源電圧Ｖｃｃおよびダミーライトディジット線ＷＤＬｄの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８６Ｒを有する。トランジスタ８６Ｒのゲート電圧は、ライトディジット線選択部８１♯ａによってＨレベルへ固定されるので、トランジスタ８６Ｒは、オフ状態を維持する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
３２個のグループごとに独立に生成された書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、同一のグループに属するビット線ドライバＷＤＶａ，ＷＤＶｂに対して共通に与えられる。各メモリセル列において、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、書込制御信号はセレクタ１０１〜１０４を介して、ドライバトランジスタ９１〜９４のゲートにそれぞれ伝達される。同一のビット線ドライバに対応するセレクタ１０１〜１０４は、共通のセレクタ制御信号ＳＤを受ける。たとえば、図１０に示された先頭のビット線ドライバに対応するセレクタ１０１〜１０４は各々セレクタ制御信号ＳＤ１を受け、次のメモリセル列のセレクタ１０１〜１０４は、セレクタ制御信号ＳＤ２を受ける。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】  行選択回路のうちの、ライトディジット線選択に関連する部分の
構成を示す回路図である。