【手続補正書】
【提出日】平成17年2月23日(2005.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行及び列に配置された液晶画素のアレイを有するディスプレイデバイスであって、画素駆動信号が与えられる列導体を画素の各列が共有し、画素駆動信号を発生する列アドレス回路が設けられており、この列アドレス回路は複数の多重スイッチング配列を有し、各多重スイッチング配列は複数の列に順番に画素駆動信号を生じるものであり、各多重スイッチング配列は選択した画素駆動信号を生じる２つのバッファが関連し、これら２つのバッファがそれぞれの画素駆動信号を２つの隣接する列に同時に供給し、各列に対する画素駆動信号が、前に駆動された列に対する画素駆動信号の終了前に開始するとともに、前に駆動された列に対する画素駆動信号の終了後に終了するようになっているディスプレイデバイス。
【請求項２】
請求項１に記載のディスプレイデバイスにおいて、可能なあらゆる画素駆動信号を発生する回路と、選択した画素駆動信号を各多重スイッチング配列の２つのバッファに切換えて供給するスイッチングマトリックスとを更に有しているディスプレイデバイス。
【請求項３】
請求項２に記載のディスプレイデバイスにおいて、前記スイッチングマトリックスは、デジタル画像データとアナログ画素駆動信号とを受け、デジタル画像データに基づいて各バッファに対する適切なアナログ画素駆動信号を選択するようになっているディスプレイデバイス。
【請求項４】
請求項１〜３のいずれか一項に記載のディスプレイデバイスにおいて、各列には、各行アドレス周期当り２度、画素駆動信号が与えられるようになっているディスプレイデバイス。
【請求項５】
請求項１〜４のいずれか一項に記載のディスプレイデバイスにおいて、各画素が薄膜トランジスタスイッチング装置と液晶セルとを有し、各行の画素がこの行における画素の薄膜トランジスタのゲートに接続された行導体を共有しており、行駆動回路が行の画素のトランジスタのスイッチングを制御する行アドレス信号を生じるようになっているディスプレイデバイス。
【請求項６】
行及び列に配置された液晶画素のアレイを有するディスプレイデバイスであって、列は群に分割され、各群は１つの多重スイッチング配列と、選択した画素駆動信号を生じる２つのバッファとを共有している当該ディスプレイデバイスに画素駆動信号を供給する画素駆動信号供給方法において、列の各群に対し、この群の全ての列に画素駆動信号を循環的に供給し、各列には前記２つのバッファのうちの一方のバッファにより、当該循環中で他方のバッファにより前の列に与えられる画素駆動信号が終了する前に、画素駆動信号を与えるようにする画素駆動信号供給方法。
【請求項７】
請求項６に記載の画素駆動信号供給方法において、各バッファからある列に与える画素駆動信号の終了時に、このバッファを用いて当該循環中のこのある列よりも２つ先行する列に画素駆動信号を供給する画素駆動信号供給方法。
【請求項８】
請求項６又は７に記載の画素駆動信号供給方法において、各列には、各行アドレス周期内で２度画素駆動信号を与える画素駆動信号供給方法。
【請求項９】
請求項６〜８のいずれか一項に記載の画素駆動信号供給方法において、ある多重スイッチング配列が対応する群の列を第１の順序でアドレスするとともに、隣接する多重スイッチング配列が対応する群の列を第２の順序でアドレスし、第１の順序でアドレスされる群の列と第２の順序でアドレスされる群の列とであって、互いに隣接する列がほぼ同時にアドレスされるようにする画素駆動信号供給方法。
【請求項１０】
液晶ディスプレイの列を駆動する列アドレス回路であって、複数の多重スイッチング配列を有し、各多重スイッチング配列は複数の列に順番に画素駆動信号を与えるようになっている当該列アドレス回路において、各多重スイッチング配列が、選択した画素駆動信号を生じる２つのバッファと関連しており、これら２つのバッファはそれぞれ画素駆動信号を２つの隣接する列に同時に供給し、一方の列に対する画素駆動信号が、前に駆動された列に対する画素駆動信号の終了前に開始し、前に駆動された列に対する画素駆動信号の終了後に終了するようになっている列アドレス回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】アクティブマトリックスディスプレイデバイス
【技術分野】
【０００１】
本発明は、アクティブマトリックスディスプレイデバイス、特にディスプレイの画素に駆動信号を供給するのに用いる回路に関するものである。
【０００２】
アクティブマトリックスディスプレイデバイスは、代表的に、行及び列に配置した画素のアレイを有する。各行の画素は、この行における画素の薄膜トランジスタのゲートに接続された行導体を共有している。各列の画素は、画素駆動信号が与えられる列導体を共有している。行導体における信号は、トランジスタがターンオンしているかターンオフしているかを決定するものであり、この行導体における高電圧パルスによりトランジスタがターンオンすると、列導体からの信号が液晶材料の領域に流され、これにより液晶材料の光透過特性を変える。行電極パルスを除去した後にも液晶材料上に電圧が維持されているようにするために、画素構造の一部として追加の蓄積キャパシタを設けることができる。米国特許第 5130829号明細書には、アクティブマトリックスディスプレイデバイスの設計がより詳細に開示されている。
【０００３】
アクティブマトリックスディスプレイデバイスに対するフレーム（フィールド）周期では、画素の行を短時間でアドレスする必要があり、従って、液晶材料を所望の電圧レベルに充電又は放電させるためには、トランジスタの電流駆動能力に条件が課せられる。これらの電流条件を満足させるためには、薄膜トランジスタに印加されるゲート電圧が、約３０ボルトだけ離れた値間で変動する必要がある。例えば、（ソースに対して）約−１０ボルト又はそれよりも低いゲート電圧を印加することによりトランジスタをターンオフでき、一方、液晶材料を充分に急速に充電又は放電させるのに必要とするソース‐ドレイン電流を生じるのに充分にトランジスタをバイアスするには、約２０ボルト又はそれよりも高い電圧が必要になる。
【０００４】
行導体でこのように大きな電圧変動を得るには、高電圧素子を用いて行駆動回路を構成する必要がある。
【０００５】
列導体に与えられる電圧は、代表的に約１０ボルトだけ変化し、この変化は、液晶材料を白及び黒状態間で駆動するのに要する駆動信号間の差を表わす。列導体における電圧変動を低減させうる種々の駆動方式が提案されている為、列駆動回路には低電圧素子を用いることができる。いわゆる“共通電極駆動方式”においては、液晶材料層の全体に接続された共通電極が発振電圧に駆動される。いわゆる“４レベル駆動方式”は、容量結合効果を用いて列導体における電圧変動を低減させるために、より複雑な行電極波形を用いる。
【０００６】
これらの駆動方式によれば、列駆動回路に対し低電圧素子を用いうるようになる。しかし、列駆動回路では、複雑性及び電力の非効率性が依然として大きい。各行が順番にアドレスされ、いずれの１行の行アドレス期間中にも、各列に画素信号が与えられる。従来では、行アドレス周期の全期間に亙り列中の画素を駆動信号レベルに保持するために、各列にバッファが設けられていた。この多数のバッファの為に電力消費量が高くなった。
【０００７】
群の列間でバッファを共有する多重方式を形成することが提案された。バッファの出力は群の列に順番に切換る。バッファが１つの列に信号を与えている際には、このバッファはスイッチにより他の列から分離されている。ディスプレイのライン周期は、列を所要電圧に充電するのに要する時間よりも著しく長い為、多重化は可能である。モバイル分野の小型のディスプレイでは、ライン周期を１５０μｓよりも長くでき、一方、１列を充電するのに要する時間は代表的に１０μｓよりも短い。
【０００８】
列が所要の電圧に充電され、且つこの列への所要の電圧の印加が終了された後に、充電された列のキャパシタンスと画素キャパシタンスとの間で電荷転送が行われる。列キャパシタンスは画素キャパシタンスの約３０倍にすることができる為、画素への電荷転送による電圧変化はほんの僅かとなる。しかし、この電荷転送によれば、（ＴＦＴの抵抗値が高い結果）画素の時定数が大きくなるにもかかわらず、短い列アドレスパルスを用いて画素を充電しうるようになる。
【０００９】
この多重方式に対する問題は、群内の列間にクロストークがあるということである。その理由は、特に、群のうちの１つの列を除く全ての列が如何なる時点においても実効的に浮動状態にあり、従って、信号レベルの変動を受けやすい為である。行アドレス周期中、行中の全ての画素のＴＦＴがスイッチオンされる（実際にはこれにより列キャパシタンスと画素との間で電荷転送を可能にする）為、列導体におけるいかなる信号変動もクロストークの結果として画素に伝達される。
【００１０】
本発明の第１の観点によれば、行及び列に配置された液晶画素のアレイを有するディスプレイデバイスであって、画素駆動信号が与えられる列導体を画素の各列が共有し、画素駆動信号を発生する列アドレス回路が設けられており、この列アドレス回路は複数の多重スイッチング配列を有し、各多重スイッチング配列は複数の列に順番に画素駆動信号を生じるものであり、各多重スイッチング配列は選択した画素駆動信号を生じる２つのバッファが関連し、これら２つのバッファがそれぞれの画素駆動信号を２つの隣接する列に同時に供給し、各列に対する画素駆動信号が、前に駆動された列に対する画素駆動信号の終了前に開始するとともに、前に駆動された列に対する画素駆動信号の終了後に終了するようになっているディスプレイデバイスを提供する。
【００１１】
本発明によれば、必要とするバッファの個数を減少させることができ、しかも各多重スイッチング配列を共有する列の群内の隣接する列に対する列信号間のクロストークを減少させる多重方式が得られる。これは、隣接する列間のいかなる容量性結合をも、これらの列の一方における信号がスイッチオフする前に静的レベルに充電することにより達成される。本発明においては、各列を、その次の列がアドレスされた後にのみスイッチオフさせる為、各列とその次の列との間のいかなる容量性結合も静的レベルに充電され、上記次の列における信号はもはや前の列にいかなる影響も及ぼさない。
【００１２】
ディスプレイデバイスは、可能なあらゆる画素駆動信号を発生する回路と、選択した画素駆動信号を各多重スイッチング配列の２つのバッファに切換えて供給するスイッチングマトリックスとを更に有するのが好ましい。前記スイッチングマトリックスは、デジタル画像データとアナログ画素駆動信号とを受け、デジタル画像データに基づいて各バッファに対する適切なアナログ画素駆動信号を選択するようにしうる。
【００１３】
各列には、各行アドレス周期当り２度画素駆動信号が与えられるようにすることができる。これにより、第１の組の画素駆動信号の後に、列の種々の容量性素子に対し電荷の再分布を行い、次に第２の組の画素駆動信号をもってより正確な画素制御を可能にしうる。
【００１４】
各画素は薄膜トランジスタスイッチング装置と液晶セルとを有し、各行の画素がこの行における画素の薄膜トランジスタのゲートに接続された行導体を共有しており、行駆動回路が行の画素のトランジスタのスイッチングを制御する行アドレス信号を生じるようにするのが好ましい。
【００１５】
本発明の第２の観点によれば、行及び列に配置された液晶画素のアレイを有するディスプレイデバイスであって、列は群に分割され、各群は１つの多重スイッチング配列と、選択した画素駆動信号を生じる２つのバッファとを共有している当該ディスプレイデバイスに画素駆動信号を供給する画素駆動信号供給方法において、列の各群に対し、この群の全ての列に画素駆動信号を循環的に供給し、各列には前記２つのバッファのうちの一方のバッファにより、当該循環中で他方のバッファにより前の列に与えられる画素駆動信号が終了する前に、画素駆動信号を与えるようにする画素駆動信号供給方法を提供する。
【００１６】
この方法によれば、上述した駆動方式を実行するものである。各バッファからある列に与える画素駆動信号の終了時に、このバッファを用いて当該循環中のこのある列よりも２つ先行する列に画素駆動信号を供給するようにする。これにより、連続的な循環が得られるようになる。
【００１７】
ある多重スイッチング配列がそれぞれの群の列を第１の順序でアドレスするとともに、隣接する多重スイッチング配列がそれぞれの群の列を第２の順序でアドレスし、第１の順序でアドレスされる群の列と第２の順序でアドレスされる群の列とであって、互いに隣接する列がほぼ同時にアドレスされるようにする。これにより、異なる列に対するアドレス信号の特定のタイミングに応じてディスプレイにまたがるエラーを平滑化する。
【００１８】
本発明によれば、液晶ディスプレイの列を駆動する列アドレス回路であって、複数の多重スイッチング配列を有し、各多重スイッチング配列は複数の列に順番に駆動信号を与えるようになっている当該列アドレス回路において、各多重スイッチング配列が、選択した画素駆動信号を生じる２つのバッファと関連しており、これら２つのバッファはそれぞれ画素駆動信号を２つの隣接する列に同時に供給し、一方の列に対する画素駆動信号が、前に駆動された列に対する画素駆動信号の終了前に開始し、前に駆動された列に対する画素駆動信号の終了後に終了するようになっている列アドレス回路をも提供する。
【００１９】
本発明の実施例を以下に添付図面を用いて詳細に説明する。
図１は、アクティブマトリックス液晶ディスプレイに対する通常の画素構造を示す。ディスプレイは行及び列の画素アレイとして構成されている。各行の画素は行導体１０を共用し、各列の画素は列導体１２を共用している。各画素は、共通の列導体１２と共通電位点１８との間に直列に配置された薄膜トランジスタ（ＴＦＴ）１４及び液晶セル１６を有する。トランジスタ１４は共通の行導体１０に与えられる信号によりスイッチオン及びスイッチオフされる。従って、行導体１０は関連する画素行の各トランジスタ１４のゲート１４ａに接続されている。各画素は更に、一端２２で次の行電極、又は前の行電極、又は別のキャパシタ電極に接続されている蓄積キャパシタ２０を有することができる。この蓄積キャパシタ２０は、トランジスタ１４がターンオフした後に駆動電圧を液晶セル１６の両端間に維持する手助けをする。キックバックのような種々の影響を低減せしめたり、画素キャパシタンスのグレーレベル依存性を低減せしめたりするには、総合の画素キャパシタンスを更に高くするのも望ましい。
【００２０】
必要なグレーレベルを得るための所望の電圧に液晶セル１６を駆動するには、行導体１０における行アドレスパルスと同期した適切な信号を列導体１２に与える。この行アドレスパルスは薄膜トランジスタ１４をターンオンさせ、これにより、列導体１２が液晶セル１６を所望の電圧に充電するとともに蓄積キャパシタ２０を同じ電圧に充電するようにする。
【００２１】
図２は、（主として電圧源２４と抵抗２５を有するスイッチとを具える）列ドライバ２３と、選択した行中の列の画素との間の接続を示す。列は列キャパシタ２６を有し、この列キャパシタは例えば、この列と行導体とのあらゆる交点から生じるものである。個々の画素は画素キャパシタ２７を有する。列駆動信号はキャパシタ２６及び２７の双方を充電する。しかし、列キャパシタ２６を充電する時定数（抵抗２５×キャパシタ２６のキャパシタンス）は画素を充電する時定数（ＴＦＴ抵抗×キャパシタ２７のキャパシタンス）よりも著しく低い。従って、列キャパシタ２６を充電するのに列アドレスパルスは短くて足りる。
【００２２】
列アドレスパルス後であるが、行アドレスパルスが依然として有効である間、平衡になるまでキャパシタ２６とキャパシタ２７との間で電荷転送が行われる。画素キャパシタ２７のキャパシタンスは列キャパシタ２６のキャパシタンスよりも著しく小さい為、列電圧を僅かに変更するだけで平衡状態に達する。画素の時定数はＴＦＴ抵抗が高いことにより高くなる。電荷転送を行うことにより、画素を必要な電圧に充電するのに要するよりも短い列アドレスパルスを用いうるようになる。しかし、後に説明するように、２つの短い列アドレスパルスを用いうる為、電荷転送によるエラーが減少する。
【００２３】
トランジスタ１４は行アドレスパルスの終了時にターンオフする。蓄積キャパシタ２０は、液晶漏洩効果を減少させるとともに、液晶セルキャパシタンスの電圧依存性により生ぜしめられる画素キャパシタンスの百分率変化を減少させる。行は、これらの全てが１フレーム周期内でアドレスされるように順次にアドレスされ、次のフレーム周期内でリフレッシュされる。
【００２４】
図３に示すように、行アドレス信号は行駆動回路３０により与えられ、画素駆動信号は列アドレス回路３２により表示画素のアレイ３４に与えられる。
【００２５】
アモルファスシリコン薄膜装置として構成した薄膜トランジスタ１４を介して充分な電流を取出しうるようにするには、高いゲート電圧を用いる必要がある。特に、トランジスタがターンオンしている期間は、ディスプレイをリフレッシュさせる必要のある全フレーム期間を行数で分割した期間にほぼ等しい。オフ状態の漏洩電流を必要な程度小さくさせ、液晶セル１６を使用可能時間内で充電又は放電させるためにオン状態で充分な電流を流すために、オン状態のゲート電圧とオフ状態のゲート電圧とを約３０ボルト相違させることは周知である。その結果、行駆動回路３０は高電圧素子を用いる。
【００２６】
図１のディスプレイを駆動するには、特に行パルス波形及び共通のＬＣプレートに与える電圧に関して、種々の既知のアドレス様式がある。これらの点はここで詳細に説明しない。既知の動作技術の幾つかは、例えば米国特許第 5130829号明細書及び国際公開パンフレットＷＯ99/52012に詳細に説明されている。これらの文献は参考のためのものである。本発明は多くの駆動様式に適合しうる。
【００２７】
図４は、通常の列駆動回路を示す。個数ｎの異なる画素駆動信号レベルはグレーレベル発生器４０、例えば、抵抗アレイにより発生される。スイッチングマトリックス４２が各列への所要レベルの切換えを制御し、このスイッチングマトリックスはラッチ回路４４からのデジタル入力に基づくｎ個のグレーレベルのうちの１つを選択するコンバータ４３のアレイを有する。このデジタル入力は、必要とする画像データ４５を記憶しているＲＡＭから取出される。各列には、列中の画素を行アドレス周期の全期間の間所要の駆動信号レベルに保持するバッファ４６が設けられている。バッファ４６の個数がこのように多い為に、電力消費量が高くなる。
【００２８】
アクティブマトリックスＬＣＤを駆動する低電力チップセットにおける電力を低減させるためには、バッファの全個数を少なくする必要がある。図５は、１つのバッファをＮ個の列の群で共用する多重様式を示す。バッファの出力は、多重スイッチング配列（マルチプレクサスイッチ）５０を用いて群の列に順次切換えられる。バッファが１つの列に信号を与えている際には、このバッファはスイッチにより他の列から分離されている。問題は、群内での列間のクロストーク、特に１つの列がその直前にアドレスされた隣接の列（すなわち、アドレスサイクル中の前の列）へ及ぼす影響である。
【００２９】
このクロストークは互いに隣接する列間のキャパシタンスにより生じるものであり、これらキャパシタンスは物理的な画素構造により、例えば、画素パッドが列電極上に重なるか又は画素が列電極に隣接することにより生ぜしめられる。
【００３０】
任意の多重率を１０とした駆動様式を図６を用いて説明する。図６の表の各行は、特定の瞬時Ｔ０、Ｔ１、…、Ｔ９において異なる列Ｃ０、Ｃ１、…、Ｃ９に供給される信号を表わす。この表は、時間ｔのいかなる点においても画素駆動信号が２つの（隣接する）列Ｃに与えられていることを示している。１つの列Ｃｎに対する画素駆動信号は、その前に駆動された列Ｃ（ｎ−１）に対する画素駆動信号の終了前に開始し、その終了後に終了する。この表にはこのような行が１０個あり、従って、この表は１サイクルで１０個の全ての列を駆動することを示している。以下に説明するように、各行アドレス周期中に２つのこのようなサイクルを用いることができる。
【００３１】
“Ｚ”は、対応する多重スイッチがターンオフしていて（高インピーダンス（Ｚ）状態にあり）、列が駆動されていないということを示している。電圧Ｖｘは、列ｘに印加される。
【００３２】
タイムスロットＴ１中に列Ｃ１に印加された電圧を考慮するに、この列には電圧Ｖ１が印加され、画素がＶ１に充電し始める。例えば、１０μ秒としたこのタイムスロットの終了時に、電圧Ｖ２が列Ｃ２に印加される。しかし、列Ｃ２への遷移によるいかなる容量性結合をも阻止するために列Ｃ１には電圧Ｖ１が維持されている。一般には、これにより列ｘから列ｘ−１への容量性結合を阻止する。
【００３３】
（タイムスロットＴ１における）列信号Ｖ１の開始時には、列Ｃ１と、この際高インピーダンス状態にある列Ｃ２との間に、ある容量性結合が存在する。しかし、この影響は、列Ｃ２が次にアドレスされるべきものである為に極めて迅速に重ね書きされる。
【００３４】
この方式では、如何なる時でも２つの出力が有効となるようにする必要がある為、ハードウエアを変更する必要がある。図７は、複数の多重スイッチング配列５０を有する列アドレス回路を示し、各多重スイッチング配列５０は、２つのバッファ４６ａ及び４６ｂと関連する。２つのバッファ４６ａ及び４６ｂはそれぞれ画素駆動信号を２つの隣接する列（Column）に同時に供給する。
【００３５】
図８は、各バッファに対し電圧レベルを選択するのに用いるＲ‐ＤＡＣ（抵抗デジタル‐アナログ変換器）を有する図７の回路の構成例を示す。必要とする画素駆動レベルを表わすデジタル信号はラッチ回路６０によりＲ‐ＤＡＣ回路４３に取り込まれ、これらＲ‐ＤＡＣ回路によりこの取り込まれた信号をグレーレベル発生回路４０からのアナロググレーレベルの１つに変換する。次に、これらのアナログ信号がバッファ４６ａ及び４６ｂに供給される。
【００３６】
更に電力消費量を減少させるとともに間違った電圧が画素に記憶されるおそれをなくすために、各列に画素駆動信号を各行アドレス周期内で２度与えうるようにする。これにより、第１の組の画素駆動信号の後に列の種々の容量性素子に対し電荷を再分布させ、その後第２の組の画素駆動信号がより正確に画素を制御しうるようにする。列寄生容量は第１のアドレス位相で充電され、その後電荷が画素に再分布される。電荷が画素から放出されると、列電圧が降下し、第２のアドレス位相で所望の列電圧を再度印加することにより、寄生キャパシタンスを再充電する。
【００３７】
図６につき説明したように、特定の多重スイッチング配列による制御の下で、各列は前の列における信号が終了する前にアドレスされる。更に、各多重スイッチング配列によりアドレスすべき最終列は隣接の多重スイッチング配列によりアドレスすべき最終列に隣接するように配置することができる。このことを図９につき説明する。
【００３８】
例示にすぎないが、図９では、各多重スイッチング配列が２つのバッファを用いて１２個の列に信号を供給するものとする。行アドレス周期ｔrow 中、各多重スイッチング配列（例えば、Ｍｕｘ１及びＭｕｘ２）がそれぞれ１２個の列を２度アドレスする。図９の数値の行の各番号は、列駆動信号がその時点で与えられている列を表わす。図示の例では、Ｍｕｘ１が２つのバッファを用いて列１〜１２を順番にアドレスしている。列アドレス信号の終了時には、いわゆるエボルーション期間ｔEVOLUTION がある。前述したように、列駆動信号後に、充電された列キャパシタンスと画素キャパシタンスとの間で電荷転送が行われる。従って、画素充電は列駆動信号の終了後まで継続される。エボルーション期間は、最終にアドレスされた列における画素に対し電荷転送を可能にするのに必要となるものである。
【００３９】
一例として、６０Ｈｚの場合、フレーム周期は１６．７ｍｓである。列が２４１あるものとすると、行周期は６９μｓである。この行周期は、図示する列駆動パルスの５０μｓ及びエボルーション期間の１６μｓと、行パルス間のガード帯域の３μｓとから成る。各列パルス周期ｔcolumnは約４μｓである。
【００４０】
電荷転送時間は最後にアドレスされた列（Ｍｕｘ１の場合列１１及び１２）に対しては短い為、これらの列にエラーが生じるおそれが大きくなる。エラーは、ディスプレイデバイスに亙って急激に変化するよりは、ゆっくりと変化するほうが有利である。この理由で、各多重スイッチング配列の最後にアドレスされる列を隣接の多重スイッチング配列の最後にアドレスされる列に隣接して配置する。従って、Ｍｕｘ２は列１３〜２４を逆の順序でアドレスする為、列１４及び１３が最後にアドレスされる。これらの列１４及び１３が列１１及び１２に隣接する為、ディスプレイデバイスに亙るエラーは徐々に変化する。
【００４１】
図１０は、行アドレス周期８２内で列が２度アドレスされる際に、列電圧８０がいかに変化するかを示している。列駆動回路は期間８４でオン状態にあり、期間８６でオフ状態にある。画素電圧８８は最初の期間８４ａ中に完全な充電状態にする必要はない。このことは、ＴＦＴ及び画素の時定数が多重スイッチング配列のスイッチ及び列キャパシタンスの時定数よりも著しく大きい為に重要なことである。電荷の再分布は第１のアドレス位相８４ａの後に行われ（従って、電圧８０が最初のオン期間後に降下し）、他の列がアドレスされている間に何らかのエラーが画素上に現れる場合には、このエラーは第２のアドレス位相８４ｂにより補正される。画素は、アドレス期間がライン期間に比べて短いにもかかわらず、信頼的に充電される。
【００４２】
本発明の構成によれば、各多重スイッチング配列に対し２つのバッファを必要とするが、これらのバッファに対する列アドレス信号が重複している為にマルチプレックス比を倍にすることができる。従って、各列アドレス信号が１０μｓの間継続する場合には、１つの列を平均で５μｓ毎にアドレスでき、これにより行アドレス周期内にアドレスすべき列数を倍にすることができる。従って、図４の多重方式に比べて、バッファの個数を同じだけ減少させることができ、多重スイッチング配列の個数は半分で足りる。
【００４３】
言葉“行”及び“列”は、本明細書においては任意性があるものである。これらの言葉は、共通接続ラインを共有する素子の直交ラインを有する素子アレイが存在することを明瞭にするために用いたものである。通常、行はディスプレイの左右に延在し、列はディスプレイの上下に延在するものと考えられているが、これらの言葉の使用はこの点に制限されるものではない。
【００４４】
列駆動回路は集積回路として構成することができ、本発明は上述したディスプレイを構成する列駆動回路にも関するものである。
本発明の他の特徴は当業者にとって明らかである。
【図面の簡単な説明】
【００４５】
【図１】アクティブマトリックス液晶ディスプレイに対する既知の画素構成の一例を示す回路図である。
【図２】画素の充電中の電荷の流れを説明するための回路図である。
【図３】行及び列駆動回路を有するディスプレイデバイスを示す線図である。
【図４】通常の列駆動回路を示す構成図である。
【図５】バッファの個数を減少させる多重化を用いた列駆動回路の可能な一例を示す構成図である。
【図６】本発明の列駆動方式の説明図である。
【図７】本発明の列駆動回路を示す構成図である。
【図８】本発明の列駆動回路を更に詳細に示す構成図である。
【図９】隣接の多重スイッチング配列を如何に駆動するかを示す説明図である。
【図１０】本発明の２相列アドレス方式での画素充電を示す説明図である。