(57)【要約】  第１の平面内において互いに平行に形成された複数の第１の電極配線（ＷＬ）と第１の平面に平行な第２の平面内において互いに平行にかつ複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線（ＢＬ）と第１の電極配線および第２の電極配線の立体交差点のそれぞれに対応して設けられ対応する第１の電極配線と対応する第２の電極配線との間に供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有する不揮発性記憶素子（１１）とを備えたメモリアレイ（１０２）と、第１の電極配線を選択する第１の選択装置（１３）とを備え、さらに第１の電極配線に接続されて第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧制限手段（１５）をメモリアレイの内部あるいは外部に備え、第１の選択装置と電圧制限手段とを接続するひとつの第１の電極配線に不揮発性記憶素子が複数接続されている、不揮発性メモリ装置。
2008105155.tif 000002
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数の第１の電極配線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイと、
前記複数の第１の電極配線に接続されて前記第１の電極配線を選択する第１の選択装置とを備え、
前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、
さらに前記第１の電極配線に接続されて前記第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧制限手段を前記メモリアレイの内部あるいは外部に備え、
前記第１の選択装置と前記電圧制限手段とを接続するひとつの第１の電極配線に前記不揮発性記憶素子が複数接続されている、不揮発性メモリ装置。
【請求項２】
前記第１の選択装置に接続され、前記第１の選択装置を介して前記不揮発性記憶素子に対し所定の電流値を持つ電流パルスを印加する電流パルス印加装置を備える、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記電圧制限手段として、前記第１の電極配線のそれぞれに対応して電圧クランプ回路を備える、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してダイオードを備える、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してトランジスタを備える、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第１の電極配線のそれぞれに対応して前記電圧制限手段が設けられ、前記電圧制限手段による電圧の上限値が、接続されている第１の電極配線に対応して異なるように前記電圧制限手段が構成されている、請求項１に記載の不揮発性メモリ装置。
【請求項７】
第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配設され前記第１の電極と前記第２の電極の間に供給される電気的パルスに応じて抵抗値が可逆的に変化する可変抵抗層と、を有する不揮発性記憶素子を複数有する不揮発性メモリ装置におけるデータ書込方法であって、
定電流源を用いて前記不揮発性記憶素子に電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値を変化させる、不揮発性メモリ装置におけるデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加に基づいて抵抗値が変化する材料を用いてデータを記憶するメモリ装置に関する。
【背景技術】
【０００２】
抵抗変化材料は、印加される電気的パルスの大きさや極性により抵抗値が大きく変化し、その変化した抵抗値が維持されるという特性を有している。近年、このような特性を利用して、抵抗変化材料を用いた可変抵抗素子及びその可変抵抗素子を用いた不揮発性メモリ装置などの半導体デバイスが開発されている。
従来の可変抵抗素子を用いた不揮発性メモリ装置の一つとして、特許文献１に開示された構成がある。図１１は、この従来の不揮発性メモリ装置の構成を示す概略ブロック図である。図１１に示すように、不揮発性メモリ装置８０は、メモリ回路８２と、そのメモリ回路８２に接続されたメモリ領域７０とを備えている。メモリ領域７０は、互いに平行に配されたビット線Ｂ１乃至Ｂ４（下部電極７４）及びそれらのビット線Ｂ１乃至Ｂ４（上部電極７８）と交差するように配されたワード線Ｗ１乃至Ｗ４と、そのビット線とワード線との交差領域に設けられた可変抵抗素子５２と、この可変抵抗素子５２と並列に接続される保護抵抗５４とを備えている。各ビット５０は、これらの下部電極７４、上部電極７８、並びに可変抵抗素子５２及び保護抵抗５４から構成される。また、メモリ回路８２は、ビット線Ｂ１乃至Ｂ４と接続されるビットパストランジスタ８４を備えている。このビットパストランジスタ８４は、ビットパスゲート６４を有しており、ロードゲート６６を具備するロードトランジスタ８６及びインバータ９０と接続されている。
図１１では、アクティブ層が、下部電極７４（ビット線Ｂ１乃至Ｂ４）と上部電極７８（ワード線Ｗ１乃至Ｗ４）との間で接続される抵抗器のアレイとして示されている。
以上のように構成された従来の不揮発性メモリ装置は、ビットパストランジスタ８４のゲートにオン電圧を印加し、さらに、ロードトランジスタ８６のゲートに第２のオン電圧を印加することにより、任意のワード線に電圧パルスを印加する。これにより、そのワード線に接続された可変抵抗素子５４にデータが記憶される。
【特許文献１】特開２００３―６８９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した従来の不揮発性メモリ装置において、ビット線Ｂ１乃至Ｂ４及びワード線Ｗ１乃至Ｗ４には配線抵抗が存在しており、その配線抵抗によって配線と可変抵抗素子との間に分圧が生じる。そして、個々の可変抵抗素子において配線長が異なるため、同じ電圧パルスがワード線に印加されたとしても、そのワード線に接続された可変抵抗素子のそれぞれに印加される電圧は異なることになる。これにより、各可変抵抗素子によって、高抵抗及び低抵抗の抵抗値がばらつくこととなり、その結果、データの書き込み及び読み出しを正確に行うことができない場合が生じ得る。
本発明はこのような事情に鑑みてなされたものであり、その目的は、可変抵抗素子の抵抗値のばらつきを抑制することができる不揮発性メモリ装置を提供することにある。【０００４】
また、本発明の他の目的は、いわゆるクロスポイント型の不揮発性メモリ装置であって、電流パルスによって動作するものを提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の不揮発性メモリ装置は、第１の平面内において互いに平行に形成された複数の第１の電極配線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイと、前記複数の第１の電極配線に接続されて前記第１の電極配線を選択する第１の選択装置とを備え、前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、さらに前記第１の電極配線に接続されて前記第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧制限手段を前記メモリアレイの内部あるいは外部に備え、前記第１の選択装置と前記電圧制限手段とを接続するひとつの第１の電極配線に前記不揮発性記憶素子が複数接続されている。
このように構成することにより、クロスポイント型の不揮発性メモリ装置であって、電流駆動されうるものを実現することができる。電圧制限手段を設けることによって、メモリアレイが備える第１の電極配線及び第２の電極配線に配線抵抗が存在する場合であっても、各不揮発性記憶素子が具備する可変抵抗層における抵抗値のばらつきを抑制することができる。
上記発明に係る不揮発性メモリ装置において、前記第１の選択装置に接続され、前記第１の選択装置を介して前記不揮発性記憶素子に対しある電流値を持つ電流パルスを印加する電流パルス印加装置を備えてもよい。
このように電流パルス印加装置を備えることにより、クロスポイント型の不揮発性メモリ装置であって、電流駆動のものを実現できる。【０００６】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応して電圧クランプ回路を備えてもよい。【０００７】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してダイオードを備えてもよい。【０００８】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してトランジスタを備えてもよい。
さらに、上記発明に係る不揮発性メモリ装置において、前記第１の電極配線のそれぞれに対応して前記電圧制限手段が設けられ、前記電圧制限手段による電圧の上限値が接続されている第１の電極配線に対応して異なるように前記電圧制限手段が構成されていてもよい。
かかる構成では、接続される第１の電極配線の違いによる素子の抵抗値のばらつきを抑制することができる。
また、本発明の不揮発性メモリ装置におけるデータ書込方法は、第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配設され前記第１の電極と前記第２の電極の間に供給される電気的パルスに応じて抵抗値が可逆的に変化する可変抵抗層と、を有する不揮発性記憶素子を複数有する不揮発性メモリ装置におけるデータ書込方法であって、定電流源を用いて前記不揮発性記憶素子に電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値を変化させる。
かかる構成では、電流値が一定の電気的パルスによりデータ書込が行なわれるため、素子の両端に印加される電圧は素子自身の抵抗値に比例し、配線抵抗の影響を受けない。素子両端に印加される電圧が安定化されることにより、書込後の抵抗値のばらつきが大幅に抑制される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【０００９】
本発明によれば、可変抵抗素子の抵抗値のばらつきを抑制することができる不揮発性メモリ装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施の形態１に係る不揮発性メモリ装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態１に係る不揮発性メモリ装置が備えるメモリセル（ＦｅＯｘ）の構成を示す断面図である。
【図３】図３は、電流駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。
【図４】図４は、電流駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。
【図５】図５は、電圧駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。
【図６】図６は、電圧駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。
【図７】図７は、本発明の実施の形態１に係る不揮発性メモリ装置の変形例の構成を示すブロック図である。
【図８】図８は、本発明の実施の形態２に係る不揮発性メモリ装置の構成を示すブロック図である。
【図９（ａ）】図９（ａ）は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。
【図９（ｂ）】図９（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。
【図１０】図１０は、本発明の実施の形態３に係る不揮発性メモリ装置の構成を示すブロック図である。
【図１１】図１１は、従来の不揮発性メモリ装置の概略ブロック図である。
【符号の説明】
【００１１】
１１    可変抵抗層
１２    ダイオード
１３    ロウデコーダ
１４    カラムデコーダ
１５    電圧クランプ回路
１６    電流源
１７    センスアンプ
１８    アドレス入力回路
１９    制御回路
２１    ダイオード
４１    トランジスタ
５０    コンパレータ
５１    トランジスタ
１００，２００，３００，４００  不揮発性メモリ装置
１０１，２０１，３０１、４０１  メモリ本体部
１０２，２０２，３０２、４０２  メモリアレイ
１１１    下部電極
１１２    上部電極
ＢＬ０，ＢＬ１，…    ビット線
Ｍ１１１，Ｍ１１２，…  メモリセル
ＷＬ０，ＷＬ１，…    ワード線
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、全ての図面を通じて、同じ要素には同じ符号を付しており、その説明を省略する場合がある。
（実施の形態１）
［不揮発性メモリ装置の構成］
図１は、本発明の実施の形態１に係る不揮発性メモリ装置の構成を示すブロック図である。
図１に示すように、本実施の形態に係る不揮発性メモリ装置１００は、半導体基板上に、メモリ本体部１０１を備えており、このメモリ本体部１０１は、メモリアレイ１０２と、ロウデコーダ１３（第１の選択装置）と、カラムデコーダ１４（第２の選択装置）と、選択されたビット線に流れる電流量を検出し、記憶されているデータが「１」または「０」の何れであるかを判定するセンスアンプ１７とを具備している。また、不揮発性メモリ装置１００は、外部から入力されるアドレス信号を受け取るアドレス入力回路１８と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１９とを更に備えている。
メモリアレイ１０２は、半導体基板の上に半導体基板の主面と平行な第１の平面内において互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…（第１の電極配線）と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面（第２の平面）内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…（第２の電極配線）とを具備している。
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点（立体交差位置）に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
図２は、本発明の実施の形態１に係る不揮発性メモリ装置が備えるメモリセルＭ１１１の構成を示す断面図である。なお、メモリセルＭ１１１以外のメモリセルも同様に構成されている。
図２に示すように、メモリセルＭ１１１は、ワード線ＷＬ０とビット線ＢＬ０との間に介在しており、下部電極１１１（第１の電極）と、ダイオード１２と、可変抵抗層１１と、上部電極１１２（第２の電極）とがこの順に積層されて構成されている。下部電極１１１と、ダイオード１２と、可変抵抗層１１と、上部電極１１２とで、不揮発性記憶素子（抵抗変化型素子）が構成される。可変抵抗層１１は、上部電極１１２と下部電極１１１との間に供給される電気的パルス（本実施形態では電流パルス）に応じて可逆的に抵抗値が変化する性質を有する。ただし、どの部材によって不揮発性記憶素子が構成されるとするかは特に限定されない。可変抵抗層１１のみを不揮発性記憶素子としてもよい。なお、電極は省略してもよい。すなわち、ワード線が下部電極を兼ねてもよく、ビット線が上部電極を兼ねてもよい。
可変抵抗層１１としては、化学式ＦｅＯｘ（１．３＜ｘ＜１．６）で表される材料を用いることができる。また、これ以外にも、ＦｅＯｘと同様に抵抗変化を示す酸化物材料を用いてもよい。
なお、パターンニングプロセスにおいてリソグラフィーを使用する場合には、可変抵抗層１１の厚みが小さいほど加工し易いという半導体製造プロセス上の理由から、可変抵抗層１１の厚みは２００ｎｍ以下であることが好ましい。また、電流が印加された場合のブレークダウンを回避する観点から、可変抵抗層１１の厚みは少なくとも１０ｎｍ以上であることが好ましい。したがって、抵抗変化層１１の好ましい厚さは１０ｎｍ〜２００ｎｍ程度である。
下部電極１１１及び上部電極１１２は、例えば、Pｔ、Ir、等により構成される。これらの電極の厚さは、上述した半導体製造プロセス上の理由および印加電流によるマイグレーションの回避という点を考慮すると、１００ｎｍ〜２００ｎｍ程度であることが好ましい。
ダイオード１２は、図２に示すように、下部電極１１１と上部電極１１２との間に、可変抵抗層１１と直列に接続されて設けられており、金属−絶縁体−金属（いわゆるＭＩＭ）にて構成されることが望ましい。これにより、電流駆動力を高くすることができる。本実施形態におけるダイオード１２は、両端に印加される電圧の絶対値が所定の閾値を超えると抵抗値が減少する、いわゆる双方向型のダイオード（例えばバリスタ）である。これにより、正パルスと負パルスとを用いた書込が可能となる。ユニポーラ（ノンポーラ）駆動の場合には、単方向型のダイオードが用いられてもよい。
また、メモリアレイ１０２は、メモリセルＭ１１１，Ｍ１１２，…に対して電流パルス（定電流源から出力される電流値が一定の電気的パルス）を供給することにより生じるメモリセルＭ１１１，Ｍ１１２，…の電圧（下部電極１１１及び上部電極１１２間の電圧）が基準電圧を超えないように当該メモリセルＭ１１１，Ｍ１１２，…の電圧をクランプする電圧クランプ回路１５（電圧制限手段）を備えている。この電圧クランプ回路１５は、各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…のそれぞれに、電圧クランプ回路１５とロウデコーダ１３とでそれぞれのワード線に接続された複数のメモリセルを挟むように（電圧クランプ回路１５とロウデコーダ１３とを接続するひとつのワード線に複数の不揮発性記憶素子が接続されるように）接続されており、メモリセルＭ１１１，Ｍ１１２，…の電圧と予め設定された基準電圧とを比較し、その結果メモリセルＭ１１１，Ｍ１１２，…の電圧がその基準電圧に達したときに動作する。その結果、メモリセルＭ１１１，Ｍ１１２，…に対する電流パルスの供給が制限されることになる。
ワード線ＷＬ０，ＷＬ１，ＷＬ２，…は、ロウデコーダ１３を介して、電流源１６（電流値が一定の電気パルスを出力する定電流源：電流パルス印加装置）と接続されている。また、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…は、図示しないスイッチを介して、センスアンプ１７と接続されている。このセンスアンプ１７には出力端子が接続されており、また、リファレンスレベル入力ＲＥＦが入力される。
アドレス入力回路１８は、図示しない外部回路からアドレス信号を受け取り、このアドレス信号に基づいてロウアドレス信号をロウデコーダ１３へ出力するとともに、カラムアドレス信号をカラムデコーダ１４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、ロウアドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、カラムアドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路１９は、書き込み動作において、図示しない外部回路から受け取った入力データに応じて、書き込み用の電流の印加を指示する書き込み信号をロウデコーダ１３へ出力する。他方、読み出し動作において、制御回路１９は、読み出し用の電流の印加を指示する読み出し信号をロウデコーダ１３へ出力する。【００１３】
ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号を受け取り、このロウアドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、書き込み用及び読み出し用の電流を印加する。
また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号を受け取り、このカラムアドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択する。
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置１００の動作について説明する。
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置１００の動作について、ワード線ＷＬ０とビット線ＢＬ０との交点（クロスポイント）に配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
ロウデコーダ１３は、ワード線のそれぞれに接続されている。ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択する。また、カラムデコーダ１４は、ビット線のそれぞれに接続されている。カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
本実施の形態においては、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。また、本実施の形態において、電圧クランプ回路１５の基準電圧（電圧制限における上限電圧）は１．４Ｖに設定されているものとする。
ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、選択されたメモリセル以外には原則として電流は流れないため、電圧クランプ回路１５とワード線ＷＬ０との接続点の電圧は、メモリセルＭ１１１とワード線ＷＬ０との接続点の電圧に等しくなる（メモリセルＭ１１１とクランプ回路１５との間には電流は流れず、電位降下が生じない）。電圧クランプ回路１５は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧（メモリセルＭ１１１とワード線ＷＬ０との接続点の電圧）が１．４Ｖに達したときに、抵抗値が急激に減少して電流を通すようになり、メモリセルＭ１１１に対する電流パルスの供給を制限する。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値測定電流１０μＡ付近での抵抗値）は、１０ｋΩ程度となる。電圧制限を設定せずに定電流を印加して素子を高抵抗化させると、抵抗値の上昇に伴って素子両端の電位差が暴走的に上昇し、素子が破壊されるおそれがある。本実施形態では、高抵抗化時に電圧制限をかけることで、阻止の破壊が防止される。
他方、ワード線ＷＬ０に−２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、電圧クランプ回路１５は動作しない。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値（測定電流１０μＡ付近での抵抗値）は、１ｋΩ程度となる。素子を低抵抗化させる場合には、抵抗値の低下に伴って素子両端の電位差も低下するため、抵抗値の変化は自然に止まる。よって、低抵抗化時の電圧制限は必ずしも必要ではない。
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置１００の動作について説明する。
ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択する。また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオンとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に読み出し用の電流パルスが供給され、センスアンプ１７においてビット線ＢＬ０の電位が検出される。なお、本実施の形態においては、ワード線ＷＬ０に印加される読み出し用の電流パルスの電流値を１０μＡとする。【００１４】
上述したように、可変抵抗層１１の抵抗値は、高抵抗化した場合と低抵抗化した場合とで１０倍程度異なる。そのため、ワード線ＷＬ０に読み出し用の電流パルスが印加された場合におけるビット線ＢＬ０の電位は、可変抵抗層１１が高抵抗化したときと低抵抗化したときとで大きく異なる。センスアンプ１７は、レファレンスレベル入力ＲＥＦの入力電位とビット線ＢＬ０の電位との差を算出する。これにより、可変抵抗層１１の抵抗値を検出することが可能となる。センスアンプ１７は、可変抵抗層１１の抵抗値に応じて、「０」または「１」のデータを出力端子に出力する。これにより、メモリセルＭ１１１に書き込まれたデータを読み出することができる。
以上のようにして、データの書き込み及び読み出しが行われる。本実施の形態の不揮発性メモリ装置１００の場合、各メモリセルＭ１１１，Ｍ１１２，…の電圧を基準電圧に制限する電圧クランプ回路１５を備えることによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。
電圧クランプ回路１５の基準電圧は全て同じ値に設定されていてもよいし、異なる値に設定されていてもよい。同じビット線に接続された素子であっても、接続されるワード線の違い（メモリアレイにおける列方向の位置）によって配線抵抗が異なりうる。ワード線に応じて電圧クランプ回路１５の基準電圧を異ならせることで、メモリアレイ上の位置による素子の抵抗値のばらつきをさらに抑制することができる。この場合、電圧クランプ回路１５の基準電圧を各別に異ならせる必要は必ずしもなく、例えば複数のワード線ごとに同じ基準電圧を用いてもよい。ワード線に対応して電圧制限の基準電圧を異ならせうることは、他の実施形態においても同様である。
電圧制限手段は必ずしも個々のワード線毎に設けられなくてもよい。例えば複数のワード線に共通して１個の電圧制限手段が設けられてもよい。この場合の電圧制限手段は、例えば、制御回路１９の制御に基づき、ロウデコーダで選択されたワード線のみを選択し、このワード線に対して電圧制限を行なう。また、電圧制限手段はメモリアレイの内部に設けられてもよいし、外部に設けられてもよい。
［実施例］
配線抵抗を５０Ωに調整した配線に１個の素子が接続された回路と、配線抵抗を２５０Ωに調整した配線に１個の素子が接続された回路とをそれぞれ２個ずつ作成した。素子の作成条件は全て同じとした（可変抵抗層の材料：ＦｅＯｘ、電極の材料：Ｐｔ、可変抵抗層の面積：０．２５μｍ２、電極の面積：０．２５μｍ２、可変抵抗層の厚さ：１００ｎｍ、電極の厚さ：１００ｎｍ）。配線抵抗が５０Ωの回路と配線抵抗が２５０Ωの回路について、電流駆動（定電流源によるパルス印加）を行なう場合と、電圧駆動（定電圧源によるパルス印加）を行う場合とで、電圧−電流特性および抵抗値を測定した。
電流駆動では定電流源を用い、電流値を、０ｍＡ→２ｍＡ→０ｍＡ→−２ｍＡの順に、０．０１ｍＡずつ、３３ｍｓの時間間隔で変化させながら電圧を測定した。電圧制限（電圧の上限値）は＋１．５Ｖとした。【００１５】
電圧駆動では定電圧源を用い、電圧値を、０Ｖ→＋１．４Ｖ→０Ｖ→−１．４Ｖの順に、０．０１Ｖずつ、３３ｍｓの時間間隔で変化させながら電流を測定した。電流制限（電流の上限値）は−２ｍＡとした。
図３は、電流駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。図４は、電流駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。図５は、電圧駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。図６は、電圧駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。図４および図６の右端の数値は、配線抵抗による抵抗値の違いである。また、図４および図６には、参考までに、初期状態における抵抗値も示す。
図３乃至６の測定結果から明らかなように、電圧駆動よりも電流駆動の方が、配線抵抗による抵抗値のばらつきが小さくなった。すなわち、高抵抗状態における素子の抵抗値を見ると、電圧駆動の場合には配線抵抗の違いによる抵抗値の差が９０９．１Ωであったのに対し、電流駆動の場合にはその差が９７．６Ωであった。低抵抗状態における素子の抵抗値を見ると、電圧駆動の場合には配線抵抗の違いによる抵抗値の差が５８３．７Ωであったのに対し、電流駆動の場合にはその差が５９．５Ωであった。すなわち、配線抵抗の違いが素子の書込後の抵抗値に及ぼす影響は、電圧駆動の場合よりも電流駆動の場合の方が格段に小さいことが分かった。
電流駆動と電圧駆動との違いは、以下のようなメカニズムで生じると考えられる。不揮発性記憶素子は、素子両端へ印加される電圧がわずかに違うだけで、書込後の抵抗値が大きくばらつくという特性を有する。書込後の抵抗値のばらつきを抑えるためには、素子両端へ印加される電圧をなるべく一定にする必要がある。電圧駆動では所定の電圧でパルスが印加され、配線抵抗と素子との間には分圧関係が生じるため、配線抵抗に応じて素子両端に印加される電圧が変化する。一方、電流駆動では所定の電流でパルスが印加されるため、素子の両端に印加される電圧は素子自身の抵抗値に比例し、配線抵抗の影響を受けない。すなわち電流駆動では、素子両端に印加される電圧が均一化され、書込後の抵抗値のばらつきが大幅に抑制される。
記憶素子をアレイ状に形成したクロスポイント型の不揮発メモリを動作させる場合、アレイ上の位置によって配線抵抗が変わる。不揮発性記憶素子へのデータ書込方法として電流駆動を採用すれば、アレイ上の位置による素子の抵抗値のばらつきを抑えることが可能となる。
電流駆動を行なう場合、高抵抗状態への書込において、抵抗値の上昇に伴って素子両端の電位差が暴走的に増加し、素子が破壊される危険がある。電流駆動と電圧制限とを組み合わせることで、素子の破壊を防止しつつ、抵抗値のばらつきを抑制できる。
［変形例］
図７は、本発明の実施の形態１に係る不揮発性メモリ装置の変形例の構成を示すブロック図である。本変形例の不揮発性メモリ装置は、電流源を備えない点で図１の不揮発性メモリ装置と異なる。
図７に示すように、変形例に係る不揮発性メモリ装置４００は、半導体基板上に、メモリ本体部４０１を備えており、このメモリ本体部４０１は、メモリアレイ４０２を備えている。このメモリアレイ４０２における各電圧クランプ回路１５は、外部に設けられたコンパレータ５０と接続されている。コンパレータ５０は、不揮発性メモリ装置４００の外部に設けられた電流源１６とロウデコーダ１３との間の接続を制御するスイッチ用のトランジスタ５１と接続されており、クランプ回路１５からの出力電圧Ｖｗと外部から入力されるリファレンス電圧Ｖｒｅｆとを比較し、その結果に応じてトランジスタ５１をオン／オフ制御する。本実施の形態において、特定のメモリセルに対して電流パルスを供給すべく、ロウデコーダ１３及びコラムデコーダ１４によってワード線及びビット線がそれぞれ選択された場合、クランプ回路からの出力電圧Ｖｗの値が１．４Ｖに達するまではトランジスタ５１がオンとなり、１．４Ｖに達したときにはトランジスタ５１がオフとなるように、リファレンス電圧Ｖｒｅｆの値が制御される。このリファレンス電圧Ｖｒｅｆの制御は、電源電圧Ｖｄｄによってなされる。
以上のような構成によっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきの抑制を実現することができる。
（実施の形態２）
実施の形態２に係る不揮発性メモリ装置は、以下に示すとおり、メモリセルの電圧を所定の電圧に制限する電圧制限手段として、複数のダイオードを備えている。
［不揮発性メモリ装置の構成］
図８は、本発明の実施の形態２に係る不揮発性メモリ装置の構成を示すブロック図である。
図８に示すように、本実施の形態に係る不揮発性メモリ装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２を備えている。このメモリアレイ２０２は、各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…のそれぞれとグランドとの間で直列に接続された複数のダイオード２１を備えている。ここで、複数のダイオード２１の閾値電圧の和は、実施の形態１の不揮発性メモリ装置が備える電圧クランプ回路１５の基準電圧と同等になるように定められる。換言すると、実施の形態１の不揮発性メモリ装置が備える電圧クランプ回路１５の基準電圧と同等になるように、ダイオード２１の数が決定される。一例を挙げれば、一般的なシリコンダイオードは基準電圧が０．７Ｖである。例えば、その基準電圧が１．４Ｖである場合、ダイオード２１を２つ備えるようにすればよい。これらのダイオード２１は、製造プロセス上、メモリセルＭ１１１，１１２，…が備えるダイオード１１と同一工程で形成するようにしてもよい。
なお、実施の形態２の不揮発性メモリ装置におけるその他の構成については、実施の形態１の場合と同様であるので、同一符号を付して説明を省略する。
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置２００の動作について説明する。
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置２００の動作について、ワード線ＷＬ０とビット線ＢＬ０とのクロスポイントに配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
実施の形態１の場合と同様に、ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択し、また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
本実施の形態においては、実施の形態１の場合と同様に、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。
ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、複数のダイオード２１は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧が閾値電圧の和に達したときに、オンとなる。これにより、メモリセルＭ１１１に対する電流パルスの供給が制限される。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１０ｋΩ程度となる。
他方、ワード線ＷＬ０に−２ｍＡの電流が印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、複数のダイオード２１はオフとなる。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１ｋΩ程度となる。
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置２００の動作については、実施の形態１の場合と同様であるので、説明を省略する。
上述した書き込み動作及び読み出し動作における、ワード線、ビット線、可変抵抗層、及び電圧制限手段としてのダイオードの状態を表１にまとめる。
【００１６】
【表１】
2008105155.tif 000003
【００１７】
表１に示すとおり、＋２ｍＡでデータの書き込みが行われる場合であって、可変抵抗層が高抵抗の状態にあるときは、ダイオードがオンとなる。その結果、可変抵抗層は、高抵抗の状態を維持する。他方、可変抵抗層が低抵抗の状態にあるときは、ダイオードがオフからオンへ変化する。その結果、可変抵抗層は、高抵抗の状態へ変化する。【００１８】
電圧制限手段としてのダイオードが上述したように動作することによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。【００１９】
図９(ａ)及び(ｂ)は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。図９(ａ)において、縦軸は正負電流印加後における可変抵抗層の抵抗値を、横軸は測定回数をそれぞれ示している。また、図９(ｂ)において、縦軸はワード線に印加される正負電流の電流値を、横軸は測定回数をそれぞれ示している。
図９(ｂ)に示すように、２５０回にわたってワード線に正負電流パルスを印加した。その結果、図９(ａ)に示すように、可変抵抗層の抵抗値は安定して１０ｋΩ又は１ｋΩをとっており、ばらついていないことが確認できる。
（実施の形態３）
実施の形態３に係る不揮発性メモリ装置は、以下に示すとおり、メモリセルの電圧を所定の電圧に制限する電圧制限手段として、トランジスタを備えている。
［不揮発性メモリ装置の構成］
図１０は、本発明の実施の形態３に係る不揮発性メモリ装置の構成を示すブロック図である。
図１０に示すように、本実施の形態に係る不揮発性メモリ装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２を備えている。このメモリアレイ３０２において、ロウデコーダ１３と１列目のメモリセルＭ１１１，Ｍ１２１，Ｍ１３１，…との間の各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…には、トランジスタ４１のゲート及びソースが接続されている。また、トランジスタ４１のドレインは、基準電圧Ｖｗｒｅｆ１，Ｖｗｒｅｆ２，Ｖｗｒｅｆ３，…の電源（図示せず）に接続されている。
このトランジスタ４１によって、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１対する電流の供給／非供給が制御されることになる。【００２０】
なお、実施の形態３の不揮発性メモリ装置におけるその他の構成については、実施の形態１の場合と同様であるので、同一符号を付して説明を省略する。
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置３００の動作について説明する。
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置３００の動作について、ワード線ＷＬ０とビット線ＢＬ０とのクロスポイントに配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
実施の形態１の場合と同様に、ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択し、また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
本実施の形態においては、実施の形態１の場合と同様に、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。また、本実施の形態において、トランジスタ４１のドレインに与えられる基準電圧Ｖｗｒｅｆ１は１．４Ｖに設定されているものとする。
ワード線ＷＬ０に＋２ｍＡの電流が印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、複数のダイオード２１は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧が１．４Ｖを超えたときに、オンとなる。これにより、メモリセルＭ１１１に対する電流パルスの供給が制限される。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１０ｋΩ程度となる。
他方、ワード線ＷＬ０に−２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、トランジスタ４１はオフとなる。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１ｋΩ程度となる。
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置３００の動作については、実施の形態１の場合と同様であるので、説明を省略する。
電圧制限手段としてのトランジスタが上述したように動作することによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。また、本実施の形態のようにトランジスタを用いた場合、基準電圧を調整することによって、メモリセルの電圧制限を容易に行うことができるというメリットがある。【００２１】
なお、上述した各実施の形態の不揮発性メモリ装置では、データを書き込む場合の書き込み用の電流パルスの電流値として＋２ｍＡ及び−２ｍＡを採用し、データを読み出す場合の読み出し用の電流パルスの電流値として10μＡを採用しているが、これに限られるわけではない。本発明の不揮発性メモリ装置は、電流密度が２×１０３〜１×１０６Ａ／ｃｍ２程度の範囲内の場合に、可変抵抗層の抵抗値がばらつくことなく、動作することが可能となる。
【産業上の利用可能性】
【００２２】
本発明の不揮発性メモリ装置は、可変抵抗素子の抵抗値のばらつきを抑制することが可能であり、パーソナルコンピュータ又は携帯電話等の種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【図１】
2008105155.tif 000004
【図２】
2008105155.tif 000005
【図３】
2008105155.tif 000006
【図４】
2008105155.tif 000007
【図５】
2008105155.tif 000008
【図６】
2008105155.tif 000009
【図７】
2008105155.tif 000010
【図８】
2008105155.tif 000011
【図９（ａ）】
2008105155.tif 000012
【図９（ｂ）】
2008105155.tif 000013
【図１０】
2008105155.tif 000014
【図１１】
2008105155.tif 000015
【手続補正書】
【提出日】平成20年11月6日(2008.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数の第１の電極配線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイと、
前記複数の第１の電極配線に接続されて前記第１の電極配線を選択する第１の選択装置と、
前記第１の選択装置に接続され、前記第１の選択装置を介して前記不揮発性記憶素子に対し所定の電流値を持つ電流パルスを印加する電流パルス印加装置とを備え、
前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に前記電流パルス印加装置から供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、
さらに前記第１の電極配線に接続されて前記第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧クランプ回路を、前記第１の電極配線のそれぞれに対応して、前記メモリアレイの内部あるいは外部に備え、
前記第１の選択装置と前記電圧クランプ回路とを接続するひとつの第１の電極配線に前記不揮発性記憶素子が複数接続されている、不揮発性メモリ装置。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
前記電圧クランプ回路として、前記第１の電極配線のそれぞれに対応してダイオードを備える、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記電圧クランプ回路として、前記第１の電極配線のそれぞれに対応してトランジスタを備える、請求項１に記載の不揮発性メモリ装置。
【請求項６】
（削除）
【請求項７】
第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配設され前記第１の電極と前記第２の電極の間に供給される電気的パルスに応じて抵抗値が可逆的に変化する可変抵抗層と、を有する不揮発性記憶素子を複数有する不揮発性メモリ装置におけるデータ書込方法であって、
前記可変抵抗層を高抵抗から低抵抗に変化させる時には、定電流源を用いて前記不揮発性記憶素子の第１の電極に電流パルスを印加し、前記可変抵抗層を低抵抗から高抵抗に変化させる時には、前記第１の電極に印加される電圧を、前記第１の電極に接続される電圧クランプ回路により所定の上限値以下に制限することにより前記不揮発性記憶素子の抵抗値を変化させる、不揮発性メモリ装置におけるデータ書込方法。
【請求項８】
前記第１の電極配線のそれぞれには、前記トランジスタのゲート及びソースが接続され、前記トランジスタのドレインには前記所定の上限値となる基準電圧が与えられていることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項９】
前記第１の電極配線のそれぞれに対応して前記電圧クランプ回路が設けられ、前記電圧クランプ回路による電圧の上限値が、接続されている第１の電極配線に対応して異なるように前記電圧クランプ回路が構成されている、請求項１、４、５、８のいずれかに記載の不揮発性メモリ装置。
【請求項１０】
前記電圧クランプ回路による電圧の上限値は、前記複数の第１の電極配線のうちの複数本ごとに同一の上限値を用いることを特徴とする請求項９に記載の不揮発性メモリ装置。
【手続補正書】
【提出日】平成21年5月22日(2009.5.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルスの印加に基づいて抵抗値が変化する材料を用いてデータを記憶するメモリ装置に関する。
【背景技術】
【０００２】
抵抗変化材料は、印加される電気的パルスの大きさや極性により抵抗値が大きく変化し、その変化した抵抗値が維持されるという特性を有している。近年、このような特性を利用して、抵抗変化材料を用いた可変抵抗素子及びその可変抵抗素子を用いた不揮発性メモリ装置などの半導体デバイスが開発されている。
【０００３】
従来の可変抵抗素子を用いた不揮発性メモリ装置の一つとして、特許文献１に開示された構成がある。図１１は、この従来の不揮発性メモリ装置の構成を示す概略ブロック図である。図１１に示すように、不揮発性メモリ装置８０は、メモリ回路８２と、そのメモリ回路８２に接続されたメモリ領域７０とを備えている。メモリ領域７０は、互いに平行に配されたビット線Ｂ１乃至Ｂ４（下部電極７４）及びそれらのビット線Ｂ１乃至Ｂ４（上部電極７８）と交差するように配されたワード線Ｗ１乃至Ｗ４と、そのビット線とワード線との交差領域に設けられた可変抵抗素子５２と、この可変抵抗素子５２と並列に接続される保護抵抗５４とを備えている。各ビット５０は、これらの下部電極７４、上部電極７８、並びに可変抵抗素子５２及び保護抵抗５４から構成される。また、メモリ回路８２は、ビット線Ｂ１乃至Ｂ４と接続されるビットパストランジスタ８４を備えている。このビットパストランジスタ８４は、ビットパスゲート６４を有しており、ロードゲート６６を具備するロードトランジスタ８６及びインバータ９０と接続されている。
【０００４】
図１１では、アクティブ層が、下部電極７４（ビット線Ｂ１乃至Ｂ４）と上部電極７８（ワード線Ｗ１乃至Ｗ４）との間で接続される抵抗器のアレイとして示されている。
【０００５】
以上のように構成された従来の不揮発性メモリ装置は、ビットパストランジスタ８４のゲートにオン電圧を印加し、さらに、ロードトランジスタ８６のゲートに第２のオン電圧を印加することにより、任意のワード線に電圧パルスを印加する。これにより、そのワード線に接続された可変抵抗素子５４にデータが記憶される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３―６８９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述した従来の不揮発性メモリ装置において、ビット線Ｂ１乃至Ｂ４及びワード線Ｗ１乃至Ｗ４には配線抵抗が存在しており、その配線抵抗によって配線と可変抵抗素子との間に分圧が生じる。そして、個々の可変抵抗素子において配線長が異なるため、同じ電圧パルスがワード線に印加されたとしても、そのワード線に接続された可変抵抗素子のそれぞれに印加される電圧は異なることになる。これにより、各可変抵抗素子によって、高抵抗及び低抵抗の抵抗値がばらつくこととなり、その結果、データの書き込み及び読み出しを正確に行うことができない場合が生じ得る。
【０００８】
本発明はこのような事情に鑑みてなされたものであり、その目的は、可変抵抗素子の抵抗値のばらつきを抑制することができる不揮発性メモリ装置を提供することにある。
【０００９】
また、本発明の他の目的は、いわゆるクロスポイント型の不揮発性メモリ装置であって、電流パルスによって動作するものを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の不揮発性メモリ装置は、第１の平面内において互いに平行に形成された複数の第１の電極配線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイと、前記複数の第１の電極配線に接続されて前記第１の電極配線を選択する第１の選択装置とを備え、前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、さらに前記第１の電極配線に接続されて前記第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧制限手段を前記メモリアレイの内部あるいは外部に備え、前記第１の選択装置と前記電圧制限手段とを接続するひとつの第１の電極配線に前記不揮発性記憶素子が複数接続されている。
【００１１】
このように構成することにより、クロスポイント型の不揮発性メモリ装置であって、電流駆動されうるものを実現することができる。電圧制限手段を設けることによって、メモリアレイが備える第１の電極配線及び第２の電極配線に配線抵抗が存在する場合であっても、各不揮発性記憶素子が具備する可変抵抗層における抵抗値のばらつきを抑制することができる。
【００１２】
上記発明に係る不揮発性メモリ装置において、前記第１の選択装置に接続され、前記第１の選択装置を介して前記不揮発性記憶素子に対しある電流値を持つ電流パルスを印加する電流パルス印加装置を備えてもよい。
【００１３】
このように電流パルス印加装置を備えることにより、クロスポイント型の不揮発性メモリ装置であって、電流駆動のものを実現できる。
【００１４】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応して電圧クランプ回路を備えてもよい。
【００１５】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してダイオードを備えてもよい。
【００１６】
また、上記発明に係る不揮発性メモリ装置において、前記電圧制限手段として、前記第１の電極配線のそれぞれに対応してトランジスタを備えてもよい。
【００１７】
さらに、上記発明に係る不揮発性メモリ装置において、前記第１の電極配線のそれぞれに対応して前記電圧制限手段が設けられ、前記電圧制限手段による電圧の上限値が接続されている第１の電極配線に対応して異なるように前記電圧制限手段が構成されていてもよい。
【００１８】
かかる構成では、接続される第１の電極配線の違いによる素子の抵抗値のばらつきを抑制することができる。
【００１９】
また、本発明の不揮発性メモリ装置におけるデータ書込方法は、第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配設され前記第１の電極と前記第２の電極の間に供給される電気的パルスに応じて抵抗値が可逆的に変化する可変抵抗層と、を有する不揮発性記憶素子を複数有する不揮発性メモリ装置におけるデータ書込方法であって、定電流源を用いて前記不揮発性記憶素子に電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値を変化させる。
【００２０】
かかる構成では、電流値が一定の電気的パルスによりデータ書込が行なわれるため、素子の両端に印加される電圧は素子自身の抵抗値に比例し、配線抵抗の影響を受けない。素子両端に印加される電圧が安定化されることにより、書込後の抵抗値のばらつきが大幅に抑制される。
【００２１】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２２】
本発明によれば、可変抵抗素子の抵抗値のばらつきを抑制することができる不揮発性メモリ装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１に係る不揮発性メモリ装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態１に係る不揮発性メモリ装置が備えるメモリセル（ＦｅＯｘ）の構成を示す断面図である。
【図３】図３は、電流駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。
【図４】図４は、電流駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。
【図５】図５は、電圧駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。
【図６】図６は、電圧駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。
【図７】図７は、本発明の実施の形態１に係る不揮発性メモリ装置の変形例の構成を示すブロック図である。
【図８】図８は、本発明の実施の形態２に係る不揮発性メモリ装置の構成を示すブロック図である。
【図９（ａ）】図９（ａ）は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。
【図９（ｂ）】図９（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。
【図１０】図１０は、本発明の実施の形態３に係る不揮発性メモリ装置の構成を示すブロック図である。
【図１１】図１１は、従来の不揮発性メモリ装置の概略ブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、全ての図面を通じて、同じ要素には同じ符号を付しており、その説明を省略する場合がある。
【００２５】
（実施の形態１）
［不揮発性メモリ装置の構成］
図１は、本発明の実施の形態１に係る不揮発性メモリ装置の構成を示すブロック図である。
【００２６】
図１に示すように、本実施の形態に係る不揮発性メモリ装置１００は、半導体基板上に、メモリ本体部１０１を備えており、このメモリ本体部１０１は、メモリアレイ１０２と、ロウデコーダ１３（第１の選択装置）と、カラムデコーダ１４（第２の選択装置）と、選択されたビット線に流れる電流量を検出し、記憶されているデータが「１」または「０」の何れであるかを判定するセンスアンプ１７とを具備している。また、不揮発性メモリ装置１００は、外部から入力されるアドレス信号を受け取るアドレス入力回路１８と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１９とを更に備えている。
【００２７】
メモリアレイ１０２は、半導体基板の上に半導体基板の主面と平行な第１の平面内において互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…（第１の電極配線）と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面（第２の平面）内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…（第２の電極配線）とを具備している。
【００２８】
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点（立体交差位置）に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
【００２９】
図２は、本発明の実施の形態１に係る不揮発性メモリ装置が備えるメモリセルＭ１１１の構成を示す断面図である。なお、メモリセルＭ１１１以外のメモリセルも同様に構成されている。
【００３０】
図２に示すように、メモリセルＭ１１１は、ワード線ＷＬ０とビット線ＢＬ０との間に介在しており、下部電極１１１（第１の電極）と、ダイオード１２と、可変抵抗層１１と、上部電極１１２（第２の電極）とがこの順に積層されて構成されている。下部電極１１１と、ダイオード１２と、可変抵抗層１１と、上部電極１１２とで、不揮発性記憶素子（抵抗変化型素子）が構成される。可変抵抗層１１は、上部電極１１２と下部電極１１１との間に供給される電気的パルス（本実施形態では電流パルス）に応じて可逆的に抵抗値が変化する性質を有する。ただし、どの部材によって不揮発性記憶素子が構成されるとするかは特に限定されない。可変抵抗層１１のみを不揮発性記憶素子としてもよい。なお、電極は省略してもよい。すなわち、ワード線が下部電極を兼ねてもよく、ビット線が上部電極を兼ねてもよい。
【００３１】
可変抵抗層１１としては、化学式ＦｅＯｘ（１．３＜ｘ＜１．６）で表される材料を用いることができる。また、これ以外にも、ＦｅＯｘと同様に抵抗変化を示す酸化物材料を用いてもよい。
【００３２】
なお、パターンニングプロセスにおいてリソグラフィーを使用する場合には、可変抵抗層１１の厚みが小さいほど加工し易いという半導体製造プロセス上の理由から、可変抵抗層１１の厚みは２００ｎｍ以下であることが好ましい。また、電流が印加された場合のブレークダウンを回避する観点から、可変抵抗層１１の厚みは少なくとも１０ｎｍ以上であることが好ましい。したがって、抵抗変化層１１の好ましい厚さは１０ｎｍ〜２００ｎｍ程度である。
【００３３】
下部電極１１１及び上部電極１１２は、例えば、Pｔ、Ir、等により構成される。これ
らの電極の厚さは、上述した半導体製造プロセス上の理由および印加電流によるマイグレーションの回避という点を考慮すると、１００ｎｍ〜２００ｎｍ程度であることが好ましい。
【００３４】
ダイオード１２は、図２に示すように、下部電極１１１と上部電極１１２との間に、可変抵抗層１１と直列に接続されて設けられており、金属−絶縁体−金属（いわゆるＭＩＭ）にて構成されることが望ましい。これにより、電流駆動力を高くすることができる。本実施形態におけるダイオード１２は、両端に印加される電圧の絶対値が所定の閾値を超えると抵抗値が減少する、いわゆる双方向型のダイオード（例えばバリスタ）である。これにより、正パルスと負パルスとを用いた書込が可能となる。ユニポーラ（ノンポーラ）駆動の場合には、単方向型のダイオードが用いられてもよい。
【００３５】
また、メモリアレイ１０２は、メモリセルＭ１１１，Ｍ１１２，…に対して電流パルス（定電流源から出力される電流値が一定の電気的パルス）を供給することにより生じるメモリセルＭ１１１，Ｍ１１２，…の電圧（下部電極１１１及び上部電極１１２間の電圧）が基準電圧を超えないように当該メモリセルＭ１１１，Ｍ１１２，…の電圧をクランプする電圧クランプ回路１５（電圧制限手段）を備えている。この電圧クランプ回路１５は、各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…のそれぞれに、電圧クランプ回路１５とロウデコーダ１３とでそれぞれのワード線に接続された複数のメモリセルを挟むように（電圧クランプ回路１５とロウデコーダ１３とを接続するひとつのワード線に複数の不揮発性記憶素子が接続されるように）接続されており、メモリセルＭ１１１，Ｍ１１２，…の電圧と予め設定された基準電圧とを比較し、その結果メモリセルＭ１１１，Ｍ１１２，…の電圧がその基準電圧に達したときに動作する。その結果、メモリセルＭ１１１，Ｍ１１２，…に対する電流パルスの供給が制限されることになる。
【００３６】
ワード線ＷＬ０，ＷＬ１，ＷＬ２，…は、ロウデコーダ１３を介して、電流源１６（電流値が一定の電気パルスを出力する定電流源：電流パルス印加装置）と接続されている。また、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…は、図示しないスイッチを介して、センスアンプ１７と接続されている。このセンスアンプ１７には出力端子が接続されており、また、リファレンスレベル入力ＲＥＦが入力される。
【００３７】
アドレス入力回路１８は、図示しない外部回路からアドレス信号を受け取り、このアドレス信号に基づいてロウアドレス信号をロウデコーダ１３へ出力するとともに、カラムアドレス信号をカラムデコーダ１４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、ロウアドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、カラムアドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００３８】
制御回路１９は、書き込み動作において、図示しない外部回路から受け取った入力データに応じて、書き込み用の電流の印加を指示する書き込み信号をロウデコーダ１３へ出力する。他方、読み出し動作において、制御回路１９は、読み出し用の電流の印加を指示する読み出し信号をロウデコーダ１３へ出力する。
【００３９】
ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号を受け取り、このロウアドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、書き込み用及び読み出し用の電流を印加する。
【００４０】
また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号を受け取り、このカラムアドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択する。
【００４１】
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置１００の動作について説明する。
【００４２】
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置１００の動作について、ワード線ＷＬ０とビット線ＢＬ０との交点（クロスポイント）に配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
【００４３】
ロウデコーダ１３は、ワード線のそれぞれに接続されている。ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択する。また、カラムデコーダ１４は、ビット線のそれぞれに接続されている。カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
【００４４】
本実施の形態においては、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。また、本実施の形態において、電圧クランプ回路１５の基準電圧（電圧制限における上限電圧）は１．４Ｖに設定されているものとする。
【００４５】
ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、選択されたメモリセル以外には原則として電流は流れないため、電圧クランプ回路１５とワード線ＷＬ０との接続点の電圧は、メモリセルＭ１１１とワード線ＷＬ０との接続点の電圧に等しくなる（メモリセルＭ１１１とクランプ回路１５との間には電流は流れず、電位降下が生じない）。電圧クランプ回路１５は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧（メモリセルＭ１１１とワード線ＷＬ０との接続点の電圧）が１．４Ｖに達したときに、抵抗値が急激に減少して電流を通すようになり、メモリセルＭ１１１に対する電流パルスの供給を制限する。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値測定電流１０μＡ付近での抵抗値）は、１０ｋΩ程度となる。電圧制限を設定せずに定電流を印加して素子を高抵抗化させると、抵抗値の上昇に伴って素子両端の電位差が暴走的に上昇し、素子が破壊されるおそれがある。本実施形態では、高抵抗化時に電圧制限をかけることで、阻止の破壊が防止される。
【００４６】
他方、ワード線ＷＬ０に−２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、電圧クランプ回路１５は動作しない。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値（測定電流１０μＡ付近での抵抗値）は、１ｋΩ程度となる。素子を低抵抗化させる場合には、抵抗値の低下に伴って素子両端の電位差も低下するため、抵抗値の変化は自然に止まる。よって、低抵抗化時の電圧制限は必ずしも必要ではない。
【００４７】
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
【００４８】
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置１００の動作について説明する。
【００４９】
ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択する。また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオンとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に読み出し用の電流パルスが供給され、センスアンプ１７においてビット線ＢＬ０の電位が検出される。なお、本実施の形態においては、ワード線ＷＬ０に印加される読み出し用の電流パルスの電流値を１０μＡとする。
【００５０】
上述したように、可変抵抗層１１の抵抗値は、高抵抗化した場合と低抵抗化した場合とで１０倍程度異なる。そのため、ワード線ＷＬ０に読み出し用の電流パルスが印加された場合におけるビット線ＢＬ０の電位は、可変抵抗層１１が高抵抗化したときと低抵抗化したときとで大きく異なる。センスアンプ１７は、レファレンスレベル入力ＲＥＦの入力電位とビット線ＢＬ０の電位との差を算出する。これにより、可変抵抗層１１の抵抗値を検出することが可能となる。センスアンプ１７は、可変抵抗層１１の抵抗値に応じて、「０」または「１」のデータを出力端子に出力する。これにより、メモリセルＭ１１１に書き込まれたデータを読み出することができる。
【００５１】
以上のようにして、データの書き込み及び読み出しが行われる。本実施の形態の不揮発性メモリ装置１００の場合、各メモリセルＭ１１１，Ｍ１１２，…の電圧を基準電圧に制限する電圧クランプ回路１５を備えることによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。
【００５２】
電圧クランプ回路１５の基準電圧は全て同じ値に設定されていてもよいし、異なる値に設定されていてもよい。同じビット線に接続された素子であっても、接続されるワード線の違い（メモリアレイにおける列方向の位置）によって配線抵抗が異なりうる。ワード線に応じて電圧クランプ回路１５の基準電圧を異ならせることで、メモリアレイ上の位置による素子の抵抗値のばらつきをさらに抑制することができる。この場合、電圧クランプ回路１５の基準電圧を各別に異ならせる必要は必ずしもなく、例えば複数のワード線ごとに同じ基準電圧を用いてもよい。ワード線に対応して電圧制限の基準電圧を異ならせうることは、他の実施形態においても同様である。
【００５３】
電圧制限手段は必ずしも個々のワード線毎に設けられなくてもよい。例えば複数のワード線に共通して１個の電圧制限手段が設けられてもよい。この場合の電圧制限手段は、例えば、制御回路１９の制御に基づき、ロウデコーダで選択されたワード線のみを選択し、このワード線に対して電圧制限を行なう。また、電圧制限手段はメモリアレイの内部に設けられてもよいし、外部に設けられてもよい。
【００５４】
［実施例］
配線抵抗を５０Ωに調整した配線に１個の素子が接続された回路と、配線抵抗を２５０Ωに調整した配線に１個の素子が接続された回路とをそれぞれ２個ずつ作成した。素子の作成条件は全て同じとした（可変抵抗層の材料：ＦｅＯｘ、電極の材料：Ｐｔ、可変抵抗層の面積：０．２５μｍ２、電極の面積：０．２５μｍ２、可変抵抗層の厚さ：１００ｎｍ、電極の厚さ：１００ｎｍ）。配線抵抗が５０Ωの回路と配線抵抗が２５０Ωの回路について、電流駆動（定電流源によるパルス印加）を行なう場合と、電圧駆動（定電圧源によるパルス印加）を行う場合とで、電圧−電流特性および抵抗値を測定した。
【００５５】
電流駆動では定電流源を用い、電流値を、０ｍＡ→２ｍＡ→０ｍＡ→−２ｍＡの順に、０．０１ｍＡずつ、３３ｍｓの時間間隔で変化させながら電圧を測定した。電圧制限（電圧の上限値）は＋１．５Ｖとした。
【００５６】
電圧駆動では定電圧源を用い、電圧値を、０Ｖ→＋１．４Ｖ→０Ｖ→−１．４Ｖの順に、０．０１Ｖずつ、３３ｍｓの時間間隔で変化させながら電流を測定した。電流制限（電流の上限値）は−２ｍＡとした。
【００５７】
図３は、電流駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。図４は、電流駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。図５は、電圧駆動を行なった場合の、配線抵抗による素子の電圧−電流特性の違いを示すグラフである。図６は、電圧駆動を行なった場合の、配線抵抗による素子の抵抗値の違いを示す表である。図４および図６の右端の数値は、配線抵抗による抵抗値の違いである。また、図４および図６には、参考までに、初期状態における抵抗値も示す。
【００５８】
図３乃至６の測定結果から明らかなように、電圧駆動よりも電流駆動の方が、配線抵抗による抵抗値のばらつきが小さくなった。すなわち、高抵抗状態における素子の抵抗値を見ると、電圧駆動の場合には配線抵抗の違いによる抵抗値の差が９０９．１Ωであったのに対し、電流駆動の場合にはその差が９７．６Ωであった。低抵抗状態における素子の抵抗値を見ると、電圧駆動の場合には配線抵抗の違いによる抵抗値の差が５８３．７Ωであったのに対し、電流駆動の場合にはその差が５９．５Ωであった。すなわち、配線抵抗の違いが素子の書込後の抵抗値に及ぼす影響は、電圧駆動の場合よりも電流駆動の場合の方が格段に小さいことが分かった。
【００５９】
電流駆動と電圧駆動との違いは、以下のようなメカニズムで生じると考えられる。不揮発性記憶素子は、素子両端へ印加される電圧がわずかに違うだけで、書込後の抵抗値が大きくばらつくという特性を有する。書込後の抵抗値のばらつきを抑えるためには、素子両端へ印加される電圧をなるべく一定にする必要がある。電圧駆動では所定の電圧でパルスが印加され、配線抵抗と素子との間には分圧関係が生じるため、配線抵抗に応じて素子両端に印加される電圧が変化する。一方、電流駆動では所定の電流でパルスが印加されるため、素子の両端に印加される電圧は素子自身の抵抗値に比例し、配線抵抗の影響を受けない。すなわち電流駆動では、素子両端に印加される電圧が均一化され、書込後の抵抗値のばらつきが大幅に抑制される。
【００６０】
記憶素子をアレイ状に形成したクロスポイント型の不揮発メモリを動作させる場合、アレイ上の位置によって配線抵抗が変わる。不揮発性記憶素子へのデータ書込方法として電流駆動を採用すれば、アレイ上の位置による素子の抵抗値のばらつきを抑えることが可能となる。
【００６１】
電流駆動を行なう場合、高抵抗状態への書込において、抵抗値の上昇に伴って素子両端の電位差が暴走的に増加し、素子が破壊される危険がある。電流駆動と電圧制限とを組み合わせることで、素子の破壊を防止しつつ、抵抗値のばらつきを抑制できる。
【００６２】
［変形例］
図７は、本発明の実施の形態１に係る不揮発性メモリ装置の変形例の構成を示すブロック図である。本変形例の不揮発性メモリ装置は、電流源を備えない点で図１の不揮発性メモリ装置と異なる。
【００６３】
図７に示すように、変形例に係る不揮発性メモリ装置４００は、半導体基板上に、メモリ本体部４０１を備えており、このメモリ本体部４０１は、メモリアレイ４０２を備えている。このメモリアレイ４０２における各電圧クランプ回路１５は、外部に設けられたコンパレータ５０と接続されている。コンパレータ５０は、不揮発性メモリ装置４００の外部に設けられた電流源１６とロウデコーダ１３との間の接続を制御するスイッチ用のトランジスタ５１と接続されており、クランプ回路１５からの出力電圧Ｖｗと外部から入力されるリファレンス電圧Ｖｒｅｆとを比較し、その結果に応じてトランジスタ５１をオン／オフ制御する。本実施の形態において、特定のメモリセルに対して電流パルスを供給すべく、ロウデコーダ１３及びコラムデコーダ１４によってワード線及びビット線がそれぞれ選択された場合、クランプ回路からの出力電圧Ｖｗの値が１．４Ｖに達するまではトランジスタ５１がオンとなり、１．４Ｖに達したときにはトランジスタ５１がオフとなるように、リファレンス電圧Ｖｒｅｆの値が制御される。このリファレンス電圧Ｖｒｅｆの制御は、電源電圧Ｖｄｄによってなされる。
【００６４】
以上のような構成によっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきの抑制を実現することができる。
【００６５】
（実施の形態２）
実施の形態２に係る不揮発性メモリ装置は、以下に示すとおり、メモリセルの電圧を所定の電圧に制限する電圧制限手段として、複数のダイオードを備えている。
【００６６】
［不揮発性メモリ装置の構成］
図８は、本発明の実施の形態２に係る不揮発性メモリ装置の構成を示すブロック図である。
【００６７】
図８に示すように、本実施の形態に係る不揮発性メモリ装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２を備えている。このメモリアレイ２０２は、各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…のそれぞれとグランドとの間で直列に接続された複数のダイオード２１を備えている。ここで、複数のダイオード２１の閾値電圧の和は、実施の形態１の不揮発性メモリ装置が備える電圧クランプ回路１５の基準電圧と同等になるように定められる。換言すると、実施の形態１の不揮発性メモリ装置が備える電圧クランプ回路１５の基準電圧と同等になるように、ダイオード２１の数が決定される。一例を挙げれば、一般的なシリコンダイオードは基準電圧が０．７Ｖである。例えば、その基準電圧が１．４Ｖである場合、ダイオード２１を２つ備えるようにすればよい。これらのダイオード２１は、製造プロセス上、メモリセルＭ１１１，１１２，…が備えるダイオード１１と同一工程で形成するようにしてもよい。
【００６８】
なお、実施の形態２の不揮発性メモリ装置におけるその他の構成については、実施の形態１の場合と同様であるので、同一符号を付して説明を省略する。
【００６９】
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置２００の動作について説明する。
【００７０】
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置２００の動作について、ワード線ＷＬ０とビット線ＢＬ０とのクロスポイントに配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
【００７１】
実施の形態１の場合と同様に、ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択し、また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
【００７２】
本実施の形態においては、実施の形態１の場合と同様に、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。
【００７３】
ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、複数のダイオード２１は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧が閾値電圧の和に達したときに、オンとなる。これにより、メモリセルＭ１１１に対する電流パルスの供給が制限される。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１０ｋΩ程度となる。
【００７４】
他方、ワード線ＷＬ０に−２ｍＡの電流が印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、複数のダイオード２１はオフとなる。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１ｋΩ程度となる。
【００７５】
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
【００７６】
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置２００の動作については、実施の形態１の場合と同様であるので、説明を省略する。
【００７７】
上述した書き込み動作及び読み出し動作における、ワード線、ビット線、可変抵抗層、及び電圧制限手段としてのダイオードの状態を表１にまとめる。
【００７８】
【表１】
2008105155.tif 000016
表１に示すとおり、＋２ｍＡでデータの書き込みが行われる場合であって、可変抵抗層が高抵抗の状態にあるときは、ダイオードがオンとなる。その結果、可変抵抗層は、高抵抗の状態を維持する。他方、可変抵抗層が低抵抗の状態にあるときは、ダイオードがオフからオンへ変化する。その結果、可変抵抗層は、高抵抗の状態へ変化する。
【００７９】
電圧制限手段としてのダイオードが上述したように動作することによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。
【００８０】
図９(ａ)及び(ｂ)は、本発明の実施の形態２に係る不揮発性メモリ装置の動作結果を示すグラフである。図９(ａ)において、縦軸は正負電流印加後における可変抵抗層の抵抗値を、横軸は測定回数をそれぞれ示している。また、図９(ｂ)において、縦軸はワード線に印加される正負電流の電流値を、横軸は測定回数をそれぞれ示している。
【００８１】
図９(ｂ)に示すように、２５０回にわたってワード線に正負電流パルスを印加した。その結果、図９(ａ)に示すように、可変抵抗層の抵抗値は安定して１０ｋΩ又は１ｋΩをとっており、ばらついていないことが確認できる。
【００８２】
（実施の形態３）
実施の形態３に係る不揮発性メモリ装置は、以下に示すとおり、メモリセルの電圧を所定の電圧に制限する電圧制限手段として、トランジスタを備えている。
【００８３】
［不揮発性メモリ装置の構成］
図１０は、本発明の実施の形態３に係る不揮発性メモリ装置の構成を示すブロック図である。
【００８４】
図１０に示すように、本実施の形態に係る不揮発性メモリ装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２を備えている。このメモリアレイ３０２において、ロウデコーダ１３と１列目のメモリセルＭ１１１，Ｍ１２１，Ｍ１３１，…との間の各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…には、トランジスタ４１のゲート及びソースが接続されている。また、トランジスタ４１のドレインは、基準電圧Ｖｗｒｅｆ１，Ｖｗｒｅｆ２，Ｖｗｒｅｆ３，…の電源（図示せず）に接続されている。
【００８５】
このトランジスタ４１によって、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１対する電流の供給／非供給が制御されることになる。
【００８６】
なお、実施の形態３の不揮発性メモリ装置におけるその他の構成については、実施の形態１の場合と同様であるので、同一符号を付して説明を省略する。
【００８７】
［不揮発性メモリ装置の動作］
次に、上述したように構成された本実施の形態の不揮発性メモリ装置３００の動作について説明する。
【００８８】
［書き込み動作］
まず、メモリセルに対してデータを書き込む場合の不揮発性メモリ装置３００の動作について、ワード線ＷＬ０とビット線ＢＬ０とのクロスポイントに配設されるメモリセルＭ１１１にデータを書き込む場合を例として説明する。
【００８９】
実施の形態１の場合と同様に、ロウデコーダ１３は、アドレス入力回路１８から出力されたロウアドレス信号に基づいて、ワード線ＷＬ０を選択し、また、カラムデコーダ１４は、アドレス入力回路１８から出力されたカラムアドレス信号に基づいて、ビット線ＢＬ０を選択する。これにより、電流源１６がワード線ＷＬ０と接続され、ビット線ＢＬ０が接地される。また、ビット線ＢＬ０とセンスアンプ１７とを接続するスイッチがオフとなる。その結果、ワード線ＷＬ０とビット線ＢＬ０との間に書き込み用の電流パルスが供給される。
【００９０】
本実施の形態においては、実施の形態１の場合と同様に、ワード線ＷＬ０に印加される書き込み用の電流パルスの電流値を＋２ｍＡ，−２ｍＡとする。また、本実施の形態において、トランジスタ４１のドレインに与えられる基準電圧Ｖｗｒｅｆ１は１．４Ｖに設定されているものとする。
【００９１】
ワード線ＷＬ０に＋２ｍＡの電流が印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が高抵抗化する。ここで、複数のダイオード２１は、ワード線ＷＬ０に＋２ｍＡの電流パルスが印加された場合のメモリセルＭ１１１の電圧が１．４Ｖを超えたときに、オンとなる。これにより、メモリセルＭ１１１に対する電流パルスの供給が制限される。その結果、メモリセルＭ１１１の電圧の上昇が制限され、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１０ｋΩ程度となる。
【００９２】
他方、ワード線ＷＬ０に−２ｍＡの電流パルスが印加された場合、メモリセルＭ１１１にその電流パルスが供給され、その結果、メモリセルＭ１１１が備える可変抵抗層１１が低抵抗化する。この場合、トランジスタ４１はオフとなる。その結果、メモリセルＭ１１１が備える可変抵抗層１１の抵抗値は、１ｋΩ程度となる。
【００９３】
ここで、高抵抗化した場合の可変抵抗層１１の抵抗値と低抵抗化した場合の可変抵抗層１１の抵抗値とを、２値データの２つの値にそれぞれ対応させることにより、メモリセルＭ１１１に２値データを書き込むことができる。
【００９４】
［読み出し動作］
上述したようにしてメモリセルＭ１１１に２値データが書き込まれた場合に、そのデータを読み出すときの不揮発性メモリ装置３００の動作については、実施の形態１の場合と同様であるので、説明を省略する。
【００９５】
電圧制限手段としてのトランジスタが上述したように動作することによって、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…に配線抵抗が存在する場合であっても、各メモリセルＭ１１１，Ｍ１１２，…の可変抵抗層１１における抵抗値のばらつきを抑えることができる。また、本実施の形態のようにトランジスタを用いた場合、基準電圧を調整することによって、メモリセルの電圧制限を容易に行うことができるというメリットがある。
【００９６】
なお、上述した各実施の形態の不揮発性メモリ装置では、データを書き込む場合の書き込み用の電流パルスの電流値として＋２ｍＡ及び−２ｍＡを採用し、データを読み出す場合の読み出し用の電流パルスの電流値として10μＡを採用しているが、これに限られるわけではない。本発明の不揮発性メモリ装置は、電流密度が２×１０３〜１×１０６Ａ／ｃｍ２程度の範囲内の場合に、可変抵抗層の抵抗値がばらつくことなく、動作することが可能となる。
【産業上の利用可能性】
【００９７】
本発明の不揮発性メモリ装置は、可変抵抗素子の抵抗値のばらつきを抑制することが可能であり、パーソナルコンピュータ又は携帯電話等の種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【符号の説明】
【００９８】
１１    可変抵抗層
１２    ダイオード
１３    ロウデコーダ
１４    カラムデコーダ
１５    電圧クランプ回路
１６    電流源
１７    センスアンプ
１８    アドレス入力回路
１９    制御回路
２１    ダイオード
４１    トランジスタ
５０    コンパレータ
５１    トランジスタ
１００，２００，３００，４００  不揮発性メモリ装置
１０１，２０１，３０１、４０１  メモリ本体部
１０２，２０２，３０２、４０２  メモリアレイ
１１１    下部電極
１１２    上部電極
ＢＬ０，ＢＬ１，…    ビット線
Ｍ１１１，Ｍ１１２，…  メモリセル
ＷＬ０，ＷＬ１，…    ワード線
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数の第１の電極配線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、
前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイと、
前記複数の第１の電極配線に接続されて前記第１の電極配線を選択する第
１の選択装置と、
前記第１の選択装置に接続され、前記第１の選択装置を介して前記不揮発性記憶素子に対し所定の電流値を持つ電流パルスを印加する電流パルス印加装置とを備え、
前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に前記電流パルス印加装置から供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、
さらに前記第１の電極配線に接続されて前記第１の電極配線に印加される
電圧を所定の上限値以下に制限する電圧クランプ回路を、前記第１の電極配線のそれぞれに対応して、前記メモリアレイの内部あるいは外部に備え、
前記第１の選択装置と前記電圧クランプ回路とを接続するひとつの第１の電極配線に前記不揮発性記憶素子が複数接続されている、不揮発性メモリ装置。
【請求項２】
前記電圧クランプ回路として、前記第１の電極配線のそれぞれに対応してダイオードを備える、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記電圧クランプ回路として、前記第１の電極配線のそれぞれに対応してトランジスタを備える、請求項１に記載の不揮発性メモリ装置。
【請求項４】
第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間
に配設され前記第１の電極と前記第２の電極の間に供給される電気的パルス
に応じて抵抗値が可逆的に変化する可変抵抗層と、を有する不揮発性記憶素
子を複数有する不揮発性メモリ装置におけるデータ書込方法であって、
前記可変抵抗層を高抵抗から低抵抗に変化させる時には、定電流源を用いて前記不揮発性記憶素子の第１の電極に電流パルスを印加し、前記可変抵抗層を低抵抗から高抵抗に変化させる時には、前記第１の電極に印加される電圧を、前記第１の電極に接続される電圧クランプ回路により所定の上限値以下に制限することにより前記不揮発性記憶素子の抵抗値を変化させる、不揮発性メモリ装置におけるデータ書込方法。
【請求項５】
前記第１の電極配線のそれぞれには、前記トランジスタのゲート及びソースが接続され、前記トランジスタのドレインには前記所定の上限値となる基準電圧が与えられていることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項６】
前記第１の電極配線のそれぞれに対応して前記電圧クランプ回路が設けられ、前記電圧クランプ回路による電圧の上限値が、接続されている第１の電極配線に対応して異なるように前記電圧クランプ回路が構成されている、請求項１、２、３、５のいずれかに記載の不揮発性メモリ装置。
【請求項７】
前記電圧クランプ回路による電圧の上限値は、前記複数の第１の電極配線のうちの複数本ごとに同一の上限値を用いることを特徴とする請求項６に記載の不揮発性メモリ装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008105155.tif 000017
【図２】
2008105155.tif 000018
【図３】
2008105155.tif 000019
【図４】
2008105155.tif 000020
【図５】
2008105155.tif 000021
【図６】
2008105155.tif 000022
【図７】
2008105155.tif 000023
【図８】
2008105155.tif 000024
【図９（ａ）】
2008105155.tif 000025
【図９（ｂ）】
2008105155.tif 000026
【図１０】
2008105155.tif 000027
【図１１】
2008105155.tif 000028
【手続補正書】
【提出日】平成21年5月25日(2009.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
第１の平面内において互いに平行に形成された複数の第１の電極配線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差位置にそれぞれ設けられた不揮発性記憶素子と、を備えたメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、その不揮発性記憶素子の前記立体交差位置に対応して設けられた第１の電極配線および第２の電極配線の間に供給される電流パルスに応じて可逆的に抵抗値が変化する可変抵抗層を有し、
前記第１の電極配線に接続されて前記第１の電極配線に印加される電圧を所定の上限値以下に制限する電圧クランプ回路を、前記第１の電極配線のそれぞれに対応して、前記メモリアレイの内部あるいは外部に備える、不揮発性メモリ装置におけるデータ書込方法であって、
前記可変抵抗層を高抵抗から低抵抗に変化させる時には、対応する前記第１の電極配線に定電流源を用いて電流パルスを印加することにより、前記可変抵抗層の抵抗値を変化させ、
前記可変抵抗層を低抵抗から高抵抗に変化させる時には、対応する前記第１の電極配線に定電流源を用いて電流パルスを印加すると共に、前記第１の電極配線に印加される電圧を、前記第１の電極配線に接続される電圧クランプ回路により所定の上限値以下に制限することにより、前記可変抵抗層の抵抗値を変化させる、不揮発性メモリ装置におけるデータ書込方法。
【国際調査報告】
2008105155.tif 000029
2008105155.tif 000030
2008105155.tif 000031