【手続補正書】
【提出日】平成17年3月24日(2005.3.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】薄膜トランジスタ、その回路およびそのＣＭＯＳ回路並びにその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁性基層の表面上に設けたゲート電極と、
前記基層の表面上および前記ゲート電極の表面上にわたって設けた絶縁層と、
前記絶縁層の表面上に設けた半導体層と、
前記ゲート電極の側面上に位置する前記半導体層中に設けたそれぞれ極性の異なるチャネル領域とを有することを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極の上面上の前記半導体層中には、導電型の異なる２個のソース領域またはドレイン領域が形成され、
前記半導体層中の前記チャネル領域に対して前記ソース領域またはドレイン領域と反対側に、ドレイン領域またはソース領域が形成されていることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
絶縁性基層の表面上に設けられたゲート電極と、
このゲート電極上に設けられた絶縁層と、
この絶縁層上に設けられた半導体層と、
この半導体層で前記ゲート電極上に設けられた少なくとも一方のソース領域またはドレイン領域と
を具備してなることを特徴とする薄膜トランジスタ。
【請求項４】
絶縁性基層の表面上にゲート電極、ゲート絶縁膜、半導体層が順次積層されて構成されたボトムゲート型薄膜トランジスタであって、
前記ゲート電極上の前記半導体層に前記薄膜トランジスタの少なくともソース領域またはドレイン領域を設けてなることを特徴とする薄膜トランジスタ。
【請求項５】
前記薄膜トランジスタのチャネル領域は、前記ゲート電極の側壁上に前記ゲート絶縁膜を介して設けられた前記半導体層に設けられていることを特徴とする請求項１乃至４のいずれか１項記載の薄膜トランジスタ。
【請求項６】
絶縁性基層の表面上に２以上のボトムゲート型薄膜トランジスタを設けて構成した回路であって、
前記ボトムゲート型薄膜トランジスタは１個のゲート電極上のゲート絶縁膜上に前記２以上のボトムゲート型薄膜トランジスタの少なくともソース領域またはドレイン領域を設けてなることを特徴とする薄膜トランジスタの回路。
【請求項７】
絶縁性基層の表面上に複数のボトムゲート型薄膜トランジスタを設けて構成したボトムゲート型薄膜トランジスタのＣＭＯＳ回路であって、
このＣＭＯＳ回路を構成する各ボトムゲート型薄膜トランジスタのソース領域またはドレイン領域を、１個のゲート電極上に設けられたゲート絶縁膜上に設けてなることを特徴とする薄膜トランジスタのＣＭＯＳ回路。
【請求項８】
絶縁性基層の表面上にゲート電極を形成する工程と、
前記基層の表面上および前記ゲート電極の表面上に絶縁層を形成する工程と、
前記絶縁層の表面上に半導体層を形成する工程と、
前記ゲート電極の片側の領域を含む第１の領域の前記半導体層上を第１のレジスト膜で被覆する工程と、
前記第１のレジスト膜をマスクとして、前記半導体層中に第１導電型の不純物を前記基層の表面に対して略垂直にイオン注入することによって、前記半導体層中に第１の不純物領域を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１の領域以外の領域である第２の領域の前記半導体層上を第２のレジスト膜で被覆する工程と、
前記第２のレジスト膜をマスクとして、前記半導体層中に前記第１導電型と反対導電型である第２導電型の不純物を前記基層の表面に対して略垂直にイオン注入することによって、前記半導体層中に第２の不純物領域を形成する工程と、
前記第２のレジスト膜を除去する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項９】
絶縁性基層の表面上にゲート電極を形成するゲート電極形成工程と、
前記基層の表面上および前記ゲート電極の表面上にわたって絶縁層を形成する絶縁層形成工程と、
前記絶縁層の表面上に半導体層を形成する半導体層形成工程と、
前記ゲート電極上に位置する前記半導体層中にソースまたはドレイン領域を形成する工程と
を具備してなることを特徴とする薄膜トランジスタの製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、絶縁性基層上に設けた薄膜トランジスタ、その回路およびそのＣＭＯＳ回路並びにその製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明は、上記のような問題点を解消するためになされたもので、その目的は、占有面積の小さいＣＭＯＳ構造を備えた薄膜トランジスタ、その回路およびそのＣＭＯＳ回路を提供することにある。また、本発明の別の目的は、素子面積を増加させることなく、ソース、ドレイン領域が自己整合技術（セルフアライン技術）で構成されるＣＭＯＳ構造を備えた薄膜トランジスタの製造方法を提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
すなわち、請求項１記載の薄膜トランジスタは、絶縁性基層の表面上に設けたゲート電極と、前記基層の表面上および前記ゲート電極の表面上にわたって設けた絶縁層と、前記絶縁層の表面上に設けた半導体層と、前記ゲート電極の側面上に位置する前記半導体層中に設けたそれぞれ極性の異なるチャネル領域とを有することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、請求項２記載の薄膜トランジスタは、請求項１記載の薄膜トランジスタにおいて、前記ゲート電極の上面上の前記半導体層中には、導電型の異なる２個のソース領域またはドレイン領域が形成され、前記半導体層中の前記チャネル領域に対して前記ソース領域またはドレイン領域と反対側に、ドレイン領域またはソース領域が形成されていることを特徴とする。
また、請求項３記載の薄膜トランジスタは、絶縁性基層の表面上に設けられたゲート電極と、このゲート電極上に設けられた絶縁層と、この絶縁層上に設けられた半導体層と、この半導体層で前記ゲート電極上に設けられた少なくとも一方のソース領域またはドレイン領域とを具備してなることを特徴とする。
また、請求項４記載の薄膜トランジスタは、絶縁性基層の表面上にゲート電極、ゲート絶縁膜、半導体層が順次積層されて構成されたボトムゲート型薄膜トランジスタであって、前記ゲート電極上の前記半導体層に前記薄膜トランジスタの少なくともソース領域またはドレイン領域を設けてなることを特徴とする。
また、請求項５記載の薄膜トランジスタは、請求項１乃至４のいずれか１項記載の薄膜トランジスタにおいて、前記薄膜トランジスタのチャネル領域は、前記ゲート電極の側壁上に前記ゲート絶縁膜を介して設けられた前記半導体層に設けられていることを特徴とする。
また、請求項６記載の薄膜トランジスタの回路は、絶縁性基層の表面上に２以上のボトムゲート型薄膜トランジスタを設けて構成した回路であって、前記ボトムゲート型薄膜トランジスタは１個のゲート電極上のゲート絶縁膜上に前記２以上のボトムゲート型薄膜トランジスタの少なくともソース領域またはドレイン領域を設けてなることを特徴とする。
また、請求項７記載の薄膜トランジスタのＣＭＯＳ回路は、絶縁性基層の表面上に複数のボトムゲート型薄膜トランジスタを設けて構成したボトムゲート型薄膜トランジスタのＣＭＯＳ回路であって、このＣＭＯＳ回路を構成する各ボトムゲート型薄膜トランジスタのソース領域またはドレイン領域を、１個のゲート電極上に設けられたゲート絶縁膜上に設けてなることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、請求項８記載の薄膜トランジスタの製造方法は、絶縁性基層の表面上にゲート電極を形成する工程と、前記基層の表面上および前記ゲート電極の表面上に絶縁層を形成する工程と、前記絶縁層の表面上に半導体層を形成する工程と、前記ゲート電極の片側の領域を含む第１の領域の前記半導体層上を第１のレジスト膜で被覆する工程と、前記第１のレジスト膜をマスクとして、前記半導体層中に第１導電型の不純物を前記基層の表面に対して略垂直にイオン注入することによって、前記半導体層中に第１の不純物領域を形成する工程と、前記第１のレジスト膜を除去する工程と、前記第１の領域以外の領域である第２の領域の前記半導体層上を第２のレジスト膜で被覆する工程と、前記第２のレジスト膜をマスクとして、前記半導体層中に前記第１導電型と反対導電型である第２導電型の不純物を前記基層の表面に対して略垂直にイオン注入することによって、前記半導体層中に第２の不純物領域を形成する工程と、前記第２のレジスト膜を除去する工程とを有することを特徴とする。
さらに、請求項９記載の薄膜トランジスタの製造方法は、絶縁性基層の表面上にゲート電極を形成するゲート電極形成工程と、前記基層の表面上および前記ゲート電極の表面上にわたって絶縁層を形成する絶縁層形成工程と、前記絶縁層の表面上に半導体層を形成する半導体層形成工程と、前記ゲート電極上に位置する前記半導体層中にソースまたはドレイン領域を形成する工程とを具備してなることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
【発明の効果】
以上説明したように、本発明によれば、ソース、ドレイン領域をセルフアライン技術により形成可能な、低占有面積のＣＭＯＳ構造を備えた薄膜トランジスタ、その回路およびそのＣＭＯＳ回路並びにその製造方法を提供することができる。