【手続補正書】
【提出日】平成17年8月3日(2005.8.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、
前記回路要素として、MOSFETと電源部とを備え、
前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、
前記ＳＯＩ層の厚さは、前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、
前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給する半導体装置。
【請求項２】
ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、
前記回路要素として、MOSFETを備え、
前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、
前記ＳＯＩ層の厚さは、前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、
前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備える半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定され、
前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている半導体装置。
【請求項５】
請求項３または請求項４に記載の半導体装置において、
前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備える半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定されている半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記回路要素として、メモリセル、当該メモリセルに接続されたビット線、および、前記ビット線に接続されたセンスアンプを、さらに備え、
前記MOSFETが、ビット線負荷として、前記ビット線に接続されている半導体装置。
【請求項８】
ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、
前記回路要素として、第１および第２のMOSFET、および、電源配線を備え、
前記第１および第２のMOSFETの各々は、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、
前記ＳＯＩ層の厚さは、前記第１および第２のMOSFETの各々の前記ボディ領域がフローティングの条件下および前記ソース領域と同一の電位が付与された条件下では完全空乏化しない大きさに、設定されており、
前記第１のMOSFETに属する前記ソース領域および前記ボディ領域は、ともに、前記電源配線に接続されており、
前記第２のMOSFETに属する前記ソース領域と前記電源配線との間には、前記第１のMOSFETが介在しており、
前記第２のMOSFETに属する前記ボディ領域は、前記電源配線に接続されており、
前記第１のMOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定されており、
前記第２のMOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１および第２のMOSFETの間で、前記チャネル長と前記チャネル幅のいずれか一方の大きさが、同一に設定されている半導体装置。
【請求項１０】
請求項１ないし請求項９のいずれかに記載の半導体装置において、
前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている半導体装置。
【請求項１１】
ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、
前記回路要素として、MOSFETと電源部とを備え、
前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、
前記ＳＯＩ層の厚さＴsoiと、前記ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されており、
前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給する半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている半導体装置。
【請求項１４】
請求項１２または請求項１３に記載の半導体装置において、
前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備える半導体装置。
【請求項１５】
請求項１１ないし請求項１４のいずれかに記載の半導体装置において、
前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備える半導体装置。
【請求項１６】
請求項１１ないし請求項１５のいずれかに記載の半導体装置において、
前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
第１０の発明の装置は、第１ないし第９のいずれかの発明の半導体装置において、前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている。
第１１の発明の装置は、ＳＯＩ層を有する半導体チップに回路要素が形成されている半導体装置において、前記回路要素として、MOSFETと電源部とを備え、前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソース領域、ドレイン領域、および、前記ソース領域と前記ドレイン領域とに挟まれたボディ領域を備え、前記ＳＯＩ層の厚さＴsoiと、前記ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されており、前記電源部は、一定の大きさの電圧を生成し、前記ソース領域と前記ボディ領域との間に、前記ボディ領域に発生する空乏層を拡大する向きに、前記電圧を供給する。
第１２の発明の装置は、第１１の発明の半導体装置において、前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されている。
第１３の発明の装置は、第１２の発明の半導体装置において、前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さに設定されている。
第１４の発明の装置は、第１２または第１３の発明の半導体装置において、前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向し、しかも、中間ギャップ材料で構成されるゲート電極を、さらに備えている。
第１５の発明の装置は、第１１ないし第１４のいずれかの発明の半導体装置において、前記半導体装置は、外部から電圧の供給を受け、当該電圧を前記ソース領域と前記ボディ領域へと中継する端子を、さらに備えている。
第１６の発明の装置は、第１１ないし第１５のいずれかの発明の半導体装置において、前記ソース領域および前記ドレイン領域の表面に半導体金属化合物層が形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
第１０の発明の装置では、ソース領域およびドレイン領域の表面に半導体金属化合物層が形成されているので、これらの領域と主電極との間の接触抵抗を、低く抑えることができる。また、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、半導体金属化合物層が、剥がれ難く、安定する。
第１１の発明の装置では、ＳＯＩ層の厚さＴsoiと、ＭＯＳＦＥＴのチャネル幅Ｗとの関係は、「Ｗ／Ｔsoi＞８」となるように設定されており、完全空乏化に由来するゲート閾電圧の飽和現象を現出することが可能となる。
第１２の発明の装置では、比率Ｌ／Ｗが、飽和開始比率よりも小さく設定されているので、MOSFETのゲート閾電圧が、飽和値ないしそれ以下に抑えられる。このため、装置が、低い電源電圧でも動作し得る。また、ソース領域とボディ領域との間に印加される電圧を、ゲート閾電圧が飽和する高さに設定することによって、PDモードからFDモードへの転換を実現し、スイッチング特性を改善することが可能となる。
第１３の発明の装置では、ソース領域とボディ領域との間に印加される電圧が、ゲート閾電圧が飽和する高さに設定されているので、MOSFETがFDモードで動作する。このため、理想的なＳファクタが得られ、望ましいスイッチング特性が実現する。また、ゲート閾電圧が飽和値となるので、装置が低い電源電圧で動作し得る。また、ソース領域とボディ領域との間に電圧を印加することによって、PDモードからFDモードへの転換が実現しているために、ゲート閾電圧の設定が容易である。
第１４の発明の装置では、ゲート電極が中間ギャップ材料で構成されるので、ゲート閾電圧を高めに設定することができる。すなわち、ゲート閾電圧が飽和値にあっても、ゲート電極の材料として、多種類の中間ギャップ材料の中から適宜選択することによって、ゲート閾電圧を所望の程度に引き上げることが可能となる。それによって、ゲート閾電圧に関する設計の自由度が拡大される。
第１５の発明の装置では、外部から電圧をソース領域とボディ領域に与えることができる。
第１６の発明の装置では、ソース領域およびドレイン領域の表面に半導体金属化合物層が形成されているので、これらの領域と主電極との間の接触抵抗を、低く抑えることができる。また、PDモードで動作する従来のMOSFETと同等にＳＯＩ層が厚く形成されるので、半導体金属化合物層が、剥がれ難く、安定する。