(57)【要約】  第１、第２のパイプライン型の単位Ａ／Ｄ変換器（１２１、１２２）によって、アナログ入力信号を時分割で並列処理を行ない、ディジタル出力信号に変換するＡ／Ｄ変換器であって、システム要求に応じて並列処理を行なう複数の単位Ａ／Ｄ変換器を設定する機能を有し、最大変換周波数より低い変換周波数で動作する場合に、制御信号（１５）によって単位Ａ／Ｄ変換器（１２２）を停止することにより単位Ａ／Ｄ変換器間のチャネル間誤差を削減し、Ａ／Ｄ変換器の精度を改善する。
2008105183.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、
前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、
前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１に記載のＡ／Ｄ変換器において、
前記第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２に記載のＡ／Ｄ変換器において、
前記第１および第２の単位Ａ／Ｄ変換器は、その前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、
前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１に記載のＡ／Ｄ変換器において、
第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかの変換ステージで演算増幅する演算増幅器を有し、
Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項３に記載のＡ／Ｄ変換器において、
第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかのサンプル・ホールド回路および変換ステージで演算増幅する演算増幅器を有し、
Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項２に記載のＡ／Ｄ変換器において、
隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、
前記隣接する２つの単位Ａ／Ｄ変換器の各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、
並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器の各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の各段の変換ステージを選択し、これらにおける前記スイッチをオフとする、
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項４に記載のＡ／Ｄ変換器において、
隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、
前記隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、
並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器のサンプル・ホールド回路および各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の前記サンプル・ホールド回路および各段の変換ステージを選択し、これらにおける前記スイッチをオフとする、
ことを特徴とするＡ／Ｄ変換器。
【請求項９】
入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換器において、
前記演算増幅器への入力端子に接続されたスイッチと、
前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチとを有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１０】
請求項１から９のいずれかに記載のＡ／Ｄ変換器において、
外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、
前記外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、
前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１１】
請求項１から９のいずれかに記載のＡ／Ｄ変換器において、
Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、
該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１２】
アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、
前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有するＡ／Ｄ変換器を用いて、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換方法。
【請求項１３】
アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、
前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するＡ／Ｄ変換器を用いて、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換方法。
【請求項１４】
入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換方法において、
前記２つのチャネルの一方のみの動作で十分な変換周波数の場合は、
使用しないチャネルのための、前記演算増幅器への入力端子に接続されたスイッチをオフにし、
前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチをオフにする、
ことを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換器、及びＡ／Ｄ変換方法に関するものである。
【背景技術】
【０００２】
高速で高精度のＡ／Ｄ変換器として、例えばパイプラインＡ／Ｄ変換器がある。パイプラインＡ／Ｄ変換器は、縦続に接続された複数の変換ステージを持ち、１段目の変換ステージからディジタル出力信号の上位桁を出力し、２段目以降で順次パイプライン動作を行ない下位桁を出力する。それぞれの変換ステージは、サブＡ／Ｄ変換器とＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ  Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒ）を持つ。【０００３】
パイプラインＡ／Ｄ変換器の高速化には、各変換ステージのＭＤＡＣに用いる演算増幅器の高速化かつ高精度化が要求される。演算増幅器の高速化を実現するには、非常に消費電力が増大し、また高速化には限界があり、それらがＡ／Ｄ変換器の高速化のボトルネックになっている。【０００４】
パイプラインＡ／Ｄ変換器の高速化を実現するために、非特許文献１には、変換ステージの縦続列を単位Ａ／Ｄ変換器として、それらを複数並列に配置し、時分割で並列にＡ／Ｄ変換処理を行うことで高速化することが示されている。【０００５】
パイプラインＡ／Ｄ変換器の変換ステージの演算増幅器は、変換処理時に半クロック周期毎に能動状態とリセット状態にある。非特許文献２には、このことを利用して単位Ａ／Ｄ変換器を複数使用して時分割で並列処理を行なうＡ／Ｄ変換器において、隣り合う単位Ａ／Ｄ変換器のうち並列する変換ステージで演算増幅器を半クロック毎に時分割で共有することで、低消費電力化を実現することが示されている。
【非特許文献１】Arias, J.; Boccuzzi, V.; Quintanilla, L.; Enriquez, L.; Bisbal, D.; Banu, M.; Barbolla, J. “Low-power pipeline ADC for wireless LANs” , Solid-State Circuits, IEEE Journal of Volume 39,Issue 8, Aug. 2004 , pp.1338 - 1340
【非特許文献２】Conroy, C.S.G.; Cline, D.W.; Gray, P.R.“An 8-b 85-MS/s parallel pipeline A/D converter in 1-μm CMOS” , Solid-State Circuits, IEEE Journal of Volume 28, Issue 4, April 1993 , pp.447 - 454
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献１と非特許文献２のように、複数の単位Ａ／Ｄ変換器によって時分割で並列処理を行なうことでＡ／Ｄ変換器の高速化は実現される。しかし、単位Ａ／Ｄ変換器を複数使用することによって、複数の単位Ａ／Ｄ変換器間の入力のチャネル間誤差が発生するため、Ａ／Ｄ変換器の精度を劣化させる要因となる。【０００７】
単位Ａ／Ｄ変換器間のチャネル間誤差の要因としては、各単位Ａ／Ｄ変換器で個々に保有する演算増幅器の利得誤差、オフセット誤差、変換ステージのサンプリングキャパシタの容量値誤差などが挙げられる。これらのうち、演算増幅器による単位Ａ／Ｄ変換器のチャネル間誤差は、非特許文献２のように時分割で演算増幅器を共有する構成では削除することができるが、その他の単位Ａ／Ｄ変換器間の誤差を完全に削除することはできない。【０００８】
また、Ａ／Ｄ変換器を用いるシステムでは、入力信号の変化等の要因でシステムの要求が変わり、Ａ／Ｄ変換器の変換周波数や精度への要求仕様が変わる場合が存在する。従来の構成では、変換周波数を最大変換周波数と比較して低速にした場合においても、単位Ａ／Ｄ変換器のチャネル間誤差は、軽減されないという課題があった。【０００９】
本発明の目的は、システムからの要求に対して、Ａ／Ｄ変換器の変換周波数が最大変換周波数より低速の場合に、最適な精度で動作するよう単位Ａ／Ｄ変換器のチャネル間誤差を削減し、より高精度のＡ／Ｄ変換器、及びＡ／Ｄ変換方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１にかかるＡ／Ｄ変換器は、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１１】
本発明の請求項２にかかるＡ／Ｄ変換器は、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１２】
本発明の請求項３にかかるＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、前記第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１３】
本発明の請求項４にかかるＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、前記第１および第２の単位Ａ／Ｄ変換器は、その前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１４】
本発明の請求項５にかかるＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかの変換ステージで演算増幅する演算増幅器を有し、Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１５】
本発明の請求項６にかかるＡ／Ｄ変換器は、請求項３に記載のＡ／Ｄ変換器において、第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかのサンプル・ホールド回路および変換ステージで演算増幅する演算増幅器を有し、Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００１６】
本発明の請求項７にかかるＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、前記隣接する２つの単位Ａ／Ｄ変換器の各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器の各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の各段の変換ステージを選択し、これらにおける前記スイッチをオフとすることを特徴とする。【００１７】
本発明の請求項８にかかるＡ／Ｄ変換器は、請求項４に記載のＡ／Ｄ変換器において、隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、前記隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器のサンプル・ホールド回路および各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の前記サンプル・ホールド回路および各段の変換ステージを選択し、これらにおける前記スイッチをオフとすることを特徴とする。【００１８】
本発明の請求項９にかかるＡ／Ｄ変換器は、入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換器において、前記演算増幅器への入力端子に接続されたスイッチと、前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチとを有することを特徴とする。【００１９】
本発明の請求項１０にかかるＡ／Ｄ変換器は、請求項１から９のいずれかに記載のＡ／Ｄ変換器において、外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、前記外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択することを特徴とする。【００２０】
本発明の請求項１１にかかるＡ／Ｄ変換器は、請求項１から９のいずれかに記載のＡ／Ｄ変換器において、Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定することを特徴とする。【００２１】
本発明の請求項１２にかかるＡ／Ｄ変換方法は、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有するＡ／Ｄ変換器を用いて、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００２２】
本発明の請求項１３にかかるＡ／Ｄ変換方法は、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するＡ／Ｄ変換器を用いて、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。【００２３】
本発明の請求項１４にかかるＡ／Ｄ変換方法は、入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換方法において、前記２つのチャネルの一方のみの動作で十分な変換周波数の場合は、使用しないチャネルのための、前記演算増幅器への入力端子に接続されたスイッチをオフにし、前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチをオフにすることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、Ａ／Ｄ変換器が動作する変換周波数が最大変換周波数に比べ低速時に、制御信号により並列処理する単位Ａ／Ｄ変換器の数を減らす、もしくは一つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行うことによって、複数の単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。【００２５】
また、本発明によれば、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する構成の場合でも、システムの要求上Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分より低速である場合に、１つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことで単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。【００２６】
また、本発明によれば、第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、サンプル・ホールド回路を有する場合でも、第１の単位Ａ／Ｄ変換器のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換処理を高精度化することができるという効果がある。【００２７】
また、本発明によれば、第１および第２の単位Ａ／Ｄ変換器は、その第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、変換周波数に応じた制御信号によって、第１の単位Ａ／Ｄ変換器のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換の処理を高精度化することができるという効果がある。【００２８】
また、本発明によれば、外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択するようにしたので、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器において動作させる単位Ａ／Ｄ変換器を選択することができるという効果がある。【００２９】
また、本発明によれば、Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定するようにしたので、システムからの要求に応じた最適な並列処理数を自動で選択し、高精度なＡ／Ｄ変換器を提供できるという効果がある。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施の形態１におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図２】図２は、本発明の実施の形態１におけるＡ／Ｄ変換器のタイムチャート図である。
【図３】図３は、本発明の実施の形態１におけるＡ／Ｄ変換器の変換ステージの回路ブロック図である。
【図４】図４は、本発明の実施の形態１におけるＡ／Ｄ変換器の変換ステージのタイムチャートである。
【図５】図５は、本発明の実施の形態２におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図６】図６は、本発明の実施の形態２におけるＡ／Ｄ変換器の変換ステージの例を示した回路ブロック図である。
【図７】図７は、本発明の実施の形態３におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図８】図８は、本発明の実施の形態４におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図９】図９は、本発明の実施の形態５におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図１０】図１０は、本発明の実施の形態６におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図１１】図１１は、本発明の実施の形態６におけるＡ／Ｄ変換器の変換周波数検知回路の例を示した回路図である
【符号の説明】
【００３１】
１０、２００、３００  Ａ／Ｄ変換器
１００  Ａ／Ｄ変換部
１２１、１２２ないし１２ｎ  単位Ａ／Ｄ変換器
２０、２１  変換ステージ
ｓｔａ１ないしｓｔａｎ  変換ステージ
ｓｔｂ１ないしｓｔｂｎ  変換ステージ
ｓｔｎ１ないしｓｔｎｎ  変換ステージ
１３ａ、１３ｂ、１３ｎ  ディジタル補正回路
ｆａｄａ、ｆａｄｂ、ｆａｄｎ  フラッシュＡ／Ｄ変換器
１６  マルチプレクサ回路
１７  ＣＬＫ生成回路
２２ａ、３３ａ  サブＡ／Ｄ変換器
２４ａ  サブＤ／Ａ変換器
２６ａ、３２ａ  演算増幅器
Ｃ１ａ、Ｃ２ａ、Ｃ１ｂ、Ｃ２ｂ、Ｃ３  キャパシタ
ｓｗ１ａないしｓｗ６ａ  スイッチ
ｓｗ１ｂないしｓｗ６ｂ  スイッチ
ａｍｐ０ないしａｍｐｎ  演算増幅器
３４ａ  マルチプレクサ回路
３０  変換周波数検知回路
９４  ＰＬＬ回路
９５  制御回路
Ｚ１、Ｚ２  インピーダンス素子
Ｍｎ１ないしＭｎ３、Ｍｐ１、Ｍｐ２  トランジスタ
【発明を実施するための最良の形態】
【００３２】
以下に、図面を参照した上で、実施の形態について説明する。【００３３】
（実施の形態１）
図１は、本発明の実施の形態１に係るＡ／Ｄ変換器の構成を示す図である。【００３４】
図１において、アナログ入力信号は、Ａ／Ｄ変換器１０の入力端子１１に入力され、出力端子１４からディジタル出力信号として出力される。Ａ／Ｄ変換器１０は、パイプライン型の第１の単位Ａ／Ｄ変換器１２１、第２の単位Ａ／Ｄ変換器１２２から第ｎの単位Ａ／Ｄ変換器１２ｎのｎ列（ｎは２以上の整数）で構成され、各単位Ａ／Ｄ変換器が時分割で並列処理を行なった後、各単位Ａ／Ｄ変換器からのディジタル出力信号をマルチプレクサ回路１６で合成し、ディジタル出力信号を出力する。つまり、Ａ／Ｄ変換器１０の最大変換周波数は、単位Ａ／Ｄ変換器の最大変換周波数と時分割で並列処理を行なう単位Ａ／Ｄ変換器の数で決定される。【００３５】
第１の単位Ａ／Ｄ変換器１２１は、縦続接続された第１ないし第ｍ（ｍは２以上の整数）の、第１の単位Ａ／Ｄ変換器１２１用の変換ステージｓｔａ１、ｓｔａ２ないしｓｔａｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄａと、ディジタル補正回路１３ａで構成される。【００３６】
第２の単位Ａ／Ｄ変換器１２２は、同様に縦続接続された第１ないし第ｍの、第２の単位Ａ／Ｄ変換器１２２用の変換ステージｓｔｂ１、ｓｔｂ２ないしｓｔｂｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄｂと、ディジタル補正回路１３ｂで構成される。【００３７】
第ｎの単位Ａ／Ｄ変換器１２ｎは、同様に縦続接続された第１ないし第ｍの、第ｎの単位Ａ／Ｄ変換器１２ｎ用の変換ステージｓｔｎ１、ｓｔｎ２ないしｓｔｎｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄｎと、ディジタル補正回路１３ｎで構成される。【００３８】
ＣＬＫ生成回路１７は、外部からＡ／Ｄ変換器１０の変換クロックｍｃｌｋが入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１、１２２ないし１２ｎの変換クロックｃｌｋ１、ｃｌｋ２ないしｃｌｋｎを生成する。【００３９】
制御信号１５は、Ａ／Ｄ変換器１０の変換周波数に応じて動作させる単位Ａ／Ｄ変換器を、第１、第２ないし第ｎの単位Ａ／Ｄ変換器１２１、１２２ないし１２ｎから任意に選択するための制御信号である。また、制御信号１５によって、マルチプレクサ回路１６の入力信号の数の切り替えや、場合によってはＡ／Ｄ変換器１０の内部クロックの制御も行なう。【００４０】
Ａ／Ｄ変換器１０の入力信号の変更やシステムの要求によって、該Ａ／Ｄ変換器１０が最大変換周波数で動作をする必要がない場合、該Ａ／Ｄ変換器１０が有する複数の単位Ａ／Ｄ変換器のうち、全ての単位Ａ／Ｄ変換器を用いて時分割に処理を行わせる必要は無い。そのため、制御信号１５によって、該Ａ／Ｄ変換器１０が有する複数の単位Ａ／Ｄ変換器のうち、時分割で並列処理を行なう単位Ａ／Ｄ変換器の数を決定し、最適な数の単位Ａ／Ｄ変換器で並列処理を行なうようにする。この際、並列処理を行う単位Ａ／Ｄ変換器の数により、マルチプレクサ回路１６の入力信号数が変化するため、その制御を変更する必要がある。【００４１】
次に図２を用いて、Ａ／Ｄ変換器１０の動作を説明する。図２では、Ａ／Ｄ変換器１０において簡単のためｎ＝２、つまり第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２によって時分割で並列処理を行なう場合のタイミングチャートを示す。また、以降ではｎ＝２として動作を説明する。ここでは、動作説明の簡単化のためｎ＝２で説明するが、ｎ＝３以上でも同様に構成される。【００４２】
図２において、クロックｍｃｌｋはＡ／Ｄ変換器１０の変換クロックであり、クロックｃｌｋ１は第１の単位Ａ／Ｄ変換器１２１の変換クロック、クロックｃｌｋ２は第２の単位Ａ／Ｄ変換器１２２の変換クロックを示している。クロックｍｃｌｋの周波数は、クロックｃｌｋ１とクロックｃｌｋ２の２倍の周波数である。また、データｄ１は第１の単位Ａ／Ｄ変換器１２１のディジタル出力信号を、データｄ２は第２の単位Ａ／Ｄ変換器１２２のディジタル出力信号を、データｄｉｇｉｔａｌ  ｏｕｔはＡ／Ｄ変換器１０のディジタル出力信号を示している。【００４３】
図２に示すように、クロックｃｌｋ１と、クロックｃｌｋ２は、クロックｍｃｌｋの１／２周波数で互いに位相が１８０度ずれており、それぞれクロックの立下りでアナログ入力信号をサンプリングする。次に、各単位Ａ／Ｄ変換器でそれぞれディジタル変換した後、クロックｃｌｋ１と、クロックｃｌｋ２の立下りでデータｄ１と、データｄ２を出力している。次に、マルチプレクサ回路１６によって第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２から出力されたデータを足し合わせ、Ａ／Ｄ変換器１０のディジタル出力信号として出力する。【００４４】
このように、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２が、時分割で並列に信号処理を行なうことによって、Ａ／Ｄ変換の高速化を実現している。ここで、複数の単位Ａ／Ｄ変換器で並列処理を行なう場合、単位Ａ／Ｄ変換器間のチャネル間誤差が発生し、それらはＡ／Ｄ変換器の特性劣化の原因になる。チャネル間誤差の要因としては、変換ステージに使用される演算増幅器のオフセット誤差と、ＤＣ利得誤差、変換ステージに使用されるサンプリングキャパシタの誤差などが挙げられる。【００４５】
本発明の実施の形態１では、Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分以下の時、制御信号１５によって、第２の単位Ａ／Ｄ変換器１２２を停止して、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２が時分割で並列処理をせず、第１の単位Ａ／Ｄ変換器１２１のみによってＡ／Ｄ変換を行なうようにさせることができる。【００４６】
次に図３に変換ステージの回路ブロック図を示す。図３の変換ステージ２０は、第１ないし第ｍの変換ステージｓｔａ１ないしｓｔａｍ、第１ないし第ｍの変換ステージｓｔｂ１ないしｓｔｂｍ、及び第１ないし第ｍの変換ステージｓｔｎ１ないしｓｔｎｍの各々を、１つの回路ブロックで模式的に示したものである。変換ステージ２０は、サブＡ／Ｄ変換器２２ａ、サブＤ／Ａ変換器２４ａ、演算増幅器２６ａ、第１のキャパシタＣ１ａと第２のキャパシタＣ２ａと５つのスイッチｓｗ１ａ、ｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａ、ｓｗ５ａで構成される。【００４７】
ここで、動作させない単位Ａ／Ｄ変換器は、制御信号１５によって少なくともアナログ入力信号のサンプリング用のスイッチｓｗ１ａないしｓｗ５ａを常時オフにしておけば良い。使用しない単位Ａ／Ｄ変換器をパワーダウンすることにより低消費電力化が可能である。【００４８】
次に図４に、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の各変換ステージのタイミングチャートを示す。図４を用いて、図３の変換ステージ２０の動作について説明する。【００４９】
図４に示すように、各変換ステージの動作タイミングは、サンプル期間Ｓａｍｐｌｅと、増幅期間Ｈｏｌｄの二つに分けることができる。クロックｃｌｋｓｔａ１は、変換ステージｓｔａ１の動作、クロックｃｌｋｓｔｂ１は、変換ステージｓｔｂ１の動作を示している。また、図３中でＳａｍｐｌｅ、Ｈｏｌｄと記載したスイッチが、それぞれサンプル期間Ｓａｍｐｌｅ、増幅期間Ｈｏｌｄでオンになる。【００５０】
始めに、アナログ入力信号をサンプリングするサンプル期間Ｓａｍｐｌｅについて説明する。サンプル期間Ｓａｍｐｌｅでは、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａがオンになり、スイッチｓｗ２ａ、ｓｗ４ａはオフであるため、アナログ入力信号は、入力端子１１からサブＡ／Ｄ変換器２２ａと、二つのキャパシタＣ１ａとＣ２ａに入力される。また、サンプル期間Ｓａｍｐｌｅの終了で、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａはオフになる。スイッチをオフした時に発生する電荷注入（チャージインジェクション）の影響を除くために、スイッチｓｗ３ａをサンプル期間Ｓａｍｐｌｅよりも先にオフにすることも可能である。【００５１】
続いて、増幅期間Ｈｏｌｄでは、スイッチｓｗ２ａ、ｓｗ４ａがオンとなり、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａはオフであるため、サブＤ／Ａ変換器２４ａの出力端子２３と、第１のキャパシタＣ１ａが接続され、演算増幅器２６ａの出力端子２７と、第２のキャパシタＣ２ａが接続される。この際、演算増幅器２６ａの入力端子２５は仮想接地になる。増幅期間Ｈｏｌｄの終了で、スイッチｓｗ２ａ、ｓｗ４ａはオフになる。これらのスイッチ動作は、全て同期して行われる。【００５２】
サンプル期間Ｓａｍｐｌｅで、アナログ入力信号は、第１のキャパシタＣ１ａと、第２のキャパシタＣ２ａに印加され電荷が蓄えられる。同時に、サブＡ／Ｄ変換器２２ａは、アナログ入力信号を所定の基準電圧によってＡ／Ｄ変換を行う。続いて、サブＡ／Ｄ変換器２２ａによってＡ／Ｄ変換されたデータを、サブＤ／Ａ変換器２４ａによってＤ／Ａ変換を行い、増幅期間Ｈｏｌｄで加減算を行うための基準電圧を決定する。【００５３】
増幅期間Ｈｏｌｄでは、サブＤ／Ａ変換器２４ａの出力端子２３と、第１のキャパシタＣ１ａが接続され、第２のキャパシタＣ２ａと、演算増幅器２６の出力端子２７とが接続される。この時、演算増幅器２６の入力端子２５は仮想接地であるので、第１のキャパシタＣ１ａには、サブＤ／Ａ変換器２４ａの出力の基準電圧に相当する電荷が蓄えられる。よって、第２のキャパシタＣ２ａには、第１のキャパシタＣ１ａにサンプル期間Ｓａｍｐｌｅで保存された電荷から、上記のサブＤ／Ａ変換器２４ａの出力の基準電圧に相当する第１のキャパシタＣ１ａに存在する電荷量を引いた残りの電荷が移動する。これらの回路動作において、第１と、第２のキャパシタＣ１ａ、Ｃ２ａのキャパシタ比を設定することによって、入力電圧を任意の倍率で増幅し、加減算をすることができ、所望の入出力伝達関数を得ることができる。【００５４】
第１の単位Ａ／Ｄ変換器１２１の初段の第１の変換ステージｓｔａ１が、図４のクロックｃｌｋｓｔａ１で動作する場合、第２の変換ステージｓｔａ２はクロックｃｌｋｓｔａ２のように逆相で、以下の第３ないし第ｍの変換ステージｓｔａ３ないしｓｔａｍも同様に交互に逆相で動作する。また、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２で、時分割に並列処理を行なう場合は、第２の単位Ａ／Ｄ変換器１２２の初段の第１の変換ステージｓｔｂ１はクロックｃｌｋｓｔｂ１のように、第２の変換ステージｓｔｂ２はクロックｃｌｋｓｔｂ２のように動作し、クロックｃｌｋｓｔａ１と、ｃｌｋｓｔａ２とは、逆相で時分割動作を行なう。【００５５】
本実施の形態１では、Ａ／Ｄ変換器１０の変換周波数、つまりクロックｍｃｌｋの周波数が、Ａ／Ｄ変換器１０の最大変換周波数の半分以下で動作する場合、複数の単位Ａ／Ｄ変換器のうち、第１の単位Ａ／Ｄ変換器１２１のみで動作を行うことによって、前述のように複数の単位Ａ／Ｄ変換器間のチャネル間誤差を削除することができ、高精度のＡ／Ｄ変換器を実現することができる。【００５６】
これは、変換周波数に応じた制御信号１５を入力することで、第２の単位Ａ／Ｄ変換器１２２の全ての変換ステージｓｔｂ１ないしｓｔｂｍにおいて、少なくともスイッチｓｗ１ａ、ｓｗ４ａ、ｓｗ５ａをオフにすることにより、第１の単位Ａ／Ｄ変換器１２１のみで動作をさせるようにする。このように、第１の単位Ａ／Ｄ変換器１２１のみで動作をさせるとき、第２の単位Ａ／Ｄ変換器１２２のすべての変換ステージでスイッチをオフにするだけでなく、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１のみで、スイッチをオフにするようにしてもよい。【００５７】
このように本実施の形態によれば、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎによってディジタル出力信号に変換するＡ／Ｄ変換器１０であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎの各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号１５により、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、Ａ／Ｄ変換器が動作する変換周波数が最大変換周波数に比べ低速である場合であっても、制御信号により並列処理する単位Ａ／Ｄ変換器の数を減らす、もしくは一つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことによって、複数の単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。【００５８】
（実施の形態２）
本発明の実施の形態２に係るＡ／Ｄ変換器を図５に示す。図５のＡ／Ｄ変換器１０は、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２と、マルチプレクサ回路１６、ＣＬＫ生成回路１７とから構成される。【００５９】
図５において、第１、第２ないし第ｍ（ｍは２以上の整数）の演算増幅器ａｍｐ１、ａｍｐ２ないしａｍｐｍは、図３で示した演算増幅器２６ａに相当するものである。第１、第２ないし第ｍの演算増幅器ａｍｐ１、ａｍｐ２ないしａｍｐｍは、第１の単位Ａ／Ｄ変換器１２１の第１、第２ないし第ｍの変換ステージｓｔａ１、ｓｔａ２ないしｓｔａｍと、第２の単位Ａ／Ｄ変換器１２２の第１、第２ないし第ｍの変換ステージｓｔｂ１、ｓｔｂ２ないしｓｔｂｍとの間で、それぞれ半クロック交互に時分割で共有される。図５では簡単化のため、Ａ／Ｄ変換器１０が、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２の２列を有する場合の例を示したが、実施の形態１と同様にｎ列の単位Ａ／Ｄ変換器で構成し、隣り合う単位Ａ／Ｄ変換器の列間で演算増幅器の時分割共有を行うことが可能である。例えば、ｎ＝５のとき、第１ないし第５の単位Ａ／Ｄ変換器のうち、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の列間、及び第３、第４の単位Ａ／Ｄ変換器１２３、１２４の列間で演算増幅器の時分割共有を行ってもよく、また、第２、第３の単位Ａ／Ｄ変換器１２２、１２３の列間、及び第４、第５の単位Ａ／Ｄ変換器１２４、１２５の列間で演算増幅器の時分割共有を行うようにしてもよい。【００６０】
実施の形態１で図３の変換ステージ２０の動作を説明したように、サンプル期間Ｓａｍｐｌｅでは、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａがオンになり、スイッチｓｗ２ａ、ｓｗ４ａはオフであるため、アナログ入力信号は入力端子１１からサブＡ／Ｄ変換器２２ａと、２つのキャパシタＣ１ａとＣ２ａに入力され、演算増幅器２６ａは、信号処理を行なっていない。また、図４で示したように、並列の単位Ａ／Ｄ変換器において隣り合う第１、第２の単位Ａ／Ｄ変換器１２１、１２２の第１の変換ステージｓｔａ１と、ｓｔｂ１は、半クロック毎に交互に増幅期間Ｈｏｌｄに移行するため、両者で交互に演算増幅器ａｍｐ１を使用することが可能である。【００６１】
図６に、第１の単位Ａ／Ｄ変換器１２１の第１の変換ステージｓｔａ１と、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１との間で、演算増幅器ａｍｐ１を共有した場合の回路構成の一例を示す。同様にして、第１の単位Ａ／Ｄ変換器１２１の第２ないし第ｍの変換ステージｓｔａ２ないしｓｔａｍと、第２の単位Ａ／Ｄ変換器１２２の第２ないし第ｍの変換ステージｓｔｂ２ないしｓｔｂｍとの間で、それぞれ第２ないし第ｍの演算増幅器ａｍｐ２ないしａｍｐｍを共有する構成も可能である。また、簡単化のためサブＡ／Ｄ変換器は省略して図示している。また、図６中でＳａｍｐｌｅ、Ｈｏｌｄと記載したスイッチが、それぞれ図４のタイミングチャートと対応して、サンプル期間Ｓａｍｐｌｅ、増幅期間Ｈｏｌｄでオンになる。【００６２】
演算増幅器を共有化した変換ステージ２１は、第１のキャパシタＣ１ａと、第２のキャパシタＣ２ａと、スイッチｓｗ１ａ、ｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａ、ｓｗ５ａと、第１のサブＤ／Ａ変換器２４ａとを有する変換ステージｓｔａ１と、第１のキャパシタＣ１ｂと、第２のキャパシタＣ２ｂと、スイッチｓｗ１ｂ、ｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂ、ｓｗ５ｂと、第２のサブＤ／Ａ変換器２４ｂとを有する変換ステージｓｔｂ１と、演算増幅器２６ａと、該演算増幅器２６ａを変換ステージｓｔａ１と変換ステージｓｔｂ１との間で共有化するためのスイッチｓｗ６ａ、およびスイッチｓｗ６ｂとで構成される。また、変換ステージｓｔａ１のスイッチｓｗ１ａないしｓｗ５ａは、第１のキャパシタＣ１ａと第１のサブＤ／Ａ変換器２４ａの参照電圧に接続するスイッチ回路を構成し、変換ステージｓｔｂ１のスイッチｓｗ１ｂないしｓｗ５ｂは、第１のキャパシタＣ１ｂと第２のサブＤ／Ａ変換器２４ｂの参照電圧に接続するスイッチ回路を構成するものとする。なお、演算増幅器の入力端子をリセットするためのスイッチを追加することも可能である。【００６３】
変換ステージ２１の動作も、実施の形態１の図３の変換ステージ２０と同様に、図４のタイミングチャートで示すことができる。第１の単位Ａ／Ｄ変換器１２１の変換ステージｓｔａ１のサンプル期間Ｓａｍｐｌｅ  ａ１と、第２の単位Ａ／Ｄ変換器１２２の変換ステージｓｔｂ１の増幅期間Ｈｏｌｄ  ｂ１が等しく、逆相も同様である。サンプル期間Ｓａｍｐｌｅ  ａ１、つまりホールド期間Ｈｏｌｄ  ｂ１の時、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａと、スイッチｓｗ２ｂ、ｓｗ４ｂ、ｓｗ６ｂがオンになる。逆に、ホールド期間Ｈｏｌｄ  ａ１、つまりサンプル期間Ｓａｍｐｌｅ  ｂ１では、スイッチｓｗ２ａ、ｓｗ４ａ、ｓｗ６ａと、スイッチｓｗ１ｂ、ｓｗ３ｂ、ｓｗ５ｂがオンになる。このように、スイッチｓｗ６ａが増幅期間Ｈｏｌｄ  ａ１でオンになったとき、演算増幅器２６ａの入力端子と、変換ステージｓｔａ１のキャパシタとを接続し、スイッチｓｗ６ｂが増幅期間Ｈｏｌｄ  ｂ１でオンになったとき、演算増幅器２６ａの入力端子と、変換ステージｓｔｂ１のキャパシタとを接続することにより、演算増幅器２６ａを共有化して変換ステージとして動作することができる。【００６４】
ここで、制御信号１５を入力することによって、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１の、少なくともスイッチｓｗ６ｂのみ、または少なくともスイッチｓｗ１ｂ、ｓｗ５ｂ、ｓｗ６ｂがオフになるようスイッチ制御を行なうことによって、第１の単位Ａ／Ｄ変換器１２１の変換ステージｓｔａ１ないしｓｔａｍのみで演算増幅動作を行なうことが可能である。このとき、第２の単位Ａ／Ｄ変換器１２２の全ての変換ステージｓｔｂ１ないしｓｔｂｍで、スイッチｓｗ６ｂのみ、またはスイッチｓｗ１ｂ、ｓｗ５ｂ、ｓｗ６ｂをオフになるようスイッチ制御を行なうことによって、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行うことが可能である。また、第１の単位Ａ／Ｄ変換器１２１のみを動作させるときに、同時に第１の単位Ａ／Ｄ変換器１２１の第１の変換ステージｓｔａ１のスイッチｓｗ６ａが常にオンになるよう制御してもよく、これにより、演算増幅器の入力端子におけるスイッチｓｗ６ａのオンオフによる雑音を削減し、安定した動作を行なうことができる。このとき、第１の単位Ａ／Ｄ変換器１２１の第２ないし第ｍの変換ステージｓｔａ２ないしｓｔａｍも同様に、スイッチｓｗ６ａを常にオンになるよう制御してもよく、続く第２の変換ステージｓｔａ２以降も同様に安定した動作をすることが可能である。【００６５】
また、図６において、第２の単位Ａ／Ｄ変換器１２２のチャネルを使用しない場合、演算増幅器２６ａへの入力端子に接続されたスイッチｓｗ６ｂをオフにし、前記スイッチｓｗ６ｂに接続された第１のキャパシタＣ１ｂと、使用しない第２の単位Ａ／Ｄ変換器１２２のチャネルのための参照電圧との間にあるスイッチｓｗ２ｂをオフにするようにしてもよい。【００６６】
なお、本発明の実施の形態２では、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する場合について説明したが、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうち、いずれかの単位Ａ／Ｄ変換器は隣り合う単位Ａ／Ｄ変換器の間で演算増幅器を時分割で共用し、他の単位Ａ／Ｄ変換器は隣り合う単位Ａ／Ｄ変換器の間で演算増幅器を共用しない構成にしてもよい。【００６７】
このように本実施の形態によれば、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器１２１、１２２によってディジタル出力信号に変換するＡ／Ｄ変換器１０であって、前記第１の単位Ａ／Ｄ変換器１２１は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器１２２は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器１２１、１２２の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する構成の場合において、システムの要求上Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分より低速である場合には、１つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことで、単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。【００６８】
（実施の形態３）
前記実施の形態１のＡ／Ｄ変換器は、第１の単位Ａ／Ｄ変換器１２１ないし第ｎの単位Ａ／Ｄ変換器１２ｎのｎ列で構成されており、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎの縦列接続の変換ステージにおいて、初段の変換ステージｓｔａ１でＡ／Ｄ変換が開始され、順次Ａ／Ｄ変換を行う構成である。【００６９】
図７に示したように、本実施の形態３に係るＡ／Ｄ変換器では、アナログ入力信号が高周波の場合、単位Ａ／Ｄ変換器において縦列接続される変換ステージの初段にサンプル・ホールド回路ｓｈａ、ｓｈｂを有し、時分割に並列処理を行なうことが可能である。図７では簡単化のために、第１、第２の単位Ａ／Ｄ変換器１２１、１２２で構成しているが、単位Ａ／Ｄ変換器の数は３以上でも同様に構成することができる。【００７０】
サンプル・ホールド回路ｓｈａ、ｓｈｂにおいても、変換ステージと同様に、チャネル間誤差が発生するため、並列処理を行なうと特性が劣化する可能性がある。そこで、本実施の形態３に係るＡ／Ｄ変換器では、実施の形態１と同様に、Ａ／Ｄ変換器の変換周波数に応じた制御信号１５によって、複数の単位Ａ／Ｄ変換器のうち、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換器の特性を高精度化することが可能である。【００７１】
このように本実施の形態によれば、第１ないし第２の単位Ａ／Ｄ変換１２１、１２２は、その各々の前記変換ステージｓｔａ１、ｓｔｂ１の前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路ｓｈａ、ｓｈｂを、それぞれ有し、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１ないし第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、サンプル・ホールド回路ｓｈａ、ｓｈｂを有する場合において、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換処理を高精度化することができるという効果がある。【００７２】
（実施の形態４）
前記実施の形態２のＡ／Ｄ変換器は、第１の単位Ａ／Ｄ変換器１２１、第２の単位Ａ／Ｄ変換器１２２で構成されており、第１、第２の単位Ａ／Ｄ変換器１２１ないし１２２の縦列接続の変換ステージにおいて、初段から変換ステージｓｔａ１で構成され、順次Ａ／Ｄ変換を行う構成である。【００７３】
図８に示したように、実施の形態４に係るＡ／Ｄ変換器では、実施の形態３と同様に、第１、第２の単位Ａ／Ｄ変換器１２１、１２２において縦列接続される変換ステージの初段に、それぞれ第１、第２のサンプル・ホールド回路ｓｈａ、ｓｈｂを有する。第１ないし第ｎの演算増幅器ａｍｐ１、ａｍｐ２、ａｍｐ３ないしａｍｐｍは、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の、第１ないし第ｍの変換ステージｓｔａ１ないしｓｔａｍと、第１ないし第ｍの変換ステージｓｔｂ１ないしｓｔｂｍとの間で、それぞれ半クロック交互に時分割で共有される。同様に、第１、第２のサンプル・ホールド回路ｓｈａ、ｓｈｂにおいても、演算増幅器ａｍｐ０を時分割で共有することが可能である。【００７４】
実施の形態４に係るＡ／Ｄ変換器では、実施の形態２と同様に、変換周波数に応じた制御信号１５によって、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換の処理を高精度化することが可能である。【００７５】
このように本実施の形態によれば、第１および第２の単位Ａ／Ｄ変換器１２１、１２２は、その変換ステージｓｔａ１、ｓｔｂ１の前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路ｓｈａ、ｓｈｂをそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器１２１、１２２の前記サンプル・ホールド回路ｓｈａ、ｓｈｂは、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器ａｍｐ０を備え、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、変換周波数に応じた制御信号１５により、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行なうようにして、Ａ／Ｄ変換の処理を高精度化することができるという効果がある。【００７６】
（実施の形態５）
前記実施の形態１ないし４は、並列処理を行なう単位Ａ／Ｄ変換器の数を選択する制御信号１５は、Ａ／Ｄ変換器の外部から信号を入力する構成である。【００７７】
本発明の実施の形態５は、Ａ／Ｄ変換器に供給するクロックを生成するＰＬＬ回路を搭載しているシステムにおいて、ＰＬＬの出力クロック周波数を決定する信号を用いてＡ／Ｄ変換器に入力する制御信号を生成する。【００７８】
本発明の実施の形態５に係るＡ／Ｄ変換器の回路ブロック図を図９に示す。【００７９】
図９において、Ａ／Ｄ変換器２００は、Ａ／Ｄ変換部１００と、ＰＬＬ回路９４と、制御回路９５とによって構成される。なお、Ａ／Ｄ変換部１００は、実施の形態１のＡ／Ｄ変換器１０と同様の構成であるとする。ＰＬＬ回路９４は、周波数選定信号９３によってＰＬＬ回路９４の出力信号クロックｍｃｌｋの周波数が決定され、Ａ／Ｄ変換部１００に変換クロックｍｃｌｋ９１として入力される。また、制御回路９５は、周波数選定信号９３が入力され、並列処理を行なう単位Ａ／Ｄ変換器の数を選択する制御信号９２を生成し、Ａ／Ｄ変換部１００に出力する。【００８０】
本実施の形態５のＡ／Ｄ変換器では、Ａ／Ｄ変換部のクロックｍｃｌｋを供給するＰＬＬ回路９４に対して入力される周波数切り換え用の周波数選定信号９３が制御回路９５に入力されることで、上記の周波数選定信号９３を用いて制御信号を生成することにより、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器１０において動作させる単位Ａ／Ｄ変換器を選択することができる。【００８１】
このように本実施の形態によれば、外部からＰＬＬ回路の出力クロック周波数を決定する周波数選定信号９３が入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのそれぞれに制御信号９２を出力する制御回路９５と、外部からＰＬＬ回路９４の出力クロック周波数を決定する周波数選定信号９３が入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのそれぞれにＡ／Ｄ変換器の変換クロックを出力するＰＬＬ回路９４とを有し、ＰＬＬ回路の周波数を決定する周波数選定信号に基づき生成された制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから、並列処理を行なう単位Ａ／Ｄ変換器を選択するようにしたので、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器１０において動作させる単位Ａ／Ｄ変換器を選択することができるという効果がある。【００８２】
（実施の形態６）
前記実施の形態１、５では、動作する単位Ａ／Ｄ変換器の数を選択する制御信号１５は、Ａ／Ｄ変換器の外部から信号を入力する構成である。【００８３】
本実施の形態６に係るＡ／Ｄ変換器においては、変換周波数を自動に検知して、単位Ａ／Ｄ変換器の数を選択する。【００８４】
図１０は本発明の実施の形態６に係るＡ／Ｄ変換器の構成を示す図である。【００８５】
図１０において、Ａ／Ｄ変換器３００は、Ａ／Ｄ変換部１００と、変換周波数検知回路３０とから構成される。なお、Ａ／Ｄ変換部１００は、実施の形態１のＡ／Ｄ変換器１０と同様の構成であるとする。【００８６】
実施の形態１と同様に、アナログ入力信号は、Ａ／Ｄ変換部１００の入力端子１１に入力され、出力端子１４からディジタル出力信号として出力される。Ａ／Ｄ変換器１０の変換クロックｍｃｌｋは、Ａ／Ｄ変換器１０と、変換周波数検知回路３０とに入力される。変換周波数検知回路３０では、変換クロックｍｃｌｋの周波数検知を行い、制御信号３６を生成して出力する。制御信号３６は、前述の制御信号１５と同様に、Ａ／Ｄ変換部１００において動作させる単位Ａ／Ｄ変換器を選択する信号である。【００８７】
図１１に図１０の変換周波数検知回路３０の一例の回路の詳細を示す。図１１において、変換周波数検知回路３０は、ｎ型トランジスタＭｎ１、Ｍｎ２、Ｍｎ３、ｐ型トランジスタＭｐ１、Ｍｐ２、インピーダンス素子Ｚ１、Ｚ２、キャパシタＣ３、演算増幅器３２ａ、サブＡ／Ｄ変換器３３ａ、および制御回路３４ａから構成される。前記インピーダンス素子には、通常単結晶シリコン抵抗や、多結晶シリコン抵抗等を使用する。【００８８】
入力端子３１ａに参照電圧ｖｂが入力され、演算増幅器３２ａと、トランジスタＭｎ３とによって、端子３１ｂの電圧と、参照電圧ｖｂは仮想接地になる。インピーダンス素子Ｚ１には、端子３１ｂの電圧／インピーダンス素子Ｚ１のインピーダンス、の一定電流Ｉｒｅｆが流れる。【００８９】
トランジスタＭｎ１と、Ｍｎ２のゲート端子には、クロックｍｃｌｋと、その反転クロックが入力される。トランジスタＭｎ１がオンの時、端子３１ｃの電圧はリセットされ、トランジスタＭｎ２がオンの時、キャパシタＣ３に対して電流Ｉｃｌｋが流れ、端子３１ｃの電圧は端子３１ｂと等しくなる。クロックｍｃｌｋの周波数に比例して、電流Ｉｃｌｋの平均値は大きくなる。【００９０】
トランジスタＭｎ３と、Ｍｐ２に流れる電流は、電流Ｉｒｅｆと、Ｉｃｌｋの合計である。トランジスタＭｐ１には、トランジスタＭｐ２に流れる電流Ｉｒｅｆ＋Ｉｃｌｋをミラーした電流が流れる。トランジスタＭｐ１と、トランジスタＭｐ２のサイズを等しくした場合、両者にはほぼ同じ電流Ｉｒｅｆ＋Ｉｃｌｋが流れる。【００９１】
インピーダンス素子Ｚ２には、電流Ｉｒｅｆ＋Ｉｃｌｋが流れ、端子３１ｄの電圧は、インピーダンス素子Ｚ２のインピーダンス×電流Ｉｒｅｆ＋Ｉｃｌｋで得られる電圧になる。つまり、電流Ｉｃｌｋがクロックｍｃｌｋの周波数に比例して得られるため、端子３１ｄの電圧値も、同様に周波数に依存する。【００９２】
クロックｍｃｌｋの周波数に比例する端子３１ｄの電圧レベルをサブＡ／Ｄ変換器３３ａでＡ／Ｄ変換し、制御回路３４ａで制御信号３６を生成する。【００９３】
以下は、実施の形態４の図８で示したＡ／Ｄ変換器１０を例に説明する。【００９４】
実施の形態４で示したＡ／Ｄ変換器１０の構成の場合、Ａ／Ｄ変換部１００は、第１、第２の単位Ａ／Ｄ変換器１２１、１２２から構成される。そのため、本実施の形態６のＡ／Ｄ変換器３００の変換周波数検知回路３０のサブＡ／Ｄ変換器３３ａは、１ｂｉｔの分解能で、クロックｍｃｌｋの周波数が最大変換周波数の半分のときの周波数を判定できれば良い。クロックｍｃｌｋが最大変換周波数の半分の周波数以下になった場合、制御回路３４ａによって、第２の単位Ａ／Ｄ変換器１２２を停止させる制御信号３６を出力する。【００９５】
以上のように本実施の形態によれば、クロックｍｃｌｋによってＡ／Ｄ変換器の変換周波数を検知する変換周波数検知回路３０を備え、該変換周波数検知回路３０は、Ａ／Ｄ変換器が変換処理を行なう変換周波数に基づき生成された制御信号３６によって、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択するようにしたので、システムから要求されるＡ／Ｄ変換器の変換周波数に対して、Ａ／Ｄ変換の処理の精度の面で最適な並列処理数を自動で選択し、高精度なＡ／Ｄ変換器を提供できるという効果がある。
【産業上の利用可能性】
【００９６】
本発明にかかるＡ／Ｄ変換器、及びＡ／Ｄ変換方法は、パイプラインＡ／Ｄ変換器を動作速度に対応して、最適な精度、消費電力で動作させることができ、パイプラインＡ／Ｄ変換器の用途、例えば、テレビやビデオの映像信号処理や無線ＬＡＮ等の通信信号処理を高速、低消費電力、低コストで行う上で有用である。
【図１】
2008105183.tif 000003
【図２】
2008105183.tif 000004
【図３】
2008105183.tif 000005
【図４】
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【図５】
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【図６】
2008105183.tif 000008
【図７】
2008105183.tif 000009
【図８】
2008105183.tif 000010
【図９】
2008105183.tif 000011
【図１０】
2008105183.tif 000012
【図１１】
2008105183.tif 000013
【手続補正書】
【提出日】平成21年8月26日(2009.8.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換器、及びＡ／Ｄ変換方法に関するものである。
【背景技術】
【０００２】
高速で高精度のＡ／Ｄ変換器として、例えばパイプラインＡ／Ｄ変換器がある。パイプラインＡ／Ｄ変換器は、縦続に接続された複数の変換ステージを持ち、１段目の変換ステージからディジタル出力信号の上位桁を出力し、２段目以降で順次パイプライン動作を行ない下位桁を出力する。それぞれの変換ステージは、サブＡ／Ｄ変換器とＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ  Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒ）を持つ。
【０００３】
パイプラインＡ／Ｄ変換器の高速化には、各変換ステージのＭＤＡＣに用いる演算増幅器の高速化かつ高精度化が要求される。演算増幅器の高速化を実現するには、非常に消費電力が増大し、また高速化には限界があり、それらがＡ／Ｄ変換器の高速化のボトルネックになっている。
【０００４】
パイプラインＡ／Ｄ変換器の高速化を実現するために、非特許文献１には、変換ステージの縦続列を単位Ａ／Ｄ変換器として、それらを複数並列に配置し、時分割で並列にＡ／Ｄ変換処理を行うことで高速化することが示されている。
【０００５】
パイプラインＡ／Ｄ変換器の変換ステージの演算増幅器は、変換処理時に半クロック周期毎に能動状態とリセット状態にある。非特許文献２には、このことを利用して単位Ａ／Ｄ変換器を複数使用して時分割で並列処理を行なうＡ／Ｄ変換器において、隣り合う単位Ａ／Ｄ変換器のうち並列する変換ステージで演算増幅器を半クロック毎に時分割で共有することで、低消費電力化を実現することが示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Arias, J.; Boccuzzi, V.; Quintanilla, L.; Enriquez, L.; Bisbal, D.; Banu, M.; Barbolla, J. “Low-power pipeline ADC for wireless LANs” , Solid-State Circuits, IEEE Journal of Volume 39,Issue 8, Aug. 2004 , pp.1338 - 1340
【非特許文献２】Conroy, C.S.G.; Cline, D.W.; Gray, P.R.“An 8-b 85-MS/s parallel pipeline A/D converter in 1-μm CMOS” , Solid-State Circuits, IEEE Journal of Volume 28, Issue 4, April 1993 , pp.447 - 454
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１と非特許文献２のように、複数の単位Ａ／Ｄ変換器によって時分割で並列処理を行なうことでＡ／Ｄ変換器の高速化は実現される。しかし、単位Ａ／Ｄ変換器を複数使用することによって、複数の単位Ａ／Ｄ変換器間の入力のチャネル間誤差が発生するため、Ａ／Ｄ変換器の精度を劣化させる要因となる。
【０００８】
単位Ａ／Ｄ変換器間のチャネル間誤差の要因としては、各単位Ａ／Ｄ変換器で個々に保有する演算増幅器の利得誤差、オフセット誤差、変換ステージのサンプリングキャパシタの容量値誤差などが挙げられる。これらのうち、演算増幅器による単位Ａ／Ｄ変換器のチャネル間誤差は、非特許文献２のように時分割で演算増幅器を共有する構成では削除することができるが、その他の単位Ａ／Ｄ変換器間の誤差を完全に削除することはできない。
【０００９】
また、Ａ／Ｄ変換器を用いるシステムでは、入力信号の変化等の要因でシステムの要求が変わり、Ａ／Ｄ変換器の変換周波数や精度への要求仕様が変わる場合が存在する。従来の構成では、変換周波数を最大変換周波数と比較して低速にした場合においても、単位Ａ／Ｄ変換器のチャネル間誤差は、軽減されないという課題があった。
【００１０】
本発明の目的は、システムからの要求に対して、Ａ／Ｄ変換器の変換周波数が最大変換周波数より低速の場合に、最適な精度で動作するよう単位Ａ／Ｄ変換器のチャネル間誤差を削減し、より高精度のＡ／Ｄ変換器、及びＡ／Ｄ変換方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の請求項１にかかるＡ／Ｄ変換器は、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１２】
本発明の請求項２にかかるＡ／Ｄ変換器は、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１３】
本発明の請求項３にかかるＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、前記第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１４】
本発明の請求項４にかかるＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、前記第１および第２の単位Ａ／Ｄ変換器は、その前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１５】
本発明の請求項５にかかるＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかの変換ステージで演算増幅する演算増幅器を有し、Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１６】
本発明の請求項６にかかるＡ／Ｄ変換器は、請求項３に記載のＡ／Ｄ変換器において、第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかのサンプル・ホールド回路および変換ステージで演算増幅する演算増幅器を有し、Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００１７】
本発明の請求項７にかかるＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、前記隣接する２つの単位Ａ／Ｄ変換器の各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器の各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の各段の変換ステージを選択し、これらにおける前記スイッチをオフとすることを特徴とする。
【００１８】
本発明の請求項８にかかるＡ／Ｄ変換器は、請求項４に記載のＡ／Ｄ変換器において、隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、前記隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器のサンプル・ホールド回路および各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の前記サンプル・ホールド回路および各段の変換ステージを選択し、これらにおける前記スイッチをオフとすることを特徴とする。
【００１９】
本発明の請求項９にかかるＡ／Ｄ変換器は、入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換器において、前記演算増幅器への入力端子に接続されたスイッチと、前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチとを有することを特徴とする。
【００２０】
本発明の請求項１０にかかるＡ／Ｄ変換器は、請求項１から９のいずれかに記載のＡ／Ｄ変換器において、外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、前記外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択することを特徴とする。
【００２１】
本発明の請求項１１にかかるＡ／Ｄ変換器は、請求項１から９のいずれかに記載のＡ／Ｄ変換器において、Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定することを特徴とする。
【００２２】
本発明の請求項１２にかかるＡ／Ｄ変換方法は、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有するＡ／Ｄ変換器を用いて、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００２３】
本発明の請求項１３にかかるＡ／Ｄ変換方法は、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するＡ／Ｄ変換器を用いて、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定することを特徴とする。
【００２４】
本発明の請求項１４にかかるＡ／Ｄ変換方法は、入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換方法において、前記２つのチャネルの一方のみの動作で十分な変換周波数の場合は、使用しないチャネルのための、前記演算増幅器への入力端子に接続されたスイッチをオフにし、前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチをオフにすることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、Ａ／Ｄ変換器が動作する変換周波数が最大変換周波数に比べ低速時に、制御信号により並列処理する単位Ａ／Ｄ変換器の数を減らす、もしくは一つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行うことによって、複数の単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。
【００２６】
また、本発明によれば、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する構成の場合でも、システムの要求上Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分より低速である場合に、１つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことで単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。
【００２７】
また、本発明によれば、第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、サンプル・ホールド回路を有する場合でも、第１の単位Ａ／Ｄ変換器のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換処理を高精度化することができるという効果がある。
【００２８】
また、本発明によれば、第１および第２の単位Ａ／Ｄ変換器は、その第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、変換周波数に応じた制御信号によって、第１の単位Ａ／Ｄ変換器のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換の処理を高精度化することができるという効果がある。
【００２９】
また、本発明によれば、外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択するようにしたので、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器において動作させる単位Ａ／Ｄ変換器を選択することができるという効果がある。
【００３０】
また、本発明によれば、Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定するようにしたので、システムからの要求に応じた最適な並列処理数を自動で選択し、高精度なＡ／Ｄ変換器を提供できるという効果がある。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の実施の形態１におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図２】図２は、本発明の実施の形態１におけるＡ／Ｄ変換器のタイムチャート図である。
【図３】図３は、本発明の実施の形態１におけるＡ／Ｄ変換器の変換ステージの回路ブロック図である。
【図４】図４は、本発明の実施の形態１におけるＡ／Ｄ変換器の変換ステージのタイムチャートである。
【図５】図５は、本発明の実施の形態２におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図６】図６は、本発明の実施の形態２におけるＡ／Ｄ変換器の変換ステージの例を示した回路ブロック図である。
【図７】図７は、本発明の実施の形態３におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図８】図８は、本発明の実施の形態４におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図９】図９は、本発明の実施の形態５におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図１０】図１０は、本発明の実施の形態６におけるＡ／Ｄ変換器の例を示した回路ブロック図である。
【図１１】図１１は、本発明の実施の形態６におけるＡ／Ｄ変換器の変換周波数検知回路の例を示した回路図である
【発明を実施するための形態】
【００３２】
以下に、図面を参照した上で、実施の形態について説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１に係るＡ／Ｄ変換器の構成を示す図である。
【００３４】
図１において、アナログ入力信号は、Ａ／Ｄ変換器１０の入力端子１１に入力され、出力端子１４からディジタル出力信号として出力される。Ａ／Ｄ変換器１０は、パイプライン型の第１の単位Ａ／Ｄ変換器１２１、第２の単位Ａ／Ｄ変換器１２２から第ｎの単位Ａ／Ｄ変換器１２ｎのｎ列（ｎは２以上の整数）で構成され、各単位Ａ／Ｄ変換器が時分割で並列処理を行なった後、各単位Ａ／Ｄ変換器からのディジタル出力信号をマルチプレクサ回路１６で合成し、ディジタル出力信号を出力する。つまり、Ａ／Ｄ変換器１０の最大変換周波数は、単位Ａ／Ｄ変換器の最大変換周波数と時分割で並列処理を行なう単位Ａ／Ｄ変換器の数で決定される。
【００３５】
第１の単位Ａ／Ｄ変換器１２１は、縦続接続された第１ないし第ｍ（ｍは２以上の整数）の、第１の単位Ａ／Ｄ変換器１２１用の変換ステージｓｔａ１、ｓｔａ２ないしｓｔａｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄａと、ディジタル補正回路１３ａで構成される。
【００３６】
第２の単位Ａ／Ｄ変換器１２２は、同様に縦続接続された第１ないし第ｍの、第２の単位Ａ／Ｄ変換器１２２用の変換ステージｓｔｂ１、ｓｔｂ２ないしｓｔｂｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄｂと、ディジタル補正回路１３ｂで構成される。
【００３７】
第ｎの単位Ａ／Ｄ変換器１２ｎは、同様に縦続接続された第１ないし第ｍの、第ｎの単位Ａ／Ｄ変換器１２ｎ用の変換ステージｓｔｎ１、ｓｔｎ２ないしｓｔｎｍと、その後段に縦続接続されたフラッシュＡ／Ｄ変換器ｆａｄｎと、ディジタル補正回路１３ｎで構成される。
【００３８】
ＣＬＫ生成回路１７は、外部からＡ／Ｄ変換器１０の変換クロックｍｃｌｋが入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１、１２２ないし１２ｎの変換クロックｃｌｋ１、ｃｌｋ２ないしｃｌｋｎを生成する。
【００３９】
制御信号１５は、Ａ／Ｄ変換器１０の変換周波数に応じて動作させる単位Ａ／Ｄ変換器を、第１、第２ないし第ｎの単位Ａ／Ｄ変換器１２１、１２２ないし１２ｎから任意に選択するための制御信号である。また、制御信号１５によって、マルチプレクサ回路１６の入力信号の数の切り替えや、場合によってはＡ／Ｄ変換器１０の内部クロックの制御も行なう。
【００４０】
Ａ／Ｄ変換器１０の入力信号の変更やシステムの要求によって、該Ａ／Ｄ変換器１０が最大変換周波数で動作をする必要がない場合、該Ａ／Ｄ変換器１０が有する複数の単位Ａ／Ｄ変換器のうち、全ての単位Ａ／Ｄ変換器を用いて時分割に処理を行わせる必要は無い。そのため、制御信号１５によって、該Ａ／Ｄ変換器１０が有する複数の単位Ａ／Ｄ変換器のうち、時分割で並列処理を行なう単位Ａ／Ｄ変換器の数を決定し、最適な数の単位Ａ／Ｄ変換器で並列処理を行なうようにする。この際、並列処理を行う単位Ａ／Ｄ変換器の数により、マルチプレクサ回路１６の入力信号数が変化するため、その制御を変更する必要がある。
【００４１】
次に図２を用いて、Ａ／Ｄ変換器１０の動作を説明する。図２では、Ａ／Ｄ変換器１０において簡単のためｎ＝２、つまり第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２によって時分割で並列処理を行なう場合のタイミングチャートを示す。また、以降ではｎ＝２として動作を説明する。ここでは、動作説明の簡単化のためｎ＝２で説明するが、ｎ＝３以上でも同様に構成される。
【００４２】
図２において、クロックｍｃｌｋはＡ／Ｄ変換器１０の変換クロックであり、クロックｃｌｋ１は第１の単位Ａ／Ｄ変換器１２１の変換クロック、クロックｃｌｋ２は第２の単位Ａ／Ｄ変換器１２２の変換クロックを示している。クロックｍｃｌｋの周波数は、クロックｃｌｋ１とクロックｃｌｋ２の２倍の周波数である。また、データｄ１は第１の単位Ａ／Ｄ変換器１２１のディジタル出力信号を、データｄ２は第２の単位Ａ／Ｄ変換器１２２のディジタル出力信号を、データｄｉｇｉｔａｌ  ｏｕｔはＡ／Ｄ変換器１０のディジタル出力信号を示している。
【００４３】
図２に示すように、クロックｃｌｋ１と、クロックｃｌｋ２は、クロックｍｃｌｋの１／２周波数で互いに位相が１８０度ずれており、それぞれクロックの立下りでアナログ入力信号をサンプリングする。次に、各単位Ａ／Ｄ変換器でそれぞれディジタル変換した後、クロックｃｌｋ１と、クロックｃｌｋ２の立下りでデータｄ１と、データｄ２を出力している。次に、マルチプレクサ回路１６によって第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２から出力されたデータを足し合わせ、Ａ／Ｄ変換器１０のディジタル出力信号として出力する。
【００４４】
このように、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２が、時分割で並列に信号処理を行なうことによって、Ａ／Ｄ変換の高速化を実現している。ここで、複数の単位Ａ／Ｄ変換器で並列処理を行なう場合、単位Ａ／Ｄ変換器間のチャネル間誤差が発生し、それらはＡ／Ｄ変換器の特性劣化の原因になる。チャネル間誤差の要因としては、変換ステージに使用される演算増幅器のオフセット誤差と、ＤＣ利得誤差、変換ステージに使用されるサンプリングキャパシタの誤差などが挙げられる。
【００４５】
本発明の実施の形態１では、Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分以下の時、制御信号１５によって、第２の単位Ａ／Ｄ変換器１２２を停止して、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２が時分割で並列処理をせず、第１の単位Ａ／Ｄ変換器１２１のみによってＡ／Ｄ変換を行なうようにさせることができる。
【００４６】
次に図３に変換ステージの回路ブロック図を示す。図３の変換ステージ２０は、第１ないし第ｍの変換ステージｓｔａ１ないしｓｔａｍ、第１ないし第ｍの変換ステージｓｔｂ１ないしｓｔｂｍ、及び第１ないし第ｍの変換ステージｓｔｎ１ないしｓｔｎｍの各々を、１つの回路ブロックで模式的に示したものである。変換ステージ２０は、サブＡ／Ｄ変換器２２ａ、サブＤ／Ａ変換器２４ａ、演算増幅器２６ａ、第１のキャパシタＣ１ａと第２のキャパシタＣ２ａと５つのスイッチｓｗ１ａ、ｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａ、ｓｗ５ａで構成される。
【００４７】
ここで、動作させない単位Ａ／Ｄ変換器は、制御信号１５によって少なくともアナログ入力信号のサンプリング用のスイッチｓｗ１ａないしｓｗ５ａを常時オフにしておけば良い。使用しない単位Ａ／Ｄ変換器をパワーダウンすることにより低消費電力化が可能である。
【００４８】
次に図４に、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の各変換ステージのタイミングチャートを示す。図４を用いて、図３の変換ステージ２０の動作について説明する。
【００４９】
図４に示すように、各変換ステージの動作タイミングは、サンプル期間Ｓａｍｐｌｅと、増幅期間Ｈｏｌｄの二つに分けることができる。クロックｃｌｋｓｔａ１は、変換ステージｓｔａ１の動作、クロックｃｌｋｓｔｂ１は、変換ステージｓｔｂ１の動作を示している。また、図３中でＳａｍｐｌｅ、Ｈｏｌｄと記載したスイッチが、それぞれサンプル期間Ｓａｍｐｌｅ、増幅期間Ｈｏｌｄでオンになる。
【００５０】
始めに、アナログ入力信号をサンプリングするサンプル期間Ｓａｍｐｌｅについて説明する。サンプル期間Ｓａｍｐｌｅでは、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａがオンになり、スイッチｓｗ２ａ、ｓｗ４ａはオフであるため、アナログ入力信号は、入力端子１１からサブＡ／Ｄ変換器２２ａと、二つのキャパシタＣ１ａとＣ２ａに入力される。また、サンプル期間Ｓａｍｐｌｅの終了で、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａはオフになる。スイッチをオフした時に発生する電荷注入（チャージインジェクション）の影響を除くために、スイッチｓｗ３ａをサンプル期間Ｓａｍｐｌｅよりも先にオフにすることも可能である。
【００５１】
続いて、増幅期間Ｈｏｌｄでは、スイッチｓｗ２ａ、ｓｗ４ａがオンとなり、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａはオフであるため、サブＤ／Ａ変換器２４ａの出力端子２３と、第１のキャパシタＣ１ａが接続され、演算増幅器２６ａの出力端子２７と、第２のキャパシタＣ２ａが接続される。この際、演算増幅器２６ａの入力端子２５は仮想接地になる。増幅期間Ｈｏｌｄの終了で、スイッチｓｗ２ａ、ｓｗ４ａはオフになる。これらのスイッチ動作は、全て同期して行われる。
【００５２】
サンプル期間Ｓａｍｐｌｅで、アナログ入力信号は、第１のキャパシタＣ１ａと、第２のキャパシタＣ２ａに印加され電荷が蓄えられる。同時に、サブＡ／Ｄ変換器２２ａは、アナログ入力信号を所定の基準電圧によってＡ／Ｄ変換を行う。続いて、サブＡ／Ｄ変換器２２ａによってＡ／Ｄ変換されたデータを、サブＤ／Ａ変換器２４ａによってＤ／Ａ変換を行い、増幅期間Ｈｏｌｄで加減算を行うための基準電圧を決定する。
【００５３】
増幅期間Ｈｏｌｄでは、サブＤ／Ａ変換器２４ａの出力端子２３と、第１のキャパシタＣ１ａが接続され、第２のキャパシタＣ２ａと、演算増幅器２６の出力端子２７とが接続される。この時、演算増幅器２６の入力端子２５は仮想接地であるので、第１のキャパシタＣ１ａには、サブＤ／Ａ変換器２４ａの出力の基準電圧に相当する電荷が蓄えられる。よって、第２のキャパシタＣ２ａには、第１のキャパシタＣ１ａにサンプル期間Ｓａｍｐｌｅで保存された電荷から、上記のサブＤ／Ａ変換器２４ａの出力の基準電圧に相当する第１のキャパシタＣ１ａに存在する電荷量を引いた残りの電荷が移動する。これらの回路動作において、第１と、第２のキャパシタＣ１ａ、Ｃ２ａのキャパシタ比を設定することによって、入力電圧を任意の倍率で増幅し、加減算をすることができ、所望の入出力伝達関数を得ることができる。
【００５４】
第１の単位Ａ／Ｄ変換器１２１の初段の第１の変換ステージｓｔａ１が、図４のクロックｃｌｋｓｔａ１で動作する場合、第２の変換ステージｓｔａ２はクロックｃｌｋｓｔａ２のように逆相で、以下の第３ないし第ｍの変換ステージｓｔａ３ないしｓｔａｍも同様に交互に逆相で動作する。また、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２で、時分割に並列処理を行なう場合は、第２の単位Ａ／Ｄ変換器１２２の初段の第１の変換ステージｓｔｂ１はクロックｃｌｋｓｔｂ１のように、第２の変換ステージｓｔｂ２はクロックｃｌｋｓｔｂ２のように動作し、クロックｃｌｋｓｔａ１と、ｃｌｋｓｔａ２とは、逆相で時分割動作を行なう。
【００５５】
本実施の形態１では、Ａ／Ｄ変換器１０の変換周波数、つまりクロックｍｃｌｋの周波数が、Ａ／Ｄ変換器１０の最大変換周波数の半分以下で動作する場合、複数の単位Ａ／Ｄ変換器のうち、第１の単位Ａ／Ｄ変換器１２１のみで動作を行うことによって、前述のように複数の単位Ａ／Ｄ変換器間のチャネル間誤差を削除することができ、高精度のＡ／Ｄ変換器を実現することができる。
【００５６】
これは、変換周波数に応じた制御信号１５を入力することで、第２の単位Ａ／Ｄ変換器１２２の全ての変換ステージｓｔｂ１ないしｓｔｂｍにおいて、少なくともスイッチｓｗ１ａ、ｓｗ４ａ、ｓｗ５ａをオフにすることにより、第１の単位Ａ／Ｄ変換器１２１のみで動作をさせるようにする。このように、第１の単位Ａ／Ｄ変換器１２１のみで動作をさせるとき、第２の単位Ａ／Ｄ変換器１２２のすべての変換ステージでスイッチをオフにするだけでなく、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１のみで、スイッチをオフにするようにしてもよい。
【００５７】
このように本実施の形態によれば、アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎによってディジタル出力信号に変換するＡ／Ｄ変換器１０であって、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎの各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号１５により、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、Ａ／Ｄ変換器が動作する変換周波数が最大変換周波数に比べ低速である場合であっても、制御信号により並列処理する単位Ａ／Ｄ変換器の数を減らす、もしくは一つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことによって、複数の単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。
【００５８】
（実施の形態２）
本発明の実施の形態２に係るＡ／Ｄ変換器を図５に示す。図５のＡ／Ｄ変換器１０は、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２と、マルチプレクサ回路１６、ＣＬＫ生成回路１７とから構成される。
【００５９】
図５において、第１、第２ないし第ｍ（ｍは２以上の整数）の演算増幅器ａｍｐ１、ａｍｐ２ないしａｍｐｍは、図３で示した演算増幅器２６ａに相当するものである。第１、第２ないし第ｍの演算増幅器ａｍｐ１、ａｍｐ２ないしａｍｐｍは、第１の単位Ａ／Ｄ変換器１２１の第１、第２ないし第ｍの変換ステージｓｔａ１、ｓｔａ２ないしｓｔａｍと、第２の単位Ａ／Ｄ変換器１２２の第１、第２ないし第ｍの変換ステージｓｔｂ１、ｓｔｂ２ないしｓｔｂｍとの間で、それぞれ半クロック交互に時分割で共有される。図５では簡単化のため、Ａ／Ｄ変換器１０が、第１の単位Ａ／Ｄ変換器１２１と、第２の単位Ａ／Ｄ変換器１２２の２列を有する場合の例を示したが、実施の形態１と同様にｎ列の単位Ａ／Ｄ変換器で構成し、隣り合う単位Ａ／Ｄ変換器の列間で演算増幅器の時分割共有を行うことが可能である。例えば、ｎ＝５のとき、第１ないし第５の単位Ａ／Ｄ変換器のうち、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の列間、及び第３、第４の単位Ａ／Ｄ変換器１２３、１２４の列間で演算増幅器の時分割共有を行ってもよく、また、第２、第３の単位Ａ／Ｄ変換器１２２、１２３の列間、及び第４、第５の単位Ａ／Ｄ変換器１２４、１２５の列間で演算増幅器の時分割共有を行うようにしてもよい。
【００６０】
実施の形態１で図３の変換ステージ２０の動作を説明したように、サンプル期間Ｓａｍｐｌｅでは、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａがオンになり、スイッチｓｗ２ａ、ｓｗ４ａはオフであるため、アナログ入力信号は入力端子１１からサブＡ／Ｄ変換器２２ａと、２つのキャパシタＣ１ａとＣ２ａに入力され、演算増幅器２６ａは、信号処理を行なっていない。また、図４で示したように、並列の単位Ａ／Ｄ変換器において隣り合う第１、第２の単位Ａ／Ｄ変換器１２１、１２２の第１の変換ステージｓｔａ１と、ｓｔｂ１は、半クロック毎に交互に増幅期間Ｈｏｌｄに移行するため、両者で交互に演算増幅器ａｍｐ１を使用することが可能である。
【００６１】
図６に、第１の単位Ａ／Ｄ変換器１２１の第１の変換ステージｓｔａ１と、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１との間で、演算増幅器ａｍｐ１を共有した場合の回路構成の一例を示す。同様にして、第１の単位Ａ／Ｄ変換器１２１の第２ないし第ｍの変換ステージｓｔａ２ないしｓｔａｍと、第２の単位Ａ／Ｄ変換器１２２の第２ないし第ｍの変換ステージｓｔｂ２ないしｓｔｂｍとの間で、それぞれ第２ないし第ｍの演算増幅器ａｍｐ２ないしａｍｐｍを共有する構成も可能である。また、簡単化のためサブＡ／Ｄ変換器は省略して図示している。また、図６中でＳａｍｐｌｅ、Ｈｏｌｄと記載したスイッチが、それぞれ図４のタイミングチャートと対応して、サンプル期間Ｓａｍｐｌｅ、増幅期間Ｈｏｌｄでオンになる。
【００６２】
演算増幅器を共有化した変換ステージ２１は、第１のキャパシタＣ１ａと、第２のキャパシタＣ２ａと、スイッチｓｗ１ａ、ｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａ、ｓｗ５ａと、第１のサブＤ／Ａ変換器２４ａとを有する変換ステージｓｔａ１と、第１のキャパシタＣ１ｂと、第２のキャパシタＣ２ｂと、スイッチｓｗ１ｂ、ｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂ、ｓｗ５ｂと、第２のサブＤ／Ａ変換器２４ｂとを有する変換ステージｓｔｂ１と、演算増幅器２６ａと、該演算増幅器２６ａを変換ステージｓｔａ１と変換ステージｓｔｂ１との間で共有化するためのスイッチｓｗ６ａ、およびスイッチｓｗ６ｂとで構成される。また、変換ステージｓｔａ１のスイッチｓｗ１ａないしｓｗ５ａは、第１のキャパシタＣ１ａと第１のサブＤ／Ａ変換器２４ａの参照電圧に接続するスイッチ回路を構成し、変換ステージｓｔｂ１のスイッチｓｗ１ｂないしｓｗ５ｂは、第１のキャパシタＣ１ｂと第２のサブＤ／Ａ変換器２４ｂの参照電圧に接続するスイッチ回路を構成するものとする。なお、演算増幅器の入力端子をリセットするためのスイッチを追加することも可能である。
【００６３】
変換ステージ２１の動作も、実施の形態１の図３の変換ステージ２０と同様に、図４のタイミングチャートで示すことができる。第１の単位Ａ／Ｄ変換器１２１の変換ステージｓｔａ１のサンプル期間Ｓａｍｐｌｅ  ａ１と、第２の単位Ａ／Ｄ変換器１２２の変換ステージｓｔｂ１の増幅期間Ｈｏｌｄ  ｂ１が等しく、逆相も同様である。サンプル期間Ｓａｍｐｌｅ  ａ１、つまりホールド期間Ｈｏｌｄ  ｂ１の時、スイッチｓｗ１ａ、ｓｗ３ａ、ｓｗ５ａと、スイッチｓｗ２ｂ、ｓｗ４ｂ、ｓｗ６ｂがオンになる。逆に、ホールド期間Ｈｏｌｄ  ａ１、つまりサンプル期間Ｓａｍｐｌｅ  ｂ１では、スイッチｓｗ２ａ、ｓｗ４ａ、ｓｗ６ａと、スイッチｓｗ１ｂ、ｓｗ３ｂ、ｓｗ５ｂがオンになる。このように、スイッチｓｗ６ａが増幅期間Ｈｏｌｄ  ａ１でオンになったとき、演算増幅器２６ａの入力端子と、変換ステージｓｔａ１のキャパシタとを接続し、スイッチｓｗ６ｂが増幅期間Ｈｏｌｄ  ｂ１でオンになったとき、演算増幅器２６ａの入力端子と、変換ステージｓｔｂ１のキャパシタとを接続することにより、演算増幅器２６ａを共有化して変換ステージとして動作することができる。
【００６４】
ここで、制御信号１５を入力することによって、第２の単位Ａ／Ｄ変換器１２２の第１の変換ステージｓｔｂ１の、少なくともスイッチｓｗ６ｂのみ、または少なくともスイッチｓｗ１ｂ、ｓｗ５ｂ、ｓｗ６ｂがオフになるようスイッチ制御を行なうことによって、第１の単位Ａ／Ｄ変換器１２１の変換ステージｓｔａ１ないしｓｔａｍのみで演算増幅動作を行なうことが可能である。このとき、第２の単位Ａ／Ｄ変換器１２２の全ての変換ステージｓｔｂ１ないしｓｔｂｍで、スイッチｓｗ６ｂのみ、またはスイッチｓｗ１ｂ、ｓｗ５ｂ、ｓｗ６ｂをオフになるようスイッチ制御を行なうことによって、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行うことが可能である。また、第１の単位Ａ／Ｄ変換器１２１のみを動作させるときに、同時に第１の単位Ａ／Ｄ変換器１２１の第１の変換ステージｓｔａ１のスイッチｓｗ６ａが常にオンになるよう制御してもよく、これにより、演算増幅器の入力端子におけるスイッチｓｗ６ａのオンオフによる雑音を削減し、安定した動作を行なうことができる。このとき、第１の単位Ａ／Ｄ変換器１２１の第２ないし第ｍの変換ステージｓｔａ２ないしｓｔａｍも同様に、スイッチｓｗ６ａを常にオンになるよう制御してもよく、続く第２の変換ステージｓｔａ２以降も同様に安定した動作をすることが可能である。
【００６５】
また、図６において、第２の単位Ａ／Ｄ変換器１２２のチャネルを使用しない場合、演算増幅器２６ａへの入力端子に接続されたスイッチｓｗ６ｂをオフにし、前記スイッチｓｗ６ｂに接続された第１のキャパシタＣ１ｂと、使用しない第２の単位Ａ／Ｄ変換器１２２のチャネルのための参照電圧との間にあるスイッチｓｗ２ｂをオフにするようにしてもよい。
【００６６】
なお、本発明の実施の形態２では、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する場合について説明したが、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうち、いずれかの単位Ａ／Ｄ変換器は隣り合う単位Ａ／Ｄ変換器の間で演算増幅器を時分割で共用し、他の単位Ａ／Ｄ変換器は隣り合う単位Ａ／Ｄ変換器の間で演算増幅器を共用しない構成にしてもよい。
【００６７】
このように本実施の形態によれば、アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器１２１、１２２によってディジタル出力信号に変換するＡ／Ｄ変換器１０であって、前記第１の単位Ａ／Ｄ変換器１２１は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第２の単位Ａ／Ｄ変換器１２２は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器１２１、１２２の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、隣り合う単位Ａ／Ｄ変換器が演算増幅器を時分割で共用する構成の場合において、システムの要求上Ａ／Ｄ変換器の変換周波数が最大変換周波数の半分より低速である場合には、１つの単位Ａ／Ｄ変換器でＡ／Ｄ変換処理を行なうことで、単位Ａ／Ｄ変換器間のチャネル間誤差を低減できるという効果がある。
【００６８】
（実施の形態３）
前記実施の形態１のＡ／Ｄ変換器は、第１の単位Ａ／Ｄ変換器１２１ないし第ｎの単位Ａ／Ｄ変換器１２ｎのｎ列で構成されており、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎの縦列接続の変換ステージにおいて、初段の変換ステージｓｔａ１でＡ／Ｄ変換が開始され、順次Ａ／Ｄ変換を行う構成である。
【００６９】
図７に示したように、本実施の形態３に係るＡ／Ｄ変換器では、アナログ入力信号が高周波の場合、単位Ａ／Ｄ変換器において縦列接続される変換ステージの初段にサンプル・ホールド回路ｓｈａ、ｓｈｂを有し、時分割に並列処理を行なうことが可能である。図７では簡単化のために、第１、第２の単位Ａ／Ｄ変換器１２１、１２２で構成しているが、単位Ａ／Ｄ変換器の数は３以上でも同様に構成することができる。
【００７０】
サンプル・ホールド回路ｓｈａ、ｓｈｂにおいても、変換ステージと同様に、チャネル間誤差が発生するため、並列処理を行なうと特性が劣化する可能性がある。そこで、本実施の形態３に係るＡ／Ｄ変換器では、実施の形態１と同様に、Ａ／Ｄ変換器の変換周波数に応じた制御信号１５によって、複数の単位Ａ／Ｄ変換器のうち、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換器の特性を高精度化することが可能である。
【００７１】
このように本実施の形態によれば、第１ないし第２の単位Ａ／Ｄ変換１２１、１２２は、その各々の前記変換ステージｓｔａ１、ｓｔｂ１の前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路ｓｈａ、ｓｈｂを、それぞれ有し、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１ないし第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、サンプル・ホールド回路ｓｈａ、ｓｈｂを有する場合において、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換処理を高精度化することができるという効果がある。
【００７２】
（実施の形態４）
前記実施の形態２のＡ／Ｄ変換器は、第１の単位Ａ／Ｄ変換器１２１、第２の単位Ａ／Ｄ変換器１２２で構成されており、第１、第２の単位Ａ／Ｄ変換器１２１ないし１２２の縦列接続の変換ステージにおいて、初段から変換ステージｓｔａ１で構成され、順次Ａ／Ｄ変換を行う構成である。
【００７３】
図８に示したように、実施の形態４に係るＡ／Ｄ変換器では、実施の形態３と同様に、第１、第２の単位Ａ／Ｄ変換器１２１、１２２において縦列接続される変換ステージの初段に、それぞれ第１、第２のサンプル・ホールド回路ｓｈａ、ｓｈｂを有する。第１ないし第ｎの演算増幅器ａｍｐ１、ａｍｐ２、ａｍｐ３ないしａｍｐｍは、第１、第２の単位Ａ／Ｄ変換器１２１、１２２の、第１ないし第ｍの変換ステージｓｔａ１ないしｓｔａｍと、第１ないし第ｍの変換ステージｓｔｂ１ないしｓｔｂｍとの間で、それぞれ半クロック交互に時分割で共有される。同様に、第１、第２のサンプル・ホールド回路ｓｈａ、ｓｈｂにおいても、演算増幅器ａｍｐ０を時分割で共有することが可能である。
【００７４】
実施の形態４に係るＡ／Ｄ変換器では、実施の形態２と同様に、変換周波数に応じた制御信号１５によって、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行い、Ａ／Ｄ変換の処理を高精度化することが可能である。
【００７５】
このように本実施の形態によれば、第１および第２の単位Ａ／Ｄ変換器１２１、１２２は、その変換ステージｓｔａ１、ｓｔｂ１の前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路ｓｈａ、ｓｈｂをそれぞれ有し、前記第１及び第２の単位Ａ／Ｄ変換器１２１、１２２の前記サンプル・ホールド回路ｓｈａ、ｓｈｂは、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器ａｍｐ０を備え、外部から入力されるＡ／Ｄ変換器１０の変換周波数に応じた制御信号１５により、前記第１および第２の単位Ａ／Ｄ変換器１２１、１２２のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定するようにしたので、変換周波数に応じた制御信号１５により、第１の単位Ａ／Ｄ変換器１２１のみでＡ／Ｄ変換を行なうようにして、Ａ／Ｄ変換の処理を高精度化することができるという効果がある。
【００７６】
（実施の形態５）
前記実施の形態１ないし４は、並列処理を行なう単位Ａ／Ｄ変換器の数を選択する制御信号１５は、Ａ／Ｄ変換器の外部から信号を入力する構成である。
【００７７】
本発明の実施の形態５は、Ａ／Ｄ変換器に供給するクロックを生成するＰＬＬ回路を搭載しているシステムにおいて、ＰＬＬの出力クロック周波数を決定する信号を用いてＡ／Ｄ変換器に入力する制御信号を生成する。
【００７８】
本発明の実施の形態５に係るＡ／Ｄ変換器の回路ブロック図を図９に示す。
【００７９】
図９において、Ａ／Ｄ変換器２００は、Ａ／Ｄ変換部１００と、ＰＬＬ回路９４と、制御回路９５とによって構成される。なお、Ａ／Ｄ変換部１００は、実施の形態１のＡ／Ｄ変換器１０と同様の構成であるとする。ＰＬＬ回路９４は、周波数選定信号９３によってＰＬＬ回路９４の出力信号クロックｍｃｌｋの周波数が決定され、Ａ／Ｄ変換部１００に変換クロックｍｃｌｋ９１として入力される。また、制御回路９５は、周波数選定信号９３が入力され、並列処理を行なう単位Ａ／Ｄ変換器の数を選択する制御信号９２を生成し、Ａ／Ｄ変換部１００に出力する。
【００８０】
本実施の形態５のＡ／Ｄ変換器では、Ａ／Ｄ変換部のクロックｍｃｌｋを供給するＰＬＬ回路９４に対して入力される周波数切り換え用の周波数選定信号９３が制御回路９５に入力されることで、上記の周波数選定信号９３を用いて制御信号を生成することにより、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器１０において動作させる単位Ａ／Ｄ変換器を選択することができる。
【００８１】
このように本実施の形態によれば、外部からＰＬＬ回路の出力クロック周波数を決定する周波数選定信号９３が入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのそれぞれに制御信号９２を出力する制御回路９５と、外部からＰＬＬ回路９４の出力クロック周波数を決定する周波数選定信号９３が入力され、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのそれぞれにＡ／Ｄ変換器の変換クロックを出力するＰＬＬ回路９４とを有し、ＰＬＬ回路の周波数を決定する周波数選定信号に基づき生成された制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから、並列処理を行なう単位Ａ／Ｄ変換器を選択するようにしたので、制御信号を生成する際に、Ａ／Ｄ変換器専用に別途、外部からＡ／Ｄ変換器の周波数を決定するための信号を入力する必要が無く、Ａ／Ｄ変換器１０において動作させる単位Ａ／Ｄ変換器を選択することができるという効果がある。
【００８２】
（実施の形態６）
前記実施の形態１、５では、動作する単位Ａ／Ｄ変換器の数を選択する制御信号１５は、Ａ／Ｄ変換器の外部から信号を入力する構成である。
【００８３】
本実施の形態６に係るＡ／Ｄ変換器においては、変換周波数を自動に検知して、単位Ａ／Ｄ変換器の数を選択する。
【００８４】
図１０は本発明の実施の形態６に係るＡ／Ｄ変換器の構成を示す図である。
【００８５】
図１０において、Ａ／Ｄ変換器３００は、Ａ／Ｄ変換部１００と、変換周波数検知回路３０とから構成される。なお、Ａ／Ｄ変換部１００は、実施の形態１のＡ／Ｄ変換器１０と同様の構成であるとする。
【００８６】
実施の形態１と同様に、アナログ入力信号は、Ａ／Ｄ変換部１００の入力端子１１に入力され、出力端子１４からディジタル出力信号として出力される。Ａ／Ｄ変換器１０の変換クロックｍｃｌｋは、Ａ／Ｄ変換器１０と、変換周波数検知回路３０とに入力される。変換周波数検知回路３０では、変換クロックｍｃｌｋの周波数検知を行い、制御信号３６を生成して出力する。制御信号３６は、前述の制御信号１５と同様に、Ａ／Ｄ変換部１００において動作させる単位Ａ／Ｄ変換器を選択する信号である。
【００８７】
図１１に図１０の変換周波数検知回路３０の一例の回路の詳細を示す。図１１において、変換周波数検知回路３０は、ｎ型トランジスタＭｎ１、Ｍｎ２、Ｍｎ３、ｐ型トランジスタＭｐ１、Ｍｐ２、インピーダンス素子Ｚ１、Ｚ２、キャパシタＣ３、演算増幅器３２ａ、サブＡ／Ｄ変換器３３ａ、および制御回路３４ａから構成される。前記インピーダンス素子には、通常単結晶シリコン抵抗や、多結晶シリコン抵抗等を使用する。
【００８８】
入力端子３１ａに参照電圧ｖｂが入力され、演算増幅器３２ａと、トランジスタＭｎ３とによって、端子３１ｂの電圧と、参照電圧ｖｂは仮想接地になる。インピーダンス素子Ｚ１には、端子３１ｂの電圧／インピーダンス素子Ｚ１のインピーダンス、の一定電流Ｉｒｅｆが流れる。
【００８９】
トランジスタＭｎ１と、Ｍｎ２のゲート端子には、クロックｍｃｌｋと、その反転クロックが入力される。トランジスタＭｎ１がオンの時、端子３１ｃの電圧はリセットされ、トランジスタＭｎ２がオンの時、キャパシタＣ３に対して電流Ｉｃｌｋが流れ、端子３１ｃの電圧は端子３１ｂと等しくなる。クロックｍｃｌｋの周波数に比例して、電流Ｉｃｌｋの平均値は大きくなる。
【００９０】
トランジスタＭｎ３と、Ｍｐ２に流れる電流は、電流Ｉｒｅｆと、Ｉｃｌｋの合計である。トランジスタＭｐ１には、トランジスタＭｐ２に流れる電流Ｉｒｅｆ＋Ｉｃｌｋをミラーした電流が流れる。トランジスタＭｐ１と、トランジスタＭｐ２のサイズを等しくした場合、両者にはほぼ同じ電流Ｉｒｅｆ＋Ｉｃｌｋが流れる。
【００９１】
インピーダンス素子Ｚ２には、電流Ｉｒｅｆ＋Ｉｃｌｋが流れ、端子３１ｄの電圧は、インピーダンス素子Ｚ２のインピーダンス×電流Ｉｒｅｆ＋Ｉｃｌｋで得られる電圧になる。つまり、電流Ｉｃｌｋがクロックｍｃｌｋの周波数に比例して得られるため、端子３１ｄの電圧値も、同様に周波数に依存する。
【００９２】
クロックｍｃｌｋの周波数に比例する端子３１ｄの電圧レベルをサブＡ／Ｄ変換器３３ａでＡ／Ｄ変換し、制御回路３４ａで制御信号３６を生成する。
【００９３】
以下は、実施の形態４の図８で示したＡ／Ｄ変換器１０を例に説明する。
【００９４】
実施の形態４で示したＡ／Ｄ変換器１０の構成の場合、Ａ／Ｄ変換部１００は、第１、第２の単位Ａ／Ｄ変換器１２１、１２２から構成される。そのため、本実施の形態６のＡ／Ｄ変換器３００の変換周波数検知回路３０のサブＡ／Ｄ変換器３３ａは、１ｂｉｔの分解能で、クロックｍｃｌｋの周波数が最大変換周波数の半分のときの周波数を判定できれば良い。クロックｍｃｌｋが最大変換周波数の半分の周波数以下になった場合、制御回路３４ａによって、第２の単位Ａ／Ｄ変換器１２２を停止させる制御信号３６を出力する。
【００９５】
以上のように本実施の形態によれば、クロックｍｃｌｋによってＡ／Ｄ変換器の変換周波数を検知する変換周波数検知回路３０を備え、該変換周波数検知回路３０は、Ａ／Ｄ変換器が変換処理を行なう変換周波数に基づき生成された制御信号３６によって、第１ないし第ｎの単位Ａ／Ｄ変換器１２１ないし１２ｎのうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択するようにしたので、システムから要求されるＡ／Ｄ変換器の変換周波数に対して、Ａ／Ｄ変換の処理の精度の面で最適な並列処理数を自動で選択し、高精度なＡ／Ｄ変換器を提供できるという効果がある。
【産業上の利用可能性】
【００９６】
本発明にかかるＡ／Ｄ変換器、及びＡ／Ｄ変換方法は、パイプラインＡ／Ｄ変換器を動作速度に対応して、最適な精度、消費電力で動作させることができ、パイプラインＡ／Ｄ変換器の用途、例えば、テレビやビデオの映像信号処理や無線ＬＡＮ等の通信信号処理を高速、低消費電力、低コストで行う上で有用である。
【符号の説明】
【００９７】
１０、２００、３００  Ａ／Ｄ変換器
１００  Ａ／Ｄ変換部
１２１、１２２ないし１２ｎ  単位Ａ／Ｄ変換器
２０、２１  変換ステージ
ｓｔａ１ないしｓｔａｎ  変換ステージ
ｓｔｂ１ないしｓｔｂｎ  変換ステージ
ｓｔｎ１ないしｓｔｎｎ  変換ステージ
１３ａ、１３ｂ、１３ｎ  ディジタル補正回路
ｆａｄａ、ｆａｄｂ、ｆａｄｎ  フラッシュＡ／Ｄ変換器
１６  マルチプレクサ回路
１７  ＣＬＫ生成回路
２２ａ、３３ａ  サブＡ／Ｄ変換器
２４ａ  サブＤ／Ａ変換器
２６ａ、３２ａ  演算増幅器
Ｃ１ａ、Ｃ２ａ、Ｃ１ｂ、Ｃ２ｂ、Ｃ３  キャパシタ
ｓｗ１ａないしｓｗ６ａ  スイッチ
ｓｗ１ｂないしｓｗ６ｂ  スイッチ
ａｍｐ０ないしａｍｐｎ  演算増幅器
３４ａ  マルチプレクサ回路
３０  変換周波数検知回路
９４  ＰＬＬ回路
９５  制御回路
Ｚ１、Ｚ２  インピーダンス素子
Ｍｎ１ないしＭｎ３、Ｍｐ１、Ｍｐ２  トランジスタ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器であって、
前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有し、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器であって、
前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するものであり、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１に記載のＡ／Ｄ変換器において、
前記第１ないし第ｎの単位Ａ／Ｄ変換器は、その各々の前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路を、それぞれ有し、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２に記載のＡ／Ｄ変換器において、
前記第１および第２の単位Ａ／Ｄ変換器は、その前記第１の変換ステージの前段に、アナログ入力信号をサンプリングするサンプル・ホールド回路をそれぞれ有し、
前記第１及び第２の単位Ａ／Ｄ変換器の前記サンプル・ホールド回路は、該両サンプル・ホールド回路の間で、半クロック周期毎に、該各サンプル・ホールド回路のための演算増幅動作を行う演算増幅器を備え、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１に記載のＡ／Ｄ変換器において、
第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかの変換ステージで演算増幅する演算増幅器を有し、
Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項３に記載のＡ／Ｄ変換器において、
第１ないし第ｎの単位Ａ／Ｄ変換器のうち少なくとも２つ以上の単位Ａ／Ｄ変換器は、隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および変換ステージ間に設けられた、半クロック周期毎に、隣接する２つの単位Ａ／Ｄ変換器のうちのいずれかのサンプル・ホールド回路および変換ステージで演算増幅する演算増幅器を有し、
Ａ／Ｄ変換器の変換周波数に応じた制御信号により前記第１ないし第ｎの単位Ａ／Ｄ変換器から単位Ａ／Ｄ変換器を選択し、並列処理を行なう複数の単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項２に記載のＡ／Ｄ変換器において、
隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、
前記隣接する２つの単位Ａ／Ｄ変換器の各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、
並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器の各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の各段の変換ステージを選択し、これらにおける前記スイッチをオフとする、
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項４に記載のＡ／Ｄ変換器において、
隣接する２つの単位Ａ／Ｄ変換器の各変換ステージは、第１のキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧に接続される各スイッチ回路を、有し、
前記隣接する２つの単位Ａ／Ｄ変換器の前記サンプル・ホールド回路および各段の変換ステージは、前記共有される演算増幅器の入力端子に、それぞれ時分割で接続される各スイッチを、有し、
並列処理を行わない単位Ａ／Ｄ変換器では、該単位Ａ／Ｄ変換器のサンプル・ホールド回路および各段の変換ステージの前記演算増幅器の入力端子に時分割で接続する前記スイッチをオフにするよう、外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、該隣接する単位Ａ／Ｄ変換器のいずれか一方の前記サンプル・ホールド回路および各段の変換ステージを選択し、これらにおける前記スイッチをオフとする、
ことを特徴とするＡ／Ｄ変換器。
【請求項９】
入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換器において、
前記演算増幅器への入力端子に接続されたスイッチと、
前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチとを有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１０】
請求項１から９のいずれかに記載のＡ／Ｄ変換器において、
外部から入力されるＰＬＬ回路の出力クロック周波数を決定する周波数選定信号に応じた制御信号を、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれに出力する制御回路と、
前記外部から入力される周波数選定信号が入力され、前記第１ないし第ｎの単位Ａ／Ｄ変換器のそれぞれにＡ／Ｄ変換器の変換クロックを出力する前記ＰＬＬ回路とを有し、
前記周波数選定信号に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を選択する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１１】
請求項１から９のいずれかに記載のＡ／Ｄ変換器において、
Ａ／Ｄ変換器の変換周波数を検知する検知回路を備え、
該検知回路は、Ａ／Ｄ変換器の変換周波数に応じた制御信号によって、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから、並列処理を行なう複数の単位Ａ／Ｄ変換器を決定する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１２】
アナログ入力信号を、時分割で並列処理を行なう第１ないし第ｎの単位Ａ／Ｄ変換器（ｎは２以上の整数）によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、
前記第１ないし第ｎの単位Ａ／Ｄ変換器の各々は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の変換ステージを有するＡ／Ｄ変換器を用いて、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１ないし第ｎの単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換方法。
【請求項１３】
アナログ入力信号を、時分割で並列処理を行なう第１、第２の単位Ａ／Ｄ変換器によってディジタル出力信号に変換するＡ／Ｄ変換器を用いたＡ／Ｄ変換方法であって、
前記第１の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第１の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第２の単位Ａ／Ｄ変換器は、縦列接続された第１ないし第ｍ（ｍは２以上の整数）の該第２の単位Ａ／Ｄ変換器用の変換ステージを有し、
前記第１および第２の単位Ａ／Ｄ変換器のおのおのの変換ステージは、半クロック周期毎に、該第１および第２の単位Ａ／Ｄ変換器の変換ステージのいずれか一方のために演算増幅動作を行う演算増幅器を、共有するＡ／Ｄ変換器を用いて、
外部から入力されるＡ／Ｄ変換器の変換周波数に応じた制御信号により、前記第１および第２の単位Ａ／Ｄ変換器のうちから単位Ａ／Ｄ変換器を選択し、動作する単位Ａ／Ｄ変換器の数を設定する、
ことを特徴とするＡ／Ｄ変換方法。
【請求項１４】
入力されたアナログ信号を、時分割で動作する少なくとも２つのチャネルを用い、前記２つのチャネル間で演算増幅器を時分割で使用することにより共用して、ディジタル信号に変換するＡ／Ｄ変換方法において、
前記２つのチャネルの一方のみの動作で十分な変換周波数の場合は、
使用しないチャネルのための、前記演算増幅器への入力端子に接続されたスイッチをオフにし、
前記スイッチの前記演算増幅器への入力端子と反対側端に接続されたキャパシタと、前記入力されたアナログ信号をサブＡ／Ｄ変換器でＡ／Ｄ変換した信号をサブＤ／Ａ変換器でＤ／Ａ変換した参照電圧との間に設けられたスイッチをオフにする、
ことを特徴とするＡ／Ｄ変換方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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