【手続補正書】
【提出日】平成17年10月5日(2005.10.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数の接続されたマルチプロセッサノードのそれぞれが少なくとも１つのプロセッサと共用メモリの一部分とを含んでいるコンピュータシステムであって、
少なくとも一つのプロセッサは複数の参照情報を発生し、コンピュータシステムの複数のチャンネルはコンピュータシステムを通って前記の参照情報への論理的に独立しているパスを与えているコンピュータシステムにおいて、
前記の共用メモリの部分へ参照情報の順序を対応ノードにおいて与えるシリアル化ポイントと、
当該対応ノードへ順序付けされた参照情報を運ぶ第1チャンネルと、
当該対応ノードへ他の参照情報を運ぶ第２チャンネルと、
各ノードに関連した追跡機構と
を備え、この追跡機構は前記の第1チャンネルにおける順序付けされた参照情報に対し第2チャンネルにおける前記の共用メモリの部分へのリモートな関連参照情報のシリアル位置を認識することを特徴とするコンピュータシステム。
【請求項２】  追跡機構は少なくとも一つの順序付けされたチャンネル上の参照情報の順序を認識し、他のチャンネル上のトランザクションため当該順序を再編成する請求項１に記載のコンピュータシステム。
【請求項３】  順序付けされた参照情報に対応するメモリの共用部分と関連のマルチプロセッサノードの追跡機構へ順序付けされた参照情報が関連のリモートな参照情報を持つことを指示する指示手段を、共用メモリの部分へのリモートな参照情報毎に備えている請求項２に記載のコンピュータシステム。
【請求項４】  指示手段は、追跡機構へ少なくとも一つの順序付けされたチャンネル上で発生されたコマンドを含む請求項３に記載のコンピュータシステム。
【請求項５】  追跡機構は、複数のエントリーを更に備え、各エントリーは、別のマルチプロセッサノードのメモリ位置をアドレスする参照情報のアドレスを記憶するためのものであり、そして各エントリーは、関連する要求の状態を指示するための複数の状態ビットを更に含む請求項４に記載のコンピュータシステム。
【請求項６】  追跡機構は、順序付けされたチャンネル上のコマンドがマルチプロセッサノードへ戻されたかどうかを指示する第1状態のビットセットを含む請求項５に記載のコンピュータシステム。
【請求項７】  追跡機構は、リモートな参照情報がマルチプロセッサノードへ戻されたかどうかを指示する第２状態のビットセットと、状態ビットセットの中の第1と第2ビットの両方を有するトランザクションテーブルからエントリを取除く手段とを含む請求項６に記載のコンピュータシステム。
【請求項８】  追跡機構に記憶されたアドレスへ発生される要求であって、順序付けされたチャンネル上のコマンドの受信を指示するためにそのアドレスに対応する追跡機構の第１ビットがセットされる前に受け取られた要求を無視するための手段を更に備えた請求項７に記載のコンピュータシステム。
【請求項９】  無視された要求は無効要求である請求項８に記載のコンピュータシステム。
【請求項１０】  アドレスへ発生された要求を無視する手段は、その要求を発生したプロセッサがそのアドレスを追跡機構に入力させたプロセッサに対応する場合だけその要求を無視する請求項８に記載のコンピュータシステム。
【請求項１１】  追跡機構に記憶されたアドレスへ発生される参照情報を、順序付けされたチャンネル上のコマンドが受け取られるまで遅延する手段を更に備え、その参照情報は、そのアドレスに対応する追跡機構の第１ビットがセットされる前に受け取られている請求項７に記載のコンピュータシステム。
【請求項１２】  アドレスに関連した所望のバージョンのデータがマルチプロセッサノードへ戻されるまで参照情報を更に遅延させる請求項１１に記載のコンピュータシステム。
【請求項１３】  アドレスを追跡機構へ入れるようにした複数のプロセッサの一つへそのアドレスに関連したデータの所望のバージョンが戻されるまで参照情報を更に遅延させる請求項１１に記載のコンピュータシステム。
【請求項１４】  マルチプロセッサコンピュータシステムの共通のアドレスへ発生される複数の要求間の順序を維持する方法であって、前記のマルチプロセッサコンピュータシステムは、スイッチを経て接続された複数のマルチプロセッサノードを備え、マルチプロセッサノードの各々は、少なくとも１つのプロセッサと共用メモリの一部分とを含んでいる要求間の順序維持方法において、
前記のマルチプロセッサノードの各々から前記のスイッチへ送られる要求のアドレスリストを維持して、リモートマルチプロセッサノードの共用メモリの一部分における各アドレスに対して要求の相対的な順序を識別し、そして要求の相対的な順序と関連のリモートな要求を追跡して要求の相対的な順序に対してリモートな要求のシリアル位置を識別することを特徴とする方法。
【請求項１５】  要求のアドレスのリストは少なくとも一つの順序付けされたチャンネルにおける参照情報の順序を認識するようにして、その順序が他のチャンネル上のトランザクションのため再編成されるようにした請求項１４に記載の方法。
【請求項１６】  共用メモリの部分へのリモートな参照情報毎に、順序付けされた参照情報に対応するメモリの共用部分に関連したマルチプロセッサノードのアドレスリストへ、その順序付けされた参照情報が対応するリモートな参照情報を有することを指示する段階を更に含む請求項１５に記載の方法。
【請求項１７】  指示段階が更に、少なくとも１つの順序付けされたチャンネル上でアドレスリストへコマンドを発生する段階を含む請求項１６に記載の方法。
【請求項１８】  アドレスリストは複数のエントリーを備え、各エントリーは、別のマルチプロセッサノードのメモリ位置をアドレスする参照情報のアドレスを記憶するためのものであり、そして関連する要求の状態を指示するための複数の状態ビットを含んでいる請求項１７に記載の方法。
【請求項１９】  状態ビットは、順序付けされたチャンネルのコマンドがマルチプロセッサノードに返送されたかどうかを示す第１ビットセットを更に含んでいる請求項１８に記載の方法。
【請求項２０】  状態ビットは、リモートな参照情報がマルチプロセッサノードに返送されたかどうかを指示するための第２ビットセットを更に含み、そして前記の方法は、状態ビットのセットの第１ビットと第２ビットの両方を有するトランザクションテーブルからエントリーを除去する段階を更に含んでいる請求項１９に記載の方法。
【請求項２１】  アドレスリストに記憶されたアドレスへ発生される要求であって、順序付けされたチャンネルにおけるコマンドの受信を指示するためにそのアドレスに対応するアドレスリストの第１ビットがセットされる前に受け取られた当該要求を無視する段階を更に含む請求項２０に記載の方法。
【請求項２２】  無視される要求は無効の要求である請求項２１に記載の方法。
【請求項２３】  アドレスへ発生された要求を無視する段階は、その要求を発生したプロセッサが、そのアドレスをアドレスリストに入力させたプロセッサに対応する場合だけ要求を無視する請求項２２に記載の方法。
【請求項２４】  アドレスリストに記憶されたアドレスへ発生される参照情報を、順序付けされたチャンネルのコマンドが受け取られるまで遅延する段階を更に含み、当該参照情報は、そのアドレスに対応するアドレスリストの第1ビットがセットされる前に受け取られている請求項２３に記載の方法。
【請求項２５】  参照情報は、アドレスに関連したデータの所望のバージョンがマルチプロセッサノードに返送されるまで更に遅延される請求項２４に記載の方法。
【請求項２６】  参照情報は、アドレスに関連したデータの所望のバージョンが、そのアドレスをアドレスリストに入力させた複数のプロセッサの１つに返送されるまで更に遅延される請求項２５に記載の方法。