【手続補正書】
【提出日】平成16年10月25日(2004.10.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の参照電位を発生する第１の参照電位発生手段と、
前記第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、
前記第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、
テストモード信号が非活性時には前記第１の比較手段の出力に応じて前記第１の出力ノードに第１の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第１の比較手段の比較結果にかかわらず前記第１の出力ノードと前記第１の電源ノードとを接続する第１の駆動手段と、
前記第１の出力ノードとは別に設けられる第２の出力ノード上の電位と前記第２の参照電位とを比較する第２の比較手段と、
前記テストモード信号が非活性時には前記第２の比較手段の出力に応じて前記第２の出力ノードに第２の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第２の比較手段の比較結果にかかわらず前記第２の出力ノードと前記第２の電源ノードとを接続する第２の駆動手段とを備える、半導体装置。
【請求項２】
前記第１の駆動手段は、
前記第１の電源ノードの電位をソースに受けドレインに前記第１の出力ノードが結合されゲートに前記第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含み、
前記第２の駆動手段は、
前記第２の電源ノードの電位をソースに受けドレインに前記第２の出力ノードが結合されゲートに前記第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第２のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第２のスイッチ手段とを含む、請求項１に記載の半導体装置。
【請求項３】
第１の参照電位を発生する第１の参照電位発生手段と、
前記第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、
前記第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、
テストモード信号が非活性時には前記第１の比較手段の出力に応じて前記第１の出力ノードに第１の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第１の比較手段の比較結果にかかわらず前記第１の出力ノードと前記第１の電源ノードとを接続する第１の駆動手段と、
前記第１の出力ノードとは別に設けられる第２の出力ノード上の電位と前記第２の参照電位とを比較する第２の比較手段と、
前記テストモード信号が非活性時には前記第２の比較手段の出力に応じて前記第２の出力ノードに前記第２の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第２の比較手段の比較結果にかかわらず前記第２の出力ノードの電位を前記第２の電源ノードの電位から所定の電位差だけ低く設定する第２の駆動手段とを備える、半導体装置。
【請求項４】
前記第１の駆動手段は、
前記第１の電源ノードの電位をソースに受けドレインに前記第１の出力ノードが結合されゲートに前記第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含み、
前記第２の駆動手段は、
前記第２の電源ノードの電位をソースに受けドレインに前記第２の出力ノードが結合されゲートに前記第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第２のＰチャネルＭＯＳトランジスタのゲートとドレインを接続する第２のスイッチ手段とを含む、請求項３に記載の半導体装置。
【請求項５】
前記第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合され、かつ前記第１および第２の電源ノードが電源配線により相互接続される、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電源ノードと前記第２の電源ノードとの間に結合され、前記テストモード信号の活性化に応じて非導通状態となりかつ前記テストモード信号の非活性化に応じて導通状態となる接続手段をさらに備え、
前記第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合される、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１、第２の比較手段の各々は、前記テストモード信号の活性化に応じて動作電源電流を遮断するＭＯＳトランジスタを含む、請求項１〜６のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
比較器２２００は、基準電圧Ｖｒｅｆをゲートに受けるソースが接地電位Ｖｓｓと結合されたＮチャネルトランジスタＮ３と、基準電圧Ｖｒｅｆをゲートに受けＮチャネルトランジスタＮ３のドレインとノードＧ１を接続するＮチャネルトランジスタＮ１と、内部電源電位Ｉｎｔ．Ｖｃｃをゲートに受けソースがＮチャネルトランジスタＮ３のドレインに接続されるＮチャネルトランジスタＮ２と、ＮチャネルトランジスタＮ２のドレインの電位をゲートに受けＮチャネルトランジスタＮ２のドレインと外部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトランジスタＰ２と、ＮチャネルトランジスタＮ２のドレインの電位をゲートに受けノードＧ１と外部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトランジスタＰ１とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
【課題を解決するための手段】
請求項１に記載の半導体装置は、第１の参照電位を発生する第１の参照電位発生手段と、第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、テストモード信号が非活性時には第１の比較手段の出力に応じて第１の出力ノードに第１の電源ノードから電流を供給し、テストモード信号が活性時には第１の比較手段の比較結果にかかわらず第１の出力ノードと第１の電源ノードとを接続する第１の駆動手段と、第１の出力ノードとは別に設けられる第２の出力ノード上の電位と第２の参照電位とを比較する第２の比較手段と、テストモード信号が非活性時には第２の比較手段の出力に応じて第２の出力ノードに第２の電源ノードから電流を供給し、テストモード信号が活性時には第２の比較手段の比較結果にかかわらず第２の出力ノードと第２の電源ノードとを接続する第２の駆動手段とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、第１の駆動手段は、第１の電源ノードの電位をソースに受けドレインに第１の出力ノードが結合されゲートに第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含み、第２の駆動手段は、第２の電源ノードの電位をソースに受けドレインに第２の出力ノードが結合されゲートに第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第２のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第２のスイッチ手段とを含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
請求項３に記載の半導体装置は、第１の参照電位を発生する第１の参照電位発生手段と、第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、テストモード信号が非活性時には第１の比較手段の出力に応じて第１の出力ノードに第１の電源ノードから電流を供給し、テストモード信号が活性時には第１の比較手段の比較結果にかかわらず第１の出力ノードと第１の電源ノードとを接続する第１の駆動手段と、第１の出力ノードとは別に設けられる第２の出力ノード上の電位と第２の参照電位とを比較する第２の比較手段と、テストモード信号が非活性時には第２の比較手段の出力に応じて第２の出力ノードに第２の電源ノードから電流を供給し、テストモード信号が活性時には第２の比較手段の比較結果にかかわらず第２の出力ノードの電位を第２の電源ノードの電位から所定の電位差だけ低く設定する第２の駆動手段とを備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置の構成に加えて、第１の駆動手段は、第１の電源ノードの電位をソースに受けドレインに第１の出力ノードが結合されゲートに第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含み、第２の駆動手段は、第２の電源ノードの電位をソースに受けドレインに第２の出力ノードが結合されゲートに第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第２のＰチャネルＭＯＳトランジスタのゲートとドレインを接続する第２のスイッチ手段とを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
請求項５に記載の半導体装置は、請求項１〜４のいずれか１項に記載の半導体装置の構成に加えて、第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合され、かつ第１および第２の電源ノードが電源配線により相互接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
請求項６に記載の半導体装置は、請求項１〜４のいずれか１項に記載の半導体装置の構成に加えて、第１の電源ノードと第２の電源ノードとの間に結合され、テストモード信号の活性化に応じて非導通状態となりかつテストモード信号の非活性化に応じて導通状態となる接続手段をさらに備え、第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
請求項７に記載の半導体装置は、請求項１〜６のいずれか１項に記載の半導体装置の構成に加えて、第１、第２の比較手段の各々は、テストモード信号の活性化に応じて動作電源電流を遮断するＭＯＳトランジスタを含む。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
半導体装置１０００は、外部から与えられたデータを記憶するメモリセルアレイ１６と、メモリセルアレイ１６のアドレスを指定するアドレス信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｉを受ける行および列アドレスバッファ６と、行および列アドレスバッファ６から供給される行アドレス信号に応答してメモリセルアレイの複数のワード線のうちの１つを選択して駆動する行デコーダ１０と、行および列アドレスバッファ６から供給される列アドレス信号に応答してメモリセルアレイ１６の複数のビット線対のうちの１つを選択する列デコーダ８と、メモリセルアレイのビット線対間の電位差を増幅するセンスアンプ１４と、外部から入力された入力データＤＱ１〜ＤＱ４を受け増幅する入力バッファ１８と、外部に出力データＤＱ１〜ＤＱ４を出力する出力バッファ２０と、列デコーダによって選択されたビット線対を入力バッファおよび出力バッファと接続する入出力回路１２とを備える。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
半導体装置１０００は、列アドレスストローブ信号ＣＡＳおよび行アドレスストローブ信号／ＲＡＳを受け内部回路の動作タイミングを発生するクロック発生回路２と、書込制御信号／Ｗを受けその値に応じて入力バッファ出力バッファを活性化／不活性化させるゲート回路４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、Ｅｘｔ．ＶｃｃＳおよび接地電位Ｖｓｓを受け内部電源電位Ｉｎｔ．ＶｃｃＰ、Ｉｎｔ．ＶｃｃＳを発生する電圧降下回路１１００と、内部電源電位Ｉｎｔ．ＶｃｃＰ、外部電源電位Ｅｘｔ．ＶｃｃＰおよびアドレス信号を受けバーンインモード検知信号ＳＴＲを発生するＳＴＲ信号制御回路２２とをさらに備える。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
そして、図１中斜線で示すように、メモリセルアレイ１６およびセンスアンプ１４には消費電流低減のため、内部電源電位Ｉｎｔ．ＶｃｃＰに比べて低い電位である内部電源電位Ｉｎｔ．ＶｃｃＳが供給され、行デコーダ１０と列デコーダ８と入出力回路１２と行および列アドレスバッファ６と入力バッファ１８と出力バッファ２０とには、高速動作実現のため内部電源電位Ｉｎｔ．ＶｃｃＰが与えられている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図２は、図１における電圧降下回路１１００の構成を説明する概略図である。
図２を参照して、電圧降下回路１１００は外部電源電位Ｅｘｔ．ＶｃｃＰと接地電位とを結合するキャパシタ３２と、内部電源電位Ｉｎｔ．ＶｃｃＰと接地電位を結合するキャパシタ３６と、外部電源電位Ｅｘｔ．ＶｃｃＳと接地電位とを結合するキャパシタ３４と、内部電源電位Ｉｎｔ．ＶｃｃＳと接地電位を結合するキャパシタ３８と、外部電源電位と接地電位とを受け基準電位Ｖ１を発生する電圧発生回路４４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、接地電位および基準電位Ｖ１を受け参照電位ＶｒｅｆＰを発生するＶｒｅｆＰ発生回路４０と、参照電位ＶｒｅｆＰを受けバーンインモード検知信号ＳＴＲおよび活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＰを出力する差動アンプ４２と、外部電源電位Ｅｘｔ．ＶｃｃＳ、接地電位および基準電位Ｖ１を受け参照電位ＶｒｅｆＳを発生するＶｒｅｆＳ発生回路４８と、参照電位ＶｒｅｆＳを受けバーンインモード検知信号ＳＴＲおよび活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＳを発生する差動アンプ４６とを含む。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
このように、Ｐチャネルトランジスタ１１０を導通状態として内部電源電位Ｉｎｔ．Ｖｃｃを外部電源電位Ｅｘｔ．Ｖｃｃと等しくするのは次の理由による。すなわち、電圧降下回路１１００は通常動作時には、外部電源電位Ｅｘｔ．Ｖｃｃを降圧して一定の内部電源電位Ｉｎｔ．Ｖｃｃとするため、そのままでは内部回路の信頼性試験に必要な十分な高電圧を内部回路に与えることができないからである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図８、図９を参照して、時刻ｔ１以前は通常動作時はノードＮＤ３は抵抗として設けられたＮチャネルトランジスタ１９０〜１９２を通してＬレベルに維持されている。Ｎチャネルトランジスタ１９０〜１９２は消費電力を抑えるため抵抗値が大きいものを使用している。このため信号ＳＶＩＨも通常はＬレベルに維持される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
時刻ｔ１において外部アドレスピンに過剰電圧が入力されアドレス信号Ｅｘｔ．Ａ１の電位が上昇する。この電位がＮチャネルトランジスタ１７４、１７６およびＰチャネルトランジスタ１７８のしきい値によって決まる所定の電位分だけ外部電源電位Ｅｘｔ．ＶｃｃＰに対して高くなるとノードＮＤ３の電位はＨレベルになる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
次に時刻ｔ２において、書込制御信号／ＷＥ，カラムアドレスストローブ信号／ＣＡＳがＬレベルの間にロウアドレスストローブ信号／ＲＡＳが立下がるとテストモード開始信号ＴＥＮＴにパルスが生じる。このとき信号ＳＶＩＨはＨレベルであるためＮＡＮＤ回路１４４の出力は一瞬ＬレベルとなりＮＡＮＤ回路１４６、１５０により構成されるラッチ回路のデータを反転させバーンイン検知信号ＳＴＲがＨレベルとなる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
次に時刻ｔ３においてアドレス信号Ｅｘｔ．Ａ１がＬレベルに立下がる。これを受けＰチャネルトランジスタ１７８はオフ状態となりノードＮＤ３の電位は高いチャネル抵抗を有するＮチャネルトランジスタ１９０〜１９２を通じて電位が降下し始める。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
【発明の効果】
請求項１および２に記載の半導体装置は、内部電源電位を発生する電圧降下回路の出力ドライブ用のＰチャネルトランジスタを導通させることで、新たに外部電源電位線と内部電源電位線とをバーンイン試験時に導通させる素子が不要なので面積的に有利である。また請求項７に記載の半導体装置は、バーンイン試験時に比較器自身を不活性化させる構成をとるので、比較器出力がトランスファゲートを介することなく直接ドライブ用のＰチャネルトランジスタのゲートに与えられるため、通常動作時の電圧降下回路の応答性に悪影響を与えない。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
請求項６に記載の半導体装置は、請求項１〜４のいずれかに記載の半導体装置の奏する効果に加えて、バーンイン試験時には２つの外部電源電位に異なる電位を与えることによりメモリセルアレイに加わる内部電源電位と周辺回路に加わる内部電源電位に別電位を与えることができる。したがって通常動作時に即したストレス条件が実現できるとともに、メモリセルアレイの試験条件と周辺回路の試験条件とを独立して変えることも可能となる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
請求項６に記載の半導体装置は、請求項１〜４のいずれかに記載の半導体装置の奏する効果にさらに加えて、通常動作時は２つの外部電源電位線を半導体装置内部で接続するので外部からのサージ等に対してより信頼性を高くできる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
請求項３および４記載の半導体装置は、バーンイン試験時には周辺回路には外部電源電位が与えられメモリセルアレイには外部電源電位から所定の電位だけ電圧降下した内部電源電位が与えられるため、通常動作時に即したストレス条件が実現できる。このとき外部から与える外部電源電位は１種類でよい。