【手続補正書】
【提出日】平成16年2月26日(2004.2.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕ膜を堆積し、還元性雰囲気下で熱処理する工程と、
（ｆ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｇ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２】
前記工程（ｅ）は、前記Ｒｕ膜の堆積と、前記熱処理とを繰り返すことにより、前記孔の側壁および底部に、Ｒｕ膜の積層膜を形成する工程を含む請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、
（ｆ）前記Ｒｕ膜を還元性雰囲気下で熱処理する工程と、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、
（ｆ）前記Ｒｕ膜に還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に孔を形成する工程と、
（ｃ）前記孔の側壁および底部に、第１導電膜を堆積し、還元性雰囲気下で熱処理する工程と、
（ｄ）前記第１導電膜上に絶縁膜を形成する工程と、
（ｅ）前記絶縁膜上に第２導電膜を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、
（ｆ）前記孔の側壁および底部に、スパッタ法により第３導電膜を形成する工程、
を有する半導体集積回路装置の製造方法。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、
前記第１導電膜はＲｕ膜を含み、
前記還元性雰囲気下で熱処理により、前記Ｒｕ膜中の不純物が取り除かれる半導体集積回路装置の製造方法。
【請求項８】
請求項５記載の半導体集積回路装置の製造方法において、
前記工程（ｃ）は、前記第１導電膜の堆積と、前記熱処理とを繰り返すことにより、前記孔の側壁および底部に、前記第１導電膜の積層膜を形成する工程を含む半導体集積回路装置の製造方法。
【請求項９】
請求項５〜８のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１導電膜は、容量素子の下部電極であり、
前記絶縁膜は、前記容量素子の容量絶縁膜であり、
前記第２導電膜は、前記容量素子の上部電極である半導体集積回路装置の製造方法。
【請求項１０】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕ膜を堆積する工程と、
（ｆ） 還元性雰囲気下で熱処理を行い、前記Ｒｕ膜中の不純物を取り除く工程と、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項１１】
（ａ）半導体基板の主表面にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜中に孔を形成する工程と、
（ｄ）前記孔の側壁および底部に、Ｒｕ膜を堆積し、還元性雰囲気下で熱処理する工程と、
（ｅ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｆ）前記容量絶縁膜上に上部電極を形成する工程と、
を有し、
前記ＭＩＳＦＥＴのソース、ドレイン領域と、前記Ｒｕ膜とは電気的に接続される半導体集積回路装置の製造方法。
【請求項１２】
（ａ）半導体基板上にＲｕ膜を堆積し、還元性雰囲気下で熱処理することで下部電極を形成する工程と、
（ｂ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｃ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記容量絶縁膜形成工程の前に、前記Ｒｕ膜堆積と前記熱処理とを繰り返すことにより、前記Ｒｕ膜の積層膜を形成する半導体集積回路装置の製造方法。
【請求項１４】
請求項１、２及び５〜１３のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記熱処理の工程は、前記還元性雰囲気下で熱処理を行った後、非酸化性雰囲気で行う熱処理を含む半導体集積回路装置の製造方法。
【請求項１５】
請求項１、２及び５〜１４のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記還元性雰囲気下での熱処理により、前記Ｒｕ膜中の不純物が取り除かれる半導体集積回路装置の製造方法。
【請求項１６】
請求項１〜４及び１０〜１５のいずれか一項に記載の半導体集積回路装置の製造方法において、さらに、
前記容量絶縁膜形成前に、前記Ｒｕ膜の表面に酸化タンタル膜を堆積し、前記酸化タンタル膜を窒化処理して前記酸化タンタル膜を窒化タンタルに変える工程を有する半導体集積回路装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記還元性雰囲気はＮＨ3を含む半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
前記非酸化性雰囲気はＮ2を含む半導体集積回路装置の製造方法。
【請求項１９】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕ膜の堆積と、熱処理工程を繰り返すことによりＲｕ膜の積層膜を形成する工程と、
（ｆ）前記Ｒｕ膜の積層膜上に容量絶縁膜を形成する工程と、
（ｇ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２０】
（ａ）半導体基板上にＲｕ膜の堆積と、熱処理工程を繰り返すことによりＲｕ膜の積層膜からなる下部電極を形成する工程と、
（ｂ）前記Ｒｕ膜の積層膜上に容量絶縁膜を形成する工程と、
（ｃ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたシリコンプラグを形成する工程と、
（ｃ）前記シリコンプラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、
（ｆ）前記Ｒｕ膜を非酸化性雰囲気中で熱処理を施しプラグ部のＲｕ膜をシリサイド化し、引き続き窒化処理を施しシリコンプラグ部にＲｕ膜の窒化シリサイド膜を形成する工程と、
（ｇ）前記Ｒｕ膜に還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｈ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２２】
前記工程（ｄ）と工程（ｅ）との間において、前記孔の内部および絶縁膜上に酸化タンタル膜を形成し、前記孔の底部および絶縁膜上の前記酸化タンタル膜を異方性エッチングにより除去して前記孔の側壁にのみ酸化タンタル膜を残す工程を含む請求項２１記載の半導体集積回路装置の製造方法。
【請求項２３】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の内部および絶縁膜の上部に酸化タンタル膜を形成し、前記酸化タンタル膜を窒化処理し窒化タンタル膜に変える工程、
（ｆ）前記孔の内部および絶縁膜上の酸化タンタル膜の上部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成し還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｇ）前記絶縁膜上のＲｕ膜と前記窒化タンタル膜を除去して前記孔の底部および側壁に前記Ｒｕ膜を残す工程と、
（ｈ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２４】
（ａ）半導体基板の主表面に形成されたメモリセル選択用ＭＩＳＦＥＴと、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグと、
（ｃ）前記プラグ上に形成された絶縁膜と、
（ｄ）前記絶縁膜中に形成され、前記プラグ表面まで延在する孔であって、孔のその深さがその短径の５倍以上である孔と、
（ｅ）前記孔内に形成された下部電極であって、ＣＶＤ法で形成され、かつ還元性雰囲気下で熱処理されたＲｕ膜からなる下部電極と、この下部電極の上部に形成された容量絶縁膜と、この容量絶縁膜上部に形成された上部電極とからなる情報蓄積用容量素子と、
を有する半導体集積回路装置。
【請求項２５】
（ａ）半導体基板の主表面に形成されたメモリセル選択用ＭＩＳＦＥＴと、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグと、
（ｃ）前記プラグ上に形成された絶縁膜と、
（ｄ）前記絶縁膜中に形成され、前記プラグ表面まで延在する孔であって、孔のその深さがその短径の５倍以上である孔と、
（ｅ）前記孔内に形成された下部電極であって、ＣＶＤ法で形成されたＲｕ膜の積層膜からなる下部電極と、この下部電極の上部に形成された容量絶縁膜と、この容量絶縁膜上部に形成された上部電極とからなる情報蓄積用容量素子と、
を有する半導体集積回路装置。
【請求項２６】
請求項２４または２５に記載の半導体集積回路装置において、
前記Ｒｕ膜は、還元性雰囲気下の熱処理により前記Ｒｕ膜中の不純物が取り除かれて構成されている半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
この情報蓄積用容量素子Ｃの形成での工程を、図８〜図１８を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
その後、ＮＨ3雰囲気中で、６００℃で３分熱処理を施すことにより、ルテニウムシリサイド３２３の表面に、ルテニウムシリコンナイトライド（ＲｕＳｉＮ）３２３ａを形成する。かかる条件により形成されるＲｕＳｉＮは、１ｎｍ程度である。このＲｕＳｉＮの膜厚は、熱処理温度で制御することができる。このＲｕＳｉＮの膜が厚すぎるとこの上部に形成されるＲｕ膜３０ｂとプラグ２２（ルテニウムシリサイド３２３）との導通が確保できなくなり、また、薄すぎるとＲｕ膜３０ｂとプラグ２２とのシリサイド化反応を抑えることができなくなる。Ｒｕ膜３０ｂとプラグ２２との導通を確保しつつＲｕ膜３０ｂとプラグ２２とのシリサイド化反応を抑えるためには、ＲｕＳｉＮの膜厚は、０．５〜１．０ｎｍ程度とすることが望ましい。