【手続補正書】
【提出日】平成16年12月17日(2004.12.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のノードから第２のノードへと電気信号を変換するための変換スイッチ回路であって、該変換スイッチ回路は、
前記第１のノードに結合されたドレインと、前記第２のノードに結合されたソースとを有する、伝送トランジスタと、
疑似レール生成回路とインバータとを含むゲート制御回路
とを備え、
前記第１のノードは、前記第２のノードを基準にしている第２の電源の電位よりも高い電位を有する第１の電源によって基準化され、
前記疑似レール生成回路は、前記第１の電源によって電力供給され、
前記疑似レール生成回路の出力は、前記インバータに結合された疑似レールラインであり、
前記インバータの出力は、前記伝送トランジスタのゲートに結合され、
前記疑似レール生成回路は、前記第１の電源に結合された高電位ノードと、バイアスプルダウン回路に結合された低電位ノードとを有する、電圧基準回路を含み、
前記バイアスプルダウン回路は、電位基準回路に結合された入力を有し、該電位基準回路は、定常状態条件になるように前記バイアスプルダウン回路をバイアスし、且つ、前記擬似レールの電位における立ち上がりで電流増幅を可能にさせ、
前記疑似レールは、前記電圧基準回路の前記低電位ノードに結合されることからなる、変換スイッチ回路。
【請求項２】
前記伝送トランジスタは、ＮＭＯＳトランジスタである、請求項１に記載の変換スイッチ回路。
【請求項３】
前記電圧基準回路は、ダイオード手段である、請求項１に記載の変換スイッチ回路。
【請求項４】
前記バイアスプルダウン回路は、前記電位基準回路に結合されたゲートを有するＰＭＯＳトランジスタである、請求項３に記載の変換スイッチ回路。
【請求項５】
前記電位基準回路は、前記第１の電源に結合された高電位ノードと、第２のダイオード基準デバイスの高電位ノードに結合された低電位ノードとを有する、第１のダイオード基準デバイスを含み、
前記第２のダイオード基準デバイスは、抵抗と、前記ＰＭＯＳトランジスタの前記ゲートとに結合された低電位ノードを有することからなる、請求項４に記載の変換スイッチ回路。
【請求項６】
前記第１のダイオード基準デバイスは、ダイオードである、請求項５に記載の変換スイッチ回路。
【請求項７】
前記第２のダイオード基準デバイスは、ダイオード接続されたＰＭＯＳトランジスタである、請求項５に記載の変換スイッチ回路。
【請求項８】
前記抵抗は、抵抗器である、請求項５に記載の変換スイッチ回路。
【請求項９】
前記電圧基準回路は、ダイオード手段であり、
前記バイアスプルダウン回路は、前記ダイオード手段の低電位ノードに結合されたソースと、前記電位基準回路に結合されたゲートと、バイポーラトランジスタのベースに結合されたドレインとを有するＰＭＯＳトランジスタを含み、
前記バイポーラトランジスタのコレクタは、前記疑似レールに結合されることからなる、請求項１に記載の変換スイッチ回路。
【請求項１０】
前記電圧基準回路は、ダイオード手段であり、
前記バイアスプルダウン回路は、前記ダイオード手段の前記低電位ノードに結合されたソースと、前記電位基準回路に結合されたゲートと、ダーリントントランジスタ対に結合されたドレインとを有するＰＭＯＳトランジスタを含む、請求項１に記載の変換スイッチ回路。
【請求項１１】
前記ダーリントントランジスタ対は、第１のバイポーラトランジスタと第２のバイポーラトランジスタとを含み、
前記第１のバイポーラトランジスタは、前記ＰＭＯＳトランジスタの前記ドレインに結合されたベースと、前記疑似レールに結合されたコレクタと、前記第２のバイオポーラトランジスタのベースに結合されたエミッタとを含み、
前記第２のバイポーラトランジスタは、前記疑似レールに結合されたコレクタを含むことからなる、請求項１０に記載の変換スイッチ回路。
【請求項１２】
前記ＰＭＯＳトランジスタの前記ソースと、前記第１のバイポーラトランジスタの前記ベースとの間に結合されたコンデンサを更に含む、請求項１１に記載の変換スイッチ回路。
【請求項１３】
前記電圧基準回路と並列に結合されたバイアスバイパスブランチを更に含む、請求項１に記載の変換スイッチ回路。
【請求項１４】
前記バイアスバイパスブランチは、前記第１の電源に結合されたソースと、前記疑似レールに結合されたドレインとを有するＰＭＯＳトランジスタを含み、
前記ＰＭＯＳトランジスタのゲートは、イネーブル回路構成に結合されることからなる、請求項１３に記載の変換スイッチ回路。
【請求項１５】
前記第１の電源と、前記疑似レールとの間に結合されたバイアスバイパスブランチを更に含む、請求項１に記載の変換スイッチ回路。
【請求項１６】
前記バイアスバイパスブランチは、前記第１の電源に結合されたソースと、前記疑似レールに結合されたドレインとを有するＰＭＯＳトランジスタを含む、請求項１５に記載の変換スイッチ回路。
【請求項１７】
前記バイアスバイパスブランチは、前記第１の電源のレールに結合されたソースと、前記疑似レールに結合されたドレインとを有するＰＭＯＳトランジスタを含み、
前記ＰＭＯＳトランジスタのゲートは、イネーブル回路構成に結合されることからなる、請求項１５に記載の変換スイッチ回路。
【請求項１８】
第１のノードと第２のノードとの間で、１つか又はそれ以上の電気信号の伝搬及び変換を必要とする１つか又はそれ以上のデバイスを含むコンピュータシステムであって、
前記第１のノードは、第１の電源によって電力供給され、前記第２のノードは、前記第１の電源の電位よりも低い電位で第２の電源によって電力供給され、
前記コンピュータシステムは、請求項１において画定されるような変換スイッチ回路を含むことからなる、コンピュータシステム。
【請求項１９】
第１のノードから第２のノードへと電気信号を変換するための方法であって、
前記第１のノードは、前記第２のノードを基準にしている第２の電源の電位よりも高い電位を有する第１の電源に基準化され、前記方法は、
前記第１のノードと前記第２のノードとの間に伝送トランジスタを結合するステップと、
前記第１の電源の電位を下まわる電位である疑似レール電位を生成するステップであって、
電圧基準回路の高電位ノードを前記第１の電源に結合するステップと、
バイアスプルダウン回路の高電位ノードを前記電圧基準の低電位ノードに結合するステップと、
前記バイアスプルダウン回路の前記高電位ノードを疑似レール電位ノードに結合するステップと、
前記バイアスプルダウン回路の制御ノードを能動基準回路に結合するステップ
とを含むことからなる、ステップと、
前記疑似レール電位を能動的にクランプするステップと、
前記疑似レール電位を前記伝送トランジスタの制御ノードに結合するステップ
とを含む、方法。
【請求項２０】
前記電圧基準回路は、ダイオード手段である、請求項１９に記載の方法。
【請求項２１】
前記バイアスプルダウン回路は、前記ダイオード手段に結合されたソースと、前記能動基準回路に結合されたゲートとを有するＰＭＯＳトランジスタを含む、請求項２０に記載の方法。
【請求項２２】
前記バイアスプルダウン回路は、前記ＰＭＯＳトランジスタのドレインに結合されたベースと、前記ダイオード手段に結合されたコレクタとを有するバイポーラトランジスタを更に含む、請求項２１に記載の方法。
【請求項２３】
前記バイアスプルダウン回路は、前記ＰＭＯＳトランジスタのドレインに結合された制御ノードを有するダーリントントランジスタ対を更に含む、請求項２１に記載の方法。
【請求項２４】
前記能動基準回路は、前記第１の電源に結合された高電位ノードと、第２のダイオード手段に結合された低電位ノードとを有する第１のダイオード手段を含み、
前記第２のダイオード手段の低電位ノードは、抵抗と、前記ＰＭＯＳトランジスタの前記ゲートとに結合されることからなる、請求項２１に記載の方法。
【請求項２５】
前記疑似レール電位を能動的にクランプする前記ステップを選択的にバイパスさせることを可能にするステップを更に含む、請求項１９に記載の方法。
【請求項２６】
能動的なクランプの選択的なバイパスを可能にする前記ステップは、
ＰＭＯＳトランジスタのソースを前記第１の電源に結合するステップと、
前記ＰＭＯＳトランジスタのドレインを前記疑似レール電位に結合するステップと、
前記ＰＭＯＳトランジスタのゲートをイネーブル論理回路構成に結合するステップ
とを含むことからなる、請求項２５に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
抵抗R1は、ツリー70を通る電流を調整するために選択することが可能である。その結果として、ノードEにおける電位が、Ｖcc1よりも約２×Ｖtだけ低いものとなり、これがトランジスタM4のゲートに印加される電位となる。トランジスタM4のゲートの電位が該電位になり、そのソースがＶcc1の電位より約Ｖtだけ降下した電位になると、ダイオードデバイスD1の両端の電圧降下により、トランジスタM4がかろうじてオンになる。「かろうじてオン」とは言ってもオンであることには変わりはなく、Prailから本質的に直ちに電流を吸い込むために利用することが可能となる。その応答時間は、従来の抵抗をベースとする電位画定スイッチの場合よりも遙かに短くなる。結果的に得られるノードFにおけるダイオードの電圧降下が、スイッチトランジスタM1の両端の電圧降下Ｖgsと組み合わされて、ノードAからノードBへ必要とされる電位変換が生成される。かろうじてオンになるようにトランジスタM5がバイアスされるため、該トランジスタM5は、小さな静的な電流Ｉccを生成する。しかし、Prailが電流を注入する際にD1／M4のブランチを通る電流が増大するため、トランジスタM4は一層完全にターンオンし、電流の吸い込みを増幅させて、Prailからの急速な吸い込みを行うようになる。Prailのクランプは、トランジスタM1のゲートの電位のクランプへと変換される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
バイアスプルダウン回路50の代替的な実施形態を図７ないし図９に示す。図７において、バイアスプルダウン回路50は、ＰＭＯＳトランジスタM4及びＮＰＮバイポーラトランジスタQ1を含む。上述したものと同じ基準回路60を使用してトランジスタM4の上述の「かろうじてオン」を維持することが可能である。しかし、電流は、ＧＮＤへ落とすのではなく、トランジスタM4のドレインの結合を介してＮＰＮバイポーラトランジスタQ1のベースへ送られる。Prailからの過渡電流が増大してトランジスタM4のソースへ送り返されると、該トランジスタが一層完全にターンオンし、ＮＰＮバイポーラトランジスタQ1のベースへの電流が増大して、該トランジスタが完全にターンオンする。その結果として、同時の信号遷移により生じるPrailから吸い込む電流の量が大幅に増大する。すなわち、トランジスタQ1等のバイポーラトランジスタの動作に関連する電流増大及び伝導速度により、トランジスタM4のみを使用する場合に達成できる速度よりも高速に、Prailからの電流分流(diversion)速度が改善されることになる。図７の回路は、更に、ダイオードD2の低電位ノードとトランジスタM4のドレインとの間に結合されたバイアス抵抗R2を含む。更に、バイアスダイオードD3は、トランジスタQ1のベースに結合された高電位ノード及びＧＮＤを有している。バイアス抵抗R2及びバイアスダイオードD3は、トランジスタQ1を所望の動作範囲内にバイアスする。それらはまた、D1及びQ1を通る定常状態の電流の量を制御する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図８及び図９の回路は更にバイアス要素を含む。詳細には、第１のバイアス抵抗R2が、ダイオードD2の低電位ノードとトランジスタM4のドレインとの間に結合される。第２のバイアス抵抗R3は、トランジスタQ2のエミッタとＧＮＤとの間に結合される。第１のバイアスダイオードD3は、トランジスタQ2のベースに結合された高電位ノードを有しており、第２のバイアスダイオードD4は、第１のバイアスダイオードD3の低電位ノードに結合された高電位ノードとＧＮＤに結合された低電位ノードとを有している。上記バイアス要素は、トランジスタQ2,Q3を所望の動作範囲内にバイアスするために使用される。それらはまた、D1及びQ2を通る定常状態の電流の量を制御する。