【手続補正書】
【提出日】平成16年10月15日(2004.10.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  低電力高速フーリエ変換処理を効果的に実行する最小集積化回路チップ面積を使用して形成される高速フーリエ変換（ＦＦＴ）プロセッサであって、
４以上のサイズを有する１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、回転因子乗算を実行する固定係数乗算回路を含むＤＦＴモジュールを備え、
変換出力データシーケンスを生成するために各ＤＦＴモジュールによって、入力データストリームが処理される
ことを特徴とするＦＦＴプロセッサ。
【請求項２】  前記ＤＦＴモジュールの各々のサイズは、８である
ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
【請求項３】  前記ＤＦＴモジュールの各々のサイズは、１６である
ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
【請求項４】  各ＤＦＴモジュールの回転因子乗算は、非自明な乗算及び自明な乗算を含み、前記非自明な乗算は、固定係数乗算器を使用して実行される
ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
【請求項５】  前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
【請求項６】  異なる非自明な回転因子値乗算は、同一の固定係数乗算回路を使用して実行される
ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
【請求項７】  少なくとも１つの非自明な回転因子は、異なる非自明な回転因子値数を削減するために２つの成分回転因子に分解される
ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
【請求項８】  少なくとも２つの非自明な回転因子間の対称性関係は、異なる非自明な回転因子値数を削減するために使用される
ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
【請求項９】  各８点ＤＦＴモジュールにおける前記非自明な回転因子乗算のすべては、１つの固定係数乗算回路だけを使用して実行される
ことを特徴とする請求項２に記載のＦＦＴプロセッサ。
【請求項１０】  前記１つの固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項９に記載のＦＦＴプロセッサ。
【請求項１１】  各１６点ＤＦＴモジュールは、非自明な回転因子乗算のすべてを実行するために２つの固定係数乗算回路を採用する
ことを特徴とする請求項３に記載のＦＦＴプロセッサ。
【請求項１２】  各１６点ＤＦＴモジュールにおける前記２つの固定係数乗算回路は、
第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を有する第１固定係数乗算回路と、
１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態へシフトする実数及び虚数シフタを有する第２固定係数乗算回路とを含む
ことを特徴とする請求項１１に記載のＦＦＴプロセッサ。
【請求項１３】  削減された電力で高速フーリエ変換演算を効果的に実行するために最小集積回路チップ面積を使用して形成されるＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
４以上のサイズを有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが回転因子乗算を実行する固定係数乗算器を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで入力データストリームを処理するステップと
を備えることを特徴とする方法。
【請求項１４】  前記処理モジュールの各々のサイズは、８である
ことを特徴とする請求項１３に記載の方法。
【請求項１５】  前記処理モジュールの各々のサイズは、１６である
ことを特徴とする請求項１３に記載の方法。
【請求項１６】  更に、各処理モジュールにおいて、回転因子乗算を非自明な乗算と自明な乗算に分割し、
１つ以上の固定係数乗算器を使用して前記非自明な乗算を実行する
ことを特徴とする請求項１３に記載の方法。
【請求項１７】  前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項１６に記載の方法。
【請求項１８】  更に、異なる非自明な回転因子値乗算それぞれに対応する固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
ことを特徴とする請求項１６に記載の方法。
【請求項１９】  更に、同一の固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
ことを特徴とする請求項１６に記載の方法。
【請求項２０】  更に、異なる非自明な回転因子値数を削減するために、少なくとも１つの非自明な回転因子を２つの成分回転因子に分解する
ことを特徴とする請求項１６に記載の方法。
【請求項２１】  更に、異なる非自明な回転因子値数を削減するために、少なくとも２つの非自明な回転因子間の対称性関係を使用する
ことを特徴とする請求項１６に記載の方法。
【請求項２２】  更に、各８点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、１つの固定係数乗算回路だけを使用して各８点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項１４に記載の方法。
【請求項２３】  更に、各１６点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、２つの固定係数乗算回路だけを使用して各１６点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項１５に記載の方法。
【請求項２４】  低電力高速フーリエ変換演算を効果的に実行する最小集積回路チップ面積を使用して形成される高速フーリエ変換（ＦＦＴ）プロセッサであって、
１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される３つの２点バタフライユニットを有するＤＦＴモジュールと、
２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、入力データストリームが処理される
ことを特徴とするＦＦＴプロセッサ。
【請求項２５】  前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
【請求項２６】  前記フィードバック経路は、単一遅延フィードバック経路であり、各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う３つのフィードバックレジスタを含んでいる
ことを特徴とする請求項２５に記載のＦＦＴプロセッサ。
【請求項２７】  前記ＤＦＴモジュールは動的乗算器を介して回転因子メモリに接続され、そうすることによって、前記バタフライモジュールの１つからの出力は、隣接ＤＦＴモジュールで処理される前に、前記動的乗算器で前記回転因子メモリから導出された回転因子と乗算される
ことを特徴とする請求項２６に記載のＦＦＴプロセッサ。
【請求項２８】  前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
【請求項２９】  前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項２８に記載のＦＦＴプロセッサ。
【請求項３０】  前記固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
【請求項３１】  同一の固定係数乗算回路が、各ＤＦＴモジュールにおいて実行対象の非回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
【請求項３２】  低電力高速フーリエ変換処理を効果的に実行する最小集積回路チップ面積を使用して形成される高速フーリエ変換（ＦＦＴ）プロセッサであって、
１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される４つの２点バタフライユニットを有するＤＦＴモジュールと、
少なくとも２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、入力データストリームが処理される
ことを特徴とするＦＦＴプロセッサ。
【請求項３３】  前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
【請求項３４】  前記フィードバック経路は、単一遅延フィードバック経路であり、各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う４つのフィードバックレジスタを含んでいる
ことを特徴とする請求項３３に記載のＦＦＴプロセッサ。
【請求項３５】  前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
【請求項３６】  前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
【請求項３７】  第１固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
【請求項３８】  第２固定係数乗算回路は、１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態とへシフトする実数及び虚数成分シフタを含んでいる
ことを特徴とする請求項３７に記載のＦＦＴプロセッサ。
【請求項３９】  前記第１及び第２固定係数乗算回路は、各ＤＦＴモジュールにおいて実行対象の非自明な回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項３８に記載のＦＦＴプロセッサ。
【請求項４０】  削減された電力で高速フーリエ変換処理を効果的に実行するために最小集積回路チップ面積を使用して形成されるＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、パイプライン形式で互いに接続される３つの２点バタフライユニットを実現し、その内の少なくとも２つの２点バタフライユニットが、固定係数乗算回路に連結されているステップと、
前記３つの２点バタフライユニットの１つの第１バタフライユニットの入力に入力データストリームを適用して、該入力データストリームを処理するステップと、
前記３つの２点バタフライユニットの１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記３つのバタフライユニットの１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップと
を備えることを特徴とする方法。
【請求項４１】  更に、同一の固定係数乗算回路を使用して異なる非自明な回転因子乗算を実行する
ことを特徴とする請求項４０に記載の方法。
【請求項４２】  更に、各処理モジュールに対する前記非自明な回転因子乗算のすべては、前記固定係数乗算回路を使用して実行される
ことを特徴とする請求項４１に記載の方法。
【請求項４３】  削減された電力で高速フーリエ変換処理を効果的に実行するために最小集積回路チップ面積を使用して形成されるＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールは、パイプライン形式で互いに接続される４つの２点バタフライユニットとを有し、その内の少なくとも２つの２点バタフライユニットは、固定係数乗算回路に連結されているステップと、
前記４つの２点バタフライユニットの内の１つの第１バタフライユニットの入力に入力データストリームを適用して、該入力データストリームを処理するステップと、
前記４つの２点バタフライユニットの内の１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
前記４つの２点バタフライユニットの内の１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記４つのバタフライユニットの１つの第４バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップと
を備えることを特徴とする方法。
【請求項４４】  更に、同一の固定係数乗算回路を使用して異なる非自明な乗算を実行する
ことを特徴とする請求項４３に記載の方法。
【請求項４５】  各処理モジュールにおける非自明な回転因子乗算のすべては、２つの固定係数乗算回路を使用して実行される
ことを特徴とする請求項４３に記載の方法。
【請求項４６】
低電力高速フーリエ変換処理を効果的に実行する最小集積化回路チップ面積を使用して形成される高速フーリエ変換（ＦＦＴ）プロセッサであって、
４以上の基数を有する１つ以上のバタフライモジュールであって、その少なくとも１つのバタフライモジュールが、回転因子乗算を実行する固定係数乗算回路を含むバタフライモジュールを備え、
変換出力データシーケンスを生成するために前記１つ以上のバタフライモジュールによって入力データストリームが処理される
ことを特徴とするＦＦＴプロセッサ。
【請求項４７】  削減された電力で高速フーリエ変換演算を効果的に実行するために最小集積回路チップ面積を使用して形成されるＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
４以上の基数を有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、回転因子乗算を実行する固定係数乗算器を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで入力データストリームを処理するステップと
を備えることを特徴とする方法。