【手続補正書】
【提出日】平成17年8月9日(2005.8.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
請求項１記載の半導体試験装置を用いた被試験半導体メモリに対し試験動作を行う半導体試験方法であって、
(a)前記所定の動作を消去動作に設定し、前記被試験半導体メモリの全アドレスを“１”に設定する消去動作を実行するステップと、
(b)前記ステップ(a)実行直後の前記被試験半導体メモリの前記不良アドレス情報を前記不良情報記憶手段に記憶させるとともに、前記所定の動作を書き込み動作に設定し全アドレスを対象として“０”を書き込む再書き込み動作を行うステップとを備え、
前記再書き込み動作に際し、書き込み対象のアドレスが前記不良アドレスである場合に、前記不良データに基づき消去不良のビットには例外的に“０”の書き込みを行わないことを特徴とする、
半導体試験方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
前記ステップ(b)は、
(b-1)指定アドレスを得るステップと、
(b-2)前記被試験半導体メモリの前記指定アドレスが前記不良アドレスであるか否かを認識し、前記不良アドレスの場合に前記不良データを前記不良情報記憶手段から得るステップと、
(b-3)前記所定の動作を書き込み動作に設定し、前記指定アドレスに“０”を書き込む再書き込みを行うステップとを備え、前記ステップ(b-1)〜(b-3)の処理は前記指定アドレスをインクリメントしながらアドレス単位で繰り返して行われ、
(b-4)前記ステップ(b-1)〜(b-3)の繰り返し処理の終了直後に行い、前記被試験半導体メモリの全アドレスの消去が正常に完了している場合は試験を終了させ、そうでない場合は前記ステップ(a)を再び実行させるステップをさらに備える、
請求項８記載の半導体試験方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
半導体試験装置は、試験周期タイミングである周期クロック信号１、信号の同期を取るための同期クロック信号２、信号を遅延させるための遅延クロック信号３、試験パターンの変化のタイミングであるイベントクロック信号４および判定タイミングであるストローブ信号５を発生するクロック発生回路６と、動作時発生する試験パターンを記述したプログラムを格納するインストラクションメモリ７と、インストラクションメモリ７からのプログラムを解読し、被試験メモリ８（８ａ，８ｂ）をアクセスするアドレスパターン９（９ａ，９ｂ）を発生するアドレス発生回路１０を有している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
さらに、半導体試験装置は、インストラクションメモリ７からのプログラムを解読し、被試験メモリ８に印加するデータパターン１１(１１ａ，１１ｂ)や被試験メモリ８から出力されるデータ１２（１２ａ，１２ｂ）を判定するためのデータパターン１３（１３ａ，１３ｂ）を発生するデータ発生回路１４と、被試験メモリ８に印加するコントロールパターン１５（１５ａ，１５ｂ）を発生する制御信号発生回路１６（１６ａ，１６ｂ）と、インストラクションメモリ７に対し、アクセスするアドレス１７を発生するプログラムカウンタ１８とを有している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
加えて、半導体試験装置は、アドレス発生回路１０，データ発生回路１４および制御信号発生回路１６（１６ａ，１６ｂ）から出力される各種パターンと、クロック発生回路６からのイベントクロック信号４のタイミングで被試験メモリ８に印加する入力信号１９（１９ａ，１９ｂ）を生成する信号波形形成回路２０（２０ａ，２０ｂ）を有している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、クロック発生回路６からのストローブ信号５のタイミングで被試験メモリ８の出力データ１２とデータ発生回路１４からのデータパターン１３との比較を行い、その判定結果であるエラー信号２１（２１ａ，２１ｂ），２２（２２ａ，２２ｂ）をマッチコントローラ部２３Ｐに印加し、マッチコントローラ部２３Ｐからのリセット信号２４（２４ａ，２４ｂ）により、エラー信号２１，２２を解除する判定回路２５をさらに備えている。マッチコントローラ部２３Ｐは、クロック信号１，２に同期して、インストラクションメモリ７からのマッチ制御信号２６によりリトライ動作などを実行する。なお、信号２７〜信号３１については、図３６及び図３７にて説明する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
信号３７及び信号５０を入力するＯＲゲート５１１（５１１ａ，５１１ｂ）の出力がクロックストップ信号３０（３０ａ，３０ｂ）となり、信号３８及び信号５１を入力するＯＲゲート５１２（５１２ａ，５１２ｂ）の出力が信号５３（５３ａ，５３ｂ）となり、ＯＲゲート５１２ａ，５１２ｂの出力を入力とするＯＲゲート５１３出力が実行アドレス切換信号２７となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
信号３１は試験ストップ起動信号３１ａ及び停止信号３１ｂからなり、ＡＮＤゲート５１４は試験ストップ起動信号３１ａ及び周期クロック信号１を入力し、ＡＮＤゲート５１５は停止信号３１ｂ及び周期クロック信号１を入力し、ＡＮＤゲート５１４及び５１５の出力５４（５４ａ，５４ｂ）をそれぞれセット入力Ｓ及びリセット入力に受ける状態保持回路（ＲＳフリップフロップ）５５のＱ出力信号５６が、同期クロック信号２を同期信号とするパイプライン回路５７を介して信号５８となり、ＡＮＤゲート５１９の一方入力となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
なお、全被試験メモリがフェイル判定となった場合の試験の強制終了については、インストラクションメモリ７からの試験ストップ起動信号３１ａが“１”、停止信号３１ｂが“０”のとき周期クロック信号１に同期して信号５４ａが“１”（信号５４ｂは“０”）となり、状態保持回路５５の出力信号５６がアクティブ状態（“１”）となり、信号５６をパイプライン回路５７により遅延させた信号５８が“１”となるため、全被試験メモリの信号２２が“１”、または全被試験メモリの信号５０が“１”のとき、ストップ信号５９がアクティブ状態（“１”）となり、試験が終了する（信号５９はクロック発生回路６の動作禁止信号となる。）。一方、信号３１ａが“０”、信号３１ｂが“１”のとき、このストップ機能は無効となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
ステップＳ６８で、試験対象ＤＵＴ全てがパスしたか否かを検証し、全てパスすればステップＳ７０に移行し、１つでもパスしなければステップＳ６９でパスＤＵＴはクロック一時ストップした後ステップＳ６２に戻り、ステップＳ６８で試験対象ＤＵＴが全てパスするまで、ステップＳ６２〜Ｓ６９が繰り返される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図３９を参照して、ステップＳ８０で先頭番地のアドレス設定を行い、ステップＳ８１で各ＤＵＴ毎のループカウンタＸ＝０に初期化し、ステップＳ８２で書き込みモードの設定し、ステップＳ８３で書き込みデータ、書き込みアドレス及び書き込み時間等を設定する。その後、ステップＳ８４でＤＵＴ毎のループカウンタをカウントアップ（Ｘ＝Ｘ＋１）し、ステップＳ８５で書き込みベリファイモードに設定し、待ち時間等を設定する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
ハードディスクでは、データ記憶管理方式としてセクタ方式が取られているため、これに対しフラッシュメモリを適用する場合、同一の方式でデータを管理する必要がある。図４０は、フラッシュメモリの一つであるＡＮＤ型のフラッシュメモリの内部構成図を開示していあるが、このメモリは、各セクタ毎に存在するコントロール領域にそのセクタの良，不良情報を書き込みこの情報を識別することで使用可能なセクタを選択している。よって、フラッシュメモリをＭＧＭとして判定する場合、その正常なセクタ数、または不良セクタ数を計数し、正常なセクタ数が規定数以上であるかどうかを判定することになる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
このように、不良ビットメモリ装置のエラー情報は、半導体メモリ試験装置の試験中に即時に反映されないため、ＭＧＭの試験におけるオーバーヘッド時間を増加させていた。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
この発明に係る請求項８記載の半導体試験方法は、請求項１記載の半導体試験装置を用いた被試験半導体メモリに対し試験動作を行う半導体試験方法であって、(a)前記所定の動作を消去動作に設定し、前記被試験半導体メモリの全アドレスを“１”に設定する消去動作を実行するステップと、(b)前記ステップ(a)実行直後の前記被試験半導体メモリの前記不良アドレス情報を前記不良情報記憶手段に記憶させるとともに、前記所定の動作を書き込み動作に設定し全アドレスを対象として“０”を書き込む再書き込み動作を行うステップとを備え、前記再書き込み動作に際し、書き込み対象のアドレスが前記不良アドレスである場合に、前記不良データに基づき消去不良のビットには例外的に“０”の書き込みを行っている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
（Ｂ）消去が未完了のメモリセルに対しては、データ“１”（消去状態を示す）を書き込む。
ただし、この再書き込みについては、便宜上実施するものであり、実際にはデータ“１”の書き込みは存在しない。なお、この動作はメモリセルには影響を与えずに“０”の書き込みを行いためのものである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
（図１及び図２の説明）
図１及び図２において、エラーキャッチメモリ部９０はクロック発生回路１からの周期クロック信号１、同期クロック信号２および遅延クロック信号３に同期して、判定回路２５からの被試験メモリ８毎にデータＩ／Ｏ（ビット）に関するエラー信号９１と、エラー信号９１を被試験メモリ８毎に縮退したエラー信号９２を取り込み、様々な処理を行う回路である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
エラーキャッチメモリ部９０はアドレス発生回路１０より、試験アドレスパターン９をエラー信号９２をトリガとして取り込み、被試験メモリ８毎のエラーアドレスを順次記憶する。このエラーアドレスは、被試験メモリ８の試験アドレスパターン（アドレス信号９３（９３ａ，９３ｂ），図１及び図２では図示せず）として使用可能である。また、エラー信号９２をトリガとして、エラー信号９１により取り込まれたエラー情報は、データ発生回路１４からの試験データパターン１１との演算が可能であり、演算機能により生成されたデータは被試験メモリ８の試験入力データパターン（データ信号９４（９４ａ，９４ｂ））および試験判定データパターン（データ信号９５（９５ａ，９５ｂ））として使用できる。また、信号１３も従来どおり、試験判定データパターンとして使用可能である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
また、同様に、不良数が規定数以上の場合に発生するエラー信号１００（１００ａ，１００ｂ）および各種クロック一時ストップ信号１０１（１０１ａ，１０１ｂ）は、マッチコントローラ部２３に入力され、マッチコントローラ部２３の制御信号となる。マッチコントローラ部２３におけるクロック（一時）ストップ機能の使用許可および禁止はインストラクションメモリ７からの制御信号１０２（クロックストップ起動制御信号，停止信号）により制御される。なお、マッチコントローラ部２３の回路構成は図３及び図４に示している。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
エラーラッチ回路１０４のＱ出力はＯＲゲート３０５（３０５ａ，３０５ｂ）の一方入力となり、ＯＲゲート３０５の他方入力が信号５０となる。そして、ＯＲゲート３０５の出力が１０９（１０９ａ，１０９ｂ）ＡＮＤゲート５１６の一方入力となる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
また、ＯＲゲート３０１（３０１ａ，３０１ｂ）は、信号５０（５０ａ，５０ｂ）及び信号３７（３７ａ，３７ｂ）を入力し、ＯＲゲート３０２（３０２ａ，３０２ｂ）は、エラー信号１０３及びクロック一時ストップ信号１０１（１０１ａ，１０１ｂ）を入力し、ＯＲゲート３０３（３０３ａ，３０３ｂ）はＯＲゲート３０２，３０３の出力を入力し、その出力１０５（１０５ａ，１０５ｂ）がＡＮＤゲート３０４（３０４ａ，３０４ｂ）の一方入力となる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
ＡＮＤゲート３０６はクロックストップ起動制御信号１０２ａ及び周期クロック信号１を入力し、ＡＮＤゲート３０７は停止信号１０２ｂ及び周期クロック信号１を入力し、ＡＮＤゲート３０６及び３０７の出力１０６（１０６ａ，１０６ｂ）をそれぞれセット入力Ｓ及びリセット入力Ｒに受ける状態保持回路（ＲＳフリップフロップ）１０７のＱ出力信号１０８がＡＮＤゲート３０４の他方入力となる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
したがって、エラー信号１０３が“１”のとき、ＯＲゲート３０３の出力である信号１０５が強制的に“１”になることで、クロックストップ信号３０（３０ａ，３０ｂ）をアクティブ状態（“１”）にする。エラーキャッチメモリ部９０からのクロック一時ストップ信号１０１が“１”のときも同様に作用する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
また、クロックストップ機能は、インストラクションメモリ７からのクロックストップ起動制御信号１０２ａが“１”、停止信号１０２ｂが“０”のとき周期クロック信号１に同期して、信号１０６ａが“１”、信号１０６ｂが“０”となり、状態保持回路１０７の出力信号１０８をアクティブ状態（“１”）にすることで、クロックストップ信号３０を“１”とする。信号１０６ａが“０”、信号１０６ｂが“１”のとき、クロックストップ機能は無効となる。試験ストップ機能については、エラー信号１０３が“１”のとき、全被試験メモリ８の信号１０９が“１”になった場合、信号５９をアクティブ状態（“１”）にし、試験をストップさせる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
（図５の説明）
図５は、エラーキャッチメモリ部９０の内部回路構成を示す回路構成図である。図５において、エラーキャッチメモリ部９０は、アドレス発生回路１０からの論理的な試験アドレスパターン９を被試験メモリ８の物理アドレスに対応した試験パターンに変換するためのアドレススクランブル回路１１０を備えている。この回路１１０は、試験アドレスパターン９のうち物理アドレス変換の対象となるアドレス信号１１２（Ｘアドレス用１１２ｘ，Ｙアドレス用１１２ｙ）を選択するスクランブル対象アドレス選択回路１１１（Ｘアドレス用１１１ｘ，Ｙアドレス用１１１ｙ）と、この選択されたアドレス信号１１２をメモリアドレスとして変換データを記憶するスクランブルメモリ回路１１３（Ｘアドレス用１１３ｘ，Ｙアドレス用１１３ｙ）と、その物理アドレス変換されたアドレス信号１１４（Ｘアドレス用１１４ｘ，Ｙアドレス用１１４ｙ）と論理アドレス信号９とをアドレスのビット単位に選択可能なスクランブルアドレス選択回路１１５（Ｘアドレス用１１５ｘ，Ｙアドレス用１１５ｙ）とを備えている（アドレススクランブル回路１１０はアドレス発生回路９に内蔵しても良い）。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
このアドレススクランブル回路１１０により、被試験メモリをメモリセル干渉などを検証するために物理アドレスパターンで試験したときのエラーアドレスを取り込むことができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
キャッチメモリ回路１１９ａ，１１９ｂから出力される出力信号１２０ａ，１２０ｂを入力するＮＯＲゲート３１１の出力は信号１２２としてキャッチメモリ回路１１９ａ，１１９ｂに帰還するとともに、インバータ３１２を介して信号９７として出力される。また、キャッチメモリ回路１１９ａ，１１９ｂから出力される出力信号１２１ａ，１２１ｂを入力するＡＮＤゲート３１３の出力は信号９８として出力される。なお、キャッチメモリ回路１１９の入出力信号１２０，１２１，１２２については後述する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
（図６〜図９の説明）
図６〜図９は、キャッチメモリ回路１１９の制御信号生成回路１２３の回路構成である。同図において、周期遅延回路３２１は、周期遅延回路３３（図３参照）同様にクロック信号１，２による周期遅延動作を行う。また、本発明の特徴部以外である細かな構成要素についての説明は適宜省略し、特徴部のみ説明する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
バンク切換回路１４１は、ＣＰＵ１４２からのバンク切換モード情報１４３およびバンク切換初期情報１４４（１４４Ａ，１４４Ｂ）を書き込み信号１４５にて、各々ラッチ回路１４６，１４７（１４７Ａ，１４７Ｂ）に保持させる。バンク切換モード情報１４３が“０”のとき、信号１４８が“０”となり、ＡＮＤゲート１４９（１４９Ａ，１４９Ｂ）において、制御信号群９６からのバンク個別の制御は禁止される。このとき、バンク切換初期情報１４４Ａを“１”、１４４Ｂを“０”とした場合、ラッチ回路１４７Ａの出力信号１５０Ａが“１”、ラッチ回路１４７Ｂの出力信号１５０Ｂが“０”となり、バンクＡを取り込み用、バンクＢを出力用とした初期設定ができる。（その逆の場合も設定可能）前記初期設定で、試験を実行中に、制御信号群９６からのバンク切換制御信号１５１のアクティブ毎（“１”）に信号１５０の状態が“１”→“０”→“１”→“０”（または、“０”→“１”→“０”→“１”）と遷移するため自動的にバンク切換が可能となる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
ちなみに信号１５２は書き込み用のバンクをバンクＡにするための制御信号である。キャッチメモリ部書き込み信号発生回路１５３では、回路１４１からのバンク切換信号１５４Ａ（１５４Ｂ）が“１”のとき、信号１５５Ａ（１５５Ｂ）が、選択回路１５６Ａ（１５６Ｂ）にて選択され取り込み（書き込み）モード）となり、バンクＡ（バンクＢ）のメモリの書き込み信号１２４Ａ，１２５Ａ（１２４Ｂ，１２５Ｂ）およびキャッチメモリ回路のアドレスカウンタの切換信号１２６Ａ（１２６Ｂ）をアクティブ状態（“１”）にする。一方、信号発生回路１５３はバンク切換信号１５４Ａ（１５４Ｂ）が“０”のとき、信号１５４Ａ（１５４Ｂ）が、選択回路１５６にて選択され読み出しモードとなり、バンクＡ（バンクＢ）のメモリの書き込み信号１２４Ａ，１２５Ａ（１２４Ｂ，１２５Ｂ）およびキャッチメモリ回路のアドレスカウンタの切換信号１２６Ａ（１２６Ｂ）をノンアクティブ状態（“０”）にする。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
なお、回路１５７（１５７Ａ，１５７Ｂ）は、メモリ回路への書き込み信号をエラー信号の入力タイミングに合わせるために備えられたパイプライン回路である。同様に回路１５８においても、信号１４８，１５０による制御が行われる。この回路１５８では、キャッチメモリ回路１１９からの出力アドレスをアドレス信号１１８か、キャッチメモリ回路に記憶されたエラーアドレスにするかを選択する機能を備えている。信号１４８が“０”の場合の選択方法は次のとおりで、制御信号群９６からのバンク個別の制御は禁止される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
（１）制御信号１６０が“０”の場合、制御信号１６０を入力するＡＮＤゲート１６２（１６２Ａ，１６２Ｂ）により、アドレス選択信号１２７Ａ，１２７Ｂとも“０”となり、アドレス信号１１８の選択を指示する。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
（１）制御信号１６１が“０”の場合、制御信号１６１を入力するＡＮＤゲート１６３（１６３Ａ，１６３Ｂ）により、エラーデータ選択信号１２８Ａ，Ｂとも“０”となり、エラーラッチ回路の出力データの選択を指示する。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
その他、制御信号生成回路１２３では、制御信号群９６に一つである制御信号１６４と周期クロック信号１をＡＮＤゲート３２２に受ける。ＡＮＤゲート３２２の出力をクロック入力Ｃとした制限回数ラッチ回路１６５はＡＮＤゲート３２２の出力に同期して制限回数データ１２９を保持し、制限回数データ１２９を出力する。なお、回路１２３は信号１３０から１４０を生成しているが、これらの信号については、図１０から図１２で詳細に説明する。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
（図１０の説明）
図１０は、キャッチメモリ回路１１９ａ（１１９ｂ）の内部回路構成を示す回路構成図である。キャッチメモリ回路１１９は、エラー発生時（エラー信号９２ａ（９２ｂ）がアクティブ状態）、アドレス信号１１８を取り込むエラーアドレスキャッチメモリ回路１６６（１６６Ａ，１６６Ｂ）と、回路１６６を制御するエラーアドレス制御回路１６７と、エラー発生時にエラー信号９１を取り込むエラーデータキャッチメモリ回路１６８（１６８Ａ，１６８Ｂ）と、回路１６８を制御するエラーデータ制御回路１６９と、回路１６６，１６８に対するメモリアドレスカウント、クロック（一時）ストップ制御およびある条件でプログラムカウンタ１８における実行アドレス１７の変更を実施する回路を備えた制御回路１７０で構成されている。エラーアドレスキャッチメモリ回路１６６及びエラーデータキャッチメモリ回路１６８はそれぞれ前述のように同時書き込み，読み出しを実現するため、各メモリ回路にはＡ，Ｂの２バンクのメモリが備えられている。また、各回路に入力されるエラー信号９２（エラー信号１７１（１７１Ａ，１７１Ｂ））については、回路１７０からのエラーマスク信号１７２（１７２Ａ，１７２Ｂ）が“０”のとき、ＡＮＤゲート１７３（１７３Ａ，１７３Ｂ）を介することにより禁止がかけられる。その他の信号については、図１１〜図１８において説明する。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
（図１１の説明）
図１１は、エラーアドレス制御回路１６７の内部構成を示す回路構成図である。回路１６７は、図６〜図９で説明したバンク切換信号１２４、アドレス選択信号１２７を制御信号として動作する。信号１４８（図６〜図９参照）が“０”の場合の選択方法は次のとおりである。なお、アドレス選択回路１７９は制御入力（Ｓ０，Ｓ１）が（０，０）の場合にデータ入力Ｄ０を、（１，０）の場合にデータ入力Ｄ１を、（０，１）の場合にデータ入力Ｄ２を、（１，１）の場合にデータ入力Ｄ３を、出力Ｙ（出力アドレス信号１８１）として出力する回路である。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
このとき、試験アドレス信号９３をエラーアドレスキャッチメモリ回路１６６に取り込むためのアドレス信号として、アドレス信号９３を遅延クロック信号３による遅延回路１８５によりエラーマスク信号１７２の入力タイミングに整合させたアドレス信号１８６を使用する。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
このアドレス信号１８６は、回路１８７Ａ及び１８７Ｂのうち、制御信号１２４Ａ，１２４Ｂが“１”である信号を入力する方の回路１８７（１８７Ａあるいは１８７Ｂ）を通過し、エラーアドレスキャッチメモリ回路１６６に書き込まれる。バンク切換信号１２４が“０”である方の回路１８７は逆にエラーアドレスキャッチメモリ回路１６６からのエラーアドレス信号１７４を取り込む。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
また、エラーアドレス制御回路１６７は、アドレス信号１１８とエラーアドレス信号１８１との比較によるクロックストップ処理および試験データ信号切換のためのビット比較一致信号１７５の生成のために、ビット比較回路１８８も備えている。回路１８８の出力信号１９０αは、ＡＮＤゲート３３１の一方入力となり、ＡＮＤゲート３３２は信号１９０βを受け、ＡＮＤゲート３３１，３３２の他方入力として制御信号１３８を受ける。ＡＮＤゲート３３１，３３２の出力をＯＲゲート３３３が受け、ＯＲゲート３３３の出力がビット比較一致信号１７５となる。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
したがって、回路１８８の出力信号１９０αは、制御信号１３８が“０”のとき有効となり、制御信号１３８が“１”のときは、無効となる。制御信号１３８が“１”のときは、エラー信号９２ａに同期してエラー情報を保持する切換回路１８９の反転出力である信号１９０βが選択される。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
（図１２の説明）
図１２は、エラーデータ制御回路１６９の回路構成図である。回路１６９は、図６〜図９で説明したバンク切換信号１２４，エラーデータ選択信号１２８を制御信号として動作する。信号１４８（図６〜図９参照）が“０”の場合の選択方法は次のとおりである。なお、エラーデータ選択回路１９３は制御入力（Ｓ０，Ｓ１）が（０，０）の場合にデータ入力Ｄ０を、（１，０）の場合にデータ入力Ｄ１を、（０，１）の場合にデータ入力Ｄ２を、（１，１）の場合にデータ入力Ｄ３を、出力Ｙ（出力データ信号１９４）として出力する。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
（図１３〜図１８の説明）
図１３〜図１８は、制御回路１７０の内部構成を示す回路図である。制御回路１７０において、キャッチメモリアドレスカウンタ回路２０９（２０９Ａ，２０９Ｂ）は、エラーアドレスキャッチメモリ回路１６６およびエラーデータキャッチメモリ回路１６８のメモリアドレス信号１７８（１７８Ａ，１７８Ｂ）を生成する回路であり、回路２０９ＡはバンクＡ（回路１６６Ａ，１６８Ａ）に、回路２０９ＢはバンクＢ（回路１６６Ｂ，１６８Ｂ）に各々対応している。回路２０９の動作は次のとおりである。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
（１）バンク切換信号１２４Ａが“１”、１２４Ｂが“０”の場合
（キャッチメモリアドレスカウンタ回路２０９Ａ）
バンク切換信号１２４Ａが“１”により、バンク切換信号１２４Ａをインバータ３５１を介して受けるＡＮＤゲート２１０で、読み出し時のカウンタ加算信号１３０の制御が禁止され、ＡＮＤゲート２１１でエラー信号１７１Ａが有効とされ、ＡＮＤゲート２１０，２１１の出力をＯＲゲート３５３を介して受けるＡＮＤゲート３５５からアドレスカウント信号２１２として出力される。これにより、エラー発生時、カウンタ回路２１３にて、エラー数が計数（＋１）される。この計数値がメモリアドレス信号１７８Ａであり、書き込み用メモリアドレス信号となる。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
（キャッチメモリアドレスカウンタ回路２０９Ｂ）
バンク切換信号１２４Ｂが“０”により、ＡＮＤゲート２１１で、エラー信号１７１Ｂの制御が禁止され、ＡＮＤゲート２１０で、読み出し時のカウンタ加算信号１３０がカウント信号２１２となる。これにより、信号１３０の立ち上がり毎、カウンタ回路２１３で計数（＋１）する。この計数値がメモリアドレス信号１７８Ｂであり、読み出し用のメモリアドレス信号となる。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
また、計数値がカウンタ回路２１３の最大値となった場合に出力されるキャリー信号２１４、またはカウンタマスク信号２１５が“１”のとき、計数は禁止される。このとき、エラーマスク信号１７２Ｂが“１”となり、ＡＮＤゲート１７３Ｂ（図１０参照）において、エラー信号１７１Ｂに禁止をかける。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
制御信号１２４Ａが“１”、１２４Ｂが“０”の場合、制御信号１２６Ａが“１”、１２６Ｂが“０”となり、選択回路２１６にて、信号１７８Ａが書き込み用アドレス信号２１７，信号１７８Ｂが読み出し用アドレス２１８として選択される。なお、カウンタ回路２１３は制御信号１３１によってリセットされる。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
（２）制御信号１２４Ａが“０”、１２４Ｂが“１”の場合
上記した（１）と同様に、選択回路２１６にて、信号１７８Ａが読み出し用アドレス２１８，信号１７８Ｂが書き込み用アドレス信号２１７として選択される。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
最終アドレス保持回路２２３に保持された最終アドレス信号２２４は、前回書き込み用メモリとして使用していたキャッチメモリ回路を読み出し用として使用する場合に、そのキャッチメモリ回路に記憶されているエラー数に相当することになるため、信号２１８と信号２２４のビット比較回路２２５での一致検出により、そのキャッチメモリ回路のアドレス加算の制御が可能となる。また、同様に、キャッチメモリ回路からエラー情報を読み出し中に、同時にエラー数による良否判定を実施する場合、制限回数データ１２９と信号２１８とのビット比較回路２２６での一致検出により、試験に対する制御が可能となる。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
（１）一致信号２２７に関する回路
一致信号２２７は最終アドレス信号２２４の示す値が“０”の場合にＯＲゲート３９０を介してアクティブ状態（“０”）になる信号である。（エラー情報の書き込み動作後一致信号２２７が“０”の場合、エラーが全く発生していない状態とみなすことができる）。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
この状態で、制御信号１３６の立ち上がりと立ち下がりにて（１周期分の遅延が発生することになる）、状態保持回路２２８の状態が状態保持回路２２９βを介して状態保持回路２２９αにより出力され、信号２３０が“１”となる。これにより、最終的に、ＯＲゲート３７７，ＡＮＤゲート３７８及びパイプライン回路３６５を介して得られるクロック一時ストップ信号１０１ａがアクティブ状態（“１”）となり、マッチコントローラ部２３にてクロックストップ動作が実施される。また、制御信号１３６の立ち上がりで、状態保持回路２２９βにより信号２３１が“１”となり、ＯＲゲート３６１を介して得られるカウンタマスク信号２１５によって回路２０９に禁止がかけられる。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
一致信号２３２が“０”の状態で、制御信号１３６の立ち上がりと立ち下がりにて（１周期分の遅延が発生することになる）、その状態の反転値が状態保持回路２３３αにより出力され、信号２３４が“１”となる。このとき、クロックストップ選択回路２３５で、信号１４０Ａが“１”、信号１４０Ｂが“１”であった場合、信号２３４が選択される。ＯＲゲート３７７，ＡＮＤゲート３７８及びパイプライン回路３６５を介して最終的にクロック一時ストップ信号１０１ａがアクティブ状態（“１”）となり、マッチコントローラ部２３にてクロック一時ストップ動作が実施される。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
（３−１）一致信号１７５（図１１参照）に関する回路（その１）
アドレス信号１１８とエラーアドレス信号１８１とが一致した場合についてである。このとき、一致信号１７５は“０”となる。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
一致信号１７５が“０”の状態で、制御信号１３４の立ち上がりと立ち下がりにて（１周期分の遅延が発生することになる）、前記状態の反転値（インバータ３８３を介して得られる）が状態保持回路２３９βを介して状態保持回路２３９αより出力され、信号２４０が“１”となる。このとき、クロックストップ選択回路２３５で、信号１４０Ａが“０”、信号１４０Ｂが“１”であった場合、信号２４０が選択され、ＯＲゲート３７７，ＡＮＤゲート３７８及びパイプライン回路３６５を介して最終的にクロック一時ストップ信号１０１がアクティブ状態（“１”）となり、マッチコントローラ部２３にてクロック一時ストップ動作が実施される。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
（３−２）一致信号１７５に関する回路
アドレス信号１１８とエラーアドレス信号１８１が不一致の場合についてである。このとき、一致信号１７５は“１”となる。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
一致信号１７５が“１”の状態で、制御信号１３４の立ち上がりと立ち下がりにて（１周期分の遅延が発生することになる）、前記状態が状態保持回路２４２βを介して状態保持回路２４２αにより出力され、信号２４３が“１”となる。このとき、クロックストップ選択回路２３５にて、信号１４０Ａが“１”、信号１４０Ｂが“０”であった場合、信号２４３が選択され、ＯＲゲート３７７，ＡＮＤゲート３７８及びパイプライン回路３６５を介して最終的にクロック一時ストップ信号１０１がアクティブ状態（“１”）となり、マッチコントローラ部２３にてクロック一時ストップ動作が実施される。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
（４）一致信号２４５に関する回路
一致信号２４５は、信号２１８と信号１２９が一致したとき“０”となる。
【手続補正５６】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
一致信号２４５が“０”の状態で、制御信号１３５の立ち上がりと立ち下がりにて（１周期分の遅延が発生することになる）、前記状態の反転値（一致信号２４５がインバータ３８５を介した値）が状態保持回路２４６βを介して状態保持回路２４６αより出力され、信号２４７が“１”となる。よって、最終的にパイプライン回路３６６を介して得られるエラー信号１００がアクティブ状態（“１”）となり、マッチコントローラ部２３にてエラー情報の保持、クロックストップ動作および試験の強制終了などに作用する。
【手続補正５７】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
また、ＯＲゲート３８７を介してＣＰＵ１４２からの強制リセット信号２４９が状態保持回路２４６β及び２４６αのリセット入力Ｒに付与されるため、強制リセット信号２４９が“１”のとき、信号２４７は初期化（“０”）される。
【手続補正５８】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
【表２】
2000215688.tif 000001
【手続補正５９】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
【表３】
2000215688.tif 000002
【手続補正６０】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
【表４】
2000215688.tif 000003
【手続補正６１】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
【表５】
2000215688.tif 000004
【手続補正６２】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
【表７】
2000215688.tif 000005
【手続補正６３】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
【表１１】
2000215688.tif 000006
【手続補正６４】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
図２３で示すパターンプログラムは、被試験メモリの各ピンに印加する試験信号のパターンを示すピンパターン２７０と、試験周期など、タイミング条件のグループを示すタイミンググループ番号２７１と、表２〜表６などに示す命令群を記述しているマイクロインストラクション部２７２で構成されている。なお、アドレス１７は、プログラムカウンタ１８の示すアドレス１７に相当する。
【手続補正６５】
【補正対象書類名】明細書
【補正対象項目名】０１９２
【補正方法】変更
【補正の内容】
【０１９２】
ステップＳ２６１で、全データＩ／Ｏ（ビット）に“０”の再書き込みを行った後、ステップＳ２６５に移行する。
【手続補正６６】
【補正対象書類名】明細書
【補正対象項目名】０１９３
【補正方法】変更
【補正の内容】
【０１９３】
一方、ステップＳ２６０で、エラー情報に基づき、ＤＵＴのパスＩ／Ｏ（ビット）に“０”の再書き込みを行い、フェイルＩ／ＯのＤＵＴに“１”の仮想再書き込みを行う。
【手続補正６７】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正の内容】
【０１９６】
ステップＳ２６５で最終アドレスと判定されるとステップＳ２６７でクロックストップＤ（ＣＳＴＰＤＯＮ）選択（信号１４０）、エラーアドレス出力許可（信号１６０）、アドレスカウンタ回路２１３の初期化を行ってサブルーチンを終了し、ステップＳ６２に復帰する。
【手続補正６８】
【補正対象書類名】明細書
【補正対象項目名】０２２３
【補正方法】変更
【補正の内容】
【０２２３】
また、そのパターンプログラムを図２８に示す。図２７，図２８の要点は、ビット比較回路２２５により、最終アドレス信号２２４とアドレス信号２１８を比較しながら、信号２１８を変更（＋１ずつ加算）していき、アドレス信号２１８と制限回数データ１２９との一致を検出するもので、被試験メモリのうち、１個でも一致すれば試験を終了するものである（ステップＳ２８３）。
【手続補正６９】
【補正対象書類名】明細書
【補正対象項目名】０２２６
【補正方法】変更
【補正の内容】
【０２２６】
そして、ステップＳ２８０で、不良制限数の設定（例えば、５００回）、クロックストップＤの選択（信号１４０）、バンク切換（信号１５２）及びアドレスカウンタ回路２１３の初期化を行う。
【手続補正７０】
【補正対象書類名】明細書
【補正対象項目名】０２３０
【補正方法】変更
【補正の内容】
【０２３０】
ステップＳ２８７を実行することにより、複数の試験対象ＤＵＴが１つの試験対象ＤＵＴでも不良が存在すれば機能しない構成の場合、速やかに他の試験対象ＤＵＴの試験処理を終了させて、効率的な試験を行うことができる。
【手続補正７１】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】変更
【補正の内容】
【０２３３】
＜実施の形態４＞
（図２９及び図３０の説明と効果）
実施の形態３に示したＭＧＭ試験のフローを利用して、単にＭＧＭの良否判定を行いたい場合に、ビット比較回路２２６（図１３〜図１８参照）に置き換えて、最終アドレス信号２２４と制限回数データ１２９の比較によるマグニチュードコンパレータ回路（大小比較回路）を用いれば、１周期での判定が可能となり、さらなる試験の高速化が図れる（図２９のステップＳ２８８のみ）。
【手続補正７２】
【補正対象書類名】明細書
【補正対象項目名】０２３４
【補正方法】変更
【補正の内容】
【０２３４】
すなわち、図２９のステップＳ２８８において、試験対象ＤＵＴのうち１個でも、最終アドレス信号２２４が制限回数データ１２９に達していれば、ステップＳ２８７でエラー信号１００をマッチコントローラ部２３に入力し保持させ処理を終了し、達していなければ直ちに終了する。
【手続補正７３】
【補正対象書類名】明細書
【補正対象項目名】０２３５
【補正方法】変更
【補正の内容】
【０２３５】
このときのＥＬＡ／ＥＬＣは最終アドレス信号２２４と制限回数データ１２９との大小比較を実施する命令である。回路構成は制御信号１３５をＥＬＡ／ＥＬＣに対応させ、前述のように回路２２６を大小比較回路に変更することで実現できる（ただし、この実施の形態では、一致信号１２１に対する制御は行わない）。
【手続補正７４】
【補正対象書類名】明細書
【補正対象項目名】０２４６
【補正方法】変更
【補正の内容】
【０２４６】
そして、ステップＳ２９６で、不良セクタ数ＥＬＡと不良制限数ＥＬＣとを比較して、ＥＬＡ＞ＥＬＣであればステップＳ２９７に移行し、そうでなければステップＳ２９８に移行する。このときのＥＬＡ／ＥＬＣは最終アドレス信号２２４と制限回数データ１２９との大小比較を実施する命令である。回路構成（図１３〜図１８参照）は制御信号１３５をＥＬＡ／ＥＬＣに対応させ、前述のように回路２２６を大小比較回路に変更することで実現できる。
【手続補正７５】
【補正対象書類名】明細書
【補正対象項目名】０２５４
【補正方法】変更
【補正の内容】
【０２５４】
また、不良アドレス情報は不良データを含むため、上記被試験半導体メモリの不良アドレスの入出力データのビット数に応じたメモリセルが割り当てられる場合、不良アドレスを入出力データのビット間で共有し、不良データに基づきどのビットが不良であるかを正確に認識することができる。
【手続補正７６】
【補正対象書類名】明細書
【補正対象項目名】０２６２
【補正方法】変更
【補正の内容】
【０２６２】
請求項６記載の半導体試験装置におけるデータ演算部は生成アドレスと不良アドレスとの比較結果により決定される選択信号に基づき、演算内容を変えて試験用の第２のデータを出力するため、生成アドレスと不良アドレスとの比較結果に応じた演算内容で試験用の第２のデータを得ることができる。
【手続補正７７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2000215688.tif 000007
【手続補正７８】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2000215688.tif 000008
【手続補正７９】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2000215688.tif 000009
【手続補正８０】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2000215688.tif 000010
【手続補正８１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2000215688.tif 000011
【手続補正８２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2000215688.tif 000012
【手続補正８３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2000215688.tif 000013
【手続補正８４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2000215688.tif 000014
【手続補正８５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2000215688.tif 000015
【手続補正８６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2000215688.tif 000016
【手続補正８７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2000215688.tif 000017
【手続補正８８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2000215688.tif 000018
【手続補正８９】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2000215688.tif 000019
【手続補正９０】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2000215688.tif 000020
【手続補正９１】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2000215688.tif 000021
【手続補正９２】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2000215688.tif 000022
【手続補正９３】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2000215688.tif 000023
【手続補正９４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2000215688.tif 000024
【手続補正９５】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2000215688.tif 000025
【手続補正９６】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
2000215688.tif 000026
【手続補正９７】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正の内容】
【図２５】
2000215688.tif 000027
【手続補正９８】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
2000215688.tif 000028
【手続補正９９】
【補正対象書類名】図面
【補正対象項目名】図３１
【補正方法】変更
【補正の内容】
【図３１】
2000215688.tif 000029
【手続補正１００】
【補正対象書類名】図面
【補正対象項目名】図３４
【補正方法】変更
【補正の内容】
【図３４】
2000215688.tif 000030
【手続補正１０１】
【補正対象書類名】図面
【補正対象項目名】図３６
【補正方法】変更
【補正の内容】
【図３６】
2000215688.tif 000031
【手続補正１０２】
【補正対象書類名】図面
【補正対象項目名】図３７
【補正方法】変更
【補正の内容】
【図３７】
2000215688.tif 000032
【手続補正１０３】
【補正対象書類名】図面
【補正対象項目名】図３８
【補正方法】変更
【補正の内容】
【図３８】
2000215688.tif 000033
【手続補正１０４】
【補正対象書類名】図面
【補正対象項目名】図３９
【補正方法】変更
【補正の内容】
【図３９】
2000215688.tif 000034