(57)【要約】  入力端と出力端の間に互いに直列に接続された被制御端子（Ｇ）を有する少なくとも２つのＦＥＴ（１１，１２）を設ける。オフ指令の存在下において、ＦＥＴ（１１，１２）をその被制御端子（Ｇ）を介して交互にオフ駆動し、オン指令の存在下においてはＦＥＴ（１１，１２）をその被制御端子（Ｇ）を介して同時にオン駆動する。
2008032552.tif 000002
【特許請求の範囲】
【請求項１】
オン指令に応じて入力信号を入力端から出力端にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記出力端への中継を停止するスイッチング回路であって、
前記入力端と前記出力端の間に互いに直列に接続された被制御端子を有する少なくとも２つの電界効果型トランジスタ（ＦＥＴ）と、
前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをそれらの被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴とするスイッチング回路。
【請求項２】
前記入力信号は、表示パネルのデータラインを経たデータパルス信号であり、
前記駆動部は前記データラインに交差する１対の走査ラインを介して前記ＦＥＴに２つの走査パルス信号を供給する走査ライン駆動回路であることを特徴とする請求項１に記載のスイッチング回路。
【請求項３】
前記走査パルス信号は、互いに極性が異なる２つの信号レベルを有し、
前記走査ライン駆動回路は、前記オフ指令の存在下において前記ＦＥＴに互いに逆位相の走査パルス信号を供給し、前記オン指令の存在下において前記ＦＥＴに互いに同一位相の走査パルス信号を供給することを特徴とする請求項２記載のスイッチング回路。
【請求項４】
前記データパルス信号と前記走査パルス信号とは、映像信号に基づいて形成され、
前記走査ライン駆動回路は、前記オフ指令の存在下において、前記映像信号のフレーム期間毎に前記走査パルス信号の位相を反転させることを特徴とする請求項３に記載のスイッチング回路。
【請求項５】
前記ＦＥＴは、前記表示パネルを支持するガラス基板上に形成されていることを特徴とする請求項２乃至４のいずれかに記載のスイッチング回路。
【請求項６】
前記ＦＥＴは、Ｐチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載のスイッチング回路。
【請求項７】
前記ＦＥＴは、Ｎチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載のスイッチング回路。
【請求項８】
前記ＦＥＴは、アモルファスシリコンからなることを特徴とする請求項１乃至７のいずれかに記載のスイッチング回路。
【請求項９】
前記ＦＥＴは、有機半導体にからなることを特徴とする請求項１乃至７のいずれかに記載のスイッチング回路。
【請求項１０】
画素を担う複数の発光素子が複数のデータラインと複数の走査ラインの各交差部に配置されてなる表示パネルの画素駆動回路であって、
前記データラインを介して供給されるデータパルスに応じた発光駆動電流を前記発光素子に供給する発光駆動手段と、
前記データパルスを、前記走査ラインを介して供給されるオン指令に応じて前記データラインから前記発光駆動手段にまで中継し、前記走査ラインを介して供給されるオフ指令に応じて前記データパルスの前記データラインから前記発光駆動手段への中継を停止するスイッチング回路と、を含み、
前記スイッチング回路は、前記データラインと前記発光駆動手段の間に互いに直列接続された被制御端子を有する少なくとも２つのＦＥＴを含み、前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を含み、
前記走査ラインは、前記ＦＥＴの各々に対応する少なくとも２つの走査ライン電極からなることを特徴とする画素駆動回路。
【請求項１１】
入力端より入力される入力信号を保持する信号保持手段と、
前記信号保持手段に保持された入力信号を出力端より出力する出力手段と、
前記入力信号を、オン指令に応じて前記入力端から前記信号保持手段にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記信号保持手段への中継を停止するスイッチング回路と、を含むサンプルホールド回路であって、
前記スイッチング回路は、前記入力端と前記信号保持手段との間に互いに直列に接続された被制御端子を有する少なくとも２つのＦＥＴと、
前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ（ＦＥＴ）を用いたスイッチング回路、画素駆動回路およびサンプルホールド回路に関し、特にＦＥＴのゲートストレスによるゲートスレッショルド電圧の変動を抑制する技術に関する。
【背景技術】
【０００２】
有機ＥＬディスプレイや液晶ディスプレイ等の画素駆動用素子として用いられるＴＦＴ（Thin Film Transistor）はＦＥＴの一種であり、アモルファスシリコン（ａ−Ｓｉ）や有機半導体等によって形成されている。これらのＴＦＴ素子は、ゲートに一定の電圧を印加し続けると、これがストレスとなってゲートスレッショルド電圧Ｖｔｈが変動することが知られている。【０００３】
図１は、エンハンスメント型ＰチャンネルＴＦＴのゲート−ソース間へ正電圧を印加し続けた場合における、前記正電圧印加前後のドレイン電流ＩD−ゲート電圧ＶGE特性を示したものである。図中のＰ１は、正電圧を印加する前のＰチャンネルＴＦＴの初期のＩD−ＶGE特性を示し、Ｐ２は正電圧を印加した後のＩD−ＶGE特性を示している。すなわち、ＰチャンネルＴＦＴのゲート−ソース間に正電圧のゲートストレスを印加し続けると、ゲートスレッショルド電圧Ｖｔｈは、正の方向に変動することを示している。尚、ゲート−ソース間に負電圧のゲートストレスを印加し続けたときには、上記した場合とは逆の負の方向にＶｔｈが変動する。【０００４】
また、ゲートに印加される電圧が高い程、Ｖｔｈの変動速度は増し、さらに、ゲートバイアスよって変動したＶｔｈは、そのバイアス極性とは逆極性のバイアスにより又は、ゲート−ソース間に０Ｖを印加し続けることによりＶｔｈ変動前の初期特性に復帰することも知られている。【０００５】
特許文献１は、かかるＶｔｈ変動に応じた電圧をバックゲートに印加することによって、Ｖｔｈ変動を補償するシフトレジスタについて開示している。
【特許文献１】特開２００６−１７４２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記した如き特性を有するＴＦＴをスイッチング回路に使用した場合について考える。スイッチング素子を構成するＴＦＴは、スイッチング回路をオフ状態に駆動すべきときには、ゲートＧに正電圧（又は負電圧）が印加されＴＦＴは遮断状態に駆動される。そして、このスイッチング回路のオフ状態が維持される限り、ＴＦＴのゲートにはその電圧が継続して印加され、これがゲートストレスとなってＶｔｈ変動が生じることとなる。スイッチング回路においてＶｔｈ変動が生じると、スイッチング回路の駆動状態をオフとすべき場合においても、完全なオフ状態とはならずリーク電流が流れ、さらにＶｔｈ変動が進行すると全くオフしないといった状況が起り得る。これを回避するために、スイッチング回路のオフ期間において極端に大きい正電圧（又は負電圧）を印加する方法が考えられるが、上記した如く、Ｖｔｈ変動の進行を加速させることとなってしまうため実効的ではない。【０００７】
本発明は、上記した点に鑑みてなされたものであり、その目的とするところは、ゲートスレッショルド電圧Ｖｔｈの変動を生じさせないＴＦＴを用いたスイッチング回路、該スイッチング回路を用いた画素駆動回路及びサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のスイッチング回路は、オン指令に応じて入力信号を入力端から出力端にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記出力端への中継を停止するスイッチング回路であって、前記入力端と前記出力端の間に互いに直列に接続された被制御端子を有する少なくとも２つのＦＥＴと、前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをそれらの被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴としている。【０００９】
また、本発明の画素駆動回路は、画素を担う複数の発光素子が複数のデータラインと複数の走査ラインの各交差部に配置されてなる表示パネルの画素駆動回路であって、前記データラインを介して供給されるデータパルスに応じた発光駆動電流を前記発光素子に供給する発光駆動手段と、前記データパルスを、前記走査ラインを介して供給されるオン指令に応じて前記データラインから前記発光駆動手段にまで中継し、前記走査ラインを介して供給されるオフ指令に応じて前記データパルスの前記データラインから前記発光駆動手段への中継を停止するスイッチング回路と、を含み、前記スイッチング回路は、前記データラインと前記発光駆動手段の間に互いに直列接続された被制御端子を有する少なくとも２つのＦＥＴを含み、前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を含み、前記走査ラインは、前記ＦＥＴの各々に対応する少なくとも２つの走査ライン電極からなることを特徴としている。【００１０】
また、本発明のサンプルホールド回路は、入力端より入力される入力信号を保持する信号保持手段と、前記信号保持手段に保持された入力信号を出力端より出力する出力手段と、前記入力信号を、オン指令に応じて前記入力端から前記信号保持手段にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記信号保持手段への中継を停止するスイッチング回路と、を含むサンプルホールド回路であって、前記スイッチング回路は、前記入力端と前記信号保持手段との間に互いに直列に接続された被制御端子を有する少なくとも２つのＦＥＴと、前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴としている。
【図面の簡単な説明】
【００１１】
【図１】ＰチャンネルＴＦＴのゲートストレス付加前後のドレイン電流−ゲート電圧特性を示す図である。
【図２】本発明の実施例である画素駆動回路を備えたＥＬディスプレイ装置の概略構成を示す図である。
【図３】本発明の実施例である画素駆動回路の構成を示す図である
【図４】本発明の実施例である画素駆動回路に供給される走査パルス信号のタイミングチャートの一例を示す図である。
【図５】本発明の実施例である画素駆動回路に供給される走査パルス信号のタイミングチャートの他の例を示す図である。
【図６】本発明の実施例である画素駆動回路の他の構成を示す図である。
【図７】本発明の実施例であるサンプルホールド回路の概略構成を示す図である。
【図８】本発明の実施例であるサンプルホールド回路に供給される駆動パルス信号のタイミングチャートの一例を示す図である。
【図９】本発明の他の実施例であるサンプルホールド回路に供給される駆動パルス信号のタイミングチャートの他の例を示す図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【第１実施例】
【００１３】
第１実施例では、本発明のスイッチング回路をアクティブマトリックス駆動型の画素駆動回路に適用している。図２は、アクティブマトリックス駆動型ＥＬディスプレイ装置の概略構成を示す図である。図２に示す如く、ＥＬディスプレイ装置は、表示パネル３４と、この表示パネル３４を映像信号に応じて駆動する駆動制御部３３とから構成される。表示パネル３４には陽極電源ライン３１、陰極電源ライン３２、画素セルを形成するｎ個の水平走査ライン各々を担う走査ラインＡ1〜Ａn及び各走査ラインに交差して配列されたｍ個のデータラインＢ1〜Ｂmが形成されている。尚、陽極電源ライン３１には駆動電圧ＶDDが印加されており、陰極電源ライン３２には接地電位ＧＮＤが印加されている。表示パネル３４における上記走査ラインＡ1〜ＡnおよびデータラインＢ1〜Ｂmの各交差部には画素駆動回路Ｅ1,1〜Ｅn,mが形成されている。これらの画素駆動回路Ｅ1,1〜Ｅn,mは、表示パネル３４を構成するガラス基板上に形成されたアモルファスシリコン又は有機半導体からなるＴＦＴ等で構成されている。
【００１４】
図３は、１つの走査ラインＡ1およびデータラインＢ1の交差部に形成された本発明のスイッチング回路１０を適用した画素駆動回路Ｅ1,1の内部の構成を示す図である。図３に示す如く、走査ラインＡ1は、２本の走査ライン電極Ａ1-a及びＡ1-bからなり、各走査ライン電極Ａ1-a及びＡ1-bには、互いに直列接続された２つの走査ライン選択用のＰチャンネルＦＥＴ１１、１２の被制御端子であるゲートＧがそれぞれ接続されている。スイッチング回路１０の入力端をなす前段の選択用ＦＥＴ１１のソース又はドレインのうちの一方にはデータラインＢ1が接続され、スイッチング回路１０の出力端をなす後段の選択用ＦＥＴ１２のソース又はドレインのうちの一方には発光駆動用のＰチャンネルＦＥＴ１４のゲートＧが接続される。発光駆動用ＦＥＴ１４のソースＳには陽極電源ライン３１を介して駆動電圧ＶDDが印加されており、そのゲートＧ−ソースＳ間には、キャパシタ１３が接続されている。更に発光駆動用ＦＥＴ１４のドレインＤには有機ＥＬ素子１５のアノード端が接続されている。有機ＥＬ素子１５のカソード端には、陰極電源ライン３２を介して接地電位ＧＮＤが印加されている。尚、画素駆動回路Ｅ1,1以外の他の部分の画素駆動回路も上記した構成と同一である。また、本発明のスイッチング回路に用いられるＦＥＴは、ソースとドレインが対象構造をとっており、双方に構造的な差異はなく、例えばＰチャンネルＦＥＴの場合、高電圧側がソースとして機能し、低電圧側がドレインとして機能する。
【００１５】
駆動制御部３３は、走査ライン駆動回路およびデータライン駆動回路を有し、表示パネル３４の走査ラインＡ1〜Ａnの各々に走査パルス信号を印加するとともに、上記走査パルス信号の印加タイミングに同期させて、各水平走査ラインに対応した入力映像信号に応じた画素データパルス信号を発生し、これらをデータラインＢ1〜Ｂmにそれぞれ印加する。尚、画素データパルス信号の各々は、入力映像信号の各々のよって示される輝度レベルに応じたパルス電圧を有する。この際、走査パルス信号の印加によって、選択された走査ライン上に接続されている画素駆動回路の各々が画素データの書き込み対象となる。画素データの書き込み対象となった画素駆動回路内の選択用ＦＥＴ１１、１２は、上記走査パルス信号に応じてオン状態となり、データラインＢ1を介して供給された上記画素データパルス信号を発光駆動用ＦＥＴ１４のゲートＧ及びキャパシタ１３にそれぞれ印加する。この選択用ＦＥＴ１１、１２の駆動方法については後述する。発光駆動用ＦＥＴ１４は、画素データパルス信号のパルス電圧に応じた発光駆動電流を有機ＥＬ素子１５に供給する。有機ＥＬ素子１５は、この発光駆動電流に応じた輝度で発光する。キャパシタ１３は、上記画素データパルス信号のパルス電圧によって充電される。かかる充電動作によりキャパシタ１３には、入力映像信号によって示される輝度レベルに応じた電圧が保持され、いわゆる画素データの書き込みが為される。ここで、画素データの書き込み対象から開放されると、選択用ＦＥＴ１１、１２はオフ状態となり、発光駆動用ＦＥＴ１４のゲートＧに対する画素データパルス信号の供給を停止する。ところが、この間においてもキャパシタ１３に保持された電圧が発光駆動用ＦＥＴ１４のゲートＧをバイアスし続けるので、ＦＥＴ１４は引き続き発光駆動電流を有機ＥＬ素子１５に流し続ける。
【００１６】
ここで、画素駆動回路の選択用ＦＥＴは上記したように、２つのＰチャンネルＦＥＴ１１及び１２が直列接続された構成であるために、双方がオン状態となったときに、画素データパルス信号が発光駆動用ＦＥＴ１４のゲートＧ及びキャパシタ１３にそれぞれ印加される。換言すれば、少なくとも一方の選択用ＦＥＴがオフ状態となっていれば、他方がオン状態となっていても画素データパルス信号は発光駆動用ＦＥＴ１４のゲートＧ及びキャパシタ１３に印加されない。そこで、駆動制御部３３は、以下に説明する選択用ＦＥＴの駆動制御を行うことによって、選択用ＦＥＴに対するゲートストレスを排除し、Ｖｔｈ変動を抑制する。
【００１７】
すなわち、従来の画素駆動回路では、走査ラインの非選択期間において選択用ＦＥＴのオフ状態を維持するために、選択用ＦＥＴのゲートは、ハイレベル（又はローレベル）の走査パルス電圧に固定され、これがゲートストレスとなってＶｔｈ変動を引き起こしていた。画素駆動回路の選択用ＦＥＴにＶｔｈ変動が生じると、非選択期間においてソース−ドレイン間のリークが増大し、キャパシタに保持された画素データパルス信号の電圧レベルが変動し、画質の著しい劣化を引き起こす恐れがある。これに対して本発明では、走査ラインの非選択期間において、互いに直列接続された選択用ＦＥＴのゲートに互いに逆位相の走査パルス信号を印加し、フレーム毎にその位相を反転させることによって選択用ＦＥＴに対するゲートストレスを排除して、Ｖｔｈ変動を生じさせないようにした。
【００１８】
図４は、駆動制御部３３が表示パネル３４に形成された走査ラインＡ1〜Ａnの各々に供給する走査パルス信号のタイミングチャートの一例を示したものである。駆動制御部３３は、１フレームの表示期間内に各走査ラインＡ1〜Ａnに順次所定の走査パルス信号を印加することで、各走査ラインに接続された画素駆動回路を画素データの書き込み対象としていく。ここで、先にも述べたように画素駆動回路の選択用ＦＥＴは、２つのＰチャンネルＦＥＴ１１及び１２が直列接続された構成であるために、これらの選択用ＦＥＴ１１及び１２のゲートＧにローレベルの走査パルス電圧が同時に印加されたときに、選択用ＦＥＴ１１及び１２の双方がオン状態となり、当該走査ラインに接続された画素駆動回路が画素データの書き込み対象として選択される。すなわち、駆動制御部３３は、各走査ラインＡ1〜Ａnを構成する２本の走査ライン電極Ａ1-a、Ａ1-b〜Ａn-a、Ａn-bの双方にローレベルの走査パルス信号を同時に印加する期間を設け、この期間を当該走査ラインの選択期間とし、１フレーム期間内に各走査ラインＡ1〜Ａnを順次選択していく。そして、駆動制御部３３は、選択した走査ライン上の画素駆動回路にデータラインを介して画素データパルス信号を印加することで１画面（フレーム）を構成する。尚、走査ラインに印加されるローレベルの走査パルス電圧は、データ信号の中で最も低い電圧と選択用ＦＥＴのゲートスレッショルド電圧Ｖｔｈを加算した電圧よりも十分に低い電圧である。
【００１９】
一方、上記したように、選択用ＦＥＴ１１及び１２の少なくとも一方がオフ状態の場合には、スイッチング回路１０の入力端と出力端は遮断状態となり画素データパルス信号は発光駆動用ＦＥＴ１４のゲートＧ及びキャパシタ１３に印加されない。そこで、駆動制御部３３は、図４に示す如く、走査ラインの非選択期間においては、選択用ＦＥＴ１１及び１２の少なくとも一方がオフ状態となるように、２本の走査ライン電極Ａ1-a及びＡ1-bを介してハイレベルの走査パルス電圧とローレベルの走査パルス電圧を各選択用ＦＥＴのゲートＧに印加し、更に、フレーム毎に非選択期間における走査パルス信号の電圧レベルを反転させる。
【００２０】
すなわち、駆動制御部３３は、走査ラインの非選択期間内においては、一方の選択用ＦＥＴにハイレベルの走査パルス電圧を印加し、他方の選択用ＦＥＴにはローレベルの走査パルス電圧を印加することによって非選択状態とし、次フレームの非選択期間においては、走査パルス電圧の極性を互いに反転させて非選択状態とする。これにより、選択用ＦＥＴのゲートＧは、非選択期間において、選択用ＦＥＴをオフ状態に維持するためにハイレベルの走査パルス電圧に固定されないのである。かかる走査パルス電圧の印加は他の走査ラインＡ2〜Ａnについても同様に行われる。
【００２１】
ここで、選択用ＦＥＴ１１及び１２のゲートＧに印加される選択用ＦＥＴのオフ指令を担うハイレベルの走査パルス信号の電圧レベルとデータ信号の平均電圧との差の絶対値が、オン指令を担うローレベルの走査パルス信号の電圧レベルとデータ信号の平均電圧との差の絶対値と略等しく、互いに極性が逆であることが望ましい。すなわち、ハイレベルの走査パルス印加時のゲート―ソース間の平均電圧の絶対値と、ローレベルの走査パルス印加時のゲート―ソース間の平均電圧の絶対値とが略等しく、互いに逆極性であることが望ましい。このようにすることによって、各選択用ＦＥＴのゲート―ソース間に印加される平均電圧を略ゼロとすることができ、故にゲートストレスが排除され、選択用ＦＥＴのＶｔｈ変動を抑制することができるのである。
【００２２】
尚、上記した実施例においては、走査ラインの非選択期間において、少なくとも一方の選択用ＦＥＴがオフ状態となるようにし、１フレーム毎に走査パルス信号の電圧レベルを反転させることとしたが、図５に示す如く、走査ラインの非選択期間において、少なくとも一方の選択用ＦＥＴがオフ状態となるように１フレーム内で走査パルス信号の電圧レベルを複数回反転させてもよい。すなわち、一方の選択用ＦＥＴにハイレベルの走査パルス電圧を印加し、他方の選択用ＦＥＴにはローレベルの走査パルス電圧を印加することで非選択状態とし、フレーム内の非選択期間内において、互いに走査パルス電圧の極性を繰り返し反転させる。この駆動方法によっても、非選択状態を維持しつつ選択用ＦＥＴに対するゲートストレスを排除することが可能となる。
【００２３】
また上記した実施例においては、選択用ＦＥＴおよび発光駆動用ＦＥＴをＰチャンネルＦＥＴで構成した場合を例に説明したが、ＮチャンネルＦＥＴを使用することとしてもよい。この場合には、選択用ＦＥＴのゲートに印加する走査パルス電圧を上記したＰチャンネルの場合と逆極性にすればよい。
【００２４】
また、上記した実施例のスイッチング回路は、２つの選択用ＦＥＴを直列接続する構成としたが、３つ以上のＦＥＴを直列接続するようにしてもよい。
【００２５】
また、上記した実施例においては、有機ＥＬ素子の発光制御をなす画素駆動回路に本発明のスイッチング素子を適用した場合を例に説明したが、液晶パネルを駆動する画素駆動回路に適用することとしてもよい。図６は、透明電極に挟持された液晶画素４０を駆動する画素駆動回路の概略図である。動作原理は上記した有機ＥＬの場合とほぼ同じであるが、発光駆動用ＦＥＴ１５が省略されている点で、有機ＥＬの場合と異なる。すなわち、液晶画素４０は選択用ＦＥＴ１１および１２が同時にオン状態となった場合に、データラインを介して輝度に対応した画素データパルス信号が印加され、画素データが書き込まれる。そして、上記した実施例同様に、非選択期間においては少なくとも一方の選択用ＦＥＴがオフ状態となるように１フレーム毎に走査パルス信号の電圧レベルを反転させて、ハイレベルの走査パルス電圧とローレベルの走査パルス電圧が交互に各選択用ＦＥＴのゲートＧに印加されることでＶｔｈの変動が抑制される。
【００２６】
以上の説明から明らかなように、画素駆動回路の選択用ＦＥＴを構成する本発明のスイッチング回路は、その入力端と出力端の間に直列接続された２つのＦＥＴを含み、走査ラインの非選択期間においては、少なくとも一方のＦＥＴがオフ状態となるように各々のゲートに印加する駆動電圧のレベルを反転させながら非選択状態を維持するので、選択用ＦＥＴのゲートＧは、非選択状態を維持するためのハイレベル（又はローレベル）の電圧に固定されず、ゲートストレスが排除され、Ｖｔｈの変動を抑制することができるのである。
【第２実施例】
【００２７】
次に本発明の第２実施例について図面を参照しつつ説明する。第２実施例では、本発明のスイッチング回路をサンプルホールド回路に適用している。図７は、本発明のスイッチング回路５０を適用したサンプルホールド回路１００の回路ブロック図である。サンプルホールド回路１００はガラス基板上に形成されたアモルファスシリコン又は有機半導体からなるＴＦＴ等で構成されており、例えば有機ＥＬディスプレイの如き表示装置の発光駆動信号を生成する駆動回路等に使用される。
【００２８】
サンプルホールド回路１００は、ボルテージフォロワを構成する２つのオペアンプ５４及び５５と、後段のオペアンプ５５の非反転入力（＋）端子とＧｎｄ間に接続されるキャパシタ５６と、前段のオペアンプ５４の出力端と後段のオペアンプ５５の非反転入力（＋）端子との間に直列接続されるスイッチング回路５０と、を含む構成となっている。
【００２９】
前段のオペアンプ５４の非反転入力（＋）端子に入力されたサンプリング電圧は、その出力端にそのまま出力される。詳述すると、オペアンプ５４は、入力端子に入力されたサンプリング電圧と同じ大きさの電圧をその出力端から出力するとともに、入出力間でインピーダンス変換を行うことにより、入力信号（サンプリング電圧）の安定化を図るバッファとして機能する。オペアンプ５４の出力端から出力されたサンプリング電圧は、スイッチング回路５０の駆動状態がオン状態のときは、キャパシタ５６およびオペアンプ５５の非反転入力（＋）端子に印加される。そして後段のオペアンプ５５は、前段のオペアンプ５４同様、非反転入力（＋）端子に入力されたサンプリング電圧と同じ大きさの電圧を出力端から出力する。キャパシタ５６は、サンプリング電圧によって充電される。かかる充電動作によってキャパシタ５６にはサンプリング電圧が保持され、いわゆるサンプルホールドが為される。ここで、スイッチング回路５０の駆動状態がオフ状態のとなった場合、オペアンプ５４からオペアンプ５５へのサンプリング電圧の供給が遮断される。ところが、この間においてもキャパシタ５６に保持されたサンプリング電圧がオペアンプ５５の非反転入力（＋）端子に印加されるので、オペアンプ５５はサンプリング電圧を出力し続ける。すなわち、サンプルホールド回路１００は、スイッチング回路５０のオンオフ駆動によって、サンプリング電圧の更新／保持動作の制御がなされるのである。
【００３０】
ここで図７に示す如く、スイッチング回路５０は、ＰチャンネルＦＥＴで構成されるスイッチング素子ＳＷ１及びＳＷ２と、これらのスイッチング素子を駆動するための駆動パルス信号を生成する駆動部５１を含む構成となっている。スイッチング素子ＳＷ１とＳＷ２とは直列接続され、スイッチング回路５０の入力端である前段のスイッチング素子ＳＷ１のソースＳがオペアンプ５４の出力端に接続され、スイッチング回路５０の出力端である後段のスイッチング素子ＳＷ２のドレインＤがオペアンプ５５の非反転入力（＋）端子及びキャパシタ５６に接続される。また、スイッチング素子ＳＷ１及びＳＷ２の被制御端子であるゲートＧは、それぞれ駆動部５１に接続される。
【００３１】
スイッチング素子ＳＷ１及びＳＷ２は、駆動部５１よりその絶対値がゲートスレッショルド電圧Ｖｔｈより大きい負電圧がゲート―ソース間に印加されることによりオン状態となり、ゲート―ソース間に０Ｖ若しくは正電圧が印加されることによりオフ状態となるが、スイッチング素子ＳＷ１とＳＷ２とは直列接続されているため、双方のスイッチング素子が同時にオン状態とならなければ、前段のオペアンプ５４の出力端から出力されるサンプリング電圧は、後段のオペアンプ５５に伝達されない。換言すれば、少なくとも一方のスイッチング素子がオフ状態となっていれば、他方がオン状態となっていてもスイッチング回路５０はオフ状態（遮断状態）となるのである。そこで、駆動部５１は、以下に説明するスイッチング素子ＳＷ１及びＳＷ２の駆動制御を行うことによって、スイッチング素子ＳＷ１及びＳＷ２に対するゲートストレスを排除して、Ｖｔｈ変動を抑制する。
【００３２】
すなわち、従来スイッチング回路のオフ期間においてはスイッチング素子のオフ状態を維持するために、スイッチング素子のゲートは、ハイレベル（又はローレベル）の駆動電圧に固定され、これがゲートストレスとなってＶｔｈ変動を引き起こしていた。サンプルホールド回路のスイッチング素子にＶｔｈ変動が生じると、スイッチング回路のオフ状態（遮断状態）においてソースドレイン間のリークが増大し、キャパシタに保持されたサンプリング電圧の電圧レベルが変動し、適正なサンプルホールド動作ができなくなる恐れがある。これに対して、本発明では、スイッチング回路５０のオフ期間において互いに直列接続されたスイッチング素子ＳＷ１及びＳＷ２のゲートに互いに極性の異なる駆動電圧を交互に印加することによってスイッチング素子に対するゲートストレスを排除して、Ｖｔｈ変動を生じさせないようにした。
【００３３】
図８は、駆動部５１がスイッチング素子ＳＷ１及びＳＷ２のゲートＧに供給する駆動パルス信号のタイミングチャートの一例を示す図である。上記したように、スイッチング回路５０は、スイッチング素子ＳＷ１及びＳＷ２の双方が同時にオン状態となったときに、その入力端と出力端が導通状態となり、オペアンプ５４から出力されるサンプリング電圧がオペアンプ５５に供給される。すなわち、図８に示す如くスイッチング素子ＳＷ１及びＳＷ２のゲートＧに同時にローレベルの電圧が印加された場合にスイッチング回路５０は導通状態となる。尚、スイッチング素子ＳＷ１及びＳＷ２に印加されるローレベルの電圧は、サンプリング電圧のうちの最低レベルの電圧とスイッチング素子ＳＷ１、ＳＷ２のゲートスレッショルド電圧Ｖｔｈとを加算した電圧よりも十分に低い電圧である。一方、上記したようにスイッチング回路５０は、スイッチング素子ＳＷ１、ＳＷ２の少なくとも一方がオフ状態の場合には、その入力端と出力端は遮断状態となり、オペアンプ５４からオペアンプ５５へのサンプリング電圧の供給は遮断される。そこで、駆動部５１はスイッチング回路５０をオフ状態（遮断状態）とすべき期間内においては、スイッチング素子ＳＷ１及びＳＷ２の少なくとも一方がオフ状態となるように、ハイレベルの駆動電圧とローレベルの駆動パルス信号を各スイッチング素子のゲートＧに印加する。所定期間毎に互いの駆動パルス信号の電圧レベルを反転させる。すなわち、駆動部５１は、スイッチング回路５０をオフ状態（遮断状態）とすべき期間内においては、一方のスイッチング素子にハイレベルの駆動パルス信号を印加し、他方のスイッチング素子にはローレベルの駆動パルス信号を印加し、所定周期でこの駆動パルス信号の電圧レベルを互いに反転させることにより、スイッチング回路５０のオフ状態（遮断状態）を維持する。これにより、各スイッチング素子のゲートＧはオフ状態を維持するためのハイレベルの駆動電圧に固定されない。
【００３４】
図９は、スイッチング素子ＳＷ１及びＳＷ２に供給される駆動パルス信号のタイミングチャートの他の例を示したものであり、スイッチング回路５０のオフ期間における、駆動パルス信号の電圧レベルの反転周期が図８の場合と比べて短くなっている。
【００３５】
ここで、スイッチング素子ＳＷ１及びＳＷ２のゲートＧに印加されるスイッチング素子のオフ指令を担うハイレベルの駆動パルス信号の電圧レベルとサンプリング電圧の平均値との差の絶対値が、オン指令を担うローレベルの駆動パルス信号の電圧レベルとサンプリング電圧の平均値との差の絶対値と略等しく、互いに極性が逆であることが望ましい。すなわち、ハイレベルの駆動パルス印加時のゲート―ソース間の平均電圧の絶対値と、ローレベルの駆動パルス印加時のゲート―ソース間の平均電圧の絶対値とが略等しく、互いに逆極性であることがのぞましい。また、上記したスイッチング回路５０のオフ期間において、駆動パルス信号の電圧レベルを反転させる場合にはデューティ比を略５０％に設定することが望ましい。このようにすることによって、各スイッチング素子のゲートに印加される平均電圧を略ゼロとすることができ、故にゲートストレスも排除され、Ｖｔｈ変動を抑制することができるのである。
【００３６】
尚、各スイッチング素子ＳＷ１及びＳＷ２に印加する駆動電圧の値は、ＦＥＴの特性に応じて適宜設定すればよく、また、スイッチング回路５０のオフ期間にハイレベルとローレベルの駆動電圧を交互に印加する場合において、一般的には、上記したように、ハイレベルとローレベルの電圧レベルを設定して、デューティ比を略５０％に設定することが望ましいが、ＦＥＴの特性に応じて適宜変更することも可能である。
【００３７】
また、上記した実施例においては、スイッチング素子としてＰチャンネルＦＥＴを使用した場合を例に説明したが、ＮチャンネルＦＥＴを使用することとしてもよい。この場合には、スイッチング素子のゲートに印加する駆動電圧を上記したＰチャンネルの場合と逆極性にすればよい。
【００３８】
また、上記した実施例のスイッチング回路は、２つの選択用ＦＥＴを直列接続する構成としたが、３つ以上のＦＥＴを直列接続するようにしてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成20年7月11日(2008.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の走査ライン及び複数のデータラインと、前記走査ライン及びデータラインの交差部に形成された表示セルの各々に設けられ、前記走査ラインから供給されるオン指令に応じて前記データラインから供給される映像データ信号を入力端から出力端にまで中継し、前記走査ラインから供給されるオフ指令に応じて前記映像データ信号の前記入力端から前記出力端への中継を停止するスイッチング回路と、前記表示セルの各々に設けられ、前記スイッチング回路からの映像データ信号に応じて表示をなす表示素子と、を備えた映像信号の表示パネルであって、
前記スイッチング回路は、前記入力端と前記出力端の間に直列に接続された少なくとも２つの電界効果型トランジスタ（ＦＥＴ）を有し、
前記オフ指令の存在下において、前記ＦＥＴは前記映像信号の１フレーム期間内に交互に複数回オフ駆動され、前記オン指令の存在下においては前記ＦＥＴは同時にオン駆動されることを特徴とする表示パネル。
【請求項２】
前記走査ラインの各々は１対の走査ライン電極からなり、
前記１対の走査ライン電極を介して前記ＦＥＴに２つの走査パルス信号を供給する走査ライン駆動回路を有することを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記走査パルス信号は、互いに極性が異なる２つの信号レベルを有し、
前記走査ライン駆動回路は、前記オフ指令の存在下において前記ＦＥＴに互いに逆位相の走査パルス信号を供給し、前記オン指令の存在下において前記ＦＥＴに互いに同一位相の走査パルス信号を供給することを特徴とする請求項２記載の表示パネル。
【請求項４】
前記走査ライン駆動回路は、前記オフ指令の存在下において、前記映像信号のフレーム期間毎に前記走査パルス信号の位相を反転させることを特徴とする請求項３に記載の表示パネル。
【請求項５】
前記ＦＥＴは、前記表示パネルを支持するガラス基板上に形成されていることを特徴とする請求項２乃至４のいずれかに記載の表示パネル。
【請求項６】
前記ＦＥＴは、Ｐチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の表示パネル。
【請求項７】
前記ＦＥＴは、Ｎチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の表示パネル。
【請求項８】
前記ＦＥＴは、アモルファスシリコンからなることを特徴とする請求項１乃至７のいずれかに記載の表示パネル。
【請求項９】
前記ＦＥＴは、有機半導体からなることを特徴とする請求項１乃至７のいずれかに記載の表示パネル。
【請求項１０】
（削除）
【請求項１１】
入力端より入力される入力信号を保持する信号保持手段と、
前記信号保持手段に保持された入力信号を出力端より出力する出力手段と、
前記入力信号を、オン指令に応じて前記入力端から前記信号保持手段にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記信号保持手段への中継を停止するスイッチング回路と、を含むサンプルホールド回路であって、
前記スイッチング回路は、前記入力端と前記信号保持手段との間に互いに直列に接続された被制御端子を有する少なくとも２つのＦＥＴと、
前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴とするサンプルホールド回路。
【手続補正書】
【提出日】平成21年2月16日(2009.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数の走査ライン及び複数のデータラインと、前記走査ライン及びデータラインの交差部に形成された表示セルの各々に設けられ、前記走査ラインから供給されるオン指令に応じて前記データラインから供給される映像データ信号を入力端から出力端にまで中継し、前記走査ラインから供給されるオフ指令に応じて前記映像データ信号の前記入力端から前記出力端への中継を停止するスイッチング回路と、前記表示セルの各々に設けられ、前記スイッチング回路からの映像データ信号に応じて表示をなす表示素子と、を備えた映像信号の表示パネルであって、
前記スイッチング回路は、前記入力端と前記出力端の間に直列に接続された少なくとも２つの電界効果型トランジスタ（ＦＥＴ）を有し、
前記オフ指令の存在下において、前記ＦＥＴは前記映像信号の少なくとも２フレーム期間内に１度オフ駆動され、前記オン指令の存在下においては前記ＦＥＴは同時にオン駆動されることを特徴とする表示パネル。
【請求項２】
前記走査ラインの各々は１対の走査ライン電極からなり、
前記１対の走査ライン電極を介して前記ＦＥＴに２つの走査パルス信号を供給する走査ライン駆動回路を有することを特徴とする請求項１に記載の表示パネル。
【請求項３】  前記走査パルス信号は、互いに極性が異なる２つの信号レベルを有し、
前記走査ライン駆動回路は、前記オフ指令の存在下において前記ＦＥＴに互いに逆位相の走査パルス信号を供給し、前記オン指令の存在下において前記ＦＥＴに互いに同一位相の走査パルス信号を供給することを特徴とする請求項２記載の表示パネル。
【請求項４】  前記走査ライン駆動回路は、前記オフ指令の存在下において、前記映像信号のフレーム期間毎に前記走査パルス信号の位相を反転させることを特徴とする請求項３に記載の表示パネル。
【請求項５】  前記ＦＥＴは、前記表示パネルを支持するガラス基板上に形成されていることを特徴とする請求項２乃至４のいずれかに記載の表示パネル。
【請求項６】  前記ＦＥＴは、Ｐチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の表示パネル。
【請求項７】  前記ＦＥＴは、Ｎチャンネルトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の表示パネル。
【請求項８】  前記ＦＥＴは、アモルファスシリコンからなることを特徴とする請求項１乃至７のいずれかに記載の表示パネル。
【請求項９】  前記ＦＥＴは、有機半導体からなることを特徴とする請求項１乃至７のいずれかに記載の表示パネル。
【請求項１０】  前記オフ指令の存在下において、前記ＦＥＴは前記映像信号の１フレーム期間内に交互に複数回オフ駆動されることを請求項１に記載の表示パネル。
【請求項１１】  入力端より入力される入力信号を保持する信号保持手段と、
前記信号保持手段に保持された入力信号を出力端より出力する出力手段と、
前記入力信号を、オン指令に応じて前記入力端から前記信号保持手段にまで中継し、オフ指令に応じて前記入力信号の前記入力端から前記信号保持手段への中継を停止するスイッチング回路と、を含むサンプルホールド回路であって、
前記スイッチング回路は、前記入力端と前記信号保持手段との間に互いに直列に接続された被制御端子を有する少なくとも２つのＦＥＴと、
前記オフ指令の存在下において、前記ＦＥＴをその被制御端子を介して交互にオフ駆動し、前記オン指令の存在下においては前記ＦＥＴをその被制御端子を介して同時にオン駆動する駆動部と、を有することを特徴とするサンプルホールド回路。
【国際調査報告】
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