【手続補正書】
【提出日】平成16年4月2日(2004.4.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
カラムゲートと、このカラムゲートの素子パターンと融合された素子パターンを有するイコライズ回路とを有することを特徴とする半導体記憶装置。
【請求項２】
ゲートがカラムゲート選択線に接続されソース又はドレインの一方が第１のデータ線に他方が第１のビット線に接続された第１のトランジスタと、ゲートがカラムゲート選択線に接続されソース又はドレインの一方が第２のデータ線に他方が第２のビット線に接続された第２のトランジスタとを含むカラムゲートと、
ゲートがイコライズ回路制御線に接続されソース又はドレインの一方が第１のビット線に他方がイコライズ回路電源線に接続された第３のトランジスタと、ゲートがイコライズ回路制御線に接続されソース又はドレインの一方が第２のビット線に他方がイコライズ回路電源線に接続された第４のトランジスタと、ゲートがイコライズ回路制御線に接続されソース又はドレインの一方が第１のビット線に他方が第２のビット線に接続された第５のトランジスタとを含むイコライズ回路とを有し、
前記第１のトランジスタのソース又はドレインの他方、前記第３のトランジスタのソース又はドレインの一方及び前記第５のトランジスタのソース又はドレインの一方が共通のコンタクトを介して前記第１のビット線に接続され、前記第２のトランジスタのソース又はドレインの他方、前記第４のトランジスタのソース又はドレインの一方及び前記第５のトランジスタのソース又はドレインの他方が共通のコンタクトを介して前記第２のビット線に接続されていることを特徴とする半導体記憶装置。
【請求項３】
第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、
前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、
第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、
前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路と
を有することを特徴とする半導体記憶装置。
【請求項４】
前記第１のトランジスタは、第１の拡散領域と、前記第１の共通ノードとなる第２の拡散領域と、これら第１の拡散領域及び第２の拡散領域の間に設けられた第１のゲート電極とを含み、
前記第２のトランジスタは、第３の拡散領域と、前記第２の共通ノードとなる第４の拡散領域と、これら第３の拡散領域及び第４の拡散領域の間に設けられた第２のゲート電極とを含み、
前記第３のトランジスタは、前記第２の拡散領域と、第５の拡散領域と、これら第２の拡散領域及び第５の拡散領域の間に設けられた第３のゲート電極とを含み、
前記第４のトランジスタは、前記第４の拡散領域と、第６の拡散領域と、これら第４の拡散領域及び第６の拡散領域の間に設けられた第４のゲート電極とを含み、
前記第５のトランジスタは、前記第２の拡散領域と、前記第４の拡散領域と、これら第２の拡散領域及び第４の拡散領域の間に設けられた第５のゲート電極とを含み、
前記第６のトランジスタは、第７の拡散領域と、前記第３の共通ノードとなる第８の拡散領域と、これら第７の拡散領域及び第８の拡散領域の間に設けられた第６のゲート電極とを含み、
前記第７のトランジスタは、第９の拡散領域と、前記第４の共通ノードとなる第１０の拡散領域と、これら第９の拡散領域及び第１０の拡散領域の間に設けられた第７のゲート電極とを含み、
前記第８のトランジスタは、前記第５の拡散領域と、前記第８の拡散領域と、これら第５の拡散領域及び第８の拡散領域の間に設けられた第８のゲート電極とを含み、
前記第９のトランジスタは、前記第６の拡散領域と、前記第１０の拡散領域と、これら第６の拡散領域及び第１０の拡散領域の間に設けられた第９のゲート電極とを含み、
前記第１０のトランジスタは、前記第８の拡散領域と、前記第１０の拡散領域と、これら第８の拡散領域及び第１０の拡散領域の間に設けられた第１０のゲート電極とを含む
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の拡散領域は第１のデータ線に接続され、前記第２の拡散領域は第１のビット線に接続され、前記第３の拡散領域は第２のデータ線に接続され、前記第４の拡散領域は第２のビット線に接続され、前記第５の拡散領域及び前記第６の拡散領域はイコライズ回路電源線に接続され、前記第７の拡散領域は第３のデータ線に接続され、前記第８の拡散領域は第３のビット線に接続され、前記第９の拡散領域は第４のデータ線に接続され、前記第１０の拡散領域は第４のビット線に接続され、
前記第１、第２、第６及び第７のゲート電極はカラムゲート選択線に接続され、前記第３、第４、第５、第８、第９及び第１０のゲート電極はイコライズ回路制御線に接続されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記イコライズ回路電源線の電位はビット線のプリチャージ電位であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路とにより単位素子領域を構成し、
互いに隣り合った前記単位素子領域間に前記第３、第４、第５、第８、第９及び第１０のトランジスタの各ゲート電極に接続されるイコライズ回路制御線のパターンを形成したことを特徴とする半導体記憶装置。
【請求項８】
半導体基板と、前記半導体基板に形成された複数の素子領域とを備えた半導体記憶装置であって、
拡散層を具備した第１のトランジスタを有する少なくとも一つのカラムゲートと、拡散層を具備した第２のトランジスタを有する少なくとも一つのイコライザとが、前記素子領域において一つのセットとして形成され、
前記第１のトランジスタの一方の拡散層と前記第２のトランジスタの一方の拡散層とが共通化されていることを特徴とする半導体記憶装置。
【請求項９】
半導体基板と、前記半導体基板に形成された少なくとも一つの素子領域と、前記半導体基板の上方に形成されたビット線と、前記素子領域上に形成された二つの拡散層とゲート電極とを有する第１のトランジスタを備えた少なくとも一つのカラムゲートと、前記素子領域上に形成された二つの拡散層とゲート電極とを有する第２のトランジスタを備えた少なくとも一つのイコライザとを備え、
前記第１のトランジスタの一方の拡散層と前記第２のトランジスタの一方の拡散層とが共通化されており、
前記ビット線を前記共通化された拡散層に接続するコンタクトを備えたことを特徴とする半導体記憶装置。
【請求項１０】
半導体基板と、
前記半導体基板に形成された素子領域と、
前記半導体基板の上方に形成された第１及び第２のデータ線と、
前記素子領域上に形成された二つの拡散層と第１のゲート電極とを有する第１のトランジスタを備え、前記第１のトランジスタの前記拡散層の一方が前記第１のデータ線に接続された第１の選択ゲートと、
前記素子領域上に形成された二つの拡散層と第２のゲート電極とを有する第２のトランジスタを備え、前記第２のトランジスタの前記拡散層の一方が前記第２のデータ線に接続された第２の選択ゲートと、
第３、第４及び第５のトランジスタを備えたイコライザとを備え、
前記第３のトランジスタは前記素子領域上に形成された二つの拡散層と第３のゲート電極とを有し、前記第３のトランジスタの前記拡散層の一方と前記第１のトランジスタの前記拡散層の他方とが共通化され、前記第３のトランジスタの前記拡散層の他方が電位供給線に接続されており、前記第４のトランジスタは前記素子領域上に形成された二つの拡散層と第４のゲート電極とを有し、前記第４のトランジスタの前記拡散層の一方と前記第２のトランジスタの前記拡散層の他方とが共通化され、前記第４のトランジスタの前記拡散層の他方が前記電位供給線に接続されており、前記第５のトランジスタは前記素子領域上に形成された二つの拡散層と第５のゲート電極とを有し、前記第５のトランジスタの前記拡散層の一方と前記第１のトランジスタの前記拡散層の他方とが共通化され、前記第５のトランジスタの前記拡散層の他方と前記第２のトランジスタの前記拡散層の他方とが共通化されており、
前記第１のゲート電極と第２のゲート電極とが同一の配線層で構成され、前記第３のゲート電極と第４のゲート電極と第５のゲート電極とが同一の配線層で構成されていることを特徴とする半導体記憶装置。
【請求項１１】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１及び第２のビット線と、
プリチャージ電位供給線に接続された第１の拡散層と、
前記第１のビット線に接続された第２の拡散層と、
前記第２のビット線に接続された第３の拡散層と、
前記プリチャージ電位供給線に接続された第４の拡散層と、
第１、第２及び第３の部分を有し、第１の部分が前記半導体基板の上方であって且つ前記第１及び第２の拡散層に隣接して設けられ、第２の部分が前記半導体基板の上方であって且つ前記第２及び第３の拡散層に隣接して設けられ、第３の部分が前記半導体基板の上方であって且つ前記第３及び第４の拡散層に隣接して設けられた第１のゲート電極と、
第１のデータ線に接続された第５の拡散層と、
第２のデータ線に接続された第６の拡散層と、
第４及び第５の部分を有し、第４の部分が前記半導体基板の上方であって且つ前記第２及び第５の拡散層に隣接して設けられ、第５の部分が前記半導体基板の上方であって且つ前記第３及び第６の拡散層に隣接して設けられた第２のゲート電極と、
を備えたことを特徴とする半導体記憶装置。
【請求項１２】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
前記半導体基板に形成され、前記第１の素子領域に隣接して設けられ、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続された第２の素子領域と、
前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
前記第１及び第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第４の部分が前記第１４及び第１８の拡散層に隣接して設けられた第２のゲートと、
前記第１及び第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられ、第３の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第４の部分が前記第１６及び第２０の拡散層に隣接して設けられた第３のゲートと、
前記第１の素子領域と第２の素子領域の間に設けられ、前記第１から第３のゲートにそれぞれ接続された第１から第３のコンタクトと、
前記第２及び第１２の拡散層にそれぞれ接続された第４及び第５のコンタクトとを備え、
前記第１から第５のコンタクトが実質的に一つの線上に配置されていることを特徴とする半導体記憶装置。
【請求項１３】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
前記半導体基板に形成され、前記第１の素子領域に隣接して設けられ、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続された第２の素子領域と、
前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
前記第１の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第５及び第９の拡散層に隣接して設けられ、第４の部分が前記第６及び第１０の拡散層に隣接して設けられた第２のゲートと、
前記第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第２の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第３の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第４の部分が前記第１６及び第２０の拡散層に隣接して設けられた第３のゲートとを備え、
前記プリチャージ電位供給線が実質的に前記第１１の拡散層の上方に設けられていることを特徴とする半導体記憶装置。
【請求項１４】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
前記半導体基板に形成され、前記第１の素子領域に隣接して設けられ、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続された第２の素子領域と、
前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
前記第１の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられた第２のゲートと、
前記第１の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられた第３のゲートと、
前記第２の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第２の部分が前記第１４及び第１８の拡散層に隣接して設けられた第４のゲートと、
前記第２の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第２の部分が前記第１６及び第２０の拡散層に隣接して設けられた第５のゲートと、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第２及び第３のゲートに接続された第１の配線と、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第４及び第５のゲートに接続された第２の配線とを備え、
前記プリチャージ電位供給線が実質的に前記第１１の拡散層の上方に設けられていることを特徴とする半導体記憶装置。
【請求項１５】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
前記半導体基板に形成され、第１から第１９の拡散層を有し、第１、第２及び第１１の拡散層がプリチャージ電位供給線に接続され、第３から第６及び第１２から第１５の拡散層がそれぞれ前記第１から第８のビット線に接続され、第７から第１０及び第１６から第１９の拡散層がそれぞれ前記第１から第８のデータ線に接続された素子領域と、
前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられた第１のゲートと、
前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第２及び第１２の拡散層に隣接して設けられ、第２の部分が前記第１２及び第１３の拡散層に隣接して設けられ、第３の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第４の部分が前記第２及び第１４の拡散層に隣接して設けられ、第５の部分が前記第１４及び第１５の拡散層に隣接して設けられ、第６の部分が前記第１１及び第１５の拡散層に隣接して設けられた第２のゲートと、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第１及び第２のゲートに接続されたビット線イコライザ制御線と、
前記素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第５及び第９の拡散層に隣接して設けられ、第４の部分が前記第６及び第１０の拡散層に隣接して設けられた第３のゲートと、
前記素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第１２及び第１６の拡散層に隣接して設けられ、第２の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第３の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第４の部分が前記第１５及び第１９の拡散層に隣接して設けられた第４のゲートと、
を備えたことを特徴とする半導体記憶装置。
【請求項１６】
半導体基板と、
第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
前記半導体基板に形成され、第１から第１９の拡散層を有し、第１、第２及び第１１の拡散層がプリチャージ電位供給線に接続され、第３から第６及び第１２から第１５の拡散層がそれぞれ前記第１から第８のビット線に接続され、第７から第１０及び第１６から第１９の拡散層がそれぞれ前記第１から第８のデータ線に接続された素子領域と、
前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられた第１のゲートと、
前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第２及び第１２の拡散層に隣接して設けられ、第２の部分が前記第１２及び第１３の拡散層に隣接して設けられ、第３の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第４の部分が前記第２及び第１４の拡散層に隣接して設けられ、第５の部分が前記第１４及び第１５の拡散層に隣接して設けられ、第６の部分が前記第１１及び第１５の拡散層に隣接して設けられた第２のゲートと、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第１及び第２のゲートに接続されたビット線イコライザ制御線と、
前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられた第３のゲートと、
前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられた第４のゲートと、
前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１２及び第１６の拡散層に隣接して設けられ、第２の部分が前記第１３及び第１７の拡散層に隣接して設けられた第５のゲートと、
前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第２の部分が前記第１５及び第１９の拡散層に隣接して設けられた第６のゲートと、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第３及び第４のゲートに接続された第１の配線と、
前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第５及び第６のゲートに接続された第１の配線と、
を備えたことを特徴とする半導体記憶装置。