(57)【要約】  半導体基板１０上に第１の絶縁膜１６を介して形成されたフローティングゲート電極１８ｂと；フローティングゲート電極１８ｂ上に第２の絶縁膜２６を介して形成されたコントロールゲート電極２８ｂとを有するメモリセルトランジスタＭＴと、メモリセルトランジスタに接続された選択トランジスタＳＴとを有し、メモリセルトランジスタのゲート長は、短チャネル効果によりしきい値電圧が低くなるように、短く設定されている。メモリセルトランジスタをイニシャル状態からイレース状態に変化させる際に、大量の正の電荷をフローティングゲート電極に注入する必要がないため、メモリセルトランジスタの情報を消去するために要する時間を短縮することができる。
2008126177.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して形成されたフローティングゲート電極と；前記フローティングゲート電極上に第２の絶縁膜を介して形成されたコントロールゲート電極とを有するメモリセルトランジスタと、
前記メモリセルトランジスタに接続された選択トランジスタとを有し、
前記メモリセルトランジスタのゲート長は、短チャネル効果によりしきい値電圧が低くなるように、短く設定されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記選択トランジスタのゲート長に対する前記メモリセルトランジスタのゲート長の比は、０．４〜０．９である
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタのソースは、ソース線に接続されており、
前記選択トランジスタのドレインは、ビット線に接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、
セレクトゲート電極形成予定領域における前記第２の導電膜上に第１のマスクを帯状に形成するとともに、コントロールゲート電極形成予定領域における前記第２の導電膜上に前記第１のマスクより幅の狭い第２のマスクを帯状に形成する工程と、
前記第１のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るセレクトゲート電極を形成するとともに、前記第２のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るフローティングゲート電極と前記第２の導電膜より成るコントロールゲート電極とを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、
セレクトゲート電極形成予定領域内における前記第２の導電膜上に第１の膜を帯状に形成するとともに、コントロールゲート電極形成予定領域に隣接する領域における前記第２の導電膜上に第２の膜を帯状に形成する工程と、
前記第１の膜の側壁部分に第３の膜を形成するとともに、前記第２の膜の側壁部分に前記第２の膜とエッチング特性が異なる第４の膜を形成する工程と、
前記第２の膜をエッチング除去する工程と、
前記第１の膜と前記第３の膜とから成る第１のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るセレクトゲート電極を形成するとともに、前記第４の膜より成る第２のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るフローティングゲート電極と前記第２の導電膜より成るコントロールゲート電極とを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項５記載の不揮発性半導体記憶装置の製造方法において、
前記第１の膜及び前記第２の膜は、プラズマＣＶＤ法により形成されたシリコン窒化膜より成り、
前記第３の膜及び前記第４の膜は、減圧ＣＶＤ法により形成されたシリコン窒化膜より成る
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項５記載の不揮発性半導体記憶装置の製造方法において、
前記第１の膜及び前記第２の膜は、シリコン酸化膜より成り、
前記第３の膜及び前記第４の膜は、シリコン窒化膜より成る
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を介して形成されたワード線であって、前記ワード線の長手方向に対して垂直な方向に突出するパッド部を有するワード線と、
前記ワード線の縁部上に形成されたスペーサ層と、
前記半導体基板上に前記ワード線及びスペーサ層を覆うように形成された絶縁層と、
前記ワード線の前記パッド部に達するコンタクトホール内に埋め込まれたコンタクトプラグとを有し、
前記コンタクトホールの断面の形状は楕円形であり、
前記楕円形の長軸の方向は、前記ワード線の長手方向に対して垂直な方向である
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８記載の不揮発性半導体記憶装置において、
前記ワード線が形成されたメモリセル領域の周辺の周辺回路領域に形成された周辺回路用トランジスタを更に有し、
前記絶縁層には、前記周辺回路用トランジスタのソース／ドレイン拡散層に達する他のコンタクトホールが更に形成されており、
前記他のコンタクトホールには、他のコンタクトプラグが埋め込まれており、
前記他のコンタクトホールの断面の形状は円形であり、
前記円形の直径は、前記楕円形の短軸の長さと等しい
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、
前記スペーサ層は、前記周辺回路用トランジスタのゲート電極の側壁部分に形成されたスペーサ層と同一絶縁膜より成る
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、選択トランジスタとメモリセルトランジスタとによりメモリセルを構成した不揮発性半導体記憶装置が注目されている。【０００３】
かかる不揮発性半導体記憶装置のメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、フローティングゲート電極上に絶縁膜を介して形成されたコントロールゲート電極とを有している。【０００４】
また、かかる不揮発性半導体記憶装置の選択トランジスタは、フローティングゲート電極と同一導電膜より成るセレクトゲート電極を有している。セレクトゲート電極上には、コントロールゲート電極と同一導電膜より成る導電膜が残存している。【０００５】
なお、本願発明の背景技術としては以下のようなものがある。
【特許文献１】特開平４−１６９４７号公報
【特許文献２】特開２００１−２８４２９号公報
【特許文献３】特開平８−５５９２０号公報
【特許文献４】特開２００３−３７１９４号公報
【特許文献５】特開平２−１１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている不揮発性半導体記憶装置は、例えばメモリセルトランジスタをイニシャル状態からイレース状態に変化させる際に、必ずしも十分に速い動作速度が得られなかった。また、提案されている不揮発性半導体記憶装置は、必ずしも十分に高い信頼性が得られなかった。【０００７】
本発明の目的は、動作速度の向上や信頼性の向上を実現しうる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板上に第１の絶縁膜を介して形成されたフローティングゲート電極と；前記フローティングゲート電極上に第２の絶縁膜を介して形成されたコントロールゲート電極とを有するメモリセルトランジスタと、前記メモリセルトランジスタに接続された選択トランジスタとを有し、前記メモリセルトランジスタのゲート長は、短チャネル効果によりしきい値電圧が低くなるように、短く設定されていることを特徴とする不揮発性半導体記憶装置が提供される。【０００９】
また、本発明の他の観点によれば、半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、セレクトゲート電極形成予定領域における前記第２の導電膜上に第１のマスクを帯状に形成するとともに、コントロールゲート電極形成予定領域における前記第２の導電膜上に前記第１のマスクより幅の狭い第２のマスクを帯状に形成する工程と、前記第１のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るセレクトゲート電極を形成するとともに、前記第２のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るフローティングゲート電極と前記第２の導電膜より成るコントロールゲート電極とを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。【００１０】
また、本発明の更に他の観点によれば、半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、セレクトゲート電極形成予定領域内における前記第２の導電膜上に第１の膜を帯状に形成するとともに、コントロールゲート電極形成予定領域に隣接する領域における前記第２の導電膜上に第２の膜を帯状に形成する工程と、前記第１の膜の側壁部分に第３の膜を形成するとともに、前記第２の膜の側壁部分に前記第２の膜とエッチング特性が異なる第４の膜を形成する工程と、前記第２の膜をエッチング除去する工程と、前記第１の膜と前記第３の膜とから成る第１のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るセレクトゲート電極を形成するとともに、前記第４の膜より成る第２のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るフローティングゲート電極と前記第２の導電膜より成るコントロールゲート電極とを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。【００１１】
また、本発明の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたワード線であって、前記ワード線の長手方向に対して垂直な方向に突出するパッド部を有するワード線と、前記ワード線の縁部上に形成されたスペーサ層と、前記半導体基板上に前記ワード線及びスペーサ層を覆うように形成された絶縁層と、前記ワード線の前記パッド部に達するコンタクトホール内に埋め込まれたコンタクトプラグとを有し、前記コンタクトホールの断面の形状は楕円形であり、前記楕円形の長軸の方向は、前記ワード線の長手方向に対して垂直な方向であることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、メモリセルトランジスタのゲート長が、短チャネル効果が生じるように短く設定されているため、イニシャル状態におけるメモリセルトランジスタのしきい値電圧を所望の程度に低く設定することが可能となる。このため、プログラム状態におけるメモリセルトランジスタのしきい値電圧とイレース状態におけるメモリセルトランジスタのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタのしきい値電圧を設定することが可能となる。本発明によれば、メモリセルトランジスタＭＴをイニシャル状態からイレース状態に変化させる際に、大量の正の電荷をフローティングゲート電極に注入する必要がないため、メモリセルトランジスタの情報を消去するために要する時間を短縮することができる。また、イレース状態のメモリセルトランジスタのフローティングゲート電極に大量の正の電荷が注入されていないため、イレース状態のメモリセルトランジスタのフローティングゲート電極からの電荷の放電を抑制することができ、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。従って、本発明によれば、動作速度が速く、信頼性の高い不揮発性半導体記憶装置を提供することができる。【００１３】
また、本発明によれば、ワード線のパッド部に達するコンタクトホールの断面の形状が楕円形になっており、かかる楕円形の長軸の方向がワード線の長手方向に対して垂直な方向になっているため、ワード線の長手方向に対して垂直な方向にコンタクトホールの位置ずれが生じたとしても、コンタクトプラグとワード線との間で接触面積を十分に確保することができる。従って、本発明によれば、信頼性の高い不揮発性半導体記憶装置を高い歩留まりで提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態による不揮発性半導体記憶装置を示す断面図である。
【図２】図２は、本発明の第１実施形態による不揮発性半導体記憶装置を示す平面図（その１）である。
【図３】図３は、本発明の第１実施形態による不揮発性半導体記憶装置を示す平面図（その２）である。
【図４】図４は、本発明の第１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図５】図５は、メモリセルトランジスタのゲート長と選択トランジスタのゲート長とを等しく設定した場合におけるしきい値電圧の分布を示す図である。
【図６】図６は、メモリセルトランジスタのゲート長を短く設定した場合におけるしきい値電圧の分布を示す図である。
【図７】図７は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その１）である。
【図８】図８は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その１）である。
【図９】図９は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その２）である。
【図１０】図１０は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その２）である。
【図１１】図１１は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その３）である。
【図１２】図１２は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフ（その３）である。
【図１３】図１３は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１４】図１４は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１５】図１５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１６】図１６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１７】図１７は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１８】図１８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図１９】図１９は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図２０】図２０は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図２１】図２１は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図２２】図２２は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図２３】図２３は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その１）である。
【図２４】図２４は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その２）である。
【図２５】図２５は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その３）である。
【図２６】図２６は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その４）である。
【図２７】図２７は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その５）である。
【図２８】図２８は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その６）である。
【図２９】図２９は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その７）である。
【図３０】図３０は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その８）である。
【図３１】図３１は、本発明の第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法を示す工程図（その９）である。
【図３２】図３２は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図３３】図３３は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図３４】図３４は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図３５】図３５は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図３６】図３６は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図３７】図３７は、本発明の第１実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図３８】図３８は、本発明の第２実施形態による不揮発性半導体記憶装置を示す断面図である。図３９は、本実施形態による不揮発性半導体記憶装置を示す平面図である。
【図３９】図３９は、本発明の第２実施形態による不揮発性半導体記憶装置を示す平面図である。
【図４０】図４０は、ワード線のパッド部に達するコンタクトホールを周辺回路用トランジスタのソース／ドレイン拡散層に達するコンタクトホールと同様に形成した場合を示す断面図である。
【図４１】図４１は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図４２】図４２は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図４３】図４３は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図４４】図４４は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図４５】図４５は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図４６】図４６は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図４７】図４７は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図４８】図４８は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図４９】図４９は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図５０】図５０は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図５１】図５１は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図５２】図５２は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図５３】図５３は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図５４】図５４は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図５５】図５５は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図５６】図５６は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図５７】図５７は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１７）である。
【図５８】図５８は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１８）である。
【図５９】図５９は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１９）である。
【図６０】図６０は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２０）である。
【符号の説明】
【００１５】
２…メモリセル領域
４…周辺回路領域
１０…半導体基板
１２、１２ａ…素子領域
１４…素子分離領域
１６…トンネル絶縁膜、ゲート絶縁膜
１８…導電膜
１８ａ…セレクトゲート電極、ワード線
１８ｂ…フローティングゲート電極
２０…シリコン酸化膜
２２…シリコン窒化膜
２４…シリコン酸化膜
２６…絶縁膜
２８…導電膜
２８ａ…コントロールゲート電極、プログラム線
２８ｂ…導電膜
２８ｃ…ゲート電極
３０ａ…ソース／ドレイン拡散層、ドレイン拡散層
３０ｂ…ソース／ドレイン拡散層
３０ｃ…ソース／ドレイン拡散層、ソース拡散層
３２…サイドウォールスペーサ
３４…ゲート絶縁膜
３４ａ…シリコン酸化膜
３６ａ…低濃度拡散層
３６ｂ…高濃度拡散層
３６…ソース／ドレイン拡散層
３８…サイドウォールスペーサ
３８ａ…スペーサ層
４０…層間絶縁膜
４２ａ、４２ｂ…コンタクトホール
４４ａ、４４ｂ…コンタクトプラグ
４６ａ…ソース線
４６ｂ…中継配線層
５０…コンタクトホール
５２…コンタクトプラグ
５４…ビット線
５６ａ…第１のマスク
５６ｂ…第２のマスク
５６ｃ…フォトレジスト膜
５８…シリコン窒化膜
５８ａ、５８ｂ…パターン、シリコン窒化膜
５８ｃ…シリコン窒化膜
６０ａ、６０ｂ…シリコン窒化膜
６２ａ…第１のマスク
６２ｂ…第２のマスク
６３…フォトレジスト膜
６４…開口部
６６…シリコン酸化膜
６６ａ、６６ｂ…パターン
６６ｃ…シリコン酸化膜
６８ａ、６８ｂ…シリコン窒化膜
７０ａ…第１のマスク
７０ｂ…第２のマスク
７２…パッド部
７４…コンタクトホール
７６…コンタクトプラグ
７８…エッチングストッパ膜
８０…コンタクトホール
８２…コンタクトプラグ
８４ａ、８４ｂ…配線
８６…フォトレジスト膜
８８ａ、８８ｂ…開口部
９０…フォトレジスト膜
９０ａ…第１のマスク
９０ｂ…第２のマスク
９２…フォトレジスト膜
９４…開口部
１７４…コンタクトホール
１７６…コンタクトプラグ
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法を図１乃至図２２を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図２及び図３は、本実施形態による不揮発性半導体記憶装置を示す平面図である。図１における紙面左側の図は、図２及び図３のＡ−Ａ′線断面に対応している。また、図１における紙面中央の図は、図２及び図３のＢ−Ｂ′線断面に対応している。また、図１における紙面右側の図は、図２及び図３のＣ−Ｃ′線断面に対応している。図４は、本実施形態による不揮発性半導体記憶装置を示す回路図である。【００１７】
（不揮発性半導体記憶装置）
本実施形態による不揮発性半導体記憶装置は、メモリセルトランジスタＭＴと選択トランジスタＳＴとから成る複数のメモリセルＭＣ（図４参照）がマトリクス状に設けられたメモリセル領域（フラッシュセル領域）２と、周辺回路用トランジスタＬＴが設けられた周辺回路領域（ロジック領域）４とを有している。【００１８】
図１に示すように、半導体基板１０には、素子領域（活性領域）１２を確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。メモリセル領域２の活性領域１２は、図２に示すようにストライプ状に形成されており、図２における紙面左右方向に延在している。【００１９】
半導体基板１０上には、例えばシリコン酸化膜より成るゲート絶縁膜１６を介して、例えばポリシリコン膜より成るワード線ＷＬ（セレクトゲート電極１８ａ）が形成されている。ワード線ＷＬは、選択トランジスタＳＴのセレクトゲート電極１８ａを兼ねるものである。ワード線ＷＬは、ストライプ状に形成されており、活性領域１２に交差している。セレクトゲート電極１８ａのゲート長は、例えば０．２１μｍに設定されている。セレクトゲート電極１８ａのゲート長は比較的長く設定されているため、選択トランジスタＳＴにおいては短チャネル効果は生じない。【００２０】
セレクトゲート電極１８ａ（ワード線ＷＬ）上には、絶縁膜２６を介して、導電膜２８ａが形成されている。絶縁膜２６は、例えばシリコン酸化膜２０とシリコン窒化膜２２とシリコン酸化膜２４とを順次積層して成るＯＮＯ膜より成るものである。また、導電膜２８ａは、後述するメモリセルトランジスタＭＴのコントロールゲート電極２８ｂ（プログラム線ＰＬ）と同一導電膜により形成されている。導電膜２８ａは、セレクトゲート１８ａ（ワード線ＷＬ）に電気的に接続されている。導電膜２８ａは、図２に示すようにストライプ状に形成されており、活性領域１２に交差する方向に延在している。【００２１】
セレクトゲート電極１８ａの両側の活性領域１２には、ソース／ドレイン拡散層３０ａ、３０ｂが形成されている。【００２２】
こうして、セレクトゲート電極１８ａとソース／ドレイン拡散層３０ａ、３０ｂとを有する選択トランジスタＳＴが構成されている。【００２３】
また、活性領域１２上には、例えばシリコン酸化膜より成るトンネル絶縁膜１６を介して、例えばポリシリコン膜より成るフローティングゲート電極１８ｂが形成されている。フローティングゲート電極１８ｂは、各々のメモリセルＭＣ毎に分離されている。トンネル絶縁膜１６の膜厚と選択トランジスタＳＴのゲート絶縁膜１６の膜厚とは互いに等しくなっている。【００２４】
フローティングゲート電極１８ｂのゲート長は、即ち、メモリセルトランジスタＭＴのゲート長は、例えば０．１７μｍに設定されている。即ち、本実施形態による不揮発性半導体記憶装置では、メモリセルトランジスタＭＴのゲート長は、比較的短く設定されている。本実施形態においてメモリセルトランジスタＭＴのゲート長を比較的短く設定しているのは、メモリセルトランジスタＭＴにおいて短チャネル効果を生じさせ、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を所望の程度にまで低減するためである。フローティングゲート電極１８ｂのゲート長を０．２μｍ以下に設定すれば、メモリセルトランジスタＭＴにおいて短チャネル効果が生じ、メモリセルトランジスタＭＴのしきい値電圧が低下する。メモリセルトランジスタＭＴのしきい値電圧は、ゲート長を短くするに伴って低下する。しかし、メモリセルトランジスタＭＴのゲート長を例えば０．１μｍより短く設定した場合には、しきい値が過度に低くなってしまい、正常に動作し得なくなる。従って、メモリセルトランジスタＭＴのゲート長は０．１μｍ〜０．２μｍの範囲内に設定することが望ましい。【００２５】
フローティングゲート電極１８ｂ上には、絶縁膜２６を介して、例えばポリシリコン膜より成るプログラム線ＰＬ（コントロールゲート電極２８ｂ）が形成されている。プログラム線ＰＬは、メモリセルトランジスタＭＴのコントロールゲート２８ｂを兼ねるものである。プログラム線ＰＬ（コントロールゲート電極２８ｂ）は、図２に示すようにストライプ状に形成されており、ワード線ＷＬ（セレクトゲート電極１８ａ）と並行に形成されている。絶縁膜２６は、例えばシリコン酸化膜２０とシリコン窒化膜２２とシリコン酸化膜２４とを順次積層して成るＯＮＯ膜より成るものである。【００２６】
フローティングゲート電極１８ｂの両側の活性領域１２には、ソース／ドレイン拡散層３０ｂ、３０ｃが形成されている。【００２７】
こうして、フローティングゲート電極１８ｂとコントロールゲート電極２８ｂとソース／ドレイン拡散層３０ｂ、３０ｃとを有するメモリセルトランジスタＭＴが構成されている。【００２８】
メモリセルトランジスタＭＴのソース／ドレイン拡散層３０ｂ、３０ｃの一方と、選択トランジスタＳＴのソース／ドレイン拡散層３０ａ、３０ｂの一方とは、共通の不純物拡散層３０ｂにより構成されている。【００２９】
セレクトゲート電極１８ａ（ワード線ＷＬ）と導電膜２８ａとを有する積層体の側壁部分、及び、フローティングゲート電極１８ｂとコントロールゲート電極（プログラム線ＰＬ）とを有する積層体の側壁部分には、例えばシリコン窒化膜より成るサイドウォールスペーサ（スペーサ層）３２がそれぞれ形成されている。【００３０】
また、周辺回路領域４には、例えばシリコン酸化膜より成るゲート絶縁膜３４を介してゲート電極２８ｃが形成されている。【００３１】
ゲート電極２８ｃの両側の活性領域１２ａには、エクステンションソース／ドレイン構造の浅い領域を構成する低濃度拡散層（エクステンション領域）３６ａが形成されている。【００３２】
ゲート電極２８ｃの側壁部分には、例えばシリコン酸化膜より成るサイドウォールスペーサ（スペーサ層）３８が形成されている。【００３３】
サイドウォールスペーサ３８が形成されたゲート電極２８ｃの両側の活性領域１２ａには、エクステンションソース／ドレイン構造の深い領域を構成する高濃度拡散層３６ｂが形成されている。低濃度拡散層３６ａ及び高濃度拡散層３６ｂによりソース／ドレイン拡散層３６が構成されている。【００３４】
こうして、ゲート電極２８ｃとソース／ドレイン拡散層３６とを有する周辺回路用トランジスタ（ロジックトランジスタ）ＬＴが形成されている。【００３５】
選択トランジスタＳＴ、メモリセルトランジスタＭＴ及び周辺回路用トランジスタＬＴが形成された半導体基板１０上には、層間絶縁膜４０が形成されている。【００３６】
層間絶縁膜４０には、ドレイン拡散層３０ａに達するコンタクトホール４２ａが形成されている。また、層間絶縁膜４０には、ソース拡散層３０ｃに達するコンタクトホール４２ｂが形成されている。【００３７】
コンタクトホール４２ａ、４２ｂ内には、例えばタングステンより成るコンタクトプラグ４４ａ、４４ｂがそれぞれ埋め込まれている。【００３８】
コンタクトプラグ４４ａ、４４ｂが埋め込まれた層間絶縁膜４０上には、ソース線（ＳＬ）４６ａと中継配線層４６ｂとが形成されている。ソース線４６ａと中継配線層４６ｂとは同一導電膜により形成されている。ソース線４６ａは、図２に示すようにストライプ状に形成されており、図２における紙面上下方向に延在している。【００３９】
ソース線４６ａは、コンタクトプラグ４４ｂを介してソース／ドレイン拡散層３０ｃに電気的に接続されている。中継配線層４６ｂは、コンタクトプラグ４４ａを介してソース拡散層３０ａに電気的に接続されている。【００４０】
ソース線４６ａ及び中継配線層４６ｂが形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。【００４１】
層間絶縁膜４８には、中継配線層４６ｂに達するコンタクトホール５０が形成されている。【００４２】
コンタクトホール５０内には、例えばタングステンより成るコンタクトプラグ５２が埋め込まれている。【００４３】
コンタクトプラグ５２が埋め込まれた層間絶縁膜４８上には、ビット線（ＢＬ）５４が形成されている。ビット線５４は、コンタクトプラグ５２、中継配線層４６ｂ及びコンタクトプラグ４４ａを介してドレイン拡散層３０ａに接続されている。【００４４】
次に、本実施形態による不揮発性半導体記憶装置の回路構成を図４を用いて説明する。【００４５】
図４に示すように、メモリセル領域２には、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有するメモリセルＭＣがマトリクス状に配置されている。【００４６】
ワード線ＷＬは、同一の行に存在するメモリセルＭＣの選択トランジスタＳＴのゲート電極を共通接続している。複数のワード線ＷＬは、図示しない第１の行セレクタに接続されている。第１の行セレクタは、選択すべきメモリセルＭＣに接続されたワード線ＷＬに所定の電圧を印加する。【００４７】
プログラム線ＰＬは、同一の行に存在するメモリセルＭＣのメモリセルトランジスタＭＴのコントロールゲート電極２８ｂを共通接続している。プログラム線ＰＬは、ワード線ＷＬに並行するように形成されている。複数のプログラム線ＰＬは、図示しない第２の行セレクタに接続されている。第２の行セレクタは、選択すべきメモリセルＭＣに接続されたプログラム線ＰＬに所定の電圧を印加するためのものである。【００４８】
ビット線ＢＬは、同一の列に存在するメモリセルＭＣの選択トランジスタＳＴのソース／ドレイン拡散層の一方（ドレイン端子）を共通接続している。ビット線ＢＬは、ワード線ＷＬ及びプログラム線ＰＬに交差するように形成されている。複数のビット線ＢＬは、図示しない列セレクタに接続されている。列セレクタは、選択すべきメモリセルＭＣに接続されたビット線ＢＬに所定の電圧を印加するためのものである。【００４９】
ソース線ＳＬは、同一の行に存在するメモリセルＭＣのメモリセルトランジスタＭＴのソース／ドレイン拡散層の一方（ソース端子）を共通接続している。ソース線ＳＬは、ワード線ＷＬ及びプログラム線ＰＬと並行するように形成されている。複数のソース線ＳＬは、図示しない第３の行セレクタに接続されている。第３の行セレクタは、選択すべきメモリセルＭＣに接続されたソース線ＳＬを接地するためのものである。【００５０】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【００５１】
本実施形態において、メモリセルトランジスタＭＴのゲート長を、選択トランジスタＳＬのゲート長より短く設定しているのは、以下のような理由によるものである。【００５２】
図５は、メモリセルトランジスタのゲート長と選択トランジスタのゲート長とを等しく設定した場合におけるしきい値電圧の分布を示す図である。図５に示すように、メモリセルトランジスタのゲート長と選択トランジスタのゲート長とを単に等しく設定した場合には、メモリセルトランジスタのフローティングゲートに電荷が蓄積されていない状態（イニシャル状態）におけるメモリセルトランジスタＭＴのしきい値電圧は、比較的高い値となる。例えば、選択トランジスタのしきい値電圧を０．８Ｖ程度、カップリングレシオを０．６程度とすると、イニシャル状態におけるメモリセルトランジスタのしきい値電圧は１．３Ｖ程度となる。また、フローティングゲート電極に負の電荷が蓄積されている状態（プログラム状態）におけるしきい値電圧を例えば２．０Ｖ程度とすると、プログラム状態におけるメモリセルトランジスタのしきい値電圧とイニシャル状態におけるしきい値電圧との差ΔＶ１は０．７Ｖ程度となる。一方、フローティングゲート電極に正の電荷が蓄積されている状態（イレース状態）におけるメモリセルトランジスタのしきい値電圧を例えば−１．０Ｖ程度とすると、イレース状態におけるメモリセルトランジスタのしきい値電圧とイニシャル状態におけるメモリセルトランジスタのしきい値電圧との差ΔＶ２は２．３Ｖ程度となる。即ち、かかる場合には、イニシャル状態におけるしきい値電圧とイレース状態におけるしきい値電圧との差ΔＶ２が、プログラム状態におけるしきい値電圧とイニシャル状態におけるしきい値電圧との差ΔＶ１に対して著しく大きくなってしまう。この場合には、メモリセルトランジスタをイニシャル状態からイレース状態に変化させる際に、正の電荷をフローティングゲート電極に大量に注入することが必要となり、メモリセルトランジスタの情報を消去するのに長時間を要してしまうこととなる。このように、メモリセルトランジスタのゲート長と選択トランジスタのゲート長とを単に等しく設定した場合には、高速で動作しうる不揮発性半導体記憶装置を提供することが困難であった。また、フローティングゲート電極に大量の正の電荷を注入しなければイレース状態とならないため、イレース状態のメモリセルトランジスタのフローティングゲート電極から電荷が放電されやすく、信頼性の高い不揮発性半導体記憶装置を提供することが困難であった。このように、メモリセルトランジスタのゲート長と選択トランジスタのゲート長とを単に等しく設定した場合には、動作速度が速く、信頼性の高い不揮発性半導体記憶装置を提供することが困難であった。【００５３】
図６は、メモリセルトランジスタのゲート長を短く設定した場合におけるしきい値電圧の分布を示す図である。本実施形態のように、メモリセルトランジスタＭＴのゲート長を比較的短く設定した場合には、短チャネル効果により、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧が比較的低くなる。例えば、メモリセルトランジスタＭＴのゲート長を例えば０．１７μｍ程度に設定すれば、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を、０．７Ｖ程度とすることが可能である。プログラム状態におけるしきい値電圧を例えば２．０Ｖ程度とすると、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧との差ΔＶ１は、１．３Ｖ程度となる。なお、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧は、フローティングゲート電極１８ｂに注入する負の電荷の量を制御することにより、適宜設定することが可能である。一方、イレース状態におけるメモリセルトランジスタＭＴのしきい値電圧を例えば−１．０Ｖ程度とすると、イレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧との差ΔＶ２は１．７Ｖ程度となる。即ち、本実施形態によれば、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧との差ΔＶ２を、比較的小さくすることが可能となる。なお、イレース状態におけるメモリセルトランジスタＭＴのしきい値電圧は、フローティングゲート電極１８ｂに注入する正の電荷の量を制御することにより、適宜設定することが可能である。このように、本実施形態によれば、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を設定することが可能となる。本実施形態によれば、メモリセルトランジスタＭＴをイニシャル状態からイレース状態に変化させる際に、大量の正の電荷をフローティングゲート電極１８ｂに注入する必要がないため、メモリセルトランジスタＭＴの情報を消去するために要する時間を短縮することができる。また、イレース状態のメモリセルトランジスタＭＴのフローティングゲート電極１８ｂに大量の正の電荷が注入されていないため、イレース状態のメモリセルトランジスタＭＴのフローティングゲート電極１８ｂから電荷が放電されにくくなり、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。従って、本実施形態によれば、動作速度が速く、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。【００５４】
イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧が過度に低くなった場合には、イニシャル状態からプログラム状態に変化させる際に、負の電荷をフローティングゲート電極１８ｂに大量に注入することが必要となり、長時間を要してしまう。一方、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧が比較的高い場合には、イレース状態からイニシャル状態に変化させる際に、正の電荷をフローティングゲート電極１８ｂに大量に注入することが必要となり、長時間を要してしまう。従って、プログラム状態（分布の下限）におけるメモリセルトランジスタＭＴのしきい値電圧とイニシャル状態（分布のピーク）におけるメモリセルトランジスタＭＴのしきい値電圧との差が、１〜２Ｖの範囲内となるようにすることが望ましい。また、イニシャル状態（分布のピーク）におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態（分布の上限）におけるメモリセルトランジスタＭＴのしきい値電圧との差が、１〜２Ｖの範囲内となるように設定することが望ましい。【００５５】
また、同様の観点から、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を設定することが望ましい。具体的には、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧（分布の下限）とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧（分布のピーク）との差をΔＶ１とし、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧（分布のピーク）とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧（分布の上限）との差をΔＶ２とすると、ΔＶ１とΔＶ２との比が１：２〜２：１の範囲内となるように設定することが望ましい。【００５６】
図７は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図７における■印は選択トランジスタＳＴのロールオフ特性を示しており、図７における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００５７】
図７から分かるように、例えば、選択トランジスタＳＴのゲート長を０．２１μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．１７μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．８倍程度である。【００５８】
図８は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図８における■印は選択トランジスタＳＴのロールオフ特性を示しており、図８における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００５９】
図８から分かるように、例えば、選択トランジスタＳＴのゲート長を０．１４μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．１１μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．７９倍程度である。【００６０】
図９は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図９における■印は選択トランジスタＳＴのロールオフ特性を示しており、図９における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００６１】
図９から分かるように、例えば、選択トランジスタＳＴのゲート長を０．２５μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．１７５μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．７倍程度である。【００６２】
図１０は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図１０における■印は選択トランジスタＳＴのロールオフ特性を示しており、図１０における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００６３】
図１０から分かるように、例えば、選択トランジスタＳＴのゲート長を０．１７μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．１１５μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．６８倍程度である。【００６４】
図１１は、１３０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図１１における■印は選択トランジスタＳＴのロールオフ特性を示しており、図１１における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００６５】
図１１から分かるように、例えば、選択トランジスタＳＴのゲート長を０．１７μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．１５５μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．９１倍程度である。【００６６】
図１２は、９０ｎｍテクノロジーを適用した場合のメモリセルトランジスタと選択トランジスタのロールオフ特性を示すグラフである。図１２における■印は選択トランジスタＳＴのロールオフ特性を示しており、図１２における◆印はメモリセルトランジスタＭＴのロールオフ特性を示している。【００６７】
図１２から分かるように、例えば、選択トランジスタＳＴのゲート長を０．１１２μｍ程度に設定し、メモリセルトランジスタＭＴのゲート長を０．０９５μｍ程度に設定すれば、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とをほぼ等しく設定することが可能である。この場合、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長は、０．８６倍程度である。【００６８】
なお、選択トランジスタＳＴのしきい値電圧とイニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧とは、必ずしもほぼ等しく設定する必要はない。プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧が設定されるように、メモリセルトランジスタＭＴのゲート長を適宜設定すればよい。プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧が設定されるように、メモリセルトランジスタＭＴのゲート長を適宜設定すると、選択トランジスタＳＴのゲート長に対するメモリセルトランジスタＭＴのゲート長の比は、０．４〜０．９の範囲内となる。【００６９】
このように、本実施形態では、メモリセルトランジスタＭＴのゲート長が、短チャネル効果が生じるように短く設定されているため、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を所望の程度に低く設定することが可能となる。このため、プログラム状態におけるメモリセルトランジスタＭＴのしきい値電圧とイレース状態におけるメモリセルトランジスタＭＴのしきい値電圧とのほぼ中間に、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を設定することが可能となる。本実施形態によれば、メモリセルトランジスタＭＴをイニシャル状態からイレース状態に変化させる際に、大量の正の電荷をフローティングゲート電極１８ｂに注入する必要がないため、メモリセルトランジスタＭＴの情報を消去するために要する時間を短縮することができる。また、イレース状態のメモリセルトランジスタＭＴのフローティングゲート電極１８ｂに大量の正の電荷が注入されていないため、イレース状態のメモリセルトランジスタＭＴのフローティングゲート電極１８ｂからの電荷の放電を抑制することができ、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。従って、本実施形態によれば、動作速度が速く、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。【００７０】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１３乃至図２２を用いて説明する。図１３乃至図２２は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【００７１】
図１３（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法により、素子領域１２を確定する素子分離領域１４を形成する。【００７２】
次に、図１３（ｂ）に示すように、例えば熱酸化法により、全面に、例えばシリコン酸化膜より成る絶縁膜１６を形成する。絶縁膜１６の膜厚は、例えば１０ｎｍとする。かかる絶縁膜１６は、メモリセルトランジスタＭＴのトンネル絶縁膜１６となるものであり、また、選択トランジスタＳＴのゲート絶縁膜１６となるものである。【００７３】
次に、例えばＣＶＤ法により、例えばポリシリコンより成る導電膜１８を形成する。かかる導電膜１８の膜厚は、例えば１００ｎｍとする。【００７４】
次に、図１４（ａ）に示すように、フォトリソグラフィ技術を用い、導電膜１８をパターニングする。このパターニングは、隣接するフローティングゲート電極１８ｂ（図１参照）を互いに分離するためのものである。この際、周辺回路領域４に存在している導電膜１８をエッチング除去する。【００７５】
次に、図１４（ｂ）に示すように、全面に、例えば減圧ＣＶＤ法により、膜厚６ｎｍのシリコン酸化膜２０を形成する。【００７６】
次に、全面に、例えば減圧ＣＶＤ法により、膜厚１０ｎｍのシリコン窒化膜２２を形成する。【００７７】
次に、全面に、例えば熱酸化法により、膜厚６ｎｍのシリコン酸化膜２４を形成する。【００７８】
こうして、シリコン酸化膜２０、シリコン窒化膜２２及びシリコン酸化膜２４より成る絶縁膜（ＯＮＯ膜）２６が形成される。【００７９】
次に、図１５（ａ）に示すように、フォトリソグラフィ技術を用い、周辺回路領域４に存在する絶縁膜２６をエッチング除去する。【００８０】
次に、図１５（ｂ）に示すように、例えば熱酸化法により、周辺回路領域４の素子領域１２上に、例えば膜厚４ｎｍのシリコン酸化膜より成るゲート絶縁膜３４を形成する。【００８１】
次に、図１５（ｂ）に示すように、全面に、例えば減圧ＣＶＤ法により、例えばポリシリコンより成る導電膜２８を形成する。かかる導電膜２８の膜厚は、例えば２００ｎｍとする。【００８２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。【００８３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、セレクトゲート電極形成予定領域における導電膜２８上に、フォトレジスト膜より成る帯状の第１のマスク５６ａが形成される。また、コントロールゲート電極形成予定領域における導電膜２８上に、フォトレジスト膜より成る帯状の第２のマスク５６ｂが形成される。第２のマスクの幅５６ｂは、第１のマスクの幅５６ａより狭く設定する。例えば、第１のマスク５６ａの幅を０．２４μｍとし、第２のマスク５６ｂの幅を０．１８μｍとする。この際、周辺回路領域４の導電膜２８はフォトレジスト膜５６ｃにより覆われた状態とする（図１６参照）。【００８４】
次に、第１のマスク５６ａ、第２のマスク５６ｂ及びフォトレジスト膜５６ｃをマスクとして、導電膜２８をエッチングする。これにより、これにより、ポリシリコンより成る導電膜２８ａとコントロールゲート電極２８ｂ（プログラム線ＰＬ）とが形成される。【００８５】
次に、露出している部分の絶縁膜（ＯＮＯ膜）２６をエッチング除去する。【００８６】
次に、露出している部分の導電膜１８をエッチング除去する（図１７参照）。これにより、ポリシリコンより成るセレクトゲート電極１８ａ（ワード線ＷＬ）とフローティングゲート１８ｂとが形成される。この後、フォトレジスト膜５６ａ〜５６ｃを剥離する。【００８７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【００８８】
次に、フォトレジスト膜に、メモリセル領域２を露出する開口部（図示せず）を形成する。【００８９】
次に、フォトレジスト膜と導電膜２８とをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、セレクトゲート電極１８ａと導電膜２８ａとを有する積層体の両側の半導体基板１０内に、ソース／ドレイン拡散層３０ａ、３０ｂが形成される。また、フローティングゲート電極１８ｂとコントロールゲート電極２８ｂとを有する積層体の両側の半導体基板１０内に、ソース／ドレイン拡散層３０ｂ、３０ｃが形成される。選択トランジスタＳＴの一方のソース／ドレイン拡散層３０ｂと、メモリセルトランジスタＭＴの一方のソース／ドレイン拡散層３０ｂとは、共通のソース／ドレイン拡散層３０ｂにより形成される（図１８参照）。この後、フォトレジスト膜を剥離する。【００９０】
次に、全面に、例えば減圧ＣＶＤ法によりシリコン窒化膜を形成する。【００９１】
次に、シリコン窒化膜を異方性エッチングする。これにより、フローティングゲート電極１８ｂとコントロールゲート電極２８ｂとを有する積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ（スペーサ層）３２が形成される。また、セレクトゲート電極１８ａと導電膜２８ａとを有する積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ３２が形成される（図１９参照）。【００９２】
次に、フォトリソグラフィ技術を用い、周辺回路領域４の導電膜２８をパターニングする。これにより、導電膜２８より成るゲート電極２８ｃが形成される。【００９３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【００９４】
次に、フォトレジスト膜に、周辺回路領域４を露出する開口部（図示せず）を形成する。【００９５】
次に、フォトレジスト膜とゲート電極２８ｃとをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、ゲート電極２８ｃの両側の半導体基板１０内に、エクステンションソース／ドレインの浅い領域を構成する低濃度拡散層（エクステンション領域）３６ａが形成される。この後、フォトレジスト膜を剥離する。【００９６】
次に、全面に、例えば減圧ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜を形成する。【００９７】
次に、シリコン酸化膜を異方性エッチングする。これにより、シリコン酸化膜より成るサイドウォールスペーサ（スペーサ層）３８が、ゲート電極２８ｃの側壁部分に形成される。【００９８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【００９９】
次に、フォトレジスト膜に、周辺回路領域４を露出する開口部（図示せず）を形成する。【０１００】
次に、サイドウォールスペーサ３８が形成されたゲート電極２８ｃとフォトレジスト膜とをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、ゲート電極２８ｃの両側の半導体基板１０内に、エクステンションソース／ドレインの深い領域を構成する高濃度拡散層３６ｂが形成される。低濃度拡散層３６ａと高濃度拡散層３６ｂとによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層３６が形成される（図２０参照）。この後、フォトレジスト膜を剥離する。【０１０１】
次に、全面に、例えば膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜４０を形成する。【０１０２】
次に、フォトリソグラフィ技術を用い、ドレイン拡散層３０ａに達するコンタクトホール４２ａと、ソース拡散層３０ｃに達するコンタクトホール４２ｂとを形成する。【０１０３】
次に、コンタクトホール４２ａ、４２ｂ内にコンタクトプラグ４４ａ、４４ｂを埋め込む。【０１０４】
次に、コンタクトプラグ４４ａ、４４ｂが埋め込まれた層間絶縁膜４０上に、導電膜を形成する。【０１０５】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るソース線４６ａと中継配線層４６ｂとが形成される（図２１参照）。【０１０６】
次に、ソース線４６ａ及び中継配線層４６ｂが形成された層間絶縁膜４０上に、例えば膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜４８を形成する。【０１０７】
次に、フォトリソグラフィ技術を用い、中継配線層４６ｂに達するコンタクトホール５０を形成する。【０１０８】
次に、例えばＣＶＤ法により、コンタクトホール５０内に、例えばタングステンより成るコンタクトプラグ５２を埋め込む。【０１０９】
次に、コンタクトプラグ５２が埋め込まれた層間絶縁膜４８上に、導電膜を形成する。【０１１０】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線（ＢＬ）５４が形成される（図２２参照）。【０１１１】
こうして、不揮発性半導体記憶装置が製造される。【０１１２】
（変形例（その１））
次に、本実施形態による不揮発性半導体記憶装置の製造方法の変形例を図２３乃至図３１を用いて説明する。図２３乃至図３１は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程図である。図２３乃至図２７及び図２９乃至図３１は断面図であり、図２８は平面図である。【０１１３】
まず、素子分離領域１４を形成する工程から導電膜２８を形成する工程までは、図１３（ａ）乃至図１５（ｂ）に示す第１実施形態による不揮発性半導体記憶装置の製造方法と同様であるので説明を省略する。【０１１４】
次に、図２３に示すように、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜５８を形成する。【０１１５】
次に、フォトリソグラフィ技術を用い、シリコン窒化膜５８をパターニングする。これにより、セレクトゲート電極形成予定領域内における導電膜２８上に、シリコン窒化膜より成る帯状のパターン５８ａが形成される。また、コントロールゲート電極形成予定領域に隣接する領域における導電膜２８上に、シリコン窒化膜より成る帯状のパターン５８ｂが形成される。なお、周辺回路領域４における導電膜２８は、シリコン窒化膜５８ｃにより覆われている（図２４参照）。【０１１６】
次に、全面に、例えば減圧ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を形成する。【０１１７】
次に、シリコン窒化膜を異方性エッチングする。これにより、帯状のパターン５８ａの側壁部分にシリコン窒化膜（スペーサ層）６０ａが残存する。シリコン窒化膜より成る帯状のパターン５８ａと、帯状のパターン５８ａの側壁部分に残存したシリコン窒化膜６０ａとにより、第１のマスク６２ａが形成される。また、帯状のパターン５８ｂの側壁部分にシリコン窒化膜（スペーサ層）６０ｂが残存する（図２５参照）。【０１１８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６３を形成する。【０１１９】
次に、フォトリソグラフィ技術を用い、メモリセルトランジスタ形成予定領域を露出する開口部６４をフォトレジスト膜６３に形成する。【０１２０】
次に、開口部６４内に露出するシリコン窒化膜５８ｂを選択的にエッチング除去する。シリコン窒化膜より成る帯状のパターン５８ｂはプラズマＣＶＤ法により形成されたものである一方、シリコン窒化膜６０ｂは減圧ＣＶＤ法により形成されたものである。従って、シリコン窒化膜より成る帯状のパターン５８ｂとシリコン窒化膜６０ｂとはエッチング特性が異なる。従って、シリコン窒化膜６０ｂを残存させつつ、シリコン窒化膜より成る帯状のパターン５８ｂを選択的にエッチング除去することが可能である。シリコン窒化膜より成る帯状のパターン５８ｂを選択的にエッチング除去する際には、例えばウエットエッチングを用いる。エッチング液としては、例えば希釈したフッ酸を用いる。こうして、選択トランジスタ形成予定領域には、シリコン窒化膜より成る帯状のパターン５８ａとシリコン窒化膜６０ａとから成る第１のマスク６２ａが形成される。また、メモリセルトランジスタ形成予定領域には、シリコン窒化膜６０ｂより成る第２のマスク６２ｂが形成される（図２６参照）。この後、フォトレジスト膜６３を剥離する。【０１２１】
次に、第１のマスク６２ａ及び第２のマスク６２ｂを用いて、導電膜２８をエッチングする。【０１２２】
次に、露出している部分の絶縁膜２６をエッチング除去する。【０１２３】
次に、露出している部分の導電膜１６をエッチング除去する（図２７参照）。【０１２４】
この段階では、図２８に示すように、互いに隣接する行のプログラム線ＰＬ（コントロールゲート２８ｂ）が破線で示す箇所において繋がっている。このように繋がっているプログラム線ＰＬは、互いに分離する必要がある。互いに繋がっているプログラム線ＰＬの分離は、以下のようにして行う。【０１２５】
即ち、まず、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１２６】
次に、図２８において破線で示す部分を露出する開口部（図示せず）を、フォトレジスト膜に形成する。【０１２７】
次に、フォトレジスト膜をマスクとして、開口部内に露出しているプログラム線ＰＬ（コントロールゲート電極２８ｂ）をエッチング除去する。こうして、互いに隣接する行のプログラム線ＰＬ（コントロールゲート電極２８ｂ）が分離される。この後、フォトレジスト膜を剥離する。【０１２８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【０１２９】
次に、フォトレジスト膜に、メモリセル領域２を露出する開口部（図示せず）を形成する。【０１３０】
次に、フォトレジスト膜と導電膜２８ａとコントロールゲート電極２８ｂとをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、セレクトゲート電極１８ａの両側の半導体基板１０内にソース／ドレイン拡散層３０ａ、３０ｂが形成される。また、コントロールゲート電極２８ｂの両側の半導体基板１０内にソース／ドレイン拡散層３０ｂ、３０ｃが形成される。選択トランジスタＳＴの一方のソース／ドレイン拡散層３０ｂと、メモリセルトランジスタＭＴの一方のソース／ドレイン拡散層３０ｂとは、共通のソース／ドレイン拡散層３０ｂにより構成される。この後、フォトレジスト膜を剥離する（図２９参照）。【０１３１】
次に、全面に、例えば減圧ＣＶＤ法によりシリコン窒化膜を形成する。【０１３２】
次に、シリコン窒化膜を異方性エッチングする。これにより、フローティングゲート電極１８ｂ及びコントロールゲート電極２８ｂを有する積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ３２が形成される。また、セレクトゲート電極１８ａ及び導電膜２８ａより成る積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ３２が形成される。この際、導電膜２８、２８ａ、２８ｂ上に存在するシリコン窒化膜５８ａ〜５８ｃ及びシリコン窒化膜６０ａ、６０ｂもエッチング除去されることとなる（図３０参照）。【０１３３】
この後の工程は、図２０乃至図２２を用いて上述した第１実施形態による不揮発性半導体記憶装置の製造方法と同様であるため、説明を省略する。【０１３４】
こうして、不揮発性半導体記憶装置が製造される（図３１参照）。【０１３５】
このように、本変形例によっても、メモリセルトランジスタＭＴのゲート長を短チャネル効果が生じる程度にまで短く設定することが可能であり、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を所望の程度にまで低減することができる。【０１３６】
（変形例（その２）
次に、本実施形態による不揮発性半導体記憶装置の製造方法の変形例を図３２乃至図３７を用いて説明する。図３２乃至図３７は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【０１３７】
まず、素子分離領域１４を形成する工程から導電膜２８を形成する工程までは、図１３（ａ）乃至図１５（ｂ）に示す第１実施形態による不揮発性半導体記憶装置の製造方法と同様であるので説明を省略する。【０１３８】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６６を形成する。【０１３９】
次に、フォトリソグラフィ技術を用い、シリコン酸化膜６６をパターニングする。これにより、セレクトゲート電極形成予定領域内における導電膜２８上に、シリコン酸化膜より成る帯状のパターン６６ａが形成される。また、コントロールゲート電極形成予定領域に隣接する領域における導電膜２８上に、シリコン酸化膜より成る帯状のパターン６６ｂが形成される。なお、周辺回路領域４における導電膜２８は、シリコン酸化膜６６ｃにより覆われている（図２４参照）。【０１４０】
次に、全面に、例えば減圧ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を形成する。【０１４１】
次に、シリコン窒化膜を異方性エッチングする。これにより、帯状のパターン６６ａの側壁部分にシリコン窒化膜（スペーサ層）６８ａが残存する。シリコン酸化膜より成る帯状のパターン６６ａと、帯状のパターン６６ａの側壁部分に残存したシリコン窒化膜６８ａとにより、第１のマスク７０ａが形成される。また、帯状のパターン６６ｂの側壁部分にシリコン窒化膜（スペーサ層）６８ｂが残存する（図３４参照）。【０１４２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６３を形成する。【０１４３】
次に、フォトリソグラフィ技術を用い、メモリセルトランジスタ形成予定領域を露出する開口部６４をフォトレジスト膜６３に形成する。【０１４４】
次に、開口部６４内に露出するシリコン酸化膜６６ｂを選択的にエッチング除去する。シリコン酸化膜より成るパターン６６ｂとシリコン窒化膜より成るパターン６８ｂとはエッチング特性が異なる。従って、シリコン窒化膜６８ｂを残存させつつ、シリコン酸化膜より成る帯状のパターン６６ｂを選択的にエッチング除去することが可能である。シリコン酸化膜より成る帯状のパターン６６ｂを選択的にエッチング除去する際には、例えばウエットエッチングを用いる。エッチング液としては、例えば希釈したフッ酸を用いる。こうして、選択トランジスタ形成予定領域には、シリコン酸化膜より成る帯状のパターン６６ａとシリコン窒化膜６８ａとから成る第１のマスク７０ａが形成される。また、メモリセルトランジスタ形成予定領域には、シリコン窒化膜６８ｂより成る第２のマスク７０ｂが形成される（図２６参照）。この後、フォトレジスト膜６３を剥離する。【０１４５】
次に、第１のマスク７０ａ及び第２のマスク７０ｂを用いて、導電膜２８をエッチングする。【０１４６】
次に、露出している部分の絶縁膜２６をエッチング除去する。【０１４７】
次に、露出している部分の導電膜１６をエッチング除去する（図３６参照）。【０１４８】
この後の工程は、図２８乃至図３１を用いて上述した第１実施形態の変形例（その１）による不揮発性半導体記憶装置の製造方法と同様であるため、説明を省略する。【０１４９】
こうして、不揮発性半導体記憶装置が製造される（図３７参照）。【０１５０】
このように、本変形例によっても、メモリセルトランジスタＭＴのゲート長を短チャネル効果が生じる程度にまで短く設定することが可能であり、イニシャル状態におけるメモリセルトランジスタＭＴのしきい値電圧を所望の程度にまで低減することができる。【０１５１】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法を図３８乃至図６０を用いて説明する。図３８は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図３９は、本実施形態による不揮発性半導体記憶装置を示す平面図である。図３８における紙面左側の図は、図３９のＡ−Ａ′線断面に対応している。また、図３８における紙面中央の図は、図３９のＢ−Ｂ′線断面に対応している。また、図３８における紙面右側の図は、図３９のＣ−Ｃ′線断面に対応している。図１乃至図３７に示す第１実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０１５２】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置の構造について図３８及び図３９を用いて説明する。【０１５３】
本実施形態による不揮発性半導体記憶装置は、セレクトゲート電極（ワード線）のパッド部７２に達するコンタクトホール７４の断面が楕円形になっており、かかる楕円形の長軸の方向がセレクトゲート電極１８ａ（ワード線ＷＬ）の長手方向に対して垂直な方向であることに主な特徴がある。【０１５４】
メモリセル領域２における半導体基板１０上には、例えばシリコン酸化膜より成るトンネル絶縁膜１６を介して、例えばポリシリコンより成るフローティングゲート電極１８ｂが形成されている。【０１５５】
フローティングゲート電極１８ｂ上には、例えばＯＮＯ膜より成る絶縁膜２６を介して、例えばポリシリコン膜より成るコントロールゲート電極２８ｂ（プログラム線ＰＬ）が形成されている。プログラム線ＰＬ（コントロールゲート電極２８ｂ）は、図３９におけるＸ方向に延在している。【０１５６】
また、メモリセル領域２における半導体基板１０上には、例えばシリコン酸化膜より成る絶縁膜１６を介してポリシリコン膜より成るセレクトゲート電極１８ａ（ワード線ＷＬ）が形成されている。【０１５７】
ワード線ＷＬ（セレクトゲート１８ａ）は、プログラム線ＰＬ（コントロールゲート電極２８ｂ）と並行に形成されており、図３９におけるＸ方向に延在している。ワード線ＷＬには、ワード線ＷＬをコンタクトプラグ７６に接続するためのパッド部７２が形成されている。パッド部７２は、ワード線ＷＬの長手方向に対して垂直な方向、即ち、図３９におけるＹ方向に突出するように形成されている。【０１５８】
ワード線ＷＬ上には、例えばＯＮＯ膜より成る絶縁膜２６を介して、例えばポリシリコンより成る導電膜２８ａが形成されている。導電膜２８ａは、ワード線ＷＬ（セレクトゲート電極１８ａ）に電気的に接続されている。【０１５９】
トンネル絶縁膜１６、フローティングゲート電極１８ｂ、絶縁膜２６及びコントロールゲート電極２８ｂ（プログラム線ＰＬ）より成る積層体の側壁部分には、例えばシリコン窒化膜より成るスペーサ層（サイドウォールスペーサ）３２が形成されている。【０１６０】
また、ゲート絶縁膜１６、セレクトゲート電極１８ａ（ワード線ＷＬ）、絶縁膜２６及び導電膜２８ａより成る積層体の側壁部分には、例えばシリコン窒化膜より成るスペーサ層（サイドウォールスペーサ）３２が形成されている。パッド部７２を含む領域においては、セレクトゲート電極１８ａ（ワード線ＷＬ）上の導電膜２８ａ及び絶縁膜２６がエッチング除去されている。パッド部７２を含む領域においてセレクトゲート電極１８ａ（ワード線ＷＬ）上の導電膜２８ａ及び絶縁膜２６をエッチング除去しているのは、コンタクトプラグ７６とセレクトゲート電極１８ａ（ワード線ＷＬ）とをパッド部７２において接続するためである。【０１６１】
周辺回路領域４には、ゲート絶縁膜３４を介してゲート電極２８ｃが形成されている。【０１６２】
ゲート電極２８ｃの側壁部分には、例えばシリコン酸化膜より成るスペーサ層（サイドウォールスペーサ）３８が形成されている。セレクトゲート電極１８ａ（ワード線ＷＬ）の縁部上にもスペーサ層３８ａが形成されている。また、セレクトゲート電極１８ａ（ワード線ＷＬ）上の導電膜２８ａの側壁部分にもスペーサ層３８ａが形成されている。かかるスペーサ層３８ａは、ゲート電極２８ｃの側壁部分にスペーサ層３８を形成する際に形成されたものである。【０１６３】
ゲート電極２８ｃの両側の半導体基板１０内には、低濃度拡散層３６ａと高濃度拡散層３６ｂとを有するソース／ドレイン拡散層３６が形成されている。【０１６４】
半導体基板１０上には、導電膜２８ａ、２８ｂ、スペーサ層３２及びスペーサ層３８を覆うように、例えばシリコン窒化膜より成るエッチングストッパ膜７８が形成されている。【０１６５】
エッチングストッパ膜７８上には、例えばシリコン酸化膜より成る層間絶縁膜４０が形成されている。【０１６６】
層間絶縁膜４０及びエッチングストッパ膜７８には、パッド部７２におけるワード線ＷＬ（セレクトゲート電極１８ａ）に達するようにコンタクトホール７４が形成されている。コンタクトホール７４の断面は楕円形である。かかる楕円形の長軸ｄＹの方向、ワード線ＷＬの長手方向に対して垂直な方向、即ち、図３９におけるＹ方向となっている。【０１６７】
また、層間絶縁膜４０及びエッチングストッパ膜７８には、周辺回路用トランジスタＬＴのソース／ドレイン拡散層３６に達するコンタクトホール８０が形成されている。コンタクトホール８０の断面の形状は円形である。【０１６８】
ワード線ＷＬのパッド部７２に達するコンタクトホール７４の楕円形の断面の短軸ｄＸの長さは、周辺回路用トランジスタＬＴのソース／ドレイン拡散層３６に達するコンタクトホール８０の円形の断面の直径ｄと等しく設定されている。【０１６９】
コンタクトホール７４内には、例えばタングステンより成る導体プラグ７６が埋め込まれている。また、コンタクトホール８０内には、例えばタングステンより成る導体プラグ８２が埋め込まれている。【０１７０】
導体プラグ７６、８２が埋め込まれた層間絶縁膜４０上には、配線８４ａ、８４ｂが形成されている。配線８４ａは、導体プラグ７６を介してワード線ＷＬに接続されている。また、配線８４ｂは、導体プラグ８２を介してソース／ドレイン拡散層３６に接続されている。【０１７１】
本実施形態による半導体装置は、ワード線ＷＬのパッド部７２に達するコンタクトホール７４の断面の形状が楕円形になっており、かかる楕円形の長軸ｄＹの方向がワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）になっていることに主な特徴がある。【０１７２】
図４０は、ワード線のパッド部に達するコンタクトホールを周辺回路用トランジスタのソース／ドレイン拡散層に達するコンタクトホールと同様に形成した場合を示す断面図である。図４０に示すように、ワード線ＷＬのパッド部７２に達するコンタクトホール１７４を周辺回路用トランジスタＬＴのソース／ドレイン拡散層３６に達するコンタクトホール８０と同様に形成した場合、即ち、コンタクトホール１７４を単に円形に形成した場合には、ワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）にコンタクトホール１７４の位置ずれると、コンタクトプラグ１７６とワード線ＷＬとの接触面積を十分に確保することができない虞がある。また、コンタクトホール１７４の位置ずれが比較的大きい場合には、コンタクトプラグ１７６とワード線ＷＬとを接続し得なくなる虞がある。【０１７３】
これに対し、本実施形態によれば、ワード線ＷＬのパッド部７２に達するコンタクトホール７４の断面の形状が楕円形になっており、かかる楕円形の長軸ｄＹの方向がワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）になっているため、ワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）にコンタクトホール７４の位置ずれが生じたとしても、コンタクトプラグ７６とワード線ＷＬとの間で接触面積を十分に確保することができる。従って、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を高い歩留まりで提供することが可能となる。【０１７４】
ところで、ワード線ＷＬのパッド部７２に達するコンタクトホールの断面を楕円形にすることなく、断面が円形のコンタクトホールの直径を大きく設定することも考えられる。断面が円形のコンタクトホールの直径を大きく設定すれば、コンタクトホールの位置がワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）にずれたとしても、コンタクトプラグとワード線ＷＬとの接触面積を大きく確保することが可能である。しかし、円形のコンタクトホールの直径を大きく設定した場合には、コンタクトホール内に埋め込まれるコンタクトプラグ内に間隙（シーム）が生じてしまう場合がある。コンタクトプラグ内に間隙が生じた場合には、研磨剤や研磨屑が間隙内に入り込んでしまい、コンタクトプラグの信頼性が低下してしまう。従って、断面が円形のコンタクトホールの直径を大きく設定することは好ましくない。【０１７５】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図４１乃至図６０を用いて説明する。図４１乃至図６０は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【０１７６】
図４１（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法により、素子領域１２を確定する素子分離領域１４を形成する。【０１７７】
次に、図４１（ｂ）に示すように、全面に、例えばシリコン酸化膜より成る絶縁膜１６を形成する。絶縁膜１６の膜厚は、例えば１０ｎｍとする。かかる絶縁膜１６は、メモリセルトランジスタＭＴのトンネル絶縁膜１６となるものであり、また、選択トランジスタＳＴのゲート絶縁膜１６となるものである。【０１７８】
次に、図４２（ａ）に示すように、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコンより成る導電膜１８を形成する。【０１７９】
次に、フォトリソグラフィ技術を用い、導電膜１８をパターニングする。このパターニングは、フローティングゲート電極を分離するためのものである。この際、周辺回路領域４に存在している導電膜１８もエッチング除去する（図４２（ｂ）参照）。【０１８０】
次に、全面に、例えば減圧ＣＶＤ法により、膜厚６ｎｍのシリコン酸化膜２０を形成する。【０１８１】
次に、全面に、例えば減圧ＣＶＤ法により、膜厚１０ｎｍのシリコン窒化膜２２を形成する。【０１８２】
次に、全面に、例えば熱酸化法により、膜厚６ｎｍのシリコン酸化膜２４を形成する。【０１８３】
こうして、シリコン酸化膜２０、シリコン窒化膜２２及びシリコン酸化膜２４を積層して成るＯＮＯ膜より成る絶縁膜２６が形成される（図４３参照）。【０１８４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８６を形成する。【０１８５】
次に、図４４に示すように、フォトリソグラフィ技術を用い、フォトレジスト膜８６に開口部８８ａ、８８ｂを形成する。開口部８８ａは、ワード線ＷＬのパッド部７２上に存在する絶縁膜２６をエッチング除去するためのものである。また、開口部８８ｂは、周辺回路領域４の絶縁膜２６をエッチング除去するためのものである。【０１８６】
次に、フォトレジスト膜８６をマスクとして、絶縁膜２６をエッチング除去する。これにより、ワード線ＷＬのパッド部７２上に存在する絶縁膜２６がエッチング除去される。また、周辺回路領域４の絶縁膜２６がエッチング除去される（図４５（ａ）参照）。【０１８７】
次に、図４５（ｂ）に示すように、例えば熱酸化法により、周辺回路領域４の素子領域１２上にシリコン酸化膜より成るゲート絶縁膜３４を形成する。この際、パッド部７２を含む領域におけるワード線ＷＬ上にも、シリコン酸化膜３４ａが形成されることとなる。【０１８８】
次に、図４６に示すように、全面に、例えばＣＶＤ法により、例えばポリシリコンより成る膜厚２００ｎｍの導電膜２８を形成する。【０１８９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。【０１９０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９０をパターニングする。これにより、セレクトゲート電極形成予定領域における導電膜２８上に、フォトレジスト膜より成る帯状の第１のマスク９０ａが形成される。また、コントロールゲート電極形成予定領域における導電膜２８上に、フォトレジスト膜より成る帯状の第２のマスク９０ｂが形成される。なお、周辺回路領域４の導電膜２８はフォトレジスト膜９０により覆われた状態とする（図４７参照）。【０１９１】
次に、第１のマスク９０ａ、第２のマスク９０ｂ及びフォトレジスト膜９０をマスクとして、導電膜２８をエッチングする。【０１９２】
次に、露出している部分の絶縁膜２６をエッチング除去する。【０１９３】
次に、露出している部分の導電膜１８をエッチング除去する（図４８参照）。こうして、選択トランジスタ１６（ワード線ＷＬ）と導電膜２８ａとを有する積層体と、フローティングゲート電極１８ｂとコントロールゲート電極２８ｂ（プログラム線ＰＬ）とを有する積層体とが形成される。この後、フォトレジスト膜９０を剥離する。【０１９４】
次に、全面に、例えば減圧ＣＶＤ法によりシリコン窒化膜を形成する。【０１９５】
次に、シリコン窒化膜を異方性エッチングする。これにより、フローティングゲート電極１８ｂとコントロールゲート電極２８ｂを有する積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ（スペーサ層）３２が形成される。また、セレクトゲート電極１８ａ及び導電膜２８ａより成る積層体の側壁部分に、シリコン窒化膜より成るサイドウォールスペーサ（スペーサ層）３２が形成される（図４９参照）。【０１９６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９２を形成する。【０１９７】
次に、フォトレジスト膜９２に、パッド部７２を含む領域を開口する開口部９４を形成する。また、周辺回路領域４においては、フォトレジスト膜９２を周辺回路用トランジスタＬＴのゲート電極２８ｃの形状にパターニングする（図５０参照）。【０１９８】
次に、フォトレジスト膜９２をマスクとして、導電膜２８、ゲート絶縁膜３４及びシリコン酸化膜３４ａをエッチングする。これにより、パッド部７２を含む領域においてワード線ＷＬの表面が露出する。また、周辺回路領域４においては導電膜より成るゲート電極２８ｃが形成される（図５１参照）。この後、フォトレジスト膜を剥離する。【０１９９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【０２００】
次に、フォトレジスト膜に、周辺回路領域４を露出する開口部（図示せず）を形成する。【０２０１】
次に、フォトレジスト膜とゲート電極２８ｃとをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、ゲート電極２８ｃの両側の半導体基板１０内に、エクステンションソース／ドレインの浅い領域を構成する低濃度拡散層（エクステンション領域）３６ａが形成される（図５２参照）。この後、フォトレジスト膜を剥離する。【０２０２】
次に、全面に、例えば減圧ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜を形成する。【０２０３】
次に、シリコン酸化膜を異方性エッチングする。これにより、シリコン酸化膜より成るスペーサ層（サイドウォールスペーサ）３８が、ゲート電極２８ｃの側壁部分に形成される。この際、セレクトゲート電極１８ａ（ワード線ＷＬ）の縁部上にも、シリコン酸化膜より成るスペーサ層３８ａが形成される。また、セレクトゲート電極１８ａ（ワード線ＷＬ）上の導電膜２８ａの側壁部分にも、シリコン酸化膜より成るスペーサ層３８ａが形成される（図５３参照）。【０２０４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【０２０５】
次に、フォトレジスト膜に、周辺回路領域４を露出する開口部（図示せず）を形成する。【０２０６】
次に、サイドウォールスペーサ３８が形成されたゲート電極２８ｃとフォトレジスト膜とをマスクとして、半導体基板１０内にドーパント不純物を導入する。これにより、ゲート電極２８ｃの両側の半導体基板１０内に、エクステンションソース／ドレインの深い領域を構成する高濃度拡散層３６ｂが形成される。低濃度拡散層３６ａと高濃度拡散層３６ｂとによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層３６が形成される（図５４参照）。この後、フォトレジスト膜を剥離する。【０２０７】
次に、図５５に示すように、全面に、例えば減圧ＣＶＤ法により、膜厚８０ｎｍのシリコン窒化膜７８を形成する。【０２０８】
次に、図５６に示すように、全面に、例えば膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜４０を形成する。【０２０９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。【０２１０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に第１の開口部（図示せず）及び第２の開口部（図示せず）を形成する。第１の開口部は、ワード線ＷＬのパッド部７２に達するコンタクトホール７４を形成するためのものである。第１の開口部の平面形状は楕円形であるが、第１の開口部のパターンをフォトレジスト膜に転写する際に用いられるフォトマスクのパターンの形状は長方形である。楕円形の第１の開口部の長軸ｄＹの方向は、ワード線ＷＬの長手方向に対して垂直な方向（Ｙ方向）とする（図３９参照）。第２の開口部は、周辺回路用トランジスタＬＴのソース／ドレイン拡散層３６に達するコンタクトホール８０を形成するためのものである。第２の開口部の平面形状は円形であるが、第２の開口部のパターンをフォトレジスト膜に転写する際に用いられるフォトマスクのパターンの形状は正方形である。楕円形の第１の開口部の短軸ｄＸの長さと円形の第２の開口部の直径ｄとは、等しく設定する（図３９参照）。【０２１１】
次に、フォトレジスト膜をマスクとし、エッチングストッパ膜をストッパとして、層間絶縁膜４０をエッチングする。これにより、エッチングストッパ膜７８に達するコンタクトホール７４、８０が形成される。【０２１２】
次に、コンタクトホール７４、８０内に露出するエッチングストッパ膜７８をエッチング除去する。こうして、ワード線ＷＬのパッド部７２に達するコンタクトホール７４と、周辺回路用トランジスタＬＴのソース／ドレイン拡散層３６に達するコンタクトホール８０とが形成される。【０２１３】
図５７は、ワード線ＷＬのパッド部７２に達するコンタクトホール７４がＹ方向にずれていない場合を示している。【０２１４】
図５８は、ワード線ＷＬのパッド部７２に達するコンタクトホール７４がＹ方向にずれた場合を示している。【０２１５】
本実施形態によれば、図５８に示すように、ワード線ＷＬのパッド部７２に達するコンタクトホール７４がＹ方向に大きくずれた場合であっても、コンタクトプラグ７６とワード線ＷＬとの接触面積を十分に確保することが可能となる。【０２１６】
次に、図５９に示すように、コンタクトホール７４内に、例えばタングステンより成るコンタクトプラグ７６を埋め込むとともに、コンタクトホール８０内に、例えばタングステンより成るコンタクトプラグ８２を埋め込む。コンタクトホール７４の断面が楕円形であるため、コンタクトプラグ７６に間隙（シーム）が生じてしまうことはない。【０２１７】
次に、コンタクトプラグ７６、８２が埋め込まれた層間絶縁膜４０上に、導電膜を形成する。【０２１８】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る配線８４ａ、８４ｂが形成される。【０２１９】
こうして、本実施形態による不揮発性半導体記憶装置が製造される。【０２２０】
このように、本実施形態によれば、ワード線ＷＬのパッド部７２に達するコンタクトホール７４の断面の形状が楕円形になっており、かかる楕円形の長軸ｄＹの方向がワード線の長手方向に対して垂直な方向になっているため、ワード線ＷＬの長手方向に対して垂直な方向にコンタクトホール７４の位置ずれが生じたとしても、コンタクトプラグ７６とワード線ＷＬとの接触面積を十分に確保することができる。従って、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を高い歩留まりで製造することが可能となる。【０２２１】
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０２２２】
例えば、第１実施形態の変形例（その１）では、シリコン窒化膜５８ａ、５８ｂをプラズマＣＶＤ法により形成し、シリコン窒化膜６０ａ、６０ｂを減圧ＣＶＤ法により形成する場合を例に説明したが、必ずしも、シリコン窒化膜５８ａ、５８ｂをプラズマＣＶＤ法により形成し、シリコン窒化膜６０ａ、６０ｂを減圧ＣＶＤ法により形成しなくてもよい。互いにエッチング特性が異なるように、シリコン窒化膜５８ａ、５８ｂとシリコン窒化膜６０ａ、６０ｂとを適宜形成すればよい。【０２２３】
また、第１実施形態の変形例（その２）では、膜６６ａ、６６ｂの材料としてシリコン酸化膜を用い、膜６８ａ、６８ｂの材料としてシリコン窒化膜を用いる場合を例に説明したが、必ずしも、膜６６ａ、６６ｂの材料としてシリコン酸化膜を用い、膜６８ａ、６８ｂの材料としてシリコン窒化膜を用いなくてもよい。互いにエッチング特性が異なる膜６６ａ、６６ｂと膜６８ａ、６８ｂとを適宜形成すればよい。
【産業上の利用可能性】
【０２２４】
本発明による不揮発性半導体記憶装置及びその製造方法は、動作速度が速く、また、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供するのに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【手続補正書】
【提出日】平成21年7月7日(2009.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、
セレクトゲート電極形成予定領域内における前記第２の導電膜上に第１の膜を帯状に形成するとともに、コントロールゲート電極形成予定領域に隣接する領域における前記第２の導電膜上に第２の膜を帯状に形成する工程と、
前記第１の膜の側壁部分に第３の膜を形成するとともに、前記第２の膜の側壁部分に前記第２の膜とエッチング特性が異なる第４の膜を形成する工程と、
前記第２の膜をエッチング除去する工程と、
前記第１の膜と前記第３の膜とから成る第１のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るセレクトゲート電極を形成するとともに、前記第４の膜より成る第２のマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングすることにより、前記第１の導電膜より成るフローティングゲート電極と前記第２の導電膜より成るコントロールゲート電極とを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記第１の膜及び前記第２の膜は、プラズマＣＶＤ法により形成されたシリコン窒化膜より成り、
前記第３の膜及び前記第４の膜は、減圧ＣＶＤ法により形成されたシリコン窒化膜より成る
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１記載の不揮発性半導体記憶装置の製造方法において、
前記第１の膜及び前記第２の膜は、シリコン酸化膜より成り、
前記第３の膜及び前記第４の膜は、シリコン窒化膜より成る
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたワード線であって、前記ワード線の長手方向に対して垂直な方向に突出するパッド部を有するワード線と、
前記ワード線の縁部上に形成されたスペーサ層と、
前記半導体基板上に前記ワード線及びスペーサ層を覆うように形成された絶縁層と、
前記ワード線の前記パッド部に達するコンタクトホール内に埋め込まれたコンタクトプラグとを有し、
前記コンタクトホールの断面の形状は楕円形であり、
前記楕円形の長軸の方向は、前記ワード線の長手方向に対して垂直な方向である
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記ワード線が形成されたメモリセル領域の周辺の周辺回路領域に形成された周辺回路用トランジスタを更に有し、
前記絶縁層には、前記周辺回路用トランジスタのソース／ドレイン拡散層に達する他のコンタクトホールが更に形成されており、
前記他のコンタクトホールには、他のコンタクトプラグが埋め込まれており、
前記他のコンタクトホールの断面の形状は円形であり、
前記円形の直径は、前記楕円形の短軸の長さと等しい
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記スペーサ層は、前記周辺回路用トランジスタのゲート電極の側壁部分に形成されたスペーサ層と同一絶縁膜より成る
ことを特徴とする不揮発性半導体記憶装置。
【国際調査報告】
2008126177.tif 000063
2008126177.tif 000064
2008126177.tif 000065
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2008126177.tif 000067
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