【手続補正書】
【提出日】平成16年5月10日(2004.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、
前記複数段のディレイセルの少なくとも２つの出力信号が入力され、逓倍比を設定する第１の設定信号及び前記基準クロック信号の周波数の範囲を設定する第２の設定信号に応じて、前記ディレイセルから入力された信号を選択して出力する選択回路と、
第１の入力端子に前記選択回路の出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
前記複数段のディレイセルの少なくとも２つの出力信号が入力され、前記第１の設定信号及び前記第２の設定信号に応じて、前記ディレイセルから入力された信号から逓倍クロック信号を生成して出力する波形生成回路と
を具備することを特徴とする周波数逓倍回路。
【請求項２】
前記ディレイセルは、その遅延量が前記制御電圧により変化し、かつ前記制御電圧のノイズによる遅延量の変化が少ない領域で動作することを特徴とする請求項１記載の周波数逓倍回路。
【請求項３】
前記選択回路と前記波形生成回路は、デジタル論理回路により構成されていることを特徴とする請求項１記載の周波数逓倍回路。
【請求項４】
前記逓倍クロック信号は、半導体メモリの動作を制御する前記基準クロック信号の周期より短く一定のパルス幅を有することを特徴とする請求項１記載の周波数逓倍回路。
【請求項５】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給され、制御電圧により制御される電圧制御遅延回路と、
第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
前記複数段のディレイセルの少なくとも２つの出力信号が入力され、半導体メモリの動作を制御するための前記基準クロック信号の周期より短く一定のパルス幅を有するパルス信号を生成する生成回路と
を具備することを特徴とする周波数逓倍回路。
【請求項６】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、
第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
前記複数段のディレイセルの複数の出力信号が入力され、周波数選択信号に応じて異なる周波数の信号を生成する生成回路と
を具備することを特徴とする周波数逓倍回路。
【請求項７】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、
第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
前記複数段のディレイセルの複数の出力信号が入力され、異なる周波数の信号をそれぞれ生成する複数の生成回路と、
前記複数の生成回路の出力信号を周波数選択信号に応じて選択する選択回路と、
前記複数段のディレイセルの一つの出力信号に応じて、前記周波数選択信号の出力タイミングを制御する制御回路と
を具備することを特徴とする周波数逓倍回路。
【請求項８】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、
第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
前記複数段のディレイセルの複数の出力信号が入力され、マイクロコンピュータを構成する各マクロブロックの動作に応じた複数の異なるタイミングのクロック信号を生成する生成回路と
を具備することを特徴とする周波数逓倍回路。
【請求項９】
直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、
第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、
入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、
マイクロコンピュータを構成する複数のマクロブロックの出力信号をラッチするラッチ回路にそれぞれ対応して設けられ、前記ラッチ回路に動作を制御するためのクロック信号を生成する生成回路とを有し、
この生成回路は前記マクロブロックの動作速度測定時、測定対象のマクロブロックの出力信号をラッチするラッチ回路に対して、前記複数段のディレイセルの複数の出力信号に応じて、異なるタイミングのクロック信号を供給することを特徴とする周波数逓倍回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【課題を解決するための手段】
本発明は、上記課題を解決するため、直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給される電圧制御遅延回路と、前記複数段のディレイセルの少なくとも２つの出力信号が入力され、逓倍比を設定する第１の設定信号及び前記基準クロック信号の周波数の範囲を設定する第２の設定信号に応じて、前記ディレイセルから入力された信号を選択して出力する選択回路と、第１の入力端子に前記選択回路の出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、前記複数段のディレイセルの少なくとも２つの出力信号が入力され、前記第１の設定信号及び前記第２の設定信号に応じて、前記ディレイセルから入力された信号から逓倍クロック信号を生成して出力する波形生成回路とを具備する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、この発明は、直列に接続された複数段のディレイセルより構成され、初段のディレイセルの入力端子に基準クロック信号が供給され、制御電圧により制御される電圧制御遅延回路と、第１の入力端子に終段のディレイセルの出力信号が供給され、第２の入力端子に前記基準クロック信号が供給される位相比較器と、入力端子が前記位相比較器の出力端子に接続され、出力端子が前記電圧制御遅延回路の制御電圧入力端子に接続されたローパスフィルタと、前記複数段のディレイセルの少なくとも２つの出力信号が入力され、半導体メモリの動作を制御するための前記基準クロック信号の周期より短く一定のパルス幅を有するパルス信号を生成する生成回路とを具備している。