(57)【要約】【課題】【発明が解決しようとする課題】  本発明の目的はネットーワーク装置間で通信をするための必須の処理がタイムリミット内に終了できるパケット処理装置を提供することである。【課題を解決するための手段】  パケット処理装置は外部から該フレームのデータを受信し、該フレームのデータを蓄積するパケット処理部と、該パケット処理部から該パケットを処理する制御部を備える。  該制御部が該パケット処理部から該制御パケットを受信するまでは該制御部は該パケット処理部からパケットの終わりのタイミングでデータを受信し、該制御部が該制御パケットを受信した後は、該制御部は該パケット処理部から該パケットユニットの終わりのタイミングでデータを受信する。【選択図】図４
2008155814.tif 000002
【特許請求の範囲】
【請求項１】
制御データを含む制御パケットまたはデータを含むデータパケットで構成されるパケットを複数含むパケットユニットを複数有するフレームの制御を行うパケット処理装置において、
該フレームを受信し該フレームを蓄積するパケット処理部と、
該パケット処理部から送くられた該パケットを処理する制御部を備え、
該パケット処理部は、該制御パケットを受信するまでは該パケット終了のタイミングで該制御部にデータを送信し、該パケット処理部が該制御パケットを受信した後は該パケットユニットの終了のタイミングでデータを送信することを特徴とするパケット処理装置。
【請求項２】
請求項１記載のパケット処理装置において、該パケット処理部は該制御部から要求によりパケット単位のデータ送信と該パケットユニット単位のデータ送信を切り替えることを特徴とするパケット処理装置。
【請求項３】
請求項１記載のパケット処理装置において、該パケット処理部は外部より該パケットユニット単位で受信した際に、該フレーム内のどの該パケットユニットを受信したかを記憶する事を特徴とするパケット処理装置。
【請求項４】
請求項１記載のパケット処理装置において、該パケット処理部は外部より該パケットユニットを受信した際に、受信した該パケット数を記憶する事を特徴とするパケット処理装置。
【請求項５】
請求項１記載のパケット処理装置において、該パケット処理部は外部より該パケットユニットを受信した際に、該パケットユニットのデータ長を記憶する事を特徴とするパケット処理装置。
【請求項６】
複数のパケットを含むフレームを受信し該フレームを蓄積するパケット処理部と、該パケット処理部から送くられた該パケットを処理する制御部を備えたパケット処理装置のフレームの制御方法において、
該パケット処理部が制御データを含む制御パケットまたはデータを含むデータパケットで構成されるパケットを複数含むパケットユニットを複数有する該フレームを受信し、
該パケット処理部が該制御パケットを受信するまでは該パケット終了のタイミングで該制御部にデータを送信し、
該パケット処理部が該制御パケットを受信した後は該パケットユニットの終了のタイミングでデータを送信する
ことを特徴とするフレームの制御方法。
【請求項７】
請求項６記載のフレームの制御方法において、該パケット処理部は該制御部から要求によりパケット単位のデータ送信と該パケットユニット単位のデータ送信を切り替えることを特徴とするフレームの制御方法。
【請求項８】
送信制御に必要とされる制御データを含むパケットと他のパケットとが含まれるデータブロックを受信し、該データブロックの受信処理により得られたパケットを該上位レイヤ装置に与える通信装置において、
該制御データを含むパケットを該上位レイヤ装置へ供給した後に該上位レイヤ装置へ供給するデータの単位を変更する該受信データ供給部を備えたことを特徴とする通信装置。
【請求項９】
該受信データ供給部は該上位レイヤ装置へ供給するデータの単位を変更するとき、該上位レイヤ装置供給するデータの供給単位が大きくなるように変更することを特徴とする請求項８記載の通信装置。
【請求項１０】
該上位レイヤ装置へ供給するデータの単位を変更する前は該パケット単位でデータの供給を行い、データの単位を変更した後はデータブロックの単位でデータの供給を行うことを特徴とする請求項８記載の通信装置。
【請求項１１】
該制御にデータは端末の送信タイミング、チャネルの指定情報を含む請求項８記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上位レイヤ装置と下位レイヤ装置の間に設けたパケット処理装置または通信装置に関する発明である。例えば、ＷｉＭＡＸやＩＥＥＥ８０２．６などに用いられる無線装置（基地局や移動端末）に適用するのが好適である。
【背景技術】
【０００２】
直交周波数分割多重（ＯＦＤＭ）や直交周波数分割多重アクセス（ＯＦＤＭＡ）を用いたパケット通信が知られている。一例として、はＩＥＥＥ８０２．１６やＷｉＭＡＸなどの標準規格を用いた装置で用いられる。【０００３】
図１はＷｉＭＡＸのＯＦＤＭＡにおける、ダウンリンクにおけるフレーム構成例を示す。フレームは周波数軸と時間軸から構成している。周波数軸は複数のサブキャリアで構成している。図１では、ＳからＳ＋ＬがＯＦＤＭＡの複数のサブキャリアに対応したデータチャネルである。周波数軸をＯＦＤＭＡの第３シンボルで見ると、第３のシンボルはサブキャリアＳからＳ＋Ｊまでが第１のバーストデータ（Ｂｕｒｓｔ  １）、サブキャリアＳ＋Ｊ＋１からＳ＋ｋまでが第２のバーストデータ（Ｂｕｒｓｔ  ２）そしてサブキャリアＳ＋Ｋ＋１からＳ＋Ｌまでが第３のバーストデータ（Ｂｕｒｓｔ  ０）となる。フレームの時間軸は複数のシンボルで構成している。図１では、１つのフレームを８シンボルで構成している。【０００４】
フレームはプレアンブル（ＰＲＥＡＭＢＬＥ）、フレームコントロールヘッダ（ＦＣＨ），ダウンリンク・マップ（ＤＬ−ＭＡＰ）という制御情報のほかに、複数のバーストデータで構成される。ここで、ＦＣＨはダウンリンクのフレームを制御する情報である。ＤＬ−ＭＡＰは、ダウンリンク上で時分割多重ＴＤＭおよび時分割多重アクセスのための、バーストデータのスタートする時間情報である。バーストデータはフレーム内の複数のパケット（制御用ＭＡＣ−ＰＤＵとデータ用ＭＡＣ−ＰＤＵ）を１つのユニットにしたものである。バーストデータの長さは可変長である。従って、バーストデータが終わる時間に規則性はない。ＦＣＨ、ＤＬ−ＭＡＰとバーストデータは複数のサブキャリアに並列に配置されると共に、複数のバーストデータは同一の受信タイミング（シンボルの単位）で複数のバーストデータが配置される。例えば、図１の場合には、バーストデータ（Ｂｕｒｓｔ０）はＯＦＤＭＡシンボル２で受信開始になる。次のＯＦＤＭＡシンボル３では、バーストデータ（Ｂｕｒｓｔ０，１，２）が並列受信される。ＯＦＤＭＡシンボル４でも、バーストデータ（Ｂｕｒｓｔ０，１，２）が並列受信されるが、バーストデータ（Ｂｕｒｓｔ２）の受信は終了する。ＯＦＤＭＡシンボル５では、バーストデータ（Ｂｕｒｓｔ０，１）が並列受信されるとともに、バーストデータ（Ｂｕｒｓｔ３）が開始する。【０００５】
図２はバーストデータ内の構造を示す。バーストデータは制御情報とユーザデータが混在している。ＷｉＭＡＸの場合にはどちらもＭＡＣ−ＰＤＵというデータの単位になる。制御情報ＭＡＣ−ＰＤＵはバーストデータ内での位置に規定はない。ただし、制御情報の１つであるＵＬ−ＭＡＰが存在する場合にはバーストデータ（Ｂｕｒｓｔ０）の先頭にあることは規定されている。しかしながら、この配置はベースステーションの制御により異なり、必ずしもバーストデータ（Ｂｕｒｓｔ０）の先頭に配置されない場合がある。しかしながら、後段のパケットやデータの制御を行う都合あるため、バーストデータの先頭のほうに置かれる。図２において、制御情報を備えた制御情報ＭＡＣ−ＰＤＵはバーストデータ（Ｂｕｒｓｔ０）のＢ０１、バーストデータ（Ｂｕｒｓｔ１）のＢ１２である。他のＭＡＣ−ＰＤＵ（例えば、Ｂ０２，Ｂ０３，Ｂ０ｎ，Ｂ１１，Ｂ１３，Ｂ１ｎ，Ｂｎ１，Ｂｎ２，Ｂｎ３，Ｂｎｎ）はユーザデータである。図２において、バーストデータ（Ｂｕｒｓｔ０）とバーストデータ（Ｂｕｒｓｔ１）は制御情報ＭＡＣ−ＰＤＵがあるが、バーストデータ（Ｂｕｒｓｔ  ｎ）は制御情報ＭＡＣ−ＰＤＵはない。すなわち、一部のバーストデータにおいて、制御情報ＭＡＣ−ＰＤＵがある。【０００６】
パケット処理装置または通信装置が下位レイヤ装置から受信したフレーム内のバーストデータのデータ処理は上位レイヤ装置である制御部（ＣＰＵ）で行う。ＣＰＵでのデータ処理のタイミングを図３に示す。図３は図２のバーストデータ０をＣＰＵでデータ処理するタイミングを示している。図３の矢印は記憶部に蓄積されたフレーム内のデータをＣＰＵで処理するタイミングを示している。【０００７】
ＣＰＵがバーストデータ単位でデータを処理する場合を図３（ａ）に示す。図３（ａ）ではＭＡＣ−ＰＤＵ  Ｂ０１に制御用ＭＡＣ−ＰＤＵがあるが、バーストデータ単位でデータ処理を行うため、ＣＰＵでデータ処理するタイミングはバーストデータ（Ｂｕｒｓｔ０）の受信が終了したときとなる。すなわち、制御用ＭＡＣ−ＰＤＵがバーストデータの先頭Ｂ０１に有るにもかかわらず、ＣＰＵがデータを受信するタイミングはバーストデータを受信し終わったタイミング（Ｂ０ｎ）までは処理されないことになる。ＣＰＵは後のデータ処理のため、制御用ＭＡＣ−ＰＤＵを時間的にできるだけ早く受け取る必要がある。しかしながら、バーストデータ単位でデータを処理する場合、ＣＰＵはバーストデータのデータが全部そろうまで受け取れないことになる。ワーストケースでは、制御用ＭＡＣ−ＰＤＵがフレームの最後で到達している場合もある。従って、この方法は、制御用ＭＡＣ−ＰＤＵの処理を開始するタイミングが遅くなり、ネットーワーク装置間（例えば、無線基地局と端末間）の相互の通信で規定されているタイムリミットに間に合わない場合が発生する。【０００８】
ＣＰＵがＭＡＣ−ＰＤＵ単位でＣＰＵがデータ処理行う場合を図３（ｂ）に示す。図３（ｂ）は、各バーストデータ内のＭＡＣ−ＰＤＵ単位でデータがそろった場合にＣＰＵに対してデータ受信の通知を行う。こうすることで、バーストデータ内の前の方にある制御用ＭＡＣ−ＰＤＵがＣＰＵに時間的に早く渡せるため、前述のような、制御用ＭＡＣ−ＰＤＵの処理開始が遅くなることによって発生する、タイムリミットオーバーは発生しない。しかし、この方法では別の問題が発生する。各バーストデータ内に含まれるＭＡＣ−ＰＤＵ数に上限がないため、ＭＡＣ−ＰＤＵ数が多数である場合、ＣＰＵに対して大量の通知が発生してしまうことになる。この場合、ＣＰＵは通知の受け取り処理に時間がとられてしまい、結果的にネットーワーク装置間で通信をするための処理がタイムリミット内に終了できなくなるため、通信ができないことになりかねない。【０００９】
パケットを制御する技術として、特許文献１が知られている。
【特許文献１】特開２０００−１１５１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、パケット処理装置や通信装置において、上位レイヤ装置へのデータ供給により生じる上位レイヤ装置の負荷に配慮する事と、上位レイヤに対して制御データを早く伝える事である。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、
送信制御に必要とされる制御データを含むパケットと他のパケットとが含まれるデータブロックを受信し、該データブロックの受信処理により得られたパケットを該上位レイヤ装置に与えるパケット処理装置や通信装置において、
制御データを含むパケットを上位レイヤ装置へ供給した後に上位レイヤ装置へ供給するデータの単位を変更する受信データ供給部を備えたことを特徴とする通信装置。
【発明の効果】
【００１２】
本発明によれば、フレーム内のデータ処理を行う制御装置に対して、負荷を少なくし、ネットーワーク装置間で通信をするための処理がタイムリミット内に終了できる。
【図面の簡単な説明】
【００１３】
【図１】ダウンリンクにおけるフレーム構成例を示す図
【図２】バーストデータ内の構造を示す図
【図３】データ処理のタイミングを示す図
【図４】第１の実施形態のパケット処理装置の構成を示す図
【図５】第１の実施形態のＣＰＵとパケット処理部間の通信の状態遷移図
【図６】受信完了通知を行うタイミングを示す図
【図７】第２の実施形態のパケット処理装置の構成を示す図
【図８】ＭＡＣ−ＰＤＵ情報蓄積レジスタを示す図
【図９】有効ＭＡＣ−ＰＤＵ通知レジスタと有効バーストデータ通知レジスタを示す図
【図１０】ＩＲＱ通知制御レジスタを示す図
【図１１】第２の実施形態のＣＰＵとパケット処理部間の通信の状態遷移図
【符号の説明】
【００１４】
１  制御部（ＣＰＵ）
２  パケット処理部（ブロードバンドハードウエア：ＢＢ−ＨＷ）
３  無線信号処理部
４  記憶部
５  バス
６  バースト通知制御レジスタ
７  ＭＡＣ−ＰＤＵ通知制御レジスタ
８  ＩＲＱ出力制御部
９  ＣＰＵインターフェース
１０  データ制御部
１１  有効ＭＡＣ−ＰＤＵ通知制御レジスタ
１２  有効バースト通知制御レジスタ
１３１、１３２・・・１３ｎ  ＭＡＣ−ＰＤＵ情報蓄積レジスタ
１４  フレーム終了レジスタ
１５  フレーム開始レジスタ
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。【００１６】
実施形態を説明するにあたり、パケット処理装置または通信装置で処理を行うフレームの構成を以下に定義する。【００１７】
フレームは先に説明した図１の構成を有している。フレーム内の複数のデータチャネルはＯＦＤＭＡのサブキャリアに対応している。フレーム内のバーストデータは複数のパケットから構成している。バーストデータは、複数のパケットのユニットがあるため、これをパケットユニットまたはデータブロックとも言う。パケットはＭＡＣ−ＰＤＵを意味する。このパケットは制御パケットとデータパケットの２種類ある。制御パケットは制御用ＭＡＣ−ＰＤＵ内に設けたＵＬ−ＭＡＰ情報を意味する。ＵＬ−ＭＡＰ情報はＷｉＭＡＸ等の標準規格で、無線基地局が端末に対して送信を行う際に含まれる。ＵＬ−ＭＡＰ情報の具体例は端末の送信タイミング、フレーム内でのチャネルの指定情報を含んでいる。【００１８】
本実施形態において、制御用ＭＡＣ−ＰＤＵはＤＬ-ＭａｐとＵＬ-Ｍａｐを含むものとする。データパケットは制御用ＭＡＣ−ＰＤＵ以外のＭＡＣ−ＰＤＵを意味する。バーストデータは少なくともデータパケットを有している。（バーストデータには制御パケットがない場合がある。）バーストデータはフレーム内の複数のデータチャネルに並列配置されている。【００１９】
第１の実施形態及び第２の実施形態はＷｉＭＡＸ等の標準規格で、無線基地局と通信を行う端末に適応することが望ましい。以下に、第１の実施形態を図４ないし図６を用いて説明する。【００２０】
［第１の実施形態のパケット処理装置の構成］
図４において、１は制御部（ＣＰＵ）、２はパケット処理部（ブロードバンドハードウエア：ＢＢ−ＨＷ）、３は無線信号処理部、４は記憶部、５はバスをそれぞれ示す。図４において、第１の実施形態のパケット処理装置は制御部１、バス５とパケット処理部で構成している。【００２１】
・バス：
バス５はＣＰＵ１とパケット処理部２を接続し、パケット処理部２からのデータをＣＰＵ１に送る。無線処理部３は受信した無線信号を復調しデジタルデータにして、フレームをパケット処理部２に送る。パケット処理部２は無線処理部３からフレームのデータを受信し、パケット処理部２内の記憶部４にフレームのデータをバーストデータとして記憶する。さらに、パケット処理部２はＣＰＵ１からの命令により、所定のデータをバス５経由でＣＰＵ１に送る。ＣＰＵ１はパケット処理部２を制御して、パケット処理部２からバス５を介してバーストデータを受信し、バーストデータの解析行う。【００２２】
・パケット処理部：
パケット処理部（ブロードバンドハードウエア：ＢＢ−ＨＷ）２はパケット処理装置または通信装置ある。パケット処理部２は、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、ＩＲＱ出力制御部８、ＣＰＵインターフェース９、データ制御部１０、記憶部４を備える。【００２３】
データ制御部１０は無線処理部３からフレームのデータを受信する。さらに、データ制御部１０は受信したデータを記憶部４に書きこむと共に、ＩＲＱ出力制御部８にデータの受信状態を通知する。ここで言うデータの受信状態とは（１）フレームの受信の開始、（２）ＭＡＣ−ＰＤＵの受信の完了、（３）バーストデータの受信の完了、（４）フレームの受信の完了をそれぞれ意味する。【００２４】
・無線信号処理部：
無線信号処理部３はパケット処理部２の下位レイヤ装置である。図１のチャネルに対応した周波数に配置されたフレームを対向する無線局から受信信号を受信する。さらに、無線信号処理部３は受信信号を復調する。そして、復調した受信信号は復号化しされたデータとなり、パケット処理部２に送信される。【００２５】
・ＣＰＵインターフェース：
ＣＰＵインターフェース９は、ＣＰＵ１からリクエストを受信すると、リクエストの内容に対応したフラグをＭＡＣ−ＰＤＵ通知制御レジスタ７とバースト通知制御レジスタ６に立てる。【００２６】
・ＩＲＱ出力制御部：
ＩＲＱ出力制御部８はデータ制御部１０からバーストデータの受信完了とＭＡＣ−ＰＤＵの受信完了を受信する。そして、ＩＲＱ出力制御部８は上記（１）から（４）のデータの受信状態をＭＡＣ−ＰＤＵ通知制御レジスタ７とバースト通知制御レジスタ６のフラグに基づきインタラプトリクエスト回線経由でＣＰＵ１に送る。【００２７】
・ＣＰＵ：
ＣＰＵ１はバーストデータのデータ処理を行う上位レイヤ装置である。ＣＰＵ１はバス５とＩＲＱ出力制御部８に接続している。ＣＰＵ１はインタラプトリクエスト回線からの通知に基づきＭＡＣ−ＰＤＵデータとバーストデータを読み出す処理を行う。さらにＣＰＵ１は読み出したデータを解析し、ＣＰＵインターフェース９を介して、バースト通知制御レジスタ６とＭＡＣ−ＰＤＵ通知制御レジスタ７にＩＲＱ出力制御部８を制御するための情報を送る。【００２８】
バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、ＩＲＱ出力制御部８、ＣＰＵインターフェース９、データ制御部１０は受信データ供給部を構成している。受信データ供給部は、下位レイヤ装置である無線処理部３からデータを含むパケットとパケットとが含まれるデータブロックを受信し、上位レイヤ装置であるＣＰＵにデータブロックの受信処理により得られたパケットを該上位レイヤ装置に与える。【００２９】
［第１の実施形態のパケット処理装置内の動作］
ＣＰＵ１とパケット処理部２間のバーストデータ送受信について、図５を用いて以下に説明する。図５はＣＰＵ１とパケット処理部２間の通信の状態遷移図である。【００３０】
初期設定のステップとして、ステップＳ５０１とステップＳ５０２を行う。ステップＳ５０１はＣＰＵ１がパケット処理部２に対して、バーストデータ毎にデータの受信完了通知を行うよう設定する（バースト通知制御レジスタ６にフラグを立てる）。ステップＳ５０２はＣＰＵ１がパケット処理部２に対して、ＭＡＣ−ＰＤＵ毎に受信完了通知を行うよう設定する（ＭＡＣ−ＰＤＵ通知制御レジスタ７にフラグを立てる）。ステップＳ５０１とステップＳ５０２の設定により、パケット処理部２はＭＡＣ−ＰＤＵの単位とバーストデータの両方の単位で、ＣＰＵ１にデータを受信完了したことを通知することになる。【００３１】
次にフレーム受信後のステップに移る。ステップＳ５０３では、パケット処理部２が無線信号処理部３からフレームのデータを受信すると、フレームを受信開始したことをＣＰＵ１に通知する。ステップＳ５０４では、パケット処理部２はバーストデータ内のＭＡＣ−ＰＤＵの単位を受信し終わると、ＣＰＵ１に対して、ＭＡＣ−ＰＤＵのデータの受信が完了した旨を通知する。ステップＳ５０５では、ＣＰＵ１がステップＳ５０４の通知を確認すると、パケット処理部２に、受信したＭＡＣ−ＰＤＵのデータの読み出しリクエストを行う。ステップＳ５０６では、パケット処理部２はステップＳ５０５ＣＰＵ１からのリクエストに対応して、ＭＡＣ−ＰＤＵのデータを送信する。ＣＰＵ１が受信したＭＡＣ−ＰＤＵのデータを解析し、データ処理に必要な制御用ＭＡＣ−ＰＤＵのデータを受信するまでは、パケット処理装置がステップＳ５０３からステップＳ５０６までの処理を繰り返す。【００３２】
ＣＰＵ１が受信したＭＡＣ−ＰＤＵのデータを解析し、データ処理に必要な制御用ＭＡＣ−ＰＤＵのデータを受信するとステップＳ５０７に移る。ステップＳ５０７では、ＣＰＵ１がパケット処理部２に対してＭＡＣ−ＰＤＵの単位で受信の通知を行うことを止めさせる命令を出す（ＭＡＣ−ＰＤＵ通知制御レジスタ７のフラグを消す）。パケット処理部２はステップＳ５０７を受信するとＭＡＣ−ＰＤＵの単位でＣＰＵ１にデータの受信完了通知を行うことを止め、ステップＳ５０８に移る。【００３３】
ステップＳ５０８では、パケット処理部２がバーストデータの受信が完了したときにＣＰＵ１にバーストデータが受信完了した旨を通知する。ステップＳ５０９では、ＣＰＵ１がパケット処理部２に対してバーストデータの送信要求を行う。ステップＳ５１０では、パケット処理部２がバーストデータをＣＰＵ１に対して送信を行う。パケット処理装置はステップＳ５０８からステップＳ５１０の処理をフレームのデータが終了するまで繰り返す。【００３４】
フレームのデータの受信が完了すると、パケット処理部２はステップＳ５１１に移る。ステップＳ５１１では、パケット処理部２がＣＰＵ１にフレームのデータの受信が完了した旨の通知を行う。ステップＳ５１２では、ＣＰＵ１がパケット処理部２に対して、ＭＡＣ−ＰＤＵ毎に受信完了通知を行うよう設定する。ステップＳ５１２により、パケット処理部２は次のフレームを受信した場合、ＭＡＣ−ＰＤＵの単位でＣＰＵ１にデータの受信完了通知を行うことができる。【００３５】
図６はパケット処理部２がＣＰＵ１に対して受信完了通知を行うタイミングを示している。図６はフレーム内のバーストデータを示している。図６では無線処理部３がＭＡＣ−ＰＤＵをパケットＢ０１からＢ０６の順に、パケット処理部２に送っている。【００３６】
図６（ａ）は制御用ＭＡＣ−ＰＤＵがバーストデータの先頭のパケットＢ０１にある場合を示す。パケット処理部２は、無線処理部３からパケットＢ０１の受信を完了すると、ステップＳ５０４のデータの受信完了通知を実線矢印のタイミングで行う。これを受けて、ＣＰＵ１はパケット処理部２にステップＳ５０５を行う。パケット処理部２はＣＰＵ１のリクエストに基づきステップＳ５０６を行う。ＣＰＵ１はパケット処理部２から送られてきたデータを解析し、制御用ＭＡＣ−ＰＤＵであることを確認すると、ステップＳ５０７を行う。パケット処理部２はステップＳ５０７を受けるとＭＡＣ−ＰＤＵの単位で受信完了通知を行うのを止める。従って、パケット処理部２はパケットＢ０２ないしパケットＢ０５の受信が終了してもステップＳ５０４の処理を行わない。パケットＢ０６はバーストデータの最後のため、パケット処理部２がパケットＢ０６の受信が完了した一点差線矢印のタイミングでステップＳ５０８を行う。これを受けて、ＣＰＵ１はパケット処理部２にステップＳ５０９を行う。パケット処理部２はＣＰＵ１のリクエストに基づきステップＳ５１０を行う。ステップＳ５１０ではパケット処理部２がパケットＢ０２からパケットＢ０６までのデータをＣＰＵ１に送る。【００３７】
図６（ｂ）は制御用ＭＡＣ−ＰＤＵがバーストデータの３番目のパケットＢ０３にある場合を示す。パケット処理部２は無線処理部３からパケットＢ０１の受信を完了すると、ステップＳ５０４のデータの受信完了通知を実線矢印のタイミングで行う。これを受けて、ＣＰＵ１はパケット処理部２にステップＳ５０５を行う。パケット処理部２はＣＰＵ１のリクエストに基づきステップＳ５０６を行う。ＣＰＵ１はパケット処理部２から送られてきたデータを解析し、制御用ＭＡＣ−ＰＤＵでないことを確認すると、次のパケットＢ０２の受信完了通知、ステップＳ５０４を待つ。パケットＢ０２も制御用ＭＡＣ−ＰＤＵではないため、パケット処理部２とＣＰＵ１はパケットＢ０１と同様のステップＳ５０４からステップＳ５０６の手順で処理する。パケットＢ０３は制御用ＭＡＣ−ＰＤＵであるため、パケット処理部２とＣＰＵ１はステップＳ５０４からステップＳ５０６の処理が終了した後、ステップＳ５０７の処理に移る。従って、パケット処理部２はパケットＢ０４とＢ０５を受信しても、ステップＳ５０４は行わない。パケットＢ０６はバーストデータの最後のため、パケット処理部２がパケットＢ０６の受信が完了した一点差線矢印のタイミングでステップＳ５０８を行う。これを受けて、ＣＰＵ１はパケット処理部２にステップＳ５０９を行う。パケット処理部２はＣＰＵ１のリクエストに基づきステップＳ５１０を行う。ステップＳ５１０ではパケット処理部２がパケットＢ０２からパケットＢ０６までのデータをＣＰＵ１に送る。【００３８】
上記のように構成することで、制御データを含むパケットを上位レイヤ装置へ供給した後に上位レイヤ装置へ供給するデータの単位を変更することが可能となる。これにより、パケット処理装置や通信装置において、上位レイヤ装置へのデータ供給により生じる上位レイヤ装置の負荷に配慮する事と、上位レイヤに対して制御データを早く伝える事が可能となる。【００３９】
以下に、第２の実施形態を図７ないし図１１を用いて説明する。【００４０】
［第２の実施形態のパケット処理装置の構成］
第２の実施形態のパケット処理装置の構成を図７に示す。図７において、１は制御部（ＣＰＵ）、２はパケット処理部、４は記憶部、５はバス、６はバースト通知制御レジスタ、７はＭＡＣ−ＰＤＵ通知制御レジスタ、８はＩＲＱ出力制御部、９はＣＰＵインターフェース、１０はデータ制御部、１１は有効ＭＡＣ−ＰＤＵ通知レジスタ、１２は有効バースト通知レジスタ、１３１、１３２、１３ｎはＭＡＣ−ＰＤＵ情報蓄積レジスタ、１４はフレーム終了レジスタ、１５はフレーム開始レジスタをそれぞれ示す。【００４１】
第２の実施形態において、
受信データ供給部はデータ制御部１０、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、ＩＲＱ出力制御部８、ＣＰＵインターフェース９、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２、１３ｎ、フレーム終了レジスタ１４、フレーム開始レジスタ１５から構成する。受信データ供給部は、下位レイヤ装置である無線処理部３からデータを含むパケットとパケットとが含まれるデータブロックを受信し、上位レイヤ装置であるＣＰＵにデータブロックの受信処理により得られたパケットを該上位レイヤ装置に与える。【００４２】
・バス：
バス５はＣＰＵ１とパケット処理部２を接続し、パケット処理部２からのデータをＣＰＵ１に送る。【００４３】
・パケット処理部：
パケット処理部２は、記憶部４、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、ＩＲＱ出力制御部８、ＣＰＵインターフェース９、データ制御部１０、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎ、フレーム終了レジスタ１４、フレーム開始レジスタ１５を備える。【００４４】
・データ制御部：
データ制御部１０は、記憶部４、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎ、フレーム終了レジスタ１４、フレーム開始レジスタ１５と接続している。【００４５】
データ制御部１０は無線処理部３（図示せず）からフレームのデータを受信し、記憶部４にデータを記憶する。データ制御部１０はフレームのデータを受信し、有効ＭＡＣ−ＰＤＵ通知レジスタ１１に対してどのバーストデータに転送可能なＭＡＣ−ＰＤＵがあるかのフラグを立てる。データ制御部１０はフレームのデータを受信し、有効バースト通知レジスタ１２に対してどのバーストデータが転送可能なバーストデータであるかのフラグを立てる。【００４６】
データ制御部１０はフレームのデータを受信し、フレーム内の各バーストに対応したＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎに対して、以下の（１）から（４）の書き込み処理を行う。
（１）データ制御部１０はＭＡＣ−ＰＤＵの受信状態の書き込みを行う。
（２）データ制御部１０はバースト通知制御レジスタの状態の書きみを行う。
（３）データ制御部１０は受信したＭＡＣ−ＰＤＵの累積数の書き込みを行う。
（４）データ制御部１０は受信したバーストデータのデータ長の書きみを行う。【００４７】
データ制御部１０はフレームのデータを受信し、ＣＰＵ１に対する割り込み要因を検出し、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、フレーム終了レジスタ１４、フレーム開始レジスタ１５に、各種の割り込み要因の記載を行う。具体的には以下の（１）から（４）の動作を行う。
（１）パケット処理部２がフレームの受信を開始したとき、データ制御部１０はフレーム開始レジスタ１５に対して書き込みを行う。
（２）パケット処理部２がフレームの受信を終了したとき、データ制御部１０はフレーム終了レジスタ１４に対して書き込みを行う。
（３）パケット処理部２がＭＡＣ−ＰＤＵの受信を完了したとき、データ制御部１０はＭＡＣ−ＰＤＵ通知制御レジスタ７に対して書き込みを行う。
（４）パケット処理部２がバーストデータの受信を完了したとき、データ制御部１０は各バースト通知制御レジスタ６に対して書き込みを行う。【００４８】
・ＣＰＵインターフェース：
ＣＰＵインターフェース９は、バス５、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎ、フレーム終了レジスタ１４とフレーム開始レジスタ１５に接続している。ＣＰＵインターフェース９は、ＣＰＵ１からのリクエストに対応した有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎ、フレーム終了レジスタ１４、フレーム開始レジスタ１５から抽出し、ＣＰＵ１にバス５を介して送信する。さらに、ＣＰＵインターフェース９はＣＰＵ１からの割り込みマスク命令を受信し、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、フレーム終了レジスタ１４、フレーム開始レジスタ１５にＩＲＱ出力制御部を制御するための制御情報を書き込む。【００４９】
・ＩＲＱ出力制御部：
ＩＲＱ出力制御部８はバス５、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、フレーム終了レジスタ１４、フレーム開始レジスタ１５、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２と接続している。ＩＲＱ出力制御部８は、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、フレーム終了レジスタ１４、フレーム開始レジスタ１５、有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２を監視し、各レジスタに状態の変化があった場合、インタラプトリクエスト回線を使って、ＣＰＵ１に対して割り込に通知を行う。割り込に通知はフレームの開始のとき、ＭＡＣ-ＰＤＵの受信完了した時、バーストデータの受信完了した時、フレームの開始のときに行う。【００５０】
・ＣＰＵ：
ＣＰＵ１はバス５とＩＲＱ出力制御部８に接続している。ＣＰＵ１はインタラプトリクエスト回線からの通知に基づきＭＡＣ−ＰＤＵデータとバーストデータを読み出す処理を行う。さらにＣＰＵ１は読み出したデータを解析し、ＣＰＵインターフェース９を介して、バースト通知制御レジスタ６、ＭＡＣ−ＰＤＵ通知制御レジスタ７、フレーム終了レジスタ１４とフレーム開始レジスタ１５にＩＲＱ出力制御部８を制御するための情報を送る。さらにＣＰＵ１は有効ＭＡＣ−ＰＤＵ通知レジスタ１１、有効バースト通知レジスタ１２、ＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎに記載されたフレームのデータ状態をＣＰＵインターフェース９経由で読み出す。【００５１】
［ＭＡＣ−ＰＤＵ情報蓄積レジスタ構成］
図８はＭＡＣ−ＰＤＵ情報蓄積レジスタ１３１、１３２・・・１３ｎ構成を示している。ＭＡＣ−ＰＤＵ情報蓄積レジスタは１３１、１３２・・・１３ｎはフレーム内のバーストデータにＢｕｒｓｔ  ０からＢｕｒｓｔ  ｎに対応している。バーストデータ毎にＲ１からＲ４までのフィールドがある。
データ制御部１０がＲ１からＲ４までのフィールドに対して、無線処理部３から受信したデータの状態に応じて、情報を書き込む。【００５２】
・Ｒ１：
Ｒ１はバリット領域を示している。バリット領域はデータ制御部１０によりに設定される。バリット領域はデータ制御部１０がバーストデータの最初のＭＡＣ−ＰＤＵを受信すると”１”になり、フレームの終了で”０”になる。【００５３】
・Ｒ２：
Ｒ２はバースト通知制御レジスタの状態を示すためのバースト通知制御レジスタ状態フィールド示している。バースト通知制御レジスタ６のＢｕｒｓｔ  Ａｖａｉｌａｂｌｅ  割り込みによる通知時に、データ制御部１０が本フィールドを“１”にする。バースト通知制御レジスタ６のＢｕｒｓｔ  Ａｖａｉｌａｂｌｅ割り込みをマスクされた場合には、ＣＰＵ１がバースト通知制御レジスタの状態フィールドＲ２をポーリングすれば、ＩＲＱ出力制御部８からの割り込み通知なしにバーストデータの受信完了を知ることができる。【００５４】
・Ｒ３：
Ｒ３はこれまでに受信したＭＡＣ−ＰＤＵの累積数を記憶する受信ＭＡＣ−ＰＤＵ数記憶フィールドである。バーストデータを受信した際に、データ処理部10は受信が完了したＭＡＣ−ＰＤＵの数をＲ３のフィールドに記憶する。パケット処理部２がＣＰＵ１にＭＡＣ−ＰＤＵ可能割り込みをＣＰＵ１に通知後、ＣＰＵ１が本テーブルを確認する。稀に受信ＭＡＣ−ＰＤＵ数が増加する可能性があるため、本フィールドにて受信可能なＭＡＣ−ＰＤＵの数をＣＰＵ１が確認する。ＩＲＱ出力制御部８がＢｕｒｓｔ  Ａｖａｉｌａｂｌｅ割り込みによる通知時に、本フィールドはバーストデータの最終ＭＡＣ−ＰＤＵの数を表す。【００５５】
・Ｒ４：
Ｒ４はこれまでに受信したバーストデータのデータ長を記憶する蓄積バースト長記憶フィールドである。バーストデータを受信した際に、データ処理部10はバーストデータのデータ長をＲ４のフィールドに記憶する。パケット処理部２がＣＰＵ１にＭＡＣ−ＰＤＵ可能割り込みで通知後、ＣＰＵ１はＲ４のフィールドを確認する。稀に受信ＭＡＣ−ＰＤＵ数（蓄積バースト長が）増加する可能性があるため、パケット処理部２は本フィールドにて受信可能なＭＡＣ−ＰＤＵのバーストデータの長さをＣＰＵ１に通知する。Ｂｕｒｓｔ  Ａｖａｉｌａｂｌｅ割り込みによる通知時は、本フィールドは本バースト全体のバーストデータの長さを表す。【００５６】
［有効ＭＡＣ−ＰＤＵ通知レジスタの構成］
図９（ａ）は有効ＭＡＣ−ＰＤＵ通知レジスタ１１の構成を示している。有効ＭＡＣ−ＰＤＵ通知レジスタ１１はバーストデータ（Ｂｕｒｓｔ  ０）から（Ｂｕｒｓｔ  ｎ）に対応したフィールドＭＰ  ０からＭＰ  ｎが有る。データ制御部１０は、バーストデータ毎にＣＰＵ１に転送可能なＭＡＣ−ＰＤＵを受信した場合、バーストデータに対応したフィールドに”１”を立てる。すなわち、有効ＭＡＣ-ＰＤＵレジスタ１１はフレーム内のどのバーストデータを受信したかを記憶する。【００５７】
［有効バーストデータ通知レジスタの構成］
図９（ｂ）は有効バースト通知レジスタ１２の構成を示している。有効バースト通知レジスタ１２はバーストデータ（Ｂｕｒｓｔ  ０）から（Ｂｕｒｓｔ  ｎ）に対応したフィールドＢＵ  ０からＢＵ  ｎが有る。データ制御部１０は、バーストデータ内の全ＭＡＣ−ＰＤＵを受信した場合、バーストデータに対応したフィールドに”１”を立てる。【００５８】
［ＩＲＱ通知制御レジスタ構成］
図１０はＩＲＱ通知制御レジスタの構成を示す。ＩＲＱ通知制御レジスタは割り込み要因レジスタ（a）と割り込みマスクレジスタ(b)に分けられる。ＩＲＱ通知制御レジスタはＢｕｒｓｔ  ＡｖａｉｌａｂｌｅフィールドＩＲ０１ａ、ＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅフィールドＩＲ０２ａ、フレーム終了フィールドＩＲ０３ａ、フレーム開始フィールドＩＲ０４ａ、Ｂｕｒｓｔ  ＡｖａｉｌａｂｌｅマスクフィールドＩＲ０１ｂ、ＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅマスクフィールドＩＲ０２ｂ、フレーム終了マスクフィールドＩＲ０３ｂ、フレーム開始マスクフィールドＩＲ０４ｂを備える。【００５９】
Ｂｕｒｓｔ  ＡｖａｉｌａｂｌｅフィールドＩＲ０１ａはデータ制御部１０によりバースト通知制御レジスタ６の割り込み要因を記憶するレジスタである。ＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅフィールドＩＲ０２ａはデータ制御部１０によりＭＡＣ−ＰＤＵ通知制御レジスタ７の割り込み要因を記憶するレジスタである。フレーム終了フィールドＩＲ０３ａはデータ制御部１０によりフレーム終了レジスタ１４の割り込み要因を記憶するレジスタである。フレーム開始フィールドＩＲ０４ａはデータ制御部１０によりフレーム開始レジスタ１５の割り込み要因を記憶するレジスタである。【００６０】
Ｂｕｒｓｔ  ＡｖａｉｌａｂｌｅフィールドＩＲ０１ｂはデータ制御部１０によりバースト通知制御レジスタ６の割り込みマスクを記憶するレジスタである。ＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅフィールドＩＲ０２ｂはデータ制御部１０によりＭＡＣ−ＰＤＵ通知制御レジスタ７の割り込みマスクを記憶するレジスタである。フレーム終了フィールドＩＲ０３ｂはデータ制御部１０によりフレーム終了レジスタ１４の割り込みマスクを記憶するレジスタである。フレーム開始フィールドＩＲ０４ｂはデータ制御部１０によりフレーム開始レジスタ１５の割り込みマスクを記憶するレジスタである。【００６１】
データ制御部１０がＢｕｒｓｔ  ＡｖａｉｌａｂｌｅフィールドＩＲ０１ａに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してバースト単位の割り込みを行う。データ制御部１０がＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅフィールドＩＲ０２ａに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してＭＡＣ−ＰＤＵ単位での割り込みを行う。データ制御部１０がフレーム終了フィールドＩＲ０３ａに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してフレームが終了した旨の割り込みを行う。データ制御部１０がフレーム開始フィールドＩＲ０４ａに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してフレームが開始した旨の割り込みを行う。【００６２】
ＣＰＵ１がＢｕｒｓｔ  ＡｖａｉｌａｂｌｅマスクフィールドＩＲ０１ｂに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してバースト単位の割り込みを止める。ＣＰＵ１がＭＡＣ−ＰＤＵ  ＡｖａｉｌａｂｌｅマスクフィールドＩＲ０２ｂに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してＭＡＣ−ＰＤＵ単位での割り込みを止める。ＣＰＵ１がフレーム終了マスクフィールドＩＲ０３ｂに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してフレームが終了した旨の割り込みを止める。ＣＰＵ１がフレーム開始マスクフィールドＩＲ０４ｂに”１”を立てることで、ＩＲＱ出力制御部８はＣＰＵ１に対してフレームが開始した旨の割り込みを止める。【００６３】
［第２の実施形態のパケット処理装置内の動作］
ＣＰＵ１とパケット処理部２間のバーストデータ送受信について、図１１を用いて以下に説明する。図１１はＣＰＵ１とパケット処理部２間の通信の状態遷移図である。【００６４】
ステップＳ１０１では、データ制御部１０がフレームを受信し、ＩＲ０４ａのフィールドに”１”を立てたため、ＩＲＱ出力制御部８がＣＰＵ１に対してフレーム開始の割り込みを行う。さらに、データ制御部１０がＩＲ０２ａのフィールドに”１”を立てたため、ＩＲＱ出力制御部８がＣＰＵ１に対してＭＡＣ−ＰＤＵが受信可能であることを通知する。ステップＳ１０２では、ＣＰＵ１が有効ＭＡＣ−ＰＤＵ通知レジスタ１１の内容を確認する。具体的にはどのバーストデータに有効なＭＡＣ−ＰＤＵがあるかを確認する。ステップＳ１０３では、ＣＰＵ１がステップＳ１０２で確認したバーストデータに対応するＭＡＣ−ＰＤＵ情報蓄積レジスタを読み出し、バーストデータ内の有効なＭＡＣ−ＰＤＵの数または受信済データサイズを確認する。ステップＳ１０４では、ＣＰＵ１からの命令に基づき、パケット処理装置２は記憶部４より、有効なＭＡＣ−ＰＤＵの数または受信済データサイズ分だけデータをＣＰＵ１に送信する。パケット処理部２がフレーム受信後最初のデータ送信となるため、ステップＳ１０４ではＤＬ−ＭＡＰが対象となる。実施形態の処理の中ではＤＬ−ＭＡＰもＭＡＣ−ＰＤＵとして扱って処理することが可能である。【００６５】
ステップＳ１０５では、データ制御部１０がＩＲ０２ａのフィールドに”１”を立てたることで、ＩＲＱ出力制御部８がＣＰＵ１に対してＭＡＣ−ＰＤＵが受信可能であることを通知する。ステップＳ１０６では、ＣＰＵ１が有効ＭＡＣ−ＰＤＵ通知レジスタ１１の内容を確認する。具体的にはどのバーストデータに有効なＭＡＣ−ＰＤＵがあるかを確認する。ステップＳ１０７ではＣＰＵ１がステップＳ１０６で確認したバーストデータに対応するＭＡＣ−ＰＤＵ情報蓄積レジスタを読み出し、バーストデータ内の有効なＭＡＣ−ＰＤＵの数または受信済データサイズを確認する。ステップＳ１０８では、ＣＰＵ１からの命令に基づき、パケット処理装置２は記憶部４より、有効なＭＡＣ−ＰＤＵの数または受信済データサイズ分だけデータをＣＰＵ１に送信する。ステップＳ１０５からＳ１０８の処理をＭＡＣ−ＰＤＵの中に制御用ＭＡＣ−ＰＤＵの一種であるＵＬ−ＭＡＰが見つかるまで繰り返す。【００６６】
ステップＳ１０９では、データ制御部１０がＩＲ０２ａのフィールドに”１”を立てたることで、ＩＲＱ出力制御部８がＣＰＵ１に対してＭＡＣ−ＰＤＵが受信可能であることを通知する。ステップＳ１１０ではＣＰＵ１が有効ＭＡＣ−ＰＤＵ通知レジスタ１１の内容を確認する。具体的にはどのバーストデータに有効なＭＡＣ−ＰＤＵがあるかを確認する。ステップＳ１１１では、ＣＰＵ１がステップＳ１１０で確認したバーストデータに対応するＭＡＣ−ＰＤＵ情報蓄積レジスタを読み出し、バーストデータ内の有効なＭＡＣ−ＰＤＵの数または受信済データサイズを確認する。ステップＳ１１２では、ＣＰＵ１からの命令に基づき、パケット処理装置２は記憶部４より、有効なＭＡＣ−ＰＤＵの数または受信済データサイズ分だけデータをＣＰＵ１に送信する。ここでは、ＣＰＵ１に送信されたデータはＵＬ−ＭＡＰを含んでいる。【００６７】
ステップＳ１１３では、ＣＰＵ１がバースト通知制御レジスタ６のＩＲ０２ｂのフィールドの”１”を立てる。これにより、ＩＲＱ出力制御部８はＣＰＵ１に対して、ＭＡＣ−ＰＤＵ単位で割り込みを行うことを止める。【００６８】
ステップＳ１１４では、データ制御部１０がＩＲ０１ａのフィールドに”１”を立てたため、ＩＲＱ出力制御部８がＣＰＵ１に対してバーストデータが受信可能であることを通知する。ステップＳ１１５では、ＣＰＵ１が有効バースト通知レジスタ１２の内容を確認する。具体的にはどのバーストデータを受信に有効なＭＡＣ−ＰＤＵがあるかを確認する。ステップＳ１１６では、ＣＰＵ１がステップＳ１１５で確認したバーストデータに対応するＭＡＣ−ＰＤＵ情報蓄積レジスタを読み出し、バーストデータ内の有効なＭＡＣ−ＰＤＵの数または受信済データサイズを確認する。ステップＳ１１７では、ＣＰＵ１からの命令に基づき、パケット処理装置２は記憶部４より、有効なＭＡＣ−ＰＤＵの数または受信済データサイズ分だけデータをＣＰＵ１に送信する。ステップＳ１１４からステップＳ１１７の処理をフレーム内の全バーストデータ分繰り返す。【００６９】
ステップＳ１１８では、パケット処理装置２は最後のバーストデータをＣＰＵ１に送信し終えると、フレームが終了した旨を伝えるため、フレーム終了レジスタ１４のフィールドＩＲ０３ａに”１”を立てる。フレーム終了レジスタ１４のフィールドＩＲ０３ａに”１”が立つと、ＩＲＱ出力制御部８はＣＰＵ１に対して、フレーム終了割り込みを行う。ステップＳ１１９では、ＣＰＵ１がパケット処理装置２のＭＡＣ−ＰＤＵ通知制御レジスタ７内のＩＲ０２ｂのフィールドを”０”に設定する。【００７０】
上記のように構成することで、制御データを含むパケットを上位レイヤ装置へ供給した後に上位レイヤ装置へ供給するデータの単位を変更することが可能となる。これにより、パケット処理装置や通信装置において、上位レイヤ装置へのデータ供給により生じる上位レイヤ装置の負荷に配慮する事と、上位レイヤに対して制御データを早く伝える事が可能となる。【００７１】
上述した実施形態は、以下の発明を開示する。以下の発明は、必要に応じて適宜組み合わせることができる。
【図１】
2008155814.tif 000003
【図２】
2008155814.tif 000004
【図３】
2008155814.tif 000005
【図４】
2008155814.tif 000006
【図５】
2008155814.tif 000007
【図６】
2008155814.tif 000008
【図７】
2008155814.tif 000009
【図８】
2008155814.tif 000010
【図９】
2008155814.tif 000011
【図１０】
2008155814.tif 000012
【図１１】
2008155814.tif 000013
【国際調査報告】
2008155814.tif 000014
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2008155814.tif 000016