【手続補正書】
【提出日】平成16年8月23日(2004.8.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とを含む半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように形成された、上部表面を有する絶縁膜と、
前記メモリセル領域内において、前記半導体基板の主表面上に前記絶縁膜の上部表面よりも上方に、前記半導体基板の主表面に対して垂直方向に延びるように形成されたキャパシタ下部電極と、
前記半導体基板の主表面に形成された電界効果トランジスタのソース／ドレイン領域と前記キャパシタ下部電極とを電気的に接続するためのプラグと、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するように形成されたキャパシタ上部電極とを備え、
前記キャパシタ上部電極は前記周辺回路領域にまで延在するように形成され、
前記キャパシタ下部電極は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含み、
前記キャパシタ下部電極は円筒形状であり、前記キャパシタ下部電極部分は内壁および外壁を有し、前記半導体基板の主表面に対して垂直な方向における前記キャパシタ下部電極部分の断面において、前記内壁および外壁は直線状になっており、
前記絶縁膜の上部表面は、前記キャパシタ下部電極部分の頂面と底面との間に位置し、
前記キャパシタ下部電極部分の底面から前記絶縁膜の上部表面までの距離は、前記絶縁膜の上部表面から前記キャパシタ下部電極部分の頂面までの距離より大きい、半導体装置。
【請求項２】
前記絶縁膜の上部表面より上に位置する前記キャパシタ下部電極の側面に形成されたサイドウォール電極部を備える、請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ下部電極の表面または前記サイドウォール電極部表面の少なくとも一部に粒状結晶を備える、請求項２に記載の半導体装置。
【請求項４】
前記キャパシタ下部電極は、第１および第２のキャパシタ下部電極を含み、
前記メモリセル領域内で、前記第１および第２のキャパシタ下部電極は前記絶縁膜の一部を介して互いに隣接するように形成され、
前記絶縁膜の一部は、写真製版加工により形成可能な最小加工寸法より小さい幅を有する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
メモリセル領域と周辺回路領域とを含む半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように形成された、上部表面を有する絶縁膜と、
前記メモリセル領域内において、前記半導体基板の主表面上に前記絶縁膜の上部表面とほぼ同一の高さまで延びるように形成された、前記絶縁膜の一部を介して隣接する第１および第２のキャパシタ下部電極を含むキャパシタ下部電極と、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するように形成されたキャパシタ上部電極とを備え、
前記キャパシタ下部電極は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含み、
前記絶縁膜は、エッチングレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを含み、
前記絶縁膜には、前記メモリセル領域において第１および第２の開口部が形成され、前記第１および第２のキャパシタ下部電極はそれぞれ前記第１および第２の開口部の内部に形成され、
前記第１および第２のキャパシタ下部電極はそれぞれ内側領域を有する円筒形状であり、
前記第１および第２のキャパシタ下部電極の側壁は前記半導体基板の主表面に対して垂直な方向に延びるように形成され、前記半導体基板の主表面に対して垂直な方向における前記第１および第２のキャパシタ下部電極の断面において、前記第１および第２のキャパシタ下部電極の側壁は直線状になっており、
前記キャパシタ上部電極は前記第１および第２のキャパシタ下部電極の内側領域上に形成され、さらに、
前記第１および第２のキャパシタ下部電極の表面上に形成された粒状結晶とを備える、半導体装置。
【請求項６】
前記絶縁膜の一部は、写真製版加工により形成可能な最小加工寸法より小さい幅を有する、請求項５に記載の半導体装置。
【請求項７】
前記キャパシタ下部電極部分の側面もしくは底面の一部のみと前記絶縁膜との間に形成された前記誘電体膜を備える、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面上に形成された第１の配線層と、
前記第１の配線層上において、前記第１の配線層と前記キャパシタ下部電極部分とに接触するように形成された第１の層間絶縁膜とを備える、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面に形成された第１の導電領域と、
前記第１の導電領域上に形成され、前記第１の導電領域の表面を露出させる第１のコンタクトホールを有する第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された第２の配線層と、
前記第１のコンタクトホールの内部に形成された、前記第１の導電領域と前記第２の配線層とを電気的に接続する接続導電体膜とを備え、
前記第２の配線層の幅は、前記第１のコンタクトホールの幅よりも小さい、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記周辺回路領域にまで延在するように形成された前記キャパシタ上部電極と、
前記キャパシタ上部電極上に形成され、前記キャパシタ上部電極の表面を露出させる第３のコンタクトホールを有する第４の層間絶縁膜と、
前記第３のコンタクトホール下に位置する領域において、前記絶縁膜下に形成された周辺回路素子保護膜とを備える、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記周辺回路領域において周辺回路領域開口部を有する周辺回路絶縁膜と、
前記周辺回路領域開口部の内部にまで延在するように形成された前記キャパシタ上部電極と、
前記周辺回路領域開口部上に形成され、前記キャパシタ上部電極の表面を露出させる第４のコンタクトホールを有する第４の層間絶縁膜とを備える、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１２】
前記周辺回路領域にまで延在するように形成された前記キャパシタ上部電極と、
前記キャパシタ上部電極上に形成され、前記キャパシタ上部電極の表面を露出させる第５のコンタクトホールを有する第４の層間絶縁膜と、
前記周辺回路領域において、前記絶縁膜下に形成された周辺回路素子とを備え、
前記第５のコンタクトホールは、前記周辺回路素子と平面的に重ならない領域に形成されている、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１３】
メモリセル領域と周辺回路領域とを含む半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように形成された、上部表面を有する絶縁膜と、
前記メモリセル領域内において、前記半導体基板の主表面上に前記絶縁膜の上部表面よりも上方に延びるように形成されたキャパシタ下部電極と、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するように形成されたキャパシタ上部電極とを備え、
前記キャパシタ下部電極は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含み、
前記絶縁膜の上部表面は、前記キャパシタ下部電極部分の頂面と底面との間に位置し、
前記キャパシタ下部電極部分の底面から前記絶縁膜の上部表面までの距離は、前記絶縁膜の上部表面から前記キャパシタ下部電極部分の頂面までの距離より大きく、さらに、
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面に形成された第１の導電領域と、
前記第１の導電領域上に形成され、前記第１の導電領域の表面を露出させる第１のコンタクトホールを有する第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１の配線層と、
前記第１の配線層上に形成された配線保護膜と、
前記第１のコンタクトホールの内部に形成された、前記第１の導電領域と前記キャパシタ下部電極とを電気的に接続する導電体膜とを備え、
前記配線保護膜は、前記キャパシタ下部電極もしくは前記導電体膜と接触している、半導体装置。
【請求項１４】
メモリセル領域と周辺回路領域とを含む半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように形成された、上部表面を有する絶縁膜と、
前記メモリセル領域内において、前記半導体基板の主表面上に前記絶縁膜の上部表面とほぼ同一の高さまで延びるように形成された、前記絶縁膜の一部を介して隣接する第１および第２のキャパシタ下部電極を含むキャパシタ下部電極と、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するように形成されたキャパシタ上部電極とを備え、
前記キャパシタ下部電極は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含み、
前記絶縁膜は、エッチングレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを含み、
前記絶縁膜には、前記メモリセル領域において第１および第２の開口部が形成され、前記第１および第２のキャパシタ下部電極はそれぞれ前記第１および第２の開口部の内部に形成され、
前記第１および第２のキャパシタ下部電極はそれぞれ内側領域を有する円筒形状であり、
前記第１および第２のキャパシタ下部電極の側壁は前記半導体基板の主表面に対して垂直な方向に延びるように形成され、
前記キャパシタ上部電極は前記第１および第２のキャパシタ下部電極の内側領域上に形成され、
前記キャパシタ下部電極の側面は湾曲面を有し、
前記第１および第２のキャパシタ下部電極の上端での幅は、前記第１および第２のキャパシタ下部電極の前記半導体基板の主表面に対して垂直な方向における中央部での幅より小さい、半導体装置。
【請求項１５】
メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、
半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する工程と、
前記メモリセル領域内で、前記絶縁膜の一部をエッチングにより除去することにより、開口部を形成する工程と、
前記半導体基板の主表面上において、前記開口部の内部にキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する工程とを備え、
前記キャパシタ下部電極を形成する工程は、前記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含み、
前記絶縁膜を形成する工程は、前記絶縁膜の上部表面の位置を前記キャパシタ下部電極部分の頂面と底面との間に位置させる工程を含む、半導体装置の製造方法。
【請求項１６】
メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、
半導体基板の主表面上に、前記メモリセル領域から前記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する工程と、
前記メモリセル領域内において、前記絶縁膜の一部をエッチングにより除去することにより、隣接した第１および第２の開口部を含む開口部を形成する工程と、
前記開口部の幅をエッチングにより広げることにより、前記第１および第２の開口部の間に形成されている前記絶縁膜の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくする工程と、
前記半導体基板の主表面上に前記絶縁膜の上部表面とほぼ同一の高さまで延びるように、前記開口部の内部にキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極上に誘電体膜を介在して、前記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する工程とを備え、
前記キャパシタ下部電極を形成する工程は、前記第１および第２の開口部の内部に、それぞれ第１および第２のキャパシタ下部電極を形成する工程を含み、
前記キャパシタ下部電極を形成する工程は、キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含む、半導体装置の製造方法。
【請求項１７】
前記開口部の幅をエッチングにより広げる工程は、前記開口部の側面を湾曲面を有するように形成する工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記絶縁膜を形成する工程は、
下部絶縁膜を形成する工程と、
前記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を、前記下部絶縁膜上に形成する工程とを含む、請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記絶縁膜を形成する工程は、
下部絶縁膜を形成する工程と、
前記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を前記下部絶縁膜上に形成する工程とを含み、
前記絶縁膜の上部表面を前記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、前記上部絶縁膜を除去する工程を含む、請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記絶縁膜の上部表面を前記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、前記絶縁膜の一部をエッチングにより除去する工程を含む、請求項１５に記載の半導体装置の製造方法。
【請求項２１】
前記開口部を形成する工程は、前記絶縁膜の一部をエッチングにより除去することにより、互いに隣接する第１の開口部と第２の開口部とを形成する工程を含み、
前記キャパシタ下部電極を形成する工程は、前記第１および第２の開口部の内部にそれぞれ第１および第２のキャパシタ下部電極を形成する工程を含み、
前記第１および第２の開口部の幅をエッチングにより広げることにより、前記第１および第２の開口部の間に形成されている前記絶縁膜の一部の幅を、写真製版加工により形成可能な最小加工寸法より小さくする工程とをさらに備える、請求項１５、１９および２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記絶縁膜の上部表面より上に位置する前記キャパシタ下部電極の側面にサイドウォール電極部を形成する工程を備える、請求項１５、１９〜２１のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記開口部の側面もしくは底面の一部上に空隙形成用絶縁膜を形成する工程と、
前記キャパシタ下部電極を形成した後、前記空隙形成用絶縁膜の少なくとも一部を除去することにより、前記キャパシタ下部電極部分の側面もしくは底面の一部のみと前記絶縁膜との間に空隙を形成する工程とを備える、請求項１５〜２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記キャパシタ下部電極表面または前記サイドウォール電極部表面の少なくとも一部に粒状結晶を形成する工程を備える、請求項１５〜２３のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面上に第１の配線層を形成する工程と、
前記第１の配線層上において、前記第１の配線層と接触するように第１の層間絶縁膜を形成する工程を備え、
前記キャパシタ下部電極を形成する工程は、前記第１の層間絶縁膜に接触するように前記キャパシタ下部電極部分を形成する工程を含む、請求項１５〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面に第１の導電領域を形成する工程と、
前記第１の導電領域上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の配線層を形成する工程と、
前記第２の層間絶縁膜の一部をエッチングにより除去することにより、第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部に、前記第１の導電領域と前記第２の配線層とを電気的に接続する接続導電体膜を形成する工程とを備え、
前記第２の配線層を形成する工程は、前記第２の配線層の幅を、前記第１のコンタクトホールの幅よりも小さくする工程を含む、請求項１５〜２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記キャパシタ下部電極下に位置する領域において、前記半導体基板の主表面に第２の導電領域を形成する工程と、
前記第２の導電領域上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上に第３の配線層を形成する工程と、
前記第３の配線層上に配線保護膜を形成する工程と、
前記第２の導電領域と前記キャパシタ下部電極とを電気的に接続するために、少なくとも前記第３の層間絶縁膜の一部をエッチングにより除去することにより、第２のコンタクトホールを形成する工程とを備え、
前記第２のコンタクトホールを形成する工程におけるエッチングに用いるマスクの一部として、前記配線保護膜を用いる、請求項１５〜２６のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記周辺回路領域にまで延在するように前記キャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極上に第４の層間絶縁膜を形成する工程と、
前記周辺回路領域において、少なくとも前記第４の層間絶縁膜の一部をエッチングにより除去することにより、第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホール下に位置する領域において、前記絶縁膜下に周辺回路素子保護膜を形成する工程とを備え、
前記第３のコンタクトホールを形成する工程は、前記第３のコンタクトホールの側面もしくは底面において、前記キャパシタ上部電極の一部を露出させる工程を含む、請求項１５〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記周辺回路領域において、周辺回路絶縁膜を形成する工程と、
前期周辺回路絶縁膜の一部をエッチングにより除去することにより周辺回路領域開口部を形成する工程と、
前記周辺回路領域開口部の内部にまで延在するように前記キャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極上に第４の層間絶縁膜を形成する工程と、
前記周辺回路領域開口部上に位置する領域における前記第４の層間絶縁膜の一部をエッチングにより除去することにより、第４のコンタクトホールを形成する工程とを備え、
前記第４のコンタクトホールを形成する工程は、前記第４のコンタクトホールの底部において、前記キャパシタ上部電極の一部を露出させる工程を含む、請求項１５〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記周辺回路領域にまで延在するように前記キャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極上に第４の層間絶縁膜を形成する工程と、
前記周辺回路領域において、少なくとも前記第４の層間絶縁膜の一部をエッチングにより除去することにより、第５のコンタクトホールを形成する工程と、
前記周辺回路領域において、前記絶縁膜下に位置する領域に周辺回路素子を形成する工程とを備え、
前記第５のコンタクトホールを形成する工程は、
前記第５のコンタクトホールの底部において、前記キャパシタ上部電極の一部を露出させる工程と、
前記第５のコンタクトホールを、前記周辺回路素子と平面的に重ならない領域に形成する工程とを含む、請求項１５〜２７のいずれか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、半導体基板の主表面上に形成された絶縁膜と、キャパシタ下部電極と、プラグと、誘電体膜と、キャパシタ上部電極とを備える。上部表面を有する上記絶縁膜は、上記半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように形成されている。上記キャパシタ下部電極は、上記メモリセル領域内において、上記半導体基板の主表面上に上記絶縁膜の上部表面よりも上方に、半導体基板の主表面に対して垂直方向に延びるように形成されている。プラグは、半導体基板の主表面に形成された電界効果トランジスタのソース／ドレイン領域とキャパシタ下部電極とを電気的に接続するためのものである。上記キャパシタ上部電極は、上記キャパシタ下部電極の上に上記誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するように形成されている。キャパシタ上部電極は周辺回路領域にまで延在するように形成されている。上記キャパシタ下部電極は上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含む。キャパシタ下部電極は円筒形状であり、キャパシタ下部電極部分は内壁および外壁を有し、半導体基板の主表面に対して垂直な方向におけるキャパシタ下部電極部分の断面において、内壁および外壁は直線状になっている。上記絶縁膜の上部表面は、上記キャパシタ下部電極部分の頂面と底面との間に位置する。キャパシタ下部電極部分の底面から絶縁膜の上部表面までの距離は、絶縁膜の上部表面からキャパシタ下部電極部分の頂面までの距離より大きい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
このように、本発明による半導体装置では、上記絶縁膜の上部表面が、上記キャパシタ下部電極部分の頂面と底面との間に位置するので、上記キャパシタ下部電極が上記絶縁膜に部分的に埋込まれた状態となっている。このため、上記メモリセル領域から上記周辺回路領域にまで延在する上記絶縁膜の上部表面と、上記メモリセル領域における上記キャパシタ下部電極部分の頂面との段差を従来より小さくすることできる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差を小さくすることが可能となる。その結果、上記絶縁膜上に配線層を写真製版により形成する場合にも、上記層間絶縁膜の上部表面の上記段差に起因して上記配線のパターンが不鮮明になるという問題の発生を防止できる。その結果、上記配線のパターンが不鮮明なために上記配線の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上記半導体装置では、上記絶縁膜の上部表面より上に位置する上記キャパシタ下部電極の側面に形成された、サイドウォール電極部を備えていてもよい。このため、従来より、上記キャパシタ下部電極の側面の表面積を大きくすることができる。これにより、キャパシタの容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来よりも、上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
上記半導体装置は、上記キャパシタ下部電極の表面または上記サイドウォール電極部表面の少なくとも一部に粒状結晶を備えていてもよい。このため、上記キャパシタ下部電極の占有面積を大きくすることなく、上記キャパシタ下部電極の表面積を大きくすることが可能となる。これにより、キャパシタの容量を大きくすることが可能となる。このため、キャパシタ容量を確保しながら、従来よりキャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することが可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
上記半導体装置は、上記キャパシタ下部電極が第１および第２のキャパシタ下部電極を含んでいてもよい。上記第１および第２のキャパシタ下部電極は、上記絶縁膜の一部を介して隣接するように上記メモリセル領域内において形成されていてもよい。上記絶縁膜の一部は、写真製版加工により形成可能な最小加工寸法より小さい幅を有する。このように、上記第１および第２のキャパシタ下部電極の間に存在する上記絶縁膜の一部の幅が写真製版加工により形成可能な最小加工寸法より小さいので、従来よりも上記第１および第２のキャパシタ下部電極の間の距離を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、主表面を有する半導体基板と、絶縁膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを備える。上記絶縁膜は、上記半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように形成されている。第１および第２のキャパシタ下部電極を含む上記キャパシタ下部電極は、上記メモリセル領域内で、上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように形成されている。上記第１および第２のキャパシタ下部電極は上記絶縁膜の一部を介して隣接している。上記キャパシタ上部電極は、上記キャパシタ下部電極の上に上記誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するように形成されている。上記キャパシタ下部電極は、上記キャパシタ上部電極と対向して上方に延び頂面と底面とを有するキャパシタ下部電極部分を含む。絶縁膜は、エッチングレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを含む。絶縁膜には、メモリセル領域において第１および第２の開口部が形成され、第１および第２のキャパシタ下部電極はそれぞれ第１および第２の開口部の内部に形成されている。第１および第２のキャパシタ下部電極はそれぞれ内側領域を有する円筒形状である。第１および第２のキャパシタ下部電極の側壁は半導体基板の主表面に対して垂直な方向に延びるように形成される。半導体基板の主表面に対して垂直な方向における第１および第２のキャパシタ下部電極の断面において、第１および第２のキャパシタ下部電極の側壁は直線状になっている。キャパシタ上部電極は第１および第２のキャパシタ下部電極の内側領域上に形成されている。さらに、半導体装置は、第１および第２のキャパシタ下部電極の表面上に形成された粒状結晶を備える。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上記半導体装置において、絶縁膜の一部は、写真製版加工により形成可能な最小加工寸法より小さい幅を有していてもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記半導体装置は、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に形成された上記誘電体膜を備える。このようにすれば、上記キャパシタ下部電極部分の側面もしくは底面の一部をキャパシタとして利用できる。このため、上記キャパシタ下部電極の形状を変えることなく、キャパシタの容量を増大させることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
上記半導体装置は、第１の配線層と第１の層間絶縁膜とを備える。上記第１の配線層は、上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面上に形成されている。上記第１の層間絶縁膜は、上記第１の配線層上において、上記第１の配線層と上記キャパシタ下部電極部分とに接触するように形成されている。このようにすれば、上記第１の配線層と上記第１の層間絶縁膜との間に上記第１の配線を保護するための保護絶縁膜を形成する場合よりも、メモリセル領域において形成される層の数を削減することができる。このため、上記メモリセル領域における上記キャパシタ下部電極部分の頂面の高さを低くすることができる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間の上記層間絶縁膜の上部表面における段差を小さくすることができる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線のパターンが不鮮明になるなどの問題の発生を防止できる。この結果、上記配線のパターンが不鮮明なために上記配線の断線や短絡といった問題が発生することをより有効に防止することができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上記半導体装置は、第１の導電領域と、第２の層間絶縁膜と、第２の配線層と、接続導電体膜とを備える。上記第１の導電領域は、上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に形成されている。上記第２の層間絶縁膜は、上記第１の導電領域上に形成され、その第１の導電領域の表面を露出させる第１のコンタクトホールを有する。上記第２の配線層は、上記第２の層間絶縁膜上に形成されている。上記接続導電体膜は、上記第１のコンタクトホールの内部に、上記第１の導電領域と上記第２の配線層とを電気的に接続するように形成されている。上記第２の配線層は、上記第１のコンタクトホールの幅よりも小さい幅を有する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
このようにすれば、従来のように、上記第２の配線層の幅を上記第１のコンタクトホールを完全に覆うような大きさにする場合よりも、半導体装置を微細化することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記半導体装置は、第４の層間絶縁膜と、周辺回路素子保護膜とを備える。上記キャパシタ上部電極は上記周辺回路領域にまで延在するように形成されている。上記第４の層間絶縁膜は上記キャパシタ上部電極上に形成され、そのキャパシタ上部電極の表面を露出させる第３のコンタクトホールを有する。上記周辺回路素子保護膜は、上記第３のコンタクトホール下に位置する領域において、上記絶縁膜下に形成されている。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
このようにすれば、上記第３のコンタクトホールをエッチングにより形成する際に、上記第３のコンタクトホールが上記キャパシタ上部電極を突き抜けて上記絶縁膜にまで到達した場合でも、上記周辺回路素子保護膜においてエッチングの進行を阻止することができる。このため、上記周辺回路領域における電界効果型トランジスタや配線などの周辺回路素子が上記第３のコンタクトホールを形成するためのエッチングによって損傷を受けることを防止できる。これにより、上記周辺回路領域の素子配線の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
上記半導体装置は、周辺回路絶縁膜と、第４の層間絶縁膜とを備える。上記周辺回路絶縁膜は、周辺回路領域において周辺回路領域開口部を有する。上記キャパシタ上部電極は、上記周辺回路領域開口部の内部にまで延在するように形成されている。上記第４の層間絶縁膜は、上記周辺回路領域開口部上に形成され上記キャパシタ上部電極の表面を露出させる第４のコンタクトホールを有する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
このようにすれば、上記周辺回路領域開口部の内部において、上記第４のコンタクトホールを上記キャパシタ上部電極に到達するように形成することができる。このため、上記周辺回路領域開口部の深さと上記キャパシタ上部電極の膜厚とを調整することにより、上記周辺回路領域における他のコンタクトホールの到達深さとの差を小さくするように、上記第４のコンタクトホールの到達深さを変更することができる。これにより、上記第４のコンタクトホールと周辺回路領域における上記他のコンタクトホールとの到達深さが異なることに起因して、第４のコンタクトホールが上記キャパシタ上部電極を突き抜けて、電界効果型トランジスタや配線などの周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が誤動作などの動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
上記半導体装置は、第４の層間絶縁膜と、周辺回路素子とを備える。上記キャパシタ上部電極は、上記周辺回路領域にまで延在するように形成されている。上記第４の層間絶縁膜は、上記キャパシタ上部電極上に形成され、そのキャパシタ上部電極の表面を露出させる第５のコンタクトホールを有する。上記周辺回路素子は、上記周辺回路領域において、上記絶縁膜下に形成されている。上記第５のコンタクトホールは、上記周辺回路素子と平面的に重ならない領域に形成されている。このようにすれば、上記第５のコンタクトホールを形成するためのエッチングを行なう際、上記キャパシタ上部電極を突き抜けて上記エッチングが進んでも、上記周辺回路素子が上記エッチングによって損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が誤動作などの動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、主表面を有する半導体基板と、絶縁膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ上部電極と、第１の導電領域と、第１の層間絶縁膜と、第１の配線層と、配線保護膜と、導電体膜とを備える。絶縁膜は、半導体基板の主表面上に、メモリセル領域から周辺回路領域まで延在するように形成される。絶縁膜は上部表面を有する。キャパシタ下部電極は、メモリセル領域内において、半導体基板の主表面上に絶縁膜の上部表面よりも上方に延びるように形成される。キャパシタ上部電極は、キャパシタ下部電極上に誘電体膜を介在して、絶縁膜の上部表面上にまで延在するように形成される。キャパシタ下部電極は、キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含む。絶縁膜の上部表面は、キャパシタ下部電極部分の頂面と底面との間に位置する。キャパシタ下部電極部分の底面から絶縁膜の上部表面までの距離は、絶縁膜の上部表面からキャパシタ下部電極部分の頂面までの距離より大きい。さらに、第１の導電領域は、キャパシタ下部電極下に位置する領域において、半導体基板の主表面に形成される。第１の層間絶縁膜は、第１の導電領域上に形成される。第１の層間絶縁膜は、第１の導電領域の表面を露出させる第１のコンタクトホールを有する。第１の配線層は、第１の層間絶縁膜上に形成される。配線保護膜は、第１の配線層上に形成される。導電体膜は、第１のコンタクトホールの内部に形成される。導電体膜は、第１の導電領域とキャパシタ下部電極とを電気的に接続する。配線保護膜は、キャパシタ下部電極もしくは導電体膜と接触している。
この発明に従った半導体装置は、メモリセル領域と周辺回路領域とを含む半導体装置であって、主表面を有する半導体基板と、絶縁膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを備える。絶縁膜は、半導体基板の主表面上に、メモリセル領域から周辺回路領域まで延在するように形成される。絶縁膜は上部表面を有する。キャパシタ下部電極は、メモリセル領域内において、半導体基板の主表面上に絶縁膜の上部表面とほぼ同一の高さまで延びるように形成される。キャパシタ下部電極は、絶縁膜の一部を介して隣接する第１および第２のキャパシタ下部電極を含む。キャパシタ上部電極は、キャパシタ下部電極上に誘電体膜を介在して、絶縁膜の上部表面上にまで延在するように形成される。キャパシタ下部電極は、キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含む。絶縁膜は、エッチングレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを含む。絶縁膜には、メモリセル領域において第１および第２の開口部が形成されている。第１および第２のキャパシタ下部電極はそれぞれ第１および第２の開口部の内部に形成されている。第１および第２のキャパシタ下部電極はそれぞれ内側領域を有する円筒形状である。第１および第２のキャパシタ下部電極の側壁は半導体基板の主表面に対して垂直な方向に延びるように形成されている。キャパシタ上部電極は第１および第２のキャパシタ下部電極の内側領域上に形成されている。キャパシタ下部電極の側面は湾曲面を有する。第１および第２のキャパシタ下部電極の上端での幅は、第１および第２のキャパシタ下部電極の半導体基板の主表面に対して垂直な方向における中央部での幅より小さい。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明に従った半導体装置の製造方法は、メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、以下の工程を備える。半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する。上記メモリセル領域内で、上記絶縁膜の一部をエッチングにより除去することにより、開口部を形成する。上記半導体基板の主表面上において、上記開口部の内部にキャパシタ下部電極を形成する。上記キャパシタ下部電極上に誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する。上記キャパシタ下部電極を形成する工程は、上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含む。上記絶縁膜を形成する工程は、上記絶縁膜の上部表面の位置を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程を含む。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
このようにすれば、上記絶縁膜を形成する工程が、上記絶縁膜の上部表面の位置を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程を含むので、上記キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた状態にすることができる。このため、従来と比べて、上記メモリセル領域から上記周辺回路領域まで延在する上記絶縁膜の上部表面と、上記メモリセル領域における上記キャパシタ下部電極部分の頂面との段差を小さくすることができる。このため、上記キャパシタ下部電極部分上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差を小さくすることが可能となる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明であるため、上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また、上記キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた状態にすることができるので、上記キャパシタ下部電極部分の頂面と上記絶縁膜の上部表面との間に位置する上記キャパシタ下部電極部分の外部側面上に、上記誘電体膜を介在して上記キャパシタ上部電極を形成することができる。これにより、上記キャパシタ下部電極部分の外部側面をキャパシタとして利用できることにより、キャパシタの容量を増加させることができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
この発明に従った半導体装置の製造方法は、メモリセル領域と周辺回路領域とを含む半導体装置の製造方法であって、以下の工程を備える。半導体基板の主表面上に、上記メモリセル領域から上記周辺回路領域まで延在するように、上部表面を有する絶縁膜を形成する。上記メモリセル領域内において、上記絶縁膜の一部をエッチングにより除去することにより、隣接した第１および第２の開口部を含む開口部を形成する。上記開口部の幅をエッチングにより広げることにより、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を、写真製版加工により形成可能な最小加工寸法より小さくする。上記半導体基板の主表面上に上記絶縁膜の上部表面とほぼ同一の高さまで延びるように、上記開口部の内部にキャパシタ下部電極を形成する。上記キャパシタ下部電極上に誘電体膜を介在して、上記絶縁膜の上部表面上にまで延在するようにキャパシタ上部電極を形成する。上記キャパシタ下部電極を形成する工程は、上記第１および第２の開口部の内部に、それぞれ第１および第２のキャパシタ下部電極を形成する工程を含む。また、上記キャパシタ下部電極を形成する工程は、それぞれ上記キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を形成する工程を含む。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
このようにすれば、上記絶縁膜に上記キャパシタ下部電極の全体が埋込まれた状態にすることができる。このため、上記メモリセル領域と上記周辺回路領域と形成されている上記絶縁膜の上部表面において、上記キャパシタ下部電極に起因する段差の発生を防止できる。このため、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間において、上記層間絶縁膜の上部表面における段差の発生を防止できる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合も、上記層間絶縁膜上の上部表面の上記段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明なために、上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時にキャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
上記半導体装置の製造方法において、上記開口部の幅をエッチングにより広げる工程は、上記開口部の側面を湾曲面を有するように形成する工程を含む。このため、上記開口部の内部に上記キャパシタ下部電極を形成する工程において、上記キャパシタ下部電極の側面も湾曲面を有するように形成することができる。これにより、従来のキャパシタ下部電極の平面状の側面よりも、上記キャパシタ下部電極の側面の表面積を大きくすることができる。その結果、一定のキャパシタ容量を確保しながら、よりキャパシタの占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
上記半導体装置の製造方法において、上記絶縁膜を形成する工程が、下部絶縁膜を形成する工程と、上記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を、上記下部絶縁膜上に形成する工程とを含む。このため、上記絶縁膜の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくする工程において、上記下部絶縁膜が選択的にエッチングされる条件を用いることで、上記絶縁膜の一部である上記下部絶縁膜の側面の一部のみを、エッチングにより除去することができる。これにより、上記絶縁膜の一部の幅を小さくすることができると同時に、上記上部絶縁膜はほとんどエッチングされずに残存させることができる。これにより、上記絶縁膜の一部の幅を小さくする工程において、上記上部絶縁膜の上部表面がエッチングにより除去されることにより、その後に形成される上記キャパシタ下部電極の側面の高さが小さくなることを防止できる。この結果、キャパシタ下部電極の表面積が小さくなることを防止でき、キャパシタの容量が低減することを防止できる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
上記半導体装置の製造方法において、上記絶縁膜を形成する工程が、下部絶縁膜を形成する工程と、上記下部絶縁膜とはエッチングレートの異なる上部絶縁膜を上記下部絶縁膜上に形成する工程とを含む。上記絶縁膜の上部表面を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、上記上部絶縁膜を除去する工程を含む。このようにすれば、上記上部絶縁膜の膜厚を変更することにより、上記絶縁膜の上部表面の位置を任意に変更することができる。このため、キャパシタとして利用される上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。その結果、キャパシタの容量を上記キャパシタ下部電極の形状を変えることなく変更することが可能となる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
上記半導体装置の製造方法において、上記絶縁膜の上部表面を上記キャパシタ下部電極部分の頂面と底面との間に位置させる工程は、上記絶縁膜の一部をエッチングにより除去する工程を含む。このため、上記絶縁膜の一部をエッチングにより除去する工程において、このエッチングにより除去する上記絶縁膜の一部の膜厚を変更することにより、上記絶縁膜の上部表面の位置を任意に変更することができる。これにより、キャパシタとして利用される上記キャパシタ下部電極部分の外部側面の面積を変化させることができる。この結果、キャパシタの容量を、上記キャパシタ下部電極の形状を変えることなく変更することが可能となる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
上記半導体装置の製造方法において、上記開口部を形成する工程が、上記絶縁膜の一部をエッチングにより除去することにより、互いに隣接する第１の開口部と第２の開口部とを形成する工程を含む。上記キャパシタ下部電極を形成する工程は、上記第１および第２の開口部の内部にそれぞれ、第１および第２のキャパシタ下部電極を形成する工程を含む。そして、上記第１および第２の開口部の幅を、エッチングにより広げることにより、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を、写真製版加工により形成可能な最小加工寸法より小さくする工程を備える。このように、上記第１および第２の開口部の間に形成されている上記絶縁膜の一部の幅を写真製版加工により形成可能な最小加工寸法より小さくするので、従来よりも、上記第１および第２のキャパシタ下部電極の間の間隔を小さくすることができる。この結果、半導体装置をより高集積化することが可能となる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
上記半導体装置の製造方法は、上記絶縁膜の上部表面より上に位置する上記キャパシタ下部電極の側面に、サイドウォール電極部を形成する工程を備える。このようにすれば、上記サイドウォール電極部を形成することにより、従来よりも上記キャパシタ下部電極の側面の表面積を大きくすることができる。これにより、キャパシタ容量を大きくすることが可能となる。このため、一定のキャパシタ容量を確保しながら、従来より、上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
上記半導体装置の製造方法は、さらに以下の工程を備える。上記開口部の側面もしくは底面の一部に空隙形成用絶縁膜を形成する。上記キャパシタ下部電極を形成した後、上記空隙形成用絶縁膜の少なくとも一部をエッチングにより除去することにより、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと上記絶縁膜との間に空隙を形成する。このように、上記キャパシタ下部電極部分の側面もしくは底面の一部のみと前記絶縁膜との間に空隙を形成するので、この空隙において上記キャパシタ下部電極部分上に上記誘電体膜と上記キャパシタ上部電極とを形成することにより、上記キャパシタ下部電極部分の側面もしくは底面の一部をキャパシタとして利用できる。このため、上記キャパシタ下部電極の形状を変えずに、キャパシタの容量を増大させることができる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
上記半導体装置の製造方法は、上記キャパシタ下部電極表面または上記サイドウォール表面の少なくとも一部に粒状結晶を形成する工程を備える。このため、キャパシタ下部電極の占有面積を大きくすることなく、キャパシタ下部電極の表面積を大きくすることが可能とする。これにより、一定のキャパシタ容量を確保しながら、従来より上記キャパシタ下部電極の占有面積を小さくすることができる。この結果、半導体装置をより微細化することができる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
上記半導体装置の製造方法は、以下の工程を備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面上に第１の配線層を形成する。上記第１の配線層上において、上記第１の配線層と接触するように第１の層間絶縁膜を形成する。上記キャパシタ下部電極を形成する工程は、上記第１の層間絶縁膜に接触するように上記キャパシタ下部電極部分を形成する工程を含む。このように、上記第１の配線層と上記キャパシタ下部電極部分とに接触するように上記第１の層間絶縁膜を形成するので、上記第１の配線層と上記第１の層間絶縁膜との間に上記第１の配線を保護するための保護絶縁膜を形成する場合よりも、上記メモリセル領域における上記キャパシタ下部電極部分の頂面の高さを低くすることができる。これにより、上記キャパシタ下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモリセル領域と上記周辺回路領域との間の上記層間絶縁膜の上部表面における段差を小さくすることができる。その結果、上記層間絶縁膜上に配線層を写真製版加工により形成する場合にも、上記層間絶縁膜の上部表面の段差に起因して上記配線層のパターンが不鮮明になることを防止できる。このため、上記配線層のパターンが不鮮明なために上記配線層の断線や短絡といった問題が発生することを防止できる。この結果、高集積化を図ると同時に、キャパシタの容量を確保するとともに、高い信頼性を有する半導体装置を得ることができる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
上記半導体装置の製造方法は、以下の工程をさらに備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に第１の導電領域を形成する。上記第１の導電領域上に第２の層間絶縁膜を形成する。上記第２の層間絶縁膜上に第２の配線層を形成する。上記第２の層間絶縁膜の一部をエッチングにより除去することにより、第１のコンタクトホールを形成する。上記第１のコンタクトホールの内部に、上記第１の導電領域と上記第２の配線層とを電気的に接続する接続導電体膜を形成する。上記第２の配線層を形成する工程は、上記第２の配線層の幅を、上記第１のコンタクトホールの幅よりも小さくする工程を含む。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
このようにすれば、上記第２の配線層の幅が上記第１のコンタクトホールの幅よりも小さくなっているので、従来のように、上記第２の配線層の幅を、上記第１のコンタクトホールを完全に覆うような大きさにする場合よりも、半導体装置より微細化することができる。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
上記半導体装置の製造方法は、以下のような工程をさらに備える。上記キャパシタ下部電極下に位置する領域において、上記半導体基板の主表面に第２の導電領域を形成する。上記第２の導電領域上に第３の層間絶縁膜を形成する。上記第３の層間絶縁膜上に第３の配線層を形成する。上記第３の配線層上に配線保護膜を形成する。上記第２の導電領域と上記キャパシタ下部電極とを電気的に接続するために、少なくとも上記第３の層間絶縁膜の一部をエッチングにより除去することにより、第２のコンタクトホールを形成する。上記第２のコンタクトホールを形成する工程におけるエッチングに用いるマスクの一部として、上記配線保護膜を用いる。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
このようにすれば、上記配線保護膜をマスクとして利用するので、上記第２のコンタクトホールを形成するために、独立してマスクとして用いるレジストパターンを形成する工程を省略できる。これにより、半導体装置の製造工程数を削減することができる。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
上記半導体装置の製造方法は、以下の工程をさらに備える。上記周辺回路にまで延在するように上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域において、少なくとも上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第３のコンタクトホールを形成する。上記第３のコンタクトホール下に位置する領域において、上記絶縁膜下に周辺回路素子保護膜を形成する。上記第３のコンタクトホールを形成する工程は、上記第３のコンタクトホールの側面もしくは底面において、上記キャパシタ上部電極の一部を露出させる工程を含む。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
このようにすれば、上記第３のコンタクトホールをエッチングにより形成する際に、上記第３のコンタクトホールが上記キャパシタ上部電極を突き抜け、上記絶縁膜にまで到達した場合でも、上記周辺回路素子保護膜によりエッチングの進行を阻止することができる。このため、上記周辺回路領域における電界効果型トランジスタや配線などの周辺回路素子が上記第３のコンタクトホールを形成するためのエッチングにより損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
上記半導体装置の製造方法は、以下の工程をさらに備える。上記周辺回路領域において、周辺回路絶縁膜を形成する。上記周辺回路絶縁膜の一部をエッチングにより除去することにより、周辺回路領域開口部を形成する。上記周辺回路領域開口部の内部にまで延在するように、上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域開口部上に位置する領域における上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第４のコンタクトホールを形成する。上記第４のコンタクトホールを形成する工程は、上記第４のコンタクトホールの底部において、上記キャパシタ上部電極の一部を露出させる工程を含む。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
このようにすれば、上記周辺回路領域開口部の内部において、上記第４のコンタクトホールを上記キャパシタ上部電極にまで到達するように形成することができる。このため、上記周辺回路領域開口部の深さと上記キャパシタ上部電極の厚さとを調整することにより、上記周辺回路領域における他のコンタクトホールの到達深さとの差を小さくするように、上記第４のコンタクトホールの到達深さを変更することができる。これにより、上記第４のコンタクトホールと上記周辺回路領域における他の上記コンタクトホールとの到達深さが異なることに起因して、上記第４のコンタクトホールが上記キャパシタ上部電極を突き抜け、電界効果型トランジスタや配線などの周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
上記半導体装置の製造方法は、以下のような工程をさらに備える。上記周辺回路領域にまで延在するように上記キャパシタ上部電極を形成する。上記キャパシタ上部電極上に第４の層間絶縁膜を形成する。上記周辺回路領域において、少なくとも上記第４の層間絶縁膜の一部をエッチングにより除去することにより、第５のコンタクトホールを形成する。上記周辺回路領域において、上記絶縁膜下に位置する領域に周辺回路素子を形成する。上記第５のコンタクトホールを形成する工程は、さらに以下の工程を含む。上記第５のコンタクトホールの底部において、上記キャパシタ上部電極の一部を露出させる。上記第５のコンタクトホールを、上記周辺回路素子と平面的に重ならない領域に形成する。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
このようにすれば、上記第５のコンタクトホールを形成するためのエッチングを行なう際、上記キャパシタ上部電極を突き抜けてエッチングが進行しても、上記周辺回路素子が損傷を受けることを防止できる。これにより、上記周辺回路素子の損傷に起因して、半導体装置が動作不良を起こすことを防止できる。この結果、信頼性の高い半導体装置を得ることができる。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０２７０
【補正方法】変更
【補正の内容】
【０２７０】
【発明の効果】
このように、本発明によれば、メモリセル領域と周辺回路領域とを備え、絶縁膜と、キャパシタ下部電極部分を含むキャパシタ下部電極と、誘電体膜と、キャパシタ上部電極とを含むように半導体装置を構成する。そして、上記絶縁膜の上部表面は上記キャパシタ下部電極部分の頂面とほぼ同一もしくは上記キャパシタ下部電極部分の頂面と底面との間に位置する。これにより、一定のキャパシタ容量を確保すると同時に高集積化を図ることができ、かつ、信頼性の高い半導体装置およびその製造方法を提供することができる。