(57)【要約】  狭ピッチのバンプ配列に対応したフリップチップ方式の実装形態において、高精度で半導体素子を基板に実装可能な半導体素子及びその製造方法を提供する。電極２と、位置合わせ用のマークパターン３と、が配設された基板１上に、絶縁層４と、保護膜８と、がこの順に配設され、保護膜８と絶縁層４とには、電極２へ至る第１の開口部１３が設けられ、第１の開口部１３には、電極２上に密着層５と接着層６とを介して、保護膜８から突出するように導電部材が充填されてなるバンプ１１が設けられ、保護膜８には、マークパターン３に対応する位置に、アライメントマーク１０が配設され、アライメントマーク１０とバンプ１１との距離と、マークパターン３と電極２との距離と、が同一であり、かつアライメントマーク１０の上面が、平板状である構成とされる。（図１）
2009028538.tif 000002
【特許請求の範囲】
【請求項１】
電極と、位置合わせ用のマークパターンと、が配設された基板上に、絶縁層と、保護膜と、がこの順に配設され、
前記保護膜と前記絶縁層とには、前記電極へ至る第１の開口部が設けられ、
前記第１の開口部には、前記電極上に密着層と接着層とを介して、前記保護膜から突出するように導電部材が充填されてなるバンプが設けられ、
前記保護膜には、前記マークパターンに対応する位置に、アライメントマークが配設され、
前記アライメントマークと前記バンプとの距離と、前記マークパターンと前記電極との距離と、が同一であり、かつ
前記アライメントマークの上面が、平板状である、半導体素子。
【請求項２】
前記保護膜と前記絶縁層とには、前記マークパターンへ至る第２の開口部が設けられ、
前記アライメントマークは、前記第２の開口部に設けられている、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記アライメントマークは前記導電部材からなり、
前記導電部材は、前記マークパターン上に接着層と密着層とを介して、前記第２の開口部に充填されている、ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記保護膜の上面が平板状であり、
前記アライメントマークの上面と、前記保護膜の上面と、が同一平面上にある、ことを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項５】
前記アライメントマークは、前記保護膜から突出するように設けられ、
前記バンプの上面は平板状であり、
前記バンプの上面と、前記アライメントマークの上面と、が同一平面上にある、ことを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項６】
前記バンプの上面は、少なくとも前記第１の開口部の周縁により囲まれる領域内においては、平板状であり、
前記アライメントマークの上面は、少なくとも前記第２の開口部の周縁により囲まれる領域内においては、平板状である、
ことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記バンプは、前記電極側から、Ｃｕ、Ｎｉ、Ａｕが順に積層されてなる、ことを特徴とする請求項１から６のいずれか１項に記載の半導体素子。
【請求項８】
前記アライメントマークは、前記マークパターン側から、Ｃｕ、Ｎｉ、Ａｕが順に積層されてなる、ことを特徴とする請求項１から７のいずれか１項に記載の半導体素子。
【請求項９】
前記密着層は、Ｃｕであり、
前記接着層は、Ｔｉ、ＴｉＮ、ＴｉとＷとの合金、のいずれかである、
ことを特徴とする請求項１から８のいずれか１項に記載の半導体素子。
【請求項１０】
基板上に、電極と、位置合わせ用のマークパターンと、を配設する工程と、
前記基板上に、前記電極と前記マークパターンとを覆うように、絶縁層を堆積する工程と、
前記絶縁層に、前記電極へ至る第３の開口部と、前記マークパターンへ至る第４の開口部と、を形成する工程と、
前記絶縁層表面と、前記第３の開口部内の前記電極上と、前記第４の開口部内の前記マークパターン上と、に密着層と接着層とを堆積する工程と、
前記電極上と前記マークパターン上とに開口部を有するレジストマスクを、前記接着層上に堆積する工程と、
前記第３の開口部と、前記第４の開口部と、前記開口部とに、導電部材を充填して導電部材充填部を形成する工程と、
前記レジストマスクと、前記導電部材充填部以外の前記密着層と前記接着層と、を除去する工程と、
前記絶縁層上に、前記導電部材充填部を覆うように保護膜を形成する工程と、
前記導電部材充填部を前記保護膜より露出させるとともに、前記導電部材充填部上面と前記保護膜上面と、を平板状にせしめ、前記第４の開口部に形成された前記導電部材充填部をアライメントマークとする工程と、
前記アライメントマーク上にマスクを形成する工程と、
前記第３の開口部に形成された前記導電部材充填部上に、前記保護膜より突出したバンプを形成する工程と、
前記マスクを除去する工程と、
を含む、半導体素子の製造方法。
【請求項１１】
前記導電部材を充填して導電部材充填部を形成する工程は、Ｃｕを充填してＣｕ充填部を形成する工程である、ことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記Ｃｕ充填部を形成する工程を、電解めっき法により行う、ことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記アライメントマーク上にマスクを形成する工程は、前記アライメントマーク上に、マスキング剤をディスペンス法または印刷法により供給して熱硬化することにより前記マスクを形成する工程であり、
前記バンプを形成する工程を、無電解めっき法により行う、
ことを特徴とする、請求項１０から１２のいずれか１項に記載の半導体素子の製造方法。
【請求項１４】
前記バンプを形成する工程を、
前記Ｃｕ充填部上に触媒を付与し、還元タイプのめっき浴により前記Ｃｕ充填部上にＮｉ析出層を形成した後、置換タイプのめっき浴により前記Ｎｉ析出層のＮｉを、Ａｕと置換することにより行う、ことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
基板上に、電極と、位置合わせ用のマークパターンと、を配設する工程と、
前記基板上に、前記電極と前記マークパターンとを覆うように、絶縁層を堆積する工程と、
前記絶縁層に、前記電極へ至る第３の開口部と、前記マークパターンへ至る第４の開口部と、を形成する工程と、
前記絶縁層表面と、前記第３の開口部内の前記電極上と、前記第４の開口部内の前記マークパターン上とに、密着層と接着層とを堆積する工程と、
前記電極上と前記マークパターン上とに開口部を有するレジストマスクを、前記接着層上に堆積する工程と、
前記第３の開口部と、前記第４の開口部と、前記開口部とに、導電部材を充填して導電部材充填部を形成する工程と、
前記レジストマスクと、前記導電部材充填部以外の前記密着層と前記接着層と、を除去する工程と、
前記絶縁層上に、前記導電部材充填部を覆うように保護膜を形成する工程と、
前記導電部材充填部を前記保護膜より露出させるとともに、前記導電部材充填部上面と前記保護膜上面と、を平板状にせしめる工程と、
前記第３の開口部に形成された前記導電部材充填部上に、前記保護膜より突出したバンプを形成し、前記第４の開口部に形成された前記導電部材充填部上に、前記保護膜より突出したアライメントマークを形成する工程と、
を含む、半導体素子の製造方法。
【請求項１６】
前記導電部材を充填して導電部材充填部を形成する工程は、Ｃｕを充填してＣｕ充填部を形成する工程である、ことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記Ｃｕ充填部を形成する工程を、電解めっき法により行う、ことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記バンプ及びアライメントマークを形成する工程を、無電解めっき法により行う、ことを特徴とする請求項１５から１７のいずれか１項に記載の半導体素子の製造方法。
【請求項１９】
前記バンプ及びアライメントマークを形成する工程を、
前記Ｃｕ充填部上に触媒を付与し、還元タイプのめっき浴により前記Ｃｕ充填部上にＮｉ析出層を形成した後、置換タイプのめっき浴により前記Ｎｉ析出層のＮｉを、Ａｕと置換することにより行う、ことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記保護膜を形成する工程を、ポリイミドをスピンコート法を用いて供給し、熱硬化することにより行い、
前記導電部材充填部上面と前記保護膜上面とを平板状にせしめる工程を、化学機械研磨法により行う、
ことを特徴とする、請求項１０から１９のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００７−２１９５３７号（２００７年８月２７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体素子及びその製造方法に関し、特に狭ピッチのバンプ配列に対応したフリップチップ方式の実装形態における、半導体素子のチップ実装用アライメントマーク構造及びその製造方法に関するものである。
【背景技術】
【０００２】
現在、半導体装置の高性能化、高機能化に対応するパッケージ構造として、ＣＰＵ（中央演算処理装置）やメモリ等の複数個の半導体素子を１パッケージ化することでシステム化を実現したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構造が知られている。このＳｉＰ構造における半導体素子の実装形態では、多ピン化や狭ピッチ化に対応するために半導体素子の回路面上に形成されたバンプを介して基板上に実装するフリップチップ方式が用いられている。また近年では、ＣＰＵとメモリ間におけるデータ転送能力の向上等を目的としたＣｈｉｐ  ｏｎ  Ｃｈｉｐ型のＳｉＰ構造が採用されている。このＳｉＰ構造は、２つの半導体素子の回路面が向き合った状態で配置され、バンプを介して接続されている構造である。従って、双方共に半導体素子であるため、微細な配線や電極を形成することができる。このため、半導体素子間における接続端子を狭ピッチに形成することが可能である。【０００３】
図７は、上記した従来の半導体素子構造の一つである。半導体基板２０上には、電極２と同一層に同時に形成されたアライメントマーク１０が配置されている。このアライメントマーク１０上は、電極２の一部に開口部を有する絶縁層４で覆われている。また、電極２上には密着層５と接着層６を介しバリアメタル層２１とバンプ１１とが形成されている。更に、バンプ１１が配置された領域とアライメントマーク１０が配置された領域以外には、絶縁層４上に保護膜８が形成されている。【０００４】
図８は、図７の半導体素子構造を上面から見た上面図である。半導体基板２０上には回路パターン２２が形成され、バンプ１１は回路パターン２２と電気的に接続されている。また、半導体基板２０内にアライメントマーク１０が形成されている。【０００５】
図９は、上記した従来の半導体素子の製造方法の一つである。上記した半導体素子の従来構造は、次のように製造している。初めに、半導体基板２０の回路面上に形成された電極２と、この電極２上に開口を有する絶縁層４上と、に保護膜８となる溶剤を供給し、リソグラフィ法を用いてアライメントマーク１０と電極２とが形成された領域に開口部を有する保護膜８を形成する。更にスパッタ法により、密着層５と接着層６を回路形成面の全面に形成し、電極２に開口部を有するレジストマスク１２をリソグラフィ法を用い形成する（図９（ａ））。次に、電解めっき法にてレジストマスク１２の開口部にＮｉ等の金属からなるバリアメタル層２１を形成した後、連続してバンプ１１となるハンダのめっき層を形成する（図９（ｂ））。その後、レジストマスク１２を除去し、ハンダのめっき層をマスクとして密着層５と接着層６をエッチング除去する（図９（ｃ））。最後に、この半導体基板２０を加熱処理することでハンダの層を溶融させ、球状のバンプ１１を形成する（図９（ｄ））。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、かかる製造方法によると、アライメントマークとバンプとが同一層上に同時に形成されないため、アライメントマークとバンプとの相対距離は、アライメントマークと電極との相対距離と一致しない。半導体素子実装時の位置補正は、アライメントマークを用いて行っているため、バンプ接続部ではバンプ位置精度分のズレが生じてしまう。このため、ショート不良の発生や接続面積の減少による接続強度の低下が生じる。例えば、Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ型のＳｉＰ構造で上下の半導体素子にバンプが形成されている場合では、双方のバンプ形成精度分のズレ量がバンプ接続部で生じることになる。即ち、狭ピッチ配列のバンプ接続において、接続信頼性が低下してしまう。【０００７】
特許文献１及び特許文献２では、このバンプ接続部における位置合わせ精度の向上またはバンプ形成時のレジストマスク位置合せ精度の向上を目的とした提案がなされており、バンプとアライメントマークとを同一層上に同時に形成した構造を採るというものである。この構造を用いることによって、アライメントマークとバンプとの相対距離はアライメントマークと電極との相対距離と一致する。【０００８】
【特許文献１】特開２００２−１１１１４８号公報
【特許文献２】特開２００５−０１２０６５号公報
【０００９】
以上の特許文献１及び２の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
しかしながら、特許文献１及び特許文献２に記載の技術においても、以下のような問題点が存在する。【００１０】
即ち、特許文献１及び特許文献２に記載の技術では、電界めっきによりバンプとアライメントマークを形成しているため、バンプ材質にハンダが用いられた場合、ウェットバック処理して成形した後のアライメントマーク表面は球面状となる。このため、実装装置でアライメントマークに照明を当てながらカメラで観察する際に、アライメントマーク内で照明光の反射が異なる。従って、アライメントマークと他の領域とでコントラストが取れにくく、アライメントマーク形状を正確に識別できない。即ち、アライメントマークの検出精度が低下するため、実装精度が低下してしまう。【００１１】
本発明の目的は、上記した従来技術の問題点を解決し、特に狭ピッチのバンプ配列に対応したフリップチップ方式の実装形態において、高精度で半導体素子を基板に実装可能な半導体素子及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体素子は、電極と、位置合わせ用のマークパターンと、が配設された基板上に、絶縁層と、保護膜と、がこの順に配設され、該保護膜と該絶縁層とには、該電極へ至る第１の開口部が設けられ、該第１の開口部には、該電極上に密着層と接着層とを介して、該保護膜から突出するように導電部材が充填されてなるバンプが設けられ、該保護膜には、前記マークパターンに対応する位置に、アライメントマークが配設され、該アライメントマークと該バンプとの距離と、該マークパターンと該電極との距離と、が同一であり、かつ該アライメントマークの上面が、平板状である構成とされる。【００１３】
上記第１の視点において、上記保護膜と上記絶縁層とには、上記マークパターンへ至る第２の開口部が設けられ、上記アライメントマークが、該第２の開口部に設けられている構成であってもよい。また、上記アライメントマークが前記導電部材からなり、該導電部材が、上記マークパターン上に密着層と接着層とを介して、該第２の開口部に充填されている構成であってもよい。【００１４】
本発明の他の視点に係る半導体素子の製造方法は、基板上に、電極と、位置合わせ用のマークパターンと、を配設する工程と、該基板上に、該電極と該マークパターンとを覆うように、絶縁層を堆積する工程と、該絶縁層に、該電極へ至る第１の開口部と、該マークパターンへ至る第２の開口部と、を形成する工程と、該絶縁層表面と、該第１の開口部内の該電極上と、該第２の開口部内の該マークパターン上と、に密着層と接着層とを堆積する工程と、該電極上と該マークパターン上とに開口部を有するレジストマスクを、該接着層上に堆積する工程と、該第１の開口部と、該第２の開口部と、該開口部とに、導電部材を充填して導電部材充填部を形成する工程と、該レジストマスクと、該導電部材充填部以外の該密着層と該接着層と、を除去する工程と、該絶縁層上に、該導電部材充填部を覆うように保護膜を形成する工程と、該導電部材充填部を該保護膜より露出させるとともに、該導電部材充填部上面と該保護膜上面と、を平板状にせしめ、該第２の開口部に形成された該導電部材充填部をアライメントマークとする工程と、該アライメントマーク上にマスクを形成する工程と、該第１の開口部に形成された該導電部材充填部上に、該保護膜より突出したバンプを形成する工程と、該マスクを除去する工程と、を含む。【００１５】
本発明のさらに他の視点に係る半導体素子の製造方法は、基板上に、電極と、位置合わせ用のマークパターンと、を配設する工程と、該基板上に、該電極と該マークパターンとを覆うように、絶縁層を堆積する工程と、該絶縁層に、該電極へ至る第１の開口部と、該マークパターンへ至る第２の開口部と、を形成する工程と、該絶縁層表面と、該第１の開口部内の該電極上と、該第２の開口部内の該マークパターン上とに、密着層と接着層とを堆積する工程と、該電極上と該マークパターン上とに開口部を有するレジストマスクを、該接着層上に堆積する工程と、該第１の開口部と、該第２の開口部と、該開口部とに、導電部材を充填して導電部材充填部を形成する工程と、該レジストマスクと、該導電部材充填部以外の該密着層と該接着層と、を除去する工程と、該絶縁層上に、該導電部材充填部を覆うように保護膜を形成する工程と、該導電部材充填部を該保護膜より露出させるとともに、該導電部材充填部上面と該保護膜上面と、を平板状にせしめる工程と、該第１の開口部に形成された該導電部材充填部上に、該保護膜より突出したバンプを形成し、該第２の開口部に形成された該導電部材充填部上に、該保護膜より突出したアライメントマークを形成する工程と、を含む。
【発明の効果】
【００１６】
本発明によれば、半導体素子を基板に高精度に実装することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体素子の実施の形態の一例を示す断面図である。
【図２】本発明の半導体素子の実施の形態の他の一例を示す断面図である。
【図３】本発明の半導体素子の実施例１における製造方法の工程を示す図である。
【図４】本発明の半導体素子の実施例１における製造方法の工程を示す図である。
【図５】本発明の半導体素子の実施例１における製造方法の工程を示す図である。
【図６】本発明の半導体素子の実施例２における製造方法の工程を示す図である。
【図７】従来の半導体素子の一例を示す断面図である。
【図８】従来の半導体素子の一例を示す図である。
【図９】従来の半導体素子の製造方法の工程を示す図である。
【符号の説明】
【００１８】
１  基板
２  電極
３  マークパターン
４  絶縁層
５  密着層
６  接着層
７  Ｃｕめっき層
８  保護膜
９  無電解めっき層
１０  アライメントマーク
１１  バンプ
１２  レジストマスク
１３  第１の開口部
１４  第２の開口部
１５  第３の開口部
１６  第４の開口部
１７  開口部
１８  マスク
２０  半導体基板
２１  バリアメタル層
２２  回路パターン
２３  ダミー半田バンプ
【発明を実施するための最良の形態】
【００１９】
本発明を実施するための最良の形態について、以下、図面を参照しながら詳細に説明する。【００２０】
図１は、本発明の実施の形態に係る半導体素子の構成を示す図である。図１を参照すると、本発明の実施の形態に係る半導体素子は、電極２と、位置合わせ用のマークパターン３と、が配設された基板１上に、絶縁層４と、保護膜８と、がこの順に配設され、保護膜８と絶縁層４とには、電極２へ至る第１の開口部１３が設けられ、第１の開口部１３には、電極２上に密着層５と接着層６とを介して、保護膜８から突出するように導電部材が充填されてなるバンプ１１が設けられ、保護膜８には、マークパターン３に対応する位置に、アライメントマーク１０が配設され、アライメントマーク１０とバンプ１１との距離と、マークパターン３と電極２との距離と、が同一であり、かつアライメントマーク１０の上面が、平板状である構成とされる。【００２１】
なお、後述する実施例にて述べるように、アライメントマーク１０とバンプ１１とは、一例としては、それぞれマークパターン３と電極２の位置を基準として、同一のレジストマスクを用いて導電部材にて同時に形成される。通常は、図１の断面図におけるマークパターン３と電極２の中心線を基準にレジストマスク位置を設計するため、アライメントマーク１０とバンプ１１との距離、及びマークパターン３と電極２との距離は、それぞれ中心線を基準として、同一である構成とされる。ここで、それぞれの距離は、レジストマスクの設計誤差範囲内で同一であればよい。かかる構成により、位置合わせ精度を保障することができる。【００２２】
また、アライメントマーク１０の上面が平板状である構成は、後述する実施例にて述べるように、ＣＭＰ法等の研磨法により、導電部材を保護膜８より露出させることにより、実現される。また、導電部材を無電解めっき法により形成することによっても実現される。【００２３】
かかる構成により、実装装置でアライメントマーク１０に照明を当てながらカメラで観察する際に、アライメントマーク１０内の平板状である領域において均一に照明光が反射するため、アライメントマーク１０を正確に検出することができる。従って、半導体素子の実装精度を向上させることが可能となる。【００２４】
また、図１に示すように、保護膜８と絶縁層４とには、マークパターン３へ至る第２の開口部１４が設けられ、アライメントマーク１０が、第２の開口部１４に設けられている構成であってもよい。また、アライメントマーク１０が上記導電部材からなり、上記導電部材が、マークパターン３上に密着層５と接着層６とを介して、第２の開口部１４に充填されている構成であってもよい。【００２５】
なお、図１に示すように、保護膜８の上面は平板状であり、アライメントマーク１０の上面と、保護膜８の上面と、が同一平面上にある構成であることが好ましい。【００２６】
かかる構成により、本発明の実施の形態に係る半導体素子を、他の基板または他の半導体素子へ実装する際に、バンプ１１の上面を介して接続された、半導体素子と基板もしくは他の半導体素子とのギャップを、全領域で同一とすることができる。【００２７】
特許文献１及び特許文献２に記載の技術では、バンプ形成後のアライメントマーク部がポリイミド等の保護膜より突出した状態のまま、半導体素子の実装とＵＦ樹脂の充填工程を行うため、ＵＦ樹脂充填工程において、基板とのギャップの相違によるＵＦ樹脂の注入速度の相違から、ＵＦ樹脂内に発生したボイドを起点としたクラック、ＵＦ樹脂剥離が発生して、信頼性が低下してしまうという問題がある。本発明の実施の形態に係る半導体素子では、バンプ１１の上面を介して接続された、半導体素子と基板もしくは他の半導体素子とのギャップを、全領域で同一とすることができるため、かかる問題を解決し、ギャップの相違によるＵＦ樹脂の流速に差が生じることがなく、巻き込みによるＵＦ樹脂内ボイドを抑制することも可能となる。即ち、基板への高精度な実装が可能であることに加えて、高い信頼性の半導体素子とすることができる。【００２８】
なお、図２に示すように、アライメントマーク１０は、保護膜８から突出するように設けられ、バンプ１１の上面は平板状であり、バンプ１１の上面と、アライメントマーク１０の上面と、が同一平面上にある、構成であってもよい。この場合、バンプ１１の上面は、少なくとも第１の開口部１３の周縁により囲まれる領域内においては、平板状であり、アライメントマーク１０の上面は、少なくとも第２の開口部１４の周縁により囲まれる領域内においては、平板状である、ことが好ましい。なお、アライメントマーク１０及びバンプ１１の上面が平板状である構成は、後述する実施例にて述べるように、導電部材を無電解めっき法により形成することによって実現される。【００２９】
かかる構成により、アライメントマーク１０と相対する位置に他の基板のアライメントマークを配置し、バンプ接続と同時に双方のアライメントマークを接続させることによって、半導体素子実装後における半導体素子と基板もしくは他の半導体素子とのギャップを、全領域で同一とすることができる。このため、ギャップの相違によるＵＦ樹脂の流速に差が生じることがなく、巻き込みによるＵＦ樹脂内ボイドを抑制することができる。即ち、信頼性の高い半導体素子とすることが可能となる。【００３０】
なお、バンプ１１及びアライメントマーク１０は、一例としては、それぞれ電極２側及びマークパターン３側から、Ｃｕ、Ｎｉ、Ａｕが順に積層されてなる構成とすることができる。また、密着層５は、一例としてはＣｕを用いることができ、接着層６は、一例としてはＴｉ、ＴｉＮ、ＴｉとＷとの合金、のいずれかを用いることができる。【００３１】
また、絶縁層４には、一例としては、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＯＮ）等を用いることができる。保護膜８には、一例としては、ポリイミド樹脂等の有機膜を用いることができる。【００３２】
また、アライメントマーク１０のサイズは、後述する実施例における導電部材の平坦化を行う工程において、バンプ１１形成部とのサイズ起因でディッシングが発生しない程度で、かつ実装装置にて検出可能なサイズ、形状であればよい。例えば、アライメントマーク１０をφ５０μｍからφ１００μｍのいずれかのサイズや、φ５０μｍサイズのものを１００μｍピッチで幾つか配置して、この集合体をアライメントマーク１０としてもよい。【００３３】
さらに、電極２上に再配線層が形成された構造においても、再配線層上に本発明のアライメントマーク１０とバンプ１１の一部を形成することで、本発明を適用可能である。また、基板としてセラミックやガラス及びシリコンを基材とした回路基板を用いた場合、及びポリイミド樹脂やガラスエポキシ樹脂等からなる有機材料が用いられた回路基板を用いた場合にも、本発明を適用することができる。
【実施例】
【００３４】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下、詳細に説明する。【００３５】
（実施例１）本発明の半導体素子の製造方法の第１の実施例を以下、図３〜図５を参照しながら説明する。【００３６】
まず、基板１の回路形成面上に、アルミニウム合金の電極２とマークパターン３とを配設する（図３（ａ））。次に、基板１上にスパッタ法により、ＳｉＯＮからなる絶縁層４を、電極２とマークパターン３とを覆うように堆積する（図３（ｂ））。本実施例では、絶縁層４としてＳｉＯＮを堆積させたが、ＳｉＯ２等、他の絶縁体も適宜、用いることができる。また、絶縁層４の堆積方法も、スパッタ法以外の膜堆積、形成技術を適宜、用いることが可能である。【００３７】
続いて、絶縁層４に、電極２へ至る第３の開口部１５と、マークパターン３へ至る第４の開口部１６と、を形成する（図３（ｃ））。次に、スパッタ法により、Ｔｉからなる密着層５とＣｕからなる接着層６とを、絶縁層４の表面と、第３の開口部１５内の電極２上と、第４の開口部１６内のマークパターン３上と、に堆積する（図３（ｄ））。なお、ここでも密着層５と接着層６とを堆積する方法として、スパッタ法以外の膜堆積、形成技術を適宜、用いることができる。【００３８】
次に、電極２上とマークパターン３上とに開口部１７を有するように、レジストマスク１２を接着層６上に堆積する（図４（ｅ））。次に、第３の開口部１５と、第４の開口部１６と、開口部１７と、に、電解めっき法によりＣｕめっき層７を形成する（図４（ｆ））。ここで、第３の開口部１５と開口部１７とを合わせたものが、上記第１の開口部１３に相当し、第４の開口部１６と開口部１７とを合わせたものが、上記第２の開口部１４に相当する。なお、本実施例では、導電部材としてＣｕを用い、電解めっき法によりＣｕめっき層７を形成したが、導電部材はＣｕに限られず、導電性を有する他の材料でも良い。また、形成方法も電解めっき法に限られず、用いる導電部材に適した形成方法を適宜、用いることができる。【００３９】
次に、レジストマスク１２と、Ｃｕめっき層７以外の密着層５と接着層６と、を除去する（図４（ｇ））。次に、図４（ｇ）の工程により再び露出した絶縁層４上に、スピンコート法により、Ｃｕめっき層７を覆うように保護膜８となるポリイミドの溶剤を供給し、熱硬化させてポリイミドの保護膜８を形成する（図４（ｈ））。本実施例では、溶剤としてポリイミドを用い、スピンコート法により該ポリイミドを供給したが、保護膜とするに適した他の材料でも良い。また、供給方法もスピンコート法に限られず、用いる材料に適した供給方法を適宜、用いることができる。【００４０】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）法により、Ｃｕめっき層７を保護膜８より露出させるとともに、Ｃｕめっき層７の上面と、保護膜８の上面と、を平板状にせしめることで、第２の開口部１４に形成されたＣｕめっき層７をアライメントマーク１０とする（図５（ｉ））。本実施例ではＣＭＰ法を用いたが、他の研磨法も適宜用いることが可能である。【００４１】
次に、アライメントマーク１０上にディスペンス法または印刷法により、マスキング剤を供給して熱硬化させ、マスク１８を形成する（図５（ｊ））。なお、供給方法はディスペンス法または印刷法に限られず、他の供給方法を適宜、用いることができる。【００４２】
次に、第１の開口部１３に形成されたＣｕめっき層７上に、無電解めっき法により無電解めっき層９を形成し、保護膜８より突出したバンプ１１とする（図５（ｋ））。なお、本実施例においては、無電解めっき層９の形成は、Ｃｕめっき層７の上にＰｄ等の触媒を付与し、還元タイプのめっき浴を用いて１層目となるＮｉを析出させ、その後、置換タイプのめっき浴を用いてＮｉとの置換反応でＡｕのめっき層を形成することにより行ったが、無電界めっき層を他の導電材料により形成してもよい。【００４３】
最後に、アライメントマーク１０上のマスク１８を除去する（図５（ｌ））。【００４４】
本実施例においては、バンプ１１とアライメントマーク１０とのＣｕめっき層７を、同一のレジストマスクを使用して同時に形成している。従って、アライメントマーク１０とバンプ１１との距離を、マークパターン３と電極２との距離と同一にすることが可能である。また、バンプ１１の保護膜８上面からの突出部を、無電解めっき法で形成しているので、レジストマスクが不要である。従って、レジストマスクの開口精度による位置ずれは発生せず、Ｃｕめっき層の中心と突出部の中心とが同一中心線上にあるバンプ１１を形成することが可能である。【００４５】
また、本実施例においては、Ｃｕめっき層７を覆うように保護膜８を形成した後、ＣＭＰ法によりＣｕめっき層７を保護膜８より露出させているため、Ｃｕめっき層７の上面と保護膜８の上面とが、平板状かつ同一平面上にある構成とすることができる。【００４６】
かかる構成により、実装装置でアライメントマーク１０に照明を当てながらカメラで観察する際に、アライメントマーク１０内の平板状である領域において均一に照明光が反射するため、アライメントマーク１０を正確に検出することができる。従って、半導体素子の実装精度を向上させることが可能となる。【００４７】
また、本実施例の製造方法によって製造した半導体素子を、他の基板または他の半導体素子へ実装する際には、半導体素子と基板もしくは他の半導体素子とのギャップを、全領域で同一とすることができるため、ギャップの相違によるＵＦ樹脂の流速に差が生じることがなく、巻き込みによるＵＦ樹脂内ボイドを抑制することが可能となる。即ち、信頼性の高い半導体素子とすることが可能となる。【００４８】
（実施例２）本発明の半導体素子の製造方法の第２の実施例を以下、図６を参照しながら説明する。【００４９】
本発明の第２の実施例に係る半導体素子の製造方法は、本発明の第１の実施例に係る半導体素子の製造方法の図３（ａ）から図４（ｈ）の工程までは、第１の実施例と同様である。従って、図４（ｈ）以降の工程を以下、図面を参照しながら詳細に説明する。【００５０】
図４（ｈ）の工程に続いて、ＣＭＰ法により、Ｃｕめっき層７を保護膜８より露出させるとともに、Ｃｕめっき層７の上面と、保護膜８の上面と、を平板状にせしめる（図６（ａ））。本実施例ではＣＭＰ法を用いたが、他の研磨法も適宜用いることが可能である。【００５１】
次に、第１の開口部１３及び第２の開口部１４に形成されたＣｕめっき層７上に、無電解めっき法により無電解めっき層９を形成し、それぞれ保護膜８より突出したバンプ１１及びアライメントマーク１０とする（図６（ｂ））。なお、本実施例においては、無電解めっき層９の形成は、Ｃｕめっき層７の上にＰｄ等の触媒を付与し、還元タイプのめっき浴を用いて１層目となるＮｉを析出させ、その後、置換タイプのめっき浴を用いてＮｉとの置換反応でＡｕのめっき層を形成することにより行ったが、無電界めっき層を他の導電材料により形成してもよい。【００５２】
本実施例では、アライメントマーク１０の上面にも無電解めっき層９を形成することで、酸化しにくいＡｕ等の金属によって表面を保護し、表面状態の経時変化を抑制することができる。従って、実装装置でアライメントマーク１０に照明を当てながらカメラで観察する際に、アライメントマーク内は均一なコントラストが取れるため、正確に検出することが可能となる。【００５３】
また、本実施例においては、Ｃｕめっき層７上に無電解めっき層９を同一工程にて形成しているため、保護膜８より突出したバンプ１１の上面及びアライメントマーク１０の上面を、平板状かつ同一平面上にある構成とすることができる。【００５４】
かかる構成により、アライメントマーク１０と相対する位置に他の基板のアライメントマークを配置し、バンプ接続と同時に双方のアライメントマークを接続させることによって、半導体素子実装後における半導体素子と基板もしくは他の半導体素子とのギャップを、全領域で同一とすることができる。このため、ギャップの相違によるＵＦ樹脂の流速に差が生じることがなく、巻き込みによるＵＦ樹脂内ボイドを抑制することができる。即ち、信頼性の高い半導体素子とすることが可能となる。【００５５】
以上、本発明を上記実施の形態、及び実施例に即して説明したが、本発明は、上記実施の形態、及び実施例の構成のみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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