【手続補正書】
【提出日】平成17年8月12日(2005.8.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
各々が、磁性体膜と、その表面および裏面にそれぞれ形成されたプログラム線および電極とを含み、前記プログラム線に所定のしきい値電流を超える電流が流されたことに応じて前記プログラム線および前記電極間の抵抗値が変化し、その抵抗値によって２値の信号を記憶する第１および第２の磁気抵抗素子、
前記第２の磁気抵抗素子のプログラム線および電極を介して与えられる電源電圧によって駆動され、第１の記憶ノードに与えられた信号の反転信号を第２の記憶ノードに与える第１のインバータ、
前記第１の磁気抵抗素子のプログラム線および電極を介して与えられる前記電源電圧によって駆動され、前記第２の記憶ノードに与えられた信号の反転信号を前記第１の記憶ノードに与える第２のインバータ、および
前記第１および第２の記憶ノードの信号の前記第１および第２の磁気抵抗素子への書込を許可する書込許可信号に応答して、前記第１および第２の磁気抵抗素子のプログラム線をそれぞれ前記第１および第２の記憶ノードと基準電位のラインとの間に接続する第１の切換回路を備える、半導体記憶装置。
【請求項２】
前記第１のインバータは、
電源電位のラインと前記第２の記憶ノードとの間に接続され、そのゲートが前記第１の記憶ノードに接続された第１のＰ型トランジスタ、および
前記第２の記憶ノードと前記第２の磁気抵抗素子のプログラム線との間に接続され、そのゲートが前記第１の記憶ノードに接続された第１のＮ型トランジスタを含み、
前記第２のインバータは、
前記電源電位のラインと前記第１の記憶ノードとの間に接続され、そのゲートが前記第２の記憶ノードに接続された第２のＰ型トランジスタ、および
前記第１の記憶ノードと前記第１の磁気抵抗素子のプログラム線との間に接続され、そのゲートが前記第２の記憶ノードに接続された第２のＮ型トランジスタを含み、
前記第１および第２の磁気抵抗素子の電極は、ともに接地電位のラインに接続され、
前記基準電位は接地電位であり、
前記第１の切換回路は、
前記第１の記憶ノードと前記第１の磁気抵抗素子のプログラム線の一方端との間に接続された第３のＮ型トランジスタ、
前記第２の記憶ノードと前記第２の磁気抵抗素子のプログラム線の一方端との間に接続された第４のＮ型トランジスタ、および
それぞれ前記第１および第２の磁気抵抗素子のプログラム線の他方端と前記接地電位のラインとの間に接続された第５および第６のＮ型トランジスタを含み、
前記第３〜第６のＮ型トランジスタの各々は、前記書込許可信号に応答して導通し、
前記第３〜第６のＮ型トランジスタの電流駆動力は、前記第１および第２のＮ型トランジスタの電流駆動力よりも大きく設定されている、請求項１に記載の半導体記憶装置。
【請求項３】
さらに、前記第１および第２の記憶ノード間に接続されたトランジスタ、および
前記電源電圧が投入されたことに応じて前記トランジスタを導通させ、その後に前記トランジスタの抵抗値を徐々に上昇させて前記トランジスタを非導通にし、前記第１および第２の磁気抵抗素子に記憶された信号を前記第１および第２の記憶ノードに読出す読出制御回路を備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
さらに、前記第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線、
前記第１および第２の記憶ノードの信号を前記第１および第２の磁気抵抗素子に書込む際に、前記ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路、
ワード線、
第１および第２のビット線を含むビット線対、および
前記ワード線が選択レベルにされたことに応じて、前記第１の記憶ノードと前記第１のビット線とを接続するとともに前記第２の記憶ノードと前記第２のビット線とを接続する第２の切換回路を備え、
前記第１の磁気抵抗素子、前記第２の磁気抵抗素子、前記第１のインバータ、前記第２のインバータ、前記第１の切換回路、前記トランジスタ、および前記第２の切換回路は１つのメモリセルを構成し、
複数のメモリセルが複数行複数列に配列され、
前記書込許可信号を伝達するための第１の信号線、前記読出制御回路の出力信号を伝達するための第２の信号線、前記ディジット線、および前記ワード線は各行に対応して設けられ、
前記ビット線対は各列に対応して設けられ、
前記半導体記憶装置は、
さらに、行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線を前記選択レベルにする行選択回路、
列アドレス信号に従って前記複数のビット線対のうちのいずれかのビット線対を選択する列選択回路、および
前記列選択回路によって選択されたビット線対を介して前記行選択回路によって選択されたワード線に対応するメモリセルの前記第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路を備える、請求項３に記載の半導体記憶装置。
【請求項５】
第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子、
前記直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ前記第１の電源電位と前記第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子、
前記第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線、
前記第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線、
互いに対をなす第１および第２のビット線、
前記第１のＰチャネルトランジスタと前記第１のＮチャネルトランジスタの接続ノード、前記第２のＰチャネルトランジスタのゲート、および前記第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと前記第１のビット線との間に接続された第３のＮチャネルトランジスタ、
前記第２のＰチャネルトランジスタと前記第２のＮチャネルトランジスタの接続ノード、前記第１のＰチャネルトランジスタのゲート、および前記第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと前記第２のビット線との間に接続された第４のＮチャネルトランジスタ、
前記第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、前記第１の記憶ノードの電位に応じて前記第１の記憶ノードと基準電位の間に前記第１のプログラム線を介した電流経路を形成する第１の切換回路、
前記書込許可信号に応答して導通し、前記第２の記憶ノードの電位に応じて前記第２の記憶ノードと前記基準電位の間に前記第２のプログラム線を介した電流経路を形成する第２の切換回路、および
前記第１の記憶ノードと前記第２の記憶ノードの間に接続されたイコライズトランジスタを備える、半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
図７において、このメモリセル５１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，ＺＢＬおよび書込ビット線対ＷＢＬ，ＺＢＬとの交差部に配置され、ＰチャネルＭＯＳトランジスタ５２，５３、ＮチャネルＭＯＳトランジスタ５４〜５９およびトンネル磁気抵抗素子６０，６１を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルが複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。
また、この発明に係る他の半導体記憶装置は、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとを備えたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
信号ＷＥが活性化レベルの「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ９〜１２が導通し、記憶ノードＮ１，Ｎ２のうちの「Ｈ」レベルにされているノード（たとえばＮ１）からＮチャネルＭＯＳトランジスタ９、トンネル磁気抵抗素子１３のプログラム線ＰＬおよびＮチャネルＭＯＳトランジスタ１１を介して接地電位ＧＮＤのラインに大電流が流れ、トンネル磁気抵抗素子１３の自由磁化層１８の磁化方向が反転し、トンネル磁気抵抗素子１３の抵抗値が増大する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
トンネル磁気抵抗素子１３の抵抗値がトンネル磁気抵抗素子１４の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トンネル磁気抵抗素子１４の抵抗値がトンネル磁気抵抗素子１３の抵抗値よりも高い場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。この関係は、記憶ノードＮ１，Ｎ２の信号をトンネル磁気抵抗素子１３，１４に書込んだときの記憶ノードＮ１，Ｎ２の電位とトンネル磁気抵抗素子１３，１４の抵抗値の関係と一致している。したがって、このＭＲＡＭは不揮発性メモリとして機能する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
また好ましくは、さらに、第１および第２の磁気抵抗素子の裏面近傍に延在するディジット線と、第１および第２の記憶ノードの信号を第１および第２の磁気抵抗素子に書込む際に、ディジット線に予め定められた電流を流して補助磁場を形成する書込制御回路と、ワード線と、第１および第２のビット線を含むビット線対と、ワード線が選択レベルにされたことに応じて、第１の記憶ノードと第１のビット線とを接続するとともに第２の記憶ノードと第２のビット線とを接続する第２の切換回路とが設けられる。第１の磁気抵抗素子、第２の磁気抵抗素子、第１のインバータ、第２のインバータ、第１の切換回路、トランジスタ、および第２の切換回路は１つのメモリセルを構成する。複数のメモリセルは複数行複数列に配列される。書込許可信号を伝達するための第１の信号線、読出制御回路の出力信号を伝達するための第２の信号線、ディジット線、およびワード線は各行に対応して設けられる。ビット線対は各列に対応して設けられる。半導体記憶装置は、さらに、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにする行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって選択されたワード線に対応するメモリセルの第１および第２の記憶ノードの信号の読出／書込を行なう読出／書込回路とを備える。この場合は、複数のメモリセルのうちの所望のメモリセルを選択し、そのメモリセルのデータ信号の読出／書込を行なうことができる。
また、この発明に係る他の半導体記憶装置では、第１の電源電位と第２の電源電位の間に直列に接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と、直列接続された第１のＰチャネルトランジスタ、第１のＮチャネルトランジスタおよび第１の磁気抵抗素子と並列に、かつ第１の電源電位と第２の電源電位の間に直列に接続された第２のＰチャネルトランジスタ、第２のＮチャネルトランジスタおよび第２の磁気抵抗素子と、第１の磁気抵抗素子にプログラム磁場を与える第１のプログラム線と、第２の磁気抵抗素子にプログラム磁場を与える第２のプログラム線と、互いに対をなす第１および第２のビット線と、第１のＰチャネルトランジスタと第１のＮチャネルトランジスタの接続ノード、第２のＰチャネルトランジスタのゲート、および第２のＮチャネルトランジスタのゲートとが互いに接続された第１の記憶ノードと第１のビット線との間に接続された第３のＮチャネルトランジスタと、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタの接続ノード、第１のＰチャネルトランジスタのゲート、および第１のＮチャネルトランジスタのゲートとが互いに接続された第２の記憶ノードと第２のビット線との間に接続された第４のＮチャネルトランジスタと、第１および第２の磁気抵抗素子へのデータ書込を許可する書込許可信号に応答して導通し、第１の記憶ノードの電位に応じて第１の記憶ノードと基準電位の間に第１のプログラム線を介した電流経路を形成する第１の切換回路と、書込許可信号に応答して導通し、第２の記憶ノードの電位に応じて第２の記憶ノードと基準電位の間に第２のプログラム線を介した電流経路を形成する第２の切換回路と、第１の記憶ノードと第２の記憶ノードの間に接続されたイコライズトランジスタとが設けられる。したがって、記憶ノードの信号を磁気抵抗素子に直接書込むので、記憶ノードの信号を一旦外部に読出した後に、書込回路および書込ビット線を用いて磁気抵抗素子に書込んでいた従来に比べ、記憶ノードの信号の磁気抵抗素子への書込を迅速に行なうことができる。また、書込回路および書込ビット線を設ける必要がないので、レイアウト面積の縮小化を図ることができる。