【手続補正書】
【提出日】平成17年3月4日(2005.3.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記第２の容量素子は、前記第１の容量素子の第２の半導体部分に電気的に接続する金属の第１の配線層と、絶縁物を間に挟んで前記第１の配線層と対向して配置される金属の第２の配線層とを含む、請求項１又は請求項２記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記第２の容量素子は、前記第１の容量素子の導電部分と同じ物質を含み前記第２の半導体部分に電気的に接続する導電層と、前記第１の半導体部分と同じ導電型からなる第３の半導体部分とを含む、請求項１又は請求項２記載の半導体集積回路装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記レベル変換器は、そのドレインが前記第３のノードに接続され、そのゲートが前記第４のノードに接続され、そのソースが前記第２のノードに接続される第１の導電型の第１の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのゲートが前記第３のノードに接続され、そのソースが前記第２のノードに接続される前記第１の導電型の第２の電界効果トランジスタと、
そのドレインが前記第３のノードに接続され、そのソースが前記第１のノードに接続され、そのゲートに前記２つの入力信号の一方を受ける第２の導電型の第３の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのソースが前記第１のノードに接続され、そのゲートに前記２つの入力信号の他方を受ける前記第２の導電型の第４の電界効果トランジスタとを有する、請求項１３記載の半導体集積回路装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
論理的に相補な２つの第１の信号を受け、その２つの第１の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第１および第２のノードに提供する第１のレベル変換器、
論理的に相補な２つの第２の信号を受け、その２つの第２の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第３および第４のノードに提供する第２のレベル変換器、
ある電圧を受ける第５のノードと前記第１のノードとの間に接続される第１の容量素子、
前記第５のノードと前記第３のノードとの間に接続される第２の容量素子、
前記第２のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタ、および
前記第１の電界効果トランジスタに接続され、前記第４のノード上の信号に従ってその導通が制御される前記第１の電界効果トランジスタとは異なる導電型を有する第２の電界効果トランジスタを含む、半導体集積回路装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
前記第１のレベル変換器は、
そのドレインが前記第１のノードに接続され、そのゲートが前記第２のノードに接続される第１の導電型の第３の電界効果トランジスタと、
そのドレインが前記第２のノードに接続され、そのゲートが前記第１のノードに接続され、そのソースが前記第３の電界効果トランジスタのソースに接続される前記第１の導電型の第４の電界効果トランジスタと、
そのドレインが前記第１のノードに接続され、そのゲートに前記２つの第１の信号の一方を受け、そのソースが前記第５のノードに接続される第２の導電型の第５の電界効果トランジスタと、
そのドレインが前記第２のノードに接続され、そのゲートに前記２つの第１の信号の他方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第６の電界効果トランジスタとを有し、
前記第２のレベル変換器は、
そのドレインが前記第３のノードに接続され、そのゲートが前記第４のノードに接続される第１の導電型の第７の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのゲートが前記第３のノードに接続され、そのソースが前記第７の電界効果トランジスタのソースに接続される前記第１の導電型の第８の電界効果トランジスタと、
そのドレインが前記第３のノードに接続され、そのゲートに前記２つの第２の信号の一方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第９の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのゲートに前記２つの第２の信号の他方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第１０の電界効果トランジスタとを有する、請求項１５記載の半導体集積回路装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
コア回路部２に電源電圧ＶＤＤが設定された後に、インターフェース部４に電源電圧ＶＤＤＨが設定される場合には問題にはならない。コア回路部２からインターフェース部４に与えられる２組の信号対の論理レベルが先に設定されることになるのでＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤが同時にオンすることはない。よってトランジスタＰＤ，ＮＤを貫通する電流も生じない。しかしその逆で、最初にインターフェース部４に電源電圧ＶＤＤＨが設定された後に、コア回路部２に電源電圧ＶＤＤが設定された場合に問題がある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
さらに半導体集積回路装置は、第２のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタ、および第１の電界効果トランジスタに接続され、第４のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタとは異なる導電型を有する第２の電界効果トランジスタを含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照しながら説明する。なお、図において同一のもの又は相当のものには同一の符号を付している。
実施の形態１．
図１はこの実施の形態１による半導体集積回路装置１００の回路構成図を示す。単一半導体チップ上に集積回路が形成された半導体集積回路装置１００は、該集積回路の主要な機能を実現するコア回路部２と、コア回路部２で生成されるディジタル信号Ｄｉｎをこれより大きい電圧振幅を有したディジタル信号に変換して信号Ｄｏｕｔとして他の半導体チップに供給するインターフェース部４とを備える。ノード２３には当該他の半導体チップが接続される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
イネーブル信号ＥＮがハイレベルのとき、論理回路Ｇ０は信号Ｄｉｎの反転論理を出力しインバータＩＮ１は信号Ｄｉｎと同一論理を出力する。論理回路Ｇ１は信号Ｄｉｎの反転論理を出力し、インバータＩＮ２は信号Ｄｉｎと同一論理を出力する。イネーブル信号ＥＮがローレベルのとき、信号Ｄｉｎに拘わらず論理回路Ｇ０はハイレベル、インバータＩＮ１はローレベル、論理回路Ｇ１はローレベル、インバータＩＮ２はハイレベルをそれぞれ出力する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
ドライバ部１０は、インバータＩＮ３〜ＩＮ６、ＰＭＯＳトランジスタＰＤ、及びＮＭＯＳトランジスタＮＤを備える。レベル変換器６はＰＭＯＳトランジスタＰＤのオンオフを駆動するために設けられ、ノードＤ１が直列に接続するインバータＩＮ３、ＩＮ４を介してＰＭＯＳトランジスタＰＤのゲートに接続される。レベル変換器８は、ＮＭＯＳトランジスタＮＤのオンオフを駆動するために設けられ、ノードＤ２が、直列に接続するインバータＩＮ５、ＩＮ６を介してＮＭＯＳトランジスタＮＤのゲートに接続される。インバータＩＮ３〜ＩＮ６はいずれも電源電圧ＶＤＤＨと接地電圧ＧＮＤを受けて動作するので、それらの出力のハイレベルは電源電圧ＶＤＤＨを、ローレベルは接地電圧ＧＮＤを示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
以上の構成により、イネーブル信号ＥＮがハイレベルのとき、ノードＤ１は信号Ｄｉｎと逆の論理を出力し、ノードＤ２も信号Ｄｉｎと逆の論理を出力する。従って信号Ｄｉｎがハイレベルのときは、ＰＭＯＳトランジスタＰＤがオンし、ＮＭＯＳトランジスタがオフするので、信号Ｄｏｕｔは電源電圧ＶＤＤＨのハイレベルとなる。一方、信号Ｄｉｎがローレベルのとき、ＰＭＯＳトランジスタＰＤがオフし、ＮＭＯＳトランジスタＮＤがオンするので、信号Ｄｏｕｔは接地電圧ＧＮＤのローレベルとなる。イネーブル信号ＥＮがローレベルのときは、信号Ｄｉｎに拘わらずノードＤ１、Ｄ２はそれぞれハイレベル、ローレベルとなる。よってＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤともにオフする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
ＮＭＯＳトランジスタＮ１０は、インターフェース部４の電源投入時にノードＤ３をローレベルに設定するためにノードＤ３、Ｄ１１間に接続された容量素子である。ＮＭＯＳトランジスタＮ１０のゲートはノードＤ３に接続され、ソース及びドレインはノードＤ５に共通に接続される。キャパシタＣ０はインターフェース部４の電源投入後の通常動作においてノードＤ３と接地ノードＤ１１との間の容量を減らすために設けられた容量素子である。キャパシタＣ０の一方の電極はノードＤ５でＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、他方電極は接地ノードＤ１１に接続される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
レベル変換器８において電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ２に注入される電荷はノードＤ２と接地ノードＤ１１間の容量Ｃｇを充電するために使われるので、ノードＤ２の電位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１１の容量によって、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ４の電位も上昇する。トランジスタＰ１１、Ｎ１１の容量により、ノードＤ２の電位はノードＤ４より低くなる。この電位差がＰＭＯＳトランジスタＰ３をオフし、ＰＭＯＳトランジスタＰ２をオンするように作用し、ノードＤ２、Ｄ４間の電位差を一層広げる。その結果、ノードＤ２、Ｄ４は接地電圧ＧＮＤ相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそれぞれ達する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
信号Ｄｉｎがローレベルからハイレベルに変化するとノードＤ３は０ＶからＶＤＤＨに変化するが、図２からわかるように、ノードＤ３がしきい値電圧ＶｔｈｎからＶＤＤＨまでは、キャパシタＣ０の存在により容量Ｃｇは小さい。図２に示された点線は、キャパシタＣ０を削除してＮＭＯＳトランジスタＮ１０のソースおよびドレインを接地ノードＤ１１に接続したと仮定した場合の容量Ｃｇを示す。ノードＤ３の電位が０ＶからＶｔｈｎの間では、容量ＣｇはキャパシタＣ０が存在する場合と同じであるが、Ｖｔｈｎを超えるとＮＭＯＳトランジスタＮ１０のゲートとソース及びドレインとの間の容量Ｃｄとなる。容量Ｃｄの大きさはノードＤ３の電位が０Ｖのときの容量Ｃｉと同程度である。図１のレベル変換器６において、ＮＭＯＳトランジスタＮ１０のゲートにしきい値電圧Ｖｔｈｎ以上が与えられるときの容量ＣｇはキャパシタＣ０の存在しない場合に比べて小さい。ノードＤ３へ充電する電荷量が少なくなりノードＤ３への充電時間が短い。よってレベル変換器６の動作が高速化される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
キャパシタＣ０、Ｃ１は、例えばＭＯＳトランジスタにより構成される。図４（ａ）はキャパシタＣ０の回路構成例を示す。キャパシタＣ０はＮＭＯＳトランジスタＮ２０で構成され、そのドレインがＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、そのソース及びゲートが接地ノードＤ１１に接続され電圧ＧＮＤを受ける。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
その断面構造は図４（ｂ）に示される。Ｐ型半導体の基板３０にｎ型半導体の不純物拡散層３１、３２、３３が互いに離間して形成される。拡散層３１、３２の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３４が形成され、拡散層３２、３３の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３５が形成される。導電層３４はノードＤ３と電気的に接続する。金属の配線層３６、３７は、基板３０上の層間絶縁層内に形成され、配線層３６は拡散層３１、３２を電気的に接続する。金属の配線層３７は導電層３５および拡散層３３を電気的に接続する。配線層３７および基板３０には接地電圧ＧＮＤが与えられる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
また必要に応じて上記の拡散層３１及び配線層３６の一方又は両方を削除してもよい。例えば図５（ａ）に示すように、拡散層３２が素子分離酸化膜３８、３９の間の半導体基板３０の表面上に形成し、導電層３４が分離酸化膜３８と拡散層３２との間のｐ型半導体部分及び分離酸化膜３８上に形成され、導電層３５が分離酸化膜３９と拡散層３２との間のｐ型半導体部分及び分離酸化膜３９上に形成される。導電層３４と基板３０との間の容量、導電層３４と拡散層３２との容量、導電層３５と拡散層３２との容量、及び拡散層３２と基板３０との容量が、上記のそれぞれ容量Ｃｉ、Ｃｄ、Ｃｇｄ、Ｃｂとなる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
またキャパシタＣ０、Ｃ１は、図５（ｂ）に示すように、拡散層３１、３２を接続する配線層３６と、層間絶縁層内に形成され、その一部の絶縁部分を間に挟んで配線層３６と対向して配置され、接地電圧ＧＮＤを受ける金属の別の配線層４０とにより構成されてもよい。キャパシタＣ０、Ｃ１の容量は、配線層３６と配線層４０との間の容量となる。配線層４０は図示のように配線層３６より上側の層で形成されてもよいし、図示しないが配線層３６と同じ高さの層で隣接させたものであってもよい。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
電源ノードＤ１２に電源電圧ＶＤＤが固定的に与えられ、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインは、そのバックゲート（基板）に与えられる電圧ＧＮＤより高くなる。いわゆるバックバイアス効果が生じ、ＮＭＯＳトランジスタＮ１０、Ｎ１１のしきい値電圧Ｖｔｈｎｘは、ソースに接地電圧ＧＮＤが与えられるときの通常のしきい値電圧Ｖｔｈｎより高くなる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
信号Ｄｉｎがローレベルからハイレベルへ変化すると、ノードＤ３の電位が０ＶからＶＤＤＨに変化するが、０Ｖから（ＶＤＤ＋Ｖｔｈｎｘ）まで上昇する間、ＮＭＯＳトランジスタＮ１０により容量Ｃｇは著しく小さく、ノードＤ３への充電時間は短い。ノードＤ３におけるローレベルからハイレベルへの変化は速くなる。また信号Ｄｉｎがハイレベルからローレベルへ変化すると、ノードＤ３の電位がＶＤＤＨから０Ｖに変化するが、（ＶＤＤ＋Ｖｔｈｎｘ）から０Ｖまで減少する間も容量Ｃｇが著しく小さく、ノードＤ３からの放電時間は短い。よってノードＤ３におけるハイレベルからローレベルへの変化も速くなる。レベル変換器８のＮＭＯＳトランジスタＮ１１も、ＮＭＯＳトランジスタＮ１０と同様に機能するため、その詳細な説明は省略する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
ＰＭＯＳトランジスタＰ４のソース及びドレインの一方がノードＤ１に、他方がＰＭＯＳトランジスタＰ１０のゲートにそれぞれ接続され、ゲートが電源電圧ＶＤＤの与えられる電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。またＰＭＯＳトランジスタＰ５のソース及びドレインの一方がノードＤ４に、他方がＰＭＯＳトランジスタＰ１１のゲートにそれぞれ接続され、ゲートが電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
ノードＤ１には、レベル変換器６の出力に基づき所定の論理演算動作を行う論理回路が接続され、具体的には、論理回路を構成する１個または複数個のＭＯＳトランジスタのゲートがノードＤ１に共通に接続される。各ＭＯＳトランジスタが電源ノードＤ１０と接地ノードＤ１１との間に直接的又は間接的に直列に接続され、そのノード間の電流経路を形成する。例えば図９ではこの回路はインバータＩＮ３に相当する。インバータＩＮ３は電源ノードＤ１０と接地ノードＤ１１との間に直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを含み両ＭＯＳトランジスタのゲートにノードＤ１が接続される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
実施の形態５．
図１０は、この実施の形態５による半導体集積回路装置５００の回路構成図を示す。図９のものと相違する点は、ＮＭＯＳトランジスタＮ１１をノードＤ４に接続する点、ノードＤ２とインバータＩＮ５との間にさらにインバータＩＮ７を挿入した点、論理回路Ｇ１の出力をＮＭＯＳトランジスタＮ３のゲートに与えインバータＩＮ２の出力をＮＭＯＳトランジスタＮ２のゲートに与える点である。その他の構成は図９と同一である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
図９の実施の形態４において、コア回路部２より先にインターフェース部４に電源が投入されると、初期値としてローレベルが設定されるべきノードＤ３、Ｄ２の各々の電位Ｖ（Ｄ）は、厳密には、
Ｖ（Ｄ）＝ＶＤＤＨ・Ｃｐ／（Ｃｐ＋Ｃｇ）
と設定される。Ｃｇは、上述のとおりＮＭＯＳトランジスタＮ１０、Ｎ１１によるノードＤ３、Ｄ２と接地ノードＤ１１との容量を示し、ＣｐはノードＤ３、Ｄ２と電源ノードＤ１０との間の寄生容量を示す。この寄生容量には、ＰＭＯＳトランジスタＰ０〜Ｐ３各々のゲートとソース及びドレインとの間の容量及び配線容量などが含まれる。よってノードＤ３、Ｄ２の電位は完全に０Ｖに設定できるわけでなく容量Ｃｐに依存して０Ｖより高くなる。その電位が数百ｍＶとなると特にレベル変換器８側に問題が生じる可能性がある。図９において、ノードＤ２の数百ｍＶの電位により次段のインバータＩＮ５、ＩＮ６のリーク電流が増加する。これは消費電力を増加させるので好ましくない。その上ノードＤ２に何らかの電圧ノイズが重畳されてさらに電位が数百ｍＶと上昇すると、ノードＤ２の電位が次段のインバータＩＮ５の論理しきい値を超え、ＮＭＯＳトランジスタＮＤをオンさせることもある。一方、初期値としてハイレベルが設定されるノードＤ１、Ｄ４では、ＰＭＯＳトランジスタＰ１、Ｐ２がそれぞれノードを電圧ＶＤＤＨまで駆動することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
この実施の形態５では、容量素子（ＮＭＯＳトランジスタＮ１１）の一方の電極をノードＤ２ではなくノードＤ４に接続する。コア回路部２より先にインターフェース部４に電源が投入されると、ＮＭＯＳトランジスタＮ１１の容量によってノードＤ４にローレベルが設定され、ノードＤ２にハイレベルが設定される。特にＰＭＯＳトランジスタＰ３に駆動されてノードＤ２は電源電圧ＶＤＤＨまで充電される。ノードＤ２、Ｄ４に関し図９の場合と論理レベルの設定が逆となるので、インバータＩＮ７がノードＤ２の論理を反転してインバータＩＮ５に与える。これによって電源投入時にインバータＩＮ５に与えられる論理レベルは図９と同一となり、ＮＭＯＳトランジスタＮＤはオフする。