【手続補正書】
【提出日】平成16年3月5日(2004.3.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１キャパシタと第１ＭＩＳＦＥＴをそれぞれに持つ複数の第１メモリセルを含む第１メモリブロックと、第２キャパシタと第２ＭＩＳＦＥＴをそれぞれに持つ複数の第２メモリセルを含む第２メモリブロックと、前記第１及び第２メモリブロックで共用されるコマンド信号入力のための第１ノード、アドレス信号入力のための第２ノード、及びデータ入出力のための第３ノードとを有するメモリと、
前記メモリに対するコマンド信号を出力するために設けられ前記メモリの前記第１ノードに結合される第４ノードと、前記メモリに対するアドレスを出力するために設けられ前記第２ノードに結合される第５ノードと、前記第３ノードに結合される第６ノードと、アクセス要求信号を受けるための第７ノードと、アクセスアドレスを受けるための第８ノードとを有するメモリコントローラとを備え、
前記メモリコントローラは、第１期間において前記第８ノードに第１アクセスアドレスが入力された際には前記メモリの前記第１メモリブロックに対するコマンド信号及び第１アドレスを前記第４及び第５ノードから出力するとともに、第２期間において前記第８ノードに前記第１アクセスアドレスが入力された際には前記メモリの前記第２メモリブロックに対するコマンド信号及び前記第１アドレスを前記第４及び第５ノードから出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１期間において、前記メモリコントローラは、前記第１メモリブロックに対して前記第１アクセスアドレスに対応する第１メモリセルに対する読み出しまたは書込コマンド信号を前記第４ノードから出力可能とされるともに、前記第２メモリブロックの前記第２メモリセルに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第４ノードから出力し、
前記第２期間において、前記メモリコントローラは、前記第１メモリブロックの前記第１メモリセルに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第４ノードから出力するとともに、前記第２メモリブロックに対して前記第１アクセスアドレスに対応する第２メモリセルに対する読み出しまたは書込コマンド信号を前記第４ノードから出力可能とされることを特徴とする半導体装置。
【請求項３】
請求項２において、前記第１メモリブロックと前記第２メモリブロックとは同じ情報を重複して記憶する期間を有することを特徴とする半導体装置。
【請求項４】
請求項２において、前記第１期間において、前記メモリコントローラは、前記第１メモリブロックにデータ書込が起きた場合には、当該書込データは所定の手順で前記第２メモリブロックの対応するアドレスの前記第２メモリセルに転写されることを特徴とする半導体装置。
【請求項５】
請求項２において、
前記メモリコントローラは、前記第１期間と前記第２期間とは交互に時分割で発生することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体装置は、前記第１メモリブロックに対する読出し／書込み許容期間であるとともに前記第２メモリブロックに対するリフレッシュ期間となる前記第１期間と、前記第１メモリブロックに対するリフレッシュ期間となるとともに前記第２メモリブロックに対する読出し／書込み許容期間である前記第２期間とを交互に繰り返すことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記メモリコントローラは、書込データを保持するためのバッファメモリを更に有し、
前記第１期間において前記メモリコントローラが第１アクセスアドレスとともにデータ書込みのアクセス要求信号を受けた場合であって、前記メモリコントローラは第１メモリブロックに対する書込コマンド、前記第１アドレス、及び書込データを前記第４、第５、および第６ノードから出力し、しかる後に第２メモリブロックに対する書込コマンド、及び前記第１アドレスを前記第４、及び第５ノードから出力する共に、前記バッファメモリに保持された書込データを前記第６ノードから出力することを特徴とする半導体装置。
【請求項８】
請求項１において、
前記メモリコントローラの前記第８ノードに入力されるアクセス要求のサイクル時間は、前記メモリコントローラが前記第４ノードから出力するコマンド信号のサイクル時間より長いことを特徴とする半導体装置。
【請求項９】
請求項１において、
前記メモリコントローラは、リフレッシュ制御回路と、アクセス優先判定回路と、書込データを保持するためのバッファメモリとをさらに有し、
前記第１期間において、前記アクセス優先判定回路は、前記リフレッシュ制御回路が発生する前記第２メモリブロックに対するリフレッシュ要求を第１優先とし、前記バッファメモリに書込みデータが保持されている場合に前記バッファメモリの書込みデータの転写のための前記第２メモリブロックに対する書込コマンドの発行を第２優先とすることを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記メモリは第１半導体チップ上に形成され、前記メモリコントローラは第２半導体チップ上に形成され、
前記半導体装置は、前記第１及び第２半導体チップが内部に含まれる封止体をさらに有し、
前記封止体は、前記第１及び第２半導体チップと電気的接続をするための複数の第１電極と、前記複数の第１電極に接続され前記封止体の外部に対して電気的接続をするための複数の第２電極とを有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、前記封止体は基板を含み、
前記第１電極は前記基板の第１主面に設けられるとともに、前記第１及び第２半導体チップは前記第１主面に搭載され、
前記基板の前記第１主面は封止物で覆われ、
前記第２電極は前記基板の前記第１主面に対して対向する側に設けられた第２主面に形成されることを特徴とする半導体装置。
【請求項１２】
請求項１において、
前記半導体装置は、フラッシュメモリが形成された第１半導体チップと、スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）と前記メモリコントローラが形成された第２半導体チップと、前記メモリが形成される前記第３半導体チップとが内部に含まれる封止体を有し、
前記封止体は、前記第１から第３チップがその第１主面に搭載された基板を含み、
前記基板は、前記第１主面に設けられ前記第１から第３半導体チップと電気的接続をするための複数の第１電極と、前記複数の第１電極に接続され前記封止体の外部に対して電気的接続をするための複数の第２電極とを有することを特徴とする半導体装置。
【請求項１３】
請求項１２において、前記複数の第２電極は、前記フラッシュメモリと前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設けられた複数のアドレス信号端子と、前記フラッシュメモリのアクセス制御のための複数の第１制御信号端子と、前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）のアクセス制御のための複数の第２制御信号端子と、前記第１から第３半導体チップに対する複数の電源端子とを含み、
前記第３半導体チップの前記メモリの第１から第３ノードは前記第３半導体チップ上に設けられるとともに、前記第２半導体チップの前記メモリコントローラの第４から第６ノードは前記第２半導体チップ上に設けられ、前記第１から第３ノードと前記第４から第６ノードは前記第１主面上の前記複数の第１電極の所定のものを介して接続されることを特徴とする半導体装置。
【請求項１４】
請求項１３において、前記複数の第２電極は、前記第３半導体チップの前記メモリの機能テストのためのテスト端子を更に含むことを特徴とする半導体装置。
【請求項１５】
請求項１３において、前記半導体装置は、前記複数の第２電極から前記第３半導体チップの前記メモリに対するリフレッシュ制御コマンドの投入が不要とされることを特徴とする半導体装置。
【請求項１６】
請求項１３において、前記第３半導体チップの前記メモリは、複数のメモリバンクを有し、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）であることを特徴とする半導体装置。
【請求項１７】
請求項１において、前記第３半導体チップの前記メモリは、複数のメモリバンクを有し、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）であることを特徴とする半導体装置。
【請求項１８】
請求項１７において、前記ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）チップは、複数のメモリバンクとして４個のメモリバンクを有し、２個の前記メモリバンクが前記第１メモリブロックに割り当てられるとともに、残る２個の前記メモリバンクが前記第２メモリブロックに割り当てられることを特徴とする半導体装置。
【請求項１９】
複数のメモリバンクを有し、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を含む半導体装置の動作方法であって、
前記複数のメモリバンクを同じメモリ容量を持つ第１メモリブロックと第２メモリブロックとに割り当ててるとともに、前記半導体装置に対するアクセスを第１期間と第２期間が交互に起こるように割り当て、
前記第１期間において、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第１メモリブロックに対して実行するとともに、前記第２メモリブロックはリフレッシュを優先して実行し、その後に前記第１メモリブロックに対して書き込みコマンドが発行されていた場合には同じデータを前記第２メモリブロックの対応するアドレスに書き込むコマンドを実行し、
前記第２期間において、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第２メモリブロックに対して実行するとともに、前記第１メモリブロックはリフレッシュを優先して実行し、その後に前記第２メモリブロックに対して書き込みコマンドが発行されていた場合には同じデータを前記第１メモリブロックの対応するアドレスに書き込むコマンドを実行することを特徴とする半導体装置の動作方法。
【請求項２０】
フラッシュメモリが形成された第１半導体チップと、
スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）が形成された第２半導体チップと、
複数のメモリバンクを有し、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を含む第３半導体チップと、
前記第１から第３半導体チップとが内部に含まれる封止体とを有し、
前記封止体は、前記第１から第３半導体チップと電気的接続をするための複数の第１電極と、前記複数の第１電極に接続され前記封止体の外部に対して電気的接続をするための複数の第２電極とを有することを特徴とする半導体装置。
【請求項２１】
請求項２０において、
前記封止体はその第１主面に前記複数の第１電極が設けられ前記第１主面に対向する第２主面に前記複数の第２電極が設けられた基板を含み、
前記第１チップと前記第３チップは、前記基板の前記第１主面上に並んで搭載され、
前記第２チップは前記第１チップの上に搭載されることを特徴とする半導体装置。
【請求項２２】
請求項２１において、
前記第１から第３チップと前記複数の第１電極との間の接続はボンディングワイヤを介して形成されることを特徴とする半導体装置。
【請求項２３】
請求項２１において、
前記第１チップ及び第３チップの少なくとの一つと前記複数の第１電極との間の接続は半田バンプを介したフェースダウンボンディングによって形成されることを特徴とする半導体装置。
【請求項２４】
請求項２０において、
前記封止体はその第１主面に前記複数の第１電極が設けられ前記第１主面に対向する第２主面に前記複数の第２電極が設けられた基板を含み、
前記前記第３チップは、前記基板の前記第１主面上に搭載され、
前記第１チップ及び第２チップは前記第３チップの上に搭載されることを特徴とする半導体装置。
【請求項２５】
請求項２４において、前記第２チップは、前記第１チップの上に搭載されることを特徴とする半導体装置。
【請求項２６】
請求項２０において、前記複数の第２電極は、前記フラッシュメモリと前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設けられた複数のアドレス信号端子と、前記フラッシュメモリのアクセス制御のための複数の第１制御信号端子と、前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）のアクセス制御のための複数の第２制御信号端子と、前記第１から第３半導体チップに対する複数の電源端子とを含み、
前記第３半導体チップは、前記ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）に対して設けられた、コマンド信号入力のための第１ノード、アドレス信号入力のための第２ノード、及びデータ入出力のための第３ノードとを有し、
前記第２半導体チップは、前記メモリに対するコマンド信号を出力するための第４ノードと、前記メモリに対するアドレスを出力するための第５ノードと、第６ノードとを含むメモリコントローラを更に有し、
前記第１から第３ノードと前記第４から第６ノードとは前記第１主面上の前記複数の第１電極の所定のものを介して接続されることを特徴とする半導体装置。
【請求項２７】
請求項２０において、前記複数の第２電極は、前記フラッシュメモリと前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）に対して共通に設けられた複数のアドレス信号端子と、前記フラッシュメモリのアクセス制御のための複数の第１制御信号端子と、前記スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）のアクセス制御のための複数の第２制御信号端子と、前記第１から第３半導体チップに対する複数の電源端子とを含むことを特徴とする半導体装置。
【請求項２８】
請求項２７において、前記複数の第２電極は、前記第３半導体チップの前記メモリの機能テストのためのテスト端子を更に含むことを特徴とする半導体装置。
【請求項２９】
請求項２７において、前記半導体装置は、前記複数の第２電極から前記第３半導体チップの前記ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）に対するリフレッシュ制御コマンドの投入が不要とされることを特徴とする半導体装置。
【請求項３０】
請求項２０において、前記ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）はシンクロナスＤＲＡＭであることを特徴とする半導体装置。
【請求項３１】
請求項３０において、前記シンクロナスＤＲＡＭは、４個のメモリバンクを有し、２個の前記メモリバンクが第１メモリブロックに割り当てられるとともに、残る２個の前記メモリバンクが第２メモリブロックに割り当てられることを特徴とする半導体装置。