(57)【要約】  入力されるデジタル信号をアナログ信号に変換するＤＡ変換器であって、デジタル信号の積分値を、一定周期のサイクル毎に出力する積分器と、積分器が出力する積分値が、所定の参照値より大きい超過状態になったか否かを比較するレベル比較部と、レベル比較部における比較結果に基づいて、積分値から、予め定められた値を減じるフィードバック部と、積分器が出力するサイクル毎の積分値、及び、それぞれの直前のサイクルにおける積分値から、一定周期未満の時間分解能で、超過状態に遷移した変化点のタイミング情報を生成するタイミング情報生成部と、タイミング情報に基づいて、一定周期未満の時間分解能でタイミング信号を生成するタイミング発生部と、タイミング信号に基づいて、アナログ信号を生成する信号処理部とを備えるＤＡ変換器を提供する。
2008129975.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデジタル信号をアナログ信号に変換するＤＡ変換器であって、
前記デジタル信号の積分値を、一定周期のサイクル毎に出力する積分器と、
前記積分器が出力する前記積分値が、所定の参照値より大きい超過状態になったか否かを比較するレベル比較部と、
前記レベル比較部における比較結果に基づいて、前記積分値から、予め定められた値を減じるフィードバック部と、
前記積分器が出力するサイクル毎の積分値、及び、それぞれの直前のサイクルにおける積分値から、前記一定周期未満の時間分解能で、前記超過状態に遷移した変化点のタイミング情報を生成するタイミング情報生成部と、
前記タイミング情報に基づいて、前記一定周期未満の時間分解能でタイミング信号を生成するタイミング発生部と、
前記タイミング信号に基づいて、前記アナログ信号を生成する信号処理部と
を備えるＤＡ変換器。
【請求項２】
前記タイミング情報生成部は、前記サイクル毎の積分値及び前記参照値の差と、それぞれの直前のサイクルにおける前記積分値及び前記参照値の差分との比率に応じた、前記一定周期未満の時間分解能のタイミング情報を生成する
請求項１に記載のＤＡ変換器。
【請求項３】
前記デジタル信号の各データ間を補間する補間器を更に備えることを特徴とする
請求項１に記載のＤＡ変換器。
【請求項４】
前記信号処理部は、前記パルス信号の所定の周波数成分を通過させるローパスフィルタを有する
請求項１に記載のＤＡ変換器。
【請求項５】
前記フィードバック部は、前記のレベル比較部が前記超過状態を検出した場合に、前記積分値から予め定められた値を減じる
請求項１に記載のＤＡ変換器。
【請求項６】
前記フィードバック部は、前記タイミング情報生成部が生成したタイミング情報に応じて、前記積分値から予め定められた値を減じる
請求項１に記載のＤＡ変換器。
【請求項７】
並列に設けられ、一定周期のサイクル内において、それぞれ異なるタイミングが予め設定され、対応する前記タイミングまでの前記デジタル信号の積分値を、前記サイクル毎にそれぞれ出力する複数の前記積分器と、
前記複数の積分器に一対一に対応して設けられ、対応する前記積分器が出力する積分値が、所定の参照値より大きい超過状態になったか否かを比較する複数の前記レベル比較部と、
前記複数の積分器に一対一に対応して設けられ、対応する前記積分器が出力する積分値と、当該積分器に対応するタイミングの直前のタイミングに対応する前記積分器が出力する積分値とに基づいて前記タイミング情報を生成する、複数の前記タイミング情報生成部と
を備える請求項１に記載のＤＡ変換器。
【請求項８】
入力されるデジタル信号をアナログ信号に変換するＤＡ変換方法であって、
前記デジタル信号の積分値を、一定周期のサイクル毎に出力し、
前記出力された積分値が、所定の参照値より大きい超過状態になったか否かを比較し、
前記比較結果に基づいて、前記出力された積分値から、予め定められた値を減じ、
前記出力されたサイクル毎の積分値、及び、それぞれの直前のサイクルにおける積分値から、前記一定周期未満の時間分解能で、前記超過状態に遷移した変化点のタイミング情報を生成し、
前記タイミング情報に基づいて、前記一定周期未満の時間分解能でタイミング信号を生成し、
前記タイミング信号に基づいて、前記アナログ信号を生成する
ＤＡ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤＡ変換器及びＤＡ変換方法に関する。特に本発明は、デルタシグマ変調を利用したＤＡ変換器及びＤＡ変換方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００７−１０９８３３    出願日  ２００７年０４月１８日
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するＤＡ変換器として、デルタシグマ変調を利用した回路が知られている。デルタシグマ変調は、デジタル信号の値を順次加算した値が、所定の参照値より大きくなった場合に、加算値から参照値を減じるフィードバック処理を行うことにより、デジタル信号をアナログ信号に変換する（例えば、特許文献１参照）。【０００３】
図７は、従来のＤＡ変換器２００を示す。ＤＡ変換器２００は、積分器２１０、レベル比較部２２０、補間器２３０、デジタル遅延器２６０、レベル減算部２７０、及び信号処理部２８０を備える。【０００４】
補間器２３０は，入力されるデジタル信号の各データ間を補間する。積分器２１０は、デジタル信号の値を順次加算して積分する。レベル比較部２２０は、積分器２１０の出力が、参照値より大きいか否かを示す信号を出力する。デジタル遅延器２６０は、レベル比較部２２０が出力する信号を１サイクル遅延させる。１サイクルとは、レベル比較部２２０に与えられるサンプリングクロックの１サイクルである。レベル減算部２７０は、入力されるデジタル信号のレベルから、デジタル遅延器２６０が出力する値を減じて、積分器２１０に入力する。【０００５】
信号処理部２８０は、レベル比較部２２０が出力する信号に基づいて、アナログ信号を生成する。例えば信号処理部２８０は、レベル比較部２２０が論理値１を出力するタイミングが、どのように分布しているかに応じてアナログ信号を生成する。
【特許文献１】特開２００１−２４５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＤＡ変換器２００は、レベル比較部２２０が論理値１を出力するタイミングに基づいて、アナログ信号を生成する。このため、ＤＡ変換器２００は、レベル比較部２２０におけるサンプリング周波数が高く、時間方向の分解能が高いほど、アナログ信号の値を高分解能で生成することができる。【０００７】
しかし、単純にサンプリングクロックの周波数を高くすることにより、レベル比較部２２０におけるサンプリング周波数を向上させるには限界がある。また、レベル比較部２２０における比較結果を、高速なサンプリングクロックの１サイクルの間に、レベル減算部２７０にフィードバックするのは困難である。【０００８】
そこで本発明の一つの側面においては、上記の課題を解決することのできるＤＡ変換器及びＤＡ変換方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、入力されるデジタル信号をアナログ信号に変換するＤＡ変換器であって、デジタル信号の積分値を、一定周期のサイクル毎に出力する積分器と、積分器が出力する積分値が、所定の参照値より大きい超過状態になったか否かを比較するレベル比較部と、レベル比較部における比較結果に基づいて、積分値から、予め定められた値を減じるフィードバック部と、積分器が出力するサイクル毎の積分値、及び、それぞれの直前のサイクルにおける積分値から、一定周期未満の時間分解能で、超過状態に遷移した変化点のタイミング情報を生成するタイミング情報生成部と、タイミング情報に基づいて、一定周期未満の時間分解能でタイミング信号を生成するタイミング発生部と、タイミング信号に基づいて、アナログ信号を生成する信号処理部とを備えるＤＡ変換器を提供する。【００１０】
本発明の第２の形態においては、入力されるデジタル信号をアナログ信号に変換するＤＡ変換方法であって、デジタル信号の積分値を、一定周期のサイクル毎に出力し、出力された積分値が、所定の参照値より大きい超過状態になったか否かを比較し、比較結果に基づいて、出力された積分値から、予め定められた値を減じ、出力されたサイクル毎の積分値、及び、それぞれの直前のサイクルにおける積分値から、一定周期未満の時間分解能で、超過状態に遷移した変化点のタイミング情報を生成し、タイミング情報に基づいて、一定周期未満の時間分解能でタイミング信号を生成し、タイミング信号に基づいて、アナログ信号を生成するＤＡ変換方法を提供する。【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１２】
本発明によれば、デルタシグマ方式のＤＡ変換器において、デジタル信号の積分の時間分解能を向上させることができる。このため、精度よくアナログ信号を生成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一つの実施形態に係るＤＡ変換器１００の構成の一例を示す図である。
【図２】タイミング情報生成部９０の動作例を説明する図である。
【図３】ＤＡ変換器１００の他の構成例を示す図である。
【図４】補間器３０の動作を説明する図である。
【図５】複数の積分器１０の構成の一例を示す図である。
【図６】タイミング発生部５０の構成の一例を示す図である。
【図７】従来のＤＡ変換器２００を示す。
【符号の説明】
【００１４】
１０  積分器
１２  遅延部
１４  第１加算部
１６  第２加算部
２０  レベル比較部
３０  補間器
４０  フィードバック部
５０  タイミング発生部
５２  可変遅延回路
５４  設定部
６０、６２  デジタル遅延器
７０  レベル減算器
８０  信号処理部
９０  タイミング情報生成部
１００  ＤＡ変換器
２００  従来のＤＡ変換器
２１０  積分器
２２０  レベル比較部
２３０  補間器
２６０  デジタル遅延器
２７０  レベル減算部
２８０  信号処理部
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１６】
図１は、本発明の一つの実施形態に係るＤＡ変換器１００の構成の一例を示す図である。ＤＡ変換器１００は、入力されるデジタル信号をアナログ信号に変換する回路であって、補間器３０、フィードバック部４０、積分器１０、デジタル遅延器６２、レベル比較部２０、タイミング情報生成部９０、タイミング発生部５０、及び信号処理部８０を備える。【００１７】
補間器３０は、入力されるデジタル信号の各データ間を補間する。例えば補間器３０は、各データ間を線形に補間するデータを、各データ間に挿入してよい。また補間器３０には、デジタル信号の各データ間に補間すべきデータの個数が予め与えられてよい。補間器３０は、データを挿入した後の各データが、時間軸で等間隔となるように、データを挿入してよい。【００１８】
積分器１０は、補間器３０が出力するデジタル信号を積分した積分値を、一定周期毎に出力する。例えば補間器３０が、ａ１、ａ２、ａ３、・・・のデータを、データ間隔Ｔで出力する場合、積分器１０は、一定周期Ｔで、ａ１、ａ１＋ａ２、ａ１＋ａ２＋ａ３、・・・の積分器を出力する。【００１９】
レベル比較部２０は、積分器１０が出力する積分値が、所定の参照値より大きい超過状態になったか否かを比較する。レベル比較部２０は、サイクル毎に比較結果を出力してよい。【００２０】
フィードバック部４０は、レベル比較部２０における比較結果に基づいて、積分器１０における積分値から、予め定められた値を減じる。また、フィードバック部４０は、タイミング情報生成部９０が生成するタイミング情報に応じたタイミングで、上述した減算処理を行ってよい。本例のフィードバック部４０は、デジタル遅延器６０及びレベル減算器７０を有する。デジタル遅延器６０は、レベル比較部２０において超過状態を検出した場合に、所定のデジタル値を生成する。デジタル遅延器６０は、当該デジタル値を、タイミング情報に応じた時間遅延させて、レベル減算器７０に入力してよい。またデジタル遅延器６０は、上述した一定周期Ｔに応じた遅延時間Ｔで、デジタル値を遅延させてよい。【００２１】
レベル減算器７０は、補間器３０と、積分器１０との間に設けられる。レベル減算器７０は、積分器１０に入力すべきデジタル値から、デジタル遅延器６０が出力するデジタル値を減じて、積分器１０に入力する。【００２２】
また、フィードバック部４０は、レベル減算器７０においてデジタル値を減じる周期により、積分波形が発振しないように、可変遅延回路５２に設定する遅延量に、所定のオフセット値を加算してもよい。例えば、レベル減算器７０においてデジタル値が減算される周期が、デジタル信号の周期と異なる値となるように、所定のオフセット値を加算してよい。【００２３】
タイミング情報生成部９０は、積分器１０が出力する積分値が参照値より大きくなる超過状態に遷移した変化点のタイミング情報を生成する。タイミング情報生成部９０には、レベル比較部２０と同一の参照値が与えられてよい。また、タイミング情報生成部９０は、積分器１０がサイクル毎に出力するそれぞれの積分値、及び、その直前のサイクルにおける前記積分器の出力から、一定周期Ｔ未満の時間分解能で、当該タイミング情報を生成する。より具体的には、タイミング情報生成部９０は、積分値が参照値より大きくなったサイクルの積分値及び参照値の差分と、当該サイクルの直前のサイクルにおける積分値及び参照値の差分との、２つの差分の比率に基づいて、当該タイミング情報を生成する。タイミング情報生成部９０の動作例は、図２を用いて後述する。【００２４】
本例のタイミング情報生成部９０は、積分器１０から、サイクル毎の積分値を受け取り、デジタル遅延器６２から、それぞれの直前のサイクルの積分値を受け取る。例えばデジタル遅延器６２は、積分器１０の出力を分岐して受け取り、遅延時間Ｔで遅延させてタイミング情報生成部９０に入力してよい。【００２５】
タイミング発生部５０は、タイミング情報生成部９０から与えられるタイミング情報に応じたいそうのパルス信号を生成する。例えばタイミング発生部５０は、与えられるパルスを、与えられるタイミング情報に基づいて遅延させることにより、当該パルス信号を生成してよい。このような処理により、タイミング情報生成部９０が検出して生成したデジタル値を、時間軸におけるアナログ量に変換することができる。【００２６】
信号処理部８０は、タイミング発生部５０が出力するパルス信号に基づいて、アナログ信号を生成する。例えば信号処理部８０は、パルス信号の所定の低周波数成分を通過させるローパスフィルタを有してよい。信号処理部８０は、従来のデルタシグマ変調を利用したＤＡ変換器の信号処理部と同様の構成を有してよい。【００２７】
図２は、タイミング情報生成部９０の動作例を説明する図である。図２において横軸は時間を示しており、縦軸は積分値を示す。本例では、２Ｔにおける積分値が参照値よりＤ１小さく、３Ｔにおける積分値が参照値よりＤ２大きいとする。上述したようにタイミング情報生成部９０は、Ｄ１及びＤ２の比率に基づいて、積分値が参照値より大きくなるタイミングｔを算出する。例えばタイミング情報生成部９０は、図２に示すように、２Ｔにおける積分値と、３Ｔにおける積分値とを線形補間して、積分値が参照値より大きくなるタイミングｔを算出してよい。例えば各サイクル内におけるタイミングｔは、（Ｄ１×Ｔ）／（Ｄ１＋Ｄ２）で与えられてよい。【００２８】
このような処理により、積分器１０の動作周期より精細な分解能で、タイミング情報を生成することができる。このため、アナログ信号を、より高分解能で生成することができる。【００２９】
図３は、ＤＡ変換器１００の他の構成例を示す図である。本例のＤＡ変換器１００は、図１に関連して説明したＤＡ変換器１００の構成に対して、積分器１０、レベル比較部２０、及びタイミング情報生成部９０の組み合わせを、複数組備える点で相違する。他の構成は、図１に関連して説明したＤＡ変換器１００と同一であってよい。【００３０】
図４は、図３に示した補間器３０の動作例を説明する図である。本例では、補間器３０に入力される元のデジタル信号のデータ間隔を、N×Ｔとして説明する。但し、Nは２以上の整数である。図４において実線で示されるデータａ１、ａ２、ａ３、・・・は、補間器３０に入力されるデータビット間隔N×Ｔのデジタル信号の各データを示す。また図４において波線で示されるデータｂ１、ｃ１、ｄ１、ｂ２、ｃ２、ｄ２、・・・は、補間器３０によりデータ間隔Ｔで挿入されるデータを示す。図４では、Ｎ＝４、即ちデジタル信号の各データ間に、３つの補間データを挿入する場合を示す。【００３１】
複数の積分器１０は、並列に設けられる。また、複数のレベル比較部２０は、複数の積分器１０と一対一に対応して設けられる。また複数のタイミング情報生成部９０も、複数の積分器１０と一対一に対応して設けられる。【００３２】
それぞれの積分器１０は、一定周期のサイクル内において、それぞれ異なるタイミングに対応付けられる。当該対応関係は、使用者等により予め設定されてよい。また、「一定周期」とは、図４において説明したように、補間器３０に入力されるデジタル信号のデータビット間隔Ｎ×Ｔであってよい。また、より高分解能でデジタル信号を生成する場合、「一定周期」は、データビット間隔Ｎ×Ｔより小さい周期であってよい。また、「サイクル内においてそれぞれ異なるタイミング」とは、例えば図４に示した、ａｋ、ｂｋ、ｃｋ、ｄｋ（但しｋは１以上の整数）の各データに対応するタイミングであってよい。【００３３】
補間器３０は、設けられる積分器１０の個数に応じて、デジタル信号の各データ間を補間してよい。例えば補間器３０は、積分器１０の個数から１を減じた個数のデータを、デジタル信号の各データ間に挿入してよい。また、補間器３０は、当該個数のデータを、上述した一定周期毎に、デジタル信号に挿入してよい。本例では、４個の積分器１０を設ける場合を説明する。また、上述した一定周期が、データビット間隔Ｎ×Ｔの場合を説明する。【００３４】
この場合、第１の積分器１０−１が、ａ１、ａ２、ａ３、・・・のデータのタイミングに対応して、第２の積分器１０−２が、ｂ１、ｂ２、ｂ３、・・・のデータのタイミングに対応して、第３の積分器１０−３が、ｃ１、ｃ２、ｃ３、・・・のデータのタイミングに対応して、第４の積分器１０−４が、ｄ１、ｄ２、ｄ３、・・・のデータのタイミングに対応する。それぞれの積分器１０は、対応するタイミングまでのデジタル信号の積分値を、サイクル毎にそれぞれ出力する。それぞれの積分器１０には、サイクル毎に対応するデータが入力されてよい。【００３５】
例えば第１の積分器１０−１は、第１サイクルにおいてａ１を出力して、第２サイクルにおいてａ１からａ２までのデータを加算した値を出力する。同様に、第２の積分器１０−２は、第１サイクルにおいてａ１からｂ１までのデータを加算した値を出力して、第２サイクルにおいてａ１からｂ２までのデータを加算した値を出力する。他の積分器１０も同様に、各サイクルにおいて、対応するタイミングまでのデジタル信号を積分した値を出力する。このような処理により、それぞれの積分器１０の動作周期を高速化せずに（本例では、元のデジタル信号のデータビット間隔Ｎ×Ｔと同程度の動作周期で）、デジタル信号の積分値を時間方向において高分解能で測定することができる。【００３６】
それぞれのレベル比較部２０には、対応する積分器１０が出力する積分値が、所定の参照値より大きい超過状態になったか否かを比較する。それぞれのレベル比較部２０は、サイクル毎に比較結果を出力してよい。また、それぞれのレベル比較部２０は、図１において説明したレベル比較部２０と同一であってよい。【００３７】
それぞれのタイミング情報生成部９０には、対応する積分器１０が出力する積分値、及び、当該積分器１０に対応するタイミングの直前のタイミングに対応する積分器１０が出力する積分値が入力される。つまり、それぞれのタイミング情報生成部９０には、図１に関連して説明したタイミング情報生成部９０と同様に、積分器１０が各サイクルで出力する積分値と、データ間隔Ｔで遅延させた積分値とが与えられる。それぞれのタイミング情報生成部９０は、図１に関連して説明したタイミング情報生成部９０と同様に、直前のタイミングに対応する積分器１０の出力が参照値に到達せず、対応する積分器１０の出力が参照値に到達した場合に、前者の積分値と参照値の差と、後者の積分値と参照値の差の比率に応じたタイミングを算出して、タイミング情報を生成してよい。【００３８】
つまり、それぞれのタイミング情報生成部９０は、周期Ｎ×Ｔのうち、対応する期間Ｔにおいて積分値が参照値を超えた場合に、当該期間内のいずれのタイミングで積分値が参照値を超えたかを示すタイミング情報を生成する。このため、周期Ｎ×Ｔのいずれかのサイクルにおいて積分値が参照値を超えた場合に、当該サイクル内のいずれのタイミングで積分値が参照値を超えたかを、複数のタイミング情報生成部９０がサイクル毎に出力するそれぞれのタイミング情報から、サイクル毎に検出することができる。【００３９】
フィードバック部４０は、複数のレベル比較部２０における比較結果に基づいて、それぞれの積分器１０における積分値から、予め定められた値を減じる。また、フィードバック部４０は、複数のレベル比較部２０のいずれかが超過状態を検出した場合に、いずれのレベル比較部２０が超過状態を検出したかに応じたタイミングで、それぞれの積分値から予め定められた値を減じてよい。【００４０】
本例のフィードバック部４０は、サイクル毎に与えられるタイミング情報に応じたタイミングで、それぞれの積分器１０に入力されるデジタル値から所定値を減じることにより、それぞれの積分値から所定値を減じる。より具体的には、タイミング情報において、論理値が０から１に遷移するビット位置に応じたタイミングで、それぞれの積分器１０に入力されるデジタル値から所定値を減じてよい。【００４１】
フィードバック部４０は、デジタル遅延器６０及びレベル減算器７０を有する。デジタル遅延器６０は、サイクル毎に与えられるタイミング情報に応じたタイミングで、所定のデジタル値を生成する。当該デジタル値は、例えばレベル比較部２０における参照値に応じて定められてよい。例えば、各レベル比較部２０における参照値は同一であり、当該デジタル値も、これらの参照値と同一であってよい。また、デジタル遅延器６０は、超過状態が継続した期間に応じたデジタル値を生成してもよい。【００４２】
レベル減算器７０は、補間器３０と、それぞれの積分器１０との間に設けられる。レベル減算器７０は、それぞれの積分器１０に入力するデジタル値から、デジタル遅延器６０が出力するデジタル値を減じて、積分器１０に入力する。【００４３】
また、フィードバック部４０は、レベル減算器７０においてデジタル値を減じる周期により、積分波形が発振しないように、可変遅延回路５２に設定する遅延量に、所定のオフセット値を加算してもよい。例えば、レベル減算器７０においてデジタル値が減算される周期が、デジタル信号の周期と異なる値となるように、所定のオフセット値を加算してよい。【００４４】
タイミング発生部５０は、複数のタイミング情報生成部９０からのタイミング情報を受け取り、タイミング情報に応じた位相のパルス信号を生成する。タイミング発生部５０は、サイクル毎に受け取る複数のタイミング情報に基づいて、周期Ｎ×Ｔのいずれかのサイクルにおいて積分値が参照値を超えた場合に、当該サイクル内のいずれのタイミングで積分値が参照値を超えたかを検出してよい。そして、例えばタイミング発生部５０は、サイクル毎に与えられるパルスを、上述したように検出したタイミングに基づいて遅延させることにより、当該パルス信号を生成してよい。このような処理により、複数のタイミング情報生成部９０が出力するデジタル情報を、時間軸におけるアナログ量に変換することができる。【００４５】
信号処理部８０は、タイミング発生部５０が出力するパルス信号に基づいて、アナログ信号を生成する。例えば信号処理部８０は、パルス信号の所定の周波数成分を通過させるローパスフィルタを有してよい。信号処理部８０は、従来のデルタシグマ変調を利用したＤＡ変換器の信号処理部と同様の構成を有してよい。【００４６】
このように、複数の積分器１０、タイミング情報生成部９０、及びレベル比較部２０を並列に設け、時間軸における積分範囲を徐々にずらした積分値を並列に生成することにより、それぞれの積分器１０、タイミング情報生成部９０、及びレベル比較部２０における動作速度を抑えつつ、高分解能のデジタル信号を生成することができる。【００４７】
図５は、複数の積分器１０の構成の一例を示す図である。但し、積分器１０の構成は、本例に限定されない。上述した積分器１０の機能を果たす、多様な構成を採用してよい。それぞれの積分器１０は、第１加算部１４、第２加算部１６、及び遅延部１２を有する。但し、いずれか一つの積分器１０は、第２加算部１６を有さなくてよい。本例では、サイクル内のタイミングのうち、最も早いタイミングに対応する第１積分器１０−１が、第２加算部１６を有さない。【００４８】
それぞれの積分器１０には、対応するタイミングのデータが、周期Ｎ×Ｔのサイクル毎に入力される。例えば第１積分器１０には、ａ１、ａ２、ａ３、・・・のデータがサイクル毎に順次入力される。また、第２積分器１０には、ｂ１、ｂ２、ｂ３、・・・のデータがサイクル毎に順次入力される。【００４９】
それぞれの第２加算部１６は、前段の積分器１０における第２加算部１６が出力するデータと、自己の積分器１０に入力されるデータとを加算する。但し、第２積分器１０−２の第２加算部１６は、第１積分器１０−１及び第２積分器１０−２に入力されるデータを加算する。【００５０】
それぞれの第１加算部１４は、対応する第２加算部１６が出力するデータ（第１積分器１０−１においては、第１積分器１０−１に入力されるデータ）と、前サイクルにおいて、最終段の積分器１０の第１加算部１４が出力したデータとを加算する。それぞれの遅延部１２は、最終段の積分器１０の第１加算部１４が出力したデータを、所定の時間遅延させて、対応する第１加算部１４に入力する。ここで、所定の時間は、図４に示したように、元のデジタル信号のデータビット間隔Ｎ×Ｔであってよい。【００５１】
このような構成により、図３及び図４において説明したように、それぞれの積分器１０の動作周期を、元のデジタル信号のデータビット間隔Ｎ×Ｔと同程度の動作周期に抑えつつ、デジタル信号の積分値を時間方向において高分解能で測定することができる。また、それぞれの積分器１０の出力を、対応するレベル比較部２０と対応するタイミング情報生成部９０に与えることで、それぞれのレベル比較部２０における比較周期を、元のデジタル信号のデータビット間隔Ｎ×Ｔと同程度に抑えつつ、積分値が参照値を超えたタイミングを、時間方向において高分解能で検出することができる。【００５２】
図６は、タイミング発生部５０の構成の一例を示す図である。タイミング発生部５０は、可変遅延回路５２及び設定部５４を有する。可変遅延回路５２は、基準クロックを遅延させて出力する。基準クロックの周期は、例えば図１の例では、デジタル信号のデータビット間隔Ｔと等しくてよい。また、図３の例では、元のデジタル信号のデータビット間隔Ｎ×Ｔと等しくてよい。また、設定部５４は、可変遅延回路５２における遅延量を、タイミング情報に基づいて設定する。例えば設定部５４は、基準クロックのサイクル毎にタイミング情報を受け取り、それぞれのタイミング情報に基づいて、基準クロックの次のサイクルに対する、可変遅延回路５２の遅延量を設定してよい。また、設定部５４は、タイミング情報において、論理値の遷移が検出されない場合、次のサイクルにおける、基準クロックのパルスを出力させないように、可変遅延回路５２を制御してよい。【００５３】
以上説明したように、本発明の実施の形態によれば、デルタシグマ方式のＤＡ変換器において、デジタル信号の積分の時間分解能を向上させることができる。このため、精度よくアナログ信号を生成することができる。【００５４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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