【手続補正書】
【提出日】平成17年1月25日(2005.1.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下地の主面上に絶縁体膜およびレジスト膜を形成し、該レジスト膜にフォトリソグラフィによりキャパシタパタンを形成し、該キャパシタパタンが形成されたレジスト膜をマスクにして前記絶縁体膜のエッチングを行って溝を形成し、該溝の溝壁面部および溝底面部に導電体膜を成膜して得た下部電極を有したキャパシタを具える半導体装置において、
前記溝の開口の面積を前記キャパシタパタンの占有面積に比べて大きくすることにより、前記溝壁面部に導電体膜を成膜して得た下部電極の壁部で画成される開口部の面積を、前記フォトリソグラフィの解像限界で規定される面積に比べて大きくしてあること
を特徴とする半導体装置。
【請求項２】
下地の主面上に絶縁体膜およびレジスト膜を形成し、該レジスト膜にフォトリソグラフィによりキャパシタパタンを形成し、該キャパシタパタンが形成されたレジスト膜をマスクにして前記絶縁体膜のエッチングを行って溝を形成し、該溝の溝壁面部および溝底面部に導電体膜を成膜して得た下部電極を有したキャパシタを具える半導体装置において、
前記下地の主面側から前記絶縁体膜の上面側にわたる範囲内の少なくとも一部の位置で、前記溝の開口の面積を前記キャパシタパタンの占有面積に比べて大きくすることにより、前記溝壁面部に導電体膜を成膜して得た下部電極の壁部で画成される開口部の面積を、前記フォトリソグラフィの解像限界で規定される面積に比べて大きくしてあること
を特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記開口部の面積が前記下地から離間するに従い大きくなるように、前記壁部を前記主面に対して傾斜させてあることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記下地に近い側の前記開口部の面積が、当該下地から離間するに従い大きくなるように、当該下地に近い側の前記壁部を前記主面に対して傾斜させてあることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記下部電極の上端側の開口部の面積が、前記下地から離間するに従い大きくなるように、前記下部電極の上端側の前記壁部を前記主面に対して傾斜させてあることを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれか一項に記載の半導体装置において、
前記溝底面部に導電体膜を成膜して得た下部電極の底部の下面と前記主面との間に、キャパシタ絶縁膜が形成されていることを特徴とする半導体装置。
【請求項７】
下部電極、キャパシタ絶縁膜および上部電極で構成されたキャパシタを具える半導体装置を作成するに当たり、
下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジスト膜を順次に形成する工程と、
フォトリソグラフィによって前記レジスト膜にキャパシタパタンを形成する工程と、
前記キャパシタパタンを形成したレジスト膜をマスクにして、前記第２および第１絶縁体膜を異方性エッチングにより前記下地の主面が露出するまで順次にパターニングすることにより、前記第１絶縁体膜に初期溝を形成する工程と、
前記残存した第２絶縁体膜をマスクにして、前記残存した第１絶縁体膜を等方性エッチングによりパターニングすることにより、前記初期溝の溝壁面部を削って後退させ、前記第１絶縁体膜に溝を形成する工程と、
前記溝の溝壁面部および溝底面部に導電体膜を成膜する工程と、
前記導電体膜をパターニングして下部電極を形成する工程と、
前記下部電極の上にキャパシタ絶縁膜および上部電極を順次に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
下部電極、キャパシタ絶縁膜および上部電極で構成されたキャパシタを具える半導体装置を作成するに当たり、
下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジスト膜を順次に形成する工程と、
フォトリソグラフィによって前記レジスト膜にキャパシタパタンを形成する工程と、
前記キャパシタパタンを形成したレジスト膜をマスクにして、前記第２絶縁体膜を異方性エッチングにより前記第１絶縁体膜の上面が露出するまでパターニングすることにより、前記第２絶縁体膜に初期溝を形成する工程と、
前記初期溝を形成した第２絶縁体膜をマスクにして、前記第１絶縁体膜を等方性エッチングにより前記下地の主面が露出するまでパターニングすることにより、前記第１絶縁体膜に溝を形成する工程と、
前記溝の溝壁面部および溝底面部に導電体膜を成膜する工程と、
前記導電体膜をパターニングして下部電極を形成する工程と、
前記下部電極の上にキャパシタ絶縁膜および上部電極を順次に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
下部電極、キャパシタ絶縁膜および上部電極で構成されたキャパシタを具える半導体装置を作成するに当たり、
下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジスト膜を順次に形成する工程と、
フォトリソグラフィによって前記レジスト膜にキャパシタパタンを形成する工程と、
前記キャパシタパタンを形成したレジスト膜をマスクにして、前記第２および第１絶縁体膜を異方性エッチングにより当該第１絶縁体膜の途中まで順次にパターニングすることにより、前記第１絶縁体膜に初期溝を形成する工程と、
前記残存した第２絶縁体膜をマスクにして、前記初期溝を形成した第１絶縁体膜を等方性エッチングにより前記下地の主面が露出するまでパターニングすることにより、前記第１絶縁体膜に溝を形成する工程と、
前記溝の溝壁面部および溝底面部に導電体膜を成膜する工程と、
前記導電体膜をパターニングして下部電極を形成する工程と、
前記下部電極の上にキャパシタ絶縁膜および上部電極を順次に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
下部電極、キャパシタ絶縁膜および上部電極で構成されたキャパシタを具える半導体装置を作成するに当たり、
下地の主面上に第１絶縁体膜、第２絶縁体膜およびレジスト膜を順次に形成する工程と、
フォトリソグラフィによって前記レジスト膜にキャパシタパタンを形成する工程と、
前記キャパシタパタンを形成したレジスト膜をマスクにして、前記第２絶縁体膜を異方性エッチングによりパターニングすることにより、前記第２絶縁体膜に準初期溝を形成する工程と、
前記準初期溝を形成した第２絶縁体膜をマスクにして、前記第１絶縁体膜を等方性エッチングにより当該第１絶縁体膜の途中まで順次にパターニングすることにより、前記第１絶縁体膜に初期溝を形成する工程と、
前記残存した第２絶縁体膜をマスクにして、前記初期溝を形成した第１絶縁体膜を異方性エッチングにより前記下地の主面が露出するまでパターニングすることにより、前記第１絶縁体膜に溝を形成する工程と、
前記溝の溝壁面部および溝底面部に導電体膜を成膜する工程と、
前記導電体膜をパターニングして下部電極を形成する工程と、
前記下部電極の上にキャパシタ絶縁膜および上部電極を順次に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７から請求項１０のいずれか一項に記載の半導体装置の製造方法において、
予め前記下地中に中間層としての第３絶縁体膜を形成しておき、
前記下部電極を形成する工程と前記キャパシタ絶縁体膜を形成する工程との間に、前記下地の主面側を前記中間層が露出するまでエッチングにより除去する工程を含むこと
を特徴とする半導体装置の製造方法。