【手続補正書】
【提出日】平成16年8月13日(2004.8.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線と、
このワード線に交差する第１，第２のビット線と、
前記ワード線にゲートが接続され、前記第１のビット線にドレインが接続された第１のトランジスタ、前記ワード線にゲートが接続され、前記第２のビット線にドレインが接続された第２のトランジスタ、および、前記第１，第２のトランジスタのソースにそれぞれ接続された強誘電体セルキャパシタからなるメモリセルと、
前記第１，第２のビット線に、それぞれスイッチング用トランジスタを介して接続された第１，第２のキャパシタと
を具備し、
前記第１，第２のキャパシタを介して、前記第１，第２のビット線に、相補の関係にある第１，第２の電圧がそれぞれ印加されるようにしたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記メモリセルをマトリクス状に配置してなることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
ワード線と、
前記ワード線に交差する第１，第２のビット線と、
前記ワード線にゲートが接続され、前記第１のビット線にソースまたはドレインの一方が接続された第１のトランジスタ、前記ワード線にゲートが接続され、前記第２のビット線にソースまたはドレインの一方が接続された第２のトランジスタ、および、前記第１，第２のトランジスタのソースまたはドレインの他方にそれぞれ接続された強誘電体セルキャパシタからなるメモリセルと、
前記第１，第２のビット線に、それぞれスイッチング用トランジスタを介して接続された第１，第２のキャパシタと
を具備し、
前記第１，第２のキャパシタを介して、前記第１，第２のビット線に、互いに相補の関係にある第１，第２の電圧がそれぞれ印加されるようにしたことを特徴とする強誘電体メモリ装置。
【請求項４】
複数のワード線と、
前記複数のワード線に交差する第１，第２のビット線と、
前記複数のワード線のそれぞれにゲートが接続された複数のトランジスタ、および、前記複数のトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端が前記第１のビット線に接続され、他端が前記第２のビット線に接続されたセルブロックと、
前記第１，第２のビット線に、それぞれスイッチング用トランジスタを介して接続された第１，第２のキャパシタと
を具備し、
前記第１，第２のキャパシタを介して、前記第１，第２のビット線に、相補の関係にある第１，第２の電圧がそれぞれ印加されるようにしたことを特徴とする強誘電体メモリ装置。
【請求項５】
前記セルブロックは、前記メモリセル列と前記第１，第２のビット線との間に、それぞれセレクトトランジスタが設けられてなることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記セルブロックをアレイ状に配置してなることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項７】
前記第１，第２のビット線は、一対のビット線により構成されてなることを特徴とする請求項１，３または４に記載の強誘電体メモリ装置。
【請求項８】
前記第１，第２のキャパシタは、強誘電体キャパシタであることを特徴とする請求項１，３または４に記載の強誘電体メモリ装置。
【請求項９】
前記第１，第２のキャパシタは、そのキャパシタ膜の膜厚が、前記強誘電体セルキャパシタのキャパシタ膜の膜厚よりも厚いことを特徴とする請求項１，３または４に記載の強誘電体メモリ装置。
【請求項１０】
前記第１，第２のキャパシタは、常誘電体キャパシタであることを特徴とする請求項１，３または４に記載の強誘電体メモリ装置。
【請求項１１】
複数のワード線と、
前記複数のワード線に交差する第１，第２のビット線と、
前記複数のワード線のそれぞれにゲートが接続された複数のトランジスタ、および、前記複数のトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、その複数のメモリセルの一端が前記第１のビット線に接続され、他端が前記第２のビット線に接続された複数のセルブロックと、
前記第１，第２のビット線に、それぞれスイッチング用トランジスタを介して接続された、前記強誘電体セルキャパシタよりも膜厚なキャパシタ膜を有する強誘電体キャパシタからなる第１，第２のキャパシタと
を具備し、
前記第１，第２のキャパシタを介して、前記第１，第２のビット線に、互いに相補の関係にある第１，第２の電圧がそれぞれ印加されるようにしたことを特徴とする強誘電体メモリ装置。
【請求項１２】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記複数のセルトランジスタが、デプレッション型のＮＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項１３】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記複数のセルトランジスタが、ＰＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項１４】
前記メモリセル列と前記ビット線との間に、さらにセレクトトランジスタが設けられてなることを特徴とする請求項１２または１３に記載の強誘電体メモリ装置。
【請求項１５】
前記メモリセル列と前記プレート線との間に、さらに保護トランジスタが設けられてなることを特徴とする請求項１２または１３に記載の強誘電体メモリ装置。
【請求項１６】
前記セレクトトランジスタおよび前記保護トランジスタは、その閾値が、前記セルトランジスタの閾値よりも高く設定されてなることを特徴とする請求項１４または１５に記載の強誘電体メモリ装置。
【請求項１７】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタからなる複数のメモリセルを直列に接続してなる強誘電体メモリ装置であって、
前記複数のメモリセルの一端が、前記複数のセルトランジスタよりも閾値の高いセレクトトランジスタを介してビット線に接続され、他端がプレート線に接続されてなるとともに、
前記複数のセルトランジスタが、デプレッション型のＮＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項１８】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタからなる複数のメモリセルを直列に接続してなる強誘電体メモリ装置であって、
前記複数のメモリセルの一端がビット線に接続され、他端が、前記複数のセルトランジスタよりも閾値の高い保護トランジスタを介してプレート線に接続されてなるとともに、
前記複数のセルトランジスタが、デプレッション型のＮＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項１９】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタからなる複数のメモリセルを直列に接続してなる強誘電体メモリ装置であって、
前記複数のメモリセルの一端が、前記複数のセルトランジスタよりも閾値の高いセレクトトランジスタを介してビット線に接続され、他端がプレート線に接続されてなるとともに、
前記複数のセルトランジスタがＰＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項２０】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタからなる複数のメモリセルを直列に接続してなる強誘電体メモリ装置であって、
前記複数のメモリセルの一端がビット線に接続され、他端が、前記複数のセルトランジスタよりも閾値の高い保護トランジスタを介してプレート線に接続されてなるとともに、
前記複数のセルトランジスタがＰＭＯＳトランジスタを用いて構成されてなることを特徴とする強誘電体メモリ装置。
【請求項２１】
セルトランジスタと、このセルトランジスタに接続された強誘電体セルキャパシタとからなるメモリセルの一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記セルトランジスタと前記プレート線との間に、保護トランジスタが設けられてなることを特徴とする強誘電体メモリ装置。
【請求項２２】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記メモリセル列と前記プレート線との間に、保護トランジスタが設けられてなることを特徴とする強誘電体メモリ装置。
【請求項２３】
前記メモリセル列と前記ビット線との間にはセレクトトランジスタが設けられ、
前記セルトランジスタは、その閾値が、前記セレクトトランジスタおよび前記保護トランジスタの閾値よりも低く設定されてなることを特徴とする請求項２１または２２に記載の強誘電体メモリ装置。
【請求項２４】
前記ビット線は、前記プレート線と平行に配設されることを特徴とする請求項２１または２２に記載の強誘電体メモリ装置。
【請求項２５】
前記ビット線は、前記プレート線と垂直に配設されることを特徴とする請求項２１または２２に記載の強誘電体メモリ装置。
【請求項２６】
セルトランジスタと、このセルトランジスタに接続された強誘電体セルキャパシタとからなり、その一端がビット線に接続され、他端がプレート線に接続されたメモリセルと、
前記メモリセルの他端と前記プレート線との間に設けられた保護トランジスタと、
前記メモリセルの一端と前記ビット線との間に設けられ、その閾値が、前記セルトランジスタの閾値よりも高く設定されたセレクトトランジスタと
を具備したことを特徴とする強誘電体メモリ装置。
【請求項２７】
セルトランジスタと、このセルトランジスタに接続された強誘電体セルキャパシタとからなり、その一端がビット線に接続され、他端がプレート線に接続されたメモリセルと、
前記メモリセルの他端と前記プレート線との間に設けられた保護トランジスタと
を具備し、
前記セルトランジスタの閾値が、前記保護トランジスタの閾値よりも低く設定されていることを特徴とする強誘電体メモリ装置。
【請求項２８】
セルトランジスタと、このセルトランジスタに接続された強誘電体セルキャパシタとからなり、その一端がビット線に接続され、他端がプレート線に接続されたメモリセルと、
前記メモリセルの他端と前記プレート線との間に設けられた保護トランジスタと
を具備し、
前記ビット線が、前記プレート線と平行に配設されていることを特徴とする強誘電体メモリ装置。
【請求項２９】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタを直列に接続するとともに、その一端がビット線に接続され、他端がプレート線に接続された複数のメモリセルと、
前記複数のメモリセルの他端と前記プレート線との間に設けられた保護トランジスタと、
前記複数のメモリセルの一端と前記ビット線との間に設けられ、その閾値が、前記複数のセルトランジスタの閾値よりも高く設定されたセレクトトランジスタと
を具備したことを特徴とする強誘電体メモリ装置。
【請求項３０】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタを直列に接続するとともに、その一端がビット線に接続され、他端がプレート線に接続された複数のメモリセルと、
前記複数のメモリセルの他端と前記プレート線との間に設けられた保護トランジスタと
を具備し、
前記複数のセルトランジスタの閾値が、前記保護トランジスタの閾値よりも低く設定されていることを特徴とする強誘電体メモリ装置。
【請求項３１】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン間にそれぞれ接続された複数の強誘電体セルキャパシタを直列に接続するとともに、その一端がビット線に接続され、他端がプレート線に接続された複数のメモリセルと、
前記複数のメモリセルの他端と前記プレート線との間に設けられた保護トランジスタと
を具備し、
前記ビット線が、前記プレート線と平行に配設されていることを特徴とする強誘電体メモリ装置。
【請求項３２】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記セルキャパシタよりも上層に、導電層からなる静電バリア層が設けられてなることを特徴とする強誘電体メモリ装置。
【請求項３３】
複数のワード線のそれぞれにゲートが接続された複数のセルトランジスタ、および、前記複数のセルトランジスタのソース・ドレイン端子間にそれぞれ接続された強誘電体セルキャパシタからなる複数のメモリセルを直列に接続するとともに、そのメモリセル列の一端がビット線に接続され、他端がプレート線に接続されてなる強誘電体メモリ装置であって、
前記セルキャパシタよりも上層に、導電層からなる複数の静電バリア層が設けられてなることを特徴とする強誘電体メモリ装置。
【請求項３４】
前記静電バリア層および前記複数の静電バリア層は、ブランケット状に設けられてなることを特徴とする請求項３２または３３に記載の強誘電体メモリ装置。
【請求項３５】
前記静電バリア層および前記複数の静電バリア層には、開口部が設けられてなることを特徴とする請求項３２または３３に記載の強誘電体メモリ装置。
【請求項３６】
前記複数の静電バリア層は、それぞれ、前記開口部が上下で互いに重ならないように設けられてなることを特徴とする請求項３５に記載の強誘電体メモリ装置。
【請求項３７】
前記静電バリア層および前記複数の静電バリア層は、半導体基板あるいはウェルとコンタクトされてなることを特徴とする請求項３２または３３に記載の強誘電体メモリ装置。