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【手続補正書】
【提出日】平成16年9月6日(2004.9.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
小腸及び結腸と共にそれらを貫いて該小腸から該結腸への入口を有する内腔とを含む消化管を有する人又は下等動物における経口投与のための単位投与形態にある医薬組成物であって：
ａ．約４ｍｍ〜約１０ｍｍの最大直径を有する圧縮両凸錠剤内に組み入れられた安全かつ有効な量の急速溶解性ビサコジル；
ｂ．縁端及び鋭い曲線のない平滑錠剤表面を提供するために該錠剤に施されるｐＨ非依存性平滑化コート；及び
ｃ．少なくとも１つの内部コーティング層と１つのみの外部コーティング層を含む腸溶性ポリマーコーティング材料；
を含み、該急速溶解性ビサコジルが結腸への入口付近の箇所又は結腸内で放出され；それぞれの内部コーティング層が約５〜約６．３のｐＨで水性媒質中に溶解し始める腸溶性ポリマーであり；そして該外部コーティング層が約６．８〜約７．２のｐＨで水性媒質中に溶解し始める腸溶性ポリマーである組成物。
【請求項２】
急速溶解性ビサコジルが、微粉化ビサコジル、ビサコジルとシクロデキストリンの包接錯体、親水性基剤に担持されたビサコジル固体分散体、及び市販のビサコジル粉末からなる群から選ばれる、請求項１記載の組成物。
【請求項３】
急速溶解性ビサコジルが、一次薬物粒子への崩壊を促進して表面積を最大にすることによりビサコジルの溶解速度を高めるために、希釈剤、結合剤、滑沢剤、崩壊剤、滑剤、緩衝剤、及びそれらの混合物からなる群から選ばれる薬学的に許容できる賦形剤も含む、請求項２記載の組成物。
【請求項４】
急速溶解性ビサコジルが微粉化ビサコジルである、請求項２記載の組成物。
【請求項５】
ｐＨ非依存性平滑化コートが、スクロース、アラビアゴム、ヒドロキシプロピルセルロース、ヒドロキシプロピルメチルセルロース、ポリエチレングリコール、低粘度ヒドロキシプロピルセルロース、低粘度ヒドロキシプロピルメチルセルロース、ゼラチン、アルギン酸ナトリウム、デキストリン、オオバコ殻粉末、及びそれらの混合物からなる群から選ばれる、請求項２記載の組成物。
【請求項６】
ｐＨ非依存性平滑化コートが、スクロース、アラビアゴム、低粘度ヒドロキシプロピルセルロース、低粘度ヒドロキシプロピルメチルセルロース、ゼラチン、アルギン酸ナトリウム、デキストリン、オオバコ殻粉末、及びそれらの混合物からなる群から選ばれる、請求項５記載の組成物。
【請求項７】
平滑化コートが、圧縮コア錠剤に効果的に丸味をつけるか又は平滑化するために、タルク、ラクトース、沈降炭酸カルシウム、二酸化チタン、シリカ、微結晶性セルロース、及びそれらの混合物からなる群から選ばれる加工剤を更に含む、請求項６記載の組成物。
【請求項８】
平滑化コートの量がコア錠剤重量の約１０％〜約５０％である、請求項５記載の組成物。
【請求項９】
平滑化コートの量がコア錠剤重量の約２０％〜約４０％である、請求項８記載の組成物。
【請求項１０】
腸溶性ポリマーコーティング材料が１つの内部コーティング層を含む、請求項５記載の組成物。
【請求項１１】
内部コーティング層が、セルロースアセテートフタレート；セルロースアセテートトリメリテート；ヒドロキシプロピルメチルセルロースフタレート；ヒドロキシプロピルメチルセルロースアセテートスクシネート；ポリビニルアセテートフタレート；ポリ（メタクリル酸，メタクリル酸メチル）１：１；ポリ（メタクリル酸，アクリル酸エチル）１：１；及びそれら相溶性混合物からなる群から選ばれる、請求項１０記載の組成物。
【請求項１２】
内部コーティング層が、ポリ（メタクリル酸，メタクリル酸メチル）１：１；ポリ（メタクリル酸，アクリル酸エチル）１：１；及びそれら相溶性混合物からなる群から選ばれる、請求項１１記載の組成物。
【請求項１３】
直径が約４ｍｍであるときに、内部コーティング層が、約１２０μｍ〜約３５０μｍのコーティング厚を有するポリ（メタクリル酸，アクリル酸エチル）１：１である、請求項１２記載の組成物。
【請求項１４】
直径が約７ｍｍであるときに、内部コーティング層が、約１００μｍ〜約３００μｍのコーティング厚を有するポリ（メタクリル酸，アクリル酸エチル）１：１である、請求項１２記載の組成物。
【請求項１５】
直径が約４ｍｍであるときに、内部コーティング層が、約１１０μｍ〜約３００μｍのコーティング厚を有するポリ（メタクリル酸，メタクリル酸メチル）１：１である、請求項１２記載の組成物。
【請求項１６】
直径が約７ｍｍであるときに、内部コーティング層が、約９０μｍ〜約２５０μｍのコーティング厚を有するポリ（メタクリル酸，メタクリル酸メチル）１：１である、請求項１２記載の組成物。
【請求項１７】
外部コーティング層が、ポリ（メタクリル酸，メタクリル酸メチル）１：２、及びポリ（メタクリル酸，メタクリル酸メチル）１：１とポリ（メタクリル酸，メタクリル酸メチル）１：２との約１：１０〜約１：２の比率の混合物からなる群から選ばれる、請求項１０記載の組成物。
【請求項１８】
外部コーティング層がポリ（メタクリル酸，メタクリル酸メチル）１：２である、請求項１７記載の組成物。
【請求項１９】
外部コーティング層が約２０μｍ〜約５０μｍのコーティング厚を有する、請求項１８記載の組成物。
【請求項２０】
便通を与えるために用いる、請求項１記載の組成物。
【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】基板処理装置及び基板処理方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被処理基板に所定の処理を施すための複数の処理部と、複数の前記処理部に所定の順序で前記被処理基板を搬送する搬送機構と、複数の前記処理部のうち最後に前記被処理基板の処理が行われた処理部を記憶し、次に処理を開始する際に、前記記憶された処理部の次の順序の処理部から前記被処理基板の搬送を開始するよう前記搬送機構を制御する制御手段とを具備したことを特徴とする基板処理装置。
【請求項２】
被処理基板に所定の処理を施すための複数の処理部と、複数の前記処理部に前記被処理基板を搬送する搬送機構と、複数の前記処理部の積算処理時間を夫々記憶し、次に処理を開始する際に、前記記憶された積算処理時間の最も少ない処理部から前記被処理基板の搬送を開始するよう前記搬送機構を制御する制御手段とを具備したことを特徴とする基板処理装置。
【請求項３】
請求項２記載の基板処理装置において、前記制御手段が、前記記憶された積算処理時間の少ない処理部の順に、前記被処理基板の搬送を行うよう前記搬送機構を制御することを特徴とする基板処理装置。
【請求項４】
被処理基板に所定の処理を施すための複数の処理部と、複数の前記処理部に前記被処理基板を搬送する搬送機構と、複数の前記処理部の積算処理枚数を夫々記憶し、次に処理を開始する際に、前記記憶された積算処理枚数の最も少ない処理部から前記被処理基板の搬送を開始するよう前記搬送機構を制御する制御手段とを具備したことを特徴とする基板処理装置。
【請求項５】
請求項４記載の基板処理装置において、前記制御手段が、前記記憶された積算処理枚数の少ない処理部の順に、前記被処理基板の搬送を行うよう前記搬送機構を制御することを特徴とする基板処理装置。
【請求項６】
請求項１〜５いずれか１項記載の基板処理装置において、前記制御手段は、前記被処理基板を搬送しようとする前記処理部が、所定時間経過しても前記被処理基板を受け入れ可能とならない場合に、前記被処理基板を受け入れ可能な処理部のうち最も優先度の高い処理部に前記被処理基板を搬送するよう制御することを特徴とする基板処理装置。
【請求項７】
請求項１〜６いずれか１項記載の基板処理装置において、前記処理部が夫々ロードロック室を有し、前記搬送機構が、前記ロードロック室に前記被処理基板を搬送するよう構成されていることを特徴とする基板処理装置。
【請求項８】
請求項１，２，４いずれか１項記載の基板処理装置において、前記複数の処理部が同一の処理を施すことを特徴とする基板処理装置。
【請求項９】
被処理基板に所定の処理を施すための複数の処理部と、複数の前記処理部に所定の順序で前記被処理基板を搬送する搬送機構とを具備した基板処理装置を用いた基板処理方法において、
複数の前記処理部の積算処理時間を夫々記憶し、次に処理を開始する際に、前記記憶された積算処理時間の最も少ない処理部から前記被処理基板の搬送を開始することを特徴とする基板処理方法。
【請求項１０】
請求項９記載の基板処理方法において、
前記記憶された積算処理時間の少ない処理部の順に、前記被処理基板の搬送を行うことを特徴とする基板処理方法。
【請求項１１】
請求項１０記載の基板処理方法において、
前記被処理基板を搬送しようとする前記処理部が、所定時間経過しても前記被処理基板を受け入れ可能とならない場合に、前記被処理基板を受け入れ可能な処理部のうち最も優先度の高い処理部に前記被処理基板を搬送することを特徴とする基板処理方法。
【請求項１２】
請求項９記載の基板処理方法において、
前記処理部がロードロック室を有し、前記搬送機構が、前記ロードロック室に前記被処理基板を搬送することを特徴とする基板処理方法。
【請求項１３】
請求項９記載の基板処理方法において、
前記複数の処理部が同一の処理を施すことを特徴とする基板処理方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハや液晶表示装置用のガラス基板等の被処理基板に成膜やエッチング等の処理を施す基板処理装置及び基板処理方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明は、かかる従来の事情に対処してなされたもので、各処理部の使用頻度を均一化することができ、メンテナンスサイクルや処理部内の部品の消耗度に差が生じることを抑制することのできる基板処理装置及び基板処理方法を提供しようとするものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、請求項７記載の発明は、請求項１〜６いずれか１項記載の基板処理装置において、前記処理部が夫々ロードロック室を有し、前記搬送機構が、前記ロードロック室に前記被処理基板を搬送するよう構成されていることを特徴とする。また、請求項８記載の発明は、 請求項１，２，４いずれか１項記載の基板処理装置において、前記複数の処理部が同一の処理を施すことを特徴とする基板処理装置。
また、請求項９記載の発明は、被処理基板に所定の処理を施すための複数の処理部と、複数の前記処理部に所定の順序で前記被処理基板を搬送する搬送機構とを具備した基板処理装置を用いた基板処理方法において、複数の前記処理部の積算処理時間を夫々記憶し、次に処理を開始する際に、前記記憶された積算処理時間の最も少ない処理部から前記被処理基板の搬送を開始することを特徴とする。
また、請求項１０記載の発明は、請求項９記載の基板処理方法において、前記記憶された積算処理時間の少ない処理部の順に、前記被処理基板の搬送を行うことを特徴とする。
また、請求項１１記載の発明は、請求項１０記載の基板処理方法において、前記被処理基板を搬送しようとする前記処理部が、所定時間経過しても前記被処理基板を受け入れ可能とならない場合に、前記被処理基板を受け入れ可能な処理部のうち最も優先度の高い処理部に前記被処理基板を搬送することを特徴とする。
また、請求項１２記載の発明は、請求項９記載の基板処理方法において、前記処理部がロードロック室を有し、前記搬送機構が、前記ロードロック室に前記被処理基板を搬送することを特徴とする。
また、請求項１３記載の発明は、請求項９記載の基板処理方法において、前記複数の処理部が同一の処理を施すことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
【発明の効果】
以上説明したように、本発明の基板処理装置及び基板処理方法によれば、各処理部の使用頻度を均一化することができ、メンテナンスサイクルや処理部内の部品の消耗度に差が生じることを抑制することができる。
【手続補正書】
【提出日】平成17年4月5日(2005.4.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウエハ外周端に形成された切欠部を検出するアライナ装置において、ウエハ外周端の一部を保持する第１保持機構と、該第１保持機構による保持位置とは異なるウエハ外周端の一部を保持する第２保持機構と、前記第１保持機構及び第２保持機構によりそれぞれ保持されたウエハの外周端に光を投光し、ウエハの外周端を撮像する撮像手段と、該撮像手段により撮像された少なくとも一方の画像を処理して前記切欠部を検出する画像処理手段と、を備えることを特徴とするアライナ装置。
【請求項２】
請求項１のアライナ装置において、前記第１保持機構又は第２保持機構により保持されたウエハを回転する回転手段と、前記検出手段の検出結果に基づいて前記回転手段を制御する制御手段と、を備えることを特徴とするアライナ装置。
【請求項３】
ウエハ外周端の一部を保持する搬送機構により受け渡されたウエハの外周端に形成された切欠部を検出するアライナ装置において、前記搬送機構による保持位置とは異なるウエハ外周端の一部を保持する保持機構と、前記保持機構及び搬送機構によりそれぞれ保持されたウエハの外周端を撮像し該撮像された少なくとも一方の画像に基づいて前記切欠部を検出する検出手段と、を備えることを特徴とするアライナ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明は以下のような構成を備えることを特徴とする。
（１）  ウエハ外周端に形成された切欠部を検出するアライナ装置において、ウエハ外周端の一部を保持する第１保持機構と、該第１保持機構による保持位置とは異なるウエハ外周端の一部を保持する第２保持機構と、前記第１保持機構及び第２保持機構によりそれぞれ保持されたウエハの外周端に光を投光し、ウエハの外周端を撮像する撮像手段と、該撮像手段により撮像された少なくとも一方の画像を処理して前記切欠部を検出する画像処理手段と、を備えることを特徴とする。
（２）  （１）のアライナ装置において、前記第１保持機構又は第２保持機構により保持されたウエハを回転する回転手段と、前記検出手段の検出結果に基づいて前記回転手段を制御する制御手段と、を備えることを特徴とする。
（３）  ウエハ外周端の一部を保持する搬送機構により受け渡されたウエハの外周端に形成された切欠部を検出するアライナ装置において、前記搬送機構による保持位置とは異なるウエハ外周端の一部を保持する保持機構と、前記保持機構及び搬送機構によりそれぞれ保持されたウエハの外周端を撮像し該撮像された少なくとも一方の画像に基づいて前記切欠部を検出する検出手段と、を備えることを特徴とする。
【手続補正書】
【提出日】平成16年10月20日(2004.10.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理回路に組み込まれ、前記論理回路に供給されるテストパターンを発生するテストパターン発生器および前記論理回路から出力されるテスト結果を圧縮する圧縮器を含み、前記論理回路をテストするテスト回路と、
前記論理回路のテスト時に、前記テストパターンをカウントするパターンカウンタと、
前記論理回路のテスト時に、故障を検出した場合にその故障に対応するテストパターンのステップ情報を半導体集積回路外部へ出力し、前記パターンカウンタから前記故障を検出した時のカウント信号を前記半導体集積回路外部へ出力させる故障情報出力回路
とを具備することを特徴とする半導体集積回路。
【請求項２】
前記故障情報出力回路は、
前記テストパターン毎に前記圧縮器から出力される圧縮値と期待値とを比較し、不一致検出時にフェイルフラグを出力する比較回路と、
前記比較回路から出力されるフェイルフラグを半導体集積回路外部に出力する第１の外部端子と、
前記パターンカウンタが前記フェイルフラグを受けた時に前記パターンカウンタから出力されるパターンカウント信号を半導体集積回路外部に出力する第２の外部端子
とを具備することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記論理回路は、複数のスキャンチェーンを有し、前記各スキャンチェーンは直列接続された複数のレジスタを有することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
回路データと第１の制御ファイルとが供給され、前記回路データと前記第１の制御ファイルとから必要なロジックBIST回路のデータを生成する第１の生成部と、
前記回路データと前記第１の生成部により生成されたロジックBIST回路のデータと第２の制御ファイルとが供給され、前記回路データに前記ロジックBIST回路のデータを挿入したロジックBIST回路挿入後の回路データと、ロジックBIST動作を行うためのテストパターンと、ロジックBIST回路やテストパターンの関連情報を生成する第２の生成部
とを具備することを特徴とする半導体集積回路の設計支援装置。
【請求項５】
半導体集積回路に搭載されている論理回路にテストパターンを供給し、
前記論理回路から出力されるデータと前記テストパターンに対応する期待値とを比較し、
前記比較の結果、前記データと前記期待値とが不一致である場合、故障に対応するテストパターンのステップ情報をフェイルログとして前記半導体集積回路外部のテスタへ出力し、
前記テスタで前記フェイルログに基づき故障を検出する
ことを特徴とする半導体集積回路のテスト方法。
【手続補正書】
【提出日】平成17年2月24日(2005.2.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置され、浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイを有する、メモリセル領域と、
前記メモリセル領域の上方に配置され、前記メモリセル領域を覆うＴｉ含有バリアと、
前記Ｔｉ含有バリア上、または上方に配置されたパッシベーション層とを有する不揮発性半導体記憶装置。
【請求項２】
さらに、前記半導体基板上の前記メモリセル領域以外の領域に配置され、Ｔｉ含有配線層を備える、周辺回路領域を有し、
前記Ｔｉ含有バリアは、前記Ｔｉ含有配線層と同一層で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記Ｔｉ含有バリアは、前記メモリセル領域面積の少なくとも９０％以上を覆うことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記Ｔｉ含有バリアは、スリットのある平面パターン形状を有することを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記スリットは、前記メモリセル領域のワード線、もしくはビット線に平行なラインパターンを有することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記スリットは、前記メモリセル領域の選択ゲートトランジスタ上方を通過するラインパターンを有することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記Ｔｉ含有バリアは、チタン、窒化チタン、チタンシリサイドの少なくともいずれかを含むＴｉ含有膜を有することを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上のメモリセル領域にメモリセル構造を形成するとともに、前記半導体基板上の前記メモリセル領域以外の周辺回路領域に、素子構造を形成する工程と、
前記メモリセル構造および前記素子構造を覆う層間絶縁層を形成する工程と、
前記層間絶縁層上に、Ｔｉ含有導電膜を形成する工程と、
前記Ｔｉ含有導電膜を選択的にエッチングすることにより、前記周辺回路領域上方にはＴｉ含有配線層を形成するとともに、前記メモリセル領域上方には、前記メモリセル領域を覆うＴｉ含有バリアを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
さらに、前記Ｔｉ含有配線層および前記Ｔｉ含有バリアの上、もしくはその上方にパッシベーション層を形成する工程を有することを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記パッシベーション層を形成する工程は、
プラズマＣＶＤ法を用いてＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤ法を用いてシリコン窒化膜を形成する工程とを有することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【手続補正書】
【提出日】平成17年5月9日(2005.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子素子と、
該電子素子に結合された第１のチップであって、該第１のチップは多重の選択的機能を有し、該選択的機能の１つは前記チップと前記電子素子との間の電気的結合により選択される該チップと、
を備えるチップパッケージ。
【請求項２】
前記電子素子が他のチップを備える請求項１に記載のチップパッケージ。
【請求項３】
前記電子素子がテスト素子を含む請求項１に記載のチップパッケージ。
【請求項４】
内部回路と、
ＥＳＤ保護回路を有する第１のインターフェースと、
ＥＳＤ保護回路を有さない第２のインターフェースと、
該第１のインターフェースと内部回路との電気的結合または該第２のインターフェースと該内部回路との電気的結合を選択可能なモード・セレクタと、
を備えるチップ。
【請求項５】
内部回路と、
駆動回路を有する第１のインターフェースと、
駆動回路を有さない第２のインターフェースと、
該第１のインターフェースと内部回路との電気的結合または該第２のインターフェースと該内部回路との電気的結合を選択可能なモード・セレクタと、
を備えるチップ
【請求項６】
内部回路と、
レシーバ回路を有する第１のインターフェースと、
レシーバ回路を有さない第２のインターフェースと、
該第１のインターフェースと内部回路との電気的結合または該第２のインターフェースと該内部回路との電気的結合を選択可能なモード・セレクタと、
を備えるチップ
【請求項７】
内部回路と、
テスト回路を有する第１のインターフェースと、
テスト回路を有さない第２のインターフェースと、
該第１のインターフェースと内部回路との電気的結合または該第２のインターフェースと該内部回路との電気的結合を選択可能なモード・セレクタと、
を備えるチップ
【請求項８】
内部回路と外部回路との間の電気的経路を含み、該電気的経路がＥＳＤ保護回路に電気的に結合されていないチップ。
【請求項９】
内部回路と外部回路との間の電気的経路を含み、該電気的経路がレシーバ回路に電気的に結合されていないチップ。
【請求項１０】
内部回路と外部回路との間の電気的経路を含み、該電気的経路が駆動回路に電気的に結合されていないチップ。
【手続補正書】
【提出日】平成17年3月30日(2005.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
カム機構で開閉する複数の爪の間にワークを挟持して厚さの異なる前記ワークを搬送する工程を有する半導体装置の製造方法であって、
前記カム機構では、前記厚さの異なるワークに対応して前記ワークの挟持に際しての待機位置から挟持位置までの爪ストロークが異なるように設定された複数の爪用待機位置接点が、爪用カムのカム面に設定されており、前記厚さの異なるワークの搬送において前記複数の爪用待機位置接点のうちの１つを選択して前記ワークを搬送することを特徴とする半導体装置の製造方法。
【請求項２】
カム機構で上下する上爪と下爪との間にワークを挟持して厚さの異なる前記ワークを搬送する工程を有する半導体装置の製造方法であって、
前記カム機構では、前記厚さの異なるワークに対応して前記ワークの挟持に際しての待機位置から挟持位置までの上爪ストロークが異なるように設定された複数の上爪用待機位置接点が、上爪用カムのカム面に設定されており、前記厚さの異なるワークの搬送において前記複数の上爪用待機位置接点のうちの１つを選択して前記ワークを搬送することを特徴とする半導体装置の製造方法。
【請求項３】
カム機構で上下する上爪と下爪との間にワークを挟持して厚さの異なる前記ワークを搬送する工程を有する半導体装置の製造方法であって、
前記カム機構では、前記厚さの異なるワークに対応して前記ワークの挟持に際しての待機位置から挟持位置までの上爪ストロークが異なるように設定された複数の上爪用待機位置接点が上爪用カムのカム面に設定されている上爪を有し、
前記上爪用カムと下爪用カムとは、カム軸が共用されており、前記厚さの異なるワークの搬送において前記複数の上爪用待機位置接点のうちの１つを選択して前記ワークを搬送することを特徴とする半導体装置の製造方法。
【請求項４】
カム機構で上下する上爪と下爪との間にワークを挟持して厚さの異なる前記ワークを搬送する機能を有する半導体製造装置を用いる半導体装置の製造方法であって、
前記カム機構では、前記厚さの異なるワークに対応して前記ワークの挟持に際しての待機位置から挟持位置までの上爪ストロークが異なるように設定された複数の上爪用待機位置接点が上爪用カムのカム面に設定されている上爪を有しており、前記厚さの異なるワークの搬送において前記複数の上爪用待機位置接点のうちの１つを選択して前記ワークを搬送し、
前記半導体製造装置において、半導体チップを前記ワーク上に移載してワーク上に接着することを特徴とする半導体装置の製造方法。
【請求項５】
カム機構で上下する上爪と下爪との間にワークを挟持して厚さの異なる前記ワークを搬送する機能を有する半導体製造装置であって、
前記カム機構では、前記厚さの異なるワークに対応して前記ワークの挟持に際しての待機位置から挟持位置までの上爪ストロークが異なるように設定された複数の上爪用待機位置接点が上爪用カムのカム面に設定されている上爪を有しており、前記厚さの異なるワークの搬送において前記複数の上爪用待機位置接点のうちの１つを選択して前記ワークを搬送することを特徴とする半導体製造装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
かかる構成のグリップ搬送機構では、リードフレームを挟持する上爪、下爪の待機位置
は、次の２つのいずれかの方法で設定されている。すなわち、待機位置に相当する爪開高
さを、そのダイボンダでの使用が想定される最大厚さのリードフレームの厚さにクリアラ
ンスを加えた高さに予め一律に設定しておく方法と、厚さの異なるリードフレーム毎にそ
の厚さにクリアランスを加えた高さに、都度設定替えをする方法とがある。また特開２０
０１−２８４３７２号公報、特開２００１−３１３２９９号公報にはカムに小径部分と大
径部分を形成して、上爪と下爪によるクランプを行う開示がある。特開２００３−２２４
１１４８号公報（特願２００２−２２１３３号）には爪の押さえアームを上下させる偏心
カムの開示がある。
【手続補正書】
【提出日】平成17年5月10日(2005.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
請求項２または３の高周波水晶振動子の製造方法において、フッ化水素酸とフッ化アンモニウムの混合液におけるフッ化アンモニウムの比を４０〜７０％としてエッチングすることを特徴とする高周波水晶振動子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明は、従来の両面ラップ盤を最大限に活用すること、半導体製造技術は投資の面で無理があるので採用しないこと、水晶ブランクをエッチング技術と既存の技術を組み入れて薄くし、高周波（１００〜１５５ＭＨｚ）の水晶振動子を作製する加工技術を、振動子としての性能を劣化させない、すなわち水晶表面の凹凸の変化を最小限に押さえるようにＨＦ、ＮＨ４Ｆ溶液の濃度を最適化し、均一で効率的な湿式エッチングを可能にする方法と装置を提供しようとするものである。特にエッチングにより水晶のブランクのポリッシュ面が荒れないように、かつ発振レベルが低下しないようなエッチングを可能とする方法と装置を提供することを目的とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
同請求項５に係るものは、上記目的を達成するために、請求項２または３の高周波水晶振動子の製造方法において、フッ化水素酸とフッ化アンモニウムの混合液におけるフッ化アンモニウムの比を４０〜７０％としてエッチングすることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図３は、水晶薄片（初期厚さ：６５μｍ）をＨＦとＮＨ４Ｆの混合溶液により室温でエッチングし、エッチング時間依存性を調べた結果を示す図である。ＨＦ：ＮＨ４Ｆ＝９：１の水溶液では、時間当たり０．６９４μｍの速度でエッチングが進行している。液温を上昇させればエッチング速度は急激に増加する（一般的には液温が１０度上がれば反応速度は倍になると言われている）。一方ＮＨ４Ｆの比率を増やしＨＦ：ＮＨ４Ｆ＝５：５とするとエッチング速度が減少する。しかし、微分干渉顕微鏡による観察結果では、表面の平滑さ（凹凸）はエッチング速度が小さいほど改善されている（図７に示す）。
【手続補正書】
【提出日】平成17年5月13日(2005.5.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定周波数の第１のパルス信号を発生する発振手段と、前記第1のパルス信号を分周して第2のパルス信号を発生する分周手段と、前記第2のパルス信号のパルスを入力してパルスエッジを遅延させる遅延手段と、周波数指令に基づいて前記分周手段に対する分周率指令及び、前記遅延手段に対する遅延指令を算出してそれぞれ設定する演算手段とを有する離散的に周波信号を生成可能なパルス生成回路において、
前記遅延手段は、前記遅延指令に基づいて所定のタイミングで順次シリアル信号を発生するシリアル信号発生手段と、該シリアル信号波形を入力とするローパスフィルタ手段と、該ローパスフィルタ手段の出力を所定レベルと比較する比較手段と、該比較手段の比較結果に基づいて１つ以上のパルス信号を生成するパルス生成手段を有することを特徴とするパルス生成回路。
【請求項２】
前記シリアル信号発生手段の出力する信号は、上記ローパスフィルタ手段の出力信号が遅延時間に対応する電圧に設定されるまでの電圧発生区間と、この電圧を時間に変換するまでの電圧時間変換区間の２つからなることを特徴とする請求項１に記載のパルス生成回路。
【請求項３】
前記電圧発生区間は、上記シリアル信号発生手段から遅延時間に対応する２進表記のデータを所定のタイミングで順次出力することを特徴とする請求項２に記載のパルス生成回路。
【請求項４】
前記２進表記のデータは、遅延時間に比例する値に−1を掛けた値であることを特徴とする請求項３に記載のパルス生成回路。
【請求項５】
前記電圧時間変換区間は、前記電圧発生区間で前記ローパスフィルタ手段によって最終的に出力された電圧を半分にするために、前記シリアル信号発生手段から所定時間の間第１のレベルを出力すると共に、この所定時間以降には第２のレベルとすることを特徴とする請求項２、３または４に記載のパルス生成回路。
【請求項６】
前記ローパスフィルタ手段の定数は、該ローパスフィルタへのステップ入力信号に対して該ローパスフィルタの出力信号が上記所定のタイミングに相当する時間で該ステップ入力信号に対して１／２のレベルに到達するように設定されることを特徴とする請求項１から５のいずれかに記載のパルス生成回路。
【請求項７】
前記シリアル信号発生手段は、ワンチップマイコン等で用いられるシリアル通信手段用ユニットであって、該シリアル通信手段は該ワンチップマイコンで演算された分周率に従って、該ワンチップマイコンに内蔵されたタイマーユニットから順次発生するタイミングで起動され、該ワンチップマイコンの演算結果に基いた遅延データをシリアルデータに変換して出力することを特徴とする請求項１から６のいずれかに記載のパルス発生回路。
【請求項８】
前記電圧発生区間において発生した電圧を検出する電圧検出手段と、該電圧検出手段で検出された電圧と所望の値とを比較し、許容範囲を超えていたらシリアル送信データを補正する補正手段を持つことを特徴とする請求項１から７のいずれかに記載のパルス生成回路。
【請求項９】
予め前記シリアル信号発生手段からいくつかのシリアルデータを送信してローパスフィルタを通過して出力される電圧を測定し、あらかじめ求められている遅延時間と、電圧発生区間の電圧の関係から求められる所望遅延量に対する電圧に対応するシリアルデータを決定することを特徴とする請求項１から８のいずれかに記載のパルス生成回路。
【請求項１０】
電気−機械エネルギー変換素子により振動が励起される振動体と、該振動によって該振動体に接触する接触体と該振動体とを相対移動させる振動型アクチュエータの駆動回路に於いて、
請求項１から９のいずれかに記載のパルス発生手段と、該パルス発生手段の出力パルスと前記発振手段の出力信号に同期して複数の位相の異なるパルスを発生する駆動パルス発生手段と、前記駆動パルス発生手段の出力信号が入力され増幅された交流電圧を振動型アクチュエータに印加する電力増幅手段からなることを特徴とする振動型アクチュエータの駆動回路。
【手続補正書】
【提出日】平成17年4月28日(2005.4.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
以下、図１に示す音声信号切換え装置の機能を説明する。入力１１、入力１２、入力１３、及び入力１５の各音声信号は、ＢＵＳ１上で加算され（但し、スイッチＳＷ１５１、ＳＷ２、ＳＷ３がＯＮの場合）、出力２１として取り出される。また、入力１１、入力１２、入力１３、入力１５の各音声信号は、ＢＵＳ２上で加算され（但し、スイッチＳＷ１，ＳＷ３，ＳＷ１５２がＯＮの場合）、出力２２として取り出される。さらに、入力１１、入力１２、入力１３、入力１５の各音声信号は、ＢＵＳ３上で加算される（但し、スイッチＳＷ１１〜ＳＷ１５がＯＮの場合）。ＢＵＳ３は、フルアサイン系統の加算を行うためのバスである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１〜２ ＢＵＳ
３ ＢＵＳ（フルアサイン系統）
５ パターンスイッチ
１１〜１３ 入力
１５ 入力（フルアサイン系統）
２１〜２３ 出力
ＳＷ１〜ＳＷ４ スイッチ
ＳＷ３１ スイッチ
ＳＷ１１〜ＳＷ１５ スイッチ（フルアサイン系統）
ＳＷ１５１〜ＳＷ１５３ スイッチ（フルアサイン系統）
【手続補正書】
【提出日】平成17年4月21日(2005.4.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体基板、半導体素子、および半導体素子の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
上記炭化珪素基板の上に設けられた炭化珪素からなるエピタキシャル層とを有する半導体基板において、
上記炭化珪素基板中に生じている結晶欠陥のうちの少なくとも１つは、少なくとも前記結晶欠陥の上部が上記エピタキシャル層の原料によって埋められていることを特徴とする半導体基板。
【請求項２】
炭化珪素基板と、
上記炭化珪素基板の上に設けられた炭化珪素からなるエピタキシャル層と、
上記エピタキシャル層の上方に設けられた電極とを有する半導体素子において、
上記炭化珪素基板中のうち上記電極の下方に位置する領域中の結晶欠陥のうちの少なくとも１つは、少なくとも上部が上記エピタキシャル層の原料によって埋められていることを特徴とする半導体素子。
【請求項３】
請求項２に記載の半導体素子であって、
上記結晶欠陥のうちの少なくとも１つはマイクロパイプまたは転位であり、上記マイクロパイプまたは転位は上記エピタキシャル層の原料により埋められていることを特徴とする半導体素子。
【請求項４】
請求項２または３に記載の半導体素子であって、
上記結晶欠陥の大きさは、直径１ｎｍから５０μｍの範囲内であることを特徴とする半導体素子。
【請求項５】
請求項２〜４のうちいずれか１つに記載の半導体素子であって、
上記炭化珪素基板の不純物濃度が１×１０18ｃｍ-3以上であることを特徴とする半導体素子。
【請求項６】
請求項２〜５のうちいずれか１つに記載の半導体素子であって、
上記炭化珪素基板の面のうち上記エピタキシャル層と接する面が（ 0 0 0 1 )シリコン面，( 0 0 0 -1 )カーボン面、またはそれらの面のいずれか１つから１０度以内に傾いた面であることを特徴とする半導体素子。
【請求項７】
請求項２〜６のうちいずれか１つに記載の半導体素子であって、
上記エピタキシャル層の厚さが５μｍ以上であることを特徴とする半導体素子。
【請求項８】
請求項２〜７のうちいずれか１つに記載の半導体素子であって、
上記半導体素子は、整流作用またはスイッチング作用を有する半導体素子であって、電流を遮断する状態における漏れ電流密度が、絶対値２００Ｖの電圧印加時において、１×１０-3Ａ／ｃｍ2以下であることを特徴とする半導体素子。
【請求項９】
請求項２〜８のうちいずれか１つに記載の半導体素子であって、
上記結晶欠陥は、上記炭化珪素基板から上記炭化珪素エピタキシャル層に延びており、上記エピタキシャル層において埋められていることを特徴とする半導体素子。
【請求項１０】
請求項２〜８のうちいずれか１つに記載の半導体素子であって、
上記結晶欠陥は、上記炭化珪素基板において埋められていることを特徴とする半導体素子。
【請求項１１】
結晶欠陥を有する炭化珪素基板と、上記炭化珪素基板の上に設けられた炭化珪素からなるエピタキシャル層と、上記エピタキシャル層の上方に設けられた電極とを有する半導体素子の製造方法であって、
第１温度から、上記第１温度より高温であり，上記エピタキシャル層の成長温度である第２温度までの範囲内のうち少なくとも一部の温度において上記炭化珪素基板の上に上記エピタキシャル層の原料を供給する工程（ａ）と、
上記第２温度において、上記炭化珪素基板の上に原料を供給することにより上記エピタキシャル層を成長させる工程（ｂ）と、
上記エピタキシャル層の上に、上記電極を形成する工程（ｃ）と
を備える半導体素子の製造方法。
【請求項１２】
請求項１１に記載の半導体素子の製造方法であって、
上記工程（ａ）では、上記第１温度と上記第２温度との差は１００℃以上であることを特徴とする半導体素子の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は炭化珪素（ＳｉＣ）を用いた高耐圧の炭化珪素半導体基板、炭化珪素半導体素子、および炭化珪素半導体素子の製造方法に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
本発明の半導体基板は、炭化珪素基板と、上記炭化珪素基板の上に設けられた炭化珪素からなるエピタキシャル層とを有する半導体基板において、上記炭化珪素基板中に生じている結晶欠陥のうちの少なくとも１つは、少なくとも前記結晶欠陥の上部が上記エピタキシャル層の原料によって埋められていることを特徴とする。
また、本発明の半導体素子は、炭化珪素基板と、上記炭化珪素基板の上に設けられた炭化珪素からなるエピタキシャル層と、上記エピタキシャル層の上方に設けられた電極とを有する半導体素子において、上記炭化珪素基板中のうち上記電極の下方に位置する領域中の結晶欠陥のうちの少なくとも１つは、少なくとも上部が上記エピタキシャル層の原料によって埋められていることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【発明の実施の形態】
以下に、本発明の実施形態における炭化珪素半導体基板、炭化珪素半導体素子、およびこの製造方法について、図１（ａ）〜図４を参照しながら説明する。ここでは、炭化珪素（ＳｉＣ）エピタキシャル層を有するショットキーダイオードを例として説明する。
【手続補正書】
【提出日】平成17年2月23日(2005.2.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体からなる支持層と、
この支持層の表面層に不純物が導入されて形成された拡散層と、
この拡散層上に配設された埋め込み絶縁層と、
前記埋め込み絶縁層上に配設された島状の活性層と、
前記活性層内に形成されたチャネル領域と、
前記チャネル領域を挟むように前記活性層内に形成されたソース及びドレイン領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上、且つ前記島状の活性層の側面に形成され、前記チャネル領域，ソース及びドレイン領域と絶縁分離されたゲート電極と、
前記活性層に接続された電極とを具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
半導体基板内に形成されたチャネル領域と、
この半導体基板のチャネル領域上に形成されたフロントゲート絶縁膜と、
このフロントゲート絶縁膜上に形成されたフロントゲート電極と、
前記チャネル領域を挟むように記半導体基板内に形成されたソース及びドレイン領域と、
前記フロントゲート電極に対向して前記半導体基板内に形成され、フロントゲート電極と電気的に接続し、フロントゲート電極と仕事関数が異なるバックゲート電極と、
前記フロントゲート絶縁膜に対向する前記バックゲート電極表面に形成されたバックゲート絶縁膜とを具備してなることを特徴とする半導体装置。
【請求項３】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体からなる支持基板、埋め込み絶縁膜、半導体層が順次積層されたＳＯＩ基板を用意する工程と、
前記埋め込み絶縁膜に接する支持基板の表面層に不純物を導入して拡散層を形成する工程と、
前記ＭＩＳＦＥＴのソース及びドレイン領域、並びにチャネル領域を含む領域を除いた前記半導体層を選択エッチングして、内部にソース及びドレイン領域、並びにチャネル領域が形成される上部構造を形成する工程と、
前記上部構造の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の側部に露出する前記半導体層を選択エッチングして前記埋め込み絶縁膜を露出させて、前記上部構造の下部に、前記支持基板主面に対して平行な断面積が該上部構造より大きい下部構造を形成する工程と、
前記下部構造，上部構造及び前記側壁絶縁膜の周囲の前記埋め込み絶縁膜上に、絶縁層を形成する工程と、
前記上部構造上の前記ＭＩＳＦＥＴのゲート電極が形成される領域にダミーゲートを形成する工程と、
前記ダミーゲートが覆われていない前記上部構造内に不純物を選択導入して、ソース及びドレイン領域を形成する工程と、
前記ダミーゲートの周囲に層間絶縁膜を形成する工程と、
前記ダミーゲートを選択除去し、側壁が前記層間絶縁膜で構成され、前記チャネル領域が露出するゲート溝を形成する工程と、
前記ゲート溝底部に露出するチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート溝の底の一部のゲート絶縁膜、絶縁層をエッチングして、前記下部構造の側面の一部を露出させる穴を形成する工程と、
前記ゲート溝および穴内にゲート電極を形成する工程と、
前記層間絶縁膜，絶縁層及び埋め込み絶縁膜の一部をエッチングして、前記拡散層に接続するコンタクトホールを形成する工程と、
前記コンタクトホール内に、上層配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板の内部に空洞を形成する工程と、
前記半導体基板に前記空洞に接続するホールを形成する工程と、
前記空洞及びホールの表面に露出する半導体基板の表面にバックゲート絶縁膜を形成する工程と、
表面が前記バックゲート絶縁膜で覆われた前記空洞及びホール内にバックゲート電極を形成する工程と、
前記半導体基板上の前記ＭＩＳＦＥＴのゲート電極が形成される領域にダミーゲートを形成する工程と、
前記ダミーゲートが覆われていない前記半導体基板内に不純物を導入して、ソース及びドレイン領域を形成する工程と、
前記ダミーゲート周囲に層間絶縁膜を形成する工程と、
前記ダミーゲートを選択除去し、側壁が前記層間絶縁膜で構成され、前記半導体基板及びバックゲート電極が露出するゲート溝を形成する工程と、
前記ゲート溝の底面にフロントゲート絶縁膜を形成する工程と、
前記ゲート溝底面の前記フロントゲート絶縁膜の一部をエッチングして、前記バックゲート電極に接続するコンタクトホールを形成する工程と、
前記ゲート溝及びコンタクトホール内に、前記バックゲート電極と仕事関数が異なるフロントゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板の内部に空洞を形成する工程と、
前記半導体基板に前記空洞に接続するホールを形成する工程と、
前記空洞及びホールの表面に露出する半導体基板の表面にバックゲート絶縁膜を形成する工程と、
表面が前記バックゲート絶縁膜で覆われた前記空洞及びホール内にバックゲート電極を形成する工程と、
前記半導体基板上の前記ＭＩＳＦＥＴのゲート電極が形成される領域にフロントゲート絶縁膜を形成する工程と、
前記フロントゲート絶縁膜上に、前記バックゲート電極と仕事関数が異なるフロントゲート電極を形成する工程と、
前記フロントゲート電極で覆われていない前記半導体基板内に不純物を選択導入する工程と、
前記フロントゲート電極及びフロントゲート絶縁膜の一部をエッチングし、前記バックゲート電極に接続するコンタクトホールを形成する工程と、
前記コンタクトホール内及びフロントゲート電極上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上部に、結晶性半導体膜領域を形成する工程、
前記複数の結晶性半導体膜領域を覆って第１の絶縁膜を形成する工程、
前記第１の絶縁膜層の所望位置に第一のゲート層からなる第１のゲート電極を形成する工程、
次いで、当該基板の上部に第２の絶縁膜層を形成する工程、
前記第２の絶縁膜層の所望位置に第２のゲート電極となす為の導体膜からなる第二のゲート層を形成する工程、
Ｎ型トランジスタを構成する為の前記結晶性半導体膜領域に、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介してＮ型不純物を注入し、当該Ｎ型トランジスタの第１及び第２の不純物領域を形成する工程、
Ｐ型トランジスタを構成する為の前記結晶性半導体膜領域に、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介してＰ型不純物を注入し、当該Ｐ型トランジスタの第１及び第２の不純物領域を形成する工程、を少なくとも有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
基板の上部に、結晶性半導体膜領域を形成する工程、
前記複数の結晶性半導体膜領域を覆って第１の絶縁膜を形成する工程、
前記第１の絶縁膜層の所望位置にＮ型トランジスタの第１のゲート電極及びＰ型トランジスタの第１のゲート電極を形成する工程、
次いで、当該基板の上部に第２の絶縁膜層を形成する工程、
前記第２の絶縁膜層の所望位置に第２のゲート電極となす為の導体層を形成する工程、
前記導体層の所望領域を、少なくともＮ型トランジスタの第２のゲート電極に加工する工程、
前記第２のゲート電極を有するＮ型トランジスタに対応する半導体領域に、前記第２のゲート電極の領域より大なる領域をマスク領域として、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介してＮ型不純物を注入する工程を有して、当該Ｎ型トランジスタの第１及び第２の不純物領域を形成する工程、
前記導体層の所望領域を、少なくともＰ型トランジスタの第２のゲート電極に加工する工程、
Ｐ型トランジスタを構成する前記結晶性半導体膜領域に、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介してＰ型不純物を注入する工程を有して、当該Ｐ型トランジスタの第１及び第２の不純物領域を形成する工程、を少なくとも有し、
前記第１のゲート電極層を第１の電極とし、前記第１の絶縁膜をゲート絶縁膜として有する第１のＮ型薄膜トランジスタ及び第１のＰ型薄膜トランジスタと、前記第２のゲート電極層を第２のゲート電極として、前記第１の絶縁膜と前記第２の絶縁膜の積層をゲート絶縁膜として有する第２のＮ型薄膜トランジスタ及び第２のＰ型薄膜トランジスタとを形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
当該Ｎ型トランジスタの第１及び第２の不純物領域を形成する前記工程は、
当該Ｎ型トランジスタを構成する前記結晶性半導体膜領域に対して、前記第１のゲート電極の領域及び、前記第２の電極に対応して前記第２の電極の領域より大なる領域とをマスク領域として、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の不純物濃度でＮ型不純物を注入する工程と、
当該Ｎ型トランジスタを構成する前記結晶性半導体膜領域に対して、前記第１のゲート電極の領域と、前記第２のゲート電極の領域とをマスク領域として、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介して、前記第１の不純物濃度より低い不純物濃度の第２の不純物濃度でＮ型不純物を注入する工程とを、有することを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記第２の電極が、複数の導体層の積層であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記第２の電極が、複数の導体層の積層であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記基板が透光性絶縁基板であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記基板が透光性絶縁基板であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記第１のゲート電極はその端部が順テーパ状に形成されていることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記第１のゲート電極はその端部が順テーパ状に形成されていることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項１６】
前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項１７】
前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項１８】
絶縁基板上に、互いに交差して配置された複数の第１の配線及び複数の第２の配線と、この第１の配線及び第２の配線の交差部近傍に設けられた画素と、信号を保持する為の容量と、画素に対するスイッチ部と、当該装置の駆動の為の駆動回路部の一部又は全体とを少なくとも有し、
前記スイッチ部は、第１の絶縁膜と第２の絶縁膜との積層を含むゲート絶縁膜を有する第１のトランジスタを有し、前記駆動回路部は、前記第１の絶縁膜をゲート絶縁膜とする第２のトランジスタを有し、且つ
前記信号を保持する為の容量が、前記ゲート絶縁膜から延在する第２の絶縁膜を介して形成されていることを特徴とする薄膜トランジスタ基板。
【請求項１９】
前記基板が透光性絶縁基板であることを特徴とする請求項１８に記載の薄膜トランジスタ基板。