【手続補正書】
【提出日】平成16年7月8日(2004.7.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶装置の入出力データを記憶しておくためのキャッシュメモリと、ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御する第１の集積回路と、前記キャッシュメモリを制御する第２の集積回路と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御する第３の集積回路と、を有し、
前記第１又は第３の集積回路は、前記第２の集積回路が前記キャッシュメモリに対する制御信号を生成するためのデータセットを生成し、
前記第２の集積回路は、前記第１又は第３の集積回路にて生成された前記データセットに基づいて前記制御信号を生成し、その生成した前記制御信号に基づいて前記キャッシュメモリを制御する記憶制御装置の制御方法であって、
前記第２の集積回路は、前記生成した制御信号の内容を検証するための情報を前記第１又は第３の集積回路に送信し、
前記第１又は第３の集積回路は、前記第２の集積回路から受信した前記情報に基づいて、前記第２の集積回路にて生成された前記制御信号の内容を検証することを特徴とする記憶制御装置の制御方法。
【請求項２】
前記第１又は第３の集積回路は、前記生成したデータセットに基づいて、前記第２の集積回路にて生成する前記制御信号の内容を検証するための第１の検証コードを生成し、
前記第２の集積回路は、前記生成した制御信号に基づいて、その内容を検証するための第２の検証コードを生成し、
前記第２の集積回路は、前記生成した第２の検証コードを前記第１又は第３の集積回路に送信し、
前記第１又は第３の集積回路は、前記第２の集積回路から受信した前記第２の検証コードと、前記第１の検証コードとに基づいて、前記第２の集積回路にて生成された制御信号の内容を検証することを特徴とする請求項１に記載の記憶制御装置の制御方法。
【請求項３】
前記第１又は第３の集積回路は、前記生成したデータセットに基づいて、前記第２の集積回路にて生成する前記制御信号の内容を検証するための第１の検証コードを生成し、
前記第２の集積回路は、前記生成した制御信号を前記第１又は第３の集積回路に送信し、
前記第１又は第３の集積回路は、前記第２の集積回路から受信した前記制御信号に基づいて、その内容を検証するための第２の検証コードを生成し、
前記第１又は第３の集積回路は、前記生成した第２の検証コードと前記第１の検証コードとに基づいて、前記第２の集積回路にて生成された制御信号の内容を検証することを特徴とする請求項１に記載の記憶制御装置の制御方法。
【請求項４】
前記記憶制御装置は、複数の前記第１又は第３の集積回路と、一又は複数の前記第２の集積回路と、を有し、
複数の前記第１又は第３の集積回路と一又は複数の前記第２の集積回路との間には、前記第１又は第３の集積回路と前記第２の集積回路との組み合わせを変更する第４の集積回路を有することを特徴とする請求項１に記載の記憶制御装置の制御方法。
【請求項５】
記憶装置の入出力データを記憶しておくためのキャッシュメモリと、ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御する第１の集積回路と、前記キャッシュメモリを制御する第２の集積回路と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御する第３の集積回路と、を有し、
前記第１又は第３の集積回路は、前記第２の集積回路が前記キャッシュメモリに対する制御信号を生成するためのデータセットを生成し、
前記第２の集積回路は、前記第１又は第３の集積回路にて生成された前記データセットに基づいて前記制御信号を生成し、その生成した前記制御信号に基づいて前記キャッシュメモリを制御する記憶制御装置であって、
前記第２の集積回路は、前記生成した制御信号の内容を検証するための情報を前記第１又は第３の集積回路に送信する手段と、
前記第１又は第３の集積回路は、前記第２の集積回路から受信した前記情報に基づいて、前記第２の集積回路にて生成された前記制御信号の内容を検証する手段と、
を有することを特徴とする記憶制御装置。
【請求項６】
記憶装置の入出力データを記憶しておくためのキャッシュメモリと、ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御する第１の集積回路と、前記キャッシュメモリへのアクセスを制御する第２の集積回路と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御する第３の集積回路と、を有し、
前記第１又は第３の集積回路は、前記第２の集積回路が前記キャッシュメモリへのアクセスに対する制御信号を生成するためのデータセットを生成し、
前記第２の集積回路は、前記第１又は第３の集積回路にて生成された前記データセットに基づいて前記制御信号を生成し、その生成した前記制御信号に基づいて前記キャッシュメモリへのアクセスを制御する記憶制御装置であって、
前記第２の集積回路は、
前記第１又は第３の集積回路において生成された前記データセットに基づいて前記制御信号を生成する制御回路と、
前記制御回路において生成された制御信号に基づいて、その制御信号の内容をチェックするための制御信号チェックコードを生成する制御信号チェックコード生成回路と、を有しており、
前記第１又は第３の集積回路は、
前記データセットを生成するデータセット生成回路と、
前記データセット生成回路において生成されたデータセットに基づいて、前記第２の集積回路において生成される制御信号チェックコードの比較対象とする比較対象コードを生成する比較対象コード生成回路と、
前記制御信号チェックコード生成回路において生成された制御信号チェックコードと、前記比較対象コード生成回路において生成された比較対象コードと、の比較を行う比較回路と、を有しており、
前記比較回路における比較結果に基づいて、前記第２の集積回路において生成された前記制御信号の内容をチェックすること、
を特徴とする記憶制御装置。
【請求項７】
記憶装置の入出力データを記憶しておくためのキャッシュメモリと、ホストコンピュータと前記キャッシュメモリとの間のデータ転送を制御する第１の集積回路と、前記キャッシュメモリへのアクセスを制御する第２の集積回路と、前記キャッシュメモリと前記記憶装置との間のデータ転送を制御する第３の集積回路と、を有し、
前記第１又は第３の集積回路は、前記第２の集積回路が前記キャッシュメモリへのアクセスに対する制御信号を生成するためのデータセットを生成し、
前記第２の集積回路は、前記第１又は第３の集積回路にて生成された前記データセットに基づいて前記制御信号を生成し、その生成した前記制御信号に基づいて前記キャッシュメモリへのアクセスを制御する記憶制御装置であって、
前記第２の集積回路は、
前記第１又は第３の集積回路において生成された前記データセットに基づいて前記制御信号を生成する制御回路、を有しており、
前記第１又は第３の集積回路は、
前記データセットを生成するデータセット生成回路と、
前記制御回路において生成された制御信号に基づいて、その制御信号の内容をチェックするための制御信号チェックコードを生成する制御信号チェックコード生成回路と、
前記データセット生成回路において生成されたデータセットに基づいて、前記第２の集積回路において生成される制御信号チェックコードの比較対象とする比較対象コードを生成する比較対象コード生成回路と、
前記制御信号チェックコード生成回路において生成された制御信号チェックコードと前記比較対象コード生成回路において生成された比較対象コードとの比較を行う比較回路と、を有しており、
前記比較回路における比較結果に基づいて、前記第２の集積回路において生成された前記制御信号の内容をチェックすること、
を特徴とする記憶制御装置。