【手続補正書】
【提出日】平成17年1月7日(2005.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路、特に無線周波数アプリケーションのための集積回路の製造方法であって、少なくとも１つのバイポーラ・トランジスタ及び少なくとも１つのＭＯＳ素子を含み、
シリコン基板（１０、４１）を提供する工程と、
バイポーラ・トランジスタの能動領域（４１）とＭＯＳ素子の能動領域（４１）とを、前記シリコン基板（１０）に形成する工程と、
前記バイポーラ・トランジスタの能動領域とＭＯＳ素子の能動領域との周りに、水平面において、電解絶縁領域（８１）を形成する工程と、
前記ＭＯＳ素子の前記能動領域（４１）上に、ＭＯＳゲート領域（１１１、１１２）を形成する工程と、
前記ＭＯＳゲート領域上と前記バイポーラ・トランジスタの前記能動領域（４１）上とに、電気的絶縁層（１４１）を形成する工程と、
前記電気的絶縁層（１４１）内に開口（１４３）を形成することによって、前記バイポーラ・トランジスタの前記能動領域にベース領域を画定する工程と、を含み、
前記電気的絶縁層（１４１）における前記開口（１４３）は、前記電気的絶縁層（１４１）の残っている部分が前記バイポーラ・トランジスタの前記能動領域の一部を覆うように、形成され、
前記電気的絶縁層（１４１）は前記ＭＯＳゲート領域上に残り、特に酸化、イオン打ち込み及び／あるいはエッチング工程を含む後続の製造工程の間、前記ＭＯＳゲート領域を密閉し保護する、前記集積回路の製造方法。
【請求項２】
請求項１に記載の方法において、前記電気的絶縁層が窒化物層（１４１）である、前記方法。
【請求項３】
請求項１あるいは請求項２に記載の方法であって、さらに、コンデンサ（４１、１４１、１５１）を製造する工程を含み、前記電気的絶縁層（１４１）の一部は前記コンデンサ内の誘電体として使用される、前記方法。
【請求項４】
請求項１から請求項３のいずれかひとつに記載の方法において、前記ＭＯＳゲート領域は、酸化物層（１１１）の上のシリコン層（１１２）として形成される、前記方法。
【請求項５】
請求項４に記載の方法において、酸化物は、前記電気的絶縁層（１４１）の形成に先立ち、シリコン層（１１２）の上に形成される、前記方法。
【請求項６】
請求項４あるいは請求項５に記載の方法であって、さらに、前記電気的絶縁層（１４１）の形成に先立ち、バイポーラ・トランジスタの前記能動領域（４１）の上に酸化物層（１１１）を形成する工程を含む、前記方法。
【請求項７】
請求項６に記載の方法であって、さらに、前記バイポーラ・トランジスタの前記能動領域（４１）の一部を露出するために、前記開口（１４３）が前記能動領域（３１）の上の前記酸化物層（１１１）から形成される工程を含む、前記方法。
【請求項８】
請求項６あるいは請求項７に記載の方法において、前記ゲート・ポリシリコン層（１１２）上に形成される前記酸化物層（１１１）と、前記バイポーラ・トランジスタの前記能動領域上に形成される前記酸化物層（１１１）とは、同時に形成される、好ましくは成長される、前記方法。
【請求項９】
請求項１から請求項８のいずれかひとつに記載の方法において、ＭＯＳ素子のための前記能動領域（４１）は、前記ＭＯＳゲート領域（１１１、１１２）の形成に先立ちイオン打ち込みされる、前記方法。
【請求項１０】
請求項１から請求項９のいずれかに記載の方法において、バイポーラ・トランジスタの前記能動領域（４１）における２次的埋込みコレクタ（ＳＩＣ）（１７１）、及び、ＭＯＳ素子のための前記能動領域（４１）の背景ドーピングとは、イオン打ち込み工程において同時に形成される、前記方法。
【請求項１１】
請求項１０に記載の方法において、バイポーラ・トランジスタの外因性ベース（１５１）は、前記開口（１４３）内の前記電気的絶縁層（１４１）上と一部のバイポーラ・トランジスタの前記能動領域（４１）上とに形成され、それによりエミッタ開口（１６２）を画定し、前記外因性ベースは、前記イオン打ち込み工程に先立ち形成され、前記イオン打ち込み工程の間フォトレジスト（１６１）により保護される、前記方法。
【請求項１２】
請求項１１に記載の方法において、イオン打ち込み工程において、前記外因性ベース（１５１）がドープされると同時に、ソース及びドレイン領域（１９８）が前記ＭＯＳ素子の前記能動領域（４１）に形成される、前記方法。
【請求項１３】
請求項１２に記載の方法において、コンデンサ（４１、１４１、１５１）の電極（１５１）及び／あるいは基板接触のための接触層もまた、前記外因性ベースがドープされるイオン打ち込み工程においてドープされる、前記方法。
【請求項１４】
請求項１２あるいは請求項１３に記載の方法において、シリコン酸化物（２００）とシリコン窒化物（２０１）との２層は、前記ドープされたソース及びドレイン領域（１９８）上に形成され、それにより、打ち込まれた種が前記能動領域（４１）から拡散して出て行くことを防ぐ、前記方法。
【請求項１５】
請求項１から請求項１４のいずれかひとつに記載の方法において、バイポーラ・トランジスタ及びＭＯＳ素子の前記能動領域（４１）は、酸化物−窒化物２層を通るイオン打ち込みによって形成される、前記方法。
【請求項１６】
請求項１から請求項１５のいずれかひとつに記載の方法において、前記バイポーラ・トランジスタのコレクタ・プラグ（１９２、４１）を含むコレクタ（３１、４１、１７１、１９２）が形成され、前記コレクタ・プラグは同じドーピング型（ｎ）であって異なる拡散率を有する２つの異なるドーパント種（Ａｓ、Ｐ）によるイオン打ち込みによりドープされ、低抵抗率と深いコレクタ・プラグを達成する、前記方法。
【請求項１７】
請求項１６に記載の方法において、エミッタ接触（１９１）が形成され、前記エミッタ接触は前記コレクタ・プラグ打ち込みにおいて使用された前記ドーパント種の１つによりドープされる、前記方法。
【請求項１８】
請求項１６あるいは請求項１７に記載の方法において、コレクタ・プラグの前記イオン打ち込みは３つの個別の工程において実行され、各工程は設定エネルギ及び設定ドーズ量におけるドーパント種のイオン打ち込みを含む、前記方法。
【請求項１９】
請求項１８に記載の方法において、前記３工程イオン打ち込みにおいて、高抵抗及び低抵抗抵抗器（ＲHI、ＲLO）が形成される、前記方法。
【請求項２０】
請求項１から請求項１９のいずれかひとつに記載の方法において、バイポーラ・トランジスタはＮＰＮトランジスタであり、ＭＯＳ素子はＰＭＯＳトランジスタである、前記方法。
【請求項２１】
請求項１から請求項２０のいずれかひとつに記載の方法において、
バイポーラ・トランジスタの埋込みコレクタ領域（３１）が前記基板（１０）に形成され、前記埋込みコレクタ領域は前記バイポーラ・トランジスタの前記能動領域（４１）の下に位置し、
前記バイポーラ・トランジスタの前記能動領域の周りに形成された電界絶縁領域は前記シリコン基板における浅い溝（５１）として形成され、前記浅い溝は基板表面から前記埋込みコレクタ領域（３１）内（ｚ）へ垂直下方向に延び、
前記浅い溝は電気的絶縁材料（８１）で満たされる、前記方法。
【請求項２２】
請求項２１に記載の方法において、前記埋込みコレクタ領域（３１）及び前記浅い溝（５１、８１）は、前記埋込みコレクタ領域が前記浅い溝の下に位置する領域（ｘ）内に延びるように、互いに形成される、前記方法。
【請求項２３】
請求項２２に記載の方法において、前記埋込みコレクタ領域は好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、前記バイポーラ・トランジスタの前記能動領域は約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記方法。
【請求項２４】
請求項２１から請求項２３のいずれかひとつに記載の方法において、深い溝（６３）が前記浅い溝（５１）において形成され、特に前記浅い溝に自己整合される、前記方法。
【請求項２５】
特に無線周波数アプリケーションのための集積回路の製造における、集積回路に含まれる縦型バイポーラ・トランジスタの絶縁のための浅い溝を形成する方法であって、
第１のドーピング型の半導体基板（１０）を提供する工程と、
前記基板に、前記バイポーラ・トランジスタの第２のドーピング型の埋込みコレクタ領域（３１）を形成する工程と、
前記基板上にシリコン層（４１）をエピタキシャル成長させる工程と、
前記バイポーラ・トランジスタの前記第２のドーピング型の能動領域（４１）を、前記エピタキシャル成長したシリコン層に形成し、前記能動領域は埋込みコレクタ領域（３１）の上に位置する工程と、
浅い溝（５１）を前記エピタキシャル成長したシリコン層と前記シリコン基板に形成し、前記浅い溝は前記能動領域を水平面で囲み、前記基板内へ距離（ｚ）を垂直に延ばす工程と、
前記浅い溝を電気的絶縁材料（８１）で満たす工程と、
を含む前記浅い溝の形成方法。
【請求項２６】
請求項２５に記載の方法において、前記埋込みコレクタ領域（３１）及び前記浅い溝（５１）は、前記埋込みコレクタ領域が前記浅い溝の下に位置する領域（ｘ）内に延びるように、互いに形成される、前記方法。
【請求項２７】
請求項２５あるいは請求項２６に記載の方法において、前記浅い溝は、マスキング及びエッチングによって形成される、前記方法。
【請求項２８】
請求項２５から請求項２７のいずれかに記載の方法において、前記基板ドーピングはｐ型であり、前記埋込みコレクタ領域及び前記能動領域ドーピングはｎ型である、前記方法。
【請求項２９】
請求項２８に記載の方法において、前記埋込みコレクタ領域は、好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、前記能動領域は、約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記方法。
【請求項３０】
請求項２５から請求項２９のいずれかひとつに記載の方法において、深い溝（６３）が前記浅い溝（５１）において形成され、特に前記浅い溝に自己整合される、前記方法。
【請求項３１】
集積回路、特に無線周波数アプリケーションのための集積回路であって、
上面を有する第１のドーピング型の半導体基板（１０）と、
前記基板に形成された縦型バイポーラ・トランジスタであって、第２のドーピング型の能動領域（４１）を有し、前記能動領域にはエミッタ（２０２）とベース（１７４）とが形成され、更に、前記第２のドーピング型の埋込みコレクタ領域（３１）を有し、前記埋込みコレクタ領域が能動領域の下に位置する前記縦型バイポーラ・トランジスタと、
前記縦型バイポーラ・トランジスタの絶縁のための浅い溝（５１）であって、前記浅い溝は、基板の表面に沿って存在するように前記トランジスタの能動領域を囲むと共に、電気的絶縁材料（８１）で満たされた前記浅い溝と、
を備え、
前記浅い溝（５１）は、前記基板の上面から前記埋込みコレクタ領域が位置する深さ（ｚ）まで前記基板内に垂直方向に延びている、前記集積回路。
【請求項３２】
請求項３１に記載の集積回路において、前記埋込みコレクタ領域（３１）は、前記浅い溝（５１）の下に位置する領域（ｘ）内まで延びる、前記集積回路。
【請求項３３】
請求項３１あるいは請求項３２に記載の集積回路において、前記埋込みコレクタ領域は、好ましくは少なくとも約１Ｅ１９ｃｍ-3の濃度に強度にｎドープされ、前記能動領域は、約１Ｅ１７ｃｍ-3以下の濃度、好ましくは約５Ｅ１６ｃｍ-3以下、さらに好ましくは約１Ｅ１６ｃｍ-3以下、そして最も好ましくは約１Ｅ１６ｃｍ-3の濃度にドープされる、前記集積回路。
【請求項３４】
請求項１から請求項２４のいずれかひとつに記載の方法において、縦型バイポーラ・トランジスタが、前記バイポーラ・トランジスタの前記能動領域に形成され、前記バイポーラ・トランジスタのドーピング・プロファイル及び熱プロセスは、２Ｖより大きいベース−コレクタ・バイアス電圧において、そのベース（１７４）からそのサブコレクタ（２６）に十分空乏するトランジスタを生成する、前記方法。
【請求項３５】
請求項１から請求項２４のいずれかひとつに記載の方法において、縦型バイポーラ・トランジスタが、バイポーラ・トランジスタのための前記能動領域に形成され、前記バイポーラ・トランジスタのドーピング・プロファイル及び熱プロセスは、１Ｖより大きいベース−コレクタ・バイアス電圧において、そのベース（１７４）からそのサブコレクタ（２６）まで十分空乏するトランジスタを生成する、前記方法。
【請求項３６】
請求項３４あるいは請求項３５に記載の方法において、コレクタは逆行ドーピング・プロファイルで形成される、つまり、バイポーラ・トランジスタのための能動領域の上部表面からの距離に伴いドーピング・レベルが上がるように形成される、前記方法。