【手続補正書】
【提出日】平成16年7月13日(2004.7.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  スタティック型半導体記憶装置
【特許請求の範囲】
【請求項１】  第１導電型の１対の不純物拡散領域を有する第１のドライバトランジスタと第２導電型の１対の不純物拡散領域を有する第１の負荷トランジスタとを含む第１のインバータと、
第１導電型の１対の不純物拡散領域を有する第２のドライバトランジスタと第２導電型の１対の不純物拡散領域を有する第２の負荷トランジスタとを含む第２のインバータと、
第１導電型の１対の不純物拡散領域を有する第１のアクセストランジスタと、
第１導電型の１対の不純物拡散領域を有する第２のアクセストランジスタとを備え、
前記第１のドライバトランジスタ、前記第１の負荷トランジスタおよび前記第１のアクセストランジスタのそれぞれの一方の前記不純物拡散領域より第１の記憶ノードを構成し、
前記第２のドライバトランジスタ、前記第２の負荷トランジスタおよび前記第２のアクセストランジスタのそれぞれの一方の前記不純物拡散領域より第２の記憶ノードを構成するメモリセルが、
前記不純物拡散領域間を分離する分離領域を含み、基板上に絶縁層を介在して形成された、半導体層に設けられたスタティック型半導体記憶装置であって、
前記第１のドライバトランジスタのゲートと前記第１の負荷トランジスタのゲートとが一体化されて第１ゲートを構成し、
前記第２のドライバトランジスタのゲートと前記第２の負荷トランジスタのゲートとが一体化されて第２ゲートを構成し、
前記第１ゲートの長手方向の一端は第１の方向に延在して前記第２の記憶ノードと接続され、
前記第２ゲートの長手方向の一端は前記第１の方向とは反対の第２の方向に延在して前記第１の記憶ノードと接続され、
前記第１のドライバトランジスタの一方の不純物拡散領域と前記第１の負荷トランジスタの一方の不純物拡散領域とを前記分離領域を介さず連結して一体化して前記第１の記憶ノードの一部を形成し、
前記第２のドライバトランジスタの一方の不純物拡散領域と前記第２の負荷トランジスタの一方の不純物拡散領域とを前記分離領域を介さず連結して一体化して前記第２の記憶ノードの一部を形成する、スタティック型半導体記憶装置。
【請求項２】  前記第１の記憶ノードの一部は、前記第１のドライバトランジスタの一方の不純物拡散領域の表面と前記第１の負荷トランジスタの一方の不純物拡散領域の表面とに一体的に形成され両者を電気的に接続する第１のシリサイド層を含み、
前記第２の記憶ノードの一部は、前記第２のドライバトランジスタの一方の不純物拡散領域の表面と前記第２の負荷トランジスタの一方の不純物拡散領域の表面とに一体的に形成され両者を電気的に接続する第２のシリサイド層を含む、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】  前記第１と第２のアクセストランジスタの一方の不純物拡散領域の表面には第３と第４のシリサイド層がそれぞれ形成され、
前記第３のシリサイド層は、前記第２ゲートの側壁上と上面上とに延在し、
前記第４のシリサイド層は、前記第１ゲートの側壁上と上面上とに延在する、請求項２に記載のスタティック型半導体記憶装置。
【請求項４】  前記第１の記憶ノードを構成するそれぞれの一方の前記不純物拡散領域が、前記第１のアクセストランジスタ、前記第１のドライバトランジスタ、前記第１の負荷トランジスタの順に接続され、
前記第２の記憶ノードを構成するそれぞれの一方の前記不純物拡散領域が、前記第２のアクセストランジスタ、前記第２の負荷トランジスタ、前記第２のドライバトランジスタの順に接続された、請求項１または請求項２に記載のスタティック型半導体記憶装置。
【請求項５】  前記第１のドライバトランジスタの他方の不純物拡散領域と前記第２のドライバトランジスタの他方の不純物拡散領域とが、それぞれ第１、第２のコンタクトホールを介してグランド線と接続され、
前記第１の負荷トランジスタの他方の不純物拡散領域と前記第２の負荷トランジスタの他方の不純物拡散領域とが、それぞれ第３、第４のコンタクトホールを介して前記グランド線と同じ配線層で形成された電源線と接続され、
前記第１のアクセストランジスタと前記第２のアクセストランジスタとが、前記グランド線と前記電源線を挟んで対向する位置に配置された、請求項４に記載のスタティック型半導体記憶装置。
【請求項６】  前記第１ゲートを構成する前記第１のドライバトランジスタのゲートの長手方向と前記第１ゲートを構成する前記第１の負荷トランジスタのゲートの長手方向はそれぞれ前記第１方向であり、
前記第２ゲートを構成する前記第２のドライバトランジスタのゲートの長手方向と前記第２ゲートを構成する前記第２の負荷トランジスタのゲートの長手方向はそれぞれ前記第１方向であり、
前記第１のドライバトランジスタの１対の不純物拡散領域は、前記第１の負荷トランジスタの１対の不純物拡散領域と並行して配置され、
前記第２のドライバトランジスタの１対の不純物拡散領域は、前記第２の負荷トランジスタの１対の不純物拡散領域と並行して配置された請求項２に記載のスタティック型半導体記憶装置。
【請求項７】  前記第１のドライバトランジスタの１対の不純物拡散領域と前記第１のアクセストランジスタの１対の不純物拡散領域は、直線形状の第１の活性領域内に配置され、
前記第２のドライバトランジスタの１対の不純物拡散領域と前記第２のアクセストランジスタの１対の不純物拡散領域は、前記第１の活性領域に並行して設けられた直線形状の第２の活性領域内に配置された、請求項６に記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スタティック型半導体記憶装置に関し、より特定的には、スタティック型半導体記憶装置の１ビットの情報を記憶する記憶素子（メモリセル）の構造に関するものである。
【０００２】
【従来の技術】
図２６には、スタティック型半導体記憶装置のメモリセルの等価回路図が示されている。図２６を参照して、スタティック型半導体記憶装置のメモリセル内には、ｎ型ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ（ドライバトランジスタ）Ｑ１，Ｑ２と、ｐ型ＭＯＳトランジスタ（負荷トランジスタ）Ｑ３，Ｑ４と、ｎ型ＭＯＳトランジスタ（アクセストランジスタ）Ｑ５，Ｑ６とが形成されている。
【０００３】
ｎ型ＭＯＳトランジスタＱ１，Ｑ２は、グランド線（ＧＮＤ線）とメモリセルの１対の記憶ノード間に接続されている。ｐ型ＭＯＳトランジスタＱ３，Ｑ４は、電源線（Ｖｃｃ線）と１対の記憶ノード間に接続されている。ｎ型ＭＯＳトランジスタＱ５，Ｑ６は、ビット線対ＢＩＴ線，／ＢＩＴ線の一方とメモリセルの１対の記憶ノードの一方との間にソース／ドレイン端子が接続される。ｎ型ＭＯＳトランジスタＱ５，Ｑ６のゲートはワード線と接続されている。
【０００４】
上記の構成を有する従来のスタティック型半導体記憶装置のメモリセルの平面図の一例が図２７と図２８とに示されている。なお、スタティック型半導体記憶装置のメモリセルは多数の層により構成されているので、説明の便宜上、図２７と図２８とに分けて平面構造を示している。また、図２７および図２８において、点線で示される領域がメモリセル１ビット分の領域であり、この領域の境界の各辺で線対称に折り返すことでメモリセルを２次元的に配置してメモリアレイが構成される。
【０００５】
図２７に示されるように、シリコン基板（図示せず）の主表面にはｎウェル領域２４が形成され、このｎウェル領域２４内にｐ型ＭＯＳトランジスタ（負荷トランジスタ）Ｑ３，Ｑ４が形成される。ｎウェル領域２４の外部には、ｎ型ＭＯＳトランジスタ（ドライバトランジスタ）Ｑ１，Ｑ２とｎ型ＭＯＳトランジスタ（アクセストランジスタ）Ｑ５，Ｑ６とが形成される。
【０００６】
アクセストランジスタＱ５はｎ+ 不純物拡散領域１ａ１，１ｂ１を備え、アクセストランジスタＱ６はｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。そして、ポリシリコン層２ａが、アクセストランジスタＱ５，Ｑ６のゲートとして機能する。ドライバトランジスタＱ１はｎ+ 不純物拡散領域１ｃ１，１ｂ１を有し、ドライバトランジスタＱ２はｎ+ 不純物拡散領域１ｃ２，１ｂ２を有する。また、負荷トランジスタＱ３はｐ+ 不純物拡散領域８ａ１，８ｂ１を有し、負荷トランジスタＱ４はｐ+ 不純物拡散領域８ａ２，８ｂ２を有する。
【０００７】
そして、ポリシリコン層２ｂ１がドライバトランジスタＱ１と負荷トランジスタＱ３のゲートとして機能し、ポリシリコン層２ｂ２がドライバトランジスタＱ２と負荷トランジスタＱ４のゲートとして機能する。また、ポリシリコン層２ｂ１は、ｎ+ 不純物拡散領域１ｂ２とコンタクトホール３ｄ２を介して電気的に接続され、ポリシリコン層２ｂ２はコンタクトホール３ｄ１を介してｐ+ 不純物拡散領域８ｂ１と接続される。この接続部が記憶ノード部に対応する。
【０００８】
ｎ+ 不純物拡散領域１ａ１，１ａ２は、コンタクトホール３ａ１，３ａ２を介してビット線と接続される。ｎ+ 不純物拡散領域１ｃ１，１ｃ２は、コンタクトホール３ｂ１，３ｂ２を介してグランド線と接続される。ｐ+ 不純物拡散領域８ａ１，８ａ２は、コンタクトホール３ｃ１，３ｃ２を介して電源線と接続される。
【０００９】
次に、図２８を参照して、図２７に示される構造の上に絶縁層を介在して第１メタル配線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ，５ｄ１，５ｄ２が形成される。この第１メタル配線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ，５ｄ１，５ｄ２上に絶縁層を介在して第２メタル配線７ａ１，７ａ２，７ｂ１，７ｂ２が形成される。７ａ１，７ａ２がビット線に対応し、７ｂ１，７ｂ２がグランド線に対応している。
【００１０】
第１メタル配線５ａ１は、ビアホール６ａ１を介して第２メタル配線７ａ１と接続され、第１メタル配線５ａ２はビアホール６ａ２を介して第２メタル配線７ａ２と接続される。第１メタル配線５ｂ１はビアホール６ｂ１を介して第２メタル配線７ｂ１と接続され、第２メタル配線５ｂ２はビアホール６ｂ２を介して第２メタル配線７ｂ２と接続される。
【００１１】
第１メタル配線５ｄ１はコンタクトホール３ｅ１，３ｄ１を介してｎ+ 不純物拡散領域１ｂ１とｐ+ 不純物拡散領域８ｂ１とに接続され、第１メタル配線５ｄ２はコンタクトホール３ｄ２，３ｅ２を介してｎ+ 不純物拡散領域１ｂ２とｐ+不純物拡散領域８ｂ２とに接続される。第１メタル配線５ｃはコンタクトホール３ｃ１，３ｃ２を介してｐ+ 不純物拡散領域８ａ１，８ａ２と接続される。
【００１２】
次に、図２９を用いて、図２７および図２８のＡ−Ａ′線に沿う断面構造について説明する。図２９を参照して、シリコン基板１１の主表面にはｎウェル２４とｐウェル２５とが形成される。また、シリコン基板１の主表面には選択的に分離領域１４が形成される。ｎウェルの表面にはｐ+ 不純物拡散領域８ｂ１が形成され、ｐウェルの表面にはｎ+ 不純物拡散領域１ａ１，１ｂ１が間隔をあけて形成される。
【００１３】
シリコン基板１１の主表面上には、ゲート絶縁層１６ａを介在してポリシリコン層２ａが形成され、ゲート絶縁層１６ｂを介在してポリシリコン層２ｂ２が形成される。また、分離領域１４上にはポリシリコン層２ｂ１が延在している。ポリシリコン層２ａ，２ｂ１，２ｂ２を覆うように層間絶縁層１７ａが形成される。この層間絶縁層１７ａにはコンタクトホール３ａ１，３ｅ１，３ｄ１が形成される。
【００１４】
層間絶縁層１７ａ上に第１メタル配線５ａ１，５ｄ１が形成される。第１メタル配線５ａ１，５ｄ１を覆うように層間絶縁層１７ｂが形成され、この層間絶縁層１７ｂにはビアホール６ａ１が形成される。層間絶縁層１７ｂ上には第２メタル配線７ａ１が形成される。
【００１５】
【発明が解決しようとする課題】
しかしながら、従来のメモリセルが以上のような構成を有するため、次のような問題が生じていた。図２９に示されるように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間には、ｎウェル２４とｐウェル２５の境界が存在し、この境界からある距離を隔ててｎＭＯＳトランジスタやｐＭＯＳトランジスタ等を形成する必要がある。そのため、上記のようなウェル間の境界の存在によりメモリセル領域が増大するという問題があった。
【００１６】
また、上記境界からある距離を離してｎＭＯＳトランジスタやｐＭＯＳトランジスタを設ける必要があるので、メモリセル内における上記境界の数は最小限に抑えることが望まれる。そのため、図２７に示されるように、同一導電型のＭＯＳトランジスタをまとめて配置している。その結果、たとえば図２７に示される場合では、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不純物拡散領域１ｂ１とを接続するための第１メタル配線５ｄ１等の上層配線が必要となり、配線数が増大する。また、このように配線数が増大することにより配線構造が複雑となるという問題が生じていた。
【００１７】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、メモリセル領域を縮小することが可能となり、かつ配線構造をも簡略化することが可能となるスタティック型半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
この発明に係るスタティック型半導体記憶装置は、基板上に絶縁層を介在して形成された半導体層に形成される、いわゆるＳＯＩ（Semiconductor On Insulator）構造を有するものである。そして、この発明に係るスタティック型半導体記憶装置は、第１と第２のインバータと、第１と第２のアクセストランジスタとを備える。第１のインバータは、第１導電型の１対の不純物拡散領域を有する第１のドライバトランジスタと第２導電型の１対の不純物拡散領域を有する第１の負荷トランジスタとを含む。第２のインバータは、第１導電型の１対の不純物拡散領域を有する第２のドライバトランジスタと第２導電型の１対の不純物拡散領域を有する第２の負荷トランジスタとを含む。第１と第２のアクセストランジスタは、第１導電型の１対の不純物拡散領域を各々が有する。第１のドライバトランジスタ、第１の負荷トランジスタおよび第１のアクセストランジスタのそれぞれの一方の不純物拡散領域より第１の記憶ノードを構成し、第２のドライバトランジスタ、第２の負荷トランジスタおよび第２のアクセストランジスタのそれぞれの一方の不純物拡散領域より第２の記憶ノードを構成するメモリセルが、不純物拡散領域間を分離する分離領域を含み、基板上に絶縁層を介在して形成された、半導体層に設けられる。第１のドライバトランジスタのゲートと第１の負荷トランジスタのゲートとが一体化されて第１ゲートが構成され、第２のドライバトランジスタのゲートと第２の負荷トランジスタのゲートとが一体化されて第２ゲートが構成される。第１ゲートの長手方向の一端は、第１の方向に延在して第２の記憶ノードと接続される。第２ゲートの長手方向の一端は、第１の方向とは反対の第２の方向に延在して第１の記憶ノードと接続される。第１のドライバトランジスタの一方の不純物拡散領域と第１の負荷トランジスタの一方の不純物拡散領域とを分離領域を介さず連結して一体化して第１の記憶ノードの一部を形成する。第２のドライバトランジスタの一方の不純物拡散領域と第２の負荷トランジスタの一方の不純物拡散領域とを分離領域を介さず連結して一体化して第２の記憶ノードの一部を形成する。
【００１９】
上記の第１の記憶ノードの一部は、第１のドライバトランジスタの一方の不純物拡散領域の表面と第１の負荷トランジスタの一方の不純物拡散領域の表面に一体的に形成され両者を電気的に接続する第１のシリサイド層を含んでもよい。また、第２の記憶ノードの一部は、第２のドライバトランジスタの一方の不純物拡散領域の表面と第２の負荷トランジスタの一方の不純物拡散領域の表面に一体的に形成され両者を電気的に接続する第２のシリサイド層を含んでもよい。
【００２０】
上記の第１と第２のアクセストランジスタの一方の不純物拡散領域の表面には第３と第４のシリサイド層が形成されてもよく、第３のシリサイド層は第２ゲートの側壁上と上面上とに延在してもよく、第４のシリサイド層は第１ゲートの側壁上と上面上とに延在してもよい。
【００２１】
上記第１の記憶ノードを構成するそれぞれの一方の不純物拡散領域は、好ましくは、第１のアクセストランジスタ、第１のドライバトランジスタ、第１の負荷トランジスタの順に接続され、第２の記憶ノードを構成するそれぞれの一方の前記不純物拡散領域は、好ましくは、第２のアクセストランジスタ、第２の負荷トランジスタ、第２のドライバトランジスタの順に接続される。
【００２２】
上記の第１のドライバトランジスタの他方の不純物拡散領域と第２のドライバトランジスタの他方の不純物拡散領域とが、第１と第２のコンタクトホールを介してそれぞれグランド線と接続され、第１の負荷トランジスタの他方の不純物拡散領域と第２の負荷トランジスタの他方の不純物拡散領域とが、第３と第４のコンタクトホールを介してそれぞれグランド線と同じ配線層で形成された電源線と接続される。そして、第１のアクセストランジスタと第２のアクセストランジスタとが、グランド線と電源線を挟んで対向する位置に配置されることが好ましい。
【００２３】
上記の第１ゲートを構成する第１のドライバトランジスタのゲートの長手方向と第１ゲートを構成する第１の負荷トランジスタのゲートの長手方向はそれぞれ第１方向であり、第２ゲートを構成する第２のドライバトランジスタのゲートの長手方向と第２ゲートを構成する第２の負荷トランジスタのゲートの長手方向はそれぞれ第１方向であることが好ましい。第１のドライバトランジスタの１対の不純物拡散領域は、好ましくは、第１の負荷トランジスタの１対の不純物拡散領域と並行して配置され、第２のドライバトランジスタの１対の不純物拡散領域は、好ましくは、第２の負荷トランジスタの１対の不純物拡散領域と並行して配置される。
【００２４】
上記第１のドライバトランジスタの１対の不純物拡散領域と第１のアクセストランジスタの１対の不純物拡散領域は、好ましくは、直線形状の第１の活性領域内に配置され、第２のドライバトランジスタの１対の不純物拡散領域と第２のアクセストランジスタの１対の不純物拡散領域は、好ましくは、第１の活性領域に並行して設けられた直線形状の第２の活性領域内に配置される。
【００２５】
【発明の実施の形態】
以下、図１〜図２５を用いて、この発明の実施の形態について説明する。
（実施の形態１）
まず、図１〜図１７を用いて、この発明の実施の形態１とその変形例とについて説明する。図１および図２は、この発明の実施の形態１におけるスタティック型半導体記憶装置の１ビット分のメモリセルを示す平面図である。図３は、図１および図２のＡ−Ａ′線に沿う断面構造を示す図である。図４は、図１および図２のＢ−Ｂ′線に沿う断面構造を示す図である。なお、図１および図２に示されるメモリセル領域４の各辺で線対称に折り返すことによりメモリセルを２次元に配置してメモリアレイが構成される。
【００２６】
図１を参照して、メモリセル領域４内には６つのＭＯＳトランジスタが形成されている。ｎＭＯＳトランジスタ（ドライバトランジスタ）Ｑ１は、ｎ+ 不純物拡散領域１ｂ１，１ｃ１を有し、ｎＭＯＳトランジスタ（ドライバトランジスタ）Ｑ２は、ｎ+ 不純物拡散領域１ｂ２，１ｃ２を有する。ｐＭＯＳトランジスタ（負荷トランジスタ）Ｑ３は、ｐ+ 不純物拡散領域８ａ１，８ｂ１を備え、ｐＭＯＳトランジスタ（負荷トランジスタ）Ｑ４は、ｐ+ 不純物拡散領域８ａ２，８ｂ２を有する。
【００２７】
ドライバトランジスタＱ１と負荷トランジスタＱ３のゲートとして機能する直線形状のポリシリコン層（第１ゲート）２ｂ１が形成され、ドライバトランジスタＱ２と負荷トランジスタＱ４のゲートとして機能する直線形状のポリシリコン層（第２ゲート）２ｂ２が形成されている。
【００２８】
ｎＭＯＳトランジスタ（アクセストランジスタ）Ｑ５は、ｎ+ 不純物拡散領域１ａ１，１ｂ１を有し、ｎＭＯＳトランジスタ（アクセストランジスタ）Ｑ６は、ｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。ポリシリコン層２ａ１がアクセストランジスタＱ５のゲートとして機能し、ポリシリコン層２ａ２がアクセストランジスタＱ６のゲートとして機能する。ポリシリコン層２ａ１，２ａ２はワード線であり、いわゆるスプリット型ワード線を本実施の形態１におけるスタティック型半導体記憶装置は有することとなる。
【００２９】
図１に示されるように、ドライバトランジスタＱ１とアクセストランジスタＱ６との間に負荷トランジスタＱ３が配置され、ドライバトランジスタＱ２とアクセストランジスタＱ５の間に負荷トランジスタＱ４が配置されている。このように導電型式の異なるＭＯＳトランジスタを交互に配置することにより、ポリシリコン層２ｂ１，２ｂ２を直線形状とすることが可能となる。それにより、従来例と比べ配線構造を簡略化することが可能となる。また、ポリシリコン層２ｂ１の長手方向の一端を真直ぐに延在させることによりポリシリコン層２ｂ１をコンタクト部９ａを介してアクセストランジスタＱ６のｎ+ 不純物拡散領域１ｂ２と接続でき、ポリシリコン層２ｂ１の延在方向とは反対方向にポリシリコン層２ｂ２を真直ぐに延在させることによりポリシリコン層２ｂ２をコンタクト部９ｂを介してアクセストランジスタＱ５のｎ+ 不純物拡散領域１ｂ１と接続することが可能となる。
【００３０】
また、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不純物拡散領域１ｂ１とは接合部１０ａを介して連結されて一体化されている。ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２も接合部１０ｂを介して連結されて一体化されている。
【００３１】
ドライバトランジスタＱ１と負荷トランジスタＱ３とで第１のインバータが形成され、ドライバトランジスタＱ２と負荷トランジスタＱ４とで第２のインバータが形成される。上記のようにｎ+ 不純物拡散領域１ｂ１とｐ+ 不純物拡散領域８ｂ１とが連結されることにより、第１のインバータのドレイン電極が一体化された不純物拡散領域により構成されることとなる。また、ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とが連結されることにより、第２のインバータのドレイン電極が一体化された不純物拡散領域により構成されることとなる。
【００３２】
次に、図２を参照して、メモリセル領域４の上方には、第１メタル配線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃが形成される。これらの上方にさらに第２メタル配線７ａ，７ｂが形成される。
【００３３】
第１メタル配線５ａ１はコンタクトホール３ａ１を介してｎ+ 不純物拡散領域１ａ１と接続され、ビアホール６ａを介して第２メタル配線７ｂと接続される。第１メタル配線５ａ２は、コンタクトホール３ａ２を介してｎ+ 不純物拡散領域１ａ２と接続され、ビアホール６ｂを介して第２メタル配線７ｂと接続される。この第２メタル配線７ａ，７ｂは、ビット線である。
【００３４】
第１メタル配線５ｂ１は、コンタクトホール３ｂ１を介してｎ+ 不純物拡散領域１ｃ１と接続され、第１メタル配線５ｂ２は、コンタクトホール３ｂ２を介してｎ+ 不純物拡散領域１ｃ２と接続される。この第１メタル配線５ｂ１，５ｂ２がグランド線である。第１メタル配線５ｃは、コンタクトホール３ｃ１を介してｐ+ 不純物拡散領域８ａ１と接続され、コンタクトホール３ｃ２を介してｐ+ 不純物拡散領域８ａ２と接続される。この第１メタル配線５ｃは電源線である。
【００３５】
次に、図３および図４を用いて、図１および図２に示されるメモリセル領域４の断面構造について説明する。
【００３６】
図３に示されるように、シリコン基板１１の主表面上にシリコン酸化物等の埋込み絶縁層１２を介在して形成された半導体層に選択的に分離領域１４が形成されている。この分離領域１４に囲まれる領域が活性領域となる。活性領域内には上述のようにｎ+ 不純物拡散領域１ａ１，１ｂ１等が形成され、これらの高濃度な不純物拡散領域の間にはチャネルドープ領域１３ａ，１３ｂ，１３ｃ等が形成される。ｎ+ 不純物拡散領域１ａ１，１ｂ１の表面にはシリサイド層１５が形成されている。そして、このシリサイド層１５を選択的に除去することにより、ポリシリコン層２ｂ２の一端とｎ+ 不純物拡散領域１ｂ１とが直接接続されている。なお、ポリシリコン層２ｂ２は、シリサイド層１５を介在してｎ+ 不純物拡散領域１ｂ１と接続されてもよい。
【００３７】
ポリシリコン層２ａ１，２ｂ２，２ａ２を覆うように層間絶縁層１７ａが形成される。この層間絶縁層１７ａ上に第１メタル配線５ａ１，５ｂ１，５ｃ，５ｂ２，５ａ２がそれぞれ形成される。第１メタル配線５ａ１，５ｂ１，５ｃ，５ｂ２，５ａ２を覆うように層間絶縁層１７ｂが形成され、この層間絶縁層１７ｂ上に第２メタル配線７ａが形成される。第２メタル配線７ａはビアホール６ｂを介して第１メタル配線５ａ２と接続され、第１メタル配線５ａ１はコンタクトホール３ａ１を介してｎ+ 不純物拡散領域１ａ１と接続される。
【００３８】
次に、図４を参照して、ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２は、接合部１０ｂを介して互いに連結されて一体化される。このようにｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とを接触させた場合には、通常その接合部１０ｂにダイオードが形成される。そのため、オーミック（抵抗性）な接続は得られない。そこで、これを回避すべく、本実施の形態１では、ｐ+ 不純物拡散領域８ｂ２の表面とｎ+ 不純物拡散領域１ｂ２の表面とをシリサイド化することにより、両者を接続するシリサイド層１５を形成している。このようなシリサイド層１５を形成することにより、ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とを短絡させて電気的に接続することが可能となる。それにより、上層にｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とを接続する配線層を新たに形成する必要がなくなるので、従来例と比べ配線層の数を低減することが可能となる。その結果、従来例よりも配線構造を簡略化することが可能となる。さらに、シリサイド層１５はｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２の表面をシリサイド化することにより形成されるので、メモリセル領域４の平坦化にも寄与し得る。
【００３９】
図３および図４に示されるように、本発明に係るスタティック型半導体記憶装置はＳＯＩ構造を有するので、ｎＭＯＳトランジスタを形成するためのｐウェルやｐＭＯＳトランジスタを形成するためのｎウェルが不要となる。そのため、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間にウェルの境界が存在せず、ウェルの境界近傍の領域の存在によるメモリセル領域４の面積増大を効果的に回避することが可能となる。
【００４０】
次に、図５〜図１７を用いて、図３に示される構造の変形例について説明する。図５に示されるように、本変形例では、ポリシリコン層２ａ１，２ｂ２，２ａ２の表面がシリサイド化されることによりシリサイド層１５が形成され、ポリシリコン層２ａ１，２ａ２，２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆが形成されている。
【００４１】
また、メモリセル領域４内に形成される各ＭＯＳトランジスタがＬＤＤ（Lightly Doped Drain ）構造を有している。図５に示される断面では、ｎ+ 不純物拡散領域１ａ１，１ｂ１に隣接してｎ- 不純物拡散領域１８ａ，１８ｂ，１８ｃが形成され、ｎ- 不純物拡散領域１８ｃに隣接してｐ型不純物拡散領域１ｂ１′が形成されている。また、本変形例では、コンタクトホール３ａ１内にプラグ１９ａが形成され、ビアホール６ｂ内にプラグ１９ｂが形成されている。それ以外の構造に関しては図３に示される場合とほぼ同様である。なお、上記の図５に示される構造における特徴は、後述する実施の形態２〜４に適用可能である。
【００４２】
上記のようにポリシリコン層２ａ１，２ａ２，２ｂ２の表面をシリサイド化することにより、これらの抵抗値を低減することが可能となる。また、上記のサイドウォール絶縁層２０ａ〜２０ｆを形成することにより、ポリシリコン層２ａ１，２ａ２，２ｂ２の表面に形成されるシリサイド層１５と、ｎ+ 不純物拡散領域１ａ１，１ｂ１等の高濃度不純物拡散領域の表面に形成されるシリサイド層１５等を確実に分離することが可能となる。その結果、高性能かつ高信頼性のスタティック型半導体記憶装置が得られる。
【００４３】
次に、図６〜図１４を用いて、図５に示される構造のスタティック型半導体記憶装置の製造方法について説明する。
【００４４】
まず図６を参照して、シリコン基板１１の主表面上に埋込み絶縁層１２を介在して形成された半導体層（薄膜シリコン層）２１を備えたＳＯＩ基板を準備する。そして、薄膜シリコン層２１に選択的に分離領域を形成する。分離領域１４の形成方法としては、たとえば、薄膜シリコン層２１を選択的に除去してトレンチを形成し、該トレンチ内にシリコン酸化物等の絶縁層を埋込む。
【００４５】
次に、図７を参照して、分離領域１４に取囲まれ活性領域として機能する薄膜シリコン層２１に、ｐ型不純物とｎ型不純物とを選択的に注入する。それにより、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのチャネル注入を行なう。
【００４６】
次に、図８を参照して、薄膜シリコン層２１の表面上にゲート絶縁層１６を形成し、このゲート絶縁層１６上にレジスト２２を塗布する。レジスト２２におけるインバータゲート（ポリシリコン層２ｂ２）と不純物拡散領域とのコンタクト部上に位置する部分に開口２３を形成する。その後、レジスト２２をマスクとして用いてゲート絶縁層１６をエッチングすることにより薄膜シリコン層２１の表面を選択的に露出させる。
【００４７】
次に、図９に示されるように、ＣＶＤ法等を用いてポリシリコン層を堆積し、このポリシリコン層を所定形状にパターニングする。それにより、ポリシリコン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。ポリシリコン層２ｂ２の一端は、不純物拡散領域と接触している。また、ポリシリコン層２ａ１，２ａ２がワード線として機能し、ポリシリコン層２ｂ２がインバータゲート（第２ゲート）として機能する。
【００４８】
次に、図１０に示されるように、ポリシリコン層２ａ１をマスクとして用いて薄膜シリコン層２１内にｎ型の不純物を注入する。それにより、ｎ- 不純物拡散領域を形成する。なお、ｐＭＯＳトランジスタについても同様にｐ- 不純物拡散領域を形成する。
【００４９】
次に、図１１に示されるように、ポリシリコン層２ａ１，２ａ２，２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆを形成し、このサイドウォール絶縁層２０ａ〜２０ｆとポリシリコン層２ａ１，２ａ２，２ｂ２とをマスクとして用いてｎ型不純物とｐ型不純物とを選択的に薄膜シリコン層２１の所定領域に注入する。それにより、ｎ+ 不純物拡散領域１ａ１，１ｂ１が形成される。なお、図示していないが、ｐＭＯＳトランジスタの高濃度不純物拡散領域もこの段階で形成される。
【００５０】
次に、図１２（ａ），（ｂ）に示されるように、Ｃｏ等の高融点金属をスパッタリング法等を用いて堆積した後ランプアニール処理を施す。それにより、シリサイド層１５が不純物拡散領域の表面とポリシリコン層２ａ１，２ａ２，２ｂ２等の表面に形成される。この工程で、図示されていないものも含めてメモリセル領域４内のすべてのシリサイド層１５が形成される。図１２（ｂ）に示されるように、互いに接するｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とがシリサイド層１５により電気的に接続されることにより、両者を接続する上層配線が不要となり、配線構造を簡略化することが可能となるとともにプロセスも簡略化可能となる。
【００５１】
次に、図１３を参照して、ポリシリコン層２ａ１，２ａ２，２ｂ２を覆うように層間絶縁層を堆積し、熱処理法やＣＭＰ（Chemical Mechanical Polishing ）法により平坦化を図る。その後、層間絶縁層１７ａにコンタクトホール３ａ１を形成する。
【００５２】
次に、図１４に示されるように、コンタクトホール３ａ１内にプラグ１９を形成した後、層間絶縁層１７ａ上にメタル層を形成する。このメタル層をパターニングすることにより、第１メタル配線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃをそれぞれ形成する。
【００５３】
次に、プラズマ方式等により層間絶縁層１７ｂを堆積し、この層間絶縁層１７ｂにビアホール６ｂを形成する。このビアホール６ｂ内にプラグ１９ｂを形成し、プラグ１９ｂ上と層間絶縁層１７ｂ上に、スパッタリング法等を用いてメタル層を形成する。このメタル層をパターニングすることにより第２メタル配線７ａが形成される。以上の工程を経て図５に示されるスタティック型半導体記憶装置のメモリセルが形成されることとなる。
【００５４】
次に、図１５〜図１７を用いて、図５に示される構造のさらなる変形例について説明する。本変形例では、図１７に示されるように、シリサイド層１５がポリシリコン層２ｂ２の側壁上と上面上とに延在している。それ以外の構造に関しては、図５に示される場合と同様である。
【００５５】
図１５を参照して、上記の製造方法と同様の工程を経て図７に示されるチャネル注入までを行なう。その後、全面にゲート絶縁層１６を形成し、このゲート絶縁層１６上にポリシリコン層を堆積する。このポリシリコン層をパターニングすることにより、ポリシリコン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。
【００５６】
次に、図１６に示されるように、ポリシリコン層２ａ１，２ａ２，２ｂ２をマスクとして用いてゲート絶縁層１６をパターニングした後、ｎ- 不純物拡散領域１８ａ，１８ｂ，１８ｃを形成する。その後、ポリシリコン層２ａ１，２ａ２，２ｂ２の側壁上にサイドウォール絶縁層２０ａ〜２０ｆを形成し、上述の製造方法の場合と同様の方法でｎ+ 不純物拡散領域１ａ１，１ｂ１等の高濃度不純物拡散領域を形成する。
【００５７】
次に、図１７を参照して、ポリシリコン層２ｂ２の側壁上に形成されたサイドウォール絶縁層２０ｃを除去する。より詳しくは、ポリシリコン層２ｂ２の側壁上に形成されたサイドウォール絶縁層であって、ポリシリコン層２ｂ２とｐ型不純物拡散領域１ｂ１′とのコンタクト部の周囲に位置する部分のみを選択的に除去する。その後、上記の製造方法の場合と同様の方法でシリサイド層１５を形成する。それにより、ｎ+ 不純物拡散領域１ｂ１の表面上からポリシリコン層２ｂ２の側壁上および上面上に延在するようにシリサイド層１５が形成される。それにより、シリサイド層１５によってｎ+ 不純物拡散領域１ｂ１とポリシリコン層２ｂ２とが接続されることとなり、ｐ型不純物拡散領域１ｂ１′とポリシリコン層２ｂ２とのコンタクト抵抗を図５に示される場合よりも低減することが可能となる。
（実施の形態２）
次に、図１８〜図２１を用いて、この発明の実施の形態２について説明する。図１８および図１９は、この発明の実施の形態２におけるスタティック型半導体記憶装置のメモリセル領域４の平面図である。図２０は、図１８および図１９におけるＡ−Ａ′線に沿う断面図を示し、図２１は図１８および図１９におけるＢ−Ｂ′線に沿う断面図を示している。
【００５８】
図１８を参照して、本実施の形態２では、ドライバトランジスタＱ１と負荷トランジスタＱ３の位置を図１に示される実施の形態１の場合と逆にしている。そのため、ｐ+ 不純物拡散領域８ｂ１の両側に接合部１０ａ１，１０ａ２が形成されている。
【００５９】
図１８に示されるようにドライバトランジスタＱ１，Ｑ２と負荷トランジスタＱ３，Ｑ４とを配置することにより、コンタクトホール３ｂ１，３ｂ２間を結ぶ仮想の線分に対し、コンタクトホール３ｃ１，３ｃ２が同じ側に配置されることとなる。それにより、図１９に示されるように、コンタクトホール３ｂ１とコンタクトホール３ｂ２とを１本の第１メタル配線５ｂで接続することが可能となる。その結果、図２に示される実施の形態１の場合よりも第１メタル配線の数を低減することが可能となる。それにより、実施の形態１の場合よりもさらに配線構造を簡略化することが可能となるとともに、メモリセル領域４の面積低減にも寄与し得る。それ以外の構造に関しては上述の実施の形態１の場合とほぼ同様である。
【００６０】
次に、図２０を参照して、第１メタル配線５ａ１，５ａ２，５ｂ，５ｃの数が、図３に示される実施の形態１の場合よりも１本少なくなっているのがわかる。それ以外の構造に関しては図３に示される場合と同様である。
【００６１】
次に、図２１を参照して、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不純物拡散領域１ｂ１とが接合部１０ａ１を介して連結されている。それ以外の構造に関しては図４に示される実施の形態１の場合とほぼ同様である。
（実施の形態３）
次に、図２２および図２３を用いて、この発明の実施の形態３について説明する。図２２と図２３は、本実施の形態３におけるスタティック型半導体記憶装置のメモリセル領域４の平面図である。
【００６２】
図２２を参照して、本実施の形態３では、直線形状の第１と第２の活性領域２６ａ，２６ｂが形成され、この第１と第２の活性領域２６ａ，２６ｂの長手方向と交差する方向に負荷トランジスタＱ３，Ｑ４のｐ+ 不純物拡散領域８ａ１，８ａ２，８ｂ１，８ｂ２が延在している。そして、上記のような直線形状の第１と第２の活性領域２６ａ，２６ｂを形成すべく、本実施の形態３ではポリシリコン層２ｂ１，２ｂ２を屈曲させている。より詳しくは、ポリシリコン層２ｂ１，２ｂ２をほぼ直角に屈曲させている。上記のように直線形状の第１と第２の活性領域２６ａ，２６ｂを形成し、これらとほぼ直交する方向に延在するようにｐ+ 不純物拡散領域８ａ１，８ａ２，８ｂ１，８ｂ２を配置することにより、メモリセル領域４内のフィールドパターン形状（分離領域の形状）を上述の各実施の形態の場合と比べて単純化することが可能となる。それにより、写真製版が容易に行なえ、フィールドパターンの良好な仕上がり形状を期待できる。
（実施の形態４）
次に、図２４と図２５を用いて、この発明の実施の形態４について説明する。図２４と図２５は、この発明の実施の形態４におけるスタティック型半導体記憶装置のメモリセル領域４の平面図である。
【００６３】
図２４を参照して、本実施の形態４では、ポリシリコン層２ｂ１，２ｂ２がポリシリコン層２ａ１，２ａ２とほぼ平行な方向に延び、直線形状を有している。そして、この場合にも、上記の実施の形態３の場合と同様に、直線形状の第１と第２の活性領域２６ａ，２６ｂが形成されている。ｐ+ 不純物拡散領域８ｂ１，８ｂ２は屈曲形状を有している。本実施の形態４の場合も、上記の実施の形態３の場合と同様に、実施の形態１，２の場合と比較してフィールドパターン形状を単純化することが可能となる。それにより、実施の形態３の場合と同様の効果が期待できる。
【００６４】
なお、本実施の形態４および上述の実施の形態３の場合においても、実施の形態１の場合と同様の効果が期待できる。また、上記の各実施の形態の特徴を適宜組合せてもよい。
【００６５】
以上のようにこの発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６６】
【発明の効果】
本発明に係るスタティック型半導体記憶装置は、基板上に絶縁層を介在して形成された半導体層に形成される、いわゆるＳＯＩ構造を有する。そのため、従来例のように異なる導電型のＭＯＳトランジスタに対しそれぞれウェルを形成する必要がなくなる。それにより、異なる導電型のＭＯＳトランジスタ間にウェルの境界が存在しなくなり、該境界近傍の不要な領域を削除することが可能となる。その結果、メモリセルの面積を低減することが可能となる。そればかりでなく、メモリセルの面積を増大させることなく異なる導電型のＭＯＳトランジスタを交互に配置することも可能となる。それにより、従来例よりも配線構造を簡略化することが可能となる。以上のことより、メモリセルの面積が低減され、かつ配線構造も簡略化されたスタティック型半導体記憶装置が得られる。
【００６７】
第１と第２のドライバトランジスタの一方の不純物拡散領域の表面と第１と第２の負荷トランジスタの一方の不純物拡散領域の表面とに第１と第２のシリサイド層を形成した場合には、第１と第２のドライバトランジスタの一方の不純物拡散領域と第１と第２の負荷トランジスタの一方の不純物拡散領域間を短絡させることが可能となる。それにより、それらの間を接続する上層配線を形成する必要がなくなる。それにより、上層配線の数を減少でき、配線構造の簡略化に寄与し得る。
【００６８】
第１と第２のアクセストランジスタの一方の不純物拡散領域の表面に第３と第４のシリサイド層が形成され該第３と第４のシリサイド層が第１と第２ゲートの側壁上と上面上とに延在した場合には、第１と第２ゲートの抵抗値を低減することが可能となるとともに、第１と第２ゲートと不純物拡散領域とのコンタクト抵抗をも低減することが可能となる。それにより、高性能なスタティック型半導体記憶装置が得られる。
【００６９】
第１と第２の活性領域を直線形状とした場合には、スタティック型半導体記憶装置のメモリセルにおけるフィールドパターン形状を単純化することが可能となる。それにより、写真製版が容易となり、フィールドパターンの良好な仕上がり形状を期待できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１におけるスタティック型半導体記憶装置のメモリセル領域の下層部分の平面図である。
【図２】  この発明の実施の形態１におけるスタティック型半導体記憶装置のメモリセル領域の上層部分の平面図である。
【図３】  図１および図２におけるＡ−Ａ′線に沿う断面図である。
【図４】  図１および図２におけるＢ−Ｂ′線に沿う断面図である。
【図５】  図３に示される断面構造の変形例を示す断面図である。
【図６】  図５に示される構造の製造工程の第１工程を示す断面図である。
【図７】  図５に示される構造の製造工程の第２工程を示す断面図である。
【図８】  図５に示される構造の製造工程の第３工程を示す断面図である。
【図９】  図５に示される構造の製造工程の第４工程を示す断面図である。
【図１０】  図５に示される構造の製造工程の第５工程を示す断面図である。
【図１１】  図５に示される構造の製造工程の第６工程を示す断面図である。
【図１２】  （ａ）および（ｂ）は、図５に示される構造の製造工程の第７工程を示す断面図である。
【図１３】  図５に示される構造の製造工程の第８工程を示す断面図である。
【図１４】  図５に示される構造の製造工程の第９工程を示す断面図である。
【図１５】  図３に示される構造の他の変形例の製造工程の特徴的な第１工程を示す断面図である。
【図１６】  図３に示される構造の他の変形例の製造工程の特徴的な第２工程を示す断面図である。
【図１７】  図３に示される構造の他の変形例の製造工程の特徴的な第３工程を示す断面図である。
【図１８】  この発明の実施の形態２におけるスタティック型半導体記憶装置のメモリセル領域の下層部分の平面図である。
【図１９】  この発明の実施の形態２におけるスタティック型半導体記憶装置のメモリセル領域の上層部分の平面図である。
【図２０】  図１８および図１９におけるＡ−Ａ′線に沿う断面図である。
【図２１】  図１８および図１９におけるＢ−Ｂ′線に沿う断面図である。
【図２２】  この発明の実施の形態３におけるスタティック型半導体記憶装置のメモリセル領域の下層部分の平面図である。
【図２３】  この発明の実施の形態３におけるスタティック型半導体記憶装置のメモリセル領域の上層部分の平面図である。
【図２４】  この発明の実施の形態４におけるスタティック型半導体記憶装置のメモリセル領域の下層部分の平面図である。
【図２５】  この発明の実施の形態４におけるスタティック型半導体記憶装置のメモリセル領域の上層部分の平面図である。
【図２６】  従来のスタティック型半導体記憶装置のメモリセルの等価回路図である。
【図２７】  従来のスタティック型半導体記憶装置におけるメモリセル領域の下層部分の平面図である。
【図２８】  従来のスタティック型半導体記憶装置におけるメモリセル領域の上層部分の平面図である。
【図２９】  図２７および図２８におけるＡ−Ａ′線に沿う断面図である。
【符号の説明】
１ａ１，１ｂ１，１ｃ１，１ａ２，１ｂ２，１ｃ２ ｎ+ 不純物拡散領域、１ｂ１′ ｐ型不純物拡散領域、２ａ，２ａ１，２ａ２，２ｂ１，２ｂ２ ポリシリコン層、３ａ１，３ａ２，３ｂ１，３ｂ２，３ｃ１，３ｃ２，３ｄ１，３ｄ２，３ｅ１，３ｅ２ コンタクトホール、４ メモリセル領域、５ａ１，５ａ２，５ｂ，５ｂ１，５ｂ２，５ｃ，５ｄ１，５ｄ２ 第１メタル配線、６ａ１，６ｂ１ ビアホール、７ａ，７ｂ，７ａ１，７ｂ１，７ａ２，７ｂ２ 第２メタル配線、８ａ１，８ｂ１，８ａ２，８ｂ２ ｐ+ 不純物拡散領域、９ａ，９ｂ コンタクト部、１０ａ，１０ｂ 接合部、１１ シリコン基板、１２ 埋込み絶縁層、１４ 分離領域、１５ シリサイド層、１６，１６ａ，１６ｂ，１６ｃ ゲート絶縁層、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ サイドウォール絶縁層、２１ 薄膜シリコン層、２３ 開口、２６ａ 第１の活性領域、２６ｂ第２の活性領域、Ｑ１，Ｑ２ ｎＭＯＳトランジスタ（ドライバトランジスタ）、Ｑ３，Ｑ４ ｐＭＯＳトランジスタ（負荷トランジスタ）、Ｑ５，Ｑ６ ｎＭＯＳトランジスタ（アクセストランジスタ）。