【手続補正書】
【提出日】平成16年7月30日(2004.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に形成された金属酸化物からなる容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記下部電極の周囲を埋める埋込み絶縁膜とを備え、
前記下部電極は、酸素及び水素の拡散を防ぐ導電性バリア層を含み、
前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接するように、水素の拡散を防ぐ第１の絶縁性バリア層が形成されており、
前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆うように、水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、
前記第２の絶縁性バリア層は、前記下部電極を覆うと共に前記第１の絶縁性バリア層と接していることを特徴とする容量素子。
【請求項２】
前記埋込み絶縁膜は、酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（Ｓｉ3Ｎ4）からなることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記第１の絶縁性バリア層は、酸素の拡散をも防ぐことを特徴とする請求項１に記載の容量素子。
【請求項４】
前記導電性バリア層は、酸素及び水素の拡散を防ぐ第１の導電性バリア層と、酸素の拡散を防ぐ第２の導電性バリア層とからなる積層膜を含むことを特徴とする請求項１に記載の容量素子。
【請求項５】
前記第１の導電性バリア層は、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項４に記載の容量素子。
【請求項６】
前記第２の導電性バリア層は、二酸化イリジウム（ＩｒＯ2 ）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ2 ）とからなる積層膜、二酸化ルテニウム（ＲｕＯ2 ）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ2 ）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項４に記載の容量素子。
【請求項７】
前記第１の絶縁性バリア層及び第２の絶縁性バリア層は、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）又は酸化タンタルアルミニウム（ＴａＡｌＯ）からなることを特徴とする請求項１又は３に記載の容量素子。
【請求項８】
下部電極と、
前記下部電極上に形成された金属酸化物からなる容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記下部電極の周囲を埋める埋込み絶縁膜とを備え、
前記下部電極は、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成された導電性バリア層を含み、
前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接するように、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第１の絶縁性バリア層が形成されており、
前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆うように、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第２の絶縁性バリア層が形成されており、
前記第２の絶縁性バリア層は、前記下部電極を覆うと共に前記第１の絶縁性バリア層と接していることを特徴とする容量素子。
【請求項９】
前記埋込み絶縁膜は、水素を含む雰囲気下で形成されていることを特徴とする請求項１又は８に記載の容量素子。
【請求項１０】
半導体基板の上に形成され、ソース領域及びドレイン領域を有するトランジスタと、
前記半導体基板の上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に前記トランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続されるように形成されたコンタクトプラグと、
前記下部電極が前記コンタクトプラグ上に形成された前記請求項１〜９のうちのいずれか１項に記載の容量素子とを備えていることを特徴とする半導体記憶装置。
【請求項１１】
半導体基板の上に形成され、ソース領域及びドレイン領域を有する第１のトランジスタと、
前記半導体基板の上に前記第１のトランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に、前記第１のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続されるように形成された第１のコンタクトプラグと、
前記層間絶縁膜の上に前記第１のコンタクトプラグと電気的に接続されるように形成され、酸素及び水素の拡散を防ぐ第１の導電性バリア層を含む下部電極と、
前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接するように形成された、水素の拡散を防ぐ第１の絶縁性バリア層と、
前記下部電極の周囲を埋める埋込み絶縁膜と、
前記下部電極の上に形成された金属酸化物からなる容量絶縁膜と、
前記容量絶縁膜の上に形成され、複数の下部電極から構成された１つ又は複数のブロックごとに設けられた上部電極とからなるメモリセルアレイと、
前記上部電極に、酸素及び水素の拡散を防止する第２の導電性バリア層を介在させて下方から電位を与えるコンタクトを備え、
前記１つのブロック又は複数のブロックの上面及び側面を覆うようにして前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆う水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、
前記第２の絶縁性バリア層は、前記１つのブロック又は複数のブロックの周囲において前記第１の絶縁性バリア層と接していることを特徴とする半導体記憶装置。
【請求項１２】
前記上部電極に下方から電位を与えるコンタクトは、前記ブロックにおいて、前記上部電極と第２のトランジスタのソース領域又はドレイン領域とを、前記第２の導電性バリア層を介在させて電気的に接続する第２のコンタクトプラグであることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記上部電極に下方から電位を与えるコンタクトは、前記ブロックにおいて、前記上部電極と第２のトランジスタのソース領域又はドレイン領域とを、前記第２の導電性バリア層を含む導電膜を介在させて電気的に接続する第２のコンタクトプラグであることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記埋込み絶縁膜は、水素を含む雰囲気下で形成されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１５】
前記埋込み絶縁膜は、酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（Ｓｉ3Ｎ4）からなることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１６】
前記第１の絶縁性バリア層は、酸素の拡散をも防ぐことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１７】
前記第１及び第２の導電性バリア層は、酸素及び水素の拡散を防ぐ下層の導電性バリア層と酸素の拡散を防ぐ上層の導電性バリア層とからなる積層膜、又は酸素の拡散を防ぐ下層の導電性バリア層と酸素及び水素の拡散を防ぐ上層の導電性バリア層とからなる積層膜を含むことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１８】
半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、
前記トランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
前記層間絶縁膜に、前記ソース領域又は前記ドレイン領域と電気的に接続されるコンタクトプラグを形成する第３の工程と、
前記層間絶縁膜の上に、酸素及び水素の拡散を防ぐ導電性バリア層を含む第１の導電膜を形成する第４の工程と、
前記第１の導電膜を前記コンタクトプラグと電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から下部電極を形成する第５の工程と、
前記層間絶縁膜の上に前記下部電極の上面及び側面を覆うように水素の拡散を防ぐ絶縁性バリア層を形成する第６の工程と、
前記絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び絶縁性バリア層に対して前記下部電極を露出するように平坦化する第７の工程と、
露出した前記下部電極の上を含む平坦化した前記第１の絶縁膜及び絶縁性バリア層の上に、金属酸化物からなる第２の絶縁膜と、該第２の絶縁膜の上に第２の導電膜とを形成する第８の工程と、
前記下部電極を含むように、前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記下部電極の上に前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から下部電極の周囲を埋める埋込み絶縁膜を形成する第９の工程と、
前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記下部電極の側方で接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１０の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記第９の工程は、前記第１の絶縁膜のパターニングの後に、前記第１の絶縁性バリア層に対して前記第１の絶縁膜と同一形状のパターニングを行なう工程を含むことを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２０】
半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、
前記トランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
前記層間絶縁膜に、前記トランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第１のコンタクトプラグを形成すると共に、前記第１のコンタクトプラグとは異なる第２のコンタクトプラグを形成する第３の工程と、
前記層間絶縁膜の上に、酸素及び水素の拡散を防ぐ導電性バリア層を含む第１の導電膜を形成する第４の工程と、
前記第１の導電膜を前記第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から複数の下部電極を形成する第５の工程と、
前記層間絶縁膜の上に前記複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、
前記第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して前記複数の下部電極を露出するように平坦化する第７の工程と、
露出した前記複数の下部電極を含め平坦化した前記第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、
前記複数の下部電極により構成されるブロック内において、前記第２の絶縁膜における前記第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、
前記第２の絶縁膜の上及び前記第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、
前記ブロックを含むように、前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記ブロックを覆うように前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から前記複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成する第１１の工程と、
前記ブロックにおいて、前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記ブロックの側方で接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２１】
半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することにより第１のトランジスタ及び第２のトランジスタを形成する第１の工程と、
前記第１のトランジスタ及び第２のトランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
前記層間絶縁膜に、前記第１のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第１のコンタクトプラグ及び前記第２のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第２のコンタクトプラグを形成する第３の工程と、
前記層間絶縁膜の上に、酸素及び水素の拡散を防ぐ導電性バリア層を含む第１の導電膜を形成する第４の工程と、
前記第１の導電膜を前記第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から複数の下部電極を形成する第５の工程と、
前記層間絶縁膜の上に前記複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、
前記第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して前記複数の下部電極を露出するように平坦化する第７の工程と、
露出した前記複数の下部電極を含め平坦化した前記第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、
前記複数の下部電極により構成されるブロック内において、前記第２の絶縁膜における前記第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、
前記第２の絶縁膜の上及び前記第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、
前記ブロックを含むように前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記ブロックを覆うように前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から前記複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成する第１１の工程と、
前記ブロックにおいて、前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記ブロックの側方で接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２２】
前記第１１の工程は、前記第１の絶縁膜のパターニングの後に、前記第１の絶縁性バリア層に対して前記第１の絶縁膜と同一形状のパターニングを行なう工程を含むことを特徴とする請求項２０又は２１に記載の半導体記憶装置の製造方法。
【請求項２３】
前記第１の絶縁膜は、水素を含む雰囲気で形成することを特徴とする請求項１８、２０及び２１のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２４】
前記第４の工程は、酸素及び水素の拡散を防ぐ下層の導電性バリア層を形成する工程と酸素の拡散を防ぐ上層の導電性バリア層を形成する工程とを含む、又は酸素の拡散を防ぐ下層の導電性バリア層を形成する工程と酸素及び水素の拡散を防ぐ下層の導電性バリア層を形成する工程とを含むことを特徴とする請求項１８、２０及び２１のうちのいずれか１項に記載の半導体記憶装置の製造方法。