(57)【要約】シリコン基板の上部領域でゲート電極の側壁より外側に形成された深いソース・ドレイン領域と、シリコン基板の上部領域で深いソース・ドレイン領域より浅く、深いソース・ドレイン領域からゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、深いソース・ドレイン領域の上部のうち、チャネル側の先端から内側に向かって延びた深いソース・ドレイン先端領域と、深いソース・ドレイン領域の上部の少なくとも一部が掘り込まれた深いソース・ドレイン掘り込み領域と、この深いソース・ドレイン掘り込み領域を含む深いソース・ドレイン領域の上部表面のうち、少なくとも深いソース・ドレイン先端領域を除く領域に形成されたシリサイド層と、を備えた半導体装置が得られる。
2008156182.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の上部領域で前記ゲート電極の側壁より外側に形成された深いソース・ドレイン領域と、前記半導体基板の上部領域で前記深いソース・ドレイン領域より浅く、前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記深いソース・ドレイン領域の上部のうち、チャネル側の先端から内側に向かって延びた深いソース・ドレイン先端領域と、前記深いソース・ドレイン領域の上部の少なくとも一部が掘り込まれた深いソース・ドレイン掘り込み領域と、前記深いソース・ドレイン掘り込み領域を含む前記深いソース・ドレイン領域の上部表面のうち、少なくとも前記深いソース・ドレイン先端領域を除く領域に形成されたシリサイド層と、を備えることを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン拡張領域のチャネル側の先端と、前記深いソース・ドレイン領域のチャネル側先端との間に先端が位置し、前記ソース・ドレイン拡張領域より深く、前記深いソース・ドレイン領域より浅い第２のソース・ドレイン拡張領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース・ドレイン拡張領域、前記深いソース・ドレイン領域又は前記第２のソース・ドレイン拡張領域のいずれかが前記半導体基板内に形成する接合面から前記シリサイド層までの最短距離は、前記ソース・ドレイン拡張領域の上部表面から前記半導体基板内に形成された接合面までの深さより、長いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記深いソース・ドレイン領域の上部の表面に形成されたシリサイド層にコンタクトプラグが接続され、このコンタクトプラグとシリサイド層との接触部から前記シリサイド層のチャネル側の先端までの距離が１００ｎｍ以下であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記ソース・ドレイン拡張領域の上部表面から半導体基板内に形成された接合面までの深さが２０ｎｍ以下であることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
【請求項６】
前記ゲート電極の側壁にサイドウォールを備えたことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜及びゲート電極が順次形成された半導体装置の製造方法において、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、深いソース・ドレイン領域を形成する工程と、熱処理により不純物を活性化する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜及びゲート電極が順次形成された半導体装置の製造方法において、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、深いソース・ドレイン領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールと前記第２のサイドウォールとをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、熱処理により不純物を活性化する工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜及びゲート電極が順次形成された半導体装置の製造方法において、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内に第１のソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、前記第１のソース・ドレイン拡張領域より深い、第２のソース・ドレイン拡張領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして不純物のドーピングを行い、前記第２のソース・ドレイン拡張領域より深い、深いソース・ドレイン領域を形成する工程と、熱処理により不純物を活性化する工程と、前記第２のサイドウォールを覆うように第３の膜を堆積後、エッチングにより第３のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール、前記第２のサイドウォール及び前記第３のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜及びゲート電極が順次形成された半導体装置の製造方法において、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内に第１のソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、前記第１のソース・ドレイン拡張領域より深い、第２のソース・ドレイン拡張領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして不純物のドーピングを行い、前記第２のソース・ドレイン拡張領域より深い、深いソース・ドレイン領域を形成する工程と、前記第２のサイドウォールを覆うように第３の膜を堆積後、エッチングにより第３のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール、前記第２のサイドウォール及び前記第３のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、熱処理により不純物を活性化する工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記不純物を活性化する熱処理工程は、レーザーアニールで行うことを特徴とする請求項７乃至１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記不純物を活性化する熱処理工程は、フラッシュランプアニールで行うことを特徴とする請求項７乃至１０の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記不純物を活性化する熱処理工程は、７００℃以下の温度で１０秒以上行うことを特徴とする請求項７乃至１０の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記ソース・ドレイン拡張領域を形成するためのドーピングは、クラスタイオン注入で行うことを特徴とする請求項７乃至１０の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記ソース・ドレイン拡張領域を形成するためのドーピングは、プラズマドーピングで行うことを特徴とする請求項７乃至１０の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に寄生抵抗を低くした微細なＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを備えた半導体装置及びその製造方法の技術分野に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩに要求される処理能力はますます高いものになってきており、トランジスタの高速化が図られている。従来、この高速化は主として構造の微細化によって進められてきたが、微細化とともに寄生成分の影響が顕在化してきており、従来にない新しいトランジスタ設計が求められてきている。
例えば、トランジスタの寄生抵抗として、サリサイド技術を用いた場合には、シリサイドとシリコンとの界面抵抗の割合が大きくなってきている。これは、トランジスタの微細化とともにコンタクトプラグからチャネルまでを繋ぐシリサイドの距離が短縮化し、シリサイドそのものの抵抗が小さくなってきた一方で、シリサイドとシリコンとの接触面積が減少してきたためである。
微細化されたトランジスタのコンタクト抵抗の問題点を、図１を参照して説明する。図１Ａに、コンタクトプラグとソース・ドレイン拡張領域間の寄生抵抗の計算に用いた構造を示す断面図を示す。図１Ｂに、その計算結果のグラフを示す。
図１Ａのトランジスタは素子分離領域２、ソース・ドレイン拡張領域５、深いソース・ドレイン領域８、ニッケルシリサイド層１１及びコンタクトプラグ１７からなる。例えば、深いソース・ドレイン領域８の拡散層接合深さは３０ｎｍ、抵抗率は１Ｅ３μΩｃｍである。ニッケルシリサイド層１１の深さは１０ｎｍ、抵抗率は１Ｅ２μΩｃｍである。またニッケルシリサイド層１１と深いソース・ドレイン領域８との界面抵抗は５０ｎΩｃｍ２である。
図１Ｂに示すように、コンタクトプラグからソース・ドレイン拡張領域までの寄生抵抗率（以下単に寄生抵抗と記載する）Ｒは、コンタクトプラグとソース・ドレイン拡張領域間距離（Ｌ）に依存する。コンタクトーソース・ドレイン拡張領域間距離（Ｌ）が短くなると、寄生抵抗Ｒは小さくなる。しかし寄生抵抗Ｒは、図の矢印で示す領域では、その距離（Ｌ）が約２００ｎｍのとき極小値となり、距離（Ｌ）が１００ｎｍ以下になると増大することが分かる。これは距離（Ｌ）が１００ｎｍ以下になるとニッケルシリサイドとシリコンとの接触抵抗が寄生抵抗を律速し、接触面積の低減によって全抵抗が増えてしまったからである。
これらの問題を解決するため、例えば特開２００３−２０３９２７号公報（以下、特許文献１と記載する）に開示された発明が提案されている。この特許文献１に開示された発明では、ソース・ドレイン領域を掘り込んだ上でサリサイド技術によりシリサイドを形成し、このシリサイドとチャネルを近づける方法が提案されている。この発明の明細書の中には明示されていないが、この構造ではシリサイドとシリコンとの接触面積が、掘り込んだ側面の分だけ増えるので、寄生抵抗の低減を期待することができる。
一方、トランジスタを微細化するためには、ソース・ドレイン拡張領域の接合深さを浅くすることが重要である。そのためには、レーザーアニール、フラッシュランプアニール、低温長時間アニール等を行い、上記ソース・ドレイン拡張領域の不純物拡散がほとんど起こらない状態で活性化させることが有効である。本発明者らは、これらの技術を用いて微細なトランジスタを作製した場合、非常に深刻な問題が起こることを見出した。
例えば図１１Ａ、１１Ｂに示す構造Ａ、Ｂは、ＭＩＳ型電界効果トランジスタの標準構造であり、本発明の構造と比較例するための比較例１、２である。図１１Ａに示す構造Ａ（比較例１）は、拡散不純物をランプアニールで活性化した拡散領域の接合が深い場合のＭＩＳ型電界効果トランジスタの標準構造である。図１１Ｂに示す構造Ｂ（比較例２）は、拡散不純物をレーザーアニールで活性化した拡散領域の接合が浅い場合であり、より微細化されたＭＩＳ型電界効果トランジスタの標準構造である。
ソース・ドレイン拡張領域５の接合深さは、構造Ａが３０ｎｍ、構造Ｂが１４ｎｍである。構造Ｂのように深いソース・ドレイン領域とソース・ドレイン拡張領域の接合が浅い場合には、ソース・ドレイン拡張領域の付け根の部分（○印で示す）で拡散層の接合面とシリサイド間が急に狭まり、大きな寄生抵抗が付くことが分かる。このために、シリサイド底面から流れ出した電流が、この部分で急に狭められることになる。
この問題を解決するため、例えば特開２００３−１５１９９１号公報（以下、特許文献２と記載する）に開示された発明が提案されている。この特許文献２に開示された発明では、シリサイドの先端の距離をソース・ドレイン拡張領域から離すことが提案されている。この発明の明細書の中には明示されていないが、このような構造にすることにより、ソース・ドレイン拡張領域の付け根の大きな寄生抵抗を減らすことが可能なはずである。
【特許文献１】特開２００３−２０３９２７号公報
【特許文献２】特開２００３−１５１９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献２に開示された発明のように、シリサイドの先端をソース・ドレイン拡張領域から離すと、結果としてシリサイドとシリコンとの接触面積が減少し、大きな寄生抵抗が付いてしまう問題がある。
一方、上記特許文献１に開示された発明のように、ソース・ドレイン領域を掘り込んでシリサイドを形成すると、ソース・ドレイン拡張領域の付け根とシリサイドとの距離が縮まり、ここに大きな寄生抵抗がついてしまう。
したがって、上記特許文献１に開示された発明も特許文献２に開示された発明も、微細なトランジスタに対しては、寄生抵抗全体を減少するという観点からはむしろ逆効果になってしまうのである。
本願発明者らが鋭意検討した結果、コンタクトプラグとソース・ドレイン拡張領域との距離が１００ｎｍ以下、又はソース・ドレイン拡張領域の接合深さが２０ｎｍ以下の微細なトランジスタに対しては、上記特許文献１に開示された発明も特許文献２に開示された発明も寄生抵抗全体を減少させるという観点から逆効果であることが判明した。
次に、特許文献１に記載の製造方法において微細なトランジスタの寄生抵抗を減らそうとした場合の問題点を図２、３に基づいて説明する。なお、ここでは簡単のためにＰチャネル型ＭＩＳＦＥＴの製造方法を念頭にして説明する。しかし、シリコン基板やソース・ドレイン領域にドーピングする不純物を変えることにより、Ｎチャネル型ＭＩＳＦＥＴを作製することも可能であることは勿論である。
まず、図２Ａに示すようにシリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜する。そのゲート絶縁膜とゲート電極膜をパターニングして、ゲート絶縁膜３及びゲート電極４を形成する。次いで、ゲート電極４をマスクにして、ボロンと水素のクラスタであるオクタデカボラン（Ｂ１８Ｈ２２）をイオン注入し、ソース・ドレイン拡張領域５を形成する。上記クラスタ注入の利点は、同じイオンの加速エネルギーでも、シングルボロンに比べ浅い注入分布が得られることである。
次に、図２Ｂに示すように、これらの上にシリコン酸化膜６を堆積し、エッチバックにより、サイドウォール７を形成する（図２Ｃ）。
続いて、図３Ａに示すようにシリコン基板１の表面を掘り込む。その後、ゲート電極４とサイドウォール７をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域８を形成する（図３Ｂ）。
次いで、レーザーアニール等のミリ秒アニールの手法を用い、１３００℃、０．００１秒の極めて高温かつ短時間の熱処理を行い、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８の不純物をほとんど拡散させることなく活性化させる。このようにクラスタイオン注入とミリ秒アニール技術を用いれば、ソース・ドレイン拡張領域５の接合深さを２０ｎｍ以下に抑えることができる。
次に、図３Ｃに示すようにニッケルを堆積して熱処理を行い、深いソース・ドレイン領域８の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層１１を形成する。なお、余剰のニッケルは除去する。
このような構造によれば、ニッケルシリサイド層１１は、深いソース・ドレイン領域８の掘り込んだ側面にも形成されるため、ニッケルシリサイド層１１とシリコン基板１との接触面積が増加し、接触抵抗を減少させることができる。
しかしながら、上記のように掘り込んだ分、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根部分の接合面との距離が狭まる。そのため、この付け根部分に大きな寄生抵抗が生じてしまい、結果として寄生抵抗全体を減らすことはできないという問題がある。
次に、特許文献２の技術の問題点を図４、５に基づいて説明する。なお、図４、５において、図２、３と同一又は対応する部分には、同一の符号を用いて説明する。
まず、図４Ａに示すようにシリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜する。そのゲート絶縁膜とゲート電極膜をパターニングして、ゲート絶縁膜３及びゲート電極４を形成する。次いで、ゲート電極４をマスクにして、ボロンと水素のクラスタであるオクタデカボラン（Ｂ１８Ｈ２２）をイオン注入し、ソース・ドレイン拡張領域５を形成する。上記クラスタ注入の利点は、同じイオンの加速エネルギーでも、シングルボロンに比べ浅い注入分布が得られることである。
次に、図４Ｂに示すように、これらの上にシリコン酸化膜６を堆積し、エッチバックにより、サイドウォール７を形成する（図４Ｃ）。その後、ゲート電極４とサイドウォール７をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域８を形成する（図４Ｄ）。次いで、レーザーアニール等のミリ秒アニールの手法を用い、１３００℃、０．００１秒の極めて高温かつ短時間の熱処理を行い、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８の不純物をほとんど拡散させることなく活性化させる。このようにクラスタイオン注入とミリ秒アニール技術を用いれば、ソース・ドレイン拡張領域５の接合深さを２０ｎｍ以下に抑えることができる。
次に、図５Ａに示すように、これらの上にシリコン酸化膜９を堆積し、エッチバックにより、サイドウォール１０を形成する（図５Ｂ）。次に、図５Ｃに示すようにニッケルを堆積して熱処理を行い、深いソース・ドレイン領域８の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層１１を形成する。なお、余剰のニッケルは除去する。
このような構造によれば、ニッケルシリサイド層１１がソース・ドレイン拡張領域５から離れるため、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根との距離が広がり、この部分の抵抗を減少することができる。
しかしながら、そもそもソース・ドレイン拡張領域５の接合深さを２０ｎｍ以下にするような微細なトランジスタによる半導体回路は、極めて高集積に製造することを目的としている。そのため、ニッケルシリサイド層１１に接続するコンタクトプラグとニッケルシリサイド層１１のチャネル側の先端までの距離は１００ｎｍ以下に設計される。このような微細なトランジスタにおいては、本従来技術に従えば、ニッケルシリサイド層１１とシリコン基板１との接触面積が減少するため、接触抵抗が増大してしまう。その結果として寄生抵抗全体を減らすことができないという問題がある。
本発明は、以上の問題点に鑑みてなされたものであり、微細な半導体装置の寄生抵抗を低減するための半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の上部領域で前記ゲート電極の側壁より外側に形成された深いソース・ドレイン領域と、前記半導体基板の上部領域で前記深いソース・ドレイン領域より浅く、前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記深いソース・ドレイン領域の上部のうち、チャネル側の先端から内側に向かって延びた深いソース・ドレイン先端領域と、前記深いソース・ドレイン領域の上部の少なくとも一部が掘り込まれた深いソース・ドレイン掘り込み領域と、前記深いソース・ドレイン掘り込み領域を含む前記深いソース・ドレイン領域の上部表面のうち、少なくとも前記深いソース・ドレイン先端領域を除く領域に形成されたシリサイド層と、を備えることを特徴とする。
本発明の半導体装置の第１の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極が順次形成され、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、深いソース・ドレイン領域を形成する工程と、熱処理により不純物を活性化する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする。
また本発明の半導体装置の第２の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極が順次形成され、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、深いソース・ドレイン領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールと前記第２のサイドウォールとをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、熱処理により不純物を活性化する工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする。
また本発明の半導体装置の第３の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極が順次形成され、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内に第１のソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、前記第１のソース・ドレイン拡張領域より深い、第２のソース・ドレイン拡張領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして不純物のドーピングを行い、前記第２のソース・ドレイン拡張領域より深い、深いソース・ドレイン領域を形成する工程と、熱処理により不純物を活性化する工程と、前記第２のサイドウォールを覆うように第３の膜を堆積後、エッチングにより第３のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール、前記第２のサイドウォール及び前記第３のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする。
また本発明の半導体装置の第４の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極が順次形成され、前記ゲート電極をマスクとして不純物のドーピングを行い、前記半導体基板内に第１のソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、エッチングにより第１のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールをマスクとして不純物のドーピングを行い、前記第１のソース・ドレイン拡張領域より深い、第２のソース・ドレイン拡張領域を形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして不純物のドーピングを行い、前記第２のソース・ドレイン拡張領域より深い、深いソース・ドレイン領域を形成する工程と、前記第２のサイドウォールを覆うように第３の膜を堆積後、エッチングにより第３のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール、前記第２のサイドウォール及び前記第３のサイドウォールをマスクとして前記深いソース・ドレイン領域の上部をエッチングにより掘り込む工程と、熱処理により不純物を活性化する工程と、前記深いソース・ドレイン領域の上部の露出表面にシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００５】
本発明に係る半導体装置及びその製造方法によれば、シリサイド層とソース・ドレイン拡張領域の付け根との距離を広く保ちつつ、シリサイド層と半導体基板との接触面積を増やすことができるので、微細な半導体装置に対しても、全体の寄生抵抗を減らすことが可能となる。
【図面の簡単な説明】
【０００６】
図１Ａは、コンタクトプラグとソース・ドレイン拡張領域間の寄生抵抗の計算に用いた構造を示す断面図である。
図１Ｂは、図１Ａにおける寄生抵抗の計算結果のグラフである。
図２Ａ、２Ｂ、２Ｃは、特許文献１の半導体装置の製造方法を示す断面図である。
図３Ａ、３Ｂ、３Ｃは、特許文献１の半導体装置の製造方法を示す断面図である。
図４Ａ、４Ｂ、４Ｃ、４Ｄは、特許文献２の半導体装置の製造方法を示す断面図である。
図５Ａ、５Ｂ、５Ｃは、特許文献２の半導体装置の製造方法を示す断面図である。
図６Ａ、６Ｂ、６Ｃ、６Ｄは、本発明の第１実施形態における半導体装置の製造方法を示す断面図である。
図７Ａ、７Ｂ、７Ｃ、７Ｄは、本発明の第１実施形態における半導体装置の製造方法を示す断面図である。
図８Ａ、８Ｂ、８Ｃ、８Ｄは、本発明の第２実施形態における半導体装置の製造方法を示す断面図である。
図９Ａ、９Ｂ、９Ｃ、９Ｄは、本発明の第２実施形態における半導体装置の製造方法を示す断面図である。
図１０Ａ、１０Ｂ、１０Ｃは、本発明の第２実施形態における半導体装置の製造方法を示す断面図である。
図１１Ａは、比較例１の半導体装置の断面図である。
図１１Ｂは、比較例２の半導体装置の断面図である。
図１１Ｃは、本発明の第２実施形態変形例の半導体装置の断面図である。
図１１Ｄは、本発明の第１実施形態の半導体装置の断面図である。
図１１Ｅは、本発明の第２実施形態の半導体装置の断面図である。
図１２は、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１１Ｅにおける半導体装置の寄生抵抗を示すグラフである。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の実施形態について図面を参照して詳細に説明する。なお、以下の実施形態では、簡単のためにＰチャネル型ＭＩＳＦＥＴの製造方法を念頭に説明する。しかしこれらに限定されることなく、シリコン基板やソース・ドレイン領域にドーピングする不純物を変えることにより、Ｎチャネル型ＭＩＳＦＥＴを作製することも可能である。
第１実施形態
図６Ａ〜６Ｄ、図７Ａ〜７Ｄは、本発明に係る半導体装置の製造方法の第１実施形態を示す断面図である。なお、上述した断面図と同一又は対応する部分には、同一の符号を用いて説明する。他の実施形態及び実施例においても同様とする。
まず、図６Ａに示すように半導体基板としてのシリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜する。そのゲート絶縁膜とゲート電極膜をパターニングして、ゲート絶縁膜３及びゲート電極４を形成する。次いで、ゲート電極４をマスクにして、ボロンと水素のクラスタであるオクタデカボラン（Ｂ１８Ｈ２２）をイオン注入し、ソース・ドレイン拡張領域５を形成する。すなわち、ソース・ドレイン拡張領域５は、ゲート電極４をマスクとして不純物のドーピングを行うことによりシリコン基板１内に形成される。上記クラスタ注入の利点は、同じイオンの加速エネルギーでも、シングルボロンに比べ浅い注入分布が得られることである。
次に、図６Ｂに示すように、これらの上にシリコン酸化膜（第１の膜）６を堆積する。そのシリコン酸化膜６をエッチバック（異方性エッチング）により、第１のサイドウォールとしてのサイドウォール７を形成する（図６Ｃ）。その後、ゲート電極４とサイドウォール７をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域８を形成する（図６Ｄ）。すなわち、深いソース・ドレイン領域８は、ゲート電極４とサイドウォール７をマスクとして不純物のドーピングを行うことにより形成される。
次いで、熱処理により不純物を活性化する。この工程は、レーザーアニール等のミリ秒アニールの手法を用い、１３００℃、０．００１秒の極めて高温かつ短時間の熱処理を行い、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８の不純物をほとんど拡散させることなく活性化させる。このとき図に示すように、半導体基板の上部領域で深いソース・ドレイン領域８のチャネル側の先端領域がゲート電極４の側壁より外側にあるように形成する。このように、クラスタイオン注入とミリ秒アニール技術を用いれば、ソース・ドレイン拡張領域５の接合深さを２０ｎｍ以下に抑えることができる。
次に、図７Ａに示すように、これらの上にシリコン酸化膜（第２の膜）９を堆積する。そのシリコン酸化膜９をエッチバック（異方性エッチング）により、第２のサイドウォールとしてのサイドウォール１０を形成する（図７Ｂ）。続けて、図７Ｃに示すようにシリコン基板１の表面を掘り込む。具体的には、ゲート電極４、サイドウォール７及び１０をマスクとして深いソース・ドレイン領域８の上部をエッチングにより掘り込む。次いで、図７Ｄに示すようにニッケルを堆積して熱処理を行い、深いソース・ドレイン領域８の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層１１を形成する。なお、余剰のニッケルは除去する。
本実施形態においては、深いソース・ドレイン領域８は第１のサイドウォール７を利用して形成する。さらにニッケルシリサイド層１１は、シリサイド用のサイドウォールである第２のサイドウォール１０を利用して形成する。このように深いソース・ドレイン領域とニッケルシリサイド層を形成するサイドウォールを異ならせる。このとき深いソース・ドレイン領域において、深いソース・ドレイン領域の接合面からニッケルシリサイド層までの領域を深いソース・ドレイン領域の先端領域とする。従ってニッケルシリサイド層１１は、深いソース・ドレイン領域８の先端領域には形成されないで、深いソース・ドレイン領域８の接合面から第２のサイドウォール１０の厚さに対応する間隔離れて形成されることになる。すなわち深いソース・ドレイン領域８の接合面からニッケルシリサイド層１１との距離は、第２のサイドウォール１０の厚さに対応して広くすることができる。
なお、上記一連の工程順において、サイドウォール１０の形成工程と深いソース・ドレイン領域８を掘り込む工程は、不純物活性化の熱処理工程の前に行っても構わない。また、不純物活性化の熱処理工程は、拡散を抑えられる熱処理であればよく、例えばフラッシュランプアニール、７００℃以下１０秒以上のアニール、あるいはレーザーアニールを含む各種アニールやそれらの組み合わせでもよい。また、ソース・ドレイン拡張領域５を形成するための不純物のドーピングは、クラスタイオン注入の他に、極低エネルギーのイオン注入、プラズマドーピング、又はゲルマニウムやシリコンのイオン注入によるプレアモルファス化やそれらの組み合わせでも有効である。
このようにして製造された半導体装置としてのＭＩＳ型電界効果トランジスタは、図７Ｄに示すようにシリコン基板１と、このシリコン基板１上に形成されたゲート絶縁膜３と、このゲート絶縁膜３上に形成されたゲート電極４と、シリコン基板１の上部領域でゲート電極４の側壁より外側に形成された深いソース・ドレイン領域８と、シリコン基板１の上部領域で深いソース・ドレイン領域８より浅く、深いソース・ドレイン領域８からゲート電極４の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域５と、深いソース・ドレイン領域８の上部のうち、深いソース・ドレイン領域８のチャネル側の先端から内側に向かって延びた深いソース・ドレイン領域８先端領域と、深いソース・ドレイン領域８の上部の少なくとも一部が掘り込まれた深いソース・ドレイン領域８の掘り込み領域と、この深いソース・ドレイン領域８の掘り込み領域を含む深いソース・ドレイン領域８の上部表面のうち、少なくとも深いソース・ドレイン領域８の先端領域を除く領域に形成されたニッケルシリサイド層１１と、を備えている。
このように本実施形態によれば、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根の距離を広く保ちつつ、ニッケルシリサイド層１１とシリコン基板１との接触面積を増やすことができるので、微細なトランジスタに対しても、全体の寄生抵抗を減らすことが可能である。
なお、本実施形態において、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根との距離は、ソース・ドレイン拡張領域５の接合深さより長いほうが好ましい。こうすることによって、全体の寄生抵抗を、構造上避けることのできないソース・ドレイン拡張領域５の寄生抵抗近くまで減らすことができる。
また、本実施形態による半導体装置の構造は、透過型電子顕微鏡、電子線ホログラフィー法、走査型容量顕微鏡、ケルビンプローブフォース顕微鏡等によるトランジスタの断面観察により確認可能である。
第２実施形態
図８Ａ〜８Ｄ、９Ａ〜９Ｄ、１０Ａ〜１０Ｃは、本発明に係る半導体装置の製造方法の第２実施形態を示す断面図である。
まず、図８Ａに示すように半導体基板としてのシリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜する。そのゲート絶縁膜とゲート電極膜をパターニングして、ゲート絶縁膜３及びゲート電極４を形成する。次いで、ゲート電極４をマスクにして、ボロンと水素のクラスタであるオクタデカボラン（Ｂ１８Ｈ２２）をイオン注入し、ソース・ドレイン拡張領域５を形成する。すなわち、ソース・ドレイン拡張領域５は、ゲート電極４をマスクとして不純物のドーピングを行うことによりシリコン基板１内に形成される。上記クラスタ注入の利点は、同じイオンの加速エネルギーでも、シングルボロンに比べ浅い注入分布が得られることである。
次に、図８Ｂに示すように、これらの上にシリコン酸化膜（第１の膜）１２を堆積する。そのシリコン酸化膜１２をエッチバック（異方性エッチング）により、第１のサイドウォールとしてのサイドウォール１３を形成する（図８Ｃ）。その後、ゲート電極４とサイドウォール１３をマスクとして、ボロンをシリコン基板１にイオン注入する不純物のドーピングを行い、第２のソース・ドレイン拡張領域１４を形成する（図８Ｄ）。第２のソース・ドレイン拡張領域１４の接合深さは、ソース・ドレイン拡張領域５より深く、後から形成する深いソース・ドレイン領域８より浅い。
次いで、図９Ａに示すように、これらの上にシリコン酸化膜（第２の膜）１５を堆積する。そのシリコン酸化膜１５をエッチバック（異方性エッチング）により、第２のサイドウォールとしてのサイドウォール１６を形成する（図９Ｂ）。さらに、ゲート電極４、サイドウォール１３及びサイドウォール１６をマスクとして、ボロンをシリコン基板１にイオン注入する不純物のドーピングを行い、深いソース・ドレイン領域８を形成する（図９Ｃ）。
その後、熱処理により不純物を活性化する。この工程は、レーザーアニール等のミリ秒アニールの手法を用い、１３００℃、０．００１秒の極めて高温かつ短時間の熱処理を行い、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８の不純物をほとんど拡散させることなく活性化させる。このとき図に示すように、半導体基板の上部領域で深いソース・ドレイン領域８のチャネル側の先端領域がゲート電極４の側壁より外側にあるように形成する。このように、クラスタイオン注入とミリ秒アニール技術を用いれば、ソース・ドレイン拡張領域５の接合深さを２０ｎｍ以下に抑えることができる。
次に、図９Ｄに示すように、これらの上にシリコン酸化膜（第３の膜）９を堆積する。そのシリコン酸化膜９をエッチバック（異方性エッチング）により、第３のサイドウォールとしてのサイドウォール１０を形成する（図１０Ａ）。
続けて、図１０Ｂに示すようにシリコン基板１の表面を掘り込む。具体的には、ゲート電極４、サイドウォール１３、１６及び１０をマスクとして深いソース・ドレイン領域８の上部をエッチングにより掘り込む。次いで、図１０Ｃに示すようにニッケルを堆積して熱処理を行い、深いソース・ドレイン領域８の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層１１を形成する。なお、余剰のニッケルは除去する。
なお、上記一連の工程順において、サイドウォール１０の形成工程とシリコン基板１を掘り込む工程は、不純物活性化の熱処理工程の前に行っても構わない。また、不純物活性化の熱処理工程は、拡散を抑えられる熱処理であればよく、例えばフラッシュランプアニール、７００℃以下の温度で１０秒以上のアニール、あるいはレーザーアニールを含む各種アニールやそれらの組み合わせでもよい。また、ソース・ドレイン拡張領域５を形成するための不純物のドーピングは、クラスタイオン注入の他に、極低エネルギーのイオン注入、プラズマドーピング、又はゲルマニウムやシリコンのイオン注入によるプレアモルファス化やそれらの組み合わせでも有効である。
このようにして製造された半導体装置としてのＭＩＳ型電界効果トランジスタは、前記第１実施形態のＭＩＳ型電界効果トランジスタの構成に加え、ソース・ドレイン拡張領域５のチャネル側の先端と、深いソース・ドレイン領域８のチャネル側先端との間に先端が位置し、ソース・ドレイン拡張領域５より深く、深いソース・ドレイン領域８より浅い第２のソース・ドレイン拡張領域１４が形成されている。
このように本実施形態によれば、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根の距離を広く保ちつつ、ニッケルシリサイド層１１とシリコン基板１との接触面積を増やすことができる。そのため微細なトランジスタに対しても、全体の寄生抵抗を減らすことが可能である。特に、ニッケルシリサイド層１１とソース・ドレイン拡張領域５の付け根の距離を広く保てるので、プロセス上の余裕が生じる。例えば前記第１実施形態よりも、ニッケルシリサイド層１１とソース・ドレイン拡張領域５との距離を小さくできるため、よりニッケルシリサイド層１１とシリコン基板１との接触面積を増やすことができる。
なお、上記各実施形態においてソース・ドレインは、ソース・ドレイン拡張領域５、第２のソース・ドレイン拡張領域１４、及び深いソース・ドレイン領域８から構成される。これらのシリコン基板１内に形成されるソース・ドレインの接合面からニッケルシリサイド層１１までの最短距離は、ソース・ドレイン拡張領域５の上部表面からシリコン基板１内に形成された接合面までの深さより長くすることができる。
また、上記各実施形態においては、図１Ａと同様に、深いソース・ドレイン領域８の上部の表面に形成されたニッケルシリサイド層１１にコンタクトプラグが接続されている。このコンタクトプラグとニッケルシリサイド層１１との接触部からニッケルシリサイド層１１のチャネル側の先端までの距離が１００ｎｍ以下である。さらに、上記各実施形態においては、ソース・ドレイン拡張領域５の上部表面からシリコン基板１内に形成された接合面までの深さが２０ｎｍ以下である。
【実施例】
【０００８】
次に、上記した第１実施形態、第２実施形態とその変形例、及び比較例としての標準構造のＭＩＳ型電界効果トランジスタに対し、その寄生抵抗を比較する。図１１Ａ〜ＥにそれぞれのＭＩＳ型電界効果トランジスタの構造Ａ〜Ｅの断面図、図１２にＭＩＳ型電界効果トランジスタの構造Ａ〜Ｅにおけるそれぞれの寄生抵抗Ｒを示す。
構造Ａは、不純物をランプアニールで活性化し、活性化後のソース・ドレイン拡張領域の接合深さは３０ｎｍである。構造Ｂ〜Ｅは、不純物をレーザーアニールで活性化し、活性化後のソース・ドレイン拡張領域の接合深さは１４ｎｍである。レーザーアニールで活性化する場合は、ほとんど拡散が起きない。そのため活性化後の接合深さは、イオン注入時の接合深さのままである。
図１１Ａに示す構造Ａは第１の比較例であり、不純物をランプアニールで活性化した標準構造のＭＩＳ型電界効果トランジスタである。ゲート絶縁膜３とゲート電極４をマスクとしてソース・ドレイン拡張領域５を形成し、さらにサイドウォール７をマスクに深いソース・ドレイン領域８を形成する。その後深いソース・ドレイン領域８の表面の一部を掘り込み、ニッケルシリサイド層１１を形成する。構造Ａにおいては、イオン注入された不純物の接合深さは、ランプアニールで拡散され、深くなる。ソース・ドレイン拡張領域５及び深いソース・ドレイン領域８のイオン注入された接合深さは、活性化されることで、図の矢印（→）で示すように深くなる。このように接合深さが深くなることで、ソース・ドレインの接合面とニッケルシリサイド層１１までの距離が確保される。そのためトランジスタの寄生抵抗は小さい。
図１１Ｂに示す構造Ｂは第２の比較例であり、不純物はレーザーアニールで活性化され、より微細化された標準構造のＭＩＳ型電界効果トランジスタである。構造Ｂは、構造Ａと同じく、ソース・ドレイン拡張領域５、深いソース・ドレイン領域８、ニッケルシリサイド層１１とを備える。この構造Ｂは前述した特許文献１に記載されたＭＩＳ型電界効果トランジスタである。構造Ｂにおいては、イオン注入された不純物の接合深さは、レーザーアニールで活性化されるが深くならずに、イオン注入された接合深さのままである。このように構造Ｂではソース・ドレイン拡張領域の接合深さが浅く、図の丸印で示す領域１８が、半導体基板内に形成された接合面からシリサイド層までの最短距離となる。図の丸印で示すソース・ドレイン拡張領域の付け根の部分（ソース・ドレイン拡張領域５と深いソース・ドレイン領域８とが交差する部分）が狭くなっており、この部分に大きな寄生抵抗がつく。そのため、シリサイド底面から流れ出した電流が、この部分で制限されることになる。
構造Ｂにおけるシリサイド層とシリコン基板との接触面積は、ソース・ドレイン拡張領域の付け根の部分における寄生抵抗によりシリサイド層の底面領域が活用されない。そのため、実効的な接触面積が減少したことになる。このように微細化され、浅い接合深さのトランジスタにおいては、ソース・ドレインの接合面とシリサイド層までの最短距離が確保できなくなる。そのため構造Ｂにおいては、トランジスタの寄生抵抗が大きくなるという問題がある。
図１１Ｃに示す構造Ｃは第２実施形態の変形例であり、不純物はレーザーアニールで活性化され、より微細化されたＭＩＳ型電界効果トランジスタである。構造Ｃは、構造Ｂと同様に、ソース・ドレイン拡張領域５、深いソース・ドレイン領域８、ニッケルシリサイド層１１と、さらにソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４とを備えている。
構造Ｃは、例えば第２の実施形態の製造方法における一部工程を省略することで形成することができる。第２の実施形態の製造方法と同様に、ソース・ドレイン拡張領域５の形成（図８Ａ）、第２のソース・ドレイン拡張領域１４の形成（図８Ｄ）、深いソース・ドレイン領域８の形成し（図９Ｃ）、熱処理により不純物を活性化する。ここまでの工程は第２の実施形態の製造方法と同様である。その後シリコン基板の表面を掘り込む。次いで、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域８の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層を形成する。つまり構造Ｃは、第２の実施形態の製造方法において、深いソース・ドレイン領域８の形成とシリコン基板の掘り込みやシリサイド化を同じサイドウォールを利用して形成することができる。
このように第２のソース・ドレイン拡張領域１４を形成することで、構造Ｂ（第２の比較例）に対し半導体基板内に形成する接合面からシリサイド層までの最短距離を長くすることができる。そのため構造Ｃにおいては、構造Ｂに比較してトランジスタの寄生抵抗を小さくできる。
図１１Ｄに示す構造Ｄは本発明における第１の実施形態例であり、不純物はレーザーアニールで活性化され、より微細化されたＭＩＳ型電界効果トランジスタである。構造Ｄは、第１実施形態で説明したように図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄの製造方法により形成することができる。第２の実施形態例である構造Ｄは、構造Ｂに対し、チャネル側のソース・ドレイン拡張領域の付け根部分の接合面とニッケルシリサイド層１１との間の間隔（Ｌ）を離した構造である。このように構造Ｂに対し半導体基板に形成する接合面からシリサイド層までの最短距離を長くすることができる。そのため構造Ｄにおいては、構造Ｂに比較してトランジスタの寄生抵抗を小さくできる。
図１１Ｅに示す構造Ｅは第２の実施形態例であり、不純物はレーザーアニールで活性化され、より微細化されたＭＩＳ型電界効果トランジスタである。構造Ｅは、第２実施形態で説明したように図８Ａ〜図８Ｄ、図９Ａ〜図９Ｄ、図１０Ａ〜図１０Ｃの製造方法により形成することができる。第２の実施形態例である構造Ｅは、チャネル側のソース・ドレインとして、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４を設けている。さらにチャネル側のソース・ドレインの接合面とニッケルシリサイド層１１との間の間隔を離した構造である。構造Ｄに対して、チャネル側のソース・ドレインとして、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４を追加形成した構造である。構造Ｂに対して、構造Ｃの第２のソース・ドレイン拡張領域と、構造Ｄのソース・ドレインの接合面とニッケルシリサイド層との間の間隔（Ｌ）を離した構造との両方を併せ持つ構造である。この構造Ｅとすることで、半導体基板に形成する接合面からシリサイド層までの最短距離をより確実に、長くすることができる。そのため構造Ｅにおいては、構造Ｂ、構造Ｃ及び構造Ｄに比較してトランジスタの寄生抵抗をより小さくできる。
図１２には、上述した比較例１、２と、第１、第２実施形態及びその変形例である構造Ａ〜Ｅの寄生抵抗を示す。
構造Ａ（第１比較例）は、ランプアニールで活性化した標準構造のＭＩＳ型電界効果トランジスタである。そのソース・ドレイン拡張領域の接合深さが３０ｎｍと深く、半導体基板内に形成する接合面からシリサイド層までの最短距離が長い。そのため寄生抵抗は２４０Ωμｍと小さい値を示している。
構造Ｂ（第２比較例）は、レーザーアニールで活性化した微細化された標準構造のＭＩＳ型電界効果トランジスタである。そのソース・ドレイン拡張領域の接合深さが１４ｎｍと浅く、半導体基板内に形成する接合面からシリサイド層までの最短距離が非常に短くなる。この最短距離となる領域が大きな寄生抵抗となる。そのため構造Ｂの寄生抵抗は、６３０Ωμｍと大きくなる。このように、より微細化されたＭＩＳ型電界効果トランジスタである構造Ｂは、その寄生抵抗はいままでの標準である構造Ａ（第１比較例）に比較して非常に大きな値を示し、トランジスタ特性が劣化するという問題がある。そのため、トランジスタ特性を劣化させないためには対策が必要となる。
構造Ｃ（第２実施形態変形例）は、レーザーアニールで活性化されるＭＩＳ型電界効果トランジスタを改善した構造である。構造Ｃは、構造Ｂに対して、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４を追加形成している。第２のソース・ドレイン拡張領域１４を形成することで、半導体基板内に形成する接合面からシリサイド層までの最短距離を、構造Ｂに比較して長くできる。従って構造Ｃの寄生抵抗は４７０Ωμｍと、構造Ｂに比較して改善され、小さな値を示している。
構造Ｄ（第１実施形態例）は、レーザーアニールで活性化されるＭＩＳ型電界効果トランジスタを改善した構造である。構造Ｄは、構造Ｂに対して、チャネル側の深いソース・ドレイン領域８の接合面とニッケルシリサイド層１１との間の間隔を離した構造である。そのため、半導体基板に形成する接合面からシリサイド層までの最短距離を構造Ｂに比較して長くできる。そのため構造Ｄの寄生抵抗は４６０Ωμｍと、構造Ｂに比較して改善され、小さな値を示している。
構造Ｅ（第２実施形態例）は、レーザーアニールで活性化されるＭＩＳ型電界効果トランジスタを改善した構造である。構造Ｅは、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４を有し、さらに深いソース・ドレイン領域８の接合面とニッケルシリサイド層１１との間の間隔を離した構造である。構造Ｅは、構造Ｃの第２のソース・ドレイン拡張領域と、構造Ｄの深いソース・ドレイン領域の接合面とニッケルシリサイド層との間の間隔（Ｌ）を離した構造との両方を併せ持つ構造である。構造Ｃと構造Ｄとを組み合せることで、半導体基板に形成する接合面からシリサイド層までの最短距離をより確実に長くできる。構造Ｅの寄生抵抗は８０Ωμｍと、接合深さが浅いにもかかわらず、接合深さが深い構造Ａよりも寄生抵抗を改善でき、よりも小さな値を示している。
より微細化されたトランジスタにおいては、レーザーアニール等を用いて浅い接合深さとする必要がある。しかし接合深さが浅くなると、半導体基板内に形成する接合面からシリサイド層までの最短距離が短くなる。この最短距離となる領域が大きな寄生抵抗となり、シリサイド層の底面領域が有効活用できなくなる。そのため実効的なシリコンとシリサイド層との接触面積が減少しトランジスタ特性が劣化するという問題が発生する。
この問題を解決するために、第１実施形態例の構造Ｄにおいては、ソース・ドレイン領域の接合面からシリサイド層までの間隔を離す。さらに第２実施形態例の構造Ｅにおいては、ソース・ドレイン拡張領域５と深いソース・ドレイン領域８との間に第２のソース・ドレイン拡張領域１４を備えるとともに、深いソース・ドレイン領域の接合面からシリサイド層までの間隔を離している。このように本発明のトランジスタの構造とすることで、寄生抵抗の小さなＭＩＳ型電界効果トランジスタが得られる。
本発明の半導体装置は、ソース・ドレイン拡張領域のチャネル側の先端と、深いソース・ドレイン領域のチャネル側先端との間に先端が位置し、ソース・ドレイン拡張領域より深く、深いソース・ドレイン領域より浅い第２のソース・ドレイン拡張領域を形成することができる。
また本発明の半導体装置は、ソース・ドレイン拡張領域、深いソース・ドレイン領域又は第２のソース・ドレイン拡張領域のいずれかが半導体基板内に形成する接合面からシリサイド層までの最短距離は、ソース・ドレイン拡張領域の上部表面から半導体基板内に形成された接合面までの深さより、長くすることができる。
さらに本発明の半導体装置は、深いソース・ドレイン領域の上部の表面に形成されたシリサイド層にコンタクトプラグが接続され、このコンタクトプラグとシリサイド層との接触部からシリサイド層のチャネル側の先端までの距離が１００ｎｍ以下とすることができる。
また本発明の半導体装置は、ソース・ドレイン拡張領域の上部表面から半導体基板内に形成された接合面までの深さが２０ｎｍ以下とすることができる。また、ゲート電極の側壁にサイドウォールを備えることができる。
さらに本発明の半導体装置の製造方法における不純物を活性化する熱処理工程は、レーザーアニール、フラッシュランプアニール、あるいは７００℃以下の温度で１０秒以上のいずれかの方法で行うことができる。また、ソース・ドレイン拡張領域を形成するためのドーピングは、クラスタイオン注入又はプラズマドーピングで行うことができる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年６月１８日に出願された日本出願特願２００７−１５９８７０号を基礎とする優先権を主張し、その開示の全てをここに取り込むものである。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【国際調査報告】
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