【手続補正書】
【提出日】平成16年5月31日(2004.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】          明細書
【発明の名称】      半導体装置及びリードアクセス方法
【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵがリードアクセスする複数のリソースと、
前記ＣＰＵに対してリソース選択信号を生成して供給する、前記ＣＰＵに接続されたリソース選択信号生成回路と、
前記複数のリソースを前記ＣＰＵに個別に接続する複数のバッファを有する半導体装置において、
前記ＣＰＵは、前記複数のバッファの中の一つを介して前記複数のリソースの中の一つにリードアクセスするために、前記リソース選択信号に基づいて活性状態とされた前記複数のリソースの中の前記一つに接続される前記複数のバッファの中の前記一つを制御し、
前記複数のリソースの中の前記一つは、前記複数のリソースの中の前記一つが最初にアクセスされるように前記ＣＰＵによって優先され、
前記複数のバッファは、前記ＣＰＵに接続される単一のバスを介して接続されることを特徴とする半導体装置。
【請求項２】
ＣＰＵと、
内部リソースと、
前記ＣＰＵと前記内部リソースとの間のデータ転送路に介在し、前記内部リソースから前記ＣＰＵへのデータ転送を制御する第１データ転送制御手段と、
前記ＣＰＵと外部リソースとの間のデータ転送路に介在し、前記外部リソースから前記ＣＰＵへのデータ転送を制御する第２データ転送制御手段とを有してなる半導体装置において、
前記ＣＰＵは、前記内部リソースに対するリードアクセスを前記外部リソースに対するリードアクセスよりも優先するように設定された場合には、リードアクセス時、前記第１データ転送制御手段が活性状態、前記第２データ転送制御手段が非活性状態となり、リードアクセス対象が前記内部リソースではなかった場合には、以後の動作サイクル時に、前記第１データ転送制御手段が非活性状態、前記第２データ転送制御手段が活性状態となり、前記外部リソースに対するリードアクセスを前記内部リソースに対するアクセスよりも優先するように設定された場合には、リードアクセス時、前記第１データ転送制御手段が非活性状態、前記第２データ転送制御手段が活性状態となり、リードアクセス対象が前記内部リソースであった場合には、以後の動作サイクル時に、前記第１データ転送制御手段が活性状態、前記第２データ転送制御手段が非活性状態となるように、前記第１、第２のデータ転送制御手段を制御するように構成されていることを特徴とする半導体装置。
【請求項３】
前記ＣＰＵから出力されたアドレスが前記内部リソースを対象とするものであるか否かを判定し、前記ＣＰＵから出力されたアドレスが前記内部リソースを対象とするものであるか否かを示す応答信号を前記ＣＰＵに供給する応答信号発生回路を有し、前記ＣＰＵは、前記応答信号に基づいて、リードアクセス対象が前記内部リソースであるか否かを知ることができるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ＣＰＵの前記内部リソース及び前記外部リソースに対するリードアクセスについて、前記内部リソースを優先するか、前記外部リソースを優先するかの設定は、外部端子から前記ＣＰＵに対して直接行うように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ＣＰＵの前記内部リソース及び前記外部リソースに対するリードアクセスについて、前記内部リソースを優先するか、前記外部リソースを優先するかの設定は、レジスタを介して前記ＣＰＵに対して行うように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
ＣＰＵによる複数のリソースに対するリードアクセス方法であって、
複数のバッファが前記複数のリソースをＣＰＵに個別に接続するものであり、
前記ＣＰＵが前記複数のバッファの中の一つを介して前記複数のリソースの中の一つにリードアクセスするために、リソース選択信号生成回路により供給されるリソース選択信号に基づいて活性状態とされた前記複数のリソースの中の前記一つに接続される前記複数のバッファの中の前記一つを制御し、
前記複数のリソースの中の前記一つは、前記複数のリソースの中の前記一つが最初にアクセスされるように前記ＣＰＵによって優先され、
前記複数のバッファは、前記ＣＰＵに接続される単一のバスを介して接続されることを特徴とするリードアクセス方法。
【請求項７】
ＣＰＵと内部リソースとを有し、かつ、外部リソースが接続される半導体装置における前記ＣＰＵの前記内部リソース及び前記外部リソースに対するリードアクセス方法であって、
前記ＣＰＵの前記内部リソースに対するリードアクセスを前記外部リソースに対するリードアクセスよりも優先する場合には、前記ＣＰＵがリードアクセスする時、前記内部リソースと前記ＣＰＵとの間のデータ転送路を導通状態、前記外部リソースと前記ＣＰＵとの間のデータ転送路を非導通状態とし、前記ＣＰＵのリードアクセス対象が前記内部リソースではなかった場合には、以後の動作サイクル時に、前記内部リソースと前記ＣＰＵとの間のデータ転送路を非導通状態、前記外部リソースと前記ＣＰＵとの間のデータ転送路を導通状態とし、前記ＣＰＵの前記外部リソースに対するリードアクセスを前記内部リソースに対するリードアクセスよりも優先する場合には、前記ＣＰＵがリードアクセスする時、前記内部リソースと前記ＣＰＵとの間のデータ転送路を非導通状態、前記外部リソースと前記ＣＰＵとの間のデータ転送路を導通状態とし、前記ＣＰＵのリードアクセス対象が前記内部リソースであった場合には、以後の動作サイクル時に、前記内部リソースと前記ＣＰＵとの間のデータ転送路を導通状態、前記外部リソースと前記ＣＰＵとの間のデータ転送路を非導通状態とすることを特徴とするリードアクセス方法。
【請求項８】
複数のリソースに対してリード／ライト動作を行うプロセッシングユニットを有する半導体装置であって、
前記複数のリソースと前記ＣＰＵとを接続する複数のバッファを有し、
前記プロセッシングユニットは、前記複数のバッファの中の一つを介して前記複数のリソースの中の一つにリードアクセスするために、リソース選択信号生成回路により供給されるリソース選択信号に基づいて活性状態とされた前記複数のリソースの中の前記一つに接続される前記複数のバッファの中の一つを制御し、
前記複数のリソースの中の前記一つは、前記複数のリソースの中の前記一つが最初にアクセスされるように、前記プロセッシングユニットによって優先され、
前記複数のバッファは、前記プロセッシングユニットに接続される単一のバスを介して接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵと内部リソースとを有し、かつ、外部リソースが接続される半導体装置、及び、このような半導体装置におけるＣＰＵの内部リソース及び外部リソースに対するリードアクセス方法に関する。
【０００２】
【従来の技術】
図３は、従来の情報処理システムの一例の要部を示す回路図である。図３中、１は半導体装置であり、２はＣＰＵ、３は内部アドレス転送路をなす内部アドレスバス、４は内部データ転送路をなす内部データバスである。
【０００３】
また、５はＣＰＵ２がアクセス対象とする内部リソース、６は内部データバス４の使用を制御するバスコントロール部、７は後述する外部アドレスバスに対応して設けられているバッファである。
【０００４】
また、８、９は後述する外部データバスに対応して設けられているスリーステイトバッファ、１０、１１は内部データバス４と内部リソース５との間に設けられているスリーステイトバッファである。
【０００５】
また、１２は外部アドレス転送路をなす外部アドレスバス、１３は外部データ転送路をなす外部データバス、１４はＣＰＵ２がアクセス対象とする外部リソース、１５、１６は外部データバス１３と外部リソース１４との間に設けられているスリーステイトバッファである。
【０００６】
また、１７はスリーステイトバッファ８、９、１０、１１、１５、１６の活性状態、非活性状態を決定するリード／ライト制御信号がＣＰＵ２から出力されるリード／ライト制御信号線である。
【０００７】
この情報処理システムにおいては、ＣＰＵ２が内部リソース５又は外部リソース１４に対してリードアクセスを行う場合、ＣＰＵ２から内部アドレスバス３にアドレスが出力されるが、このアドレスは、バスコントロール部６でデコードされ、ＣＰＵ２からリード／ライト制御信号線１７に出力されるリード／ライト制御信号によってリードアクセスが示された時、そのリードアクセス対象が内部リソース５であるか、外部リソース１４であるかが判断される。
【０００８】
そして、リードアクセス対象が内部リソース５であると判断された場合には、バスコントロール部６により、スリーステイトバッファ９、１６が非活性状態とされ、これらスリーステイトバッファ９、１６の出力端がハイインピーダンスとされると共に、スリーステイトバッファ１１が活性状態とされ、ＣＰＵ２による内部リソース５からのデータの取り込みが行われる。
【０００９】
これに対して、リードアクセス対象が外部リソース１４であると判断された場合には、バスコントロール部６により、スリーステイトバッファ１１が非活性状態とされ、このスリーステイトバッファ１１の出力端がハイインピーダンスとされると共に、スリーステイトバッファ９、１６が活性状態とされ、ＣＰＵ２による外部リソース１４からのデータの取り込みが行われる。
【００１０】
【発明が解決しようとする課題】
このように、半導体装置１においては、ＣＰＵ２が内部リソース５又は外部リソース１４に対してリードアクセスを行う場合、ＣＰＵ２から内部アドレスバス３に出力されるアドレスをバスコントロール部６でデコードし、その後、このデコード結果に基づいて、スリーステイトバッファ１１を介しての内部リソース５と内部データバス４との接続、又は、スリーステイトバッファ１６、外部データバス１３及びスリーステイトバッファ９を介しての外部リソース１４と内部データバス４との接続を行うとしているので、ＣＰＵ２の内部リソース５及び外部リソース１４に対するリードアクセスを高速に行うことができないという問題点があると共に、アドレスが確定するまで、スリーステイトバッファ９、１１が活性状態になったり、非活性状態になったりするので、消費電力も大きくなってしまうという問題点があった。
【００１１】
本発明は、かかる点に鑑み、ＣＰＵの内部リソース又は外部リソースに対するリードアクセスの高速化と、低消費電力化とを図り、これを使用する場合には、情報処理システムの高速化と、低消費電力化とを図ることができるようにした半導体装置及びリードアクセス方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明中、第１の発明は、ＣＰＵと、ＣＰＵがリードアクセスする複数のリソースと、ＣＰＵに対してリソース選択信号を生成して供給する、ＣＰＵに接続されたリソース選択信号生成回路と、複数のリソースをＣＰＵに個別に接続する複数のバッファを有する半導体装置において、ＣＰＵは、複数のバッファの中の一つを介して複数のリソースの中の一つにリードアクセスするために、リソース選択信号に基づいて活性状態とされた複数のリソースの中の一つに接続される複数のバッファの中の一つを制御し、複数のリソースの中の一つは、複数のリソースの中の１つが最初にアクセスされるようにＣＰＵによって優先され、複数のバッファは、ＣＰＵに接続される単一のバスを介して接続されるというものである。
【００１３】
本発明中、第２の発明は、ＣＰＵと、内部リソースと、ＣＰＵと内部リソースとの間のデータ転送路に介在し、内部リソースからＣＰＵへのデータ転送を制御する第１データ転送制御手段と、ＣＰＵと外部リソースとの間のデータ転送路に介在し、外部リソースからＣＰＵへのデータ転送を制御する第２データ転送制御手段とを有してなる半導体装置において、ＣＰＵは、内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定された場合には、リードアクセス時、第１データ転送制御手段が活性状態、第２データ転送制御手段が非活性状態となり、リードアクセス対象が内部リソースではなかった場合には、以後の動作サイクル時に、第１データ転送制御手段が非活性状態、第２データ転送制御手段が活性状態となり、外部リソースに対するリードアクセスを内部リソースに対するアクセスよりも優先するように設定された場合には、リードアクセス時、第１データ転送制御手段が非活性状態、第２データ転送制御手段が活性状態となり、リードアクセス対象が内部リソースであった場合には、以後の動作サイクル時に、第１データ転送制御手段が活性状態、第２データ転送制御手段が非活性状態となるように、第１、第２のデータ転送制御手段を制御するように構成されるというものである。
【００１４】
この第２の発明においては、ＣＰＵは、内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定された場合には、リードアクセス時、第１データ転送制御手段が活性状態、第２データ転送制御手段が非活性状態となるように第１、第２データ転送制御手段を制御することになる。
【００１５】
この結果、リードアクセス時、内部リソースとＣＰＵとの間のデータ転送路は導通状態、外部リソースとＣＰＵとの間のデータ転送路は非導通状態とされるので、リードアクセスが内部リソースを対象とする場合には、ＣＰＵの内部リソースに対するリードアクセスの高速化を図ることができる。
【００１６】
これに対して、ＣＰＵは、外部リソースに対するリードアクセスを内部リソースに対するアクセスよりも優先するように設定された場合には、リードアクセス時、第１データ転送制御手段が非活性状態、第２データ転送制御手段が活性状態となるように第１、第２データ転送制御手段を制御することになる。
【００１７】
この結果、リードアクセス時、内部リソースとＣＰＵとの間のデータ転送路は非導通状態、外部リソースとＣＰＵとの間のデータ転送路は導通状態とされるので、リードアクセスが外部リソースを対象とする場合には、ＣＰＵの外部リソースに対するリードアクセスの高速化を図ることができる。
【００１８】
このように、第２の発明によれば、ＣＰＵの内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定した場合には、ＣＰＵの内部リソースに対するリードアクセスの高速化を図ることができ、ＣＰＵの外部リソースに対するリードアクセスを内部リソースに対するアクセスよりも優先するように設定した場合には、ＣＰＵの外部リソースに対するリードアクセスの高速化を図ることができる。
【００１９】
また、第２の発明によれば、ＣＰＵは、外部リソースにアクセスするか、内部リソースにアクセスするかをあらかじめ知っているので、バスのスイッチングを少なくすることができ、低消費電力化を図ることができる。
【００２０】
本発明中、第３の発明は、第２の発明において、ＣＰＵから出力されたアドレスが内部リソースを対象とするものであるか否かを判定し、ＣＰＵから出力されたアドレスが内部リソースを対象とするものであるか否かを示す応答信号をＣＰＵに供給する応答信号発生回路を有し、ＣＰＵは、応答信号に基づいて、リードアクセス対象が内部リソースであるか否かを知ることができるように構成されるというものである。
【００２１】
本発明中、第４の発明は、第２の発明において、ＣＰＵの内部リソース及び外部リソースに対するリードアクセスについて、内部リソースを優先するか、外部リソースを優先するかの設定は、外部端子からＣＰＵに対して直接行うように構成されるというものである。
【００２２】
本発明中、第５の発明は、第２の発明において、ＣＰＵの内部リソース及び外部リソースに対するリードアクセスについて、内部リソースを優先するか、外部リソースを優先するかの設定は、レジスタを介してＣＰＵに対して行うように構成されるというものである。
【００２３】
本発明中、第６の発明は、ＣＰＵによる複数のリソースに対するリードアクセス方法であって、複数のバッファが複数のリソースをＣＰＵに個別に接続するものであり、ＣＰＵが複数のバッファの中の一つを介して複数のリソースの中の一つにリードアクセスするために、リソース選択信号生成回路により供給されるリソース選択信号に基づいて活性状態とされた複数のリソースの中の一つに接続される複数のバッファの中の一つを制御し、複数のリソースの中の一つは、複数のリソースの中の一つが最初にアクセスされるようにＣＰＵによって優先され、複数のバッファは、ＣＰＵに接続される単一のバスを介して接続されるというものである。
【００２４】
本発明中、第７の発明は、ＣＰＵと内部リソースとを有し、かつ、外部リソースが接続される半導体装置におけるＣＰＵの内部リソース及び外部リソースに対するリードアクセス方法であって、ＣＰＵの内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先する場合には、ＣＰＵがリードアクセスする時、内部リソースとＣＰＵとの間のデータ転送路を導通状態、外部リソースとＣＰＵとの間のデータ転送路を非導通状態とし、ＣＰＵのリードアクセス対象が内部リソースではなかった場合には、以後の動作サイクル時に、内部リソースとＣＰＵとの間のデータ転送路を非導通状態、外部リソースとＣＰＵとの間のデータ転送路を導通状態とし、ＣＰＵの外部リソースに対するリードアクセスを内部リソースに対するリードアクセスよりも優先する場合には、ＣＰＵがリードアクセスする時、内部リソースとＣＰＵとの間のデータ転送路を非導通状態、外部リソースとＣＰＵとの間のデータ転送路を導通状態とし、ＣＰＵのリードアクセス対象が内部リソースであった場合には、以後の動作サイクル時に、内部リソースとＣＰＵとの間のデータ転送路を導通状態、外部リソースとＣＰＵとの間のデータ転送路を非導通状態とするというものである。
【００２５】
この第７の発明によれば、ＣＰＵの内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定した場合には、ＣＰＵがリードアクセスする時、内部リソースとＣＰＵとの間のデータ転送路は導通状態、外部リソースとＣＰＵとの間のデータ転送路は非導通状態とされるので、ＣＰＵのリードアクセスが内部リソースを対象とする場合には、ＣＰＵの内部リソースに対するリードアクセスの高速化を図ることができる。
【００２６】
これに対して、ＣＰＵの外部リソースに対するリードアクセスを内部リソースに対するアクセスよりも優先するように設定した場合には、内部リソースとＣＰＵとの間のデータ転送路は非導通状態、外部リソースとＣＰＵとの間のデータ転送路は導通状態とされるので、ＣＰＵのリードアクセスが外部リソースを対象とする場合には、ＣＰＵの外部リソースに対するリードアクセスの高速化を図ることができる。
【００２７】
このように、第７の発明によれば、ＣＰＵの内部リソースに対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定した場合には、ＣＰＵの内部リソースに対するリードアクセスの高速化を図ることができ、ＣＰＵの外部リソースに対するリードアクセスを内部リソースに対するアクセスよりも優先するように設定した場合には、ＣＰＵの外部リソースに対するリードアクセスの高速化を図ることができる。
【００２８】
また、第７の発明によれば、ＣＰＵは、外部リソースにアクセスするか、内部リソースにアクセスするかをあらかじめ知っているので、バスのスイッチングを少なくすることができ、低消費電力化を図ることができる。
【００２９】
本発明中、第８の発明は、複数のリソースに対してリード／ライト動作を行うプロセッシングユニットを有する半導体装置であって、複数のリソースとＣＰＵとを接続する複数のバッファを有し、プロセッシングユニットは、複数のバッファの中の一つを介して複数のリソースの中の一つにリードアクセスするために、リソース選択信号生成回路により供給されるリソース選択信号に基づいて活性状態とされた複数のリソースの中の一つに接続される複数のバッファの中の一つを制御し、複数のリソースの中の一つは、複数のリソースの中の一つが最初にアクセスされるように、プロセッシングユニットによって優先され、複数のバッファは、プロセッシングユニットに接続される単一のバスを介して接続されるというものである。
【００３０】
【発明の実施の形態】
図１は本発明による半導体装置の実施の一形態２０を外部リード／ライト制御信号線２１、外部アドレスバス２２及び外部データバス２３と共に示す回路図であり、本発明による半導体装置の実施の一形態２０は、本発明によるリードアクセス方法の実施の一形態が実行されるものである。
【００３１】
本発明による半導体装置の実施の一形態２０において、２４はＣＰＵであり、２５はクロックＣＬＫが入力されるクロック入力端子、２６はリードアクセスを行うか又はライトアクセスを行うかを示すリード／ライト制御信号ＲＤ／ＷＲ＃が出力されるリード／ライト制御信号出力端子である。
【００３２】
なお、リード／ライト制御信号ＲＤ／ＷＲ＃は、ＣＰＵ２４がリードアクセスを行う場合には高論理レベル（以下、“Ｈ”と記す）、ＣＰＵ２４がライトアクセスを行う場合には低論理レベル（以下、“Ｌ”と記す）とされる。
【００３３】
また、２７はＣＰＵ２４のアクセス先のアドレスＡＤＲが出力されるアドレス出力端子、２８はデータＤの入出力が行われるデータ入出力端子である。
【００３４】
また、２９はＣＰＵ２４のアドレス出力端子２７に接続された内部アドレスバス、３０はＣＰＵ２４のデータ入出力端子２８に接続された内部データバス、３１−１、３１−２、３１−５はＣＰＵ２４にアクセスされる内部リソースであり、内部リソース３１−３、３１−４は図示を省略している。
【００３５】
また、３２は内部リソース３１−１、３１−２、・・・３１−５により共用されるデータ転送路をなすリソースバス、３３はＣＰＵ２４から内部アドレスバス２９に出力されるアドレスＡＤＲをデコードし、内部リソース３１−１、３１−２、・・・３１−５の選択を行うリソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５を生成するリソース選択信号生成回路である。
【００３６】
このリソース選択信号生成回路３３は、内部リソース３１−１、３１−２、・・・３１−５の選択を行わない場合には、リソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５を“Ｌ”とし、いずれかの内部リソースを選択する場合には、対応するリソース選択信号を“Ｈ”とするものである。
【００３７】
また、３４はリソース選択信号生成回路３３から出力されるリソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５をＯＲ処理し、ＣＰＵ２４から内部アドレスバス２９に出力されたアドレスが内部リソース３１−１、３１−２、・・・３１−５のいずれかを対象としているか否かを示す応答信号ＲＲＥＱを出力するＯＲ回路であり、リソース選択信号生成回路３３及びＯＲ回路３４で応答信号発生回路が構成されている。
【００３８】
ここに、応答信号ＲＲＥＱは、ＣＰＵ２４から内部アドレスバス２９に出力されたアドレスが内部リソース３１−１、３１−２、・・・３１−５のいずれかを対象とするものである場合には“Ｈ”となり、ＣＰＵ２４から内部アドレスバス２９に出力されたアドレスが内部リソース３１−１、３１−２、・・・３１−５のいずれも対象とするものではない場合には“Ｌ”となる。
【００３９】
また、ＣＰＵ２４において、３５は外部データバス２３上のデータの内部データバス３０へのデータの転送を制御する外部データ転送制御信号ＥＣＮＴが出力される外部データ転送制御信号出力端子である。
【００４０】
また、３６はリソースバス３２上のデータの内部データバス３０への転送を制御する内部データ転送制御信号ＲＣＮＴが出力される内部データ転送制御信号出力端子、３７はＯＲ回路３４から出力される応答信号ＲＲＥＱが入力される応答信号入力端子である。
【００４１】
また、３８はリソースバス３２上のデータの内部データバス３０への転送を優先するか、外部データバス２３上のデータの内部データバス３０への転送を優先するか、即ち、ＣＰＵ２４の内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスを優先するか、ＣＰＵ２４の外部リソースに対するリードアクセスを優先するかを指定するリソース優先順位指定信号ＲＰＲＩＴＹが入力されるリソース優先順位指定信号入力端子である。
【００４２】
なお、リソース優先順位指定信号ＲＰＲＩＴＹは、リソースバス３２上のデータの内部データバス３０への転送を優先する場合、即ち、ＣＰＵ２４の内部リソース３１−１、３１−２・・・３１−５に対するリードアクセスを優先する場合には“Ｈ”、外部データバス２３上のデータの内部データバス３０への転送を優先する場合、即ち、ＣＰＵ２４の外部リソースに対するリードアクセスを優先する場合には“Ｌ”とする。
【００４３】
また、３９はリソースバス３２と内部データバス３０との間に接続され、内部データ転送制御信号ＲＣＮＴにより活性状態、非活性状態が制御され、リソースバス３２上のデータの内部データバス３０への転送を制御するスリーステイトバッファである。
【００４４】
スリーステイトバッファ３９は、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”とされる場合には活性状態となり、リソースバス３２上のデータを内部データバス３０に転送し、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”とされる場合には非活性状態となり、その出力端がハイインピーダンスとなる。
【００４５】
また、４０は内部データバス３０とリソースバス３２との間に接続され、リード／ライト制御信号ＲＤ／ＷＲ＃により活性状態、非活性状態が制御され、内部データバス３０上のデータのリソースバス３２への転送を制御するスリーステイトバッファである。
【００４６】
スリーステイトバッファ４０は、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｌ”とされる場合、即ち、ＣＰＵ２４がライトアクセスを行う場合には活性状態となり、内部データバス３０上のデータをリソースバス３２に転送し、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｈ”とされる場合、即ち、ＣＰＵ２４がリードアクセスを行う場合には非活性状態となり、その出力端がハイインピーダンスとなる。
【００４７】
また、４１はＩ／Ｏ回路であり、４２は外部リード／ライト制御信号線２１に対応して設けられているバッファ、４３は外部アドレスバス２２に対応して設けられているバッファである。
【００４８】
また、４４は外部データバス２３と内部データバス３０との間に接続され、外部データ転送制御信号ＥＣＮＴにより活性状態、非活性状態が制御され、外部データバス２３上のデータの内部データバス３０への転送を制御するスリーステイトバッファである。
【００４９】
スリーステイトバッファ４４は、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”とされる場合には活性状態となり、外部データバス２３上のデータを内部データバス３０に転送し、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”とされる場合には非活性状態となり、その出力端がハイインピーダンスとなる。
【００５０】
また、４５は内部データバス３０と外部データバス２３との間に接続され、リード／ライト制御信号ＲＤ／ＷＲ＃により活性状態、非活性状態が制御され、内部データバス３０上のデータの外部データバス２３への転送を制御するスリーステイトバッファである。
【００５１】
スリーステイトバッファ４５は、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｌ”とされる場合、即ち、ＣＰＵ２４がライトアクセスを行う場合には活性状態となり、内部データバス３０上のデータを外部データバス２３に転送し、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｈ”とされる場合、即ち、ＣＰＵ２４がリードアクセスを行う場合には非活性状態となり、その出力端がハイインピーダンスとなる。
【００５２】
ここに、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”とされる場合には、リードアクセス時、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”となるように動作する。
【００５３】
また、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”となっている場合において、応答信号ＲＲＥＱ＝“Ｈ”とされた場合には、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”を維持するように動作する。
【００５４】
また、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”となっている場合において、応答信号ＲＲＥＱ＝“Ｈ”とされない場合には、次のクロックサイクル時、外部データ転送制御信号ＥＣＮＴを“Ｌ”から“Ｈ”に変化させ、内部データ転送制御信号ＲＣＮＴを“Ｈ”から“Ｌ”に変化させるように動作する。
【００５５】
また、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｌ”とされる場合には、リードアクセス時、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”となるように動作する。
【００５６】
また、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”となっている場合において、応答信号ＲＲＥＱ＝“Ｈ”とされない場合には、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”を維持するように動作する。
【００５７】
また、ＣＰＵ２４は、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”となっている場合において、応答信号ＲＲＥＱ＝“Ｈ”とされた場合には、次クロックサイクル時、外部データ転送制御信号ＥＣＮＴを“Ｈ”から“Ｌ”に変化させ、内部データ転送制御信号ＲＣＮＴを“Ｌ”から“Ｈ”に変化させるように動作する。
【００５８】
なお、リソース優先順位指定信号ＲＰＲＩＴＹによるＣＰＵ２４の制御は、外部端子から直接行うように構成しても良いし、レジスタを介して行うように構成しても良い。
【００５９】
また、ＣＰＵ２４は、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｌ”とする場合には、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”となるように動作する。
【００６０】
このように構成された本発明による半導体装置の実施の一形態２０においては、ＣＰＵ２４がリードアクセスを行う場合、ＣＰＵ２４から出力されるリード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｈ”とされ、スリーステイトバッファ４０、４５＝非活性状態とされる。
【００６１】
この場合において、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”とされている場合には、リードアクセス時、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態となる。
【００６２】
この結果、例えば、ＣＰＵ２４から内部リソース３１−１、３１−２、・・・３１−５のいずれかをリードアクセス対象とするアドレスＡＤＲが内部アドレスバス２９に出力されると、リソース選択信号生成回路３３により内部リソースの選択が行われる。
【００６３】
この場合には、リソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５のいずれかが“Ｈ”となるので、応答信号ＲＲＥＱ＝“Ｈ”となり、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態が維持される。
【００６４】
この結果、リソース選択信号生成回路３３によって選択された内部リソースから出力されるデータがリソースバス３２、スリーステイトバッファ３９及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００６５】
これに対して、ＣＰＵ２４から外部リソースを選択するアドレスＡＤＲが出力されると、リソース選択信号生成回路３３から出力されるリソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５は“Ｌ”とされるので、次のクロックサイクル時に、内部データ転送制御信号ＲＣＮＴが“Ｈ”から“Ｌ”となり、外部データ転送制御信号ＥＣＮＴが“Ｌ”から“Ｈ”となる。
【００６６】
この結果、スリーステイトバッファ３９＝非活性状態、スリーステイトバッファ４４＝活性状態となり、外部リソースから出力されるデータが外部データバス２３、スリーステイトバッファ４４及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００６７】
また、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｌ”とされている場合には、リードアクセス時、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”となり、スリーステイトバッファ３９＝非活性状態、スリーステイトバッファ４４＝活性状態となる。
【００６８】
この結果、例えば、ＣＰＵ２４から外部リソースを選択するアドレスＡＤＲが内部アドレスバス２９に出力されると、外部リソースから出力されるデータが外部データバス２３、スリーステイトバッファ４４及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００６９】
これに対して、ＣＰＵ２４から内部リソース３１−１、３１−２、・・・３１−５のいずれかを選択するアドレスＡＤＲが内部アドレスバス２９に出力されると、リソース選択信号生成回路３３により内部リソースの選択が行われる。
【００７０】
この場合には、リソース選択信号ＲＳ１、ＲＳ２、・・・ＲＳ５のいずれかが“Ｈ”となるので、応答信号ＲＲＥＱ＝“Ｈ”となり、次クロックサイクル時、内部データ転送制御信号ＲＣＮＴが“Ｌ”から“Ｈ”になり、外部データ転送制御信号ＥＣＮＴが“Ｈ”から“Ｌ”となる。
【００７１】
この結果、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態となり、リソース選択信号生成回路３３によって選択された内部リソースから出力されるデータがリソースバス３２、スリーステイトバッファ３９及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００７２】
また、ＣＰＵ２４がライトアクセスを行う場合には、リード／ライト制御信号ＲＤ／ＷＲ＃＝“Ｌ”とされ、スリーステイトバッファ４０、４５＝活性状態とされると共に、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”とされ、スリーステイトバッファ３９、４４＝非活性状態とされる。
【００７３】
図２は本発明による半導体装置の実施の一形態２０の動作の一例を示すタイムチャートであり、図２（Ａ）はクロックＣＬＫ、図２（Ｂ）はリソース優先順位指定信号ＲＰＲＩＴＹ、図２（Ｃ）はアドレスＡＤＲ、図２（Ｄ）は内部データ転送制御信号ＲＣＮＴ、図２（Ｅ）は外部データ転送制御信号ＥＣＮＴ、図２（Ｆ）は応答信号ＲＲＥＱを示している。
【００７４】
図２はリソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”とされている場合において、内部リソースに対するリードアクセス及び外部リソースに対するリードアクセスが順に行われ、その後、リソース優先順位指定信号ＲＰＲＩＴＹが“Ｌ”とされ、内部リソースに対するリードアクセス及び外部リソースに対するリードアクセスが順に行われた場合を示している。
【００７５】
まず、第１クロックサイクル時、内部リソースにリードアクセス（リードアクセス１）が開始されると、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”とされているので、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”となり、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態となる。
【００７６】
この場合には、リソース選択信号生成回路３３は、内部リソースを選択することになるので、応答信号ＲＲＥＱ＝“Ｈ”、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”となる。
【００７７】
この結果、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態が維持され、選択された内部リソースからのデータがリソースバス３２、スリーステイトバッファ３９及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００７８】
次に、第２クロックサイクル時、ＣＰＵ２４から外部リソースに対するリードアクセス（リードアクセス２）が開始されると、リソース優先順位指定信号ＲＰＲＩＴＹ＝“Ｈ”とされているので、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”を維持することになる。
【００７９】
しかし、リソース選択信号生成回路３３は、リードアクセス対象が外部リソースであることから、リソース選択信号ＲＳ１〜ＲＳ５＝“Ｌ”とするので、応答信号ＲＲＥＱ＝“Ｌ”となる。
【００８０】
この結果、第３クロックサイクル時になると、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”となり、スリーステイトバッファ３９＝非活性状態、スリーステイトバッファ４４＝活性状態となる。
【００８１】
この結果、外部リソースから出力されたデータが外部データバス２３、スリーステイトバッファ４４及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００８２】
次に、第４クロックサイクル時において、リソース優先順位指定信号ＲＰＲＩＴＹが“Ｌ”とされ、第５クロックサイクル時において、内部リソースに対するリードアクセス（リードアクセス３）が開始されると、リソース優先順位指定信号ＲＰＲＩＴＹが“Ｌ”とされているので、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、スリーステイトバッファ３９＝非活性状態、スリーステイトバッファ４４＝活性状態となる。
【００８３】
この場合には、リソース選択信号生成回路３３は、リソース選択信号ＲＳ１〜ＲＳ５のいずれかを“Ｈ”とするので、応答信号ＲＲＥＱ＝“Ｈ”となり、第６クロックサイクル時においては、内部データ転送制御信号ＲＣＮＴ＝“Ｈ”、外部データ転送制御信号ＥＣＮＴ＝“Ｌ”、スリーステイトバッファ３９＝活性状態、スリーステイトバッファ４４＝非活性状態となる。
【００８４】
この結果、選択された内部リソースからのデータがリソースバス３２、スリーステイトバッファ３９及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００８５】
次に、第７クロックサイクル時において、外部リソースに対するリードアクセス（リードアクセス４）が開始されると、リソース優先順位指定信号ＲＰＲＩＴＹは“Ｌ”とされているので、内部データ転送制御信号ＲＣＮＴ＝“Ｌ”、外部データ転送制御信号ＥＣＮＴ＝“Ｈ”、スリーステイトバッファ３９＝非活性状態、スリーステイトバッファ４４＝活性状態となる。
【００８６】
この結果、この場合には、外部リソースから出力されたデータが外部データバス２３、スリーステイトバッファ４４及び内部データバス３０を介してＣＰＵ２４に取り込まれる。
【００８７】
このように、本発明による半導体装置の実施の一形態２０においては、ＣＰＵ２４は、内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定された場合には、リードアクセス時、スリーステイトバッファ３９が活性状態、スリーステイトバッファ４４が非活性状態となるように、スリーステイトバッファ３９、４４を制御する。
【００８８】
この結果、リードアクセス時、リソースバス３２が有効、外部データバス２３が無効となるので、リードアクセスが内部リソース３１−１、３１−２、・・・３１−５のいずれかを対象とする場合には、ＣＰＵ２４の内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスの高速化を図ることができる。
【００８９】
これに対して、ＣＰＵ２４は、外部リソースに対するリードアクセスを内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスよりも優先するように設定された場合には、リードアクセス時、スリーステイトバッファ３９が非活性状態、スリーステイトバッファ４４が活性状態となるように、スリーステイトバッファ３９、４４を制御する。
【００９０】
この結果、リードアクセス時、リソースバス３２が無効、外部データバス２３が有効となるので、リードアクセスが外部リソースを対象とする場合には、ＣＰＵ２４の外部リソースに対するリードアクセスの高速化を図ることができる。
【００９１】
このように、本発明による半導体装置の実施の一形態２０によれば、ＣＰＵ２４の内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスを外部リソースに対するリードアクセスよりも優先するように設定した場合には、ＣＰＵ２４の内部リソース３１−１、３１−２、・・・３１−５に対するリードアクセスの高速化を図ることができ、ＣＰＵ２４の外部リソースに対するリードアクセスを内部リソース３１−１、３１−２、・・・３１−５に対するアクセスよりも優先するように設定した場合には、ＣＰＵ２４の外部リソースに対するリードアクセスの高速化を図ることができるので、本発明による半導体装置の実施の一形態２０を使用する場合には、情報処理システムの処理動作の高速化を図ることができる。
【００９２】
また、ＣＰＵ２４は、外部リソースにアクセスするか、内部リソースにアクセスするかをあらかじめ知っているので、外部データ転送制御信号ＥＣＮＴや内部データ転送制御信号ＲＣＮＴにはハザードが載ることがないので、バスのスイッチングが少なくなり、情報処理システムの低消費電力化を図ることができる。
【００９３】
【発明の効果】
以上のように、本発明によれば、情報処理システムの処理動作の高速化を図ることができると共に、情報処理システムの低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】
本発明による半導体装置の実施の一形態を外部リード／ライト制御信号線、外部アドレスバス及び外部データバスと共に示す回路図である。
【図２】
本発明による半導体装置の実施の一形態の動作の一例を示すタイムチャートである。
【図３】
従来の情報処理システムの一例の要部を示す回路図である。
【符号の説明】
２９  内部アドレスバス
３０  内部データバス