【手続補正書】
【提出日】平成17年9月8日(2005.9.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板中に、半導体デバイスのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程と、
半導体基板中の第１のデバイス領域上に、材料の少くとも３つの層を含む多層積層構造を形成する工程であって、第２の層が第１及び第２の層間にはさみ込まれ、第１の層が第１のデバイス領域に隣接する工程と、
材料の少くとも３つの層中に窓を形成する工程であって、窓が形成された第１のデバイス領域で終端する工程と、
窓中にドープされた半導体プラグを形成する工程であって、半導体プラグが第１の端部及び第２の端部を有し、第１の端部が第１のデバイス領域と接触する工程と、
半導体プラグの第２の端部中にソース領域及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程であって、第１及び第２のデバイス領域の１つが、ソース領域で他方はドレイン領域である工程と、
第２の層を除去し、それによって半導体プラグの一部を露出する工程と、
半導体プラグの露出された部分上に、ゲート誘電体材料を形成する工程；
水平部分及び垂直部分を含む導電層を形成する工程であって、垂直部分がゲート誘電体材料に接触し、ＭＯＳＦＥＴデバイスのゲートを形成し、水平部分が第１の容量プレートを形成する工程と、
第１の容量プレート上に容量誘電体を形成する工程と、
容量誘電体層上に第２の容量プレートを形成する工程とを含む集積回路構造の作製プロセス。
【請求項２】  第２の層はエッチャント中でのエッチングにより除去され、第１の層のエッチング速度、第２の層のエッチング速度及び第３の層のエッチング速度を特徴とし、第２の層のエッチング速度は第１の層のエッチング速度及び第３の層のエッチング速度の１つより速い請求項１記載のプロセス。
【請求項３】  半導体プラグはドープされた結晶半導体材料を含み、ドーパントはｎ形ドーパント及びｐ形ドーパントから成るグループから選択され、結晶半導体材料はシリコン、シリコンーゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るグループから選択される請求項１記載のプロセス。
【請求項４】  材料の第１の層、材料の第２の層のいずれかあるいは材料の第１及び第２の層の両方の上に、絶縁性材料の層を形成する工程を更に含む請求項１記載のプロセス。
【請求項５】  第１及び第３の層の材料は、ドープされた絶縁性材料から成り、ソース及びドレイン領域延長部は、第１及び第３の層から隣接した半導体プラグ材料中に、ドーパントを拡散させることにより、半導体プラグ中に形成され、絶縁性材料の層は第１及び第３の層からドーパントの垂直方向の拡散距離を制御するためのオフセットスペーサを含む請求項４記載のプロセス。
【請求項６】  基板はシリコン基板及び絶縁体上のシリコン基板から成るグループから選択される請求項１記載のプロセス。
【請求項７】  導電性材料はドープ多結晶シリコン、ドープアモルファスシリコン、ドープシリコン・ゲルマニウム、ドープシリコン−ゲルマニウム−カーボン、金属及び金属化合物から成るグループから選択される請求項１記載のプロセス。
【請求項８】  第２の容量プレート上に絶縁層を形成する工程；及び
第２の容量プレートに接続するため、絶縁層中に窓を形成する工程
を更に含む請求項１記載のプロセス。
【請求項９】  絶縁層はシリコン窒化物及び二酸化シリコンから成るグループから選択される請求項８記載のプロセス。
【請求項１０】  第１及び第２の容量プレートは、ドープポリシリコン、金属及び金属化合物から成るグループから選択された材料で形成される請求項１記載のプロセス。
【請求項１１】  容量誘電体層は二酸化シリコン及びシリコン窒化物から成るグループから選択された材料で形成される請求項１記載のプロセス。
【請求項１２】  導電層の水平及び垂直部分を絶縁することを更に含む請求項１記載のプロセス。
【請求項１３】  絶縁性溝は導電層の水平及び垂直部分を絶縁する請求項１２記載のプロセス。
【請求項１４】  半導体基板中に半導体デバイスのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程と、
半導体基板中の第１のデバイス領域上に材料の少くとも３つの層を含む多層積層構造を形成する工程であって、第２の層が第１及び第３の層の間にはさみ込まれ、第１の層が第１のデバイスに隣接する工程と、
材料の少くとも３つの層中に第１及び第２の窓を形成する工程であって、前記第１及び第２の窓が第１のデバイス領域で終端する工程と、
第１の窓内にドープされた半導体材料を形成し、それによって材料の少くとも３つの層中にドープされた半導体プラグが形成される工程であって、ドープされた導電体プラグが第１の端部と第２の端部を有し、第１の端部は第１のデバイス領域と接触する工程と、
ドープされた半導体プラグの第２の端部中に、ソース及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程であって、第１及び第２のデバイス領域の１つは、ソース領域で、他方はドレイン領域である工程と、
第２の層を除去し、それによってドープされた半導体プラグの一部が露出される工程と、
第１の半導体プラグの露出された部分上に、ゲート誘電体材料を形成する工程と、
ゲートをゲート誘電体材料に接触させる工程と、
第２の窓中に、第１の導電層を形成する工程と、
第２の窓中の第１の導電層上に第１の誘電体層を形成する工程と、
第１の導電層、第１の誘電体層及び第２の導電層が容量を形成するように、第２の窓中の第１の誘電体層上に第２の導電層を形成する工程と、
を含む集積回路の作製プロセス。
【請求項１５】  第２の層はエッチャント中のエッチングにより除去され、第１層のエッチング速度、第２の層のエッチング速度及び第３の層のエッチング速度を特徴とし、第２の層のエッチング速度は第１の層のエッチング速度及び第３の層のエッチング速度の少くとも１０倍速い請求項１４記載のプロセス。
【請求項１６】  エッチャントは等方性湿式エッチャント及び等方性ドライエッチャントから成るグループから選択される請求項１５記載のプロセス。
【請求項１７】  第１の層及び第３の層の材料は、シリコン窒化物、二酸化シリコン及びドープ二酸化シリコンから成る類から選択された電気的に絶縁性の材料である請求項１４記載のプロセス。
【請求項１８】  第１及び第３の層はドープされた二酸化シリコンを含み、プロセスは更に、ドープされた半導体プラグ中のドープされた延長領域を形成するために、第１の層及び第３の層からのドーパントでドープされた半導体プラグをドーピングする工程を含む請求項１４記載のプロセス。
【請求項１９】  ドープされた二酸化シリコン中のドーパントの形は、ｎ形及びｐ形から成るグループから選択され、ドーパントの形はドープされた半導体プラグ中のドーパントの形と相対する請求項１８記載のプロセス。
【請求項２０】    半導体プラグ材料は結晶半導体材料を含み、シリコン、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るグループから選択される請求項１４記載のプロセス。
【請求項２１】  材料の第１の層、  材料の第２の層又は材料の第１及び第２の層の両方の上に、エッチ停止層を形成する工程を更に含む請求項１４記載のプロセス。
【請求項２２】  材料の少くとも３つの層が上に形成される前に、第１のデバイス領域上に拡散障壁を形成する工程を更に含む請求項１４記載のプロセス。
【請求項２３】  ゲートはドープ多結晶シリコン、ドープアモルファスシリコン、ドープ多結晶シリコン−ゲルマニウム、ドープアモルファスシリコン−ゲルマニウム、ドープ多結晶シリコン−ゲルマニウム−カーボン、ドープアモルファスシリコン−ゲルマニウム−カーボン、金属及び金属を含む化合物から成るグループから選択された材料で形成される請求項１４記載のプロセス。
【請求項２４】  ゲートは第１及び第２の部分を含み、第１の部分はそれがゲート誘電体に隣接するように、第１の窓の領域中の第２の層を除去することによって生じた領域中に形成され、第２の部分はそれが第２の窓中の第１の導電層に隣接するように、第２の窓中の第２の層を除去することによって生じた領域中に形成され、ゲート誘電体材料は容量のプレートに電気的に接続されるようにする請求項１４記載のプロセス。
【請求項２５】  ゲート誘電体材料を容量から分離するために、ゲートの第１及び第２の部分間に絶縁層を形成する工程を更に含む請求項２４記載のプロセス。    
【請求項２６】  第２の窓内に形成される第１及び第２の導電層は、ドープ多結晶シリコン、ドープアモルファスシリコン、ドープ多結晶シリコン−ゲルマニウム、ドープアモルファスシリコン−ゲルマニウム、ドープ多結晶シリコン−ゲルマニウム−カーボン、ドープアモルファスシリコン−ゲルマニウム−カーボン、金属及び金属を含む化合物から成るグループから選択された材料で形成される請求項１４記載のプロセス。
【請求項２７】  第１の誘電体層は二酸化シリコン及びシリコン窒化物から成るグループから選択された材料を含む請求項１４記載のプロセス。
【請求項２８】  平面に沿って形成された主表面を有する半導体層と、
表面の第１の領域中の第１の伝導形の第１のドープ領域と、
前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の複数の層と、
窓中の第２の伝導形の第２のドープ領域と、
前記第２のドープ領域上の第１の伝導形の第３のドープ領域と、
前記第２のドープ領域に隣接したゲート酸化物と、
第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の部分が表面の第２の領域に延びる第１の導電層と、
前記第２の部分上の第１の誘電体層と、
前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造。
【請求項２９】  第１のドープ領域はＭＯＳＦＥＴの第１のソース／ドレイン領域で、第２のドープ領域は前記ＭＯＳＦＥＴのチャネル領域で、第３のドープ領域は前記ＭＯＳＦＥＴの第２のソース／ドレイン領域である請求項２８記載の集積回路構造。
【請求項３０】  導電層の第１の部分は、ＭＯＳＦＥＴのゲート及び容量の底部プレートを成す請求項２９記載の集積回路構造。
【請求項３１】  第１及び第２の部分を電気的に分離するように、第１の導電層の第１及び第２の部分間にはさまれた絶縁体を更に含む請求項２８記載の集積回路構造。
【請求項３２】  絶縁体は二酸化シリコン、シリコン窒化物及び空気から成るグループから選択される請求項３１記載の集積回路構造。
【請求項３３】  第１の導電層はドープ多結晶シリコン、ドープアモルファスシリコン、ドープシリコン−ゲルマニウム、ドープシリコン−ゲルマニウム−カーボン、金属及び金属化合物から成るグループから選択される請求項３１記載の集積回路構造。
【請求項３４】  第１の誘電体層の材料は、二酸化シリコン及びシリコン窒化物の中から選択される請求項２８記載の集積回路構造。
【請求項３５】  第２の導電層上に第２の誘電体層を更に含み、第２の誘電体層は第２の部分及び第２の導電層の少なくとも１つに導電的に接続をするための少なくとも１つのビアホールをその中に含む請求項２８記載の集積回路構造。
【請求項３６】  平面に沿って形成された主表面を有する半導体層と、
表面の第１の領域中の第１の伝導形の第１のドープ領域と、
前記第１のドープ領域に延びる窓をその中に有する前記第１のドープ領域上の複数の層と、
窓中の第２の伝導形の第２のドープ領域と、
前記第２のドープ領域上の第１の伝導形の第３のドープ領域と、
前記第２のドープ領域に隣接する酸化物層と、
表面の第２の領域内の第２の窓中で、前記酸化物層と接触する第１の導電層の第１の部分と、
前記第２の窓の内部表面と比較的適合した前記第１の導電層の第２の部分と、
前記第１の導電層の前記第２の部分上の適合する誘電体層と、
前記第２の導電層、前記第１の誘電体層及び前記第１の導電層の第２の部分が
容量を構成するように形成された前記誘電体層上の第２の導電層と、
を含む集積回路構造。
【請求項３７】  第１の導電層の第１の部分はＭＯＳＦＥＴのゲートを構成し、第１の導電層の第２の部分は容量プレートを構成する請求項３６記載の集積回路構造。
【請求項３８】  第１の導電層の材料はドープ多結晶シリコン、ドープアモルファスシリコン、ドープシリコン−ゲルマニウム、ドープシリコン−ゲルマニウム−カーボン、金属及び金属化合物から成るグループから選択される請求項２６記載の集積回路構造。
【請求項３９】  誘電層を形成する材料は、二酸化シリコン及びシリコン窒化物から選択される請求項３６記載の集積回路構造。
【請求項４０】  第１の導電層の第１及び第２の部分間にはさまれた絶縁材料を更に含む請求項３６記載の集積回路構造。