【手続補正書】
【提出日】平成16年4月27日(2004.4.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置およびその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に形成された素子領域及び素子分離領域と、
半導体基板上に形成された複数のメモリセルトランジスタとを備えた不揮発性半導体記憶装置であって、
前記複数のメモリセルトランジスタは半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に配置された拡散層とを備え、
前記複数のメモリセルトランジスタは、ソース線とビット線コンタクトとの間に前記拡散層を共有する形で直列に接続され、
前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜下面の、前記半導体基板の表面からの高さが、前記ゲート絶縁膜と前記ゲート電極との界面の、前記半導体基板の表面からの高さよりも高くなるように構成されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板と前記バリア絶縁膜の間に、中間膜が配置されていることを特徴とする、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線コンタクトは、前記素子分離領域に挟まれて配置された前記素子領域に接続され、
前記バリア絶縁膜は前記ビット線コンタクトの前記素子分離領域に対するエッチングストッパであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、選択トランジスタを有し、前記メモリセルの拡散層は前記選択トランジスタを介して前記ビット線コンタクトに接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記中間膜の膜厚は前記ゲート絶縁膜よりも厚いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記中間膜はシリコン酸化膜からなり、前記バリア絶縁膜はシリコン窒化膜からなることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板と、
半導体基板上に形成された素子領域及び素子分離領域と、
半導体基板上に形成された複数のメモリセルトランジスタとを備えた不揮発性半導体記憶装置であって、
前記複数のメモリセルトランジスタは半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に配置された拡散層とを備え、
前記複数のメモリセノレトランジスタは、ソース線とビット線コンタクトとの間に前記拡散層を共有する形で直列に接続され、
前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜を備え、
前記メモリセルトランジスタの前記ゲート電極の側面と前記バリア絶縁膜との距離が、前記ゲート絶縁膜と前記ゲート電極との界面の、前記半導体基板の表面からの高さよりも大きくなるように構成されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記ゲート電極と前記バリア絶縁膜の間に、中間膜が配置されていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記ビット線コンタクトは、前記素子分離領域に挟まれて配置された前記素子領域に接続され、
前記バリア絶縁膜は前記ビット線コンタクトの前記素子分離領域に対するエッチングストッパであることを特徴とする請求項7記載の不揮発性半導体記憶装置。
【請求項１０】
前記不揮発性半導体記憶装置は、選択トランジスタを有し、前記メモリセルの拡散層は前記選択トランジスタを介して前記ビット線コンタクトに接続されていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１１】
前記中間膜の膜厚は前記ゲート絶縁膜よりも厚いことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１２】
前記中間膜はシリコン酸化膜からなり、前記バリア絶縁膜はシリコン窒化膜からなることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１３】
前記中間膜は前記メモリセルの側部および上部を覆うように形成されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項１４】
半導体基板と、
半導体基板上に形成された素子領域及び素子分離領域と、
半導体基板上に形成された複数のメモリセルトランジスタとを備えた不揮発性半導体記憶装置であって、
前記複数のメモリセルトランジスタは半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に配置された拡散層とを備え、
前記拡散層上に、導電体膜が配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記複数のメモリセルトランジスタは、ソース線とビット線コンタクトとの間に前記拡散層を共有する形で直列に接続されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記不揮発性半導体記憶装置は、選択トランジスタを有し、前記メモリセルの拡散層は前記選択トランジスタを介して前記ビット線コンタクトに接続されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１７】
前記不揮発性半導体記憶装置は、前記メモリセルトランジスタを覆うように形成されたバリア絶縁膜を備え、
前記ビット線コンタクトは、前記素子分離領域に挟まれて配置された前記素子領域に接続され、
前記バリア絶縁膜は前記ビット線コンタクトの前記素子分離領域に対するエンチングストッパであることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１８】
前記不揮発性半導体記憶装置はさらに、前記半導体基板に接続されたビット線コンタクトを備え
前記導電体膜は、さらに前記ビット線コンタクト底部にも形成されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１９】
前記導電体膜は不純物を添加したシリコン膜であることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項２０】
前記導電体膜はシリサイド膜であることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項２１】
前記導電体膜の膜厚が３ｎｍ以上であることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項２２】
半導体基板と、半導体基板上に形成された素子領域及び素子分離領域と、
半導体基板上に形成された、ゲート絶縁膜とゲート電極を有する複数のメモリセルトランジスタと、
半導体基板に接続されたビット線コンタクトを有し、
前記メモリセルトランジスタの上面および側面を覆うように配置された、前記ビット線コンタクトの前記素子分離領域に対するエッチングストッパとなるバリア絶縁膜とを備えた不揮発性半導体記憶装置の製造方法であって、
前記ゲート電極を加工する工程より後で、前記バリア絶縁膜を堆積する工程より前に、前記ゲート絶縁膜よりも厚いシリコン酸化膜を半導体基板上の全面に堆積する工程を有する不揮発性半導体記億装置の製造方法。
【請求項２３】
前記バリア絶縁膜を堆積した工程に続いて、前記半導体基板上の全面に層間絶縁膜を堆積する工程を備えることを特徴とする請求項２２記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記シリコン酸化膜を堆積した後に、前記シリコン酸化膜を異方性エッチングによって加工し、前記ゲート電極の側面のみに残存させた後に、前記バリア絶縁膜を堆積することを特徴とする請求項２２記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記バリア絶縁膜はシリコン窒化膜により形成することを特徴とする請求項２２記載の不揮発性半導体記憶装置の製造方法。