【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面に形成した第１ｐ型ウエル、第２ｐ型ウエル、第１ｎ型ウエルおよび第２ｎ型ウエルのそれぞれの表面に第１絶縁膜を形成した後、窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記それぞれのウエルと前記第１絶縁膜との界面に第１の窒素濃度を有する第１窒化領域を形成する工程、
（ｂ）前記第１ｐ型ウエルに形成された前記第１絶縁膜および前記第１窒化領域と、前記第１ｎ型ウエルに形成された前記第１絶縁膜および前記第１窒化領域をそれぞれ除去し、前記第２ｐ型ウエルおよび前記第２ｎ型ウエルのそれぞれに前記第１絶縁膜および前記第１窒化領域を残す工程、
（ｃ）前記半導体基板を熱酸化することによって、前記第１ｐ型ウエルおよび前記第１ｎ型ウエルのそれぞれの表面に第１ゲート絶縁膜を形成し、前記第２ｐ型ウエルおよび前記第２ｎ型ウエルのそれぞれに表面に、前記第１絶縁膜をその一部に含み、前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｄ）窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面、および前記第１ｎ型ウエルと前記第１ゲート絶縁膜との界面に、第２の窒素濃度を有する第２窒化領域を形成し、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面、および前記第２ｎ型ウエルと前記第２ゲート絶縁膜との界面に、前記第１窒化領域の窒素をその一部に含み、前記第２の窒素濃度よりも高い第３の窒素濃度を有する第３窒化領域を形成する工程、
（ｅ）前記半導体基板上にシリコン膜を堆積した後、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に第１フォトレジスト膜を形成し、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部の前記シリコン膜にｎ型不純物をイオン注入することによって、ｎ型シリコン膜を形成する工程、
（ｆ）前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記第１フォトレジスト膜を残し、前記ｎ型シリコン膜を通じて前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれに窒素をイオン注入することによって、
前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面に、前記第２窒化領域の窒素をその一部に含み、前記第３の窒素濃度よりも高い第４の窒素濃度を有する第４窒化領域を形成し、
前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第３窒化領域の窒素をその一部に含み、前記第４の窒素濃度よりも高い第５の窒素濃度を有する第５窒化領域を形成する工程、
（ｇ）前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に第２フォトレジスト膜を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部の前記シリコン膜にｐ型不純物をイオン注入してｐ型シリコン膜に変える工程、
（ｈ）前記ｎ型シリコン膜および前記ｐ型シリコン膜をそれぞれパターニングすることにより、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に前記ｎ型シリコン膜からなるｎ型導体片を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記ｐ型シリコン膜からなるｐ型導体片を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれにｎ型半導体領域からなるソース、ドレインを形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれにｐ型半導体領域からなるソース、ドレインを形成することによって、
前記第１ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第２窒化領域とを有する第１ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第３窒化領域とを有する第２ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第１ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第４窒化領域とを有する第１ｎチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第５窒化領域とを有する第２ｎチャネル型ＭＩＳＦＥＴを形成する工程。
【請求項２】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面に第１ｐ型ウエル、第２ｐ型ウエル、第１ｎ型ウエルおよび第２ｎ型ウエルを形成した後、前記第１ｐ型ウエルおよび前記第１ｎ型ウエルのそれぞれの表面に第１ゲート絶縁膜を形成し、前記第２ｐ型ウエルおよび前記第２ｎ型ウエルのそれぞれの表面に、前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｂ）窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面、および前記第２ｎ型ウエルと前記第２ゲート絶縁膜との界面に第１の窒素濃度を有する第１窒化領域を形成し、前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面、および前記第１ｎ型ウエルと前記第１ゲート絶縁膜との界面に、前記第１の窒素濃度よりも高い第２の窒素濃度を有する第２窒化領域を形成する工程、
（ｃ）前記半導体基板上にシリコン膜を堆積した後、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に第１フォトレジスト膜を形成し、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部の前記シリコン膜にｎ型不純物をイオン注入することによって、ｎ型シリコン膜を形成する工程、
（ｄ）前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記第１フォトレジスト膜を残し、前記ｎ型シリコン膜を通じて前記第１ｐ型ウエルおよび前記第２ｐ型ウエルに窒素をイオン注入することによって、
前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第１窒化領域の窒素をその一部に含み、前記第２の窒素濃度よりも高い第３の窒素濃度を有する第３窒化領域を形成し、
前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面に、前記第２窒化領域の窒素をその一部に含み、前記第３の窒素濃度よりも高い第４の窒素濃度を有する第４窒化領域を形成する工程、
（ｅ）前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に第２フォトレジスト膜を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部の前記シリコン膜にｐ型不純物をイオン注入することによって、ｐ型シリコン膜を形成する工程、
（ｆ）前記ｎ型シリコン膜および前記ｐ型シリコン膜をそれぞれパターニングすることによって、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に前記ｎ型シリコン膜からなるｎ型導体片を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記ｐ型シリコン膜からなるｐ型導体片を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第１ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に第３フォトレジスト膜を形成し、前記第２ｐ型ウエルにｎ型不純物をイオン注入することによって、前記第２ｐ型ウエルにソース、ドレインの一部を構成するｎ型半導体領域を形成する工程、
（ｈ）前記第１ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記第３フォトレジスト膜を残し、前記第２ｐ型ウエルに窒素をイオン注入することによって、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第３窒化領域の窒素をその一部に含み、前記第４の窒素濃度よりも高い第５の窒素濃度を有する第５窒化領域を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれにｎ型半導体領域からなるソース、ドレインを形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれにｐ型半導体領域からなるソース、ドレインを形成することによって、
前記第１ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第２窒化領域とを有する第１ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第１窒化領域とを有する第２ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第１ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第４窒化領域とを有する第１ｎチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第５窒化領域とを有する第２ｎチャネル型ＭＩＳＦＥＴを形成する工程。
【請求項３】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面に第１ｐ型ウエル、第２ｐ型ウエル、第１ｎ型ウエルおよび第２ｎ型ウエルを形成した後、前記第１ｐ型ウエルおよび前記第１ｎ型ウエルのそれぞれの表面に第１ゲート絶縁膜を形成し、前記第２ｐ型ウエルおよび前記第２ｎ型ウエルのそれぞれに表面に、前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｂ）窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面、および前記第２ｎ型ウエルと前記第２ゲート絶縁膜との界面に、第１の窒素濃度を有する第１窒化領域を形成し、前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面、および前記第１ｎ型ウエルと前記第１ゲート絶縁膜との界面に、前記第１の窒素濃度よりも高い第２の窒素濃度を有する第２窒化領域を形成する工程、
（ｃ）前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部にｎ型シリコン膜を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部にｐ型シリコン膜を形成する工程、
（ｄ）前記ｎ型シリコン膜および前記ｐ型シリコン膜をそれぞれパターニングすることによって、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に前記ｎ型シリコン膜からなるｎ型導体片を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記ｐ型シリコン膜からなるｐ型導体片を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に第１フォトレジスト膜を形成し、前記第２ｐ型ウエルにｎ型不純物をイオン注入することによって、ソース、ドレインの一部を構成するｎ型半導体領域を形成する工程、
（ｆ）前記第１ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記第１フォトレジスト膜を残し、前記第２ｐ型ウエルに窒素をイオン注入することによって、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第１窒化領域の窒素をその一部に含み、前記第２の窒素濃度よりも高い第３の窒素濃度を有する第３窒化領域を形成する工程、
（ｇ）前記第２ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に第２フォトレジスト膜を形成し、前記第１ｐ型ウエルにｎ型不純物をイオン注入することによって、ソース、ドレインの一部を構成するｎ型半導体領域を形成する工程、
（ｈ）前記第２ｐ型ウエル、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記第２フォトレジスト膜を残し、前記第１ｐ型ウエルに窒素をイオン注入することによって、前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面に、前記第２窒化領域の窒素をその一部に含み、前記第２の窒素濃度よりも高く、かつ前記第３の窒素濃度に等しいか、またはそれよりも低い第４の窒素濃度を有する第４窒化領域を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれにｎ型半導体領域からなるソース、ドレインを形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれにｐ型半導体領域からなるソース、ドレインを形成することによって、
前記第１ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第２窒化領域とを有する第１ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第１窒化領域とを有する第２ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第１ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第４窒化領域とを有する第１ｎチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第３窒化領域とを有する第２ｎチャネル型ＭＩＳＦＥＴを形成する工程。
【請求項４】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面の第１領域および第２領域に第１ゲート絶縁膜を形成し、前記半導体基板の主面の第３領域および第４領域に、前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｂ）窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記第３領域の前記半導体基板と前記第２ゲート絶縁膜との界面、および前記第４領域の前記半導体基板と前記第２ゲート絶縁膜との界面に、第１の窒素濃度を有する第１窒化領域を形成し、前記第１領域の前記半導体基板と前記第１ゲート絶縁膜との界面、および前記第２領域の前記半導体基板と前記第１ゲート絶縁膜との界面に、前記第１の窒素濃度よりも高い第２の窒素濃度を有する第２窒化領域を形成する工程、
（ｃ）前記半導体基板上にシリコン膜を堆積した後、前記第２領域および前記第４領域の前記シリコン膜上に第１フォトレジスト膜を形成し、前記第１領域および前記第３領域の前記シリコン膜にｎ型不純物をイオン注入することによって、ｎ型シリコン膜を形成する工程、
（ｄ）前記第２領域および前記第４領域の前記シリコン膜上に前記第１フォトレジスト膜を残し、前記ｎ型シリコン膜を通じて前記半導体基板にｐ型不純物をイオン注入することによって、前記半導体基板の前記第１領域に第１ｐ型ウエルを形成し、前記第３領域に第２ｐ型ウエルを形成する工程、
（ｅ）前記第２領域および前記第４領域の前記シリコン膜上に前記第１フォトレジスト膜を残し、前記ｎ型シリコン膜を通じて前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれに窒素をイオン注入することによって、
前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第１窒化領域の窒素をその一部に含む第３の窒素濃度を有する第３窒化領域を形成し、
前記第１ｐ型ウエルと前記第１ゲート絶縁膜との界面に、前記第２窒化領域の窒素をその一部に含み、前記第２の窒素濃度よりも高い第４の窒素濃度を有する第４窒化領域を形成する工程、
（ｆ）前記第２領域および前記第４領域の前記シリコン膜と、前記第１領域の前記ｎ型シリコン膜のそれぞれの上部に第２フォトレジスト膜を形成し、前記ｎ型シリコン膜を通じて前記第２ｐ型ウエルにｎ型不純物をイオン注入することによって、前記第２ｐ型ウエルに形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を最適化する工程、
（ｇ）前記第２領域および前記第４領域の前記シリコン膜と、前記第１領域の前記ｎ型シリコン膜のそれぞれの上部に前記第２フォトレジスト膜を残し、前記ｎ型シリコン膜を通じて前記第２ｐ型ウエルに窒素をイオン注入することによって、前記第２ｐ型ウエルと前記第２ゲート絶縁膜との界面に、前記第３窒化領域の窒素をその一部に含み、前記第４の窒素濃度と等しいか、またはそれよりも高い第５の窒素濃度を有する第５窒化領域を形成する工程、
（ｈ）前記ｎ型シリコン膜上に第３フォトレジスト膜を形成し、前記第２領域および前記第４領域の前記シリコン膜にｐ型不純物をイオン注入することによって、ｐ型シリコン膜を形成する工程、
（ｉ）前記ｎ型シリコン膜上に前記第３フォトレジスト膜を残し、前記ｐ型シリコン膜を通じて前記半導体基板にｎ型不純物をイオン注入することによって、前記半導体基板の前記第２領域に第１ｎ型ウエルを形成し、前記第４領域に第２ｎ型ウエルを形成する工程、
（ｊ）前記ｎ型シリコン膜および前記ｐ型シリコン膜をそれぞれパターニングすることによって、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれの上部に前記ｎ型シリコン膜からなるｎ型導体片を形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれの上部に前記ｐ型シリコン膜からなるｐ型導体片を形成する工程、
（ｋ）前記（ｊ）工程の後、前記第１ｐ型ウエルおよび前記第２ｐ型ウエルのそれぞれにｎ型半導体領域からなるソース、ドレインを形成し、前記第１ｎ型ウエルおよび前記第２ｎ型ウエルのそれぞれにｐ型半導体領域からなるソース、ドレインを形成することによって、
前記第１ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第２窒化領域とを有する第１ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｎ型ウエルに、前記ｐ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｐ型導体片を含むゲート電極と、前記第１窒化領域とを有する第２ｐチャネル型ＭＩＳＦＥＴを形成し、
前記第１ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第４窒化領域とを有する第１ｎチャネル型ＭＩＳＦＥＴを形成し、
前記第２ｐ型ウエルに、前記ｎ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記ｎ型導体片を含むゲート電極と、前記第５窒化領域とを有する第２ｎチャネル型ＭＩＳＦＥＴを形成する工程。
【請求項５】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記半導体基板の主面の第２領域に、前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を形成する工程、
（ｂ）窒素を含む雰囲気中で前記半導体基板を熱処理することによって、前記第２領域の前記半導体基板と前記第２ゲート絶縁膜との界面に、第１の窒素濃度を有する第１窒化領域を形成し、前記第１領域の前記半導体基板と前記第１ゲート絶縁膜との界面に、前記第１の窒素濃度よりも高い第２の窒素濃度を有する第２窒化領域を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１および第２ゲート絶縁膜の上部に導体膜を形成し、前記導体膜を通じて前記第１および第２領域の半導体基板に、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を制御するためのｎ型不純物をイオン注入する工程、
（ｄ）前記第１領域の導体膜上にフォトレジスト膜を形成し、前記第２領域の導体膜を通じて前記第２領域の半導体基板にｎ型不純物をイオン注入することによって、前記第２領域の半導体基板に形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を最適化する工程、
（ｅ）前記第１領域の導体膜上に前記フォトレジスト膜を残し、前記第２領域の導体膜を通じて前記第２領域の半導体基板に窒素をイオン注入することによって、前記第２領域の半導体基板と前記第２ゲート絶縁膜との界面に、前記第１窒化領域の窒素をその一部に含み、前記第２の窒素濃度と等しいか、またはそれよりも高い第３の窒素濃度を有する第３窒化領域を形成する工程、
（ｆ）前記導体膜をパターニングすることによって、前記第１および第２ゲート絶縁膜のそれぞれの上部に導体片を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第１および第２領域の半導体基板のそれぞれにｎ型半導体領域からなるソース、ドレインを形成することによって、
前記第１領域の半導体基板に、前記ｎ型半導体領域からなるソース、ドレインと、前記第１ゲート絶縁膜と、前記導体片を含むゲート電極と、前記第２窒化領域とを有する第１ｎチャネル型ＭＩＳＦＥＴを形成し、
前記第２領域の半導体基板に、前記ｎ型半導体領域からなるソース、ドレインと、前記第２ゲート絶縁膜と、前記導体片を含むゲート電極と、前記第３窒化領域とを有する第２ｎチャネル型ＭＩＳＦＥＴを形成する工程。