(57)【要約】  半導体装置（１０）は、少なくとも２層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、ｎＭＯＳ領域に形成されるｎＭＯＳゲート電極（９、２０Ｎ）の最下層の多結晶シリコン膜（２、３２）の粒径は、上層のゲート電極膜（８、３２ｂ）の粒径よりも大きい。ｎＭＯＳゲート電極底部での粒径増大に伴う体積膨張により、ゲート電極直下のチャネル領域（ＣＨ）に対して鉛直方向に応力を印加する。
2008117464.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、
ｎＭＯＳ領域に形成された前記積層ゲート電極であるｎＭＯＳゲート電極の最下層の粒径は、上層の粒径よりも大きいことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記ｎＭＯＳゲート電極と、ｐＭＯＳ領域に形成されるｐＭＯＳゲート電極を含み、
前記ｎＭＯＳゲート電極の最下層の粒径は、前記ｐＭＯＳゲート電極の最下層の粒径よりも大きい、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎＭＯＳゲート電極の最下層の多結晶シリコン膜は、当該ｎＭＯＳゲート電極直下のチャネル領域に対して、鉛直方向の圧縮応力を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎＭＯＳゲート電極の最下層の多結晶シリコン膜は、Ｐ，Ｇｅ，Ｓｉから選択される少なくとも１つの不純物を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ｐＭＯＳゲート電極は、不純物を含むことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ｐＭＯＳ領域に、埋め込みＳｉＧｅ層を有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
半導体基板上に第１の非晶質シリコン膜を形成し、
前記第１の非晶質シリコン膜のｎＭＯＳ領域に、Ｐ、Ｇｅ、Ｓｉから選択される少なくとも１の不純物イオンを注入し、
前記第１の非晶質シリコン膜上に、第２の非晶質シリコン膜を積層し、
前記第１および第２の非晶質シリコン膜をゲート電極パタンに加工し、
前記ゲート電極パタンの形成よりも後の工程で、熱処理を施すことによって、前記ｎＭＯＳ領域の第１の非晶質シリコン膜を多結晶化する、
ステップを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の非晶質シリコン膜のｐＭＯＳ領域に、Ｂ、ＢＦ2、Ｇｅ、Ｎ、Ｆから選択される少なくとも１の不純物イオンを注入する、
ステップをさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記熱処理は、ソース・ドレイン注入後の活性化アニールで行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記熱処理は、ソース・ドレイン注入後の活性化アニールとは別途独立して行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理を、選択エピタキシャル成長時の熱を利用して行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１２】
前記熱処理を、ゲート電極の側壁へのサイドウォールスペーサの形成時の熱で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極パタン形成後に、ｐＭＯＳ領域のソース・ドレイン領域を掘り込む、
ステップをさらに含み、前記熱処理は、前記掘り込み部分に、選択エピタキシャル成長でＳｉＧｅ層を形成する際の熱を利用して行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１４】
前記サイドウォールスペーサの形成は、前記ゲート電極パタンを覆う第１の絶縁膜を形成する工程と、前記第１絶縁膜上の第２の絶縁膜を形成する工程を含み、
前記熱処理は、前記第２の絶縁膜形成時の熱を利用して行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜は、非晶質シリコンが結晶化しない温度を形成し、前記第２の絶縁膜は、不純物の拡散が生じず、かつ前記非晶質シリコンが結晶化する温度で形成する、
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは半導体装置とその製造方法に関し、特に、ゲート電極からチャネル領域に応力を印加してキャリア移動度を向上させたＭＯＳ型半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスを含む半導体装置の微細化の著しい進行により、ＭＯＳＦＥＴ動作は物理的限界に近づきつつある。このように微細化が進んで行くと、単純なゲート長を含めたデバイスディメンジョンのスケーリングだけでは、ＣＭＯＳデバイス特性や回路特性を向上することは困難である。そこで、微細化とはまた別のトランジスタ特性向上技術として、歪シリコン技術がさかんに研究されている。歪みシリコン技術は、ＣＭＯＳトランジスタのチャネル領域に歪を印加することで、キャリアの移動度を高めて、トランジスタ特性を向上させる技術である。チャネル領域への歪印加方法としては、一般に、トランジスタ形成後にストレス膜で被覆する手法や、ソース・ドレイン領域にシリコンと格子定数の異なる物質を埋め込む手法が知られており、実際に製品へと適用され始めている。【０００３】
また、ゲートの体積膨張を利用してチャネルに応力を与える技術も提案されている（たとえば、特許文献１参照）。この文献では、ゲートをポリシリコンで形成し、比較的質量数の大きい不純物を注入してアモルファス（非晶質）化する。形状を整えた後、約１０００℃で熱処理して再結晶化する。このとき、ゲート電極内に強い圧縮応力が残ることを利用して、その下のチャネル領域に引張り応力を印加して、ｎＭＯＳトランジスタのキャリア移動度を高めようとするものである。
【特許文献１】特開２００４−１７２３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の文献では、単層のアモルファスシリコンでゲート電極を構成しており、ゲート電極に生じる圧縮応力がゲート電極の上方へ逃げやすく、ゲート電極直下のチャネル領域に効率的に応力を印加することができない。これを解決するために、たとえば、ゲート電極上にキャップ膜を設けることが考えられるが、キャップ膜の存在により、単層ゲート電極内の不純物がゲート絶縁膜を抜けて、基板の表面領域で横方向に拡散するという問題が生じる。この場合、不純物分布が劣化してトランジスタ特性が劣化する。【０００５】
そこで、本発明は、ゲート電極の効率的な体積膨張を実現して、チャネル領域に対して効率的に応力を印加できる半導体装置の構造と、その製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の側面では、半導体装置のゲート電極を、２層以上の多結晶シリコン膜の積層で構成し、ｎＭＯＳ領域に形成されるｎＭＯＳゲート電極の最下層の多結晶シリコン膜の粒径を、上層のゲート電極膜の粒径よりも大きくする。粒径増大により、ｎＭＯＳゲート電極底部で体積膨張が生じ、ゲート電極直下のｎチャネル領域（ＣＨ）に対して鉛直方向に応力を印加することができる。【０００７】
例えば、上記の半導体装置は、ｎＭＯＳ領域に形成されるｎＭＯＳゲート電極と、ｐＭＯＳ領域に形成されるｐＭＯＳゲート電極を含み、ｎＭＯＳゲート電極の最下層の粒径は、ｐＭＯＳゲート電極の最下層の粒径よりも大きい。また、前記ｎＭＯＳゲート電極の最下層の多結晶シリコン膜の粒径は、当該ｎＭＯＳゲート電極の上層の多結晶シリコン膜の粒径よりも大きい。【０００８】
第２の側面では、半導体装置の製造方法を提供する。この方法は、
（ａ）半導体基板上に第１の非晶質シリコン膜を形成し、
（ｂ）前記第１の非晶質シリコン膜のｎＭＯＳ領域に、Ｐ、Ｇｅ、Ｓｉから選択される少なくとも１の不純物イオンを注入し、
（ｃ）前記第１の非晶質シリコン膜上に、第２の非晶質シリコン膜を積層し、
（ｄ）前記第１および第２の非晶質シリコン膜をゲート電極パタンに加工し、
（ｅ）前記ゲート電極パタンの形成よりも後の工程で、熱処理を施すことによって、前記ｎＭＯＳ領域の第１の非晶質シリコン膜を多結晶化する
ステップを含む。【０００９】
前記熱処理は、例えば、ソース・ドレイン注入後の活性化アニールで行う。あるいは、ソース・ドレイン注入後の活性化アニールとは別途独立して熱処理を行ってもよい。あるいは、ゲート電極パタン形成後の選択エピタキシャル成長時の熱を利用して熱処理を行ってもよい。あるいは、ゲート電極の側壁へのサイドウォールスペーサの形成時の熱で熱処理を行ってもよい。【００１０】
ゲート電極加工後の熱処理工程を経ることによって、ｎＭＯＳ領域でゲート電極の最下層の多結晶シリコン膜の粒径が増大し、体積膨張して、ゲート直下のチャネル領域に効果的に応力をかけることができる。
【発明の効果】
【００１１】
上述した構成および方法により、チャネル領域への効率的な応力印加が実現される。また、ゲート電極の空乏化を抑制することができる。その結果、微細トランジスタの駆動力を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態の半導体装置の基本構造を説明するための図である。
【図２Ａ】第１実施形態の半導体装置の製造工程図である。
【図２Ｂ】第１実施形態の半導体装置の製造工程図である。
【図２Ｃ】第１実施形態の半導体装置の製造工程図である。
【図２Ｄ】第１実施形態の半導体装置の製造工程図である。
【図２Ｅ】第１実施形態の半導体装置の製造工程図である。
【図２Ｆ】第１実施形態の半導体装置の製造工程図である。
【図２Ｇ】第１実施形態の半導体装置の製造工程図である。
【図２Ｈ】第１実施形態の半導体装置の製造工程図である。
【図２Ｉ】第１実施形態の半導体装置の製造工程図である。
【図２Ｊ】第１実施形態の半導体装置の製造工程図である。
【図２Ｋ】第１実施形態の半導体装置の製造工程図である。
【図３Ａ】第２実施形態の半導体装置の製造工程図である。
【図３Ｂ】第２実施形態の半導体装置の製造工程図である。
【図３Ｃ】第２実施形態の半導体装置の製造工程図である。
【図４Ａ】第３実施形態の半導体装置の製造工程図である。
【図４Ｂ】第３実施形態の半導体装置の製造工程図である。
【図４Ｃ】第３実施形態の半導体装置の製造工程図である。
【図５Ａ】第４実施形態の半導体装置の製造工程図である。
【図５Ｂ】第４実施形態の半導体装置の製造工程図である。
【図５Ｃ】第４実施形態の半導体装置の製造工程図である。
【符号の説明】
【００１３】
２、３２  大粒径の下層ポリシリコン層
７，２５  サイドウォールスペーサ
８、３２ｂ、３３ａ、３３ｂ  小粒径のポリシリコン層
９、２０  ゲート電極
１０  半導体装置
１１  半導体基板
１２  素子分離領域
１３  ゲート絶縁膜
１７、２７  サイドウォールスペーサ
２１  エクステンション
２２  ポケット
２６  ソース・ドレイン
４１  ＳｉＧｅ歪み生成層
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の良好な実施の形態について説明する。図１は、実施形態に係る半導体装置の基本構造を説明するための図である。図１（ａ）の構造に熱処理することにより、図１（ｂ）の構成が得られる。図１（ａ）において、ゲート電極パタン４は２層構造を有し、不純物が注入された非晶質シリコンの下層１と、下層１の上に位置する非晶質シリコンの上層３とで構成される。下層１への不純物の注入は、ゲート電極パタン４のパタニングの前に行われている。ドープする不純物は、例えば、ｎＭＯＳ領域ではリン（Ｐ）であり、ｐＭＯＳ領域ではボロン（Ｂ）である。このようなゲート電極パタン４は、その後の熱処理で、図１（ｂ）に示すように、ｎＭＯＳ領域の下層のグレインが巨大化した大粒径の下層ポリシリコン層２を有するゲート電極９となる。【００１５】
ｎＭＯＳのゲート電極パタン４の下層１に注入されているリン（Ｐ）の原子半径は比較的大きく、格子定数も大きいことから、熱処理による体積膨張によって図１（ｂ）のように内部応力が発生する。このとき、下層２の上部には上層ポリシリコン８が位置し、両側にはサイドウォールスペーサ７が位置するので、応力は、もっぱら下方の半導体基板１１のチャネル領域ＣＨに対して印加される。その結果、Ｎチャネル領域でソース・ドレイン方向に引っ張り応力が発生し、トランジスタの駆動力を増大させることができる。なお、Ｎチャネル領域に最も近いゲート最下層に大粒径のグレインが含まれれば、Ｎチャネルに対する効率的な応力印加効果は達成できるので、ゲート電極を３層以上の積層構造としてもよい。その場合は、少なくとも最下層のポリシリコン層が、それより上の層よりも大きな粒径のグレインを含むような構成とする。【００１６】
一方、ｐＭＯＳのゲート電極９の下層２に存在するボロン（Ｂ）の粒径は、熱処理後であってもｎＭＯＳ側に比較して小さいので、Ｐチャネル領域ＣＨに加わる応力は、相対的に小さい。したがって、Ｐチャネル領域への引張り応力の印加は抑制され、キャリアの移動度の低下を防止できる。また、ｐＭＯＳゲート電極９の下層２に不純物が導入されているので、ポリシリコンよりも薄いＴinv（反転ゲート容量から決まる見かけ膜厚）を実現できる。【００１７】
熱処理は、図１（ａ）のように、不純物が注入された下層１と、非晶質シリコンの上層３の積層膜をゲート電極パタン４の形状に加工した後の任意の熱処理工程である。たとえば、ソース・ドレインのアニーリング時でもよいし、サイドウォールスペーサ７を成膜する際の熱処理であってもよい。【００１８】
熱処理により、ｐＭＯＳ領域とｎＭＯＳ領域の双方において、下層１に注入された不純物は上層の非晶質シリコン層３へ拡散するので、チャネル領域への不純物の注入抜けを防止できると同時に、非晶質シリコンゲートの空乏化を防止するという効果も得られる。【００１９】
このように、ゲート電極９の上方にキャップ層を設けなくても、効率的にＮチャネル領域ＣＨに引張り応力を発生させることができる。それとともに、チャネル領域での不純物分布の劣化を防止し、ゲート電極の空乏化を防止することができる。【００２０】
以下で、このような半導体装置１０の製造方法を説明する。
（第１実施形態）
図２Ａから図２Ｋは、第１実施形態の半導体装置の製造工程図である。まず、図２Ａに示すように、通常のＣＭＯＳプロセスにより素子分離（ＳＴＩ）１２、ゲート絶縁膜１３を形成する。ゲート絶縁膜１３上に、ゲート電極を構成することになる第１の層として非晶質シリコン膜１４を１０ｎｍ〜５０ｎｍ堆積する。【００２１】
次に、図２Ｂに示すように、全面にレジストを塗布した後、リソグラフィ工程にてｎＭＯＳ領域にのみ開口するパタンを有するレジストマスク１５を形成し、ｐＭＯＳ領域はレジストマスク１５で被覆する。この例では、ｎＭＯＳ領域を先に開口しているが、ｐＭＯＳ領域を先に開口しても差し支えない。この状態で、ｎＭＯＳ領域の非晶質シリコン膜１４に、イオン注入によりリン（Ｐ）を導入して、下層（第１層）の非晶質シリコン膜１４ａを得る。注入濃度は、たとえば、１Ｅ１４〜３Ｅ１６ｃｍ-2である。また必要に応じて、Ａｓ、Ｓｂ、N、Ｇｅ、Ｓｉなどを追加注入してもよい。ｎＭＯＳ領域の第１層の非晶質シリコン膜１４ａに不純物を導入することで、後述するように、後工程の熱処理で、非晶質シリコンは大粒径の多結晶シリコン化するとともに、同時に、ゲート電極の空乏化を抑制する効果を生じさせる。【００２２】
次に、図２Ｃに示すように、レジストマスク１５を剥離して、新たにレジストを全面に塗布し、リソグラフィ工程を経てｐＭＯＳ領域のみが開口するパタンのレジストマスク１６を形成する。ｐＭＯＳ領域の非晶質シリコン膜１４中に、イオン注入によりＢ、ＢＦ2、Ｇｅ、Ｎ、Ｆなどの不純物を導入して、下層（第１層）の非晶質シリコン膜１４ｂを得る。ｐＭＯＳ領域の第１層目の非晶質シリコン膜１４ｂに不純物を導入することで、後述するように、ゲート電極の空乏化を抑制する効果を生じさせるとともに、ポリシリコンと比較してＴinvを薄くすることができる。【００２３】
次に、図２Ｄに示すように、レジストマスク１６を剥離した後、ゲート電極の第２層として、非晶質シリコン膜１８を５０ｎｍ〜１００ｎｍ堆積する。また、必要に応じて自然酸化膜程度の酸化膜上に第２層を堆積してもよい。【００２４】
次に、図２Ｅに示すように、全面にレジストを塗布し、リソグラフィ工程によりｐＭＯＳ領域のみ開口するパタンのレジストマスク１９を形成し、ｎＭＯＳ領域をレジストマスクで被覆する。この状態で、ｐＭＯＳ領域の非晶質シリコン中にイオン注入によりＢ、ＢＦ2、Ｇｅ、Ｎ、Ｆなどの不純物を導入して、第２層非晶質シリコン膜１８ｂを得る。このイオン注入を行うことで、ドライエッチングによるｐＭＯＳのゲート電極の加工が容易になり、矩形形状のゲート電極を作製できる。もっとも、ドライエッチングの条件によっては、図２Ｅの工程を省略してもよい。また、必要に応じてｎＭＯＳ領域の第２層非晶質シリコン層１８ａにイオン注入を行ってもよい。【００２５】
次に、図２Ｆに示すように、必要に応じて、非晶質シリコンが結晶化しない程度低温（例えば５３０度以下）でシリコン酸化物、或いは、シリコンチッ化物を堆積した後、リソグラフィ工程でハードマスク（不図示）を形成し、ドライエッチングによりゲート電極パタン２０Ｎ、２０Ｐを形成する。【００２６】
次に、図２Ｇに示すように、リソグラフィ工程を経て、ｎＭＯＳ領域のみ開口し、ｐＭＯＳ領域はレジスト（不図示）でカバーする。この例では、ｎＭＯＳ領域を先に開口するが、ｐＭＯＳ領域を先に開口しても差し支えない。開口部からｎＭＯＳのポケット不純物であるＢを、ティルト角０°〜４５°で注入して、ポケット領域２２を形成する。ポケット不純物としては、Ｉｎ、ＢＦ2などを用いてもよい。必要に応じて、窒素、フッ素、炭素、Ｇｅなどを追加注入する。さらに、エクステンション不純物であるＡｓを注入して、エクステンション２１を形成する。エクステンション不純物としては、Ａｓの他にＰ、Ｓｂが考えられる。【００２７】
続いてレジストを剥離した後、リソグラフィ工程を経てｐＭＯＳ領域のみ開口し、ｎＭＯＳ領域はレジスト（不図示）でカバーする。開口から、ｐＭＯＳのポケット不純物であるＰをティルト角０°〜４５°で注入してポケット領域２２を形成する。ポケット不純物として、ＡｓやＳｂを用いてもよい。必要に応じて、窒素、フッ素、炭素、Ｇｅなどを追加注入する。さらに、エクステンション不純物であるＢを注入してエクステンション２１を形成する。エクステンションの注入イオン種にＢＦ2を用いてもよい。その後、レジストを剥離する。【００２８】
次に、図２Ｈに示すように、非晶質シリコンが結晶化しない程度の低温で、オフセット・スペーサとする絶縁膜（低温絶縁膜）２４を堆積する。例えば、５３０度以下の温度で化学気相堆積（ＣＶＤ）により、シリコン酸化膜を５〜２０ｎｍ程度成膜する。【００２９】
次に、図２Ｉに示すように、低温絶縁膜２４を異方性エッチングして、ゲート電極２０に側壁構造（サイドウォールスペーサ）２５を形成する。なお、図２Ｈ、２Ｉの例では、サイドウォールスペーサ２５を形成する絶縁膜としてシリコン酸化膜を用いたが、これに限定されず、シリコンチッ化膜など、非晶質シリコンが結晶化しないのに十分な低温で堆積できる絶縁膜であれば任意の絶縁膜を用いてもよい。また、絶縁膜層２４は単層に限らず、複数の絶縁膜の積層構造でもよい。また、膜厚についても、適宜調整してよい。【００３０】
次に、図２Ｊに示すように、ｎＭＯＳ領域とｐＭＯＳ領域を順次開口し、側壁越しに不純物をイオン注入して、ソース・ドレイン２６を形成する。【００３１】
次に、図２Ｋに示すように、活性化アニールを行う。この活性化アニールにより、ソース・ドレイン２６の不純物を活性化するとともに、ゲート電極２０を構成する非晶質シリコン膜は多結晶化する。その際、ｎＭＯＳ領域のゲート電極第１層のみで結晶粒径が大きくなり、大粒径のポリシリコン膜３２が得られる。それ以外の非晶質シリコン膜は、結晶粒がそれほど増大せずに多結晶化し、ｎＭＯＳ領域のゲート電極第２層のポリシリコン膜３３ａ、ｐＭＯＳ領域のゲート電極第１層および第２層のポリシリコン膜３２ｂ、３３ｂが得られる。これにより、ｎＭＯＳ領域のゲート電極の底面近傍の第１層３２のみが体積膨張して、選択的にｎＭＯＳゲート電極２０Ｎの直下に、鉛直方向の圧縮応力を印加できる。
（第２実施形態）
次に、図３Ａ〜図３Ｃを参照して、第２実施形態の半導体装置の製造工程を説明する。上述した第１実施形態では、ソース・ドレイン形成後に活性化アニールを行うことで、非晶質シリコンを多結晶化していた。第２実施形態では、活性化アニールとは独立に、別途熱処理を行うことで多結晶化する。【００３２】
第１実施形態の図２Ｈまでの工程は、第２実施形態においても同様である。すなわち、図３Ａに示すように、下層の非晶質シリコン膜１４にｐＭＯＳ領域とｎＭＯＳ領域で異なる不純物を注入し、その上に上層の非晶質シリコン膜１８を堆積し、２層構造のゲート電極パタン２０Ｎ、２０Ｐに加工する。そして、図３Ｂに示すように、低温で絶縁膜２４を全面に形成する。【００３３】
図３Ｃにおいて、サイドウォールスペーサ２５を形成した後に、熱処理により、非晶質シリコン膜１４、１８を多結晶化する。このときの熱処理は、多結晶化が実現されるのであれば、ファーネスアニール、ＲＴＡ等、任意の方法を用いてよい。多結晶化の際に、ｎＭＯＳ領域のゲート電極パタン２０Ｎの下層１４ａのグレインの粒径が増大して、大粒径のポリシリコン膜３２が得られる。一方、ｐＭＯＳ領域での粒径の増大は顕著ではなく、体積膨張が抑制されたポリシリコン膜３２ｂが得られる。また、この熱処理により下層の不純物が上層に拡散して、上層ポリシリコン膜３３ａ、３３ｂが得られる。【００３４】
なお、この熱処理は、サイドウォールスペーサ２５を形成した後の任意の段階で行うことができる。
（第３実施形態）
次に、図４Ａ〜図４Ｃを参照して、第３実施形態の半導体装置の製造工程を説明する。第１実施形態では、活性化アニールを行うことで非晶質シリコンを多結晶化していたが、第３実施形態では、活性化アニールではなく選択エピタキシャル成長時の熱により多結晶化する。【００３５】
第１実施形態の図２Ｈまでの工程は、第３実施形態においても同様である。すなわち、図４Ａに示すように、下層の非晶質シリコン膜１４にｐＭＯＳ領域とｎＭＯＳ領域で異なる不純物を注入し、その上に上層の非晶質シリコン膜１８を堆積し、２層構造のゲート電極パタン２０Ｎ、２０Ｐに加工する。そして、図４に示すように、低温で絶縁膜２４を全面に形成する。【００３６】
次に、図４Ｃに示すように、例えばリソグラフィおよびエッチング工程を経て、ｐＭＯＳ領域のみを開口し、ｎＭＯＳ領域は、絶縁膜２４で被覆したままにする。ドライエッチングにより、ｐＭＯＳ領域のソース・ドレイン領域のシリコン基板１１を掘り込む。ドライエッチング以外に、ＴＭＡＨ等を用いたウェット処理で掘り込みを行ってもよい。選択エピタキシャル成長により、掘り込み部分に、例えば成長温度６００℃でＳｉＧｅを成長してＳｉＧｅ歪生成層４１とする。ＳｉＧｅ歪生成層４１は、ｐＭＯＳ領域のチャネル領域に、ソースおよびドレイン側から水平方向の圧縮応力を印加して、キャリアの移動度を高める。【００３７】
ＳｉＧｅ成長時の熱により、ゲート電極パタンの非晶質シリコンは多結晶化する。その際に、ｎＭＯＳ領域のゲート電極パタンの下層のみで結晶粒径が大きくなり、大粒径のポリシリコン膜３２が得られる。この下層ポリシリコン膜３２の粒径増大にともなってｎＭＯＳゲート電極２０Ｎの下層３２が体積膨張するので、選択的にｎＭＯＳ側のゲート電極直下に鉛直方向の圧縮応力を印加できる。この鉛直方向の圧縮応力は、ｎＭＯＳチャネル領域での水平方向の引張り応力の発生に寄与する。【００３８】
その後、通常のＣＭＯＳプロセスにより、サイドウォールスペーサ２５を形成し、ソース・ドレイン注入を行い、活性化アニール、シリサイド形成等を行う。【００３９】
図４では、ＳｉＧｅ−ＳＤを例としてあげたが、エレベーテッドＳＤなど、他の選択エピタキシャル成長の熱を利用してもよい。
（第４実施形態）
次に、図５Ａ〜５Ｃを参照して、第４実施形態の半導体装置の製造工程を説明する。第１実施形態では、活性化アニールを行うことで非晶質シリコンを多結晶化していたが、第４実施形態では、活性化アニールではなく、サイドウォールスペーサ形成時の熱により多結晶化する。【００４０】
第１実施形態の図２Ｉまでの工程は、第４実施形態においても同様である。すなわち、図４Ａに示すように、下層の非晶質シリコン膜１４にｐＭＯＳ領域とｎＭＯＳ領域で異なる不純物を注入し、その上に上層の非晶質シリコン膜１８を堆積し、２層構造のゲート電極パタン２０Ｎ、２０Ｐに加工する。そして、図３Ｂに示すように、低温で絶縁膜２４を全面に形成する。【００４１】
次に、図４Ｂに示すように、非晶質シリコンが結晶化しない程度の低温で、オフセット・スペーサとする第１の絶縁膜５１を堆積する。例えば、５３０℃以下の温度で、化学気相堆積（ＣＶＤ）によりシリコン酸化膜を５ｎｍ〜２０ｎｍ程度成膜する。さらに、不純物の拡散が生じず、かつ非晶質シリコンが結晶化する程度の温度で、第２の絶縁膜５２を堆積する。第２の絶縁膜５２は、例えば、５５０℃程度の温度で、ＣＶＤによりシリコン窒化膜を２０ｎｍ〜５０ｎｍ程度成膜することで形成される。この第２絶縁膜５２の成膜により、ｎＭＯＳ領域のゲート電極下層の粒径が増大して、体積膨張するとともに、ゲート電極２０のシリコンを多結晶化する。したがって、ｎＭＯＳゲート電極４０Ｎの下層では大粒径のポリシリコン膜３２が得られ、それ以外のゲート電極部分で、ｎＭＯＳゲート電極２０Ｎの上層ポリシリコン膜３３ａ、ｐＭＯＳゲート電極２０Ｐの下層ポリシリコン膜３２ｂ、および上層ポリシリコン膜３３ｂが得られる。【００４２】
次に、図４Ｃに示すように、異方性エッチングによりゲート電極２０Ｎ、２０Ｐにサイドウォールスペーサ５３を形成する。このサイドウォールスペーサ５３は、第１絶縁膜（たとえばシリコン酸化膜）５１と、第２絶縁膜（たとえばシリコン窒化膜）５２の二重構造である。サイドゥオールスペーサ５３により、ｎＭＯＳゲート電極下層の大粒径ポリシリコン膜３２の体積膨張によりシリコン基板１１へ印加した応力による格子歪みを、保持することができる。【００４３】
その後、必要に応じて、サイドウォールスペーサ５３越しにソース・ドレイン領域に不純物イオンを注入し、活性化アニール、シリサイド形成等を行う。【００４４】
図５の例では、側壁構造を形成する絶縁膜としてシリコン酸化膜５１とシリコン窒化膜５２の積層構造を用いたが、これに限定されず、非晶質シリコンが結晶化しないのに十分な低温で堆積できる絶縁膜であればよい。また、絶縁膜層は２種類の異なる絶縁材料の二層に限定されず、成膜温度の異なる単一種類の絶縁材料を積層してもよい。膜厚についても、適宜調整可能である。【００４５】
以上のように、いずれの実施形態においても、ゲート電極材料膜をゲート電極形状にパタニングする段階では、２層以上の非晶質シリコンの積層構造とし、最下層に不純物を注入しておく。ゲート電極の側壁絶縁膜堆積後の熱処理工程により、ｎＭＯＳゲート電極の下層では、大粒径グレインを含むポリシリコン層となる。一方、ｎＭＯＳゲート電極の上層と、ｐＭＯＳゲート電極では、それよりも粒径の小さなポリシリコン層となる。【００４６】
ｎＭＯＳ電極の底部での体積膨張により、ｎチャネル領域に対して鉛直方向の応力を効率的に印加することができる。一方、ゲート電極加工前にｐＭＯＳ電極底部へ不純物を導入しておくことにより、注入抜けを防止し、ポリシリコンよりも薄い見かけ膜厚Ｔinvを実現することができる。【００４７】
また、ｎＭＯＳとｐＭＯＳの双方で、注入された不純物が熱処理でゲート電極上層に拡散するので、チャネル領域の不純物プロファイルに影響を与えずに、ゲート空乏化を抑制することができる。その結果、微細トランジスタの駆動力が向上する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【手続補正書】
【提出日】平成21年9月24日(2009.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、
ｎＭＯＳ領域に形成された前記積層ゲート電極であるｎＭＯＳゲート電極の最下層の粒径は、上層の粒径よりも大きく、
前記ｎＭＯＳゲート電極の最下層の多結晶シリコン膜は、当該ｎＭＯＳゲート電極直下のチャネル領域に対して、鉛直方向の圧縮応力を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記ｎＭＯＳゲート電極と、ｐＭＯＳ領域に形成されるｐＭＯＳゲート電極を含み、
前記ｎＭＯＳゲート電極の最下層の粒径は、前記ｐＭＯＳゲート電極の最下層の粒径よりも大きい、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎＭＯＳゲート電極の最下層の多結晶シリコン膜は、Ｐ，Ｇｅ，Ｓｉから選択される少なくとも１つの不純物を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｐＭＯＳゲート電極は、不純物を含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ｐＭＯＳ領域に、埋め込みＳｉＧｅ層を有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
半導体基板上に第１の非晶質シリコン膜を形成し、
前記第１の非晶質シリコン膜のｎＭＯＳ領域に、Ｐ、Ｇｅ、Ｓｉから選択される少なくとも１の不純物イオンを注入し、
前記第１の非晶質シリコン膜上に、第２の非晶質シリコン膜を積層し、
前記第１および第２の非晶質シリコン膜をゲート電極パタンに加工し、
前記ゲート電極パタンの形成よりも後の工程で、熱処理を施すことによって、前記ｎＭＯＳ領域の第１の非晶質シリコン膜を多結晶化する、
ステップを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の非晶質シリコン膜のｐＭＯＳ領域に、Ｂ、ＢＦ2、Ｇｅ、Ｎ、Ｆから選択される少なくとも１の不純物イオンを注入する、
ステップをさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記熱処理は、ソース・ドレイン注入後の活性化アニールで行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記熱処理は、ソース・ドレイン注入後の活性化アニールとは別途独立して行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１０】
前記熱処理を、選択エピタキシャル成長時の熱を利用して行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理を、ゲート電極の側壁へのサイドウォールスペーサの形成時の熱で行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極パタン形成後に、ｐＭＯＳ領域のソース・ドレイン領域を掘り込む、
ステップをさらに含み、前記熱処理は、前記掘り込み部分に、選択エピタキシャル成長でＳｉＧｅ層を形成する際の熱を利用して行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１３】
前記サイドウォールスペーサの形成は、前記ゲート電極パタンを覆う第１の絶縁膜を形成する工程と、前記第１絶縁膜上の第２の絶縁膜を形成する工程を含み、
前記熱処理は、前記第２の絶縁膜形成時の熱を利用して行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜は、非晶質シリコンが結晶化しない温度を形成し、前記第２の絶縁膜は、不純物の拡散が生じず、かつ前記非晶質シリコンが結晶化する温度で形成する、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【国際調査報告】
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