【手続補正書】
【提出日】平成16年3月26日(2004.3.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリマット部からその外側に延び、前記メモリマット外側のサブワードドライバまたはシャントとの境界部で終端し、平行に配置された第１及び第２の配線と、
前記メモリマット部から延び前記サブワードドライバまたはシャントで終端する前記第１および第２の配線に平行で前記第２および第２の配線を挟む第３および第４の配線とを有し、
前記第１及び第２の配線の終端部が、前記第１及び第２の配線の長さ方向にずれて形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の配線と前記第２の配線の終端部は、前記第１の配線と前記第２の配線のピッチの１／２以上前記第１の配線と前記第２の配線のピッチ分以下ずれて形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２の配線のうち何れか一方の配線の終端部はコーナー部が除かれていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１の方向に平行な第１の複数の配線と、
前記第１の方向に交差する第２の方向に配置された第２の複数の配線と、
前記第１の複数の配線のうちの、第１の配線及び第２の配線の一端側にはコンタクトが配置され、
前記一端側と反対側の他端側では、前記第１の配線及び第２の配線は、前記第１の方向の長さが異なって終端されていることを特徴とする半導体装置
【請求項５】
前記長さは、前記第１の配線と前記第２の配線のピッチの１／２以上異なっていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の配線の前記第２の配線とは隣り合って設けられ、
前記コンタクトと、前記第１の配線との接続部には補助パターンが設けられ、
前記第１の配線と前記第２の配線との間隔をＰとすると、前記補助パターンの前記第一の方向の長さはＰ／２以上であり、第二の方向の長さはＰ／１０以上Ｐ／２以下であることを特徴とする請求項４記載の半導体装置。
【請求項７】
それぞれ平行で隣り合う第１、第２、第３、第４の配線と、
前記第１の配線と前記第２の配線の一端側にコンタクトが配置され、
前記第３の配線と前記第４の配線の、前記一端側と反対側の他端側にコンタクトが配置され、
前記第１、第２の配線は、前記他端側で、前記第１及び第２の配線の長さが異なって終端されており、
かつ、前記第３、第４の配線は、前記一端側で、第３及び第４の配線の長さが異なって終端されていることを特徴とする半導体装置。
【請求項８】
前記第１の配線と前記第２の配線の終端部は、前記第１の配線と前記第２の配線のピッチの１／２以上前記第１の配線と前記第２の配線のピッチ分以下ずれて形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
それぞれ平行で隣り合う第１、第２、第３、第４の配線と、
前記第１の配線と前記第３の配線の一端側にコンタクトが配置され、
前記第２の配線と前記第４の配線の、前記一端側と反対側の他端側にコンタクトが配置され、
前記第１、第３の配線は、前記他端側で、前記第１及び第３の配線の長さが異なって終端されておりどちらか一方の終端部のコーナー部は除去されており、
かつ、前記第２、第４の配線は、前記一端側で、第２及び第４の配線の長さが異なって終端されておりどちらか一方の終端部のコーナー部は除去されていることを特徴とする半導体装置。
【請求項１０】
前記第１の配線と前記第３の配線の終端部は、前記第１の配線と前記第３の配線のピッチの１／２以上前記第１の配線と前記第３の配線のピッチ分以下ずれて形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
それぞれ平行で隣り合う第１、第２、第３、第４の配線と、
前記第１の配線と前記第４の配線の一端側にコンタクトが配置され、
前記第２の配線と前記第３の配線の、前記一端側と反対側の他端側にコンタクトが配置され、
前記第１、第４の配線は、前記他端側で、前記第１及び第４の配線の長さが異なって終端されており、
かつ、前記第２、第３の配線は、前記一端側で、第２及び第３の配線の長さが異なって終端されていることを特徴とする半導体装置。
【請求項１２】
前記第１の配線と前記第４の配線の終端部は、前記第１の配線と前記第４の配線のピッチの１／２以上前記第１の配線と前記第４の配線のピッチ分以下ずれて形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
第１の方向に平行な第１の複数の配線からなるワード線と、
前記ワード線と交差し、第２の方向に平行な複数のデータ線とを有し、
前記ワード線と前記データ線の交点に配置され、トランジスタを有する複数のメモリーセルと、
前記第１の複数の配線のうちの、第１の配線及び第２の配線の一端側にはコンタクトが配置され、
前記一端側と反対側の他端側では、前記第１の配線及び第２の配線は、前記第１の方向の長さが異なって終端されておりどちらか一方の終端部のコーナー部は除去されてことを特徴とする半導体装置。
【請求項１４】
前記ワード線は、前記トランジスタのゲートに接続されていることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記データ線は前記トランジスタのソースまたはドレインに接続されていることを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記メモリーセルはＭＩＳトランジスタとキャパシタとを有することを特徴とす請求項１３記載の半導体装置。
【請求項１７】
前記メモリーセルは、フローティングゲートを有するＭＩＳトランジスタを含むことを特徴とする請求項１３記載の半導体装置。
【請求項１８】
前記メモリーセルは、第１と第２のインバータ回路を有し、
前記第１のインバーター回路の出力端子は、前記第２のインバータ回路の入力端子に接続され、
前記第２のインバーター回路の出力端子は、前記第１のインバータ回路の入力端子に接続される
ことを特徴とする請求項１３記載の半導体装置。
【請求項１９】
前記第１の方向に平行な複数の配線はＭＩＳトランジスタのゲートであり、
長辺が、前記第２の方向に平行な複数のＭＩＳトランジスタの活性領域を有することを特徴とする請求項１３記載の半導体装置。
【請求項２０】
互いに平行な、第１及び第２のワード線と
前記ワード線と交差する、データ線と、
前記ワード線と前記データ線の交点に配置されているメモリーセルと、
前記第１及び第２のワード線の一端に、前記ワード線駆動回路が接続され、
前記一端側と反対側の他端側で、前記第１及び第２のワード線がずれて終端されておりどちらか一方の終端部のコーナー部は除去されてことを特徴とする半導体装置。
【請求項２１】
前記第１及び第２のワード線は、前記第１と前記第２のワード線のピッチの１／２以上、前記第１と前記第２のワード線のピッチ分以下ずれて終端されていることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
互いに平行で隣り合う第１、第２、第３、第４のワード線と
前記ワード線に交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線の所定の交点に配置されている複数のメモリーセルと、
前記第１及び第２のワード線の一端部に、前記第１及び第２のワード線各々を駆動する各々のワード線駆動回路と、
前記第３及び第４のワード線の、前記一端側とは反対の他端部に、前記第３及び第４のワード線各々を駆動するワード線駆動回路とを有し、
前記第１、第２のワード線の前記他端側で、前記第１及び第２のワード線は長手方向にずれて終端され、
前記第３、第４のワード線の前記一端側で、前記第３及び第４のワード線は長手方向にずれて終端されていることを特徴とする半導体装置。
【請求項２３】
ワード線と
前記ワード線と交差する、互いに平行な第１及び第２のデータ線と、
前記ワード線と前記データ線の交点に配置されているメモリーセルと、
前記第１及び第２のデータ線の一端側に、前記データ線上の信号を増幅する第１及び第２のセンスアンプとを有し、
前記一端側と反対側の他端側で、前記第１及び第２のデータ線は、所定の長さ異なって終端されていることを特徴とする半導体装置。
【請求項２４】
前記第１及び第２のデータ線は、前記第１と前記第２のデータ線のピッチの１／２以上、前記第１と前記第２のデータ線のピッチ分以下ずれて終端されていることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
ワード線と
前記ワード線と交差し、隣り合う互いに平行な第１、第２、第３、第４のデータ線と、
前記第１及び前記第２のデータ線の一端部でそれぞれセンスアンプが接続され、前記第３のデータ線と前記第４のデータ線の、前記一端部とは反対側の他端部でそれぞれセンスアンプが接続され、
前記第１、第２のデータ線の前記他端部では、前記第１及び第２のデータ線の長手方向の長さが、互いに異なって終端され、
前記第３、第４のデータ線の前記一端部では、前記第３及び第４のデータ線の長手方向の長さが互いに異なって終端されていることを特徴とする半導体装置。
【請求項２６】
ワード線と
前記ワード線と交差し、隣り合う互いに平行な第１、第２、第３、第４のデータ線と、
前記第１及び前記第３のデータ線の一端部でそれぞれセンスアンプが接続され、前記第２のデータ線と前記第４のデータ線の、前記一端部とは反対側の他端部でそれぞれセンスアンプが接続され、
前記第１、第３のデータ線の前記他端部では、前記第１及び第３のデータ線の長手方向の長さが、互いに異なって終端され、
前記第２、第４のデータ線の前記一端部では、前記第２及び第４のデータ線の長手方向の長さが互いに異なって終端されていることを特徴とする半導体装置。
【請求項２７】
メモリマット部からその外側に延び、前記メモリマット外側の境界部で終端し、平行に形成される第１及び第２の配線とをパターニングするための、前記第１の配線に対応する第１の開口部及び前記第２の配線に対応する第２の開口部を有し、前記第１の開口部及び第２の開口部の終端部が、前記第１及び第２の開口部の長さ方向にずれて形成されたマスクを用い、レジスト膜をパターン露光することを特徴とするパターン形成方法。
【請求項２８】
前記露光光の波長をλ、開口数をＮＡとすると、前記第１の開口部と前記第２の開口部の間隔がλ／（ＮＡ）以下であることを特徴とする請求項２７記載のパターン形成方法。
【請求項２９】
前記開口部は、前記開口部の終端部の方向に向かって幅が小さく形成されていることを特徴とする請求項２７記載のパターン形成方法。
【請求項３０】
前記開口部は、前記開口部の終端部が、前記開口部の長辺方向及び短辺方向にそれぞれ平行でない辺を有することを特徴とする請求項２７記載のパターン形成方法。
【請求項３１】
前記第１の開口部と前記第２の開口部とは、実質的に逆位相の光が照射されることを特徴とする請求項２７記載のパターン形成方法。