(57)【要約】  チップ（半導体集積回路）１００は、ＲＡＭマクロ群１００ａ，１００ｂが同一のタイミングで同一の処理を実行しないように、フェイズ制御信号がオンオフとなるタイミングを各ＲＡＭマクロ群１００ａ，１００ｂごとに調整し、調整したフェイズ制御信号を各ＲＡＭマクロ群１００ａ，１００ｂにそれぞれ分配して出力する（例えば、オンオフの関係が逆となるフェイズ制御信号ｐｃ１，ｐｃ２をそれぞれＲＡＭマクロ群１００ａ，１００ｂに出力する）。
2008126229.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路であって、
前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配手段
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配手段は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のエリア群および前記第２のエリア群は、前記制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、前記制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路の制御信号分配方法であって、
前記外部クロックを取得する外部クロック取得工程と、
前記外部クロックを利用して、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配工程と、
を含んだことを特徴とする制御信号分配方法。
【請求項５】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配工程は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする請求項４に記載の制御信号分配方法。
【請求項６】
前記第１のエリア群および前記第２のエリア群は、前記制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、前記制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行することを特徴とする請求項４または５に記載の制御信号分配方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路および制御信号分配方法に関するものである。
【背景技術】
【０００２】
近年、クロックに同期して所定の処理を実行するＲＡＭマクロ（ＲＡＭマクロは、所定の処理を実行するべく構成された回路であり、ＣＰＵ等のチップに搭載される）において、ＲＡＭマクロ内部でパイプライン処理を行うなどの目的のために、外部クロックからＲＡＭマクロ内部で使用するフェイズクロックを生成することがある（特許文献１参照）。【０００３】
例えば、外部クロックを２つのフェイズに分類して、これらをフェイズ１クロック（以下、ｐｈ１と表記する）、フェイズ２クロック（以下、ｐｈ２と表記する）とし、それぞれのクロックに所定の処理を割り当てている（例えば、ｐｈ１において、データの取り込み、データ読み出しを行い、ｐｈ２において、ワード線制御、メモリセル制御を行う）。そして、ＣＰＵ等のチップに、上記のようなタイプのＲＡＭマクロを多数搭載する場合、クロック分配のし易さ、ＣＰＵ等の設定のし易さから、ｐｈ１とｐｈ２との切り替えを全てのＲＡＭマクロに対して同じ設定にしている場合が多い。【０００４】
【特許文献１】特開２００２−１５８２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術では、ＣＰＵ等のチップに搭載された各ＲＡＭマクロのｐｈ１とｐｈ２との切り替えを同じ設定にしているため、ノイズの発生や電源ドロップを増大させてしまうという問題があった。【０００６】
図８は、従来技術の問題点を説明するための図である。同図に示すように、チップ１０は、ＲＡＭマクロ群１０ａ，１０ｂを搭載しており、ｐｈ１とｐｈ２との切り替えをＲＡＭマクロ群１０ａ，１０ｂに対して同じ設定している。【０００７】
また、右側の１段目の波形は、ＲＡＭマクロ群１０ａの各フェイズクロックにおける電流の波形を示し、右側の２段目の波形は、ＲＡＭマクロ群１０ｂの各フェイズクロックにおける電流の波形を示し、右側の３段目の波形は、ＲＡＭマクロ群１０ａ，１０ｂ全体の各フェイズクロックにおける電流の波形を示しており、各ＲＡＭマクロ群１０ａ、１０ｂ共に、アドレス指定（ａｄ）あるいは、データ読み込み（ｒｅａｄ）を行うｐｈ１において、電流が大きくなり、ライン選択（ｗｌ）を行うｐｈ２において必要電流が小さくなっている。【０００８】
このように、ｐｈ１とｐｈ２との切り替えを同じに設定してしまうと、電流が大きくなるタイミングおよび電流が小さくなるタイミング（図８に示す例では、ｐｈ１のタイミングで電流が大きくなり、ｐｈ２のタイミングで電流が小さくなる）が、ＲＡＭマクロ群１０ａ，１０ｂで重複してしまい、電流の大きさの変動幅が各タイミング間で大きくなってしまうため、ノイズの発生や電源ドロップを増大させてしまう原因となっている。【０００９】
本発明は、上記に鑑みてなされたものであって、ノイズの発生や電流ドロップの増大を防止することができる半導体集積回路および制御信号分配方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明は、外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路であって、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配手段を備えたことを特徴とする。【００１１】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配手段は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする。【００１２】
前記第１のエリア群および前記第２のエリア群は、前記制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、前記制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行することを特徴とする。【００１３】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路の制御信号分配方法であって、前記外部クロックを取得する外部クロック取得工程と、前記外部クロックを利用して、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配工程と、を含んだことを特徴とする。【００１４】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配工程は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数のエリアが同一のタイミングで同一の処理を実行しないように、制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力するので、ノイズの発生や電流ドロップの増大を防止することができる。【００１６】
また、本発明によれば、複数のエリアは第１のエリア群と第２のエリア群とを含み、第１のエリア群に出力する制御信号のオンオフとなるタイミングと第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、制御信号を調整するので、各エリア群の設定を変更することなく、各エリア群において実行される処理が同一となることを防止し、各タイミングの電流の値をほぼ一定にすることができるので、ノイズの発生や電流ドロップの増大を防止することができる。【００１７】
また、本発明によれば、第１のエリア群および前記第２のエリア群は、制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行するので、各タイミングにおける電力の値をほぼ一定にすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本実施例にかかるチップの概要および特徴を説明するための図である。
【図２】図２は、本実施例にかかるチップの構成を示す機能ブロック図である。
【図３】図３は、ＲＡＭマクロ群にかかるフェイズクロックｐｈ１，ｐｈ２の生成手法を説明するための図である。
【図４】図４は、ＲＡＭマクロ群のパイプライン処理を説明するための図である。
【図５】図５は、フェイズ制御信号発生回路の回路構成の一例を示す図である。
【図６】図６は、フェイズ制御信号発生回路のタイミングチャートを示す図である。
【図７】図７は、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群に入力した場合の各フェイズクロックのタイミングチャートである。
【図８】図８は、従来技術の問題点を説明するための図である。
【符号の説明】
【００１９】
１０，１００    チップ
２０，２１    スイッチ
２２，２３，２４，２５    ＮＯＴ回路
２６，２７，２８，２９    ＡＮＤ回路
３０，３１    ＯＲ回路
１０ａ，１０ｂ，１００ａ，１００ｂ  ＲＡＭマクロ群
１１０  ２次キャッシュ
１２０    コア
１３０    フェイズ制御信号発生回路
【発明を実施するための最良の形態】
【００２０】
以下に、本発明にかかる半導体集積回路および制御信号分配方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例】
【００２１】
まず、本実施例にかかるチップ（半導体集積回路）の概要および特徴について説明する。図１は、本実施例にかかるチップの概要および特徴を説明するための図である。図１に示すように、このチップ１００は、ＲＡＭマクロ群１００ａ，１００ｂを搭載しており、ＲＡＭマクロ群１００ａ，１００ｂは、外部から供給される外部クロックとチップ１００から供給されるフェイズ制御信号とを基にしてフェイズ１クロック（以下、ｐｈ１と表記する）およびフェイズ２クロック（以下、ｐｈ２）を生成する。【００２２】
そして、ＲＡＭマクロ群１００ａ，１００ｂは、各フェイズクロックに所定の処理を予め割り当てておき、各フェイズクロックごとに所定の処理を実行する。図１に示す例では、ＲＡＭマクロ群１００ａ，１００ｂは、ｐｈ１にアドレス指定（ａｄ）およびデータ読み込み（ｒｅａｄ）を割り当て、ｐｈ２にライン指定（ｗｌ）を割り当てている。【００２３】
図１において、右側の１段目の波形は、ＲＡＭマクロ群１００ａの各フェイズクロックにおける電流の波形を示し、右側の２段目の波形は、ＲＡＭマクロ群１００ｂの各フェイズクロックにおける電流の波形を示している。同図に示すように、ＲＡＭマクロ群１００ａ，１００ｂは、共に、ｐｈ１のタイミングにおいて電流の値が所定値以上となり、ｐｈ２のタイミングにおいて電流の値が所定値未満となっている。【００２４】
図８において説明したように、ｐｈ１とｐｈ２との切り替えを同じに設定してしまうと、電流が大きくなるタイミングおよび電流が小さくなるタイミングが、ＲＡＭマクロ群１００ａ，１００ｂで重複してしまい、電流の大きさの変動幅が各タイミング間で大きくなってしまう。そこで、本実施例にかかるチップ１００は、ＲＡＭマクロ群１００ａの各フェイズクロックとＲＡＭマクロ群１００ｂの各フェイズクロックとが重複しないように、ＲＡＭマクロ群１００ａ，１００ｂに入力するフェイズ制御信号を調整する。図１に示す例では、チップ１００は、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とが順次重複するように、フェイズ制御信号を調整している。【００２５】
このように、本実施例にかかるチップ１００がフェイズ制御信号を調整することによって、ＲＡＭマクロ群１００ａ，１００ｂ全体の各フェイズクロックにかかる電流の波形の大きさが一定となり（換言すれば、各フェイズクロックにかかる電流の変動幅が小さくなる；図１の右側の３段目を参照）、ノイズの発生や電源ドロップの増大を防止することができる。【００２６】
つぎに、本実施例にかかるチップ１００の構成について説明する。図２は、本実施例にかかるチップ１００の構成を示す機能ブロック図である。同図に示すように、このチップ１００は、２次キャッシュ１１０と、コア１２０とを備えて構成される。【００２７】
２次キャッシュ１１０は、コア１２０に使用される各種データを外部の装置（図示略）から取得し、取得した各種データを一時的に記憶する記憶部であり、特に、本発明に密接に関連するものとしては、ＲＡＭマクロ群１００ａ，１００ｂを備える。【００２８】
ＲＡＭマクロ群１００ａ，１００ｂは、外部から供給される外部クロックとフェイズ制御信号発生回路１３０（フェイズ制御信号発生回路１３０の説明は後述する）から出力されるフェイズ制御信号とを基にして各フェイズクロックｐｈ１，ｐｈ２を生成し、生成したフェイズクロックのタイミングで所定の処理を実行する手段である。【００２９】
ここで、ＲＡＭマクロ群１００ａにかかるフェイズクロックｐｈ１，ｐｈ２の生成手法について説明する（ＲＡＭマクロ群１００ｂにかかるフェイズクロックの生成手法は、ＲＡＭマクロ群１００ａと同じであるため、説明を省略する）。図３は、ＲＡＭマクロ群にかかるフェイズクロックｐｈ１，ｐｈ２の生成手法を説明するための図である。【００３０】
図３に示すように、ＲＡＭマクロ群１００ａは、ｐｈ１を生成する場合に、外部クロックのオン（high）オフ（low）状態と、フェイズ制御信号のオン（high）オフ（low）状態とを比較し、フェイズ制御信号がオフ（low）かつ外部クロックがオン（high）となっている場合に、ｐｈ１をオン（high）、ｐｈ２をオフ（low）とし、フェイズ制御信号がオン（high）となっている場合に、ｐｈ１をオフ（low）、ｐｈ２をオン（high）とする。【００３１】
また、ＲＡＭマクロ群１００ａは、ｐｈ２を生成する場合に、外部クロックのオン（high）オフ（low）状態と、フェイズ制御信号のオン（high）オフ（low）状態とを比較し、フェイズ制御信号がオン（high）かつ外部クロックがオン（high）となっている場合に、ｐｈ１をオフ（low）、ｐｈ２をオン（high）とし、フェイズ制御信号がオフとなっている場合に、ｐｈ１をオン（high）、ｐｈ２をオフ（low）とする。【００３２】
ＲＡＭマクロ群１００ａは、図３において説明したように、外部クロックとフェイズ制御信号に基づいてｐｈ１およびｐｈ２を生成し、生成した各フェイズクロック信号に所定の処理を割り当て、パイプライン処理を実行している。図４は、ＲＡＭマクロ群１００ａのパイプライン処理を説明するための図である。なお、ＲＡＭマクロ群１００ｂが実行するパイプライン処理は、ＲＡＭマクロ群１００ａのパイプライン処理と同様であるため説明を省略する。【００３３】
同図に示すように、ＲＡＭマクロ群１００ａは、ｐｈ１（ステップＳ１）において、ａｄ１（アドレス選択）を実行し、ｐｈ２（ステップＳ２）において、ｗｌ１（読み出し対象となるライン選択）を実行し、ｐｈ１（ステップＳ３）において、ｒｅａｄ１（データの読み込み）、ｗｄ１（書き込み対象となるライン選択）、ａｄ２（アドレス選択）を実行する。特に、データの読み込みを行うｐｈ１において電力消費が大きくなり（消費電力が所定値以上となり）、その他の処理を行うｐｈ２において電力消費が小さくなる（消費電力が所定値未満となる）。【００３４】
続いて、ＲＡＭマクロ群１００ａは、ｐｈ２（ステップＳ４）において、ｗｒｉｔｅ１（データの書き込み）、ｗｌ２（読み出し対象となるライン選択）を実行し、ｐｈ１（ステップＳ５）において、ｒｅａｄ２（データの読み込み）、ａｄ３（アドレス選択）を実行し、ｐｈ２において、ｗｌ３（読み込み対象となるライン選択）を実行し、ｐｈ１（ステップＳ７）において、ｒｅａｄ３（データの読み込み）を実行する。【００３５】
図２の説明に戻ると、コア１２０は、外部から入力される外部クロックに基づいて動作し、所定のプログラムを実行する演算部や各種データを記憶する１次キャッシュなどを備え、これらによって種々の処理を実行する制御部である。特に、本発明に密接に関連するものとしては、コア１２０は、フェイズ制御信号発生回路１３０を搭載している。【００３６】
フェイズ制御信号発生回路１３０は、フェイズ制御信号を生成し、生成したフェイズ制御信号をＲＡＭマクロ群１００ａ，１００ｂに入力する装置である。以下において、ＲＡＭマクロ群１００ａに入力するフェイズ制御信号をｐｃ１と表記し、ＲＡＭマクロ群１００ｂに入力するフェイズ制御信号をｐｃ２と表記する。【００３７】
特に、本実施例にかかるフェイズ制御信号発生回路１３０は、ｐｃ１のオン（high）オフ（low）のタイミングとｐｃ２のオン（high）オフ（low）のタイミングとが逆になるようにｐｃ１およびｐｃ２を生成する（すなわち、ｐｃ１がオン（high）となるタイミングで、ｐｃ２がオフ（low）となり、ｐｃ１がオフ（low）となるタイミングで、ｐｃ２がオン（high）となるようにｐｃ１およびｐｃ２を生成する）。【００３８】
ここで、フェイズ制御信号発生回路１３０の回路構成について説明する。図５は、フェイズ制御信号発生回路１３０の回路構成の一例を示す図である。同図に示すように、このフェイズ制御信号発生回路１３０は、スイッチ２０，２１、ＮＯＴ回路２２〜２５、ＡＮＤ回路２６〜２９、ＯＲ回路３０，３１を備えて構成される。【００３９】
このうちスイッチ２０は、外部から入力される電気信号Ｓに応じてオンオフするスイッチである。具体的に、このスイッチ２０は、電気信号Ｓがオン（high）となる期間において、スイッチ２０はオフとなり、電気信号Ｓがオフ（low）となる期間においてスイッチ２０がオンとなる。スイッチ２０がオンとなっている場合には、ＮＯＴ回路２２に「high」が入力される。なお、電気信号Ｓは、コア１２０より入力されるものとする。【００４０】
スイッチ２１は、外部から入力される電気信号Ｒに応じてオンオフするスイッチである。具体的に、このスイッチ２１は、電子信号Ｒがオン（high）となる期間において、スイッチ２１はオンとなり、電機信号Ｒがオフ（low）となる期間においてスイッチ２１がオフとなる。スイッチ２１がオンとなっている場合には、ＡＮＤ回路２９に「low」が入力される。なお、電気信号Ｒは、コア１２０より入力されるものとする。【００４１】
ＮＯＴ回路２２は、入力される信号を反転させて、ＡＮＤ回路２６のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２２は、「high」が入力された場合には、ＡＮＤ回路２６のＡ端子に「low」を入力する。また、ＮＯＴ回路２２は、「low」が入力された場合には、ＡＮＤ回路２６のＡ端子に「high」を入力する。【００４２】
ＮＯＴ回路２３は、入力される信号を反転させて、ＡＮＤ回路２７のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２３は、「high」が入力された場合には、ＡＮＤ回路２７のＡ端子に「low」を入力する。また、ＮＯＴ回路２３は、「low」が入力された場合には、ＡＮＤ回路２７のＡ端子に「high」を入力する。【００４３】
ＮＯＴ回路２４は、入力される信号を反転させて、ＡＮＤ回路２８のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２４は、「high」が入力された場合には、ＡＮＤ回路２８のＡ端子に「low」を入力する。また、ＮＯＴ回路２４は、「low」が入力された場合には、ＡＮＤ回路２８のＡ端子に「high」を入力する。【００４４】
ＮＯＴ回路２５は、入力される信号を反転させて、ＡＮＤ回路２９のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２５は、「high」が入力された場合には、ＡＮＤ回路２９のＡ端子に「low」を入力する。また、ＮＯＴ回路２５は、「low」が入力された場合には、ＡＮＤ回路２９のＡ端子に「high」を入力する。【００４５】
ＡＮＤ回路２６は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３０のＡ端子に入力する回路である。具体的に、ＡＮＤ回路２６は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。【００４６】
ＡＮＤ回路２７は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３０のＢ端子に入力する回路である。具体的に、ＡＮＤ回路２７は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。【００４７】
ＡＮＤ回路２８は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３１のＡ端子に入力する回路である。具体的に、ＡＮＤ回路２８は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。【００４８】
ＡＮＤ回路２９は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３１のＢ端子に入力する回路である。具体的に、ＡＮＤ回路２９は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。【００４９】
ＯＲ回路３０は、端子Ａ，Ｂから入力される各信号に対して論理和を実行し、論理和の実行結果となる信号をフェイズ制御信号（ｐｃ１）としてＲＡＭマクロ群１００ａに入力する回路である。具体的に、ＯＲ回路３０は、Ａ端子あるいはＢ端子から入力される信号のうちいずれか一方が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。また、ＯＲ回路３０から出力される信号は、ＮＯＴ回路２２およびＡＮＤ回路２７のＢ端子にフィードバックされる。【００５０】
ＯＲ回路３１は、端子Ａ，Ｂから入力される各信号に対して論理和を実行し、論理和の実行結果となる信号をフェイズ制御信号（ｐｃ２）としてＲＡＭマクロ群１００ｂに入力する回路である。具体的に、ＯＲ回路３１は、Ａ端子あるいはＢ端子から入力される信号のうちいずれか一方が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。また、ＯＲ回路３１から出力される信号は、ＮＯＴ回路２４およびＡＮＤ回路２９のＢ端子にフィードバックされる。【００５１】
続いて、図５において説明したフェイズ制御信号発生回路１３０の電気信号Ｓ，Ｒ、外部クロック、フェイズ制御信号ｐｃ１、ｐｃ２の関係について説明する。図６は、フェイズ制御信号発生回路のタイミングチャートを示す図である。同図に示すように、電気信号Ｓの値を初期状態の「low」から「high」に切り替え、電気信号Ｒの値を初期状態の「high」から「low」に切り替え、外部クロックをフェイズ制御信号発生回路１３０に入力することによって、オン（high）オフ（low）の関係が逆となるフェイズ制御信号ｐｃ１，ｐｃ２を生成することができる。【００５２】
ここで、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群１００ａ，１００ｂに入力した場合の各フェイズクロックの関係について説明する。図７は、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群１００ａ，１００ｂに入力した場合の各フェイズクロックのタイミングチャートである。図７に示すように、ｐｃ１とｐｃ２との信号が逆となっているので、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とのタイミングが一致し、ＲＡＭマクロ群１００ａのｐｈ２とＲＡＭマクロ群１００ｂのｐｈ１とが一致する。【００５３】
このように、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とのタイミングが一致し、ＲＡＭマクロ群１００ａのｐｈ２とＲＡＭマクロ群１００ｂのｐｈ１とが一致するので、各フェイズクロックにおける電流の大きさが一定となり、ノイズの発生や電流ドロップの増大を防止することができる。【００５４】
上述してきたように、本実施例にかかるチップ（半導体集積回路）１００は、ＲＡＭマクロ群１００ａ，１００ｂが同一のタイミングで同一の処理を実行しないように、フェイズ制御信号がオンオフとなるタイミングを各ＲＡＭマクロ群１００ａ，１００ｂごとに調整し、調整したフェイズ制御信号を各ＲＡＭマクロ群１００ａ，１００ｂにそれぞれ分配して出力するので、各フェイズクロックにおける電流の値を一定にすることができ、ノイズの発生や電流ドロップの増大を防止することができる。【００５５】
また、本実施例にかかるチップ１００は、ＲＡＭマクロ群１００ａ，１００ｂの設定を変更することなく、そのまま使用することができるので、製造コストを削減することができる。【００５６】
ところで、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部あるいは一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。【００５７】
また、各図に示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【産業上の利用可能性】
【００５８】
以上のように、本発明にかかる半導体集積回路および制御信号分配方法は、ＲＡＭマクロなどを搭載した半導体集積回路などに有用であり、特に、半導体集積回路に発生するノイズや電流ドロップの増大を防ぐ必要がある場合に適している。
【図１】
2008126229.tif 000003
【図２】
2008126229.tif 000004
【図３】
2008126229.tif 000005
【図４】
2008126229.tif 000006
【図５】
2008126229.tif 000007
【図６】
2008126229.tif 000008
【図７】
2008126229.tif 000009
【図８】
2008126229.tif 000010
【手続補正書】
【提出日】平成21年5月18日(2009.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路であって、
前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配手段
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配手段は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のエリア群および前記第２のエリア群は、前記制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、前記制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路の制御信号分配方法であって、
前記外部クロックを取得する外部クロック取得工程と、
前記外部クロックを利用して、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配工程と、
を含んだことを特徴とする制御信号分配方法。
【請求項５】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配工程は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする請求項４に記載の制御信号分配方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路および制御信号分配方法に関するものである。
【背景技術】
【０００２】
近年、クロックに同期して所定の処理を実行するＲＡＭマクロ（ＲＡＭマクロは、所定の処理を実行するべく構成された回路であり、ＣＰＵ等のチップに搭載される）において、ＲＡＭマクロ内部でパイプライン処理を行うなどの目的のために、外部クロックからＲＡＭマクロ内部で使用するフェイズクロックを生成することがある（特許文献１参照）。
【０００３】
例えば、外部クロックを２つのフェイズに分類して、これらをフェイズ１クロック（以下、ｐｈ１と表記する）、フェイズ２クロック（以下、ｐｈ２と表記する）とし、それぞれのクロックに所定の処理を割り当てている（例えば、ｐｈ１において、データの取り込み、データ読み出しを行い、ｐｈ２において、ワード線制御、メモリセル制御を行う）。そして、ＣＰＵ等のチップに、上記のようなタイプのＲＡＭマクロを多数搭載する場合、クロック分配のし易さ、ＣＰＵ等の設定のし易さから、ｐｈ１とｐｈ２との切り替えを全てのＲＡＭマクロに対して同じ設定にしている場合が多い。
【０００４】
【特許文献１】特開２００２−１５８２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術では、ＣＰＵ等のチップに搭載された各ＲＡＭマクロのｐｈ１とｐｈ２との切り替えを同じ設定にしているため、ノイズの発生や電源ドロップを増大させてしまうという問題があった。
【０００６】
図８は、従来技術の問題点を説明するための図である。同図に示すように、チップ１０は、ＲＡＭマクロ群１０ａ，１０ｂを搭載しており、ｐｈ１とｐｈ２との切り替えをＲＡＭマクロ群１０ａ，１０ｂに対して同じ設定している。
【０００７】
また、右側の１段目の波形は、ＲＡＭマクロ群１０ａの各フェイズクロックにおける電流の波形を示し、右側の２段目の波形は、ＲＡＭマクロ群１０ｂの各フェイズクロックにおける電流の波形を示し、右側の３段目の波形は、ＲＡＭマクロ群１０ａ，１０ｂ全体の各フェイズクロックにおける電流の波形を示しており、各ＲＡＭマクロ群１０ａ、１０ｂ共に、アドレス指定（ａｄ）あるいは、データ読み込み（ｒｅａｄ）を行うｐｈ１において、電流が大きくなり、ライン選択（ｗｌ）を行うｐｈ２において必要電流が小さくなっている。
【０００８】
このように、ｐｈ１とｐｈ２との切り替えを同じに設定してしまうと、電流が大きくなるタイミングおよび電流が小さくなるタイミング（図８に示す例では、ｐｈ１のタイミングで電流が大きくなり、ｐｈ２のタイミングで電流が小さくなる）が、ＲＡＭマクロ群１０ａ，１０ｂで重複してしまい、電流の大きさの変動幅が各タイミング間で大きくなってしまうため、ノイズの発生や電源ドロップを増大させてしまう原因となっている。
【０００９】
本発明は、上記に鑑みてなされたものであって、ノイズの発生や電流ドロップの増大を防止することができる半導体集積回路および制御信号分配方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明は、外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路であって、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配手段を備えたことを特徴とする。
【００１１】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配手段は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする。
【００１２】
前記第１のエリア群および前記第２のエリア群は、前記制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、前記制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行することを特徴とする。
【００１３】
外部クロックおよび制御信号によってフェイズクロックを生成し、生成した各フェイズクロックに所定の処理を割り当てて動作する複数のエリアを備えた半導体集積回路の制御信号分配方法であって、前記外部クロックを取得する外部クロック取得工程と、前記外部クロックを利用して、前記複数のエリアが同一のタイミングで同一の処理を実行しないように、前記制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力する制御信号分配工程と、を含んだことを特徴とする。
【００１４】
前記複数のエリアは第１のエリア群と第２のエリア群とを含み、前記制御信号分配工程は前記第１のエリア群に出力する制御信号のオンオフとなるタイミングと前記第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、前記制御信号を調整することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数のエリアが同一のタイミングで同一の処理を実行しないように、制御信号がオンオフとなるタイミングを各エリアごとに調整し、調整した制御信号を前記複数のエリアにそれぞれ分配して出力するので、ノイズの発生や電流ドロップの増大を防止することができる。
【００１６】
また、本発明によれば、複数のエリアは第１のエリア群と第２のエリア群とを含み、第１のエリア群に出力する制御信号のオンオフとなるタイミングと第２のエリア群に出力する制御信号のオンオフとなるタイミングとが逆になるように、制御信号を調整するので、各エリア群の設定を変更することなく、各エリア群において実行される処理が同一となることを防止し、各タイミングの電流の値をほぼ一定にすることができるので、ノイズの発生や電流ドロップの増大を防止することができる。
【００１７】
また、本発明によれば、第１のエリア群および前記第２のエリア群は、制御信号がオンとなる期間において消費電力が所定値以上となる第１の処理を実行し、制御信号がオフとなる期間において消費電力が所定値未満となる第２の処理を実行するので、各タイミングにおける電力の値をほぼ一定にすることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明にかかる半導体集積回路および制御信号分配方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例】
【００１９】
まず、本実施例にかかるチップ（半導体集積回路）の概要および特徴について説明する。図１は、本実施例にかかるチップの概要および特徴を説明するための図である。図１に示すように、このチップ１００は、ＲＡＭマクロ群１００ａ，１００ｂを搭載しており、ＲＡＭマクロ群１００ａ，１００ｂは、外部から供給される外部クロックとチップ１００から供給されるフェイズ制御信号とを基にしてフェイズ１クロック（以下、ｐｈ１と表記する）およびフェイズ２クロック（以下、ｐｈ２）を生成する。
【００２０】
そして、ＲＡＭマクロ群１００ａ，１００ｂは、各フェイズクロックに所定の処理を予め割り当てておき、各フェイズクロックごとに所定の処理を実行する。図１に示す例では、ＲＡＭマクロ群１００ａ，１００ｂは、ｐｈ１にアドレス指定（ａｄ）およびデータ読み込み（ｒｅａｄ）を割り当て、ｐｈ２にライン指定（ｗｌ）を割り当てている。
【００２１】
図１において、右側の１段目の波形は、ＲＡＭマクロ群１００ａの各フェイズクロックにおける電流の波形を示し、右側の２段目の波形は、ＲＡＭマクロ群１００ｂの各フェイズクロックにおける電流の波形を示している。同図に示すように、ＲＡＭマクロ群１００ａ，１００ｂは、共に、ｐｈ１のタイミングにおいて電流の値が所定値以上となり、ｐｈ２のタイミングにおいて電流の値が所定値未満となっている。
【００２２】
図８において説明したように、ｐｈ１とｐｈ２との切り替えを同じに設定してしまうと、電流が大きくなるタイミングおよび電流が小さくなるタイミングが、ＲＡＭマクロ群１００ａ，１００ｂで重複してしまい、電流の大きさの変動幅が各タイミング間で大きくなってしまう。そこで、本実施例にかかるチップ１００は、ＲＡＭマクロ群１００ａの各フェイズクロックとＲＡＭマクロ群１００ｂの各フェイズクロックとが重複しないように、ＲＡＭマクロ群１００ａ，１００ｂに入力するフェイズ制御信号を調整する。図１に示す例では、チップ１００は、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とが順次重複するように、フェイズ制御信号を調整している。
【００２３】
このように、本実施例にかかるチップ１００がフェイズ制御信号を調整することによって、ＲＡＭマクロ群１００ａ，１００ｂ全体の各フェイズクロックにかかる電流の波形の大きさが一定となり（換言すれば、各フェイズクロックにかかる電流の変動幅が小さくなる；図１の右側の３段目を参照）、ノイズの発生や電源ドロップの増大を防止することができる。
【００２４】
つぎに、本実施例にかかるチップ１００の構成について説明する。図２は、本実施例にかかるチップ１００の構成を示す機能ブロック図である。同図に示すように、このチップ１００は、２次キャッシュ１１０と、コア１２０とを備えて構成される。
【００２５】
２次キャッシュ１１０は、コア１２０に使用される各種データを外部の装置（図示略）から取得し、取得した各種データを一時的に記憶する記憶部であり、特に、本発明に密接に関連するものとしては、ＲＡＭマクロ群１００ａ，１００ｂを備える。
【００２６】
ＲＡＭマクロ群１００ａ，１００ｂは、外部から供給される外部クロックとフェイズ制御信号発生回路１３０（フェイズ制御信号発生回路１３０の説明は後述する）から出力されるフェイズ制御信号とを基にして各フェイズクロックｐｈ１，ｐｈ２を生成し、生成したフェイズクロックのタイミングで所定の処理を実行する手段である。
【００２７】
ここで、ＲＡＭマクロ群１００ａにかかるフェイズクロックｐｈ１，ｐｈ２の生成手法について説明する（ＲＡＭマクロ群１００ｂにかかるフェイズクロックの生成手法は、ＲＡＭマクロ群１００ａと同じであるため、説明を省略する）。図３は、ＲＡＭマクロ群にかかるフェイズクロックｐｈ１，ｐｈ２の生成手法を説明するための図である。
【００２８】
図３に示すように、ＲＡＭマクロ群１００ａは、ｐｈ１を生成する場合に、外部クロックのオン（high）オフ（low）状態と、フェイズ制御信号のオン（high）オフ（low）状態とを比較し、フェイズ制御信号がオフ（low）かつ外部クロックがオン（high）となっている場合に、ｐｈ１をオン（high）、ｐｈ２をオフ（low）とし、フェイズ制御信号がオン（high）となっている場合に、ｐｈ１をオフ（low）、ｐｈ２をオン（high）とする。
【００２９】
また、ＲＡＭマクロ群１００ａは、ｐｈ２を生成する場合に、外部クロックのオン（high）オフ（low）状態と、フェイズ制御信号のオン（high）オフ（low）状態とを比較し、フェイズ制御信号がオン（high）かつ外部クロックがオン（high）となっている場合に、ｐｈ１をオフ（low）、ｐｈ２をオン（high）とし、フェイズ制御信号がオフとなっている場合に、ｐｈ１をオン（high）、ｐｈ２をオフ（low）とする。
【００３０】
ＲＡＭマクロ群１００ａは、図３において説明したように、外部クロックとフェイズ制御信号に基づいてｐｈ１およびｐｈ２を生成し、生成した各フェイズクロック信号に所定の処理を割り当て、パイプライン処理を実行している。図４は、ＲＡＭマクロ群１００ａのパイプライン処理を説明するための図である。なお、ＲＡＭマクロ群１００ｂが実行するパイプライン処理は、ＲＡＭマクロ群１００ａのパイプライン処理と同様であるため説明を省略する。
【００３１】
同図に示すように、ＲＡＭマクロ群１００ａは、ｐｈ１（ステップＳ１）において、ａｄ１（アドレス選択）を実行し、ｐｈ２（ステップＳ２）において、ｗｌ１（読み出し対象となるライン選択）を実行し、ｐｈ１（ステップＳ３）において、ｒｅａｄ１（データの読み込み）、ｗｄ１（書き込み対象となるライン選択）、ａｄ２（アドレス選択）を実行する。特に、データの読み込みを行うｐｈ１において電力消費が大きくなり（消費電力が所定値以上となり）、その他の処理を行うｐｈ２において電力消費が小さくなる（消費電力が所定値未満となる）。
【００３２】
続いて、ＲＡＭマクロ群１００ａは、ｐｈ２（ステップＳ４）において、ｗｒｉｔｅ１（データの書き込み）、ｗｌ２（読み出し対象となるライン選択）を実行し、ｐｈ１（ステップＳ５）において、ｒｅａｄ２（データの読み込み）、ａｄ３（アドレス選択）を実行し、ｐｈ２において、ｗｌ３（読み込み対象となるライン選択）を実行し、ｐｈ１（ステップＳ７）において、ｒｅａｄ３（データの読み込み）を実行する。
【００３３】
図２の説明に戻ると、コア１２０は、外部から入力される外部クロックに基づいて動作し、所定のプログラムを実行する演算部や各種データを記憶する１次キャッシュなどを備え、これらによって種々の処理を実行する制御部である。特に、本発明に密接に関連するものとしては、コア１２０は、フェイズ制御信号発生回路１３０を搭載している。
【００３４】
フェイズ制御信号発生回路１３０は、フェイズ制御信号を生成し、生成したフェイズ制御信号をＲＡＭマクロ群１００ａ，１００ｂに入力する装置である。以下において、ＲＡＭマクロ群１００ａに入力するフェイズ制御信号をｐｃ１と表記し、ＲＡＭマクロ群１００ｂに入力するフェイズ制御信号をｐｃ２と表記する。
【００３５】
特に、本実施例にかかるフェイズ制御信号発生回路１３０は、ｐｃ１のオン（high）オフ（low）のタイミングとｐｃ２のオン（high）オフ（low）のタイミングとが逆になるようにｐｃ１およびｐｃ２を生成する（すなわち、ｐｃ１がオン（high）となるタイミングで、ｐｃ２がオフ（low）となり、ｐｃ１がオフ（low）となるタイミングで、ｐｃ２がオン（high）となるようにｐｃ１およびｐｃ２を生成する）。
【００３６】
ここで、フェイズ制御信号発生回路１３０の回路構成について説明する。図５は、フェイズ制御信号発生回路１３０の回路構成の一例を示す図である。同図に示すように、このフェイズ制御信号発生回路１３０は、スイッチ２０，２１、ＮＯＴ回路２２〜２５、ＡＮＤ回路２６〜２９、ＯＲ回路３０，３１を備えて構成される。
【００３７】
このうちスイッチ２０は、外部から入力される電気信号Ｓに応じてオンオフするスイッチである。具体的に、このスイッチ２０は、電気信号Ｓがオン（high）となる期間において、スイッチ２０はオフとなり、電気信号Ｓがオフ（low）となる期間においてスイッチ２０がオンとなる。スイッチ２０がオンとなっている場合には、ＮＯＴ回路２２に「high」が入力される。なお、電気信号Ｓは、コア１２０より入力されるものとする。
【００３８】
スイッチ２１は、外部から入力される電気信号Ｒに応じてオンオフするスイッチである。具体的に、このスイッチ２１は、電子信号Ｒがオン（high）となる期間において、スイッチ２１はオンとなり、電機信号Ｒがオフ（low）となる期間においてスイッチ２１がオフとなる。スイッチ２１がオンとなっている場合には、ＡＮＤ回路２９に「low」が入力される。なお、電気信号Ｒは、コア１２０より入力されるものとする。
【００３９】
ＮＯＴ回路２２は、入力される信号を反転させて、ＡＮＤ回路２６のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２２は、「high」が入力された場合には、ＡＮＤ回路２６のＡ端子に「low」を入力する。また、ＮＯＴ回路２２は、「low」が入力された場合には、ＡＮＤ回路２６のＡ端子に「high」を入力する。
【００４０】
ＮＯＴ回路２３は、入力される信号を反転させて、ＡＮＤ回路２７のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２３は、「high」が入力された場合には、ＡＮＤ回路２７のＡ端子に「low」を入力する。また、ＮＯＴ回路２３は、「low」が入力された場合には、ＡＮＤ回路２７のＡ端子に「high」を入力する。
【００４１】
ＮＯＴ回路２４は、入力される信号を反転させて、ＡＮＤ回路２８のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２４は、「high」が入力された場合には、ＡＮＤ回路２８のＡ端子に「low」を入力する。また、ＮＯＴ回路２４は、「low」が入力された場合には、ＡＮＤ回路２８のＡ端子に「high」を入力する。
【００４２】
ＮＯＴ回路２５は、入力される信号を反転させて、ＡＮＤ回路２９のＡ端子に入力する回路である。具体的に、ＮＯＴ回路２５は、「high」が入力された場合には、ＡＮＤ回路２９のＡ端子に「low」を入力する。また、ＮＯＴ回路２５は、「low」が入力された場合には、ＡＮＤ回路２９のＡ端子に「high」を入力する。
【００４３】
ＡＮＤ回路２６は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３０のＡ端子に入力する回路である。具体的に、ＡＮＤ回路２６は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。
【００４４】
ＡＮＤ回路２７は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３０のＢ端子に入力する回路である。具体的に、ＡＮＤ回路２７は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。
【００４５】
ＡＮＤ回路２８は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３１のＡ端子に入力する回路である。具体的に、ＡＮＤ回路２８は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。
【００４６】
ＡＮＤ回路２９は、端子Ａ，Ｂから入力される各信号に対して論理積を実行し、論理積の実行結果となる信号をＯＲ回路３１のＢ端子に入力する回路である。具体的に、ＡＮＤ回路２９は、Ａ端子およびＢ端子から入力される信号が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。
【００４７】
ＯＲ回路３０は、端子Ａ，Ｂから入力される各信号に対して論理和を実行し、論理和の実行結果となる信号をフェイズ制御信号（ｐｃ１）としてＲＡＭマクロ群１００ａに入力する回路である。具体的に、ＯＲ回路３０は、Ａ端子あるいはＢ端子から入力される信号のうちいずれか一方が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。また、ＯＲ回路３０から出力される信号は、ＮＯＴ回路２２およびＡＮＤ回路２７のＢ端子にフィードバックされる。
【００４８】
ＯＲ回路３１は、端子Ａ，Ｂから入力される各信号に対して論理和を実行し、論理和の実行結果となる信号をフェイズ制御信号（ｐｃ２）としてＲＡＭマクロ群１００ｂに入力する回路である。具体的に、ＯＲ回路３１は、Ａ端子あるいはＢ端子から入力される信号のうちいずれか一方が「high」となる場合に、「high」を出力し、それ以外は「low」を出力する。また、ＯＲ回路３１から出力される信号は、ＮＯＴ回路２４およびＡＮＤ回路２９のＢ端子にフィードバックされる。
【００４９】
続いて、図５において説明したフェイズ制御信号発生回路１３０の電気信号Ｓ，Ｒ、外部クロック、フェイズ制御信号ｐｃ１、ｐｃ２の関係について説明する。図６は、フェイズ制御信号発生回路のタイミングチャートを示す図である。同図に示すように、電気信号Ｓの値を初期状態の「low」から「high」に切り替え、電気信号Ｒの値を初期状態の「high」から「low」に切り替え、外部クロックをフェイズ制御信号発生回路１３０に入力することによって、オン（high）オフ（low）の関係が逆となるフェイズ制御信号ｐｃ１，ｐｃ２を生成することができる。
【００５０】
ここで、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群１００ａ，１００ｂに入力した場合の各フェイズクロックの関係について説明する。図７は、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群１００ａ，１００ｂに入力した場合の各フェイズクロックのタイミングチャートである。図７に示すように、ｐｃ１とｐｃ２との信号が逆となっているので、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とのタイミングが一致し、ＲＡＭマクロ群１００ａのｐｈ２とＲＡＭマクロ群１００ｂのｐｈ１とが一致する。
【００５１】
このように、ＲＡＭマクロ群１００ａのｐｈ１とＲＡＭマクロ群１００ｂのｐｈ２とのタイミングが一致し、ＲＡＭマクロ群１００ａのｐｈ２とＲＡＭマクロ群１００ｂのｐｈ１とが一致するので、各フェイズクロックにおける電流の大きさが一定となり、ノイズの発生や電流ドロップの増大を防止することができる。
【００５２】
上述してきたように、本実施例にかかるチップ（半導体集積回路）１００は、ＲＡＭマクロ群１００ａ，１００ｂが同一のタイミングで同一の処理を実行しないように、フェイズ制御信号がオンオフとなるタイミングを各ＲＡＭマクロ群１００ａ，１００ｂごとに調整し、調整したフェイズ制御信号を各ＲＡＭマクロ群１００ａ，１００ｂにそれぞれ分配して出力するので、各フェイズクロックにおける電流の値を一定にすることができ、ノイズの発生や電流ドロップの増大を防止することができる。
【００５３】
また、本実施例にかかるチップ１００は、ＲＡＭマクロ群１００ａ，１００ｂの設定を変更することなく、そのまま使用することができるので、製造コストを削減することができる。
【００５４】
ところで、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部あるいは一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【００５５】
また、各図に示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【産業上の利用可能性】
【００５６】
以上のように、本発明にかかる半導体集積回路および制御信号分配方法は、ＲＡＭマクロなどを搭載した半導体集積回路などに有用であり、特に、半導体集積回路に発生するノイズや電流ドロップの増大を防ぐ必要がある場合に適している。
【図面の簡単な説明】
【００５７】
【図１】図１は、本実施例にかかるチップの概要および特徴を説明するための図である。
【図２】図２は、本実施例にかかるチップの構成を示す機能ブロック図である。
【図３】図３は、ＲＡＭマクロ群にかかるフェイズクロックｐｈ１，ｐｈ２の生成手法を説明するための図である。
【図４】図４は、ＲＡＭマクロ群のパイプライン処理を説明するための図である。
【図５】図５は、フェイズ制御信号発生回路の回路構成の一例を示す図である。
【図６】図６は、フェイズ制御信号発生回路のタイミングチャートを示す図である。
【図７】図７は、フェイズ制御信号ｐｃ１，ｐｃ２をＲＡＭマクロ群に入力した場合の各フェイズクロックのタイミングチャートである。
【図８】図８は、従来技術の問題点を説明するための図である。
【符号の説明】
【００５８】
１０，１００    チップ
２０，２１    スイッチ
２２，２３，２４，２５    ＮＯＴ回路
２６，２７，２８，２９    ＡＮＤ回路
３０，３１    ＯＲ回路
１０ａ，１０ｂ，１００ａ，１００ｂ  ＲＡＭマクロ群
１１０  ２次キャッシュ
１２０    コア
１３０    フェイズ制御信号発生回路
【国際調査報告】
2008126229.tif 000011
2008126229.tif 000012
2008126229.tif 000013