【手続補正書】
【提出日】平成16年11月8日(2004.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ある表面を有する第１の導電型の半導体基板と、
前記半導体基板の中に前記表面から第１の深さまで延びており、前記表面において前記半導体基板の中にある第２の導電型のタブ領域と、
前記表面において前記第２の導電型のタブ領域の中にあり第２の導電型の間隔を空けたソース及びドレイン領域であって、前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、ソース及びドレイン領域と、
前記間隔を空けたソース及びドレイン領域の間の前記タブ領域の中にあり、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチと、
前記トレンチの中の絶縁されたゲート電極と、
それぞれ前記ソース及びドレイン領域と電気的に接触するソース及びドレインの電極と
を含んでなる電界効果トランジスタ。
【請求項２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記絶縁されたゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第１、第２及び第３の深さの少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を、前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記タブ領域内において、前記第３の深さの前記トレンチの下側を第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、前記第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記第３の深さの前記タブ領域の中にチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項８】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記タブ領域内であって前記トレンチの下に、チャネル幅が前記トレンチ幅に比例すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さから前記第１の深さまでの前記トレンチの下側にある前記タブ領域を空乏化するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１１】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１２】
前記第３の深さが次の式、すなわち、
【数１】
2004526295.tif 000001
に等しい量だけ前記第１の深さよりも浅く、
ここで、Ｎdは前記タブ領域のドーピング濃度、Ｎaは前記半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける前記基板の固有のキャリア濃度、εsは前記基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．５２ｘ１０-23ジュール／ケルビンである、請求項１に記載の電界効果トランジスタ。
【請求項１３】
前記第１の導電型の半導体基板は、前記表面において前記第２の導電型の基板の中のある第１の導電型の井戸領域であり、前記第２の導電型のタブ領域は、前記表面における前記井戸領域の中にあり前記井戸領域の中に前記表面から前記第１の深さまで延びるものである、請求項１に記載の電界効果トランジスタ。
【請求項１４】
前記絶縁されたゲート電極は、前記トレンチ内にあり、前記表面から凹ませたものである、請求項１に記載の電界効果トランジスタ。    
【請求項１５】
前記絶縁されたゲート電極は、前記トレンチ内にあって、前記電界効果トランジスタ内のドレイン電流を減少させずに、前記絶縁されたゲート電極と前記間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ、前記表面から凹ませたものである、請求項１４に記載の電界効果トランジスタ。
【請求項１６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１８】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２０】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２１】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２４】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なゼロの静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２５】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なゼロの静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２６】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２７】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記タブ領域内において、前記第３の深さの前記トレンチの下側に第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２８】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２９】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３０】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３１】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３２】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３３】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記第３の深さのタブ領域の中にチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３４】
前記トレンチがトレンチ幅を定義し、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記タブ領域の中に、前記トレンチ幅に比例するチャネル幅を有すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるようなチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３５】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記第３の深さから前記第１の深さまでの前記タブ領域を空乏化するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３６】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３７】
前記トレンチがトレンチ幅を定義し、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３８】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３９】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４０】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４１】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４２】
表面を有する第１の導電型の半導体基板と、
前記表面において、前記半導体基板の中にある、前記半導体基板の中に前記表面から第１の深さまで延びる第２の導電型のタブ領域と、
前記表面において、前記第２の導電型のタブ領域の中にあり、前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型の間隔を空けた、ソース及びドレイン領域と、
前記間隔を空けたソース及びドレインの領域の間の前記タブ領域の中の、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチと、
前記トレンチの中の絶縁されたゲート電極と、
それぞれ前記ソース及びドレイン領域と電気的に接触するソース及びドレインの電極と
を含む電界効果トランジスタのトレンチに対する第３の深さを決定する方法であって、前記方法が、
前記表面において、前記第１の導電型の半導体基板の中に、前記表面から前記第１の深さまで前記半導体基板の中に延びる第２の導電型のタブ領域を形成するステップと、
前記第２の導電型のタブ領域とともに第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型のソースまたはドレイン領域を、前記表面において、前記第２の導電型のタブ領域の中に形成するステップと、
前記ソースまたはドレイン領域の複数の間隔を空けた部分を対応する複数の異なる量だけエッチングするステップと、
複数のコンデンサを形成するために、絶縁されたゲート電極を前記対応する複数の異なる量だけ前記複数の間隔を空けた部分上に形成するステップと、
前記複数のコンデンサに対する容量−電圧の測定値を得るステップと、
前記第３の深さを前記複数の容量−電圧の測定値から決定するステップと
を含むことを特徴とする方法。
【請求項４３】
前記ソースまたはドレイン領域を形成するステップが前記タブ領域を形成するステップに先行するものである、請求項４２に記載の方法。
【請求項４４】
前記複数の間隔を空けた部分は単一の半導体基板上の複数の間隔を空けた部分である、請求項４２に記載の方法。
【請求項４５】
前記決定するステップが最大容量を負電圧で得ることができる最大厚さを決定するステップを含むものである、請求項４２に記載の方法。
【請求項４６】
ある表面において、前記第１の導電型の半導体基板の中に、前記表面から前記第１の深さまで前記半導体基板の中に延びる第２の導電型のタブ領域を形成するステップと、
前記第２の導電型のタブ領域とともに第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型の間隔を空けたソース及びドレイン領域と、前記間隔を空けたソース及びドレインの領域の間に延び、前記表面から前記タブ領域の中に第２の深さより深いが第１の深さよりも浅い第３の深さまで延びるトレンチとを、前記表面において、前記第２の導電型のタブ領域の中に形成し、前記タブ領域が、前記ソース領域から前記トレンチの下を前記ドレイン領域まで延びる第２の導電型の連続領域となる、ステップと、
前記トレンチの中に絶縁されたゲート電極を形成するステップと、
それぞれ前記ソースまたはドレインの領域と電気的に接触するソース及びドレイン電極を前記表面上に形成するステップと
を含んでなる、電界効果トランジスタを製造する方法。
【請求項４７】
前記絶縁されたゲート電極を形成するステップが、
前記トレンチを絶縁層で被覆するステップと、
ゲート電極を、前記絶縁層で被覆された前記トレンチ内に形成するステップと
を含むものである、請求項４６に記載の方法。
【請求項４８】
前記ゲート電極を形成する方法が、
前記第１の表面上の前記トレンチの中にゲート電極層を形成するステップと、
前記第１の表面から前記ゲート電極層を取り除くために前記ゲート電極層を平坦化するステップと
を含むものである、請求項４７に記載の方法。
【請求項４９】
前記平坦化するステップに続いて前記ゲート電極を前記表面から凹ませるステップが行われる、請求項４８に記載の方法。
【請求項５０】
前記ゲート電極を形成するステップが、ゲート電極を、前記絶縁層で被覆され、前記表面から凹まされた前記トレンチの中に形成するステップを含むものである、請求項４７に記載の方法。
【請求項５１】
前記間隔を空けたソース及びドレイン領域並びにトレンチを形成するステップが、タブ領域と一連のサイトの中に様々な量だけエッチングされるソースまたはドレイン領域とを有する前記一連のサイト上において一連の容量対電圧測定を実行することによって、第３の深さを実験的に決定するステップの後に行なわれるものである、請求項４６に記載の方法。
【請求項５２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項４６に記載の方法。
【請求項５３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記絶縁されたゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項４６に記載の方法。
【請求項５４】
前記第１、第２及び第３の深さの少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を、前記電界効果トランジスタに対して発生するように選択されたものである、請求項４６に記載の方法。
【請求項５５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さの前記トレンチの下側にある前記タブ領域内に、第２の導電型のキャリアが流れることができるように選択されたものである、請求項４６に記載の方法。
【請求項５６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、前記第２の導電型のキャリアが流れることができるように選択されたものである、請求項４６に記載の方法。
【請求項５７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記第３の深さの前記タブ領域の中にチャネルを形成するように選択されたものである、請求項４６に記載の方法。
【請求項５８】
前記第３の深さが次の式、すなわち、
【数３】
2004526295.tif 000002
に等しい量だけ前記第１の深さよりも浅く、
ここで、Ｎdは前記タブ領域のドーピング濃度、Ｎaは前記半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける前記基板の固有のキャリア濃度、εsは前記基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．５２ｘ１０-23ジュール／ケルビンである、請求項４６に記載の方法。
【請求項５９】
前記第１の導電型の半導体基板は、前記表面において、前記第２の導電型の基板の中にある第１の導電型の井戸領域であり、前記第２の導電型のタブ領域は、前記表面において、前記井戸領域の中にあり前記井戸領域の中に前記表面から前記第１の深さまで延びるものである、請求項４６に記載の方法。
【請求項６０】
前記表面から凹まされた前記ゲート電極を形成する方法が、前記電界効果トランジスタ内のドレイン電流を減少させずに、前記絶縁されたゲート電極と前記間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ前記表面から凹まされたゲート電極を形成するステップを含む、請求項５０に記載の方法。
【請求項６１】
間隔を空けたソース及びドレインの領域と、前記タブ領域にトレンチとを形成する前記ステップは、
前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる第２の導電型のソースまたはドレイン領域を、前記表面において、前記第２の導電型のタブ領域の中に形成するステップと、
間隔を空けたソース及びドレインの領域を形成するために、前記ソースまたはドレイン領域の中に、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチを形成し、前記タブ領域が、前記ソース領域から前記トレンチの下を前記ドレイン領域まで延びる第２の導電型の連続領域となる、ステップと、
をからなる、請求項４６に記載の方法。
【請求項６２】
前記ソースまたはドレイン領域を形成するステップが前記タブ領域を形成するステップに先行するものである、請求項４６に記載の方法。
【請求項６３】
前記トレンチを形成するステップが前記ソースまたはドレイン領域を形成するステップ及び前記タブ領域を形成するステップの後に続くものである、請求項６１に記載の方法。
【請求項６４】
前記絶縁されたゲート電極を形成するステップが前記ソースまたはドレイン領域を形成するステップに先行するものである、請求項６１に記載の方法。
【請求項６５】
前記ソースまたはドレイン領域を形成するステップが第２の導電型のイオンを前記半導体基板の中に大きな傾斜角で注入するステップを含むものである、請求項６１に記載の方法。
【請求項６６】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記タブ領域内に、チャネル幅が前記トレンチ幅に比例すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるようなチャネルを形成するように選択されたものである、請求項６１に記載の方法。
【請求項６７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さから前記第１の深さまでの前記トレンチの下側にある前記タブ領域を空乏化するように選択されたものである、請求項６１に記載の方法。
【請求項６８】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項６１に記載の方法。
【請求項６９】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項６１に記載の方法。