(57)【要約】  チャネル領域を有するシリコン基板１０と、シリコン基板１０のチャネル領域上に、ゲート絶縁膜２６を介して形成されたゲート電極３２と、ゲート電極３２の両側のシリコン基板１０の表面側にそれぞれ埋め込まれ、シリコン基板１０に、シリコン基板１０の表面に平行な第１の方向の応力を印加する一対の埋め込み半導体領域５８と、チャネル領域と一対の埋め込み半導体領域５８との間のシリコン基板１０上に、シリコン基板１０に接してそれぞれ形成され、シリコン基板１０に、第１の方向とは反対方向の第２の方向の応力を印加するストレッサ膜４８とを有する。これにより、ＭＩＳトランジスタの動作速度に大きく影響するチャネル領域端部におけるキャリアの注入速度が大幅に増加し、ＭＩＳトランジスタの動作速度を向上することができる。
2008102451.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を有するシリコン基板と、
前記シリコン基板の前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記シリコン基板の表面側にそれぞれ埋め込まれ、前記シリコン基板に、前記シリコン基板の表面に平行な第１の方向の応力を印加する一対の埋め込み半導体領域と、
前記チャネル領域と前記一対の埋め込み半導体領域との間の前記シリコン基板上に、前記シリコン基板に接してそれぞれ形成され、前記シリコン基板に、前記第１の方向とは反対方向の第２の方向の応力を印加するストレッサ膜と
を有することを特徴とする半導体装置。
【請求項２】
請求の範囲第１項に記載の半導体装置において、
前記埋め込み半導体領域は、シリコンよりも格子定数の大きい第１の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項３】
請求の範囲第２項に記載の半導体装置において、
前記第１の半導体材料は、ＳｉＧｅである
ことを特徴とする半導体装置。
【請求項４】
請求の範囲第２項又は第３項に記載の半導体装置において、
前記ストレッサ膜は、シリコンよりも格子定数の小さい第２の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項５】
請求の範囲第４項に記載の半導体装置において、
前記第２の半導体材料は、ＳｉＣである
ことを特徴とする半導体装置。
【請求項６】
請求の範囲第２項又は第３項に記載の半導体装置において、
前記ストレッサ膜は、シリコンよりも熱膨張係数の大きい金属シリサイド材料により形成されている
ことを特徴とする半導体装置。
【請求項７】
請求の範囲第６項に記載の半導体装置において、
前記ストレッサ膜は、前記埋め込み半導体領域上に延在して形成されている
ことを特徴とする半導体装置。
【請求項８】
請求の範囲第２項又は第３項に記載の半導体装置において、
前記ストレッサ膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【請求項９】
請求の範囲第８項に記載の半導体装置において、
前記シリコン窒化膜は、前記ゲート電極の側壁部分に形成された側壁絶縁膜である
ことを特徴とする半導体装置。
【請求項１０】
請求の範囲第１項に記載の半導体装置において、
前記埋め込み半導体領域は、シリコンよりも格子定数の小さい第１の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求の範囲第１０項に記載の半導体装置において、
前記第１の半導体材料は、ＳｉＣである
ことを特徴とする半導体装置。
【請求項１２】
請求の範囲第１０項又は第１１項に記載の半導体装置において、
前記ストレッサ膜は、シリコンよりも格子定数の大きい第２の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項１３】
請求の範囲第１２項に記載の半導体装置において、
前記第２の半導体材料は、ＳｉＧｅである
ことを特徴とする半導体装置。
【請求項１４】
請求の範囲第３項又は第１３項に記載の半導体装置において、
前記ＳｉＧｅ中のゲルマニウムの組成比は、１５〜２５％である
ことを特徴とする半導体装置。
【請求項１５】
請求の範囲第５項又は第１１項に記載の半導体装置において、
前記ＳｉＣ中の炭素の組成比は、１〜３％である
ことを特徴とする半導体装置。
【請求項１６】
シリコン基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一対の側壁部分に、第１の側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の側壁絶縁膜により覆われていない領域の前記シリコン基板上に、前記シリコン基板に対して、前記シリコン基板の表面に平行な第１の方向の応力を印加する第１の半導体層を形成する工程と、
前記第１の側壁絶縁膜が形成された前記ゲート電極の一対の側壁部分に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極、前記第１の側壁絶縁膜、及び前記第２の側壁絶縁膜をマスクとして前記第１の半導体層及び前記シリコン基板をエッチングし、前記第２の側壁絶縁膜により覆われていない領域の前記第１の半導体層を除去するとともに、前記シリコン基板にトレンチを形成する工程と、
前記トレンチ内に、前記シリコン基板に対して、前記第１の方向とは反対方向の第２の方向の応力を印加する第２の半導体層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求の範囲第１６項に記載の半導体装置の製造方法において、
前記第２の半導体層を埋め込む工程の後に、前記第２の半導体層上に金属シリサイド膜を形成するとともに、前記第２の側壁絶縁膜下の前記第１の半導体層を前記金属シリサイド膜に置換する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１８】
シリコン基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一対の側壁部分に、前記シリコン基板に対して、前記シリコン基板の表面に平行な第１の方向の応力を印加するシリコン窒化膜よりなる側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記側壁絶縁膜をマスクとして前記シリコン基板をエッチングし、前記ゲート電極及び前記側壁絶縁膜により覆われていない領域の前記シリコン基板にトレンチを形成する工程と、
前記トレンチ内に、前記シリコン基板に対して、前記第１の方向とは反対方向の第２の方向の応力を印加する半導体層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＭＩＳトランジスタのチャネル領域に応力を印加することにより動作速度を向上した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の動作速度を向上する一手法として、ＭＩＳトランジスタのチャネル領域に応力を印加する方法が知られている。シリコン結晶に応力が加わって歪みが生じると、等方的であったシリコン結晶のバンド構造の対称性が崩れ、エネルギー準位の分離が生じる。バンド構造変化の結果、格子振動によるキャリア散乱の減少や有効質量の低減により、キャリアの移動度を向上することができる。【０００３】
Ｎ型ＭＩＳトランジスタでは、チャネル方向に引張り応力を印加することにより、電子移動度を向上することができる。逆に、Ｐ型ＭＩＳトランジスタでは、チャネル方向に圧縮応力を印加することにより、正孔移動度を向上することができる。正孔がキャリアとなるＰ型ＭＩＳトランジスタは、電子がキャリアとなるＮ型トランジスタと比較してキャリア移動度が低く、ＣＭＯＳ回路を構成した場合の動作速度に大きく影響するため、キャリア移動度の改善が特に期待されている。【０００４】
図２２は、非特許文献１に記載された従来のＰ型ＭＩＳトランジスタの構造を示す概略断面図である。【０００５】
シリコン基板２００上には、ゲート絶縁膜２０２を介してゲート電極２０４が形成されている。ゲート電極２０４直下のシリコン基板２００の表面部はトランジスタのチャネル領域となる。ゲート電極２０４の両側のシリコン基板２００内には、不純物拡散領域２０６がそれぞれ形成されている。不純物拡散領域２０６が形成された領域のシリコン基板２００の表面側には、ＳｉＧｅ膜２０８が埋め込まれている。ゲート電極２０４上及びＳｉＧｅ膜上には、シリサイド膜２１０が形成されている。【０００６】
不純物拡散領域２０６中にシリコンよりも格子定数の大きいＳｉＧｅ膜２０８を埋め込むことにより、ＳｉＧｅ膜２０８中にはシリコン基板２００の表面に平行な方向に、圧縮応力が誘導される。この影響により、ＳｉＧｅ膜２０８には更に、シリコン基板２００の表面に垂直な方向に、格子が伸びるように歪みが誘起される。【０００７】
そして、ＳｉＧｅ膜２０８により挟まれたシリコン基板２００のチャネル領域には、ＳｉＧｅ膜２０８の伸びに引きずられて、シリコン基板２００の表面に垂直な方向に、格子が伸びるように歪みが誘起される。その結果、チャネル領域に、シリコン基板２００の表面に平行な方向に、圧縮応力を誘起することができる。
【特許文献１】米国特許第６６２１１３１号明細書
【非特許文献１】Thompson, E. E., et al., IEEE Transactions on Electron Devices, vol. 51, Nov. 11, November, 2004, pp. 1790-1797
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体装置では、チャネル領域に印加される歪み量が十分に高いとはいえず、更なる高速化に向けてチャネル領域に印加される格子歪みを高めることが求められていた。【０００９】
本発明の目的は、応力の印加により動作速度を向上する半導体装置において、チャネル領域に効果的に格子歪みを導入しうる半導体装置の構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、チャネル領域を有するシリコン基板と、前記シリコン基板の前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記シリコン基板の表面側にそれぞれ埋め込まれ、前記シリコン基板に、前記シリコン基板の表面に平行な第１の方向の応力を印加する一対の埋め込み半導体領域と、前記チャネル領域と前記一対の埋め込み半導体領域との間の前記シリコン基板上に、前記シリコン基板に接してそれぞれ形成され、前記シリコン基板に、前記第１の方向とは反対方向の第２の方向の応力を印加するストレッサ膜とを有する半導体装置が提供される。【００１１】
また、本発明の他の観点によれば、シリコン基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の一対の側壁部分に、第１の側壁絶縁膜を形成する工程と、前記ゲート電極及び前記第１の側壁絶縁膜により覆われていない領域の前記シリコン基板上に、前記シリコン基板に対して、前記シリコン基板の表面に平行な第１の方向の応力を印加する第１の半導体層を形成する工程と、前記第１の側壁絶縁膜が形成された前記ゲート電極の一対の側壁部分に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極、前記第１の側壁絶縁膜、及び前記第２の側壁絶縁膜をマスクとして前記第１の半導体層及び前記シリコン基板をエッチングし、前記第２の側壁絶縁膜により覆われていない領域の前記第１の半導体層を除去するとともに、前記シリコン基板にトレンチを形成する工程と、前記トレンチ内に、前記シリコン基板に対して、前記第１の方向とは反対方向の第２の方向の応力を印加する第２の半導体層を埋め込む工程とを有する半導体装置の製造方法が提供される。【００１２】
また、本発明の更に他の観点によれば、シリコン基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の一対の側壁部分に、前記シリコン基板に対して、前記シリコン基板の表面に平行な第１の方向の応力を印加するシリコン窒化膜よりなる側壁絶縁膜を形成する工程と、前記ゲート電極及び前記側壁絶縁膜をマスクとして前記シリコン基板をエッチングし、前記ゲート電極及び前記側壁絶縁膜により覆われていない領域の前記シリコン基板にトレンチを形成する工程と、前記トレンチ内に、前記シリコン基板に対して、前記第１の方向とは反対方向の第２の方向の応力を印加する半導体層を埋め込む工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、ＭＩＳトランジスタにおいて、ゲート電極の両側のシリコン基板の表面側に、シリコン基板の表面に平行な第１の方向（圧縮方向又は引張り方向）の応力を印加する一対の埋め込み半導体領域を形成し、チャネル領域と埋め込み半導体領域との間のシリコン基板上に、シリコン基板に接するように、第１の方向とは反対方向の第２の方向（引張り方向又は圧縮方向）の応力を印加するストレッサ膜を形成するので、ＭＩＳトランジスタの動作速度に大きく影響するチャネル領域端部におけるキャリアの注入速度を大幅に増加することができる。これにより、ＭＩＳトランジスタの動作速度を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、ソース／ドレイン領域にストレッサが埋め込まれたトランジスタの種々の構造を示す概略断面図である。
【図３】図３は、シリコン基板の表面に平行な方向に沿ったチャネル領域の歪み量を有限要素シミュレータを用いて予測した結果を示すグラフ（その１）である。
【図４】図４は、ＳｉＧｅ膜よりなるストレッサによりシリコン基板に加えられる応力の状態を示す概略図である。
【図５】図５は、シリコン基板の表面に平行な方向に沿ったチャネル領域の歪み量を有限要素シミュレータを用いて予測した結果を示すグラフ（その２）である。
【図６】図６は、本発明の第１実施形態による半導体装置の埋め込み半導体領域のチャネル側端部の形状を示す図である。
【図７】図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】図９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３３）である。
【図１０】図１０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】図１１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】図１２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】図１３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】図１４は、本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１５】図１５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】図１６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】図１７は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】図１８は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１９】図１９は、本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図２１】図２１は、本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図２２】図２２は、従来の半導体装置の構造を示す概略断面図である。
【符号の説明】
【００１５】
１０…シリコン基板
１２，２０，５２…シリコン酸化膜
１４，３０…シリコン窒化膜
１６…素子分離溝
１８…素子分離膜
２２…Ｐ型ウェル
２４…Ｎ型ウェル
２６…ゲート絶縁膜
２８…多結晶シリコン膜
３２…ゲート電極
３４，３６，４２…不純物拡散領域
３８，４０，５０…側壁絶縁膜
４４，５４…フォトレジスト膜
４６，５６…トレンチ
４８…ＳｉＣ膜
５８…ＳｉＧｅ膜
６０…ニッケルシリサイド膜
１００…シリコン基板
１０２…ＳｉＧｅ膜
１０４…ゲート電極
１０６…ゲート絶縁膜
１０８…延出部
２００…シリコン基板
２０２…ゲート絶縁膜
２０４…ゲート電極
２０６…不純物拡散領域
２０８…ＳｉＧｅ膜
２１０…シリサイド膜
２１２…側壁絶縁膜
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１３を用いて説明する。【００１７】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２はソース／ドレイン領域にストレッサが埋め込まれたトランジスタの種々の構造を示す概略断面図、図３及び図５はシリコン基板の表面に平行な方向に沿ったチャネル領域の歪み量を有限要素シミュレータを用いて予測した結果を示すグラフ、図４はＳｉＧｅ膜よりなるストレッサによりシリコン基板に加えられる応力の状態を示す概略図、図６は本実施形態による半導体装置の埋め込み半導体領域のチャネル側端部の形状を示す図、図７乃至図１３は本実施形態による半導体装置の製造方法を示す工程断面図である。【００１８】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。【００１９】
シリコン基板１０上には、素子領域を画定する素子分離膜１８が形成されている。なお、図１において、中央の素子分離膜１８よりも左側の素子領域がＮ型トランジスタ形成領域であり、中央の素子分離膜１８よりも右側の素子領域がＰ型トランジスタ形成領域であるものとする。【００２０】
Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐ型ウェル２２が形成されている。Ｐ型トランジスタ形成領域のシリコン基板１０内には、Ｎ型ウェル２４が形成されている。【００２１】
Ｎ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜２６を介してゲート電極３２が形成されている。ゲート電極３２直下のシリコン基板１０の表面部は、Ｎ型トランジスタのチャネル領域となる。ゲート電極２６の両側のシリコン基板１０内には、不純物拡散領域３４が形成されている。ゲート電極２６の側壁部分には、側壁絶縁膜３８，４０，５０が形成されている。側壁絶縁膜３８，４０により覆われていない領域のシリコン基板１０表面側には、ＳｉＣ膜４８が埋め込まれている（本明細書では、このＳｉＣ膜４８を「埋め込み半導体領域」とも呼ぶ）。ゲート電極２６上及び側壁絶縁膜５０により覆われていない領域のＳｉＣ膜４８上には、ニッケルシリサイド膜６０が形成されている。こうして、Ｎ型トランジスタ形成領域には、ソース／ドレイン領域にＳｉＣ膜４８が埋め込まれたＮ型トランジスタが形成されている。【００２２】
Ｐ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜２６を介してゲート電極３２が形成されている。ゲート電極３２直下のシリコン基板１０の表面部は、Ｐ型トランジスタのチャネル領域となる。ゲート電極２６の両側のシリコン基板１０内には、不純物拡散領域４２が形成されている。ゲート電極２６の側壁部分には、側壁絶縁膜３８，４０，５０が形成されている。側壁絶縁膜３８，４０，５０により覆われていない領域のシリコン基板１０表面側には、ＳｉＧｅ膜５８が埋め込まれている（本明細書では、このＳｉＧｅ膜５８を「埋め込み半導体領域」とも呼ぶ）。側壁絶縁膜５０とシリコン基板１０との間には、ＳｉＣ膜４８が形成されている（本明細書では、このＳｉＣ膜４８をストレッサ膜とも呼ぶ）。ゲート電極２６上及びＳｉＧｅ膜５８上には、ニッケルシリサイド膜６０が形成されている。こうして、Ｐ型トランジスタ形成領域には、ソース／ドレイン領域にＳｉＧｅ膜５８が埋め込まれ、チャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０上に形成されたＳｉＣ膜４８を有するＰ型トランジスタが形成されている。【００２３】
本実施形態による半導体装置の主たる特徴は、Ｐ型トランジスタのソース／ドレイン領域の構造にある。すなわち、本実施形態によるＰ型トランジスタは、ソース／ドレイン領域にＳｉＧｅ膜５８が埋め込まれているとともに、チャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０上に形成されたＳｉＣ膜４８とを有している。【００２４】
以下に、Ｐ型トランジスタのソース／ドレイン領域をこのように構成する理由について詳述する。【００２５】
前述のように、Ｐ型トランジスタのチャネル領域に圧縮歪を与える構造として、シリコンよりも格子定数の大きいＳｉＧｅをソース／ドレイン領域に埋め込んだ構造（埋め込み型）が知られている。【００２６】
図２（ａ），（ｂ），（ｃ）は、埋め込み型のトランジスタの種々の構造を示す概略断面図である。各図において、１００はシリコン基板、１０２はＳｉＧｅ膜、１０４はゲート電極、１０６はゲート絶縁膜、１０８はＳｉＧｅ膜よりなる延出部である。【００２７】
図２（ａ）はソース／ドレイン領域だけにＳｉＧｅ膜１０２が埋め込まれた構造であり、図２（ｂ）及び図２（ｃ）はソース／ドレイン領域に埋め込まれたＳｉＧｅ膜１０２に加え、チャネル領域とＳｉＧｅ膜１０２との間のシリコン基板１００上にＳｉＧｅ膜よりなる延出部１０８が設けられた構造である。図２（ａ）及び図２（ｂ）の構造は、ＳｉＧｅ膜１０８のチャネル領域側の側面部分に接する部分がＳｉ（１１１）のファセットにより構成され、図２（ｃ）の構造はＳｉＧｅ膜１０２のチャネル領域側の側面部分に接する面がシリコン基板１００の表面に対して垂直なファセットにより構成されている。なお、図２（ｂ）及び図２（ｃ）に示す構造は、同一出願人による特願２００６−１６２１３４号明細書に記載されたものである。【００２８】
図３は、図２に示す各構造の半導体装置について、シリコン基板１００の表面に平行な方向に沿ったチャネル領域の歪み量を、有限要素シミュレータを用いて予測した結果を示すグラフである。横軸はゲート電極１０４の中央部分からの距離を表しており、縦軸は歪み量（圧縮歪）の大きさを表している。縦軸の負の値が大きいほど、歪み量が大きいことを示している。図２（ａ），（ｂ），（ｃ）中に記載の点線は、歪み量の測定位置である。図３では、図２（ａ），（ｂ），（ｃ）の構造を、それぞれ「構造Ａ」、「構造Ｂ」、「構造Ｃ」と表している。【００２９】
図３に示すように、いずれの構造においても、チャネル領域中央部よりもチャネル領域端部の方が、歪み量が大きくなっている。これは、チャネル領域中央部に近づくほどストレッサであるＳｉＧｅ膜１０２から離れるためである。【００３０】
ＳｉＧｅ膜よりなる延出部１０８を設けていない図２（ａ）の構造（構造Ａ）では、チャネル領域端部における歪み量は大きくできるが、チャネル領域中央部における歪み量は小さい。図２（ａ）の構造にＳｉＧｅ膜の延出部１０８を付加した図２（ｂ）の構造（構造Ｂ）では、チャネル領域中央部における歪み量の改善効果はみられるが、チャネル領域端部における歪み量は低下する。ＳｉＧｅ膜１０２のチャネル領域側の側面部分に接する面を基板表面に対して垂直なファセットにより構成した図２（ｃ）の構造（構造Ｃ）では、チャネル領域端部における歪み量の低下を抑制しつつ、チャネル領域中央部における歪み量を大きくすることができる。【００３１】
トランジスタの動作速度を改善するためには、チャネル領域端部（ソース端部）でのキャリアの注入速度を増加することが重要であり、そのためにはソース端部での歪み量を増大することが求められる。上記図２（ｃ）の構造は、チャネル領域端部における歪み量の低下を抑制しつつ、チャネル領域中央部における歪み量を大きくすることができるものであり、好ましい特性を提供するものであるが、更なる特性改善のためにチャネル領域端部における歪み量を増加することが求められる。【００３２】
次に、図２（ｃ）の構造について、ストレッサがシリコン基板１００に与える応力について考察する。【００３３】
図４は、ＳｉＧｅ膜１０２よりなるストレッサによりシリコン基板１００に加えられる応力の状態を示す概略図である。図４（ａ）はソース／ドレイン領域に埋め込まれたＳｉＧｅ膜１０２によってシリコン基板１００に加わる応力の状態を示す概略図であり、図４（ｂ）はＳｉＧｅ膜よりなる延出部１０８のみによってシリコン基板１００に加わる応力の状態を示す概略図である。【００３４】
図４（ａ）に示すように、ソース／ドレイン領域に埋め込まれたＳｉＧｅ膜１０２は、シリコン基板１００の表面に平行な方向では基板のシリコンに格子定数が整合しているため、実質的には深さ方向に格子が引き延ばされた状態となる。すなわち、これに接しているシリコン部分も、同様に深さ方向に格子が引き伸ばされ、結果としてシリコン基板１００の表面に平行な方向では圧縮応力を受けるかたちになる。【００３５】
一方、ＳｉＧｅ膜よりなる延出部１０８は、図４（ｂ）に示すように、シリコン基板１００の表面に平行な方向で基板のシリコンに格子定数が整合しているため、延出部１０８の真下のシリコンの格子を基板表面に平行な方向に引張り応力を加えるように作用する。【００３６】
このように、シリコン基板１００の表面に平行な方向に加わるチャネル領域への応力についてみると、ＳｉＧｅ膜１０２により導入される応力と延出部１０８により導入される応力とは、互いに逆方向である。このため、図２（ｃ）の構造では、ＳｉＧｅ膜１０２により導入される応力と延出部１０８により導入される応力とが相互干渉し、チャネル領域端部における歪み量が低下しているものと考えられる。【００３７】
そこで、本実施形態による半導体装置では、ＳｉＧｅ膜よりなる延出部に換えて、シリコンよりも格子定数の小さい材料（ＳｉＣ）よりなる延出部（ＳｉＣ膜４８）を設け、シリコン基板１０の表面に平行な方向に圧縮応力を印加できるようにしている。このようにして半導体装置を構成することにより、ソース／ドレイン領域に埋め込まれたＳｉＧｅ膜５８により導入される応力とＳｉＣ膜４８よりなる延出部により導入される応力とが、シリコン基板１０の表面に平行な方向で同方向となり、チャネル領域端部における歪み量を改善することが可能である。【００３８】
図５は、シリコン基板の表面に平行な方向に沿ったチャネル領域の歪み量を、有限要素シミュレータを用いて予測した結果を示すグラフである。横軸はゲート電極の中央部分からの距離を表しており、縦軸は歪み量の大きさを表している。縦軸の負の値が大きいほど、歪み量が大きいことを示している。図中、「実施例１」及び「実施例２」は延出部をＳｉＣ膜により構成した本実施形態による半導体装置の場合であり、「構造Ｂ」及び「構造Ｃ」は図２（ｂ）及び（ｃ）の半導体装置の場合である。また、「実施例１」は、ＳｉＣ膜の炭素濃度を２％とした場合であり、「実施例２」はＳｉＣ膜の炭素濃度を３％とした場合である。【００３９】
図５に示すように、延出部をＳｉＣ膜により構成した実施例１及び実施例２では、延出部をＳｉＧｅにより構成した構造Ｂ及び構造Ｃの場合と比較して、チャネル領域端部における歪み量を大幅に増加できることが判る。【００４０】
一方、延出部をＳｉＣ膜により構成することで、チャネル領域中央部における歪み量は低下している。また、チャネル領域中央部における歪み量の低下度合いは、炭素濃度が多いほど、すなわちシリコンに対する格子定数差が大きくなるほどに増加している。【００４１】
トランジスタの動作速度の改善のためには、チャネル領域中央部の歪み量も大きくすることが望ましい。しかしながら、トランジスタの動作速度の改善には、チャネル領域端部（ソース端部）でのキャリアの注入速度の増加が非常に重要である。ソース端部でのキャリアの注入速度が増加すれば、その慣性によってチャネル領域内でキャリアを高速に伝搬させることができる。特に、ゲート長の極めて短い今後のデバイスでは、チャネル中央部におけるキャリア移動度の低下は非常に小さく、トランジスタの動作速度の改善の効果はより大きくなる。【００４２】
上述のように、ＳｉＣ膜の炭素濃度を増加するほどに、チャネル領域端部における歪み量を大きくできるが、チャネル領域中央部分における歪み量は小さくなる。したがって、延出部のＳｉＣ膜の炭素濃度は、トランジスタに要求される特性に応じて適宜設定することが望ましい。【００４３】
本願発明者等が検討したゲート長０．０３μｍ程度の型トランジスタの場合、図５の結果から、延出部のＳｉＣ膜の炭素濃度は、３％以下、好ましくは３％未満、更に好ましくは２％以下に設定することが望ましいと考えられる。一方、延出部のＳｉＣ膜の炭素濃度は、１％以上にすることが望ましい。１％未満では、シリコンとの格子定数差が小さすぎ、ストレッサとしての役割を発揮できないからである。【００４４】
図６は、本実施形態による半導体装置の埋め込み半導体領域のチャネル側端部の形状を示す図である。【００４５】
埋め込み半導体領域（ＳｉＧｅ膜５８）を埋め込むためのトレンチ５６は、チャネル領域側の側壁が、基板法線方向に対するゲート電極３２方向への傾斜角をθとして、θ＞０の関係を有していることが望ましい（図６（ａ）参照）。【００４６】
トレンチ５６のチャネル領域側の側壁が、基板法線方向に対して平行な（０１１）面により構成されている場合（θ＝０度）、（００１）面上における結晶成長速度が速いため、形成したＳｉＧｅ膜５８中に、異なった面方位上の結晶成長の衝突によるファセット線が形成される。そして、このファセット線が、結晶中の欠陥線へと転化する。このため、トレンチ５６のチャネル領域側の側壁は、（０１１）面からリセス面方位をずらすように、角度θを０度よりも大きくすることが望ましい。【００４７】
また、トレンチ５６のチャネル領域側の上端部は、延出部（ＳｉＣ膜４８）の下に位置してもよい（図６（ｂ）参照）。ただし、延出部はシリコン基板１０の表面に接していないとストレッサとして機能しないため、延出部の少なくとも一部はシリコン基板１０の表面に接している必要がある。【００４８】
次に、本実施形態による半導体装置の製造方法について図７乃至図１３を用いて説明する。【００４９】
まず、シリコン基板１０上に、例えば９００℃のドライ酸化により、例えば膜厚１０ｎｍのシリコン酸化膜１２を形成する。【００５０】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚１１２ｎｍのシリコン窒化膜１４を形成する（図７（ａ））。シリコン窒化膜１４は、原料ガスに例えばＳｉＨ２Ｃｌ２とＮＨ３とを用い、基板温度７５０℃で堆積する。【００５１】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４、シリコン酸化膜１２及びシリコン基板１０をパターニングし、素子分離領域のシリコン基板１０内に素子分離溝１６を形成する（図７（ｂ））。【００５２】
次いで、素子分離溝１６の内壁を酸化した後、全面に例えばプラズマＣＶＤ法によりシリコン酸化膜を堆積し、素子分離溝１６内をシリコン酸化膜によって埋め込む。【００５３】
次いで、例えばＣＭＰ法により、シリコン窒化膜１４が露出するまでシリコン酸化膜を研磨し、シリコン酸化膜を素子分離溝１６内だけに残存させる。こうして、素子分離溝１６内に埋め込まれたシリコン酸化膜よりなる素子分離膜１８を形成する（図７（ｃ））。【００５４】
次いで、例えば１５０℃に加熱した燐酸を用いたウェットエッチングにより、素子分離膜１６により画定された素子領域上のシリコン窒化膜１４を除去する。【００５５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、素子領域上のシリコン酸化膜１２を除去する（図８（ａ））。【００５６】
次いで、例えば熱酸化法により、犠牲酸化膜としてのシリコン酸化膜２０を形成する。【００５７】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、Ｐ形不純物をイオン注入し、Ｎ型トランジスタ形成領域のシリコン基板１０内にＰ型ウェル２２を形成する。【００５８】
同様に、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、Ｎ形不純物をイオン注入し、Ｐ型トランジスタ形成領域のシリコン基板１０内にＮ型ウェル２４を形成する（図８（ｂ））。【００５９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、素子領域上のシリコン酸化膜２０を除去する。【００６０】
次いで、素子領域上に、例えばドライ酸化により、例えば膜厚１．５ｎｍのシリコン酸化膜を形成し、シリコン酸化膜よりなるゲート絶縁膜２６を形成する。【００６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜２８を堆積する。【００６２】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、Ｎ形不純物をイオン注入し、Ｎ型トランジスタ形成領域の多結晶シリコン膜２８内に、Ｎ形不純物、例えば燐を８×１０１５ｃｍ−２だけ選択的に導入する。【００６３】
同様に、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、Ｐ形不純物をイオン注入し、Ｐ型トランジスタ形成領域の多結晶シリコン膜２８内に、Ｐ形不純物、例えばボロンを６×１０１５ｃｍ−２だけ選択的に導入する。【００６４】
次いで、多結晶シリコン膜２８上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化膜３０を形成する（図８（ｃ））。【００６５】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜３０及び多結晶シリコン膜２８をパターニングし、多結晶シリコン膜２８よりなるゲート電極３２を形成する（図９（ａ））。【００６６】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜及びゲート電極３２をマスクとしてＮ形不純物をイオン注入し、ゲート電極３２の両側のシリコン基板１０内に不純物拡散領域３４を形成する。【００６７】
同様に、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜及びゲート電極３２をマスクとしてＰ形不純物をイオン注入し、ゲート電極３２の両側のシリコン基板１０内に不純物拡散領域３６を形成する（図９（ｂ））。【００６８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３ｎｍのシリコン酸化膜と、例えば膜厚１０ｎｍのシリコン窒化膜とを順次堆積する。基板温度は、例えば５００〜６００℃とする。【００６９】
次いで、ドライエッチングにより、シリコン窒化膜及びシリコン酸化膜をエッチバックし、ゲート電極３４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜３８と、シリコン窒化膜よりなる側壁絶縁膜４０とを形成する。【００７０】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０をマスクとしてＰ形不純物をイオン注入し、ゲート電極３２の両側のシリコン基板１０内に不純物拡散領域４２を形成する（図１０（ａ））。なお、以下の説明では、説明の便宜上、不純物拡散領域３６，４２を一括して不純物拡散領域４２と呼ぶこととする。【００７１】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜４４を形成する。【００７２】
次いで、フォトレジスト膜４４、ゲート電極３２及び側壁絶縁膜３８，４０をマスクとしてシリコン基板１０をドライエッチングし、不純物拡散領域３４内のシリコン基板１０表面に、深さ２０ｎｍ程度のトレンチ４６を形成する（図１０（ｂ））。【００７３】
次いで、例えばアッシングにより、フォトレジスト膜４４を除去する。【００７４】
次いで、Ｎ型トランジスタ形成領域のトレンチ４６内及びＰ型トランジスタ形成領域のシリコン基板１０上に、例えば分子線エピタキシー法により、例えば膜厚１５ｎｍのアンドープのＳｉＣ膜４８を選択的に成長する（図１１（ａ））。ＳｉＣ膜４８の成長には、原料ガスとして例えばＳｉＨ３ＣＨ３，ＳｉＨ４，Ｈ２，ＨＣｌを用い、成長温度を例えば６００℃とする。ＳｉＣ膜４８の組成比は、炭素濃度が１〜３％程度、例えばＳｉ０．９８Ｃ０．０２（炭素２％程度含有）とする。【００７５】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０をマスクとして、Ｎ型トランジスタ形成領域のＳｉＣ膜４８にＮ形不純物をイオン注入する。イオン注入条件は、例えばイオン種として燐イオンを用い、加速エネルギーを１ｋｅＶ、注入量を１×１０１５ｃｍ−２とする。【００７６】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０をマスクとして、Ｐ型トランジスタ形成領域のＳｉＣ膜４８にＰ形不純物をイオン注入する。イオン注入条件は、例えばイオン種としてボロンイオンを用い、加速エネルギーを０．５ｋｅＶ、注入量を１×１０１５ｃｍ−２とする。【００７７】
次いで、例えば最高温度９５０℃以下の短時間アニールを行い、ＳｉＣ膜４８に導入した不純物を活性化する。【００７８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積する。【００７９】
次いで、ドライエッチングにより、シリコン窒化膜をエッチバックし、側壁絶縁膜３８，４０が形成されたゲート電極３２の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜５０を形成する（図１１（ｂ））。【００８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜５２を形成する。基板温度は、例えば５３０℃以下とする。【００８１】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜５４を形成する。【００８２】
次いで、フォトレジスト膜５４をマスクとしてシリコン酸化膜５２をエッチングし、Ｐ型トランジスタ形成領域のシリコン酸化膜５２を選択的に除去する。【００８３】
次いで、フォトレジスト膜５４、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとしてＳｉＣ膜４８及びシリコン基板１０をドライエッチングし、不純物拡散領域４２内のシリコン基板１０表面に、深さ４０ｎｍ程度のトレンチ５６を形成する（図１２（ａ））。この際、側壁絶縁膜５０で覆われている部分のＳｉＣ膜４８は除去されず、側壁絶縁膜５０下に残存する。【００８４】
次いで、例えばアッシングにより、フォトレジスト膜５４を除去する。【００８５】
次いで、Ｐ型トランジスタ形成領域のトレンチ５６内に、例えば分子線エピタキシー法により、例えば膜厚６０ｎｍのＰ形のＳｉＧｅ膜５８を選択的に成長する（図１２（ｂ））。ＳｉＧｅ膜５８の成長には、原料ガスとして例えばＳｉＨ４，ＧｅＨ４，Ｈ２，ＨＣｌ，Ｂ２Ｈ６を用い、成長温度を例えば６００℃とする。ＳｉＧｅ膜５８の組成比は、ゲルマニウム濃度が１５〜２５％程度、例えばＳｉ０．８０Ｇｅ０．２０（ゲルマニウム２０％程度含有）とする。【００８６】
なお、ＳｉＧｅ膜５８のゲルマニウム濃度が１５％未満では、シリコンとの格子定数差が小さすぎ、ストレッサとしての役割を発揮できない。一方、ＳｉＧｅ膜５８のゲルマニウム濃度が２５％を超えると、シリコンとの格子定数差が大きすぎ転位が発生してしまう。かかる観点から、ＳｉＧｅ膜５８のゲルマニウム濃度は、１５〜２５％、より好ましくは１５〜１８％とすることが望ましい。【００８７】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｎ型トランジスタ形成領域のＳｉＣ膜４８にＮ形不純物をイオン注入する。イオン注入条件は、例えばイオン種として燐イオンを用い、加速エネルギーを５ｋｅＶ、注入量を５×１０１５ｃｍ−２とする。【００８８】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｐ型トランジスタ形成領域のＳｉＧｅ膜５８にＰ形不純物をイオン注入する。イオン注入条件は、例えばイオン種としてボロンイオンを用い、加速エネルギーを３ｋｅＶ、注入量を６×１０１５ｃｍ−２とする。【００８９】
次いで、例えば１０００℃程度の短時間アニールを行い、ＳｉＣ膜４８及びＳｉＧｅ膜５８に導入した不純物を活性化する。【００９０】
次いで、例えばドライエッチングにより、Ｎ型トランジスタ形成領域上を覆うシリコン酸化膜５２と、ゲート電極３２上を覆うシリコン窒化膜３０を除去する（図１３（ａ））。【００９１】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍのニッケル膜を堆積する。【００９２】
次いで、例えば３００℃程度の短時間アニールにより、ニッケル膜とゲート電極３２、ニッケル膜とＳｉＣ膜４８、及びニッケル膜とＳｉＧｅ膜５８をそれぞれ反応させ、ゲート電極３２上、ＳｉＣ膜４８上及びＳｉＧｅ膜５８上に、ニッケルシリサイド膜６０を形成する（図１３（ｂ））。【００９３】
こうして、図１に示す本実施形態による半導体装置を形成する。【００９４】
この後、通常の半導体装置の製造プロセスと同様にして、層間絶縁膜及び配線層を繰り返し形成し、半導体装置を完成する。【００９５】
このように、本実施形態によれば、Ｐ型ＭＩＳトランジスタのソース／ドレイン領域にＳｉＧｅ膜を埋め込むとともに、このＳｉＧｅ膜とチャネル領域との間のシリコン基板上にＳｉＣ膜を形成するので、チャネル領域端部に効果的に圧縮応力を印加することができる。これにより、チャネル領域端部からのキャリアの注入速度を向上することができ、ひいてはＰ型ＭＩＳトランジスタの動作速度を向上することができる。【００９６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１４乃至図１８を用いて説明する。なお、図１乃至１２に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【００９７】
図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。【００９８】
はじめに、本実施形態による半導体装置の構造について図１４を用いて説明する。【００９９】
シリコン基板１０上には、素子領域を画定する素子分離膜１８が形成されている。なお、図１４において、中央の素子分離膜１８よりも左側の素子領域がＮ型トランジスタ形成領域であり、中央の素子分離膜１８よりも右側の素子領域がＰ型トランジスタ形成領域であるものとする。【０１００】
Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐ型ウェル２２が形成されている。Ｐ型トランジスタ形成領域のシリコン基板１０内には、Ｎ型ウェル２４が形成されている。【０１０１】
Ｎ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜２６を介してゲート電極３２が形成されている。ゲート電極３２直下のシリコン基板１０の表面部は、Ｎ型トランジスタのチャネル領域となる。ゲート電極２６の両側のシリコン基板１０内には、不純物拡散領域３４が形成されている。ゲート電極２６の側壁部分には、側壁絶縁膜３８，４０，５０が形成されている。側壁絶縁膜３８，４０，５０により覆われていない領域のシリコン基板１０表面側には、ＳｉＣ膜４８が埋め込まれている。側壁絶縁膜５０とシリコン基板１０との間には、ＳｉＧｅ膜５８が形成されている。ゲート電極２６上及びＳｉＣ膜４８上には、ニッケルシリサイド膜６０が形成されている。こうして、Ｎ型トランジスタ形成領域には、ソース／ドレイン領域にＳｉＣ膜４８が埋め込まれ、チャネル領域とＳｉＣ膜４８との間のシリコン基板１０上に形成されたＳｉＧｅ膜５８を有するＮ型トランジスタが形成されている。【０１０２】
Ｐ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜２６を介してゲート電極３２が形成されている。ゲート電極３２直下のシリコン基板１０の表面部は、Ｐ型トランジスタのチャネル領域となる。ゲート電極２６の両側のシリコン基板１０内には、不純物拡散領域４２が形成されている。ゲート電極２６の側壁部分には、側壁絶縁膜３８，４０，５０が形成されている。側壁絶縁膜３８，４０により覆われていない領域のシリコン基板１０表面側には、ＳｉＧｅ膜５８が埋め込まれている。ゲート電極２６上及び側壁絶縁膜５０により覆われていない領域のＳｉＧｅ膜５８上には、ニッケルシリサイド膜６０が形成されている。こうして、Ｐ型トランジスタ形成領域には、ソース／ドレイン領域にＳｉＧｅ膜５８が埋め込まれたＰ型トランジスタが形成されている。【０１０３】
本実施形態による半導体装置の主たる特徴は、Ｎ型トランジスタのソース／ドレイン領域の構造にある。すなわち、本実施形態によるＮ型トランジスタは、ソース／ドレイン領域にＳｉＣ膜４８が埋め込まれているとともに、チャネル領域とＳｉＣ膜４８との間のシリコン基板１０上に形成されたＳｉＧｅ膜５８とを有している。【０１０４】
Ｎ型トランジスタでは、第１実施形態に示したＰ型トランジスタとは逆に、チャネル領域に引張り歪みを導入することによって、チャネル内を流れる電子の移動度を向上することができる。【０１０５】
そこで、Ｎ型トランジスタの場合には、第１実施形態に示したＰ型トランジスタとは逆に、ソース／ドレイン領域には、シリコンよりも格子定数が小さくシリコン基板１０の表面に平行な方向に引張り応力を印加可能な材料、例えばＳｉＣ膜４８を埋め込み、チャネル領域とＳｉＣ膜４８との間のシリコン基板１０上には、シリコンよりも格子定数が大きくシリコン基板１０の表面に平行な方向に引張り応力を印加可能な材料、例えばＳｉＧｅ膜５８を形成する。【０１０６】
このようにしてＮ型トランジスタを構成することにより、ソース／ドレイン領域にＳｉＣ膜のみを形成した場合と比較してチャネルを流れる電子移動度を向上することができる。電子移動度が向上するメカニズムは、応力の印加方向が逆向きになる点を除き、第１実施形態に示すＰ型トランジスタの場合と同様である。【０１０７】
次に、本実施形態による半導体装置の製造方法について図１５乃至図１８を用いて説明する。【０１０８】
まず、例えば図７（ａ）乃至図１０（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１８、Ｎ型ウェル２２、Ｐ型ウェル２４、ゲート電極３２、側壁絶縁膜３８，４０、不純物拡散領域３４，４２等を形成する（図１５（ａ））。【０１０９】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜５４を形成する。【０１１０】
次いで、フォトレジスト膜５４、ゲート電極３２及び側壁絶縁膜３８，４０をマスクとしてシリコン基板１０をドライエッチングし、不純物拡散領域４２内のシリコン基板１０表面に、深さ４０ｎｍ程度のトレンチ５６を形成する（図１５（ｂ））。【０１１１】
次いで、例えばアッシングにより、フォトレジスト膜５４を除去する。【０１１２】
次いで、Ｐ型トランジスタ形成領域のトレンチ５６内及びＮ型トランジスタ形成領域のシリコン基板１０上に、例えば分子線エピタキシー法により、例えば膜厚４０ｎｍのＰ形のＳｉＧｅ膜５８を選択的に成長する（図１６（ａ））。ＳｉＧｅ膜５８の成長には、原料ガスとして例えばＳｉＨ４，ＧｅＨ４，Ｈ２，ＨＣｌ，Ｂ２Ｈ６を用い、成長温度を例えば６００℃とする。ＳｉＧｅ膜５８の組成比は、ゲルマニウム濃度が１５〜２５％程度、例えばＳｉ０．８０Ｇｅ０．２０（ゲルマニウム２０％程度含有）とする。【０１１３】
なお、ＳｉＧｅ膜５８のゲルマニウム濃度が１５％未満では、シリコンとの格子定数差が小さすぎ、ストレッサとしての役割を発揮できない。一方、ＳｉＧｅ膜５８のゲルマニウム濃度が２５％を超えると、シリコンとの格子定数差が大きすぎ転位が発生してしまう。かかる観点から、ＳｉＧｅ膜５８のゲルマニウム濃度は、１５〜２５％、より好ましくは１５〜１８％とすることが望ましい。【０１１４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積する。【０１１５】
次いで、ドライエッチングにより、シリコン窒化膜をエッチバックし、側壁絶縁膜３８，４０が形成されたゲート電極３２の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜５０を形成する（図１６（ｂ））。【０１１６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜５２を形成する。基板温度は、例えば５３０℃以下とする。【０１１７】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜４４を形成する。【０１１８】
次いで、フォトレジスト膜４４をマスクとしてシリコン酸化膜５２をエッチングし、Ｎ型トランジスタ形成領域のシリコン酸化膜５２を選択的に除去する（図１７（ａ））。【０１１９】
次いで、フォトレジスト膜４４、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとしてＳｉＧｅ膜５４及びシリコン基板１０をドライエッチングし、不純物拡散領域３４内のシリコン基板１０表面に、深さ２０ｎｍ程度のトレンチ４６を形成する（図１７（ｂ））。【０１２０】
次いで、例えばアッシングにより、フォトレジスト膜４４を除去する。【０１２１】
次いで、Ｎ型トランジスタ形成領域のトレンチ４６内に、例えば分子線エピタキシー法により、例えば膜厚１５ｎｍのアンドープのＳｉＣ膜４８を選択的に成長する（図１８（ａ））。ＳｉＣ膜４８の成長には、原料ガスとして例えばＳｉＨ３ＣＨ３，ＳｉＨ４，Ｈ２，ＨＣｌを用い、成長温度を例えば６００℃とする。ＳｉＣ膜４８の組成比は、炭素濃度が１〜３％程度、例えばＳｉ０．９８Ｃ０．０２（炭素２％程度含有）とする。【０１２２】
次いで、例えばドライエッチングにより、Ｐ型トランジスタ形成領域上を覆うシリコン酸化膜５２を除去する。【０１２３】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｎ型トランジスタ形成領域のＳｉＣ膜４８にＮ形不純物をイオン注入する。イオン注入条件は、例えばイオン種として燐イオンを用い、加速エネルギーを５ｋｅＶ、注入量を５×１０１５ｃｍ−２とする。【０１２４】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｐ型トランジスタ形成領域のＳｉＧｅ膜５８にＰ形不純物をイオン注入する。イオン注入条件は、例えばイオン種としてボロンイオンを用い、加速エネルギーを３ｋｅＶ、注入量を６×１０１５ｃｍ−２とする。【０１２５】
次いで、例えば図１３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極３２上、ＳｉＣ膜４８上及びＳｉＧｅ膜５８上に、ニッケルシリサイド膜６０を形成する（図１８（ｂ））。【０１２６】
こうして、図１４に示す本実施形態による半導体装置を形成する。【０１２７】
この後、通常の半導体装置の製造プロセスと同様にして、層間絶縁膜及び配線層を繰り返し形成し、半導体装置を完成する。【０１２８】
このように、本実施形態によれば、Ｎ型ＭＩＳトランジスタのソース／ドレイン領域にＳｉＣ膜を埋め込むとともに、このＳｉＣ膜とチャネル領域との間のシリコン基板上にＳｉＧｅ膜を形成するので、チャネル領域端部に効果的に引張り応力を印加することができる。これにより、チャネル領域端部からのキャリアの注入速度を向上することができ、ひいてはＮ型ＭＩＳトランジスタの動作速度を向上することができる。【０１２９】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１９及び図２０を用いて説明する。なお、図１乃至１７に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【０１３０】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０は本実施形態による半導体装置の製造方法を示す工程断面図である。【０１３１】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。【０１３２】
本実施形態による半導体装置は、Ｐ型トランジスタの構造が異なるほかは、図１に示す第１実施形態による半導体装置と同様である。【０１３３】
Ｐ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜２６を介してゲート電極３２が形成されている。ゲート電極３２直下のシリコン基板１０の表面部は、Ｐ型トランジスタのチャネル領域となる。ゲート電極２６の両側のシリコン基板１０内には、不純物拡散領域４２が形成されている。ゲート電極２６の側壁部分には、側壁絶縁膜３８，４０，５０が形成されている。側壁絶縁膜３８，４０，５０により覆われていない領域のシリコン基板１０表面側には、ＳｉＧｅ膜５８が埋め込まれている。ゲート電極２６上及びＳｉＧｅ膜５８上には、ニッケルシリサイド膜６０が形成されている。ＳｉＧｅ膜５８上に形成されたニッケルシリサイド膜６０は、側壁絶縁膜５０下のシリコン基板１０上に延在して形成されている。こうして、Ｐ型トランジスタ形成領域には、ソース／ドレイン領域にＳｉＧｅ膜５８が埋め込まれ、ＳｉＧｅ膜５８上からチャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０上に延在して形成されたニッケルシリサイド膜６０を有するＰ型トランジスタが形成されている。【０１３４】
このように、本実施形態による半導体装置の主たる特徴は、ＳｉＧｅ膜５８上に形成されたニッケルシリサイド膜６０が、チャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０上にまで延在して形成されていることにある。【０１３５】
ニッケルシリサイドは、シリコンよりも熱膨張係数が大きいため、４００〜５００℃程度の温度で形成した後に室温まで降温すると、シリコンに対して圧縮応力を加えるストレッサとなる。すなわち、ＳｉＧｅ膜５８との間のシリコン基板１０上に延在して形成されたニッケルシリサイド膜６０は、第１実施形態による半導体装置のＰ型トランジスタにおけるＳｉＣ膜４８と同様の効果を奏し、Ｐ型トランジスタのキャリア移動度を向上することができる。【０１３６】
次に、本実施形態による半導体装置の製造方法について図２０を用いて説明する。【０１３７】
まず、例えば図７（ａ）乃至図１２（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１８、Ｎ型ウェル２２、Ｐ型ウェル２４、ゲート電極３２、側壁絶縁膜３８，４０，５０、不純物拡散領域３４，４２、ＳｉＣ膜４８、シリコン酸化膜５２、トレンチ５６等を形成する（図２０（ａ））。【０１３８】
次いで、例えば図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型トランジスタ形成領域のトレンチ５６内に、例えば膜厚４０ｎｍのＰ形のＳｉＧｅ膜５８を選択的に成長する。この際、ＳｉＣ膜４８のトレンチ５６側の側面部が完全に覆われないように、ＳｉＧｅ膜５８の成長膜厚を適宜設定する（図２０（ｂ））。【０１３９】
次いで、フォトリソグラフィにより、Ｐ型トランジスタ形成領域を覆いＮ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｎ型トランジスタ形成領域のＳｉＣ膜４８にＮ形不純物をイオン注入する。イオン注入条件は、例えばイオン種として燐イオンを用い、加速エネルギーを５ｋｅＶ、注入量を５×１０１５ｃｍ−２とする。【０１４０】
次いで、フォトリソグラフィにより、Ｎ型トランジスタ形成領域を覆いＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成後、フォトレジスト膜、ゲート電極３２及び側壁絶縁膜３８，４０，５０をマスクとして、Ｐ型トランジスタ形成領域のＳｉＧｅ膜５８にＰ形不純物をイオン注入する。イオン注入条件は、例えばイオン種としてボロンイオンを用い、加速エネルギーを３ｋｅＶ、注入量を６×１０１５ｃｍ−２とする。【０１４１】
次いで、例えば１０００℃程度の短時間アニールを行い、ＳｉＣ膜４８及びＳｉＧｅ膜５８に導入した不純物を活性化する。【０１４２】
次いで、例えばドライエッチングにより、Ｎ型トランジスタ形成領域上を覆うシリコン酸化膜５２と、ゲート電極３２上を覆うシリコン窒化膜３０を除去する。【０１４３】
次いで、例えば図１３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極３２上、ＳｉＣ膜４８上及びＳｉＧｅ膜５８上に、ニッケルシリサイド膜６０を形成する。この際、Ｐ型トランジスタ形成領域では、ＳｉＣ膜４８のトレンチ５６側の側面部が露出しているため、シリサイド化反応はＳｉＧｅ膜５８のみならずＳｉＣ膜４８でも生じる。この結果、側壁絶縁膜５０下のＳｉＣ膜４８はニッケルシリサイド膜６０に置換され、チャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０上に延在するニッケルシリサイド膜６０を形成することができる（図２０（ｃ））。【０１４４】
こうして、図１９に示す本実施形態による半導体装置を形成する。【０１４５】
この後、通常の半導体装置の製造プロセスと同様にして、層間絶縁膜及び配線層を繰り返し形成し、半導体装置を完成する。【０１４６】
このように、Ｐ型ＭＩＳトランジスタのソース／ドレイン領域にＳｉＧｅ膜を埋め込むとともに、このＳｉＧｅ膜とチャネル領域との間のシリコン基板上に、シリコン格子に圧縮応力を誘起する金属シリサイド膜を形成するので、チャネル領域端部に効果的に圧縮応力を印加することができる。これにより、チャネル領域端部からのキャリアの注入速度を向上することができ、ひいてはＰ型ＭＩＳトランジスタの動作速度を向上することができる。【０１４７】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図２１を用いて説明する。なお、図１乃至１９に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【０１４８】
図２１は本実施形態による半導体装置の構造を示す概略断面図である。【０１４９】
本実施形態による半導体装置は、図２１に示すように、ゲート電極３２の側壁部分に側壁絶縁膜３８が形成されていない点が異なるほかは、図１４に示す第２実施形態による半導体装置と同様である。【０１５０】
このようにして半導体装置を構成することにより、シリコン窒化膜よりなる側壁絶縁膜４０は、チャネル領域とＳｉＧｅ膜５８との間のシリコン基板１０の表面に接して形成されることになる。【０１５１】
シリコン窒化膜は、その成膜条件によって、シリコンに対して圧縮応力を印加するストレッサにも引張り応力を印加するストレッサにもなる。したがって、側壁絶縁膜４０を構成するシリコン窒化膜を、シリコンに対して圧縮応力を印加するストレッサとなる条件で成膜することにより、側壁絶縁膜４０に、第１実施形態による半導体装置のＰ型トランジスタにおけるＳｉＣ膜４８と同様の効果を付与することができ、Ｐ型トランジスタのキャリア移動度を向上することができる。【０１５２】
本実施形態による半導体装置の製造方法は、側壁絶縁膜３８を形成しない点が異なるほかは、第２実施形態による半導体装置の製造方法と同様である。【０１５３】
シリコンに対して圧縮応力を印加するストレッサとなるシリコン窒化膜の成膜条件は、例えばプラズマＣＶＤ法により、例えば原料ガスとしてＳｉＨ４、Ｎ２を用い、ＲＦパワーを３００〜４００Ｗ、真空度を３００Ｔｏｒｒとして成膜を行うことにより形成することができる。【０１５４】
このように、Ｐ型ＭＩＳトランジスタのソース／ドレイン領域にＳｉＧｅ膜を埋め込むとともに、このＳｉＧｅ膜とチャネル領域との間のシリコン基板上に、シリコン格子に圧縮応力を誘起するシリコン窒化膜を形成するので、チャネル領域端部に効果的に圧縮応力を印加することができる。これにより、チャネル領域端部からのキャリアの注入速度を向上することができ、ひいてはＰ型ＭＩＳトランジスタの動作速度を向上することができる。【０１５５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０１５６】
例えば、上記実施形態では、Ｐ型トランジスタのソース／ドレイン領域に埋め込む半導体材料をＳｉＧｅとしたが、ＳｉＧｅ以外の半導体材料を埋め込むようにしてもよい。Ｐ型トランジスタのソース／ドレイン領域に埋め込む半導体材料は、基板の構成材料であるシリコンよりも格子定数が大きく、基板に対してエピタキシャル成長可能な材料であり、ＳｉＧｅのほか、ＳｉＳｎ等を適用することができる。この半導体材料の組成比は、所望の移動度実現のために必要な応力を基板に印加できるとともに、成長の際に転位が発生しない範囲で、適宜選択することができる。【０１５７】
また、上記第１及び第２実施形態では、製造工程の合理化を考慮して、Ｐ型トランジスタのチャネル領域とＳｉＧｅ膜との間のシリコン基板上に形成するＳｉＣ膜と、Ｎ型トランジスタのソース／ドレイン領域に埋め込むＳｉＣ膜とを同時に形成する例（第１実施形態）と、Ｎ型トランジスタのチャネル領域とＳｉＣ膜との間のシリコン基板上に形成するＳｉＧｅ膜と、Ｐ型トランジスタのソース／ドレイン領域に埋め込むＳｉＧｅ膜とを同時に形成する例（第２実施形態）とを示したが、Ｎ型トランジスタとＰ型トランジスタとをそれぞれ別々に製造するようにしてもよい。【０１５８】
例えば、Ｐ型トランジスタを第１実施形態による半導体装置の製造方法により製造し、Ｎ型トランジスタを第２実施形態による半導体装置の製造方法により製造するようにしてもよい。また、Ｎ型トランジスタを第２実施形態による半導体装置の製造方法により製造し、Ｐ型トランジスタを第３又は第４実施形態による半導体装置の製造方法により製造するようにしてもよい。Ｎ型トランジスタの構造とＰ型トランジスタの構造とは、任意に組み合わせることができる。【０１５９】
また、上記第１実施形態による半導体装置において、側壁絶縁膜５０を、シリコンに対して引張り応力を印加するストレッサとなるシリコン窒化膜により構成するようにしてもよい。これにより、第４実施形態のＰ型トランジスタと同様に、第１実施形態のＮ型トランジスタについても、ＳｉＣ膜４８とチャネル領域との間のシリコン基板１０上に、シリコン格子に引張り応力を誘起する側壁絶縁膜５０を形成することができ、Ｎ型ＭＩＳトランジスタの動作速度を向上することができる。【０１６０】
シリコンに対して引張り応力を印加するストレッサとなるシリコン窒化膜は、例えばプラズマＣＶＤ法により、例えば原料ガスとしてＳｉＨ４、ＮＨ４、Ｎ２を用い、ＲＦパワーを３００〜４００Ｗ、真空度を３００Ｔｏｒｒとして成膜を行うことにより形成することができる。【０１６１】
また、上記第１乃至第４実施形態では、ゲート電極上及びソース／ドレイン領域上の双方にニッケルシリサイド膜を形成したが、ゲート電極上のニッケルシリサイド膜については、必ずしも形成する必要はない。また、上記第１，第２，第４実施形態については、ソース／ドレイン領域上のニッケルシリサイド膜に関しても、必ずしも形成する必要はない。【０１６２】
また、上記実施形態では、ゲート電極３２上及びソース／ドレイン領域上に形成するシリサイド膜をニッケルシリサイド膜６０としたが、シリコンよりも熱膨張係数の高い金属シリサイド材料であれば、ニッケルシリサイド以外の他の金属シリサイド材料を適用することも可能である。ニッケルシリサイド以外の金属シリサイド材料としては、例えば、コバルトシリサイド、チタンシリサイド、タングステンシリサイド等を適用することができる。【０１６３】
また、上記実施形態では、基板としてシリコン基板を用いた場合を例に説明したが、他の半導体基板を用いた場合にも本発明を適用することができる。この場合、ソース／ドレイン領域に埋め込む半導体領域の構成材料や、チャネル領域と埋め込み半導体領域との間の半導体基板上に形成するストレッサ膜は、上記実施形態に記載したような基板材料の格子定数との関係等に基づいて適宜選択することができる。
【産業上の利用可能性】
【０１６４】
本発明による半導体装置及びその製造方法は、ＭＩＳトランジスタのチャネル領域端部でのキャリアの注入速度を効果的に増加することができるものであり、更なる高速化が要求される半導体装置の性能を向上するうえで極めて有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年5月13日(2009.5.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル領域を有するシリコン基板と、
前記シリコン基板の前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記シリコン基板の表面側にそれぞれ埋め込まれ、前記シリコン基板に、前記シリコン基板の表面に平行な第１の方向の応力を印加する一対の埋め込み半導体領域と、
前記チャネル領域と前記一対の埋め込み半導体領域との間の前記シリコン基板上に、前記シリコン基板に接してそれぞれ形成され、前記シリコン基板に、前記第１の方向とは反対方向の第２の方向の応力を印加するストレッサ膜と
を有することを特徴とする半導体装置。
【請求項２】
請求の範囲第１項に記載の半導体装置において、
前記埋め込み半導体領域は、シリコンよりも格子定数の大きい第１の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項３】
請求の範囲第２項に記載の半導体装置において、
前記第１の半導体材料は、ＳｉＧｅである
ことを特徴とする半導体装置。
【請求項４】
請求の範囲第２項又は第３項に記載の半導体装置において、
前記ストレッサ膜は、シリコンよりも格子定数の小さい第２の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項５】
請求の範囲第４項に記載の半導体装置において、
前記第２の半導体材料は、ＳｉＣである
ことを特徴とする半導体装置。
【請求項６】
請求の範囲第１項に記載の半導体装置において、
前記埋め込み半導体領域は、シリコンよりも格子定数の小さい第１の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項７】
請求の範囲第６項に記載の半導体装置において、
前記第１の半導体材料は、ＳｉＣである
ことを特徴とする半導体装置。
【請求項８】
請求の範囲第６項又は第７項に記載の半導体装置において、
前記ストレッサ膜は、シリコンよりも格子定数の大きい第２の半導体材料により形成されている
ことを特徴とする半導体装置。
【請求項９】
請求の範囲第８項に記載の半導体装置において、
前記第２の半導体材料は、ＳｉＧｅである
ことを特徴とする半導体装置。
【請求項１０】
シリコン基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一対の側壁部分に、第１の側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の側壁絶縁膜により覆われていない領域の前記シリコン基板上に、前記シリコン基板に対して、前記シリコン基板の表面に平行な第１の方向の応力を印加する第１の半導体層を形成する工程と、
前記第１の側壁絶縁膜が形成された前記ゲート電極の一対の側壁部分に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極、前記第１の側壁絶縁膜、及び前記第２の側壁絶縁膜をマスクとして前記第１の半導体層及び前記シリコン基板をエッチングし、前記第２の側壁絶縁膜により覆われていない領域の前記第１の半導体層を除去するとともに、前記シリコン基板にトレンチを形成する工程と、
前記トレンチ内に、前記シリコン基板に対して、前記第１の方向とは反対方向の第２の方向の応力を印加する第２の半導体層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【国際調査報告】
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