【手続補正書】
【提出日】平成16年11月19日(2004.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
行列状に配置された、複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルとを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、磁化困難軸に沿った第１の所定磁界および磁化容易軸に沿った第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有し、
前記薄膜磁性体記憶装置は、
前記アドレス信号と前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ書込時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
選択行の正規メモリセル群およびスペアメモリセル群に対して前記第１の所定磁界を印加するために、各々が、前記行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、
正規メモリセル列に対応して設けられる複数のデータ線と、
スペアメモリセル列に対応して設けられる複数のスペアデータ線と、
前記複数の正規メモリセルおよび前記複数のスペアメモリセルに対するデータ入出力を前記冗長判定に応じて制御するためのデータ入出力回路とをさらに備え、
前記データ入出力回路は、前記データ書込時に、前記冗長判定に応じて、前記第２のアドレスに応じた一部のデータ線と、前記第２のアドレスに応じた一部のデータ線およびスペアデータ線とのいずれか一方に対して、前記第２の所定磁界を生じさせるための第２のデータ書込電流を供給する、薄膜磁性体記憶装置。
【請求項２】
前記第１のデータ書込電流は、書込データにかかわらず一定方向を有し、
前記第２のデータ書込電流の方向は、前記書込データのレベルに応じて設定される、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記複数のスペアメモリセルおよび前記複数の正規メモリセルは、メモリセル行を共有するように行列状に配置され、
各前記書込選択線は、前記メモリセル行ごとに配置され、
前記欠陥メモリセルは、同一の前記メモリセル行に属するスペアメモリセルのうちの１つによって置換救済される、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記データ書込時において、前記選択回路は、第１の時刻において、前記複数の書込選択線のうちの前記第１のアドレスに対応する少なくとも１本を活性化し、
前記データ書込時において、前記データ入出力回路は、前記第１の時刻よりも遅い第２の時刻において、前記一部のデータ線または前記一部のデータ線およびスペアデータ線に対する前記第２のデータ書込電流の供給を開始する、請求項１に記載の薄膜磁性体記憶装置。
【請求項５】
前記冗長制御回路は、前記データ書込時において、前記冗長判定の少なくとも一部を前記第１および第２の時刻の間に実行する、請求項４に記載の薄膜磁性体記憶装置。
【請求項６】
Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、
前記複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、
前記複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、
前記データ書込時において、各前記ノーマルデータ入出力線を、対応する所定区分において前記第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、
前記データ書込時において、前記スペアデータ入出力線を前記第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路とをさらに備え、
前記データ入出力回路は、
前記Ｍ本のノーマルデータ入出力線および前記スペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の前記第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、
前記複数のライトドライブ回路のうちの前記冗長判定に基づいて選択されるＭ個のライトドライブ回路と前記データ端子との間を接続することによって、前記データ端子に入力された前記Ｍビットのデータの各ビットを、前記Ｍ個のライトドライブ回路の各々に対して前記書込データとして伝達するための冗長スイッチ回路とを含む、請求項１に記載の薄膜磁性体記憶装置。
【請求項７】
前記冗長スイッチ回路は、前記データ書込時において、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路に代えて、スペアデータ入出力線に対応するライトドライブ回路を前記データ端子と接続する、請求項６に記載の薄膜磁性体記憶装置。
【請求項８】
前記冗長スイッチ回路は、順番に配列された前記複数のライトドライブ回路のうちの隣接する２個のライトドライブ回路間にそれぞれ配置され、各々が、対応する２個のライトドライブ回路の一方と前記データ端子との間を接続するための複数のシフトスイッチを有し、
各前記シフトスイッチの接続は、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路を前記データ端子と非接続とし、残りのライトドライブ回路と前記データ端子とを接続するように制御される、請求項６に記載の薄膜磁性体記憶装置。
【請求項９】
前記複数のメモリセルは、行選択が互いに独立に実行される複数のメモリブロックに分割され、
前記複数のスペアメモリセル、前記冗長制御回路、および前記データ入出力回路は、各前記メモリブロックごとに配置される、請求項１に記載の薄膜磁性体記憶装置。
【請求項１０】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
行列状に配置された、複数の正規メモリセル、および前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、
第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、
前記磁気抵抗素子と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含み、
前記薄膜磁性体記憶装置は、
前記アドレス信号と前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ読出時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
選択行の正規メモリセル群およびスペアメモリセル群の各々において、前記アクセス素子をターンオンさせるために、各々が前記行選択に応じて選択的に活性化される複数の読出選択線と、
正規メモリセル列に対応して設けられ、各々が、前記データ読出時に選択行の正規メモリセルと接続される複数のデータ線と、
スペアメモリセル列に対応して設けられ、前記データ読出時に選択行のスペアメモリセルと接続される複数のスペアデータ線と、
前記データ読出時において、前記冗長判定にかかわらず、前記複数のデータ線のうちの前記第２のアドレスに応じた一部の選択データ線に対して前記データ読出電流を供給するための第１のデータ読出回路と、
前記データ読出時において、前記冗長判定にかかわらず、前記複数のスペアデータ線のうちの少なくとも１本の選択スペアデータ線に対して前記データ読出電流を供給するための第２のデータ読出回路と、
前記データ読出時において、前記データ読出電流の供給を受けた前記選択データ線および前記選択スペアデータ線のそれぞれからの複数の読出データを受けて、前記複数の読出データの一部を前記冗長判定に基づいて選択的に出力するデータ入出力回路とをさらに備える、薄膜磁性体記憶装置。
【請求項１１】
前記データ読出時において、前記第１および第２のデータ読出回路は、前記冗長判定にかかわらず、前記データ読出電流の供給を並列に開始する、請求項１０に記載の薄膜磁性体記憶装置。
【請求項１２】
前記第１のデータ読出回路は、前記データ読出電流の供給を受けた前記選択データ線の電圧に応じて、読出データを生成する第１の増幅回路を含み、
前記第２のデータ読出回路は、前記データ読出電流の供給を受けた前記選択スペア線の電圧に応じて、読出データを生成する第２の増幅回路を含み、
前記データ入出力回路は、前記第１および第２の増幅回路の各々に対応して設けられ、対応する第１または第２の増幅回路が出力した前記読出データをさらに増幅する第３の増幅回路を含み、
少なくとも前記第１および第２の増幅回路は、前記冗長判定にかかわらず、並列に動作する、請求項１０に記載の薄膜磁性体記憶装置。
【請求項１３】
Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、
前記複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、
前記複数のスペアメモリセルに対応して配置されるスペアデータ入出力線とをさらに備え、
前記第１のデータ読出回路は、前記所定区分ごとに設けられ、
前記薄膜磁性体記憶装置は、
前記所定区分ごとに設けられ、前記データ読出時に対応する第１のデータ読出回路からの前記読出データを対応するノーマルデータ入出力線に伝達するための第１の接続スイッチ回路と、
前記データ読出時に、前記第２のデータ読出回路からの前記読出データをスペアデータ線に伝達するための第２の接続スイッチ回路とをさらに備え、
前記データ入出力回路は、前記Ｍ本のノーマルデータ入出力線および前記スペアデータ入出力線のうちの前記冗長判定に基づいて選択されるＭ本のデータ入出力線と、前記データ端子との間を接続する冗長スイッチ回路を含む、請求項１０に記載の薄膜磁性体記憶装置。
【請求項１４】
前記データ読出時において、前記冗長スイッチ回路は、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線に代えて、前記スペアデータ入出力線を前記データ端子と接続する、請求項１３に記載の薄膜磁性体記憶装置。
【請求項１５】
前記冗長スイッチ回路は、順番に配列された前記Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線の隣接する２本のデータ入出力線の間にそれぞれ配置され、各々が、対応する２本のデータ入出力線の一方と前記データ端子との間を接続するための複数のシフトスイッチを有し、
各前記シフトスイッチの接続は、前記冗長判定に基づいて、前記欠陥メモリセルに対応するノーマルデータ入出力線を前記データ端子と非接続とし、残りのノーマルデータ入出力線およびスペアデータ入出力線と前記データ端子とを接続するように制御される、請求項１３に記載の薄膜磁性体記憶装置。
【請求項１６】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
メモリセル行を共有するように行列状に配置された、複数の正規メモリセルおよび、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有し、
前記薄膜磁性体記憶装置は、
前記アドレス信号と前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ書込時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
前記メモリセル行にそれぞれ対応して設けられ、選択行の正規メモリセル群およびスペアメモリセル群に対して前記第１の所定磁界を印加するために、各々が、前記行選択に応じて選択的に活性化されて第１のデータ書込電流を流される複数の書込選択線と、
正規メモリセル列に対応して設けられる複数のデータ線と、
スペアメモリセル列に対応して設けられる複数のスペアデータ線と、
前記複数の正規メモリセルおよび前記複数のスペアメモリセルに対するデータ入出力を前記冗長判定に応じて制御するためのデータ入出力回路とを備え、
前記データ入出力回路は、前記データ書込時に、前記冗長判定に応じて、前記第２のアドレスに応じた一部のデータ線と、前記第２のアドレスに応じた一部のデータ線およびスペアデータ線とのいずれか一方に対して、前記第２の所定磁界を生じさせるための第２のデータ書込電流を供給し、
前記欠陥メモリセルは、同一の前記メモリセル行に属するスペアメモリセルのうちの１つによって置換救済される、薄膜磁性体記憶装置。
【請求項１７】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
行列状に配置された、複数の正規メモリセル、および前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有し、
前記薄膜磁性体記憶装置は、
前記アドレス信号と前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ書込時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
選択行の正規メモリセル群およびスペアメモリセル群に対して前記第１の所定磁界を印加するために、各々が、前記行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、
正規メモリセル列に対応して設けられる複数のデータ線と、
スペアメモリセル列に対応して設けられる複数のスペアデータ線と、
Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、
前記複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、
前記複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、
前記データ書込時において、各前記ノーマルデータ入出力線を、対応する所定区分において前記第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、
前記データ書込時において、前記スペアデータ入出力線を前記第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路と、
前記複数の正規メモリセルおよび前記複数のスペアメモリセルに対するデータ入出力を前記冗長判定に応じて制御するためのデータ入出力回路とをさらに備え、
前記データ入出力回路は、前記データ書込時に、前記冗長判定に応じて、前記第２のアドレスに応じた一部のデータ線と、前記第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、前記第２の所定磁界を生じさせるための第２のデータ書込電流を供給し、
前記データ入出力回路は、
前記Ｍ本のノーマルデータ入出力線および前記スペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の前記第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、
前記複数のライトドライブ回路のうちの前記冗長判定に基づいて選択されるＭ個のライトドライブ回路と前記データ端子との間を接続することによって、前記データ端子に入力された前記Ｍビットのデータの各ビットを、前記Ｍ個のライトドライブ回路の各々に対して前記書込データとして伝達するための冗長スイッチ回路とを含む、薄膜磁性体記憶装置。
【請求項１８】
第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、
行列状に配置された、複数の正規メモリセル、および前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備え、
各前記正規メモリセルおよび各前記スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有し、
前記複数の正規メモリセルは行選択が互いに独立に実行される複数のメモリブロックに分割され、かつ、前記複数のスペアメモリセルは各前記メモリブロックごとに配置され、
前記薄膜磁性体記憶装置は、
各前記メモリブロックごとに配置され、前記アドレス信号と、前記欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、前記欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、
データ書込時において、前記冗長判定にかかわらず前記第１のアドレスに応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルの各々について行選択を実行する選択回路と、
選択行の正規メモリセル群およびスペアメモリセル群に対して前記第１の所定磁界を印加するために、各々が、前記行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、
正規メモリセル列に対応して設けられる複数のデータ線と、
スペアメモリセル列に対応して設けられる複数のスペアデータ線と、
各前記メモリブロックごとに配置され、対応するメモリブロックにおけるデータ入出力を前記冗長判定に応じて制御するためのデータ入出力回路とをさらに備え、
前記データ入出力回路は、前記データ書込時に、前記冗長判定に応じて、前記第２のアドレスに応じた一部のデータ線と、前記第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、前記第２の所定磁界を生じさせるための第２のデータ書込電流を供給する、薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセルと、複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルとを備える。各正規メモリセルおよび各スペアメモリセルは、磁化困難軸に沿った第１の所定磁界および磁化容易軸に沿った第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有する。薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ書込時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群に対して第１の所定磁界を印加するために、各々が、行選択に応じて選択的に活性化されて第１のデータ書込電流を流される複数の書込選択線と、正規メモリセル列に対応して設けられる複数のデータ線と、スペアメモリセル列に対応して設けられる複数のスペアデータ線と、複数の正規メモリセルおよび複数のスペアメモリセルに対するデータ入出力を冗長判定に応じて制御するためのデータ入出力回路とをさらに備える。データ入出力回路は、データ書込時に、冗長判定に応じて、第２のアドレスに応じた一部のデータ線と、第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、第２のデータ書込電流を供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また好ましくは、データ書込時において、選択回路は、第１の時刻において、複数の書込選択線のうちの第１のアドレスに対応する少なくとも１本を活性化する。データ書込時において、データ入出力回路は、第１の時刻よりも遅い第２の時刻において、一部のデータ線または一部のデータ線およびスペアデータ線に対する第２のデータ書込電流の供給を開始する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
さらに好ましくは、冗長制御回路は、データ書込時において、冗長判定の少なくとも一部を第１および第２の時刻の間に実行する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、好ましくは、薄膜磁性体記憶装置は、Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、データ書込時において、各ノーマルデータ入出力線を、対応する所定区分において第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、データ書込時において、スペアデータ入出力線を第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路とをさらに備える。データ入出力回路は、Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、複数のライトドライブ回路のうちの冗長判定に基づいて選択されるＭ個のライトドライブ回路とデータ端子との間を接続することによって、データ端子に入力されたＭビットのデータの各ビットを、Ｍ個のライトドライブ回路の各々に対して書込データとして伝達するための冗長スイッチ回路とを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
さらに好ましくは、冗長スイッチ回路は、データ書込時において、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路に代えて、スペアデータ入出力線に対応するライトドライブ回路をデータ端子と接続する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
あるいは、さらに好ましくは、冗長スイッチ回路は、順番に配列された複数のライトドライブ回路のうちの隣接する２個のライトドライブ回路間にそれぞれ配置され、各々が、対応する２個のライトドライブ回路の一方とデータ端子との間を接続するための複数のシフトスイッチを有する。さらに、各シフトスイッチの接続は、冗長判定に基づいて、欠陥メモリセルに対応するノーマルデータ入出力線のライトドライブ回路をデータ端子と非接続とし、残りのライトドライブ回路とデータ端子とを接続するように制御される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また好ましくは、複数のメモリセルは、行選択が互いに独立に実行される複数のメモリブロックに分割され、複数のスペアメモリセル、冗長制御回路、およびデータ入出力回路は、各メモリブロックごとに配置される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明の他の構成に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセル、および複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備える。各正規メモリセルおよび各スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、磁気抵抗素子と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ読出時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群の各々において、アクセス素子をターンオンさせるために、各々が行選択に応じて選択的に活性化される複数の読出選択線と、正規メモリセル列に対応して設けられ、各々が、データ読出時に選択行の正規メモリセルと接続される複数のデータ線と、スペアメモリセル列に対応して設けられ、データ読出時に選択行のスペアメモリセルと接続される複数のスペアデータ線と、データ読出時において、冗長判定にかかわらず、複数のデータ線のうちの第２のアドレスに応じた一部の選択データ線に対してデータ読出電流を供給するための第１のデータ読出回路と、データ読出時において、冗長判定にかかわらず、複数のスペアデータ線のうちの少なくとも１本の選択スペアデータ線に対してデータ読出電流を供給するための第２のデータ読出回路と、データ読出時において、データ読出電流の供給を受けた選択データ線および選択スペアデータ線のそれぞれからの複数の読出データを受けて、複数の読出データの一部を冗長判定に基づいて選択的に出力するデータ入出力回路とをさらに備える。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
好ましくは、データ読出時において、第１および第２のデータ読出回路は、冗長判定にかかわらず、データ読出電流の供給を並列に開始する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また好ましくは、第１のデータ読出回路は、データ読出電流の供給を受けた選択データ線の電圧に応じて、読出データを生成する第１の増幅回路を含み、第２のデータ読出回路は、データ読出電流の供給を受けた選択スペア線の電圧に応じて、読出データを生成する第２の増幅回路を含み、データ入出力回路は、第１および第２の増幅回路の各々に対応して設けられ、対応する第１または第２の増幅回路が出力した読出データをさらに増幅する第３の増幅回路を含み、少なくとも第１および第２の増幅回路は、冗長判定にかかわらず、並列に動作する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
あるいは好ましくは、薄膜磁性体記憶装置は、Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、複数のスペアメモリセルに対応して配置されるスペアデータ入出力線とをさらに備える。第１のデータ読出回路は、所定区分ごとに設けられる。薄膜磁性体記憶装置は、所定区分ごとに設けられ、データ読出時に対応する第１のデータ読出回路からの読出データを対応するノーマルデータ入出力線に伝達するための第１の接続スイッチ回路と、データ読出時に、第２のデータ読出回路からの読出データをスペアデータ線に伝達するための第２の接続スイッチ回路とをさらに備える。データ入出力回路は、Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線のうちの冗長判定に基づいて選択されるＭ本のデータ入出力線と、データ端子との間を接続する冗長スイッチ回路を含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、メモリセル行を共有するように行列状に配置された、複数の正規メモリセルおよび、複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備える。各正規メモリセルおよび各スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有する。薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ書込時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、メモリセル行にそれぞれ対応して設けられ、選択行の正規メモリセル群およびスペアメモリセル群に対して第１の所定磁界を印加するために、各々が、行選択に応じて選択的に活性化されて第１のデータ書込電流を流される複数の書込選択線と、正規メモリセル列に対応して設けられる複数のデータ線と、スペアメモリセル列に対応して設けられる複数のスペアデータ線と、複数の正規メモリセルおよび複数のスペアメモリセルに対するデータ入出力を冗長判定に応じて制御するためのデータ入出力回路とをさらに備える。データ入出力回路は、データ書込時に、冗長判定に応じて、第２のアドレスに応じた一部のデータ線と、第２のアドレスに応じた一部のデータ線およびスペアデータ線とのいずれか一方に対して、第２の所定磁界を生じさせるための第２のデータ書込電流を供給する。特に、欠陥メモリセルは、同一のメモリセル行に属するスペアメモリセルのうちの１つによって置換救済される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセル、および複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備える。各正規メモリセルおよび各スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有する。さらに、薄膜磁性体記憶装置は、アドレス信号と欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ書込時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群に対して第１の所定磁界を印加するために、各々が、行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、正規メモリセル列に対応して設けられる複数のデータ線と、スペアメモリセル列に対応して設けられる複数のスペアデータ線と、Ｍビット（Ｍ：２以上の整数）のデータを並列に授受するデータ端子と、複数の正規メモリセルの所定区分にそれぞれ対応して設けられた、Ｍ本のノーマルデータ入出力線と、複数のスペアメモリセルに対応して配置されるスペアデータ入出力線と、データ書込時において、各ノーマルデータ入出力線を、対応する所定区分において第２のアドレスに応じて選択された１本のデータ線と接続するための第１の接続スイッチ回路と、データ書込時において、スペアデータ入出力線を第２のアドレスに応じて選択された１本のスペアデータ線と接続するための第２の接続スイッチ回路と、複数の正規メモリセルおよび複数のスペアメモリセルに対するデータ入出力を冗長判定に応じて制御するためのデータ入出力回路とをさらに備える。データ入出力回路は、データ書込時に、冗長判定に応じて、第２のアドレスに応じた一部のデータ線と、第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、第２の所定磁界を生じさせるための第２のデータ書込電流を供給する。特に、データ入出力回路は、Ｍ本のノーマルデータ入出力線およびスペアデータ入出力線にそれぞれ対応して設けられ、各々が、伝達された書込データに応じた方向の第２のデータ書込電流を、対応するノーマルデータ入出力線またはスペアデータ入出力線に供給するための複数のライトドライブ回路と、複数のライトドライブ回路のうちの冗長判定に基づいて選択されるＭ個のライトドライブ回路とデータ端子との間を接続することによって、データ端子に入力されたＭビットのデータの各ビットを、Ｍ個のライトドライブ回路の各々に対して書込データとして伝達するための冗長スイッチ回路とを含む。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、第１のアドレスおよび第２のアドレスを含むアドレス信号に応じたアドレス選択を行なう薄膜磁性体記憶装置であって、行列状に配置された、複数の正規メモリセル、および複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルを備える。各正規メモリセルおよび各スペアメモリセルは、第１および第２の所定磁界の両方の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気抵抗素子を有する。特に、複数の正規メモリセルは行選択が互いに独立に実行される複数のメモリブロックに分割され、かつ、複数のスペアメモリセルは各メモリブロックごとに配置される。さらに、薄膜磁性体記憶装置は、各メモリブロックごとに配置され、アドレス信号と、欠陥メモリセルを示す不良アドレスとの一致比較に基づいて、欠陥メモリセルが選択されたかどうかを判定する冗長判定を行なう冗長制御回路と、データ書込時において、冗長判定にかかわらず第１のアドレスに応じて、複数の正規メモリセルおよび複数のスペアメモリセルの各々について行選択を実行する選択回路と、選択行の正規メモリセル群およびスペアメモリセル群に対して第１の所定磁界を印加するために、各々が、行選択に応じて選択的に活性化されて第１のデータ書込電流が流される複数の書込選択線と、正規メモリセル列に対応して設けられる複数のデータ線と、スペアメモリセル列に対応して設けられる複数のスペアデータ線と、各メモリブロックごとに配置され、対応するメモリブロックにおけるデータ入出力を冗長判定に応じて制御するためのデータ入出力回路とをさらに備える。データ入出力回路は、データ書込時に、冗長判定に応じて、第２のアドレスに応じた一部のデータ線と、第２のアドレスに応じた一部のデータ線およびスペアデータ線との一方に対して、第２の所定磁界を生じさせるための第２のデータ書込電流を供給する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤの入力を受けるアドレス端子２と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける信号端子３ａと、プログラム動作時に活性化されるプログラム信号ＰＲＧの入力を受ける信号端子３ｂと、Ｍビットのデータ信号ＤＡＴの授受を行なうデータ端子４とを備える。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
データＩ／Ｏ回路５０は、データ入出力線対ＩＯＰおよびスペアデータ入出力線対ＳＩＯＰと、データ端子４との間の接続関係を冗長制御信号ＲＳＧに応じて制御することによって、欠陥メモリセルの救済を行なう。具体的には、冗長制御回路６０によって、入力されたアドレス信号ＡＤＤが不良アドレスと一致しないと判定された場合には、正規メモリセルに対応するデータ入出力線対ＩＯＰのみを用いて、Ｍビットのデータ読出またはデータ書込が実行される。一方、アドレス信号ＡＤＤが不良アドレスと一致すると判定された場合には、選択された欠陥メモリセルに対応するデータ入出力線対ＩＯＰを、スペアデータ入出力線対ＳＩＯＰによって置換して、Ｍビットのデータ読出またはデータ書込が実行される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
一方、メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが設けられる。以下においては、ビット線対ＢＬＰ１〜ＢＬＰｍ、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍを総称する場合には、単に、ビット線対ＢＬＰおよびビット線ＢＬおよび／ＢＬともそれぞれ称する。ビット線ＢＬおよび／ＢＬは、各サブブロックごとに独立に設けられる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣの記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗ＲｍａｘおよびＲｍｉｎの中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
既に説明したように、データ読出時において、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯのそれぞれは、選択列のビット線ＢＬまたは／ＢＬ、および選択メモリセルまたはダミーメモリセルを介して接地電圧Ｖｓｓにプルダウンされる。したがって、選択ブロック列に属する各サブブロックにおいて、データ読出回路７０中のノードＮｓ１およびＮｓ２の間には、選択メモリセルの記憶データに応じた電圧差が生じる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
データ書込時においては、接続スイッチ７３のオンに応じて、ローカルデータ入出力線ＬＩＯおよび／ＬＩＯは、対応するデータ入出力線ＩＯおよび／ＩＯとそれぞれ電気的に結合される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
このような構成とすることにより、データ書込時には、選択ブロック行に属するサブブロックＳＢおよびスペアサブブロックＳＳＢの各々において、ｍ個のメモリセル列のうちの１つが選択されて、対応するビット線ＢＬ，／ＢＬ（またはスペアビット線ＳＢＬ，／ＳＢＬ）の一端側が、ローカルデータ入出力線ＬＩＯ，／ＬＩＯ（またはスペアローカルデータ入出力線ＳＬＩＯ，／ＳＬＩＯ）を介して、対応するデータ入出力線ＩＯ，／ＩＯ（またはスペアデータ入出力線ＳＩＯ，／ＳＩＯ）とそれぞれ接続される。また、選択列のビット線ＢＬ，／ＢＬ（またはスペアビット線ＳＢＬ，／ＳＢＬ）の他端同士は、短絡スイッチトランジスタ６２によって電気的に結合される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
インバータ１８４は、伝達された書込データＤＩＮの電圧レベルを反転してデータ入出力線ＩＯ（または、スペアデータ入出力線ＳＩＯ）に伝達する。インバータ１８５は、書込データＤＩＮの電圧レベルを反転してインバータ１８６の入力ノードに伝達する。インバータ１８６は、インバータ１８５の出力を反転してデータ入出力線／ＩＯ（または、スペアデータ入出力線／ＳＩＯ）に伝達する。したがって、ライトドライバＷＲＤは、書込データＤＩＮのレベルに応じて、データ入出力線ＩＯおよび／ＩＯ（または、スペアデータ入出力線ＳＩＯおよび／ＳＩＯ）の電圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
再び図５を参照して、データＩ／Ｏ回路５０は、さらに、データ端子４とデータノードＮｄ（１）〜Ｎｄ（Ｍ）との間にそれぞれ設けられる置換スイッチＲＳＷ（１）〜ＲＳＷ（Ｍ）を含む。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
冗長制御回路６０は、さらに、不良アドレスＦＡＤ１〜ＦＡＤｋにそれぞれ対応して設けられる冗長判定ユニットＲＤＵ１〜ＲＤＵｋと、信号セレクタ６５とを含む。冗長判定ユニットＲＤＵ１〜ＲＤＵｋの各々は、対応する不良アドレスＦＡＤと、アドレス信号ＡＤＤのうちのｈビットとを受けて、両者の一致比較を実行する。冗長判定ユニットＲＤＵ１〜ＲＤＵｋは、アドレス一致比較結果に基づいて、スペアイネーブル信号ＳＥ１〜ＳＥｋをそれぞれ出力する。スペアイネーブル信号ＳＥ１〜ＳＥｋの各々は、アドレス信号ＡＤＤと対応する不良アドレスＦＡＤとが一致したときに、Ｈレベルに活性化され、それ以外には、Ｌレベルに非活性化される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
データ書込電流の供給タイミングを上記のように設定することにより、データ書込対象となる正規メモリセルまたはスペアメモリセル中のトンネル磁気抵抗素子ＴＭＲに対して、データ書込開始時に磁化困難軸方向のデータ書込磁界を先に印加した後に、磁化容易軸方向のデータ書込磁界を印加することができる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
コラムデコーダおよび選択線ドライバ３１ａおよび３１ｂは、メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して設けられ、対応するメモリブロックＭＢが選択された場合において、図２と同様のコラム選択線ＣＳＬおよびブロック行選択信号ＲＢＳを選択的に活性化する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正の内容】
【０１７２】
メモリブロックＭＢａおよびＭＢｂにおける冗長構成はそれぞれ独立に設けられる。すなわち、メモリブロックＭＢａに対応して、データＩ／Ｏ回路５０♯ａおよび冗長制御回路６０ａが配置され、メモリブロックＭＢｂに対応して、データＩ／Ｏ回路５０♯ｂおよび冗長制御回路６０ｂが配置される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】変更
【補正の内容】
【０１７５】
同様に、冗長制御回路６０ｂは、メモリブロックＭＢｂにおける冗長救済を実行するための不良アドレスＦＡＤｂおよび冗長制御信号ＲＳＧｂのパターンを記憶し、アドレス信号ＡＤＤと不良アドレスＦＡＤｂとの冗長判定結果に基づいて、実施の形態１と同様に、データＩ／Ｏ回路５０♯ｂにおける置換スイッチＲＳＷまたはシフトスイッチＳＳＷの接続方向を制御する。