(57)【要約】  デバッグ支援回路(１７)を備えたマイクロコンピュータ(１３)とデバッガ（３）との間の無線通信に、前記マイクロコンピュータが有する第１コイル(１４)と前記デバッガに接続された第２コイル（８）とを対向させた磁界結合によるパルス伝送方式を採用する。無線通信を行うときは、マイクロコンピュータ其の初期化動作において前記無線通信の通信条件を設定し、前記マイクロコンピュータが前記デバッガとの通信を確立したとき前記デバッガからの制御を待ち、前記デバッガは前記通信の確立を確認するのを待って前記無線通信による前記マイクロコンピュータの制御に移行する。大きなアンテナや変復調のための大規模な回路を必要とせずにシステムデバッグ等のための非接触インタフェースを行うことができる。
2008056739.tif 000002
【特許請求の範囲】
【請求項１】
システムデバッグを支援するためのデバッグ支援回路を有するマイクロコンピュータをデバッガにより制御するシステムデバッグ方法であって、
前記マイクロコンピュータと前記デバッガとの間で、前記マイクロコンピュータが有する第１コイルと前記デバッガに接続された第２コイルとを対向させた磁界結合によるパルス伝送方式によって無線通信を行うとき、マイクロコンピュータはその初期化動作において前記無線通信の通信条件を設定する処理を行ない、前記マイクロコンピュータが前記デバッガとの通信を確立したとき、前記マイクロコンピュータは前記デバッグ支援回路を介する前記デバッガからの制御を待ち、前記デバッガは前記通信の確立を確認するのを待って前記無線通信による前記マイクロコンピュータの制御に移行するシステムデバッグ方法。
【請求項２】
前記デバッガは、一方において第２コイルに接続し他方においてデバッガに接続する第２送受信回路と、前記デバッガに接続し前記第２送受信回路に磁界結合による通信条件を設定する第２制御回路とを有する磁界結合インタフェースＩＣを介して、前記マイクロコンピュータと無線通信を行い、
前記マイクロコンピュータは第１コイルに接続する第１送受信回路と第１送受信回路に磁界結合による通信条件を設定する第１制御回路の動作を介して前記デバッガと無線通信を行う請求項１記載のシステムデバッグ方法。
【請求項３】
前記マイクロコンピュータは当該マイクロコンピュータを構成する半導体集積回路チップの導電層に形成された第１コイルを用いて前記無線通信を行う請求項２記載のシステムデバッグ方法。
【請求項４】
前記第１コイルは前記半導体集積回路チップのコーナー部分に配置されている請求項３記載のシステムデバッグ方法。
【請求項５】
前記マイクロコンピュータはパッケージの内部で半導体集積回路チップ外に形成された第１コイルを用いて前記無線通信を行う請求項２記載のシステムデバッグ方法。
【請求項６】
前記デバッガは、前記磁界結合インタフェースＩＣが搭載され且つ搭載された磁界結合インタフェースＩＣをデバッガに接続するインタフェース配線が設けられたインタフェース用フレキシブル基板に形成された第２コイルを用いて前記無線通信を行う請求項２記載のシステムデバッグ方法。
【請求項７】
前記デバッガは前記磁界結合インタフェースＩＣを形成する半導体集積回路チップの導電層に形成された第２コイルを用いて前記無線通信を行う請求項２記載のシステムデバッグ方法。
【請求項８】
送信コイルと受信コイルに個別化された第１コイルと、送信コイルと受信コイルに個別化された第２コイルとを用いて前記無線通信を行う請求項２記載のシステムデバッグ方法。
【請求項９】
クロック送信、データ送信及びデータ受信用に個別化された第１コイルと、クロック受信、データ送信及びデータ受信用に個別化された第２コイルとを用いて前記無線通信を行う請求項８記載のシステムデバッグ方法。
【請求項１０】
データ送信及びデータ受信用に個別化された第１コイルと、データ送信及びデータ受信用に個別化された第２コイルとを用いて前記無線通信を行う請求項８記載のシステムデバッグ方法。
【請求項１１】
クロック送信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離はクロック送信用コイルとの間が最大とされる請求項９記載のシステムデバッグ方法。
【請求項１２】
前記第１制御回路は前記通信条件として前記第１送受信回路における受信アンプの差動出力に対するオフセット調整の結果を設定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信アンプの差動出力に対するオフセット調整の結果を設定する請求項２記載のシステムデバッグ方法。
【請求項１３】
前記第１制御回路は前記通信条件として前記第１送受信回路における受信アンプの出力に対する判定タイミング調整の結果を設定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信アンプの出力に対する判定タイミング調整の結果を設定する請求項２記載のシステムデバッグ方法。
【請求項１４】
前記無線通信をクロック同期で行うとき、前記第１送受信回路はクロック信号を送信し、
前記第２制御回路は前記通信条件として前記第２送受信回路における受信クロック信号の論理値を判定するコンパレータによる判定信号振幅の強度を測定する請求項２記載のシステムデバッグ方法。
【請求項１５】
前記無線通信をクロック信号を用いずに非同期で行うとき、前記第１制御回路は前記通信条件として前記第１送受信回路における受信信号の論理値を判定するコンパレータによる判定信号振幅の強度を測定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信信号の論理値を判定するコンパレータによる判定信号振幅の強度を測定する請求項２記載のシステムデバッグ方法。
【請求項１６】
判定信号振幅の強度を測定は前記コンパレータのヒステリシス特性を徐々に大きくしながらコンパレータの出力パルスがクロックを再生できるか否かを計測し、その境界におけるヒステリシス特性値によって振幅の強度を判定することによって行う請求項１４又は１５記載のシステムデバッグ方法。
【請求項１７】
前記マイクロコンピュータと前記デバッガは、相互に一方から他方に送信した所定のデータが他方において認識できることを条件に通信の確立を認識する請求項１記載のシステムデバッグ方法。
【請求項１８】
システムデバッグを支援するためのデバッグ支援回路を有するマイクロコンピュータに接続して当該マイクロコンピュータが制御するターゲットシステムのシステムデバッグに用いるシステムデバッグ装置であって、
前記マイクロコンピュータが有する第１コイルに対向して磁界結合可能な第２コイルと、第２コイルに接続するデバッガとを有し、デバッガは前記磁界結合により前記マイクロコンピュータとパルス伝送方式による無線通信を行うシステムデバッグ装置。
【請求項１９】
一方において第２コイルに接続し他方においてデバッガに接続する送受信回路と、前記デバッガに接続し前記送受信回路に磁界結合による通信条件を設定する制御回路とを有する磁界結合インタフェースＩＣを有する請求項１８記載のシステムデバッグ装置。
【請求項２０】
磁界結合インタフェースＩＣが搭載され、搭載された磁界結合インタフェースＩＣをデバッガに接続するインタフェース配線が形成されたインタフェース用フレキシブル基板を有する請求項１９記載のシステムデバッグ装置。
【請求項２１】
前記第２コイルは前記インタフェース用フレキシブル基板に形成されている請求項２０記載のシステムデバッグ装置。
【請求項２２】
前記第２のコイルは前記磁界結合インタフェースＩＣを形成する半導体集積回路チップの導電層に形成されている請求項２０記載のシステムデバッグ装置。
【請求項２３】
前記インタフェース用フレキシブル基板の先端部は、前記マイクロコンピュータのパッケージの平面形状に相関する平面形状を有する請求項２０記載のシステムデバッグ装置。
【請求項２４】
前記第２コイルは送信コイルと受信コイルに個別化されて形成されている請求項１９記載のシステムデバッグ装置。
【請求項２５】
前記第２コイルはクロック受信、データ送信及びデータ受信用に個別化されて形成されている請求項２４記載のシステムデバッグ装置。
【請求項２６】
クロック受信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離はクロック受信用コイルとの間が最大とされる請求項２５記載のシステムデバッグ装置。
【請求項２７】
前記制御回路は前記通信条件として前記送受信回路における受信アンプの差動出力に対するオフセット調整の結果を設定する請求項１９記載のシステムデバッグ装置。
【請求項２８】
前記制御回路は前記通信条件として前記送受信回路における受信アンプの出力に対する判定タイミングの調整結果を設定する請求項１９記載のシステムデバッグ装置。
【請求項２９】
前記制御回路は前記通信条件として前記送受信回路における受信信号の論理値を判定するコンパレータによる判定信号振幅の強度を測定する請求項１９記載のシステムデバッグ装置。
【請求項３０】
前記判定信号振幅の強度を測定は前記コンパレータのヒステリシス特性を徐々に大きくしながらコンパレータの出力パルスがクロックを再生できるか否かを計測し、その境界におけるヒステリシス特性値によって振幅の強度を判定することによって行う請求項２９記載のシステムデバッグ装置。
【請求項３１】
命令を実行する中央演算処理装置と、前記中央演算処理装置に接続してシステムデバッグを支援するためのデバッグ支援回路と、前記デバッグ支援回路に接続して外部と無線通信を行う無線通信インタフェース回路とを有するマイクロコンピュータであって、
前記無線通信インタフェース回路は、コイルを用いた磁界結合によりパルス伝送方式で無線通信を行う送受信回路と、前記送受信回路に通信条件を設定する制御回路とを有し、
前記制御回路は、マイクロコンピュータの初期化動作において、前記通信条件を設定して、送受信回路から外部に送信した信号に対する応答を認識することにより、前記送受信回路を用いて外部に初期化完了を通知し、
前記中央演算処理装置は前記送受信回路からの指示を待って動作を開始するマイクロコンピュータ。
【請求項３２】
前記送受信回路は、送信用コイルを駆動する送信ドライバと、受信用コイルに流れる電流を増幅する受信アンプと、前記受信アンプによる受信信号の論理値を判定するコンパレータとを有する請求項３１記載のマイクロコンピュータ。
【請求項３３】
前記制御回路は前記通信条件として前記受信アンプの差動出力に対するオフセット調整の結果を設定する請求項３２記載のマイクロコンピュータ。
【請求項３４】
前記制御回路は前記通信条件として前記受信アンプの出力に対する判定タイミングの調整結果を設定する請求項３２記載のマイクロコンピュータ。
【請求項３５】
前記制御回路は前記通信条件として前記コンパレータによる判定信号振幅の強度を測定する請求項３２記載のマイクロコンピュータ。
【請求項３６】
判定信号振幅の強度測定は、前記コンパレータのヒステリシス特性を徐々に大きくしながらコンパレータの出力パルスがクロックを再生できるか否かを計測し、その境界におけるヒステリシス特性値によって振幅の強度を判定することによって行う請求項３５記載のマイクロコンピュータ。
【請求項３７】
前記コイルは前記マイクロコンピュータが形成される半導体集積回路チップの導電層に形成され、クロック受信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離はクロック受信用コイルとの間が最大とされる請求項３１記載のマイクロコンピュータ。
【請求項３８】
前記コイルは前記マイクロコンピュータが形成される半導体集積回路チップの導電層に形成され、前記コイルは半導体集積回路チップのコーナー部分に配置されている請求項３１記載のマイクロコンピュータ
【請求項３９】
前記コイルは前記マイクロコンピュータのパッケージの内部で其の半導体集積回路チップ外に形成されている請求項３１記載のマイクロコンピュータ。
【請求項４０】
ホストインタフェース端子と、一方において前記ホストインタフェース端子に接続され他方においてコイルに接続され前記コイルを用いた磁界結合によりパルス伝送方式で無線通信を行う送受信回路とを有し、
前記送受信回路に通信条件を設定する制御回路は、初期化動作において、前記通信条件を設定して、コイルを介して送受信回路から受診した信号に対する判定の正否と、コイルを介して送受信機から送信した信号に対する応答の正否とをホストインタフェース端子から参照可能にする無線通信インタフェースＩＣ。
【請求項４１】
マイクロコンピュータをホスト装置により制御するためのインタフェース方法であって、
前記マイクロコンピュータとホスト装置との間で、マイクロコンピュータが有する第１コイルとホスト装置に接続された第２コイルとの磁界結合によるパルス伝送方式によって無線通信を行うとき、マイクロコンピュータはその初期化動作において前記無線通信の通信条件を設定する処理を行ない、前記マイクロコンピュータがホスト装置との通信を確立したとき、マイクロコンピュータはホスト装置からの制御を待ち、ホスト装置は前記通信の確立を確認するのを待って前記無線通信によるマイクロコンピュータの制御に移行するインタフェース方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コイルの磁界結合を用いるインタフェース技術、特に密着型の非接触インタフェース技術に関し、例えばデバッガによりターゲットシステムを評価するシステムデバッグ等に適用して有効な技術に関する。
【背景技術】
【０００２】
システムデバッグを行うためのデバッガとターゲットシステムとのインタフェース技術にはケーブルを用いた有線通信インタフェースの他に、無線通信を用いた無線通信インタフェースがある。特許文献１には、非接触インタフェースを有するＩＣカード用のマイクロコンピュータのデバッグを行うのにアンテナコイルを有するインタフェースケーブルと、ＩＣカードリーダとを無線通信でインタフェースする技術について記載される。特許文献２，３にはデバッガに接続されるターゲットマイクロコンピュータに無線通信インタフェース回路を搭載し、無線通信を用いてシステムデバッグを可能にする技術について記載がある。システムデバッグに無線通信インタフェースを用いることにより、ターゲットシステムとマイクロコンピュータとの接続端子を評価に専用化することなくターゲットシステムの評価を行うことができる。【０００３】
また、非接触ＩＣカードの無線通信方式にはISO/IEC10536で規定される電磁結合による密着型、ISO/IEC14443で規定される電磁誘導による近接型などがある。これら規格の非接触インタフェースは搬送波を用いた複雑な変調を行うことによって情報を伝達するものである。【０００４】
【特許文献１】特開２００３−５９９４号公報
【特許文献２】特開２００５−１８２２０９号公報
【特許文献３】特開２００５−１８７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＩＣカードの無線通信インタフェースは、通信距離が数ミリメートルの密着型であっても、ＩＣカードの性質上、セキュリティーの確保という観点よりＰＳＫ（Phase  Shift  Keying）等で変調された情報の伝達を行うようになっている。この点は最大通信距離が数１０センチメートルの近接型と同様である。また、上記特許文献に代表される従来のシステムデバッグに用いられる無線通信インタフェースも搬送波を用いた複雑な変調を介して情報伝達を行っている。【０００６】
しかしながら、システムデバッグの場合は、確保すべきセキュリティー性はＩＣカードの場合よりも低い場合が多い。しかも、システムデバッグは専らターゲットシステムの開発段階で必要にされ、開発後は殆ど必要とされない。特に、最近は、システムデバッグ専用のマイクロコンピュータ（評価用チップ）を提供せず、ターゲットシステムで実際に用いられるマイクロコンピュータ（実チップ）にデバッグ支援機能を搭載することが主流になってきている。したがって、開発段階だけに用いられるデバッグ用のインタフェース回路についてもコスト面より物理的な規模若しくはチップ占有面積は小さいことが望まれる。この意味において、システムデバッグのための非接触インタフェースには大きなアンテナや変復調のための大規模な回路を必要とせず且つ低消費電力であることに優位性のあることが本発明者によって見出された。すなわち、通信距離が長ければ電力消費が大きくなり、大きなアンテナが必要になる。大きなアンテナが必要になれば、これをチップ若しくはパッケージに搭載するときの自由度が低くなる。搬送波のパラメータ（位相、周波数、又は振幅等）を情報信号に応じて変化させる変調を行う場合には、搬送波には比較的高い周波数信号が必要になり、高度なアナログ設計技術が必要になり、回路規模が著しく増大し、大幅に電力消費が増大する。しかも高度なアナログ技術を要する場合には、プロセステクノロジが異なるたびに非接触インタフェース回路の再設計が必要となり開発コストも上昇する。さらに、マイクロコンピュータの内部状態に応じて無線通信の通信レートを変更することが難しい。例えば低消費電力状態に遷移したとき、マイクロコンピュータ内部のトレース情報を無線通信インタフェースからデバッガに供給する場合、トレースすべき情報生成の動作周波数が低くなったとき、これに応じて無線通信インタフェースの搬送波の周波数も低くすることは難しい。【０００７】
本発明の目的は、大きなアンテナや変復調のための大規模な回路を必要とせずにシステムデバッグ等のための非接触インタフェースを行うことができる技術を提供することにある。【０００８】
本発明の別の目的は、システムデバッグ等に用いる非接触インタフェースのためのコストを低減することができる技術を提供することにある。【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。【００１１】
すなわち、デバッグ支援回路を備えたマイクロコンピュータとデバッガとの間の無線通信に、前記マイクロコンピュータが有する第１コイルと前記デバッガに接続された第２コイルとを対向させた磁界結合によるパルス伝送方式を採用する。無線通信を行うときは、マイクロコンピュータ其の初期化動作において前記無線通信の通信条件を設定し、前記マイクロコンピュータが前記デバッガとの通信を確立したとき前記デバッガからの制御を待ち、前記デバッガは前記通信の確立を確認するのを待って前記無線通信による前記マイクロコンピュータの制御に移行する。【００１２】
磁界結合によるパルス伝送方式を採用することにより、物理的規模の小さな低コストの無線通信が実現される。マイクロコンピュータは自立的に通信条件の設定を行った後はデバッガからの制御に従ってシステムデバッグのための制御動作を行うことができる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００１４】
すなわち、大きなアンテナや変復調のための大規模な回路を必要とせずにシステムデバッグ等のための非接触インタフェースを行うことができる。【００１５】
システムデバッグ等に用いる非接触インタフェースのためのコストを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明に係るシステムデバッグ方法を適用可能な全体的なシステム構成図である。
【図２】図２はマイクロコンピュータの無線通信インタフェース回路の動作電源と、磁界結合インタフェースＩＣの動作電源について例示する説明図である。
【図３】図３はプローブの平面構成とプローブをマイクロコンピュータに接着したときの縦断面構造図である。
【図４】図４はプローブの先端部分を交換部品とする場合の概念図である。
【図５】図５は磁界結合インタフェースＩＣの半導体集積回路チップ上にコイルを形成したときの縦断面構造図である。
【図６】図６はマイクロコンピュータが保有する無線通信インタフェース回路の具体例を示す回路図である。
【図７】図７はクロック送信ドライバおよびクロック送信コイルによる具体的な回路構成図である。
【図８】図８はコイルに流れる電流波形（Ｉｃ）とクロック信号の波形図である。
【図９】図９は図６のコンパレータの入力におけるオフセット自動調整方法の概略を例示する説明図である。
【図１０】図１０はオフセット自動調整方法の処理フローである。
【図１１】図１１はオフセットがない場合のオフセット調整レジスタ値と検出値ＲＸＤとの関係を示す説明図である。
【図１２】図１２は正のオフセットがある場合のオフセット調整レジスタ値と検出値ＲＸＤとの関係を示す説明図である。
【図１３】図１３は判定タイミング自動調整方法の概略を例示する説明図である。
【図１４】図１４は判定タイミング自動調整方法の処理フローである。
【図１５】図１５はタイミング調整動作の波形図である。
【図１６】図１６は磁界結合インタフェースの具体例を示す回路図である。
【図１７】図１７は再生クロック信号の信号振幅強度測定方法の概略を示す説明図である。
【図１８】図１８は再生クロック信号の信号振幅強度測定方法の処理フローである。
【図１９】図１９はヒステリシスコンパレータにおけるヒステリシスの大小とその出力との関係を例示する説明図である。
【図２０】図２０は再生クロック信号の信号振幅強度測定動作のタイミングチャートである。
【図２１】図２１はシステム起動時の通信路確立手順を例示するフローチャートである。
【図２２】図２２はマイクロコンピュータが保有する無線通信インタフェース回路の別の例を示す回路図である。
【図２３】図２３は磁界結合インタフェースＩＣの別の例を示す回路図である。
【図２４】図２４は図２２の無線通信インタフェース回路と図２３の磁界結合インタフェースとの間の非同期通信を用いたシステム起動時の各種処理手順を例示するフローチャートである。
【図２５】図２５はパッケージタイプがＳＯＰ、ＳＳＯＰ、ＤＩＰの場合におけるコイル配置の第１の例を示す平面図である。
【図２６】図２６はパッケージタイプがＳＯＰ、ＳＳＯＰ、ＤＩＰの場合におけるコイル配置の第２の例を示す平面図である。
【図２７】図２７はパッケージタイプがＱＦＰ、ＱＦＮの場合におけるコイル配置の第１の例を示す平面図である。
【図２８】図２８はパッケージタイプがＱＦＰ、ＱＦＮの場合におけるコイル配置の第２の例を示す平面図である。
【図２９】図２９はパッケージタイプがＱＦＰ、ＱＦＮの場合におけるコイル配置の第３の例を示す平面図である。
【図３０】図３０はパッケージタイプがＢＧＡの場合におけるコイル配置の例を示す平面図である。
【図３１】図３１は図３のプローブの先端部におけるコイルの具体的なパターンを例示する平面図である。
【図３２】図３２はマイクロコンピュータが備えるコイルの具体的なパターンを例示する平面図である。
【符号の説明】
【００１７】
１  ホストコンピュータ（ＨＯＳＴ）
２  インタフェースケーブル
３  でデバッガ（ＤＢＧ）
５  プローブ
５ＴＯＰ  プローブ５の先端部
７  磁界結合インタフェースＩＣ（ＩＦＩＣ）
８  無線通信インタフェース用のコイル（第２コイル）
１２  ターゲットシステム（ＴＧＴＳ）
１３  マイクロコンピュータ（ＭＣＵ）
１４  無線通信インタフェース用のコイル（第１コイル）
１７  デバッグ支援回路(ＤＢＧＳ)
１８  中央演算処理装置（ＣＰＵ）
２４  無線通信インタフェース回路
１６  送受信回路（ＸＤＣＲ＿Ｍ）
２７  制御回路（ＣＮＴ＿Ｍ）
３０  送受信回路（ＸＤＣＲ＿Ｄ）
３１  制御回路（ＣＮＴ＿Ｄ）
ＭＤｉ  モード端子
【発明を実施するための最良の形態】
【００１８】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。【００１９】
〔１〕《システムデバッグ方法》
システムデバッグを支援するためのデバッグ支援回路（１７）を有するマイクロコンピュータ（１３）をデバッガ（３）により制御するシステムデバッグ方法は、前記マイクロコンピュータと前記デバッガとの間で、前記マイクロコンピュータが有する第１コイル（１４）と前記デバッガに接続された第２コイル（８）とを対向させた磁界結合によるパルス伝送方式によって無線通信を行う。この無線通信を行うとき、マイクロコンピュータはその初期化動作において前記無線通信の通信条件を設定する処理を行ない（ＳＭ２，ＳＭ３，ＳＭ６）、前記マイクロコンピュータが前記デバッガとの通信を確立したとき、前記マイクロコンピュータは前記デバッグ支援回路を介する前記デバッガからの制御を待ち（ＳＭ９）、前記デバッガは前記通信の確立を確認するのを待って前記無線通信による前記マイクロコンピュータの制御に移行する（ＳＤ１１）。パルス伝送方式とは例えばパルス電圧の極性によって情報伝達を行うことである。上記のように、磁界結合によるパルス伝送方式を採用するから、無線通信に大規模な変調および復調回路を要せず、大きなアンテナを用いることも必要ない。パルス伝送方式を採用することにより、マイクロコンピュータの動作モードに応じて動作周波数が変化されたとき、伝達すべき情報それ自体である伝送パルスの周波数変化に容易に対応することができる。変調を行って無線通信を行う場合にはマイクロコンピュータの動作基準クロック周波数の変化に対応するには搬送波の周波数を可変可能にしなければならず、回路規模が増大し、また、そうしなければ、低低消費電力状態でシステムデバッグを行うことが不可能になる。したがって、磁界結合によるパルス伝送方式の採用により、物理的規模の小さな低コストの無線通信が実現される。更に、マイクロコンピュータはパワーオン等によって指示される初期化動作において自立的に通信条件の設定を行った後はデバッガからの制御に従ってシステムデバッグのための制御動作を行うことができる。【００２０】
一つの具体的な形態として、前記デバッガは、一方において第２コイルに接続し他方においてデバッガに接続する第２送受信回路（３０）と、前記デバッガに接続し前記第２送受信回路に磁界結合による通信条件を設定する第２制御回路（３１）とを有する磁界結合インタフェースＩＣ（７）を介して、前記マイクロコンピュータと無線通信を行う。前記マイクロコンピュータは第１コイルに接続する第１送受信回路（２６）と第１送受信回路に磁界結合による通信条件を設定する第１制御回路（２７）の動作を介して前記デバッガと無線通信を行う。デバッガとマイクロコンピュータとの間の無線通信が確立していない段階でデバッガ側の無線通信機能とマイクロコンピュータ側の無線通信機能の通信条件を夫々設定することができる。【００２１】
更に具体的な形態として、前記マイクロコンピュータは当該マイクロコンピュータを構成する半導体集積回路チップの導電層に形成された第１コイルを用いて前記無線通信を行う。大きなアンテナコイルが必要ないので半導体集積回路チップにそれを形成でき、デバッグ時だけに必要なデバッグ支援回路のためのアンテナ外付け用の外部端子を不要にすることができる。また、前記第１コイルを前記半導体集積回路チップのコーナー部分に配置すれば、第1コイルとボンディングワイヤとの重なりが少なくなり、相互間の不所望な誘導を抑制することができる。前記第１コイルはマイクロコンピュータのパッケージ内部で半導体集積回路チップ外に形成されていてもよい。【００２２】
また、前記デバッガは、前記磁界結合インタフェースＩＣが搭載され且つ搭載された磁界結合インタフェースＩＣをデバッガに接続するインタフェース配線が形成されたインタフェース用フレキシブル基板に形成された第２コイルを用いて前記無線通信を行う。或いは、前記デバッガは前記磁界結合インタフェースＩＣを形成する半導体集積回路チップ上の導電層に形成された第２コイルを用いて前記無線通信を行う。何れにしても、デバッガ側の無線通信インタフェース機能をインタフェース用フレキシブル基板に搭載することにより、デバッガそれ自体は無線通信インタフェースによるシステムデバッグと有線通信インタフェースによるシステムデバッグの何れにも容易に対応可能になる。【００２３】
別の具体的な形態として、送信コイルと受信コイルに個別化された第１コイルと、送信コイルと受信コイルに個別化された第２コイルとを用いて前記無線通信を行う。送受信にコイルを兼用するよりも通信制御が簡単になり、送信と受信を並行化できるため通信レートを上げることが可能となる。例えば、クロック送信、データ送信及びデータ受信用に個別化された第１コイル（１４_ＣＬＫ、１４_ＴＸＤ、１４_ＲＸＤ）と、クロック受信、データ送信及びデータ受信用に個別化された第２コイル（８_ＣＬＫ、８_ＴＸＤ、８_ＲＸＤ）とを用いて前記無線通信を行う。これによりクロック同期の無線通信が可能である。更に、同期クロックの送信元はマイクロコンピュータであるから、マイクロコンピュータそれ自体の動作クロック周波数がマイクロコンピュータの動作モードに応じて変化されたときにデバッガ側との無線通信インタフェースの同期クロック周波数をマイクロコンピュータの動作モードに合わせることが容易であり、マイクロコンピュータの内部状態をトレースするデバッグ動作等の制御が容易になる。別の例として、非同期通信を行う場合には、データ送信及びデータ受信用に個別化された第１コイル（１４_ＴＸＤ、１４＿ＲＸＤ）と、データ送信及びデータ受信用に個別化された第２コイル（８_ＴＸＤ、８_ＲＸＤ）とを用いればよい。【００２４】
前記クロック送信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離はクロック送信用コイルとの間が最大とされるようにすることが望ましい。クロック送信はデータの送信又はデータ受信の何れとも常に並行するから、相互間の誘導によってクロック波形が不所望に歪む虞を未然に防止するのに好都合である。半導体集積回路チップのボンディングワイヤとの不所望な誘導の抑制を考慮するなら、コイルは、電源端子、グランド端子又はモード端子等のようにレベルが一定の信号端子に接続するボンディングワイヤの近傍に配置するのがよい。【００２５】
別の具体的な形態として、前記第１制御回路は前記通信条件として前記第１送受信回路における受信アンプ（４４）の差動出力に対するオフセット調整の結果を設定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信アンプ（５６，５９）の差動出力に対するオフセット調整の結果を設定する。アンプのオフセット調整により無線通信の信頼性が向上される。【００２６】
また、前記第１制御回路は前記通信条件として前記第１送受信回路における受信アンプの出力に対する判定タイミング調整の結果を設定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信アンプの出力に対する判定タイミング調整の結果を設定する。デバッガ側とマイクロコンピュータ側の双方においてクロック同期の受信動作を共通のクロック信号を用いて容易に実現することが可能になる。【００２７】
また、前記無線通信をクロック同期で行うとき、前記第１送受信回路はクロック信号を送信し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信クロック信号の論理値を判定するコンパレータ（５５）による判定信号振幅の強度を測定する。磁界結合による受信波形は減衰波形となり、振幅の大小を判定する閾値を適当に設定することによって受信されたクロック波形を再生することが可能になる。【００２８】
また、前記無線通信をクロック信号を用いずに非同期で行うとき、前記第１制御回路は前記通信条件として前記第１送受信回路における受信信号の論理値を判定するコンパレータ（４４_Ａ）による判定信号振幅の強度を測定し、前記第２制御回路は前記通信条件として前記第２送受信回路における受信信号の論理値を判定するコンパレータ（５７_Ｂ）による判定信号振幅の強度を測定する。受信された信号波形の再生が可能になる。【００２９】
判定信号振幅の強度測定は、例えば、前記コンパレータのヒステリシス特性を徐々に大きくしながらコンパレータの出力パルスがクロックを再生できるか否かを計測し、その境界におけるヒステリシス特性値によって振幅の強度を判定することによって行うことができる。例えば、クロックが再生できるか否かを判定する方法として、コンパレータの出力波形のデューティーの値を計測することで可能である。【００３０】
別の具体的な形態として、前記マイクロコンピュータと前記デバッガは、相互に一方から他方に送信した所定のデータが他方において認識できることを条件に通信の確立を認識する。通信確立の可否を容易に認識することができる。【００３１】
〔２〕《システムデバッグ装置》
システムバッグ装置は、システムデバッグを支援するためのデバッグ支援回路（２４）を有するマイクロコンピュータ（１３）に接続して当該マイクロコンピュータが制御するターゲットシステム（１２）のシステムデバッグに用いるシステムである。このシステムバッグ装置は、前記マイクロコンピュータが有する第１コイル（１４）に対向して磁界結合可能な第２コイルと、第２コイル（８）に接続するデバッガ（３）とを有し、デバッガは前記磁界結合により前記マイクロコンピュータとパルス伝送方式による無線通信を行う。磁界結合によるパルス伝送方式の採用により、物理的規模の小さな低コストの無線通信が実現される。【００３２】
一つの具体的な形態として、一方において第２コイルに接続し他方においてデバッガに接続する送受信回路（３０）と、前記デバッガに接続し前記送受信回路に磁界結合による通信条件を設定する制御回路（３１とを有する磁界結合インタフェースＩＣ（７）を有する。デバッガそれ自体が磁界結合によるパルス伝送方式による無線通信インタフェース機能を備えることを要せず、有線通信と同じデバッガを用いることが可能である。例えば、磁界結合インタフェースＩＣが搭載され、搭載された磁界結合インタフェースＩＣをデバッガに接続するインタフェース配線が形成されたインタフェース用フレキシブル基板（５）を用いれば良い。前記第２コイルは前記インタフェース用フレキシブル基板に形成してもよいし、或いは、前記磁界結合インタフェースＩＣを形成する半導体集積回路チップの導電層に形成してもよい。【００３３】
更に具体的な形態として、前記インタフェース用フレキシブル基板の先端部（５ＴＯＰ）は、前記マイクロコンピュータのパッケージの平面形状に相関する平面形状を有する。前記インタフェース用フレキシブル基板の先端部の形状に沿ってマイクロコンピュータのパッケージを着脱可能に固定するだけで、磁界結合させるべき第１コイルと第２コイルとを対向させるための位置決め可能にすることができる。【００３４】
デバッグ装置においても、上述と同様に、前記第２コイルを送信コイルと受信コイルに個別化する構成、前記第２コイルをクロック受信、データ送信及びデータ受信用に個別化する構成を採用してよい。また、前記通信条件として、受信アンプの差動出力に対するオフセット調整の結果を設定する構成、前記送受信回路における受信アンプの出力に対する判定タイミングの調整結果を設定する構成、或いは前記送受信回路における受信信号の論理値を判定するコンパレータによる判定信号振幅の強度を測定する構成を採用してよい。【００３５】
〔３〕《マイクロコンピュータ》
マイクロコンピュータは、命令を実行する中央演算処理装置(１８)と、前記中央演算処理装置に接続してシステムデバッグを支援するためのデバッグ支援回路(１７)と、前記デバッグ支援回路に接続して外部と無線通信を行う無線通信インタフェース回路(２４)とを有する。前記無線通信インタフェース回路は、コイルを用いた磁界結合によりパルス伝送方式で無線通信を行う送受信回路(２６)と、前記送受信回路に通信条件を設定する制御回路(２７)とを有する。前記制御回路は、マイクロコンピュータの初期化動作において、前記通信条件を設定して（ＳＭ２，ＳＭ３，ＳＭ６）、送受信回路から外部に送信した信号に対する応答を認識する(ＳＭ６)ことにより、前記送受信回路を用いて外部に初期化完了を通知する(ＳＭ８)。中央演算処理装置は前記送受信回路からの指示を待って動作を開始する。磁界結合によるパルス伝送方式を採用するから、物理的規模の小さな低コストの無線通信が実現される。更に、マイクロコンピュータはパワーオン等によって指示される初期化動作において自立的に通信条件の設定を行った後はデバッガからの制御に従ってシステムデバッグのための制御動作を行うことができる。【００３６】
一つの具体的な形態として、前記送受信回路は、送信用コイルを駆動する送信ドライバと、受信用コイルに流れる電流を増幅する受信アンプと、前記受信アンプによる受信信号の論理値を判定するコンパレータとを有する。上記同様に、前記制御回路は前記通信条件として、受信アンプの差動出力に対するオフセット調整、受信アンプの出力に対する判定タイミングの調整、又はコンパレータによる判定信号振幅の強度の測定を行ってよい。また、上記同様に前記マイクロコンピュータが形成される半導体集積回路チップ上の導電層に、クロック受信、データ送信及びデータ受信用に個別化されたコイルを形成し、そのコイル間距離をクロック受信用コイルとの間が最大となるように設定し、或いは、前記コイルを半導体集積回路チップのコーナー部分に配置するようにしてよい。前記第１コイルはマイクロコンピュータのパッケージ内部で半導体集積回路チップ外に形成されていてもよい。【００３７】
〔４〕《無線通信インタフェースＩＣ》
無線通信インタフェースＩＣは、ホストインタフェース端子と、一方において前記ホストインタフェース端子に接続され他方においてコイルに接続され前記コイルを用いた磁界結合によりパルス伝送方式で無線通信を行う送受信回路とを有する。前記送受信回路に通信条件を設定する制御回路は、初期化動作において、前記通信条件を設定して、コイルを介して送受信回路から受診した信号に対する判定の正否と、コイルを介して送受信機から送信した信号に対する応答の正否とをホストインタフェース端子から参照可能にする。デバッガ、テスタ又はＥＰＲＯＭライタ等のホスト装置がマイクロコンピュータ等のターゲットデバイスを無線通信で制御するのに磁界結合によるパルス伝送方式を採用するとき、無線通信インタフェースＩＣを用いることにより、ホスト装置側の無線通信インタフェースを容易に実現することができる。【００３８】
〔５〕《インタフェース方法》
ホスト装置がマイクロコンピュータを制御するためのインタフェース方法は、前記マイクロコンピュータとホスト装置との間で、マイクロコンピュータが有する第１コイルとホスト装置に接続された第２コイルとの磁界結合によるパルス伝送方式によって無線通信を行う。このとき、マイクロコンピュータはその初期化動作において前記無線通信の通信条件を設定する処理を行ない、前記マイクロコンピュータがホスト装置との通信を確立したとき、マイクロコンピュータはホスト装置からの制御を待ち、ホスト装置は前記通信の確立を確認するのを待って前記無線通信によるマイクロコンピュータの制御に移行する。これによれば、磁界結合によるパルス伝送方式を採用するから、物理的規模の小さな低コストの無線通信が実現される。更に、マイクロコンピュータはパワーオン等によって指示される初期化動作において自立的に通信条件の設定を行った後は、デバッガ、テスタ又はＥＰＲＯＭライタ等のホスト装置からの指示に従った制御動作を行うことができる。【００３９】
２．実施の形態の説明
次に、実施の形態について更に詳述する。【００４０】
図１には本発明に係るシステムデバッグ方法を適用可能な全体的なシステム構成を例示する。パーソナルコンピュータ等のホストコンピュータ（ＨＯＳＴ）１はインタフェースケーブル２でデバッガ（ＤＢＧ）３に結合され、デバッガ３はデバッガケーブル４を介してプローブ５のコネクタ６に結合される。プローブ５は磁界結合インタフェースＩＣ（ＩＦＩＣ）７と無線通信インタフェース用のコイル（第２コイル）８が搭載されて、インタフェース用フレキシブル基板から成る。磁界結合インタフェースＩＣ７は一方においてインタフェース配線９でコネクタ６に結合され、磁界結合インタフェースＩＣ７は他方においてインタフェース配線１０でコイル８に接続される。インタフェース用フレキシブル基板の母材は例えば樹脂である。【００４１】
システムデバッグ対象とされるターゲットシステム（ＴＧＴＳ）１２はマイクロコンピュータ（ＭＣＵ）１３を有し、マイクロコンピュータ１３は無線通信インタフェース用のコイル（第１コイル）１４を有する。前記マイクロコンピュータ１３と前記デバッガ３との間では、前記マイクロコンピュータ１３が有するコイル１４と前記デバッガ３に接続されたコイル８とを対向させた磁界結合によるパルス伝送方式によって無線通信を行う。【００４２】
マイクロコンピュータ１３はシステムデバッグを支援するためのデバッグ支援回路(ＤＢＧＳ)１７、中央演算処理装置（ＣＰＵ）１８、ＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ(リード・オンリ・メモリ)等のメモリ(ＭＲＹ)１９、入出力ポート（ＰＲＴ）２０、及びその他の周辺回路（ＰＲＰＨ）２１を有し、それら回路モジュールは代表的に示された内部バス２２に共通接続される。ＣＰＵ１８は例えばメモリ１９が保有するプログラムに従って命令をフェッチし、フェッチした命令を解読し、その結果に従ってオペランドアクセスや演算処理等を行って、命令で指示されたデータ処理を行なう。デバッグ支援回路１７は前記コイル１４を備えた無線通信インタフェース回路（ＷＲＬＳ）２４を用いてデバッガ側とインタフェース可能にされる。デバッグ支援回路１７は、特に制限されないが、デバッガからの指示に従ったブレークポイント制御、トレースポイント制御、及びブレーク割り込み状態におけるデバッガとのインタフェース制御等に用いられる。【００４３】
図１に概略的な構成が示されたマイクロコンピュータ１３の無線通信インタフェース回路２４は前記コイル１４の他に、これに接続する送受信回路（ＸＤＣＲ＿Ｍ）２６と、送受信回路２６に磁界結合による通信条件を設定する制御回路（ＣＮＴ＿Ｍ）２７を有する。制御回路２７はＣＰＵ１８の制御を受ける。ここでは３個のコイル１４が例示されている。図１に概略的な構成が示された磁界結合インタフェースＩＣ７は、一方においてコイル８に接続し他方においてデバッガ３に接続する送受信回路（ＸＤＣＲ＿Ｄ）３０と、前記デバッガ３に接続し前記送受信回路３０に磁界結合による通信条件を設定する制御回路（ＣＮＴ＿Ｄ）３１とを有する。制御回路３１はデバッガ３の制御を受ける。ここでは３個のコイル８が例示されている。【００４４】
マイクロコンピュータ１３は複数の動作モードを有し、例えばデバッグモードと実モードに大別される。実モードはマイクロコンピュータ１３の本来の動作モードであり、リセット例外処理の後にマイクロコンピュータ１３が制御するシステム上の決まった番地から命令実行を開始し、デバッグ支援回路１７の動作が停止される動作モードである。デバッグモードは、デバッグ支援回路１７が動作可能にされ、リセット例外処理の後にマイクロコンピュータ１３は上記システム上の決まった番地から命令実行を開始せず、デバッガ３からの指示に従って命令実行を開始する動作モードである。実モードはメモリ空間の多少や異なる低消費電力状態に応じて更に複数の動作モードに分割される場合が多い。図１においてＭＤｉはデバッグモードか実モードかを指示する１ビットの端子とみなされるモード端子を意味する。その他の信号端子及び電源端子の図示は省略してある。【００４５】
図２にはマイクロコンピュータ１３の無線通信インタフェース回路２４の動作電源と、磁界結合インタフェースＩＣ７の動作電源について示される。無線通信インタフェース回路２４と磁界結合インタフェースＩＣ７との間の無線通信において、無線通信インタフェース回路２４の動作電源はターゲットシステム１２からマイクロコンピュータ１３に供給される動作電源電圧ＶＤＤで賄われる。磁界結合インタフェースＩＣ７の動作電源はデバッガ３から供給される動作電源電圧ＶＣＣ及びその降圧電源電圧ＶＣＣ１で賄われる。要するに、ここでの無線通信では近接型の非接触インタフェースのように無線インタフェース信号の全波整流等による非接触電力伝送機能を必要としない。非接触信号伝送機能があればよい。電源電圧ＶＤＤとＶＣＣ１の電圧関係は一致に限定されず不一致でもよい。無線通信インタフェース回路２４のコイル１４と磁界結合インタフェースＩＣ７に接続するコイル８との間の無線通信は対応するコイル同士を数ミリメートルの範囲内で対向配置させた磁界結合で行われる。３４は電源電圧ＶＣＣを電源電圧ＶＣＣ１に降圧する電源回路である。【００４６】
図３にはプローブの平面構成とプローブをマイクロコンピュータに接着したときの縦断面構造が例示される。プローブ５のインタフェース用フレキシブル基板の先端部５ＴＯＰはマイクロコンピュータ１３のパッケージの平面形状に沿った形状を有する。（Ａ）において３辺ＳＩＤ１〜ＳＩＤ３はマイクロコンピュータ１３のパッケージの３辺の長さにほぼ等しく形成されている。（Ａ）においてコイル８は配線パターンで形成されてインタフェース用フレキシブル基板に３個埋め込まれている。（Ｂ）にはターゲットシステム１２のマイクロコンピュータ１３にプローブ５の先端部５ＴＯＰを着脱可能に固定した状態を縦断面によって例示する。プローブ５の先端部５ＴＯＰは例えば両面テープ３５を介してマイクロコンピュータ１３のパッケージの表面に接着固定される。プローブ５の先端部５ＴＯＰの端縁とマイクロコンピュータ１３のパッケージの表面の端縁とを合わせた状態において、マイクロコンピュータ１３のコイル１４とプローブ５のコイル８とが対応するもの同士ほぼ同心で対向するように予め夫々におけるコイル１４，８の位置が規定されている。先端部５ＴＯＰの形状はマイクロコンピュータ１３のパッケージの平面形状にほぼ等しく形成されているから、双方の端縁を合わせて接着することは容易であり、結果として、マイクロコンピュータ１３のコイル１４とプローブ５のコイル８とを対応するもの同士で容易に位置決めして対向させることができる。これは、磁界結合による無線通信の信頼性の向上に役立つ。３６はプローブ５がターゲットシステム１２のデバイス若しくは配線に接触して損傷するのを防止する保護ボードである。尚、図３においてプローブ５に形成されている配線は図示を省略している。【００４７】
図４にはプローブ５の先端部分を交換部品とする場合の概念図が示される。図４には代表的に２個のプローブ５＿Ａ，５＿Ｂが図示される。５ＦＩＸの部分は構造及び機能が固定された部分である。５ＣＨＧ＿Ａ，５ＣＨＧ＿Ｂは交換部品としてのコイル部分であり、デバッグ対象にすべきマイクロコンピュータ１３のパッケージサイズに応じた大きさを有し、マイクロコンピュータ１３のコイル１４の配置に応じたコイル８の配置を備える。デバッグ対象にすべきマイクロコンピュータ１３のパッケージサイズに応じて先端部分が相違するプローブを用意すればよい。【００４８】
図５には磁界結合インタフェースＩＣ７＿Ａの半導体集積回路チップ７Ｃ上にコイル８＿Ａを形成したときの縦断面構造が例示される。コイル８＿Ａは磁界結合インタフェースＩＣ７＿Ａの半導体集積回路チップ７Ｃに形成した導電パターンによって構成される。半導体集積回路チップ７Ｃとはパッケージの内部に配置される半導体素子を意味する。図３に示されるようにプローブ５上に導電パターンでコイル８を形成する場合にはその大きさは１ミリメートル×１ミリメートルのような寸法になるが、図５のように磁界結合インタフェースＩＣ７＿Ａの半導体集積回路チップ７Ｃ上にコイル８＿Ａを形成すると、その大きさは例えば０．５ミリメートル×０．５ミリメートルのように小さくなる。なお、図５においてコイル８＿Ａは半導体集積回路チップ７Ｃの表面に形成されているように図示されているが、コイル８＿Ａは半導体集積回路チップにおける空きのある配線層または最上層の表面に作り込めばよい。【００４９】
磁界結合インタフェースＩＣ７＿Ａのコイル８＿Ａをマイクロコンピュータ１３のコイル１４に対向配置するには磁界結合インタフェースＩＣ７＿Ａとのマイクロコンピュータ１３の対向面を両面テープ３５で着脱自在に固定すればよい。コイル８＿Ａとコイル１４の位置決めを容易化するには磁界結合インタフェースＩＣ７＿Ａのパッケージとマイクロコンピュータ１３のパッケージを共通化もしくは一辺を等長化する。そして、それぞれのパッケージに対するコイル８＿Ａとコイル１４の位置をパッケージの接着面に対して対称になるように予め規定しておけばよい。【００５０】
図６にはマイクロコンピュータ１３が保有する無線通信インタフェース回路２４の具体例が示される。４０で示される回路ブロックは無線通信インタフェース回路２４以外のＣＰＵ１８などの回路を総称する。【００５１】
無線通信インタフェース回路２４による情報伝達は磁界結合によるパルス伝送方式で行う。パルス伝送方式は情報信号をパルス電圧の極性によって伝送する方式であり、ここではパルス電圧は相補的な正極性と負極性によって規定するものとする。グランドレベルと正極性、又はグランドレベルと負極性のような単相のパルス電圧による直接的な情報伝達であってもよいことは勿論である。【００５２】
クロック送信機によりクロック送信を行うために、デバッグ支援回路１７から供給されるクロック信号を基に相補クロックパルスを生成するクロック送信ドライバ４１、およびクロック送信コイル１４＿ＣＬＫを有する。クロック送信ドライバ４１は差動出力を有し、これによって相補クロックパルスを生成する。クロック送信ドライバ４１は制御データＣＤＡＴ１により出力パワーが調整可能にされる。【００５３】
データ送信機によりデータ送信を行うために、デバッグ支援回路１７から出力される送信データに応じて相補パルスを生成するデータ送信ドライバ４２、およびデータ送信コイル１４＿ＴＸＤを有する。ここではデータパルスの送信タイミングを調整するためにデータ送信ドライバ４２の入力に対する出力タイミングを可変可能に調整するための遅延回路（τ）４３を備える。その遅延時間は制御データＣＤＡＴ２により調整可能にされる。データ送信ドライバ４２は制御データＣＤＡＴ３により出力パワーが調整可能にされる。【００５４】
データ受信機によりデータ受信を行うために、データ受信コイル１４＿ＲＸＤと、このデータ受信コイル１４＿ＲＸＤに誘起された受信パルス信号の変調情報（ここでは相補的な２相変調の場合におけるパルスの正負の電圧極性）を検出するためのコンパレータ４４と、デバッグ支援回路から供給されるクロックＣＬＫを基にコンパレータ４４による最適な検出タイミングを生成するための遅延回路（τ）４５とを有する。ここでは、データ受信コイル１４＿ＲＸＤの受信信号を増幅するデータ受信アンプ４６を配置する。データ受信アンプ４６は受信信号強度（通信距離等に依存）に応じて、必要な場合に配置すればよく、省略可能である。また、データ受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル・アナログ変換回路（ＤＡＣ）４７が配置され、その出力はデータ受信アンプ４６の相補出力に反対極性で加算される。オフセットの除去を要しない場合にはディジタル・アナログ変換回路４７は省略可能である。遅延回路４５の遅延量は制御データＣＤＡＴ４により可変可能であり、データ受信アンプ４６の利得は制御データＣＤＡＴ５により可変可能にされ、ディジタル・アナログ変換回路４７は制御データＣＤＡＴ６をアナログ信号に変換する。【００５５】
制御回路２７はクロック送信、データ送信、およびデータ受信の各通信条件を制御データＣＤＡＴ１〜ＣＤＡＴ６によって制御するための、パラメータを格納するレジスタ回路（ＣＲＥＧ）２７Ｒ、およびレジスタ回路にパラメータを設定するための動作シーケンスを制御するためのロジック回路（ＬＯＧ）２７Ｌを有する。ロジック回路２７Ｌは各種調整パラメータの最適値を検出する機能を備えるが、これは、デバッガを介してホストコンピュータ上のソフトウェアで実装することもできるが、ここでは、無線通信インタフェース回路２４がそのための専用ハードウェアとしてロジック回路２７Ｌを備えている。【００５６】
レジスタ回路２７ＲはＣＰＵ１８もしくはデバッグ支援回路１７経由でデバッガ３からアクセス可能にされる。レジスタ回路２７Ｒは、クロック送信出力パラメータレジスタ（クロック送信出力パワーの調整値（ＣＤＡＴ１）設定用）、データ送信出力パラメータレジスタ（データ送信出力パワーの調整値（ＣＤＡＴ３）設定用）、データ送信遅延パラメータレジスタ（データ送信出力タイミングの遅延値（ＣＤＡＴ２）設定用）、データ受信利得パラメータレジスタ（データ受信アンプの利得調整値（ＣＤＡＴ５）設定用）、オフセット調整レジスタ（オフセット調整用ＤＡＣ入力値（ＣＤＡＴ６）設定用）、オフセット調整制御レジスタ（オフセット調整のための制御レジスタ）、判定タイミングレジスタ（判定タイミング補正値の設定用）、判定タイミング制御レジスタ（判定タイミング調整用制御レジスタ）、および遅延量レジスタ（判定タイミング調整用の遅延量（ＣＤＡＴ４）設定用）を備える。【００５７】
図７にはクロック送信ドライバ４１およびクロック送信コイル１４＿ＣＬＫによる具体的な回路構成が例示される。コイル１４＿ＣＬＫにはクロック信号ＣＬＫの立ち上がりエッジに同期してｐチャンネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＰ１からｎチャンネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ１に至る電流が流れる。また、コイル１４＿ＣＬＫにはクロック信号ＣＬＫの立ち下がりエッジに同期してｐＭＯＳトランジスタＭＰ２からｎＭＯＳトランジスタＭＮ２に至る電流が流れる。４９は固定遅延回路である。インバータ５０Ａ、５１Ａおよびノアゲート５２Ａはクロック信号ＣＬＫの立ち上がりに同期してハイレベルのワンショットパルスを生成する。インバータ５１Ｂおよびノアゲート５２Ｂはクロック信号ＣＬＫの立ち下がりに同期してハイレベルのワンショットパルスを生成する。図８にはコイル１４＿ＣＬＫに流れる電流Ｉｃの波形とクロック信号ＣＬＫの波形が例示される。各波形は実際には漸次減衰波形となる。データ送信ドライバ４２およびデータ送信コイル１４＿ＴＸＤによる回路も同様に構成することができる。【００５８】
図７に例示される簡単な回路によりパルス伝送方式で無線通信を行うことができる。図７に示される回路構成の場合、入力信号が遷移する瞬間のみ電流が流れるため、消費電力を大幅に削減できる。また、搬送波を用いた無線通信方式では、送信コイルと容量を並列接続して共振周波数を搬送波の周波数に同調する必要がある。通常、搬送波周波数とシステムクロック周波数（通信データレート）を任意の値に設定することは難しく、このため、搬送波周波数がコイルと容量の同調周波数に固定される無線通信方式では、システムクロック（通信データレート）選択の自由度が大幅に制限される。これに対してパルス伝送方式を用いる場合には、同調する必要がないため、システムクロックおよびデータレートを任意に選択することができる。【００５９】
マイクロコンピュータ１３をデバッグする場合には、マイクロコンピュータ１３の内部のクロックを使用して（そのまま使用したり、分周したクロックを使用）通信やトレース出力を行うことが多い。マイクロコンピュータの品種毎やユーザシステム毎に使用するマイクロコンピュータのクロック周波数は異なることになるが、マイクロコンピュータ内のクロック周波数に対応可能なパルス伝送方式による無線通信を無線通信インタフェース回路２４に採用すれば、動作周波数の異なるマイクロコンピュータに当該無線通信インタフェース回路２４を適用することができる。そのような無線通信インタフェース回路２４は汎用性の高いモジュールＩＰ、すなわち設計資産として位置付けることができる。また、マイクロコンピュータでは低消費電力化等のためにユーザプログラム動作中にクロックの周波数を変更することも多く、デバッグ制御の通信レートがマイクロコンピュータ内の動作クロック周波数に応じて変更容易であることは、マイクロコンピュータのデバッグ制御機構としてのデバッグインタフェース機能の使い勝手を向上させる。【００６０】
図９には図６のコンパレータの入力におけるオフセット自動調整方法の概略が例示される。図１０にはオフセット自動調整方法の処理フローが例示される。コンパレータのオフセットをキャンセルする場合、プローブ側からデータ送信を行わない状態で、オフセット調整用レジスタ値を最小値から順次インクリメントしながらＤＡＣ４７の出力を負から正に向かって変化させ、コンパレータによる判定値の極性を逐次検出する（Ｓ１〜Ｓ５）。判定値の極性が０から１に変化したときのオフセット調整レジスタの値がオフセットを除去できるＤＡＣ４７の設定値となる(Ｓ６)。通信時はこの値によってコンパレータのオフセットがキャンセルされる。オフセット調整が完了したときオフセット調整制御レジスタの正常終了ビットに１がセットされる(Ｓ６)。オフセット調整を完了できなかったときはオフセット調整制御レジスタのエラー終了ビットに１がセットされる(Ｓ７)。図１１にはオフセットがない場合のオフセット調整レジスタ値と検出値ＲＸＤとの関係を示し、図１２には正のオフセットがある場合のオフセット調整レジスタ値と検出値ＲＸＤとの関係を示す。【００６１】
図１３には判定タイミング自動調整方法の概略が例示される。図１４には判定タイミング自動調整方法の処理フローが例示される。図１５にはタイミング調整動作の波形が示される。コンパレータの判定タイミングを調整するとき、ＤＡＣ４７設定値は前記オフセット調整レジスタにセットされたセットオフセットキャンセル値から意図的にずれた値（判定タイミング調整用オフセット値）にセットする（Ｓ１１，Ｓ１２）。アンプ４６の出力に判定タイミング調整用オフセット値に応ずる電位差が加算された大きな信号がコンパレータに入力可能にされる。この後、プローブ側から既知のデータパターン（例えば論理値“１”）のデータを送信した状態で、遅延量レジスタの値を最小値から順次インクリメントしながら遅延回路４５による遅延量を順次大きくなる方向に変化させ、コンパレータ４４による判定値の極性を逐次検出する（Ｓ１３〜Ｓ１５）。遅延量レジスタの設定値を最小値から最大値まで順に変化させると、ある値でコンパレータ４４の出力ＲＸＤの極性が“０”から“１”に反転し（図１５の時刻ｔ１）、さらに遅延量レジスタの値を増加させていくと再びコンパレータ４４の出力ＲＸＤの極性が反転して“１”から“０”に戻る（図１５の時刻ｔ２）。時刻ｔ１における遅延量レジスタの値に、時刻ｔ１から時刻ｔ２までの遅延量レジスタの増分の半分の値を加えた値が、コンパレータ４４による最適な判定タイミング（時刻ｔ３）となり、その値を判定タイミングレジスタが保持し、通信時は、クロックＣＬＫ変化に対してその値だけ遅延したタイミングで受信パルスの極性判定を行う。図１４のフローチャートでは、ステップＳ１４でコンパレータ４４の出力に対して“０”から“１”の変化を検出すると、そのときの遅延量レジスタの値を判定タイミングレジスタに転送する（Ｓ１６）。この後、遅延量レジスタの値を＋１インクリメントしながらコンパレータ４４の出力が“１”から“０”に変化したかを判別するが（Ｓ１７，Ｓ１８）、）、遅延量レジスタの値を＋１インクリメントする毎に、判定タイミングレジスタの値に１／２を加算する処理を行なう（Ｓ１９）。したがって、コンパレータ４４の出力が“１”から“０”に変化したとき、判定タイミングレジスタが保有する値が上記判定タイミングを規定する遅延量の制御データとなる（Ｓ２０）。判定タイミングの調整が完了したとき判定タイミング制御レジスタの正常終了ビットに１がセットされる(Ｓ２０)。判定タイミングの調整を完了できなかったときは判定タイミング制御レジスタのエラー終了ビットに１がセットされる(Ｓ２１)。【００６２】
通信条件の設定は上記以外にもクロック送信ドライバ４１及びデータ送信ドライバ４２の出力パワー、データ送信ドライバ４２の出力タイミング、データ受信アンプ４６のアンプ利得について各パラメータ調整用レジスタを使用して調整できるようにすればよい。通信条件の自動設定を行うことにより、マイクロコンピュータ１３と磁界結合インタフェースＩＣ７との間の通信を安定化させることができ、また、送信パワーコントロールで無駄な消費電力を抑えることができる。【００６３】
図１６には磁界結合インタフェースＩＣ７の具体例が示される。磁界結合インタフェースＩＣ７による情報伝達も上記同様磁界結合によるパルス伝送方式で行う。この例ではコイル８としてクロック受信コイル８＿ＣＬＫ、データ受信コイル８＿ＲＸＤ、及びデータ送信コイル８＿ＴＸＤを用いる。【００６４】
クロック送信機によりクロック受信を行うために、クロック受信コイル８＿ＣＬＫに誘起された受信パルス信号の変調情報（ここでは相補的な２相変調の場合におけるパルスの正負の電圧極性）を検出するためのヒステリシスコンパレータ５５を有する。ここでは、クロック受信コイル８＿ＣＬＫの受信信号を増幅するクロック受信アンプ５６を配置する。クロック受信アンプ５６は受信信号強度（通信距離等に依存）に応じて、必要な場合に配置すればよく、省略可能である。また、クロック受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル・アナログ変換回路（ＤＡＣ）５７が配置され、その出力はデータ受信アンプ５６の相補出力に反対極性で加算される。オフセットの除去を要しない場合にはディジタル・アナログ変換回路６７は省略可能である。ヒステリシスコンパレータ５５のヒステリシス特性は制御データＣＤＡＴ１１により可変可能にされ、データ受信アンプ５６の利得は制御データＣＤＡＴ１２により可変可能にされ、ディジタル・アナログ変換回路５７は制御データＣＤＡＴ１３をアナログ信号に変換する。【００６５】
データ受信機によりデータ受信を行うために、データ受信コイル８＿ＲＸＤに誘起された受信パルス信号の変調情報（ここでは相補的な２相変調の場合におけるパルスの正負の電圧極性）を検出するためのコンパレータ５７と、ヒステリシスコンパレータ５５で再生されたクロックＣＬＫを基にコンパレータ５７による最適な検出タイミングを生成するための遅延回路（τ）５８とを有する。ここでは、データ受信コイル８＿ＲＸＤの受信信号を増幅するデータ受信アンプ５９を配置する。データ受信アンプ５９は受信信号強度（通信距離等に依存）に応じて、必要な場合に配置すればよく、省略可能である。また、データ受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル・アナログ変換回路（ＤＡＣ）６０が配置され、その出力はデータ受信アンプ５９の相補出力に反対極性で加算される。オフセットの除去を要しない場合にはディジタル・アナログ変換回路６０は省略可能である。遅延回路５８の遅延量は制御データＣＤＡＴ１４により可変可能であり、データ受信アンプ５９の利得は制御データＣＤＡＴ１５により可変可能にされ、ディジタル・アナログ変換回路６０は制御データＣＤＡＴ１６をアナログ信号に変換する。【００６６】
データ送信機によりデータ送信を行うために、デバッガ３から供給される送信データに応じて相補パルスを生成してデータ送信コイル８＿ＴＸＤを駆動するデータ送信ドライバ６２を有する。ここではデータパルスの送信タイミングを調整するためにデータ送信ドライバ６２の入力に対する出力タイミングを可変可能に調整するための遅延回路（τ）６３を備える。その遅延時間は制御データＣＤＡＴ１７により調整可能にされる。データ送信ドライバ６２は制御データＣＤＡＴ１８により出力パワーが調整可能にされる。【００６７】
制御回路３１はクロック受信、データ送信、およびデータ受信の各通信条件を制御データＣＤＡＴ１１〜ＣＤＡＴ１８によって制御するための、パラメータを格納するレジスタ回路（ＣＲＥＧ）３１Ｒ、およびレジスタ回路にパラメータを設定するための動作シーケンスを制御するためのロジック回路（ＬＯＧ）３１Ｌを有する。ロジック回路３１Ｌは各種調整パラメータの最適値を検出する機能を備えるが、これは、デバッガ３を介してホストコンピュータ１上のソフトウェアで実装することもできるが、ここでは、磁界結合インタフェースＩＣ７がそのための専用ハードウェアとしてロジック回路３１Ｌを備えている。【００６８】
レジスタ回路３１Ｒはレジスタインタフェース（ＲＩＦ）を介してデバッガ３からアクセス可能にされる。レジスタ回路３１Ｒは、クロック受信利得パラメータレジスタ出力（クロック受信アンプ５６の利得調整値（ＣＤＡＴ１２）設定用）、データ送信出力パラメータレジスタ（ドライバ６２のデータ送信出力パワーの調整値（ＣＤＡＴ１８）設定用）、データ受信利得パラメータレジスタ（データ受信アンプ５９の利得調整値（ＣＤＡＴ１５）設定用）、データ送信遅延パラメータレジスタ（遅延回路６３によるデータ送信出力タイミングの遅延値（ＣＤＡＴ１７）設定用）、オフセット調整レジスタ（オフセット調整用ＤＡＣ５７、６０の入力値（ＣＤＡＴ１３，ＣＤＡＴ１６）設定用）、オフセット調整制御レジスタ（オフセット調整のための制御レジスタ）、判定タイミングレジスタ（遅延回路５８の判定タイミング補正値（ＣＤＡＴ１４）の設定用）、判定タイミング制御レジスタ（判定タイミング調整用制御レジスタ）、遅延量レジスタ（判定タイミング調整用の遅延量設定用）、ヒステリシス調整レジスタ（受信振幅調整のためのヒステリシス値（ＣＤＡＴ１１）設定用）を備える。【００６９】
制御回路３１は上記マイクロコンピュータ１３側で行うのと同様のオフセット自動調整及び判定タイミング自動調整の制御を行うと共に、ヒステリシスコンパレータ５５による再生クロック信号ＣＬＫの信号振幅の強度測定のための制御を行う。【００７０】
図１７には再生クロック信号ＣＬＫの信号振幅の強度測定方法の概略が示される。図１８には再生クロック信号ＣＬＫの信号振幅の強度測定方法の処理フローが例示される。図１９にはヒステリシスコンパレータにおけるヒステリシスの大小とその出力との関係が例示される。図２０には再生クロック信号ＣＬＫの信号振幅の強度測定動作のタイミングが示される。再生クロック信号ＣＬＫの信号振幅の強度を測定するとき、先ず、オフセットキャンセル用のＤＡＣ５７を用いてクロック受信経路のオフセットをキャンセルしておく。先ず、ヒステリシス調整レジスタに値を設定してヒステリシスコンパレータ５５のヒステリシス量を設定する。その設定値をヒステリシスが増える方向に変化させると、図１９に例示されるように、ある設定値以上でクロックが再生されずに、出力が常時ハイレベル若しくは常時ローレベルとなる。図２０に例示されるようにクロックのレベルが固定になるとき（時刻ｔ１）のヒステリシス量を見ることによって振幅の強度が分かる。図１８のフローチャートにおいて、ヒステリシス調整レジスタに値を設定してヒステリシスコンパレータ５５のヒステリシス量を設定し（Ｓ３１，Ｓ３２）、この後、その設定値をヒステリシスが増える方向に変化させて、例えばヒステリシスコンパレータ５５の出力のデューティーが０．２〜０．８の範囲外になったかを判定する（Ｓ３３〜Ｓ３５）。ここではデューティーが０．２〜０．８の範囲外になった状態を、クロックが再生されずに、出力が常時ハイレベル若しくは常時ローレベルになる直前の状態とみなしている。デューティーが０．２〜０．８の範囲外になったとき、ヒステリシス調整レジスタが保有する値が、判定すべき受信信号振幅を示すデータとなる（Ｓ３６）。受信信号振幅の測定が完了したとき受信振幅検出制御レジスタの正常終了ビットに１がセットされる(Ｓ３６)。受信信号振幅の測定を完了できなかったときは受信振幅検出制御レジスタのエラー終了ビットに１がセットされる(Ｓ３７)。尚、データ受信機にヒステリシスコンパレータを採用する場合にも同様の受信信号振幅の調整を行うことができる。また、受信信号振幅の測定を行うことによって受信信号強度をモニターしながら、マイクロコンピュータと磁界結合インタフェースＩＣとの相対位置を変えたとき、受信信号強度が最大となる位置が、マイクロコンピュータのコイルと磁界結合インタフェースＩＣのコイルとが最短で対向する位置であることを意味する。これを、プローブ側のコイルとマイクロコンピュータ側のコイルとの位置合わせに利用することも可能である。また、受信信号パワーを検出しながら、必要最小限の送信パワー電力を設定することで、更なる低電力動作が可能になる。【００７１】
図２１にはシステム起動時の通信路確立手順が例示される。システム起動時にデバッグ用の無線通信路を確立する必要がある。双方において受信機能についてのオフセット調整と判定タイミングのパラメータ設定を行って通信条件を設定することが望ましい。システム起動時の各種調整手順は、リセット、送信機の初期化、受信機のオフセット自動補正、クロック伝送とプローブ位置の調整、磁界結合インタフェースＩＣ側のデータ受信の判定タイミング調整、マイクロコンピュータ側のデータ受信の判定タイミング調整、初期化完了の通知、に大別される。【００７２】
リセットの処理として、磁界結合インタフェースＩＣ７側及びマイクロコンピュータ１３側の双方にリセットをかける（ＳＭ１，ＳＤ１）。マイクロコンピュータ１３のリセットでは例えば前記モード端子ＭＤｉを用いてデバッグモードを指定する。マイクロコンピュータのリセット指示は例えばパワーオンリセットとすることができる。或いは、プローブ３からマイクロコンピュータ１３への非同期通信チャネルを別に搭載すれば、当該非同期チャネルを用いてマイクロコンピュータに特定パターンを送ることで、プローブ５側からマイクロコンピュータ１３にリセットを指示することも可能である。【００７３】
送信機の初期化として、マイクロコンピュータのクロック送信機及びデータ送信機と磁界結合インタフェースＩＣ７のデータ送信機に関し、判定タイミングレジスタ、送信パワー調整レジスタ、送信遅延調整レジスタの値が、リセットによりあらかじめ決められた固定値に初期化される（ＳＭ２，ＳＤ２）。【００７４】
マイクロコンピュータのデータ送信機と磁界結合インタフェースＩＣ７のクロック受信機及びデータ送信機に関し、リセット後、夫々の受信機のオフセット自動補正が行われる（ＳＭ３，ＳＤ３）。【００７５】
クロック伝送とプローブ位置の調整として、マイクロコンピュータ側は、受信機のオフセット自動補正が終了するとプローブ５側にクロック送信し続ける（ＳＭ４）。プローブ側は、クロック受信機のオフセット自動補正が終了すると、受信振幅検出を実施し(ＳＤ４)、受信振幅が大きくなるようプローブ位置を調整する。このとき、一定時間内に受信振幅検出でクロック受信が検出できなかった場合には、通信失敗としてホストコンピュータにエラー表示して終了する（ＳＤ５，ＳＤ１２）。【００７６】
磁界結合インタフェースＩＣ７側のデータ受信の判定タイミング調整として、マイクロコンピュータ１３側は、受信機のオフセット自動補正が終了するとプローブ５側に「データパタン１」を送信し続ける（ＳＭ５）。磁界結合インタフェースＩＣ７側は、クロック伝送とプローブ位置の調整が終了するとデータ受信機の判定タイミング調整を実施する(ＳＤ６)。このとき、一定時間内に「データパタン１」の受信ができなかった場合には通信失敗としてホストコンピュータ１３にエラー表示して終了する(ＳＤ７，ＳＤ１２)。【００７７】
マイクロコンピュータ１３側のデータ受信の判定タイミング調整として、プローブ５側は、磁界結合インタフェースＩＣ７側のデータ受信の判定タイミング調整が終了すると、マイクロコンピュータ１３側に「データパタン１」を送信し続ける（ＳＤ８）。マイクロコンピュータ１３側は、データ受信機の判定タイミング調整を実施する(ＳＭ６)。このとき、一定時間内に「データパタン１」の受信ができなかった場合には通信失敗としてデバッグモードではなく、実モードのような通常のマイコン動作モードに入る(ＳＭ１０)。【００７８】
初期化完了の通知として、マイクロコンピュータ１３側はマイクロコンピュータ１３側のデータ受信の判定タイミング調整が成功したら、初期化完了コマンドを磁界結合インタフェースＩＣ７側に送信し、デバッグモードとして動作を開始する(ＳＭ９)。磁界結合インタフェースＩＣ７側はマイクロコンピュータ１３側からの初期化完了コマンドを受け取ったら、初期化完了であることを認識し(ＳＤ９)、デバッグ制御を開始する(ＳＤ１１)。ある一定期間内に初期化完了コマンドを受信できなければ(ＳＤ１０)、デバッガソフトウエアは通信できないことをホストコンピュータ１に表示して終了する(ＳＤ１２)。【００７９】
図２２にはマイクロコンピュータ１３が保有する無線通信インタフェース回路の別の例が示される。同図に示される無線通信インタフェース回路２４＿Ａは非同期通信用の回路である。データレートの要求がさほど高くない場合は、データの送受信に非同期通信を用いることで、送受信機のタイミング調整が不要となり、そのシステムを大幅に簡略化できる。図６との相違点はクロック送信機が無く、データ送信機とデータ受信機を有し、夫々可変遅延回路４３，４５を備えず、データ受信機にはヒステリシスコンパレータを採用した点が相違される。無線通信インタフェース回路２４＿Ａによる情報伝達は上記同様に磁界結合によるパルス伝送方式で行う。【００８０】
データ送信を行うために、デバッグ支援回路１７から出力される送信データに応じて相補パルスを生成するデータ送信ドライバ４２、およびデータ送信コイル１４＿ＴＸＤを有する。データ送信ドライバ４２は制御データＣＤＡＴ３により出力パワーが調整可能にされる。送信動作は内部クロックＣＬＫ１に同期して行われる。内部クロックＣＬＫ１は同期通信用のクロックではない。【００８１】
データ受信を行うために、データ受信コイル１４＿ＲＸＤと、このデータ受信コイル１４＿ＲＸＤに誘起された受信パルス信号の変調情報（ここでは相補的な２相変調の場合におけるパルスの正負の電圧極性）を検出するためのヒステリシスコンパレータ４４＿Ａを有する。ここでは、データ受信コイル１４＿ＲＸＤの受信信号を増幅するデータ受信アンプ４６を配置する。データ受信アンプ４６は受信信号強度（通信距離等に依存）に応じて、必要な場合に配置すればよく、省略可能である。また、データ受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル・アナログ変換回路（ＤＡＣ）４７が配置され、その出力はデータ受信アンプ４６の相補出力に反対極性で加算される。オフセットの除去を要しない場合にはディジタル・アナログ変換回路４７は省略可能である。データ送信ドライバ４２のパワーは制御データＣＤＡＴ３により可変可能にされ、データ受信アンプ４６の利得は制御データＣＤＡＴ５により可変可能にされ、ヒステリシスコンパレータ４４＿Ａのヒステリシス特性は制御データＣＤＡＴ２０により可変可能にされ、ディジタル・アナログ変換回路４７は制御データＣＤＡＴ６をアナログ信号に変換する。【００８２】
制御回路２７＿Ａはデータ送信、およびデータ受信の各通信条件を制御データＣＤＡＴ３、ＣＤＡＴ５、ＣＤＡＴ６，ＣＤＡＴ２０によって制御するための、パラメータを格納するレジスタ回路（ＣＲＥＧ）２７Ｒ＿Ａ、およびレジスタ回路にパラメータを設定するための動作シーケンスを制御するためのロジック回路（ＬＯＧ）２７Ｌ＿Ａを有する。ロジック回路２７Ｌ＿Ａは各種調整パラメータの最適値を検出する機能を備えるが、これは、デバッガを介してホストコンピュータ上のソフトウェアで実装することもできるが、ここでは、無線通信インタフェース回路２４＿Ａがそのための専用ハードウェアとしてロジック回路２７Ｌ＿Ａを備えている。【００８３】
レジスタ回路２７Ｒ＿ＡはＣＰＵ１８もしくはデバッグ支援回路１７経由でデバッガ３からアクセス可能にされる。レジスタ回路２７Ｒ＿Ａは、データ送信出力パラメータレジスタ（データ送信出力パワーの調整値（ＣＤＡＴ３）設定用）、データ受信利得パラメータレジスタ（データ受信アンプの利得調整値（ＣＤＡＴ５）設定用）、オフセット調整レジスタ（オフセット調整用ＤＡＣ入力値（ＣＤＡＴ６）設定用）、オフセット調整制御レジスタ（オフセット調整のための制御レジスタ）、及びヒステリシス調整レジスタ（受信振幅調整のためのヒステリシス値（ＣＤＡＴ２０）設定用）を備える。【００８４】
データ受信機のオフセット自動調整及び受信信号振幅の調整方法は上記と同様であるからその詳細な説明は省略する。【００８５】
図２３には磁界結合インタフェースＩＣの別の例が示される。同図に示される磁界結合インタフェースＩＣ７＿Ｂは非同期通信用の回路である。図１６との相違点はクロック受信機が無く、データ送信機とデータ受信機を有し、夫々可変遅延回路５８，６３を備えず、データ受信機にはヒステリシスコンパレータ５７＿Ｂを採用した点が相違される。磁界結合インタフェースＩＣ７＿Ｂによる情報伝達は上記同様に磁界結合によるパルス伝送方式で行う。【００８６】
データ受信を行うために、データ受信コイル８＿ＲＸＤに誘起された受信パルス信号の変調情報（ここでは相補的な２相変調の場合におけるパルスの正負の電圧極性）を検出するためのヒステリシスコンパレータ５７＿Ｂを有する。ここでは、データ受信コイル８＿ＲＸＤの受信信号を増幅するデータ受信アンプ５９を配置する。また、データ受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル・アナログ変換回路（ＤＡＣ）６０が配置され、その出力はデータ受信アンプ５９の相補出力に反対極性で加算される。データ受信アンプ５９の利得は制御データＣＤＡＴ１５により可変可能にされ、ディジタル・アナログ変換回路６０は制御データＣＤＡＴ１６をアナログ信号に変換する。ヒステリシスコンパレータ５７＿Ｂのヒステリシス特性は制御データＣＤＡＴ２１により可変可能である。【００８７】
データ送信を行うために、デバッガ３から供給される送信データＴＸＤに応じて相補パルスを生成してデータ送信コイル８＿ＴＸＤを駆動するデータ送信ドライバ６２を有する。データ送信ドライバ６２は制御データＣＤＡＴ１８により出力パワーが調整可能にされる。送信ドライバ６２の送信動作はデバッガの内部クロックＣＬＫ２に同期される。【００８８】
制御回路３１＿Ｂはデータ送信、およびデータ受信の各通信条件を制御データＣＤＡＴ１５、ＣＤＡＴ１６，ＣＤＡＴ１８，ＣＤＡＴ２１によって制御するための、パラメータを格納するレジスタ回路（ＣＲＥＧ）３１Ｒ＿Ｂ、およびレジスタ回路にパラメータを設定するための動作シーケンスを制御するためのロジック回路（ＬＯＧ）３１Ｌ＿Ｂを有する。ロジック回路３１Ｌ＿Ｂは各種調整パラメータの最適値を検出する機能を備える。【００８９】
レジスタ回路３１Ｒ＿Ｂはレジスタインタフェース（ＲＩＦ）を介してデバッガ３からアクセス可能にされる。レジスタ回路３１Ｒは、データ送信出力パラメータレジスタ（ドライバ６２のデータ送信出力パワーの調整値（ＣＤＡＴ１８）設定用）、データ受信利得パラメータレジスタ（データ受信アンプ５９の利得調整値（ＣＤＡＴ１５）設定用）、オフセット調整レジスタ（オフセット調整用６０の入力値（ＣＤＡＴ１６）設定用）、オフセット調整制御レジスタ（オフセット調整のための制御レジスタ）、ヒステリシス調整レジスタ（受信振幅調整のためのヒステリシス値（ＣＤＡＴ２１）設定用）を備える。制御回路３１＿Ｂは上記同様のオフセット自動調整及びヒステリシスコンパレータ５７＿Ｂによる信号振幅の強度測定のための制御を行う。【００９０】
図２４には図２２の無線通信インタフェース回路２４＿Ａと図２３の磁界結合インタフェースＩＣ７＿Ｂとの間の非同期通信を用いたシステム起動時の各種処理手順が例示される。図２１の処理手順に対して、クロック伝送の調整に関する処理が不要になる点が相違される。その他の処理は図２１で説明した内容と実質的に同じであるからその詳細な説明は省略する。【００９１】
図２５乃至図３１にはマイクロコンピュータにおけるパッケージの種類とコイル配置とのバリエーションが例示される。【００９２】
図２５および図２６にはパッケージタイプがＳＯＰ（Small Outline Package）、ＳＳＯＰ（Shrink Small Outline Package）、ＤＩＰ（Dual Inline Package）の場合におけるコイル配置が例示される。図２５のように半導体集積回路チップにコイル１４を形成する場合、コイル１４は半導体集積回路チップ１３Ｃにおける空きのある配線層または最上層の表面に作り込めばよい。このとき、ボンディングワイヤ１３ＢYとコイル１４が交差又は接近することでコイル信号とリード信号が相互に干渉しないようにする。例えば、リード１３Lのない端面寄りにコイル１４を配置し、パッケージ１３Ｐの４角付近にあるリード１３Ｌには、頻繁に変化する信号を配置せず、電源、グランド又はモード端子等を配置する。コイル１４は半導体集積回路チップ１３Ｃに形成することに限定されない。マイクロコンピュータ１３はパッケージ１３Ｐの内部で半導体集積回路チップ１３Ｃ外に形成してもよい。例えばダイパッド１３ＤＰの一部にダイパッドＤＰの金属パターンから電気的に絶縁させたコイルパターンを形成してコイル１４として用いてもよい。図２６のように、ダイパッド上にコイル１４を配置することで、デバイス毎のコイル位置バラツキを無くすことができ、また、パッケージ外部に対するコイル座標位置を固定することが容易になる。【００９３】
図２７乃至図２９にはパッケージタイプがＱＦＰ（Quad Flat Package）、ＱＦＮ（Quad Flat Non-leaded package）の場合におけるコイル配置が例示される。図２７のように半導体集積回路チップ１３Ｃにコイル１４を形成する場合、ボンディングワイヤ１３ＢＹとコイル１４が交差または、接近することでコイル信号とリード信号が相互に干渉しないようにする。例えば、半導体集積回路チップの４隅にコイル１４を配置し、パッケージ１３Ｐの４角付近にあるリード１３Ｌには、頻繁に変化する信号を配置しない。図２８のように、ダイパッド１３ＤＰ上にコイル１４を配置することで、デバイス毎のコイル位置バラツキを無くすことができ、また、パッケージ１３Ｐ外部に対するコイル座標位置の固定が容易になる。図２９のようにチップサイズが大きい場合、ボンディングワイヤ１３ＢＹとコイル１４が交差または、接近することでコイル信号とリード信号が相互に干渉しないようにする。例えば半導体集積回路チップ１３Ｃの中心付近にコイル１４を配置し、コイル１４近傍のリード１３Ｌには頻繁に変化する信号を割り当てないようにする。【００９４】
図３０にはパッケージタイプがＢＧＡ（Ball Grid Array）の場合におけるコイル配置が例示される。半導体集積回路チップ１３にコイル１４を形成する場合には図２９と同様の考慮を払えばよい。半導体集積回路チップ１３Ｃにコイル１４を形成する代わりに、裏面に半田バンプ電極を有するような基板１３ＣＢ上にコイル１４を形成してもよい。基板１３ＣＢ上にコイル１４を配置することで、デバイス毎のコイル位置のバラツキを無くすことができ、また、パッケージ１３Ｐ外部に対するコイル座標位置を容易に固定することができる。【００９５】
図３１には図３の先端部５ＴＯＰにおけるコイル１４の具体的なパターンが例時される。夫々のコイル８＿ＣＬＫ，８＿ＴＸＤ，８＿ＲＸＤはプローブの表裏に２重コイルとして形成される。Ｌｕはプローブの上面に形成された巻線、Ｌｄはプローブの下面に形成された巻線であり双方はスルーホールＴＨで接続される。【００９６】
図３２にはマイクロコンピュータ１３のコイル１４のパターンが例示される。２層の配線層を用いることによって交差部分における短絡はない。【００９７】
同図に示されるコイルはプローブ５側の図３１に例示される一つのコイルに対応するコイルパターンである。例えばプローブ５側のコイル８の一辺を1ミリメートルとすると、マイクロコンピュータ側のコイル14の一辺は０．６ミリメートルとなる。【００９８】
以上説明したしパルス伝送方式の無線通信を採用したシステムデバッグ技術によれば以下の作用効果を得る。【００９９】
無線通信によりでデバッガとマイクロコンピュータをインタフェースするから、マイクロコンピュータのデバッグ用外部端子を削減でき、システムデバッグに際してユーザが利用する端子数が増加可能になる。【０１００】
無線通信に磁界結合によるパルス伝送方式を採用したから、小さなサイズのアンテナをチップ上に構成でき、送受信回路を小さくでき、低消費電力を実現でき、近接しないと通信不可能なため、比較的セキュリティーに強く、通信レートを自由に設定可能である。マイクロコンピュータにおける外部通信動作やトレース出力動作はマイクロコンピュータ内部のクロック信号をそのまま或いは分周して使用することが多い。またマイクロコンピュータの種類やユーザによってクロック周波数が異なる。このような条件でもマイクロコンピュータの動作クロック周波数に合わせて通信レートを自由に設定できるため、無線通信インタフェース回路２４には高い汎用性を得ることができ、所謂ＩＰモジュールと称される設計資産として各種マイクロコンピュータに使い回しが可能である。【０１０１】
マイクロコンピュータは動作中にクロック周波数を変更するため、そのクロック周波数に合わせてデバッグインタフェースの周波数も変更容易であることは、マイクロコンピュータのデバッグ制御機構としてのデバッグインタフェース機能の使い勝手を向上させる。【０１０２】
プローブは、デバッガを使用する期間だけ両面テープ、テープ、接着剤などでマイクロコンピュータのパッケージ上面等に着脱可能に固定でき、高価なコネクタ等を用いることを要せず、着脱可能な接続を安価に且つ容易に実現することができる。【０１０３】
プローブを介することにより従来のデバッガをそのまま接続可能であるから新規にデバッガハードウエアを購入、準備する必要はない。【０１０４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【０１０５】
例えば、データ送受信は複数ビットで行ってもよいし、送信と受信でコイルを共通化してもよい。本発明はシステムデバッグ以外の用途にも適用可能である。例えば電気的に書換え可能な不揮発性メモリをオンチップしたマイクロコンピュータをＥＰＲＯＭライタのような書込み装置にインタフェースするのにパルス伝送方式の無線通信を適用してもよい。更に其の他の無線通信インタフェースへの適用も可能である。
【産業上の利用可能性】
【０１０６】
本発明はコイルの磁界結合を用いるインタフェース技術、特に密着型の非接触インタフェース技術、デバッガによりターゲットシステムを評価するシステムデバッグ等に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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