(57)【要約】  演算増幅器において、オペアンプ（演算増幅段）１０の入出力間には、負帰還接続されたフィードバック容量３４と、そのフィードバック容量３４に直列に接続された抵抗素子（抵抗部）３０とを有する位相調整回路１００とが備えられる。また、前記オペアンプ１０の出力側には、負荷容量（負荷部）３２が接続されて前記オペアンプ１０からの出力信号によって駆動される。前記負荷容量３２、３３における容量値が大きくなり、当該演算増幅器の位相余裕が最適値に対して過剰になったときには、抵抗素子３０の抵抗値ＲＯを増加させて、演算増幅器の位相余裕を最適値の範囲に調整して高速なセトリング特性を実現する。従って、１段演算増幅器であっても適用可能な位相調整回路を提供し、更には演算増幅器自体の特性を高めて位相余裕を調整可能とすることによって、過渡応答が劣化した場合であっても高速なセトリング特性を実現することが可能となる。
2008065762.tif 000002
【特許請求の範囲】
【請求項１】
信号を増幅する演算増幅段と、
前記演算増幅段の入力側に接続されるサンプリング容量と、
前記演算増幅段の出力信号によって駆動される負荷部と、
前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、
前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有する
ことを特徴とする演算増幅器。
【請求項２】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記演算増幅段の出力側と前記フィードバック容量との間に配置される
ことを特徴とする演算増幅器。
【請求項３】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記フィードバック容量と前記演算増幅段の入力側との間に配置される
ことを特徴とする演算増幅器。
【請求項４】
前記請求項２記載の演算増幅器において、
前記負荷部は、
前記抵抗部と前記フィードバック容量との間に接続される
ことを特徴とする演算増幅器。
【請求項５】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも１箇所に配置される
ことを特徴とする演算増幅器。
【請求項６】
前記請求項１〜５の何れか一項に記載の演算増幅器において、
前記演算増幅段の入力側は、
正相入力端子及び逆相入力端子を有し、
前記演算増幅段の出力側は、
正相出力端子及び逆相出力端子を有し、
前記位相調整回路は、
前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第１の位相調整回路並びに、
前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第２の位相調整回路を有する
ことを特徴とする演算増幅器。
【請求項７】
前記請求項１〜５の何れか一項に記載の演算増幅器において、
前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、
前記演算増増幅段の出力側は、出力端子を有し、
前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置される
ことを特徴とする演算増幅器。
【請求項８】
前記請求項１〜７の何れか一項に記載の演算増幅器において、
前記抵抗部は、トランジスタを有し、
前記抵抗部の抵抗値は、前記トランジスタのオン抵抗である
ことを特徴とする演算増幅器。
【請求項９】
前記請求項１〜８の何れか一項に記載の演算増幅器において、
前記抵抗部は、その抵抗値が変化する可変抵抗部である
ことを特徴とする演算増幅器。
【請求項１０】
前記請求項９記載の演算増幅器において、
前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、
前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１１】
前記請求項９記載の演算増幅器において、
前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、
前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１２】
前記請求項１０又は１１記載の演算増幅器において、
前記スイッチは、ＭＯＳスイッチであり、
前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１３】
前記請求項１２記載の演算増幅器において、
前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、
前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１４】
前記請求項１２記載の演算増幅器において、
前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、
前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１５】
前記請求項１〜９の何れか一項に記載の演算増幅器において、
前記抵抗部は、バイポーラトランジスタにより構成される
ことを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷部を駆動する演算増幅器に関するものである。
【背景技術】
【０００２】
従来、負荷部を駆動する負帰還演算増幅器、例えばスイッチトキャパシタ増幅器では、フィードバック利得の変化や、負荷部内の負荷素子の温度変化や置き換えによって、演算増幅器の出力側に接続される負荷部の容量値が変化して、系が不安定になるという課題があった。そのため、回路マージンを大きくとり、系の安定性を確保する最悪条件を考慮した設計を行っていたが、その結果、回路の高速性が失われたり、消費電力が増加したりするという問題があった。【０００３】
この改善策として、例えば特許文献１に記載されるように、演算増幅器に備えた１段目の演算増幅段と２段目の演算増幅段との間に、位相補償用容量及び位相補償用抵抗を有する位相調整回路を新たに設け、前記位相補償用容量の容量値や前記位相補償用抵抗の抵抗値を外部から変更できるようにして、演算増幅器の位相余裕を調整するものが知られている。この技術では、位相余裕を調整することによって最適な位相余裕を確保して、演算増幅器の出力のリンギングや発振を防止し、演算増幅器自体の特性を高めることによって高速化を実現している。【０００４】
また、従来、例えば特許文献２に記載されるように、演算増幅器が駆動する負荷部内の負荷素子に対応した抵抗素子を負荷部内に新たに設け、負荷素子を置き換えることにより負荷部の容量値が変化する場合には、その抵抗素子の抵抗値を調整することによって高速化を実現する技術が知られている。この技術では、演算増幅器に負帰還する帰還段の時定数と前記演算増幅器が駆動する負荷部の時定数とが等しくなるように前記抵抗素子の抵抗値を調整して、その演算増幅器の応答速度を最適にし、演算増幅器自体の持つ特性を発揮できるようにして高速化を実現している。
【特許文献１】特開２００４−１２０５６４号公報
【特許文献２】特開２００２−１９０７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般には、２つの極を持つ演算増幅器の伝達関数Ａｏは以下の数式１で表される。【０００６】
【数１】
2008065762.tif 000003
【０００７】
上記の数式１において、Ａは演算増幅器の直流利得であり、演算増幅器の位相余裕は、主極であるωｐ１と第２極であるωｐ２との位置関係によって定まる。具体的には、前記主極ωｐ１と前記第２極ωｐ２との位置が近くなるほど位相余裕は減少し、前記主極ωｐ１と前記第２極ωｐ２との位置が遠くなるほど位相余裕は増加する。【０００８】
図１７に、前記特許文献１記載の技術を適用した従来の２段演算増幅器の全体構成の回路図を示す。【０００９】
同図において、２段演算増幅器１７００は、１段目の演算増幅段１５０と２段目の演算増幅段１６０と位相調整回路１７０とを備えている。前記位相調整回路１７０は、前記１段目の演算増幅段１５０と前記２段目の演算増幅段１６０との間に配置され、その内部には、位相補償用容量１７１と位相補償用抵抗１７２とを備えている。【００１０】
上記の図１７に代表されるような位相調整回路を備えた演算増幅器では、伝達関数Ａｏは以下の数式２で表され、伝達関数に零点ωｚを有する。【００１１】
【数２】
2008065762.tif 000004
【００１２】
上記の数式２において、演算増幅器の位相余裕は、極ωｐ１、ωｐ２と零点ωｚとの位置関係によって定まることが知られている。【００１３】
ステップ応答に代表されるような演算増幅器の過渡応答は、一般にその演算増幅器の位相余裕によって決定され、その位相余裕の最適値の範囲は４５°〜６０°であることが知られている。演算増幅器の位相余裕が上記の範囲以下のときには、過渡応答にリンギングやオーバーシュートが発生し、過渡応答のセトリング時間が遅くなる。また、位相余裕が上記の範囲以上のときには、過渡応答にオーバーシュートは生じないが、過渡応答が過制動となりセトリング時間が遅くなる要因となる。このため、演算増幅器の設計においては、製造ばらつきの影響や発振の可能性等の要因を考慮して、位相余裕の値を６０°以上確保して設計することが望ましいとされている。【００１４】
前記特許文献１記載の技術では、この製造プロセスの変動を吸収するために、位相補償用容量の容量値や位相補償用抵抗の抵抗値を外部から変更可能にすることによって、演算増幅器の製造後に零点ωｚを最も発振しにくい値に最適化して位相余裕を調整している。【００１５】
従来、図１８のテレスコーピックカスコードタイプのような１段演算増幅器の場合、その伝達関数には、理想的な１段演算増幅器を仮定すると、主極ωｐ１のみが含まれており、その位相は９０°よりも回ることがなく、常に位相余裕は９０°以上となる。また、実際の演算増幅器において、第２極ωｐ２が含まれているとしても、その第２極ωｐ２は寄生容量によって発生する寄生極であり原点から非常に遠い位置に発生したりする。さらに、１段演算増幅器では、１段演算増幅器に接続される負荷部の容量値が大きいほど、主極ωｐ１が原点側に移動して、主極ωｐ１と第２極ωｐ２との位置が離れて系の安定性が保証される。このように、従来では、過渡応答にリンギングやオーバーシュートが発生しないので、１段演算増幅器には位相調整回路を設けていなかった。【００１６】
しかしながら、上記のように、１段演算増幅器の位相余裕は、その１段演算増幅器が駆動する負荷部の容量値に応じて変化するので、負荷部の容量値が大きすぎる場合には、位相余裕が最適値に対して過剰となって、過渡応答の速度が劣化してセトリング時間が遅くなるという課題がある。【００１７】
そこで、特許文献１記載の技術を採用して、１段演算増幅器の位相余裕を調整することが考えられるが、前記特許文献１記載の技術では、多段演算増幅器に適用することを前提とし、１段目の演算増幅段１５０と２段目の演算増幅段１６０との間に位相調整回路１７０を設けており、この回路構成を１段演算増幅器に流用することは不可能である。【００１８】
一方、特許文献２記載の技術では、演算増幅器の応答速度を最適化することによって高速化を実現するものであり、その演算増幅器自体の特性を高めて位相余裕を最適値に設定するものではない。また、負荷部の容量値の変動に因る安定性の影響を保証するためには、負荷部内にも位相補償用抵抗と同様の働きをする抵抗素子を備える必要があり、演算増幅器が駆動する負荷部には汎用のものを用いることができず、その負荷部を備えた演算増幅器の用途が非常に限定されてしまう。【００１９】
本発明は、前記の課題に着目してなされたものであり、その目的は、１段演算増幅器であっても適用可能な位相調整回路を提供し、更には演算増幅器自体の特性を高めて位相余裕を調整可能とすることによって、過渡応答が劣化した場合であっても高速なセトリング特性を実現することにある。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明では、信号を増幅する演算増幅段を備えた演算増幅器において、前記演算増幅段の入出力間に負帰還接続されたフィードバック容量と、前記フィードバック容量に直列に接続された抵抗部とを有する位相調整回路を新たに設け、前記抵抗部の抵抗値を調整することによって演算増幅器の位相余裕を調整可能な構成とする。【００２１】
具体的に、本発明の演算増幅器は、信号を増幅する演算増幅段と、前記演算増幅段の入力側に接続されるサンプリング容量と、前記演算増幅段の出力信号によって駆動される負荷部と、前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有することを特徴とする。【００２２】
本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間に配置されることを特徴とする。【００２３】
本発明は、前記演算増幅器において、前記抵抗部は、前記フィードバック容量と前記演算増幅段の入力側との間に配置されることを特徴とする。【００２４】
本発明は、前記演算増幅器において、前記負荷部は、前記抵抗部と前記フィードバック容量との間に接続されることを特徴とする。【００２５】
本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも１箇所に配置されることを特徴とする。【００２６】
本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増幅段の出力側は、正相出力端子及び逆相出力端子を有し、前記位相調整回路は、前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第１の位相調整回路並びに、前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第２の位相調整回路を有することを特徴とする。【００２７】
本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増増幅段の出力側は、出力端子を有し、前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置されることを特徴とする。【００２８】
本発明は、前記演算増幅器において、前記抵抗部は、トランジスタを有し、前記抵抗部の抵抗値は、前記トランジスタのオン抵抗であることを特徴とする。【００２９】
本発明は、前記演算増幅器において、前記抵抗部は、その抵抗値が変化する可変抵抗部であることを特徴とする。【００３０】
本発明は、前記演算増幅器において、前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化することを特徴とする。【００３１】
本発明は、前記演算増幅器において、前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化することを特徴とする。【００３２】
本発明は、前記演算増幅器において、前記スイッチは、ＭＯＳスイッチであり、前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化することを特徴とする。【００３３】
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化することを特徴とする。【００３４】
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化することを特徴とする。【００３５】
本発明は、前記演算増幅器において、前記抵抗部は、バイポーラトランジスタにより構成されることを特徴とする。【００３６】
以上により、本発明では、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整が可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能である。
【発明の効果】
【００３７】
以上説明したように、本発明によれば、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設け、その位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整するので、過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の第１の実施形態の演算増幅器における全体構成を示す回路図である。
【図２】図２は、同演算増幅器におけるフィードバックループの切断を示した図である。
【図３】図３は、同演算増幅器における小信号等価回路の全体構成を示す回路図である。
【図４】図４は、本発明の第１の実施形態の演算増幅器の変形例である。
【図５】図５は、同演算増幅器の他の変形例である。
【図６】図６は、従来の完全差動型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。
【図７】図７は、本発明のシングルエンド型の演算増幅段を有する演算増幅器の全体構成を示す回路図である。
【図８】図８は、同演算増幅器の変形例である。
【図９】図９は、従来のシングルエンド出力型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。
【図１０】図１０は、従来のシングルエンド出力型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。
【図１１】図１１は、本発明の第２の実施形態の演算増幅器における全体構成を示す回路図である。
【図１２】図１２は、同演算増幅器の変形例である。
【図１３】図１３は、同演算増幅器の他の変形例である。
【図１４】図１４は、本発明の第３の実施形態の演算増幅器における全体構成を示す回路図である。
【図１５】図１５は、同演算増幅器の変形例である。
【図１６】図１６は、本発明の他の演算増幅器の全体構成を示す回路図である。
【図１７】図１７は、従来の位相調整回路を有する２段演算増幅器の全体構成を示す回路図である。
【図１８】図１８は、従来の完全差動型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。
【符号の説明】
【００３９】
１０                          オペアンプ（演算増幅段）
１１                          逆相出力端子
１２                          正相出力端子
２１                          正相入力端子
２２                          逆相入力端子
３０、３１                    抵抗素子（抵抗部）
３２、３３                    負荷容量（負荷部）
３４、３５                    フィードバック容量
３６、３７                    サンプリング容量
１００、１１０                位相調整回路
Ｃｆ                          フィードバック容量の容量値
Ｃｓ                          サンプリング容量の容量値
ＣＬ                          負荷容量の容量値
ＲＯ                          抵抗素子の抵抗値
ｇｍ                          オペアンプのトランスコンダクタンス値
ｒＯ                          オペアンプ内の抵抗素子の抵抗値
４００、４０１、４０３、
４０４、４０５、４０６    可変抵抗部
４０２                        ゲート電圧制御回路
４０７                        基板制御回路
４１０                        抵抗選択信号
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態の演算増幅器を図面に基づいて説明する。【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態の演算増幅器の全体構成を示す回路図である。【００４２】
同図において、１０は完全差動型のオペアンプ（演算増幅段）であって、前記オペアンプ１０は、その入力側に正相入力端子２１及び逆相入力端子２２を有すると共に、その出力側に正相出力端子１２及び逆相出力端子１１を有している。前記オペアンプ１０の入力側にはサンプリング容量３６、３７が接続され、出力側には負荷容量（負荷部）３２、３３が接続されて前記オペアンプ１０からの出力信号によって駆動される。【００４３】
前記オペアンプ１０の逆相出力端子１１と正相入力端子２１との間には、負帰還接続されたフィードバック容量３４と、そのフィードバック容量３４に直列に接続された抵抗素子（抵抗部）３０とを有する第１の位相調整回路１００が備えられている。また、前記オペアンプ１０の正相出力端子１２と逆相入力端子２２との間には、負帰還接続されたフィードバック容量３５と、そのフィードバック容量３５に直列に接続された抵抗素子（抵抗部）３１とを有する第２の位相調整回路１１０が備えられている。【００４４】
ここで、上記の演算増幅器の安定性を議論するため、開ループ伝達関数を求める。この際、前記オペアンプ１０が、図１８に示した一般的な完全差動型の演算増幅器であるテレスコーピックカスコードタイプの１段演算増幅器で構成されているものとする。【００４５】
図１において、図２に示すようにオペアンプ１０の入力側の切断ポイントα、βにおいて、第１の位相調整回路１００や第２の位相調整回路１１０によって成される２つのフィードバックループを切断することによって、図１の演算増幅器を図３の小信号等価回路で表すことが可能となる。【００４６】
図３の小信号等価回路において、開ループ伝達関数「Ａ１＝Ｖｌｏｏｐ／Ｖｘ」は以下の数式３で表される。尚、以下の数式において、Ｃｓはサンプリング容量の容量値、ＣＬは負荷容量の容量値、Ｃｆはフィードバック容量の容量値、ＲＯは抵抗素子の抵抗値である。また、ｒＯはオペアンプ１０内の抵抗素子の抵抗値、ｇｍはオペアンプ１０のトランスコンダクタンス値である。【００４７】
【数３】
2008065762.tif 000005
【００４８】
上記の数式３において、通常は、ｒＯ＞＞ＲＯであるので、数式３を以下の数式４に近似することができる。【００４９】
【数４】
2008065762.tif 000006
【００５０】
また、２つの極ωｐ１、ωｐ２を有する演算増幅器の開ループ伝達関数を一般化すると、以下の数式５に示す二次式で表すことができる。【００５１】
【数５】
2008065762.tif 000007
【００５２】
上記の数式５において、１段演算増幅器の主極ωｐ１と第２極ωｐ２との関係は、ωｐ２＞＞ωｐ１であるので、数式５を以下の数式６に近似することができる。【００５３】
【数６】
2008065762.tif 000008
【００５４】
ここで、図３の小信号等価回路に基づいて算出した数式４と、一般化した数式６とを比較すると、以下の数式７に示すように、図３の小信号等価回路の主極ωｐ１の値と第２極ωｐ２の値とを得ることができる。【００５５】
【数７】
2008065762.tif 000009
【００５６】
上記の数式７において、ｒＯ＞＞ＲＯのときにωｐ２＞＞ωｐ１が成立するので、数式４の近似式の妥当性が示される。【００５７】
ここで、数式５に、数式７のωｐ１、ωｐ２の値を代入すると、本実施形態の演算増幅器の開ループ伝達関数を以下の数式８で表すことができる。【００５８】
【数８】
2008065762.tif 000010
【００５９】
また、位相調整回路を設けない場合の開ループ伝達関数Ａでは、上記の数式８においてＲＯ＝０となり、以下の数式９で表される。【００６０】
【数９】
2008065762.tif 000011
【００６１】
上記の数式８と数式９とを比較すると、位相調整回路内に抵抗素子を設けたことによって、その抵抗素子の抵抗値ＲＯにより演算増幅器の開ループ伝達関数に第２極ωｐ２が発生し、演算増幅器の位相余裕が減少している。【００６２】
上記のように、図１に示した本実施形態の演算増幅器では、オペアンプ１０によって構成される１段の演算増幅段を有する演算増幅器の内部に第１及び第２の位相調整回路１００、１１０を設けたことによって、負荷容量３２、３３における容量値ＣＬが大きくなって位相余裕が最適値に対して過剰になったときには、前記各位相調整回路１００、１１０の抵抗素子３０、３１の抵抗値ＲＯを増加させることにより、第２極ωｐ２の位置を調整して、演算増幅器の位相余裕を最適値の範囲に調整する。【００６３】
尚、本実施形態において、オペアンプ１０の出力側とフィードバック容量３４、３５との間に抵抗素子３０、３１を配置したが、図４に示すように、フィードバック容量３４、３５とオペアンプ１０の入力側との間に抵抗素子３０、３１を配置した場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。また、図５に示すように、負荷容量３２、３３を、抵抗素子３０、３１とフィードバック容量３４、３５との間に設けても良い。【００６４】
さらに、上記において、演算増幅段１０は、図１８の完全差動型のテレスコーピックカスコードタイプの演算増幅器であるとして説明したが、他のタイプの演算増幅器、例えば、図６に示すフォールデッドタイプの１段演算増幅器に本発明を適用することも可能である。【００６５】
加えて、図７や図８に示すように、演算増幅段１０はシングルエンド出力型であっても良く、その演算増幅段１０の出力側の出力端子１２と、入力側の逆相入力端子２２との間に負帰還接続された位相調整回路１００を設けた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。シングルエンド出力型のものとしては、例えば、図９、図１０に示すテレスコーピックカスコードタイプの演算増幅器や、フォールデッドタイプの演算増幅器がある。【００６６】
加えて、演算増幅段１０に、演算増幅段が２段以上備えられた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。【００６７】
加えて、本実施形態の演算増幅器において、位相調整回路内の抵抗部をトランジスタで構成し、そのトランジスタのオン抵抗によって前記抵抗部における抵抗値を設定してもよく、前記トランジスタはバイポーラトランジスタであってもよい。【００６８】
加えて、上記の開ループ伝達関数は、本実施形態に係る代表的なものであり、本発明に適用する演算増幅段によって、その伝達関数は様々な形をとるが、当業者に自明なそれらの改変はすべて本発明に含まれる。【００６９】
（第２の実施形態）
図１１は、本発明の第２の実施形態の演算増幅器の全体構成を示す回路図である。【００７０】
上述した図７の演算増幅器と異なる点は、オペアンプ１０の入出力間に負帰還接続されたフィードバック容量３５に直列に接続された抵抗部が、その抵抗値を変化させることが可能な可変抵抗部４００である点のみである。その他の構成については、図７の演算増幅器と同様であるので、その説明は省略する。【００７１】
同図において、４００は可変抵抗部であって、その内部には、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３とが備えられる。前記３つのＭＯＳスイッチＭ１１〜Ｍ１３は、外部からの抵抗選択信号（図示せず）によって、それら３つのスイッチＭ１１〜Ｍ１３のオンオフが切り替えられる。その切り替えによって、前記３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせが変更されて、前記可変抵抗部４００の抵抗値が変化する。【００７２】
上記のように、本実施形態では、位相調整回路内の抵抗部を、抵抗値を変化させることが可能な可変抵抗部として構成することによって、その可変抵抗部の抵抗値を回路シミュレーションの結果を用いて柔軟に調整することが可能である。また、演算増幅器の製造後に、出力波形をオシロスコープ等で観測しつつ、オーバーシュートが起こらない最適値に抵抗値を調整しても良い。さらに、過渡応答が最適となるように、負荷部の容量値や演算増幅器の出力波形に応じて、自動的に調整しても良い。加えて、演算増幅器の駆動中に、その内部の負荷部の容量値が変化する場合には、その容量値に応じて、自動的に抵抗値が変化するように制御してもよい。従って、本実施形態の演算増幅器によれば、第１の実施形態の演算増幅器よりも、演算増幅器の位相余裕をより柔軟に最適値に調整することが可能である。【００７３】
尚、ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、バイポーラ等の能動素子であっても良いのは勿論である。【００７４】
また、例えば、図１２に示すように、可変抵抗部４０１の内部に、サイズの異なる複数のＭＯＳスイッチＭ２１、Ｍ２２、Ｍ２３を備え、それらのオン抵抗を抵抗素子の抵抗値の代わりに用いても良い。【００７５】
さらに、例えば、図１３に示すように、可変抵抗部４０３の内部に１つのＭＯＳスイッチＭ１２と、ゲート電圧制御回路４０２とを設け、外部からの抵抗選択信号４０１によって前記ゲート電圧制御回路４０２から前記ＭＯＳスイッチＭ１２に供給されるゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。ここで、ゲート電圧を変化させるゲート電圧制御回路４０２として、ブートストラップ回路等の昇圧回路や、抵抗選択信号をアナログ電圧値に変化して出力するＤＡコンバータによって構成される。尚、可変抵抗部４０３の抵抗値を下げたい場合は、ＭＯＳスイッチＭ１２のゲート・ソース間電圧を上げ、逆に上げたい場合は、ゲート・ソース間に印加する電圧が減少するように、ゲート電圧制御回路４０２の出力電圧を制御する。また、前記ＭＯＳスイッチＭ１２のバックゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。【００７６】
（第３の実施形態）
図１４は、本発明の第３の実施形態の演算増幅器の全体構成を示す回路図である。【００７７】
図１１に示した第２の実施形態の演算増幅器と異なる点は、可変抵抗部４０４の内部に、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３と、前記各ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３のオン抵抗を制御するゲート電圧制御回路４０２とを備えている点のみである。その他の構成については、図１１の実施形態の演算増幅器と同様であるので、その説明は省略する。【００７８】
同図において、まず、３つのＭＯＳスイッチＭ１１〜Ｍ１３をオンオフすることによって、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを変更して可変抵抗部４０４の抵抗値を変更して位相余裕を調整をする。【００７９】
その後、ゲート電圧制御回路４０２によって、前記３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行う。【００８０】
上記のように、本実施形態では、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを用いた位相調整と、３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更する位相調整とを併用するので、より一層、演算増幅器の位相余裕を柔軟に調整することが可能である。【００８１】
尚、図１５に示すように、各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗のみを調整して位相余裕を調整する構成であっても良く、まず、前記ＭＯＳスイッチＭ１１〜Ｍ１３の組み合わせを変更して可変抵抗部４０５の抵抗値を調整した後に、前記各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行ってもよい。【００８２】
以上説明したように、本発明では、演算増幅段の入出力間に位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路を備えることが可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能となる。従って、演算増幅器の過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。【００８３】
尚、上記の実施形態では、位相調整回路の内部に１つの抵抗部を備えた演算増幅器について説明したが、抵抗部は複数設けられていてもよく、各々の抵抗部ごとに抵抗値が固定であるか可変であるかを設定しても良い。【００８４】
また、上記の実施形態では、ゲート電圧制御回路によってＭＯＳスイッチのオン抵抗変更したが、図１６に示すように、可変抵抗部４０６の内部に基板制御回路４０７を設け、各々のＭＯＳスイッチＭ３１〜Ｍ３３の基板バイアス効果を用いて、それらのオン抵抗を変化させる構成であっても良い。【００８５】
さらに、本実施形態では、演算増幅段を１段のみ有する１段演算増幅器について説明したが、本発明は、２段の演算増幅段を有する２段演算増幅器であっても適用可能である。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明は、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整して高速なセトリング特性を実現することが可能とであるので、特に、スイッチトキャパシタ増幅器を代表とする負荷部を駆動する演算増幅器や、アナログフロントエンド、パイプライン式アナログ・デジタルコンバータ等のミックスドシグナル集積回路の構成する演算増幅器等として有用である。
【図１】
2008065762.tif 000012
【図２】
2008065762.tif 000013
【図３】
2008065762.tif 000014
【図４】
2008065762.tif 000015
【図５】
2008065762.tif 000016
【図６】
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【図７】
2008065762.tif 000018
【図８】
2008065762.tif 000019
【図９】
2008065762.tif 000020
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2008065762.tif 000029
【手続補正書】
【提出日】平成20年5月7日(2008.5.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を増幅する演算増幅段と、
前記演算増幅段の入力側に接続されるサンプリング容量と、
前記演算増幅段の出力信号によって駆動される負荷部と、
前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、
前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有する
ことを特徴とする演算増幅器。
【請求項２】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記演算増幅段の出力側と前記フィードバック容量との間に配置される
ことを特徴とする演算増幅器。
【請求項３】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記フィードバック容量と前記演算増幅段の入力側との間に配置される
ことを特徴とする演算増幅器。
【請求項４】
前記請求項２記載の演算増幅器において、
前記負荷部は、
前記抵抗部と前記フィードバック容量との間に接続される
ことを特徴とする演算増幅器。
【請求項５】
前記請求項１記載の演算増幅器において、
前記抵抗部は、
前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも１箇所に配置される
ことを特徴とする演算増幅器。
【請求項６】
前記請求項１〜５の何れか一項に記載の演算増幅器において、
前記演算増幅段の入力側は、
正相入力端子及び逆相入力端子を有し、
前記演算増幅段の出力側は、
正相出力端子及び逆相出力端子を有し、
前記位相調整回路は、
前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第１の位相調整回路並びに、
前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第２の位相調整回路を有する
ことを特徴とする演算増幅器。
【請求項７】
前記請求項１〜５の何れか一項に記載の演算増幅器において、
前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、
前記演算増増幅段の出力側は、出力端子を有し、
前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置される
ことを特徴とする演算増幅器。
【請求項８】
前記請求項１〜７の何れか一項に記載の演算増幅器において、
前記抵抗部は、トランジスタを有し、
前記抵抗部の抵抗値は、前記トランジスタのオン抵抗である
ことを特徴とする演算増幅器。
【請求項９】
前記請求項１〜８の何れか一項に記載の演算増幅器において、
前記抵抗部は、その抵抗値が変化する可変抵抗部である
ことを特徴とする演算増幅器。
【請求項１０】
前記請求項９記載の演算増幅器において、
前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、
前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１１】
前記請求項９記載の演算増幅器において、
前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、
前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１２】
前記請求項１０又は１１記載の演算増幅器において、
前記スイッチは、ＭＯＳスイッチであり、
前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１３】
前記請求項１２記載の演算増幅器において、
前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、
前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１４】
前記請求項１２記載の演算増幅器において、
前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、
前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化する
ことを特徴とする演算増幅器。
【請求項１５】
前記請求項１〜９の何れか一項に記載の演算増幅器において、
前記抵抗部は、バイポーラトランジスタにより構成される
ことを特徴とする演算増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷部を駆動する演算増幅器に関するものである。
【背景技術】
【０００２】
従来、負荷部を駆動する負帰還演算増幅器、例えばスイッチトキャパシタ増幅器では、フィードバック利得の変化や、負荷部内の負荷素子の温度変化や置き換えによって、演算増幅器の出力側に接続される負荷部の容量値が変化して、系が不安定になるという課題があった。そのため、回路マージンを大きくとり、系の安定性を確保する最悪条件を考慮した設計を行っていたが、その結果、回路の高速性が失われたり、消費電力が増加したりするという問題があった。
【０００３】
この改善策として、例えば特許文献１に記載されるように、演算増幅器に備えた１段目の演算増幅段と２段目の演算増幅段との間に、位相補償用容量及び位相補償用抵抗を有する位相調整回路を新たに設け、前記位相補償用容量の容量値や前記位相補償用抵抗の抵抗値を外部から変更できるようにして、演算増幅器の位相余裕を調整するものが知られている。この技術では、位相余裕を調整することによって最適な位相余裕を確保して、演算増幅器の出力のリンギングや発振を防止し、演算増幅器自体の特性を高めることによって高速化を実現している。
【０００４】
また、従来、例えば特許文献２に記載されるように、演算増幅器が駆動する負荷部内の負荷素子に対応した抵抗素子を負荷部内に新たに設け、負荷素子を置き換えることにより負荷部の容量値が変化する場合には、その抵抗素子の抵抗値を調整することによって高速化を実現する技術が知られている。この技術では、演算増幅器に負帰還する帰還段の時定数と前記演算増幅器が駆動する負荷部の時定数とが等しくなるように前記抵抗素子の抵抗値を調整して、その演算増幅器の応答速度を最適にし、演算増幅器自体の持つ特性を発揮できるようにして高速化を実現している。
【特許文献１】特開２００４−１２０５６４号公報
【特許文献２】特開２００２−１９０７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般には、２つの極を持つ演算増幅器の伝達関数Ａｏは以下の数式１で表される。
【０００６】
【数１】
2008065762.tif 000030
【０００７】
上記の数式１において、Ａは演算増幅器の直流利得であり、演算増幅器の位相余裕は、主極であるωｐ１と第２極であるωｐ２との位置関係によって定まる。具体的には、前記主極ωｐ１と前記第２極ωｐ２との位置が近くなるほど位相余裕は減少し、前記主極ωｐ１と前記第２極ωｐ２との位置が遠くなるほど位相余裕は増加する。
【０００８】
図１７に、前記特許文献１記載の技術を適用した従来の２段演算増幅器の全体構成の回路図を示す。
【０００９】
同図において、２段演算増幅器１７００は、１段目の演算増幅段１５０と２段目の演算増幅段１６０と位相調整回路１７０とを備えている。前記位相調整回路１７０は、前記１段目の演算増幅段１５０と前記２段目の演算増幅段１６０との間に配置され、その内部には、位相補償用容量１７１と位相補償用抵抗１７２とを備えている。
【００１０】
上記の図１７に代表されるような位相調整回路を備えた演算増幅器では、伝達関数Ａｏは以下の数式２で表され、伝達関数に零点ωｚを有する。
【００１１】
【数２】
2008065762.tif 000031
【００１２】
上記の数式２において、演算増幅器の位相余裕は、極ωｐ１、ωｐ２と零点ωｚとの位置関係によって定まることが知られている。
【００１３】
ステップ応答に代表されるような演算増幅器の過渡応答は、一般にその演算増幅器の位相余裕によって決定され、その位相余裕の最適値の範囲は４５°〜６０°であることが知られている。演算増幅器の位相余裕が上記の範囲以下のときには、過渡応答にリンギングやオーバーシュートが発生し、過渡応答のセトリング時間が遅くなる。また、位相余裕が上記の範囲以上のときには、過渡応答にオーバーシュートは生じないが、過渡応答が過制動となりセトリング時間が遅くなる要因となる。このため、演算増幅器の設計においては、製造ばらつきの影響や発振の可能性等の要因を考慮して、位相余裕の値を６０°以上確保して設計することが望ましいとされている。
【００１４】
前記特許文献１記載の技術では、この製造プロセスの変動を吸収するために、位相補償用容量の容量値や位相補償用抵抗の抵抗値を外部から変更可能にすることによって、演算増幅器の製造後に零点ωｚを最も発振しにくい値に最適化して位相余裕を調整している。
【００１５】
従来、図１８のテレスコーピックカスコードタイプのような１段演算増幅器の場合、その伝達関数には、理想的な１段演算増幅器を仮定すると、主極ωｐ１のみが含まれており、その位相は９０°よりも回ることがなく、常に位相余裕は９０°以上となる。また、実際の演算増幅器において、第２極ωｐ２が含まれているとしても、その第２極ωｐ２は寄生容量によって発生する寄生極であり原点から非常に遠い位置に発生したりする。さらに、１段演算増幅器では、１段演算増幅器に接続される負荷部の容量値が大きいほど、主極ωｐ１が原点側に移動して、主極ωｐ１と第２極ωｐ２との位置が離れて系の安定性が保証される。このように、従来では、過渡応答にリンギングやオーバーシュートが発生しないので、１段演算増幅器には位相調整回路を設けていなかった。
【００１６】
しかしながら、上記のように、１段演算増幅器の位相余裕は、その１段演算増幅器が駆動する負荷部の容量値に応じて変化するので、負荷部の容量値が大きすぎる場合には、位相余裕が最適値に対して過剰となって、過渡応答の速度が劣化してセトリング時間が遅くなるという課題がある。
【００１７】
そこで、特許文献１記載の技術を採用して、１段演算増幅器の位相余裕を調整することが考えられるが、前記特許文献１記載の技術では、多段演算増幅器に適用することを前提とし、１段目の演算増幅段１５０と２段目の演算増幅段１６０との間に位相調整回路１７０を設けており、この回路構成を１段演算増幅器に流用することは不可能である。
【００１８】
一方、特許文献２記載の技術では、演算増幅器の応答速度を最適化することによって高速化を実現するものであり、その演算増幅器自体の特性を高めて位相余裕を最適値に設定するものではない。また、負荷部の容量値の変動に因る安定性の影響を保証するためには、負荷部内にも位相補償用抵抗と同様の働きをする抵抗素子を備える必要があり、演算増幅器が駆動する負荷部には汎用のものを用いることができず、その負荷部を備えた演算増幅器の用途が非常に限定されてしまう。
【００１９】
本発明は、前記の課題に着目してなされたものであり、その目的は、１段演算増幅器であっても適用可能な位相調整回路を提供し、更には演算増幅器自体の特性を高めて位相余裕を調整可能とすることによって、過渡応答が劣化した場合であっても高速なセトリング特性を実現することにある。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明では、信号を増幅する演算増幅段を備えた演算増幅器において、前記演算増幅段の入出力間に負帰還接続されたフィードバック容量と、前記フィードバック容量に直列に接続された抵抗部とを有する位相調整回路を新たに設け、前記抵抗部の抵抗値を調整することによって演算増幅器の位相余裕を調整可能な構成とする。
【００２１】
具体的に、本発明の演算増幅器は、信号を増幅する演算増幅段と、前記演算増幅段の入力側に接続されるサンプリング容量と、前記演算増幅段の出力信号によって駆動される負荷部と、前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有することを特徴とする。
【００２２】
本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間に配置されることを特徴とする。
【００２３】
本発明は、前記演算増幅器において、前記抵抗部は、前記フィードバック容量と前記演算増幅段の入力側との間に配置されることを特徴とする。
【００２４】
本発明は、前記演算増幅器において、前記負荷部は、前記抵抗部と前記フィードバック容量との間に接続されることを特徴とする。
【００２５】
本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも１箇所に配置されることを特徴とする。
【００２６】
本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増幅段の出力側は、正相出力端子及び逆相出力端子を有し、前記位相調整回路は、前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第１の位相調整回路並びに、前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第２の位相調整回路を有することを特徴とする。
【００２７】
本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増増幅段の出力側は、出力端子を有し、前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置されることを特徴とする。
【００２８】
本発明は、前記演算増幅器において、前記抵抗部は、トランジスタを有し、前記抵抗部の抵抗値は、前記トランジスタのオン抵抗であることを特徴とする。
【００２９】
本発明は、前記演算増幅器において、前記抵抗部は、その抵抗値が変化する可変抵抗部であることを特徴とする。
【００３０】
本発明は、前記演算増幅器において、前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化することを特徴とする。
【００３１】
本発明は、前記演算増幅器において、前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化することを特徴とする。
【００３２】
本発明は、前記演算増幅器において、前記スイッチは、ＭＯＳスイッチであり、前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化することを特徴とする。
【００３３】
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化することを特徴とする。
【００３４】
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化することを特徴とする。
【００３５】
本発明は、前記演算増幅器において、前記抵抗部は、バイポーラトランジスタにより構成されることを特徴とする。
【００３６】
以上により、本発明では、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整が可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能である。
【発明の効果】
【００３７】
以上説明したように、本発明によれば、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設け、その位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整するので、過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態の演算増幅器を図面に基づいて説明する。
【００３９】
（第１の実施形態）
図１は、本発明の第１の実施形態の演算増幅器の全体構成を示す回路図である。
【００４０】
同図において、１０は完全差動型のオペアンプ（演算増幅段）であって、前記オペアンプ１０は、その入力側に正相入力端子２１及び逆相入力端子２２を有すると共に、その出力側に正相出力端子１２及び逆相出力端子１１を有している。前記オペアンプ１０の入力側にはサンプリング容量３６、３７が接続され、出力側には負荷容量（負荷部）３２、３３が接続されて前記オペアンプ１０からの出力信号によって駆動される。
【００４１】
前記オペアンプ１０の逆相出力端子１１と正相入力端子２１との間には、負帰還接続されたフィードバック容量３４と、そのフィードバック容量３４に直列に接続された抵抗素子（抵抗部）３０とを有する第１の位相調整回路１００が備えられている。また、前記オペアンプ１０の正相出力端子１２と逆相入力端子２２との間には、負帰還接続されたフィードバック容量３５と、そのフィードバック容量３５に直列に接続された抵抗素子（抵抗部）３１とを有する第２の位相調整回路１１０が備えられている。
【００４２】
ここで、上記の演算増幅器の安定性を議論するため、開ループ伝達関数を求める。この際、前記オペアンプ１０が、図１８に示した一般的な完全差動型の演算増幅器であるテレスコーピックカスコードタイプの１段演算増幅器で構成されているものとする。
【００４３】
図１において、図２に示すようにオペアンプ１０の入力側の切断ポイントα、βにおいて、第１の位相調整回路１００や第２の位相調整回路１１０によって成される２つのフィードバックループを切断することによって、図１の演算増幅器を図３の小信号等価回路で表すことが可能となる。
【００４４】
図３の小信号等価回路において、開ループ伝達関数「Ａ１＝Ｖｌｏｏｐ／Ｖｘ」は以下の数式３で表される。尚、以下の数式において、Ｃｓはサンプリング容量の容量値、ＣＬは負荷容量の容量値、Ｃｆはフィードバック容量の容量値、ＲＯは抵抗素子の抵抗値である。また、ｒＯはオペアンプ１０内の抵抗素子の抵抗値、ｇｍはオペアンプ１０のトランスコンダクタンス値である。
【００４５】
【数３】
2008065762.tif 000032
【００４６】
上記の数式３において、通常は、ｒＯ＞＞ＲＯであるので、数式３を以下の数式４に近似することができる。
【００４７】
【数４】
2008065762.tif 000033
【００４８】
また、２つの極ωｐ１、ωｐ２を有する演算増幅器の開ループ伝達関数を一般化すると、以下の数式５に示す二次式で表すことができる。
【００４９】
【数５】
2008065762.tif 000034
【００５０】
上記の数式５において、１段演算増幅器の主極ωｐ１と第２極ωｐ２との関係は、ωｐ２＞＞ωｐ１であるので、数式５を以下の数式６に近似することができる。
【００５１】
【数６】
2008065762.tif 000035
【００５２】
ここで、図３の小信号等価回路に基づいて算出した数式４と、一般化した数式６とを比較すると、以下の数式７に示すように、図３の小信号等価回路の主極ωｐ１の値と第２極ωｐ２の値とを得ることができる。
【００５３】
【数７】
2008065762.tif 000036
【００５４】
上記の数式７において、ｒＯ＞＞ＲＯのときにωｐ２＞＞ωｐ１が成立するので、数式４の近似式の妥当性が示される。
【００５５】
ここで、数式５に、数式７のωｐ１、ωｐ２の値を代入すると、本実施形態の演算増幅器の開ループ伝達関数を以下の数式８で表すことができる。
【００５６】
【数８】
2008065762.tif 000037
【００５７】
また、位相調整回路を設けない場合の開ループ伝達関数Ａでは、上記の数式８においてＲＯ＝０となり、以下の数式９で表される。
【００５８】
【数９】
2008065762.tif 000038
【００５９】
上記の数式８と数式９とを比較すると、位相調整回路内に抵抗素子を設けたことによって、その抵抗素子の抵抗値ＲＯにより演算増幅器の開ループ伝達関数に第２極ωｐ２が発生し、演算増幅器の位相余裕が減少している。
【００６０】
上記のように、図１に示した本実施形態の演算増幅器では、オペアンプ１０によって構成される１段の演算増幅段を有する演算増幅器の内部に第１及び第２の位相調整回路１００、１１０を設けたことによって、負荷容量３２、３３における容量値ＣＬが大きくなって位相余裕が最適値に対して過剰になったときには、前記各位相調整回路１００、１１０の抵抗素子３０、３１の抵抗値ＲＯを増加させることにより、第２極ωｐ２の位置を調整して、演算増幅器の位相余裕を最適値の範囲に調整する。
【００６１】
尚、本実施形態において、オペアンプ１０の出力側とフィードバック容量３４、３５との間に抵抗素子３０、３１を配置したが、図４に示すように、フィードバック容量３４、３５とオペアンプ１０の入力側との間に抵抗素子３０、３１を配置した場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。また、図５に示すように、負荷容量３２、３３を、抵抗素子３０、３１とフィードバック容量３４、３５との間に設けても良い。
【００６２】
さらに、上記において、演算増幅段１０は、図１８の完全差動型のテレスコーピックカスコードタイプの演算増幅器であるとして説明したが、他のタイプの演算増幅器、例えば、図６に示すフォールデッドタイプの１段演算増幅器に本発明を適用することも可能である。
【００６３】
加えて、図７や図８に示すように、演算増幅段１０はシングルエンド出力型であっても良く、その演算増幅段１０の出力側の出力端子１２と、入力側の逆相入力端子２２との間に負帰還接続された位相調整回路１００を設けた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。シングルエンド出力型のものとしては、例えば、図９、図１０に示すテレスコーピックカスコードタイプの演算増幅器や、フォールデッドタイプの演算増幅器がある。
【００６４】
加えて、演算増幅段１０に、演算増幅段が２段以上備えられた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。
【００６５】
加えて、本実施形態の演算増幅器において、位相調整回路内の抵抗部をトランジスタで構成し、そのトランジスタのオン抵抗によって前記抵抗部における抵抗値を設定してもよく、前記トランジスタはバイポーラトランジスタであってもよい。
【００６６】
加えて、上記の開ループ伝達関数は、本実施形態に係る代表的なものであり、本発明に適用する演算増幅段によって、その伝達関数は様々な形をとるが、当業者に自明なそれらの改変はすべて本発明に含まれる。
【００６７】
（第２の実施形態）
図１１は、本発明の第２の実施形態の演算増幅器の全体構成を示す回路図である。
【００６８】
上述した図７の演算増幅器と異なる点は、オペアンプ１０の入出力間に負帰還接続されたフィードバック容量３５に直列に接続された抵抗部が、その抵抗値を変化させることが可能な可変抵抗部４００である点のみである。その他の構成については、図７の演算増幅器と同様であるので、その説明は省略する。
【００６９】
同図において、４００は可変抵抗部であって、その内部には、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３とが備えられる。前記３つのＭＯＳスイッチＭ１１〜Ｍ１３は、外部からの抵抗選択信号（図示せず）によって、それら３つのスイッチＭ１１〜Ｍ１３のオンオフが切り替えられる。その切り替えによって、前記３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせが変更されて、前記可変抵抗部４００の抵抗値が変化する。
【００７０】
上記のように、本実施形態では、位相調整回路内の抵抗部を、抵抗値を変化させることが可能な可変抵抗部として構成することによって、その可変抵抗部の抵抗値を回路シミュレーションの結果を用いて柔軟に調整することが可能である。また、演算増幅器の製造後に、出力波形をオシロスコープ等で観測しつつ、オーバーシュートが起こらない最適値に抵抗値を調整しても良い。さらに、過渡応答が最適となるように、負荷部の容量値や演算増幅器の出力波形に応じて、自動的に調整しても良い。加えて、演算増幅器の駆動中に、その内部の負荷部の容量値が変化する場合には、その容量値に応じて、自動的に抵抗値が変化するように制御してもよい。従って、本実施形態の演算増幅器によれば、第１の実施形態の演算増幅器よりも、演算増幅器の位相余裕をより柔軟に最適値に調整することが可能である。
【００７１】
尚、ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、バイポーラ等の能動素子であっても良いのは勿論である。
【００７２】
また、例えば、図１２に示すように、可変抵抗部４０１の内部に、サイズの異なる複数のＭＯＳスイッチＭ２１、Ｍ２２、Ｍ２３を備え、それらのオン抵抗を抵抗素子の抵抗値の代わりに用いても良い。
【００７３】
さらに、例えば、図１３に示すように、可変抵抗部４０３の内部に１つのＭＯＳスイッチＭ１２と、ゲート電圧制御回路４０２とを設け、外部からの抵抗選択信号４０１によって前記ゲート電圧制御回路４０２から前記ＭＯＳスイッチＭ１２に供給されるゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。ここで、ゲート電圧を変化させるゲート電圧制御回路４０２として、ブートストラップ回路等の昇圧回路や、抵抗選択信号をアナログ電圧値に変化して出力するＤＡコンバータによって構成される。尚、可変抵抗部４０３の抵抗値を下げたい場合は、ＭＯＳスイッチＭ１２のゲート・ソース間電圧を上げ、逆に上げたい場合は、ゲート・ソース間に印加する電圧が減少するように、ゲート電圧制御回路４０２の出力電圧を制御する。また、前記ＭＯＳスイッチＭ１２のバックゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。
【００７４】
（第３の実施形態）
図１４は、本発明の第３の実施形態の演算増幅器の全体構成を示す回路図である。
【００７５】
図１１に示した第２の実施形態の演算増幅器と異なる点は、可変抵抗部４０４の内部に、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３と、前記各ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３のオン抵抗を制御するゲート電圧制御回路４０２とを備えている点のみである。その他の構成については、図１１の実施形態の演算増幅器と同様であるので、その説明は省略する。
【００７６】
同図において、まず、３つのＭＯＳスイッチＭ１１〜Ｍ１３をオンオフすることによって、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを変更して可変抵抗部４０４の抵抗値を変更して位相余裕を調整をする。
【００７７】
その後、ゲート電圧制御回路４０２によって、前記３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行う。
【００７８】
上記のように、本実施形態では、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを用いた位相調整と、３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更する位相調整とを併用するので、より一層、演算増幅器の位相余裕を柔軟に調整することが可能である。
【００７９】
尚、図１５に示すように、各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗のみを調整して位相余裕を調整する構成であっても良く、まず、前記ＭＯＳスイッチＭ１１〜Ｍ１３の組み合わせを変更して可変抵抗部４０５の抵抗値を調整した後に、前記各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行ってもよい。
【００８０】
以上説明したように、本発明では、演算増幅段の入出力間に位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路を備えることが可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能となる。従って、演算増幅器の過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。
【００８１】
尚、上記の実施形態では、位相調整回路の内部に１つの抵抗部を備えた演算増幅器について説明したが、抵抗部は複数設けられていてもよく、各々の抵抗部ごとに抵抗値が固定であるか可変であるかを設定しても良い。
【００８２】
また、上記の実施形態では、ゲート電圧制御回路によってＭＯＳスイッチのオン抵抗変更したが、図１６に示すように、可変抵抗部４０６の内部に基板制御回路４０７を設け、各々のＭＯＳスイッチＭ３１〜Ｍ３３の基板バイアス効果を用いて、それらのオン抵抗を変化させる構成であっても良い。
【００８３】
さらに、本実施形態では、演算増幅段を１段のみ有する１段演算増幅器について説明したが、本発明は、２段の演算増幅段を有する２段演算増幅器であっても適用可能である。
【産業上の利用可能性】
【００８４】
以上説明したように、本発明は、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整して高速なセトリング特性を実現することが可能とであるので、特に、スイッチトキャパシタ増幅器を代表とする負荷部を駆動する演算増幅器や、アナログフロントエンド、パイプライン式アナログ・デジタルコンバータ等のミックスドシグナル集積回路の構成する演算増幅器等として有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態の演算増幅器における全体構成を示す回路図である。
【図２】同演算増幅器におけるフィードバックループの切断を示した図である。
【図３】同演算増幅器における小信号等価回路の全体構成を示す回路図である。
【図４】本発明の第１の実施形態の演算増幅器の変形例である。
【図５】同演算増幅器の他の変形例である。
【図６】従来の完全差動型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。
【図７】本発明のシングルエンド型の演算増幅段を有する演算増幅器の全体構成を示す回路図である。
【図８】同演算増幅器の変形例である。
【図９】従来のシングルエンド出力型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。
【図１０】従来のシングルエンド出力型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。
【図１１】本発明の第２の実施形態の演算増幅器における全体構成を示す回路図である。
【図１２】同演算増幅器の変形例である。
【図１３】同演算増幅器の他の変形例である。
【図１４】本発明の第３の実施形態の演算増幅器における全体構成を示す回路図である。
【図１５】同演算増幅器の変形例である。
【図１６】本発明の他の演算増幅器の全体構成を示す回路図である。
【図１７】従来の位相調整回路を有する２段演算増幅器の全体構成を示す回路図である。
【図１８】従来の完全差動型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。
【符号の説明】
【００８６】
１０                          オペアンプ（演算増幅段）
１１                          逆相出力端子
１２                          正相出力端子
２１                          正相入力端子
２２                          逆相入力端子
３０、３１                    抵抗素子（抵抗部）
３２、３３                    負荷容量（負荷部）
３４、３５                    フィードバック容量
３６、３７                    サンプリング容量
１００、１１０                位相調整回路
Ｃｆ                          フィードバック容量の容量値
Ｃｓ                          サンプリング容量の容量値
ＣＬ                          負荷容量の容量値
ＲＯ                          抵抗素子の抵抗値
ｇｍ                          オペアンプのトランスコンダクタンス値
ｒＯ                          オペアンプ内の抵抗素子の抵抗値
４００、４０１、４０３、
４０４、４０５、４０６    可変抵抗部
４０２                        ゲート電圧制御回路
４０７                        基板制御回路
４１０                        抵抗選択信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008065762.tif 000039
【図２】
2008065762.tif 000040
【図３】
2008065762.tif 000041
【図４】
2008065762.tif 000042
【図５】
2008065762.tif 000043
【図６】
2008065762.tif 000044
【図７】
2008065762.tif 000045
【図８】
2008065762.tif 000046
【図９】
2008065762.tif 000047
【図１０】
2008065762.tif 000048
【図１１】
2008065762.tif 000049
【図１２】
2008065762.tif 000050
【図１３】
2008065762.tif 000051
【図１４】
2008065762.tif 000052
【図１５】
2008065762.tif 000053
【図１６】
2008065762.tif 000054
【図１７】
2008065762.tif 000055
【図１８】
2008065762.tif 000056
【国際調査報告】
2008065762.tif 000057
2008065762.tif 000058
2008065762.tif 000059
2008065762.tif 000060