【手続補正書】
【提出日】平成17年8月3日(2005.8.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたメモリセルアレイと、
前記半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがって前記メモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路と、
前記半導体基板上に設けられ、前記テスト回路に記憶されるプログラムの内容を書き換えるための書換手段とを含む、自己テスト回路内蔵半導体記憶装置。
【請求項２】
前記テスト回路は、
前記半導体基板上に設けられ、前記プログラムを記憶するための書換可能な記憶手段と、
前記半導体基板上に設けられ、テストデータを前記プログラムにしたがって発生し前記メモリセルアレイ中の各メモリセルに書込むための手段と、
前記メモリセルからデータを読出して外部のテスト装置に与えるための手段とを含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項３】
前記テスト回路の動作は、前記テスト装置の動作クロック信号の周波数を逓倍した逓倍クロック信号に同期して行なわれ、
前記テスト回路は、前記逓倍クロック信号に同期して前記テスト装置に対して出力される前記メモリセルから読み出されたデータを、前記逓倍の逓倍数以上の回数だけ繰返し出力するとともに、前記テスト装置がデータを所定の順序で受信することが可能なように、前記メモリセルからの読出アドレスをスクランブルする、請求項２に記載の自己テスト回路内蔵半導体記憶装置。
【請求項４】
前記自己テスト回路内蔵半導体記憶装置は、前記メモリセルアレイへのデータの読出および書込を制御するための信号、および前記テスト回路に格納されるプログラムを含むロードデータを外部から受けるための複数個の制御信号入力端子を有し、
前記制御信号入力端子の数は前記テスト回路に格納される各命令のビット数よりも小さく、
前記ロードデータは、その各命令が前記複数個の制御信号入力端子の数以下のビット数に分割して前記複数個の制御信号入力端子に与えられ、
前記書換手段は、前記複数個の制御信号入力端子を介して外部から与えられる、分割された前記ロードデータから前記プログラムの各命令を復元するようにして前記テスト回路に記憶させるための手段を含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項５】
前記メモリセルアレイは、複数個の入出力回路を有し、
前記ロードデータは、
前記テスト回路が実行する前記プログラムに加えて、前記メモリセルアレイの前記複数個の入出力回路のテストを行なうための入出力組合せデータを含み、
前記自己テスト回路内蔵半導体記憶装置は、
前記複数個の入出力回路に対応して設けられ、前記複数個の入出力回路を経由して前記メモリセルアレイに前記入出力組合せデータに対応したテスト用データを書込み、前記入出力回路を経由して前記メモリセルアレイから読み出したデータが正当か否かを判定するための入出力組合せテスト回路を含み、
前記書換手段は、前記プログラムを前記テスト回路に記憶させるとともに、前記入出力の組合せデータを前記入出力組合せテスト回路に与える、請求項４に記載の自己テスト回路内蔵半導体記憶装置。
【請求項６】
前記テスト回路は、前記入出力回路のための１ビットの期待値マスターデータを出力することが可能であり、
前記入出力組合せテスト回路は、
対応する入出力回路のための入出力組合せデータを記憶するための組合せデータ記憶手段と、
前記期待値マスターデータと前記組合せデータ記憶手段に記憶された入出力組み合わせデータとの論理をとって前記メモリセルアレイに書き込むための手段と、
前記メモリセルアレイから対応の前記入出力回路を経由して読み出されたデータと、前記期待値マスターデータおよび前記組合せデータ記憶手段に記憶された入出力組合せデータとの間で前記論理をとることによって得られた値との比較を行なうことによって対応の入出力回路の出力が正当か否かを判定するための手段を含む、請求項５に記載の自己テスト回路内蔵半導体記憶装置。
【請求項７】
前記ロードデータは、前記自己テスト回路内蔵半導体記憶装置のモードを設定するためのモードデータをさらに含み、
前記書換手段はさらに、前記プログラムを前記テスト回路に記憶させるとともに、前記モードデータにしたがって前記自己テスト回路内蔵半導体記憶装置のモードを設定する、請求項４に記載の自己テスト回路内蔵半導体記憶装置。
【請求項８】
前記テスト回路は、前記メモリセルアレイの論理アドレスに、アドレススクランブルを行なって前記メモリセルアレイのテストを行なうための手段を含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項９】
前記テスト回路は、各メモリセルのアドレスに対して所定の演算を行なうことにより各メモリセルに書き込まれるべきデータを生成するデータスクランブルを行なって前記メモリセルアレイのテストを行なうための手段を含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１０】
前記テスト回路は、
前記半導体基板上に設けられ、前記プログラムを記憶するための書換可能な記憶手段と、
前記プログラムによって制御される、繰り返し動作を含むアルゴリズムにしたがって前記メモリセルアレイ中の各メモリセルに書き込むべきデータを生成するための手段と、
前記繰返し動作中でデータを記憶するために使用される汎用レジスタと、
前記汎用レジスタに前記繰返し動作中の所定のタイミングで書き込まれる値を保持するリロードレジスタと、
前記リロードレジスタに、前記記憶手段に記憶されたプログラムによって指定された値を書き込むための手段とを含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１１】
外部から前記テスト回路による繰返し動作を制御するための外部信号を受信するための手段をさらに含み、
前記テスト回路は、前記外部信号の値を参照して前記メモリセルアレイに対するテストにおける繰返し動作を制御するための手段を含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１２】
前記テスト回路のための命令セットは条件付ジャンプ命令を含み、
前記テスト回路は、前記条件付ジャンプ命令による分岐動作を前記条件付きジャンプ命令を実行したサイクルより後のサイクルで実行する遅延ジャンプを行なう、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１３】
前記テスト回路は、
前記半導体基板上に設けられ、所定周波数のクロック信号で動作する制御回路と、
前記半導体基板上に設けられ、前記所定周波数を逓倍した逓倍クロック信号で動作する、前記プログラムを記憶するための書換可能な記憶手段と、
前記半導体基板上に設けられ、前記逓倍クロック信号で動作する、前記記憶手段に記憶されたプログラムにしたがってテストデータおよび前記メモリセルアレイの制御信号を生成するためのパターンジェネレータとを含む、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１４】
前記パターンジェネレータの発生するテストデータを外部に出力するための手段をさらに含む、請求項１３に記載の自己テスト回路内蔵半導体記憶装置。
【請求項１５】
前記テスト回路は、テストのパスをテスト結果信号の第１のレベルで、テストのフェイルを前記テスト結果信号の第２のレベルで出力し、
前記テスト回路はさらに、テスト結果を出力するに先立ち、前記テスト結果信号を前記第２のレベルにする、請求項１に記載の自己テスト回路内蔵半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項２に記載の発明にかかる自己テスト回路内蔵半導体記憶装置は、請求項１に記載の発明の構成に加えて、テスト回路は、半導体基板上に設けられ、プログラムを記憶するための書換可能な記憶手段と、半導体基板上に設けられ、テストデータをプログラムにしたがって発生しメモリセルアレイ中の各メモリセルに書込むための手段と、メモリセルからデータを読出して外部のテスト装置に与えるための手段とを含む。