(57)【要約】  半導体装置は、シリコン基板（１１）と、前記シリコン基板上にゲート絶縁膜（１３）を介して位置するゲート電極（１６）と、前記ゲート絶縁膜とゲート電極の間に位置し、前記ゲート電極と異なる内在応力を有し、前記ゲート電極直下のチャネル領域に流れる電流の方向と直交する方向に配列されるラダー（１５）と、を備える。
2008038346.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して位置するゲート電極と、
前記ゲート絶縁膜とゲート電極の間に位置し、前記ゲート電極直下のチャネル領域に流れる電流の方向と直交する方向に配列され、前記ゲート電極と異なる応力が内在するラダーと、  
を備えることを特徴とする半導体装置。
【請求項２】
前記ラダーには、圧縮応力が内在し、
前記ゲート電極には、前記ラダーの圧縮応力よりも小さい圧縮応力または引張応力が内在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ラダーには、引張応力が内在し、
前記ゲート電極には、前記ラダーの引張応力よりも小さい引張応力または圧縮応力が内在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域は、ｎ型チャネルを構成し、前記ラダーの仕事関数が、前記ゲート電極の仕事関数よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域は、ｐ型チャネルを構成し、前記ラダーの仕事関数が、前記ゲート電極の仕事関数よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ラダーを構成するストライプの幅またはストライプ間のスペースは、１００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ラダーは、金属で構成されることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項８】
前記ラダーは、絶縁膜で構成されることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項９】
前記ゲート電極を覆って位置し、前記チャネル領域に、前記電流の流れる方向と平行な方向にひずみを与える応力膜
をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ゲート電極を挟むソース・ドレイン領域に位置し、前記チャネル領域に、前記電流の流れる方向と平行な方向にひずみを与えるひずみ印加層
をさらに有することを特徴とする請求項１または９に記載の半導体装置。
【請求項１１】
シリコン基板上に、側壁がサイドウォールスペーサで覆われたダミー電極を形成し、
前記ダミー電極を除去してサイドウォールスペーサ間に開口を形成し、
前記開口内に、第１の方向に延びるラダーを形成し、
前記開口内に、前記ラダーと異なる応力を有する材料で、前記ラダーを覆うゲート電極を形成する
工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート電極およびサイドウォールスペーサを覆って、前記ゲート電極直下のシリコン基板表面領域に、前記第１の方向と直交する方向のひずみを与える応力膜を形成する
工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ラダーの形成は、前記開口内に、金属をスパッタリングで堆積し、所定の間隔のラダー形状にパターニングして形成する工程を含み、
前記ゲート電極を、金属の蒸着により形成する
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記ラダーの形成は、前記開口内に、金属を蒸着し、所定の間隔のラダー形状にパターニングして形成する工程を含み、
前記ゲート電極を、前記開口内に金属をスパッタリンして形成する
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記ラダーは、前記開口内に絶縁膜をスパッタリングで形成し、所定の間隔のラダー形状にパターニングして形成する工程を含み、
前記ゲート電極を、金属の蒸着により形成する
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記ダミーゲートおよびサイドウォールスペーサをマスクとして、前記シリコン基板にｎ型の不純物を注入する工程をさらに含み、
前記ラダーを、前記ゲート電極の仕事関数よりも大きい仕事関数を有する材料で形成することを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記ダミーゲートおよびサイドウォールスペーサをマスクとして、前記シリコン基板にｐ型の不純物を注入する工程をさらに含み、
前記ラダーを、前記ゲート電極の仕事関数よりも小さい仕事関数を有する材料で形成することを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、面内での２軸方向のひずみを独立に制御し、チャネル領域に適切なひずみを印加することのできる電界効果トランジスタと、その製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）の性能向上のため、量子効果を利用した素子の研究が行われている。特に、化合物半導体においては、量子井戸構造が比較的容易に作製できるため、さまざまな研究が行われている。また、近年ではＳｉ／ＳｉＧｅヘテロ接合を量子効果チャネル領域に利用したＦＥＴの開発も行われている。しかし、これらの素子構造は、広く利用されているＳｉ絶縁ゲート型ＦＥＴ（Ｓｉ−ＭＯＳＦＥＴ）の構造と大きく異なるため、従来のＭＯＳプロセスにそのまま適用することが困難である。【０００３】
一方、シリコン絶縁ゲート型電界効果トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）において、キャリア移動度向上のためのひずみ導入技術が用いられている。この場合、ｎＭＯＳＦＥＴに対しては、チャネル領域にゲート長方向へ引張ひずみを、ｐＭＯＳＦＥＴに対してはゲート長方向に圧縮ひずみを導入する。【０００４】
一例として、図１に示すように、高引張応力を有するシリコン窒化膜１１１と、高圧縮応力を有するシリコン窒化膜１１２を、それぞれｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに、選択的に堆積することにより、チャネル領域にひずみを印加する方法が知られている（例えば、非特許文献１および２参照）。【０００５】
図１の方法では、シャロー・トレンチ・アイソレーション（ＳＴＩ）１０２、ゲート絶縁膜１０３、ポリシリコンゲート１０５およびコバルトシリサイド（ＣｏＳｉ）１０６、エクステンション１０４、サイドウォールスペーサ１０７、ソース・ドレイン不純物拡散領域１０８を、一般的なＣＭＯＳプロセスにより作成する。その後、高引張応力を持つＳｉ窒化膜１１１を全面に堆積し、ｐＭＯＳＦＥＴ上の高引張応力Ｓｉ窒化膜１１１を選択的にエッチングし、ｎＭＯＳＦＥＴ上にのみ、高引張応力Ｓｉ窒化膜１１１を残す。次に、同様に高圧縮応力を持つＳｉ窒化膜１１２を全面に堆積し、ｎＭＯＳＦＥＴ上の高圧縮応力Ｓｉ窒化膜１１２を選択的にエッチングし、ｐＭＯＳＦＥＴ上にのみ高圧縮応力Ｓｉ窒化膜１１２を残す。以上により、ｎＭＯＳＦＥＴ上には引張応力膜１１１、ｐＭＯＳＦＥＴ上には圧縮応力膜１１２が形成される。【０００６】
応力膜１１１により、ｎＭＯＳＦＥＴのチャネル領域にはゲート長方向に引張ひずみ、高さ方向に圧縮ひずみが導入される。一方、応力膜１１２により、ｐＭＯＳＦＥＴにはゲート長方向に圧縮ひずみ、高さ方向に引張ひずみが導入される。具体的には、ｎＭＯＳＦＥＴについては、真性応力１．６ＧＰａの引張応力膜を用いて、ゲート長方向に約０．３％の引張ひずみ、高さ方向に約０．３％の圧縮ひずみが得られる。また、ｐＭＯＳＦＥＴについては、真性応力−２ＧＰａの圧縮応力膜を用いてゲート長方向に約０．４％の圧縮ひずみ、高さ方向に約０．５％の引張ひずみが得られる。【０００７】
図２は、歪み効果を得る別の公知方法を示す。図２の方法では、ソース・ドレイン領域にＳｉと格子定数が異なるシリコンゲルマニウム（ＳｉＧｅ）や、シリコンカーボン（ＳｉＣ）などを選択成長させ、チャネル領域にひずみを生じさせる（たとえば、非特許文献３参照）。この文献では、仮想的なＭＯＳＦＥＴ構造を用いて、ひずみの導入方法を検討している。この構造を作製するには、Ｓｉ（１００）基板上に、ゲートパターン２０５をリソグラフィにより形成し、それをマスクとしてソース・ドレイン領域にドライエッチングによりリセス構造を形成する。この時、エッチング側面がテーパー状になる。次に、希フッ酸によりリセス領域の自然酸化膜を除去し、ｎＭＯＳＦＥＴ用に、ＳｉＣを選択成長させる。これにより、ｎＭＯＳＦＥＴのチャネル領域に、それぞれゲート長方向の引張ひずみと、高さ方向の圧縮ひずみが導入される。また、ｐＭＯＳＦＥＴ用には、リセス内にＳｉＧｅを選択成長させる。これにより、ｐＭＯＳＦＥＴのチャネル領域には、ゲート長方向の圧縮ひずみと、高さ方向の引張ひずみが導入される。【０００８】
しかしながら、これらの方法では、ゲート長方向と高さ方向のひずみは制御可能であるが、ゲート幅方向のひずみが制御できない。今後、よりキャリアの移動度を向上させていくためには、面内の２軸方向のひずみ制御が必要不可欠となってくる。【０００９】
図３は、２軸のひずみを利用する公知の方法を示す（たとえば、非特許文献４参照）。この方法では、ＳｉＧｅを用いた緩和仮想基板を利用する。【００１０】
まず、Ｓｉ基板３０１上にＣＶＤ法によりＳｉＧｅ緩衝層３０２をエピタキシャル成長させる。このＳｉＧｅ緩衝層３０２は、Ｇｅ比率を０から２０％に段階的に変化させ、膜厚を１．５μｍ以上にすることによって、ＳｉＧｅの格子ひずみを緩和させている。次に６００ｎｍの緩和Ｓｉ０．８Ｇｅ０．２層３０３と、７５ｎｍのｐ＋Ｓｉ０．８Ｇｅ０．２層３０４を成長させる。その後、２３ｎｍの薄いひずみＳｉ層３０５を成長させる。以上のエピタキシャル成長はジクロロシラン（ＳｉＨ２Ｃｌ２）およびＧｅＨ４を使用し、７００〜７５０℃で行われる。また、エピタキシャル層はジボラン（Ｂ２Ｈ６）によりｉｎ−ｓｉｔｕドープされている。その後、通常のＣＭＯＳプロセスによりＭＯＳデバイス３１０を製作する。なお、プロセスにおける熱酸化などにより、ひずみＳｉ層３０５は１２ｎｍ程度に薄くなる。以上により、面内方向に２軸の引張ひずみを導入したデバイスが完成する。この時のひずみ量として、２軸方向に１％程度の引張ひずみが得られる。
【非特許文献１】Ｓ．Ｐｉｄｉｎ  ｅｔ  ａｌ．，ＩＥＤＭ２００４  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．２１３−２１６
【非特許文献２】Ｓ．Ｐｉｄｉｎ  ｅｔ  ａｌ．，２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ，ｐｐ．５４−５５
【非特許文献３】Ｋａｈ−Ｗｅｅ  Ａｎｇ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，８６，０９３１０２（２００５）
【非特許文献４】Ｋ．  Ｒｉｍ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，４７，１４０６（２０００）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図３の方法では、ｎＭＯＳＦＥＴに対しては効果的なひずみの導入が可能であるが、ｐＭＯＳＦＥＴに対しては、逆に移動度を制限させる方向に働いてしまう。したがって、ＣＭＯＳＦＥＴにおけるキャリア移動度を向上させるためには、２軸方向の歪を独立に制御する必要がある。【００１２】
そこで、本発明は、Ｓｉ−ＭＯＳＦＥＴの基本構造を大きく変えることなく、チャネル長方向と、チャネル幅方向のひずみを独立に制御し、チャネル領域に適切なひずみを印加することのできる半導体装置と、その製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明では上記課題を解決するために、ゲート絶縁膜とゲート電極の間に、ゲート電極と異なる応力を有し、チャネル幅方向に配列されるラダーを挿入することによって、チャネル領域に、チャネル幅方向へのひずみを独立して生じさせる。【００１４】
具体的には、第１の側面では、半導体装置は、
（ａ）シリコン基板と、
（ｂ）前記シリコン基板上にゲート絶縁膜を介して位置するゲート電極と、
（ｃ）前記ゲート絶縁膜とゲート電極の間に位置し、前記ゲート電極直下のチャネル領域に流れる電流の方向と直交する方向に配列され、前記ゲート電極と異なる応力が内在するラダーと、  
を備える。【００１５】
良好な構成例では、ラダーには圧縮応力が内在し、ゲート電極には、ラダーの圧縮応力よりも小さい圧縮応力または引張応力が内在する。【００１６】
別の構成例では、ラダーには、引張応力が内在し、ゲート電極には、ラダーの引張応力よりも小さい引張応力または圧縮応力が内在する。【００１７】
さらに別の構成例では、チャネル領域はｎ型チャネルを構成し、前記ラダーの仕事関数は、ゲート電極の仕事関数よりも大きい。【００１８】
さらに別の構成例では、チャネル領域はｐ型チャネルを構成し、前記ラダーの仕事関数は、ゲート電極の仕事関数よりも小さい。【００１９】
第２の側面では、半導体装置の製造方法を提供する。この方法は、
（ａ）シリコン基板上に、側壁がサイドウォールスペーサで覆われたダミー電極を形成し、
（ｂ）前記ダミー電極を除去してサイドウォールスペーサ間に開口を形成し、
（ｃ）前記開口内に、第１の方向に延びるラダーを形成し、
（ｄ）前記開口内に、前記ラダーと異なる応力を有する材料で、前記ラダーを覆うゲート電極を形成する
工程を含む。
【発明の効果】
【００２０】
上述の手法で、チャネル幅方向へのひずみを独立して制御し、チャネル領域でのバンド制御を行って、１次元量子閉じ込め（量子細線）を実現することができる。【００２１】
これにより、Ｓｉ−ＭＯＳＦＥＴの性能が向上する。
【図面の簡単な説明】
【００２２】
【図１】公知のひずみ導入構造の一例を示す図である。
【図２】公知のひずみ導入構造の別の例を示す図である。
【図３】公知のひずみ導入構造の別の例を示す図である。
【図４】本発明の一実施形態に係る半導体装置のゲート構造を示す概略図である。
【図５】実施形態の半導体装置のゲート構造を示す概略平面図である。
【図６】図５のＡ−Ａ'ラインに沿ったチャネル幅方向の概略断面図であり、チャネル幅方向に与えられる応力を示す図である。
【図７】図５のＢ−Ｂ'ラインに沿ったチャネル長方向の概略断面図であり、ｎＭＯＳＦＥＴに与えられる応力を示す図である。
【図８】図５のＢ−Ｂ'ラインに沿ったチャネル長方向の概略断面図であり、ｐＭＯＳＦＥＴに与えられる応力を示す図である。
【図９】実施形態の半導体装置の変形例であり、ゲート電極を覆う応力膜に代えて、あるいは応力膜とともに、ｎＭＯＳＦＥＴのソース・ドレイン領域に選択成長させたひずみ印加層を用いる構成を示す図である。
【図１０】実施形態の半導体装置の変形例であり、ゲート電極を覆う応力膜に代えて、あるいは応力膜とともに、ｐＭＯＳＦＥＴのソース・ドレイン領域に選択成長させたひずみ印加層を用いる構成を示す図である。
【図１１Ａ】ラダー直下のチャネル領域での閉じ込め効果を説明するための図である。
【図１１Ｂ】図１１Ａの構成で、ｎＭＯＳＦＥＴにおけるラダー（Ｇ１）とメタルゲート（Ｇ２）の仕事関数によるバンドの変化を示す図である。
【図１１Ｃ】図１１Ａの構成で、ｐｎＭＯＳＦＥＴにおけるラダー（Ｇ１）とメタルゲート（Ｇ２）の仕事関数によるバンドの変化を示す図である。
【図１１Ｄ】図１１Ａの変形例として、ラダーを、圧縮応力を与える絶縁膜で構成する場合のバンドの変化を示す図である。
【図１２】図６の変形例として、ラダーを、圧縮応力を与える金属で構成する例を示す図である。
【図１３Ａ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｂ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｃ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｄ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｅ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｆ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｇ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｈ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｉ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｊ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図１３Ｋ】本発明の一実施形態に係る半導体装置の製造工程図である。
【符号の説明】
【００２３】
１０  半導体装置
１１、３１  半導体基板
１３、５３  ゲート絶縁膜
１４、３９  ソース・ドレイン
１５、５５  ラダー（Ｇ１）
１６、５６  ゲート電極（Ｇ２）
１７  サイドウォールスペーサ
１９、５９  ゲート構造
２０Ｃ、２０Ｔ、６０  応力膜（ひずみ導入層）
２１Ｃ、２１Ｔ  ひずみ印加層（ひずみ導入層）
３５  ダミー電極
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照して説明する。【００２５】
図４は、本発明の一実施形態に係る半導体装置１０のゲート構造を示す概略図である。半導体装置１０は、半導体基板１１上にゲート絶縁膜１３を介して位置し、ゲート電圧が印加されるゲート電極１６と、ゲート絶縁膜１３とゲート電極１６の間に挿入されるラダー１５を有する。ラダー１５は、チャネル幅方向（図４のｙ軸方向）に配列され、ラダーを構成するストライプの一本一本は、電流の流れと平行な方向（ｘ軸方向）に延びる。ゲートの第１部分を構成するラダー１５と、ゲートの第２部分を構成するゲート電極１６で、ゲート構造１９を構成する。【００２６】
ゲート電極１６を挟んで、半導体基板１１にソース・ドレイン不純物拡散領域（以下、単に「ソース・ドレイン」と称する）１４が形成されている。ゲート電極１６の側壁にはサイドウォールスペーサ１７が設けられ、ゲート電極１６およびサイドウォールスペーサ１７を覆って、応力膜２０が形成されている。【００２７】
応力膜２０は、主としてチャネル長方向（ｘ軸方向）へのひずみを制御する。一方、ラダー１５は、主としてチャネル幅方向（ｙ軸方向）へのひずみを制御する役割を果たす。応力膜２０と、ラダー１５とにより、２軸方向のひずみを互いに独立して制御することができる。【００２８】
図５は、実施形態の半導体装置１０の概略平面図である。ゲート電極１６の少なくとも一部は、ソース領域１４ｓとドレイン領域１４ｄの間に延びる。ゲート電圧の印加により、ソース領域１４ｓとドレイン領域１４ｄの間の半導体基板の表面領域にチャネル領域（図５では不図示）が形成される。【００２９】
ラダー１５は、電流の流れと直交する方向（ｙ軸方向またはチャネル幅方向）に配列される。ラダー１５を構成するストライプの数に制限はないが、ストライプとストライプの間のスペース１８が、少なくとも１つ存在するようにする。【００３０】
図６は、図５のＡ−Ａ'ラインに沿った概略断面図である。図６の例では、ラダー（以下、適宜「Ｇ１」と称する）１５は、引張応力を与える（すなわち、引張応力が内在する）材料で構成され、ゲート電極（以下、適宜「Ｇ２」と称する）１６は、圧縮応力を与える（すなわち圧縮応力が内在する）材料で構成される。【００３１】
たとえば、ラダー１５は、金（Ａｕ）の蒸着により形成された電極であり、１００ｎｍ以下のスペース１８を介して、複数のストライプがｙ軸（チャネル幅）方向に配列される。メタルゲート１６は、スパッタリングで形成されたＴｉＮである。【００３２】
引張応力を与えるラダー（Ｇ１）１５と、圧縮応力を与えるメタルゲート１６により、チャネル領域にｙ軸方向のひずみを発生させることができる。たとえば、真性応力０．５ＧＰａのＡｕと、真性応力−２ＧＰａのＴｉＮを使用した場合、０．５％程度のひずみが印加できると考えられる。【００３３】
なお、説明の便宜上、チャネル領域のうち、各ラダー１５直下の領域をサブチャネル領域と称する。【００３４】
ラダー１５の引張応力が十分に大きい場合、ラダー１５単体でも、チャネル幅方向（ｙ軸方向）に十分なひずみを印加することが可能である。この場合は、メタルゲート１６の応力印加の状態としては、ラダー１５よりも十分小さい引張応力を与える、無応力である、あるいは圧縮応力を与える状態のいずれでもよい。【００３５】
逆に、メタルゲート１６の圧縮応力が十分に大きい場合、ラダー１５の応力印加の状態としては、メタルゲート１６よりも十分に小さい圧縮応力を与える、無応力である、あるいは引張応力を与える状態のいずれでもよい。【００３６】
図６の例では、ラダー１５とメタルゲート１６の材料を異ならせたが、同一材料であっても、後述するように、成膜方法や成膜条件を変えることにより、異なる応力印加特性を持たせることができる。【００３７】
図７および図８は、図５のＢ−Ｂ'ラインにそった概略断面図であり、チャネル長方向（ｘ軸方向）にひずみを与える構造を説明するための図である。図７はｎＭＯＳＦＥＴのひずみ導入を、図８はｐＭＯＳＦＥＴのひずみ導入を示す。【００３８】
図７において、ｎ型ＭＯＳＦＥＴ上には、引張応力を与える応力膜であるシリコン窒化膜２０Ｔが選択的に堆積されている。一方、図８において、ｐＭＯＳＦＥＴ上には、圧縮応力を与える応力膜であるシリコン窒化膜２０Ｃが選択的に堆積されている。これらの応力膜はひずみ導入層として機能し、ｎＭＯＳのチャネル領域では、ｘ軸方向に引張ひずみ、ｚ軸方向に圧縮ひずみを生じさせ、ｐＭＯＳのチャネル領域では、ｘ軸方向に圧縮ひずみ、ｚ軸方向に引張ひずみを生じさせる。【００３９】
これらの例では、ラダー１５を挿入したゲート構造により、ｙ軸方向にもひずみが発生しており、面内での２軸（ｘ軸およびｙ軸）方向のひずみと、高さ方向へのひずみが生成される。【００４０】
チャネル長（ｘ軸）方向、および高さ（ｚ軸）方向へのひずみの印加については、応力膜２０以外の方法を用いてもよい。たとえば、図９および図１０に示すように、応力膜２０に代えて、あるいは応力膜２０とともに、ＭＯＳＦＥＴのソース・ドレイン領域にひずみ印加層を設ける構成としてもよい。【００４１】
図９の例では、ｎＭＯＳＦＥＴのソース・ドレイン領域に、Ｓｉよりも格子定数の小さいＳｉＣひずみ印加層２１Ｔを選択成長させ、ｐＭＯＳＦＥＴに対しては、Ｓｉよりも格子定数の大きいＳｉＧｅひずみ印加層２１Ｃを選択成長させる。ひずみ印加層２１Ｔ、２１Ｃは、チャネル領域にチャネル長方向のひずみを生じさせるひずみ導入層として機能する。【００４２】
ひずみ印加層２１を形成するには、Ｓｉ（１００）基板１１上に、ゲート絶縁膜１３上に、サイドウォールスペーサ１７で覆われたゲート構造１９を形成する。ゲート構造１９は、上述したように、チャネル幅方向に配列されるラダー（Ｇ１）１５と、ゲート電極（メタルゲート：Ｇ２）１６を含む。このゲート構造１９をマスクとして、ソース・ドレイン領域にドライエッチングによりリセスを形成し、不純物を注入した後、希フッ酸等で表面を清浄化した後、ひずみ印加層２１を成長させる。【００４３】
図９のように、ｎＭＯＳＦＥＴ用には、ジシラン（Ｓｉ２Ｈ６）モノメチルシラン（ＳｉＨ３ＣＨ３）、塩素（Ｃｌ２）を用い、化学気層成長法（ＣＶＤ法）により６００℃でＳｉＣ層２１Ｔを選択成長させる。これによりソース・ドレイン領域にＳｉ０．９９Ｃ０．０１が形成される。Ｓｉ０．９９Ｃ０．０１はＳｉの格子定数と比較して０．５％ほど小さいので、ｎチャネル領域に、ゲート長方向の引張ひずみと、高さ方向の圧縮ひずみが導入される。【００４４】
図１０のように、ｐＭＯＳＦＥＴ用には、Ｓｉ２Ｈ６、モノゲルマン（ＧｅＨ４）、Ｃｌ２を用い、ＣＶＤ法により６００℃でＳｉＧｅ層２１Ｃを選択成長させる。これによりソース・ドレイン領域にＳｉ０．７５Ｇｅ０．２５が形成される。Ｓｉ０．７５Ｇｅ０．２５はＳｉの格子定数と比較して１％ほど大きいので、ｐチャネル領域に、ゲート長方向の圧縮ひずみと、高さ方向の引張ひずみが導入される。【００４５】
ｎＭＯＳＦＥＴについては、真性応力１．６ＧＰａのＳｉＣ層２１Ｔを用いて、ゲート長方向に約０．３％の引張ひずみ、高さ方向に約０．２％の圧縮ひずみが得られる。ｐＭＯＳＦＥＴについては、真性応力−２ＧＰａのＳｉＧｅ層２１Ｃを用いて、ゲート長方向に約０．６％の圧縮ひずみ、高さ方向に約０．４％の引張ひずみが得られる。【００４６】
上述のように、ラダー１５を導入したゲート構造（図４）と、応力膜２０および／またはひずみ印加層２１を併用することにより、チャネル領域で面内の２軸性のひずみを個別に生じさせることができる。すなわち、ラダー１５が、チャネル幅方向のひずみを制御し、応力膜２０および／またはひずみ印加層２１がチャネル長方向のひずみ導入層として機能するので、各軸方向へのひずみを、独立して制御することができる。【００４７】
ｎＭＯＳでは、チャネル領域のうち、ラダー１５直下のサブチャネル領域（図６参照）に、ｘ、ｙ軸方向に２軸性の引張ひずみが印加されることになる。一方、ラダー１５の存在しないスペース１８直下の領域では、ｘ軸方向に引張ひずみが、ｙ軸方向には圧縮ひずみが印加されるため、１軸性の引張ひずみとみなされる。【００４８】
一方、ｐＭＯＳでは、ラダー１５直下のサブチャネル領域では、ｘ軸、ｙ軸方向に、それぞれ圧縮ひずみと引張ひずみが印加されるため、１軸性の圧縮ひずみとみなすことができる。ラダー１５の存在しないスペース１８直下の領域には、ｘ軸、ｙ軸方向に２軸性の引張ひずみが印加される。【００４９】
これは、キャリアの移動度が向上するひずみの印加方向と、すべて一致する（S.E. Thompson et al., IEEE Trans. Electron Devices, 51, 1790 (2004)参照）。【００５０】
図１１Ａ〜図１１Ｃは、上述した構成により、チャネル領域でキャリアの移動度が向上する理由を説明するための図である。Ｓｉの伝導帯は、２軸性の引張ひずみにより、１軸性よりも大きく伝導帯が分裂することが知られている。つまり、図１１Ａに示すように、ラダー１５直下のサブチャネル領域（図６参照）の伝導帯は、スペース１８直下の領域に比べ、伝導帯（Ｅｃ）のエネルギーが低くなる。したがって、電子はサブチャネル領域を支配的に流れるようになり、ｎＭＯＳＦＥＴにおいて、２軸性の引っ張りひずみが生じているサブチャネル領域への電子の閉じ込めが可能となる。【００５１】
また、Ｓｉの価電子帯は、１軸性の圧縮ひずみにより、価電子帯のエネルギーが高くなることが知られている。つまり、図１１Ａに示すように、サブチャネル領域の価電子帯は、スペース１８直下の領域に比べ、伝導帯のエネルギーが高くなる。したがって、正孔はサブチャネル領域を支配的に流れるようになり、ｐＭＯＳＦＥＴにおいて、１軸性の圧縮ひずみが生じているサブチャネル領域への正孔の閉じ込めが可能となる。【００５２】
この結果、ｎチャネル、ｐチャネルともに移動度の高いキャリアが増えるため、高速な動作が可能となる。【００５３】
実施形態のゲート構造１９では、面内の２軸方向のひずみを独立に制御可能である。ｎＭＯＳＦＥＴの場合、ｘ軸（チャネル長）方向に０．３％の引張ひずみ、ｙ軸（チャネル幅）方向に０．５％の引張ひずみが印加された場合、ピエゾ抵抗係数から移動度の向上度を見積もると、１軸の場合と比較して１．９倍程度の移動度向上の効果が得られる。ｐＭＯＳＦＥＴの場合も、ｘ軸方向に０．６％の圧縮ひずみ、ｙ軸方向に０．５％の引張ひずみが印加される場合、１．８倍程度の移動度向上の効果が得られる（上記S.E. Thompson et al., IEEE Trans. Electron Devices, 51, 1790 (2004)参照）。【００５４】
図１１Ｂおよび図１１Ｃは、ラダー１５直下のサブチャネルへのキャリアの閉じ込めを説明するための図である。これらの例では、ラダー（Ｇ１）１５と、メタルゲート（Ｇ２）１６は、それぞれ仕事関数の異なる金属で形成されている。図１１ＢはｎＭＯＳでの仕事関数の相違に応じたバンドの変化を、図１１ＣはｐＭＯＳでの仕事関数の相違に応じたバンドの変化を示している。【００５５】
図１１Ｂに示すように、ｎＭＯＳＦＥＴでは、ラダー（Ｇ１）１５に、メタルゲート（Ｇ２）１６と比較して仕事関数が大きい金属を用いている。例えば、ラダー（Ｇ１）１５にＡｕ、メタルゲート（Ｇ２）１６にＴｉＮを用いると、仕事関数の差により、ラダー（Ｇ１）直下のＳｉの伝導帯が、メタルゲート（Ｇ２）１６直下と比較してエネルギーが高くなるため、メタルゲート（Ｇ２）１６下のチャネル領域への電子の閉じ込めが、より強くなる。【００５６】
図１１Ｃに示すように、ｐＭＯＳＦＥＴでは、ラダー（Ｇ１）１５に、メタルゲート（Ｇ２）１６と比較して仕事関数が小さい金属を用いている。例えば、ラダー（Ｇ１）１５にアルミニウム（Ａｌ）、メタルゲート（Ｇ２）１６にＴｉＮを用いると、仕事関数の差によって、ラダー（Ｇ１）１５直下のＳｉの価電子帯が、メタルゲート（Ｇ２）１６直下と比較してエネルギーが低くなるため、メタルゲート（Ｇ２）１６下のチャネル領域への正孔の閉じ込めが、より強くなる効果が得られる。【００５７】
図１１Ｄは、ラダー１５を絶縁体、例えばシリコン窒化膜などで形成したときのキャリアの閉じ込めを示す図である。この場合、絶縁体ラダー２５の直下にかかる電界は、メタルゲート２６直下のＳｉと比較して弱くなるため、バンドの曲がりが小さくなる。これにより、チャネル領域へのキャリアの閉じ込めがより強くなる。なお、バンドの曲がりは、図１１Ｄに示すように、絶縁膜（ラダー１５）の膜厚によって、制御可能である。【００５８】
図１２は、図６の変形例を示す。図１２では、ラダー２５を、圧縮応力を与える金属で形成し、その後、引張応力を与える金属によりメタルゲート２６を形成する。これにより、ラダー２５直下のサブチャネル領域には、引張ひずみが印加されるため、上記の構造と同様の効果が得られる。【００５９】
この構造で、仕事関数の異なる金属を用いる場合、ｎＭＯＳＦＥＴでは、ラダー（Ｇ１）２５に、メタルゲート（Ｇ２）２６と比較して仕事関数が小さい金属を用いる。ｐＭＯＳＦＥＴでは、ラダー（Ｇ１）２５に、メタルゲート（Ｇ２）２６と比較して仕事関数が大きい金属を用いる。これにより、ラダー２５直下のサブチャネル領域へのキャリアの閉じ込めがより強くなる効果が得られる。【００６０】
ラダーを導入するゲート構造において、ラダーの幅、またはスペースの幅を小さくすると、チャネル領域に印加されるひずみが大きくなり、バンドの変化が大きくなる。この結果、キャリアの閉じ込めも強くなる。ラダーの幅またはスペース幅を１０ｎｍ程度以下に微細化すると、キャリアが非常に狭い領域に閉じ込められるため、量子効果が生じてくる。これにより、量子細線ＦＥＴを実現することもできる。【００６１】
この場合、従来の量子細線のようにチャネル領域をエッチングする必要がないため、表面荒れによる散乱などを抑えることができる。したがって、さらなるＦＥＴの高速化につながる。【００６２】
図１３Ａ〜図１３Ｋは、本発明の一実施形態による半導体装置の製造工程図である。まず、Ｓｉ（１００）基板３１を用い、チャネル方向として<１１０>方向を使用する。この基板３１に、従来のダマシンメタルゲート製造プロセスで、ダミーゲート除去までを行う。具体的には、図１３Ａに示すように、Ｓｉ基板３１の所定の領域にウェル領域（不図示）を形成し、ＳＴＩなどの素子分離領域（不図示）を形成する。その後、シリコン酸化膜３２、ポリシリコン膜３２、シリコン窒化膜３４を順次形成する。Ｓｉ酸化膜３２は、たとえば熱酸化法により形成し、ポリシリコン膜３３、シリコン窒化膜３４は、それぞれＣＶＤ法により形成する。【００６３】
次に、図１３Ｂに示すように、通常のリソグラフィ法とエッチング法により、シリコン窒化膜３４とポリシリコン膜３３をパターニングして、ダミーゲート３５を形成する。ダミーゲート３５をマスクとして、基板３１に不純物を注入し、エクステンション３６を形成する。【００６４】
次に、図１３Ｃに示すように、サイドウォールスペーサ３７を形成し、ダミーゲート３５およびサイドウォールスペーサ３７をマスクとして、高濃度に不純物を注入し、熱処理をして、ソース・ドレイン領域３９を形成する。その後、エッチングストッパ用のシリコン窒化膜３８をＣＶＤ法により全面に堆積する。【００６５】
次に、図１３Ｄに示すように、全面にシリコン酸化膜４０をＣＶＤ法により堆積する。続いて、シリコン窒化膜３８をストッパとして、ＣＭＰ法でＳｉ酸化膜４０を研磨し、平坦化する。【００６６】
次に、図１３Ｅに示すように、ダミーゲート上のシリコン窒化膜３８（３４）と、ポリシリコン膜３３を、それぞれ例えば熱燐酸およびヒドラジン溶液で除去する。さらに、犠牲ゲート絶縁膜としてのシリコン酸化膜３２を、希フッ酸溶液で除去して、開口４１を形成する。【００６７】
次に、図１３Ｆに示すように、開口４１内のシリコン基板３１表面に、熱酸化法でゲート絶縁膜５３を形成する。【００６８】
次に、図１３Ｇに示すように、開口４１内にラダー（Ｇ１）５５を形成する。ラダー５５は、例えばＴｉＮを蒸着し、リフトオフまたはドライエッチングなどにより、パターニングする。ラダーの間隔（スペース幅）は効果的にひずみを印加するため１００ｎｍ以下とすることが望ましい。また、ラダーのスペースの数は、1以上の任意の数である。ラダー５５用のＴｉＮは、無応力または引っ張り応力を与える応力膜となるように調節する。ＴｉＮの応力を調節する方法としては、たとえば、ＴｉＮの蒸着時に、ピエゾ素子などを使用して、基体に所定の励振周波数（たとえば１００Ｈｚ）で縦振動を与え、かつ、その振幅を印加電圧で調整することによって、無応力から引張応力まで広い範囲で内部応力を調整することができる（詳細は特開２００４―６８０５８を参照されたい）。【００６９】
次に、図１３Ｈに示すように、ラダー（Ｇ１）５５を覆って、全面に金属膜５６、例えば窒化チタン（ＴｉＮ）５６をスパッタリング法により堆積する。スパッタリング法により形成されるＴｉＮには大きい圧縮応力が内在している。【００７０】
次に、図１３Ｉに示すように、ＣＭＰ法によりＴｉＮスパッタリング膜５６を研磨することにより、開口内にＴｉＮラダー５５とＴｉＮメタルゲート５６が残る。ラダー５５と、ゲート電極としてのメタルゲート５６で、ゲート構造５９を構成する。チャネル領域には、ＴｉＮラダー５５の引張応力と、スパッタリング法によるＴｉＮメタルゲート５６の圧縮応力により、チャネル幅方向（電流と直交する方向）の引っ張りひずみを生じる。【００７１】
次に、図１３Ｊに示すように、Ｓｉ酸化膜４０を、例えば緩衝フッ酸溶液などにより除去する）。【００７２】
最後に、図１３Ｋに示すように、応力膜となるＳｉ窒化膜６０をＣＶＤ法とドライエッチングにより形成する。ｎＭＯＳＦＥＴには引張応力膜を、ｐＭＯＳＦＥＴには圧縮応力膜を選択的に形成する。以上より、主要な工程が終了し、この後、通常の配線工程等が行われ、半導体装置１０が完成される。【００７３】
なお、ラダー５５を、ＴｉＮに代えて絶縁体で形成する場合も、同様の工程で製作が可能である。【００７４】
（変形例１）
図１２のように、ラダー２５を、圧縮応力を与える材料で構成する場合は、図１３Ａ〜図１３Ｆと同様の工程でダミーゲートを除去し、ゲート絶縁膜５３を形成する。その後、図１３Ｇに対応する工程で、スパッタリング法によりＴｉＮを堆積し、ドライエッチングによりラダー５５を形成する。スパッタリング法によるＴｉＮには、強い圧縮応力が内在している。【００７５】
次に、図１３Ｈおよび図１３Ｉに対応する工程で、Ａｕを蒸着し、ＣＭＰで平坦化してメタルゲート５６を形成する。蒸着によるＡｕには引張応力が内在している。この結果、チャネル領域に電流と直交するチャネル幅方向に引張ひずみが与えられる（図１２参照）。以降の工程は、上述の工程と同様である。【００７６】
（変形例２）
図１１Ｂのように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴで、仕事関数の異なる金属を使用する場合は、図１３Ａ〜図１３Ｆまでの工程でダミーゲートを除去してゲート絶縁膜５３を形成した後、図１３Ｇに対応する工程で、ラダー５５を形成する。図１１Ｂの例では、ｎＭＯＳ、ｐＭＯＳの双方で、ラダーにＴｉＮを用い、メタルゲートの仕事関数をそれぞれ異ならせているが、ｎＭＯＳとｐＭＯＳでラダーの仕事関数を異ならせ、メタルゲートを同じ材料で形成してもよい。【００７７】
たとえば、ｎＭＯＳＦＥＴ上にＡｕを蒸着し、リフトオフにより、ラダー５５を選択的に堆積する。この時、蒸着によるＡｕには引張応力が内在している。一方、ｐＭＯＳＦＥＴ上にアルミニウム（Ａｌ）を蒸着し、リフトオフにより、仕事関数の異なるラダー５５を形成する。この時、蒸着によるＡｌには弱い圧縮応力が内在している。【００７８】
続いて、図１３Ｈおよび図１３Ｉに対応する工程で、スパッタリング法によりＴｉＮを堆積し、ＣＭＰ法により平坦化して、メタルゲート（電極本体）５６を形成する。ｐＭＯＳにおいて、Ａｌゲートグリッド５５の弱い圧縮応力は、ＴｉＮメタルゲート５６の応力が大きいので、問題とはならない。その後、第１の実施形態と同様の工程を行うことにより、仕事関数を制御した半導体装置１０が形成される。この手法では、キャリアの閉じ込めが強くなり、性能がさらに向上する。【００７９】
上述のように、本発明の半導体装置の構成では、適切なひずみを２軸以上の方向に印加することにより、バンド制御を行い、１次元量子閉じ込め（量子細線）を実現している。これにより、Ｓｉ−ＭＯＳＦＥＴの大幅な性能向上を実現できる。【００８０】
また、本発明の製造工程では、従来のＳｉプロセスの基本的な流れを維持したまま、量子細線ＭＯＳＦＥＴを実現できるので、プロセスの簡略化、設計時の自由度の向上などが期待できる。【００８１】
また、従来の量子細線のようにチャネル領域をエッチングすることがないので、表面荒れによる散乱などを抑えることが可能となり、さらなるFETの高速化につながる。【００８２】
面内の２軸方向で独立してひずみ制御が可能なＳｉ量子細線ＭＯＳＦＥＴの実現により、従来の化合物半導体を利用した量子細線やＳｉＧｅ／Ｓｉ高電子移動度トランジスタ（ＨＥＭＴ）と比較して大幅なコストダウンにつながると考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１３Ｊ】
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【図１３Ｋ】
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【手続補正書】
【提出日】平成20年10月23日(2008.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して位置するゲート電極と、
前記ゲート絶縁膜とゲート電極の間に位置し、前記ゲート電極直下のチャネル領域に流れる電流の方向と直交する方向に配列され、前記ゲート電極と異なる応力が内在するラダーと、  
を備えることを特徴とする半導体装置。
【請求項２】
前記ラダーには、圧縮応力が内在し、
前記ゲート電極には、前記ラダーの圧縮応力よりも小さい圧縮応力または引張応力が内在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ラダーには、引張応力が内在し、
前記ゲート電極には、前記ラダーの引張応力よりも小さい引張応力または圧縮応力が内在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域は、ｎ型チャネルを構成し、前記ラダーの仕事関数が、前記ゲート電極の仕事関数よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域は、ｐ型チャネルを構成し、前記ラダーの仕事関数が、前記ゲート電極の仕事関数よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ラダーを構成するストライプの幅またはストライプ間のスペースは、１００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
シリコン基板上に、側壁がサイドウォールスペーサで覆われたダミー電極を形成し、
前記ダミー電極を除去してサイドウォールスペーサ間に開口を形成し、
前記開口内に、第１の方向に延びるラダーを形成し、
前記開口内に、前記ラダーと異なる応力を有する材料で、前記ラダーを覆うゲート電極を形成する
工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ゲート電極およびサイドウォールスペーサを覆って、前記ゲート電極直下のシリコン基板表面領域に、前記第１の方向と直交する方向のひずみを与える応力膜を形成する
工程をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ラダーの形成は、前記開口内に、金属をスパッタリングで堆積し、所定の間隔のラダー形状にパターニングして形成する工程を含み、
前記ゲート電極を、金属の蒸着により形成する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ラダーの形成は、前記開口内に、金属を蒸着し、所定の間隔のラダー形状にパターニングして形成する工程を含み、
前記ゲート電極を、前記開口内に金属をスパッタリンして形成する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【国際調査報告】
2008038346.tif 000029
2008038346.tif 000030