【手続補正書】
【提出日】平成15年12月1日(2003.12.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップであって、
前記半導体チップに設けられた複数のリージョンクロック分配ノードを有し、
複数のクロックバッファを有し、各バッファは、遅延ロックループ機能を与える遅延ロックループ（DLL）回路を備えるとともに、そのDLL機能によって、それぞれ関連付けられた入力クロック信号から出力信号の生成が可能であり、前記クロックバッファの複数のサブセットの前記出力は、前記複数のリージョンクロック分配ノードにそれぞれ結合されており、
複数の位相検出器を有し、これらの位相検出器は、前記リージョンクロック分配ノードの少なくとも二つの出力クロック信号間の位相差を示すエラー信号をそれぞれ生成可能であり、
前記N番目のサブセットのクロックバッファにおける前記DLL回路は、それぞれのエラー信号に従って、前記リージョンクロック分配ノードの前記出力クロック信号が実質的に一致するように、それぞれ出力クロックを調整するものである、半導体チップ。
【請求項２】
前記クロックバッファは、互いに結合されて、グローバルクロックソースからリージョンクロック分配ノードに至るクロック分配ツリーを形成する、請求項１記載の半導体チップ。
【請求項３】
前記クロック分配ツリーは、H型ツリーである、請求項２記載の半導体チップ。
【請求項４】
クロックバッファの第１レベルから第Nレベルのサブセットによって前記分配ツリーの分配レベルが形成される、請求項２記載の半導体チップ。
【請求項５】
前記第１レベルサブセットにおける前記それぞれのクロックバッファは、そのDLL機能と前記エラー信号の一つとによって、前記グローバルクロックソースのグローバルクロック信号から、それぞれの第１レベル出力クロック信号を生成するよう動作可能である、請求項４記載の半導体チップ。
【請求項６】
前記エラー信号は、前記リージョンクロック分配ノードの二つの出力クロック信号間における位相差を監視する複数の位相検出器のうちの一つにより供給される、請求項５記載の半導体チップ。
【請求項７】
第２レベルサブセットのクロックバッファのそれぞれのグループが、それぞれ第２レベル出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第１レベルクロック信号から生成可能である、請求項５記載の半導体チップ。
【請求項８】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項７記載の半導体チップ。
【請求項９】
第３レベルサブセットのクロックバッファの各グループが、それぞれ第３レベル出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第２レベルクロック信号から生成可能である、請求項７記載の半導体チップ。
【請求項１０】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項９記載の半導体チップ。
【請求項１１】
第４レベルサブセットのクロックバッファの各グループが、それぞれリージョンクロック分配ノードの出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第３レベルクロック信号から生成可能である、請求項９記載の半導体チップ。
【請求項１２】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項１１記載の半導体チップ。
【請求項１３】
前記半導体チップは、複数のリージョンエリアによって形成されるグローバル動作エリアと、各リージョンエリア内に形成された少なくとも一つのサブリージョンエリアと、各サブリージョンエリア内に形成された少なくとも一つのローカルエリアと、を有し、
前記各リージョンエリアには、前記クロックバッファのサブセットのそれぞれの出力によって前記各リージョンエリアにリージョンクロックが供給されるように、前記リージョンクロック分配ノードの少なくとも一つが配置されている、請求項１記載の半導体チップ。
【請求項１４】
複数のサブリージョンクロック分配ノードを有し、各サブリージョンエリアには当該サブリージョンクロック分配ノードが少なくとも一つ配置され、
各リージョンクロック分配ノードから各リージョンエリアのそれぞれのサブリージョンクロック分配ノードに結合されて、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードにおいて供給されるようにされた複数のRC-バランスクロック信号パスを有する、請求項１３記載の半導体チップ。
【請求項１５】
それぞれ分配グリッドに配置された複数のローカルクロック分配ノードを有し、各ローカルエリアには前記分配グリッドが少なくとも一つ配置され、
複数のローカルクロックバッファを有し、各ローカルクロックバッファは、前記サブリージョンクロック分配ノードの一つから、サブリージョンクロック信号のうち関連付けられたものを受信して、ローカルクロック信号を生成して前記分配グリッドのうち対応する一つに供給し、各ローカルクロックバッファは、アクティブフィードバック機能の少なくともを一部を含み、このアクティブフィードバック機能は、前記ローカルクロック信号を、それぞれの分配グリッドのローカルクロック分配ノードの一つにおいて、前記関連付けられたサブリージョンクロック信号と一致させるものである、請求項１４記載の半導体チップ。
【請求項１６】
各ローカルクロックバッファは、遅延ロックループ（ＤＬＬ）回路を有し、当該ＤＬＬ回路は、ＤＤＬ機能を提供するとともに、関連付けられたサブリージョンクロック信号から、そのＤＬＬ機能及び関連付けられたエラー信号に従って、それぞれローカルクロック信号の一つを生成するよう動作可能であり、
前記半導体チップは、更に複数のローカル位相検出器を有し、各位相検出器は、前記ローカルクロック分配ノードの一つにおける前記ローカルクロック信号と前記関連付けられたサブリージョンクロック信号との位相差に基づいて、それぞれエラー信号を生成するよう動作可能である、請求項１５記載の半導体チップ。
【請求項１７】
システムクロック信号とローカルクロック信号の一つとの位相差が最小化されるように、グローバルソースクロックの位相を調整するよう動作可能である位相ロックループを更に備える、請求項１５記載の半導体チップ。
【請求項１８】
前記ローカルクロック信号の一つは、関連付けられたローカルクロックバッファから実質的に離間した前記ローカルクロック分配ノードの一つから取得される、請求項１７記載の半導体チップ。
【請求項１９】
半導体チップ上に設けられた複数のリージョンチップ分配ノードを有し、
i番目のレベル（i＝１，２，…N）までグループ化された複数のクロックバッファを有し、各クロックバッファは、関連付けられた(i-1)番目のレベルのクロック信号から遅延ロックループ（DLL)機能によってそれぞれi番目のレベルのクロック信号を出力可能であり、前記各N番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されており、
複数の位相検出器を有し、各位相検出器は、前記リージョンクロック分配ノードの各ペアにおけるi番目のレベルのクロック信号間の位相差を示すエラー信号をそれぞれ生成する動作が可能であり、
前記i番目のレベルのクロックバッファは、そのDLL機能及びそれぞれの前記エラー信号に従って、対応するi番目のレベルのクロック信号のトランジションを調整する、半導体チップ。
【請求項２０】
前記半導体チップは、複数のリージョンエリアにより形成されるグローバル動作エリアと、各リージョンエリア内の少なくとも一つのサブリージョンエリアと、各サブリージョンエリア内の少なくとも一つのローカルエリアと、を有し、
前記リージョンクロック分配ノードの少なくとも一つは、各N番目のクロック信号がリージョンエリアの一つにそれぞれリージョンクロック信号を供給するように、各リージョンエリアに配置されている、請求項１９記載の半導体チップ。
【請求項２１】
複数のサブリージョンクロック分配ノードを有し、各サブリージョンエリアには当該サブリージョンクロック分配ノードが少なくとも一つ配置され、
各リージョンクロック分配ノードから各リージョンエリアのそれぞれのサブリージョンクロック分配ノードに結合されて、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードにおいて供給されるようにされた複数のRC-バランスクロック信号パスを有する、請求項２０記載の半導体チップ。
【請求項２２】
それぞれ分配グリッドに配置された複数のローカルクロック分配ノードを有し、各ローカルエリアには前記分配グリッドが少なくとも一つ配置され、
複数のローカルクロックバッファを有し、各ローカルクロックバッファは、前記サブリージョンクロック分配ノードの一つから、サブリージョンクロック信号のうち関連付けられたものを受信して、ローカルクロック信号を生成して前記分配グリッドのうち対応する一つに供給し、各ローカルクロックバッファは、アクティブフィードバック機能の少なくともを一部を含み、このアクティブフィードバック機能は、前記ローカルクロック信号を、それぞれの分配グリッドのローカルクロック分配ノードの一つにおいて、前記関連付けられたサブリージョンクロック信号と一致させるものである、請求項２１記載の半導体チップ。
【請求項２３】
各ローカルクロックバッファは、遅延ロックループ（ＤＬＬ）回路を有し、当該ＤＬＬ回路は、ＤＤＬ機能を提供するとともに、関連付けられたサブリージョンクロック信号から、そのＤＬＬ機能及び関連付けられたエラー信号に従って、それぞれローカルクロック信号の一つを生成するよう動作可能であり、
前記半導体チップは、更に複数のローカル位相検出器を有し、各位相検出器は、前記ローカルクロック分配ノードの一つにおける前記ローカルクロック信号と前記関連付けられたサブリージョンクロック信号との位相差に基づいて、それぞれエラー信号を生成するよう動作可能である、請求項２２記載の半導体チップ。
【請求項２４】
システムクロック信号とローカルクロック信号の一つとの位相差が最小化されるように、グローバルソースクロックの位相を調整するよう動作可能である位相ロックループを更に備える、請求項２２記載の半導体チップ。
【請求項２５】
前記ローカルクロック信号の一つは、関連付けられたローカルクロックバッファから実質的に離間した前記ローカルクロック分配ノードの一つから取得される、請求項２４記載の半導体チップ。
【請求項２６】
半導体チップの複数のエリアにクロック信号を分配する方法であって、
クロックソース信号を受信し、当該クロックソース信号は、０番目のレベルのクロック信号であり、
それぞれi番目（i＝１，２，…N）のレベルのクロック信号を関連付けられた(i-1)番目のレベルのクロック信号から生成し、
N番目のレベルのクロック信号を、前記半導体チップのリージョンエリアに位置するリージョンクロック分配ノードに分配し、
前記リージョンクロック分配ノードの前記Ｎ番目のレベルのクロック信号の各ペアにおける位相差を示すエラー信号をそれぞれ生成し、
前記リージョンクロック分配ノードの前記Ｎレベルクロック信号が実質的に一致するように、前記各エラー信号に従って、前記i番目のレベルのクロック信号トランジションが生じるインスタンスを調整する、方法。
【請求項２７】
前記電気リージョンクロック分配ノードのグローバルクロックソースシグナルからN番目のレベルの出力クロック信号への電気回路が、クロック分配ツリーを形成する、請求項２６記載の方法。
【請求項２８】
前記クロック分配ツリーは、H型ツリーである、請求項２７記載の方法。
【請求項２９】
前記半導体チップを、複数のリージョンエリアにより形成されるグローバル動作エリアに分割し、各リージョンエリア内にサブリージョンエリアが少なくとも一つあり、各サブリージョンエリア内にローカルエリアが少なくとも一つあり、各リージョンエリアにリージョンクロック信号が供給されるように、前記リージョンクロック分配ノードの少なくとも一つが前記リージョンエリアのそれぞれに配置される、請求項２６記載の方法。
【請求項３０】
前記リージョンクロック信号を、各リージョンクロック分配ノードからそれぞれのサブリージョンクロック分配ノードに結合された複数のRCバランスクロック信号パスに分配し、各サブリージョンクロック信号が各サブリージョンクロック分配ノードで分配されるように、各サブリージョンエリアには少なくとも一つのサブリージョンクロック分配ノードが配置される、請求項２６記載の方法。
【請求項３１】
それぞれのローカルクロック信号が複数のローカルクロック分配ノードのそれぞれにおいて供給されるように、前記それぞれのサブリージョンクロック信号を、複数のローカルクロック分配ノードにそれぞれに結合されてかつ各ローカルエリアに少なくとも一つが配置された分配グリッドにそれぞれ分配し、
各分配グリッドのローカルクロック分配ノードの一つにおけるローカルクロック信号が実質的に各サブリージョンクロック信号と一致となるように、各分配グリッドへの分配を行う前にそれぞれのサブリージョンクロック信号のトランジションが生じるインスタンスをそれぞれのローカルDLL機能に従って調整する、請求項３０記載の方法。
【請求項３２】
ローカルクロック信号の一つとシステムクロック信号との位相差が最小となるようにグローバルソースクロック信号の位相を調整する、請求項３１記載の方法。
【請求項３３】
半導体チップ上に設けられた複数のリージョンクロック分配ノードに、複数のクロックバッファと複数の位相検出器とを用いてクロック信号を分配する方法であって、
前記クロックバッファは、i番目のレベル（i＝１，２，…N）までグループ化されており、各クロックバッファは、関連付けられた(i-1)番目のレベルのクロック信号から遅延ロックループ(DLL)機能によってそれぞれi番目のレベルのクロック信号を出力可能で、前記各N番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されており、更に、前記位相検出器は、前記リージョンクロック分配ノードの各ペアにおけるクロック信号間の位相差を示すエラー信号をそれぞれ生成する動作が可能であり、前記i番目のレベルのクロックバッファは、そのDLL機能及びそれぞれの前記エラー信号に従って、対応するi番目のレベルのクロック信号のトランジションを調整するものである方法において、
それぞれi番目のレベルのクロックバッファにより、前記各i番目のレベルのクロック信号のトランジションに実質的に進みも遅れも生じないようにさせ、
（N-j）番目（j＝０，１，２，…N-1）のレベルのクロックバッファによる各（N-i）番目のレベルのクロック信号のトランジションの調整ができるようにし、
リージョンクロック分配ノードのN番目のレベルのクロック信号同士及び０番目のレベルのクロック信号が実質的に一致するように、前記ステップを各レベルで繰り返す、方法。
【請求項３４】
半導体チップであって、
前記半導体チップに設けられた複数のリージョンクロック分配ノードを有し、
複数のクロックバッファを有し、各クロックバッファのそれぞれは、関連付けられた入力信号から、エラー信号に従ってそれぞれ出力信号を生成するよう動作可能であり、前記クロックバッファの複数のサブセットの前記出力は、前記複数のリージョンクロック分配ノードにそれぞれ結合されており、
複数の位相検出器を有し、これらの位相検出器は、前記リージョンクロック分配ノードの少なくとも二つの出力クロック信号間の位相差を示すエラー信号をそれぞれ生成可能であり、
前記前記クロックバッファは、前記それぞれの出力クロック信号を、それぞれのエラー信号に従って調整するものである、半導体チップ。
【請求項３５】
各クロックバッファは、DLL機能を提供するとともにエラー信号を受信する遅延ループロック（DLL）回路を有する、請求項３４記載の半導体チップ。
【請求項３６】
クロックバッファのN番目のサブセットの前記DLL回路は、各エラー信号に従って、前記リージョンクロック分配ノードの出力信号がそれぞれ一致するように、それぞれの出力信号を調整するものである、請求項３５記載の半導体チップ。
【請求項３７】
前記クロックバッファは、互いに結合されて、グローバルクロックソースからリージョンクロック分配ノードに至るクロック分配ツリーを形成する、請求項３４記載の半導体チップ。
【請求項３８】
前記クロック分配ツリーは、H型ツリーである、請求項３７記載の半導体チップ。
【請求項３９】
前記半導体チップは、複数のリージョンエリアによって形成されるグローバル動作エリアと、各リージョンエリア内に形成された少なくとも一つのサブリージョンエリアと、各サブリージョンエリア内に形成された少なくとも一つのローカルエリアと、を有し、
前記各リージョンエリアには、前記クロックバッファのサブセットのそれぞれの出力によって前記各リージョンエリアにリージョンクロックが供給されるように、前記リージョンクロック分配ノードの少なくとも一つが配置されている、請求項３４記載の半導体チップ。
【請求項４０】
複数のサブリージョンクロック分配ノードを有し、各サブリージョンエリアには当該サブリージョンクロック分配ノードが少なくとも一つ配置され、
各リージョンクロック分配ノードから各リージョンエリアのそれぞれのサブリージョンクロック分配ノードに結合されて、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードにおいて供給されるようにされた複数のRC-バランスクロック信号パスを有する、請求項３９記載の半導体チップ。
【請求項４１】
それぞれ分配グリッドに配置された複数のローカルクロック分配ノードを有し、各ローカルエリアには前記分配グリッドが少なくとも一つ配置され、
複数のローカルクロックバッファを有し、各ローカルクロックバッファは、前記サブリージョンクロック分配ノードの一つから、サブリージョンクロック信号のうち関連付けられたものを受信して、ローカルクロック信号を生成して前記分配グリッドのうち対応する一つに供給し、各ローカルクロックバッファは、アクティブフィードバック機能の少なくともを一部を含み、このアクティブフィードバック機能は、前記ローカルクロック信号を、それぞれの分配グリッドのローカルクロック分配ノードの一つにおいて、前記関連付けられたサブリージョンクロック信号と一致させるものである、請求項４０記載の半導体チップ。
【請求項４２】
各ローカルクロックバッファは、遅延ロックループ（ＤＬＬ）回路を有し、当該ＤＬＬ回路は、ＤＤＬ機能を提供するとともに、関連付けられたサブリージョンクロック信号から、そのＤＬＬ機能及び関連付けられたエラー信号に従って、それぞれローカルクロック信号の一つを生成するよう動作可能であり、
前記半導体チップは、更に複数のローカル位相検出器を有し、各位相検出器は、前記ローカルクロック分配ノードの一つにおける前記ローカルクロック信号と前記関連付けられたサブリージョンクロック信号との位相差に基づいて、それぞれエラー信号を生成するよう動作可能である、請求項４１記載の半導体チップ。
【請求項４３】
システムクロック信号とローカルクロック信号の一つとの位相差が最小化されるように、グローバルソースクロックの位相を調整するよう動作可能である位相ロックループを更に備える、請求項４１記載の半導体チップ。
【請求項４４】
前記ローカルクロック信号の一つは、関連付けられたローカルクロックバッファから実質的に離間した前記ローカルクロック分配ノードの一つから取得される、請求項４３記載の半導体チップ。
【請求項４５】
それぞれ関連付けられた入力信号から、それぞれのエラー信号に従って出力クロック信号をそれぞれ生成し、
前記出力クロック信号のサブセットを複数のリージョンクロック分配ノードの対応するものに結合し、
前記リージョンクロック分配ノードの少なくとも二つにおける前記出力クロック信号間の位相差の関数としてそれぞれエラー信号を生成し、
前記エラー信号に従って、それぞれの出力信号を調整する、方法。
【請求項４６】
前記各エラー信号に応答する各遅延ロックループ（DLL）機能に従って前記出力信号を調整する、請求項４５記載の方法。
【請求項４７】
前記リージョンクロック分配ノードの出力クロック信号同士が実質的に一致するように、それぞれのエラー信号に従って各出力信号のサブセットを調整する、請求項４６記載の方法。