(57)【要約】  ＣＬＡ回路の桁上生成伝播ブロック（１００）は、反転生成信号のうち最上位ビットの反転生成信号を除いた複数の反転生成信号と反転伝播信号が入力され、生成出力の反転擬似生成信号ＸＧＧ’を生成するＮＡＮＤゲート（１０７）と、反転生成入力のうち最上位ビットの反転生成信号と反転擬似生成信号ＸＧＧ’が入力され、キャリーを生成するための生成信号ＧＧを出力するＮＡＮＤゲート（１０８）を備える。桁上生成伝播ブロック１００から出力される生成信号ＧＧおよび伝播信号ＧＰによって、桁上げＣＯが生成される。
2008038387.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見回路において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力する回路とを有することを特徴とする桁上先見回路。
【請求項２】
前記桁上先見回路はさらに、
前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力する回路を有することを特徴とする請求項１記載の桁上先見回路。
【請求項３】
前記桁上先見回路はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するための回路とを有することを特徴とする請求項１又は２記載の桁上先見回路。
【請求項４】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成回路において、
前記キャリー入力が入力され、反転キャリー信号を出力する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力する回路と
前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力する回路と、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力する回路とを有することを特徴とするキャリー生成回路。
【請求項５】
前記キャリー生成回路はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、
前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するための回路とを有することを特徴とする請求項４記載のキャリー生成回路。
【請求項６】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見方法において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力するステップとを有することを特徴とする桁上先見方法。
【請求項７】
前記桁上先見方法はさらに、
前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力するステップを有することを特徴とする請求項６記載の桁上先見方法。
【請求項８】
前記桁上先見方法はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップと、
前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するためのステップとを有することを特徴とする請求項６又は７記載の桁上先見方法。
【請求項９】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成方法において、
前記キャリー入力が入力され、反転キャリー信号を出力するステップと、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力するステップと
前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力するステップと、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力するステップとを有することを特徴とするキャリー生成方法。
【請求項１０】
前記キャリー生成方法はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップと、
前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するためのステップとを有することを特徴とする請求項９記載のキャリー生成方法。
【請求項１１】
それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力ＧＧと伝播出力ＧＰを生成する桁上先見回路において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成する組合せ論理回路と、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記生成出力ＧＧを出力する２入力ＮＡＮＤとを有することを特徴とする桁上先見回路。
【請求項１２】
前記桁上先見回路はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するｎ入力ＮＯＲ等価論理回路を有することを特徴とする請求項１１記載の桁上先見回路。
【請求項１３】
前記桁上先見回路はさらに、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＡＮＤと、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＯＲとを有することを特徴とする請求項１１又は１２記載の桁上先見回路。
【請求項１４】
それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出力と伝播出力を生成する桁上先見回路において、
前記第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、
前記第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、
前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、
前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、
前記第４反転生成入力と前記第４中間信号が入力され、前記伝播出力を出力する第６の２入力ＮＡＮＤと、
前記第１〜第４反転伝播入力が入力され、前記生成出力を出力する４入力ＮＯＲとを有することを特徴とする桁上先見回路。
【請求項１５】
前記桁上先見回路はさらに、
それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、
それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを特徴とする請求項１４記載の桁上先見回路。
【請求項１６】
それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成回路において、
前記キャリー入力が入力され、反転キャリー信号を出力するインバータと、
前記第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、
前記第２反転伝播入力と前記第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、
前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、
前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、
前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出力する第６の２入力ＮＡＮＤと、
前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生成出力信号を出力する５入力ＮＯＲと、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力する２入力ＯＲとを有することを特徴とするキャリー生成回路。
【請求項１７】
前記キャリー生成回路はさらに、
それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、
それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを特徴とする請求項１６記載のキャリー生成回路。
【請求項１８】
それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力ＧＧと伝播出力ＧＰを生成する桁上先見方法において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記生成出力ＧＧを出力するステップとを有することを特徴とする桁上先見方法。
【請求項１９】
前記桁上先見方法はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有することを特徴とする請求項１８記載の桁上先見方法。
【請求項２０】
前記桁上先見方法はさらに、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力するステップと、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力するステップとを有することを特徴とする請求項１８又は１９記載の桁上先見方法。
【請求項２１】
それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出力と伝播出力を生成する桁上先見方法において、
前記第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、
前記第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力するステップと、
前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力するステップと、
前記第１〜第３中間信号が入力され、第４中間信号を出力するステップと、
前記第４反転生成入力と前記第４中間信号が入力され、前記伝播出力を出力するステップと、
前記第１〜第４反転伝播入力が入力され、前記生成出力を出力するステップとを有することを特徴とする桁上先見方法。
【請求項２２】
前記桁上先見方法はさらに、
それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、
それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有することを特徴とする請求項２１記載の桁上先見方法。
【請求項２３】
それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成方法において、
前記キャリー入力が入力され、反転キャリー信号を出力するステップと、
前記第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、
前記第２反転伝播入力と前記第３反転生成入力が入力され、第２中間信号を出力するステップと、
前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力するステップと、
前記第１〜第３中間信号が入力され、第４中間信号を出力するステップと、
前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出力するステップと、
前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生成出力信号を出力するステップと、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力するステップとを有することを特徴とするキャリー生成方法。
【請求項２４】
前記キャリー生成方法はさらに、
それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、
それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有することを特徴とする請求項２３記載のキャリー生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見回路などに関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の加算器において演算速度を向上させるべくＣＬＡ（Carry  Look  Ahead）回路（先見桁上げ回路）が広く採用されている（例えば、特許文献１，２参照）。図１０は、従来のＣＬＡ回路の桁上生成伝播ブロック（４ビットをまとめた生成信号、伝播信号を生成するブロック）を示す図である。同図に示すように、このＣＬＡ回路は、ＮＡＮＤゲート１０〜１８と、ＮＯＲゲート２０〜２３と、ＮＯＴゲート３０〜３９とを備える。なお、図中のＡ0〜Ａ3は、演算対象となる第１のオペランドの１ビット目から４ビット目に対応し、図中のＢ0〜Ｂ3は、演算対象となる第２のオペランドの１ビット目から４ビット目に対応する。【０００３】
ＮＯＴゲート３１，３３，３５，３７から出力される信号をそれぞれ生成出力信号Ｇ０〜Ｇ３（Ｇｎ＝Ａn・Ｂn）、ＮＯＴゲート３０，３２，３４，３６から出力される信号をそれぞれ伝播出力信号Ｐ０〜Ｐ３（Ｐｎ＝Ａn＋Ｂn）とすると、生成（generate）信号（ＧＧ）は、
ＧＧ＝Ｇ３＋Ｐ３・Ｇ２＋Ｐ３・Ｐ２・Ｇ１＋Ｐ３・Ｐ２・Ｐ１・Ｇ０
によって算出され、
伝播（propagate）信号（ＧＰ）は、
ＧＰ＝Ｐ３・Ｐ２・Ｐ１・Ｐ０
によって算出される。そして、これら生成信号および伝播信号を用いて桁上げを算出する。【０００４】
例えば、１６ビットの第１のオペランドと１６ビットの第２のオペランドとを加算した場合の桁上げをＣＯ（Carry  Out）とすると、桁上げＣＯを上述した生成信号および伝播信号を用いて、
ＣＯ＝ＧＧ３＋ＧＰ３・ＧＧ２＋ＧＰ３・ＧＰ２・ＧＧ１＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＧ０＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＰ０・ＣＩ
によって算出することができる。【０００５】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの生成信号に対応し、ＧＧ２は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの生成信号に対応し、ＧＧ３は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの生成信号に対応する。【０００６】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの伝播信号に対応し、ＧＰ２は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの伝播信号に対応し、ＧＰ３は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの伝播信号に対応する。なお、ＣＩは下位桁からの桁上がりである。【０００７】
また、従来では、図１０において説明したＣＬＡ回路の生成信号および伝播信号を擬似信号で代用し、各ゲートの入力数などを減らし回路の高速化とトランジスタ数の削減をはかるpseudo  carryという技術も利用されている。図１１は、pseudo  carryを利用したＣＬＡ回路の桁上生成伝播ブロック（４ビットのＣＬＡ回路）を示す図である。同図に示すように、このＣＬＡ回路は、ＮＡＮＤゲート４０〜４７と、ＮＯＲゲート５０〜５４と、ＮＯＴゲート６０〜６８とを備える。【０００８】
ＮＯＴゲート６１，６３，６５，６７から出力される信号をそれぞれ生成出力信号Ｇ０〜Ｇ３、ＮＯＴゲート６０，６２，６４，６６から出力される信号をそれぞれ伝播出力信号Ｐ０〜Ｐ３とすると、擬似の生成信号（ＧＧ’）は、
ＧＧ’＝Ｇ３＋Ｇ２＋Ｐ２・Ｇ１＋Ｐ２・Ｐ１・Ｇ０
によって算出され、
擬似の伝播信号（ＧＰ’）は、
ＧＰ’＝Ｐ２・Ｐ１・Ｐ０・Ｐ（ｎ−１）
によって算出される。そして、これら擬似の生成信号および擬似の伝播信号を用いて擬似の桁上げを算出する。なお、図１１にかかるＡn、Ｂnが最下位のビット（ｎが０の場合）ならば、Ｐ（ｎ−１）の値は１となる。【０００９】
１６ビットの第１のオペランドと１６ビットの第２のオペランドとを加算した場合の擬似の桁上げをＣＯ’とすると、擬似の桁上げＣＯ’を上述した生成信号および伝播信号を用いて、
ＣＯ’＝ＧＧ３’＋ＧＰ３’・ＧＧ２’＋ＧＰ３’・ＧＰ２’・ＧＧ１’＋ＧＰ３’・ＧＰ２’・ＧＰ１’・ＧＧ０’＋ＧＰ３’・ＧＰ２’・ＧＰ０’・ＣＩ
によって算出することができる。【００１０】
ここで、ＧＧ０’は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの擬似の生成信号に対応し、ＧＧ１’は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの擬似の生成信号に対応し、ＧＧ２’は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの擬似の生成信号に対応し、ＧＧ３’は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの擬似の生成信号に対応する。【００１１】
また、ＧＰ０’は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの擬似の伝播信号に対応し、ＧＰ１’は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの擬似の伝播信号に対応し、ＧＰ２’は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの擬似の伝播信号に対応し、ＧＰ３’は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの擬似の伝播信号に対応する。なお、ＣＩは下位桁からの桁上がりである。【００１２】
そして、擬似の桁上げＣＯ’と最上位ビットにかかる伝播出力信号Ｐｎとの論理積（ＣＯ＝ＣＯ’・Ｐｎ；ｎは最上位ビットの桁）によって桁上げＣＯを算出することができる。例えば、１６ビット同士の加算であれば、ＣＯ＝ＣＯ’・Ｐ１５（Ｐ１５＝Ａ15＋Ｂ15）によって桁上げＣＯを算出することができる。【００１３】
図１０と図１１とを比較すると、図１０の右から１段目のＮＡＮＤゲート１８の入力数が４つなのに対して、図１１の右から１段目のＮＡＮＤゲート４７の入力数が３つに減少している。また、図１０の右から２段目のＮＡＮＤゲート１５の入力数が４つなのに対して、図１１の右から２段目のＮＡＮＤゲート４５の入力数が３つに減少している。このように、pseudo  carryを利用することによって、各ゲートの入力数を減らし、回路の高速化およびトランジスタ数の削減をはかることができる。【００１４】
また、従来では、反転論理を利用して、ＣＬＡ回路のトランジスタ数を削減するとともに、ゲートの段数を削減し、回路の高速化をはかっている。反転論理とは、生成信号および伝播信号の反転信号（ＸＧＧ、ＸＧＰ）を、Ｇｎ、Ｐｎの反転信号ＸＧｎ、ＸＰｎから生成し、反転信号のまま使用するものである。図１２は、反転論理を使ったＣＬＡ回路の桁上生成伝播ブロックを示す図である。【００１５】
同図に示すように、このＣＬＡ回路は、ＮＡＮＤゲート７０〜７７と、ＮＯＲゲート８０〜８４と、ＮＯＴゲート９０，９１とを備える。ＮＡＮＤゲート７０〜７３から出力される信号をそれぞれ反転生成信号ＸＧ０〜ＸＧ３、ＮＯＲゲート８０〜８３から出力される信号を反転伝播信号ＸＰ０〜ＸＰ３とすると、生成信号の反転信号（ＸＧＧ；以下、反転生成信号と表記する）は、
ＸＧＧ＝ＸＰ３＋ＸＧ３・ＸＰ２＋ＸＧ３・ＸＧ２・ＸＰ１＋ＸＧ３・ＸＧ２・ＸＧ１・ＸＧ０
によって算出され、
伝播信号の反転信号（ＸＧＰ；以下、反転伝播信号と表記する）は、
ＸＧＰ＝ＸＰ３＋ＸＰ２＋ＸＰ１＋ＸＰ０
によって算出される。なお、反転生成信号ＸＧＧは、ＮＯＴゲート９１を通過することによって、生成信号ＧＧとなり、反転伝播信号は、ＮＯＲゲート８４において伝播信号ＧＰとなる。【００１６】
図１０と図１２とを比較すると、図１０のＮＯＴゲート３０〜３７に対応するＮＯＴゲートが図１２のＣＬＡ回路から削減されており、代わりにＮＯＴゲート９１が図１２のＣＬＡ回路に追加されている。このように、反転論理を利用することによって、トランジスタ数を削減し回路の高速化をはかることができる。【００１７】
【特許文献１】特開平６−３５６６８号公報
【特許文献２】特開平８−１２３６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、pseudo  carryを利用することによって、生成信号を生成するときには各ゲートでの入力数を減らすことができる（図１１参照）。しかし、擬似の桁上げ信号を使って加算結果を生成するにはトランジスタ数が増大してしまうため、擬似の桁上げ信号（ＣＯ’）を通常の桁上げ信号（ＣＯ）に変換して使用される（ＣＯ＝ＣＯ’・Ｐｎ）。【００１９】
つまり、通常の桁上げ信号（ＣＯ）に戻す場合に、擬似の桁上げ信号ＣＯ’と最上位ビットの伝播出力信号ＰｎとのＡＮＤをとるためのＡＮＤゲートが必要となる。そのため、トランジスタ数の削減効果は残るものの、段数が増加してしまい、ＣＬＡ回路の高速化にかかる利点が消えてしまうという問題があった。【００２０】
また、反転論理を利用して多ビットのＣＬＡ回路を構成した場合、反転生成信号の極性を戻すためのＮＯＴゲート９１（図１２参照）が必要となり、結果としてゲート段数を減らすことができず、回路の高速化を効率よく行うことができなかった。【００２１】
本発明は、上記に鑑みてなされたものであって、回路の高速化をはかりトランジスタの数を削減することができる桁上先見回路、キャリー生成回路、桁上先見方法およびキャリー生成方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決し、目的を達成するために、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見回路において、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力する回路とを有することを特徴とする。【００２３】
また、本発明は、上記発明において、前記桁上先見回路はさらに、前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力する回路を有することを特徴とする。【００２４】
また、本発明は、上記発明において、前記桁上先見回路はさらに、前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するための回路とを有することを特徴とする。【００２５】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成回路において前記キャリー入力が入力され、反転キャリー信号を出力する回路と、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力する回路と前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力する回路と、前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力する回路とを有することを特徴とする。【００２６】
また、本発明は、上記発明において、前記キャリー生成回路はさらに、前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するための回路とを有することを特徴とする。【００２７】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見方法において、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力するステップとを有することを特徴とする。【００２８】
また、本発明は、上記発明において、前記桁上先見方法はさらに、前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力するステップを有することを特徴とする。【００２９】
また、本発明は、上記発明において、前記桁上先見方法はさらに、前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップと、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するためのステップとを有することを特徴とする。【００３０】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成方法において前記キャリー入力が入力され、反転キャリー信号を出力するステップと、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力するステップと前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力するステップと、前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力するステップとを有することを特徴とする。【００３１】
また、本発明は、上記発明において、前記キャリー生成方法はさらに、前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップと、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するためのステップとを有することを特徴とする。【００３２】
また、本発明は、それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力ＧＧと伝播出力ＧＰを生成する桁上先見回路において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成する組合せ論理回路と、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記生成出力ＧＧを出力する２入力ＮＡＮＤとを有することを特徴とする。【００３３】
また、本発明は、上記発明において、前記桁上先見回路はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するｎ入力ＮＯＲ等価論理回路を有することを特徴とする。【００３４】
また、本発明は、上記発明において、前記桁上先見回路はさらに、それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＯＲとを有することを特徴とする。【００３５】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出力と伝播出力を生成する桁上先見回路において、前記第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、前記第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、前記第４反転生成入力と前記第４中間信号が入力され、前記伝播出力を出力する第６の２入力ＮＡＮＤと、前記第１〜第４反転伝播入力が入力され、前記生成出力を出力する４入力ＮＯＲとを有することを特徴とする。【００３６】
また、本発明は、上記発明において、前記桁上先見回路はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを特徴とする。【００３７】
また、本発明は、上記発明において、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成回路において、前記キャリー入力が入力され、反転キャリー信号を出力するインバータと、前記第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、前記第２反転伝播入力と前記第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出力する第６の２入力ＮＡＮＤと、前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生成出力信号を出力する５入力ＮＯＲと、前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力する２入力ＯＲとを有することを特徴とする。【００３８】
また、本発明は、上記発明において、前記キャリー生成回路はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを特徴とする。【００３９】
また、本発明は、それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力ＧＧと伝播出力ＧＰを生成する桁上先見方法において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記生成出力ＧＧを出力するステップとを有することを特徴とする。【００４０】
また、本発明は、上記発明において、前記桁上先見方法はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有することを特徴とする。【００４１】
また、本発明は、上記発明において、前記桁上先見方法はさらに、それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力するステップと、それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力するステップとを有することを特徴とする。【００４２】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出力と伝播出力を生成する桁上先見方法において、前記第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、前記第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力するステップと、前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力するステップと、前記第１〜第３中間信号が入力され、第４中間信号を出力するステップと、前記第４反転生成入力と前記第４中間信号が入力され、前記伝播出力を出力するステップと、前記第１〜第４反転伝播入力が入力され、前記生成出力を出力するステップとを有することを特徴とする。【００４３】
また、本発明は、上記発明において、前記桁上先見方法はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有することを特徴とする。【００４４】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成方法において、前記キャリー入力が入力され、反転キャリー信号を出力するステップと、前記第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、前記第２反転伝播入力と前記第３反転生成入力が入力され、第２中間信号を出力するステップと、前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力するステップと、前記第１〜第３中間信号が入力され、第４中間信号を出力するステップと、前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出力するステップと、前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生成出力信号を出力するステップと、前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力するステップとを有することを特徴とする。【００４５】
また、本発明は、上記発明において、前記キャリー生成方法はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、それぞれ、前記第１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有することを特徴とする。
【発明の効果】
【００４６】
本発明によれば、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成する回路と、反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、生成出力を出力する回路とを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００４７】
また、本発明によれば、上記桁上先見回路はさらに、複数の反転伝播入力が入力され、キャリーを生成するための伝播出力を出力する回路を有するので、効率よくキャリーを生成することができる。【００４８】
また、本発明によれば、上記桁上先見回路はさらに、第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペランドと第２オペランドの否定的論理和である反転伝播入力を生成するための回路とを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００４９】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力する回路と、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成する回路と、反転生成入力のうち最上位ビットの反転生成入力と反転擬似生成信号が入力され、生成出力を出力する回路と反転伝播入力と反転キャリー信号が入力され、伝播出力信号を出力する回路と、生成出力信号と伝播出力信号が入力され、キャリー出力を出力する回路とを有するので、トランジスタ数を削減してコストを低減させることができるとともに、回路を高速化することができる。【００５０】
また、本発明によれば、上記キャリー生成回路はさらに、第１オペランドと前記第２オペランドの否定的論理積である反転生成入力を生成するための回路と、第１オペランドと第２オペランドの否定的論理和である反転伝播入力を生成するための回路とを有するので、トランジスタ数を削減してコストを低減させることができるとともに、回路を高速化することができる。【００５１】
また、本発明によれば、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成するステップと、反転生成入力のうち最上位ビットの反転生成入力と反転擬似生成信号が入力され、生成出力を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５２】
また、本発明によれば、桁上先見方法はさらに、複数の反転伝播入力が入力され、キャリーを生成するための伝播出力を出力するステップを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５３】
また、本発明によれば、桁上先見方法はさらに、第１オペランドと前記第２オペランドの否定的論理積である反転生成入力を生成するためのステップと、第１オペランドと第２オペランドの否定的論理和である反転伝播入力を生成するためのステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５４】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するステップと、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成するステップと、反転生成入力のうち最上位ビットの反転生成入力と反転擬似生成信号が入力され、生成出力を出力するステップと反転伝播入力と反転キャリー信号が入力され、伝播出力信号を出力するステップと、生成出力信号と伝播出力信号が入力され、キャリー出力を出力するステップとを有するので、トランジスタ数を削減してコストを低減させることができるとともに、回路を高速化することができる。【００５５】
また、本発明によれば、上記キャリー生成方法はさらに、第１オペランドと第２オペランドの否定的論理積である反転生成入力を生成するためのステップと、第１オペランドと第２オペランドの否定的論理和である反転伝播入力を生成するためのステップとを有するので、回路の高速化をはかることができる。【００５６】
また、本発明によれば、生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成する組合せ論理回路と、第ｎ反転生成入力ＸＧ（ｎ−１）と反転擬似生成信号ＸＧＧ’が入力され、生成出力ＧＧを出力する２入力ＮＡＮＤとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５７】
また、本発明によれば、上記桁上先見回路はさらに、第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するｎ入力ＮＯＲ等価論理回路を有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５８】
また、本発明によれば、上記桁上先見回路はさらに、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＡＮＤと、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力と第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＯＲとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００５９】
また、本発明によれば、第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、第４反転生成入力と第４中間信号が入力され、伝播出力を出力する第６の２入力ＮＡＮＤと、第１〜第４反転伝播入力が入力され、前記生成出力を出力する４入力ＮＯＲとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６０】
また、本発明によれば、上記桁上先見回路はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６１】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するインバータと、第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡＮＤと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、第３反転伝播入力と第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、第４反転生成入力と第４中間信号が入力され、伝播出力信号を出力する第６の２入力ＮＡＮＤと、第１〜第４反転伝播入力と反転キャリー信号が入力され、生成出力信号を出力する５入力ＮＯＲと、生成出力信号と伝播出力信号が入力され、キャリー出力を出力する２入力ＯＲとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６２】
また、本発明によれば、上記キャリー生成回路はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６３】
また、本発明によれば、生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、第ｎ反転生成入力ＸＧ（ｎ−１）と反転擬似生成信号ＸＧＧ’が入力され、生成出力ＧＧを出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６４】
また、本発明によれば、桁上先見方法はさらに、第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６５】
また、本発明によれば、上記桁上先見方法はさらに、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力するステップと、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力と第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６６】
また、本発明によれば、第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力するステップと、第３反転伝播入力と第４反転伝播入力が入力され、第３中間信号を出力するステップと、第１〜第３中間信号が入力され、第４中間信号を出力するステップと、第４反転生成入力と第４中間信号が入力され、伝播出力を出力するステップと、第１〜第４反転伝播入力が入力され、生成出力を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６７】
また、本発明によれば、桁上先見方法はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６８】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するステップと、第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力するステップと、第３反転伝播入力と第４反転伝播入力が入力され、第３中間信号を出力するステップと、第１〜第３中間信号が入力され、第４中間信号を出力するステップと、第４反転生成入力と第４中間信号が入力され、伝播出力信号を出力するステップと、第１〜第４反転伝播入力と反転キャリー信号が入力され、生成出力信号を出力するステップと、生成出力信号と伝播出力信号が入力され、キャリー出力を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。【００６９】
また、本発明によれば、キャリー生成方法はさらに、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成信号を出力するステップと、それぞれ、第１オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。
【図面の簡単な説明】
【００７０】
【図１】図１は、本実施例にかかるＣＬＡ回路（桁上先見回路）の桁上生成伝播ブロックを示す図である。
【図２】図２は、本実施例にかかる桁上先見回路によってトランジスタ数および生成信号ＧＧを生成するまでのゲート段数を従来の回路と比較した結果を示す図である。
【図３】図３は、本実施例にかかる４ビットのＣＬＡ回路（桁上先見回路）の一例を示す図である。
【図４】図４は、本実施例にかかる８ビットのＣＬＡ回路の一例を示す図である。
【図５】図５は、本実施例にかかる１６ビットのＣＬＡ回路の一例を示す図である。
【図６】図６は、従来のＡＤＤＥＲ回路を示す図である。
【図７】図７は、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ回路を示す図である。
【図８】図８は、図１に示した桁上生成伝播ブロックの処理手順を示すフローチャートである。
【図９】図９は、図３に示したＣＬＡ回路の処理手順を示すフローチャートである。
【図１０】図１０は、従来のＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【図１１】図１１は、pseudo  carryを利用したＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【図１２】図１２は、反転論理を使ったＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【符号の説明】
【００７１】
１０，１１，１２，１３，１４，１５，１６，１７，１８，４０，４１，４２，４３，４４，４５，４６，４７，７０，７１，７２，７３，７４，７５，７６，７７，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８    ＮＡＮＤゲート
２０，２１，２２，２３，５０，５１，５２，５３，５４，８０，８１，８２，８３，８４，１１０，１１１，１１２，１１３，１１４，１１５    ＮＯＲゲート
３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，６０，６１，６２，６３，６４，６５，６６，６７，６８，９０，９１，１２０    ＮＯＴゲート
１００，２００，３００，４００，５００    桁上生成伝播ブロック
１３０，１５０，１５１，１７０，１７１，１７２，１７３    ＡＮＤゲート
１４０，１６０，１８０    ＯＲゲート
１９０，１９１，１９２，１９３，１９４，１９５，１９６，１９７    全加算器
６００，７００，８００    ＣＬＡ回路
【発明を実施するための最良の形態】
【００７２】
以下に、本発明にかかる桁上先見回路、キャリー生成回路、桁上先見方法およびキャリー生成方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例】
【００７３】
本実施例にかかるＣＬＡ（Carry  Look  Ahead）回路は、背景技術の図１１および図１２において説明したpseudo  carryおよび反転論理を適用する。pseudo  carryの効果である回路の高速化とトランジスタの削減は、生成信号を生成する部分によるものであるため、かかる部分に注目し、その論理に反転論理を適用する。【００７４】
図１は、本実施例にかかるＣＬＡ回路（桁上先見回路）の桁上生成伝播ブロック１００を示す図である。図１に示すように、この桁上生成伝播ブロック１００は、ＮＡＮＤゲート１０１〜１０８と、ＮＯＲゲート１１０〜１１５とを備える。ＮＡＮＤゲート１０１〜１０４から出力される信号をそれぞれ反転生成信号ＸＧ０〜ＸＧ３、ＮＯＲゲート１１０〜１１３から出力される信号をそれぞれ反転伝播信号ＸＰ０〜ＸＰ３とすると、ＮＡＮＤゲート１０７から出力される反転擬似生成信号ＸＧＧ’の論理式は、
ＸＧＧ’＝ＸＰ３＋ＸＰ２＋ＸＧ２・ＸＰ１＋ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができる（演算対象となる第１，２のオペランドがそれぞれ４ビットである場合）。【００７５】
なお、演算対象となる第１，２のオペランドがそれぞれｎビット（ｎは正の整数）である場合の生成信号ＧＧは、
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
によって示すことができ、ＧＧの否定結果である反転生成出力ＸＧＧは、
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができ、反転生成信号ＸＧＧをさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号ＸＧＧ’は
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができる。【００７６】
ところで、反転生成信号のうち最上位ビットの反転生成信号と、反転擬似生成信号ＸＧＧ’との論理積が反転生成信号ＸＧＧとなる。図１に示す例では、反転擬似生成信号ＸＧＧ’と反転生成信号ＸＧ３との論理積によって反転生成信号ＸＧＧが算出されることとなる（ＸＧＧ＝ＸＧ３・ＸＧＧ’）。【００７７】
ｎビットのオペランド同士からキャリー生成に用いられる生成信号ＧＧを生成する場合には、上述したＸＧＧ’と、第ｎ反転生成信号ＸＧ（ｎ−１）との論理積から反転生成信号を生成し、かかる反転生成信号の極性を反転すればよい。【００７８】
したがって、反転論理により反転した信号の極性を戻す段（ＮＯＴゲート）と、pseudo  carryにかかる擬似の生成信号を通常の生成信号に戻す段（ＡＮＤゲート）をＮＡＮＤゲート１０８によって共通化することができ、ゲートの段数を増やすことなくゲートの入力数を減らすことができる。【００７９】
ところで、図１において、反転論理を適用した反転伝播信号（ＸＧＰ）は、
ＸＧＰ＝ＸＰ３＋ＸＰ２＋ＸＰ１＋ＸＰ０
によって示される（演算対象となる第１，２のオペランドがそれぞれ４ビットである場合）。かかる反転伝播信号は、ＮＯＲゲート１１４において伝播信号ＧＰとなる。【００８０】
演算対象となる第１，２のオペランドがそれぞれｎビット（ｎは正の整数）である場合の伝播信号ＧＰは、
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
によって示すことができる。【００８１】
図２は、本実施例にかかる桁上先見回路によってトランジスタ数および生成信号ＧＧを生成するまでのゲート段数を従来の回路と比較した結果を示す図である。同図に示すように、通常（pseudo  carryおよび反転論理を用いない）回路では、トランジスタ数が８６、ＧＧ信号までのゲート段数が４であり、pseudo  carryのみを適用した回路では、トランジスタ数が７８、ＧＧ信号までのゲート段数が４（＋ＡＮＤゲート）であり、反転論理のみを適用した回路では、トランジスタ数が７０、ＧＧ信号までのゲート段数が４である。【００８２】
なお、本実施例にかかる桁上生成伝播ブロック１００は、トランジスタ数が６４、ＧＧ信号までのゲート数が４となっている。すなわち、pseudo  carryの生成信号の論理に反転論理を適用し、最上位ビットの反転生成信号Ｐｎとの間でＡＮＤをとる段のディレイが見えなくなるため、pseudo  carryの効果であるゲートの入力数を減少（トランジスタの縦積み段数の減少）することによるディレイの改善効果とトランジスタ数の削減効果が得られる。【００８３】
続いて、図１に示した桁上生成伝播ブロック１００を適用した４ビットのＣＬＡ回路の一例を示す。図３は、本実施例にかかる４ビットのＣＬＡ回路（桁上先見回路）の一例を示す図である。４ビットのＣＬＡ回路から出力される桁上げＣＯは、図１に示した４ビットの生成信号ＧＧおよび伝播信号ＧＰを用いると
ＣＯ＝ＧＧ＋ＧＰ・ＣＩ（ＣＩは下位桁からの桁上がり）
と表すことができる。【００８４】
図３に示すように、このＣＬＡ回路は、桁上生成伝播ブロック１００と、ＮＯＴゲート１２０と、ＡＮＤゲート１３０と、ＯＲゲート１４０とを備える。ＮＯＴゲート１２０によって反転されたキャリー信号と桁上生成伝播ブロック１００から出力される伝播信号ＧＰとがＡＮＤゲート１３０に入力され、桁上生成伝播ブロック１００から出力される生成信号ＧＧとＡＮＤゲート１３０から出力される信号とがＯＲゲート１４０に入力され、桁上げＣＯ（この場合には、５ビット目の桁上げに対応）が生成される。【００８５】
なお、図３では、反転されたキャリー信号がＡＮＤゲート１３０に入力されているが、ＡＮＤゲート１３０を省略してＮＯＲゲート１１４（図１参照）を５入力のＮＯＲゲートとして反転されたキャリー信号を入力し、かかる５入力のＮＯＲゲートからの出力信号と生成信号ＧＧとの論理和によって桁上げＣＯを生成してもよい。【００８６】
続いて、図１に示した桁上生成伝播ブロック１００を適用した８ビットのＣＬＡ回路の一例を示す。図４は、本実施例にかかる８ビットのＣＬＡ回路の一例を示す図である。８ビットのＣＬＡ回路から出力される桁上げＣＯは、
ＣＯ＝ＧＧ１＋ＧＰ１・ＧＧ０＋ＧＰ１・ＧＰ０・ＣＩ（ＣＩは下位桁からの桁上がり）
と表すことができる。【００８７】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの生成信号に対応する。【００８８】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの伝播信号に対応する。【００８９】
図４に示すように、このＣＬＡ回路は、桁上生成伝播ブロック２００，３００と、ＡＮＤゲート１５０，１５１と、ＯＲゲート１６０とを備える。ここで、桁上生成伝播ブロック２００，３００は、図１において説明した桁上生成伝播ブロック１００と同様であるため説明を省略する。なお、桁上生成伝播ブロック２００には、演算対象となる第１，２の１ビット目から４ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック３００には、演算対象となる第１，２の５ビット目から８ビット目までのオペランドがそれぞれ入力される。【００９０】
桁上生成伝播ブロック２００から出力される伝播信号ＧＰ０と、桁上生成伝播ブロック３００から出力される伝播信号ＧＰ１と、キャリー信号（ＣＩ）がＡＮＤゲート１５０に入力され、桁上生成伝播ブロック２００から出力される生成信号ＧＧ０と、桁上生成伝播ブロック３００から出力される伝播信号ＧＰ１とがＡＮＤゲート１５１に入力される。そして、桁上生成伝播ブロック３００から出力される生成信号ＧＧ１と、ＡＮＤゲート１５０から出力される信号と、ＡＮＤゲート１５１から出力される信号とがＯＲゲート１６０に入力され、桁上げＣＯ（この場合には、９ビット目の桁上げに対応）が生成される。【００９１】
続いて、図１に示した桁上生成伝播ブロック１００を適用した１６ビットのＣＬＡ回路の一例を示す。図５は、本実施例にかかる１６ビットのＣＬＡ回路の一例を示す図である。１６ビットのＣＬＡ回路から出力される桁上げＣＯは、
ＣＯ＝ＧＧ３＋ＧＰ３・ＧＧ２＋ＧＰ３・ＧＰ２・ＧＧ１＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＧ０＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＰ０・ＣＩ
と表すことができる。【００９２】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの生成信号に対応し、ここで、ＧＧ２は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの生成信号に対応し、ＧＧ３は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの生成信号に対応する。【００９３】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット目から８ビット目までの伝播信号に対応し、また、ＧＰ２は、演算対象となった第１，２のオペランドの９ビット目から１２ビット目までの伝播信号に対応し、ＧＰ３は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの伝播信号に対応する。【００９４】
図５に示すように、このＣＬＡ回路は、桁上生成伝播ブロック２００，３００，４００，５００と、ＡＮＤゲート１７０〜１７３と、ＯＲゲート１８０とを備える。ここで、桁上生成伝播ブロック２００，３００，４００，５００は、図１において説明した桁上生成伝播ブロック１００と同様であるため説明を省略する。なお、桁上生成伝播ブロック２００には、演算対象となる第１，２の１ビット目から４ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック３００には、演算対象となる第１，２の５ビット目から８ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック４００には、演算対象となる第１，２の９ビット目から１２ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック５００には、演算対象となる第１，２の１３ビット目から１６ビット目までのオペランドがそれぞれ入力される。【００９５】
桁上生成伝播ブロック２００から出力される伝播信号ＧＰ０と、桁上生成伝播ブロック３００から出力される伝播信号ＧＰ１と、桁上生成伝播ブロック４００から出力される伝播信号ＧＰ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３と、キャリー信号ＣＩがＡＮＤゲート１７０に入力される。【００９６】
また、桁上生成伝播ブロック２００から出力される生成信号ＧＧ０と、桁上生成伝播ブロック３００から出力される伝播信号ＧＰ１と、桁上生成伝播ブロック４００から出力される伝播信号ＧＰ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３とがＡＮＤゲート１７１に入力される。【００９７】
また、桁上生成伝播ブロック３００から出力される生成信号ＧＧ１と、桁上生成伝播ブロック４００から出力される伝播信号ＧＰ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３とがＡＮＤゲート１７２に入力される。【００９８】
また、桁上生成伝播ブロック４００から出力される生成信号ＧＧ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３とがＡＮＤゲート１７３に入力される。そして、桁上生成伝播ブロック５００から出力される生成信号ＧＧ３と、ＡＮＤゲート１７０〜１７３から出力される信号がＯＲゲート１８０に入力され、ＯＲゲート１８０から桁上げＣＯ（この場合には、１７ビット目の桁上げに対応）が生成される。【００９９】
つぎに、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ（加算）回路を従来のＡＤＤＥＲ回路と比較して説明する。図６は、従来のＡＤＤＥＲ回路を示す図であり、図７は、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ回路を示す図である。【０１００】
図６に示すように、このＡＤＤＥＲ回路は、４ビットの全加算器１９０〜１９３によって構成されている。このＡＤＤＥＲ回路によれば、全加算器１９０の桁上げが全加算器１９１に入力され、全加算器１９１の桁上げが全加算器１９２に入力され、全加算器１９２の桁上げが全加算器１９３に入力されている。従って、上位の全加算器は、下位の全加算器からの桁上げを待つ必要があるため、高速に桁上げＣＯを生成することができなかった。【０１０１】
一方、本実施例にかかるＣＬＡ回路を適用したＡＤＥＥＲ回路は、図７に示すように、８ビットのＣＬＡ回路６００（図４参照）と、４ビットのＣＬＡ回路７００，８００（図３参照）と、全加算器１９４〜１９７とを備える。【０１０２】
図７に示すＡＤＥＥＲ回路は、図６に示したＡＤＥＥＲ回路のように下位の全加算器をそれぞれ伝播した桁上がり信号ではなく、ＣＬＡ回路６００，７００，８００によって４，８，１２ビット目の桁上がり信号を別々に生成する（ＣＬＡ回路６００が８ビット目の桁上がりを生成し、ＣＬＡ回路７００が４ビット目の桁上がりを生成し、ＣＬＡ回路８００が１２ビット目の桁上がりを生成する）ので、オペランド同士の加算を高速に実行することができる。なお、ここでは、一例として、１６ビットのオペランド同士の加算を例に挙げて説明したが、これに限定されるものではなく、本実施例にかかるＣＬＡ回路をＡＤＥＥＲ回路に適用して、ｎビットのオペランド同士の加算を行うことができる。【０１０３】
つぎに、図１に示した桁上生成伝播ブロック１００の処理手順について説明する。図８は、図１に示した桁上生成伝播ブロック１００の処理手順を示すフローチャートである。同図に示すように、桁上生成伝播ブロック１００は、ＮＡＮＤゲート１０１〜１０４が演算対象となるオペランドの信号を取得し、反転生成信号ＸＧ０〜ＸＧ３を生成する（ステップＳ１０１）。【０１０４】
また、ＮＯＲゲート１１０〜１１３が、演算対象となるオペランドの信号を取得し、反転伝播信号ＸＰ０〜ＸＰ３を生成し（ステップＳ１０２）、ＮＡＮＤゲート１０７が、反転生成信号のうち、最上位ビットの反転生成信号（４ビットの場合には、反転生成信号ＸＧ３）を除いた反転生成信号と反転伝播信号から反転擬似生成信号ＸＧＧ’を生成する（ステップＳ１０３）。なお、ステップＳ１０３において、ＮＡＮＤゲート１０７に入力される信号は、ＮＡＮＤゲート１０５，１０６から出力される信号およびＮＯＲゲート１１５から出力される信号である。【０１０５】
そして、ＮＡＮＤゲート１０８が、最上位ビットの反転生成信号と、反転擬似生成信号ＸＧＧ’とによって生成信号ＧＧを生成する（ステップＳ１０４）。【０１０６】
このように、生成信号を生成する部分に、反転論理を適応することによって、トランジスタ数を削減することができるとともに、ゲートの段数が従来の段数と変わらないため（ゲートに対する入力数は従来よりも少ない）、回路の高速化をはかることができる。なお、ここでは、４ビットのＣＬＡ回路（桁上先見回路）の処理手順を説明したが、ｎビットのＣＬＡ回路（桁上先見回路）も同様の手順によって生成信号を生成する。【０１０７】
つぎに、図３に示したＣＬＡ回路の処理手順について説明する。図９は、図３に示したＣＬＡ回路の処理手順を示すフローチャートである。同図に示すように、ＣＬＡ回路は、ＮＯＴゲート１２０が下位桁からのキャリー信号を取得し、反転キャリー信号を生成し（ステップＳ２０１）、ＮＡＮＤゲート１０１〜１０４が演算対象なるオペランドの信号を取得し、反転生成信号ＸＧ０〜ＸＧ３を生成する（ステップＳ２０２）。【０１０８】
また、ＮＯＲゲート１１０〜１１３が、演算対象となるオペランドの信号を取得し、反転伝播信号ＸＰ０〜ＸＰ３を生成し（ステップＳ２０３）、ＮＡＮＤゲート１０７が、反転生成信号のうち、最上位ビットの反転生成信号（４ビットの場合には、反転生成信号ＸＧ３）を除いた反転生成信号と反転伝播信号から反転擬似生成信号ＸＧＧ’を生成する（ステップＳ２０４）。なお、ステップＳ２０４において、ＮＡＮＤゲート１０７に入力される信号は、ＮＡＮＤゲート１０５，１０６から出力される信号およびＮＯＲゲート１１５から出力される信号である。【０１０９】
そして、ＮＡＮＤゲート１０８が、最上位ビットの反転生成信号と、反転擬似生成信号ＸＧＧ’とによって生成信号ＧＧを生成し（ステップＳ２０５）、ＮＯＲゲート１１４およびＡＮＤゲート１３０によって、反転伝播信号と反転キャリー信号とから伝播信号が生成され（ステップＳ２０６）、ＯＲゲート１４０がＮＡＮＤゲート１０８から出力される生成信号とＡＮＤゲート１３０から出力される伝播信号とからキャリー（桁上げ）を生成する（ステップＳ２０７）。【０１１０】
このように、生成信号を生成する部分に、反転論理を適応してキャリー信号を生成することによって、トランジスタ数を削減することができるとともに、ゲートの段数が従来の段数と変わらないためＣＬＡ回路の高速化をはかることができる。なお、ここでは、４ビットのＣＬＡ回路の処理手順を説明したが、ｎビットのＣＬＡ回路も同様の手順によってキャリー信号を生成する。【０１１１】
上述してきたように、本実施例にかかる桁上生成伝播ブロック１００は、反転生成信号のうち最上位ビットの反転生成信号を除いた複数の反転生成信号と反転伝播信号が入力され、生成出力の反転擬似生成信号ＸＧＧ’を生成するＮＡＮＤゲート１０７と、反転生成入力のうち最上位ビットの反転生成信号と反転擬似生成信号ＸＧＧ’が入力され、キャリーを生成するための生成信号ＧＧを出力するＮＡＮＤゲート１０８を備えるので、反転論理により反転した信号の極性を戻す段（ＮＯＴゲート）と、pseudo  carryにかかる擬似の生成信号を通常の生成信号に戻す段（ＡＮＤゲート）をＮＡＮＤゲート１０８によって共通化することができ、ゲートの段数を増やすことなくゲートの入力数を減らすことができる。【０１１２】
また、ゲートの段数を増やすことなくゲートの入力数を減らすことができるので、トランジスタ数を削減し、回路の高速化をはかることができる。【０１１３】
さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施例にて実施されてもよいものである。【０１１４】
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。【０１１５】
この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。【０１１６】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示のように構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【産業上の利用可能性】
【０１１７】
以上のように、本発明にかかる桁上先見回路、キャリー生成回路、桁上先見方法およびキャリー生成方法は、ＣＬＡ回路などに有用であり、特に、トランジスタ数を削減し、回路の高速化をはかる場合などに適している。
【図１】
2008038387.tif 000003
【図２】
2008038387.tif 000004
【図３】
2008038387.tif 000005
【図４】
2008038387.tif 000006
【図５】
2008038387.tif 000007
【図６】
2008038387.tif 000008
【図７】
2008038387.tif 000009
【図８】
2008038387.tif 000010
【図９】
2008038387.tif 000011
【図１０】
2008038387.tif 000012
【図１１】
2008038387.tif 000013
【図１２】
2008038387.tif 000014
【手続補正書】
【提出日】平成20年11月7日(2008.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反
転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見
回路において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力
と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力さ
れ、前記生成出力を出力する回路とを有することを特徴とする桁上先見回路。
【請求項２】
前記桁上先見回路はさらに、
前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力す
る回路を有することを特徴とする請求項１記載の桁上先見回路。
【請求項３】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反
転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成回
路において、
前記キャリー入力が入力され、反転キャリー信号を出力する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力
と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力さ
れ、前記生成出力を出力する回路と
前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力する回
路と、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力する回路と
を有することを特徴とするキャリー生成回路。
【請求項４】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反
転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見
方法において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力
と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと
、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力さ
れ、前記生成出力を出力するステップとを有することを特徴とする桁上先見方法。
【請求項５】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反
転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成するキャリー生成方
法において、
前記キャリー入力が入力され、反転キャリー信号を出力するステップと、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力
と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと
、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力さ
れ、前記生成出力を出力するステップと
前記反転伝播入力と前記反転キャリー信号が入力され、前記伝播出力信号を出力するス
テップと、
前記生成出力信号と前記伝播出力信号が入力され、前記キャリー出力を出力するステッ
プとを有することを特徴とするキャリー生成方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対す
る複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成す
る桁上先見回路などに関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の加算器において演算速度を向上させるべくＣＬＡ（Carry  Loo
k  Ahead）回路（先見桁上げ回路）が広く採用されている（例えば、特許文献１，２参照
）。図１０は、従来のＣＬＡ回路の桁上生成伝播ブロック（４ビットをまとめた生成信号
、伝播信号を生成するブロック）を示す図である。同図に示すように、このＣＬＡ回路は
、ＮＡＮＤゲート１０〜１８と、ＮＯＲゲート２０〜２３と、ＮＯＴゲート３０〜３９と
を備える。なお、図中のＡ0〜Ａ3は、演算対象となる第１のオペランドの１ビット目から
４ビット目に対応し、図中のＢ0〜Ｂ3は、演算対象となる第２のオペランドの１ビット目
から４ビット目に対応する。
【０００３】
ＮＯＴゲート３１，３３，３５，３７から出力される信号をそれぞれ生成出力信号Ｇ０
〜Ｇ３（Ｇｎ＝Ａn・Ｂn）、ＮＯＴゲート３０，３２，３４，３６から出力される信号を
それぞれ伝播出力信号Ｐ０〜Ｐ３（Ｐｎ＝Ａn＋Ｂn）とすると、生成（generate）信号（
ＧＧ）は、
ＧＧ＝Ｇ３＋Ｐ３・Ｇ２＋Ｐ３・Ｐ２・Ｇ１＋Ｐ３・Ｐ２・Ｐ１・Ｇ０
によって算出され、
伝播（propagate）信号（ＧＰ）は、
ＧＰ＝Ｐ３・Ｐ２・Ｐ１・Ｐ０
によって算出される。そして、これら生成信号および伝播信号を用いて桁上げを算出する
。
【０００４】
例えば、１６ビットの第１のオペランドと１６ビットの第２のオペランドとを加算した
場合の桁上げをＣＯ（Carry  Out）とすると、桁上げＣＯを上述した生成信号および伝播
信号を用いて、
ＣＯ＝ＧＧ３＋ＧＰ３・ＧＧ２＋ＧＰ３・ＧＰ２・ＧＧ１＋ＧＰ３・ＧＰ２・ＧＰ１・Ｇ
Ｇ０＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＰ０・ＣＩ
によって算出することができる。
【０００５】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット
目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビッ
ト目から８ビット目までの生成信号に対応し、ＧＧ２は、演算対象となった第１，２のオ
ペランドの９ビット目から１２ビット目までの生成信号に対応し、ＧＧ３は、演算対象と
なった第１，２のオペランドの１３ビット目から１６ビット目までの生成信号に対応する
。
【０００６】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目
までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット
目から８ビット目までの伝播信号に対応し、ＧＰ２は、演算対象となった第１，２のオペ
ランドの９ビット目から１２ビット目までの伝播信号に対応し、ＧＰ３は、演算対象とな
った第１，２のオペランドの１３ビット目から１６ビット目までの伝播信号に対応する。
なお、ＣＩは下位桁からの桁上がりである。
【０００７】
また、従来では、図１０において説明したＣＬＡ回路の生成信号および伝播信号を擬似
信号で代用し、各ゲートの入力数などを減らし回路の高速化とトランジスタ数の削減をは
かるpseudo  carryという技術も利用されている。図１１は、pseudo  carryを利用したＣ
ＬＡ回路の桁上生成伝播ブロック（４ビットのＣＬＡ回路）を示す図である。同図に示す
ように、このＣＬＡ回路は、ＮＡＮＤゲート４０〜４７と、ＮＯＲゲート５０〜５４と、
ＮＯＴゲート６０〜６８とを備える。
【０００８】
ＮＯＴゲート６１，６３，６５，６７から出力される信号をそれぞれ生成出力信号Ｇ０
〜Ｇ３、ＮＯＴゲート６０，６２，６４，６６から出力される信号をそれぞれ伝播出力信
号Ｐ０〜Ｐ３とすると、擬似の生成信号（ＧＧ’）は、
ＧＧ’＝Ｇ３＋Ｇ２＋Ｐ２・Ｇ１＋Ｐ２・Ｐ１・Ｇ０
によって算出され、
擬似の伝播信号（ＧＰ’）は、
ＧＰ’＝Ｐ２・Ｐ１・Ｐ０・Ｐ（ｎ−１）
によって算出される。そして、これら擬似の生成信号および擬似の伝播信号を用いて擬似
の桁上げを算出する。なお、図１１にかかるＡn、Ｂnが最下位のビット（ｎが０の場合）
ならば、Ｐ（ｎ−１）の値は１となる。
【０００９】
１６ビットの第１のオペランドと１６ビットの第２のオペランドとを加算した場合の擬
似の桁上げをＣＯ’とすると、擬似の桁上げＣＯ’を上述した生成信号および伝播信号を
用いて、
ＣＯ’＝ＧＧ３’＋ＧＰ３’・ＧＧ２’＋ＧＰ３’・ＧＰ２’・ＧＧ１’＋ＧＰ３’・Ｇ
Ｐ２’・ＧＰ１’・ＧＧ０’＋ＧＰ３’・ＧＰ２’・ＧＰ０’・ＣＩ
によって算出することができる。
【００１０】
ここで、ＧＧ０’は、演算対象となった第１，２のオペランドの１ビット目から４ビッ
ト目までの擬似の生成信号に対応し、ＧＧ１’は、演算対象となった第１，２のオペラン
ドの５ビット目から８ビット目までの擬似の生成信号に対応し、ＧＧ２’は、演算対象と
なった第１，２のオペランドの９ビット目から１２ビット目までの擬似の生成信号に対応
し、ＧＧ３’は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット
目までの擬似の生成信号に対応する。
【００１１】
また、ＧＰ０’は、演算対象となった第１，２のオペランドの１ビット目から４ビット
目までの擬似の伝播信号に対応し、ＧＰ１’は、演算対象となった第１，２のオペランド
の５ビット目から８ビット目までの擬似の伝播信号に対応し、ＧＰ２’は、演算対象とな
った第１，２のオペランドの９ビット目から１２ビット目までの擬似の伝播信号に対応し
、ＧＰ３’は、演算対象となった第１，２のオペランドの１３ビット目から１６ビット目
までの擬似の伝播信号に対応する。なお、ＣＩは下位桁からの桁上がりである。
【００１２】
そして、擬似の桁上げＣＯ’と最上位ビットにかかる伝播出力信号Ｐｎとの論理積（Ｃ
Ｏ＝ＣＯ’・Ｐｎ；ｎは最上位ビットの桁）によって桁上げＣＯを算出することができる
。例えば、１６ビット同士の加算であれば、ＣＯ＝ＣＯ’・Ｐ１５（Ｐ１５＝Ａ15＋Ｂ15
）によって桁上げＣＯを算出することができる。
【００１３】
図１０と図１１とを比較すると、図１０の右から１段目のＮＡＮＤゲート１８の入力数
が４つなのに対して、図１１の右から１段目のＮＡＮＤゲート４７の入力数が３つに減少
している。また、図１０の右から２段目のＮＡＮＤゲート１５の入力数が４つなのに対し
て、図１１の右から２段目のＮＡＮＤゲート４５の入力数が３つに減少している。このよ
うに、pseudo  carryを利用することによって、各ゲートの入力数を減らし、回路の高速
化およびトランジスタ数の削減をはかることができる。
【００１４】
また、従来では、反転論理を利用して、ＣＬＡ回路のトランジスタ数を削減するととも
に、ゲートの段数を削減し、回路の高速化をはかっている。反転論理とは、生成信号およ
び伝播信号の反転信号（ＸＧＧ、ＸＧＰ）を、Ｇｎ、Ｐｎの反転信号ＸＧｎ、ＸＰｎから
生成し、反転信号のまま使用するものである。図１２は、反転論理を使ったＣＬＡ回路の
桁上生成伝播ブロックを示す図である。
【００１５】
同図に示すように、このＣＬＡ回路は、ＮＡＮＤゲート７０〜７７と、ＮＯＲゲート８
０〜８４と、ＮＯＴゲート９０，９１とを備える。ＮＡＮＤゲート７０〜７３から出力さ
れる信号をそれぞれ反転生成信号ＸＧ０〜ＸＧ３、ＮＯＲゲート８０〜８３から出力され
る信号を反転伝播信号ＸＰ０〜ＸＰ３とすると、生成信号の反転信号（ＸＧＧ；以下、反
転生成信号と表記する）は、
ＸＧＧ＝ＸＰ３＋ＸＧ３・ＸＰ２＋ＸＧ３・ＸＧ２・ＸＰ１＋ＸＧ３・ＸＧ２・ＸＧ１・
ＸＧ０
によって算出され、
伝播信号の反転信号（ＸＧＰ；以下、反転伝播信号と表記する）は、
ＸＧＰ＝ＸＰ３＋ＸＰ２＋ＸＰ１＋ＸＰ０
によって算出される。なお、反転生成信号ＸＧＧは、ＮＯＴゲート９１を通過することに
よって、生成信号ＧＧとなり、反転伝播信号は、ＮＯＲゲート８４において伝播信号ＧＰ
となる。
【００１６】
図１０と図１２とを比較すると、図１０のＮＯＴゲート３０〜３７に対応するＮＯＴゲ
ートが図１２のＣＬＡ回路から削減されており、代わりにＮＯＴゲート９１が図１２のＣ
ＬＡ回路に追加されている。このように、反転論理を利用することによって、トランジス
タ数を削減し回路の高速化をはかることができる。
【００１７】
【特許文献１】特開平６−３５６６８号公報
【特許文献２】特開平８−１２３６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、pseudo  carryを利用することによって、生成信号を生成するときに
は各ゲートでの入力数を減らすことができる（図１１参照）。しかし、擬似の桁上げ信号
を使って加算結果を生成するにはトランジスタ数が増大してしまうため、擬似の桁上げ信
号（ＣＯ’）を通常の桁上げ信号（ＣＯ）に変換して使用される（ＣＯ＝ＣＯ’・Ｐｎ）
。
【００１９】
つまり、通常の桁上げ信号（ＣＯ）に戻す場合に、擬似の桁上げ信号ＣＯ’と最上位ビ
ットの伝播出力信号ＰｎとのＡＮＤをとるためのＡＮＤゲートが必要となる。そのため、
トランジスタ数の削減効果は残るものの、段数が増加してしまい、ＣＬＡ回路の高速化に
かかる利点が消えてしまうという問題があった。
【００２０】
また、反転論理を利用して多ビットのＣＬＡ回路を構成した場合、反転生成信号の極性
を戻すためのＮＯＴゲート９１（図１２参照）が必要となり、結果としてゲート段数を減
らすことができず、回路の高速化を効率よく行うことができなかった。
【００２１】
本発明は、上記に鑑みてなされたものであって、回路の高速化をはかりトランジスタの
数を削減することができる桁上先見回路、キャリー生成回路、桁上先見方法およびキャリ
ー生成方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決し、目的を達成するために、本発明は、複数ビットからなる第１オ
ペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力か
ら、キャリーを生成するための生成出力を生成する桁上先見回路において、前記反転生成
入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播
入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、前記反転生成入力
のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を
出力する回路とを有することを特徴とする。
【００２３】
また、本発明は、上記発明において、前記桁上先見回路はさらに、前記複数の反転伝播
入力が入力され、前記キャリーを生成するための伝播出力を出力する回路を有することを
特徴とする。
【００２４】
また、本発明は、上記発明において、前記桁上先見回路はさらに、前記第１オペランド
と前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、
前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成
するための回路とを有することを特徴とする。
【００２５】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビット
に対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成す
るキャリー生成回路において前記キャリー入力が入力され、反転キャリー信号を出力する
回路と、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生
成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路
と、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力
され、前記生成出力を出力する回路と前記反転伝播入力と前記反転キャリー信号が入力さ
れ、前記伝播出力信号を出力する回路と、前記生成出力信号と前記伝播出力信号が入力さ
れ、前記キャリー出力を出力する回路とを有することを特徴とする。
【００２６】
また、本発明は、上記発明において、前記キャリー生成回路はさらに、前記第１オペラ
ンドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路
と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を
生成するための回路とを有することを特徴とする。
【００２７】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビット
に対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を
生成する桁上先見方法において、前記反転生成入力のうち最上位ビットの反転生成入力を
除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似
生成信号を生成するステップと、前記反転生成入力のうち最上位ビットの反転生成入力と
前記反転擬似生成信号が入力され、前記生成出力を出力するステップとを有することを特
徴とする。
【００２８】
また、本発明は、上記発明において、前記桁上先見方法はさらに、前記複数の反転伝播
入力が入力され、前記キャリーを生成するための伝播出力を出力するステップを有するこ
とを特徴とする。
【００２９】
また、本発明は、上記発明において、前記桁上先見方法はさらに、前記第１オペランド
と前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップ
と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を
生成するためのステップとを有することを特徴とする。
【００３０】
また、本発明は、複数ビットからなる第１オペランドと第２オペランドの各同位ビット
に対する複数の反転生成入力と反転伝播入力とキャリー入力から、キャリー出力を生成す
るキャリー生成方法において前記キャリー入力が入力され、反転キャリー信号を出力する
ステップと、前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反
転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する
ステップと、前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信
号が入力され、前記生成出力を出力するステップと前記反転伝播入力と前記反転キャリー
信号が入力され、前記伝播出力信号を出力するステップと、前記生成出力信号と前記伝播
出力信号が入力され、前記キャリー出力を出力するステップとを有することを特徴とする
。
【００３１】
また、本発明は、上記発明において、前記キャリー生成方法はさらに、前記第１オペラ
ンドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステ
ップと、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入
力を生成するためのステップとを有することを特徴とする。
【００３２】
また、本発明は、それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペ
ランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−
１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力
ＧＧと伝播出力ＧＰを生成する桁上先見回路において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成する組合せ論理回路と、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記
生成出力ＧＧを出力する２入力ＮＡＮＤとを有することを特徴とする。
【００３３】
また、本発明は、上記発明において、前記桁上先見回路はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するｎ入力ＮＯＲ等価論理回路を有することを特徴とする。
【００３４】
また、本発明は、上記発明において、前記桁上先見回路はさらに、それぞれ、前記第１
オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ
−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）
を出力する第０〜第ｎ−１の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第０〜
第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０
〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力する第０〜第ｎ−１の２入
力ＮＯＲとを有することを特徴とする。
【００３５】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第
１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出
力と伝播出力を生成する桁上先見回路において、前記第１〜第３反転生成入力が入力され
、第１中間信号を出力する第１の３入力ＮＡＮＤと、前記第２反転伝播入力と第３反転生
成入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、前記第３反転伝播
入力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと
、前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと
、前記第４反転生成入力と前記第４中間信号が入力され、前記伝播出力を出力する第６の
２入力ＮＡＮＤと、前記第１〜第４反転伝播入力が入力され、前記生成出力を出力する４
入力ＮＯＲとを有することを特徴とする。
【００３６】
また、本発明は、上記発明において、前記桁上先見回路はさらに、それぞれ、第１オペ
ランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第
１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第１オ
ペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力さ
れ、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを特徴
とする。
【００３７】
また、本発明は、上記発明において、それぞれ、４ビット幅の第１オペランドと第２オ
ペランドに対する第１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から
、キャリー出力を生成するキャリー生成回路において、前記キャリー入力が入力され、反
転キャリー信号を出力するインバータと、前記第１〜第３反転生成入力が入力され、第１
中間信号を出力する第１の３入力ＮＡＮＤと、前記第２反転伝播入力と前記第３反転生成
入力が入力され、第２中間信号を出力する第５の２入力ＮＡＮＤと、前記第３反転伝播入
力と前記第４反転伝播入力が入力され、第３中間信号を出力する第５の２入力ＮＯＲと、
前記第１〜第３中間信号が入力され、第４中間信号を出力する第２の３入力ＮＡＮＤと、
前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出力する第６の２
入力ＮＡＮＤと、前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生成
出力信号を出力する５入力ＮＯＲと、前記生成出力信号と前記伝播出力信号が入力され、
前記キャリー出力を出力する２入力ＯＲとを有することを特徴とする。
【００３８】
また、本発明は、上記発明において、前記キャリー生成回路はさらに、それぞれ、第１
オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され
、第１〜第４反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第
１オペランドの第１〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入
力され、第１〜第４反転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有することを
特徴とする。
【００３９】
また、本発明は、それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペ
ランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−
１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力
ＧＧと伝播出力ＧＰを生成する桁上先見方法において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記
生成出力ＧＧを出力するステップとを有することを特徴とする。
【００４０】
また、本発明は、上記発明において、前記桁上先見方法はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有することを特徴とする。
【００４１】
また、本発明は、上記発明において、前記桁上先見方法はさらに、それぞれ、前記第１
オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ
−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）
を出力するステップと、それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前
記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号
であるＸＰ０〜ＸＰ（ｎ−１）を出力するステップとを有することを特徴とする。
【００４２】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第
１〜第４反転生成入力と第１〜第４反転伝播入力から、キャリーを生成するための生成出
力と伝播出力を生成する桁上先見方法において、前記第１〜第３反転生成入力が入力され
、第１中間信号を出力するステップと、前記第２反転伝播入力と第３反転生成入力が入力
され、第２中間信号を出力するステップと、前記第３反転伝播入力と前記第４反転伝播入
力が入力され、第３中間信号を出力するステップと、前記第１〜第３中間信号が入力され
、第４中間信号を出力するステップと、前記第４反転生成入力と前記第４中間信号が入力
され、前記伝播出力を出力するステップと、前記第１〜第４反転伝播入力が入力され、前
記生成出力を出力するステップとを有することを特徴とする。
【００４３】
また、本発明は、上記発明において、前記桁上先見方法はさらに、それぞれ、第１オペ
ランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第
１〜第４反転生成信号を出力するステップと、それぞれ、前記第１オペランドの第１〜第
４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転
伝播信号を出力するステップとを有することを特徴とする。
【００４４】
また、本発明は、それぞれ、４ビット幅の第１オペランドと第２オペランドに対する第
１〜第４反転生成入力と第１〜第４反転伝播入力とキャリー入力から、キャリー出力を生
成するキャリー生成方法において、前記キャリー入力が入力され、反転キャリー信号を出
力するステップと、前記第１〜第３反転生成入力が入力され、第１中間信号を出力するス
テップと、前記第２反転伝播入力と前記第３反転生成入力が入力され、第２中間信号を出
力するステップと、前記第３反転伝播入力と前記第４反転伝播入力が入力され、第３中間
信号を出力するステップと、前記第１〜第３中間信号が入力され、第４中間信号を出力す
るステップと、前記第４反転生成入力と前記第４中間信号が入力され、伝播出力信号を出
力するステップと、前記第１〜第４反転伝播入力と前記反転キャリー信号が入力され、生
成出力信号を出力するステップと、前記生成出力信号と前記伝播出力信号が入力され、前
記キャリー出力を出力するステップとを有することを特徴とする。
【００４５】
また、本発明は、上記発明において、前記キャリー生成方法はさらに、それぞれ、第１
オペランドの第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され
、第１〜第４反転生成信号を出力するステップと、それぞれ、前記第１オペランドの第１
〜第４ビット入力と前記第２オペランドの第１〜第４ビット入力が入力され、第１〜第４
反転伝播信号を出力するステップとを有することを特徴とする。
【発明の効果】
【００４６】
本発明によれば、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転
生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成する回路と、反
転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、生成
出力を出力する回路とを有するので、トランジスタ数を削減し、回路の高速化をはかるこ
とができる。
【００４７】
また、本発明によれば、上記桁上先見回路はさらに、複数の反転伝播入力が入力され、
キャリーを生成するための伝播出力を出力する回路を有するので、効率よくキャリーを生
成することができる。
【００４８】
また、本発明によれば、上記桁上先見回路はさらに、第１オペランドと前記第２オペラ
ンドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペラン
ドと第２オペランドの否定的論理和である反転伝播入力を生成するための回路とを有する
ので、トランジスタ数を削減し、回路の高速化をはかることができる。
【００４９】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力する回路と
、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反転伝
播入力が入力され、生成出力の反転擬似生成信号を生成する回路と、反転生成入力のうち
最上位ビットの反転生成入力と反転擬似生成信号が入力され、生成出力を出力する回路と
反転伝播入力と反転キャリー信号が入力され、伝播出力信号を出力する回路と、生成出力
信号と伝播出力信号が入力され、キャリー出力を出力する回路とを有するので、トランジ
スタ数を削減してコストを低減させることができるとともに、回路を高速化することがで
きる。
【００５０】
また、本発明によれば、上記キャリー生成回路はさらに、第１オペランドと前記第２オ
ペランドの否定的論理積である反転生成入力を生成するための回路と、第１オペランドと
第２オペランドの否定的論理和である反転伝播入力を生成するための回路とを有するので
、トランジスタ数を削減してコストを低減させることができるとともに、回路を高速化す
ることができる。
【００５１】
また、本発明によれば、反転生成入力のうち最上位ビットの反転生成入力を除いた複数
の反転生成入力と反転伝播入力が入力され、生成出力の反転擬似生成信号を生成するステ
ップと、反転生成入力のうち最上位ビットの反転生成入力と反転擬似生成信号が入力され
、生成出力を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化
をはかることができる。
【００５２】
また、本発明によれば、桁上先見方法はさらに、複数の反転伝播入力が入力され、キャ
リーを生成するための伝播出力を出力するステップを有するので、トランジスタ数を削減
し、回路の高速化をはかることができる。
【００５３】
また、本発明によれば、桁上先見方法はさらに、第１オペランドと前記第２オペランド
の否定的論理積である反転生成入力を生成するためのステップと、第１オペランドと第２
オペランドの否定的論理和である反転伝播入力を生成するためのステップとを有するので
、トランジスタ数を削減し、回路の高速化をはかることができる。
【００５４】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するステッ
プと、反転生成入力のうち最上位ビットの反転生成入力を除いた複数の反転生成入力と反
転伝播入力が入力され、生成出力の反転擬似生成信号を生成するステップと、反転生成入
力のうち最上位ビットの反転生成入力と反転擬似生成信号が入力され、生成出力を出力す
るステップと反転伝播入力と反転キャリー信号が入力され、伝播出力信号を出力するステ
ップと、生成出力信号と伝播出力信号が入力され、キャリー出力を出力するステップとを
有するので、トランジスタ数を削減してコストを低減させることができるとともに、回路
を高速化することができる。
【００５５】
また、本発明によれば、上記キャリー生成方法はさらに、第１オペランドと第２オペラ
ンドの否定的論理積である反転生成入力を生成するためのステップと、第１オペランドと
第２オペランドの否定的論理和である反転伝播入力を生成するためのステップとを有する
ので、回路の高速化をはかることができる。
【００５６】
また、本発明によれば、生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成する組合せ論理回路と、第ｎ反転生成入力ＸＧ（ｎ−１）と反転擬似生成信号ＸＧ
Ｇ’が入力され、生成出力ＧＧを出力する２入力ＮＡＮＤとを有するので、トランジスタ
数を削減し、回路の高速化をはかることができる。
【００５７】
また、本発明によれば、上記桁上先見回路はさらに、第１〜第ｎ反転伝播入力ＸＰ０〜
ＸＰ（ｎ−１）が入力され、伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するｎ入力ＮＯＲ等価論理回路を有するので、トランジスタ数を削減し、回路の高
速化をはかることができる。
【００５８】
また、本発明によれば、上記桁上先見回路はさらに、それぞれ、第１オペランドの第０
〜第ｎ−１ビット入力（ｎは整数）と第２オペランドの第０〜第ｎ−１ビット入力が入力
され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力する第０〜第ｎ
−１の２入力ＮＡＮＤと、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力と第２
オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号である
ＸＰ０〜ＸＰ（ｎ−１）を出力する第０〜第ｎ−１の２入力ＮＯＲとを有するので、トラ
ンジスタ数を削減し、回路の高速化をはかることができる。
【００５９】
また、本発明によれば、第１〜第３反転生成入力が入力され、第１中間信号を出力する
第１の３入力ＮＡＮＤと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信
号を出力する第５の２入力ＮＡＮＤと、第３反転伝播入力と前記第４反転伝播入力が入力
され、第３中間信号を出力する第５の２入力ＮＯＲと、第１〜第３中間信号が入力され、
第４中間信号を出力する第２の３入力ＮＡＮＤと、第４反転生成入力と第４中間信号が入
力され、伝播出力を出力する第６の２入力ＮＡＮＤと、第１〜第４反転伝播入力が入力さ
れ、前記生成出力を出力する４入力ＮＯＲとを有するので、トランジスタ数を削減し、回
路の高速化をはかることができる。
【００６０】
また、本発明によれば、上記桁上先見回路はさらに、それぞれ、第１オペランドの第１
〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転
生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、前記第１オペランドの第
１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反
転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有するので、トランジスタ数を削減
し、回路の高速化をはかることができる。
【００６１】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するインバ
ータと、第１〜第３反転生成入力が入力され、第１中間信号を出力する第１の３入力ＮＡ
ＮＤと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する第５
の２入力ＮＡＮＤと、第３反転伝播入力と第４反転伝播入力が入力され、第３中間信号を
出力する第５の２入力ＮＯＲと、第１〜第３中間信号が入力され、第４中間信号を出力す
る第２の３入力ＮＡＮＤと、第４反転生成入力と第４中間信号が入力され、伝播出力信号
を出力する第６の２入力ＮＡＮＤと、第１〜第４反転伝播入力と反転キャリー信号が入力
され、生成出力信号を出力する５入力ＮＯＲと、生成出力信号と伝播出力信号が入力され
、キャリー出力を出力する２入力ＯＲとを有するので、トランジスタ数を削減し、回路の
高速化をはかることができる。
【００６２】
また、本発明によれば、上記キャリー生成回路はさらに、それぞれ、第１オペランドの
第１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４
反転生成信号を出力する第１〜第４の２入力ＮＡＮＤと、それぞれ、第１オペランドの第
１〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反
転伝播信号を出力する第１〜第４の２入力ＮＯＲとを有するので、トランジスタ数を削減
し、回路の高速化をはかることができる。
【００６３】
また、本発明によれば、生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、第ｎ反転生成入力ＸＧ（ｎ−１）と反転擬似生成信号ＸＧＧ’が
入力され、生成出力ＧＧを出力するステップとを有するので、トランジスタ数を削減し、
回路の高速化をはかることができる。
【００６４】
また、本発明によれば、桁上先見方法はさらに、第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ
（ｎ−１）が入力され、伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有するので、トランジスタ数を削減し、回路の高速化をはかること
ができる。
【００６５】
また、本発明によれば、上記桁上先見方法はさらに、それぞれ、第１オペランドの第０
〜第ｎ−１ビット入力（ｎは整数）と第２オペランドの第０〜第ｎ−１ビット入力が入力
され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力するステップと
、それぞれ、第１オペランドの第０〜第ｎ−１ビット入力と第２オペランドの第０〜第ｎ
−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）
を出力するステップとを有するので、トランジスタ数を削減し、回路の高速化をはかるこ
とができる。
【００６６】
また、本発明によれば、第１〜第３反転生成入力が入力され、第１中間信号を出力する
ステップと、第２反転伝播入力と第３反転生成入力が入力され、第２中間信号を出力する
ステップと、第３反転伝播入力と第４反転伝播入力が入力され、第３中間信号を出力する
ステップと、第１〜第３中間信号が入力され、第４中間信号を出力するステップと、第４
反転生成入力と第４中間信号が入力され、伝播出力を出力するステップと、第１〜第４反
転伝播入力が入力され、生成出力を出力するステップとを有するので、トランジスタ数を
削減し、回路の高速化をはかることができる。
【００６７】
また、本発明によれば、桁上先見方法はさらに、それぞれ、第１オペランドの第１〜第
４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転生成
信号を出力するステップと、それぞれ、第１オペランドの第１〜第４ビット入力と第２オ
ペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するステッ
プとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。
【００６８】
また、本発明によれば、キャリー入力が入力され、反転キャリー信号を出力するステッ
プと、第１〜第３反転生成入力が入力され、第１中間信号を出力するステップと、第２反
転伝播入力と第３反転生成入力が入力され、第２中間信号を出力するステップと、第３反
転伝播入力と第４反転伝播入力が入力され、第３中間信号を出力するステップと、第１〜
第３中間信号が入力され、第４中間信号を出力するステップと、第４反転生成入力と第４
中間信号が入力され、伝播出力信号を出力するステップと、第１〜第４反転伝播入力と反
転キャリー信号が入力され、生成出力信号を出力するステップと、生成出力信号と伝播出
力信号が入力され、キャリー出力を出力するステップとを有するので、トランジスタ数を
削減し、回路の高速化をはかることができる。
【００６９】
また、本発明によれば、キャリー生成方法はさらに、それぞれ、第１オペランドの第１
〜第４ビット入力と第２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転
生成信号を出力するステップと、それぞれ、第１オペランドの第１〜第４ビット入力と第
２オペランドの第１〜第４ビット入力が入力され、第１〜第４反転伝播信号を出力するス
テップとを有するので、トランジスタ数を削減し、回路の高速化をはかることができる。
【発明を実施するための最良の形態】
【００７０】
以下に、本発明にかかる桁上先見回路、キャリー生成回路、桁上先見方法およびキャリ
ー生成方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明
が限定されるものではない。
【実施例】
【００７１】
本実施例にかかるＣＬＡ（Carry  Look  Ahead）回路は、背景技術の図１１および図１
２において説明したpseudo  carryおよび反転論理を適用する。pseudo  carryの効果であ
る回路の高速化とトランジスタの削減は、生成信号を生成する部分によるものであるため
、かかる部分に注目し、その論理に反転論理を適用する。
【００７２】
図１は、本実施例にかかるＣＬＡ回路（桁上先見回路）の桁上生成伝播ブロック１００
を示す図である。図１に示すように、この桁上生成伝播ブロック１００は、ＮＡＮＤゲー
ト１０１〜１０８と、ＮＯＲゲート１１０〜１１５とを備える。ＮＡＮＤゲート１０１〜
１０４から出力される信号をそれぞれ反転生成信号ＸＧ０〜ＸＧ３、ＮＯＲゲート１１０
〜１１３から出力される信号をそれぞれ反転伝播信号ＸＰ０〜ＸＰ３とすると、ＮＡＮＤ
ゲート１０７から出力される反転擬似生成信号ＸＧＧ’の論理式は、
ＸＧＧ’＝ＸＰ３＋ＸＰ２＋ＸＧ２・ＸＰ１＋ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができる（演算対象となる第１，２のオペランドがそれぞれ４ビットで
ある場合）。
【００７３】
なお、演算対象となる第１，２のオペランドがそれぞれｎビット（ｎは正の整数）であ
る場合の生成信号ＧＧは、
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
によって示すことができ、ＧＧの否定結果である反転生成出力ＸＧＧは、
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができ、反転生成信号ＸＧＧをさらにＸＧ（ｎ−１）で除したものであ
る反転擬似生成信号ＸＧＧ’は
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
によって示すことができる。
【００７４】
ところで、反転生成信号のうち最上位ビットの反転生成信号と、反転擬似生成信号ＸＧ
Ｇ’との論理積が反転生成信号ＸＧＧとなる。図１に示す例では、反転擬似生成信号ＸＧ
Ｇ’と反転生成信号ＸＧ３との論理積によって反転生成信号ＸＧＧが算出されることとな
る（ＸＧＧ＝ＸＧ３・ＸＧＧ’）。
【００７５】
ｎビットのオペランド同士からキャリー生成に用いられる生成信号ＧＧを生成する場合
には、上述したＸＧＧ’と、第ｎ反転生成信号ＸＧ（ｎ−１）との論理積から反転生成信
号を生成し、かかる反転生成信号の極性を反転すればよい。
【００７６】
したがって、反転論理により反転した信号の極性を戻す段（ＮＯＴゲート）と、pseudo
carryにかかる擬似の生成信号を通常の生成信号に戻す段（ＡＮＤゲート）をＮＡＮＤ
ゲート１０８によって共通化することができ、ゲートの段数を増やすことなくゲートの入
力数を減らすことができる。
【００７７】
ところで、図１において、反転論理を適用した反転伝播信号（ＸＧＰ）は、
ＸＧＰ＝ＸＰ３＋ＸＰ２＋ＸＰ１＋ＸＰ０
によって示される（演算対象となる第１，２のオペランドがそれぞれ４ビットである場合
）。かかる反転伝播信号は、ＮＯＲゲート１１４において伝播信号ＧＰとなる。
【００７８】
演算対象となる第１，２のオペランドがそれぞれｎビット（ｎは正の整数）である場合
の伝播信号ＧＰは、
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
によって示すことができる。
【００７９】
図２は、本実施例にかかる桁上先見回路によってトランジスタ数および生成信号ＧＧを
生成するまでのゲート段数を従来の回路と比較した結果を示す図である。同図に示すよう
に、通常（pseudo  carryおよび反転論理を用いない）回路では、トランジスタ数が８６
、ＧＧ信号までのゲート段数が４であり、pseudo  carryのみを適用した回路では、トラ
ンジスタ数が７８、ＧＧ信号までのゲート段数が４（＋ＡＮＤゲート）であり、反転論理
のみを適用した回路では、トランジスタ数が７０、ＧＧ信号までのゲート段数が４である
。
【００８０】
なお、本実施例にかかる桁上生成伝播ブロック１００は、トランジスタ数が６４、ＧＧ
信号までのゲート数が４となっている。すなわち、pseudo  carryの生成信号の論理に反
転論理を適用し、最上位ビットの反転生成信号Ｐｎとの間でＡＮＤをとる段のディレイが
見えなくなるため、pseudo  carryの効果であるゲートの入力数を減少（トランジスタの
縦積み段数の減少）することによるディレイの改善効果とトランジスタ数の削減効果が得
られる。
【００８１】
続いて、図１に示した桁上生成伝播ブロック１００を適用した４ビットのＣＬＡ回路の
一例を示す。図３は、本実施例にかかる４ビットのＣＬＡ回路（桁上先見回路）の一例を
示す図である。４ビットのＣＬＡ回路から出力される桁上げＣＯは、図１に示した４ビッ
トの生成信号ＧＧおよび伝播信号ＧＰを用いると
ＣＯ＝ＧＧ＋ＧＰ・ＣＩ（ＣＩは下位桁からの桁上がり）
と表すことができる。
【００８２】
図３に示すように、このＣＬＡ回路は、桁上生成伝播ブロック１００と、ＮＯＴゲート
１２０と、ＡＮＤゲート１３０と、ＯＲゲート１４０とを備える。ＮＯＴゲート１２０に
よって反転されたキャリー信号と桁上生成伝播ブロック１００から出力される伝播信号Ｇ
ＰとがＡＮＤゲート１３０に入力され、桁上生成伝播ブロック１００から出力される生成
信号ＧＧとＡＮＤゲート１３０から出力される信号とがＯＲゲート１４０に入力され、桁
上げＣＯ（この場合には、５ビット目の桁上げに対応）が生成される。
【００８３】
なお、図３では、反転されたキャリー信号がＡＮＤゲート１３０に入力されているが、
ＡＮＤゲート１３０を省略してＮＯＲゲート１１４（図１参照）を５入力のＮＯＲゲート
として反転されたキャリー信号を入力し、かかる５入力のＮＯＲゲートからの出力信号と
生成信号ＧＧとの論理和によって桁上げＣＯを生成してもよい。
【００８４】
続いて、図１に示した桁上生成伝播ブロック１００を適用した８ビットのＣＬＡ回路の
一例を示す。図４は、本実施例にかかる８ビットのＣＬＡ回路の一例を示す図である。８
ビットのＣＬＡ回路から出力される桁上げＣＯは、
ＣＯ＝ＧＧ１＋ＧＰ１・ＧＧ０＋ＧＰ１・ＧＰ０・ＣＩ（ＣＩは下位桁からの桁上がり）
と表すことができる。
【００８５】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット
目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビッ
ト目から８ビット目までの生成信号に対応する。
【００８６】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目
までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット
目から８ビット目までの伝播信号に対応する。
【００８７】
図４に示すように、このＣＬＡ回路は、桁上生成伝播ブロック２００，３００と、ＡＮ
Ｄゲート１５０，１５１と、ＯＲゲート１６０とを備える。ここで、桁上生成伝播ブロッ
ク２００，３００は、図１において説明した桁上生成伝播ブロック１００と同様であるた
め説明を省略する。なお、桁上生成伝播ブロック２００には、演算対象となる第１，２の
１ビット目から４ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック
３００には、演算対象となる第１，２の５ビット目から８ビット目までのオペランドがそ
れぞれ入力される。
【００８８】
桁上生成伝播ブロック２００から出力される伝播信号ＧＰ０と、桁上生成伝播ブロック
３００から出力される伝播信号ＧＰ１と、キャリー信号（ＣＩ）がＡＮＤゲート１５０に
入力され、桁上生成伝播ブロック２００から出力される生成信号ＧＧ０と、桁上生成伝播
ブロック３００から出力される伝播信号ＧＰ１とがＡＮＤゲート１５１に入力される。そ
して、桁上生成伝播ブロック３００から出力される生成信号ＧＧ１と、ＡＮＤゲート１５
０から出力される信号と、ＡＮＤゲート１５１から出力される信号とがＯＲゲート１６０
に入力され、桁上げＣＯ（この場合には、９ビット目の桁上げに対応）が生成される。
【００８９】
続いて、図１に示した桁上生成伝播ブロック１００を適用した１６ビットのＣＬＡ回路
の一例を示す。図５は、本実施例にかかる１６ビットのＣＬＡ回路の一例を示す図である
。１６ビットのＣＬＡ回路から出力される桁上げＣＯは、
ＣＯ＝ＧＧ３＋ＧＰ３・ＧＧ２＋ＧＰ３・ＧＰ２・ＧＧ１＋ＧＰ３・ＧＰ２・ＧＰ１・Ｇ
Ｇ０＋ＧＰ３・ＧＰ２・ＧＰ１・ＧＰ０・ＣＩ
と表すことができる。
【００９０】
ここで、ＧＧ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット
目までの生成信号に対応し、ＧＧ１は、演算対象となった第１，２のオペランドの５ビッ
ト目から８ビット目までの生成信号に対応し、ここで、ＧＧ２は、演算対象となった第１
，２のオペランドの９ビット目から１２ビット目までの生成信号に対応し、ＧＧ３は、演
算対象となった第１，２のオペランドの１３ビット目から１６ビット目までの生成信号に
対応する。
【００９１】
また、ＧＰ０は、演算対象となった第１，２のオペランドの１ビット目から４ビット目
までの伝播信号に対応し、ＧＰ１は、演算対象となった第１，２のオペランドの５ビット
目から８ビット目までの伝播信号に対応し、また、ＧＰ２は、演算対象となった第１，２
のオペランドの９ビット目から１２ビット目までの伝播信号に対応し、ＧＰ３は、演算対
象となった第１，２のオペランドの１３ビット目から１６ビット目までの伝播信号に対応
する。
【００９２】
図５に示すように、このＣＬＡ回路は、桁上生成伝播ブロック２００，３００，４００
，５００と、ＡＮＤゲート１７０〜１７３と、ＯＲゲート１８０とを備える。ここで、桁
上生成伝播ブロック２００，３００，４００，５００は、図１において説明した桁上生成
伝播ブロック１００と同様であるため説明を省略する。なお、桁上生成伝播ブロック２０
０には、演算対象となる第１，２の１ビット目から４ビット目までのオペランドがそれぞ
れ入力され、桁上生成伝播ブロック３００には、演算対象となる第１，２の５ビット目か
ら８ビット目までのオペランドがそれぞれ入力され、桁上生成伝播ブロック４００には、
演算対象となる第１，２の９ビット目から１２ビット目までのオペランドがそれぞれ入力
され、桁上生成伝播ブロック５００には、演算対象となる第１，２の１３ビット目から１
６ビット目までのオペランドがそれぞれ入力される。
【００９３】
桁上生成伝播ブロック２００から出力される伝播信号ＧＰ０と、桁上生成伝播ブロック
３００から出力される伝播信号ＧＰ１と、桁上生成伝播ブロック４００から出力される伝
播信号ＧＰ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３と、キャリ
ー信号ＣＩがＡＮＤゲート１７０に入力される。
【００９４】
また、桁上生成伝播ブロック２００から出力される生成信号ＧＧ０と、桁上生成伝播ブ
ロック３００から出力される伝播信号ＧＰ１と、桁上生成伝播ブロック４００から出力さ
れる伝播信号ＧＰ２と、桁上生成伝播ブロック５００から出力される伝播信号ＧＰ３とが
ＡＮＤゲート１７１に入力される。
【００９５】
また、桁上生成伝播ブロック３００から出力される生成信号ＧＧ１と、桁上生成伝播ブ
ロック４００から出力される伝播信号ＧＰ２と、桁上生成伝播ブロック５００から出力さ
れる伝播信号ＧＰ３とがＡＮＤゲート１７２に入力される。
【００９６】
また、桁上生成伝播ブロック４００から出力される生成信号ＧＧ２と、桁上生成伝播ブ
ロック５００から出力される伝播信号ＧＰ３とがＡＮＤゲート１７３に入力される。そし
て、桁上生成伝播ブロック５００から出力される生成信号ＧＧ３と、ＡＮＤゲート１７０
〜１７３から出力される信号がＯＲゲート１８０に入力され、ＯＲゲート１８０から桁上
げＣＯ（この場合には、１７ビット目の桁上げに対応）が生成される。
【００９７】
つぎに、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ（加算）回路を従来のＡＤ
ＤＥＲ回路と比較して説明する。図６は、従来のＡＤＤＥＲ回路を示す図であり、図７は
、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ回路を示す図である。
【００９８】
図６に示すように、このＡＤＤＥＲ回路は、４ビットの全加算器１９０〜１９３によっ
て構成されている。このＡＤＤＥＲ回路によれば、全加算器１９０の桁上げが全加算器１
９１に入力され、全加算器１９１の桁上げが全加算器１９２に入力され、全加算器１９２
の桁上げが全加算器１９３に入力されている。従って、上位の全加算器は、下位の全加算
器からの桁上げを待つ必要があるため、高速に桁上げＣＯを生成することができなかった
。
【００９９】
一方、本実施例にかかるＣＬＡ回路を適用したＡＤＥＥＲ回路は、図７に示すように、
８ビットのＣＬＡ回路６００（図４参照）と、４ビットのＣＬＡ回路７００，８００（図
３参照）と、全加算器１９４〜１９７とを備える。
【０１００】
図７に示すＡＤＥＥＲ回路は、図６に示したＡＤＥＥＲ回路のように下位の全加算器を
それぞれ伝播した桁上がり信号ではなく、ＣＬＡ回路６００，７００，８００によって４
，８，１２ビット目の桁上がり信号を別々に生成する（ＣＬＡ回路６００が８ビット目の
桁上がりを生成し、ＣＬＡ回路７００が４ビット目の桁上がりを生成し、ＣＬＡ回路８０
０が１２ビット目の桁上がりを生成する）ので、オペランド同士の加算を高速に実行する
ことができる。なお、ここでは、一例として、１６ビットのオペランド同士の加算を例に
挙げて説明したが、これに限定されるものではなく、本実施例にかかるＣＬＡ回路をＡＤ
ＥＥＲ回路に適用して、ｎビットのオペランド同士の加算を行うことができる。
【０１０１】
つぎに、図１に示した桁上生成伝播ブロック１００の処理手順について説明する。図８
は、図１に示した桁上生成伝播ブロック１００の処理手順を示すフローチャートである。
同図に示すように、桁上生成伝播ブロック１００は、ＮＡＮＤゲート１０１〜１０４が演
算対象となるオペランドの信号を取得し、反転生成信号ＸＧ０〜ＸＧ３を生成する（ステ
ップＳ１０１）。
【０１０２】
また、ＮＯＲゲート１１０〜１１３が、演算対象となるオペランドの信号を取得し、反
転伝播信号ＸＰ０〜ＸＰ３を生成し（ステップＳ１０２）、ＮＡＮＤゲート１０７が、反
転生成信号のうち、最上位ビットの反転生成信号（４ビットの場合には、反転生成信号Ｘ
Ｇ３）を除いた反転生成信号と反転伝播信号から反転擬似生成信号ＸＧＧ’を生成する（
ステップＳ１０３）。なお、ステップＳ１０３において、ＮＡＮＤゲート１０７に入力さ
れる信号は、ＮＡＮＤゲート１０５，１０６から出力される信号およびＮＯＲゲート１１
５から出力される信号である。
【０１０３】
そして、ＮＡＮＤゲート１０８が、最上位ビットの反転生成信号と、反転擬似生成信号
ＸＧＧ’とによって生成信号ＧＧを生成する（ステップＳ１０４）。
【０１０４】
このように、生成信号を生成する部分に、反転論理を適応することによって、トランジ
スタ数を削減することができるとともに、ゲートの段数が従来の段数と変わらないため（
ゲートに対する入力数は従来よりも少ない）、回路の高速化をはかることができる。なお
、ここでは、４ビットのＣＬＡ回路（桁上先見回路）の処理手順を説明したが、ｎビット
のＣＬＡ回路（桁上先見回路）も同様の手順によって生成信号を生成する。
【０１０５】
つぎに、図３に示したＣＬＡ回路の処理手順について説明する。図９は、図３に示した
ＣＬＡ回路の処理手順を示すフローチャートである。同図に示すように、ＣＬＡ回路は、
ＮＯＴゲート１２０が下位桁からのキャリー信号を取得し、反転キャリー信号を生成し（
ステップＳ２０１）、ＮＡＮＤゲート１０１〜１０４が演算対象なるオペランドの信号を
取得し、反転生成信号ＸＧ０〜ＸＧ３を生成する（ステップＳ２０２）。
【０１０６】
また、ＮＯＲゲート１１０〜１１３が、演算対象となるオペランドの信号を取得し、反
転伝播信号ＸＰ０〜ＸＰ３を生成し（ステップＳ２０３）、ＮＡＮＤゲート１０７が、反
転生成信号のうち、最上位ビットの反転生成信号（４ビットの場合には、反転生成信号Ｘ
Ｇ３）を除いた反転生成信号と反転伝播信号から反転擬似生成信号ＸＧＧ’を生成する（
ステップＳ２０４）。なお、ステップＳ２０４において、ＮＡＮＤゲート１０７に入力さ
れる信号は、ＮＡＮＤゲート１０５，１０６から出力される信号およびＮＯＲゲート１１
５から出力される信号である。
【０１０７】
そして、ＮＡＮＤゲート１０８が、最上位ビットの反転生成信号と、反転擬似生成信号
ＸＧＧ’とによって生成信号ＧＧを生成し（ステップＳ２０５）、ＮＯＲゲート１１４お
よびＡＮＤゲート１３０によって、反転伝播信号と反転キャリー信号とから伝播信号が生
成され（ステップＳ２０６）、ＯＲゲート１４０がＮＡＮＤゲート１０８から出力される
生成信号とＡＮＤゲート１３０から出力される伝播信号とからキャリー（桁上げ）を生成
する（ステップＳ２０７）。
【０１０８】
このように、生成信号を生成する部分に、反転論理を適応してキャリー信号を生成する
ことによって、トランジスタ数を削減することができるとともに、ゲートの段数が従来の
段数と変わらないためＣＬＡ回路の高速化をはかることができる。なお、ここでは、４ビ
ットのＣＬＡ回路の処理手順を説明したが、ｎビットのＣＬＡ回路も同様の手順によって
キャリー信号を生成する。
【０１０９】
上述してきたように、本実施例にかかる桁上生成伝播ブロック１００は、反転生成信号
のうち最上位ビットの反転生成信号を除いた複数の反転生成信号と反転伝播信号が入力さ
れ、生成出力の反転擬似生成信号ＸＧＧ’を生成するＮＡＮＤゲート１０７と、反転生成
入力のうち最上位ビットの反転生成信号と反転擬似生成信号ＸＧＧ’が入力され、キャリ
ーを生成するための生成信号ＧＧを出力するＮＡＮＤゲート１０８を備えるので、反転論
理により反転した信号の極性を戻す段（ＮＯＴゲート）と、pseudo  carryにかかる擬似
の生成信号を通常の生成信号に戻す段（ＡＮＤゲート）をＮＡＮＤゲート１０８によって
共通化することができ、ゲートの段数を増やすことなくゲートの入力数を減らすことがで
きる。
【０１１０】
また、ゲートの段数を増やすことなくゲートの入力数を減らすことができるので、トラ
ンジスタ数を削減し、回路の高速化をはかることができる。
【０１１１】
さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも
、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施例にて実施さ
れてもよいものである。
【０１１２】
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明
した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわ
れるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともで
きる。
【０１１３】
この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータ
やパラメータを含む情報については、特記する場合を除いて任意に変更することができる
。
【０１１４】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示
のように構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は
図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任
意の単位で機能的または物理的に分散・統合して構成することができる。
【産業上の利用可能性】
【０１１５】
以上のように、本発明にかかる桁上先見回路、キャリー生成回路、桁上先見方法および
キャリー生成方法は、ＣＬＡ回路などに有用であり、特に、トランジスタ数を削減し、回
路の高速化をはかる場合などに適している。
【図面の簡単な説明】
【０１１６】
【図１】図１は、本実施例にかかるＣＬＡ回路（桁上先見回路）の桁上生成伝播ブロックを示す図である。
【図２】図２は、本実施例にかかる桁上先見回路によってトランジスタ数および生成信号ＧＧを生成するまでのゲート段数を従来の回路と比較した結果を示す図である。
【図３】図３は、本実施例にかかる４ビットのＣＬＡ回路（桁上先見回路）の一例を示す図である。
【図４】図４は、本実施例にかかる８ビットのＣＬＡ回路の一例を示す図である。
【図５】図５は、本実施例にかかる１６ビットのＣＬＡ回路の一例を示す図である。
【図６】図６は、従来のＡＤＤＥＲ回路を示す図である。
【図７】図７は、本実施例にかかるＣＬＡ回路を適用したＡＤＤＥＲ回路を示す図である。
【図８】図８は、図１に示した桁上生成伝播ブロックの処理手順を示すフローチャートである。
【図９】図９は、図３に示したＣＬＡ回路の処理手順を示すフローチャートである。
【図１０】図１０は、従来のＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【図１１】図１１は、pseudo  carryを利用したＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【図１２】図１２は、反転論理を使ったＣＬＡ回路の桁上生成伝播ブロックを示す図である。
【符号の説明】
【０１１７】
１０，１１，１２，１３，１４，１５，１６，１７，１８，４０，４１，４２，４３，
４４，４５，４６，４７，７０，７１，７２，７３，７４，７５，７６，７７，１０１，
１０２，１０３，１０４，１０５，１０６，１０７，１０８    ＮＡＮＤゲート
２０，２１，２２，２３，５０，５１，５２，５３，５４，８０，８１，８２，８３，
８４，１１０，１１１，１１２，１１３，１１４，１１５    ＮＯＲゲート
３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，６０，６１，６２，
６３，６４，６５，６６，６７，６８，９０，９１，１２０    ＮＯＴゲート
１００，２００，３００，４００，５００    桁上生成伝播ブロック
１３０，１５０，１５１，１７０，１７１，１７２，１７３    ＡＮＤゲート
１４０，１６０，１８０    ＯＲゲート
１９０，１９１，１９２，１９３，１９４，１９５，１９６，１９７    全加算器
６００，７００，８００    ＣＬＡ回路
【手続補正書】
【提出日】平成21年3月10日(2009.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見回路において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成する回路と、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力する回路とを有することを特徴とする桁上先見回路。
【請求項２】
前記桁上先見回路はさらに、
前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力する回路を有することを特徴とする請求項１記載の桁上先見回路。
【請求項３】
前記桁上先見回路はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するための回路と、前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するための回路とを有することを特徴とする請求項１又は２記載の桁上先見回路。
【請求項４】
前記伝搬出力と、キャリー入力が入力され、補正伝搬出力を出力する回路と、
前記生成出力と前記補正伝搬出力が入力され、キャリー出力を出力する回路を有することを特徴とする請求項２または３記載の桁上先見回路。
【請求項５】
複数ビットからなる第１オペランドと第２オペランドの各同位ビットに対する複数の反転生成入力と反転伝播入力から、キャリーを生成するための生成出力を生成する桁上先見方法において、
前記反転生成入力のうち最上位ビットの反転生成入力を除いた前記複数の反転生成入力と前記反転伝播入力が入力され、前記生成出力の反転擬似生成信号を生成するステップと、
前記反転生成入力のうち最上位ビットの反転生成入力と前記反転擬似生成信号が入力され、前記生成出力を出力するステップとを有することを特徴とする桁上先見方法。
【請求項６】
前記桁上先見方法はさらに、
前記複数の反転伝播入力が入力され、前記キャリーを生成するための伝播出力を出力するステップを有することを特徴とする請求項５記載の桁上先見方法。
【請求項７】
前記桁上先見方法はさらに、
前記第１オペランドと前記第２オペランドの否定的論理積である前記反転生成入力を生成するためのステップと、
前記第１オペランドと前記第２オペランドの否定的論理和である前記反転伝播入力を生成するためのステップとを有することを特徴とする請求項５又は６記載の桁上先見方法。
【請求項８】
前記伝搬出力と、キャリー入力が入力され、補正伝搬出力を出力するステップと、
前記生成出力と前記補正伝搬出力が入力され、キャリー出力を出力するステップを更に有することを特徴とする請求項６または７記載の桁上先見方法。
【請求項９】
それぞれ、ｎビット幅（ｎは正の整数）の第１オペランドと第２オペランドに対する第０〜第ｎ−１反転生成入力であるＸＧ０〜ＸＧ(ｎ−１)と第０〜第ｎ−１反転伝播入力であるＸＰ０〜ＸＰ（ｎ−１）から、キャリーを生成するための生成出力ＧＧと伝播出力ＧＰを生成する桁上先見方法において、前記生成出力
ＧＧ＝
Ｇ（ｎ−１）＋
Ｐ（ｎ−１）・Ｇ（ｎ−２）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｇ（ｎ−３）＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・Ｇ（ｎ−４）＋
・・・
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｇ２・Ｇ１＋
Ｐ（ｎ−１）・Ｐ（ｎ−２）・Ｐ（ｎ−３）・…・Ｐ２・Ｐ１・Ｇ０
の否定結果である反転生成出力
ＸＧＧ＝
ＸＰ（ｎ−１）＋
ＸＧ（ｎ−１）・ＸＰ（ｎ−２）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−１）・ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
をさらにＸＧ（ｎ−１）で除したものである反転擬似生成信号
ＸＧＧ’＝
ＸＰ（ｎ−１）＋
ＸＰ（ｎ−２）＋
ＸＧ（ｎ−２）・ＸＰ（ｎ−３）＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・ＸＰ（ｎ−４）＋
・・・
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＰ１＋
ＸＧ（ｎ−２）・ＸＧ（ｎ−３）・…・ＸＧ２・ＸＧ１・ＸＧ０
を生成するステップと、
前記第ｎ反転生成入力ＸＧ（ｎ−１）と前記反転擬似生成信号ＸＧＧ’が入力され、前記生成出力ＧＧを出力するステップとを有することを特徴とする桁上先見方法。
【請求項１０】
前記桁上先見方法はさらに、
前記第１〜第ｎ反転伝播入力ＸＰ０〜ＸＰ（ｎ−１）が入力され、前記伝播出力
ＧＰ＝
！（ＸＰ（ｎ−１）＋ＸＰ（ｎ−２）＋…＋ＸＰ０）
を出力するステップを有することを特徴とする請求項９記載の桁上先見方法。
【請求項１１】
前記桁上先見方法はさらに、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力（ｎは整数）と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転生成信号であるＸＧ０〜ＸＧ（ｎ−１）を出力するステップと、
それぞれ、前記第１オペランドの第０〜第ｎ−１ビット入力と前記第２オペランドの第０〜第ｎ−１ビット入力が入力され、第０〜第ｎ−１反転伝播信号であるＸＰ０〜ＸＰ（ｎ−１）を出力するステップとを有することを特徴とする請求項９又は１０記載の桁上先見方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
以下に、本発明にかかる桁上先見回路および桁上先見方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
図３に示すように、このＣＬＡ回路は、桁上生成伝播ブロック１００と、ＡＮＤゲート１３０と、ＯＲゲート１４０とを備える。キャリー信号と桁上生成伝播ブロック１００から出力される伝播信号ＧＰとがＡＮＤゲート１３０に入力され、桁上生成伝播ブロック１００から出力される生成信号ＧＧとＡＮＤゲート１３０から出力される信号とがＯＲゲート１４０に入力され、桁上げＣＯ（この場合には、５ビット目の桁上げに対応）が生成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
なお、図３では、キャリー信号がＡＮＤゲート１３０に入力されているが、ＡＮＤゲート１３０を省略してＮＯＲゲート１１４（図１参照）を５入力のＮＯＲゲートとして反転されたキャリー信号を入力し、かかる５入力のＮＯＲゲートからの出力信号と生成信号ＧＧとの論理和によって桁上げＣＯを生成してもよい。この場合には、キャリーを反転するＮＯＴゲートを利用する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
つぎに、図３に示したＣＬＡ回路の処理手順について説明する。図９は、図３に示した
ＣＬＡ回路の処理手順を示すフローチャートである。同図に示すように、ＣＬＡ回路は、ＮＡＮＤゲート１０１〜１０４が演算対象なるオペランドの信号を取得し、反転生成信号ＸＧ０〜ＸＧ３を生成する（ステップＳ２０２）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
そして、ＮＡＮＤゲート１０８が、最上位ビットの反転生成信号と、反転擬似生成信号
ＸＧＧ’とによって生成信号ＧＧを生成し（ステップＳ２０５）、ＮＯＲゲート１１４お
よびＡＮＤゲート１３０によって、反転伝播信号とキャリー信号とから伝播信号が生成され（ステップＳ２０６）、ＯＲゲート１４０がＮＡＮＤゲート１０８から出力される生成信号とＡＮＤゲート１３０から出力される伝播信号とからキャリー（桁上げ）を生成する（ステップＳ２０７）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
以上のように、本発明にかかる桁上先見回路および桁上先見方法は、ＣＬＡ回路などに有用であり、特に、トランジスタ数を削減し、回路の高速化をはかる場合などに適している。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2008038387.tif 000015
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2008038387.tif 000016
【国際調査報告】
2008038387.tif 000017
2008038387.tif 000018