【手続補正書】
【提出日】平成16年4月20日(2004.4.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
動的タグ照合回路において、
第１アドレス信号と第２アドレス信号とを受信するための、及び前記第１アドレス信号が前記第２アドレス信号と異なる時にアドレス比較回路の出力としてアドレス・ミス信号を生成するためのアドレス比較回路であって、前記アドレス・ミス信号は、前記動的タグ照合回路から出力され、所定の持続時間の第１のタイミング区間が、前記アドレス比較回路が前記第１アドレス信号と第２アドレス信号を受信する瞬間と、前記アドレス・ミス信号が前記動的タグ照合回路から出力される瞬間との間に生じることからなる、アドレス比較回路と、
少なくとも１つの強制ミス入力信号を受信した時に、出力として強制ミス出力信号を生成するための強制ミス回路であって、前記第１アドレス信号が前記第２アドレス信号と異なるかどうかとは無関係に、前記動的タグ照合回路から前記強制ミス出力信号が出力され、前記第１のタイミング区間の持続時間にほぼ等しい持続時間を有するタイミング区間が、前記アドレス比較回路が前記第１アドレス信号と前記第２アドレス信号を受信する瞬間と、前記強制ミス出力信号が動的タグ照合回路から出力される瞬間との間に生じる、強制ミス回路
とを備える、動的タグ照合回路。
【請求項２】
前記強制ミス回路は、
第１ソース、第１ドレイン、及び第１ゲートを有する第１ＭＯＳＦＥＴトランジスタであって、前記少なくとも１つの強制ミス入力信号は、前記第１ゲートに提供され、前記第１ドレインは、前記強制ミス回路の出力として機能し、前記強制ミス回路の出力は、ある電位でプリチャージされることからなる、第１ＭＯＳＦＥＴトランジスタと、
第２ソース、第２ドレイン、及び第２ゲートを有する第２ＭＯＳＦＥＴトランジスタであって、前記第２ソースは接地され、前記第２ゲートは前記第１アドレス信号のうちの少なくとも１ビットを受信し、前記第２ドレインは前記第１ＭＯＳＦＥＴトランジスタの前記第１ソースに接続されることからなる、第２ＭＯＳＦＥＴトランジスタと、
第３ソース、第３ドレイン、及び第３ゲートを有する第３ＭＯＳＦＥＴトランジスタであって、前記第３ソースは接地されており、前記第３ゲートは前記第１アドレス信号のうちの反転された１ビットを受信し、前記第３ドレインは前記第１ＭＯＳＦＥＴトランジスタの前記第１ソースと接続されることからなる、第３ＭＯＳＦＥＴトランジスタ
とを備え、
前記強制ミス信号は、前記第１ＭＯＳＦＥＴトランジスタを導通させる信号であり、前記第１アドレス信号のうちの前記１ビットは、前記第２ＭＯＳＦＥＴトランジスタ、又は前記第３ＭＯＳＦＥＴトランジスタのどちらか一方を導通させ、
前記強制ミス入力信号は、前記第１アドレス信号の前記１ビット、及び前記反転された１ビットを受信した時にのみ、前記強制ミス回路の出力を接地へと放電することからなる、
請求項１に記載の動的タグ照合回路。
【請求項３】
前記アドレス比較回路の出力をある電位までプリチャージするためのプリチャージ回路を更に備え、前記強制ミス回路は、前記強制ミス回路を介して前記電位を接地へと放電することで、前記強制ミス出力信号を生成し、前記アドレス比較回路は、トランジスタを介して前記電位を放電することで、前記アドレス・ミス信号を生成することからなる、請求項１に記載の動的タグ照合回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図５を参照すると、強制ミス回路１４は、ＭＯＳＦＥＴトランジスタ５１乃至５４から構成される。ＭＯＳＦＥＴトランジスタ５１及び５３は、それぞれ、ゲートにおいて強制ミス信号ＡＨ及びＢＨを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。トランジスタ５１及び５３のドレインは、ラインＨＩＴ１にも連結されている。ＭＯＳＦＥＴトランジスタ５２及び５４は、それぞれ、ゲートにおいてアドレス信号Ａ及びＮＡの１ビットを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。ＭＯＳＦＥＴトランジスタ５２及び５４は、それらのドレインが、ＭＯＳＦＥＴトランジスタ５１及び５３のソースに接続されることにより、ラインＩ１を形成し、それらのソースが、図１に示すように、クロック信号が高状態である間、トランジスタ２２に、従って接地ＧＮＤに接続される、ラインＨＩＴＧに接続されている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
強制ミス回路１４は、強制ミス信号ＡＨとＢＨのどちらも到着しない場合には、ＭＯＳＦＥＴトランジスタ５１及び５３が導通せず、ラインＨＩＴ１の電位が、強制ミス回路１４の影響を受けないようにする働きをする。一方、トランジスタ５１と５３のどちらか、あるいは、両方であっても、導通した場合には、トランジスタ５１と５３の一方または両方が導通することによって、ラインＨＩＴ１が、中間ラインＩ１に連結される。アドレス信号Ａ及びＮＡが到着すると、２つのトランジスタ５２と５４のいずれか一方が導通するため、コンデンサ２４が、強制ミス回路１４及びトランジスタ２２を通る電流経路によって、接地に放電可能になる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
次に、図１−５、さらに、図６に示すタイミング図を参照して、動的タグ照合回路１０全体の動作について要約することにする。クロック信号ＣＫが低状態である間の動作のプリチャージ段階時に、プルアップ回路１６内のＭＯＳＦＥＴトランジスタ４１が、ほぼＶＤＤの電位までコンデンサ２４にプリチャージする。次に、アドレス比較回路１２、及び強制ミス回路１４によって実施される評価段階が、クロック高状態の間の後で生じる。評価のタイミングは、プリチャージ時に低状態に保持される、動的アドレス信号Ａ及びＮＡの到着に更に精確に基づいている。アドレス信号Ｂと、強制ミス信号ＡＨ及びＢＨは、静的信号であり、アドレス信号Ａ及びＮＡの到着前に安定し、クロック信号ＣＫが低状態になるまで、安定していなければならない。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明によれば、アドレス比較回路１２の出力は、従来のキャッシュ・メモリにおけるように、強制ミス信号と共にゲート制御を受けることはない。むしろ、強制ミス回路１４は、この追加ゲートを排除し、従って、ゲートに関連した遅延を排除する。強制ミス回路１４は、アドレス比較回路と同時にその出力を生成するので、タグ照合回路１０の下流の回路設計は、異なるタイプのミス間、すなわち、強制ミスとアドレス・ミスとの間の遅延によって影響されない。強制ミス出力信号が、アドレス・ミス信号に対して遅延しないので、タグ照合回路１０を含むキャッシュ・メモリは、更に高速度で動作することも可能である。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
例えば、本発明は、ＭＯＳＦＥＴトランジスタにより、好適に実施したものであるが、代替案として、タグ照合回路を別型式の技法で実施することも可能である。また、強制ミス回路１４は、強制ミス信号ＡＨ及び強制ミス信号ＢＨの両方を受信するように説明したが、強制ミス回路１４は、更に多い、又は更に少ない数の強制ミス入力信号を受信することが可能である。