【手続補正書】
【提出日】平成16年12月6日(2004.12.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、
第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号がハイレベルにあるとき第１の電圧だけ低下させ、前記第１の外部入力信号がローレベルにあるとき前記第１の電圧より小さい第２の電圧だけ低下させて前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、
第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号がハイレベルにあるとき前記第１の電圧だけ低下させ、前記第２の外部入力信号がローレベルにあるとき前記第２の電圧だけ低下させて前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部と、
を備えることを特徴とする差動増幅回路。
【請求項２】
前記第１の電圧シフト部は、第１の電源端子にドレインが接続され、前記第１の外部入力端子にゲートが接続され、前記第１の入力端子にソースが接続された第１のＭＯＳＦＥＴと、
前記第１の入力端子にドレインが接続され、第１の所定電位がゲートに入力され、第２の電源端子にソースが接続された第２のＭＯＳＦＥＴとを有し、
前記第２の電圧シフト部は、前記第１の電源端子にドレインが接続され、前記第２の外部入力端子にゲートが接続され、前記第２の入力端子にソースが接続された第３のＭＯＳＦＥＴと、
前記第２の入力端子にドレインが接続され、前記第１の所定電位がゲートに入力され、前記第２の電源端子にソースが接続された第４のＭＯＳＦＥＴとを有し、
前記第１、第２、第３及び第４のＭＯＳＦＥＴのバックゲートは、前記第２の電源端子に接続されていることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にソースが接続され、前記第１の入力端子にゲートが接続された第５のＭＯＳＦＥＴと、
前記電流源の他方の端子にソースが接続され、前記第２の入力端子にゲートが接続された第６のＭＯＳＦＥＴと、
前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲートが接続され、第２の電源端子にソースが接続された第７のＭＯＳＦＥＴと、
前記第６のＭＯＳＦＥＴのドレインにドレインが接続され、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲートが接続され、前記第２の電源端子にソースが接続された第８のＭＯＳＦＥＴと、
を有することを特徴とする請求項１又は２記載の差動増幅回路。
【請求項４】
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、
前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタと、
を有することを特徴とする請求項１又は２記載の差動増幅回路。
【請求項５】
第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、
第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、
第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部と、
を備え、
前記第１の電圧シフト部は、第１の電源端子にドレインが接続され、前記第１の外部入力端子にゲートが接続され、前記第１の入力端子にソースが接続された第１のＭＯＳＦＥＴと、
前記第１の入力端子にドレインが接続され、第１の所定電位がゲートに入力され、第２の電源端子にソースが接続された第２のＭＯＳＦＥＴとを有し、
前記第２の電圧シフト部は、前記第１の電源端子にドレインが接続され、前記第２の外部入力端子にゲートが接続され、前記第２の入力端子にソースが接続された第３のＭＯＳＦＥＴと、
前記第２の入力端子にドレインが接続され、前記第１の所定電位がゲートに入力され、前記第２の電源端子にソースが接続された第４のＭＯＳＦＥＴとを有し、
前記第１、第２、第３及び第４のＭＯＳＦＥＴのバックゲートは、前記第２の電源端子に接続されていることを特徴とする差動増幅回路。
【請求項６】
第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、
第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、
第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部と、
を備え、
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にソースが接続され、前記第１の入力端子にゲートが接続された第５のＭＯＳＦＥＴと、
前記電流源の他方の端子にソースが接続され、前記第２の入力端子にゲートが接続された第６のＭＯＳＦＥＴと、
前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲートが接続され、第２の電源端子にソースが接続された第７のＭＯＳＦＥＴと、
前記第６のＭＯＳＦＥＴのドレインにドレインが接続され、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲートが接続され、前記第２の電源端子にソースが接続された第８のＭＯＳＦＥＴと、
を有することを特徴とする差動増幅回路。
【請求項７】
第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、
第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、
第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部と、
を備え、
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、
前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタと、
を有することを特徴とする差動増幅回路。
【請求項８】
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にソースが接続され、前記第１の入力端子にゲートが接続された第５のＭＯＳＦＥＴと、
前記電流源の他方の端子にソースが接続され、前記第２の入力端子にゲートが接続された第６のＭＯＳＦＥＴと、
前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲートが接続され、第２の電源端子にソースが接続された第７のＭＯＳＦＥＴと、
前記第６のＭＯＳＦＥＴのドレインにドレインが接続され、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲートが接続され、前記第２の電源端子にソースが接続された第８のＭＯＳＦＥＴと、
を有することを特徴とする請求項５記載の差動増幅回路。
【請求項９】
前記差動増幅部は、
第１の電源端子に一方の端子が接続された電流源と、
前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、
前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタと、
を有することを特徴とする請求項５記載の差動増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
あるいは、前記差動増幅部は、第１の電源端子に一方の端子が接続された電流源と、前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタとを有するものであってよい。
また本発明の差動増幅回路は、第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部とを備え、前記第１の電圧シフト部は、第１の電源端子にドレインが接続され、前記第１の外部入力端子にゲートが接続され、前記第１の入力端子にソースが接続された第１のＭＯＳＦＥＴと、前記第１の入力端子にドレインが接続され、第１の所定電位がゲートに入力され、第２の電源端子にソースが接続された第２のＭＯＳＦＥＴとを有し、前記第２の電圧シフト部は、前記第１の電源端子にドレインが接続され、前記第２の外部入力端子にゲートが接続され、前記第２の入力端子にソースが接続された第３のＭＯＳＦＥＴと、前記第２の入力端子にドレインが接続され、前記第１の所定電位がゲートに入力され、前記第２の電源端子にソースが接続された第４のＭＯＳＦＥＴとを有し、前記第１、第２、第３及び第４のＭＯＳＦＥＴのバックゲートは、前記第２の電源端子に接続されていることを特徴とする。
あるいは本発明の差動増幅回路は、第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部とを備え、前記差動増幅部は、第１の電源端子に一方の端子が接続された電流源と、前記電流源の他方の端子にソースが接続され、前記第１の入力端子にゲートが接続された第５のＭＯＳＦＥＴと、前記電流源の他方の端子にソースが接続され、前記第２の入力端子にゲートが接続された第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲートが接続され、第２の電源端子にソースが接続された第７のＭＯＳＦＥＴと、前記第６のＭＯＳＦＥＴのドレインにドレインが接続され、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲートが接続され、前記第２の電源端子にソースが接続された第８のＭＯＳＦＥＴとを有することを特徴とする。
あるいはまた、本発明の差動増幅回路は、第１、第２の入力端子を有し、それぞれ入力された第１、第２の入力信号に対して差動増幅を行う差動増幅部と、
第１の外部入力端子と前記第１の入力端子とに接続され、前記第１の外部入力端子から入力された第１の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第１の入力信号として前記第１の入力端子へ与える第１の電圧シフト部と、第２の外部入力端子と前記第２の入力端子とに接続され、前記第２の外部入力端子から入力された第２の外部入力信号におけるハイレベルからローレベルまでの範囲を縮小し、前記第２の入力信号として前記第２の入力端子へ与える第２の電圧シフト部とを備え、前記差動増幅部は、第１の電源端子に一方の端子が接続された電流源と、前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタとを有することを特徴とする。
ここで、前記差動増幅部は、第１の電源端子に一方の端子が接続された電流源と、前記電流源の他方の端子にソースが接続され、前記第１の入力端子にゲートが接続された第５のＭＯＳＦＥＴと、前記電流源の他方の端子にソースが接続され、前記第２の入力端子にゲートが接続された第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦＥＴのドレインにドレイン及びゲートが接続され、第２の電源端子にソースが接続された第７のＭＯＳＦＥＴと、前記第６のＭＯＳＦＥＴのドレインにドレインが接続され、前記第７のＭＯＳＦＥＴのゲート及びドレインにゲートが接続され、前記第２の電源端子にソースが接続された第８のＭＯＳＦＥＴと、
を有するものであってよい。
あるいは前記差動増幅部は、第１の電源端子に一方の端子が接続された電流源と、前記電流源の他方の端子にエミッタが接続され、前記第１の入力端子にベースが接続された第１のバイポーラトランジスタと、前記電流源の他方の端子にエミッタが接続され、前記第２の入力端子にベースが接続された第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタにコレクタ及びベースが接続され、第２の電源端子にエミッタが接続された第３のバイポーラトランジスタと、前記第２のバイポーラトランジスタのコレクタにコレクタが接続され、前記第３のバイポーラトランジスタのコレクタ及びベースにベースが接続され、前記第２の電源端子にエミッタが接続された第４のバイポーラトランジスタとを有することもできる。