【手続補正書】
【提出日】平成16年12月16日(2004.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動対をバイアスするのに使用するバイアス回路であって、
相互接続されたゲートを有する対のトランジスタ・デバイスを含むソース電流を発生させる手段、
前記一対のトランジスタ・デバイスのゲート間に等価抵抗を発生させる手段であり、容量を提供する手段と、等価抵抗を確定するために固定された所定の標本化周波数で前記一対のトランジスタ・デバイスの前記ゲートに容量を提供する手段を選択的に接続する手段とを含む等価抵抗を発生させる前記手段、
ソース電流を生成する前記手段が抵抗を発生させる前記手段によって発生された抵抗に比例してバイアス電流を生成するように等価抵抗を発生させる前記手段に電圧を印加する手段、及び
差動対にバイアス電流を印加する手段を含むバイアス回路。
【請求項２】
トランジスタ・デバイスがＮＭＯＳデバイスである請求項１のバイアス回路。
【請求項３】
ソース電流を発生させる前記手段が、
第一及び第二の連結点それぞれと接地端子の間に並列に接続された第一及び第二のＮＭＯＳデバイス、及び
第一及び第二の連結点それぞれと正電圧源の間に並列に接続された第一及び第二のＰＭＯＳデバイスを含み、
前記第一及び第二のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第一の連結点に接続され、且つ
前記第一及び第二のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続される、請求項２のバイアス回路。
【請求項４】
等価抵抗を発生させる前記手段が、
前記第一及び第二のＮＭＯＳデバイスのゲートを接続する標本化連結点と接地端子との間に接続されたキャパシタ、及び
標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第一のクロック入力及び標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第二のクロック入力を含み、
第一及び第二のクロック入力が所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
【請求項５】
抵抗を発生させる前記手段が、
前記第一及び第二のＮＭＯＳデバイスのゲートを接続する第一の標本化連結点と接地端子との間に接続された第一のキャパシタ、及び
第一の標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第一のクロック入力及び第一の標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第二のクロック入力、
前記第一及び第二のＮＭＯＳデバイスのゲートを接続する第二の標本化連結点と接地端子との間に接続された第二のキャパシタ、及び
第二の標本化連結点と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、及び第二の標本化連結点と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
【請求項６】
抵抗を発生させる前記手段が、
前記第一及び第二のＮＭＯＳデバイスのゲートの間に接続されたキャパシタ、及び
前記キャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続され、そしてまた前記キャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第一のクロック入力、
前記キャパシタの第一の端子と接地端子との間に接続され、そしてまた前記キャパシタの第二の端子と接地端子との間に接続された第二のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
【請求項７】
抵抗を発生させる前記手段が、
前記第一及び第二のＮＭＯＳデバイスのゲートの間に接続された第一のキャパシタ、及び
前記第一のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続され、そしてまた前記第一のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第一のクロック入力、
前記第一のキャパシタの第一の端子と接地端子との間に接続され、そしてまた前記第一のキャパシタの第二の端子と接地端子との間に接続された第二のクロック入力、
前記第一及び第二のＮＭＯＳデバイスのゲートの間に接続された第二のキャパシタ、
前記第二のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続され、そしてまた前記第二のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、
前記第二のキャパシタの第一の端子と接地端子との間に接続され、そしてまた前記第二のキャパシタの第二の端子と接地端子との間に接続された第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
【請求項８】
抵抗を発生させる前記手段を交差して電圧を印加する前記手段が、
前記第一のＮＭＯＳデバイスのゲートと接地端子との間に接続された第三のＮＭＯＳデバイス、
第三の連結点と接地端子との間に接続された第四のＮＭＯＳデバイス、
第一の連結点と正電圧源との間に接続された第三のＰＭＯＳデバイス、及び
第三の連結点と正電圧源との間に接続された第四のＰＭＯＳデバイスを含み、
第三及び第四のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続される、請求項３のバイアス回路。
【請求項９】
差動対にバイアス電圧を印加する前記手段が、
一対の電流源デバイスのソースを差動対に接続するバイアス線を含む、請求項１のバイアス回路。
【請求項１０】
差動対をバイアスするのに使用するバイアス回路であって、
相互接続されたゲートを有する一対の電流源デバイス、
前記一対の電流源デバイスのゲートの間に等価抵抗を発生させる抵抗等価回路であり、標本化キャパシタと、等価抵抗を確定するために固定された所定の標本化周波数で一対の電流源デバイスのゲートに標本化キャパシタを接続するスイッチング回路を含む抵抗等価回路、
前記抵抗等価回路に電圧を印加するため前記抵抗等価回路に接続された電圧設定回路、及び
一対の電流源デバイスから差動対に電圧出力を接続するバイアス線を含むバイアス回路。
【請求項１１】
抵抗等価回路が、
前記対の電流源デバイスを接続する標本化連結点と接地端子との間に接続されたキャパシタ、及び
標本化連結点と前記第一の電流源デバイスとの間に接続された第一のクロック入力及び標本化連結点と前記第二の電流源デバイスとの間に接続された第二のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１０のバイアス回路。
【請求項１２】
前記抵抗等価回路が、
前記第一及び第二の電流源デバイスのゲートの間に接続されたキャパシタ、
前記キャパシタの第一の端子と第一の電流源デバイスの前記ゲートとの間に接続され、そしてまた前記キャパシタの第二の端子と第二の電流源デバイスの前記ゲートとの間に接続された第一のクロック、
前記キャパシタの第一の端子と接地端子との間に接続され、そしてまた前記キャパシタの第二の端子と前記接地端子との間に接続された第二のクロックを含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１０のバイアス回路。
【請求項１３】
前記対の電流源デバイスが第一及び第二ＮＭＯＳデバイスを含む請求項１０のバイアス回路。
【請求項１４】
抵抗等価回路が、
第一及び第二のＮＭＯＳデバイスのゲート間に接続された第一のキャパシタ、及び
前記第一のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスのゲートとの間に接続され、そしてまた前記第一のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第一のクロック入力、
前記第一のキャパシタの第一の端子と接地端子との間に接続され、そしてまた前記第一のキャパシタの第二の端子と接地端子との間に接続された第二のクロック入力、
前記第一及び第二のＮＭＯＳデバイスのゲート間に接続された第二のキャパシタ、
前記第二のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続され、そしてまた前記第二のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、
前記第二のキャパシタの第一の端子と接地端子との間に接続され、そしてまた前記第二のキャパシタの第二の端子と接地端子との間に接続された第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１３のバイアス回路。
【請求項１５】
前記対の電流源デバイスが第一及び第二の連結点それぞれと接地端子の間で並列に接続された第一及び第二のＮＭＯＳデバイスを含み、そして
前記バイアス回路は第一及び第二の連結点それぞれと正電圧源の間で並列に接続された第一及び第二のＰＭＯＳデバイスを含み、
前記第一及び第二のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第一の連結点に接続され、且つ
前記第一及び第二のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続された、請求項１３のバイアス回路。
【請求項１６】
前記電圧設定回路が、
第一のＮＭＯＳデバイスのゲートと接地端子との間に接続された第三のＮＭＯＳデバイス、
第三の連結点と接地端子との間に接続された第四のＮＭＯＳデバイス、
第一の連結点と正電圧源との間に接続された第三のＰＭＯＳデバイス、及び
第三の連結点と正電圧源との間に接続された第四のＰＭＯＳデバイスを含み、
第三及び第四のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第三の連結点に接続され、且つ
第三及び第四のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続された、請求項１５のバイアス回路。
【請求項１７】
前記差動対が、
第一及び第二の入力線それぞれに接続された第五及び第六のＮＭＯＳデバイスのゲートを有し、第四の連結点と正電圧源との間に並列に接続された第五及び第六のＮＭＯＳデバイス、及び
バイアス線を介してバイアス回路に接続された第七のＮＭＯＳデバイスのゲートを有し、第四の連結点と接地端子との間に接続された第七のＮＭＯＳデバイスを含む、請求項１６のバイアス回路。
【請求項１８】
バイアス線が第一及び第二のＮＭＯＳデバイスと接地端子との間に接続された第五の連結点に接続される請求項１５のバイアス回路。
【請求項１９】
第一及び第二のＮＭＯＳデバイスのソースに接続されたソースフォロア回路を含み、ソースフォロア回路が差動対の共通モード電圧を入力に設定されたゲート電圧を有する請求項１３のバイアス回路。
【請求項２０】
ソースフォロア回路が、
正電圧源と第一及び第二のＮＭＯＳデバイスのソースとの間に接続され、且つ共通モード電圧入力線に接続されたゲートを有する第八のＮＭＯＳデバイス、
第一及び第二のＮＭＯＳデバイスのソースと接地端子との間に接続された第九のＮＭＯＳデバイス、及び
正電圧源と接地端子との間に直列に接続された第十のＮＭＯＳデバイスおよび第五のプル-ダップ（pull-dup）デバイスを含み、
第九及び第十のＮＭＯＳデバイスのゲートは一緒に接続され、また第五のＰＭＯＳデバイスと第十のＮＭＯＳデバイスとの間で第六の連結点に接続され、且つ
第九のＮＭＯＳデバイスのドレインは第三及び第四のＮＭＯＳデバイスのソースに接続する、請求項１９のバイアス回路。