【手続補正書】
【提出日】平成16年5月27日(2004.5.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】    明細書
【発明の名称】    オン抵抗が低減されたスーパー自己整列トレンチＤＭＯＳＦＥＴ
【特許請求の範囲】
【０００１】
【請求項１】    トレンチＭＯＳＦＥＴを製造するための方法であって、
表面を有する半導体のボディを提供する過程と、
前記ボディ内にトレンチを形成するべき部分に開口を有する第１のマスクを前記表面上に形成する過程と、
前記半導体ボディにトレンチを形成するために、前記第１のマスクの開口から前記半導体をエッチングする過程と、
前記トレンチ内に第１の酸化層を形成する過程と、
前記トレンチ内にポリシリコンを導入する過程と、
前記第１のマスクが残された状態で、前記ポリシリコンの露出面を酸化させて、前記トレンチの上部に、第２の酸化層を、前記トレンチ内に向けて下向きに延出した態様で形成する過程と、
前記第１のマスクを除去する過程と、
前記第２の酸化層の表面及び前記ボディ表面上に金属層を被着する過程とを有することを特徴とする製造方法。
【請求項２】    第１のマスクを形成する過程が、窒化層を被着する過程を含むことを特徴とする請求項１に記載の製造方法。
【請求項３】    前記ボディボディと前記窒化層との間に第３の酸化層を形成する過程を有することを特徴とする請求項２に記載の製造方法。
【請求項４】    前記第１のマスクを除去した後も、前記第３の酸化層が少なくとも部分的に残されることを特徴とする請求項２に記載の製造方法。
【請求項５】    前記第３の酸化層を除去する過程を有することを特徴とする請求項４に記載の製造方法。
【請求項６】    前記第２の酸化層が、前記第１及び第３の酸化層のそれぞれよりも厚いことを特徴とする請求項３に記載の製造方法。
【請求項７】    前記第２の酸化層が、前記第１の酸化層よりも厚いことを特徴とする請求項１に記載の製造方法。
【請求項８】    前記トレンチ内に酸化層を被着する過程と、前記トレンチの底に第４の酸化層を形成するために、前記酸化層をエッチバックする過程とを有することを特徴とする請求項１に記載の製造方法。
【請求項９】    酸化層を被着する過程が、化学蒸着により酸化層を被着する過程を含むことを特徴とする請求項８に記載の製造方法。
【請求項１０】    前記第２及び第４の酸化層のそれぞれが、前記第１及び第３の酸化層のそれぞれよりも厚いことを特徴とする請求項９に記載の製造方法。
【請求項１１】    前記ポリシリコンの表面が前記ボディ表面と同一面になるまで、前記ポリシリコンをエッチングする過程を有することを特徴とする請求項１に記載の製造方法。
【請求項１２】    半導体のボディを提供する過程が、半導体基層にエピタキシャル層を成長させる過程を有することを特徴とする請求項１に記載の製造方法。
【請求項１３】    前記第１のマスクのソリッドな部分に第１の導電形式のドーパントを注入することにより、前記エピタキシャル層にボディ領域を形成する過程を有することを特徴とする請求項１２に記載の製造方法。
【請求項１４】    前記第１のマスクのソリッドな部分に第２の導電形式のドーパントを注入することにより、前記エピタキシャル層にソース領域を形成する過程を有することを特徴とする請求項１２に記載の製造方法。
【請求項１５】    前記トレンチ内にポリシリコンを導入する過程が、
前記トレンチ内に第１のポリシリコン層を導入する過程と、
前記第１のポリシリコン層の表面が前記ボディ表面よりも下側の面になるまで、前記第１のポリシリコン層をエッチングする過程と、
前記第１のポリシリコン層上に第２のポリシリコン層を導入し、それによって前記第１のポリシリコン層及び前記第１のマスクを覆うようにする過程とを有することを特徴とする請求項１に記載の製造方法。
【請求項１６】    前記トレンチ上に開口を有する第２のマスクを前記ポリシリコン層上に形成する過程と、前記第２のマスクの開口から前記ポリシリコン層をエッチングする過程とを有することにより、前記半導体ボディ表面上に横方向に延在する前記ポリシリコン層の残留部を残すようにしたことを特徴とする請求項１に記載の製造方法。
【請求項１７】    前記ポリシリコン層残留部内に第１の導電形式のドーパントを注入する過程と、
開口を有する第３のマスクを前記ポリシリコン層残留部上に形成する過程と、
前記第３のマスクの前記開口から前記ポリシリコン層内に第２の導電形式のドーパントを注入することにより、前記ポリシリコン層残留部内にＰＮ接合ダイオードを形成する過程とを有することを特徴とする請求項１６に記載の製造方法。
【請求項１８】    前記半導体ボディ表面及び前記ポリシリコン層残留部にコンタクトする金属層を被着する過程を有することを特徴とする請求項１７に記載の製造方法。
【請求項１９】    トレンチＭＯＳＦＥＴを製造するための方法であって、
表面を有する半導体のボディを提供する過程と、
前記ボディ内にトレンチを形成するべき部分に開口を有する第１のマスクを前記表面上に形成する過程と、
前記半導体ボディにトレンチを形成するために、前記第１のマスクの開口から前記半導体をエッチングする過程と、
前記トレンチ内に酸化層を被着する過程と、
前記トレンチの底に第１の酸化層を形成するように前記酸化層をエッチングする過程と、
前記トレンチの側壁に、前記第１の酸化層よりも薄い第２の酸化層を形成する過程と、
前記トレンチ内にポリシリコンを導入する過程とを有することを特徴とする製造方法。
【請求項２０】    前記ポリシリコンの露出面を酸化させて、前記第１の酸化層よりも厚い第３の酸化層を、前記トレンチ内に向けて下向きに延出した態様で、前記トレンチの上部に形成する過程を有することを特徴とする請求項１９に記載の製造方法。
【請求項２１】    前記半導体ボディ内に第１の導電形式のドーパントを注入することによりボディ領域を形成し、その接合部が前記第１の酸化層の上面と同一レベルとなるようにする過程を有することを特徴とする請求項２０に記載の製造方法。
【請求項２２】    トレンチゲートパワーＭＯＳＦＥＴであって、
半導体ボディを有し、その内部には、トレンチコーナーに於いて前記半導体ボディの主面と交差するような壁を有するトレンチが形成されており、
前記半導体ボディが、
前記トレンチ及び半導体ボディの主面に隣接する第１導電型式のソース領域と、
前記トレンチの壁に隣接するチャネル領域を有するような、前記ソース領域との間で接合部を構成する第２導電型式のボディ領域と、
前記ボディ領域との間で接合部を構成する第１導電型式のドレイン領域と、
前記トレンチ内に配置され、ゲート酸化層に縁どられたゲートと、
前記トレンチコーナーに向けて横方向に延在するコンタクト部分をもって、前記半導体ボディの上面にコンタクトする金属層とを有し、
前記ゲート酸化層が、前記チャネル領域に隣接する第１の部分及び前記ゲートの上側に配置された、前記第１の部分よりも厚い第２の部分を有することを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２３】    前記ゲート酸化層の前記第２の部分の下面が、前記半導体ボディの表面のレベルよりも下側であることを特徴とする請求項２２に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２４】    前記ゲート酸化層の前記第２の部分の上面が、前記半導体ボディの表面のレベルよりも上側であることを特徴とする請求項２３に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２５】    前記ゲート酸化層が、前記トレンチの底に隣接する、前記第１の部分よりも厚い第３の部分を有することを特徴とする請求項２２に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２６】    前記第３の部分の上面が、前記ボディ領域とドレイン領域との間の前記接合部と同一レベルにあることを特徴とする請求項２５に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２７】    トレンチゲートパワーＭＯＳＦＥＴであって、
内部にトレンチが形成され、主面を有する半導体ボディと、
前記半導体ボディが、
前記トレンチ及び半導体ボディの主面に隣接する第１導電型式のソース領域と、
前記トレンチの壁に隣接するチャネル領域を有するような、前記ソース領域との間で接合部を構成する第２導電型式のボディ領域と、
前記ボディ領域との間で接合部を構成する第１導電型式のドレイン領域と、
前記トレンチ内に配置され、ゲート酸化層に縁どられたゲートと、
前記半導体ボディの上面にコンタクトする金属層とを有し、
前記ゲート酸化層が、前記チャネル領域に隣接する第１の部分及び前記ゲートの上側に配置された、前記第１の部分よりも厚い第２の部分を有し、前記第２の部分が、前記トレンチの外側にて、前記半導体ボディ主面に重合していないことを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２８】    前記ゲート酸化層の前記第２の部分の下面が、前記半導体ボディの表面のレベルよりも下側であることを特徴とする請求項２７に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２９】    前記ゲート酸化層の前記第２の部分の上面が、前記半導体ボディの表面のレベルよりも上側であることを特徴とする請求項２８に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３０】    前記ゲート酸化層が、前記トレンチの底に隣接する、前記第１の部分よりも厚い第３の部分を有することを特徴とする請求項２７に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３１】    前記第３の部分の上面が、前記ボディ領域とドレイン領域との間の前記接合部と同一レベルにあることを特徴とする請求項２５に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３２】    トレンチゲートパワーＭＯＳＦＥＴであって、
内部にトレンチが形成され、主面を有する半導体ボディと、
前記半導体ボディが、
前記トレンチ及び半導体ボディの主面に隣接する第１導電型式のソース領域と、
前記トレンチの壁に隣接するチャネル領域を有するような、前記ソース領域との間で接合部を構成する第２導電型式のボディ領域と、
前記ボディ領域との間で接合部を構成する第１導電型式のドレイン領域と、
前記トレンチ内に配置され、ゲート酸化層に縁どられたゲートとを有し、
前記ゲート酸化層が、前記チャネル領域に隣接する第１の部分及び前記トレンチの底に配置された、前記第１の部分よりも厚い第２の部分を有することを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３３】    前記第２の部分の上面が、前記ボディ領域とドレイン領域との間の前記接合部と同一レベルにあることを特徴とする請求項３２に記載のトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３４】    ＭＯＳＦＥＴを製造するための方法であって、
半導体のボディを提供する過程と、
メサを画定するようなトレンチを前記半導体ボディの表面内に形成する過程と、
前記トレンチの壁に沿って第１の絶縁層を形成する過程と、
前記絶縁層によって前記半導体ボディに対して絶縁されたゲートを、前記トレンチ内に形成する過程と、
前記メサ内に第１の導電形式のドーパントを注入することによりボディ領域を形成する過程と、
前記メサ内に第２の導電形式のドーパントを注入することによりソース領域を形成する過程と、
前記メサ上に第２の絶縁層を形成する過程と、
前記第２の絶縁層に開口をエッチングする過程と、
前記コンタクト開口内に金属層を、大気圧よりも高い圧力下にて被着することにより、前記ソース領域に対する電気コンタクトを形成する過程とを有することを特徴とする製造方法。
【請求項３５】    金属層を被着する過程が、約２気圧下にて行なわれることを特徴とする請求項３４に記載の製造方法。
【請求項３６】    前記メサ表面上にバリヤ層を形成する過程を更に有することを特徴とする請求項３４に記載の製造方法。
【請求項３７】    ＭＯＳＦＥＴを製造するための方法であって、
半導体のボディを提供する過程と、
メサを画定するようなトレンチを前記半導体ボディの表面内に形成する過程と、
前記トレンチの壁に沿って第１の絶縁層を形成する過程と、
前記絶縁層によって前記半導体ボディに対して絶縁されたゲートを、前記トレンチ内に形成する過程と、
前記メサ内に第１の導電形式のドーパントを注入することによりボディ領域を形成する過程と、
前記メサ内に第２の導電形式のドーパントを注入することによりソース領域を形成する過程と、
前記メサ上に第２の絶縁層を形成する過程と、
前記第２の絶縁層に開口をエッチングする過程と、
前記コンタクト開口内に第１の金属層を被着することにより、前記ソース領域に対する電気コンタクトを形成する過程と、
前記第２の絶縁層と同一の面をなすような面を画定するプラグを形成するように、前記第１の金属層を平坦化する過程と、
前記第２の絶縁層及び前記プラグ上に第２の金属層を被着する過程とを有することを特徴とする製造方法。
【請求項３８】      前記第２の絶縁層を形成する過程が、ガラス層を形成する過程を有することを特徴とする請求項３７に記載の製造方法。
【請求項３９】      前記第１の金属層を被着する過程が、タングステン及び銅からなるグループから選ばれた金属を被着する過程を有することを特徴とする請求項３７に記載の製造方法。
【請求項４０】      前記第１の金属層を平坦化する過程が、化学／機械式研磨過程を有することを特徴とする請求項３７に記載の製造方法。
【請求項４１】      前記第１の金属層を平坦化する過程が、エッチングを含むことを特徴とする請求項３７に記載の製造方法。
【請求項４２】      前記トレンチ内にゲートを形成する過程が、ポリシリコン層を被着する過程を有することを特徴とする請求項３７に記載の製造方法。
【請求項４３】      前記ポリシリコン層の残留部に重合する上側酸化層を形成するために、前記ポリシリコン層を酸化させる過程を更に有することを特徴とする請求項４２に記載の製造方法。
【発明の詳細な説明】
【０００２】
【技術背景】
図１は従来の垂直二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）１０を示す図であり、ＤＭＯＳ１０は、トレンチゲート１１と、Ｐ型ボディ拡散領域（ＰＢ）と、浅いＮ＋ソース領域１２と、Ｐ＋ボディコンタクト領域１３とを有するものであり、Ｎ＋基板上に成長したＮ型エピタキシャル層Ｎｅｐｉ上に形成されている。ソース及びボディコンタクト領域１２、１３は、突き合わせコンタクト構造を用いてソース金属１４により短絡されている。ゲート１１は、エピタキシャル層Ｎｅｐｉ方向にエッチングされたトレンチ１５内に埋め込まれて酸化される。その後、ゲート１１にはドープされたポリシリコンが充填される。デバイスのチャネルは、Ｎ＋ソース−ＰＢボディ接合部からＰＢボディ−Ｎ型エビタキシャルドレイン間に形成された接合部まで延在しているシリコン領域内のトレンチの側壁に沿って形成されている。従来のデバイスでは、トレンチの側壁と底部でゲート酸化層１６が同時に形成され、それによって肉厚が均一なものとなっていた（曲面での圧縮酸化効果及び種々の結晶平面での拡散酸化速度による微妙な変化を除く）。
【０００３】
ドレインドーピングは通常ＰＢボディ領域よりも濃度が低いので、それによって任意の印加電圧に対してドレイン内にかなりの広がる空乏層とチャネル内に最小限の広がる空乏層を与える。ＰＢボディがより高濃度にドープされていれば、突き抜け現象及びその他の短絡チャネルによる好ましくない効果を回避することができる。チャネルは通常０．３〜１μｍの有効長さを有する。
【０００４】
このようなデバイスのオン抵抗は、図２に示す抵抗部分即ち基板抵抗（Ｒｓｕｂ）、エピタキシャルドレイン抵抗（Ｒｅｐｉ）、チャネル抵抗（Ｒｃｈ）、ソースコンタクト抵抗（Ｒｃ）及び金属連続抵抗（ＲＭ）の合計により決定される。エピタキシャル抵抗（Ｒｅｐｉ）は、チャネルから発せられる電流が拡散する或る領域（Ｒｅｐｉ１）と、エピ層がより厚い場合には、電流が均一になっている別の領域（Ｒｅｐｉ２）とに細分され、次式、
【数１】
2002543587.tif 000001
となる。ここで、
【数２】
2002543587.tif 000002
である。
【０００５】
スイッチとして用いられるパワーＭＯＳＦＥＴに対する主たるデザイン目標は、各抵抗成分を同時に小さくすることで最低オン抵抗を達成することである。その際、以下の要素を考慮しなければならない。
【０００６】
１．  より厚い金属層を用いることにより金属抵抗が小さくなる。
２．  ウエハをグラインディングして可能な限り最も薄い寸法にすることにより、基板抵抗を小さくすることができる。グラインディングは、製造プロセスの最終段階付近で行わなければならない。そうすることによって取り扱いによる破損の危険性が小さくなる。
３．  アバランシェ降伏電圧とデバイスのオン抵抗との間には、二律背反になるような不可避的な関係がある。降伏電圧を高くしようとすれば、より高いエピタキシャル抵抗に寄与する、より低濃度にドープされたエピタキシャル層が必要となる。一般的に、エピタキシャル層のドーピングの選択は、必要なオフ・ブロック電圧（即ち特定のアバランシェ降伏電圧）を維持することが可能であるような最も高濃度にドープされた層を提供するように行われる。
４．  所与の領域に対してチャネルの周縁を最大にすることにより、チャネル抵抗が最小化される。ＭＯＳＦＥＴの個々のセルは、任意の縞模様又は多角形形状に構成することができる。理想的には、所与の領域内でより多くのセルを並列に接続することができるように、規則的なピッチで繰り返すことができるような形状を選択すべきである。多数のセルを並列に並べてそれをタンデムに運転することにより、超低オン抵抗を達成することができる。
５．  セル濃度をより高くすればするほど、エピタキシャルドレインを流れる電流が表面により近いところで均一になり、伝導のため及びエピタキシャル抵抗の拡散抵抗項（Ｒｅｐｉ１）を減少させるためにエピタキシャル層をより十分に活用し得るという利点がある。図３Ａと図３Ｂを比較すると分かるように、セルのピッチが小さければ小さいほど、電流が流れていない無駄な領域が減少し、エピタキシャル層のより多くの部分を電流が均一に流れるようになる。伝導が均一になればなるほど、エピタキシャル層は低いドレイン抵抗を示す。
【０００７】
所与の領域に対してトレンチゲートの周縁を最大にすることにより、チャネル抵抗（Ｒｃｈ）が低下する。これは、ＭＯＳＦＥＴチャネル伝導に対する方程式がゲートの全「周縁」に依存し、デバイスが面積には依存しないためである。
【０００８】
従来の横型ＭＯＳＦＥＴのチャネル抵抗に対する方程式は、垂直ＤＭＯＳのチャネル抵抗を概算するために用いることができ、次式、
【数３】
2002543587.tif 000003
で表される。ここで、
【数４】
2002543587.tif 000004
の関係である。これを変形すると、
【数５】
2002543587.tif 000005
となる。
【０００９】
幾何的評価係数Ａ／Ｗを用いて面積に関して表現すると、次式、
【数６】
2002543587.tif 000006
が得られる。ここでは、
【数７】
2002543587.tif 000007
である。
【００１０】
Ｗを最大、Ａを最小にすることが望ましいので、評価係数Ａ／Ｗを小さくしてチャネル抵抗を低下させる必要がある。様々な種類のジオメトリ配列に対してＡ／Ｗを決定するために、面積Ａ及び周縁Ｗに対する方程式は、トレンチ幅（「ゲート幅Ｗ」と区別するためにトレンチの表面寸法をＹＧとする）及びトレンチとトレンチの間のソース−ボディ「メサ」の幅ＹＳＢによって定義することができる。図４Ａに示すように、表面長さＺの連続縞模様に対して、
【数８】
2002543587.tif 000008
となる。また、
【数９】
2002543587.tif 000009
であるので、
【数１０】
2002543587.tif 000010
を導きだすことができる。
【００１１】
言い換えると、縞模様配列に対するＡ／Ｗは、単にピッチの半分である。図４Ｂの正方形セルに対して、周縁は、
【数１１】
2002543587.tif 000011
及び、
【数１２】
2002543587.tif 000012
より、
【数１３】
2002543587.tif 000013
と表される。
【００１２】
縞模様配列と比較すると、ソース−ボディ寸法と比較してゲートが小さい時は常に、正方形セル配列はより低い抵抗を与える。従来のトレンチゲートＤＭＯＳにおいては小さなトレンチの製造は小さなシリコンメサの製造ほど困難ではなかったので、閉じたセル配列は性能の点で優れていた。ゲート寸法がソース−ボディメサ寸法よりも大きい場合には、縞模様配列の方が優れた性能を発揮する。実際にはこの関係に到達することは困難であり、特に、ソース及びボディ領域を形成して双方の領域にコンタクトを確立するべく必要とされるアライメント許容差はメサを広くするような狭いトレンチゲートにおいては困難である。ゲート寸法は、ＹＧ及びソース−ボディメサ寸法ＹＳＢが等しい場合には常に、Ａ／Ｗを小さくすることに関して２つの幾何学配列間に差はない。
【００１３】
トレンチゲートＤＭＯＳセルのアレイの正方形コーナーにソースが存在すると、おそらくはトレンチコーナーに沿在する欠陥またはコーナーに沿在するソースの増速拡散により、デバイス内のオフ状態リークの原因となることが分かっていた。この問題を解決する１つの方法は、図４Ｃに示すように、フォトレジストマスクを用いてＮ＋ソースがトレンチのコーナーに注入されないようにすることである。残念ながらこのコーナーブロックフィーチャーは、デバイスのゲート周縁を小さくし、チャネル抵抗を増加させる。ここで、幅がＹＳであるドーナツ型のソースを仮定する。幅ＹＳは必ずメサ幅ＹＳＢの半分以下でなければならない。図に示すようにソースマスクからコーナーだけを除去した場合には、デバイスの周縁はもはや４ＹＳＢではなく、
【数１４】
2002543587.tif 000014
にまで減少し、従って、
【数１５】
2002543587.tif 000015
となる。
【００１４】
コーナーブロックに起因する予測抵抗損失は線形であるので、ＹＳがＹＳＢの２０％であるならば、ゲート周縁は２０％小さくなり、チャネル抵抗はそれに応じて増加する。以上の説明は、コーナーブロックされた領域に伝導がないと仮定していることから、最悪の場合のモデルである。現実には、コーナーブロックされた領域内には電流が流れているが、このような電流は、より長いチャネル長さ及びおそらくは異なる閾電圧を有するようなトランジスタに対応するものである。更に、セルの寸法はより小さいものに定められているので、コーナーとコーナーが近くなりすぎてしまい、コーナーブロックコンセプトを用い続けることは非現実的になっている。このような場合、ソースの周縁の減少はかなりのものであり、ソースのコンタクト領域も減少する。
【００１５】
八角形セルトレンチＤＭＯＳ（図４Ｄ参照）においては、八角形メサ周縁の周りの角度はそれほど鋭角ではない（実際には鈍角である）ので、コーナーをブロックする必要性は考えなくてもよいであろう。その一方で、トレンチのエッチングポート表面は、シリコンの天然結晶表面に平行にはなっていない。多結晶表面を横切ってカットすることにより、チャネルの表面粗さが増加し、チャネル移動度が減少し、チャネル抵抗が増加する。これと反対に商業及び工業の取引雑誌におけるクレームにも係わらず、八角形セルの充填密度は従来の正方形セルデザインのものと変わりなく、結果的にＡ／Ｗは全く同じになる。
【００１６】
従って、セル濃度を最大にし、垂直トレンチゲートＤＭＯＳのセルピッチを最小にするためには、Ａ／Ｗが小さくなる限り、トレンチゲート表面寸法及びメサの表面寸法を共に最小にするべきである。可能な限り最小のトレンチ寸法は、エッチング装置と、トレンチ幅及び深さと、丸みを含むトレンチの形状と、トレンチ再充填プロセスとの関数である。これら全ての変化にもかかわらず、トレンチの最小引き出しフィーチャー寸法は単一層の寸法であり、即ち最小フィーチャー寸法はウエハ構造がトレンチをプリントし、エッチングし、充填する能力によって決定されるものであり、別のフォトマスキング層への相互干渉により決定されるものではない。最小トレンチ寸法はそういうわけで、単一層マスクフィーチャーとして規定される。単一マスク層デザインフィーチャーは通常、単一層寸法（ＳＬＤ）として参照される。もっぱらマイクロプロセッサ及びＤＲＡＭを製造するために用いられていたフォトマスキング装置がパワー半導体の製造に対しても利用可能になったので、トレンチ幅ＳＬＤは縮小する可能性がある。
【００１７】
ソース−ボディメサの最小寸法は、２層以上のフォトマスキング層に関連するデザインルールによって決定される。即ち、複数層寸法（ＭＬＤ）デザインルールに関与しているのである。このようなルールは、限界寸法（ΔＣＤと呼ばれる）及びオーバレイ（ＯＬ）として知られている１つのマスキング層から別のマスキング層への重ね合わせエラーが両方における変動を説明する。フィーチャー寸法におけるΔＣＤ変分は、フォトレジストの厚さ及び粘度、露光時間、光の反射、エッチング中のフォトレジストの侵食、エッチング時間、エッチング率、その他の変動の結果である。ＯＬの層−層ミスアライメントに起因する変動は、より重要である。
【００１８】
図５Ａから図５Ｅは、トレンチＤＭＯＳメサの最小寸法を設定する際の変動性の構成要素を示している。この場合、メサ幅は３つのデザインルールによって設定される。
【００１９】
１．トレンチとのコンタクトのスペースを最小にすること。図５Ａに示したデザインルールの目的は、金属コンタクトかゲートと短絡しないようにすることである（図５Ｂに示した破局故障を参照）。コンタクトがトレンチに位置合わせされていると仮定すると、ＯＬは単一オーバーレイ・ミスアライメントを示している。ΔＣＤ１はトレンチ幅の幅の変動を表し、ΔＣＤ２はコンタクトサイズの変動を表している。半分のセルに対しては、ΔＣＤ１及びΔＣＤ２の値を２で割る。全ての変分を考慮した最小スペースは、埋め込まれたゲートポリシリコンとソース金属が短絡しないように、０より大きくしなければならない。ここでは、
【数１６】
2002543587.tif 000016
である。
【００２０】
２．金属コンタクトとＮ＋ソースのオーバーラップを最小にすること。図５Ｂに示したデザインルールの目的は、金属コンタクト層とＮ＋ソースとのコンタクトを保証することである（ミスアライメントの例については図５Ｅを参照）。コンタクトマスクがウエハ状のトレンチフィーチャーに位置合わせされていると仮定すると、ＯＬは少なくとも２つの連続するミスアライメントを表す。この時、１つのミスアライメントはコンタクトマスクをトレンチに位置合わせする際に発生し得るものであり、第２の（統計学的に独立な）ミスアライメントはＮ＋ソースマスクとトレンチとの間に発生し得るものである。ΔＣＤ３はＮ＋ソース領域の幅の変分を表し、ΔＣＤ２は（金属への）コンタクトのサイズの変分を表す。全ての変分を考慮した１側面当たりの最小スペースは、金属コンタクトとＮ＋ソース領域のオーミック・コンタクトを保証するべく正味のオーバーラップδＮ＋を超えるものでなければならない。ここでは、
【数１７】
2002543587.tif 000017
となる。
【００２１】
３．Ｐ＋ボディコンタクト領域と金属コンタクトのコンタクトを最小にすること。図５Ｃに示したデザインルールの目的は、Ｎ＋ソース領域がＰ＋ボディコンタクト領域を完全にはカバーしないことを保証することにより、金属コンタクトとＰ＋ボディコンタクト領域のオーミック・コンタクトを保証することである。ΔＣＤ３は、Ｎ＋ソース領域の幅の変分である。Ｎ＋ソース領域による開口の全サイズは各側においてΔＣＤ／２だけ縮小し得るので、サイズの可能全変分はΔＣＤである。全ての変分を考慮した最小スペースは、金属コンタクトとＰ＋ボディコンタクト領域とのオーミック・コンタクトを保証するべく正味のオーバーラップδＰ＋を超えるものでなければならない。極端な場合には、図５Ｆに示すように、Ｐ＋領域全体はＮ＋領域が横向きに延長したものによってカバーされ、セルの中心においてオーバーラップする。半分のセルに対しては、
【数１８】
2002543587.tif 000018
となる。
【００２２】
結論として、最小メサ幅は２つのコンタクト−トレンチルール（メサの各側に１つ）と、（メサの両側のＮ＋ソースとのコンタクトを保証する）２つのＮ＋コンタクトルールと、１つのＰ＋ルールとによって決定される。しかし一方のトレンチ方向のコンタクトマスクにおけるミスアライメントは他方との距離を増加させるので、最小メサ寸法を計算する際には、各ルールを一度だけ検討しなければならない。全てのＯＬ及びΔＣＤルールを仮定すると、メサの最小幅は、
【数１９】
2002543587.tif 000019
となる。
【００２３】
例えば、ＯＬ誤差が０．２５μｍ、ΔＣＤが０．１μｍ、（図示された各Ｎ＋に対して）最小Ｎ＋オーバーラップが０．１μｍ、（Ｐ＋とコンタクトする）最小Ｎ＋開口が０．３μｍであると仮定すると、最小ソース−ボディメササイズは、
【数２０】
2002543587.tif 000020
である。
【００２４】
しかしながら実際には、高い歩留まりと、十分な欠陥許容差と、改良Ｐ＋コンタクト領域とを達成するべく、更に０．５μｍを必要とし得る。２μｍのメサでは、コンタクトマスク及び突合わせＮ＋／Ｐ＋ソース−ボディコンタクトを用いてトレンチＤＭＯＳを実行することは難しくなる。このような場合には、Ｎ＋ソース領域がシリコンメサ全体に亘りトレンチからトレンチへ延長しているようなデザインを用いなければならない。直下のＰＢボディ拡散と接合させるために用いられるＰ＋ボディコンタクトは、ｚ次元において（縞模様の長さ方向に沿って）接触させることができる。２つのコンタクト−トレンチ機能及びコンタクト寸法により、メサ幅が決定され、
【数２１】
2002543587.tif 000021
となる。ここで、同一の許容差と、Ｎ＋コンタクト窓０．４μｍとを代入することにより、
【数２２】
2002543587.tif 000022
が得られる。
【００２５】
実際には、高い歩留まりと十分な欠陥許容差を達成するためにおそらくは１．５μｍ程度の更に大きな寸法が必要とされるであろう。メサ幅が約０．９〜１．１μｍでは、精密なラインコンタクト及び正確な層−層アライメントが難しくなる。更にこの寸法では、その他の製造関連問題が存在する。
【００２６】
トレンチゲートＤＭＯＳにおける別のデザイン及びプロセスの問題は、ボディ領域ＰＢの抵抗及びそれをソース金属に短絡させるボディコンタクトの質である。ソース−ボディの短絡は、エミッタ及びベースを同電位に維持することによって、寄生ＮＰＮバイポーラ・トランジスタ（図７Ａの断面図参照）の伝導及びスナップバックブレークダウンを防止する。エミッタとベース端末の短絡は、理論的に言えばエミッタ−ベース接合の順方向バイアスを防止し、結果として生じる少数キャリア（電子）のＭＯＳＦＥＴボディ（即ちベース）への注入を回避する。
【００２７】
ボディ・ピックアップの周波数によって、ｚ方向沿いのベース抵抗が決定される。「梯子」デザインにおいては、Ｐ＋ボディコンタクト領域は時としてＮ＋ソース縞模様を中断してボディ領域を電気的にピックアップする（図７Ｂの平面図及び図７Ｃの三次元投影図を参照）。Ｎ＋ソース領域直下のＰボディ領域ＰＢの一部の「ピンチ抵抗」は、閾電圧等がその他のデバイスの特性に悪い影響を与えることなく低い値に維持されなければならない。Ｐ−ボディ領域を形成するために用いられる方法及びボディへの低抵抗オーミック・コンタクトを達成するために用いられる浅いＰ＋領域の統合は、各トレンチゲートＤＭＯＳデザイン及びプロセスに特異的なものである。多くの市販のパワーＭＯＳＦＥＴが今日ではこの点に関して不十分であり、結果的にスナップバック及び耐久性の問題に直面している。Ｐ＋コンタクトが小さければ小さいほど、また周波数が少なければ少ないほど、スナップバックが発生する確率が高くなるのである。
【００２８】
小コンタクトフィーチャーを用いて小さなメサ及び高いセル濃度を達成する場合は常に、金属コンタクトのステップカバレージに関して別の問題が発生する。図８Ａに示すように、例えばアルミニウムシリコン、アルミニウム銅、またはアルミニウム銅シリコン等の最上層金属のスパッタリングによる被着はコンタクト形状に同形的に従い、金属層７０の中間にノッチ又はギャップを作り出す。ノッチは、金属層が薄い場合には厳格なものではない。しかし、薄い金属の抵抗は、特に厚さ１．２μｍ以下の金属の場合には、パワーデバイスで用いるには過大である。表面金属抵抗は、（電流がデバイスの表面に沿ってボンドワイヤ又はソースピックアップに流れる際に）数ミリオームの抵抗をトレンチゲートＤＭＯＳに横向きに加え、大型ダイ製品のオン抵抗に有意の微増をもたらすことが可能である。オン抵抗の問題を最小にするためには、厚い金属層（厚さ３〜４μｍ）が必要である。しかしながら、図８Ｂに示すように、厚い金属層７２は極端なノッチングを示しており、酸化層７１が引き起こすコンタクトステップにおいてこれが金属を腐食する結果となっている。全ての電流は薄い金属を介してステップを超えて流さなければならないので、デバイスは高金属抵抗を示したままであるが、厚い金属被着にもかかわらず、不十分な電気移動法性能にも直面している。
【００２９】
活性コンタクト領域の酸化層ステップ高さは、より薄い中間層誘電体（ＩＬＤ）を被着することにより小さくすることができるが、より薄い誘電体は金属がポリシリコンゲートバスを被覆しているところでは常に金属破損を示し得る。より薄いＩＬＤはまた、ソース金属とポリシリコンゲートバスを短絡させ、或いはＥＳＤ損傷に対する僅かな酸素感受性をもたらすことができる。一例として図９Ａは、ゲートバス９２を被覆している金属層９０を示している。金属ステップカバレージ問題は、ソース金属がポリシリコンゲートバスを被覆しているようなダイの至るところで発生し、このことはポリシリコンの表面が余りにも厚いことに起因する。このような問題が発生するのは、ダイ表面上に配置されたポリシリコンゲートバスがトレンチのポリシリコン平坦化による肉厚を有しているためである。ポリシリコンの厚さは、その最幅広点においてトレンチを充満するのに十分な厚さでなければならない。トレンチが幅１μｍであると仮定すると、最幅広点は対角線上のトレンチコーナーに現れ、その寸法は約１．４μｍである（図９Ｂ参照）。被着後のダイ表面上のポリシリコン厚さは、図９Ｃに示すようにトレンチを充填するために対角線が寸法の少なくとも半分にして、後から行うエッジバックの最中にポリシリコンがダイ表面より下に下がらないように確実にする必要がある。この全ポリシリコン厚さは、実施例の場合には０．７μｍであり、直下の酸化層を加えたものがゲートバス内のダイの最上部に現れることになるので、１〜１．５μｍのステップが考え得る。ゲートバスの領域は、ポリシリコンの平坦化エッジバック中には通常マスクされており、結果的にステップになる。ポリシリコンはドーパントを通すには厚すぎるので、厚いポリシリコンもまた製造可能プロセスシーケンスを制限する。
【００３０】
要約すると、現行の従来のトレンチゲート垂直ＤＭＯＳ装置の１つの問題は、セル濃度を増加させることができず、幾何領域対ゲート周縁の比を更に小さくして低オン抵抗スイッチの領域効率を向上させることができないことである。これは、従来のトレンチゲート垂直ＤＭＯＳの製造がセルの寸法に基本的制限を課しているためである。抵抗損失は、全損失の大部分がＭＯＳチャネルの抵抗（Ｒｃｈ）に寄与しているような低電圧デバイスに対して特に重要である。セル濃度の限界は、主としてトレンチとトレンチ間の最小メサ幅に起因するものである。メサの最小幅は、多数のマスク層を用いることによって決定され、特にコンタクトマスクに関連するデザインルールに起因する。
【００３１】
縞模様配列は、ソース／ボディに短絡に隣接しているような頻出する或いは大きな面積に対する必要性を低減するか或いは完全に無くし、このことはセルピッチをより狭くすることができるが、良好なブレークダウン及びスナップバック特性を達成する際には潜在的に問題を引き起こす。コンタクト可能最小寸法を押し進めることは、アクティブ・コンタクト領域内及びゲートバス上における金属ステップカバレージ問題の解決方法を要求する。しかし、メサの幅がトレンチゲートの幅に等しいような点までデザインルールを押し進めることなしには、縞模様配列のＡ／Ｗは、同様のセルピッチを有する正方形のセル配列のＡ／Ｗには及ばない。
【発明の要約】
【００３２】
以上の諸問題は、本発明に基づくスーパー自己整列（ＳＳＡ）トレンチＤＭＯＳＦＥＴによって解決される。本発明に基づくＳＳＡトレンチＭＯＳＦＥＴは、内部にトレンチが形成された半導体ボディを有し、トレンチの壁がトレンチコーナーにおいて半導体ボディの主表面と交差している。半導体ボディは、トレンチ及び半導体ボディの主表面に隣接している第１導電型のソース領域と、トレンチの壁に隣接するチャネル領域を有するような、ソース領域との接合をなす第２導電型のボディ領域と、ボディ領域との接合をなす第１導電型のドレイン領域とを有する。トレンチにはゲートが配置されている。ゲートは酸化層に接している。ゲート酸化層は、チャネル領域に隣接する第１部分と、ゲートの上層にある第２部分とを有し、第１部分は第２部分より厚い。金属層が半導体ボディの主表面に接触（コンタクト）しており、金属層と主表面のコンタクトはトレンチコーナーまで横方向に広がっている。ゲート酸化層の第１部分はゲートとソースとの短絡を防止し、それによって金属層と主表面のコンタクトが、トレンチのコーナーにまで延長されている。従って、ゲートとソースが短絡するリスクなしに、コンタクトがトレンチに自己整列することにより、上記で検討した設計上の制約を回避することができ、トレンチのセグメント間のメサの幅を、従来のＭＯＳＦＥＴで可能であったものに比べて小さくすることができる。上記したように、このことによってセル密度を向上し、評価係数Ａ／Ｗを向上することができる。
【００３３】
本発明の別の態様によれば、ゲート酸化層はトレンチ底部に隣接するような、第１部分よりも厚い第３部分を有することもできる。このことは、ゲート−ドレイン容量を低下させ、フィールドプレートに起因するブレークダウンを防止する。
【００３４】
本発明の別の態様によれば、ＤＭＯＳＦＥＴのオン抵抗を低減するために、概ねトレンチゲートの形状と同形をなすようにパターン化された高濃度にドープされた埋め込み層が用いられる。この構造を達成する１つの方法は、トレンチが形成された後に埋め込み層を注入により形成することである。
【００３５】
ＳＳＡトレンチＭＯＳＦＥＴは、本明細書中で説明する方法により好適に製造される。製造プロセスには、以下の過程が含まれる。即ち、或る表面を有する半導体材料のボディを提供する過程と、ボディ内にトレンチを配置するべき位置に開口を有する第１マスクを前記表面上に形成する過程と、第１マスクの開口から半導体材料をエッチングし、半導体ボディ内にトレンチを形成する過程と、第１酸化層をトレンチの側壁に形成する過程と、トレンチにポリシリコンを充填する過程と、第１マスクを配置したまま、ポリシリコンの露出面を酸化し、トレンチに向かって下向きに延長する第２酸化層をトレンチの上部に形成する過程と、第１マスクを除去する過程と、第２酸化層の表面及び半導体ボディの表面に金属層を被着する過程とを有する。
【００３６】
本発明の別の態様によれば、トレンチに充填されたポリシリコンゲートは、２つのポリシリコン層として被着される。第１ポリシリコン層はメサをカバーしておらず、このことがトレンチ形成後のメサへのイオン注入を容易にしている。
【００３７】
本発明の別の態様によれば、半導体ボディの表面の上層にあるポリシリコンの層内にポリシリコンダイオードが形成される。
【００３８】
本発明の更に別の態様によれば、コンタクトマスクにより画定された酸化物フィーチャーをトレンチの上部の上に被着し、ソースコンタクト金属とゲートとの電極間容量を低下させることができる。
【００３９】
本発明の更に別の態様によれば、小さなフィーチャーを有するコンタクトマスクを用いる場合には、タングステン等の金属を用いてコンタクトを平坦化して、ステップカバレージの問題を回避することができる。
【００４０】
先行技術では、通常、トレンチ及びソース−金属コンタクトを各々画定するために別個のマスクが用いられていた。このことは、上記で検討したアライメントの問題を発生させる。本発明のプロセスに基づき、トレンチ及びソース−金属コンタクトの両方を画定するために同一のマスクを用いることができる。トレンチは、ソース−金属コンタクトに自己整合され、ゲートとソースとの短絡は、ゲート上に重合された厚い酸化層によって防止される。
【００４１】
（発明の詳細）
図１０Ａ及び１０Ｂは、ソース−ボディメサ及びセルピッチの幅を減少させることで得られる、セル密度の向上の度合いを表している。
【００４２】
図１０Ａは、１．０、０．８、及び０．５μｍのトレンチゲートに関連する表面寸法ＹＧについての、等価セル密度に対するメサ寸法ＹＳＢのプロットを表している。密度は、Mcell/cm2（左軸）及びMcell/in2（右軸）の両者に関して次式、
【数２３】
2002543587.tif 000023
を利用してプロットされる。
【００４３】
グラフは３つの領域に分割される。即ち、
１．  ＹＳＢ＞２μｍである領域III。ここでは通常のバッティング（butting）ソース−ボディコンタクトが用いられてもよい。このタイプのデバイスに於けるセル密度の限界は６７〜１００Mcell/in2の範囲であるが、製造時には３０〜４０Mcell/in2の密度が最も一般的である。
２．  ０．９μm＜ＹＳＢ＜２μｍである領域II。ここでは、トレンチに対してフォトリソグラフ的に整合されたコンタクトマスクを用いることにより、ソースの縞模様設計が、可能である。そのような構造を用いることにより、最大１７０〜３２０Mcell/in2の密度まで達成することができる。但し、そのためには、或る設計上及び製造上の問題が克服される必要がある。（そのための解決法は後に述べられる）
３．  ＹＳＢ＜０．９μｍである領域I。ここでは、アクティブなトレンチDMOSトランジスタセルにコンタクトフィーチャーを形成するために、新規な技術が必要となる。それが可能であれば、そのような技術の限界は、フォトリソグラフィ処理機器の、（パターン）解像能力及びより小さなフィーチャーサイズをエッチングする能力のみによって規定される。
【００４４】
唯一、領域IIIのみが、本件技術を用いて製造可能であるデバイスを表している。しかし、図１０Ａのグラフは、領域I及びIIに於いて生ずる技術的問題が克服される場合に得られ得るようなセルを表している。
【００４５】
図１０Ｂは、異なる技術を用いることにより得られ得るいくつかのセル密度の特定の実施例を表しており、これらは様々なウエハ製造設備の複雑性（及び初期投資コスト）を反映している。例えば、３２Mcell/in2トレンチDMOSを製造するためには、０．８−ｕmウエハ製造技術を必要とし、１８０Mcell/in2トレンチDMOSを製造するためには、０．６−ｕmのウエハ製造技術を必要とする。ここで、「０．６μｍ ウエハ製造技術ｆａｂ」なる用語は、提供可能である最も高密度のCMOS ICプロセスのフィーチャーサイズを指すもので、そのような設備では、相応の空気及び水の清浄度の必須レベルを必要とする。そのような理由で、「０．６μｍ」なる用語は、ゲート寸法のみを意味するのではなく、最小のコンタクトウインドウ或いは金属ストリップの寸法を意味し、場合によっては、必要とされる表面の平面化方法でさえも意味している。具体的には、金属ステップカバレージは小さなコンタクトウインドウを用いた場合に問題となり、０．８μm製造技術には通常用いられないような技術及び装置が必要となる。高いセル密度を達成することは、より良い、より近代的なウエハ製造技術を使用すればよいという単純な問題ではない。新規な研究開発が、信頼性と高い収率を有する超高密度パワーMOSFETの製造するという問題を解決するために必要とされる。
【００４６】
図１１Ａ−１１Ｅは、スーパー自己整列（ＳＳＡ）トレンチDMOSFETの形成のプロセスの基本的要素を表している。プロセスは、シリコンメサ領域の上部にコンタクトするためにコンタクトマスクを必要とすることなく、トレンチ間の表面若しくは背面のシリコンへのアクセスを備えたトレンチキャパシタの密集アレイを形成する方法を明らかにする。このＳＳＡキャパシタはトレンチゲートDMOSFETの構成に適合するが、それに限定されるものではない。例えばＳＳＡアレイは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、MOS−ゲートバイポーラデバイス、及びその他の型のデバイスに於いて用いられ得る。
【００４７】
窒化物層１０２（又は、例えば、酸化物のようなその他の「硬質の」物質の層）が、トレンチ１０４（図１１Ａ）を画定するべく選択される。後続するプロセスには、フォトレジストでは耐えられない高い温度を伴うものがあり、それに耐えられるようにするためである。窒化物は、トレンチゲートを保護するために用いられる酸化物に対して攻撃的でないような化学的エッチング技術で取り除き得る点で好適である。シリコンボディ１０８と窒化物層１０２との間の膨張熱係数（ＴＣＥ）による応力も減少させるために、窒化物層１０２は、通常、シリコンボディ１０８の主面１０３上の薄い酸化物層１０６上に形成される。プロセスによっては、薄い酸化層１０６を省略しても良い。トレンチエッチングプロセス中の浸食を避けるために、複数の追加的な酸化層（図示せず）を窒化層１０２上に形成しても良い。窒化物フィーチャーを画定するために用いられたフォトレジスト層（図示せず）を、シリコンエッチングプロセスの際に、窒化物若しくは酸化−窒化物サンドイッチ構造の上部に残しておいても良い。トレンチが画定された後、トレンチを、（例えばリアクティブイオンエッチング（ＲＩＥ）のような）公知のプロセスのエッチングによって形成することができる。その結果、図１１Ａに示される構造が得られる。「メサ」１１４が、トレンチ１０４のセグメント間に形成される。図示されるように、本実施例では、シリコンボディ１０８はエピタキシャル層を備えているが、本発明はそれに限定されない。
【００４８】
容易に理解できるように、図１１Ａ−１１Ｅは、パワーMOSFET中に、通常数百万のセルを含んでいるようなアレイの内の、いくつかのMOSFETセルを表している。図示されているように、提供される構造は、トレンチパワーMOSFETの構造的要素である大面積キャパシタをなしている。
【００４９】
トレンチは、次に、トレンチエッチングプロセスによって引き起こされるような表面のダメージも減少させるべく、犠牲酸化物（図示せず）を形成するために酸化される。犠牲酸化物は、後に除去される。ゲート酸化物層１１０が形成され、ポリシリコンがトレンチに充填される。ポリシリコンは、ゲート１１２をシリコンボディ１０８の主面と同一平面化するためにエッチバックされる（図１１Ｂ）。
【００５０】
デバイスの或いは、それに必要とされるＰＮ接合の所望の構成に応じて、これらのステップの間に、様々なドーパントが事前被着若しくはイオン注入により導入されてよい。そのような事項については、トレンチパワーMOSFETの製造方法の例に関連して、詳しく述べられる。次に、ポリシリコンゲート１１２の露出表面を酸化し、ゲート１１２の上に重ねられた厚い酸化層１１６を形成する（図１１Ｃ）。厚い酸化層１１６は、その後のエッチングからゲート１１２を保護し、ゲート１１２をトレンチ１０４内に「埋設」することにより、完成したデバイスに於いてトレンチ１０４に重合される（ソース）金属に対して、ゲート１１２が短絡しないようにする。窒化物層１０２はメサ１１４上の酸化物層１０６を酸化させないようにする。このデバイス製造段階では、単一のマスク（窒化物層１０２）が、シリコンメサ及び酸化層１１６によって保護された埋め込みゲートトレンチ１０４の双方を画定した。従来技術では、ゲートを埋設するべく用いられる酸化物は、トレンチ領域に対して局部的であったり、「自己整列（セルフアライメント）」されずに、メサ上に、或いはメサを超えて延出していた。
【００５１】
ＳＳＡプロセスフロー中では、窒化物層１０２の除去は、概ねコンタクトマスクプロセスである。何故なら、窒化物層１０２の下の酸化物層１０６が、ゲート１１２に重合される厚い酸化物層１１６と比較して薄くなるように選択されるからである。窒化物層１０２を除去した後の構造が、図１１Ｄに示されている。
【００５２】
図１１Ｅに於いて示されるように、弗化水素酸（通常水で希釈されたＨＦ）に於ける短時間のディップ、若しくは等方的プラズマ酸化物エッチングにより、埋め込まれたポリシリコンゲート１１２を剥がすことなく、メサ１１４より酸化層１０６を取り除くことができる。その結果得られるシリコン及び金属層（被膜）間的のコンタクト領域１１８は、トレンチ１０４の１つのセグメントから次のセグメントへと向けて、メサ１１４を横切って延在する。これは、オリジナルのトレンチマスクによって定められたフィーチャーである。したがって、コンタクトは、トレンチ自体に対して自己整列され、トレンチコーナー１２０へと延出し、そこでトレンチ１０４の壁がシリコンの表面１０３と交差する。露出したメサ１１８即ちコンタクトは、トレンチ１０４及び厚い酸化層１１６を画定した同一マスクフィーチャーによって画定される。この方法で、メサ１１４の幅を削減することが可能となった。
【００５３】
対照的に、従来技術のトレンチデバイスに於いて、コンタクトは、所謂「コンタクトマスク」と呼ばれる、別のフィーチャーによって画定されていた。コンタクトマスクのフィーチャーは、整列の不完全さ及び酸化エッチングのばらつきを許容するために、必然的にメサ幅より小さい（図１２Ａ参照）。
【００５４】
厚い酸化層１１６はポリシリコンのエッチバックの後に形成されるものであるため（図１１Ｂ）、厚い酸化層１１６の上部表面はメサ１１４の表面と略同一面であり、被着された酸化物及び古典的なコンタクトマスクを使用することにより得られるものに比較して、メサ及び酸化物間の段差ををより小さくすることができる。このことは、従来のトレンチDMOSFETを表す図１２Ａを、メサ１１４の上部表面にコンタクトした金属層１２２を備えた本発明によるメサを表す図１２Ｂを比較することより明らかである。
【００５５】
結果として、別個のコンタクトマスクが、ポリシリコンゲートバス、終端及び堅牢なＥＳＤ性能を達成するのに必要なポリシリコンＰＮダイオードアレイに至るコンタクトを形成するために必要とはなるが、セルアレイ自体に別個のマスクが用いられないことから、メサ−金属（ソース−金属）コンタクトのサイズについての限界が存在しない。同様に、段差高が減少されることから、アクティブなアレイに於ける金属ステップカバレージ問題が発生しない。（例えばポリシリコンゲート及び金属の上部間の電極間キャパシタンスを減少させるために）コンタクトマスクが望まれる場合でさえ、図１２Ｃに示すように、シリコン表面の「下側」に存在する酸化物があるため、段差高を減少させ得る。
【００５６】
パワーMOSFETを評価するための公知の数値としては、エリアと幅の比、即ちＡ／Ｗがある。これは、所与の「チャネル幅」を提供するために必要となるダイの面積の尺度である（これは、概ね、MOSFETセルの周長に相当する）。Ａ／Ｗ比を、デバイスの性能及びオン抵抗の指標として用いてることにより、様々なデバイス設計の比較を行うことができる。Ａ／Ｗが小さければ小さい程、性能は良くなる。
【００５７】
図１３は、シリコンメサ幅ＹＳＢの関数として、（先に定められた式を用いて）Ａ／Ｗ比を示すものである。正方形のセルは、メサ及びトレンチが同一の幅である場合には、最小値を有するＵ字型カーブを有する。ソースボディの寸法がゲートの寸法よりも小さいときは、メサ幅を減少させると、面積を節約する以上にセルの周長を減少させることから、Ａ／Ｗ比を増加させる。１−ｕｍ−広幅ゲートの場合、閉じられたセルのための最小のＡ／Ｗは、幾何学的に見て、メサＹＳＢが１μｍの幅でもあるような場合に引き起こされ、その結果、セルピッチが２μｍとなる。この最小のポイントに於いては、２μｍピッチデバイスの場合のＡ／Ｗは、閉じられたセルでも、縞模様ジオメトリでも同一である。
【００５８】
しかしながら、商用の用途では、トレンチコーナーに於けるアクティブなチャネル導電を伴う閉じられたセルの設計では、短チャネル効果、過渡的な過度の拡散及び結晶の欠陥等の様々な理由によって、異常漏洩及びしきい値の低下が引き起こされる。図４Ｃに関して前記したように、この問題の解決方法としては、すべてのメサのコーナーへのイオン注入を防止するために、Ｎ＋ソース注入マスク内に「コーナーブロック」フィーチャーを導入することがある。トレンチゲートグリッドの内側コーナーが、トレンチの形成の後に残るシリコンメサの外側コーナーを形成するのと同一のフィーチャーであることに留意されたい。
【００５９】
このコーナーブロックフィーチャーのお陰で、セルピッチを一定量減少させることにより、それが面積を節約する以上に、周長を減少させる。従って、トレンチゲート寸法より小さくなるようにメサ寸法を更に減少させると、ＹＳＢが減少されるに伴い、Ａ／Ｗを急激に増大させる。また、両１μｍセル設計のＡ／Ｗの最小値が、ＹＳＢ値が１μｍと２μｍの間である領域IIに於いて引き起こされることに留意されたい。先に述べたように、領域IIに於いては、縞模様設計のみが実用的であって、コンタクト寸法は、金属ステップカバレージ問題を引き起こす。曲線上で最も右側の２つの丸により表された実用的な最新型の製造モデルデバイスでも、そのＡ／Ｗの最適値とはかけ離れた領域III内にある。
【００６０】
図１３はまた、０．８μm及び０．５μｍの縞模様設計デザインが、１μｍ正方セルデザインより低く、Ａ／Ｗ比を更に改善すなわち減少し続けることを表している。小さなコンタクト金属ステップカバレージ問題に対する解決法をもってすれば、１．２μｍメサは、コンタクトマスクベースの縞模様デザインを用いて、１よりも小さいＡ／Ｗ値を達成し得る（領域II）。しかしながら、Ａ／Ｗ値が、その最小値からかけ離れていることから、更にメサ幅を０．９μｍ未満とするように自己整列を用いてメサを縮小し、領域I内に到達することは、有益であり、しかも妥当なことである。このような自己整列技術を用いて、Ａ／Ｗを０．５μｍ未満は現実的に実行可能である。
【００６１】
横軸を、メサ幅ではなく、セル密度（図１４）としてプロットした同一の幾何学的設計のＡ／Ｗ比の比較を見てみると、Ａ／Ｗを低下させるために、より高い密度を用いることの利点が明らかになる。ここで、同等なＡ／Ｗ性能に到達するために、縞模様デザインは、閉じられたセルアプローチよりも、より高いセル密度を必要とすることに注意して欲しい。例えば、３２Mcells/in2正方セルデザインと同等レベルに到達するには、７０Mcells/in2縞模様デザインが必要となる。言い換えれば、本発明により可能となる自己整列及び広範囲な寸法のスケーラビリティは、縞模様ジオメトリのＡ／Ｗ特性に於ける固有の弱点を補うために必要となる。幸いにも、縞模様設計で可能となる（縞模様のZ−方向への）ボディ及びソース拡散の連続性、即ち（Z−方向に対する）遠隔ボディコンタクトは、よりタイトな寸法設定を可能にすることで、Ａ／Ｗ特性についての弱点を補うことができる。図１４に於けるグラフ中によれば、ここに述べた本発明を用いて、１平方インチ当たり１０億のセルにも達する密度（１Gcells/in2）を有するトレンチDMOS構造を製造し得ることが期待される。これらの方法を適用すれば、このような設計のスケーリングは、このような数値に限定されずに、フォトリソグラフィ技術の進歩に制約されるのみで、無限にスケーリングし得るものと期待される。
【００６２】
図１５Ａ−１５Ｄは、様々なトレンチDMOS設計の断面図を表しており、各々がトレンチの側面及び底面に沿った一様なゲート酸化物厚さを備えている。この場合、「一様」とは、ゲート酸化物が、トレンチの側壁上の厚さと、その底面の厚さとで意図的に異なるようにする方法で製造されたものではないことを意味している。勿論、トレンチが横切る様々な結晶学的面の酸化速度が異なるのに応じて、また、応力により引き起こされる酸化の向上或いは抑制効果に応じて、トレンチ表面に沿って酸化物の厚さが変化することが予想される。
【００６３】
図１５Ａに於いて、ボディ領域ＰＢは一様であり、特定の領域を、ボディ−ドレイン接合１５０より低いブレークダウンを示すように適合させて、電圧クランプとして機能させるようにしていない。そのようなデバイスでは、ゲート酸化物が熱キャリアにより劣化されたり、薄いゲート酸化物の近傍にて、好ましくないアバランシェを引き起こすことがある。望ましくない熱キャリアの生成は、ボディ−ドレイン接合１５０を、ポリシリコンゲートの底部に対して可能な限り近接させることにより最小化することができる。
【００６４】
図１５Ｂに於いて、深いＰ領域１５２は、局所的にブレークダウンを低くするために用いられ、電圧クランプ（深いＰ領域１５２及びＮ埋め込み層１５６間のツェナーダイオード１５４として断面図上に概略的に表されている）として働く。１９９５年６月２日に出願された米国特許出願第０８／４５９，５５５号明細書（ここで言及したことにより本出願の一部とする）に述べられているように、デバイス若しくはセルアレイ中に於いて、電圧クランプはランダムに繰り返されてもよく、一定の間隔で繰り返してもよい。クランプの概念は、従来から知られた方法を用いた極めて高密度のデバイスでは製造可能でない。小さな寸法のクランプに対するコンタクトは、従来の方法を用いては、通常、ゲートに対し短絡を生ずることなく実現することはできない。
【００６５】
図１５Ｃに示されたデバイスは、次の点を除いて図１５Ｂに示されたデバイスと類似する。相違点は、電圧クランプのアバランシェブレークダウンを定めるヘビードーピングがＰＢボディ領域の内部に設けられ、しかしそれが高濃度であるということである。小さな寸法のクランプに対するコンタクトは、通常、従来の方法を用いてゲートに対する短絡を生ずることなく可能ではない。
【００６６】
図１５Ｄに於いて、互いにバッティングするソース−ボディコンタクトが示されており、これは、閉じられたセル及び縞状の設計のいずれにも適用可能である。金属層は、Ｎ＋ソース領域１５９及びＰ＋ボディコンタクト領域１６０の双方にコンタクトし、それによってソース及びボディを互いに短絡している。図１５Ａ、１５Ｂ及び１５Ｃでは、（示された図に於ける破断平面には含まれずに、トレンチに沿って延在する）ｚ次元に於けるボディコンタクトが想定されている。その代わりに、オフ状態では、ボディ領域が完全に空乏化されるように、ＰＢ領域にはＰ＋コンタクトが無いようなデバイスを設計し、提供することもできる。自己整列コンタクトが、トレンチのエッジに至るまで延出していることから、Ｎ＋ソースの長さを短縮し、しかも、良好なオーミックコンタクトを確保することができる。このようなＮ＋ソース領域の寸法、従ってメサの寸法は、ここで言及された技術を用いることなく達成することはできない。
【００６７】
図１６Ａは、薄いゲート酸化トレンチDMOSデバイスに於けるフィールドプレート誘導（ＦＰＩ）ブレークダウン現象を表している。図１６Ａに示されるようにＦＰＩの制約を受けるデバイスに於けるイオン化は、ドレインをオーバーラップするトレンチのコーナーに於いて発生する。図１６Ｂに示すように、酸化物が薄くされると、ブレークダウン電圧が低下する。ＦＰＩブレークダウンが発生するような全ての場合に於いて、アバランシェ及びキャリアの生成は、トレンチゲート及びそのゲート酸化物の近傍で引き起こされ、ゲートに、熱キャリア損傷及び酸化物消耗を引き起こさせることとなる。
【００６８】
薄いゲート酸化物トレンチDMOSFETによる別の不利益は、ゲート及びドレイン間のキャパシタンスが、結果的に大きくなり、このキャパシタンスによりゲート電荷が増大することである（図１７Ａ）。入力キャパシタンス及び対応するゲート電荷に対するゲート−ドレインキャパシタンスＣＧＤの効果は、更にMiller効果で悪化する。Miller効果とは、ゲート−ドレインキャパシタンスよりのフィードバックにより入力キャパシタンスが増加する現象である。この効果は、図１７Ｂのゲート電圧曲線中の平坦域として見られ、それは、ドレイン電圧が降下しまたデバイスがターンオンする間に、ゲート電荷の増加に伴うゲート電圧の上昇が停止する場合である。デバイスにかかる電圧がローであり、即ちそれが完全にターンオンされた後、ゲート電圧は入力電荷に比例して上昇を再開する。要するに、ゲート電荷は、ゲート−ドレインキャパシタンスに加わるΔＶＤＧをバランスするために用いられた。平坦域の追加発生することにより、それだけ多くの電荷を必要とすることから（ｘ軸にプロットされた値）、「実効的な」入力キャパシタンスは増加し、デバイスはスイッチングの間に、より高いエネルギーロスを示す。ゲート−ボディ及びゲート−ソースキャパシタンス、すなわちＣＧＢ及びＣＧＳも存在するが、図１７Ｂで平坦部に先立ったカーブのスロープとして示されている、それらの入力ゲート電荷に対する寄与の度合は、ドレインの項程は著しくない。平坦部の幅が、ずっと大きいことを考慮されたい。グラフから、より薄い酸化物は、より低いゲートバイアスでターンオンするが（多くの用途に於いて、より低いしきい値電圧が望ましいとされている）、ゲートバイアスが同一の最終値に到達するために（、また同一チャネルエンハンスメントに到達するために）より多くのゲート電荷を必要とすることを明瞭に示している。オーバーラップキャパシタンスの増加なしに、低いしきい値及び高い相互コンダクタンスを達成することがより望ましいが、そのためには特別なプロセス及びデバイス構造が必要となる。
【００６９】
本発明による実施例が、図１８に示される。トレンチゲート１８１、シリコンメサ１８２、及びコンタクトマスクの完全な自己整列フィーチャーによって、MOSFET１８０がＮエピタキシャル層１８８中に縞模様（ストライプ）デザインに形成されている。メサを横切って（即ち、ｙ−方向に）、Ｎ＋ソース領域１８３及びＰＢボディ領域１８４が同様にトレンチに対し自己整列している。Ｎ＋ソース領域１８３は、下に広がるＰＢボディ領域１８４と接するためのＰ＋ボディ接点領域１８５によってｚ方向に周期的にさえぎられている。この特徴はストライプデザインにおけるセルピッチの設定においては重要でなく、従って自己整列はｚ方向機構には必要ではない。示されているように、トレンチ上部の酸化層１８６は、ソース金属（図示せず）に対する短絡を防ぐべく表面下にゲートを埋め込んでいるが、シリコンメサ１８２の上面より上に著しく突出はしていない。これによってソース金属によるステップカバレージ問題は回避される。一様なＮ型埋め込み層（ＮＢＬ）１８７がＮエピタキシャル層１８８及びＮ＋基板１８９中に示され、上面からＮＢＬまでの距離はＮ＋エピタキシャル層１８８を成長させた後イオン注入によってセットすることができることを示している。オーバーラップキャパシタンスを減少させ且つ薄いゲート酸化物が望まれる場合につねに生ずるようなフィールドプレート誘導ブレークダウン効果を避けるべく、厚い酸化層部分１９０がトレンチの底に形成されているが、デバイスのチャネル領域１９１と重なるトレンチ側壁には形成されていない。
【００７０】
この実施例に於いて、ゲートの寸法ＹＧは０．５μｍとして選択され、デバイスのソースボディ要素を形成するシリコンメサは０．５μｍの寸法ＹＳＢを有する。縞模様デザインであるため、デバイス構造はコーナーブロックを必要とせず（長寸のフィンガーの端部は例外かもしれないが）、それ故デバイスのＡ／Ｗ効率で不利になることがない。更にはＹＳＢ＝ＹＧである場合（このデザインの好適実施例に於けるように）は常に、正方形ジオメトリと縞模様ジオメトリのＡ／Ｗは同じであり、よって縞模様デザインの使用は抵抗に関しても不利となることがない。
【００７１】
ソース及びボディのコンタクト構造も、図１９Ａ−１９Ｆの平面図に示すように縞模様デザイン用に幾何学的に変えることができる。デザインは、Ｎ＋ソースの周縁長さを最大化するように（抵抗をできるだけ小さくする）、或いはボディ領域に対するＰ＋コンタクトを最大化するように（寄生バイポーラのターンオンを抑制し、スナップバックを防止し、デバイスの耐久性を高める）、若しくはこれら２つの間の妥協点に落ち着くように、選択することができる。図１９Ａでは、Ｎ＋ソース領域及びＰ＋ボディコンタクトの両方が連続する縞模様を形成しているが、ボディコンタクトを改善するべくＰ＋開口（Ｎ＋に於ける穴）の周期的な広幅化を伴っている。Ｎ＋領域の狭幅部分は、Ｎ＋領域を消滅させる危険を伴うことなくフォトリソグラフィアライメントによって実現することができるような小ささで形成することができる。例えば、Ｎ＋領域を０．２μｍ幅（各サイド）とし、Ｐ＋領域用に０．４μｍの穴を残すようにすることができる。製造可能な最小のメサ幅は従って１．３μｍのピッチに対して約０．８μｍであり（０．５μｍのトレンチゲートを仮定）、密度は５９Mcells/cm2（３８１Mcells/in2）及びＡ／Ｗは０．６５μｍである。このような「波形」デザインは、抵抗と丈夫さとの間の妥協の結果である。Ｐ＋領域よりもＮ＋ソース領域が広いような部分では、Ｐ＋領域は適切な抵抗接触を提供するくらいに狭くなってもよい。例えば、Ｎ＋領域が０．３μｍの幅であった場合、Ｐ＋領域は０．２μｍまで狭くなる。そのような場合、Ｎ＋注入後の高温処理の量を制限することでＰ＋領域へのＮ＋領域の横方向拡散を極力少なくしなければならない（急速熱アニール（rapid thermal anneal）が好適である）。
【００７２】
Ｐ＋のストラップが周期的にメサの幅を横断する図１９Ｂの“ストラップ付き波形”デザインでは、堅牢さをやや改善することができる。Ａ／Ｗは、縞模様に沿ったその使用の周期に比例して小さくなる。実際、最終的には垂直方向電導となるトレンチの長さ方向に沿った横方向の電流を通じた電導がＰ＋領域で生じる。
【００７３】
図１９Ｃの分割されたＮ＋ソースデザインでは、Ｎ＋コンタクト及びチャネル周囲長さが一層減少しており、堅牢さ強化のためにオン抵抗について妥協している。このデザインにおける最小の製造可能なメサ幅は好適には１．４μｍのピッチに対して約０．９μｍ（０．５μｍのトレンチゲートを仮定している）であり、密度は５１Mcells/cm2（３２９Mcells/in2）、Ａ／Ｗは０．７μｍである。しかしながら、Ｎ＋の各島それぞれに対して良好な質のコンタクトが要求されるため、このデザインのＮ＋コンタクトの抵抗は製造に於いて大きく変化し得る。
【００７４】
Ｎ＋コンタクトの抵抗について全く妥協しない別のデザインは、図１９Ｄの竹状または階段型構造であり、ここでは、Ｎ＋ソースはＰ＋ストラップがあるところ以外その長さに沿って接触がなされている。製造可能な最小のメサ幅はその構造により限定されない。０．５μｍ幅のメサによって、０．１μｍのピッチ（０．５μｍのトレンチゲートと仮定する）、１００Mcells/cm2（６４５cells/in2）のセル密度、及び０．５μｍのＡ／Ｗ（Ｐ＋ストラップの周期性によって直線的に増加）が得られる。そのようなデザインは将来、１Gcells/in2の密度（０．８μmピッチ）及び０．４μmのＡ／Ｗへと拡張可能（scaleable）であるべきである。図１９Ｅ及び１９Ｆのデザインに基づくウインドウ及びストラップ化されたウインドウは、各々、図１９Ａ及び１９Ｂの波形及びストラップ付き波形デザインと類似した幾何学的フィーチャーを有するが、より良好なＮ＋コンタクト抵抗及びより小さいＰ＋コンタクト領域（堅牢さは低下）を伴う。
【００７５】
上記において議論したジオメトリ及びデバイスフィーチャーを考慮すると、ＳＳＡトレンチDMOSFETの好適な実施例は表１に要約されるような構造及び電気的特性を示すことが期待される。
【００７６】
【表１】
2002543587.tif 000024
【００７７】
表１に示されるＥＳＤ保護は、ポリシリコン層に形成されるバック−トゥ−バック（back-to-back）ＰＮ接合ダイオードＤ１、Ｄ２の組合せ及びトレンチパワーDMOSのソース電極へのゲートの電気的なシャント（shunt）を必要とする。規定の電圧（通常、直列接続されたダイオードペア当たり６．５〜８Ｖ）未満では、ダイオードＤ１、Ｄ２はオープン回路を維持する（サブマイクロアンペアレンジの接合漏洩を除く）。ダイオード電圧より上では、それらはアバランシェブレークダウンを起こして導通状態となり、最大ゲート電圧を抑制（クランプ）する。図２０Ａに於ける単一のペアはＥＳＤパルスに対し幾分か保護機能を提供することができるが、尚、ゲート酸化物に対するある程度の過電圧ストレスは許容し得る。更には、単一ステージデザインでは定常状態におけるＤＣ過電圧ストレスに耐えることができない。
【００７８】
図２０Ｂの２ステージクランプでは、直列ゲート抵抗Ｒ１に対応して選択された値だけ第２のダイオードペアＤ３、Ｄ４へと流れる電流を制限することで、この問題が全体として回避される。このネットワークは、デバイスターミナルの電圧が外側ダイオードペアＤ３及びＤ４のブレークダウンを超過しない間、内側ダイオードペアＤ１及びＤ２がブレークダウンして酸化物を保護している限り、ゲート破壊電圧より大きなＤＣ過電圧状態に無期限に耐えることができる。実施例によっては、ダイオードペアＤ３及びＤ４のブロック電圧はダイオードペアＤ１及びＤ２のブロック電圧に等しくてもよい。
【００７９】
ポリダイオード構造が図２０Ｃにおいて２つの直列接続されたバック−トゥ−バックペア、D５、D６、D７、D８（即ち、ＮＰＮＰＮ）として示されている。ここでは、ソース注入からのN＋をN＋カソードとして用いている。また、ブレイクダウン値をセットするためアノードドーピングとして専用のP型注入がしばしば用いられる。ダイオードD５−D８は、酸化物もしくは誘電体層１９９の上に広がるポリシリコン層１９８内に形成される。ダイオードD５及びD８のカソードに対するコンタクトは、金属層１９７によって成される。６．５Vよりも低い電圧に耐えることができるゲート酸化物層を保護すべき場合、内側のアバランシェダイオードスタックは、並列接続された順方向バイアスダイオードのアレイによって置き換えなければならない（図２０D）。
【００８０】
図２１Aは、ドレイン抵抗のエピタキシャル要素を削除することで、より低いブレイクダウン電圧を有するデバイス（特にアバランシェブレイクダウン電圧が１２Ｖ以下）において改善されたオン−レジスタンスを達成するべくゲートトレンチの底部の厚い酸化層２１４とＮ埋め込み層ＮＢＬ２１２がオーバーラップしているＳＳＡトレンチＤＭＯＳＦＥＴ２１０を示している。Ｎ埋め込み層（ＮＢＬ）は、エピ層の成長の直後、すなわちトレンチの形成の前、もしくはトレンチの形成後、トレンチの再充填前に注入することができる。
【００８１】
図２１Ｂ及び図２１Ｃに於いて示されるように、トレンチの形成の後ＮＢＬが注入される場合、ＮＢＬは注入の間のシリコン上面の形状に従った形状を示す。その結果、ＮＢＬはトレンチ間のメサ領域よりもトレンチの下の領域においてより一層基板内へ広がることとなる。メサの下の領域に於いて、ＮＢＬはエピタキシャル層内へとトレンチに向かって広がり、トレンチ間のメサ領域とオーバーラップすらしている。図２１Ｃでは、ＮＢＬの形状はトレンチのそれに従い、トレンチの下部の厚い酸化層の間のメサの領域はドープされている。このような形状はトレンチ形成の中間段階のどこかでイオン注入によって形成することができ、例えば厚い底部酸化物被着の後、ゲートポリシリコンによるトレンチの再充填の前や、或いはポリシリコンの再充填及びエッジバックの後、第２のポリシリコン層の被着の前に行うことができる。
【００８２】
ＳＳＡトレンチＤＭＯＳＦＥＴの製造は、図２２のフローチャートにその概要が示されている。含まれる主要なブロックは以下に関連する：
・ドレインの形成
・ＳＳＡトレンチの形成
・ゲートの形成
・ボディの形成
・ゲートバス／ポリシリコンダイオードの形成
・ＳＳＡソース／メサの形成
・ＳＳＡコンタクトの形成
・Ｐ＋ボディコンタクトの形成（オプション）
・金属コンタクトの形成
図２２のフローチャートは、各構造的要素を形成するために用いられる過程を一連のラベル付けされた長方形として詳しく示している。角が切り取られた長方形に示されている過程はオプションとして行い得るものであり、特定の実施例においてある構造的な機構が必要とされない場合には省略しても良い。矢印による複数の経路は、オプションとして実行されるプロセスのフローを示す。尚、説明するフローは類似の構造要素を生成する他のシーケンスを排除するものではなく、限定的に介されるべきではない。
【００８３】
このプロセスシーケンスで生成されるＳＳＡトレンチＭＯＳＦＥＴの断面図が図２３に示される。示されたデバイスはＮチャネルＳＳＡトレンチＤＭＯＳであるが、Ｎ型ドーパントをＰ型に置き換えＰ型ドーパントをＮ型に置き換えることでＳＳＡ  Ｐチャネルデバイスを形成することも可能である。好適な実施例ではこのプロセスは低熱収支（budget）製造シーケンスであるので、Ｐチャネルデバイスを生成するために拡散サイクルを大幅に変更する必要はない。
【００８４】
図２３は、アクティブセルアレイ２６０、ゲートバス領域２７０、ポリシリコンダイオード領域２８０、及びエッジ終端領域２９０を含むデバイス２５０の重要な特徴を表している。この図は、様々な領域間の空間的関係はデバイスレイアウトに基づいて変化し得るし、またデバイスはどの断面線が選択されるかによって様々な組み合わせで現れ得るという意味で、説明のための模式的なものである。図２３の目的は、そのようなデバイスの製造について説明するために、単一の図面に様々な領域を図示することである。
【００８５】
アクティブセルアレイ２６０に於いて、複数のトレンチゲートセグメント２６２が、埋め込みポリシリコンゲート２６４を含むアレイまたはグリッドを形成している。ポリシリコンゲート２６４は、チャネル領域２６３に隣接した側壁上に薄い酸化層部分２６６を備え、ポリシリコンゲート２６４の上にはより厚い酸化層部分２６８が設けられている（ゲートとその上に位置するソース金属層２６９を電気的に隔離するため）。また、好適実施例に於いては厚いゲート酸化物層部分２６１がトレンチの底に配置される。埋設されたポリシリコンゲート２６４は、ＰＢとラベル付けされたボディ領域の底部よりも下まで、エピタキシャルドレイン物質２６７へ向かって延在している。エピタキシャルドレイン物質２６７は、均一にドープされていても、或いはトレンチ近辺が最も低濃度にドープされるように濃度が徐々にまたはステップ状に変化していてもよい。或いは、図示されているように、注入により形成された埋め込み層２６５を含んでいてもよい。埋め込み層２６５は、その中央部分（Ｘ方向に沿うように垂直な向き）が、エピタキシャル層２６７とＮ＋基板３００の間の境界の近くに配置されないのでインプラント層と同定することができる。
【００８６】
Ｎ＋ソース領域３０２は、トレンチセグメント間に形成されたメサに渡って広がり、トレンチ毎に、バリア金属サンドイッチ３０３（Ｔｉ／ＴｉＮまたはＷなど）と接触している。バリア金属は、高温でシリコンメサと反応してシリサイドを形成することもできる。バリア金属は厚いソース金属層２６９で覆われており、ソース金属層は、好適には、純アルミ（Ａｌ）、１％の銅を含むアルミニウム（ＡｌＣｕ）、１％の銅及び１％のシリコンを含むアルミニウム（ＡｌＣｕＳｉ）、或いは純粋な銅とすることができる。ボディコンタクトは、図１９Ａ−１９Ｆの構造に基づき、ストライプに沿ってアレイ全体またはアレイのエッジのいずれかにＮ＋が配置されない浅いＰ＋ドープ領域を周期的に設けることによって実現される。
【００８７】
ゲートバス領域２７０は、トレンチ２７１に埋め込まれ且つ金属層２７３を備えた上面へと延在する高濃度にドープされたポリシリコン部分を備えたゲート２７２を有し、ゲートバスまたはゲート結合パッドエリアとして機能し得る。トレンチの外のポリシリコン層２７８は窒化物層２７４の上に位置し、窒化物層２７４の下には薄い酸化層２７５が設けられている。ポリシリコンはそのエッジに於いて酸化され、構造全体は上に位置する別の窒化物層２７６、２９５で封止されている。
【００８８】
ポリシリコンダイオード領域２８０は、ダイオード領域２８０にあるポリシリコン層２７８の一部が、ＰＡアノード注入によって適度にドープされ且つＮ＋ソース注入で選択的にカウンタードープされて一連のダイオード２８８を生成するようにされているのを除いて、ゲートバスと同じ構造を含んでいる。ゲートバスもしくはポリシリコンダイオード構造において表面に沿って横方向に延在するポリシリコン（例えば２７８層）は、終端領域２９０を除いて、その下にＰＢボディ接合を有する。ポリシリコンゲート２７２及びポリシリコン層２７８は、コンタクトウィンドウに限定されたＴｉ／ＴｉＮバリア金属２８１が間に介在するようにして、金属層２６９及び２７３によって接触されている。アクティブアレイ２６０とは異なり、ポリシリコン層２７８に接触するためのコンタクトウィンドウ２８１の開口は、封止用窒化物層２７６及び薄いポリシリコン酸化物２８３を貫通するようエッチングを行うコンタクトマスクによって定められる。一連のポリシリコンダイオード２８８は、一般に、一端においてソース金属層２６９に、他端においてポリシリコンゲート２７２に電気的に接続される。ポリシリコンゲート２７２及びポリシリコン層２７８のＮ＋部分は、金属層（図示せず）によって若しくはトレンチに埋設されたＮ＋ポリシリコンを介して、例えばアクティブ領域２６０のゲート２６４のような他のポリシリコンゲート領域に接続される。
【００８９】
外側の終端領域２９０は、窒化物層２７４及び酸化物サンドイッチ２７５の上に位置し、ｐ−ボディ２９２を越えて延在するポリシリコンフィールドプレート２９１（ポリシリコン層２７８の一部及びポリシリコン電極２９３の延長部）を含む。ポリシリコン電極２９３／フィールドプレート２９１は、ゲートもしくはソース電位のいずれかにバイアスされる。ポリシリコン電極２９３／フィールドプレート２９１に対するコンタクトは、ソース金属層２６９を通じて設けられる。もし、ソース金属層２６９がポリシリコン電極２９３／フィールドプレート２９１から分離されている場合には、代わりに、ストラップ状の金属層２７３を介してポリシリコン電極２９３／フィールドプレート２９１をゲート電極２７２に電気的に短絡することもできる。デバイスがオフ状態にバイアスされるとき、パワーＭＯＳＦＥＴのゲート及びソースは通常互いに短絡されているので、ゲート２７２及びフィールドプレート２９１の動作は同じである。オン状態に於いてソース電位より上にゲートをバイアスすることは、フィールドプレートの動作を大きく変えない。従って、フィールドプレートは全てのゲートバイアス状態に於いて終端のタスクを実行し得る。
【００９０】
ドレイン電位にバイアスされる第２のポリシリコン電極２９４及び第２のフィールドプレート２９９はデバイスの外側エッジを取り囲むとともに、ボディ接合に向かって横に広がり、ソースフィールドプレート２９１との間に横方向ギャップを形成するように広がりが止まっている。ギャップは窒化物２９５によって充填される。また窒化物２９５はポリシリコンフィールドプレート２９１及び２９９をシール及び封止し、薄い酸化物サンドイッチ２７５を保護する。外側ポリシリコン電極２９４及びフィールドプレート２９９は、金属２６９を介してデバイスの外側エッジに短絡され、ダイエッジにおいてＮ＋コンタクト２９７によってエピタキシャル層２６７の一部に接続されている。即ち、ドレイン電位に接続されている。代わりに、第２のフィールドプレート２９９がチップの外部エッジに向かって、スクライブ（scribe）ライン領域へと延在し、そこでチップを切断するのに用いられるソーがフィールドプレート２９９を切断し、それによってそれをドレインに短絡させるようにしてもよい。
【００９１】
アクティブデバイス領域にドーパントを導入するために製造シーケンスは数多く存在するが、本発明の主たる構造的特徴は窒化物層２７４によって定められるような、そのＳＳＡ（スーパー自己整列）にある。プロセスの流れは図２４Ａ−２４Ｑに定められる。
【００９２】
ドレインの形成
図２４Ａに示すように、プロセスはＮ＋基板３００によって開始され、エピタキシャル（ＥＰＩ）層２６７が既知の方法でその上に成長させられる。図２４Ｂに示されるように、応力緩和酸化層２７５が形成され、ブランケット埋め込み層２６５が注入される。これらのステップはアクティブアレイ領域２６０、ゲートバス領域２７０、ポリシリコンダイオード領域２８０、及びエッジ終端領域２９０に対して同じである。ＮＢＬ注入のエネルギーは、デバイスのＢＶＤＳＳをプログラムするべく調整することができる。表２は典型的なプロセスのパラメータを示す。記号Ｂ＋、Ｐ＋、及びＰ＋＋は、各々一価にイオン化されたボロン、一価にイオン化されたリン、及び二価にイオン化されたリンを表す。
【００９３】
【表２】
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【００９４】
トレンチの形成
ゲートトレンチの構成は、窒化物層２７４のハードマスクまたはエッチング工程に耐久し得るその他の誘電体を用いたトレンチのエッチング、若しくはフォトマスク定義を含む。窒化物層２７４は化学蒸着（ＣＶＤ）を用いて被膜され、その浸食の防止を助けるために薄い酸化層でキャップ(cap)される。窒化物層２７４若しくはその他の誘電体は、後のプロセス中、酸化物に対し良好なドライエッチング選択性を有する。図２４Ｃは窒化物層２７４の被着を表す。酸化物と比較しそのような選択性を示す他のあらゆる誘電体を用いることもできる。
【００９５】
図２４Ｄは、アクティブなアレイ領域２６０に於けるトレンチセグメント２６２を形成するべく、細かなライン及びスペースを備えたトレンチマスキングステップを表す。フォトレジスト層３２０が窒化物層２７４上に被着され、既知のフォトレジストプロセスを用いてパターン化される（マスク１）。ゲートバス領域（図示せず）に於いてはバス当たり唯一１つ若しくは２つのトレンチがエッチングのために開かれ、末端領域２９０に於いて２つのトレンチが開かれ、ポリシリコンダイオード領域２８０に於いてトレンチは開かれない。トレンチのエッチングは、図２４Ｅに於いて示されるようにＲＩＥエッチャー（ポリシリコンのエッチングに一般的に用いられるものと同様の装置）を用いて行われる。窒化物若しくは酸化窒化物スタックがマスクとして機能するが、フォトレジスト層３２０はシリコントレンチエッチングの間、残したままでもよい。平均温度より高い温度によるフォトレジストの高度の焼付けにより（１０−２０℃従来の焼付けと比較して高い）、フォトレジストの架橋結合を促進することでフォトレジストをより硬くしてもよい。紫外線（ＵＶ）への暴露は同様の効果を有する。そのため、フォトレジストの急峻なプロフィールが、エッチングの間維持され得る。具体的には、それらのステップは、シリコントレンチエッチングの間窒化物の浸食を減少できる。その後フォトレジストは取り除かれる。典型的なプロセスのパラメータが、表３に示されている。
【００９６】
【表３】
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【００９７】
ゲートの形成
トレンチがエッチングされた後、トレンチは酸化され犠牲酸化層がダメージ除去を目的としてエッチングされる（図示せず）。図２４Ｆに示されるように、その時、トレンチはゲート酸化物層２６６を形成するべく酸化される。好適な実施例に於いて、薄い酸化層２６１は最終的な側壁ゲート酸化層２６６が成長するより前に、トレンチの底面に形成される。厚い底面酸化プロセスの一例は、図２５に関して以下で述べられる。図２４Ｆを再び参照し、第一のポリシリコン層３２２がその時被膜され、好ましく、低い抵抗値を有するようにin situで同時にドープされ、それは好ましくはＮ−チャネルデバイスにはリンで、またＰ−チャネルデバイスには硼素で行われる。その代わりに、ポリシリコン層３２２がドープされず被膜されてもよく、またそれに１×１０１５から７×１０１５の量、６０〜１００ＫｅＶのエネルギーでリンを注入し、その時１０分から２時間に渡り９００℃〜１１００℃の温度でアニールすることができる。
【００９８】
図２４Ｇに示すように、最初のポリシリコン層３２２はその時トレンチへとエッチバックされ、若しくは少なくとも窒化物層２７４の表面下にエッチバックされる。ポリシリコン層３２２は、このステップに於いて、完全にポリシリコンダイオード領域２８０より取り除かれる。図２４Ｆ及び２４Ｇに示されたステップの、プロセスのパラメータは表４に示される。
【００９９】
【表４】
2002543587.tif 000027
【０１００】
厚い底面酸化物プロセスが採用された、または酸化物ハードマスクがトレンチのエッチングに先立って採用された場合では、酸化物層がポリシリコンのエッチバックの後、窒化物層２７４の上部に残っていてもよい（図２４Ｇには示されていない）。この酸化物は、好適には後続のイオン注入に先立って、このステップで取り除かれる。酸化物エッチング間、ゲート酸化物をエッチングしないように、若しくはゲート酸化物にダメージを与えないような保護が図られ得る。
【０１０１】
ボディの形成
図２４Ｈに於いて示されるように、ボディ領域ＰＢは窒化物層２７４を介して次に導入される。硼素は小さなイオンであるので、それは好適なＰ型ドーパントである。硼素は、容易に窒化物層２７４に貫通するので、エピタキシャル層２６７に深く注入し、長いドライブイン拡散を必要とせずに単独でのイオン注入よりボディドーピングプロファイルを形成することができる。最終的なプロファイルがイオン注入された場合は、末端領域２９０への注入をブロックするために必要とされるフォトレジスト層３２４は、通常、ＭｅＶレベルの注入をブロックするべく１〜３μｍを超えるように、十分に厚くしなければならない。８×１０１２ｃｍ−２から８×１０１３ｃｍ−２の量、８００ｋｅＶから３ＭｅＶの幅の硼素注入物が推奨される。ブロックを必要とするのは末端領域のみであることから、フォトレジスト層３２４のフィーチャーのサイズは問題ではない。その上、ボディ注入はサイクルに於いて後に導入されてもよいが、しかしこのステージに於ける注入は結果的にボディ−ドレイン接合が規則的であるという利点を有しており、あらゆる局所的に制限した接合ブレークダウン問題を避ける。
【０１０２】
従来の拡散型に於けるボディ注入は、１×１０１３〜１×１０１４ｃｍ−２の幅の量、６０〜１００ｋｅＶのエネルギーであった。この浅い注入はその時６〜１５時間に渡る１０５０℃〜１１５０℃のドライブイン拡散を伴い、典型的には１．７μｍの接合深さとなる。典型的なプロセスのパラメータの更なる情報が表５に与えられる。
【０１０３】
【表５】
2002543587.tif 000028
【０１０４】
或いは、ボディ領域を形成するべく“連鎖注入”技術が用いられてもよい。例えば連続する“連鎖”硼素注入、が７×１０１２ｃｍ−２の量で、各々１ＭｅＶ、７００ｋｅＶ、５２５ｋｅＶ、３７５ｋｅＶ、２２５ｋｅＶ、及び１２５ｋｅＶ、のエネルギーで実行されてもよい。異なる実施例に於いて異なった量及びエネルギーが用いられてもよく、更に１つより多い量が１つのデバイスに於いて用いられることもできる。このプロセスは、図２６Ｂで示されている通常型のドーパントプロファイルを生成する。（ここで、４つの“連鎖”注入が示されている。）そしてそれが、図２６Ａに示されている単一の注入ボディの従来のドーパントプロフィールと比較され得る。連鎖注入法は、所与のしきい値電圧値について、より高い総合的ボディ電荷を有し、より均一なボディドーピング濃度及び（ボディ−ドレイン接合に於いて）より急勾配な濃度グラジエントを提供し、それによって、パンチスルーブレークダウン（punchthrough breakdown）に対するデバイスの耐性を向上させる。この技術はまた、ソース−ボディ接合の深さが、従来方式の拡散ボディプロセスで形成されたDMOSデバイス中で行われるように、デバイスのしきい値電圧に影響を与えるということがないという利点を有している。ボディ−ドレイン接合は、従来方式の拡散ボディMOSFETと同様の深さで目標とされてもよい。最大注入エネルギーが、窒化物を貫通させ、また所望の深さで接合を設けるべく選択される。ポリシリコン層３２２が、上述されたエッチバック過程に於けるメサを超えて取り除かれたので、メサ領域に向かう注入は厚い第一ポリシリコン層３２２を貫通する必要がない。
【０１０５】
ゲートバス／ダイオード形成
ゲートバス及びポリシリコンダイオードは、図２４Iに於いて示されるように全てのデバイスエリアにかけて被着された第２の被着ポリシリコン層２７８に於いて形成され、ポリシリコン層３２２の露出残存部分と接触する。ポリシリコン層２７８は、例えばダイオード注入もしくはソース注入のような連続する注入物によって容易にカウンタードープされ得るべく、ドープされないかもしくは軽くドープされて被膜される。界面の酸化物は、ポリシリコン層３２２及び２７８の間には存在し得ない。ポリシリコン層２７８は、ポリシリコンダイオード中のＰＮ接合のアノードを形成するべくホウ素でブランケット注入される。
【０１０６】
図２４Ｊに於いて示されるように、追加的な薄い酸化層３２８がその時ポリシリコン層２７８の上面に形成され、窒化物層３３０が化学蒸着によって被膜され「ポリマスク」でパターン化される（図示せず）。パターン化された窒化物は、ポリシリコンに対するコンタクトを可能にするように、ポリシリコンがトレンチから、表面のどの部分に現れるかを決定するマスクフィーチャーであることから、“ポリマスク”と呼ばれる。ポリシリコン層２７８が、どこでドレイン及びダイオード領域中のゲートバス及びフィールドプレートを画定するべく、フィールド酸化物上に位置するのかを決定するのもポリマスクである。ポリマスクが透明（正のフォトレジストを仮定）である場合、窒化物層３３０それゆえにポリシリコン層２７８がエッチバックにあてられ、それによってポリシリコンが表面より取り除かれても良く、トレンチにエッチバックされても良い（すなわち埋め込まれる）。結果として、窒化物層３３０は活動化アレイ領域２６０において取り除かれ、しかしゲートバス領域２７０及びポリシリコンダイオード領域２８０を保護したままとなる。末端領域２９０に於ける２つの領域は、窒化物層３３０、ソースフィールドプレート２９１のための１つ、またドレインフィールドプレート２９９のための他方によって保護されたままとなる。窒化物層３３０は２つの役割を提供する。第１にポリシリコン層２７８がエッチバックされない場所を定め、第２としてポリシリコンバス２７８、ソース及びドレインフィールドプレート２９１、２９９、及びポリシリコンダイオード領域２８０の連続的な酸化を防ぐ。
【０１０７】
図２４Ｋに於いて示されるように、ポリシリコン層２７８は窒化物層２７４の底部を備えたレベルまで、露出領域においてエッチバックされる。窒化物層２７４は、活動化アレイ領域２６０に於ける全てのシリコンメサの上方及び末端領域２９０の中央部で露出する。図２４Ｉ−２４Ｋに於いて示されるステップのための、典型的なプロセスのパラメータが表６に於いて与えられる。
【０１０８】
【表６】
2002543587.tif 000029
【０１０９】
ソース／メサ形成
図２４Ｌに於いて示されるように、トレンチセグメント２６２に於けるポリシリコン層２７８の露出表面は、活動化アレイ中の酸化層２６８を形成するべく酸化される。ゲートバス領域２７０及び末端領域２９０に於けるポリシリコン層２７８の側面エッジは、すなわち窒化物層３３０によって外衣されていない露出エリアであるが、また酸化される。活動化アレイ２６０中のメサは、窒化物層２７４による酸化より保護され、またゲートバス２７０に於けるポリシリコン層２７８、ポリシリコンダイオード領域２８０、及び末端領域２９０は窒化物層３３０による酸化から保護される。
【０１１０】
次に、図２４Ｍに於いて示されるように、窒化物層２７４が、プロセスの初期より、シリコンメサの上部で薄い酸化物層２７５を露出している活動化アレイ領域２６０より初めて除去される。窒化物層３３０はまた取り除かれ、ポリシリコンゲートバスの上部表面、ポリシリコンダイオード、及びポリシリコン層２７８の被膜の後成長した薄いポリシリコン酸化物３２８によってのみ覆われるフィールドプレート２９１及び２９９が残る。ポリシリコン層２７８はＰ型の不純物（図示せず）のブランケットアノード注入でドープされ、そしてポリシリコン層は、層２７８がin-situでドープされたポリシリコン層３２２と接触している部分を除きＰ型となり、或る程度の外方拡散が層２７８に向かって起こり得る。これら領域に於いて、高度にドープされたＮ＋ポリシリコン層３２２の上方拡散が、ポリシリコン層２７８の上に重合されたドープされていない部分に対して、アノード注入によるＰ型ドーパント濃度よりも高い濃度までＮ型不純物でドープすることとなる。例えば、末端領域２９０に於いて、トレンチの直接的な上方にあるポリシリコン層２７８の一部がＮ＋ドーパントの集中を表し、それに対してフィールドプレート２９１及び２９９に於けるポリシリコン層２７８の一部は、Ｎ＋ソース注入（下にて記述）までＰ型として残り得る。
【０１１１】
フォトレジスト層３３２がその時用いられ、活動化アレイ領域２６０及びポリシリコンダイオード領域２８０のダイオードのカソードに於いて、Ｎ＋ソース領域３０２を定める。フォトレジスト層３３２はまた、ゲートバス領域２７０及び末端領域２９０に於いて窒化物層２７４中でギャップを満たす。図２４Ｎに示されるように、ゲートバス、ポリシリコンフィールドプレート２９１及び２９９、及びポリダイオードのカソードを含む全体構造はヒ素を注入される。フォトレジスト層３３２はその時取り除かれる。図２４Ｌ−２４Ｎに於いて示されるステップのための典型的なプロセスパラメータは表７に示されている。
【０１１２】
【表７】
2002543587.tif 000030
【０１１３】
ＳＳＡコンタクトの形成
ポリシリコンバス、ポリシリコンダイオード、及びポリシリコンフィールドプレート２９１及び２９９上の酸化物層３２８が薄いので、パシベーション窒化物層２７６はその時図２４Ｏに示されるように化学蒸着を用いて被膜される。このことは、窒化物層２７６を解放し、また電気的に接触されるべき領域でポリシリコン層２７８（薄い酸化層３２８によってのみ外衣される）を露出させるコンタクトマスク（図示せず）によって追従される。活動化アレイ領域２６０に於いて、窒化物層２７６は完全に取り除かれる。浅いホウ素注入は次にブランケット注入、好適には低エネルギー及び低濃度のＢＦ２を用いて導入され、Ｎ＋領域をカウンタードープしない。窒化物層２７６はまた、末端領域２９０に於いてフィールドプレート２９１及び２９９の間の領域を保護する。代わりに、ホウ素注入がフォトレジスト層として定められたフォトマスクを介して働いても良く、ボディコンタクトが形成される領域に限定されても良い（以下に述べる）。コンタクトは、ポリシリコンダイオードカソードに対してまたゲートバスに対して作られる。それらが窒化物層２７６の残存部分によって定められていないので、このステップはそれらの選択的なコンタクトのためにエリアを開放するコンタクトマスクによって達成される。コンタクトマスクが活動化アレイをカバーする場合、酸化物３２８はコンタクトウィンドウ内に於いてエッチングされ、次に活動化エリア内の窒化物の下部に残存する残留酸化物を取り除くべく、マスクが取り除かれ、ディップ（dip）が続いても良い。フォトマスクがポリシリコンダイオード領域２８０、エッジ末端領域２９０、活動化アレイ空間２６０に於いて開放フィーチャーを有する場合、トレンチ上で酸化物層のオーバーエッチングを引き起こさないように保護がとらえても良く、短絡を引き起こす。
【０１１４】
活動化コンタクト領域に於いて露出する薄い酸化物層３２８は、次にトレンチ中に埋設されたポリシリコンゲートの上部で酸化物層２６８を過度にエッチングすることなくディップオフ（dip off）される。図２４Ｐ及び図２４Ｑに於いて示されるように、バリア金属３０３がその時、活動化アレイ領域２６０に於けるメサのシリコン表面及びポリシリコン層２７８が露出される領域に於いて用いられる。図２４Ｏ−２４Ｑに於いて示されるプロセスのための典型的なパラメータが、表８に於いて示されている。
【０１１５】
【表８】
2002543587.tif 000031
【０１１６】
Ｐ＋ボディコンタクトの形成
これは、Ｐ＋注入領域が、（図２４Ｏに於いて示されるように）全てのコンタクトに設けられのではなく、マスクによって選択されることを特徴とする追加的なプロセスである（図示せず）。このことは、より高いドーズ量の注入を可能する。マスクは、Ｐ＋ドーパントが、ボディが接触されるエリア以外のトレンチの側壁に沿ったチャネル領域に入り込むのを阻止するはずである。表９はこのオプショナルなステップのための複数のプロセスの変数を表す。
【０１１７】
【表９】
2002543587.tif 000032
【０１１８】
上部金属の形成
金属層２６９のデポジション及びパターン化が、製造を完了する。窒化物層２７６が末端及びポリシリコンゲートバスを被膜保護するので、パシベーションマスクは必要とされない。金属層２６９のためのプロセス変数が表１０に示されている。
【０１１９】
【表１０】
2002543587.tif 000033
【０１２０】
図２５Ａ−２５Ｃは、トレンチの底面上の厚い酸化層を形成するための１つの方法の過程を表している（図２４Ｆ参照）。トレンチ２６２がエッチングされた後、図２４Ｅに示されるように、エッチングプロセスに起因するシリコンに対するダメージを修復するべく、犠牲ゲート酸化物層３５２が熱プロセスによってトレンチの底面及び側壁上に形成される。酸化物層３５２はその時取り除かれる。酸化物は、その時、図２５Ａに示されているようにトレンチ２６２を満たし窒化物層２７４を越える部分まで化学蒸着によって垂直方向に被膜される。結果として酸化物層３５０が出来る。酸化物層３５０は、次に図２５Ｂに示されるように、それら残存物全てが、トレンチ２６２の底部に於ける厚い酸化物層２６１を成すまでエッチングバック（etch back）される。薄い酸化物層２６６はその時熱プロセスによってトレンチ２６２の側壁に於いて成長する。表４に示されるように、ゲート酸化物層２６６は典型的には７０から７００Åの薄さである。
【０１２１】
本発明のその他の側面によると、例えば図８Ｂ及び図８Ｃに於いて示されるような金属ステップカバレージ問題を導き出すような狭いメサを備えたコンタクトマスクの組み合わせに関連する諸問題は、複数の追加的技術の１つを用いて克服され得る。これらの技術は、図１２Ａに於いて示される構造が製造できるようにするが、「大きな」コンタクトの横方向のサイズは、図１３に於ける領域II中のデバイスもしくは、本明細書中に記載されたＳＳＡ技術に関連して、領域Iに於けるデバイスを提供するように、縮小される。
【０１２２】
図２７Ａは、酸化物層４００がコンタクトの幅δＮ＋よりも厚い幅を有しているにもかかわらず、メサを備えたコンタクトがミクロン以下の厚さを有することを特徴とするトレンチＭＯＦＳＥＴを表している。この構造は、高圧で、通常は数回の大気圧（例えば１．２−４気圧）で、金属層（例えばアルミニウム）の被着を実行することによって製造され得る。高い圧力は、コンタクトウィンドウへと、金属イオン（典型的にはアルミニウムもしくは銅）を押し込むのを助け、それによって図８Ｂ及び８Ｃに於いて示されるようにノッチ及びボイドを生じる確認（confirmal）被着特性を避ける。例えば、アルミニウム−銅−シリコンの被着は、大気圧よりも高い圧力ではあるが、通常の使用と同一な条件で働いても良く、改善されたステップカバレージを生じる。例えば、２気圧で２５０℃のウエハ温度に於いて、ステップカバレージが大気圧の場合と比較して良好である。
【０１２３】
図２７Ｂに於いて示されるように、厚い金属層４０２の高圧デポジションに、バリア層４０４の形成を組み合わせても良い。Ｔｉ及びＴｉＮのサンドイッチのようなバリアが用いられる場合、被着は例えば４００℃を超える金属（例えばアルミニウム）の溶解温度に接近した高い温度で行っても良く、それでも、ゲート酸化物層の質を損なうような結晶欠陥や、Ｎ＋ソース領域（即ちＰ−ボディ）を、ゲート電極に短絡させ得るような金属“スパイク”を発生する原因となるように、層４０２に於ける金属が、バリア金属と合金を作り或いは、焼結するようことがない。温度が充分に高い（例えば４００から４５０℃）場合、被着は大気圧で行い得る。被着は、スパッタリング、蒸着、化学蒸着、（ＣＶＤ）もしくはプラズマエッチング化学蒸着（ＰＥＣＶＤ）によって働き得る。
【０１２４】
図２７Ｃ及び図２７Ｄに於いて示されるように、コンタクトウィンドウはタングスタンもしくは銅のようなその他の物質で満たされても良く、その時、金属層４０８の上部とバリア金属４０４とを相互接続させるプラグ４０６を形成するべく既知の方法を用いて平面化される。図２７Ｃに於いて示されるデバイスは、コンタクトマスクを含むプロセスの流れを用いて形成される。酸化層４００は被着され、マスクされ、コンタクト開口を形成するためにエッチングされる。点線は酸化されたゲートポリシリコンより生じる酸化物と被膜された酸化層４００との間の境界を表す。
【０１２５】
図２７Ｄに於いて示されているデバイスは本発明のＳＳＡプロセスを用いて形成される。Borophosphosilicateガラス（ＢＳＰＳ）のようなガラスの層４１２が、ＳＳＡ構造上を流され、ガラス層４１２中のコンタクト開口４１４を画定するべくコンタクトマスクが、開口には、プラグ４０６を形成する金属が満たされる。ガラス層４１２は、ポリシリコンの埋設されたゲートの酸化表面上部に被着される。即ち上部酸化物である。層４１３は、ＳＳＡプロセスに於いて用いられる窒化物層より残る窒化物である。ＳＳＡフローに於けるコンタクトマスク及び介在ガラスの使用の理由は、主として、ソース金属及び埋設されたトレンチゲートの上部間の結合キャパシタンスを減少させることである。
【０１２６】
図２８Ａ−２８Ｄは本発明のこの側面によるデバイスの形成のためのプロセスの順序を表している。図２８Ａに於いて、ＳＳＡプロセスが完了した後トレンチMOSFETがガラス層４２０によってコートされ、それは例えばborophosphosilicateガラス（ＢＰＳＧ）であってもよく、相対的に平坦な上部表面を有する。図２８Ｂに示すように、デバイスはその時コンタクト開口４２２を形成するべくマスクされエッチングされ、また追加的なバリア金属層４２４がＮ＋ソース領域の表面上で被着される。図２８Ｃに示すようにタングステンのような金属の層４２８がコンタクト開口４２２を満たすのに用いられ、層４２８がガラス層４２０の表面上のレベルまで広がる。タングステン層４２８のためのデザインの規則は、図９Ｂ及び９Ｃに於いて示される、トレンチの充填に用いられるポリシリコンのそれと類似する。次に図２８Ｄに示されるように、タングステンの層４２８が、化学−機械的研磨法を用いてエッチングバック或いは平坦に研磨され、また金属層４３０により層４２８を被覆する。タングステン層４２８は、金属層４３０がガラス層４２０によって形成されたステップ上に広がらなくても良いように、平坦な表面を提供する。
【０１２７】
以上図示された実施例を説明したが、本発明はこれに限定するものではなく、本発明の原理に従った別の実施例も、本技術分野に於ける当業者であるならば容易に理解できよう。
【図面の簡単な説明】
【０１２８】
【図１】
従来のバーティカルトレンチＤＭＯＳＦＥＴの断面図を例示している。
【図２】
従来のバーティカルトレンチＤＭＯＳＦＥＴの断面図を例示したものであり、デバイスの抵抗要素を示している。
【図３Ａ】
バーティカルトレンチＤＭＯＳＦＥＴの断面図を例示したものであり、エピタキシャルドレインの徐々に広がる導電部による抵抗（spreading resistance）を改善するの上でのセル密度の寄与を示している。
【図３Ｂ】
バーティカルトレンチＤＭＯＳＦＥＴの断面図を例示したものであり、エピタキシャルドレインの徐々に広がる導電部による抵抗（spreading resistance）を改善するの上でのセル密度の寄与を示している。
【図４Ａ】
様々なトレンチＤＭＯＳ構造の平面及び断面図を例示している。本図はストライプ構造を示している。
【図４Ｂ】
様々なトレンチＤＭＯＳ構造の平面及び断面図を例示している。本図は正方形セル構造を示している。
【図４Ｃ】
様々なトレンチＤＭＯＳ構造の平面及び断面図を例示している。本図は正方形のコーナーブロックを伴う正方形セル構造を示している。
【図４Ｄ】
様々なトレンチＤＭＯＳ構造の平面及び断面図を例示している。本図は六角形セル構造を示している。
【図５Ａ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図はトレンチへのコンタクトのデザインルールを示している。
【図５Ｂ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図はソースへのコンタクトのデザインルールを示している。
【図５Ｃ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図はボディへのＰ＋コンタクトを示している。
【図５Ｄ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図はゲート・ソース間短絡の例を示している。
【図５Ｅ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図は接触がなされていない又は接触が不十分なソースの例を示している。
【図５Ｆ】
従来のトレンチＤＭＯＳＦＥＴのメサに対するデザインルールを例示している。本図は接触がなされていないボディの例を示している。
【図６】
コンタクトマスクの特徴を備え且つＮ＋ソースが隣り合うトレンチの間のメサ全体に渡って延在する従来のストライプ型トレンチＤＭＯＳＦＥＴの断面図を例示している。
【図７Ａ】
コンタクトマスクを備えた“階段状（ladder）”ソーストレンチＤＭＯＳの断面図である。
【図７Ｂ】
コンタクトマスクを備えた“階段状（ladder）”ソーストレンチＤＭＯＳの平面図である。
【図７Ｃ】
コンタクトマスクを備えた“階段状（ladder）”ソーストレンチＤＭＯＳの斜視図である。
【図８Ａ】
従来のトレンチＤＭＯＳＦＥＴの断面図であり、同形の（conformal）薄い金属層によるステップカバーレッジ問題（step coverage problem）を示している。
【図８Ｂ】
従来のトレンチＤＭＯＳＦＥＴの断面図であり、厚い金属層によるステップカバーレッジ問題を示している。
【図８Ｃ】
厚い金属層における鍵穴問題を図示している。
【図９Ａ】
従来のトレンチＤＭＯＳＦＥＴにおけるポリシリコンゲートバスを覆う金属層のステップカバーレッジ問題を示す断面図である。
【図９Ｂ】
従来のトレンチＤＭＯＳＦＥＴにおけるゲートトレンチの交差を示す平面図である。
【図９Ｃ】
トレンチＤＭＯＳＦＥＴにおける補充ポリシリコンの最小厚さを示している。
【図１０Ａ】
等価なバーティカルＭＯＳＦＥＴセル密度をメサの幅の関数として示したグラフである。
【図１０Ｂ】
等価なバーティカルＭＯＳＦＥＴセル密度をセルピッチの関数として示したグラフである。
【図１１Ａ】
トレンチ−ゲート型ＭＯＳＦＥＴにおけるスーパー自己整列（ＳＳＡ）ソースコンタクトを形成するプロセスシーケンスの過程を示す断面図である。
【図１１Ｂ】
トレンチ−ゲート型ＭＯＳＦＥＴにおけるスーパー自己整列（ＳＳＡ）ソースコンタクトを形成するプロセスシーケンスの過程を示す断面図である。
【図１１Ｃ】
トレンチ−ゲート型ＭＯＳＦＥＴにおけるスーパー自己整列（ＳＳＡ）ソースコンタクトを形成するプロセスシーケンスの過程を示す断面図である。
【図１１Ｄ】
トレンチ−ゲート型ＭＯＳＦＥＴにおけるスーパー自己整列（ＳＳＡ）ソースコンタクトを形成するプロセスシーケンスの過程を示す断面図である。
【図１１Ｅ】
トレンチ−ゲート型ＭＯＳＦＥＴにおけるスーパー自己整列（ＳＳＡ）ソースコンタクトを形成するプロセスシーケンスの過程を示す断面図である。
【図１２Ａ】
従来のコンタクトマスクを用いて製造されたＭＯＳＦＥＴ（図１２Ａ）ＳＳＡプロセスを用いて製造されたＭＯＳＦＥＴ（図１２Ｂ）とを比較して示す断面図である。
【図１２Ｂ】
従来のコンタクトマスクを用いて製造されたＭＯＳＦＥＴ（図１２Ａ）ＳＳＡプロセスを用いて製造されたＭＯＳＦＥＴ（図１２Ｂ）とを比較して示す断面図である。
【図１２Ｃ】
ＳＳＡプロセスを用いて製造されたが、トレンチ上にコンタクトマスクを用いて形成された酸化物を備えたＭＯＳＦＥＴを示している。
【図１３】
バーティカルＤＭＯＳセル周縁比Ａ／Ｗをメサの幅の関数として示したグラフである。
【図１４】
バーティカルＤＭＯＳセル周縁比Ａ／Ｗをセル密度の関数として示したグラフである。
【図１５Ａ】
ＳＳＡトレンチＤＭＯＳＦＥＴの様々な実施例の断面図である。本図はメサ全体に形成されたＮ＋ソースを示しており、Ｐ−ボディは第３次元においてコンタクトされている。
【図１５Ｂ】
ＳＳＡトレンチＤＭＯＳＦＥＴの様々な実施例の断面図である。本図は、図１５Ａに示したのと同様の実施例を示しているが、ＭＯＳＦＥＴが深いクランピングダイオードを含んでいる点が異なる。
【図１５Ｃ】
ＳＳＡトレンチＤＭＯＳＦＥＴの様々な実施例の断面図である。本図は、図１５Ｂに示したのと同様の実施例を示しているが、ＭＯＳＦＥＴが比較的浅いクランピングダイオード含んでいる点が異なる。
【図１５Ｄ】
ＳＳＡトレンチＤＭＯＳＦＥＴの様々な実施例の断面図である。本図はソース金属がＰ＋ボディコンタクトと接触しており、クランピングダイオードが含まれていない実施例を示している。
【図１６Ａ】
アバランシェブレークダウンの発生においてトレンチコーナーで起こる衝突イオン化の様子を例示した断面図である。
【図１６Ｂ】
ブレークダウン電圧ＢＶＤＳＳをゲート酸化層の厚さの関数として示したグラフである。
【図１７Ａ】
トレンチゲート型ＤＭＯＳＦＥＴにおけるゲート・ドレイン間の寄生容量（ＣＧＤ）、ゲート・ボディ間の寄生容量（ＣＧＢ）及びゲート・ソース間の寄生容量（ＣＧＳ）を示したグラフである。
【図１７Ｂ】
ゲート電圧Ｖｇをゲート電荷Ｑｇの関数として示したグラフである。
【図１８】
“階段状”Ｐ＋ソース−ボディデザインを有し且つ厚い底部酸化層をトレンチ内に有するストライプ構造のＳＳＡトレンチＤＭＯＳＦＥＴの斜視図である。
【図１９Ａ】
様々なソース−ボディデザインの平面図である。図１９Ａは“波状の（corrugated）”Ｐ＋ボディコンタクト領域を示しており、ここでは連続したＮ＋ソースが設けられている。
【図１９Ｂ】
様々なソース−ボディデザインの平面図である。図１９Ｂは周期的にＰ＋ストラップが設けられた波状のＰ＋ボディコンタクト領域を示している。
【図１９Ｃ】
様々なソース−ボディデザインの平面図である。図１９ＣはＮ＋ソースの“島”を備えた連続したＰ＋ボディコンタクト領域を示している。
【図１９Ｄ】
様々なソース−ボディデザインの平面図である。図１９Ｄは、“竹状（bamboo）”階段型構造（Ｎ＋領域とＰ＋領域が交互に現れる）を示している。
【図１９Ｅ】
様々なソース−ボディデザインの平面図である。図１９ＥはＰ＋ボディコンタクト“窓”が設けられた連続したＮ＋ソース領域を示している。
【図１９Ｆ】
様々なソース−ボディデザインの平面図である。図１９Ｆは周期的なＰ＋“ストラップ”と交互に現れるＰ＋ボディコンタクト“窓”を示している。
【図２０Ａ】
トレンチゲート型ＭＯＳＦＥＴのゲート・ソース間の電圧クランピングのために設けられるポリシリコンダイオード構造の回路図を例示している。
【図２０Ｂ】
トレンチゲート型ＭＯＳＦＥＴのゲート・ソース間の電圧クランピングのために設けられるポリシリコンダイオード構造の回路図を例示している。
【図２０Ｃ】
ポリシリコンダイオード構造の断面図を示している。
【図２０Ｄ】
トレンチゲート型ＭＯＳＦＥＴのゲート・ソース間の電圧クランピングのために設けられるポリシリコンダイオード構造の回路図を例示している。
【図２１Ａ】
エピタキシャル層の形成直後に注入により形成された（implanted）高濃度にドープされた埋め込み層の上に重なるトレンチの底に厚い酸化層が設けられたＳＳＡトレンチＤＭＯＳＦＥＴの断面図である。
【図２１Ｂ】
図２１Ａと似た実施例を示しているが、埋め込み層が、トレンチの形成後トレンチをゲート材料で埋める前に注入により形成されている点が異なる。
【図２１Ｃ】
図２１Ａと似た実施例を示しているが、埋め込み層が、トレンチの形成後トレンチをゲート材料で埋める前に注入により形成されている点が異なる。
【図２２】
ＳＳＡトレンチＤＭＯＳＦＥＴを製造するためのプロセスフローを示す図であり、いくつかの変形例を含んでいる。
【図２３】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの断面図である。
【図２４Ａ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｂ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｃ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｄ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｅ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｆ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｇ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｈ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｉ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｊ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｋ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｌ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｍ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｎ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｏ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｐ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２４Ｑ】
アクティブセルアレイ、ゲートバス、ポリシリコンＥＳＤダイオード及びエッジ終端部を含むＳＳＡトレンチＤＭＯＳＦＥＴの製造プロセスを逐次的に示した断面図である。
【図２５Ａ】
底部に厚い酸化層を有するトレンチを形成するためのプロセスを示す断面図である。
【図２５Ｂ】
底部に厚い酸化層を有するトレンチを形成するためのプロセスを示す断面図である。
【図２５Ｃ】
底部に厚い酸化層を有するトレンチを形成するためのプロセスを示す断面図である。
【図２６Ａ】
従来のＭＯＳＦＥＴにおける不純物プロファイルを示している。
【図２６Ｂ】
本発明の一側面に基づく連鎖的ボディ注入（chained body implant）を用いて形成されたＭＯＳＦＥＴにおける不純物プロファイルを示している。
【図２７Ａ】
金属コンタクト層を形成するための高圧プロセスを用いて製造することのできるＭＯＳＦＥＴ構造を示している。
【図２７Ｂ】
金属コンタクト層を形成するための高圧プロセスを用いて製造することのできるＭＯＳＦＥＴ構造を示している。
【図２７Ｃ】
金属コンタクト層を形成するための高圧プロセスを用いて製造することのできるＭＯＳＦＥＴ構造を示している。
【図２７Ｄ】
金属コンタクト層を形成するための高圧プロセスを用いて製造することのできるＭＯＳＦＥＴ構造を示している。
【図２８Ａ】
本発明に基づく別のＭＯＳＦＥＴを形成するためのプロセスの過程を図示している。
【図２８Ｂ】
本発明に基づく別のＭＯＳＦＥＴを形成するためのプロセスの過程を図示している。
【図２８Ｃ】
本発明に基づく別のＭＯＳＦＥＴを形成するためのプロセスの過程を図示している。
【図２８Ｄ】
本発明に基づく別のＭＯＳＦＥＴを形成するためのプロセスの過程を図示している。