(57)【要約】  画素の高集積なCMOSイメージセンサを提供する。  固体撮像素子は、Si基板上に信号線(256)が形成され、信号線の上に島状半導体が形成される。島状半導体は、信号線に接続された第１の半導体層(252)と、第１の半導体層の上側に隣接する第２の半導体層(251)と、第２の半導体層に絶縁膜を介して接続されたゲート(253)と、第２の半導体層に接続され、受光すると電荷量が変化する第３の半導体層(254)からなる電荷蓄積部と、第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層(250)と、を備える。島状半導体上部の前記第４の半導体層に接続する画素選択線(255)が形成される。
2009034623.tif 000002
【特許請求の範囲】
【請求項１】
Si基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層と、を備え、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成された、
ことを特徴とする固体撮像素子。
【請求項２】
前記信号線はn+型拡散層であり、前記第１の半導体層はn+型拡散層であり、前記第２の半導体層はp型不純物添加領域であり、前記第３の半導体層はn型拡散層であり、前記第４の半導体層はp+型拡散層である請求項１の固体撮像素子。
【請求項３】
前記p+型拡散層と、n型拡散層とは、光電変換用フォトダイオードとして機能し、
前記p+型拡散層と、n型拡散層と、p型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のn+型拡散層と、p型不純物添加領域と、n型拡散層とゲートとは、リセットトランジスタとして機能する請求項２の固体撮像素子。
【請求項４】
前記第２の半導体層の一部は円柱形状であり、前記ゲートは、前記絶縁膜を介して、前記第２の半導体層の一部の外周を取り囲む請求項１の固体撮像素子。
【請求項５】
前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む請求項４の固体撮像素子。
【請求項６】
請求項１の固体撮像素子をn行m列（n、mは1以上）基板上に配列した固体撮像素子行列。
【請求項７】
請求項２の固体撮像素子をn行m列（n、mは1以上）基板上に配列した固体撮像素子行列。
【請求項８】
前記画素選択線に第１の駆動電圧を印加し、前記信号線に第２の駆動電圧を印加し、前記ゲートに第３の駆動電圧を印加することにより、前記電荷蓄積部のリセットを行う請求項２の固体撮像素子の駆動方法。
【請求項９】
前記画素選択線に前記第１の駆動電圧を印加し、前記ゲートに前記第１の駆動電圧を印加し、前記信号線に前記第１の駆動電圧を印加することにより、受光を行い前記電荷蓄積部に蓄積した電荷量を変化させる請求項８の固体撮像素子の駆動方法。
【請求項１０】
前記画素選択線に前記第２の駆動電圧、前記ゲートに前記第１の駆動電圧、前記信号線に前記第１の駆動電圧を印加することにより、前記電荷蓄積部に蓄積した電荷を増幅し、読み出し電流を流し、読み出しを行う請求項９の固体撮像素子の駆動方法。
【請求項１１】
前記第１の駆動電圧は０Ｖであり、前記第２の駆動電圧は１Ｖであり、前記第３の駆動電圧は１.５Ｖである請求項１０の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
各画素毎に増幅機能を持たせ、走査回路により読み出す増幅型固体撮像装置すなわちCMOSイメージセンサが提案されている。CMOSイメージセンサでは、１画素内に、光電変換部と増幅部と画素選択部及びリセット部が形成され、フォトダイオードからなる光電変換部の他に3個のMOSトランジスタが用いられる（例えば、特許文献１）。CMOSセンサは、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出す。【０００３】
図１に、従来のCMOSイメージセンサの単位画素を示す。図１において、5は光電変換用フォトダイオード、101は増幅用トランジスタ、102はリセットトランジスタ、103は選択トランジスタ、13は信号線、11は画素選択クロックライン、12はリセットクロックライン、14は電源線、114はリセット用の電源線である。従来のCMOSイメージセンサの単位画素は、フォトダイオードの他に、3個のMOSトランジスタを平面に持つ。すなわち、画素の高集積化は難しい。【０００４】
【特許文献１】特開2000-244818号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、画素の高集積なCMOSイメージセンサを提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の１態様では、
Si基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層と、を備え、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成された、固体撮像素子が提供される。【０００７】
また、本発明の好ましい態様では、前記第１の半導体層はn+型拡散層であり、前記第２の半導体層はp型不純物添加領域であり、前記第３の半導体層はn型拡散層であり、前記第４の半導体層はp+型拡散層である。
前記p+型拡散層と、n型拡散層とは、光電変換用フォトダイオードとして機能し、
前記p+型拡散層と、n型拡散層と、p型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のn+型拡散層と、p型不純物添加領域と、n型拡散層とゲートとは、リセットトランジスタとして機能する。【０００８】
また、本発明の好ましい態様では、前記第２の半導体層の一部は円柱形状であり、前記ゲートは、前記絶縁膜を介して、前記第２の半導体層の一部の外周を取り囲む。
前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む。【０００９】
また、本発明の好ましい態様では、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像素子行列が提供される。【００１０】
本発明の別の態様は、固体撮像素子の駆動方法である。
前記画素選択線に第１の駆動電圧を印加し、前記信号線に第２の駆動電圧を印加し、前記ゲートに第３の駆動電圧を印加することにより、前記電荷蓄積部のリセットを行う。
前記画素選択線に前記第１の駆動電圧を印加し、前記ゲートに前記第１の駆動電圧を印加し、前記信号線に前記第１の駆動電圧を印加することにより、受光を行い前記電荷蓄積部に蓄積した電荷量を変化させる。
前記画素選択線に前記第２の駆動電圧、前記ゲートに前記第１の駆動電圧、前記信号線に前記第１の駆動電圧を印加することにより、前記電荷蓄積部に蓄積した電荷を増幅し、読み出し電流を流し、読み出しを行う。【００１１】
本発明の好ましい態様では、前記第１の駆動電圧は０Ｖであり、前記第２の駆動電圧は１Ｖであり、前記第３の駆動電圧は１.５Ｖである。
【発明の効果】
【００１２】
本発明では、
Si基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層と、を備え、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成された、
固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとはリセットトランジスタとして機能する。
これにより、光電変換部と増幅部と画素選択部とリセット部、すなわち、CMOSイメージセンサの単位画素を4F2(Fは最小加工サイズ)の面積で実現することができるため、画素の高集積なCMOSイメージセンサが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。【００１４】
この発明に係る第１の実施形態の固体撮像素子1個の斜視図を図２に示す。また、図３(a)は、図２のX1-X1'断面図であり、図３(b)は図３(a)の等価回路図であり、図４(a)は、図２のY1-Y1'断面図であり、図４(b)は図４(a)の等価回路図である。
Si基板上に、島状半導体が形成される。島状半導体の下部には、Si基板に接して信号線256としてn+型拡散層が形成される。信号線256の上に、n+型拡散層252が形成され、その上にp型不純物添加領域251が形成される。p型不純物添加領域251に、絶縁膜を介してゲート253が接続される。ゲート253の下端部は、n+型拡散層252の上端部に隣接する。
ゲート253が接続された部分より上部のp型不純物添加領域251に、受光すると電荷量が変化するn型拡散層254からなる電荷蓄積部が接続される。ゲート253の上端部は、n型拡散層254の下端部に隣接する。
p型不純物添加領域251と、n型拡散層254とに接続して、p+型拡散層250が形成される。島状半導体は、n+型拡散層252と、p型不純物添加領域251と、ゲート253と、n型拡散層254と、p+型拡散層250とを含む。
島状半導体上部のp+型拡散層に接続する画素選択線255が形成される。【００１５】
p+型拡散層250と、n型拡散層254とは、光電変換用フォトダイオードとして機能する。
p+型拡散層250と、n型拡散層254と、p型不純物添加領域251とは、増幅用トランジスタとして機能する。
n+型拡散層252と、p型不純物添加領域251と、n型拡散層254と、ゲート253とは、リセットトランジスタとして機能する。【００１６】
また、上記固体撮像素子を、二行三列に配置した固体撮像素子行列の斜視図を図５に示す。また、図６は、平面図である。図７は、図６のX2-X2'断面図であり、図８は、図６のX3-X3'断面図であり、図９は、図６のY2-Y2'断面図である。
Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層260とp型不純物添加領域261とn+型拡散層262が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部264が接続され、また絶縁膜を介してゲート263が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線275が形成され、
一行一列目の固体撮像素子が形成される。【００１７】
また、Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層265とp型不純物添加領域266とn+型拡散層267が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部269が接続され、また絶縁膜を介してゲート268が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線276が形成され、
一行二列目の固体撮像素子が形成される。【００１８】
また、Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層270とp型不純物添加領域271とn+型拡散層272が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部274が接続され、また絶縁膜を介してゲート273が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線277が形成され、
一行三列目の固体撮像素子が形成される。【００１９】
Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層360とp型不純物添加領域361とn+型拡散層362が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部364され、また絶縁膜を介してゲート263が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線275が形成され、
二行一列目の固体撮像素子が形成される。【００２０】
また、Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層365とp型不純物添加領域366とn+型拡散層367が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部369され、また絶縁膜を介してゲート268が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線276が形成され、
二行二列目の固体撮像素子が形成される。【００２１】
また、Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層370とp型不純物添加領域371とn+型拡散層372が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部374され、また絶縁膜を介してゲート273が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線277が形成され、
二行三列目の固体撮像素子が形成される。【００２２】
一行一列目の島状半導体上部のp+型拡散層260と、
二行一列目の島状半導体上部のp+型拡散層360を相互に接続する画素選択線275が形成され、
一行二列目の島状半導体上部のp+型拡散層265と、
二行二列目の島状半導体上部のp+型拡散層365を相互に接続する画素選択線276が形成され、
一行三列目の島状半導体上部のp+型拡散層270と、
二行三列目の島状半導体上部のp+型拡散層370を相互に接続する画素選択線277が形成される。【００２３】
一行一列目の島状半導体下部のn+型拡散層262と、
一行二列目の島状半導体下部のn+型拡散層267と、
一行三列目の島状半導体下部のn+型拡散層272とを相互に接続する信号線278が形成され、
二行一列目の島状半導体下部のn+型拡散層362と、
二行二列目の島状半導体下部のn+型拡散層367と、
二行三列目の島状半導体下部のn+型拡散層372とを相互に接続する信号線378が形成される。【００２４】
この発明に係る固体撮像素子の等価回路を図１０に示す。この発明に係る固体撮像素子は、フォトダイオード401と、電荷蓄積部402と、増幅用トランジスタ403と、画素選択線404と、リセットトランジスタ405と、ゲート(リセット線)406と、信号線407とを備える。【００２５】
この発明に係る固体撮像素子の駆動方法を図１１、図１２、図１３(a)、図１３(b)に示す。
はじめに、画素選択線404に0Vを印加し、信号線407に信号線電圧VH例えば1Vを印加し、ゲート(リセット線)406にVH+Vthを印加することにより、電荷蓄積部402をVHとしリセットを行う（図１１）。ただし、Vthはリセットトランジスタのしきい値電圧であり、例えば0.5Vである。【００２６】
次に、画素選択線404に0V、ゲート(リセット線)406に0Vを印加し、信号線407に0Vを印加することにより、フォトダイオード401に入射した光信号を電荷に変換し、変換された信号電荷を電荷蓄積部402に蓄積する。すなわち、光が入射すると、電荷蓄積部402の電圧は低下する（図１２）。【００２７】
次に、画素選択線404にVH例えば1V、ゲート(リセット線)406に0V、信号線407に0Vを印加することにより、電荷蓄積部402に蓄積した電荷が増幅され、読み出し電流Iread408が流れ、読み出される。光が強い程、電荷蓄積部402の電圧は低下し、電流は流れる(図１３(a))。また、フォトダイオードに光が入射しなかった場合、電荷蓄積部402の電圧は、VH例えば1Vであり、電流は流れない（図１３(b)）。
以上の駆動方法により、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出すことができる。【００２８】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図１４〜図４３を参照して説明する。【００２９】
図１４〜図４３は、図６のX2-X2'断面、Y2-Y2'断面に対応する。
図１４は、シリコン酸化膜上に、p型シリコン501が形成され、窒化膜(SiN)502が堆積され、シリコン酸化膜503が堆積されているSOI基板のX2-X2'断面とY2-Y2'断面である。【００３０】
レジストを形成し、酸化膜エッチングを行い、窒化膜エッチングを行い、レジストを剥離し、マスク504,505を形成する（図１５）。【００３１】
Siをエッチングし、信号線278,378を形成する（図１６）。【００３２】
レジスト506,507,508,509を形成する（図１７）。【００３３】
酸化膜、窒化膜をエッチングする（図１８）。【００３４】
レジストを剥離する（図１９）。【００３５】
Siをエッチングし、島状半導体510,511,512,513を形成する（図２０）。【００３６】
酸化を行い、酸化膜514,515を形成する（図２１）。【００３７】
ポリシリコンを堆積し、エッチバックし、サイドウォール516,517状に残す（図２２）。【００３８】
リンをイオンインプラし、アニールを行い、信号線278,378とn+型拡散層262,267,272,372を形成する（図２３）。【００３９】
ポリシリコンを剥離する（図２４）。【００４０】
酸化膜を剥離する（図２５）。【００４１】
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層518を形成する（図２６）。【００４２】
ゲート酸化を行いゲート酸化膜519,520,521,522を形成し、ポリシリコン523を堆積し、平坦化を行い、エッチバックを行う（図２７）。【００４３】
リセット線のためのレジスト524,525,526を形成する（図２８）。【００４４】
ポリシリコンをエッチングし、ゲート(リセット線)263,268,273を形成する（図２９）。【００４５】
レジストを剥離する（図３０）。【００４６】
Si柱の側壁の薄い酸化膜を剥離し、その後、Si柱側壁とゲートのポリシリコンを酸化する。（図３１）。【００４７】
リンをインプラントし、n型拡散層を形成する（図３２）。【００４８】
アニールを行い、電荷蓄積層264,269,274,374を形成する。（図３３）【００４９】
窒化膜を剥離する（図３４）。【００５０】
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層527を形成する（図３５）。【００５１】
酸化し、酸化膜528,529,530,531を形成する（図３６）。【００５２】
ボロンをインプラし、アニールし、p+型拡散層260,265,270,370を形成する（図３７）。【００５３】
酸化膜を剥離する（図３８）。【００５４】
金属532を堆積し、平坦化し、エッチバックする（図３９）。【００５５】
画素選択線のためのレジスト533,534,535を形成する（図４０）。【００５６】
金属をエッチングし、画素選択線275,276,277を形成する（図４１）。【００５７】
レジストを剥離する（図４２）。【００５８】
表面保護膜536を形成する（図４３）。【００５９】
また、第１の実施形態では、p型不純物添加領域を、電荷蓄積部が取り囲み、p型不純物添加領域を、絶縁膜を介してゲートが取り囲む構造の固体撮像素子を用いた。
図４４に示すように、絶縁膜を介してゲート600がp型不純物添加領域601の一部を、取り囲んでもよい。
図４４は、この発明に係わる第２の実施形態を示す斜視図であり、図４５(a)は、図４４のX5-X5'断面図であり、図４５(b)は図４５(a)の等価回路図であり、図４６(a)は、図４４のY5-Y5'断面図であり、図４６(b)は図４６(a)の等価回路図である。
Si基板上に島状半導体が形成され、
島状半導体内部にp+型拡散層605とp型不純物添加領域601とn+型拡散層602が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部604と、絶縁膜を介してゲート600が接続され、
島状半導体上部のp+型拡散層に接続する画素選択線606が形成され、
島状半導体下部に信号線603としてn+型拡散層が形成される構造である。【００６０】
また、図４７は第３の実施形態を示す。電荷蓄積部609がp型不純物添加領域608の一部を取り囲み、絶縁膜を介してゲート607がp型不純物添加領域608の一部を、取り囲んでもよい。【００６１】
上述したように、従来のCMOSイメージセンサの単位画素は、フォトダイオードの他に、3個のMOSトランジスタを平面に持つ。すなわち、画素の高集積化は難しい。
これに対して、本発明では、
Si基板上に島状半導体が形成され、
島状半導体内部p+型拡散層とp型不純物添加領域とn+型拡散層が形成され、
p型不純物添加領域に、受光すると電荷量が変化するn型拡散層からなる電荷蓄積部が接続され、また絶縁膜を介してゲートが接続される。
島状半導体上部のp+型拡散層に接続する画素選択線が形成され、
島状半導体下部に信号線としてn+型拡散層が形成される。
上記p+型拡散層とn型拡散層は、光電変換用フォトダイオードとして機能し、
上記p+型拡散層とn型拡散層とp型不純物添加領域は、増幅用トランジスタとして機能し、
上記n+型拡散層とp型不純物添加領域とn型拡散層とゲートは、リセットトランジスタとして機能する。
この構成により、光電変換部と増幅部と画素選択部とリセット部、すなわち、CMOSイメージセンサの単位画素を4F2(Fは最小加工サイズ)の面積で実現できるため、画素の高集積なCMOSイメージセンサが可能となる。
【図面の簡単な説明】
【００６２】
【図１】従来のCMOSイメージセンサの単位画素。
【図２】この発明に係る第１の実施形態の固体撮像素子1個の斜視図。
【図３】(a)は図２のX1-X1'断面図、(b)は図３(a)の等価回路図。
【図４】(a)は図２のY1-Y1'断面図、(b)は図４(a)の等価回路図。
【図５】この発明に係る固体撮像素子を、二行三列に配置した固体撮像素子行列の斜視図。
【図６】平面図。
【図７】図６のX2-X2'断面図。
【図８】図６のX3-X3'断面図。
【図９】図６のY2-Y2'断面図。
【図１０】この発明に係る固体撮像素子の等価回路。
【図１１】この発明に係る固体撮像素子の駆動方法。
【図１２】この発明に係る固体撮像素子の駆動方法。
【図１３】(a)、(b)はこの発明に係る固体撮像素子の駆動方法。
【図１４】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図１５】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図１６】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図１７】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図１８】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図１９】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２０】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２１】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２２】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２３】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２４】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２５】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２６】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２７】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２８】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図２９】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３０】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３１】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３２】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３３】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３４】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３５】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３６】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３７】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３８】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図３９】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図４０】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図４１】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図４２】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図４３】(a)はこの発明に係るCCD撮像素子の製造例を示すX2-X2'断面、(b)はY2-Y2'断面工程図。
【図４４】この発明に係わる第２の実施形態を示す斜視図。
【図４５】(a)は図４４のX5-X5'断面図、(b)は図４５(a)の等価回路図。
【図４６】(a)は図４４のY5-Y5'断面図、(b)は図４６(a)の等価回路図。
【図４７】この発明に係わる第３の実施形態を示す斜視図。
【符号の説明】
【００６３】
5  光電変換用フォトダイオード
11  画素選択クロックライン
12  リセットクロックライン
13  信号線
14  電源線
101  増幅用トランジスタ
102  リセットトランジスタ
103  選択トランジスタ
114  リセット用の電源線
250  p+型拡散層
251  p型不純物添加領域
252  n+型拡散層
253  ゲート
254  電荷蓄積部
255  画素選択線
256  信号線
260  p+型拡散層
261  p型不純物添加領域
262  n+型拡散層
263  ゲート
264  電荷蓄積部
275  画素選択線
265  p+型拡散層
266  p型不純物添加領域
267  n+型拡散層
268  ゲート
269  電荷蓄積部
276  画素選択線
270  p+型拡散層
271  p型不純物添加領域
272  n+型拡散層
273  ゲート
274  電荷蓄積部
277  画素選択線
278  信号線
360  p+型拡散層
361  p型不純物添加領域
362  n+型拡散層
364  電荷蓄積部
365  p+型拡散層
366  p型不純物添加領域
367  n+型拡散層
369  電荷蓄積部
370  p+型拡散層
371  p型不純物添加領域
372  n+型拡散層
374  電荷蓄積部
378  信号線
401  フォトダイオード
402  電荷蓄積部
403  増幅用トランジスタ
404  画素選択線
405  リセットトランジスタ
406  ゲート
407  信号線
408  読み出し電流Iread
501  p型シリコン
502  窒化膜(SiN)
503  シリコン酸化膜
504  マスク
505  マスク
506  レジスト
507  レジスト
508  レジスト
509  レジスト
510  島状半導体
511  島状半導体
512  島状半導体
513  島状半導体
514  酸化膜
515  酸化膜
516  サイドウォール
517  サイドウォール
518  酸化膜層
519  ゲート酸化膜
520  ゲート酸化膜
521  ゲート酸化膜
522  ゲート酸化膜
523  ポリシリコン
524  レジスト
525  レジスト
526  レジスト
527  酸化膜層
528  酸化膜
529  酸化膜
530  酸化膜
531  酸化膜
532  金属
533  レジスト
534  レジスト
535  レジスト
536  表面保護膜
600  ゲート
601  p型不純物添加領域
602  n+型拡散層
603  信号線
604  電荷蓄積部
605  p+型拡散層
606  画素選択線
607  ゲート
608  p型不純物添加領域
609  電荷蓄積部
【図１】
2009034623.tif 000003
【図２】
2009034623.tif 000004
【図３】
2009034623.tif 000005
【図４】
2009034623.tif 000006
【図５】
2009034623.tif 000007
【図６】
2009034623.tif 000008
【図７】
2009034623.tif 000009
【図８】
2009034623.tif 000010
【図９】
2009034623.tif 000011
【図１０】
2009034623.tif 000012
【図１１】
2009034623.tif 000013
【図１２】
2009034623.tif 000014
【図１３】
2009034623.tif 000015
【図１４】
2009034623.tif 000016
【図１５】
2009034623.tif 000017
【図１６】
2009034623.tif 000018
【図１７】
2009034623.tif 000019
【図１８】
2009034623.tif 000020
【図１９】
2009034623.tif 000021
【図２０】
2009034623.tif 000022
【図２１】
2009034623.tif 000023
【図２２】
2009034623.tif 000024
【図２３】
2009034623.tif 000025
【図２４】
2009034623.tif 000026
【図２５】
2009034623.tif 000027
【図２６】
2009034623.tif 000028
【図２７】
2009034623.tif 000029
【図２８】
2009034623.tif 000030
【図２９】
2009034623.tif 000031
【図３０】
2009034623.tif 000032
【図３１】
2009034623.tif 000033
【図３２】
2009034623.tif 000034
【図３３】
2009034623.tif 000035
【図３４】
2009034623.tif 000036
【図３５】
2009034623.tif 000037
【図３６】
2009034623.tif 000038
【図３７】
2009034623.tif 000039
【図３８】
2009034623.tif 000040
【図３９】
2009034623.tif 000041
【図４０】
2009034623.tif 000042
【図４１】
2009034623.tif 000043
【図４２】
2009034623.tif 000044
【図４３】
2009034623.tif 000045
【図４４】
2009034623.tif 000046
【図４５】
2009034623.tif 000047
【図４６】
2009034623.tif 000048
【図４７】
2009034623.tif 000049
【手続補正書】
【提出日】平成20年4月1日(2008.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層と、を備え、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成された、
ことを特徴とする固体撮像素子。
【請求項２】
前記信号線はｎ＋型拡散層であり、前記第１の半導体層はｎ＋型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ＋型拡散層である請求項１の固体撮像素子。
【請求項３】
前記ｐ＋型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ＋型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ＋型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能する請求項２の固体撮像素子。
【請求項４】
前記第２の半導体層の一部は円柱形状であり、前記ゲートは、前記絶縁膜を介して、前記第２の半導体層の一部の外周を取り囲む請求項１の固体撮像素子。
【請求項５】
前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む請求項４の固体撮像素子。
【請求項６】
請求項１の固体撮像素子をｎ行ｍ列（ｎ、ｍは１以上）基板上に配列した固体撮像素子行列。
【請求項７】
請求項２の固体撮像素子をｎ行ｍ列（ｎ、ｍは１以上）基板上に配列した固体撮像素子行列。
【請求項８】
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子。
【請求項９】
前記画素選択線に第１の駆動電圧を印加し、前記信号線に第２の駆動電圧を印加し、前記ゲートに第３の駆動電圧を印加することにより、前記電荷蓄積部のリセットを行う請求項１又は８の固体撮像素子の駆動方法。
【請求項１０】
前記画素選択線に前記第１の駆動電圧を印加し、前記ゲートに前記第１の駆動電圧を印加し、前記信号線に前記第１の駆動電圧を印加することにより、受光を行い前記電荷蓄積部に蓄積した電荷量を変化させる請求項１又は８の固体撮像素子の駆動方法。
【請求項１１】
前記画素選択線に前記第２の駆動電圧、前記ゲートに前記第１の駆動電圧、前記信号線に前記第１の駆動電圧を印加することにより、前記電荷蓄積部に蓄積した電荷を増幅し、読み出し電流を流し、読み出しを行う請求項１又は８の固体撮像素子の駆動方法。
【請求項１２】
前記第１の駆動電圧は０Ｖであり、前記第２の駆動電圧は１Ｖであり、前記第３の駆動電圧は１．５Ｖである請求項１１の固体撮像素子の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
二行二列目の島状半導体下部のｎ＋型拡散層３６７と、
二行三列目の島状半導体下部のｎ＋型拡散層３７２とを相互に接続する信号線３７８が形成される。
［００２４］
この発明に係る固体撮像素子の等価回路を図１０に示す。この発明に係る固体撮像素子は、増幅用トランジスタのゲートとソースからなるフォトダイオード４０１と、増幅用トランジスタのゲートからなる電荷蓄積部４０２と、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタ４０３と、接合トランジスタのソースに接続された画素選択線４０４と、増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタ４０５と、ゲート（リセット線）４０６と、増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、ダイオードの陰極に接続された信号線４０７とを備える。
［００２５］
この発明に係る固体撮像素子の駆動方法を図１１、図１２、図１３（ａ）、図１３（ｂ）に示す。
はじめに、画素選択線４０４に０Ｖを印加し、信号線４０７に信号線電圧ＶＨ例えば１Ｖを印加し、ゲート（リセット線）４０６にＶＨ＋Ｖｔｈを印加することにより、電荷蓄積部４０２をＶＨとしリセットを行う（図１１）。ただし、Ｖｔｈはリセットトランジスタのしきい値電圧であり、例えば０．５Ｖである。
［００２６］
次に、画素選択線４０４に０Ｖ、ゲート（リセット線）４０６に０Ｖを印加し、信号線４０７に０Ｖを印加することにより、フォトダイオード４０１に入射した光信号を電荷に変換し、変換された信号電荷を電荷蓄積部４０２に蓄積する。すなわち、光が入射すると、電荷蓄積部４０２の電圧は低下する（図１２）。
［００２７］
次に、画素選択線４０４にＶＨ例えば１Ｖ、ゲート（リセット線）４０６に０Ｖ、信号線４０７に０Ｖを印加することにより、電荷蓄積部４０２に蓄積した電荷が増幅され、読み出し電流Ｉｒｅａｄ４０８が流れ、読み出される。光が強い程、電荷蓄積部４０２の電圧は低下し、電流は流れる（図１３（ａ））。また、フォトダイオードに光が入射しなかった場合、電荷蓄積部４０２の電圧は、ＶＨ例えば１Ｖであり、電流は流れない（図１３（ｂ））。
以上の駆動方法により、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出すことができる。
［００２８］
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図１４〜図４３を参照して説明する。
［００２９］
図１４〜図４３は、図６のＸ２−Ｘ２’断面、Ｙ２−Ｙ２’断面に対応する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
［図１２］この発明に係る固体撮像素子の駆動方法。
［図１３］（ａ）、（ｂ）はこの発明に係る固体撮像素子の駆動方法。
［図１４］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図１５］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図１６］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図１７］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図１８］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図１９］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２０］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２１］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２２］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２３］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２４］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２５］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２６］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
［図２７］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２８］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図２９］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３０］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３１］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３２］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３３］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３４］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３５］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３６］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３７］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３８］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図３９］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図４０］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
［図４１］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図４２］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図４３］（ａ）はこの発明に係るＣＭＯＳイメージセンサの製造例を示すＸ２−Ｘ２’断面、（ｂ）はＹ２−Ｙ２’断面工程図。
［図４４］この発明に係わる第２の実施形態を示す斜視図。
［図４５］（ａ）は図４４のＸ５−Ｘ５’断面図、（ｂ）は図４５（ａ）の等価回路図。
［図４６］（ａ）は図４４のＹ５−Ｙ５’断面図、（ｂ）は図４６（ａ）の等価回路図。
［図４７］この発明に係わる第３の実施形態を示す斜視図。
符号の説明
［００６３］
５  光電変換用フォトダイオード
１１  画素選択クロックライン
１２  リセットクロックライン
１３  信号線
１４  電源線
１０１  増幅用トランジスタ
１０２  リセットトランジスタ
１０３  選択トランジスタ
１１４  リセット用の電源線
２５０  ｐ＋型拡散層
２５１  ｐ型不純物添加領域
２５２  ｎ＋型拡散層
２５３  ゲート
２５４  電荷蓄積部
２５５  画素選択線
２５６  信号線
２６０  ｐ＋型拡散層
【国際調査報告】
2009034623.tif 000050
2009034623.tif 000051
2009034623.tif 000052
2009034623.tif 000053