【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記所定の電源は第１及び第２の電源を含み、前記複数のトランジスタは複数の第１の電源用トランジスタ及び複数の第２の電源用トランジスタを含み、
前記複数の第１の電源用トランジスタは前記出力パッドと前記第１の電源との間に並列に設けられ、前記複数の第２の電源用トランジスタは前記出力パッドと前記第２の電源との間に並列に設けられ、
前記複数のビット制御信号は複数の第１の電源用ビット制御信号及び複数の第２の電源用ビット制御信号を含み、
前記複数の第１の電源用ビット制御信号は前記複数の第１の電源用トランジスタそれぞれのオン，オフを指示し、前記複数の第２の電源用ビット制御信号は前記複数の第２の電源用トランジスタそれぞれのオン，オフを指示し、
前記制御用出力バッファは、前記複数の第１の電源用トランジスタと等価な構成部分を含む複数の第１の制御用トランジスタと、前記複数の第２の電源用トランジスタと等価な構成部分を含む複数の第２の制御用トランジスタとを含み、
前記判定信号は第１及び第２の判定信号を含み、
前記判定手段は、
前記出力抵抗制御信号決定期間内に、前記複数の第１の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第１の判定信号を出力する第１のトランジスタ判定手段と、
前記出力抵抗制御信号決定期間内に、前記複数の第２の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第２の判定信号を出力する第２のトランジスタ判定手段とを備え、
前記制御信号決定用カウント値は第１及び第２の制御信号決定用カウント値を含み、
前記出力抵抗制御信号出力手段は、
前記第１の判定信号に基づき前記複数の第１の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第１の制御信号決定用カウント値を認識し、該第１の制御信号決定用カウント値に基づき前記複数の第１の電源用ビット制御信号を決定して出力する第１の出力抵抗制御信号出力手段と、
前記第２の判定信号に基づき前記複数の第２の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第２の制御信号決定用カウント値を認識し、該第２の制御信号決定用カウント値に基づき前記複数の第２の電源用ビット制御信号を決定して出力する第２の出力抵抗制御信号出力手段とを備える、
請求項２記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
前記所定の電源は第１及び第２の電源を含み、前記第１〜第ｎのトランジスタは第１〜第ｎの第１の電源用トランジスタ及び第１〜第ｎの第２の電源用トランジスタを含み、
前記第１〜第ｎの第１の電源用トランジスタは前記出力パッドと前記第１の電源との間に並列に設けられ、前記第１〜第ｎの第２の電源用トランジスタは前記出力パッドと前記第２の電源との間に並列に設けられ、
前記第１〜第ｎのビット制御信号は第１〜第ｎの第１の電源用ビット制御信号及び第１〜第ｎの第２の電源用ビット制御信号を含み、
前記第１〜第ｎの第１の電源用ビット制御信号は前記第１〜第ｎの第１の電源用トランジスタそれぞれのオン，オフを指示し、前記第１〜第ｎの第２の電源用ビット制御信号は前記第１〜第ｎの第２の電源用トランジスタそれぞれのオン，オフを指示し、
前記第１〜第（ｎ＋１）制御用トランジスタは、第１〜第（ｎ＋１）の第１の電源制御用トランジスタと、第１〜第（ｎ＋１）の第２の電源制御用トランジスタとを含み、
前記判定信号は第１及び第２の判定信号を含み、
前記判定手段は、
前記出力抵抗制御信号決定期間内に、前記第１〜第（ｎ＋１）の第１の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第１の判定信号を出力する第１のトランジスタ判定手段と、
前記出力抵抗制御信号決定期間内に、前記第１〜第（ｎ＋１）の第２の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第２の判定信号を出力する第２のトランジスタ判定手段とを備え、
前記制御信号決定用カウント値は第１及び第２の制御信号決定用カウント値を含み、
前記出力抵抗制御信号出力手段は、
前記第１の判定信号に基づき前記第１〜第（ｎ＋１）の第１の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第１の制御信号決定用カウント値を認識し、該第１の制御信号決定用カウント値の第２〜第（ｎ＋１）のカウントビットを前記第１〜第ｎの第１の電源用ビット制御信号として決定して出力する第１の出力抵抗制御信号出力手段と、
前記第２の判定信号に基づき前記第１〜第（ｎ＋１）の第２の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第２の制御信号決定用カウント値を認識し、該第２の制御信号決定用カウント値の第２〜第（ｎ＋１）のカウントビッとト前記第１〜第ｎの第２の電源用ビット制御信号として決定して出力する第２の出力抵抗制御信号出力手段とを備える、
請求項９記載の半導体集積回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
各々が少なくとも１ビットのスキャンフリップフロップから構成され、直列に接続された第１〜第４のスキャンフリップフロップ群をさらに備え、前記第１〜第４のスキャンフリップフロップ群はスキャンモード時に外部からのスキャン入力及び外部へのスキャン出力が可能であり、
前記第１のスキャンフリップフロップ群は前記カウンタ値と同情報量のカウント値相当情報がラッチ可能であり、前記第２のスキャンフリップフロップ群は前記判定信号と同情報量の判定信号相当情報がラッチ可能であり、前記第３のスキャンフリップフロップ群は前記出力抵抗制御信号と同情報量の出力抵抗制御信号相当情報がラッチ可能であり、前記第４のスキャンフリップフロップ群は前記トリガ信号と同情報量のトリガ信号相当情報がラッチ可能であり、
前記出力抵抗値変更手段は、テストモード時に前記カウント値相当情報に基づき前記制御用出力バッファの出力抵抗値を変化させ、
前記判定手段は、前記テストモード時に前記判定信号を前記第２のスキャンフリップフロップ群の前記判定信号相当情報としてラッチさせ、
前記出力抵抗制御信号出力手段は、前記テストモード時に、前記出力抵抗制御信号相当情報をそのまま前記出力抵抗制御信号として出力し、
前記トリガ信号出力手段は、前記テストモード時に、前記トリガ信号相当情報をそのまま前記トリガ信号として出力する、
請求項１記載の半導体集積回路。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
出力抵抗制御信号を発生する出力抵抗制御信号発生回路と、
出力パッドに信号を出力する実動作出力バッファを有し、前記出力抵抗制御信号に基づき前記実動作出力バッファの出力抵抗値が制御可能な出力抵抗制御出力バッファ回路とを備えた半導体集積回路であって、
前記出力抵抗制御信号発生回路は、
クロックに同期してカウント値を変化させるカウント手段と、
前記出力バッファと等価な構成の制御用出力バッファと、
前記カウント値に基づき前記制御用出力バッファの出力抵抗値を変化させる出力抵抗値変更手段と、
出力抵抗制御信号決定期間内に、前記制御用出力バッファの出力抵抗値が所定の基準範囲を採るか否かを判定して判定信号を出力する判定手段と、
前記判定信号に基づき前記制御用出力バッファの出力抵抗値が所定の基準範囲を採る時の前記カウント値である制御信号決定用カウント値を認識し、該制御信号決定用カウント値に基づき前記出力抵抗制御信号を決定して出力する出力抵抗制御信号出力手段とを備え、
前記出力抵抗制御出力バッファ回路は、
前記実動作出力バッファと、
前記出力抵抗制御信号に基づき、前記実動作出力バッファの出力抵抗値を設定する出力抵抗値設定手段とを備え、
前記出力抵抗制御信号発生回路の前記カウント手段は、複数種の動作周波数で前記カウント値を出力することが可能なことを特徴とする、
半導体集積回路。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】  図３８は、出力バッファのプルダウン出力抵抗制御およびプルアップ出力抵抗制御を実現するための従来構成例を示す説明図である。同図に示すように、出力抵抗制御信号発生回路１０１より出力されたｎビットのプルアップ出力抵抗制御信号ＳＵ及びｎビットのプルダウン出力抵抗制御信号ＳＤがそれぞれプルアップ出力抵抗制御信号線群１０３及びプルダウン出力抵抗制御信号線群１０４を介して少なくとも１つ以上の出力抵抗制御出力バッファ１０２の制御回路１１４及び１１５にそれぞれ入力する。これら出力抵抗制御信号ＳＵ及びＳＤによって、出力バッファの最終段トランジスタ１０７及び１０８の電流量を変化させ、出力抵抗を制御する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】  参照電圧Ｖrefdは、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnが所定の出力抵抗値になった時に電圧ＰＡＤdnと等しくなるように予め設定されているため、電圧ＰＡＤdnが参照電圧Ｖrefdを初めて下回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ１０２に付与すればよいことになる。プルダウン側のコンパレータ５６は、電圧ＰＡＤdnと参照電圧Ｖrefdとを比較して前者が後者よりも低くなった時に信号Ｓ５６が“Ｌ”から“Ｈ”レベルに変化する。この信号Ｓ５６はフリップフロップ１２４を１段経由した後、出力抵抗制御出力バッファ１０２にプルダウン出力抵抗制御信号ＳＤを出力する４ビットフリップフロップ１２２のクロック入力に付与される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】  このときのオン抵抗値Ｒupは、参照抵抗Ｒrefuの抵抗値をＲＵ、プルアップ出力制御用トランジスタ群のドレイン側に接続している電源レベルがＶDDQ、参照電圧をＶrefuとすると、下記(II)式で決定する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】  次に従来例の回路構成における、複数ビットの出力抵抗制御信号を各々の出力バッファへ分配するための物理的なパターンレイアウトについて考える。出力抵抗制御信号発生回路１０１及び出力抵抗制御出力バッファ１０２は、入力バッファ回路と出力バッファ回路を同一領域内に配置した双方向バッファ回路の出力バッファ部にも適用することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】  このような構成の双方向バッファ回路領域ＢＡに対して、出力抵抗制御信号発生回路１０１のプルアップ出力抵抗制御信号ＳＵ及びプルダウン出力抵抗制御信号ＳＤを、内部のドライバ回路領域１５１に与える場合、信号ピン領域１５４から与えるのが一般的である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】  しかしながら、クロック系制御回路領域１５３は内部で複雑な配線がなされているため、クロック系制御回路領域１５３の回路に悪影響を与えることなく、プルアップ出力抵抗制御信号ＳＵ、プルダウン出力抵抗制御信号ＳＤ伝達用の内部配線を双方向バッファ回路領域ＢＡ内に形成することは、回路パターン設計上大変困難である。さらに、その困難度合いは、配列ピッチＰＩＴＣＨが小さくなったり、出力抵抗制御信号のビット数が多くなれば増すことになる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】  また、請求項５記載の半導体集積回路において、前記所定の電源は第１及び第２の電源を含み、前記複数のトランジスタは複数の第１の電源用トランジスタ及び複数の第２の電源用トランジスタを含み、前記複数の第１の電源用トランジスタは前記出力パッドと前記第１の電源との間に並列に設けられ、前記複数の第２の電源用トランジスタは前記出力パッドと前記第２の電源との間に並列に設けられ、前記複数のビット制御信号は複数の第１の電源用ビット制御信号及び複数の第２の電源用ビット制御信号を含み、前記複数の第１の電源用ビット制御信号は前記複数の第１の電源用トランジスタそれぞれのオン，オフを指示し、前記複数の第２の電源用ビット制御信号は前記複数の第２の電源用トランジスタそれぞれのオン，オフを指示し、前記制御用出力バッファは、前記複数の第１の電源用トランジスタと等価な構成部分を含む複数の第１の制御用トランジスタと、前記複数の第２の電源用トランジスタと等価な構成部分を含む複数の第２の制御用トランジスタとを含み、前記判定信号は第１及び第２の判定信号を含み、前記判定手段は、前記出力抵抗制御信号決定期間内に、前記複数の第１の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第１の判定信号を出力する第１のトランジスタ判定手段と、前記出力抵抗制御信号決定期間内に、前記複数の第２の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第２の判定信号を出力する第２のトランジスタ判定手段とを備え、前記制御信号決定用カウント値は第１及び第２の制御信号決定用カウント値を含み、前記出力抵抗制御信号出力手段は、前記第１の判定信号に基づき前記複数の第１の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第１の制御信号決定用カウント値を認識し、該第１の制御信号決定用カウント値に基づき前記複数の第１の電源用ビット制御信号を決定して出力する第１の出力抵抗制御信号出力手段と、前記第２の判定信号に基づき前記複数の第２の制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第２の制御信号決定用カウント値を認識し、該第２の制御信号決定用カウント値に基づき前記複数の第２の電源用ビット制御信号を決定して出力する第２の出力抵抗制御信号出力手段とを備えている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】  また、請求項１０記載の半導体集積回路において、前記所定の電源は第１及び第２の電源を含み、前記第１〜第ｎのトランジスタは第１〜第ｎの第１の電源用トランジスタ及び第１〜第ｎの第２の電源用トランジスタを含み、前記第１〜第ｎの第１の電源用トランジスタは前記出力パッドと前記第１の電源との間に並列に設けられ、前記第１〜第ｎの第２の電源用トランジスタは前記出力パッドと前記第２の電源との間に並列に設けられ、前記第１〜第ｎのビット制御信号は第１〜第ｎの第１の電源用ビット制御信号及び第１〜第ｎの第２の電源用ビット制御信号を含み、前記第１〜第ｎの第１の電源用ビット制御信号は前記第１〜第ｎの第１の電源用トランジスタそれぞれのオン，オフを指示し、前記第１〜第ｎの第２の電源用ビット制御信号は前記第１〜第ｎの第２の電源用トランジスタそれぞれのオン，オフを指示し、前記第１〜第（ｎ＋１）制御用トランジスタは、第１〜第（ｎ＋１）の第１の電源制御用トランジスタと、第１〜第（ｎ＋１）の第２の電源制御用トランジスタとを含み、前記判定信号は第１及び第２の判定信号を含み、前記判定手段は、前記出力抵抗制御信号決定期間内に、前記第１〜第（ｎ＋１）の第１の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第１の判定信号を出力する第１のトランジスタ判定手段と、前記出力抵抗制御信号決定期間内に、前記第１〜第（ｎ＋１）の第２の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採るか否かを判定して前記第２の判定信号を出力する第２のトランジスタ判定手段とを備え、前記制御信号決定用カウント値は第１及び第２の制御信号決定用カウント値を含み、前記出力抵抗制御信号出力手段は、前記第１の判定信号に基づき前記第１〜第（ｎ＋１）の第１の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第１の制御信号決定用カウント値を認識し、該第１の制御信号決定用カウント値の第２〜第（ｎ＋１）のカウントビットを前記第１〜第ｎの第１の電源用ビット制御信号として決定して出力する第１の出力抵抗制御信号出力手段と、前記第２の判定信号に基づき前記第１〜第（ｎ＋１）の第２の電源制御用トランジスタの出力抵抗値が前記所定の基準範囲を採る時の前記カウント値である前記第２の制御信号決定用カウント値を認識し、該第２の制御信号決定用カウント値の第２〜第（ｎ＋１）のカウントビッとト前記第１〜第ｎの第２の電源用ビット制御信号として決定して出力する第２の出力抵抗制御信号出力手段とを備えている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】  また、請求項１２記載の半導体集積回路において、各々が少なくとも１ビットのスキャンフリップフロップから構成され、直列に接続された第１〜第４のスキャンフリップフロップ群をさらに備え、前記第１〜第４のスキャンフリップフロップ群はスキャンモード時に外部からのスキャン入力及び外部へのスキャン出力が可能であり、前記第１のスキャンフリップフロップ群は前記カウンタ値と同情報量のカウント値相当情報がラッチ可能であり、前記第２のスキャンフリップフロップ群は前記判定信号と同情報量の判定信号相当情報がラッチ可能であり、前記第３のスキャンフリップフロップ群は前記出力抵抗制御信号と同情報量の出力抵抗制御信号相当情報がラッチ可能であり、前記第４のスキャンフリップフロップ群は前記トリガ信号と同情報量のトリガ信号相当情報がラッチ可能であり、前記出力抵抗値変更手段は、テストモード時に前記カウント値相当情報に基づき前記制御用出力バッファの出力抵抗値を変化させ、前記判定手段は、前記テストモード時に前記判定信号を前記第２のスキャンフリップフロップ群の前記判定信号相当情報としてラッチさせ、前記出力抵抗制御信号出力手段は、テストモード時に、前記出力抵抗制御信号相当情報をそのまま前記出力抵抗制御信号として出力し、前記トリガ信号出力手段は、前記テストモード時に、前記トリガ信号相当情報をそのまま前記トリガ信号として出力する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】  この発明にかかる請求項１３記載の半導体集積回路は、出力抵抗制御信号を発生する出力抵抗制御信号発生回路と、出力パッドに信号を出力する実動作出力バッファを有し、前記出力抵抗制御信号に基づき前記実動作出力バッファの出力抵抗値が制御可能な出力抵抗制御出力バッファ回路とを備えた半導体集積回路であって、前記出力抵抗制御信号発生回路は、クロックに同期してカウント値を変化させるカウント手段と、前記出力バッファと等価な構成の制御用出力バッファと、前記カウント値に基づき前記制御用出力バッファの出力抵抗値を変化させる出力抵抗値変更手段と、出力抵抗制御信号決定期間内に、前記制御用出力バッファの出力抵抗値が所定の基準範囲を採るか否かを判定して判定信号を出力する判定手段と、前記判定信号に基づき前記制御用出力バッファの出力抵抗値が所定の基準範囲を採る時の前記カウント値である制御信号決定用カウント値を認識し、該制御信号決定用カウント値に基づき前記出力抵抗制御信号を決定して出力する出力抵抗制御信号出力手段とを備え、前記出力抵抗制御出力バッファ回路は、前記実動作出力バッファと、前記出力抵抗制御信号に基づき、前記実動作出力バッファの出力抵抗値を設定する出力抵抗値設定手段とを備え、前記出力抵抗制御信号発生回路の前記カウント手段は、複数種の動作周波数で前記カウント値を出力することが可能である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】  プルアップ側のトランジスタＱＵ０〜ＱＵ３、ＱＵoffのドレインは電源（ＶDDQ）に接続されている。また、出力パッド２０は伝送線（図２では図示せず）を介して終端抵抗（図２では図示せず）によって所定の終端電位Ｖｔが終端となっている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】  ラッチ回路部１７のＤラッチ６５〜６８はＴ入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルダウンビット制御信号Ｄ０〜Ｄ３を受ける。そして、Ｄラッチ６５〜６８それぞれのＱ出力より得られる制御信号Ｄ０Ｌ〜Ｄ３Ｌとなる。 制御回路１８のＮＡＮＤゲート７０〜７３は一方入力に制御信号Ｕ０Ｌ〜Ｕ３Ｌをそれぞれ受け、出力がそれぞれインバータ８０〜８３の入力に接続される。インバータ８０〜８３の出力がトランジスタＱＵ０〜ＱＵ３のゲートにそれぞれ接続される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】  カウント値Ｑ０〜Ｑ５のうち上位１ビットであるカウントビットＱ５は、プルアップ及びプルダウン出力抵抗を制御するモードか、動作を休止するモードかを指示する。すなわち、カウントビットＱ５が“Ｌ”レベルの時はＡＮＤゲート５１〜５４によってプルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３を制御し、Ｑ５が“Ｈ”の場合は動作を休止する様な回路構成になっている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】  このような構成において、プルダウン出力制御用トランジスタ群トランジスタＱ′Ｄ０〜Ｑ′Ｄ３及びＱ′Ｄoffに注目すると、カウントビットＱ５が“Ｌ”レベルの時にトランジスタＱ′Ｄ０〜Ｑ′Ｄ３（トランジスタＱ′Ｕ０〜Ｑ′Ｕ３）のオン，オフを制御してその全体のオン抵抗値Ｒdn（Ｒup）を変化させることができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】  参照電圧Ｖrefdは、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnが所定の出力抵抗値になった時に電圧ＰＡＤdnと等しくなるように予め設定されているため、参照電圧Ｖrefdを電圧ＰＡＤdnが初めて下回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ回路２に付与すればよいことになる。プルダウン側のコンパレータ５６は、電圧ＰＡＤdnと参照電圧Ｖrefdとを比較して前者が後者よりも低くなった時に信号Ｓ５６が“Ｌ”から“Ｈ”レベルに変化する。この信号Ｓ５６はフリップフロップ１４を１段経由した後、出力抵抗制御出力バッファ回路２にプルダウン出力抵抗制御信号ＳＤを出力する４ビットフリップフロップ１２のクロック入力に付与される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】  デコーダ１０から出力抵抗制御トリガ信号ＳＴＲＢは、図５に示すように、Ｑ４〜Ｑ１のレベルがラッチされてから十分に安定する時刻ｔ１（２４番目のクロックＣＬＫの立ち上がり時）で“Ｌ”レベルから“Ｈ”レベルに変化する。この時刻ｔ１は、カウントビットＱ５が“Ｈ”となって出力抵抗制御信号発生回路１の制御動作が休止した期間の中間付近であるため、４ビットフリップフロップ１２でカウントビットＱ１〜Ｑ４がプルダウンビット制御信号Ｄ０〜Ｄ３としてラッチされる出力抵抗制御信号決定期間後に十分な時間が経過し、次の出力抵抗制御信号を制御するまでに十分な余裕があるため、出力抵抗制御出力バッファ回路２内のラッチ回路部１７のＤラッチ６５〜６８内にプルダウンビット制御信号Ｄ０〜Ｄ３が正確にラッチされる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】  例えば、カウントビットＱ４〜Ｑ１が全て“Ｌ”レベルの時はオフセット用のＮＭＯＳトランジスタＱ′Ｕoff以外は全てオフしているので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最大値となり、接地レベルに接続された抵抗Ｒrefuとで分圧されてパッド２４より得られる、プルアップ出力制御用トランジスタ群のドレイン−接地間電圧ＰＡＤupは最小値となる。また、カウンタ１１５がカウントアップして、Ｑ４〜Ｑ１が全て“Ｈ”レベルになった時はオフセット用のトランジスタＱ′Ｕoffも含めて全てのプルアップ側のＭＯＳトランジスタがオンするので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最小値となり、パッド２４より得られる電圧ＰＡＤupは最大値となる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】  プルアップ側のトランジスタＱＵ１〜ＱＵ３、ＱＵoffのドレインは電源（ＶDDQ）に接続されている。また、出力パッド２０は伝送線（図９では図示せず）を介して終端抵抗（図９では図示せず）によって所定の終端電位Ｖｔが終端となっている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】  ラッチ回路部２７のＤラッチ６６〜６８はＴ（トグル）入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルダウンビット制御信号Ｄ１〜Ｄ３を受ける。そして、Ｄラッチ６６〜６８それぞれのＱ出力より得られる制御信号Ｄ１Ｌ〜Ｄ３Ｌとなる。 制御回路２８のＮＡＮＤゲート７１〜７３は一方入力に制御信号Ｕ１Ｌ〜Ｕ３Ｌをそれぞれ受け、出力がそれぞれインバータ８１〜８３の入力に接続される。インバータ８１〜８３の出力がトランジスタＱＵ１〜ＱＵ３のゲートにそれぞれ接続される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】  その結果、実施の形態２の出力抵抗制御出力バッファ回路４の出力バッファの最終段トランジスタにおいては最下位ビットに対応したトランジスタＱＤ０を省くことができ、プルダウン出力抵抗制御信号線群Ｌ４の本数を１本削減することができる。勿論、プルアップ側についても同様にすることができ、プルアップ出力抵抗制御信号線群Ｌ５の本数を１本削減することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】  回路構成上の実施の形態１との基本的な相違点は、図１６及び図１７に示すように、出力抵抗制御信号発生回路１Ｕ及び出力抵抗制御出力バッファ回路２Ｕそれぞれにおいて、プルダウン側に関わる回路構成（４ビットフリップフロップ１２、フリップフロップ１４、トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、トランジスタＱ′Ｄoff、抵抗Ｒrefd、パッド２５、コンパレータ５６、ラッチ回路部１７、制御回路１９、トランジスタＱＤ０〜ＱＤ３、トランジスタＱＤoff、プルダウン出力抵抗制御信号線群Ｌ１等）が削除されている。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２２９
【補正方法】変更
【補正の内容】
【０２２９】  セレクタＳＬ０の“０”入力はインバータ５０の出力に接続され、セレクタＳＬ１〜ＳＬ４の“０”入力はＡＮＤゲート５１〜５４にそれぞれ接続される。セレクタＳＬ５，ＳＬ６の“０”入力はそれぞれ信号Ｓ５６，Ｓ５５を受け、セレクタＳＬ７の“０”入力はダウンラッチ回路４１のＱ出力に接続され、セレクタＳＬ８の“０”入力はアップラッチ回路４０のＱ出力に接続され、セレクタＳＬ９の“０”入力は出力抵抗制御トリガ信号ＳＴＲＢを受ける。
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
1999234110.tif 000001
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
1999234110.tif 000002
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
1999234110.tif 000003
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
1999234110.tif 000004
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図３０
【補正方法】変更
【補正の内容】
【図３０】
1999234110.tif 000005
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
1999234110.tif 000006
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図４８
【補正方法】変更
【補正の内容】
【図４８】
1999234110.tif 000007