【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体装置
【特許請求の範囲】
【請求項１】  一導電型のシリコン基板の表面に、該基板と同一導電型のエピタキシャル成長層を有し、前記シリコン基板と同一導電型のソース領域及び逆導電型のゲート領域が前記エピタキシャル成長層に設けられ、前記シリコン基板の裏面には前記シリコン基板と同一導電型のドレイン領域が設けられた半導体装置において、前記エピタキシャル成長層の不純物密度を１０１４ｃｍ−３未満とし、ゲートゼロバイアス時の空乏層幅ＷＯを大きくし、低バイアス領域から高バイアス領域まで高領域で均一な阻止能力あるいは均一な電圧増幅率を再現できることを特徴とする半導体装置。
【請求項２】  前記請求項１記載の半導体装置において、ソース領域からドレイン領域境界までが１層のエピタキシャル成長層で構成されて、不純物密度を一定にすることで、均一な阻止能力あるいは均一な電圧増幅率を再現できることを特徴とする半導体装置。
【請求項３】  前記請求項１記載の半導体装置において、チャンネル幅ＷＣＨをゲートゼロバイアス時に広がる空乏層幅ＷＯより短くすることで（ＷＣＨ＜ＷＯの設計）、ゲート低バイアス領域から高バイアス領域まで広領域で均一な阻止能力あるいは均一な電圧増幅率を再現できることを特徴とする半導体装置。
【請求項４】  請求項１ないし３のいずれかに記載の半導体装置を静電誘導型トランジスタとすることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電誘導型トランジスタ（以下、ＳＩＴと称する）に関し、特にオーディオ用の表面ゲート型ＳＩＴの半導体装置に関する。
【０００２】
【従来の技術】
図３は、従来の表面ゲート型ＳＩＴの製造方法を示す図である。以下、図３によって従来のＳＩＴの製造工程を説明する。
【０００３】
図３（ａ）に示すエピタキシャル層は、成長工程では、ドレイン層である不純物密度が１×１０１８ｃｍ−３のＮ＋型シリコン基板１の上に不純物密度が１×１０１４ｃｍ−３のシリコンのＮ−エピタキシャル層２が約５０μｍ設けられている。図３（ｂ）に示すシリコンピット３は、シリコンのＮ−エピタキシャル層２をドライエッチングし設けられている。図３（ｃ）に示すゲートは、シリコンピット３の溝の底に該基板と逆導電型のゲートＰ＋層４で設けられている。
【０００４】
図３（ｄ）に示すソースは、シリコン表面のＮ−エピタキシャル層２の上に該基板と同一導電型のＮ＋ソース層５が設けられている。これが、従来の表面ゲート型ＳＩＴの概略構造である。図３（ｅ）では、従来の内部構造を解説する。ここで、Ｎ−エピタキシャル層２とＰ＋ゲート層４は逆導電型なので、ＰＮ接合が形成される。ＰＮ接合の逆バイアス時に広がる空乏層幅をＷＤとし、以下で与えられる。
【０００５】
ＷＤ＝２ε×（ＶＧＳ＋φ）／（ｑ×ＮＤ）
【０００６】
ここで、空乏層幅ＷＤは、Ｐ＋ゲート層４とＮ−エピタキシャル層２の不純物密度で与えられる。ここで、外部印加電圧ＶＧＳを０Ｖとしてゲートゼロバイアス時の空乏層の幅をＷＯとした。
【０００７】
空乏層幅ＷＯは、不純物密度が低い方のＮ−エピタキシャル層２の方へ広がる。例えば、ここでアプセクタ不純物密度１×１０１９ｃｍ−３として、ドナー不純物密度１×１０１４ｃｍ−３とした場合には、ゼロバイアス時の空乏層幅ＷＯはおよそ２．０６μｍとなる。シリコンピットに設けたゲートの溝から隣のゲートの溝まで７μｍとし、ゲートの拡散深さを０．８５μｍとすれば、チャンネル幅ＷＣＨは５．３μｍとなり、ゲートからゼロバイアス時の空乏層幅ＷＯが隣のゲートまで届かないものであった。つまり、ＷＣＨ＞ＷＯの領域であった。
【０００８】
【発明が解決しようとする課題】
上記した従来の半導体では、低逆バイアス領域から均等な阻止能力を発揮するのは難しく、また、均等な阻止能力を発揮するためにはある程度の逆バイアスが必要であった。また、言い換えると、低バイアス領域から均一な電圧増幅率を得るのは難しかった。また、低バイアス領域では高バイアス領域に比べ阻止能力が低いので、または、電圧増幅率が小さいので、低バイアス領域から使用する際は、変動を補正するために余分な回路が必要とされた。
【０００９】
そこで、本発明の目的は、低逆バイアス領域から充分な阻止能力を発揮し、または低逆バイアス領域から均等な電圧増幅率を再現し、高範囲の領域で均等な電圧増幅率を再現しリニアリティの良い優れた半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
そこで、本発明は、一導電型のシリコン基板の表面に、該基板と同一導電型のエピタキシャル層を設け、該エピタキシャル層に該基板と同一導電型のソース領域及び逆導電型のゲート領域を設け、前記基板の裏面には前記基板と同一導電型のドレイン領域を設けた静電誘導型トランジスタにおいて、前記エピタキシャル成長層の不純物密度を低くすること、また１層のエピタキシャル成長層のみで形成すること、またチャンネル幅ＷＣＨをゼロバイアス時の空乏層幅ＷＯよりも短くする構造とすることで、低バイアス領域から高バイアス領域まで広領域での均一な電圧増幅率を再現できることを特徴とする半導体装置である。
【００１１】
即ち、本発明は、一導電型のシリコン基板の表面にエピタキシャル成長層が形成され、前記シリコン基板と同一導電型のソース領域及び逆導電型のゲート領域が形成され、前記シリコン基板の裏面には前記シリコン基板と同一導電型のドレイン領域が形成される半導体装置において、前記エピタキシャル成長層の不純物密度を１０１４ｃｍ−３未満とし、ゼロバイアス時の空乏層幅ＷＯを大きくし、低バイアス領域から高バイアス領域まで高領域で均一な阻止能力あるいは均一な電圧増幅率を再現できる半導体装置である。
【００１２】
また、本発明は、前記半導体装置において、ソース領域からドレイン領域が１層のエピタキシャル成長層であって不純物密度が一定であり、均一な阻止能力あるいは均一な電圧増幅率を再現できる半導体装置である。
【００１３】
また、本発明は、前記半導体装置において、チャンネル幅ＷＣＨをゲートゼロバイアス時に広がる空乏層幅ＷＯより短くすることで（ＷＣＨ＜ＷＯの設計）、低バイアス領域から高バイアス領域まで広領域で均一な阻止能力あるいは均一な電圧増幅率を再現することを特徴とする半導体装置である。
【００１４】
また、本発明は、前記半導体装置の構造を特徴とした静電誘導型トランジスタである。
【００１５】
【発明の実施の形態】
本発明の実施の形態による半導体装置の製造方法について、以下に説明する。
【００１６】
本発明の特徴は、エピタキシャル成長層の不純物密度を低くすること、またエピタキシャル層を１層のエピで行うこと、またチャンネル幅ＷＣＨをゲートゼロバイアス領域の空乏層幅ＷＯよりも短く設計することで、低バイアス領域から高バイアス領域まで広領域での均一な電圧増幅率を再現できた。
【００１７】
図１は、本発明の実施の形態による表面ゲート型ＳＩＴの説明図である。以下、図１によって本発明のＳＩＴを説明する。
【００１８】
図１（ａ）に示すエピタキシャル成長層は、ドレイン層である不純物密度が１×１０１８ｃｍ−３のＮ＋型シリコン基板１の上に不純物密度が１．２×１０１３ｃｍ−３といった低濃度のシリコンのＮ−エピタキシャル層２１を約５０μｍを設けた。
【００１９】
図１（ｂ）に示すシリコンピットは、シリコンのＮ−エピタキシャル層２１をドライエッチングによりエッチングし、シリコンピット３を設けた。ここで、表面側のエピタキシャル層２１をＡ領域とし、基板内部側のＮ−エピタキシャル層２１をＢ領域とする。
【００２０】
図１（ｃ）に示すゲートは、シリコンピット３の溝の底に該基板と逆導電型のＰ＋ゲート層４で設けた。
【００２１】
図１（ｄ）に示すソースは、シリコン表面のＮ−エピタキシャル層２の上に該基板と同一導電型のＮ＋ソース層で設けた。
【００２２】
図１（ｅ）では、本発明のＳＩＴの内部構造を説明する。ここで、従来のＳＩＴと同様に、Ｎ−エピタキシャル層２１とＰ＋ゲート層４は、逆導電型なので、バイアスを加えなくても空乏層はある程度形成される。ここで、前述と同様に、ゲートゼロバイアス時の空乏層幅ＷＯを求めてみると、アクセプタ不純物密度１×１０１９ｃｍ−３とし、ドナー不純物密度１．２×１０１３ｃｍ−３とするとＷＯはおよそ５．７２μｍとなる。ゲートの溝から隣のゲートの溝まで７μｍとし、ゲートの拡散深さを０．８５μｍとすれば、チャンネル幅ＷＣＨは５．３μｍとなり、本発明のＳＩＴは、ゲートからゼロバイアス時の空乏層幅ＷＯは、すでに隣のゲートに接触している。これで、本発明の表面型ＳＩＴが完成する。
【００２３】
ここで、補足として説明すると、チャンネル幅は４種類のタイプの構造に分類される。図１（ｆ）では、補足の説明として、チャンネル近傍の図を４種類に分けて説明する。例として、ゲートから逆バイアスを加え空乏層を広げていった場合のモデルである。
【００２４】
（１）ＷＣＨ＞ＷＯ 
ゼロバイアスではお互いの空乏層は接触していない領域
（２）ＷＣＨ＝２ＷＤ
逆ゼロバイアスを加え、お互いの空乏層が接触する領域（ジャストピンチオフ）
（３）２ＷＤ＞ＷＣＨ＞ＷＤ
さらに逆バイアスを加え、お互いの空乏層が重なり合う領域
（４）ＷＣＨ＜ＷＤ
さらに逆バイアスを加え、空乏層が隣のゲートに接触している領域
【００２５】
上記のように分類されるが、その構造によりゼロバイアスの時点での空乏層がどの領域にあるかで、低バイアス領域から高バイアス領域まで、電圧増幅率が均等であるかが決定される。例えば、（１）のＷＣＨ＞ＷＯとした構造の場合は、ゲートに逆バイアスを加えていくと、空乏層が広がり、やがて（２）ＷＣＨ＝２ＷＯの領域に達する。さらに、逆バイアスを加えると、（３）２ＷＤ＞ＷＣＨ＞ＷＤの領域に到達する。また、さらに、逆バイアスを加えると、（４）ＷＣＨ＜ＷＤ領域に到達する。以後は、空乏層に変化はなくポテンシャルバリアの高さは大きくなっていく。
【００２６】
ここで、（４）ＷＣＨ＜ＷＤの領域に到達するまでは、数ボルトのゲート逆バイアスを必要とし、この数ボルトの低逆バイアス領域までは空乏層が変化していき、阻止状態が均一ではなく、可変電圧増幅率を発生させている。この構造を用いると、低バイアス領域では、ＶＤＳ−ＩＤ特性の阻止間隔がＶＧＳに対して均一ではない領域で、この領域は阻止能力が加速度的に増加している状態である。
【００２７】
しかし、図１（ｅ）のように、ゼロバイアス状態でＷＣＨ＜ＷＯの条件を満たした空乏層である場合には、ここから逆バイアスを加えていっても構造の変化はなく、低バイアス領域から充分な阻止能力を発揮し、また広範囲において均等な電圧増幅率を再現できる。よって、ＶＤＳ−ＩＤ特性でみると、阻止間隔がＶＧＳに対して均一になり、リニアリティの良いＶＤＳ−ＩＤ特性が得られる。
【００２８】
またここで、ゼロバイアスの空乏層幅ＷＯは、エピタキシャル成長層２１の不純物密度が小さい方が（ドナー密度ＮＤを小さくすることで）、ＷＯを大きくできるので、エピタキシャル成長層２１の濃度を小さくした方が上記ＳＩＴを設計しやすい。また、高逆バイアス領域になっても、１層のエピタキシャル成長層で形成しているので、ソース側のＡの領域とドレイン側のＢの領域は同じ不純物密度なので（ドナー密度ＮＤは変化しない）、空乏層の広がりが安定するため均一な電圧増幅率を再現できる。
【００２９】
図２（ｂ）では、例としてＷＣＨ＞ＷＯの条件のＶＤＳ−ＩＤ特性を示す。この条件では、例えば、低バイアスの（ＶＧＳ＝０〜−８Ｖ）の領域では高バイアス領域に比べ阻止間隔が狭くなっている。そして、高バイアス領域（ＶＧＳ＝−８Ｖ）以上になると間隔が大きくなり均一になってくる。
【００３０】
図２（ａ）では、例として、ＷＣＨ＜ＷＯの条件のＶＤＳ−ＩＤ特性を示す。この条件では、例えば、低バイアスの（ＶＧＳ＝−１Ｖ）の領域からすでに間隔が大きくなり、均一になっている。つまり、低バイアス領域から高バイアス領域にかけて広領域でＶＤＳ−ＩＤ特性がＶＧＳに対して間隔が均一で、等間隔の電圧増幅率を再現している。
【００３１】
【発明の効果】
本発明によれば、一導電型のシリコン基板の表面に、該基板と同一導電型のソース領域及び逆導電型のゲート領域が設けられ、前記基板の裏面には前記基板と同一導電型のドレイン領域が設けられている静電誘導型トランジスタにおいて、エピタキシャル成長層の不純物密度を低くすることで、ゼロバイアス時の空乏層幅ＷＯを大きくし、また、１層のエピタキシャル成長のみで行うことで、不純物密度を均一にすることで、また、チャンネル幅ＷＣＨをゼロバイアス時に広がる空乏層幅ＷＯより短く（ＷＣＨ＜ＷＯ）することで、低バイアス領域から高バイアス領域まで広領域で均一な電圧増幅率を再現できるＳＩＴを提供することができる。
【００３２】
またこれにより、オーディオ用のアンプを設計する際に、低バイアス領域から高バイアス領域まで広領域で阻止間隔が均等なので、リニアリティが良く歪みの少ない良好なアンプを提供できる。また、従来より電圧増幅率がバイアス領域で変化する場合は、回路設計により補正していたが、こういった余分な回路は省くことが出来、単純な回路でアンプが提供できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態による表面ゲート型ＳＩＴの説明図。図１（ａ）は、エピタキシャル成長工程の説明図、図１（ｂ）は、シリコンピット形成工程の説明図、図１（ｃ）は、ゲートの説明図、図１（ｄ）は、ソースの説明図、図１（ｅ）は、本発明のＳＩＴの内部構造の説明図、図１（ｆ）は、本発明のＳＩＴのチャンネル近傍の空乏層の説明図。
【図２】  表面ゲート型ＳＩＴの電圧対電流特性の説明図。図２（ａ）は、本発明の実施の形態による表面ゲート型ＳＩＴの電圧対電流特性を示す図、図２（ｂ）は、従来の表面ゲート型ＳＩＴの電圧対電流特性を示す図。
【図３】  従来の表面ゲート型ＳＩＴの製造方法を示す図。図３（ａ）は、エピタキシャル成長層の説明図、図３（ｂ）は、シリコンピットの説明図、図３（ｃ）は、ゲートの説明図、図３（ｄ）は、ソースの説明図、図３（ｅ）は、従来のＳＩＴの内部構造の説明図。
【符号の説明】
１  ドレイン層
２，２１  Ｎ−エピタキシャル成長層
３  シリコンピット
４  Ｐ＋ゲート層
５  Ｎ＋ソース層
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2003234481.tif 000001
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2003234481.tif 000002