【手続補正書】
【提出日】平成16年5月31日(2004.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置であって
前記容量素子の前記第１電極は、前記ソース、ドレインの一方に接続するプラグに接続された第１導電性接続体と、前記第１導電性接続体の上部に形成された第１導電体膜との積層膜によって構成され、
前記第１導電性接続体および前記第１導電体膜のそれぞれは、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなり、
前記第１導電体膜の膜厚は、前記第１導電性接続体の膜厚よりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１電極の一部を構成する前記第１導電性接続体の下端部の径は、その上端部の径以上であり、前記第１電極の他の一部を構成する前記第１導電体膜の下端部の径は、その上端部の径以下であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記第１導電性接続体は、複数の導電体膜によって構成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１または３記載の半導体集積回路装置において、前記第１電極の一部を構成する前記第１導電性接続体は、ＣＶＤ法またはスパッタリング法によって形成された導電膜からなり、前記第１電極の他の一部を構成する前記第１導電体膜は、メッキ法によって形成された導電膜からなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記容量素子の前記容量絶縁膜は、前記第１電極の上面と側面とに形成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１、２、３または５記載の半導体集積回路装置において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とすることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、前記容量素子の前記第２電極は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする第２導電体膜によって構成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項６記載の半導体集積回路装置において、前記容量素子の上部には、水素を透過し難い絶縁膜を介在して酸化シリコン系の絶縁膜およびメタル配線が形成されていることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｅ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜とその下部の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｆ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、前記第１導電性接続体の上方の前記第２絶縁膜に前記溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に前記第１導電体膜を形成する工程に先立って、前記溝の底部に露出した前記第１導電性下地膜をスパッタエッチングすることによって、前記第１導電性下地膜の一部を前記溝の側壁に再析出させることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項９記載の半導体集積回路装置の製造方法において、前記第１導電体膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって前記下部電極を形成する際、前記下部電極の肩部を丸めることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１導電性接続体の上方の前記第２絶縁膜に前記第１導電性接続体を露出する溝を形成する工程、
（ｄ）前記溝の内部を含む前記第２絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｅ）前記第２絶縁膜の上部の前記第１導電体膜および前記第１導電性下地膜を除去することによって、前記第１導電体膜および前記第１導電性下地膜を前記溝の内部に残す工程、
（ｆ）前記第２絶縁膜を除去することによって、前記第１導電体膜とその底部および側面に形成された前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記（ｆ）工程で前記第２絶縁膜を除去する際、周辺回路領域の前記第２絶縁膜を除去しないことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１２記載の半導体集積回路装置の製造方法において、前記（ｆ）工程で前記第２絶縁膜を除去する際、周辺回路領域の前記第２絶縁膜を除去することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１２記載の半導体集積回路装置の製造方法において、前記第２絶縁膜を窒化シリコン系の絶縁膜とその上部に形成した酸化シリコン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を形成する際、まず前記窒化シリコン系の絶縁膜をエッチングのストッパにして前記酸化シリコン系の絶縁膜をエッチングし、次いで前記窒化シリコン系の絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項９または１２記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の内部を含む前記第２絶縁膜の上部に第２導電性下地膜を形成する工程、
（ｅ）前記第２導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｆ）前記第２絶縁膜の上部の前記第１導電体膜および前記第２導電性下地膜を除去することによって、前記第１導電体膜および前記第２導電性下地膜を前記溝の内部に残す工程、
（ｇ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜および前記第２導電性下地膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜と、前記第２導電性下地膜と、前記第２導電性下地膜の下層の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｈ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、前記第１導電体膜および前記第２導電性下地膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって前記下部電極を形成する際、前記下部電極の肩部を丸めることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１７記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第２導電性下地膜をカソード電極とする電解メッキ法、前記第２導電性下地膜を触媒とする無電解メッキ法または選択ＣＶＤ法のいずれかによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９記載の半導体集積回路装置の製造方法において、前記第１導電体膜を前記電解メッキ法によって形成する際、ウエハの端部に露出した前記第２導電性下地膜に負電極側の端子を接続することを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１７記載の半導体集積回路装置の製造方法において、前記第１導電体膜と前記第２導電性下地膜との合計の膜厚は、前記第１導電性下地膜の膜厚よりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１７記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜および前記第２導電性下地膜は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項９、１２または１７記載の半導体集積回路装置の製造方法において、前記溝の内部に前記第１導電体膜を埋め込む工程は、前記第１導電体膜を前記溝の深さ以上の膜厚で形成する工程と、その後、前記第１導電体膜を化学的機械研磨法でポリッシュバックまたはドライエッチング法でエッチバックすることによって、その表面の高さを前記第２絶縁膜の表面の高さと略同一にする工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記導電性下地膜をスパッタエッチングすることによって、前記第１導電性下地膜の一部を前記溝の側壁に再析出させる工程、
（ｅ）前記溝の底部に露出した前記第１導電性下地膜および前記溝の側壁に再析出させた前記第１導電性下地膜のそれぞれの表面に第１導電体膜を形成する工程、
（ｆ）前記溝の内部を含む前記第２絶縁膜の上部に、前記第２絶縁膜とはエッチング速度が異なる第３絶縁膜を形成した後、前記第２絶縁膜の上部の前記第３絶縁膜および前記第１導電体膜を除去することによって、前記第３絶縁膜および前記第１導電体膜を前記溝の内部に残す工程、
（ｇ）前記第２絶縁膜と前記第３絶縁膜とのエッチング速度の差を利用したエッチングによって前記第２絶縁膜を選択的に除去して前記第１導電性下地膜を露出する工程、
（ｈ）前記溝の側壁に再析出させた前記第１導電性下地膜、前記第１導電性下地膜の表面に形成した前記第１導電体膜および前記溝の内部の前記第３絶縁膜をマスクにしたエッチングで前記第１絶縁膜の上部の前記第１導電性下地膜を除去する工程、
（ｉ）前記第３絶縁膜を除去することによって、前記第１導電体膜と前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｊ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法において、前記第２絶縁膜を酸化シリコン系の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を形成する際、まずフォトレジスト膜をマスクにして前記窒化シリコン系の絶縁膜をエッチングし、次いで前記フォトレジスト膜を除去した後、前記窒化シリコン系の絶縁膜をマスクにして前記酸化シリコン系の絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２４記載の半導体集積回路装置の製造方法において、前記第２絶縁膜および前記第３絶縁膜の一方は、ホウ素、リンの少なくとも一方を含む酸化シリコン系の絶縁膜からなり、前記第２絶縁膜および前記第３絶縁膜の他方は、前記ホウ素および前記リンを含まない酸化シリコン系の絶縁膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２６記載の半導体集積回路装置の製造方法において、前記第１絶縁膜を酸化シリコン系の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜とで構成し、前記（ｉ）工程で前記第３絶縁膜を除去する際、前記窒化シリコン系の絶縁膜をエッチングのストッパにして前記第３絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項９または２４記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第１導電性下地膜の上部での膜成長速度が前記第２絶縁膜の上部での膜成長速度よりも大きい成膜方法によって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項９、１２または２４記載の半導体集積回路装置の製造方法において、前記第１導電体膜の膜厚は、前記第１導電性下地膜の膜厚よりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項９、１２または２４記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第１導電性下地膜をカソード電極とする電解メッキ法、前記第１導電性下地膜を触媒とする無電解メッキ法または選択ＣＶＤ法のいずれかによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項３０記載の半導体集積回路装置の製造方法において、前記第１導電体膜を前記電解メッキ法によって形成する際、ウエハの端部に露出した前記第１導電性下地膜に負電極側の端子を接続することを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項９、１７または２４記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜のエッチングは、前記半導体基板の主面に対して垂直な方向のエッチング速度が水平な方向のエッチング速度よりも大きい異方性エッチング法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項９、１７または２４記載の半導体集積回路装置の製造方法において、前記第２絶縁膜に前記溝を形成する工程は、前記第１導電性下地膜をエッチングのストッパに用いたドライエッチングで行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
請求項９、１２、１７または２４記載の半導体集積回路装置の製造方法において、前記第１電極の平面パターンは、前記第２絶縁膜に形成された前記溝の平面パターンによって規定されることを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
請求項９、１２、１７または２４記載の半導体集積回路装置の製造方法において、前記溝の内径は、その底部よりも上端部の方が大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
請求項９、１２、１７または２４記載の半導体集積回路装置の製造方法において、前記第１導電性接続体と前記第１導電性下地膜との間に前記第１導電性接続体の酸化を防止するバリアメタル膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３７】
請求項９、１２、１７または２４記載の半導体集積回路装置の製造方法において、前記容量素子の上部に第４絶縁膜を形成する工程と、前記第４絶縁膜に接続孔を形成することによって前記接続孔の底部に前記容量素子の前記上部電極を露出させる工程と、前記接続孔の内部に第２導電性接続体を形成する工程と、前記第４絶縁膜の上部に上層配線を形成し、前記接続孔を通じて前記上層配線と前記上部電極とを電気的に接続する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３８】
請求項３７記載の半導体集積回路装置の製造方法において、前記容量素子と前記第２導電性接続体との間に前記第２導電性接続体の酸化を防止するバリアメタル膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３９】
請求項３７記載の半導体集積回路装置の製造方法において、前記容量素子の上部の前記第４絶縁膜は、水素を透過し難い絶縁膜とその上部に形成した酸化シリコン系の絶縁膜とからなることを特徴とする半導体集積回路装置の製造方法。
【請求項４０】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部にその表面の高さが前記第２絶縁膜の表面の高さよりも低くなるように前記第１導電体膜を埋め込む工程、
（ｅ）前記溝の内部の前記第１導電体膜上にエッチングバリア膜を形成する工程、
（ｆ）前記エッチングバリア膜、前記第２絶縁膜、前記第１導電体膜および前記第１導電性下地膜の相互のエッチング速度の差を利用し、まず前記第２絶縁膜をエッチングして選択的に除去し、次いで前記エッチングバリア膜をマスクにしたエッチングで前記第１導電性下地膜を除去した後、前記エッチングバリア膜を選択的に除去することによって、前記第１導電体膜および前記第１導電性下地膜によって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４１】
請求項９、１２、１７、２４または４０記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ2またはＩｒＯ2からなることを特徴とする半導体集積回路装置の製造方法。
【請求項４２】
請求項９、１２、１７、２４または４０記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ2またはＩｒＯ2からなることを特徴とする半導体集積回路装置の製造方法。
【請求項４３】
請求項９、１２、１７、２４または４０記載の半導体集積回路装置の製造方法において、前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とすることを特徴とする半導体集積回路装置の製造方法。
【請求項４４】
請求項９、１２、１７、２４または４０記載の半導体集積回路装置の製造方法において、前記容量絶縁膜は、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5のいずれかを主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項４５】
請求項９、１２、１７、２４または４０記載の半導体集積回路装置の製造方法において、前記第２導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ2またはＩｒＯ2からなることを特徴とする半導体集積回路装置の製造方法。
【請求項４６】
半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成する工程、
（ｄ）前記溝の内部にメッキ法または選択ＣＶＤ法によって第１導電体膜を形成した後、前記第２絶縁膜を除去することによって、前記第１導電体膜によって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｅ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部にＣＶＤ法またはスパッタリング法で形成した第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４７】
請求項４６記載の半導体集積回路装置の製造方法において、前記第１導電体膜および前記第２導電体膜は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項４８】
請求項４６記載の半導体集積回路装置の製造方法において、前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とすることを特徴とする半導体集積回路装置の製造方法。
【請求項４９】
請求項９記載の半導体集積回路装置の製造方法において、前記（ｅ）工程におけるエッチングは、前記第１導電性下地膜を構成する材料に対するエッチング速度が、前記第１導電体膜を構成する材料に対するエッチング速度よりも大きくなる方法で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５０】
請求項１７記載の半導体集積回路装置の製造方法において、前記（ｇ）工程におけるエッチングは、前記第１導電性下地膜を構成する材料に対するエッチング速度が、前記第１導電体膜を構成する材料に対するエッチング速度よりも大きくなる方法で行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５１】
半導体基板の主面上に形成された第１の電極と前記第１の電極の上面および側壁面上に容量絶縁膜を介して形成された第２の電極とによって構成される容量素子を有する半導体集積回路装置であって、
前記容量素子の前記第１の電極は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とすることを特徴とする半導体集積回路装置。
【請求項５２】
請求項５１記載の半導体集積回路装置において、前記半導体基板の主面上に、前記容量素子の前記第１の電極に電気的に接続された容量素子選択用スイッチング素子を有することを特徴とする半導体集積回路装置。
【請求項５３】
請求項５１記載の半導体集積回路装置において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とすることを特徴とする半導体集積回路装置。
【請求項５４】
請求項９、１２または１７記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は酸化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項５５】
請求項９記載の半導体集積回路装置の製造方法において、前記（ｄ）工程は、前記溝の深さよりも大きい膜厚を有する前記第１導電体膜を成膜する工程と、前記溝の外部に形成された前記第１導電体膜をウエハ主面上の平坦化処理によって除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５６】
請求項９記載の半導体集積回路装置の製造方法において、前記（ｄ）工程は、前記溝の深さよりも大きい膜厚を有する前記第１導電体膜を成膜する工程と、前記溝の外部に形成された前記第１導電体膜を化学的機械研磨法またはドライエッチング法によって除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５７】
請求項９記載の半導体集積回路装置の製造方法において、前記容量素子の前記容量絶縁膜は、前記（ｅ）工程のエッチングによって形成された前記第１導電性下地膜の側壁部上も覆うように形成されることを特徴とする半導体集積回路装置の製造方法。