【手続補正書】
【提出日】平成17年6月3日(2005.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
前記メモリセルアレイ領域の前記第２絶縁膜の上部にストッパ膜を形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化された第４絶縁膜を形成する工程、
を含み、
前記ストッパ膜は、前記情報蓄積用容量素子の前記下部電極を形成する際のエッチングストッパとして機能することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
ストッパ膜が前記メモリセルアレイ領域の前記第２絶縁膜の上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記メモリセルアレイ領域の前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化されて形成され、
前記ストッパ膜は、前記情報蓄積用容量素子の前記下部電極を形成する際のエッチングストッパとして機能することを特徴とする半導体集積回路装置。
【請求項３】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
前記メモリセルアレイ領域の前記第２絶縁膜の上部にストッパ膜を形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜および前記ストッパ膜をエッチングして溝を形成する工程、
前記溝の内壁および底部上に情報蓄積用容量素子の下部電極を形成する工程、
前記第３絶縁膜をエッチングして前記下部電極を露出させる工程、
前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記第３絶縁膜上、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化された第４絶縁膜を形成する工程、
を含み、
前記第３絶縁膜をエッチングして下部電極を露出させるとき、前記ストッパ膜は、エッチングストッパとして機能し、前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３において、
前記第４絶縁膜の表面を研磨法で平坦化した後、前記周辺回路領域または前記ロジック回路領域の前記平坦化された前記第４絶縁膜および前記第２絶縁膜に溝を前記第１層配線を露出するように形成し、前記溝の内部を含む前記第４絶縁膜上に導電層を堆積し、前記第４絶縁膜の表面上の前記導電層を除去して、前記溝内に前記導電層からなる導電部を、前記第１層配線に接続するように形成する工程、
を更に含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
ストッパ膜が前記メモリセルアレイ領域の前記第２絶縁膜の上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化されて形成され、
前記周辺回路領域または前記ロジック回路領域の前記絶縁膜および前記第２絶縁膜に溝が前記第１層配線を露出するように形成され、
前記溝内に導電層からなる導電部が、前記第１層配線に接続するように形成され、
前記ストッパ膜は、前記下部電極を形成する際のエッチングストッパとして機能し、
前記下部電極は内面及び外面を有する側壁を有し、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記下部電極の側壁の内面及び外面上に容量絶縁膜、前記容量絶縁膜上に前記上部電極が形成されていることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
前記メモリセルアレイ領域の前記第２絶縁膜の上部にストッパ膜を形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜および前記ストッパ膜をエッチングして溝を形成する工程、
前記溝の内壁および底部上に情報蓄積用容量素子の下部電極を形成する工程、
前記第３絶縁膜をエッチングして前記下部電極を露出させる工程、
前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記第３絶縁膜上、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化された第４絶縁膜を形成する工程、
を含み、
前記第３絶縁膜をエッチングして下部電極を露出させるとき、前記ストッパ膜は、エッチングストッパとして機能し、前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの半導体領域に接続されるシリコン膜からなる第１プラグが形成され、
前記第１絶縁膜に前記第１プラグが露出する開口が形成され、前記ビット線は、前記開口を介して前記第１プラグに接続され、
前記第１絶縁膜に、前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴの半導体領域を露出する第１接続孔が形成され、前記第１層配線は前記第１接続孔内に形成された金属膜に接続されることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６において、
前記第４絶縁膜の表面を研磨法で平坦化した後、前記周辺回路領域または前記ロジック回路領域の前記平坦化された前記第４絶縁膜および前記第２絶縁膜に溝を前記第１層配線を露出するように形成し、前記溝の内部を含む前記第４絶縁膜上に導電層を堆積し、前記第４絶縁膜の表面上の前記導電層を除去して、前記溝内に前記導電層からなる導電部を、前記第１層配線に接続するように形成する工程、
を更に含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
ストッパ膜が前記メモリセルアレイ領域の前記第２絶縁膜の上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化されて形成され、
前記周辺回路領域または前記ロジック回路領域の前記絶縁膜および前記第２絶縁膜に溝が前記第１層配線を露出するように形成され、
前記溝内に導電層からなる導電部が、前記第１層配線に接続するように形成され、
前記ストッパ膜は前記下部電極を形成する際のエッチングストッパとして機能し、
前記下部電極は内面及び外面を有する側壁を有し、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記下部電極の側壁の内面及び外面上に容量絶縁膜、前記容量絶縁膜上に前記上部電極が形成され、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの半導体領域に接続されるシリコン膜からなる第１プラグが形成され、
前記第１絶縁膜に前記第１プラグが露出する開口が形成され、前記ビット線は、前記開口を介して前記第１プラグに接続され、
前記第１絶縁膜に、前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴの半導体領域を露出する第１接続孔が形成され、前記第１層配線は前記第１接続孔内に形成された金属膜に接続されることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
ストッパ膜を前記メモリセルアレイ領域の前記第２絶縁膜の上部に形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜および前記ストッパ膜をエッチングして溝を形成する工程、
前記溝の内壁および底部上に情報蓄積用容量素子の下部電極を形成する工程、
前記ストッパ膜をエッチングストッパとして前記第３絶縁膜をエッチングして前記下部電極を露出させる工程、
前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に、表面が平坦化された第４絶縁膜を形成する工程、
前記周辺回路領域または前記ロジック回路領域の前記平坦化された前記第４絶縁膜および前記第２絶縁膜に他の溝を前記第１層配線を露出するように形成し、前記他の溝の内部を含む前記第４絶縁膜上に導電層を堆積し、前記第４絶縁膜の表面上の前記導電層を除去して、前記他の溝内に前記導電層からなる導電部を、前記第１層配線に接続するように形成する工程、
を含み、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
ストッパ膜が前記メモリセルアレイ領域の前記第２絶縁膜の上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化されて形成され、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、前記ストッパ膜は、前記下部電極を形成する際のエッチングストッパとして機能することを特徴とする半導体集積回路装置。
【請求項１１】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
前記第２絶縁膜に接続孔を形成し、前記接続孔にプラグを形成する工程、
ストッパ膜を前記第２絶縁膜および前記プラグ上を含む前記メモリセルアレイ領域の上部に形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜および前記ストッパ膜をエッチングして前記プラグを露出する溝を形成する工程、
前記溝の内壁および底部上に情報蓄積用容量素子の下部電極を形成する工程、
前記ストッパ膜をエッチングストッパとして前記第３絶縁膜をエッチングして前記下部電極を露出させる工程、
前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に第４絶縁膜を形成する工程、
前記第４絶縁膜の表面を研磨法で平坦化した後、前記周辺回路領域または前記ロジック回路領域の前記平坦化された前記第４絶縁膜および前記第２絶縁膜に他の溝を前記第１層配線を露出するように形成し、前記他の溝の内部を含む前記第４絶縁膜上に導電層を堆積し、前記第４絶縁膜の表面上の前記導電層を除去して、前記他の溝内に前記導電層からなる導電部を、前記第１層配線に接続するように形成する工程、
を含み、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
前記第２絶縁膜に接続孔が形成され、前記接続孔にプラグが形成され、
ストッパ膜が前記第２絶縁膜および前記プラグ上を含む前記メモリセルアレイの上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が平坦化されて形成され、
前記周辺回路領域または前記ロジック回路領域の前記絶縁膜および前記第２絶縁膜に溝が前記第１層配線を露出するように形成され、
前記溝内に導電層からなる導電部が、前記第１層配線に接続するように形成され、
前記ストッパ膜は、前記下部電極を形成する際のエッチングストッパとして機能し、
前記下部電極は内面及び外面を有する側壁を有し、
前記下部電極の下には前記ストッパ膜が除去されて前記プラグに接続し、かつ前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記下部電極の側壁の内面及び外面上に前記容量絶縁膜、前記容量絶縁膜上に前記上部電極が形成されていることを特徴とする半導体集積回路装置。
【請求項１３】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する工程、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が研磨法により平坦化された第１絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線を、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線を形成する工程、
前記ビット線および前記第１層配線を覆い、かつその表面が研磨法により平坦化された第２絶縁膜を前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成する工程、
前記第２絶縁膜に第２接続孔を形成し、前記第２接続孔に第２プラグを形成する工程、
ストッパ膜を前記第２絶縁膜および前記第２プラグ上を含む前記メモリセルアレイ領域の上部に形成する工程、
前記ストッパ膜上に第３絶縁膜を形成する工程、
前記メモリセルアレイ領域の前記第３絶縁膜および前記ストッパ膜をエッチングして前記第２プラグを露出する溝を形成する工程、
前記溝の内壁および底部上に情報蓄積用容量素子の下部電極を形成する工程、
前記ストッパ膜をエッチングストッパとして前記第３絶縁膜をエッチングして前記下部電極を露出させる工程、
前記下部電極を覆う容量絶縁膜および上部電極を形成する工程、
前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に第４絶縁膜を形成する工程、
前記第４絶縁膜の表面を研磨法で平坦化した後、前記周辺回路領域または前記ロジック回路領域の前記平坦化された前記第４絶縁膜および前記第２絶縁膜に他の溝を前記第１層配線を露出するように形成し、前記他の溝の内部を含む前記第４絶縁膜上に導電層を堆積し、前記第４絶縁膜の表面上の前記導電層を除去して、前記他の溝内に前記導電層からなる導電部を、前記第１層配線に接続するように形成する工程、
を含み、
前記下部電極の下には前記ストッパ膜が存在せず、前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域に接続されるシリコン膜からなる第１プラグが形成され、
前記第１絶縁膜に前記第１プラグが露出する開口が形成され、前記ビット線は、前記開口を介して前記第１プラグに接続され、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの他方の半導体領域に接続されるシリコン膜からなる第３プラグが形成され、
前記第３プラグは前記第２プラグに接続され、
前記第１絶縁膜に、前記周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴの半導体領域を露出する第１接続孔が形成され、前記第１層配線は前記第１接続孔内に形成された金属膜に接続されることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３において、
前記ストッパ膜は窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成され、
前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆い、かつその表面が研磨法により平坦化された第１絶縁膜が形成され、
前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成され、
前記ビット線および前記第１層配線を覆い、かつその表面が研磨法により平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成され、
前記第２絶縁膜に第２接続孔が形成され、前記第２接続孔に第２プラグが形成され、
ストッパ膜が前記第２絶縁膜および前記第２プラグ上を含む前記メモリセルアレイの上部に形成され、
前記ストッパ膜上に絶縁膜が形成され、
前記絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成され、
前記絶縁膜は、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に表面が研磨法により平坦化されて形成され、
前記周辺回路領域または前記ロジック回路領域の前記絶縁膜および前記第２絶縁膜に溝が前記第１層配線を露出するように形成され、
前記溝内に導電層からなる導電部が、前記第１層配線に接続するように形成され、
前記ストッパ膜は、前記下部電極を形成する際のエッチングストッパとして機能し、
前記下部電極は内面及び外面を有する側壁を有し、
前記下部電極の下には前記ストッパ膜が除去されて前記第２プラグに接続し、かつ前記下部電極の側壁に接する領域に前記ストッパ膜が存在し、
前記下部電極の側壁の内面及び外面上に前記容量絶縁膜、前記容量絶縁膜上に前記上部電極が形成され、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域に接続されるシリコン膜からなる第１プラグが形成され、
前記第１絶縁膜に前記第１プラグが露出する開口が形成され、前記ビット線は、前記開口を介して前記第１プラグに接続され、
前記第１絶縁膜に前記メモリセル選択用ＭＩＳＦＥＴの他方の半導体領域に接続されるシリコン膜からなる第３プラグが形成され、
前記第３プラグは前記第２プラグに接続され、
前記第１絶縁膜に、前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴの半導体領域を露出する第１接続孔が形成され、前記第１層配線は前記第１接続孔内に形成された金属膜に接続されることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記ストッパ膜は窒化シリコン膜であることを特徴とする半導体集積回路装置。