(57)【要約】  金属酸化物材料からなる可変抵抗膜（１４）が下部電極（１３）と上部電極（１５）とに挟まれた抵抗変化素子（１６）と、この抵抗変化素子（１６）に接続され、障壁層（１８）が下部の第１の電極層（１７）と上部の第２の電極層（１９）とに挟まれた整流素子（２０）とを基板（１２）上に形成した構成となっている。そして、抵抗変化素子（１６）と整流素子（２０）とは可変抵抗膜（１４）の厚み方向に直列に接続され、障壁層（１８）が、水素バリア性を有するバリア層であるように構成されている。
2008062734.tif 000002
【特許請求の範囲】
【請求項１】
上部電極と、下部電極と、前記上部電極および前記下部電極との間に介在する金属酸化物材料を含む可変抵抗膜と、を備える抵抗変化素子と、
第１の電極層と、第２の電極層と、前記第１の電極層と前記第２の電極層とに挟まれた障壁層と、を備える整流素子と、を備え、
前記抵抗変化素子と前記整流素子とは前記可変抵抗膜の厚み方向に直列に接続され、
前記障壁層が水素バリア性を有する、不揮発性記憶素子。
【請求項２】
前記整流素子は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードであることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記整流素子が、前記抵抗変化素子の上に積層されていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
前記可変抵抗膜の厚み方向から見て前記障壁層の面積が前記可変抵抗膜の面積よりも大きいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
前記上部電極、前記第１の電極層および前記第２の電極層のうち、少なくともいずれか一層が水素バリア性を有することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して前記下部電極および前記上部電極の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項７】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記第２の電極層が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
前記複数の下部電極および前記複数の第２の電極層の立体交差点のそれぞれに対応して前記下部電極および前記第２の電極層の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項８】
前記第２の電極層の上に金属配線層をさらに備えたことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項９】
前記上部電極と前記第１の電極層とは１個の共通電極であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１０】
前記抵抗変化素子が、前記整流素子の上に積層されていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１１】
前記上部電極が水素バリア性を有することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１２】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記第１の電極層が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の第１の電極層と立体交差するように複数形成され、
前記複数の第１の電極層および前記複数の上部電極の立体交差点のそれぞれに対応して前記第１の電極層および前記上部電極の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項１３】
前記上部電極の上に金属配線層をさらに備えたことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１４】
前記下部電極と前記第２の電極層とは１個の共通電極であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１５】
前記下部電極を覆い、前記下部電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通して前記下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、
前記第１の層間絶縁膜は水素バリア性を有し、
前記可変抵抗膜は、前記第１のコンタクトホールに埋め込まれていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１６】
前記上部電極は、前記第１のコンタクトホールの中において前記可変抵抗膜の上に埋め込まれていることを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１７】
前記障壁層が、窒素を含有する層であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１８】
前記障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含むことを特徴とする請求項１７に記載の不揮発性記憶素子。
【請求項１９】
前記電極または前記電極層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された少なくとも１以上の物質を含むことを特徴とする請求項１７に記載の不揮発性記憶素子。
【請求項２０】
前記下部電極を覆い、前記下部電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、
前記第２の層間絶縁膜は水素バリア性を有し、
前記可変抵抗膜は、前記第１のコンタクトホールに埋め込まれていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２１】
基板上に下部電極を形成する工程と、
前記下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、
前記可変抵抗膜上に上部電極を形成する上部電極形成工程と、
前記上部電極上に障壁層を含む整流素子を形成する工程と、を備え、
前記障壁層は水素バリア性を有するバリア層として形成されることを特徴とする不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化に適した量産性の高い不揮発性記憶素子、不揮発性記憶素子アレイおよびその製造方法に関する。
【背景技術】
【０００２】
近年、小型・薄型のデジタルＡＶプレーヤやデジタルカメラなど携帯型デジタル機器の高機能化が進展し、これらの機器の記憶素子として用いられる大容量かつ高速の不揮発性記憶素子の需要がますます高まってきている。このような需要に応えるために、強誘電体キャパシタを用いた不揮発性記憶素子がある。【０００３】
強誘電体膜は酸化物で構成されるものが多い。そのために、このような記憶材料が、還元雰囲気、例えば水素雰囲気、にさらされないような製造工程において作製され、このような製造工程で作製することができる素子構造をもつ不揮発性記憶素子が必要となる。【０００４】
一般的にＭＯＳトランジスタが集積された半導体素子の製造工程では、その製造工程の最終工程において、スパッタリング等によりダメージを受けたＭＯＳトランジスタを、水素を含むガス中で熱処理を行いＭＯＳトランジスタの特性を修復することが行われている。また、強誘電体を用いた不揮発性記憶素子の製造工程において、半導体素子を作製した半導体基板の表面は、例えば、ＢＰＳＧ膜やＰＳＧ膜などの層間絶縁膜で被覆されている。しかしながら、このような層間絶縁膜を形成する場合には、生成物として水素が発生することがよく知られている。【０００５】
このような製造工程で発生する水素に強誘電体膜がさらされるのを防ぐために、強誘電体キャパシタを用いた半導体記憶装置において、例えば、強誘電体膜全体が絶縁性水素バリア膜で覆われた例がある。ただし、この絶縁性水素バリア膜は導電性がないので、電気的な接続を行うために絶縁性水素バリア膜を貫通するコンタクトホールを形成して、ＴｉＮなどの導電性と水素バリア性を兼ね備えた水素バリア材料がＣＶＤ法を用いて埋め込まれる。このようにして、強誘電体キャパシタの上部電極と絶縁性水素バリア膜上の配線とが電気的に接続され、強誘電体膜は絶縁性水素バリア膜とコンタクトホールに埋め込まれた水素バリア材料により、水素にさらされることなく保護される（例えば、特許文献１参照）。【０００６】
また、強誘電体膜を挟む上部電極と下部電極全体、または、上部電極のみが水素バリア膜で覆われ、強誘電体キャパシタと他の回路素子や配線との接続は、プラグによるドロップコンタクトにより実現している例もある（例えば、特許文献２、３参照）。【０００７】
また、強誘電体膜からなるキャパシタの上部に水素バリア層として、強誘電体膜を結晶化させるための熱処理を行ってもアモルファス状態を保つ膜、例えば、ＴａＳｉＮ膜を形成した例がある。このＴａＳｉＮ膜は、水素の遮断効果に優れていると共に、導電性を有している。したがって、水素バリア層に開口部を設けることなく、キャパシタの上部電極と外部電極とをＴａＳｉＮ膜により、電気的に接続を行うことができる（例えば、特許文献４参照）。【０００８】
また、不揮発性記憶素子の記憶材料として、強誘電体ではなく、可変抵抗膜を用いたものが知られている（例えば、特許文献５参照）。
【特許文献１】特開２００２−１５１６５９号公報
【特許文献２】特開２００５−３９２９９号公報
【特許文献３】特開２００６−６６９３４号公報
【特許文献４】特開平１１−１２６８８３号公報
【特許文献５】特開２００４−１８５７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
可変抵抗膜を用いた不揮発性記憶素子では、製造方法における歩留まりの向上が望まれている。【００１０】
また、可変抵抗膜を用いた不揮発性記憶素子は微細化・高集積化に適しており、例えばクロスポイント構造などを用いると高集積化が容易であるが、あるメモリセルにデータを書き込むときに、迂回電流により他のメモリセルの抵抗値が変化して誤ってデータを書き込んでしまうという障害（以下、書込みディスターブと呼ぶ）が課題となる。【００１１】
本発明は、上記課題を解決するものであり、書込みディスターブがなく歩留まり率の高い素子構成をもつ可変抵抗膜を用いた不揮発性記憶素子と、この素子構成を実現する工程を簡略化して製造することができる不揮発性記憶素子の製造方法とを提供することを目的とする。しかも、１００ｎｍ未満のプロセスルールの半導体プロセスとの親和性に富む、量産性の高い素子構成の不揮発性記憶素子とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、発明者らが不揮発性記憶素子の開発において得た新しい知見に基づいてなされたものである。その新しい知見とは、可変抵抗膜が金属酸化物を含むため、水素に曝されると還元され、特性が変化してしまうというものである。特性の変化は、可変抵抗膜を用いた不揮発性記憶素子において、歩留まり率の低下を招く。【００１３】
一般に、可変抵抗膜の形成や、不揮発性記憶素子そのものの形成には水素は利用されない。しかし、上述したように同一の基板にトランジスタを形成するような場合など、半導体プロセスで水素が用いられたり、装置を構成する特定の材料から水素が発生したりする場合がある。水素は浸透性が高く、基板や金属などの内部を拡散する。水素が可変抵抗膜まで到達すると、可変抵抗膜を劣化させる。そこで水素が可変抵抗膜に達することを防止する必要がある。水素バリア性を有する部材を可変抵抗膜の近傍に配設することで、水素が可変抵抗膜に達するのを抑制できる。【００１４】
しかしながら、水素バリアの機能のみを有する水素バリア膜で強誘電体膜や可変抵抗膜を覆うこととした場合、水素バリア膜を形成するためだけに特別な工程が必要となり、工程が増加するという課題がある。また、水素バリアが必要な強誘電体膜や可変抵抗膜の上部を水素バリア膜で覆い、これらの膜で構成される素子の電極部分から電気的に接続するためにドロップコンタクトなどを形成すると、さらに工程が増加するという課題が生じる。特別に水素バリア層を設けることとすれば、装置の構成も複雑になる。装置構成および製造工程を簡潔にしつつ、可変抵抗膜を水素から保護する必要がある。
上記目的を達成するために、本発明の不揮発性記憶素子は、上部電極と、下部電極と、上部電極および下部電極との間に介在する金属酸化物材料を含む可変抵抗膜と、を備える抵抗変化素子と、第１の電極層と、第２の電極層と、第１の電極層と第２の電極層とに挟まれた障壁層と、を備える整流素子と、を備え、抵抗変化素子と整流素子とは可変抵抗膜の厚み方向に直列に接続され、障壁層が水素バリア性を有する。【００１５】
この構成により、書込みディスターブがなく、可変抵抗膜を水素から保護可能な不揮発性記憶素子が実現できる。障壁層が水素バリア層を兼ねているため、簡潔な構成により可変抵抗膜を水素から保護することができ、かつ歩留まりの向上も図れる。
なお、水素バリア性とは、水素の侵入（浸透）を防止する性質をいう。【００１６】
また、整流素子は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成としてもよい。【００１７】
この構成により、整流素子の中でも電流駆動能力が高いダイオードを使用するので、書込みディスターブがなくて、抵抗変化素子には必要十分な電流が印加できる構成とすることができる。【００１８】
また、整流素子が、抵抗変化素子の上に積層されている構成としてもよい。この構成により、書込みディスターブがなく、高集積の不揮発性記憶素子が実現できる。【００１９】
また、可変抵抗膜の厚み方向から見て障壁層の面積が可変抵抗膜の面積よりも大きい構成としてもよい。
この構成により、可変抵抗膜の厚み方向（積層方向）から見て可変抵抗膜が完全に障壁層により被覆される。よって、可変抵抗膜をより確実に水素から保護できる。【００２０】
また、上部電極、第１の電極層および第２の電極層のうち、少なくともいずれか一層が水素バリア性を有する構成としてもよい。【００２１】
これらの構成により、水素バリア性を有する層が可変抵抗膜を保護することにより、水素に対する耐久性の高い不揮発性記憶素子が実現できる。【００２２】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、下部電極が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極と立体交差するように複数形成され、複数の下部電極および複数の上部電極の立体交差点のそれぞれに対応して下部電極および上部電極の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。【００２３】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、下部電極が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、第２の電極層が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極と立体交差するように複数形成され、複数の下部電極および複数の第２の電極層の立体交差点のそれぞれに対応して下部電極および第２の電極層の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。【００２４】
これらの構成により、クロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより高集積化して製作することができる。【００２５】
また、第２の電極層の上に金属配線層をさらに備えた構成としてもよい。この構成により、第２の電極層および第２の電極層に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。【００２６】
また、上部電極と第１の電極層とは１個の共通電極である構成としてもよい。この構成により、不揮発性記憶素子の素子構成と製造工程をさらに簡素化することができる。【００２７】
また、抵抗変化素子が、整流素子の上に積層されている構成としてもよい。この構成により、書込みディスターブがなく、高集積の不揮発性記憶素子が実現できる。【００２８】
また、上部電極が水素バリア性を有する構成としてもよい。この構成により、上部電極が可変抵抗膜を保護することにより、さらに水素に対する耐久性の高い不揮発性記憶素子が実現できる。【００２９】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、第１の電極層が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の第１の電極層と立体交差するように複数形成され、複数の第１の電極層および複数の上部電極の立体交差点のそれぞれに対応して第１の電極層および上部電極の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。【００３０】
この構成により、クロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより高集積化して製作することができる。【００３１】
また、上部電極の上に金属配線層をさらに備えた構成としてもよい。この構成により、上部電極および上部電極に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。【００３２】
また、下部電極と第２の電極層とは１個の共通電極である構成としてもよい。この構成により、不揮発性記憶素子の素子構成と製造工程をさらに簡素化することができる。【００３３】
また、下部電極を覆い、下部電極上に形成された第１の層間絶縁膜と、第１の層間絶縁膜を貫通して下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、第１の層間絶縁膜は水素バリア性を有し、可変抵抗膜は、第１のコンタクトホールに埋め込まれている構成としてもよい。【００３４】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性のバリア層で覆われることとなるので、可変抵抗膜は水素に触れにくくなり、保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。第１の層間絶縁膜が水素バリア性を有するため、可変抵抗膜がさらに有効に保護されることになり、不揮発性記憶素子の水素に対する耐久性がさらに向上する。【００３５】
また、上部電極は、第１のコンタクトホールの中において可変抵抗膜の上に埋め込まれている構成としてもよい。
この構成により、可変抵抗膜は確実に水素バリア性のバリア層で覆われるので、水素に触にくくなり、保護される。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【００３６】
また、障壁層が、窒素を含有する層である構成としてもよい。【００３７】
また、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。【００３８】
また、電極または電極層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された少なくとも１以上の物質を含む構成としてもよい。【００３９】
これらの構成により、可変抵抗膜の上部障壁層や電極、電極層が水素バリア層となるので、可変抵抗膜は水素に触れにくくなり、保護される。【００４０】
また、上記不揮発性記憶素子において、下部電極を覆い、下部電極上に形成された第１の層間絶縁膜と、第１の層間絶縁膜を覆う第２の層間絶縁膜と、第１の層間絶縁膜および第２の層間絶縁膜を貫通して下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、第２の層間絶縁膜は水素バリア性を有し、可変抵抗膜は、第１のコンタクトホールに埋め込まれていてもよい。【００４１】
かかる構成では、抵抗変化膜が障壁層と第２の層間絶縁膜とにより被覆され、さらに確実に抵抗変化膜を水素から保護できる。【００４２】
また、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、可変抵抗膜上に上部電極を形成する上部電極形成工程と、上部電極上に障壁層を含む整流素子を形成する工程と、を備え、障壁層は水素バリア性を有するバリア層として形成される構成からなる。【００４３】
この構成により、可変抵抗膜の上部に位置する上部電極および整流素子を形成する各層のうち、いずれか一層は水素バリア性を有するバリア層として形成されることにより、可変抵抗膜は水素に触れにくくなり、保護される。また、整流素子を形成することにより書込みディスターブを防止することができる。【００４４】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００４５】
本発明の不揮発性記憶素子は、可変抵抗膜を用いた抵抗変化素子と、この抵抗変化素子に整流素子を積層方向に直列に接続した構成をメモリセルとして用いている。この構成により、隣接したメモリセルからの書込みディスターブやクロストークなどを防止している。さらに、可変抵抗膜を水素雰囲気にさらされにくくするために、可変抵抗膜の上部に配置する障壁層を水素バリア性のあるバリア層として構成している。このような構成とすることにより、可変抵抗膜は水素に触れにくくなり、保護される。なお、高集積化に適したクロスポイント型の不揮発性記憶素子では、隣接したメモリセルからの迂回電流が流れる、書込みディスターブを防止するためにメモリセルごとに抵抗変化素子に整流素子が接続されている。この構成をさらに活用して、整流素子を電流駆動能力の大きいＭＩＭダイオードなどにするとともに、このダイオードを構成する障壁層を水素バリア性のあるバリア層とすることにより、可変抵抗膜が水素雰囲気にさらされにくくしている。さらに、抵抗変化素子とダイオードの隣接する電極層を共用化する場合には、メモリセルの構成はコンパクトに簡略化することも可能である。【００４６】
また、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。【００４７】
また、本発明のクロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、整流素子のうち電流駆動能力の高いダイオードを直列に接続しているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。【００４８】
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電機器などの電子機器が、より一層の小型化・薄型化が図れ、高信頼性を有するという効果を奏する。
【図面の簡単な説明】
【００４９】
【図１】図１は本発明の第１の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＢ−Ｂ線の断面を矢印方向から見た概略断面図である。
【図２】図２は本発明の第１の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図である。
【図３】図３は本発明の第１の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。
【図４】図４は２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。
【００５０】
【図５】図５はＭＩＭダイオードの電流−電圧特性（Ｉ−Ｖ特性）の模式図である。
【図６】図６（ａ）から（ｄ）は本発明の第１の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図７】図７（ａ）から（ｄ）は本発明の第１の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図８】図８は本発明の第２の実施の形態における不揮発性記憶素子アレイの概略構成図で、半導体チップ表面から見た模式図である。
【図９】図９は本発明の第２の実施の形態における不揮発性記憶素子アレイの概略構成図で、（ａ）は図８のＧ−Ｇ線の断面を矢印方向から見た概略断面図、（ｂ）は図８のＨ−Ｈ線の断面を矢印方向から見た概略断面図である。
【図１０】図１０は本発明の第３の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＩ−Ｉ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＪ−Ｊ線の断面を矢印方向から見た概略断面図である。
【図１１】図１１は本発明の第４の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＫ−Ｋ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＬ−Ｌ線の断面を矢印方向から見た概略断面図である。
【図１２】図１２（ａ）から（ｄ）は本発明の第４の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１３】図１３（ａ）から（ｃ）は本発明の第４の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１４】図１４は本発明の第５の実施の形態における不揮発性記憶素子アレイの概略構成図で、半導体チップ表面から見た模式図である。
【図１５】図１５は本発明の第５の実施の形態における不揮発性記憶素子アレイの概略構成図で、（ａ）は図１４のＹ−Ｙ線の断面を矢印方向から見た概略断面図、（ｂ）は図１４のＺ−Ｚ線の断面を矢印方向から見た概略断面図である。
【図１６】図１６は本発明の第６の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図である。
【図１７】図１７（ａ）から（ｄ）は本発明の第６の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１８】図１８（ａ）から（ｄ）は本発明の第６の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【符号の説明】
【００５１】
１０，３０，４５，５０  ６０  不揮発性半導体素子
４０，５５    不揮発性半導体素子アレイ
１１，３１，３６    半導体チップ表面
１２    基板
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ    下部電極
１４    可変抵抗膜
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ，１５ｈ    上部電極
１６    抵抗変化素子
１７，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ，１７ｈ    第１の電極層
１８    障壁層
１９，１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ    第２の電極層
２０    整流素子
２１    第１の層間絶縁膜
２２，２８    第２の層間絶縁膜
２３，３８    第３の層間絶縁膜
２４    第１のコンタクトホール
２５    凹部
２６    ＳｉＮ膜
２７    Ａｌ材料
３１    基板表面
３４    溝
３７    金属配線層
５１    下部層間絶縁層
５２    下部コンタクトホール
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施の形態にかかる不揮発性記憶素子、不揮発性記憶素子アレイ、およびその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。【００５３】
（第１の実施の形態）
図１から図７は、本発明の第１の実施の形態を示す図である。図１は、本発明の第１の実施の形態の不揮発性記憶素子１０の概略構成図を示す。図１（ａ）は半導体チップ表面１１から見た不揮発性記憶素子１０の概略構成を示す模式図である。図１（ｂ）は図１（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線の断面を矢印方向から見た概略断面図を示す。【００５４】
図１（ａ）において、可変抵抗膜１４を挟んで下部電極１３と上部電極１５とが積層方向（可変抵抗膜１４の厚み方向、以下同様）に配置され、その上部に整流素子２０が配置されている。【００５５】
また、図１（ｂ）および（ｃ）に示すように、不揮発性記憶素子１０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に形成された構成となっている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、可変抵抗膜１４よりも上部に積層された上部電極１５および整流素子２０を構成する層のうち、少なくとも障壁層１８が水素バリア性を有するバリア層である構成となっている。層の厚み方向からみたとき、障壁層１８の面積（基板１２の主面に平行な平面で切った断面積、以下同様）は可変抵抗膜１４の面積よりも大きい。かかる構成により、可変抵抗膜１４を水素から有効に保護できる。【００５６】
なお、障壁層１８の他、第１の電極層１７または第２の電極層１９のうちの両方または一方が、水素バリア性を有するバリア層であるように構成されていてもよい。かかる構成とすることで、可変抵抗膜１４を水素からさらに有効に保護できる。【００５７】
可変抵抗膜１４は、必ずしも上部電極１５や下部電極１３に接触している必要はない。可変抵抗膜と電極との間に何らかの層が介在していてもよい。【００５８】
また、可変抵抗膜１４は周囲を第１の層間絶縁膜２１で取り囲まれており、上部電極１５は周囲を第２の層間絶縁膜２２で取り囲まれている。さらに、上部電極１５および第２の層間絶縁膜２２上の整流素子２０は第３の層間絶縁膜２３で周囲を取り囲まれるとともに上部を覆われている。第１の層間絶縁膜２１、第２の層間絶縁膜２２、第３の層間絶縁膜は、そのうちの１層または複数の層が水素バリア性のあるバリア層であってもよい。かかる構成により、可変抵抗膜１４を水素からさらに有効に保護できる。【００５９】
このような構成とすることにより、抵抗変化素子１６は、その上部に積層方向に直列に接続された整流素子２０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。【００６０】
さらに、抵抗変化素子１６の上部に位置する整流素子２０の水素バリア性を有する障壁層１８により、可変抵抗膜１４が水素に触れることを抑制できる。すなわち、障壁層１８が水素バリア性を有するので、不揮発性記憶素子１０を製造する製造プロセスで水素雰囲気を用いず、かつ水素が生成して残るような製造方法を用いなければ、その後に水素雰囲気に置かれても、可変抵抗膜１４が水素に触れることを抑制できる。したがって、この製造済みの不揮発性記憶素子１０の上部に形成された第３の層間絶縁膜２３の上に別の回路素子（図示せず）や配線（図示せず）を構成し、該工程において水素を用いたとしても、可変抵抗膜１４は水素に触れにくくなり、保護されることとなる。この回路素子や配線を作製するときには、不揮発性記憶素子は水素に触れにくく、保護されているので、水素雰囲気を用いた製造プロセスや、水素が生成して残るような製造プロセスを用いることができる。すなわち、通常用いられる１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。また、障壁層１８以外の層（第１の電極層１７、第２の電極層１９、第１の層間絶縁膜２１、第２の層間絶縁膜２２、第３の層間絶縁膜２３）についても水素バリア性を有する材料で構成することにより、可変抵抗膜１４をさらに確実に水素から保護できる。【００６１】
図２は本実施の形態の一例で、不揮発性記憶素子１０よりも簡略化した製造プロセスで製作することができて、しかも高集積化が可能な構成の不揮発性記憶素子３０の概略構成図を示す。図２（ａ）は半導体チップ表面１１から見た不揮発性記憶素子３０の概略構成を示す模式図である。図２（ｂ）は図２（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、図２（ｃ）は図２（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図を示す。図２の不揮発性記憶素子３０は図１の不揮発性記憶素子１０と比較して、高集積化に適した構成になっている。【００６２】
すなわち、図２（ｂ）および（ｃ）に示すように、不揮発性記憶素子３０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とが、基板１２の上に形成された構成となっている。このときに、上部電極１５と第１の電極層１７とが図２（ｂ）および（ｃ）に示すように同一の電極（共通電極）から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有するバリア層であるように構成されている。なお、第１の電極層１７または第２の電極層１９の両方または一方がさらに水素バリア性を有する材料で構成されていてもよい。また、第１の層間絶縁膜２１および第２の層間絶縁膜２８（第１の層間絶縁膜２１上に、かつ障壁層１８および第２の電極層１９を覆うように、形成された層間絶縁膜）の両方または一方が、水素バリア性を有する材料で構成されていてもよい。【００６３】
図１の不揮発性記憶素子１０と異なり図２の不揮発性記憶素子３０の構成では、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は、下部電極１３を覆い下部電極１３上に形成された第１の層間絶縁膜２１を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。【００６４】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層で覆われることとなるので、可変抵抗膜は水素に触れにくくなり、保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【００６５】
次に図２の構成により、不揮発性記憶素子３０の動作について説明する。【００６６】
図３は、図２（ｂ）および（ｃ）に示す概略断面図の構造で作製した不揮発性記憶素子３０の抵抗変化素子１６に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、抵抗変化素子１６を形成した直後の測定開始初期では抵抗変化素子１６の抵抗値はばらつくので、抵抗変化素子１６の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。【００６７】
不揮発性記憶素子３０の抵抗変化素子１６の下部電極１３と整流素子２０の第２の電極層１９の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた抵抗変化素子１６の抵抗値が図３に示すように変化する。すなわち、図３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０３Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０４Ωの高抵抗値Ｒｂを示す。ここでは、抵抗値を変化させるために必要な抵抗変化素子１６に分圧して印加される負電圧は−２．１Ｖ、正電圧は＋３．１Ｖとして電気的パルスを印加して安定な抵抗値の書き換えを行っている。【００６８】
また、図３に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、抵抗変化素子１６の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図３に示すように、抵抗変化素子１６の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、抵抗変化素子１６の情報は「０」から「１」に書き換えられる。また、同様に抵抗変化素子１６の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、抵抗変化素子１６の情報は「１」から「０」に書き換えられる。【００６９】
この情報を読み取るときには、抵抗変化素子１６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、不揮発性記憶素子３０が動作する。【００７０】
ところで、このように動作する不揮発性記憶素子３０の整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成としてもよい。本実施の形態では不揮発性記憶素子１０、３０ともにＭＩＭダイオードで構成している。このようなダイオードで整流素子２０を構成すると、ＰＮ接合ダイオードなどで構成した場合と較べて抵抗変化素子１６の電流駆動能力を大きくすることができる。【００７１】
図５はＭＩＭダイオードの電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す。図５で正電圧パルスがＶＨを超えると抵抗変化素子１６の抵抗値は高抵抗値Ｒｂとなり、負電圧パルスがＶＬを超えると抵抗変化素子１６の抵抗値は低抵抗値Ｒａとなる。抵抗値を読むことにより情報を読み出す再生電圧Ｅ３は、図５のＶＨとＶＬの間の大きさで印加されることとなる。【００７２】
図５のＭＩＭダイオードのＩ−Ｖ特性から、ＭＩＭダイオードに正負ともに大きい電圧が印加されたときにはＭＩＭダイオードは比較的低抵抗となり、ＶＨやＶＬを超えない小さい電圧が印加されたときにはＭＩＭダイオードは比較的高抵抗となる。このことより、本実施の形態の不揮発性記憶素子３０、１０は抵抗変化素子１６と整流素子２０であるＭＩＭダイオードが直列に接続された構成で電圧が印加される。このような構成にすると、再生電圧Ｅ３が印加される場合には、ＭＩＭダイオードは高抵抗であるので、再生電圧Ｅ３はＭＩＭダイオードに比較的多く分圧して印加される。一方、抵抗値を書き換える大きい正電圧Ｅ２や負電圧Ｅ１が印加される場合には、ＭＩＭダイオードは低抵抗であるので、正電圧Ｅ２や負電圧Ｅ１は抵抗変化素子１６に比較的多く分圧される。したがって、抵抗値を書き換えるときは、適切な大きさの電圧を不揮発性記憶素子に印加することにより書き換えることができる。また、抵抗値を読み取るときの再生電圧Ｅ３を不揮発性記憶素子に印加するときには、ノイズ等が再生電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。なお、ＭＳＭダイオードやショットキーダイオードをＭＩＭダイオードの代わりに用いても、ダイオードの順方向や逆方向の特性は少し変わるものの同様の効果が期待できる。【００７３】
本実施の形態の不揮発性記憶素子は、例えば、ＭＩＭダイオードのような整流素子が抵抗変化素子に直列に接続されているので、書込みディスターブを防止することができる。また、抵抗変化素子と整流素子とが直列に接続された不揮発性記憶素子またはメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなる不揮発性記憶素子またはメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの書込みが行われるときには、印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどがさらに確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。【００７４】
次に、本実施の形態による不揮発性記憶素子３０の製造方法について、図６および図７を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子３０の製造方法は、基板１２上に下部電極１３を形成する工程と、下部電極１３上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、上部電極１５上に障壁層１８を形成する工程と、障壁層１８上に第２の電極層１９を形成する工程と、を備えている。最後の２つの工程が整流素子を形成する工程に相当する。なお、本実施の形態に上部電極１５上に第１の電極（図示せず）を形成する工程を付加してもよいが、不揮発性記憶素子３０では、上部電極１５が第１の電極（図示せず）と共通に構成されている（上部電極と第１の電極層とは１個の共通電極である）ので、この工程の説明は省略する。【００７５】
このとき、可変抵抗膜１４上の障壁層１８が水素バリア性を有するバリア層を形成する。さらに別の層が水素バリア性を有するバリア層を形成してもよい。すなわち、障壁層１８の他、上部電極１５、第１の電極層１７、第２の電極層１９、第１の層間絶縁膜２１、第２の層間絶縁膜２８のうち一つまたは複数が、水素バリア性を有するバリア層を形成してもよい。【００７６】
さらに、抵抗膜形成工程は、下部電極１３を覆う第１の層間絶縁膜２１を形成する工程と、第１の層間絶縁膜２１を貫通する第１のコンタクトホール２４を下部電極１３上に形成するホール形成工程と、第１のコンタクトホール２４に可変抵抗膜１４を埋め込み、下部電極１３上に可変抵抗膜１４を形成する工程と、第１の層間絶縁膜２１上の可変抵抗膜１４を除去して表面を平坦化する工程からなる。そして、上部電極形成工程は、第１のコンタクトホール２４の上部の可変抵抗膜１４を除去して、第１のコンタクトホール２４上部に凹部を形成する工程と、凹部に上部電極１５を埋め込む工程とからなる。このように構成される製造方法について順にプロセスフローを説明する。【００７７】
図６（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる下部電極１３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法等により酸化膜（ＳｉＯ２膜）を第１の層間絶縁膜２１として基板１２および下部電極１３を覆って厚さ２５０ｎｍとなるように堆積する。【００７８】
そして、図６（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が下部電極１３上に第１の層間絶縁膜２１を貫通して形成される。この第１のコンタクトホール２４は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ３Ｏ４からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を図６（ｃ）に示すように形成し、第１の層間絶縁膜２１上にも層状に堆積する。【００７９】
さらに、図６（ｄ）に示すように、第１の層間絶縁膜２１上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２１の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。【００８０】
次に、図７（ａ）に示すように、エッチバックを用いることにより第１のコンタクトホール２４中の可変抵抗膜１４の上部を除去して、深さ３０ｎｍの凹部２５を形成する。そして、スパッタ法により、例えばＡｌ材料をこの凹部２５を埋めて、第１の層間絶縁膜２１上に上部電極１５の材料として層状に形成したのち、ＣＭＰ技術により第１の層間絶縁膜２１上の電極材料を除去する。さらに、上部電極１５および第１の層間絶縁膜２１の上に、図７（ｂ）に示すように、例えば、スパッタ法によりＳｉＮ膜２６を１０ｎｍおよびＡｌ材料２７を０．１μｍの厚さで層状に形成する。【００８１】
そして、ＳｉＮ膜２６およびＡｌ材料２７をエッチングすることにより、上部電極１５を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる障壁層１８およびＡｌ材料からなる第２の電極１９を図７（ｃ）に示すように形成する。【００８２】
さらに、障壁層１８および第２の電極１９を覆い、第１の層間絶縁膜２１の上にＳｉＯ２膜からなる第２の層間絶縁膜２８が、ＣＶＤ法等により厚さ０．４μｍの酸化膜として図７（ｄ）に示すように形成される。このようにして、不揮発性記憶素子３０が形成され、抵抗変化素子１６の上に整流素子２０が積層方向に直列に接続されて形成されていることがわかる。【００８３】
以上のプロセスフローにより、不揮発性記憶素子３０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。【００８４】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の上部に位置する障壁層を水素バリア性を有するバリア層として形成することにより、可変抵抗膜が水素に触れにくくなる。そして、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。【００８５】
そして、コンタクトホールに可変抵抗膜と上部電極とを埋め込む構成においては、障壁層の面積が可変抵抗膜の面積より大きくなる。よって可変抵抗膜は確実に水素バリア性の層で覆われるので、水素に触れることをより有効に抑制できる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【００８６】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。窒素を含有する材料は一般的に水素バリア性を有するため、バリア層の材料に利用できる。【００８７】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きく（例えば１以上１．３３以下）すれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さく（例えば０より大きく１未満）すれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。【００８８】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。ＳｉＯＮにおける元素の比率は特に限定されない（以下同様）。
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。【００８９】
（第２の実施の形態）
図８および図９は本発明の第２の実施の形態を示す図である。【００９０】
図８はクロスポイント型の不揮発性記憶素子アレイ４０の構成を半導体チップ表面３１から見た概略構成図を示す。図８で不揮発性記憶素子アレイ４０は、図２の不揮発性記憶素子３０をメモリセルＦとして、クロスポイント型に配置した構成としている。すなわち、図８において、基板（図示せず）上の下部電極１３と、この下部電極１３とここでは直角に交差するストライプ状の第２の電極層１９とが、抵抗変化素子１６と整流素子２０とを挟んだ構成となっている。このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。【００９１】
ここでは、例えば、８本の下部電極１３（１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ）と８本の第２の電極層１９（１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子１６と整流素子２０とが下部電極１３と第２の電極層１９とに挟まれて配置されてメモリセルＦを構成し、全体としてマトリックス状のメモリセルＦが複数構成されることとなる。すなわち、メモリセルＦの可変抵抗膜（図示せず）はストライプ形状の下部電極１３とストライプ形状の第２の電極層１９とに挟まれ、下部電極１３は第２の電極層１９と交差している。【００９２】
別の言い方をすれば、不揮発性記憶素子アレイ４０は、下部電極１３が基板１２の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、第２の電極層１９が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極１３と立体交差するように複数形成され、複数の下部電極１３および複数の第２の電極層１９の立体交差点のそれぞれに対応して下部電極１３および第２の電極層１９の間に介在するように、可変抵抗膜１４と、上部電極１５（第１の電極層１７）と、障壁層１８とが設けられることにより、立体交差点のそれぞれに対応して不揮発性記憶素子１６と整流素子２０とが形成される。【００９３】
なお、本実施の形態では示していないが、メモリセルＦの可変抵抗膜（図示せず）は、ストライプ形状の下部電極とストライプ形状の上部電極とに挟まれ、下部電極は上部電極と交差する構成にマトリックス状のメモリセルＦを複数構成して、クロスポイント型の不揮発性記憶素子を構成してもよい。すなわち、上部電極１５（第１の電極層１７）は、下部電極１３と第２の電極層１９との間に介在して第２の電極層１９と平行に延びるように（下部電極１３と立体交差するように）設けられていてもよい。【００９４】
図９（ａ）は、図８の不揮発性記憶素子アレイ４０をＧ−Ｇ線の断面を矢印方向から見た概略断面図を示す。図９（ｂ）は、同じく図８の不揮発性記憶素子アレイ４０をＨ−Ｈ線の断面を矢印方向から見た概略断面図を示す。なお、図９（ａ）で示した破線で囲まれた領域の中に図８で示した不揮発性記憶素子３０と同様の構成からなる不揮発性記憶素子アレイ４０のメモリセルＦを示す。【００９５】
図９（ａ）において、このメモリセルＦが８個並んでいることがわかる。メモリセルＦは、金属酸化物材料からなる可変抵抗膜１４が下部電極１３と上部電極１５とに挟まれた抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とから構成されている。そして、不揮発性記憶素子アレイ４０は、この整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有する層である構成である。さらに第１の電極層１７を兼ねた上部電極１５および第２の電極層１９のうち両方または一方が、水素バリア性を有する層であってもよい。層間絶縁膜の一つあるいは複数が水素バリア性を有する層であってもよい。図９（ｂ）においても同様にメモリセルＦが８個並んでいることがわかる。また、図９（ａ）と図９（ｂ）とは互いに直交した位置から見た不揮発性記憶素子アレイ４０の概略断面図であり、ストライプ形状の下部電極１３とストライプ形状の第２の電極層１９がほぼ直角に交差して、その間に可変抵抗膜１４を含む抵抗変化素子１６と整流素子２０とが挟まれていることがわかる。【００９６】
また、不揮発性記憶素子アレイ４０は、上部電極１５が第１の層間絶縁膜２１の第１のコンタクトホール２４に埋め込まれているので整流素子２０の素子分離が可能となり、複雑な工程を付加することなく、素子分離された整流素子２０を集積化することができる。この場合、障壁層１８が隣接するメモリセルの間で分離されていなくても、上部電極１５が第１のコンタクトホール２４内に埋め込まれて分離されていれば、不揮発性記憶素子アレイ４０は、電気的に障壁層１８が分離されて素子分離された構成と同じ動作を行わせることができる。【００９７】
図２と同様に図８および図９においても、この複数のメモリセルＦの可変抵抗膜１４は、整流素子２０を介して上部電極１５から電気的パルスが下部電極１３に印加される。この電気的パルスの印加により、可変抵抗膜１４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが第１の実施の形態と同様に行われる。【００９８】
したがって、抵抗変化素子１６と、その積層方向に直列に整流素子２０を接続した構成により、整流素子２０のダイオード特性を適切に利用して抵抗変化素子１６への情報の書き換えおよび読み出しを行うことができる。すなわち、抵抗変化素子１６に情報を書き換えるときは、不揮発性記憶素子アレイ４０の各メモリセルＦに比較的大きい電圧を印加して、ダイオード１６を低抵抗状態で動作させる。このときは、ダイオード１６は低抵抗状態であるので、印加電圧の整流素子２０での電圧降下が少なく、効率よく抵抗変化素子１６に電圧を印加することができるので、安定に抵抗変化をさせることができる。一方、抵抗変化素子１６の情報を読み取るときは、比較的小さい電圧を不揮発性記憶素子アレイ４０に印加して、整流素子２０を高抵抗状態で動作させる。このときは、印加電圧の整流素子２０での電圧降下が大きく、適切な大きさの電圧が安定して抵抗変化素子１６に印加されて、その抵抗値を読み出すことができる。このときに、ノイズ電圧が電源ラインを介して印加電圧に付加されても、ほとんど整流素子２０で吸収されるので、抵抗変化素子１６の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。【００９９】
これらの構成により、高集積で実用性の高いクロスポイント型の不揮発性記憶素子アレイ４０は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、上部に整流素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。【０１００】
なお、本実施の形態で示すクロスポイント型の不揮発性記憶素子アレイ４０の製造方法は、第１の実施の形態で示す図２の不揮発性記憶素子３０の製造方法と同様に作製することができる。【０１０１】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態の不揮発性記憶素子４５の概略構成図を示す。図１０（ａ）は半導体チップ表面３６から見た不揮発性記憶素子４５の概略構成を示す模式図である。図１０（ｂ）は図１０（ａ）のＩ−Ｉ線の断面を矢印方向から見た概略断面図、図１０（ｃ）は図１０（ａ）のＪ−Ｊ線の断面を矢印方向から見た概略断面図を示す。【０１０２】
本実施の形態では、第１および第２の実施の形態と異なり、不揮発性記憶素子４５の第２の電極層１９の上に並行に金属配線層をさらに備えた構成として、実質的に第２の電極層１９の配線抵抗を低減して高速化・低消費電力化を行っている。【０１０３】
すなわち、図１０（ｂ）および（ｃ）に示すように、不揮発性記憶素子４５は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に備えた構成となっている。このときに、上部電極１５と第１の電極層１７とが図１０（ｂ）および（ｃ）に示すように同一の電極から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有する層であるように構成されている。さらに、第１の電極層１７および第２の電極層１９の両方または一方が、水素バリア性を有する層であってもよい。層間絶縁膜の一つあるいは複数が水素バリア性を有する層であってもよい。【０１０４】
また、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は下部電極１３を覆い、下部電極１３上に形成された第１の層間絶縁膜２１を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。【０１０５】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層で覆われることとなるので、可変抵抗膜を水素に触れにくくして保護することができる。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【０１０６】
さらに、図１０（ｂ）および（ｃ）に示すように第２の層間絶縁膜２３に第２の電極層１９に平行して深さ０．１μｍの溝３４を設けたのち、この溝の中に、例えばＣｕからなる金属配線層３７が０．１μｍの厚さに埋め込まれる。そして、この金属配線層３７と第２の層間絶縁膜２３との上部に、第３の層間絶縁膜３８が半導体チップ表面３６形成される。【０１０７】
この構成により、第２の電極層および第２の電極層に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。【０１０８】
ところで、Ｃｕからなる金属配線層を形成する工程では、金属配線層を形成したのちに金属配線層の特性の安定化のための水素処理が行われる。このような場合でも、整流素子の障壁層が水素バリア機能を有するバリア層を形成しているので、可変抵抗膜に水素が到達しにくくなる。その結果、抵抗変化素子の劣化を引き起こしにくく、さらに金属配線層により配線抵抗を低抵抗化できるので、寄生抵抗の小さい高信頼性のメモリセルおよび不揮発性素子が安定に（高い歩留まり率で）製作される。【０１０９】
なお、本実施の形態では溝に金属配線層を埋め込んだが、溝の代わりにコンタクトホールを形成して、そのコンタクトホールに金属配線層を埋め込んだ構成としてもよい。【０１１０】
また、第２および第３の実施の形態において、障壁層が、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。【０１１１】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きくすれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さくすれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。【０１１２】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。【０１１３】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。【０１１４】
（第４の実施の形態）
図１１は、本発明の第４の実施の形態の不揮発性記憶素子５０の概略構成図を示す。図１１（ａ）は半導体チップ表面１１から見た不揮発性記憶素子５０の概略構成を示す模式図である。図１１（ｂ）は図１１（ａ）のＫ−Ｋ線の断面を矢印方向から見た概略断面図、図１１（ｃ）は図１１（ａ）のＬ−Ｌ線の断面を矢印方向から見た概略断面図を示す。【０１１５】
本実施の形態は、第１から第３の実施の形態と異なり抵抗変化素子１６が整流素子２０の上に積層されて構成されている。すなわち、図１（ａ）、（ｂ）および（ｃ）に示すように整流素子２０の上部に、下部電極１３と上部電極１５とに挟まれて可変抵抗膜１４が配置されている。【０１１６】
また、図１１（ｂ）および（ｃ）に示すように、不揮発性記憶素子５０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に形成された構成となっている。そして、整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、可変抵抗膜１４よりも下部に積層された障壁層１８が水素バリア性を有するバリア層である構成となっている。なお、図１１に示すように整流素子２０の第２の電極層１９と抵抗変化素子１６の下部電極１３とは同一の電極で構成されている。なお、さらに上部電極１５が水素バリア性を有するバリア層として形成されてもよい。【０１１７】
また、可変抵抗膜１４は周囲を水素バリア性のある第１の層間絶縁膜２１で取り囲まれてもよく、上部電極１５および金属配線層３７は周囲と上部を水素バリア性のある第２の層間絶縁膜２８で取り囲まれ、覆われていてもよい。なお、整流素子２０は下部層間絶縁膜５１で覆われており、下部電極１３は周囲を下部層間絶縁膜５１で囲まれている。下部層間絶縁膜５１が水素バリア性を有するバリア層として形成されてもよい。【０１１８】
このような構成とすることにより、第１から第３の実施の形態と同様に抵抗変化素子１６は、その下部に積層方向に直列に接続された整流素子２０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。
可変抵抗膜１４の下部の障壁層１８が水素バリア性を有することにより、例えば不揮発性記憶素子の下側に水素を発生する材料からなる層（例えばＢＰＳＧ層など）がある場合に、下方から湧出する水素から可変抵抗膜１４を保護できる。かかる構成は、例えば複数の不揮発性記憶素子アレイを上下方向に積層する場合に特に有効である。また、本実施形態でも、他の層（上部電極１５や層間絶縁膜）を水素バリア性を有する材料で構成することにより、さらに可変抵抗膜１４を水素から有効に保護できる。【０１１９】
また、上部電極１５の上にＣｕからなる金属配線層３７を形成して、この上部電極１５に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。【０１２０】
なお、Ｃｕからなる金属配線層を形成する工程では、金属配線層を形成したのちに金属配線層の特性の安定化のための水素処理が行われる。このような場合には、抵抗変化素子の上部電極を水素バリア機能を有するバリア層として形成すれば、可変抵抗膜に水素が到達しにくくなる。その結果、抵抗変化素子の劣化を抑制しつつ、金属配線層により配線抵抗を低抵抗化できるので、寄生抵抗の小さい高信頼性のメモリセルおよび不揮発性素子が安定に製作される。【０１２１】
なお、本実施の形態では溝に金属配線層を埋め込んだが、溝の代わりにコンタクトホールを形成して、そのコンタクトホールに金属配線層を埋め込んだ構成としてもよい。【０１２２】
このようにして構成した図１１に示す不揮発性記憶素子５０の動作は、第１の実施の形態で示した不揮発性記憶素子３０と同様に動作するので、詳細な説明については省略する。【０１２３】
次に、本実施の形態による不揮発性記憶素子５０の製造方法について、図１２および図１３を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子５０の製造方法は、基板１２上に障壁層１８を含む整流素子２０を形成する整流素子形成工程と、整流素子２０上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、を備えた構成である。そして、可変抵抗膜１４の下部の障壁層１８は水素バリア性を有するバリア層として形成されている。このように構成される製造方法について順にプロセスフローを説明する。【０１２４】
図１２（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる第１の電極層１７およびＳｉＮ膜からなる障壁層１８をそれぞれ厚さ０．１μｍでＣＶＤ法等により積層し、エッチング法により所定方向に伸張するように幅０．１μｍで形成する。次に、ＣＶＤ法等によりＳｉＯ２膜からなる酸化膜を下部層間絶縁膜５１として基板１２、第１の電極層１７および障壁層１８を覆って厚さ０．３μｍとなるように堆積する。そして、下部層間絶縁膜５１の表面を平坦化したのち、図１２（ａ）に示すように下部ホール形成工程として、下部層間絶縁膜５１を貫通する直径９０ｎｍの下部コンタクトホール５２を、例えば、ドライエッチング法により、障壁層１８上に形成する。【０１２５】
図１２（ｂ）に示すように、例えばＣＶＤ法などにより、下部コンタクトホール５２にＡｌ材料からなる第２の電極層１９を埋め込み、下部層間絶縁膜５１上にも形成する。そして、ＣＭＰ（化学的機械的研磨）技術を用いて下部層間絶縁膜５１上の第２の電極層１９を除去して下部コンタクトホール５２に埋め込まれたものだけを残して平坦化する。さらに、図１２（ｃ）に示すようにＣＶＤ法などにより、ＳｉＯ２膜からなる酸化膜を第１の層間絶縁膜２１として、下部層間絶縁膜５１と第２の電極層１９を覆って形成したのち、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が第２の電極層１９上に第１の層間絶縁膜２１を貫通して形成される。なお、この第２の電極層１９は、抵抗変化素子１６の下部電極１３を兼ねることとなる。【０１２６】
そして、図１２（ｄ）に示すように第１のコンタクトホールには、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ３Ｏ４からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を形成し、可変抵抗膜１４は第１の層間絶縁膜２１上にも層状に堆積する。【０１２７】
さらに、図１３（ａ）に示すように、第１の層間絶縁膜２１上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２１の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。そして、図１３（ｂ）に示すように可変抵抗膜１４を覆い第１の層間絶縁膜２１上に、例えば、スパッタ法によりＡｌ材料を０．１μｍの厚さの上部電極１５を形成する層を積層したのち、Ｃｕからなる金属配線層３７を０．１μｍの厚さに上部電極１５上に積層する。【０１２８】
図１３（ｃ）に示すように、可変抵抗膜１４を覆う幅９０ｎｍの上部電極１５および金属配線層３７をエッチング法により形成したのち、上部電極１５および金属配線層３７を覆って第１の層間絶縁膜２１上に第２の層間絶縁膜２８として、例えばＣＶＤ法等により弗素ドープの酸化膜を形成する。【０１２９】
以上のプロセスフローにより、不揮発性記憶素子５０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。【０１３０】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の下部に位置する障壁層が水素バリア性を有するバリア層として形成されることにより、可変抵抗膜は例えば下方から湧出してくる水素に触れにくくなり保護される。【０１３１】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、障壁層は、窒素を含有する層であってもよい。さらに上部電極が水素バリア層として形成され、窒素を含有する層であってもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。層間絶縁膜が水素バリア性を有する構成であってもよい。【０１３２】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きくすれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さくすれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。【０１３３】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。【０１３４】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。【０１３５】
（第５の実施の形態）
図１４および図１５は本発明の第５の実施の形態を示す図である。【０１３６】
図１４はクロスポイント型の不揮発性記憶素子アレイ５５の構成を半導体チップ表面３１から見た概略構成図を示す。図１４で不揮発性記憶素子アレイ５５は、図１１の不揮発性記憶素子５０をメモリセルＸとして、クロスポイント型に配置した構成としている。すなわち、図１４において、基板（図示せず）上の第１の電極層１７と、この第１の電極層１７とここでは直角に交差するストライプ状の上部電極１５とが、抵抗変化素子１６と整流素子２０とを挟んだ構成となっている。【０１３７】
別の言い方をすれば、不揮発性記憶素子アレイ５５は、第１の電極層１７が基板１２の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極１５が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の第１の電極層１７と立体交差するように複数形成され、複数の第１の電極層１７および複数の上部電極１５の立体交差点のそれぞれに対応して第１の電極層１７および上部電極１５の間に介在するように、障壁層１８と、第２の電極層１９（下部電極１３）と、可変抵抗膜１４とが設けられることにより、立体交差点のそれぞれに対応して整流素子２０と不揮発性記憶素子１６とが形成される。【０１３８】
このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。【０１３９】
ここでは、例えば、８本の第１の電極層１７（１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ）と８本の上部電極１５（１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇ、１５ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子１６と整流素子２０とが第１の電極層１７と上部電極１５とに挟まれて配置されてメモリセルＸを構成し、全体としてマトリックス状のメモリセルＸが複数構成されることとなる。すなわち、メモリセルＸの可変抵抗膜（図示せず）はストライプ形状の第１の電極層１７とストライプ形状の上部電極１５とに挟まれ、第１の電極層１７は上部電極１５と交差している。なお、本実施の形態では示していないが、メモリセルＸの可変抵抗膜（図示せず）は、ストライプ形状の下部電極とストライプ形状の上部電極とに挟まれ、下部電極は上部電極と交差する構成にマトリックス状のメモリセルＸを複数構成して、クロスポイント型の不揮発性記憶素子を構成してもよい。すなわち、第２の電極層１９（下部電極１３）は、第１の電極層１７と上部電極１５との間に介在して第１の電極層１７と平行に延びるように（上部電極１５と立体交差するように）設けられていてもよい。【０１４０】
図１５（ａ）は、図１４の不揮発性記憶素子アレイ５５をＹ−Ｙ線の断面から見た概略断面図を示す。図１５（ｂ）は、同じく図１４の不揮発性記憶素子アレイ５５をＺ−Ｚ線の断面から見た概略断面図を示す。なお、図１５（ａ）で示した破線で囲まれた領域の中に図１１で示した不揮発性記憶素子５０と同様の構成からなる不揮発性記憶素子アレイ５５のメモリセルＸを示す。【０１４１】
図１５（ａ）において、このメモリセルＸが８個並んでいることがわかる。メモリセルＸは、金属酸化物材料からなる可変抵抗膜１４が下部電極１３と上部電極１５とに挟まれた抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とから構成されている。図９の不揮発性記憶素子アレイ４０と異なり、本実施の形態では、整流素子２０の上部に抵抗変化素子１６が積層された構成となっている。そして、不揮発性記憶素子アレイ５５は、この整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、障壁層１８は水素バリア性を有する層であるように構成されている。図１５（ｂ）においても同様にメモリセルＸが８個並んでいることがわかる。また、図１５（ａ）と図１５（ｂ）とは互いに直交した位置から見た不揮発性記憶素子アレイ５５の概略断面図であり、ストライプ形状の第１の電極層１７とストライプ形状の上部電極１５がほぼ直角に交差して、その間に可変抵抗膜１４を含む抵抗変化素子１６と整流素子２０とが挟まれていることがわかる。【０１４２】
また、不揮発性記憶素子アレイ５５は、第２の電極層１９が下部層間絶縁膜５１の下部コンタクトホール５２に埋め込まれているので整流素子２０の素子分離が可能となる。この場合、障壁層１８が隣接するメモリセルの間で分離されていなくても、第２の電極層１９が下部コンタクトホール５２内に埋め込まれて分離されていれば、不揮発性記憶素子アレイ５５は、電気的に障壁層１８が分離されて素子分離された構成と同じ動作を行わせることができる。【０１４３】
図１１と同様に図１４および図１５においても、この複数のメモリセルＸの可変抵抗膜１４は、上部電極１５から電気的パルスが下部電極１３および整流素子２０に印加される。この電気的パルスの印加により、可変抵抗膜１４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが第１の実施の形態と同様に行われる。【０１４４】
したがって、抵抗変化素子１６と、その積層方向に直列に整流素子２０を接続した構成により、整流素子２０のダイオード特性を適切に利用して抵抗変化素子１６への情報の書き換えおよび読み出しを行うことができる。【０１４５】
これらの構成により、高集積で実用性の高いクロスポイント型の不揮発性記憶素子アレイ５５は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、下部に整流素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。【０１４６】
なお、本実施の形態で示すクロスポイント型の不揮発性記憶素子アレイ５５の製造方法は、第４の実施の形態で示す図１１の不揮発性記憶素子５０の製造方法と同様に作製することができる。【０１４７】
また、第１から第５の実施の形態で示したように不揮発性記憶素子のメモリセルは、抵抗変化素子と整流素子とが直列に接続されて構成されるが、抵抗変化素子および整流素子の配置は、積層方向でどちらが上部にあってもよい。
（第６の実施の形態）
図１６は第６の実施の形態の不揮発性記憶素子６０の概略構成図を示す。図１６（ａ）は半導体チップ表面１１から見た不揮発性記憶素子６０の概略構成を示す模式図である。図１６（ｂ）は図１６（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、図１６（ｃ）は図１６（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図を示す。図１６の不揮発性記憶素子６０も図２の不揮発性記憶素子３０と同様、高集積化に適した構成になっている。【０１４８】
すなわち、図１６（ｂ）および（ｃ）に示すように、不揮発性記憶素子６０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とが、基板１２の上に形成された構成となっている。このときに、上部電極１５と第１の電極層１７とが図１６（ｂ）および（ｃ）に示すように同一の電極（共通電極）から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有するバリア層であるように構成されている。さらに、本実施形態では、第１の層間絶縁層２１の上に第２の層間絶縁層２２が積層され、第２の層間絶縁層２２が水素バリア性を有するバリア層であるように構成されている。なお、第１の電極層１７または第２の電極層１９の両方または一方がさらに水素バリア性を有するように構成されてもよい。【０１４９】
図１の不揮発性記憶素子１０と異なり図１６の不揮発性記憶素子６０の構成では、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は、下部電極１３を覆うように下部電極１３上に形成された第１の層間絶縁膜２１および第２の層間絶縁膜２２を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。【０１５０】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層（障壁層１８および第２の層間絶縁膜２２）で完全に覆われることとなるので、可変抵抗膜は上方から侵入してくる水素に触れることなく保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【０１５１】
不揮発性記憶素子６０の動作については、第１実施形態と同様であるので説明を省略する。【０１５２】
次に、本実施の形態による不揮発性記憶素子６０の製造方法について、図１７および図１８を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子６０の製造方法は、基板１２上に下部電極１３を形成する工程と、下部電極１３上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、上部電極１５上に障壁層１８を形成する工程と、障壁層１８上に第２の電極層１９を形成する工程と、を備えている。最後の２つの工程が整流素子を形成する工程に相当する。なお、本実施の形態に上部電極１５上に第１の電極１７を形成する工程を付加してもよいが、不揮発性記憶素子６０では、上部電極１５が第１の電極１７と共通に構成されている（上部電極と第１の電極層とは１個の共通電極である）ので、この工程の説明は省略する。【０１５３】
このとき、可変抵抗膜１４上の障壁層１８および第２の層間絶縁層２２が水素バリア性を有するバリア層を形成する。さらに別の層が水素バリア性を有するバリア層を形成してもよい。すなわち、障壁層１８の他、上部電極１５、第１の電極１７、第２の電極１９、第１の層間絶縁層２１、第３の層間絶縁層２３のうち一つまたは複数が、水素バリア性を有するバリア層を形成してもよい。【０１５４】
さらに、抵抗膜形成工程は、下部電極１３を覆う第１の層間絶縁膜２１を形成する工程と、第１の層間絶縁膜２１を覆う第２の層間絶縁膜２２を形成する工程と、第１の層間絶縁膜２１および第２の層間絶縁膜２２を貫通する第１のコンタクトホール２４を下部電極１３上に形成するホール形成工程と、第１のコンタクトホール２４に可変抵抗膜１４を埋め込み、下部電極１３上に可変抵抗膜１４を形成する工程と、第２の層間絶縁膜２２上の可変抵抗膜１４を除去して表面を平坦化する工程からなる。そして、上部電極形成工程は、第１のコンタクトホール２４の上部の可変抵抗膜１４を除去して、第１のコンタクトホール２４上部に凹部を形成する工程と、凹部に上部電極１５を埋め込む工程とからなる。このように構成される製造方法について順にプロセスフローを説明する。【０１５５】
図１７（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる下部電極１３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法等により酸化膜（ＳｉＯ２膜）を第１の層間絶縁膜２１として基板１２および下部電極１３を覆って厚さ２５０ｎｍとなるように堆積する。さらに、ＣＶＤ法等により水素バリア機能のある酸化膜（ＳｉＯＮ膜）を第２の層間絶縁膜２２として第１の層間絶縁膜２１を覆って厚さ２５ｎｍとなるように堆積する。【０１５６】
そして、図１７（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が下部電極１３上に第１の層間絶縁膜２１を貫通して形成される。この第１のコンタクトホール２４は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ３Ｏ４からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を図１７（ｃ）に示すように形成し、第２の層間絶縁膜２２上にも層状に堆積する。【０１５７】
さらに、図１７（ｄ）に示すように、第２の層間絶縁膜２２上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第２の層間絶縁膜２２の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。ＳｉＯＮ膜はエッチング速度が遅いため、ストップ層として機能する。【０１５８】
次に、図１８（ａ）に示すように、エッチバックを用いることにより第１のコンタクトホール２４中の可変抵抗膜１４の上部を除去して、深さ３０ｎｍの凹部２５を形成する。そして、スパッタ法により、例えばＡｌ材料をこの凹部２５を埋めて、第１の層間絶縁膜２１上に上部電極１５の材料として層状に形成したのち、ＣＭＰ技術により第２の層間絶縁膜２２上の電極材料を除去する。さらに、上部電極１５および第２の層間絶縁膜２２の上に、図１８（ｂ）に示すように、例えば、スパッタ法によりＳｉＮ膜２６を１０ｎｍおよびＡｌ材料２７を０．１μｍの厚さで層状に形成する。【０１５９】
そして、ＳｉＮ膜２６およびＡｌ材料２７をエッチングすることにより、上部電極１５を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる障壁層１８およびＡｌ材料からなる第２の電極１９を図１８（ｃ）に示すように形成する。【０１６０】
さらに、障壁層１８および第２の電極１９を覆い、第１の層間絶縁膜２１の上にＳｉＯ２膜からなる第３の層間絶縁膜２３が、ＣＶＤ法等により厚さ０．４μｍの酸化膜として図１８（ｄ）に示すように形成される。このようにして、不揮発性記憶素子６０が形成され、抵抗変化素子１６の上に整流素子２０が積層方向に直列に接続されて形成されていることがわかる。【０１６１】
以上のプロセスフローにより、不揮発性記憶素子６０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。【０１６２】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の上方に位置する障壁層および第２の層間絶縁膜を水素バリア性を有するバリア層として形成することにより、可変抵抗膜は上方から侵入する水素に触れることなく保護することができる。そして、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。【０１６３】
そして、コンタクトホールに可変抵抗膜と上部電極とを埋め込む構成と、障壁層および第２の層間絶縁膜を水素バリア性を有する層とする構成とを組み合わせることで、可変抵抗膜は確実に水素バリア性の層で覆われる。よって、可変抵抗膜が上方から侵入する水素に触れることなく完全に保護される。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。【０１６４】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。【０１６５】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きく（例えば１以上１．３３以下）すれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さく（例えば０より大きく１未満）すれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。【０１６６】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。【０１６７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１６８】
本発明は、微細化に適した量産性の高い不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化、薄型化に有用である。が、水素バリア性を有するバリア層であるように構成されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成20年1月28日(2008.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
上部電極と、下部電極と、前記上部電極および前記下部電極との間に介在する金属酸化物材料を含む可変抵抗膜と、を備える抵抗変化素子と、
第１の電極層と、第２の電極層と、前記第１の電極層と前記第２の電極層とに挟まれた障壁層と、を備える整流素子と、を備え、
前記抵抗変化素子と前記整流素子とは前記可変抵抗膜の厚み方向に直列に接続され、
前記障壁層が水素バリア性を有する、不揮発性記憶素子。
【請求項２】
前記整流素子は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードであることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記整流素子が、前記抵抗変化素子の上に積層されていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
前記可変抵抗膜の厚み方向から見て前記障壁層の面積が前記可変抵抗膜の面積よりも大きいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
前記上部電極、前記第１の電極層および前記第２の電極層のうち、少なくともいずれか一層が水素バリア性を有することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して前記下部電極および前記上部電極の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項７】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記第２の電極層が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
前記複数の下部電極および前記複数の第２の電極層の立体交差点のそれぞれに対応して前記下部電極および前記第２の電極層の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項８】
前記第２の電極層の上に金属配線層をさらに備えたことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項９】
前記上部電極と前記第１の電極層とは１個の共通電極であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１０】
前記抵抗変化素子が、前記整流素子の上に積層されていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１１】
前記上部電極が水素バリア性を有することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１２】
請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
前記第１の電極層が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の第１の電極層と立体交差するように複数形成され、
前記複数の第１の電極層および前記複数の上部電極の立体交差点のそれぞれに対応して前記第１の電極層および前記上部電極の間に介在するように前記可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
【請求項１３】
前記上部電極の上に金属配線層をさらに備えたことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１４】
前記下部電極と前記第２の電極層とは１個の共通電極であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１５】
前記下部電極を覆い、前記下部電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通して前記下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、
前記第１の層間絶縁膜は水素バリア性を有し、
前記可変抵抗膜は、前記第１のコンタクトホールに埋め込まれていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１６】
前記上部電極は、前記第１のコンタクトホールの中において前記可変抵抗膜の上に埋め込まれていることを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１７】
前記障壁層が、窒素を含有する層であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１８】
前記障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含むことを特徴とする請求項１７に記載の不揮発性記憶素子。
【請求項１９】
前記電極または前記電極層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された少なくとも１以上の物質を含むことを特徴とする請求項１７に記載の不揮発性記憶素子。
【請求項２０】
前記下部電極を覆い、前記下部電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、
前記第２の層間絶縁膜は水素バリア性を有し、
前記可変抵抗膜は、前記第１のコンタクトホールに埋め込まれていることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２１】
基板上に下部電極を形成する工程と、
前記下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、
前記可変抵抗膜上に上部電極を形成する上部電極形成工程と、
前記上部電極上に障壁層を含む整流素子を形成する工程と、を備え、
前記障壁層は水素バリア性を有するバリア層として形成されることを特徴とする不揮発性記憶素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化に適した量産性の高い不揮発性記憶素子、不揮発性記憶素子アレイおよびその製造方法に関する。
【背景技術】
【０００２】
近年、小型・薄型のデジタルＡＶプレーヤやデジタルカメラなど携帯型デジタル機器の高機能化が進展し、これらの機器の記憶素子として用いられる大容量かつ高速の不揮発性記憶素子の需要がますます高まってきている。このような需要に応えるために、強誘電体キャパシタを用いた不揮発性記憶素子がある。
【０００３】
強誘電体膜は酸化物で構成されるものが多い。そのために、このような記憶材料が、還元雰囲気、例えば水素雰囲気、にさらされないような製造工程において作製され、このような製造工程で作製することができる素子構造をもつ不揮発性記憶素子が必要となる。
【０００４】
一般的にＭＯＳトランジスタが集積された半導体素子の製造工程では、その製造工程の最終工程において、スパッタリング等によりダメージを受けたＭＯＳトランジスタを、水素を含むガス中で熱処理を行いＭＯＳトランジスタの特性を修復することが行われている。また、強誘電体を用いた不揮発性記憶素子の製造工程において、半導体素子を作製した半導体基板の表面は、例えば、ＢＰＳＧ膜やＰＳＧ膜などの層間絶縁膜で被覆されている。しかしながら、このような層間絶縁膜を形成する場合には、生成物として水素が発生することがよく知られている。
【０００５】
このような製造工程で発生する水素に強誘電体膜がさらされるのを防ぐために、強誘電体キャパシタを用いた半導体記憶装置において、例えば、強誘電体膜全体が絶縁性水素バリア膜で覆われた例がある。ただし、この絶縁性水素バリア膜は導電性がないので、電気的な接続を行うために絶縁性水素バリア膜を貫通するコンタクトホールを形成して、ＴｉＮなどの導電性と水素バリア性を兼ね備えた水素バリア材料がＣＶＤ法を用いて埋め込まれる。このようにして、強誘電体キャパシタの上部電極と絶縁性水素バリア膜上の配線とが電気的に接続され、強誘電体膜は絶縁性水素バリア膜とコンタクトホールに埋め込まれた水素バリア材料により、水素にさらされることなく保護される（例えば、特許文献１参照）。
【０００６】
また、強誘電体膜を挟む上部電極と下部電極全体、または、上部電極のみが水素バリア膜で覆われ、強誘電体キャパシタと他の回路素子や配線との接続は、プラグによるドロップコンタクトにより実現している例もある（例えば、特許文献２、３参照）。
【０００７】
また、強誘電体膜からなるキャパシタの上部に水素バリア層として、強誘電体膜を結晶化させるための熱処理を行ってもアモルファス状態を保つ膜、例えば、ＴａＳｉＮ膜を形成した例がある。このＴａＳｉＮ膜は、水素の遮断効果に優れていると共に、導電性を有している。したがって、水素バリア層に開口部を設けることなく、キャパシタの上部電極と外部電極とをＴａＳｉＮ膜により、電気的に接続を行うことができる（例えば、特許文献４参照）。
【０００８】
また、不揮発性記憶素子の記憶材料として、強誘電体ではなく、可変抵抗膜を用いたものが知られている（例えば、特許文献５参照）。
【特許文献１】特開２００２−１５１６５９号公報
【特許文献２】特開２００５−３９２９９号公報
【特許文献３】特開２００６−６６９３４号公報
【特許文献４】特開平１１−１２６８８３号公報
【特許文献５】特開２００４−１８５７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
可変抵抗膜を用いた不揮発性記憶素子では、製造方法における歩留まりの向上が望まれている。
【００１０】
また、可変抵抗膜を用いた不揮発性記憶素子は微細化・高集積化に適しており、例えばクロスポイント構造などを用いると高集積化が容易であるが、あるメモリセルにデータを書き込むときに、迂回電流により他のメモリセルの抵抗値が変化して誤ってデータを書き込んでしまうという障害（以下、書込みディスターブと呼ぶ）が課題となる。
【００１１】
本発明は、上記課題を解決するものであり、書込みディスターブがなく歩留まり率の高い素子構成をもつ可変抵抗膜を用いた不揮発性記憶素子と、この素子構成を実現する工程を簡略化して製造することができる不揮発性記憶素子の製造方法とを提供することを目的とする。しかも、１００ｎｍ未満のプロセスルールの半導体プロセスとの親和性に富む、量産性の高い素子構成の不揮発性記憶素子とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、発明者らが不揮発性記憶素子の開発において得た新しい知見に基づいてなされたものである。その新しい知見とは、可変抵抗膜が金属酸化物を含むため、水素に曝されると還元され、特性が変化してしまうというものである。特性の変化は、可変抵抗膜を用いた不揮発性記憶素子において、歩留まり率の低下を招く。
【００１３】
一般に、可変抵抗膜の形成や、不揮発性記憶素子そのものの形成には水素は利用されない。しかし、上述したように同一の基板にトランジスタを形成するような場合など、半導体プロセスで水素が用いられたり、装置を構成する特定の材料から水素が発生したりする場合がある。水素は浸透性が高く、基板や金属などの内部を拡散する。水素が可変抵抗膜まで到達すると、可変抵抗膜を劣化させる。そこで水素が可変抵抗膜に達することを防止する必要がある。水素バリア性を有する部材を可変抵抗膜の近傍に配設することで、水素が可変抵抗膜に達するのを抑制できる。
【００１４】
しかしながら、水素バリアの機能のみを有する水素バリア膜で強誘電体膜や可変抵抗膜を覆うこととした場合、水素バリア膜を形成するためだけに特別な工程が必要となり、工程が増加するという課題がある。また、水素バリアが必要な強誘電体膜や可変抵抗膜の上部を水素バリア膜で覆い、これらの膜で構成される素子の電極部分から電気的に接続するためにドロップコンタクトなどを形成すると、さらに工程が増加するという課題が生じる。特別に水素バリア層を設けることとすれば、装置の構成も複雑になる。装置構成および製造工程を簡潔にしつつ、可変抵抗膜を水素から保護する必要がある。
【００１５】
上記目的を達成するために、本発明の不揮発性記憶素子は、上部電極と、下部電極と、上部電極および下部電極との間に介在する金属酸化物材料を含む可変抵抗膜と、を備える抵抗変化素子と、第１の電極層と、第２の電極層と、第１の電極層と第２の電極層とに挟まれた障壁層と、を備える整流素子と、を備え、抵抗変化素子と整流素子とは可変抵抗膜の厚み方向に直列に接続され、障壁層が水素バリア性を有する。
【００１６】
この構成により、書込みディスターブがなく、可変抵抗膜を水素から保護可能な不揮発性記憶素子が実現できる。障壁層が水素バリア層を兼ねているため、簡潔な構成により可変抵抗膜を水素から保護することができ、かつ歩留まりの向上も図れる。
【００１７】
なお、水素バリア性とは、水素の侵入（浸透）を防止する性質をいう。
【００１８】
また、整流素子は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成としてもよい。
【００１９】
この構成により、整流素子の中でも電流駆動能力が高いダイオードを使用するので、書込みディスターブがなくて、抵抗変化素子には必要十分な電流が印加できる構成とすることができる。
【００２０】
また、整流素子が、抵抗変化素子の上に積層されている構成としてもよい。この構成により、書込みディスターブがなく、高集積の不揮発性記憶素子が実現できる。
【００２１】
また、可変抵抗膜の厚み方向から見て障壁層の面積が可変抵抗膜の面積よりも大きい構成としてもよい。
【００２２】
この構成により、可変抵抗膜の厚み方向（積層方向）から見て可変抵抗膜が完全に障壁層により被覆される。よって、可変抵抗膜をより確実に水素から保護できる。
【００２３】
また、上部電極、第１の電極層および第２の電極層のうち、少なくともいずれか一層が水素バリア性を有する構成としてもよい。
【００２４】
これらの構成により、水素バリア性を有する層が可変抵抗膜を保護することにより、水素に対する耐久性の高い不揮発性記憶素子が実現できる。
【００２５】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、下部電極が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極と立体交差するように複数形成され、複数の下部電極および複数の上部電極の立体交差点のそれぞれに対応して下部電極および上部電極の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。
【００２６】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、下部電極が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、第２の電極層が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極と立体交差するように複数形成され、複数の下部電極および複数の第２の電極層の立体交差点のそれぞれに対応して下部電極および第２の電極層の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。
【００２７】
これらの構成により、クロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより高集積化して製作することができる。
【００２８】
また、第２の電極層の上に金属配線層をさらに備えた構成としてもよい。この構成により、第２の電極層および第２の電極層に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。
【００２９】
また、上部電極と第１の電極層とは１個の共通電極である構成としてもよい。この構成により、不揮発性記憶素子の素子構成と製造工程をさらに簡素化することができる。
【００３０】
また、抵抗変化素子が、整流素子の上に積層されている構成としてもよい。この構成により、書込みディスターブがなく、高集積の不揮発性記憶素子が実現できる。
【００３１】
また、上部電極が水素バリア性を有する構成としてもよい。この構成により、上部電極が可変抵抗膜を保護することにより、さらに水素に対する耐久性の高い不揮発性記憶素子が実現できる。
【００３２】
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、第１の電極層が基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の第１の電極層と立体交差するように複数形成され、複数の第１の電極層および複数の上部電極の立体交差点のそれぞれに対応して第１の電極層および上部電極の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成される。
【００３３】
この構成により、クロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより高集積化して製作することができる。
【００３４】
また、上部電極の上に金属配線層をさらに備えた構成としてもよい。この構成により、上部電極および上部電極に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。
【００３５】
また、下部電極と第２の電極層とは１個の共通電極である構成としてもよい。この構成により、不揮発性記憶素子の素子構成と製造工程をさらに簡素化することができる。
【００３６】
また、下部電極を覆い、下部電極上に形成された第１の層間絶縁膜と、第１の層間絶縁膜を貫通して下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、第１の層間絶縁膜は水素バリア性を有し、可変抵抗膜は、第１のコンタクトホールに埋め込まれている構成としてもよい。
【００３７】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性のバリア層で覆われることとなるので、可変抵抗膜は水素に触れにくくなり、保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。第１の層間絶縁膜が水素バリア性を有するため、可変抵抗膜がさらに有効に保護されることになり、不揮発性記憶素子の水素に対する耐久性がさらに向上する。
【００３８】
また、上部電極は、第１のコンタクトホールの中において可変抵抗膜の上に埋め込まれている構成としてもよい。
【００３９】
この構成により、可変抵抗膜は確実に水素バリア性のバリア層で覆われるので、水素に触にくくなり、保護される。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【００４０】
また、障壁層が、窒素を含有する層である構成としてもよい。
【００４１】
また、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。
【００４２】
また、電極または電極層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された少なくとも１以上の物質を含む構成としてもよい。
【００４３】
これらの構成により、可変抵抗膜の上部障壁層や電極、電極層が水素バリア層となるので、可変抵抗膜は水素に触れにくくなり、保護される。
【００４４】
また、上記不揮発性記憶素子において、下部電極を覆い、下部電極上に形成された第１の層間絶縁膜と、第１の層間絶縁膜を覆う第２の層間絶縁膜と、第１の層間絶縁膜および第２の層間絶縁膜を貫通して下部電極に到達するまで形成された第１のコンタクトホールと、をさらに備え、第２の層間絶縁膜は水素バリア性を有し、可変抵抗膜は、第１のコンタクトホールに埋め込まれていてもよい。
【００４５】
かかる構成では、抵抗変化膜が障壁層と第２の層間絶縁膜とにより被覆され、さらに確実に抵抗変化膜を水素から保護できる。
【００４６】
また、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、可変抵抗膜上に上部電極を形成する上部電極形成工程と、上部電極上に障壁層を含む整流素子を形成する工程と、を備え、障壁層は水素バリア性を有するバリア層として形成される構成からなる。
【００４７】
この構成により、可変抵抗膜の上部に位置する上部電極および整流素子を形成する各層のうち、いずれか一層は水素バリア性を有するバリア層として形成されることにより、可変抵抗膜は水素に触れにくくなり、保護される。また、整流素子を形成することにより書込みディスターブを防止することができる。
【００４８】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００４９】
本発明の不揮発性記憶素子は、可変抵抗膜を用いた抵抗変化素子と、この抵抗変化素子に整流素子を積層方向に直列に接続した構成をメモリセルとして用いている。この構成により、隣接したメモリセルからの書込みディスターブやクロストークなどを防止している。さらに、可変抵抗膜を水素雰囲気にさらされにくくするために、可変抵抗膜の上部に配置する障壁層を水素バリア性のあるバリア層として構成している。このような構成とすることにより、可変抵抗膜は水素に触れにくくなり、保護される。なお、高集積化に適したクロスポイント型の不揮発性記憶素子では、隣接したメモリセルからの迂回電流が流れる、書込みディスターブを防止するためにメモリセルごとに抵抗変化素子に整流素子が接続されている。この構成をさらに活用して、整流素子を電流駆動能力の大きいＭＩＭダイオードなどにするとともに、このダイオードを構成する障壁層を水素バリア性のあるバリア層とすることにより、可変抵抗膜が水素雰囲気にさらされにくくしている。さらに、抵抗変化素子とダイオードの隣接する電極層を共用化する場合には、メモリセルの構成はコンパクトに簡略化することも可能である。
【００５０】
また、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。
【００５１】
また、本発明のクロスポイント型の不揮発性記憶素子は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、整流素子のうち電流駆動能力の高いダイオードを直列に接続しているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。
【００５２】
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電機器などの電子機器が、より一層の小型化・薄型化が図れ、高信頼性を有するという効果を奏する。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態にかかる不揮発性記憶素子、不揮発性記憶素子アレイ、およびその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
【００５４】
（第１の実施の形態）
図１から図７は、本発明の第１の実施の形態を示す図である。図１は、本発明の第１の実施の形態の不揮発性記憶素子１０の概略構成図を示す。図１（ａ）は半導体チップ表面１１から見た不揮発性記憶素子１０の概略構成を示す模式図である。図１（ｂ）は図１（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線の断面を矢印方向から見た概略断面図を示す。
【００５５】
図１（ａ）において、可変抵抗膜１４を挟んで下部電極１３と上部電極１５とが積層方向（可変抵抗膜１４の厚み方向、以下同様）に配置され、その上部に整流素子２０が配置されている。
【００５６】
また、図１（ｂ）および（ｃ）に示すように、不揮発性記憶素子１０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に形成された構成となっている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、可変抵抗膜１４よりも上部に積層された上部電極１５および整流素子２０を構成する層のうち、少なくとも障壁層１８が水素バリア性を有するバリア層である構成となっている。層の厚み方向からみたとき、障壁層１８の面積（基板１２の主面に平行な平面で切った断面積、以下同様）は可変抵抗膜１４の面積よりも大きい。かかる構成により、可変抵抗膜１４を水素から有効に保護できる。
【００５７】
なお、障壁層１８の他、第１の電極層１７または第２の電極層１９のうちの両方または一方が、水素バリア性を有するバリア層であるように構成されていてもよい。かかる構成とすることで、可変抵抗膜１４を水素からさらに有効に保護できる。
【００５８】
可変抵抗膜１４は、必ずしも上部電極１５や下部電極１３に接触している必要はない。可変抵抗膜と電極との間に何らかの層が介在していてもよい。
【００５９】
また、可変抵抗膜１４は周囲を第１の層間絶縁膜２１で取り囲まれており、上部電極１５は周囲を第２の層間絶縁膜２２で取り囲まれている。さらに、上部電極１５および第２の層間絶縁膜２２上の整流素子２０は第３の層間絶縁膜２３で周囲を取り囲まれるとともに上部を覆われている。第１の層間絶縁膜２１、第２の層間絶縁膜２２、第３の層間絶縁膜は、そのうちの１層または複数の層が水素バリア性のあるバリア層であってもよい。かかる構成により、可変抵抗膜１４を水素からさらに有効に保護できる。
【００６０】
このような構成とすることにより、抵抗変化素子１６は、その上部に積層方向に直列に接続された整流素子２０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。
【００６１】
さらに、抵抗変化素子１６の上部に位置する整流素子２０の水素バリア性を有する障壁層１８により、可変抵抗膜１４が水素に触れることを抑制できる。すなわち、障壁層１８が水素バリア性を有するので、不揮発性記憶素子１０を製造する製造プロセスで水素雰囲気を用いず、かつ水素が生成して残るような製造方法を用いなければ、その後に水素雰囲気に置かれても、可変抵抗膜１４が水素に触れることを抑制できる。したがって、この製造済みの不揮発性記憶素子１０の上部に形成された第３の層間絶縁膜２３の上に別の回路素子（図示せず）や配線（図示せず）を構成し、該工程において水素を用いたとしても、可変抵抗膜１４は水素に触れにくくなり、保護されることとなる。この回路素子や配線を作製するときには、不揮発性記憶素子は水素に触れにくく、保護されているので、水素雰囲気を用いた製造プロセスや、水素が生成して残るような製造プロセスを用いることができる。すなわち、通常用いられる１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。また、障壁層１８以外の層（第１の電極層１７、第２の電極層１９、第１の層間絶縁膜２１、第２の層間絶縁膜２２、第３の層間絶縁膜２３）についても水素バリア性を有する材料で構成することにより、可変抵抗膜１４をさらに確実に水素から保護できる。
【００６２】
図２は本実施の形態の一例で、不揮発性記憶素子１０よりも簡略化した製造プロセスで製作することができて、しかも高集積化が可能な構成の不揮発性記憶素子３０の概略構成図を示す。図２（ａ）は半導体チップ表面１１から見た不揮発性記憶素子３０の概略構成を示す模式図である。図２（ｂ）は図２（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、図２（ｃ）は図２（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図を示す。図２の不揮発性記憶素子３０は図１の不揮発性記憶素子１０と比較して、高集積化に適した構成になっている。
【００６３】
すなわち、図２（ｂ）および（ｃ）に示すように、不揮発性記憶素子３０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とが、基板１２の上に形成された構成となっている。このときに、上部電極１５と第１の電極層１７とが図２（ｂ）および（ｃ）に示すように同一の電極（共通電極）から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有するバリア層であるように構成されている。なお、第１の電極層１７または第２の電極層１９の両方または一方がさらに水素バリア性を有する材料で構成されていてもよい。また、第１の層間絶縁膜２１および第２の層間絶縁膜２８（第１の層間絶縁膜２１上に、かつ障壁層１８および第２の電極層１９を覆うように、形成された層間絶縁膜）の両方または一方が、水素バリア性を有する材料で構成されていてもよい。
【００６４】
図１の不揮発性記憶素子１０と異なり図２の不揮発性記憶素子３０の構成では、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は、下部電極１３を覆い下部電極１３上に形成された第１の層間絶縁膜２１を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。
【００６５】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層で覆われることとなるので、可変抵抗膜は水素に触れにくくなり、保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【００６６】
次に図２の構成により、不揮発性記憶素子３０の動作について説明する。
【００６７】
図３は、図２（ｂ）および（ｃ）に示す概略断面図の構造で作製した不揮発性記憶素子３０の抵抗変化素子１６に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、抵抗変化素子１６を形成した直後の測定開始初期では抵抗変化素子１６の抵抗値はばらつくので、抵抗変化素子１６の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
【００６８】
不揮発性記憶素子３０の抵抗変化素子１６の下部電極１３と整流素子２０の第２の電極層１９の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた抵抗変化素子１６の抵抗値が図３に示すように変化する。すなわち、図３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０3Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０4Ωの高抵抗値Ｒｂを示す。ここでは、抵抗値を変化させるために必要な抵抗変化素子１６に分圧して印加される負電圧は−２．１Ｖ、正電圧は＋３．１Ｖとして電気的パルスを印加して安定な抵抗値の書き換えを行っている。
【００６９】
また、図３に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、抵抗変化素子１６の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図３に示すように、抵抗変化素子１６の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、抵抗変化素子１６の情報は「０」から「１」に書き換えられる。また、同様に抵抗変化素子１６の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、抵抗変化素子１６の情報は「１」から「０」に書き換えられる。
【００７０】
この情報を読み取るときには、抵抗変化素子１６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、不揮発性記憶素子３０が動作する。
【００７１】
ところで、このように動作する不揮発性記憶素子３０の整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成としてもよい。本実施の形態では不揮発性記憶素子１０、３０ともにＭＩＭダイオードで構成している。このようなダイオードで整流素子２０を構成すると、ＰＮ接合ダイオードなどで構成した場合と較べて抵抗変化素子１６の電流駆動能力を大きくすることができる。
【００７２】
図５はＭＩＭダイオードの電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す。図５で正電圧パルスがＶＨを超えると抵抗変化素子１６の抵抗値は高抵抗値Ｒｂとなり、負電圧パルスがＶＬを超えると抵抗変化素子１６の抵抗値は低抵抗値Ｒａとなる。抵抗値を読むことにより情報を読み出す再生電圧Ｅ３は、図５のＶＨとＶＬの間の大きさで印加されることとなる。
【００７３】
図５のＭＩＭダイオードのＩ−Ｖ特性から、ＭＩＭダイオードに正負ともに大きい電圧が印加されたときにはＭＩＭダイオードは比較的低抵抗となり、ＶＨやＶＬを超えない小さい電圧が印加されたときにはＭＩＭダイオードは比較的高抵抗となる。このことより、本実施の形態の不揮発性記憶素子３０、１０は抵抗変化素子１６と整流素子２０であるＭＩＭダイオードが直列に接続された構成で電圧が印加される。このような構成にすると、再生電圧Ｅ３が印加される場合には、ＭＩＭダイオードは高抵抗であるので、再生電圧Ｅ３はＭＩＭダイオードに比較的多く分圧して印加される。一方、抵抗値を書き換える大きい正電圧Ｅ２や負電圧Ｅ１が印加される場合には、ＭＩＭダイオードは低抵抗であるので、正電圧Ｅ２や負電圧Ｅ１は抵抗変化素子１６に比較的多く分圧される。したがって、抵抗値を書き換えるときは、適切な大きさの電圧を不揮発性記憶素子に印加することにより書き換えることができる。また、抵抗値を読み取るときの再生電圧Ｅ３を不揮発性記憶素子に印加するときには、ノイズ等が再生電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。なお、ＭＳＭダイオードやショットキーダイオードをＭＩＭダイオードの代わりに用いても、ダイオードの順方向や逆方向の特性は少し変わるものの同様の効果が期待できる。
【００７４】
本実施の形態の不揮発性記憶素子は、例えば、ＭＩＭダイオードのような整流素子が抵抗変化素子に直列に接続されているので、書込みディスターブを防止することができる。また、抵抗変化素子と整流素子とが直列に接続された不揮発性記憶素子またはメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなる不揮発性記憶素子またはメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの書込みが行われるときには、印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどがさらに確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。
【００７５】
次に、本実施の形態による不揮発性記憶素子３０の製造方法について、図６および図７を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子３０の製造方法は、基板１２上に下部電極１３を形成する工程と、下部電極１３上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、上部電極１５上に障壁層１８を形成する工程と、障壁層１８上に第２の電極層１９を形成する工程と、を備えている。最後の２つの工程が整流素子を形成する工程に相当する。なお、本実施の形態に上部電極１５上に第１の電極（図示せず）を形成する工程を付加してもよいが、不揮発性記憶素子３０では、上部電極１５が第１の電極（図示せず）と共通に構成されている（上部電極と第１の電極層とは１個の共通電極である）ので、この工程の説明は省略する。
【００７６】
このとき、可変抵抗膜１４上の障壁層１８が水素バリア性を有するバリア層を形成する。さらに別の層が水素バリア性を有するバリア層を形成してもよい。すなわち、障壁層１８の他、上部電極１５、第１の電極層１７、第２の電極層１９、第１の層間絶縁膜２１、第２の層間絶縁膜２８のうち一つまたは複数が、水素バリア性を有するバリア層を形成してもよい。
【００７７】
さらに、抵抗膜形成工程は、下部電極１３を覆う第１の層間絶縁膜２１を形成する工程と、第１の層間絶縁膜２１を貫通する第１のコンタクトホール２４を下部電極１３上に形成するホール形成工程と、第１のコンタクトホール２４に可変抵抗膜１４を埋め込み、下部電極１３上に可変抵抗膜１４を形成する工程と、第１の層間絶縁膜２１上の可変抵抗膜１４を除去して表面を平坦化する工程からなる。そして、上部電極形成工程は、第１のコンタクトホール２４の上部の可変抵抗膜１４を除去して、第１のコンタクトホール２４上部に凹部を形成する工程と、凹部に上部電極１５を埋め込む工程とからなる。このように構成される製造方法について順にプロセスフローを説明する。
【００７８】
図６（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる下部電極１３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法等により酸化膜（ＳｉＯ2膜）を第１の層間絶縁膜２１として基板１２および下部電極１３を覆って厚さ２５０ｎｍとなるように堆積する。
【００７９】
そして、図６（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が下部電極１３上に第１の層間絶縁膜２１を貫通して形成される。この第１のコンタクトホール２４は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ3Ｏ4からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を図６（ｃ）に示すように形成し、第１の層間絶縁膜２１上にも層状に堆積する。
【００８０】
さらに、図６（ｄ）に示すように、第１の層間絶縁膜２１上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２１の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。
【００８１】
次に、図７（ａ）に示すように、エッチバックを用いることにより第１のコンタクトホール２４中の可変抵抗膜１４の上部を除去して、深さ３０ｎｍの凹部２５を形成する。そして、スパッタ法により、例えばＡｌ材料をこの凹部２５を埋めて、第１の層間絶縁膜２１上に上部電極１５の材料として層状に形成したのち、ＣＭＰ技術により第１の層間絶縁膜２１上の電極材料を除去する。さらに、上部電極１５および第１の層間絶縁膜２１の上に、図７（ｂ）に示すように、例えば、スパッタ法によりＳｉＮ膜２６を１０ｎｍおよびＡｌ材料２７を０．１μｍの厚さで層状に形成する。
【００８２】
そして、ＳｉＮ膜２６およびＡｌ材料２７をエッチングすることにより、上部電極１５を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる障壁層１８およびＡｌ材料からなる第２の電極１９を図７（ｃ）に示すように形成する。
【００８３】
さらに、障壁層１８および第２の電極１９を覆い、第１の層間絶縁膜２１の上にＳｉＯ2膜からなる第２の層間絶縁膜２８が、ＣＶＤ法等により厚さ０．４μｍの酸化膜として図７（ｄ）に示すように形成される。このようにして、不揮発性記憶素子３０が形成され、抵抗変化素子１６の上に整流素子２０が積層方向に直列に接続されて形成されていることがわかる。
【００８４】
以上のプロセスフローにより、不揮発性記憶素子３０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。
【００８５】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の上部に位置する障壁層を水素バリア性を有するバリア層として形成することにより、可変抵抗膜が水素に触れにくくなる。そして、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。
【００８６】
そして、コンタクトホールに可変抵抗膜と上部電極とを埋め込む構成においては、障壁層の面積が可変抵抗膜の面積より大きくなる。よって可変抵抗膜は確実に水素バリア性の層で覆われるので、水素に触れることをより有効に抑制できる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【００８７】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。窒素を含有する材料は一般的に水素バリア性を有するため、バリア層の材料に利用できる。
【００８８】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きく（例えば１以上１．３３以下）すれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さく（例えば０より大きく１未満）すれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。
【００８９】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。ＳｉＯＮにおける元素の比率は特に限定されない（以下同様）。
【００９０】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。
【００９１】
（第２の実施の形態）
図８および図９は本発明の第２の実施の形態を示す図である。
【００９２】
図８はクロスポイント型の不揮発性記憶素子アレイ４０の構成を半導体チップ表面３１から見た概略構成図を示す。図８で不揮発性記憶素子アレイ４０は、図２の不揮発性記憶素子３０をメモリセルＦとして、クロスポイント型に配置した構成としている。すなわち、図８において、基板（図示せず）上の下部電極１３と、この下部電極１３とここでは直角に交差するストライプ状の第２の電極層１９とが、抵抗変化素子１６と整流素子２０とを挟んだ構成となっている。このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。
【００９３】
ここでは、例えば、８本の下部電極１３（１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ）と８本の第２の電極層１９（１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子１６と整流素子２０とが下部電極１３と第２の電極層１９とに挟まれて配置されてメモリセルＦを構成し、全体としてマトリックス状のメモリセルＦが複数構成されることとなる。すなわち、メモリセルＦの可変抵抗膜（図示せず）はストライプ形状の下部電極１３とストライプ形状の第２の電極層１９とに挟まれ、下部電極１３は第２の電極層１９と交差している。
【００９４】
別の言い方をすれば、不揮発性記憶素子アレイ４０は、下部電極１３が基板１２の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、第２の電極層１９が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極１３と立体交差するように複数形成され、複数の下部電極１３および複数の第２の電極層１９の立体交差点のそれぞれに対応して下部電極１３および第２の電極層１９の間に介在するように、可変抵抗膜１４と、上部電極１５（第１の電極層１７）と、障壁層１８とが設けられることにより、立体交差点のそれぞれに対応して不揮発性記憶素子１６と整流素子２０とが形成される。
【００９５】
なお、本実施の形態では示していないが、メモリセルＦの可変抵抗膜（図示せず）は、ストライプ形状の下部電極とストライプ形状の上部電極とに挟まれ、下部電極は上部電極と交差する構成にマトリックス状のメモリセルＦを複数構成して、クロスポイント型の不揮発性記憶素子を構成してもよい。すなわち、上部電極１５（第１の電極層１７）は、下部電極１３と第２の電極層１９との間に介在して第２の電極層１９と平行に延びるように（下部電極１３と立体交差するように）設けられていてもよい。
【００９６】
図９（ａ）は、図８の不揮発性記憶素子アレイ４０をＧ−Ｇ線の断面を矢印方向から見た概略断面図を示す。図９（ｂ）は、同じく図８の不揮発性記憶素子アレイ４０をＨ−Ｈ線の断面を矢印方向から見た概略断面図を示す。なお、図９（ａ）で示した破線で囲まれた領域の中に図８で示した不揮発性記憶素子３０と同様の構成からなる不揮発性記憶素子アレイ４０のメモリセルＦを示す。
【００９７】
図９（ａ）において、このメモリセルＦが８個並んでいることがわかる。メモリセルＦは、金属酸化物材料からなる可変抵抗膜１４が下部電極１３と上部電極１５とに挟まれた抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とから構成されている。そして、不揮発性記憶素子アレイ４０は、この整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有する層である構成である。さらに第１の電極層１７を兼ねた上部電極１５および第２の電極層１９のうち両方または一方が、水素バリア性を有する層であってもよい。層間絶縁膜の一つあるいは複数が水素バリア性を有する層であってもよい。図９（ｂ）においても同様にメモリセルＦが８個並んでいることがわかる。また、図９（ａ）と図９（ｂ）とは互いに直交した位置から見た不揮発性記憶素子アレイ４０の概略断面図であり、ストライプ形状の下部電極１３とストライプ形状の第２の電極層１９がほぼ直角に交差して、その間に可変抵抗膜１４を含む抵抗変化素子１６と整流素子２０とが挟まれていることがわかる。
【００９８】
また、不揮発性記憶素子アレイ４０は、上部電極１５が第１の層間絶縁膜２１の第１のコンタクトホール２４に埋め込まれているので整流素子２０の素子分離が可能となり、複雑な工程を付加することなく、素子分離された整流素子２０を集積化することができる。この場合、障壁層１８が隣接するメモリセルの間で分離されていなくても、上部電極１５が第１のコンタクトホール２４内に埋め込まれて分離されていれば、不揮発性記憶素子アレイ４０は、電気的に障壁層１８が分離されて素子分離された構成と同じ動作を行わせることができる。
【００９９】
図２と同様に図８および図９においても、この複数のメモリセルＦの可変抵抗膜１４は、整流素子２０を介して上部電極１５から電気的パルスが下部電極１３に印加される。この電気的パルスの印加により、可変抵抗膜１４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが第１の実施の形態と同様に行われる。
【０１００】
したがって、抵抗変化素子１６と、その積層方向に直列に整流素子２０を接続した構成により、整流素子２０のダイオード特性を適切に利用して抵抗変化素子１６への情報の書き換えおよび読み出しを行うことができる。すなわち、抵抗変化素子１６に情報を書き換えるときは、不揮発性記憶素子アレイ４０の各メモリセルＦに比較的大きい電圧を印加して、ダイオード１６を低抵抗状態で動作させる。このときは、ダイオード１６は低抵抗状態であるので、印加電圧の整流素子２０での電圧降下が少なく、効率よく抵抗変化素子１６に電圧を印加することができるので、安定に抵抗変化をさせることができる。一方、抵抗変化素子１６の情報を読み取るときは、比較的小さい電圧を不揮発性記憶素子アレイ４０に印加して、整流素子２０を高抵抗状態で動作させる。このときは、印加電圧の整流素子２０での電圧降下が大きく、適切な大きさの電圧が安定して抵抗変化素子１６に印加されて、その抵抗値を読み出すことができる。このときに、ノイズ電圧が電源ラインを介して印加電圧に付加されても、ほとんど整流素子２０で吸収されるので、抵抗変化素子１６の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
【０１０１】
これらの構成により、高集積で実用性の高いクロスポイント型の不揮発性記憶素子アレイ４０は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、上部に整流素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。
【０１０２】
なお、本実施の形態で示すクロスポイント型の不揮発性記憶素子アレイ４０の製造方法は、第１の実施の形態で示す図２の不揮発性記憶素子３０の製造方法と同様に作製することができる。
【０１０３】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態の不揮発性記憶素子４５の概略構成図を示す。図１０（ａ）は半導体チップ表面３６から見た不揮発性記憶素子４５の概略構成を示す模式図である。図１０（ｂ）は図１０（ａ）のＩ−Ｉ線の断面を矢印方向から見た概略断面図、図１０（ｃ）は図１０（ａ）のＪ−Ｊ線の断面を矢印方向から見た概略断面図を示す。
【０１０４】
本実施の形態では、第１および第２の実施の形態と異なり、不揮発性記憶素子４５の第２の電極層１９の上に並行に金属配線層をさらに備えた構成として、実質的に第２の電極層１９の配線抵抗を低減して高速化・低消費電力化を行っている。
【０１０５】
すなわち、図１０（ｂ）および（ｃ）に示すように、不揮発性記憶素子４５は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に備えた構成となっている。このときに、上部電極１５と第１の電極層１７とが図１０（ｂ）および（ｃ）に示すように同一の電極から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有する層であるように構成されている。さらに、第１の電極層１７および第２の電極層１９の両方または一方が、水素バリア性を有する層であってもよい。層間絶縁膜の一つあるいは複数が水素バリア性を有する層であってもよい。
【０１０６】
また、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は下部電極１３を覆い、下部電極１３上に形成された第１の層間絶縁膜２１を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。
【０１０７】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層で覆われることとなるので、可変抵抗膜を水素に触れにくくして保護することができる。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【０１０８】
さらに、図１０（ｂ）および（ｃ）に示すように第２の層間絶縁膜２３に第２の電極層１９に平行して深さ０．１μｍの溝３４を設けたのち、この溝の中に、例えばＣｕからなる金属配線層３７が０．１μｍの厚さに埋め込まれる。そして、この金属配線層３７と第２の層間絶縁膜２３との上部に、第３の層間絶縁膜３８が半導体チップ表面３６形成される。
【０１０９】
この構成により、第２の電極層および第２の電極層に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。
【０１１０】
ところで、Ｃｕからなる金属配線層を形成する工程では、金属配線層を形成したのちに金属配線層の特性の安定化のための水素処理が行われる。このような場合でも、整流素子の障壁層が水素バリア機能を有するバリア層を形成しているので、可変抵抗膜に水素が到達しにくくなる。その結果、抵抗変化素子の劣化を引き起こしにくく、さらに金属配線層により配線抵抗を低抵抗化できるので、寄生抵抗の小さい高信頼性のメモリセルおよび不揮発性素子が安定に（高い歩留まり率で）製作される。
【０１１１】
なお、本実施の形態では溝に金属配線層を埋め込んだが、溝の代わりにコンタクトホールを形成して、そのコンタクトホールに金属配線層を埋め込んだ構成としてもよい。
【０１１２】
また、第２および第３の実施の形態において、障壁層が、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。
【０１１３】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きくすれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さくすれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。
【０１１４】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。
【０１１５】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。
【０１１６】
（第４の実施の形態）
図１１は、本発明の第４の実施の形態の不揮発性記憶素子５０の概略構成図を示す。図１１（ａ）は半導体チップ表面１１から見た不揮発性記憶素子５０の概略構成を示す模式図である。図１１（ｂ）は図１１（ａ）のＫ−Ｋ線の断面を矢印方向から見た概略断面図、図１１（ｃ）は図１１（ａ）のＬ−Ｌ線の断面を矢印方向から見た概略断面図を示す。
【０１１７】
本実施の形態は、第１から第３の実施の形態と異なり抵抗変化素子１６が整流素子２０の上に積層されて構成されている。すなわち、図１（ａ）、（ｂ）および（ｃ）に示すように整流素子２０の上部に、下部電極１３と上部電極１５とに挟まれて可変抵抗膜１４が配置されている。
【０１１８】
また、図１１（ｂ）および（ｃ）に示すように、不揮発性記憶素子５０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とを基板１２の上に形成された構成となっている。そして、整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、可変抵抗膜１４よりも下部に積層された障壁層１８が水素バリア性を有するバリア層である構成となっている。なお、図１１に示すように整流素子２０の第２の電極層１９と抵抗変化素子１６の下部電極１３とは同一の電極で構成されている。なお、さらに上部電極１５が水素バリア性を有するバリア層として形成されてもよい。
【０１１９】
また、可変抵抗膜１４は周囲を水素バリア性のある第１の層間絶縁膜２１で取り囲まれてもよく、上部電極１５および金属配線層３７は周囲と上部を水素バリア性のある第２の層間絶縁膜２８で取り囲まれ、覆われていてもよい。なお、整流素子２０は下部層間絶縁膜５１で覆われており、下部電極１３は周囲を下部層間絶縁膜５１で囲まれている。下部層間絶縁膜５１が水素バリア性を有するバリア層として形成されてもよい。
【０１２０】
このような構成とすることにより、第１から第３の実施の形態と同様に抵抗変化素子１６は、その下部に積層方向に直列に接続された整流素子２０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。
【０１２１】
可変抵抗膜１４の下部の障壁層１８が水素バリア性を有することにより、例えば不揮発性記憶素子の下側に水素を発生する材料からなる層（例えばＢＰＳＧ層など）がある場合に、下方から湧出する水素から可変抵抗膜１４を保護できる。かかる構成は、例えば複数の不揮発性記憶素子アレイを上下方向に積層する場合に特に有効である。また、本実施形態でも、他の層（上部電極１５や層間絶縁膜）を水素バリア性を有する材料で構成することにより、さらに可変抵抗膜１４を水素から有効に保護できる。
【０１２２】
また、上部電極１５の上にＣｕからなる金属配線層３７を形成して、この上部電極１５に接続される配線の配線抵抗を低抵抗化することができ、メモリセルおよび不揮発性記憶素子の高速化・低ノイズ化がさらに実現できる。
【０１２３】
なお、Ｃｕからなる金属配線層を形成する工程では、金属配線層を形成したのちに金属配線層の特性の安定化のための水素処理が行われる。このような場合には、抵抗変化素子の上部電極を水素バリア機能を有するバリア層として形成すれば、可変抵抗膜に水素が到達しにくくなる。その結果、抵抗変化素子の劣化を抑制しつつ、金属配線層により配線抵抗を低抵抗化できるので、寄生抵抗の小さい高信頼性のメモリセルおよび不揮発性素子が安定に製作される。
【０１２４】
なお、本実施の形態では溝に金属配線層を埋め込んだが、溝の代わりにコンタクトホールを形成して、そのコンタクトホールに金属配線層を埋め込んだ構成としてもよい。
【０１２５】
このようにして構成した図１１に示す不揮発性記憶素子５０の動作は、第１の実施の形態で示した不揮発性記憶素子３０と同様に動作するので、詳細な説明については省略する。
【０１２６】
次に、本実施の形態による不揮発性記憶素子５０の製造方法について、図１２および図１３を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子５０の製造方法は、基板１２上に障壁層１８を含む整流素子２０を形成する整流素子形成工程と、整流素子２０上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、を備えた構成である。そして、可変抵抗膜１４の下部の障壁層１８は水素バリア性を有するバリア層として形成されている。このように構成される製造方法について順にプロセスフローを説明する。
【０１２７】
図１２（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる第１の電極層１７およびＳｉＮ膜からなる障壁層１８をそれぞれ厚さ０．１μｍでＣＶＤ法等により積層し、エッチング法により所定方向に伸張するように幅０．１μｍで形成する。次に、ＣＶＤ法等によりＳｉＯ2膜からなる酸化膜を下部層間絶縁膜５１として基板１２、第１の電極層１７および障壁層１８を覆って厚さ０．３μｍとなるように堆積する。そして、下部層間絶縁膜５１の表面を平坦化したのち、図１２（ａ）に示すように下部ホール形成工程として、下部層間絶縁膜５１を貫通する直径９０ｎｍの下部コンタクトホール５２を、例えば、ドライエッチング法により、障壁層１８上に形成する。
【０１２８】
図１２（ｂ）に示すように、例えばＣＶＤ法などにより、下部コンタクトホール５２にＡｌ材料からなる第２の電極層１９を埋め込み、下部層間絶縁膜５１上にも形成する。そして、ＣＭＰ（化学的機械的研磨）技術を用いて下部層間絶縁膜５１上の第２の電極層１９を除去して下部コンタクトホール５２に埋め込まれたものだけを残して平坦化する。さらに、図１２（ｃ）に示すようにＣＶＤ法などにより、ＳｉＯ2膜からなる酸化膜を第１の層間絶縁膜２１として、下部層間絶縁膜５１と第２の電極層１９を覆って形成したのち、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が第２の電極層１９上に第１の層間絶縁膜２１を貫通して形成される。なお、この第２の電極層１９は、抵抗変化素子１６の下部電極１３を兼ねることとなる。
【０１２９】
そして、図１２（ｄ）に示すように第１のコンタクトホールには、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ3Ｏ4からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を形成し、可変抵抗膜１４は第１の層間絶縁膜２１上にも層状に堆積する。
【０１３０】
さらに、図１３（ａ）に示すように、第１の層間絶縁膜２１上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２１の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。そして、図１３（ｂ）に示すように可変抵抗膜１４を覆い第１の層間絶縁膜２１上に、例えば、スパッタ法によりＡｌ材料を０．１μｍの厚さの上部電極１５を形成する層を積層したのち、Ｃｕからなる金属配線層３７を０．１μｍの厚さに上部電極１５上に積層する。
【０１３１】
図１３（ｃ）に示すように、可変抵抗膜１４を覆う幅９０ｎｍの上部電極１５および金属配線層３７をエッチング法により形成したのち、上部電極１５および金属配線層３７を覆って第１の層間絶縁膜２１上に第２の層間絶縁膜２８として、例えばＣＶＤ法等により弗素ドープの酸化膜を形成する。
【０１３２】
以上のプロセスフローにより、不揮発性記憶素子５０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。
【０１３３】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の下部に位置する障壁層が水素バリア性を有するバリア層として形成されることにより、可変抵抗膜は例えば下方から湧出してくる水素に触れにくくなり保護される。
【０１３４】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、障壁層は、窒素を含有する層であってもよい。さらに上部電極が水素バリア層として形成され、窒素を含有する層であってもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。層間絶縁膜が水素バリア性を有する構成であってもよい。
【０１３５】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きくすれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さくすれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。
【０１３６】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。
【０１３７】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。
【０１３８】
（第５の実施の形態）
図１４および図１５は本発明の第５の実施の形態を示す図である。
【０１３９】
図１４はクロスポイント型の不揮発性記憶素子アレイ５５の構成を半導体チップ表面３１から見た概略構成図を示す。図１４で不揮発性記憶素子アレイ５５は、図１１の不揮発性記憶素子５０をメモリセルＸとして、クロスポイント型に配置した構成としている。すなわち、図１４において、基板（図示せず）上の第１の電極層１７と、この第１の電極層１７とここでは直角に交差するストライプ状の上部電極１５とが、抵抗変化素子１６と整流素子２０とを挟んだ構成となっている。
【０１４０】
別の言い方をすれば、不揮発性記憶素子アレイ５５は、第１の電極層１７が基板１２の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極１５が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の第１の電極層１７と立体交差するように複数形成され、複数の第１の電極層１７および複数の上部電極１５の立体交差点のそれぞれに対応して第１の電極層１７および上部電極１５の間に介在するように、障壁層１８と、第２の電極層１９（下部電極１３）と、可変抵抗膜１４とが設けられることにより、立体交差点のそれぞれに対応して整流素子２０と不揮発性記憶素子１６とが形成される。
【０１４１】
このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。すなわち、整流素子２０は、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである構成とする。そうすると、ＰＮ接合ダイオードなどに較べてこれらのダイオードは、直列に接続する抵抗変化素子１６を大きい電流駆動力で駆動することができる。
【０１４２】
ここでは、例えば、８本の第１の電極層１７（１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ）と８本の上部電極１５（１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇ、１５ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子１６と整流素子２０とが第１の電極層１７と上部電極１５とに挟まれて配置されてメモリセルＸを構成し、全体としてマトリックス状のメモリセルＸが複数構成されることとなる。すなわち、メモリセルＸの可変抵抗膜（図示せず）はストライプ形状の第１の電極層１７とストライプ形状の上部電極１５とに挟まれ、第１の電極層１７は上部電極１５と交差している。なお、本実施の形態では示していないが、メモリセルＸの可変抵抗膜（図示せず）は、ストライプ形状の下部電極とストライプ形状の上部電極とに挟まれ、下部電極は上部電極と交差する構成にマトリックス状のメモリセルＸを複数構成して、クロスポイント型の不揮発性記憶素子を構成してもよい。すなわち、第２の電極層１９（下部電極１３）は、第１の電極層１７と上部電極１５との間に介在して第１の電極層１７と平行に延びるように（上部電極１５と立体交差するように）設けられていてもよい。
【０１４３】
図１５（ａ）は、図１４の不揮発性記憶素子アレイ５５をＹ−Ｙ線の断面から見た概略断面図を示す。図１５（ｂ）は、同じく図１４の不揮発性記憶素子アレイ５５をＺ−Ｚ線の断面から見た概略断面図を示す。なお、図１５（ａ）で示した破線で囲まれた領域の中に図１１で示した不揮発性記憶素子５０と同様の構成からなる不揮発性記憶素子アレイ５５のメモリセルＸを示す。
【０１４４】
図１５（ａ）において、このメモリセルＸが８個並んでいることがわかる。メモリセルＸは、金属酸化物材料からなる可変抵抗膜１４が下部電極１３と上部電極１５とに挟まれた抵抗変化素子１６に接続され、障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とから構成されている。図９の不揮発性記憶素子アレイ４０と異なり、本実施の形態では、整流素子２０の上部に抵抗変化素子１６が積層された構成となっている。そして、不揮発性記憶素子アレイ５５は、この整流素子２０と抵抗変化素子１６とは積層方向に直列に接続され、障壁層１８は水素バリア性を有する層であるように構成されている。図１５（ｂ）においても同様にメモリセルＸが８個並んでいることがわかる。また、図１５（ａ）と図１５（ｂ）とは互いに直交した位置から見た不揮発性記憶素子アレイ５５の概略断面図であり、ストライプ形状の第１の電極層１７とストライプ形状の上部電極１５がほぼ直角に交差して、その間に可変抵抗膜１４を含む抵抗変化素子１６と整流素子２０とが挟まれていることがわかる。
【０１４５】
また、不揮発性記憶素子アレイ５５は、第２の電極層１９が下部層間絶縁膜５１の下部コンタクトホール５２に埋め込まれているので整流素子２０の素子分離が可能となる。この場合、障壁層１８が隣接するメモリセルの間で分離されていなくても、第２の電極層１９が下部コンタクトホール５２内に埋め込まれて分離されていれば、不揮発性記憶素子アレイ５５は、電気的に障壁層１８が分離されて素子分離された構成と同じ動作を行わせることができる。
【０１４６】
図１１と同様に図１４および図１５においても、この複数のメモリセルＸの可変抵抗膜１４は、上部電極１５から電気的パルスが下部電極１３および整流素子２０に印加される。この電気的パルスの印加により、可変抵抗膜１４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが第１の実施の形態と同様に行われる。
【０１４７】
したがって、抵抗変化素子１６と、その積層方向に直列に整流素子２０を接続した構成により、整流素子２０のダイオード特性を適切に利用して抵抗変化素子１６への情報の書き換えおよび読み出しを行うことができる。
【０１４８】
これらの構成により、高集積で実用性の高いクロスポイント型の不揮発性記憶素子アレイ５５は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、下部に整流素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。
【０１４９】
なお、本実施の形態で示すクロスポイント型の不揮発性記憶素子アレイ５５の製造方法は、第４の実施の形態で示す図１１の不揮発性記憶素子５０の製造方法と同様に作製することができる。
【０１５０】
また、第１から第５の実施の形態で示したように不揮発性記憶素子のメモリセルは、抵抗変化素子と整流素子とが直列に接続されて構成されるが、抵抗変化素子および整流素子の配置は、積層方向でどちらが上部にあってもよい。
【０１５１】
（第６の実施の形態）
図１６は第６の実施の形態の不揮発性記憶素子６０の概略構成図を示す。図１６（ａ）は半導体チップ表面１１から見た不揮発性記憶素子６０の概略構成を示す模式図である。図１６（ｂ）は図１６（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、図１６（ｃ）は図１６（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図を示す。図１６の不揮発性記憶素子６０も図２の不揮発性記憶素子３０と同様、高集積化に適した構成になっている。
【０１５２】
すなわち、図１６（ｂ）および（ｃ）に示すように、不揮発性記憶素子６０は、金属酸化物材料からなる可変抵抗膜１４が上部電極１５と下部電極１３とに挟まれた抵抗変化素子１６と、この抵抗変化素子１６に接続され障壁層１８が下部の第１の電極層１７と上部の第２の電極層１９とに挟まれた整流素子２０とが、基板１２の上に形成された構成となっている。このときに、上部電極１５と第１の電極層１７とが図１６（ｂ）および（ｃ）に示すように同一の電極（共通電極）から構成されている。そして、抵抗変化素子１６と整流素子２０とは積層方向に直列に接続され、障壁層１８が、水素バリア性を有するバリア層であるように構成されている。さらに、本実施形態では、第１の層間絶縁層２１の上に第２の層間絶縁層２２が積層され、第２の層間絶縁層２２が水素バリア性を有するバリア層であるように構成されている。なお、第１の電極層１７または第２の電極層１９の両方または一方がさらに水素バリア性を有するように構成されてもよい。
【０１５３】
図１の不揮発性記憶素子１０と異なり図１６の不揮発性記憶素子６０の構成では、可変抵抗膜１４は０．１μｍ前後の直径の第１のコンタクトホール２４に埋め込まれて下部電極１３上に配置されている。この第１のコンタクトホール２４は、下部電極１３を覆うように下部電極１３上に形成された第１の層間絶縁膜２１および第２の層間絶縁膜２２を貫通して形成されている。さらに、抵抗変化素子１４の上部電極１５は第１のコンタクトホール２４の中において可変抵抗膜１４の上に埋め込まれている。
【０１５４】
この構成により、可変抵抗膜が第１のコンタクトホール中に埋め込まれ、可変抵抗膜の上部は水素バリア性の層（障壁層１８および第２の層間絶縁膜２２）で完全に覆われることとなるので、可変抵抗膜は上方から侵入してくる水素に触れることなく保護される。同時に、可変抵抗膜は第１のコンタクトホールに埋め込まれているため、可変抵抗膜は、隣接するメモリセルからは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【０１５５】
不揮発性記憶素子６０の動作については、第１実施形態と同様であるので説明を省略する。
【０１５６】
次に、本実施の形態による不揮発性記憶素子６０の製造方法について、図１７および図１８を用いて順にプロセスフローを説明する。すなわち、本実施の形態による不揮発性記憶素子６０の製造方法は、基板１２上に下部電極１３を形成する工程と、下部電極１３上に可変抵抗膜１４を形成する抵抗膜形成工程と、可変抵抗膜１４上に上部電極１５を形成する上部電極形成工程と、上部電極１５上に障壁層１８を形成する工程と、障壁層１８上に第２の電極層１９を形成する工程と、を備えている。最後の２つの工程が整流素子を形成する工程に相当する。なお、本実施の形態に上部電極１５上に第１の電極１７を形成する工程を付加してもよいが、不揮発性記憶素子６０では、上部電極１５が第１の電極１７と共通に構成されている（上部電極と第１の電極層とは１個の共通電極である）ので、この工程の説明は省略する。
【０１５７】
このとき、可変抵抗膜１４上の障壁層１８および第２の層間絶縁層２２が水素バリア性を有するバリア層を形成する。さらに別の層が水素バリア性を有するバリア層を形成してもよい。すなわち、障壁層１８の他、上部電極１５、第１の電極１７、第２の電極１９、第１の層間絶縁層２１、第３の層間絶縁層２３のうち一つまたは複数が、水素バリア性を有するバリア層を形成してもよい。
【０１５８】
さらに、抵抗膜形成工程は、下部電極１３を覆う第１の層間絶縁膜２１を形成する工程と、第１の層間絶縁膜２１を覆う第２の層間絶縁膜２２を形成する工程と、第１の層間絶縁膜２１および第２の層間絶縁膜２２を貫通する第１のコンタクトホール２４を下部電極１３上に形成するホール形成工程と、第１のコンタクトホール２４に可変抵抗膜１４を埋め込み、下部電極１３上に可変抵抗膜１４を形成する工程と、第２の層間絶縁膜２２上の可変抵抗膜１４を除去して表面を平坦化する工程からなる。そして、上部電極形成工程は、第１のコンタクトホール２４の上部の可変抵抗膜１４を除去して、第１のコンタクトホール２４上部に凹部を形成する工程と、凹部に上部電極１５を埋め込む工程とからなる。このように構成される製造方法について順にプロセスフローを説明する。
【０１５９】
図１７（ａ）に示すように、例えば、Ｓｉ材料の基板１２上にＡｌ材料からなる下部電極１３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法等により酸化膜（ＳｉＯ2膜）を第１の層間絶縁膜２１として基板１２および下部電極１３を覆って厚さ２５０ｎｍとなるように堆積する。さらに、ＣＶＤ法等により水素バリア機能のある酸化膜（ＳｉＯＮ膜）を第２の層間絶縁膜２２として第１の層間絶縁膜２１を覆って厚さ２５ｎｍとなるように堆積する。
【０１６０】
そして、図１７（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２４が下部電極１３上に第１の層間絶縁膜２１を貫通して形成される。この第１のコンタクトホール２４は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ3Ｏ4からなる抵抗変化材料で埋め込まれた可変抵抗膜１４を図１７（ｃ）に示すように形成し、第２の層間絶縁膜２２上にも層状に堆積する。
【０１６１】
さらに、図１７（ｄ）に示すように、第２の層間絶縁膜２２上に堆積された可変抵抗膜１４はＣＭＰ（化学的機械的研磨）技術を用いて第２の層間絶縁膜２２の表面が露出するまで除去されて、第１のコンタクトホール２４の中に堆積されたものだけが残される。ＳｉＯＮ膜はエッチング速度が遅いため、ストップ層として機能する。
【０１６２】
次に、図１８（ａ）に示すように、エッチバックを用いることにより第１のコンタクトホール２４中の可変抵抗膜１４の上部を除去して、深さ３０ｎｍの凹部２５を形成する。そして、スパッタ法により、例えばＡｌ材料をこの凹部２５を埋めて、第１の層間絶縁膜２１上に上部電極１５の材料として層状に形成したのち、ＣＭＰ技術により第２の層間絶縁膜２２上の電極材料を除去する。さらに、上部電極１５および第２の層間絶縁膜２２の上に、図１８（ｂ）に示すように、例えば、スパッタ法によりＳｉＮ膜２６を１０ｎｍおよびＡｌ材料２７を０．１μｍの厚さで層状に形成する。
【０１６３】
そして、ＳｉＮ膜２６およびＡｌ材料２７をエッチングすることにより、上部電極１５を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる障壁層１８およびＡｌ材料からなる第２の電極１９を図１８（ｃ）に示すように形成する。
【０１６４】
さらに、障壁層１８および第２の電極１９を覆い、第１の層間絶縁膜２１の上にＳｉＯ2膜からなる第３の層間絶縁膜２３が、ＣＶＤ法等により厚さ０．４μｍの酸化膜として図１８（ｄ）に示すように形成される。このようにして、不揮発性記憶素子６０が形成され、抵抗変化素子１６の上に整流素子２０が積層方向に直列に接続されて形成されていることがわかる。
【０１６５】
以上のプロセスフローにより、不揮発性記憶素子６０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１６の製作においても可変抵抗膜１４に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで可変抵抗膜１４を製作することができる。
【０１６６】
また、以上の構成で不揮発性記憶素子を製造することにより、可変抵抗膜の上方に位置する障壁層および第２の層間絶縁膜を水素バリア性を有するバリア層として形成することにより、可変抵抗膜は上方から侵入する水素に触れることなく保護することができる。そして、抵抗変化素子と整流素子とが直列に接続されたメモリセルは、データの読み出しおよび書込みが行われないときには、整流素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなるメモリセルに較べて、電気的なノイズなどからさらに抵抗変化素子を保護することができる。さらに、データの読み出しおよび書込みが行われるときには、メモリセルに印加された電圧は整流素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどが確実に防止できる。したがって、高信頼性の不揮発性記憶素子を実現することができる。
【０１６７】
そして、コンタクトホールに可変抵抗膜と上部電極とを埋め込む構成と、障壁層および第２の層間絶縁膜を水素バリア性を有する層とする構成とを組み合わせることで、可変抵抗膜は確実に水素バリア性の層で覆われる。よって、可変抵抗膜が上方から侵入する水素に触れることなく完全に保護される。さらに可変抵抗膜上に自己整合的に整流素子を電気的に分離して形成することができ、高集積化されたクロストークがない不揮発性記憶素子が実現できる。
【０１６８】
なお、本実施の形態では障壁層に窒素を含有するＳｉＮ層を用いて水素バリア層を形成したが、窒素を含有する層として水素バリア層を形成してもよい。さらに、第1の電極層および第２の電極層の両方または一方が窒素を含有する層として水素バリア層を形成してもよい。
【０１６９】
なお、障壁層は、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯＮからなる群より選択された１以上の物質を含む構成としてもよい。ＳｉＮにおいて、Ｓｉに対するＮの元素比を大きく（例えば１以上１．３３以下）すれば絶縁性が高くなり、整流素子２０はＭＩＭダイオードとなる。一方、Ｓｉに対するＮの元素比を小さく（例えば０より大きく１未満）すれば半導体に近くなり、整流素子２０はＭＳＭダイオードとなる。ＳｉＯＮやＴｉＡｌＯＮについても同様に元素比を調整することでダイオードの特性を調整できる。
【０１７０】
層間絶縁膜を水素バリア性のある材料で構成する場合には、ＳｉＯＮを材料として用いることが好ましい。
【０１７１】
また、電極または電極層を水素バリア性を有するように構成する場合には、該電極または該電極層をＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮからなる群より選択された１以上の物質を含む構成としてもよい。
【０１７２】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１７３】
本発明は、微細化に適した量産性の高い不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化、薄型化に有用である。
【図面の簡単な説明】
【０１７４】
【図１】図１は本発明の第１の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＢ−Ｂ線の断面を矢印方向から見た概略断面図である。
【図２】図２は本発明の第１の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図である。
【図３】図３は本発明の第１の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。
【図４】図４は２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。
【図５】図５はＭＩＭダイオードの電流−電圧特性（Ｉ−Ｖ特性）の模式図である。
【図６】図６（ａ）から（ｄ）は本発明の第１の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図７】図７（ａ）から（ｄ）は本発明の第１の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図８】図８は本発明の第２の実施の形態における不揮発性記憶素子アレイの概略構成図で、半導体チップ表面から見た模式図である。
【図９】図９は本発明の第２の実施の形態における不揮発性記憶素子アレイの概略構成図で、（ａ）は図８のＧ−Ｇ線の断面を矢印方向から見た概略断面図、（ｂ）は図８のＨ−Ｈ線の断面を矢印方向から見た概略断面図である。
【図１０】図１０は本発明の第３の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＩ−Ｉ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＪ−Ｊ線の断面を矢印方向から見た概略断面図である。
【図１１】図１１は本発明の第４の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＫ−Ｋ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＬ−Ｌ線の断面を矢印方向から見た概略断面図である。
【図１２】図１２（ａ）から（ｄ）は本発明の第４の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１３】図１３（ａ）から（ｃ）は本発明の第４の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１４】図１４は本発明の第５の実施の形態における不揮発性記憶素子アレイの概略構成図で、半導体チップ表面から見た模式図である。
【図１５】図１５は本発明の第５の実施の形態における不揮発性記憶素子アレイの概略構成図で、（ａ）は図１４のＹ−Ｙ線の断面を矢印方向から見た概略断面図、（ｂ）は図１４のＺ−Ｚ線の断面を矢印方向から見た概略断面図である。
【図１６】図１６は本発明の第６の実施の形態における不揮発性記憶素子の概略構成図で、（ａ）は半導体チップ表面から見た模式図、（ｂ）は（ａ）のＣ−Ｃ線の断面を矢印方向から見た概略断面図、（ｃ）は（ａ）のＤ−Ｄ線の断面を矢印方向から見た概略断面図である。
【図１７】図１７（ａ）から（ｄ）は本発明の第６の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【図１８】図１８（ａ）から（ｄ）は本発明の第６の実施の形態の不揮発性記憶素子の製造方法を示す概略断面図である。
【符号の説明】
【０１７５】
１０，３０，４５，５０  ６０  不揮発性半導体素子
４０，５５    不揮発性半導体素子アレイ
１１，３１，３６    半導体チップ表面
１２    基板
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ    下部電極
１４    可変抵抗膜
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ，１５ｈ    上部電極
１６    抵抗変化素子
１７，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ，１７ｈ    第１の電極層
１８    障壁層
１９，１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ    第２の電極層
２０    整流素子
２１    第１の層間絶縁膜
２２，２８    第２の層間絶縁膜
２３，３８    第３の層間絶縁膜
２４    第１のコンタクトホール
２５    凹部
２６    ＳｉＮ膜
２７    Ａｌ材料
３１    基板表面
３４    溝
３７    金属配線層
５１    下部層間絶縁層
５２    下部コンタクトホール
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008062734.tif 000021
【図２】
2008062734.tif 000022
【図３】
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【図４】
2008062734.tif 000024
【図５】
2008062734.tif 000025
【図６】
2008062734.tif 000026
【図７】
2008062734.tif 000027
【図８】
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【図９】
2008062734.tif 000029
【図１０】
2008062734.tif 000030
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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2008062734.tif 000040
2008062734.tif 000041
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