【手続補正書】
【提出日】平成16年3月1日(2004.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域表面に離間して設けられた第２導電型の第２及び第３半導体領域、上記第２半導体領域と第３半導体領域との間の上記第１半導体領域表面上部に第１絶縁膜を介して設けられた浮遊ゲート電極、上記浮遊ゲート電極上に第２絶縁膜を介して設けられた制御ゲート電極、上記浮遊ゲート電極で覆われた上記第１半導体領域表面部と上記第１又は第２半導体領域との間の上記第１半導体領域表面上部に第３絶縁膜を介して設けられた第３ゲート電極とを有し、上記制御ゲート電極、上記第３ゲート電極及び上記第１半導体領域と上記第２半導体領域との間に電圧を印加して上記第１半導体領域と上記第２半導体領域との間の上記第１半導体領域表面に発生させたホットエレクトロンを上記浮遊ゲート電極に注入することによってデータの書き込み動作を行い、上記書込みデータの検証は、上記制御ゲート電極及び上記第３ゲート電極に電圧を印加して、上記浮遊ゲート電極の電位の高低に対応して上記第１半導体領域又は上記第２半導体領域に印加した電圧が保持されるか否かを判定することによって行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記書込みデータの検証は、上記制御ゲート電極に上記書込み時の電圧よりも小さい検証電圧を印加し、上記第３ゲート電極に上記書込み時の電圧より大きい電圧を印加することによって行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板の主面に形成された第１導電型の半導体ウェルと、上記ウェル内に第１方向に延在して形成された第２導電型の第１半導体領域及び第２半導体領域と、上記第１と第２半導体領域の間の上記ウエルの表面上に第１絶縁膜を介して形成された第１ゲート及び第３ゲートと、上記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとを有し、上記第３ゲートは上記第１ゲート及び第２ゲートから分離されて上記第１方向に延在して形成され、上記第３ゲートは上記第１方向とは直交する方向に延在して形成されているメモリセルと、上記第２ゲートで構成されるワード線を駆動するワード線制御回路と、上記第３ゲートを駆動する補助ゲート制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、上記第２半導体領域で構成されるビット線に書込み電圧を印加するための書込み電圧発生回路と、上記メモリセルへの書込みデータを検証するための判定回路を有し、上記メモリセルへのデータの書込みは、上記第２ゲート、第３ゲート、上記第１半導体領域及び上記第２半導体領域に電圧を印加し、上記第１半導体領域と上記第２半導体領域との間の上記第１絶縁膜下のチャネル部に発生させたホットエレクトロンを上記第１ゲートに注入して上記メモリセルのしきい値を高くすることで行ない、上記メモリセルへの書込みデータの検証は、上記第２ゲート、第３ゲート及び上記第２半導体領域に電圧を印加し、上記メモリセルのしきい値の高低に対応して上記第２半導体領域に印加した電圧が保持されるか否かを上記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記判定回路は、フリップフロップ型の検証回路と、上記検証回路の出力ノードと前記ビット線との間にその間を結合する絶縁ゲート型トランジスタと、上記検証回路によって検証したデータを変換して前記ビット線に転送するための複数の絶縁ゲート型トランジスタ群からなる回路を有し、前記書込みと前記検証の一連の動作において検証したデータを少なくとも１回は反転させることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース／ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース／ドレイン半導体層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記Ｐ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記Ｐ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群２と、直列に接続された第４のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群３から構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースと前記第４のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは第１の内部電源に接続され、前記Ｐ型ＭＯＳトランジスタのソースは第２の内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第４のＮ型ＭＯＳトランジスタのゲートは第３の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１０】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１１】
前記ソース／ドレイン半導体層領域が拡散層領域であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１２】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース／ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース／ドレイン半導体層領域のドレインに接続されたビット線に書込み阻止電圧を印加するための書込み阻止電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のソースにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のドレインに０Ｖを印加した際にソース近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記ソース／ドレイン半導体層領域が拡散層領域であることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１５】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース／ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが前記第１方向に延在して形成され、前記第１ゲートの隙間に埋め込んで形成されているメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、前記第３ゲートを駆動する補助ゲート制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース／ドレイン半導体層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【請求項１６】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする請求項１６記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記Ｐ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記Ｐ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項１６記載の不揮発性半導体記憶装置。
【請求項１９】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群２と、直列に接続された第４のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群３から構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースと前記第４のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは第１の内部電源に接続され、前記Ｐ型ＭＯＳトランジスタのソースは第２の内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第４のＮ型ＭＯＳトランジスタのゲートは第３の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２０】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２１】
前記ソース／ドレイン半導体層領域が拡散層領域であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２２】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース／ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが前記第１方向に延在して形成され、前記第１ゲートの隙間に埋め込んで形成されているメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、前記第３ゲートを駆動する補助ゲート制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース／ドレイン半導体層領域のドレインに接続されたビット線に書込み阻止電圧を印加するための書込み阻止電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のソースにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のドレインに０Ｖを印加した際にソース近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【請求項２３】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２４】
前記ソース／ドレイン半導体層領域が拡散層領域であることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２５】
メモリセルのソース領域とドレイン領域との間に発生させたホットエレクトロンを上記ソース領域と上記ドレイン領域の間の半導体表面の上方に設けられた浮遊ゲートに注入してデータの書込み動作を行い、上記書込みデータの検証は上記メモリセルのしきい値の高低に対応して上記ドレイン領域に印加した電圧が保持されるか否かを判定することによって行うことを特徴とする不揮発性半導体記憶装置。
【請求項２６】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース／ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース／ドレイン拡散層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Ｖを印加し、前記メモリセルのしきい値のレベルに対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Ｖに減少するかを、前記判定回路によって検証し、
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続されていることを特徴とする不揮発性半導体記憶装置。