【手続補正書】
【提出日】平成16年3月3日(2004.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置及びその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルトランジスタを備えた不揮発性半導体記憶装置において、
前記複数のメモリセルトランジスタは半導体基板上に形成されたゲート絶縁膜と、その上に形成された浮遊ゲート電極と、その上に形成された絶縁膜と、その上に形成された制御ゲートとを備え、
前記複数のメモリセルトランジスタは、ソース線とビット線コンタクトとの間に拡散層を共有する形で直列に接続され、
前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜を備え、
前記絶縁膜と前記バリア絶縁膜との距離が３ｎｍよりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記絶縁膜は、シリコン酸化膜とシリコン窒化膜との積層構造を有し、前記シリコン窒化膜と前記バリア絶縁膜との距離が３ｎｍよりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、選択トランジスタを有し、前記メモリセルの拡散層は前記選択トランジスタを介して前記ビット線コンタクトに接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記バリア絶縁膜はシリコン窒化膜からなり、前記絶縁膜と前記バリア絶縁膜との間にシリコン酸化膜が配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に形成された複数のメモリセルトランジスタを備えた不揮発性半導体記憶装置において、
前記複数のメモリセルトランジスタは、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に配置された拡散層とを備え、
前記複数のメモリセルトランジスタは、ソース線とビット線コンタクトとの間に前記拡散層を共有するように直列に接続され、
前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜を備え、
前記メモリセルトランジスタの前記ゲート電極の側面と前記バリア絶縁膜との距離が前記ゲート絶縁膜の膜厚よりも大きく、かつ前記半導体基板の表面から前記バリア絶縁膜までの距離が前記ゲート絶縁膜の膜厚よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記ゲート電極と前記バリア絶縁膜との間に、中間膜が配置されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置は、選択トランジスタを有し、前記メモリセルの拡散層は前記選択トランジスタを介して前記ビット線コンタクトに接続されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記中間膜はシリコン酸化膜からなり、前記バリア絶縁膜はシリコン窒化膜からなることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板上に形成された複数のメモリセルトランジスタおよび選択トランジスタとを備えた不揮発性半導体記憶装置において、
前記メモリセルトランジスタおよび前記選択トランジスタは、半導体基板上に形成されたゲート絶縁膜と、その上に配置されたゲート電極と、その両側に配置された拡散層とを備え、
前記メモリセルトランジスタは、前記選択トランジスタを介してビット線コンタクトに接続され、前記選択トランジスタの上面及び側面を覆うように形成されたバリア絶縁膜を備え、前記選択トランジスタの前記ゲート電極の側面と前記バリア絶縁膜との距離が前記選択トランジスタのゲート絶縁膜の膜厚よりも大きく、かつ前記半導体基板の表面から前記バリア絶縁膜までの距離が前記選択トランジスタのゲート絶縁膜の膜厚よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記選択トランジスタのゲート電極と前記バリア絶縁膜との間に中間膜が配置されていることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記中間膜はシリコン酸化膜からなり、前記バリア絶縁膜はシリコン窒化膜からなることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
半導体基板上に形成されたゲート絶縁膜とゲート電極とを有する複数のメモリセルトランジスタと、半導体基板に接続されたビット線コンタクトを有し、前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜とを備えた不揮発性半導体記憶装置の製造方法において、
前記ゲート電極を加工する工程と、
後酸化し、前記ゲート絶縁膜よりも厚いシリコン酸化膜を半導体基板上全面に堆積する工程と、
前記バリア絶縁膜を堆積する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記バリア絶縁膜を堆積する工程の後、前記半導体基板上全面に層間絶縁膜を堆積する工程を備えることを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記バリア絶縁膜は、シリコン窒化膜により形成されることを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置、及びその製造方法に関する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置の構成を図１０乃至図１３を参照して説明する。この従来の不揮発性半導体記憶装置は、電気的に書込みおよび消去可能な不揮発性半導体記憶装置の一つであるＮＡＮＤセル型ＥＥＰＲＯＭであって、このＥＥＰＲＯＭの等価回路を図１０に示し、そのレイアウトを図１１に示し、図１１に示す切断線Ａ−Ａ′で切断したときの断面図を図１２に示し、図１１に示す切断線でＢ−Ｂ′で切断したときの断面図を図１３に示す。
ＮＡＮＤセル型ＥＥＰＲＯＭは、図１０に示すようにマトリクス配置された複数個のＮＡＮＤセル部４０１１，４０１２，４０２１，４０２２を有している。各ＮＡＮＤセル部４０ｉｊ（ｉ＝１，２、ｊ＝１，２）は複数個のメモリセルＭＣ１  ，ＭＣ２  ，…ＭＣｎ  を有している。各メモリセルＭＣｉ  （ｉ＝１，…ｎ）は半導体基板上に絶縁膜７を介して浮遊ゲート６と制御ゲート８が積層されたスタック構造のトランジスタから構成されている（図１０，図１２参照）。そして、各ＮＡＮＤセル部内の複数のメモリセルＭＣ１  ，…ＭＣｎ  は、隣接するもの同士でソース・ドレインを共有する形で直列接続された構成となっている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【発明が解決しようとする課題】
このように従来の不揮発性半導体記憶装置においては、メモリセルは窒化シリコン膜で覆われているが、このことは以下の問題点がある。
まず、ＥＥＰＲＯＭにおいては、図１４に示すようにデータの書込みおよび消去時にゲート絶縁膜５をキャリアが通過するため、このキャリアの一部がゲート絶縁膜５に近接したバリア絶縁膜１２、およびこのバリア絶縁膜１２とシリコン酸化膜５ａとの界面８２にトラップされる。このため、拡散層９の表面に反対の極性のキャリアが誘起され、拡散層９の寄生抵抗が増大してトランジスタの駆動力が低下するという問題が生じる。特にＮＡＮＤセル型ＥＥＰＲＯＭでは、拡散層９を介してメモリセルが直列に接続されているため、拡散層９の抵抗の増大の影響が大きい。また、メモリセルの微細化に伴い、ショートチャネル効果低減のために拡散層のドーズ量を減らすと、上述の寄生抵抗の増大は益々顕著となり、微細化の大きな障害となっていた。なお、図１４において符号１０はゲート加工によるダメージの回復のために行う後酸化によって形成されたシリコン酸化膜である。
また、一般にバリア絶縁膜１２には水素が含まれているため、この水素によってバリア絶縁膜１２の近接したゲート絶縁膜５が劣化し、トランジスタの信頼性が低下するという問題がある。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明は上記事情を考慮してなされたものであって、トランジスタの駆動力および信頼性の低下を可及的に防止することのできる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、半導体基板上に形成された複数のメモリセルトランジスタを備え、前記複数のメモリセルトランジスタは半導体基板上に形成されたゲート絶縁膜と、その上に形成された浮遊ゲート電極と、その上に形成された絶縁膜と、その上に形成された制御ゲートとを備え、前記複数のメモリセルトランジスタは、ソース線とビット線コンタクトとの間に拡散層を共有する形で直列に接続され、前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜を備え、前記絶縁膜と前記バリア絶縁膜との距離が３ｎｍよりも大きいことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また本発明による不揮発性半導体記憶装置の製造方法は、半導体基板上に形成されたゲート絶縁膜とゲート電極とを有する複数のメモリセルトランジスタと、半導体基板に接続されたビット線コンタクトを有し、前記メモリセルトランジスタの上面および側面を覆うように配置されたバリア絶縁膜とを備えた不揮発性半導体記憶装置の製造方法において、前記ゲート電極を加工する工程と、後酸化し、前記ゲート絶縁膜よりも厚いシリコン酸化膜を半導体基板上全面に堆積する工程と、前記バリア絶縁膜を堆積する工程とを備えたことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【発明の実施の形態】
本発明による不揮発性半導体記憶装置の実施の形態を図面を参照して説明する。
（第１の実施の形態）
本発明による不揮発性半導体記憶装置の第１の実施の形態の構成を図１に示す。この第１の実施の形態の不揮発性半導体記憶装置は、浮遊ゲート６と制御ゲート８が絶縁膜７を介して積層された構造のゲート電極を有するトランジスタであって、例えばＥＥＰＲＯＭのメモリセルとして用いられる。このトランジスタは、半導体基板２の素子領域上に例えばトンネル酸化膜からなるゲート絶縁膜５を介して上記ゲート電極が形成され、このゲート電極の両側の半導体基板２の素子領域にソース・ドレインとなる拡散層９が設けられた構成となっている。またこのゲート電極は例えば酸化シリコンからなる絶縁膜１１によって覆われており、この絶縁膜１１はコンタクトを形成する際にバリアとなるシリコン窒化膜等のバリア絶縁膜１２によって覆われた構成となっている。
そしてこの第１の実施の形態のトランジスタにおいては、拡散層９上の絶縁膜１１とバリア絶縁膜１２との界面８２の、半導体基板２の表面からの高さｈ１は、ゲート絶縁膜５と浮遊ゲート６との界面８４の、半導体基板２の表面からの高さｈ２よりも高くなるように構成されている。すなわち界面８２は界面８４よりも半導体基板２の表面から離れて形成されている。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本実施形態においては、図１５（ａ）に示すように、界面８２の高さｈ１を界面８４の高さｈ２よりも高くするとともに絶縁膜１１の膜厚ｄ１を界面８４の半導体基板２の表面からの高さｈ２よりも大きくした。しかし、図１５（ｂ）に示すように距離ｄ１を高さｈ２よりも大きくしただけでも、従来の場合に比べてバリア絶縁膜１２がゲート絶縁膜５から離れて形成されるため、本実施形態と同様な効果を得ることができる。または図１５（ｃ）に示すように高さｈ１を高さｈ２よりも高くしただけでも、従来の場合に比べてバリア絶縁膜１２がゲート絶縁膜５から離れて形成されるため、本実施形態と同様な効果を得ることができる。
この理由を説明する。一般に、書き込み・消去時においては、キャリアは厚さがｈ２のトンネル絶縁膜５を通過できるだけのエネルギーを持って、半導体基板２および浮遊ゲート６中に存在している。このため、高さｈ１や距離ｄ１がトンネル絶縁膜５の厚さｈ２よりも小さいと、書込み・消去時にキャリアの一部がバリア絶縁膜１２中またはバリア絶縁膜１２と中間膜（拡散層９とバリア絶縁膜１２との間に設けられた膜（本実施形態においては、絶縁膜１１））との界面にトラップされる。距離ｄ１または高さｈ１を高さｈ２よりも大きくすることで、書込み・消去時にキャリアの一部がバリア絶縁膜１２中またはバリア絶縁膜１２と中間膜１１との界面にトラップされることを防止することができる。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
このように構成したことにより、書込み・消去時にキャリアの一部がバリア絶縁膜１２中またはバリア絶縁膜１２と中間膜１１との界面にトラップされるのを防止することが可能となり、これにより拡散層９の寄生抵抗が増大するのを防止することができる。このため、本実施形態の不揮発性半導体記憶装置に書込み・消去を繰り返しても図１６に示すように、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性が変化しない。しかし従来の不揮発性半導体記憶装置においては、図１７に示すように、書込み・消去を繰り返す前のＶｇ−Ｉｄ特性はグラフｇ１であるが、書込み・消去を繰り返すと、書込み・消去時にキャリアの一部がバリア絶縁膜中またはバリア絶縁膜と中間膜との界面にトラップされるため、そのＶｇ−Ｉｄ特性はグラフｇ２のように劣化する。
なお、本実施形態においては、絶縁膜７は酸化膜、窒化膜、および酸化膜からなる積層膜であり、この絶縁膜７を構成する窒化膜の端部が絶縁膜１１中に突き出た構成となっている（図１参照）。このため、絶縁膜７を構成する窒化膜の端面から絶縁膜１１とバリア絶縁膜１２との界面間での距離ｄ２は３ｎｍより大きいことが好ましい。これは、絶縁膜７とバリア絶縁膜１２とが接している場合、すなわち距離ｄ２が零である場合は、絶縁膜７とバリア絶縁膜１２間でリーク電流が生じて、絶縁膜７の絶縁性が悪化するためである。距離ｄ２を３ｎｍより大きくすれば、絶縁膜７とバリア絶縁膜１２間のダイレクトトンネリングは生じず、絶縁膜７の絶縁性が低下することはない。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
次に、この第１の実施の形態の不揮発性半導体記憶装置の製造方法を図２（ａ）乃至図２（ｄ）を参照して説明する。
まず図２（ａ）に示すように半導体基板２の素子領域にゲート絶縁膜５を形成した後に、浮遊ゲート材料の膜６、酸化シリコンおよび窒化シリコンならびに酸化シリコンの積層膜からなる絶縁膜７、および制御ゲート材料の膜８を順次形成し、パターニングすることにより、上記素子領域に複数個のゲート電極を形成する。
続いて、ゲート加工のダメージの回復のための後酸化および拡散層９の形成のための不純物の注入を行う（図２（ｂ）参照）。そして半導体基板２の全面に絶縁膜１１を堆積し（図２（ｂ）参照）、続いてバリア絶縁膜１２をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する（図２（ｃ）参照）。このとき、絶縁膜１１の膜厚によって、拡散層９上の絶縁膜１１とバリア絶縁膜１２との界面８２の、半導体基板２の表面からの高さｈ１が、浮遊電極６とゲート絶縁膜５との界面の、半導体基板２の表面からの高さｈ２よりも高くなるように調整する。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
（第２の実施の形態）
次に本発明による不揮発性半導体記憶装置の第２の実施の形態の構成を図３に示す。この第２の実施の形態の不揮発性半導体記憶装置はＮＡＮＤセル型ＥＥＰＲＯＭであって、各メモリセルを構成しているトランジスタのゲート電極の側部に例えばシリコン酸化膜からなる絶縁膜１１ａが形成された構成となっている。そしてこれらのメモリセルはシリコン窒化膜等のバリア絶縁膜１２によって覆われた構成となっている。なお、従来のＮＡＮＤセル型ＥＥＰＲＯＭの各メモリセルの拡散層９上にはシリコン酸化膜５ａ（図１４参照）を介してバリア絶縁膜１２が形成されていたが、本実施の形態においては、拡散層９上には直接バリア絶縁膜１２が形成された構成となっている。
そして本実施の形態においては、図４に示すように、浮遊ゲート６近傍の絶縁膜１１ａの膜厚ｔ１はゲート絶縁膜５の膜厚ｔ２よりも厚くなるように構成されている。このように構成したことにより、書込みおよび消去動作時にキャリアがバリア絶縁膜１２およびこのバリア絶縁膜１２と拡散層９との界面に到達するのを可及的に防止することが可能となり、拡散層９の寄生抵抗が増大するのを防止することができる。これにより、トランジスタの駆動力が低下するのを可及的に防止することができる。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、従来の場合に比べてバリア絶縁膜１２がゲート絶縁膜５から離れて形成されているため、ゲート絶縁膜５が劣化するのを可及的に防止することができる。これにより、信頼性が低下するのを防止することができる。
次に、第２の実施の形態の不揮発性半導体記憶装置の製造方法を図５（ａ）乃至図５（ｄ）を参照して説明する。
まず図５（ａ）に示すように半導体基板２の素子領域にゲート絶縁膜５を形成した後に、浮遊ゲート材料の膜６、酸化シリコンからなる絶縁膜７、および制御ゲート材料の膜８を順次形成し、パターニングすることにより、上記素子領域に複数個のゲート電極を形成する。
続いて、ゲート加工のダメージの回復のための後酸化および拡散層９の形成のための不純物の注入を行う（図５（ｂ）参照）。そして半導体基板２の全面にシリコン酸化膜１１を堆積する（図５（ｂ）参照）。
次に図５（ｃ）に示すように異方性エッチング例えばＲＩＥ（Reactive IonEtching）を行い、ゲート電極の側面にのみシリコン酸化膜を残存させシリコン酸化膜からなる絶縁膜１１ａを形成する。
次に図５（ｄ）に示すように基板全面にバリア絶縁膜１２をＣＶＤ法を用いて堆積する。その後、基板２の全面に層間絶縁膜２２を堆積した後、上記層間絶縁膜２２内に各種コンタクト例えばコンタクト４４の形成と、上記層間絶縁膜２２上に配線ＢＬ２の形成を行い、ＥＥＰＲＯＭを完成する。なお、拡散層９の形成は絶縁膜１１ａの形成後に行っても良いし、ＬＤＤ構造としても良い。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この製造方法によって製造される不揮発性半導体記憶装置も第２の実施の形態と同様の効果を奏することは云うまでもない。
（第３の実施の形態）
次に本発明による不揮発性半導体記憶装置の第３の実施の形態の構成を図６に示す。この第３の実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤセル型ＥＥＰＲＯＭであって、第２の実施の形態のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、メモリセル間の拡散層９とバリア絶縁膜１２との間およびコンタクト底部の拡散層例えば拡散層ＳＬ１とシリコン窒化膜等のバリア絶縁膜１２との間に導電体膜１５を形成した構成となっている。そしてこの導電体膜１５の膜厚を調整することによって、この導電体膜１５とバリア絶縁膜１２との界面の、半導体基板２の表面からの高さが、浮遊ゲート６とゲート絶縁膜５との界面の、半導体基板２の表面からの高さよりも高くなるように構成されている。
このように構成したことにより、書込みおよび消去動作時にゲート絶縁膜５を通過するキャリアがバリア絶縁膜１２と導電体膜１５との界面にトラップされるのを可及的に防止することができる。これにより、拡散層９の寄生抵抗が増大するのを防止することが可能となり、トランジスタの駆動力が低下するのを可及的に防止することができる。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、従来の場合に比べて、バリア絶縁膜１２がゲート絶縁膜５から離れて形成されているため、ゲート絶縁膜５が劣化するのを可及的に防止することができる。これにより、信頼性が低下するのを防止することができる。
なお、ゲート絶縁膜５に窒素が含まれている場合には、後酸化等により拡散層９上に酸化膜を形成して酸化膜の膜厚を厚くすることは一般に難かしい。このような場合には本発明の第１乃至第３の実施の形態のいずれかの場合のように構成すれば、バリア絶縁膜１２をゲート絶縁膜５から離れて形成することが可能となり、トランジスタの駆動力の低下およびゲート絶縁膜の劣化防止することができる。これにより、信頼性が低下するのを防止することができる。
次に上記第３の実施の形態の不揮発性半導体記憶装置の製造方法を図７（ａ）乃至図７（ｄ）を参照して説明する。
まず図７（ａ）に示すように半導体基板２の素子領域にゲート絶縁膜５を形成した後に、浮遊ゲート材料の膜６、酸化シリコンからなる絶縁膜７、および制御ゲート材料の膜８を順次形成し、パターニングすることにより、上記素子領域に複数個のゲート電極を形成する。
続いて、ゲート加工のダメージの回復のための後酸化および拡散層９の形成のための不純物の注入を行う（図７（ｂ）参照）。そして半導体基板２の全面に絶縁膜１１を堆積する（図７（ｂ）参照）。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
次に図７（ｃ）に示すように異方性エッチング例えばＲＩＥ（Reactive IonEtching）を行い、ゲート電極の側面にシリコン酸化膜からなる絶縁膜１１ａを形成する。この絶縁膜１１ａは、ゲート絶縁膜５より厚いことが好ましい。
続いて、シリコンを拡散層９上に選択的成長させ、この成長させたシリコンに拡散層９と同じ導電型の不純物を注入し、導電体膜１５を形成する（図７（ｃ）参照）。この導電体膜１５の膜厚は、拡散層９の深さと同程度、例えば、３ｎｍ程度であることが好ましく、また不純物濃度も拡散層９のそれと同程度、例えば１．０×１０２０cm−３であることが好ましい。
次に図７（ｄ）に示すように基板全面にバリア絶縁膜１２をＣＶＤ法を用いて堆積する。その後、基板２の全面に層間絶縁膜２２を堆積した後、上記層間絶縁膜２２内に各種コンタクト例えばコンタクト４４の形成と、上記層間絶縁膜２２上に配線ＢＬ２の形成を行い、ＥＰＲＯＭを完成する。なお、拡散層９の形成は、絶縁膜１１ａの形成後に行っても良いし、ＬＤＤ構造としても良い。
この製造方法によって製造される不揮発性半導体記憶装置も第３の実施の形態と同様にトランジスタの駆動力の低下およびゲート絶縁膜５の劣化を防止することができる。また、導電体膜１５は拡散層９と同じ導電型の不純物領域であるため、この導電体膜１５がソース・ドレインとなる。そしてこのソース・ドレインがチャネル（ゲート絶縁膜５下の半導体基板２の表面）に対して高い位置にあるため、ショートチャネル効果を抑制することができる。


【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
なお、この第３の実施の形態においては、メモリセル間の拡散層９上ばかりでなく、コンタクト４４が接続する拡散層ＳＬ１上にも不純物が添加されたシリコン膜１５が形成されている（図６参照）。すなわち、メモリセル間と、コンタクト底の拡散層上に形成されたシリコンに拡散層と同じ導電型の不純物が添加された構成となっている（図８の表の１）参照）。しかし、拡散層ＳＬ１上に形成されたシリコンに不純物を添加し、メモリセル間の拡散層９上に形成されたシリコンには不純物を添加しなくても良い（図８の表の２）参照）。この場合もゲート絶縁膜５からバリア絶縁膜１２が離れて形成されているため、トランジスタの駆動力の低下およびゲート絶縁膜５の劣化を防止することができる。
また、拡散層上に成長させたシリコンからなる膜に不純物を添加せずに、シリサイド化しても良い（図８の表の３）参照）。
なお、第３の実施の形態においては、導電体膜１５は、ゲート絶縁膜５の膜厚よりも厚くして、この導電体膜１５とバリア絶縁膜１２との界面の、半導体基板２の表面からの高さが、浮遊ゲート６とゲート絶縁膜５との界面の、半導体基板２の表面からの高さよりも高くなるようにしたが、導電体膜１５を金属から構成した場合は、ゲート絶縁膜５の膜厚よりも薄くすることができる。また導電体膜１５が、例えばシリコンからなる半導体膜に不純物を添加したものから構成されている場合は、不純物濃度を高くして、導電体膜１５とバリア絶縁膜１２との界面にトラップされたキャリアにより導電体膜１５内に形成される空乏層が拡散層９に達しないような膜厚に、導電体膜１５を形成すれば、第３の実施の形態と同様の効果を得ることができるとともに、導電体膜１５の膜厚を第３の実施の形態に比べて薄くすることができる。この場合、絶縁膜１１ａの膜厚はゲート絶縁膜よりも厚くすることが好ましい。


【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】本発明による不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図。
【図２】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図３】本発明による不揮発性半導体記憶装置の第２の実施の形態の構成を示す断面図。
【図４】第２の実施の形態の特徴を説明する断面図。
【図５】第２の実施の形態の不揮発性半導体記憶装置の製造工程を示す工程断面図。
【図６】本発明による第３の実施の形態の構成を示す断面図。
【図７】第３の実施の形態の不揮発性半導体記憶装置の製造工程を示す断面図。
【図８】第３の実施の形態の変形例を説明する図。
【図９】第１乃至第３の実施の形態の変形例を説明する断面図。
【図１０】ＮＡＮＤセル型ＥＥＰＲＯＭの等価回路図。
【図１１】図１０に示すＮＡＮＤセル型ＥＥＰＲＯＭのレイアウト図。
【図１２】図１１に示す切断線Ａ−Ａ´で切断したときの断面図。
【図１３】図１１に示す切断線Ｂ−Ｂ´で切断したときの断面図。
【図１４】従来の不揮発性半導体記憶装置の問題点を説明する図。
【図１５】本発明の特徴を説明する図。
【図１６】本発明の特性を示すグラフ。
【図１７】従来の特性を示すグラフ。
【図１８】本発明の中間膜の構成を説明する図。
【符号の説明】
２…半導体基板、
４…素子分離領域（絶縁膜）、
５…ゲート絶縁膜、
６…浮遊ゲート、
７…絶縁膜、
８…制御ゲート、
９…拡散層、
１１…絶縁膜、
１２…バリア絶縁膜