【手続補正書】
【提出日】平成17年1月5日(2005.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
異なる長さを持つ少なくとも二つのデータ列をデータチャネルを介して送信でき、各データ列の長さと同じ長さを持ち、前記各データ情報を表す制御情報列と前記制御情報列の誤りを検出するための誤り検出情報ビット列とを含む制御データ列をデータ制御チャネルを介して送信する通信システムにおいて、前記データチャネルを介して送信されるデータ列の長さを検出するための誤り検出情報ビット列発生装置であって：
前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；
前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；
前記制御情報列が入力される間には前記制御情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、前記制御情報列の入力が完了した時にはあらかじめ設定された入力ビットと前記最後の位置のレジスターから出力されるビットを順次的に加算して前記誤り検出情報ビット列として出力する演算器と；
前記少なくとも二つのデータ列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；を含むことを特徴とする誤り検出情報ビット列発生装置。
【請求項２】
前記演算器は、
前記制御情報列と前記設定された入力ビットのうちいずれかを選択的に出力するための第１スイッチと；
前記第１スイッチからの出力と前記最後の位置のレジスターから出力されるビットとを加算する出力加算器と；
前記出力加算器の出力と前記設定された入力ビットのうちいずれかを前記フィードバックビット列として選択的に前記加算器に提供するための第２スイッチと；
前記制御情報列と前記出力加算器から出力される前記誤り検出情報ビット列のうちいずれかを選択的に出力するための第３スイッチと；を含むことを特徴とする請求項１に記載の誤り検出情報ビット列発生装置。
【請求項３】
前記第１スイッチは、前記制御情報列が入力される間には前記制御情報列を出力し、前記制御情報列の入力が完了した時には前記設定された入力ビットを出力することを特徴とする請求項２に記載の誤り検出情報ビット列発生装置。
【請求項４】
前記第２スイッチは、前記制御情報列が入力される間には前記出力加算器の出力を前記加算器に提供し、前記制御情報列の入力が完了した時には前記設定された入力ビットを前記加算器に提供することを特徴とする請求項３に記載の誤り検出情報ビット列発生装置。
【請求項５】
前記第３スイッチは、前記制御情報列が入力される間には前記制御情報列を出力し、前記制御情報列の入力が完了した時には前記誤り検出情報ビット列を出力することを特徴とする請求項４に記載の誤り検出情報ビット列発生装置。
【請求項６】
前記二つのデータ列は、異なるスロット長を持つことを特徴とする請求項１に記載の誤り検出情報ビット列発生装置。
【請求項７】
前記二つのデータ列のうち一つが、残る一つのデータ列の２倍のスロット長を持つことを特徴とする請求項６に記載の誤り検出情報ビット列発生装置。
【請求項８】
第１長さを持つ第１情報列をあらかじめ設定された符号率で符号化して送信したり、前記第１長さのＦ倍(ここで、Ｆは２の倍数)である第２長さを持つ第２情報列を前記設定された符号率で符号化した後、Ｆ倍繰り返して送信する通信システムにおいて、前記第１情報列あるいは前記第２情報列の入力情報列に誤り検出のための情報ビット列を付加させて送信のための情報列を発生するための装置であって：
前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；
前記入力情報列が入力される間には、前記入力情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成してこの生成されたフィードバックビット列を前記加算器に提供し、また、前記入力情報列を前記送信のための情報列として出力し、
前記入力情報列の入力が完了した時には、あらかじめ設定された入力ビットを前記加算器に提供し、前記設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して誤り検出情報ビット列として出力し、また、前記誤り検出情報ビット列を前記送信のための情報列として出力する演算器と；
前記第１情報列及び前記第２情報列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；を含むことを特徴とする送信情報列発生装置。
【請求項９】
前記入力情報列は、パケットデータの制御情報列であることを特徴とする請求項８に記載の送信情報列発生装置。
【請求項１０】
前記第１情報列は２スロット長の制御情報列であり、前記第２情報列は４スロット長の制御情報列であることを特徴とする請求項９に記載の送信情報列発生装置。
【請求項１１】
前記演算器は、
前記入力情報列と前記設定された入力ビットのうちいずれかを選択的に出力するための第１スイッチと；
前記第１スイッチからの出力と前記最後の位置のレジスターから出力されるビットとを加算する出力加算器と；
前記出力加算器の出力と前記設定された入力ビットのうちいずれかを前記フィードバックビット列として選択的に前記加算器に提供するための第２スイッチと；
前記入力情報列と前記出力加算器からの出力ビット列のいずれかを選択的に前記送信のための情報列として出力するための第３スイッチと；を含むことを特徴とする請求項８に記載の送信情報列発生装置。
【請求項１２】
異なる長さを持つ少なくとも二つのデータ列をデータチャネルを介して送信でき、各データ列の長さと同じ長さを持ち、前記各データ情報を表す制御情報列と前記制御情報列の誤りを検出するための誤り検出情報ビット列とを含む制御データ列をデータ制御チャネルを介して送信する送信機と、前記送信機から前記データチャネルを介して送信されるデータ列と前記データ制御チャネルを介して送信される制御データ列を受信する受信機とを含む通信システムにおいて、前記データチャネルを介して送信されるデータ列の長さを検出するために前記受信された制御データ列の誤りを検査するための装置であって：
前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；
前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；
前記受信された制御データ列に含まれた制御情報列が受信される間には前記制御情報列
のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、前記制御情報列の受信が完了した時にはあらかじめ設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して受信誤り検出情報ビット列として出力する演算器と、
前記少なくとも二つのデータ列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；
前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列とを比較して誤り有無を判定する誤り判定部と；を含むことを特徴とする誤り検査装置。
【請求項１３】
前記演算器は、
前記受信制御情報列と前記設定された入力ビットのいずれかを選択的に出力するための第１スイッチと；
前記第１スイッチからの出力と前記最後の位置のレジスターから出力されるビットとを加算する出力加算器と；
前記出力加算器の出力と前記設定された入力ビットのうち一つを前記フィードバックビット列として選択的に前記加算器に提供するための第２スイッチと；
前記受信制御情報列と前記出力加算器から出力される前記受信誤り検出情報ビット列のいずれかを選択的に出力するための第３スイッチと；を含むことを特徴とする請求項１２に記載の誤り検査装置。
【請求項１４】
前記二つのデータ列のうち一つが、残る一つのデータ列の２倍のスロット長を持つことを特徴とする請求項１２に記載の誤り検査装置。
【請求項１５】
前記設定された入力ビットは“０”の値を持つことを特徴とする請求項１２に記載の誤り検査装置。
【請求項１６】
第１長さを持つ第１情報列をあらかじめ設定された符号率で符号化して送信したり、前記第１長さのＦ倍(ここで、Ｆは２の倍数)である第２長さを持つ第２情報列を前記設定された符号率で符号化した後Ｆ倍繰り返して前記第１情報列あるいは前記第２情報列に誤り検出のための情報ビット列を付加させて送信のための情報列として送信する送信機と、前記送信機からの情報列を受信する受信機とを含む通信システムにおいて、前記受信情報列の誤りを検査するための装置であって：
前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；
前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；
前記受信情報列が入力される間には、前記受信情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、
前記受信情報列の入力が完了した時には、あらかじめ設定された入力ビットを前記加算器に提供し、前記設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して受信誤り検出情報ビット列として出力する演算器と；
前記第１情報列及び前記第２情報列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；
前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列とを比較して誤り有無を判定する誤り判定部と；を含むことを特徴とする誤り検査装置。
【請求項１７】
前記受信情報列は、パケットデータの制御情報列であることを特徴とする請求項１６に記載の誤り検査装置。
【請求項１８】
前記第１情報列は２スロット長の制御情報列であり、前記第２情報列は４スロット長の制御情報列であることを特徴とする請求項１７に記載の誤り検査装置。