(57)【要約】電流制限素子（１０）において、第１の電極層（１２）と第２の電極層（１３）とで挟まれた障壁層（１１）の厚み方向の中央部（１４）の障壁高さΦＡが、第１の電極層（１２）および第２の電極層（１３）との電極界面（１７）付近の障壁高さΦＢよりも大きく形成されている。なお、障壁層（１１）は、例えば障壁層（１１ａ）、（１１ｂ）、（１１ｃ）の３層構造で構成され、障壁層（１１ａ）、（１１ｂ）、（１１ｃ）は、例えばＳｉＮｘ２、ＳｉＮｘ１、ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）のＳｉＮ層で形成されている。したがって、障壁高さの形状が段階的に変化し、中央部１４が高くなっている。
2009011113.tif 000002
【特許請求の範囲】
【請求項１】
障壁層が第１の電極層と第２の電極層とで挟まれて構成される電流制限素子において、
前記障壁層は、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、
元素Ａのシリコンに対する組成比が、厚み方向における中央部において、前記第１の電極層と前記障壁層との界面付近および前記第２の電極層と前記障壁層との界面付近より高く、
障壁高さが、厚み方向における中央部において、前記第１の電極層と前記障壁層との電極界面付近および前記第２の電極層と前記障壁層との電極界面付近よりも大きいことを特徴とする電流制限素子。
【請求項２】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上であることを特徴とする請求項１に記載の電流制限素子。
【請求項３】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下であることを特徴とする請求項１に記載の電流制限素子。
【請求項４】
前記障壁層は、半導体または絶縁体の材料からなることを特徴とする請求項１から請求項３のいずれか１項に記載の電流制限素子。
【請求項５】
前記厚み方向に対して窒素、炭素および酸素の元素のうちの少なくとも１つの前記元素組成が前記電極界面付近から前記中央部まで連続して高くなっていることを特徴とする請求項１に記載の電流制限素子。
【請求項６】
前記障壁層は窒素、炭素および酸素の元素のうちの少なくとも１つの前記元素組成が異なる少なくとも３層を含む多層の積層構造からなり、前記積層方向に対して窒素、炭素および酸素のうちの少なくとも１つの前記元素組成が前記電極界面付近から前記中央部まで段階的に高くなっていることを特徴とする請求項１に記載の電流制限素子。
【請求項７】
前記中央部の窒素の元素含有量と前記電極界面付近の窒素の元素含有量との比が、０．０３以上であることを特徴とする請求項１に記載の電流制限素子。
【請求項８】
前記中央部の窒素の元素含有量と前記電極界面付近の窒素の元素含有量との比が、０．０３以上、０．３１以下であることを特徴とする請求項１に記載の電流制限素子。
【請求項９】
基板上に形成された下部電極と、上部電極と、前記下部電極と前記上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、
請求項１から請求項８のいずれか１項に記載の電流制限素子と、
前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、
を備えたメモリ装置であって、
前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されていることを特徴とするメモリ装置。
【請求項１０】
基板上に形成された下部電極と、上部電極と、前記下部電極と前記上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、
請求項１から請求項１０のいずれか１項に記載の電流制限素子と、
前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、
を備えたメモリ装置であって、
前記下部電極は、前記基板上にストライプ状に形成されており、
前記第２の電極層は、前記下部電極に対して交差するストライプ状に形成されており、
前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されており、前記記憶素子は、前記下部電極と前記第２の電極層とが交差する交差部に前記抵抗変化層と前記電流制限素子とが形成されていることを特徴とするメモリ装置。
【請求項１１】
前記抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行うことを特徴とする請求項９または請求項１０に記載のメモリ装置。
【請求項１２】
前記抵抗変化層は、少なくともタンタル酸化物を含み、前記下部電極と前記第２の電極層との間に印加される電気的信号に基づいて可逆的に抵抗値が変化することを特徴とする請求項９から請求項１１のいずれか１項に記載のメモリ装置。
【請求項１３】
前記電流制限素子は、前記下部電極と前記第２の電極層との間に印加される電気的信号に基づいて双方向に低電圧域での電流を制限する動作を行うことを特徴とする請求項１１から請求項１２のいずれか１項に記載のメモリ装置。
【請求項１４】
第１の電極層の上に障壁層を形成する障壁層形成工程と、
前記障壁層の上に第２の電極層を形成する工程と、を含む電流制限素子の製造方法であって、
前記障壁層形成工程では、複数のガスのガス分圧を変化させることにより、前記障壁層の障壁高さが、前記障壁層の厚み方向における中央部の障壁高さを前記第１の電極層および前記第２の電極層との電極界面付近の障壁高さよりも大きくなるように形成されることを特徴とする電流制限素子の製造方法。
【請求項１５】
基板上にストライプ状の下部電極層を形成する工程（ａ）と、
前記下部電極層及び前記基板上に第１の層間絶縁層を形成する工程（ｂ）と、
前記下部電極層上の前記第１の層間絶縁層を貫通して前記下部電極層を露出するコンタクトホールを開口する工程（ｃ）と、
前記コンタクトホールに抵抗変化層を埋め込む工程（ｄ）と、
前記抵抗変化層を覆い前記第１の層間絶縁層上に第１の電極層、障壁層、第２の電極層を順に形成することにより電流制限素子を形成して前記抵抗変化層と電気的に直列に接続する工程（ｅ）と、
前記第２の電極層に電気的に接続して、前記下部電極層に対してストライプ状に交差する上部電極層を形成する工程（ｆ）と、
を含み、
前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくしたことを特徴とするメモリ装置の製造方法。
【請求項１６】
前記工程（ｆ）の後に、前記第１の層間絶縁層、前記障壁層、前記第２の電極層、前記上部電極層を覆うように第２の層間絶縁層を形成する工程（ｇ）を含む請求項１５に記載のメモリ装置の製造方法。
【請求項１７】
基板上にストライプ状の第１の電極層を形成する工程（ａ）と、
前記第１の電極層上に障壁層を形成する工程（ｂ）と、
前記基板上及び前記障壁層上に第１の層間絶縁膜を形成する工程（ｃ）と、
前記障壁層上の前記第１の層間絶縁層を貫通して前記障壁層を露出する第１のコンタクトホールを開口する工程（ｄ）と、
前記第１のコンタクトホール上に第２の電極層を形成する工程（ｅ）と、
前記第１の層間絶縁層及び第２の電極層上に第２の層間絶縁層を形成する工程（ｆ）と、
前記第２の電極層上の前記第２の層間絶縁層を貫通して前記第２の電極層を露出する第２のコンタクトホールを開口する工程（ｇ）と、
前記第２のコンタクトホールに抵抗変化層を埋め込む工程（ｈ）と、
前記抵抗変化層を覆い前記第２の層間絶縁層上に前記第１の電極層に対してストライプ状に交差する上部電極層を形成する工程（ｉ）と、を含み、
前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成したことを特徴とするメモリ装置の製造方法。
【請求項１８】
前記工程（i）の後に、前記第２の層間絶縁層、前記上部電極層を覆うように第３の層間
絶縁層を形成する工程（ｊ）を含む請求項１７に記載のメモリ装置の製造方法。
【請求項１９】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように前記中央部の材料の元素組成と前記電極界面付近の材料の元素組成とが異なるように形成することを特徴とする請求項１５または請求項１７に記載のメモリ装置の製造方法。
【請求項２０】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように前記中央部の材料の元素組成と前記電極界面付近の材料の元素組成とが異なるように形成することを特徴とする請求項１５または請求項１７に記載のメモリ装置の製造方法。
【請求項２１】
前記障壁層は、厚み方向における前記中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が前記電極界面付近の前記元素組成より高くなるように形成されることを特徴とする請求項１５から請求項２０のいずれか１項に記載のメモリ装置の製造方法。
【請求項２２】
前記障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの前記元素組成が異なる少なくとも３層を含む多層の積層構造で形成され、前記積層方向に対して窒素、炭素および酸素の元素のうちのいずれか１つの前記元素組成が前記電極界面付近から前記中央部まで段階的に高くなるように形成されることを特徴とする請求項１５から請求項２０のいずれか１項に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、低い印加電圧での電流（ＯＦＦ電流）と高い印加電圧での電流（ＯＮ電流）との比（ＯＮ／ＯＦＦ比）が大きい電流制限素子と、それを用いたメモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、小型・薄型のデジタルＡＶプレーヤやデジタルカメラなど携帯型デジタル機器の高機能化が進展し、これらの機器の記憶装置として用いられる大容量かつ高速のメモリ装置の需要がますます高まってきている。このような需要に応えるために、強誘電体キャパシタや抵抗変化層を用いたメモリ装置が注目されている。【０００３】
このような抵抗変化層を用いた抵抗変化素子からなるメモリ装置は、一般的に抵抗変化素子に直列に電流制限素子などを接続して、迂回電流による書き込みディスターブおよび隣接するメモリセル間のクロストークなどを防止することにより確実なメモリ動作が行われる。このときに電流制限素子の重要な特性として、電流制限素子の両端に低い電圧が印加されたときに流れるＯＦＦ電流が小さく、高い電圧が印加されたときに流れるＯＮ電流が大きい、いわゆる電流のＯＮ／ＯＦＦ比が大きいことが求められる。また、抵抗変化素子は極性の異なる電圧に対して同様に抵抗変化動作を行うことができる材料で構成されることも多いことから、この抵抗変化素子に直列に接続される電流制限素子は印加電圧に対して双方向性の非線形な電圧−電流特性を示すことが望まれる。したがって、このような特性は正電圧および負電圧の両方が必要でバイポーラ動作を行うメモリ装置には有効である。すなわち、このようなメモリ装置としては、例えば、記憶部となる抵抗変化膜が正電圧印加で低抵抗化、負電圧印加で高抵抗化する、または、抵抗変化膜が正電圧印加で高抵抗化，負電圧印加で低抵抗化する抵抗変化型のメモリ装置が挙げられる。【０００４】
一方、このような抵抗変化型のメモリ装置は、一般的にメモリセルをクロスポイント型のアレイ構成にして製作されることが多い（例えば、特許文献１参照）。特許文献１に示されるような双方向性の非線形な電圧−電流特性をもつ、例えばＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオードまたはＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードを抵抗変化膜に直列に接続してメモリセルを構成すると、双方向性の非線形な電圧−電流特性をもつバイポーラ動作を行うメモリ装置を実現することができる。【０００５】
また、電流のＯＮ／ＯＦＦ比が大きい電流制限素子、例えばＰＮ接合ダイオードまたはショットキーダイオードを抵抗体に直列に接続してメモリセルとして、一方向の非線形な電圧−電流特性を持つ電流のＯＮ／ＯＦＦ比が大きいクロスポイント型のメモリ装置も提案されている（例えば、特許文献２参照）。【０００６】
また、適用する電子回路または電子機器に適した電流制限素子を得るための一般的な方法として、電流制限素子を構成する障壁層およびこの障壁層を挟む電極層を構成する材料の仕事関数の差を利用することにより金属−半導体接合または金属−絶縁体接合を形成して所望の非線形な電圧−電流特性を得る試みもなされている（例えば、特許文献３参照）。すなわち、特許文献３の金属−絶縁体−金属接合の電流制限素子において、障壁高さ（金属のエネルギーレベルを基準とした障壁層のエネルギーレベルの高さ）は絶縁体である多結晶の化合物半導体の結晶粒界および転移によって生じるフェルミ準位束縛によって決まる。したがって、この多結晶の化合物半導体の組成およびドーピングを変えることにより金属−絶縁体−金属接合の障壁高さおよび形状を調整している。そして、電流制限素子の非線形な電圧−電流特性は、金属−絶縁体−金属接合の障壁高さおよび形状を調整することにより所望の特性を得ることが提案されている。
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００６−１４０４８９号公報
【特許文献３】特開平５−４１５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１で示されるメモリ装置は、メモリセルに流れる電流のＯＮ／ＯＦＦ比が小さいので、アレイ構成のメモリセル全体に対して迂回電流が多くなり、Ｓ／Ｎ比を大きくすることができずアレイ構成の規模を大きくすることができないという課題がある。また、特許文献２で示されるメモリ装置は、電流のＯＮ／ＯＦＦ比は大きいが双方向性の非線形な電圧−電流特性を持たないのでバイポーラ動作する抵抗変化膜には使えないという課題があった。【０００８】
また、特許文献３で示される電流制限素子は障壁の高さや形状が調整可能であることが示されており、印加電圧に対して双方向性の非線形な電圧−電流特性をもつ電流制限素子についても適用が可能であるが、ＯＮ／ＯＦＦ比が大きく取れるような双方向性の非線形な電圧−電流特性をもつ電流制限素子の素子構造については説明されていなく示唆もされていないという課題を有する。【０００９】
抵抗変化膜によっては、抵抗変化に高い電流が必要な場合が多い。このような場合には、双方向性の整流素子としては障壁層のバンドギャップが小さいＭＳＭダイオードの方が望ましい。
本発明は、上記課題を解決するものであり、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を提供するとともに、このような双方向性の電流制限素子を用いてメモリセルを構成したバイポーラ動作を行うメモリ装置を提供することを目的としている。また、本発明は、これらの電流制限素子およびメモリ装置の製造方法を提供することも目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の整流素子は、障壁層が第１の電極層と第２の電極層とで挟まれて構成される電流制限素子において、前記障壁層は、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、元素Ａのシリコンに対する組成比が、厚み方向における中央部において、前記第１の電極層と前記障壁層との界面付近および前記第２の電極層と前記障壁層との界面付近より高く、障壁高さが、厚み方向における中央部において、前記第１の電極層と前記障壁層との電極界面付近および前記第２の電極層と前記障壁層との電極界面付近よりも大きい。【００１１】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子が実現できる。【００１２】
さらに、シリコンをベースとした材料を使用することにより、半導体の微細化プロセスと親和性のよい量産プロセスを適用することができ、高集積化された生産性のよいプロセスで製作することができる。【００１３】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上である構成としてもよい。【００１４】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。【００１５】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下である構成としてもよい。【００１６】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。【００１７】
また、障壁層は、半導体または絶縁体の材料からなる構成としてもよい。
また、厚み方向に対して窒素、炭素および酸素の元素のうちの少なくとも１つの元素組成が電極界面付近から中央部まで連続して高くなっている構成としてもよい。【００１８】
このような構成とすることにより、シリコンをベースとした材料で比較的簡単なプロセスにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が実現できる。【００１９】
また、障壁層は窒素、炭素および酸素の元素のうちの少なくとも１つの元素組成が異なる少なくとも３層を含む多層の積層構造からなり、積層方向に対して窒素、炭素および酸素のうちの少なくとも１つの元素組成が電極界面付近から中央部まで段階的に高くなっている構成としてもよい。【００２０】
このような構成とすることにより、シリコンをベースとした材料で比較的簡単なプロセスにより、ＯＦＦ電流がさらに小さくＯＮ／ＯＦＦ電流比がさらに大きい双方向性の電流制限素子が実現できる。【００２１】
また、中央部の窒素の元素組成と電極界面付近の窒素の元素組成との元素組成差が、０．０３以上である構成としてもよい。【００２２】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。【００２３】
また、中央部の窒素の元素組成と電極界面付近の窒素の元素組成との元素組成差が、０．０３以上、０．３１以下である構成としてもよい。【００２４】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。【００２５】
また、本発明のメモリ装置は、基板上に形成された下部電極と、上部電極と、下部電極と上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、請求項１から請求項１０のいずれか１項に記載の電流制限素子と、前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、を備えたメモリ装置であって、前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されている構成としてもよい。【００２６】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型メモリ装置では、隣接する回路素子からの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。【００２７】
また、本発明のメモリ装置は、基板上に形成された下部電極と、上部電極と、下部電極と上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、請求項１から請求項１０のいずれか１項に記載の電流制限素子と、前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、を備えたメモリ装置であって、下部電極は、基板上にストライプ状に形成されており、第２の電極層は、下部電極に対して交差するストライプ状に形成されており、前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されており、記憶素子は、下部電極と第２の電極層とが交差する交差部に抵抗変化層と電流制限素子とが形成されている構成としてもよい。【００２８】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型メモリ装置では、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。【００２９】
また、抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行う構成としてもよい。【００３０】
このような構成とすることにより、正電圧および負電圧の両方を使用して安定なメモリ動作を行うメモリ装置を実現することができる。【００３１】
また、抵抗変化層は、少なくともタンタル酸化物を含み、下部電極と第２の電極層との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する構成としてもよい。【００３２】
このような構成とすることにより、抵抗変化層を含むメモリセルは安定にメモリ動作を行うことができるので安定したメモリ装置が実現できる。【００３３】
また、電流制限素子は、下部電極と第２の電極層との間に印加される電気的信号に基づいて双方向に低電圧域での電流を制限する（電流を整流する）動作を行う構成としてもよい。【００３４】
このような構成とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。【００３５】
また、本発明の電流制限素子の製造方法は、第１の電極層の上に障壁層を形成する障壁層形成工程と、障壁層の上に第２の電極層を形成する工程と、を含む電流制限素子の製造方法であって、障壁層形成工程では、複数のガスのガス分圧を変化させることにより、障壁層の障壁高さが、障壁層の厚み方向における中央部の障壁高さを第１の電極層および第２の電極層との電極界面付近の障壁高さよりも大きくなるように形成される方法としてもよい。【００３６】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を製造することができる。【００３７】
また、本発明のメモリ装置の製造方法は、基板上にストライプ状の下部電極層を形成する工程（ａ）と、前記下部電極層及び前記基板上に第１の層間絶縁層を形成する工程（ｂ）と、前記下部電極層上の前記第１の層間絶縁層を貫通して前記下部電極層を露出するコンタクトホールを開口する工程（ｃ）と、前記コンタクトホールに抵抗変化層を埋め込む工程（ｄ）と、前記抵抗変化層を覆い前記第１の層間絶縁層上に第１の電極層、障壁層、第２の電極層を順に形成することにより電流制限素子を形成して前記抵抗変化層と電気的に直列に接続する工程（ｅ）と、前記第２の電極層に電気的に接続して、前記下部電極層に対してストライプ状に交差する上部電極層を形成する工程（ｆ）と、を含み、前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成してもよい。【００３８】
このような方法とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【００３９】
また、工程（ｆ）の後に、第１の層間絶縁層、障壁層、第２の電極層、上部電極層を覆うように第２の層間絶縁層を形成する工程（ｇ）を含んでもよい。【００４０】
このような方法とすることにより、上面に露出した電極層を第２の層間絶縁層にて保護することができ、隣接する素子間の絶縁を確保することができる。【００４１】
また、本発明のメモリ装置の製造方法は、基板上にストライプ状の第１の電極層を形成する工程（ａ）と、前記第１の電極層上に障壁層を形成する工程（ｂ）と、前記基板上及び前記障壁層上に第１の層間絶縁膜を形成する工程（ｃ）と、前記障壁層上の前記第１の層間絶縁層を貫通して前記障壁層を露出する第１のコンタクトホールを開口する工程（ｄ）と、前記第１のコンタクトホール上に第２の電極層を形成する工程（ｅ）と、前記第１の層間絶縁層及び第２の電極層上に第２の層間絶縁層を形成する工程（ｆ）と、前記第２の電極層上の前記第２の層間絶縁層を貫通して前記第２の電極層を露出する第２のコンタクトホールを開口する工程（ｇ）と、前記第２のコンタクトホールに抵抗変化層を埋め込む工程（ｈ）と、前記抵抗変化層を覆い前記第２の層間絶縁層上に前記第１の電極層に対してストライプ状に交差する上部電極を形成する工程（ｉ）と、を含み、前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成してもよい。【００４２】
このような方法とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【００４３】
また、工程（i）の後に、前記第２の層間絶縁層、前記上部電極を覆うように第３の層
間絶縁層を形成する工程（ｊ）を含んでもよい。【００４４】
このような方法とすることにより、上面に露出した電極層を第３の層間絶縁層にて保護することができ、隣接する素子間の絶縁を確保することができる。【００４５】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成する方法としてもよい。【００４６】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。【００４７】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成する方法としてもよい。【００４８】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。【００４９】
また、障壁層は、厚み方向における中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高くなるように形成される方法としてもよい。【００５０】
このような方法とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子を含むメモリ装置を製造することができる。【００５１】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層の積層構造で形成され、積層方向に対して窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が電極界面付近から中央部まで段階的に高くなるように形成される方法としてもよい。【００５２】
このような方法とすることにより、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【００５３】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００５４】
本発明の電流制限素子において、障壁層の中央部の障壁高さが電極界面付近の障壁高さよりも大きいので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子が実現できる。すなわち、電流制限素子に低電圧が印加されるＯＦＦのときには障壁層の中央部の障壁高さにより電流の流れが制限されるのでＯＦＦ電流は小さく抑えられる。一方、電流制限素子に高電圧が印加されるＯＮのときには、障壁層の中央部の障壁高さは印加電圧により十分押し下げられるので、実質的に中央部よりも低い電極界面付近の障壁高さにより電流が制限されるだけなので、大きいＯＮ電流が流れることになる。したがって、印加電圧が低電圧から高電圧になったときの電流制限素子を流れるＯＮ／ＯＦＦ電流比が大きい電流制限素子が実現できる。【００５５】
そして、このような電流制限素子を含むメモリセルからなる本発明のメモリ装置においては、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。【００５６】
また、本発明のクロスポイント型のメモリ装置の製造方法においては、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。したがって、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性のある量産プロセスで製作することができる。【００５７】
なお、本発明の電流制限素子は双方向性の非線形な電圧−電流特性を有し、ＯＮ／ＯＦＦ電流比が大きい動作が可能であるので携帯情報機器や情報家電機器などの電子機器などのさまざまな機器や回路に、例えば電源の極性を考慮することなく使用でき、ノイズやクロストークの影響を受けずに安定して動作するという効果を奏する。【００５８】
また、本発明のメモリ装置を使用することにより、携帯情報機器や情報家電機器などの電子機器の、より一層の小型化・薄型化が図れ、高信頼性を有するという効果を奏する。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の第１の実施の形態に係る電流制限素子の概略断面図である。
【図２】図２は本発明の第１の実施の形態に係る電流制限素子の障壁層の障壁高さの形状を示す図で、（ａ）は電極層間に電圧が印加されていない状態の障壁高さの形状を示す図、（ｂ）および（ｃ）は電極層間に電圧Ｖが印加された状態の障壁高さの形状を示す図である。
【図３】図３は本発明の第１の実施の形態に係る電流制限素子の電流−電圧特性を示す図である。
【図４】図４は本発明の第１の実施の形態に係る電流制限素子の障壁層の中央部の凸状の厚さを変えたときの電流制限素子の電流−電圧特性を示す図で、（ａ）は障壁層の障壁高さの形状を示す図、（ｂ）は（ａ）の電流制限素子の電流−電圧特性を示す図である。
【００６０】
【図５】図５は本発明の第１の実施の形態に係る他の電流制限素子の障壁層の中央部の障壁高さを変えたときの電流制限素子の電流−電圧特性を示す図で、（ａ）は障壁層の障壁高さの形状を示す図、（ｂ）は（ａ）の電流制限素子の電流−電圧特性を示す図である。
【図６】図６は本発明の第１の実施の形態に係る電流制限素子のＯＮ電流とＯＦＦ電流の電流値の関係を示す図である。
【図７】図７はＳｉＮｘ形成過程におけるＮ２流量比と障壁高さΦＢの関係を示す図である。
【図８】図８は本発明の第１の実施の形態に係る電流制限素子の障壁高さの窒素組成依存性の関係を示す図である。
【図９】図９は本発明の第１の実施の形態に係る電流制限素子の障壁層内のＳｉおよびＮ元素の組成プロファイルと障壁高さの形状を示す模式図で、（ａ）はＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｂ）は（ａ）の組成プロファイルに対応した障壁高さの形状を示す模式図、（ｃ）は３層構造のＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｄ）は（ｃ）の組成プロファイルに対応した障壁高さの形状を示す模式図である。
【図１０】図１０は本発明の第１の実施の形態に係る他の電流制限素子の障壁層内のＳｉおよびＮ元素の組成プロファイルと障壁高さの形状を示す模式図で、（ａ）はＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｂ）は（ａ）の組成プロファイルに対応した障壁高さの形状を示す模式図、（ｃ）はＳｉＮｘ障壁層のＮ元素の組成プロファイルでの元素組成の最大値が障壁層の中央に形成されていないことを示す模式図、（ｄ）は（ｃ）の組成プロファイルに対応した障壁高さの形状を示す模式図である。
【００６１】
【図１１】図１１は障壁層のＮ元素の元素組成プロファイルをＡＥＳで分析して測定した結果を示す図である。
【図１２】図１２は本発明の第２の実施の形態に係るメモリ装置の概略構成図で、（ａ）は半導体チップ表面から見たメモリ装置の概略構成を示す模式図、（ｂ）は（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＣ−Ｃ線での断面を矢印方向に見た概略断面図である。
【図１３】図１３は本発明の第２の実施の形態に係るメモリ装置の抵抗変化素子に電気的パルスを印加したときの抵抗値の変化を示す図である。
【図１４】図１４は２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。
【図１５】図１５は本発明の第２の実施の形態に係る電流制限素子の電流−電圧特性を示す図である。
【図１６】図１６は本発明の第２の実施の形態に係るクロスポイント型のメモリ装置の概略構成図である。
【図１７】図１７は本発明の第２の実施の形態に係るクロスポイント型のメモリ装置の概略断面図で、（ａ）は図１６のＧ−Ｇ線の断面を矢印方向に見た概略断面図、（ｂ）は図１６のＨ−Ｈ線の断面を矢印方向に見た概略断面図である。
【図１８】図１８（ａ）から（ｄ）は本発明の第２の実施の形態に係るメモリ装置の製造方法（前半のプロセスフロー）を示す概略断面図である。
【図１９】図１９（ａ）から（ｄ）は本発明の第２の実施の形態に係るメモリ装置の製造方法（後半のプロセスフロー）を示す概略断面図である。
【図２０】図２０は本発明の第３の実施の形態に係るメモリ装置の構成を示すブロック図である。
【図２１】図２１は本発明の第４の実施の形態に係るメモリ装置の概略構成図で、（ａ）は半導体チップ表面から見たメモリ装置の概略構成を示す模式図、（ｂ）は（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図である。
【図２２】図２２（ａ）から（ｄ）は本発明の第４の実施の形態に係るメモリ装置の製造方法（前半のプロセスフロー）を示す概略断面図である。
【図２３】図２３（ａ）から（ｃ）は本発明の第４の実施の形態に係るメモリ装置の製造方法（後半のプロセスフロー）を示す概略断面図である。
【図２４】図２４は本発明の第５の実施の形態に係るメモリ装置の構成を示すブロック図である。
【符号の説明】
【００６２】
１０，１８，５０，７０    電流制限素子
１１，１１ａ，１１ｂ，１１ｃ，２８    障壁層
１２，２７    第１の電極層
１３，２９（２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ）  
第２の電極層
１４    中央部
１５，１６    電流
１７    電極界面
２０，４０，６０，２００，２５０    メモリ装置
２１，４１    半導体チップ表面
２２，１００    基板
２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ）    下部電極
２４    抵抗変化層
２５    上部電極
２６，５１，７１    抵抗変化素子
３１    第１の層間絶縁膜（素子用層間絶縁層）
３４    コンタクトホール
３６    ＳｉＮ膜
３７    Ａｌ電極層
３８    第２の層間絶縁膜
３９，５２，６３，７２    記憶素子（メモリセル）
４２    素子用層間絶縁層
４３    凹部
４７    金属配線層
６１    下部層間絶縁膜
６２    下部コンタクトホール
２０１，２５１    メモリ本体部
２０２，２５２    メモリアレイ
２０３    行選択回路／ドライバ
２０４    列選択回路／ドライバ
２０５    書き込み回路
２０６    センスアンプ
２０７    データ入出力回路
２０８    アドレス入力回路
２０９    制御回路
【発明を実施するための最良の形態】
【００６３】
以下、本発明の実施の形態に係る電流制限素子とそれを用いたメモリ装置およびその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。【００６４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電流制限素子１０（正負いずれの電圧に対しても非線形な［電圧の絶対値が低い領域（低電圧域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧域）では抵抗値が小さい］電流特性を示す素子、双方向型の整流素子）の概略断面図である。図２は電極層１２、１３に挟まれた障壁層１１の障壁高さの形状を示す図である。図２（ａ）は第１の電極層１２と第２の電極層１３の間に電圧が印加されていない状態の障壁層１１の障壁高さの形状を示す図であり、図２（ｂ）および（ｃ）は第１の電極層１２と第２の電極層１３の間に電圧Ｖが印加された状態の障壁層１１の障壁高さの形状を示す図である。【００６５】
図１に示すように本実施の形態に係る電流制限素子１０は、基板１００上に、障壁層１１が第１の電極層１２と第２の電極層１３とで挟まれた構成を配置したものとなっている。このような電流制限素子１０において、図２（ａ）に示すように障壁層１１は、第１の電極層１２と第２の電極層１３とで挟まれた厚み方向の中央部１４の障壁高さΦＡが第１の電極層１２および第２の電極層１３の電極界面１７付近の障壁高さΦＢよりも大きく形成されている。なお、図１に示すように障壁層１１は障壁層１１ａ、１１ｂ、１１ｃの３層構造で構成されている。詳細は後述するが、ここでは説明のために障壁層１１ａ、１１ｂ、１１ｃは、例えば窒素を含むシリコンであるＳｉＮｘ２、ＳｉＮｘ１、ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＮ層で形成され、障壁高さの形状が段階的に変化し、中央部１４が高くなっている例を示している。【００６６】
次に本実施の形態の電流制限素子の基本動作について図２を用いて模式的に説明する。図２（ａ）および（ｂ）に示すように電流制限素子１０の第１の電極層１２と第２の電極層１３との間の印加電圧が０または小さい低電圧状態では、障壁高さΦＢより大きい障壁高さΦＡによって、電流制限素子を流れる電流が阻止されるのでＯＦＦ電流である電流１５は非常に少ない。すなわち、図２（ａ）に示すように印加電圧が０バイアスの付近では電流１５を生じるキャリアである電子はΦＡの障壁高さを感じ、図２（ｂ）に示すように印加電圧Ｖを障壁層１１に印加すると電子が感じる障壁高さは、印加電圧Ｖの大きさに応じてΦＡからΦＢに変化する。図２（ｂ）では０バイアス時の障壁層１１ａと障壁層１１ｂまたは障壁層１１ｃの障壁高さはΔＥであるが、障壁層１１が印加電圧Ｖでバイアスされたときの電子が感じる障壁高さが、ΦＡとΦＢの間の値であるΦＡ＋ΔＥ１に変化していることを示している。したがって、電流制限素子を流れるＯＮ電流である電流１６は、印加電圧Ｖの大きさが増加することに対応して急激に増大して流れることとなる。【００６７】
そして、図２（ｃ）は電流制限素子１０の第１の電極層１２と第２の電極層１３との間にさらに高い印加電圧Ｖが印加された状態を示しており、印加電圧Ｖだけ第２の電極層１３の電子のポテンシャルエネルギーが低くなっている。このことにより３層構造の障壁層１１の障壁高さも右下がりになっていることが示されている。したがって、電子が感じる障壁高さは、第１の電極層１２と障壁層１１との電極界面１７付近の障壁高さΦＢとなる。【００６８】
以上説明したように、ＯＦＦ電流である電流１５は障壁層１１により障壁高さΦＡ（ΦＡ＞ΦＢ）で制限され、ＯＮ電流である電流１６は障壁層１１によりΦＡより小さいΦＢで制限されるだけなので、ＯＦＦ電流が小さくＯＮ電流が大きい電流制限素子１０が実現できる。【００６９】
すなわち、印加電圧Ｖにより障壁層１１の障壁高さが右下がりになることは障壁層１１が本実施の形態のように３層構造であっても、この３層の合計と同じ幅で障壁高さがΦＢである一層からなる通常の障壁層であっても同様であるので、これら２つの構造でのＯＮ電流の大きさは変わらない。しかしながら、印加電圧が０か０バイアス付近の場合には、中央部１４の障壁層１１ａの障壁高さΦＡが障壁高さΦＢを越える電子も確実に阻止するので、電流１５の大きさは通常の障壁層を有する電流制限素子に比べて、本実施の形態の電流制限素子１０では非常に小さくできる。したがって、本実施の形態の電流制限素子１０はＯＮ／ＯＦＦ電流比を大きくすることができる。【００７０】
また、図２（ａ）に示すように第１の電極層１２と障壁層１１の電極界面１７付近の障壁高さと第２の電極層１３と障壁層１１との電極界面１７付近の障壁高さはともにΦＢと同じであり、第１の電極層１２と第２の電極層１３とで挟まれた３層構造からなる障壁層１１（１１ｃ、１１ａ、１１ｂ）は左右対称の構造を有する。このことにより、第１の電極層１２と第２の電極層１３との間に印加する印加電圧Ｖを反転した場合にも、電流１５、１６の向きが反転するだけである。そして、上記で説明したように電流１５としては同じＯＦＦ電流が流れ、電流１６としては同じＯＮ電流が流れるので、大きいＯＮ／ＯＦＦ電流比を示す電流制限素子１０が実現できる。【００７１】
したがって、このような構成とすることにより、印加電圧Ｖに対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が実現できる。【００７２】
次にもう少し詳細に本実施の形態の電流制限素子の電流−電圧特性について説明する。【００７３】
図３は電流制限素子の電流−電圧特性を示す図である。図２で示した電流制限素子１０の障壁層１１の障壁層の障壁高さΦＡ、ΦＢおよび障壁高さの形状が異なる３つの電流制限素子（Ａ）、（Ｂ）、（Ｃ）のそれぞれの電流−電圧（Ｉ−Ｖ）特性α、β、γを示している。なお、電流ＩはＬｏｇＩでの表記としている。なお、縦軸の電流はＯＮ電流またはＯＦＦ電流の電流値を表し、横軸の電圧は電流制限素子の障壁層に印加される印加電圧の大きさを表している。【００７４】
図３において電流−電圧特性γは、障壁高さがΦＡで障壁層内の障壁高さはΦＡと一定で平坦な形状の電流制限素子の非線形な電圧−電流特性を示している。また、電流−電圧特性βは、電流制限素子の両電極層と障壁層との電極界面１７付近の障壁高さがΦＡより小さいΦＢで、障壁層１１の厚み方向の中央部１４の障壁高さはΦＡで形成された障壁高さの形状が凸状の階段状の電流制限素子の非線形な電圧−電流特性を示している。また、電流−電圧特性αは、障壁高さがΦＢで障壁層内の障壁高さはΦＢと一定で平坦な形状の電流制限素子の非線形な電圧−電流特性を示している。ここで、障壁層高さΦＡ＞ΦＢであり、障壁層の幅はすべて同じＬとして形成している。【００７５】
図３に示すように電流制限素子（Ｃ）は障壁層高さΦＡが高いので電圧Ｖが小さいときのＯＦＦ電流および大きいときのＯＮ電流ともに低い値を示すことが電流−電圧特性γよりわかる。一方、電流制限素子（Ａ）は、障壁層高さΦＢがΦＡより低いので、ＯＦＦ電流およびＯＮ電流ともに高い値を示すことが電流−電圧特性αよりわかる。【００７６】
ところで、図３に示すように電流制限素子（Ｂ）は電圧Ｖが低いときには障壁高さΦＡによって流れる電流Ｉがより確実に阻止され、電流−電圧特性αの電流制限素子（Ｃ）に近い小さいＯＦＦ電流を示す。そして、電圧Ｖが高いときには図２（ｃ）に示すように、中央部１４の障壁高さが印加電圧Ｖにより電極界面１７付近の障壁高さΦＢより低くなるために、障壁高さΦＢにより流れる電流Ｉが決定される。このことにより、電流制限素子（Ｂ）は、電圧Ｖが高いときには電流制限素子（Ａ）の電流−電圧特性αで示されるＯＮ電流に近い値の大きい電流Ｉが流れることになる。ただし、このように大きいＯＮ電流および小さいＯＦＦ電流を実現するためには、図２で示した電流制限素子１０の障壁層１１を構成する層の材料および組成を選択することが重要である。また、障壁層１１を構成する層の材料および組成を選択するときには、電流制限素子１０が動作するときの電圧Ｖも考慮する必要がある。【００７７】
したがって、電圧Ｖを考慮して障壁層１１を構成する層の材料および組成を選択すると、図３に示すようにＯＮ／ＯＦＦ電流比が大きい電流−電圧特性βを示す本実施の形態で説明した電流制限素子（Ｂ）が図２の電流制限素子１０として実現することができる。【００７８】
図４および図５は本実施の電流制限素子１０、１８の障壁層１１の中央部１４の凸状の厚さを変えたときの電流制限素子１０、１８の電流−電圧特性を示す図である。なお、縦軸は電流密度、横軸は印加電圧で表している。【００７９】
図４（ａ）および図５（ａ）は電流制限素子１０、１８の構造を模式的に示しており、図２で示した中央部の障壁層１１ａの障壁高さが異なる２つの例を示している。すなわち、図４（ａ）では障壁高さが０．５ｅＶで、図５（ａ）では障壁高さが０．３３ｅＶ＋ΔＥである。ここで、ΔＥ＝０〜３００ｍｅＶとしている。また、図４（ａ）に示す電極界面１７付近の障壁高さが０．３３ｅＶ、中央部１４の障壁層１１ａの障壁高さが０．５ｅＶ、障壁層１１の厚さが１０ｎｍ、障壁層１１ａの厚さがｎであることを示している。図４（ｂ）は、図４（ａ）の電流制限素子１０の障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍおよび１０ｎｍであるときの電流制限素子１０の電流−電圧特性を示している。障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍのＯＦＦ電流は、０ｎｍ、２ｎｍ、４ｎｍの順に小さくなっていく電流値を示し、障壁層１１ａの厚さが増加するにしたがってＯＦＦ電流が効果的に阻止されていることを示している。このことにより、０か０付近である低い印加電圧が障壁層１１にかけられた場合には障壁層１１ａの厚さが増加することにより、電子が感じる実効的な障壁高さが増大して実効的に抵抗が増加していることを示している。【００８０】
一方、印加電圧が大きいときのＯＮ電流については、障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍの範囲ではほぼ同じ電流値となっている。このことにより、電流制限素子１０に大きい印加電圧Ｖが印加されると、障壁層１１ａの障壁高さが電極界面１７付近の障壁高さと同等または低くなったことを示している。障壁層１１ａの厚さｎが０ｎｍの障壁層１１は障壁層高さ０．３３ｅＶの平坦な障壁高さの電流制限素子１０を示し、障壁層１１ａの厚さｎが１０ｎｍの障壁層１１は障壁層高さ０．５ｅＶの平坦な障壁高さの電流制限素子１０を示している。そして、障壁層１１ａの厚さｎが２ｎｍまたは４ｎｍである電流制限素子１０が図４（ｂ）で示す電流−電圧特性は、本実施の形態の電流制限素子１０の電流−電圧特性とほぼ同じである。すなわち、このときに電流制限素子１０は、ＯＦＦ電流がｎ＝１０ｎｍの電流値に近い最小の値となり、ＯＮ電流がｎ＝０ｎｍの電流値と同等の最大の値となる。したがって、このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が実現できる。【００８１】
また、図４（ａ）とは別の一例として、図５（ａ）は電極界面１７付近の障壁高さが０．３３ｅＶ、中央部の障壁層１１ａの障壁高さが０．３３ｅＶ＋ΔＥ、障壁層１１の厚さが１０ｎｍ、障壁層１１ａの厚さが４ｎｍである電流制限素子１８を示している。図５（ｂ）は、図５（ａ）の電流制限素子１８の障壁層１１ａのΔＥが０〜３００ｍｅＶまで２０ｍｅＶステップで変化させたときの電流制限素子１８の電流−電圧特性を示している。印加電圧が０のときのＯＦＦ電流は、障壁層１１ａのΔＥが０ｍｅＶから２０ｍｅＶステップで３００ｍｅＶまで大きくなるに従い電流値は小さくなっていくことを示し、障壁層１１ａのΔＥが増加することによりＯＦＦ電流が効果的に阻止されていることを示している。したがって、障壁層１１の中央部の障壁高さと電極界面１７付近の障壁高さとの差、すなわちΔＥが、２０ｍｅＶ以上である構成にすることにより、ΔＥ＝０ｍｅＶの場合の比べて大きくＯＦＦ電流を減少させることができる。【００８２】
一方、図５（ｂ）に示されるように印加電圧が大きいとき（約1.3Ｖ以上）のＯＮ電流
については、障壁層１１ａのΔＥが０から２２０ｍｅＶ間での範囲ではほぼ同じ電流値となり、ΔＥが２２０ｍｅＶを超えるとＯＮ電流は減少し始め３００ｍｅＶになるまで少しずつ減少する。この図５（ｂ）に示される結果により、障壁層１１の中央部の障壁高さと電極界面１７付近の障壁高さとの差ΔＥが、２０ｍｅＶ以上、２２０ｍｅＶ以下である構成にすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。【００８３】
図６に本実施の形態に係る電流制限素子１８の１ＶでのＯＦＦ電流Ｉｏｆｆに対する２ＶでのＯＮ電流Ｉｏｎの関係について、ΔＥを０〜３００ｍｅＶまで２０ｍｅＶステップで変化させた場合について示す。図６で斜めの直線は、ＯＦＦ電流Ｉｏｆｆに対するＯＮ電流Ｉｏｎの比、すなわちＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆを示している。図６よりΔＥを０ｍｅｖから２２０ｍｅＶまで増加させるとＯＦＦ電流Ｉｏｆｆのみが減少しＯＮ電流Ｉｏｎはほぼ一定の値を保っていることがわかる。このときに、同時にＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆも減少する。そして、ΔＥが２２０ｍｅＶを超えて３００ｍｅＶまで増加するときには、ＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆはほぼ一定で、ＯＦＦ電流ＩｏｆｆおよびＯＮ電流Ｉｏｎが同時に減少していることがわかる。【００８４】
したがって、図２（ａ）に示す中央部１４の障壁高さΦＡと電極界面１７付近の障壁高さΦＢとの差（ΦＡ−ΦＢ）が、２０ｍｅＶ以上、２２０ｍｅＶ以下であるように電流制限素子１０の構造を形成する。このように構成することにより、ＯＮ電流が従来の電流制限素子と同様に大きく、かつ上記で説明したＯＮ／ＯＦＦ電流比が従来よりもさらに大きい電流制限素子が実現できる。すなわち、障壁高さの差（ΦＡ−ΦＢ）が大きすぎるとＯＮ電流を流す印加電圧が大きくなり、障壁高さの差（ΦＡ−ΦＢ）が小さすぎるとＯＦＦ電流を最小にする効果が低減するので障壁高さの差（ΦＡ−ΦＢ）は適当な範囲を有することとなる。このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。【００８５】
また、電流制限素子１０の障壁層１１は、半導体または絶縁体の材料からなることが望ましい。そして、障壁層１１は、窒素を含有するシリコン、炭素を含有するシリコンおよび酸素を含有するシリコンのうちの少なくとも１つの層を含むことが望ましい。【００８６】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子がシリコンをベースとした材料で構成し実現することができる。そして、シリコンをベースとした材料を使用することにより、半導体の微細化プロセスと親和性のよい量産プロセスを適用することができ、高集積化された生産性のよいプロセスで製作することができる。【００８７】
次に上記で説明した障壁層がシリコンをベースとした材料で形成される方法の一例について説明する。図７は、例えば窒素を含有するシリコンの層であるＳｉＮｘ層形成過程におけるＮ２流量比と障壁高さΦＢの関係を示す図である。図７において、横軸はＮ２ガスのＡｒガスに対する混入比率を示し、縦軸は形成されたＳｉＮｘとこのＳｉＮｘ層を挟む電流制限素子の電極層との電極界面付近の障壁高さを示している。【００８８】
ここで、ＳｉＮｘ層は、例えばシリコンをターゲットとしてＮ２ガスと反応させてＳｉＮｘ層を形成する反応性スパッタ法を使用して形成している。ここで、反応性スパッタ法のプロセス中に使用するベースガスはＡｒを使用しているので、全体のガス流量はＡｒ流量とＮ２流量の和でほぼ決定することとなる。また、電流制限素子の電極層の電極材料としては、例えばＰｔを使用している。【００８９】
図７に示すように電極材料がＰｔの場合、Ｎ２ガスの全体のガス流量（Ａｒ流量＋Ｎ２流量）への混合比率の増加に対してほぼ直線的に障壁高さが増加していることがわかる。このことは、ＳｉＮｘ層のＮの元素組成（Ｎの組成比、すなわちＳｉ原子の量を１としたとき、Ｓｉ原子の量に対するＮ原子の量の割合で、ＳｉＮｘにおけるＸの値、以下同様）が増加すると障壁高さΦＢも増加することを示している。【００９０】
このようなＳｉＮｘ層形成の製造条件を利用して、例えば図２（ａ）の障壁層１１のうち障壁層１１ａが形成されるときには全体のガス流量に対してＮ２ガスの流量を多くして大きい障壁高さΦＡを形成し、障壁層１１ｂ、１１ｃが形成されるときには全体のガス流量に対してＮ２ガスの流量を少なくしてΦＡより一定量小さい障壁高さΦＢを形成することができる。このことにより、図２（ａ）に示される電流制限素子１０の障壁層１１を形成することができる。【００９１】
図８にこのように製作したＳｉＮＸ／Ｐｔ電極界面に生じる障壁高さの窒素組成依存性の関係について示す。障壁高さとＳｉＮＸの窒素組成が比例関係にあることがわかる。したがって、図６で説明したΔＥを２０ｍｅＶ以上にするには図８に示された関係によりＳｉに対してＸ＝０．０３のＳｉＮＸ層を、ΔＥを２２０ｍｅＶ以下にするにはＸ＝０．３１のＳｉＮＸ層を形成すればよいことがわかる。すなわち、障壁層の中央部の窒素の元素組成と電極界面付近の窒素の元素との元素組成差が０．０３以上である窒素を含有するシリコン層を構成すれば、ΔＥは２０ｍｅＶ以上となり、ＯＦＦ電流を効果的に減少することができる。そして、障壁層の中央部の窒素の元素組成と電極界面付近の窒素の元素との元素組成差が０．０３以上、０．３１以下である窒素を含有するシリコン層を構成すれば、ΔＥは２０ｍｅＶ以上、２２０ｍｅＶ以下となる。したがって、ＯＮ電流が従来の電流制限素子と同様に大きく、かつ上記で説明したＯＮ／ＯＦＦ電流比が従来よりもさらに大きい双方向性の電流制限素子が実現できる。【００９２】
図９は電流制限素子１０の障壁層１１内のシリコン（以下、Ｓｉとする）および窒素（以下、Ｎとする）元素の組成プロファイルと、この組成プロファイルに対応したＳｉＮ層のエネルギーの障壁高さの形状を模式的に示した図である。すなわち、図９（ａ）はＳｉＮ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図で、Ｓｉ元素は障壁層１１内で均一な組成プロファイルを示し、Ｎ元素は電極界面１７付近から中央部１４まで連続して高くなる組成プロファイルを示している。図９（ｂ）は障壁層１１内のＳｉおよびＮ元素の組成プロファイルに対応したＳｉＮ層の障壁高さの形状を模式的に示す図である。図９（ｂ）では障壁層１１内の障壁高さが電極界面１７付近ではΦＢと小さく、中央部１４ではΦＡと連続して大きくなる障壁高さの形状を模式的に示している。【００９３】
図９（ｃ）はＳｉＮｘ１−ＳｉＮｘ２−ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＮｘ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図である。図９（ｃ）に示すようにＳｉ元素は障壁層１１内で均一な組成プロファイルを示し、Ｎ元素は電極界面１７付近では低く、中央部１４では高い段階的な構成の組成プロファイルを示す障壁層１１となっている。図９（ｄ）は障壁層１１内のＮ元素の組成プロファイルに対応した障壁高さΦＡ、ΦＢおよび障壁高さの形状を示す模式図である。図９（ｄ）は障壁層１１内の障壁高さが電極層の界面付近では小さく中央部では大きくなるように段階的に変化する障壁高さの形状を示している。【００９４】
図９で例示しているように、本実施の形態の障壁層１１は、積層方向に対して中央部１４の窒素（Ｎ）、炭素（Ｃ）および酸素（以下、Ｏとする）のうちの少なくとも１つの元素組成が電極界面１７付近の元素組成より高い組成プロファイルを有する構成としてもよい。したがって、組成プロファイルは、積層方向に対してＮ、ＣおよびＯの元素のうちの少なくとも１つの元素組成が電極界面１７付近から中央部１４まで連続して高くなる構成としてもよい。また、障壁層１１はＮ、ＣまたはＯの元素のうちの少なくとも１つの元素組成が異なる少なくとも３層を含む多層構造からなり、組成プロファイルは、積層方向に対してＮ、ＣおよびＯのうちの少なくとも１つの元素組成が電極界面１７付近から中央部１４まで段階的に高くなる構成としてもよい。【００９５】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子がＳｉをベースとした材料で構成し実現することができる。図２で説明したように印加電圧が低い場合は、障壁高さが中央部１４で高いことから効果的にＯＦＦ電流を阻止してＯＦＦ電流を小さくするためである。【００９６】
図１０は図９と同様に、電流制限素子１０の障壁層１１内のＳｉおよびＮ元素の組成プロファイルと、この組成プロファイルに対応したＳｉＮ層のエネルギーの障壁高さの形状を模式的に示した図である。すなわち、図１０（ａ）および（ｃ）はＳｉＮ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図で、図１０（ｂ）および（ｄ）は図１０（ａ）および（ｃ）に示された障壁層１１内のＳｉおよびＮ元素の組成プロファイルに対応したＳｉＮ層の障壁高さの形状を模式的に示す図である。【００９７】
図１０（ａ）および（ｂ）はＮ元素の組成プロファイルが図９（ａ）および（ｂ）に比べて直線的な変化ではなく２次関数的な曲線的な変化の場合を示している。また、図１０（ｃ）および（ｄ）はＮ元素の元素組成のピークが障壁層１１の中心からずれた位置に形成されている場合を示している。【００９８】
図１１は、図９および図１０で構成した障壁層のうち、一例として図１０（ｃ）で示した障壁層のＮ元素の元素組成プロファイルをＡＥＳで分析して測定した結果を示している。横軸はスパッタ時間を表し、ＡＥＳで分析されたサンプルの表面からの厚さを表している。すなわち、図中に表記した電極層、障壁層の位置がそれぞれの層の位置に対応している。縦軸は分析される元素の強さを任意強度で表している。図１１より、図１０（ｃ）で模式的に示したＮ元素の元素組成と同様の変化が、障壁層内のＮを表す強度変化として観察されていることがわかる。なお、このような分析方法としては、本実施の形態で使用したＡＥＳでの分析だけでなく、ＳＩＭＳ、ＴＥＭ−ＥＤＸおよびＴＥＭ−ＥＥＬＳなどを使用して分析しても同様の結果が得られている。【００９９】
なお、本実施の形態はＮ元素を例に説明したが、Ｎの代わりにＣまたはＯの元素を用いて障壁層を形成してもよく、障壁層の構成材料としてＳｉＣまたはＳｉＯを用いてもよい。すなわち、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、元素Ａのシリコンに対する組成比が厚み方向における中央部において電極と障壁層との界面付近より高く、厚み方向における中央部の障壁高さ（金属のエネルギーレベルを基準とした障壁層のエネルギーレベルの高さ）が前記第１の電極層および前記第２の電極層との電極界面付近の障壁高さよりも大きいことが望ましい。
具体的には、例えばＳｉＣｘ１−ＳｉＣｘ２−ＳｉＣｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＣｘ層からなる障壁層としてもよい。あるいは、ＳｉＯｘ１−ＳｉＯｘ２−ＳｉＯｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＯｘ層からなる障壁層としてもよい。Ｓｉ元素は障壁層内で均一な組成プロファイルを示し、Ｃ元素あるいはＯ元素は電極界面付近では低く、中央部では高い段階的な構成の組成プロファイルを示す障壁層としてもよい。このとき、障壁層内のＣ元素あるいはＯ元素の組成プロファイルに対応して、障壁高さも電極界面付近では低く、中央部では高くなる。
ここで、ＳｉＣｘにおいてＣの元素組成の上昇に伴い障壁高さが高くなることは、Morimoto, A. et al., 1982, Journal of Applied Physics, vol.53, pp.7299-7305のFig.1に開示されている。また、 ＳｉＯｘにおいてＯの元素組成の上昇に伴い障壁高さが高くなることは、Bacioglu, A. et al., 2005, Solar Energy Materials & Solar Cells, vol.89, pp.49-59のFig.4に開示されている。【０１００】
なお、ここでは３層構造の元素組成プロファイルを示して説明したが、３層に限定するものではなく４層以上の層構造をもつ障壁層を形成してもよい。【０１０１】
抵抗変化膜によっては、抵抗変化に高い電流が必要な場合が多い。このような場合には、双方向性の整流素子としては障壁層のバンドギャップが小さいＭＳＭダイオードの方が望ましい。ＳｉＮｘ、ＳｉＣｘ、ＳｉＯｘを障壁層としてこれを金属電極で挟持することで、ＭＳＭダイオードを構成しうる。かかる構成は、大きな電流が必要な抵抗変化型素子によりメモリ装置を構成する場合に特に好適に用いられうる。
（第２の実施の形態）
図１２は本発明の第２の実施の形態のメモリ装置２０の概略構成図を示す。図１２（ａ）は半導体チップ表面２１から見たメモリ装置２０の概略構成を示す模式図である。図１２（ｂ）は図１２（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、図１２（ｃ）は図１２（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図を示す。【０１０２】
図１２（ａ）のメモリ装置２０においては、下部電極２３の上に抵抗変化層２４が積層方向に配置され、その上部に第１の実施の形態で説明したＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が配置されている。【０１０３】
また、図１２（ｂ）および（ｃ）に示すメモリ装置２０は、基板２２上に形成された下部電極２３と、上部電極２５と、下部電極２３と上部電極２５とに挟まれた抵抗変化層２４を含んで構成される記憶素子３９を備えている。なお、メモリ装置が複数の記憶素子から構成されるときには、この記憶素子３９がメモリセルとなり構成される。そして、記憶素子３９は下部電極２３と第２の電極層２９とが挟む抵抗変化層２４と抵抗変化層２４の上部または下部に第１の実施の形態で示した電流制限素子１０とが電気的に直列に接続されて形成されている。ここでは、図１２（ｂ）および（ｃ）に示すように抵抗変化層２４の上部に電流制限素子１０は配置されて接続され、その上部は第２の層間絶縁膜３８で覆われている。【０１０４】
本実施形態においては、記憶素子３９は金属酸化物材料からなる抵抗変化層２４が上部電極２５と下部電極２３とに挟まれた抵抗変化素子２６と、この抵抗変化素子２６に接続され、第１の実施の形態で説明したＳｉＮｘ１―ＳｉＮｘ２―ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２）の３層構造の障壁層２８が下部の第１の電極層２７と上部の第２の電極層２９とに挟まれた電流制限素子１０とが基板２２の上に形成された構成となっている。本実施形態では、上部電極２５と第１の電極層２７とが図１２（ｂ）および（ｃ）に示すように同一の電極から構成されている。【０１０５】
図１２に示す記憶素子３９の構成では、抵抗変化層２４は０．１μｍ前後の直径のコンタクトホール３４に埋め込まれて下部電極２３上に配置されている。このコンタクトホール３４は下部電極２３を覆い、下部電極２３上に形成された第１の層間絶縁膜３１を貫通して形成されている。さらに、抵抗変化素子２６の上部電極２５はコンタクトホール３４の抵抗変化層２４の上に埋め込まれている。【０１０６】
このような構成とすることにより、抵抗変化層はコンタクトホールに埋め込まれているので、隣接する記憶素子からは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに抵抗変化層上に自己整合的に電流制限素子を電気的に分離して形成することができ、高集積化されたクロストークがない記憶素子が実現できる。【０１０７】
次に図１２の構成により、記憶素子３９の動作について説明する。【０１０８】
図１３は、図１２（ｂ）および（ｃ）に示す概略断面図の構造で作製した記憶素子３９の抵抗変化素子２６に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、抵抗変化素子２６を形成した直後の測定開始初期では抵抗変化素子２６の抵抗値はばらつくので、抵抗変化素子２６の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。【０１０９】
記憶素子３９の抵抗変化素子２６の下部電極２３と電流制限素子１０の第２の電極層２９の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた抵抗変化素子２６の抵抗値が図１３に示すように変化する。すなわち、図１３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０３Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０４Ωの高抵抗値Ｒｂを示す。ここでは、抵抗値を変化させるために必要な抵抗変化素子２６に分圧して印加される負電圧は−２．７Ｖ、正電圧は＋３．７Ｖとして電気的パルスを印加して安定な抵抗値の書き換えを行っている。【０１１０】
また、図１３に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、抵抗変化素子２６の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図１３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図１３に示すように、抵抗変化素子２６の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、抵抗変化素子２６の情報は「０」から「１」に書き換えられる。また、同様に抵抗変化素子２６の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、抵抗変化素子２６の情報は「１」から「０」に書き換えられる。【０１１１】
この情報を読み取るときには、抵抗変化素子２６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図１４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図１４に示すように情報「０」または情報「１」が読み取られる。このようにして、記憶素子３９は動作している。【０１１２】
ところで、このように動作する記憶素子３９の一部を構成する電流制限素子１０は、第１の実施の形態に示した電流制限素子と同じ構造の電流制限素子である。ここでは図１２（ｂ）および（ｃ）に示す障壁層２８の構造がＳｉＮｘ１−ＳｉＮｘ２−ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２）の３層構造の電流制限素子１０を例に用いて説明する。電流制限素子１０をこのような構造にすることにより、障壁高さの形状は段階的な凸形状となり、ＯＮ／ＯＦＦ電流比が大きく、かつ双方向性の非線形な電圧−電流特性を有する電流制限素子１０を形成することができる。その結果、記憶素子３９は、双方向性のメモリ動作が可能でＯＮ電流およびＯＮ／ＯＦＦ電流比が大きいメモリセルとして動作している。【０１１３】
図１５は電流制限素子１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。図１５で正電圧パルスがＶＨよりも小さくなる、または負電圧パルスがＶＬよりも小さくなる（絶対値として）抵抗変化素子２６の抵抗値は高抵抗値Ｒｂとなり、また、正電圧パルスがＶＨよりも大きくなる、または負電圧パルスがＶＬよりも大きくなる（絶対値として）と抵抗変化素子２６の抵抗値は低抵抗値Ｒａとなる。抵抗値を読むことにより情報を読み出す再生電圧Ｅ３は、図１５のＶＨとＶＬの間の大きさで印加されることとなる。【０１１４】
図１５の電流制限素子のＩ−Ｖ特性から、電流制限素子に正負ともに大きい電圧が印加されたときには電流制限素子は低抵抗となり、ＶＨやＶＬを超えない小さい電圧が印加されたときには電流制限素子は高抵抗となる。この特性を利用して、本実施の形態の記憶素子３９は抵抗変化素子２６と電流制限素子１０が直列に接続された構成で電圧を印加するが、再生電圧Ｅ３が印加される場合には、電流制限素子は高抵抗であるので、再生電圧Ｅ３は電流制限素子に比較的多く分圧して印加される。一方、大きい正電圧Ｅ２や負電圧Ｅ１が印加される場合には、電流制限素子は低抵抗であるので、正電圧Ｅ２や負電圧Ｅ１は抵抗変化素子２６に比較的多く分圧される。したがって、適切な大きさの電圧を記憶素子に印加することにより、抵抗値の書き換えをすることができる。また、抵抗値を読み取るときの再生電圧Ｅ３を記憶素子に印加するときには、ノイズなどが再生電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。【０１１５】
本実施の形態の記憶素子は、電流制限素子が抵抗変化素子に直列に接続されているので、書込みディスターブを防止することができる。また、抵抗変化素子と電流制限素子とが直列に接続された記憶素子は、データの読み出しおよび書込みが行われないときには、電流制限素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなる記憶素子に比べて、電気的なノイズやクロストークなどからさらに抵抗変化素子を保護することができる。さらに、データの書込みが行われるときには、電流制限素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどがさらに確実に防止できる。したがって、高信頼性の記憶素子を実現することができる。【０１１６】
図１６および図１７はクロスポイント型のメモリ装置４０の構成を示した図であり、半導体チップ表面４１から見た概略構成図を示す。図１６でメモリ装置４０は、図１２（ｂ）および（ｃ）の記憶素子３９と同じ構造のものをメモリセルＦとして、クロスポイント型に配置した構成としている。すなわち、図１６において、基板（図示せず）上の下部電極２３と、この下部電極２３とここでは直角に交差するストライプ状の第２の電極層２９とが、抵抗変化素子２６と電流制限素子１０とを挟んだ構成となっている。このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができ、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を含むメモリセルＦが実現できる。【０１１７】
ここでは、例えば、８本の下部電極２３（２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈ）と８本の第２の電極層２９（２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆ、２９ｇ、２９ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子２６と電流制限素子１０とが下部電極２３と第２の電極層２９とに挟まれて配置されてメモリセルＦを構成し、全体としてマトリクス状のメモリセルＦが複数構成されることとなる。すなわち、メモリセルＦの抵抗変化膜（図示せず）はストライプ状の下部電極２３とストライプ状の第２の電極層２９とに挟まれ、下部電極２３は第２の電極層２９と交差している。【０１１８】
図１７（ａ）は、図１６に示したメモリ装置４０のＧ−Ｇ線の断面を矢印方向に見た概略断面図を示す。図１７（ｂ）は、同じく図１６に示したメモリ装置４０のＨ−Ｈ線の断面を矢印方向に見た概略断面図を示す。なお、図１７（ａ）で示した破線で囲まれた領域の中に、図１２（ｂ）および（ｃ）で示した記憶素子３９と同様の構成からなるメモリ装置４０のメモリセルＦを示す。図１７（ａ）および（ｂ）においては、このメモリセルＦが８個並んでいる。【０１１９】
図１６、図１７（ａ）および（ｂ）に示すように、本実施の形態のクロスポイント型のメモリ装置４０は、基板２２上に形成された下部電極２３と、上部電極２５と、下部電極２３と上部電極２５とに挟まれた抵抗変化層２４を含んで構成される記憶素子Ｆを備えた構成である。下部電極２３は、基板２２上にストライプ状に形成されており、第２の電極層２９は、下部電極２３を含む基板２２上に形成された素子用層間絶縁層４２を介して下部電極２３に対して交差するストライプ状に形成されている。そして、メモリ装置４０は、記憶素子Ｆが下部電極２３と第２の電極層２９とが交差する交差部に抵抗変化層２４の上部または下部に第１の実施の形態で説明した電流制限素子１０とが電気的に直列に接続されて形成されている構成となっている。【０１２０】
また、図１２、図１６および図１７のメモリ装置において、抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行うように構成されている。【０１２１】
すなわち、図１２と同様に図１６および図１７のメモリ装置４０においても、この複数のメモリセルＦの抵抗変化層２４は、電流制限素子１０を介して第２の電極層２９から正電圧または負電圧の電気的パルスが下部電極２３に印加される。この電気的パルスの印加により、抵抗変化層２４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが図１２のメモリ装置２０と同様に行われる。【０１２２】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型のメモリ装置では、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。また、このメモリ装置は正電圧および負電圧のうちのいずれでも動作でき、双方向性のメモリ装置として動作することができる。【０１２３】
また、抵抗変化層２４は、少なくとも、例えばＴａＯなどのタンタル酸化物を含み、下部電極２３と第２の電極層２９との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する構成としてもよい。【０１２４】
このような構成とすることにより、抵抗変化層を含むメモリセルは安定にメモリ動作を行うことができるので安定したメモリ装置が実現できる。【０１２５】
また、電流制限素子１０は、下部電極２３と第２の電極層２９との間に印加される電気的信号に基づいて双方向に電流を整流する（低電圧域での電流を制限する）動作を行う構成としてもよい。すなわち、第１の実施の形態で説明した、例えば図２（ａ）、（ｂ）および（ｃ）に示す電流制限素子１０と同様の構造で構成してもよい。【０１２６】
このような構成とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置４０が実現できる。【０１２７】
次に、本実施の形態による電流制限素子およびメモリ装置の製造方法について説明する。図１８および図１９に示すように本実施の形態のクロスポイント型のメモリ装置２０の製造方法は、基板２２上に、図１６や図１７（ｂ）に示されるようなストライプ状の下部電極２３を形成する工程と、下部電極２３を含めた基板２２上に素子用層間絶縁層３１を形成する工程と、下部電極２３上の素子間層間絶縁層３１を貫通して下部電極２３を露出するコンタクトホール３４を開口する工程と、を含んでいる。そして、メモリ装置２０の製造方法は、コンタクトホール３４に抵抗変化層２４を埋め込む工程と、抵抗変化層２４を覆って第１の電極層２７、第２の電極層２９および第１の電極層２７と第２の電極層２９とで挟まれた障壁層２８からなる電流制限素子１０を形成して抵抗変化層２４と電気的に直列に接続する工程と、上部電極２５に電気的に接続して、下部電極２３に対してストライプ状に交差する第２の電極層２９を形成する工程を含んでいる。そして、電流制限素子１０の障壁層２８は、第１の電極層２７と第２の電極層２９とで挟まれた厚み方向の中央部の材料の元素組成が、第１の電極層２７および第２の電極層２９の電極界面付近の材料の元素組成と異なるように形成することにより、中央部の材料の障壁高さが電極界面付近の材料の障壁高さよりも大きくしたメモリ装置２０の製造方法となっている。【０１２８】
このような方法とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１２９】
次に、図１２で説明をしたメモリ装置２０を例として図１８および図１９を用いて本実施の形態のメモリ装置２０の製造方法について順にプロセスフローを説明する。なお、図１８および図１９は一連のプロセスフローを示し、図１８は前半のプロセスフロー、図１９は後半のプロセスフローを示す。【０１３０】
図１８（ａ）に示すように、例えば、Ｓｉ材料の基板２２上にＡｌ材料からなる下部電極２３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法などにより酸化膜を第１の層間絶縁膜３１として基板２２および下部電極２３を覆って厚さ２５０ｎｍとなるように堆積する。【０１３１】
そして、図１８（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍのコンタクトホール３４が下部電極２３上に第１の層間絶縁膜３１を貫通して形成される。この後、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、ＴａＯなどのタンタル酸化物からなる抵抗変化材料でコンタクトホール２４が埋め込まれた抵抗変化層２４を図１８（ｃ）に示すように形成し、第１の層間絶縁膜３１上にも層状に堆積する。【０１３２】
さらに、図１８（ｄ）に示すように、第１の層間絶縁膜３１上に堆積された抵抗変化層２４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３１の表面が露出するまで除去されて、コンタクトホール３４の中に堆積されたものだけが残される。【０１３３】
次に、図１９（ａ）に示すように、ＣＭＰ技術を用いることによりコンタクトホール３４中の抵抗変化層２４の上部を除去して、深さ３０ｎｍの凹部４３を形成する。そして、例えばＴａＮなどのタンタル窒化物からなる電極材料をこの凹部４３に埋めて、第１の層間絶縁膜３１上に上部電極２５の材料として層状に形成したのち、ＣＭＰ技術により第１の層間絶縁膜３１上の電極材料を除去する。なお、このＴａＮ層は上部電極２５であるとともに電流制限素子１０の第１の電極層２７でもあるように形成される。【０１３４】
さらに、図１９（ｂ）に示すように、上部電極２５および第１の層間絶縁膜３１の上に例えば、反応性スパッタ法において、第１の実施の形態の図７で示したＮ２ガスのＡｒガス＋Ｎ２ガスに対する流量比を制御する。このことによりＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層からなり、中央の層のＮ元素組成が他の層より大きいＳｉＮ膜３６が形成される。そして、その上にＡｌ材料を０．１μｍの厚さで層状にＡｌ電極層３７として形成して、図１９（ｃ）に示すように上部電極２５を覆って幅１８０ｎｍのストライプ状のＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１の３層のＳｉＮ膜の障壁層２８およびＡｌ材料からなる第２の電極層２９を形成すると電流制限素子１０が形成される。【０１３５】
さらに、障壁層２８および第２の電極層２９を覆い、第１の層間絶縁膜３１の上に第２の層間絶縁膜３８が、ＣＶＤ法などにより厚さ０．４μｍの酸化膜として図１９（ｄ）に示すように形成される。このようにして、メモリ装置２０が形成され、抵抗変化素子２６の上に電流制限素子１０が積層方向に直列に接続されて形成されている。【０１３６】
ここで、電流制限素子１０の製造方法は、第１の電極層２７または第２の電極層２９の上に障壁層２８を形成する障壁層形成工程と、障壁層２８の上に第２の電極層２９または第１の電極層２７を形成する工程と、を含んでいる。そして、障壁層形成工程において複数のガスのガス分圧、例えばＡｒガスとＮ２ガスのガス分圧を変化させることにより、障壁層２８の障壁高さのプロファイルは、第１の実施の形態で説明したように中央部が第１の電極層および第２の電極層との電極界面付近よりも大きく形成している。【０１３７】
以上のプロセスフローにより、メモリ装置２０が製造される。なお、図１８および図１９に示すメモリセルＦがマトリクス状に配列されたメモリ装置４０においても同様の製造方法により製造することができる。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化層２４および障壁層２８の製作においても本実施の形態に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで抵抗変化層２４を製作することができる。【０１３８】
また、このような方法でメモリ装置を製造することにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。しかも、双方向性の非線形な電圧−電流特性を有する電流制限素子を含んでメモリセルを形成することができるので、メモリ装置は双方向性のメモリ動作が可能でＯＮ電流およびＯＮ／ＯＦＦ電流比が大きい特性を示して動作している。【０１３９】
なお、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように、障壁層の厚み方向に関する中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。【０１４０】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような構成とすることにより、メモリセルの書き込み、読み出し動作を行う印加電圧の範囲内で、電流制限素子のＯＮ／ＯＦＦ電流比を最大にすることができるので、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。そして、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１４１】
また、障壁層は、積層方向に対して中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高い組成プロファイルを有して形成された方法としてもよい。さらに元素組成のプロファイルは連続的に中央部を高くすることも可能であり、または段階的に中央部を高くすることも可能である。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１４２】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層構造で形成され、組成プロファイルは、積層方向に対して窒素、炭素および酸素の元素組成が電極界面付近から中央部まで段階的に高くなるように形成された方法としてもよい。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１４３】
また、第１の電極層および第２の電極層の少なくとも１つの層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮから選択された少なくとも一層である構成としてもよい。【０１４４】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態におけるメモリ装置の構成を示すブロック図である。本実施の形態に係るメモリ装置２００は、第２の実施の形態で説明したメモリ装置２０、４０と同様のメモリ装置を含む構成であって、ワード線とビット線とが立体的に交差する点に記憶素子（メモリセル）を介在させたクロスポイント型のものである。【０１４５】
図２０に示すようにメモリ装置２００は、メモリ本体部２０１を含み、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、ビット線の電位を増幅するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、メモリ装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。【０１４６】
メモリアレイ２０２は、第１および第２の実施の形態で説明した記憶素子がメモリセルとしてマトリクス状に整列したものである。そして、メモリアレイ２０２は半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２を備えている。【０１４７】
また、これらの複数のワード線ＷＬ０，ＷＬ１，Ｗｌ２と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２との立体交差点に対応してマトリクス状に設けられた複数の記憶素子Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「記憶素子Ｍ１１１，Ｍ１１２，…」と表す）が設けられている。【０１４８】
ここで、記憶素子Ｍ１１１，Ｍ１１２，…は、第２の実施の形態に係る記憶素子に相当し、半導体基板の上にタンタル酸化物を含む抵抗変化層からなる抵抗変化素子が形成され、その抵抗変化阻止の上に双方向性のＯＮ／ＯＦＦ電流比の大きい電流制限素子が積層された構成になっている。【０１４９】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数の記憶素子Ｍ１１１，Ｍ１１２，…のうちの選択される特定の記憶素子のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。【０１５０】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。【０１５１】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２のうちのいずれかを選択し、その選択されたワード線に対して、所定の電圧を印加する。【０１５２】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のうちのいずれかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。【０１５３】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。【０１５４】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となるビット線の電位を増幅する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。【０１５５】
したがって、メモリセルとなる記憶素子５２を構成する電流制限素子５０と抵抗変化素子５１とが直列に接続された記憶素子Ｍ１１１，Ｍ１１２，…への書き込み、および読み出しは第２の実施の形態と同様に行われる。すなわち、書き込みのときには電流制限素子５０は高い印加電圧が印加されたＯＮ状態となり、効率よく抵抗変化素子５１に大きい電圧が印加されるので、記憶素子Ｍ１１１などに対して安定した書き込みが行える。また、読み出しのときには電流制限素子５０は低い印加電圧が印加されるＯＦＦ状態となり、抵抗変化素子５１には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、ノイズやクロストークに対しても電流制限素子５０が効率よく抵抗変化素子５１に影響することを阻止することができるので、記憶素子Ｍ１１１などの誤動作の発生を防止することができる。【０１５６】
なお、メモリ装置２００の製造方法は第２の実施の形態におけるメモリ装置の製造方法により同様に製造することができる。【０１５７】
このように、メモリ装置２００は本発明の第１および第２の実施の形態で示した電流制限素子およびメモリ装置で構成することができるので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を利用することができる。このようにすることにより、本実施の形態のメモリ装置２００は双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置として作製される。【０１５８】
（第４の実施の形態）
第２の実施の形態においては、基板に近い側に抵抗変化素子が配置して形成され、この抵抗変化素子に直列に接続された電流制限素子からなる記憶素子をメモリセルとして含むメモリ装置２０について説明した。本実施の形態においては、これとは逆に、基板に近い側に電流制限素子が配置して形成され、この電流制限素子に直列に接続された抵抗変化素子からなる記憶素子をメモリセルとして含むメモリ装置について、第２の実施の形態と同様に製造することができ、動作することを順に説明する。【０１５９】
図２１は、本発明の第４の実施の形態のメモリ装置６０の概略構成図を示す。図２１（ａ）は半導体チップ表面２１から見たメモリ装置６０の概略構成を示す模式図である。図２１（ｂ）は図２１（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、図２１（ｃ）は図２１（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図を示す。【０１６０】
本実施の形態は、第２および第３の実施の形態で示したメモリ装置２０、４０と異なり、抵抗変化素子２６が電流制限素子１０の上に積層されて構成されている。すなわち、図２１（ａ）、（ｂ）および（ｃ）に示すように電流制限素子１０の上部に、下部電極２３と上部電極２５とに挟まれて抵抗変化層２４が配置されている。【０１６１】
また、図２１（ｂ）および（ｃ）に示すように、メモリ装置６０は、金属酸化物材料からなる抵抗変化層２４が上部電極２５と下部電極２３とに挟まれた抵抗変化素子２６と、この抵抗変化素子２６の下に接続され、障壁層２８が下部の第１の電極層２７と上部の第２の電極層２９とに挟まれた電流制限素子１０とを基板２２の上に形成された構成となっている。このような構成によれば、電流制限素子１０と抵抗変化素子２６とが積層方向に直列に接続されたメモリ装置２０、４０と同様に、抵抗変化素子２６は、その下部に積層方向に直列に接続された電流制限素子１０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。このようにして構成した図２１に示すメモリ装置６０の動作は、第２および第３の実施の形態で示したメモリ装置２０、４０と同様に動作するので、詳細な説明については省略する。ここで、メモリ装置６０は１個の記憶素子６３で構成されている。【０１６２】
次に、本実施の形態によるメモリ装置の製造方法について説明する。【０１６３】
本実施の形態のクロスポイント型のメモリ装置６０の製造方法は、基板２２上にストライプ状の第１の電極層２７および障壁層２８を形成する工程と、第１の電極層２７および障壁層２８を含む基板２２上に第１の層間絶縁膜６１を形成したのち、障壁層２８上の下部層間絶縁膜６１の一部に第１のコンタクトホール６２を開口する工程と、第１のコンタクトホール６２の内部及び第１の層間絶縁膜６１上に第２の電極層２９を形成する工程と、を含んでいる。そして、メモリ装置６０の製造方法は、第２の電極層２９のうち、第１の層間絶縁膜６１上の第２の電極層２９をＣＭＰ技術により除去する工程と、第２の電極層２９および第１の層間絶縁膜６１上に第２の層間絶縁層３１を形成する工程と、第２の電極層２９上の第２の層間絶縁層３１を貫通して第２の電極層２９を露出する第２のコンタクトホール３４を開口する工程と、を含んでいる。そして、メモリ装置６０の製造方法は、このコンタクトホール３４に抵抗変化層２４を埋め込む工程と、抵抗変化層２４を覆って第２の層間絶縁層３１上に第１の電極層２７に対してストライプ状に交差する上部電極２５を形成する工程と、を含んでいる。【０１６４】
障壁層２８が第１の電極層２７と第２の電極層２９とで挟まれて構成される電流制限素子１０は、抵抗変化層２４が下部電極２３および上部電極２５に挟まれた抵抗変化素子２６に電気的に直列に接続されている。なお、図２１（ｂ）および（ｃ）において電流制限素子１０の第２の電極２９と抵抗変化素子２６の下部電極２３とは共通の一体化された電極として形成されている。【０１６５】
さらに、メモリ装置６０の製造方法において、電流制限素子１０の障壁層２８は、第１の電極層２７と第２の電極層２９とで挟まれた厚み方向に関する中央部の材料の元素組成が、第１の電極層２７および第２の電極層２９の電極界面付近の材料の元素組成と異なるように形成することにより、中央部の材料の障壁高さが電極界面付近の材料の障壁高さよりも大きくして形成される。【０１６６】
このような構成とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１６７】
次に、本実施の形態によるメモリ装置６０の製造方法について、図２２および図２３を用いて順にプロセスフローを説明する。なお、図２２および図２３は一連のプロセスフローを示し、図２２は前半のプロセスフロー、図２３は後半のプロセスフローを示す。【０１６８】
図２２（ａ）に示すように、例えば、Ｓｉ材料の基板２２上にＡｌ材料からなる第１の電極層２７を形成し、その上に、例えば、反応性スパッタ法において、Ｎ２ガスの流量比を制御することによりＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１（ただしｘ１＜ｘ２）の３層からなり、３層のうち第１の実施の形態で示した中央部の層のＮ元素組成が他の２層より大きいＳｉＮ膜よりなる障壁層２８を積層し、エッチング法により所定方向に伸張するように幅０．１μｍで形成する。次に、ＣＶＤ法などにより酸化膜を下部層間絶縁膜６１として基板２２、第１の電極層２７および障壁層２８を覆って厚さ０．３μｍとなるように堆積する。そして、下部層間絶縁膜６１の表面を平坦化したのち、図２２（ａ）に示すように下部コンタクトホール６２を形成する工程として、下部層間絶縁膜６１を貫通する直径９０ｎｍの下部コンタクトホール６２を、例えば、ドライエッチング法により、障壁層２８上に形成する。【０１６９】
次に図２２（ｂ）に示すように、例えばＣＶＤ法などにより、下部コンタクトホール６２にＴａＮ材料からなる第２の電極層２９を埋め込み、下部層間絶縁膜６１上にも形成する。そして、ＣＭＰ（化学的機械的研磨）技術を用いて下部層間絶縁膜６１上の第２の電極層２９を除去して下部コンタクトホール６２に埋め込まれたものだけを残して平坦化する。さらに、図２２（ｃ）に示すようにＣＶＤ法などにより、酸化膜を第１の層間絶縁膜３１として、下部層間絶縁膜６１と第２の電極層２９を覆って形成したのち、例えば、ドライエッチング法により直径８０ｎｍのコンタクトホール３４が第２の電極層２９上に第１の層間絶縁膜３１を貫通して形成される。なお、この第２の電極層２９は、抵抗変化素子２６の下部電極２３を兼ねることとなる。【０１７０】
そして、図２２（ｄ）に示すようにコンタクトホール３４には、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、ＴａＯなどのタンタル酸化物からなる抵抗変化材料で埋め込まれた抵抗変化層２４を形成し、抵抗変化層２４は第１の層間絶縁膜３１上にも層状に堆積する。【０１７１】
さらに、図２３（ａ）に示すように、第１の層間絶縁膜３１上に堆積された抵抗変化層２４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３１の表面が露出するまで除去されて、コンタクトホール３４の中に堆積されたものだけが残される。そして、図２３（ｂ）に示すように抵抗変化層２４を覆い第１の層間絶縁膜３１上に、例えば、スパッタ法によりＡｌ材料を０．１μｍの厚さの上部電極２５を形成する層を積層したのち、Ｃｕからなる金属配線層４７を０．１μｍの厚さに上部電極２５上に積層する。
次に、図２３（ｃ）に示すように、抵抗変化層２４を覆う幅９０ｎｍの上部電極２５および金属配線層４７をエッチング法により形成したのち、上部電極２５および金属配線層４７を覆って第１の層間絶縁膜３１上に第２の層間絶縁膜３８として、例えばＣＶＤ法などにより弗素ドープの酸化膜を形成する。【０１７２】
以上のプロセスフローにより、メモリ装置６０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化層２４および障壁層２８の製作においても本実施の形態にのみ固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで抵抗変化層２４を製作することができる。なお、金属配線層４７はメモリ装置６０の更なる高速化を図るために上部電極２５上に形成されて実質的に上部電極２５の抵抗値をさらに低減している。したがって、更なる高速化が不要な場合は、金属配線層４７は形成しなくてもよい。【０１７３】
ところで、図２１で示すメモリ装置６０は、１個の記憶素子６３で構成されているが、本実施の形態のメモリ装置は、記憶素子６３がメモリセルとしてマトリクス状に複数個配置された第２の実施の形態で示した図１６および図１７と同様の構成のメモリ装置として形成してもよい。【０１７４】
また、このような構成によりメモリ装置を製造することにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１７５】
なお、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。【０１７６】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような構成とすることにより、メモリセルの書き込み、読み出し動作を行う印加電圧の範囲内で、電流制限素子のＯＮ／ＯＦＦ電流比を最大にすることができるので、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。そして、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１７７】
また、障壁層は、積層方向に対して中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高い組成プロファイルを有して形成された方法としてもよい。さらに元素組成のプロファイルは連続的に中央部を高くすることも可能であり、または段階的に中央部を高くすることも可能である。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１７８】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層構造で形成され、組成プロファイルは、積層方向に対して窒素、炭素および酸素の元素組成が電極界面付近から中央部まで段階的に高くなるように形成された方法としてもよい。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。【０１７９】
また、第１の電極層および第２の電極層の少なくとも１つの層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮから選択された少なくとも一層である構成としてもよい。【０１８０】
（第５の実施の形態）
図２４は、本発明の第５の実施の形態におけるメモリ装置の構成を示すブロック図である。本実施の形態に係るメモリ装置２５０は、第３の実施の形態で説明したメモリ装置２００と同様の構成であって、ワード線とビット線とが立体的に交差する点に記憶素子（メモリセル）を介在させ、この記憶素子が第４の実施の形態で説明したメモリ装置６０の記憶素子６３と同じものを配置したクロスポイント型のものである。図２４のメモリ装置２５０が、図２０のメモリ装置２００と異なる点はメモリ本体部２５１のメモリアレイ２５２が異なることであり、抵抗変化素子７１と電流制限素子７０との接続が逆転している。その他については、メモリ装置２００と同様の構成であるので詳細な説明は省略する。【０１８１】
記憶素子７２を構成する電流制限素子７０と抵抗変化素子７１とが直列に接続された記憶素子Ｍ１１１，Ｍ１１２，…への書き込み、および読み出しは第２の実施の形態と同様に行われる。すなわち、書き込みのときには電流制限素子７０は高い印加電圧が印加されたＯＮ状態となり、効率よく抵抗変化素子７１に大きい電圧が印加されるので、記憶素子Ｍ１１１などに対して安定した書き込みが行える。また、読み出しのときには電流制限素子７０は低い印加電圧が印加されるＯＦＦ状態となり、抵抗変化素子７１には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、ノイズやクロストークに対しても電流制限素子７０が効率よく抵抗変化素子７１に影響することを阻止することができるので、記憶素子Ｍ１１１などの誤動作の発生を防止することができる。【０１８２】
なお、メモリ装置２５０の製造方法は第４の実施の形態におけるメモリ装置の製造方法により同様に製造することができる。【０１８３】
このように、メモリ装置２５０は本発明の第１および第４の実施の形態で示した電流制限素子およびメモリ装置で構成することができるので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を利用することができる。このようにすることにより、本実施の形態のメモリ装置２５０は双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置として作製される。【０１８４】
これらの構成により、高集積で実用性の高いクロスポイント型のメモリ装置は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、下部に電流制限素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。【０１８５】
なお、第２から第５の実施の形態で示したように記憶素子は、抵抗変化素子と電流制限素子とが直列に接続されて構成されているが、抵抗変化素子および電流制限素子の配置は、積層方向に対してどちらが上部にあってもよく、上述した効果については、同様に奏することができる。【０１８６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１８７】
本発明は、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を提供するものであり、かつ、この電流制限素子を適用した記憶素子を配置したメモリ装置およびその製造方法を提供するものであり、回路基板や携帯情報機器および情報家電機器などの機器に広く適用することができ有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成21年12月28日(2009.12.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、低い印加電圧での電流（ＯＦＦ電流）と高い印加電圧での電流（ＯＮ電流）との比（ＯＮ／ＯＦＦ比）が大きい電流制限素子と、それを用いたメモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、小型・薄型のデジタルＡＶプレーヤやデジタルカメラなど携帯型デジタル機器の高機能化が進展し、これらの機器の記憶装置として用いられる大容量かつ高速のメモリ装置の需要がますます高まってきている。このような需要に応えるために、強誘電体キャパシタや抵抗変化層を用いたメモリ装置が注目されている。
【０００３】
このような抵抗変化層を用いた抵抗変化素子からなるメモリ装置は、一般的に抵抗変化素子に直列に電流制限素子などを接続して、迂回電流による書き込みディスターブおよび隣接するメモリセル間のクロストークなどを防止することにより確実なメモリ動作が行われる。このときに電流制限素子の重要な特性として、電流制限素子の両端に低い電圧が印加されたときに流れるＯＦＦ電流が小さく、高い電圧が印加されたときに流れるＯＮ電流が大きい、いわゆる電流のＯＮ／ＯＦＦ比が大きいことが求められる。また、抵抗変化素子は極性の異なる電圧に対して同様に抵抗変化動作を行うことができる材料で構成されることも多いことから、この抵抗変化素子に直列に接続される電流制限素子は印加電圧に対して双方向性の非線形な電圧−電流特性を示すことが望まれる。したがって、このような特性は正電圧および負電圧の両方が必要でバイポーラ動作を行うメモリ装置には有効である。すなわち、このようなメモリ装置としては、例えば、記憶部となる抵抗変化膜が正電圧印加で低抵抗化、負電圧印加で高抵抗化する、または、抵抗変化膜が正電圧印加で高抵抗化，負電圧印加で低抵抗化する抵抗変化型のメモリ装置が挙げられる。
【０００４】
一方、このような抵抗変化型のメモリ装置は、一般的にメモリセルをクロスポイント型のアレイ構成にして製作されることが多い（例えば、特許文献１参照）。特許文献１に示されるような双方向性の非線形な電圧−電流特性をもつ、例えばＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオードまたはＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードを抵抗変化膜に直列に接続してメモリセルを構成すると、双方向性の非線形な電圧−電流特性をもつバイポーラ動作を行うメモリ装置を実現することができる。
【０００５】
また、電流のＯＮ／ＯＦＦ比が大きい電流制限素子、例えばＰＮ接合ダイオードまたはショットキーダイオードを抵抗体に直列に接続してメモリセルとして、一方向の非線形な電圧−電流特性を持つ電流のＯＮ／ＯＦＦ比が大きいクロスポイント型のメモリ装置も提案されている（例えば、特許文献２参照）。
【０００６】
また、適用する電子回路または電子機器に適した電流制限素子を得るための一般的な方法として、電流制限素子を構成する障壁層およびこの障壁層を挟む電極層を構成する材料の仕事関数の差を利用することにより金属−半導体接合または金属−絶縁体接合を形成して所望の非線形な電圧−電流特性を得る試みもなされている（例えば、特許文献３参照）。すなわち、特許文献３の金属−絶縁体−金属接合の電流制限素子において、障壁高さ（金属のエネルギーレベルを基準とした障壁層のエネルギーレベルの高さ）は絶縁体である多結晶の化合物半導体の結晶粒界および転移によって生じるフェルミ準位束縛によって決まる。したがって、この多結晶の化合物半導体の組成およびドーピングを変えることにより金属−絶縁体−金属接合の障壁高さおよび形状を調整している。そして、電流制限素子の非線形な電圧−電流特性は、金属−絶縁体−金属接合の障壁高さおよび形状を調整することにより所望の特性を得ることが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００６−１４０４８９号公報
【特許文献３】特開平５−４１５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１で示されるメモリ装置は、メモリセルに流れる電流のＯＮ／ＯＦＦ比が小さいので、アレイ構成のメモリセル全体に対して迂回電流が多くなり、Ｓ／Ｎ比を大きくすることができずアレイ構成の規模を大きくすることができないという課題がある。また、特許文献２で示されるメモリ装置は、電流のＯＮ／ＯＦＦ比は大きいが双方向性の非線形な電圧−電流特性を持たないのでバイポーラ動作する抵抗変化膜には使えないという課題があった。
【０００９】
また、特許文献３で示される電流制限素子は障壁の高さや形状が調整可能であることが示されており、印加電圧に対して双方向性の非線形な電圧−電流特性をもつ電流制限素子についても適用が可能であるが、ＯＮ／ＯＦＦ比が大きく取れるような双方向性の非線形な電圧−電流特性をもつ電流制限素子の素子構造については説明されていなく示唆もされていないという課題を有する。
【００１０】
抵抗変化膜によっては、抵抗変化に高い電流が必要な場合が多い。このような場合には、双方向性の整流素子としては障壁層のバンドギャップが小さいＭＳＭダイオードの方が望ましい。
【００１１】
本発明は、上記課題を解決するものであり、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を提供するとともに、このような双方向性の電流制限素子を用いてメモリセルを構成したバイポーラ動作を行うメモリ装置を提供することを目的としている。また、本発明は、これらの電流制限素子およびメモリ装置の製造方法を提供することも目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の整流素子は、障壁層が第１の電極層と第２の電極層とで挟まれて構成される電流制限素子において、前記障壁層は、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、元素Ａのシリコンに対する組成比が、厚み方向における中央部において、前記第１の電極層と前記障壁層との界面付近および前記第２の電極層と前記障壁層との界面付近より高く、障壁高さが、厚み方向における中央部において、前記第１の電極層と前記障壁層との電極界面付近および前記第２の電極層と前記障壁層との電極界面付近よりも大きい。
【００１３】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子が実現できる。
【００１４】
さらに、シリコンをベースとした材料を使用することにより、半導体の微細化プロセスと親和性のよい量産プロセスを適用することができ、高集積化された生産性のよいプロセスで製作することができる。
【００１５】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上である構成としてもよい。
【００１６】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。
【００１７】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下である構成としてもよい。
【００１８】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。
【００１９】
また、障壁層は、半導体または絶縁体の材料からなる構成としてもよい。
【００２０】
また、厚み方向に対して窒素、炭素および酸素の元素のうちの少なくとも１つの元素組成が電極界面付近から中央部まで連続して高くなっている構成としてもよい。
【００２１】
このような構成とすることにより、シリコンをベースとした材料で比較的簡単なプロセスにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が実現できる。
【００２２】
また、障壁層は窒素、炭素および酸素の元素のうちの少なくとも１つの元素組成が異なる少なくとも３層を含む多層の積層構造からなり、積層方向に対して窒素、炭素および酸素のうちの少なくとも１つの元素組成が電極界面付近から中央部まで段階的に高くなっている構成としてもよい。
【００２３】
このような構成とすることにより、シリコンをベースとした材料で比較的簡単なプロセスにより、ＯＦＦ電流がさらに小さくＯＮ／ＯＦＦ電流比がさらに大きい双方向性の電流制限素子が実現できる。
【００２４】
また、中央部の窒素の元素組成と電極界面付近の窒素の元素組成との元素組成差が、０．０３以上である構成としてもよい。
【００２５】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。
【００２６】
また、中央部の窒素の元素組成と電極界面付近の窒素の元素組成との元素組成差が、０．０３以上、０．３１以下である構成としてもよい。
【００２７】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。そして、メモリ装置を構成する抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子が実現できる。
【００２８】
また、本発明のメモリ装置は、基板上に形成された下部電極と、上部電極と、下部電極と上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、請求項１から請求項１０のいずれか１項に記載の電流制限素子と、前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、を備えたメモリ装置であって、前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されている構成としてもよい。
【００２９】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型メモリ装置では、隣接する回路素子からの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。
【００３０】
また、本発明のメモリ装置は、基板上に形成された下部電極と、上部電極と、下部電極と上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、請求項１から請求項１０のいずれか１項に記載の電流制限素子と、前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、を備えたメモリ装置であって、下部電極は、基板上にストライプ状に形成されており、第２の電極層は、下部電極に対して交差するストライプ状に形成されており、前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されており、記憶素子は、下部電極と第２の電極層とが交差する交差部に抵抗変化層と電流制限素子とが形成されている構成としてもよい。
【００３１】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型メモリ装置では、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。
【００３２】
また、抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行う構成としてもよい。
【００３３】
このような構成とすることにより、正電圧および負電圧の両方を使用して安定なメモリ動作を行うメモリ装置を実現することができる。
【００３４】
また、抵抗変化層は、少なくともタンタル酸化物を含み、下部電極と第２の電極層との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する構成としてもよい。
【００３５】
このような構成とすることにより、抵抗変化層を含むメモリセルは安定にメモリ動作を行うことができるので安定したメモリ装置が実現できる。
【００３６】
また、電流制限素子は、下部電極と第２の電極層との間に印加される電気的信号に基づいて双方向に低電圧域での電流を制限する（電流を整流する）動作を行う構成としてもよい。
【００３７】
このような構成とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。
【００３８】
また、本発明の電流制限素子の製造方法は、第１の電極層の上に障壁層を形成する障壁層形成工程と、障壁層の上に第２の電極層を形成する工程と、を含む電流制限素子の製造方法であって、障壁層形成工程では、複数のガスのガス分圧を変化させることにより、障壁層の障壁高さが、障壁層の厚み方向における中央部の障壁高さを第１の電極層および第２の電極層との電極界面付近の障壁高さよりも大きくなるように形成される方法としてもよい。
【００３９】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を製造することができる。
【００４０】
また、本発明のメモリ装置の製造方法は、基板上にストライプ状の下部電極層を形成する工程（ａ）と、前記下部電極層及び前記基板上に第１の層間絶縁層を形成する工程（ｂ）と、前記下部電極層上の前記第１の層間絶縁層を貫通して前記下部電極層を露出するコンタクトホールを開口する工程（ｃ）と、前記コンタクトホールに抵抗変化層を埋め込む工程（ｄ）と、前記抵抗変化層を覆い前記第１の層間絶縁層上に第１の電極層、障壁層、第２の電極層を順に形成することにより電流制限素子を形成して前記抵抗変化層と電気的に直列に接続する工程（ｅ）と、前記第２の電極層に電気的に接続して、前記下部電極層に対してストライプ状に交差する上部電極層を形成する工程（ｆ）と、を含み、前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成してもよい。
【００４１】
このような方法とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【００４２】
また、工程（ｆ）の後に、第１の層間絶縁層、障壁層、第２の電極層、上部電極層を覆うように第２の層間絶縁層を形成する工程（ｇ）を含んでもよい。
【００４３】
このような方法とすることにより、上面に露出した電極層を第２の層間絶縁層にて保護することができ、隣接する素子間の絶縁を確保することができる。
【００４４】
また、本発明のメモリ装置の製造方法は、基板上にストライプ状の第１の電極層を形成する工程（ａ）と、前記第１の電極層上に障壁層を形成する工程（ｂ）と、前記基板上及び前記障壁層上に第１の層間絶縁膜を形成する工程（ｃ）と、前記障壁層上の前記第１の層間絶縁層を貫通して前記障壁層を露出する第１のコンタクトホールを開口する工程（ｄ）と、前記第１のコンタクトホール上に第２の電極層を形成する工程（ｅ）と、前記第１の層間絶縁層及び第２の電極層上に第２の層間絶縁層を形成する工程（ｆ）と、前記第２の電極層上の前記第２の層間絶縁層を貫通して前記第２の電極層を露出する第２のコンタクトホールを開口する工程（ｇ）と、前記第２のコンタクトホールに抵抗変化層を埋め込む工程（ｈ）と、前記抵抗変化層を覆い前記第２の層間絶縁層上に前記第１の電極層に対してストライプ状に交差する上部電極を形成する工程（ｉ）と、を含み、前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成してもよい。
【００４５】
このような方法とすることにより、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【００４６】
また、工程（i）の後に、前記第２の層間絶縁層、前記上部電極を覆うように第３の層
間絶縁層を形成する工程（ｊ）を含んでもよい。
【００４７】
このような方法とすることにより、上面に露出した電極層を第３の層間絶縁層にて保護することができ、隣接する素子間の絶縁を確保することができる。
【００４８】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成する方法としてもよい。
【００４９】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。
【００５０】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成する方法としてもよい。
【００５１】
このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。
【００５２】
また、障壁層は、厚み方向における中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高くなるように形成される方法としてもよい。
【００５３】
このような方法とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子を含むメモリ装置を製造することができる。
【００５４】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層の積層構造で形成され、積層方向に対して窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が電極界面付近から中央部まで段階的に高くなるように形成される方法としてもよい。
【００５５】
このような方法とすることにより、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【００５６】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００５７】
本発明の電流制限素子において、障壁層の中央部の障壁高さが電極界面付近の障壁高さよりも大きいので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子が実現できる。すなわち、電流制限素子に低電圧が印加されるＯＦＦのときには障壁層の中央部の障壁高さにより電流の流れが制限されるのでＯＦＦ電流は小さく抑えられる。一方、電流制限素子に高電圧が印加されるＯＮのときには、障壁層の中央部の障壁高さは印加電圧により十分押し下げられるので、実質的に中央部よりも低い電極界面付近の障壁高さにより電流が制限されるだけなので、大きいＯＮ電流が流れることになる。したがって、印加電圧が低電圧から高電圧になったときの電流制限素子を流れるＯＮ／ＯＦＦ電流比が大きい電流制限素子が実現できる。
【００５８】
そして、このような電流制限素子を含むメモリセルからなる本発明のメモリ装置においては、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。
【００５９】
また、本発明のクロスポイント型のメモリ装置の製造方法においては、双方向性の動作ができて、隣接する回路素子やメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。したがって、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性のある量産プロセスで製作することができる。
【００６０】
なお、本発明の電流制限素子は双方向性の非線形な電圧−電流特性を有し、ＯＮ／ＯＦＦ電流比が大きい動作が可能であるので携帯情報機器や情報家電機器などの電子機器などのさまざまな機器や回路に、例えば電源の極性を考慮することなく使用でき、ノイズやクロストークの影響を受けずに安定して動作するという効果を奏する。
【００６１】
また、本発明のメモリ装置を使用することにより、携帯情報機器や情報家電機器などの電子機器の、より一層の小型化・薄型化が図れ、高信頼性を有するという効果を奏する。
【図面の簡単な説明】
【００６２】
【図１】図１は本発明の第１の実施の形態に係る電流制限素子の概略断面図である。
【図２】図２は本発明の第１の実施の形態に係る電流制限素子の障壁層の障壁高さの形状を示す図で、（ａ）は電極層間に電圧が印加されていない状態の障壁高さの形状を示す図、（ｂ）および（ｃ）は電極層間に電圧Ｖが印加された状態の障壁高さの形状を示す図である。
【図３】図３は本発明の第１の実施の形態に係る電流制限素子の電流−電圧特性を示す図である。
【図４】図４は本発明の第１の実施の形態に係る電流制限素子の障壁層の中央部の凸状の厚さを変えたときの電流制限素子の電流−電圧特性を示す図で、（ａ）は障壁層の障壁高さの形状を示す図、（ｂ）は（ａ）の電流制限素子の電流−電圧特性を示す図である。
【図５】図５は本発明の第１の実施の形態に係る他の電流制限素子の障壁層の中央部の障壁高さを変えたときの電流制限素子の電流−電圧特性を示す図で、（ａ）は障壁層の障壁高さの形状を示す図、（ｂ）は（ａ）の電流制限素子の電流−電圧特性を示す図である。
【図６】図６は本発明の第１の実施の形態に係る電流制限素子のＯＮ電流とＯＦＦ電流の電流値の関係を示す図である。
【図７】図７はＳｉＮｘ形成過程におけるＮ２流量比と障壁高さΦＢの関係を示す図である。
【図８】図８は本発明の第１の実施の形態に係る電流制限素子の障壁高さの窒素組成依存性の関係を示す図である。
【図９】図９は本発明の第１の実施の形態に係る電流制限素子の障壁層内のＳｉおよびＮ元素の組成プロファイルと障壁高さの形状を示す模式図で、（ａ）はＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｂ）は（ａ）の組成プロファイルに対応した障壁高さの形状を示す模式図、（ｃ）は３層構造のＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｄ）は（ｃ）の組成プロファイルに対応した障壁高さの形状を示す模式図である。
【図１０】図１０は本発明の第１の実施の形態に係る他の電流制限素子の障壁層内のＳｉおよびＮ元素の組成プロファイルと障壁高さの形状を示す模式図で、（ａ）はＳｉＮｘ障壁層のＳｉおよびＮ元素の組成プロファイルを示す模式図、（ｂ）は（ａ）の組成プロファイルに対応した障壁高さの形状を示す模式図、（ｃ）はＳｉＮｘ障壁層のＮ元素の組成プロファイルでの元素組成の最大値が障壁層の中央に形成されていないことを示す模式図、（ｄ）は（ｃ）の組成プロファイルに対応した障壁高さの形状を示す模式図である。
【図１１】図１１は障壁層のＮ元素の元素組成プロファイルをＡＥＳで分析して測定した結果を示す図である。
【図１２】図１２は本発明の第２の実施の形態に係るメモリ装置の概略構成図で、（ａ）は半導体チップ表面から見たメモリ装置の概略構成を示す模式図、（ｂ）は（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＣ−Ｃ線での断面を矢印方向に見た概略断面図である。
【図１３】図１３は本発明の第２の実施の形態に係るメモリ装置の抵抗変化素子に電気的パルスを印加したときの抵抗値の変化を示す図である。
【図１４】図１４は２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。
【図１５】図１５は本発明の第２の実施の形態に係る電流制限素子の電流−電圧特性を示す図である。
【図１６】図１６は本発明の第２の実施の形態に係るクロスポイント型のメモリ装置の概略構成図である。
【図１７】図１７は本発明の第２の実施の形態に係るクロスポイント型のメモリ装置の概略断面図で、（ａ）は図１６のＧ−Ｇ線の断面を矢印方向に見た概略断面図、（ｂ）は図１６のＨ−Ｈ線の断面を矢印方向に見た概略断面図である。
【図１８】図１８（ａ）から（ｄ）は本発明の第２の実施の形態に係るメモリ装置の製造方法（前半のプロセスフロー）を示す概略断面図である。
【図１９】図１９（ａ）から（ｄ）は本発明の第２の実施の形態に係るメモリ装置の製造方法（後半のプロセスフロー）を示す概略断面図である。
【図２０】図２０は本発明の第３の実施の形態に係るメモリ装置の構成を示すブロック図である。
【図２１】図２１は本発明の第４の実施の形態に係るメモリ装置の概略構成図で、（ａ）は半導体チップ表面から見たメモリ装置の概略構成を示す模式図、（ｂ）は（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図である。
【図２２】図２２（ａ）から（ｄ）は本発明の第４の実施の形態に係るメモリ装置の製造方法（前半のプロセスフロー）を示す概略断面図である。
【図２３】図２３（ａ）から（ｃ）は本発明の第４の実施の形態に係るメモリ装置の製造方法（後半のプロセスフロー）を示す概略断面図である。
【図２４】図２４は本発明の第５の実施の形態に係るメモリ装置の構成を示すブロック図である。
【発明を実施するための形態】
【００６３】
以下、本発明の実施の形態に係る電流制限素子とそれを用いたメモリ装置およびその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
【００６４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電流制限素子１０（正負いずれの電圧に対しても非線形な［電圧の絶対値が低い領域（低電圧域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧域）では抵抗値が小さい］電流特性を示す素子、双方向型の整流素子）の概略断面図である。図２は電極層１２、１３に挟まれた障壁層１１の障壁高さの形状を示す図である。図２（ａ）は第１の電極層１２と第２の電極層１３の間に電圧が印加されていない状態の障壁層１１の障壁高さの形状を示す図であり、図２（ｂ）および（ｃ）は第１の電極層１２と第２の電極層１３の間に電圧Ｖが印加された状態の障壁層１１の障壁高さの形状を示す図である。
【００６５】
図１に示すように本実施の形態に係る電流制限素子１０は、基板１００上に、障壁層１１が第１の電極層１２と第２の電極層１３とで挟まれた構成を配置したものとなっている。このような電流制限素子１０において、図２（ａ）に示すように障壁層１１は、第１の電極層１２と第２の電極層１３とで挟まれた厚み方向の中央部１４の障壁高さΦＡが第１の電極層１２および第２の電極層１３の電極界面１７付近の障壁高さΦＢよりも大きく形成されている。なお、図１に示すように障壁層１１は障壁層１１ａ、１１ｂ、１１ｃの３層構造で構成されている。詳細は後述するが、ここでは説明のために障壁層１１ａ、１１ｂ、１１ｃは、例えば窒素を含むシリコンであるＳｉＮｘ２、ＳｉＮｘ１、ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＮ層で形成され、障壁高さの形状が段階的に変化し、中央部１４が高くなっている例を示している。
【００６６】
次に本実施の形態の電流制限素子の基本動作について図２を用いて模式的に説明する。図２（ａ）および（ｂ）に示すように電流制限素子１０の第１の電極層１２と第２の電極層１３との間の印加電圧が０または小さい低電圧状態では、障壁高さΦＢより大きい障壁高さΦＡによって、電流制限素子を流れる電流が阻止されるのでＯＦＦ電流である電流１５は非常に少ない。すなわち、図２（ａ）に示すように印加電圧が０バイアスの付近では電流１５を生じるキャリアである電子はΦＡの障壁高さを感じ、図２（ｂ）に示すように印加電圧Ｖを障壁層１１に印加すると電子が感じる障壁高さは、印加電圧Ｖの大きさに応じてΦＡからΦＢに変化する。図２（ｂ）では０バイアス時の障壁層１１ａと障壁層１１ｂまたは障壁層１１ｃの障壁高さはΔＥであるが、障壁層１１が印加電圧Ｖでバイアスされたときの電子が感じる障壁高さが、ΦＡとΦＢの間の値であるΦＡ＋ΔＥ１に変化していることを示している。したがって、電流制限素子を流れるＯＮ電流である電流１６は、印加電圧Ｖの大きさが増加することに対応して急激に増大して流れることとなる。
【００６７】
そして、図２（ｃ）は電流制限素子１０の第１の電極層１２と第２の電極層１３との間にさらに高い印加電圧Ｖが印加された状態を示しており、印加電圧Ｖだけ第２の電極層１３の電子のポテンシャルエネルギーが低くなっている。このことにより３層構造の障壁層１１の障壁高さも右下がりになっていることが示されている。したがって、電子が感じる障壁高さは、第１の電極層１２と障壁層１１との電極界面１７付近の障壁高さΦＢとなる。
【００６８】
以上説明したように、ＯＦＦ電流である電流１５は障壁層１１により障壁高さΦＡ（ΦＡ＞ΦＢ）で制限され、ＯＮ電流である電流１６は障壁層１１によりΦＡより小さいΦＢで制限されるだけなので、ＯＦＦ電流が小さくＯＮ電流が大きい電流制限素子１０が実現できる。
【００６９】
すなわち、印加電圧Ｖにより障壁層１１の障壁高さが右下がりになることは障壁層１１が本実施の形態のように３層構造であっても、この３層の合計と同じ幅で障壁高さがΦＢである一層からなる通常の障壁層であっても同様であるので、これら２つの構造でのＯＮ電流の大きさは変わらない。しかしながら、印加電圧が０か０バイアス付近の場合には、中央部１４の障壁層１１ａの障壁高さΦＡが障壁高さΦＢを越える電子も確実に阻止するので、電流１５の大きさは通常の障壁層を有する電流制限素子に比べて、本実施の形態の電流制限素子１０では非常に小さくできる。したがって、本実施の形態の電流制限素子１０はＯＮ／ＯＦＦ電流比を大きくすることができる。
【００７０】
また、図２（ａ）に示すように第１の電極層１２と障壁層１１の電極界面１７付近の障壁高さと第２の電極層１３と障壁層１１との電極界面１７付近の障壁高さはともにΦＢと同じであり、第１の電極層１２と第２の電極層１３とで挟まれた３層構造からなる障壁層１１（１１ｃ、１１ａ、１１ｂ）は左右対称の構造を有する。このことにより、第１の電極層１２と第２の電極層１３との間に印加する印加電圧Ｖを反転した場合にも、電流１５、１６の向きが反転するだけである。そして、上記で説明したように電流１５としては同じＯＦＦ電流が流れ、電流１６としては同じＯＮ電流が流れるので、大きいＯＮ／ＯＦＦ電流比を示す電流制限素子１０が実現できる。
【００７１】
したがって、このような構成とすることにより、印加電圧Ｖに対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が実現できる。
【００７２】
次にもう少し詳細に本実施の形態の電流制限素子の電流−電圧特性について説明する。
【００７３】
図３は電流制限素子の電流−電圧特性を示す図である。図２で示した電流制限素子１０の障壁層１１の障壁層の障壁高さΦＡ、ΦＢおよび障壁高さの形状が異なる３つの電流制限素子（Ａ）、（Ｂ）、（Ｃ）のそれぞれの電流−電圧（Ｉ−Ｖ）特性α、β、γを示している。なお、電流ＩはＬｏｇＩでの表記としている。なお、縦軸の電流はＯＮ電流またはＯＦＦ電流の電流値を表し、横軸の電圧は電流制限素子の障壁層に印加される印加電圧の大きさを表している。
【００７４】
図３において電流−電圧特性γは、障壁高さがΦＡで障壁層内の障壁高さはΦＡと一定で平坦な形状の電流制限素子の非線形な電圧−電流特性を示している。また、電流−電圧特性βは、電流制限素子の両電極層と障壁層との電極界面１７付近の障壁高さがΦＡより小さいΦＢで、障壁層１１の厚み方向の中央部１４の障壁高さはΦＡで形成された障壁高さの形状が凸状の階段状の電流制限素子の非線形な電圧−電流特性を示している。また、電流−電圧特性αは、障壁高さがΦＢで障壁層内の障壁高さはΦＢと一定で平坦な形状の電流制限素子の非線形な電圧−電流特性を示している。ここで、障壁層高さΦＡ＞ΦＢであり、障壁層の幅はすべて同じＬとして形成している。
【００７５】
図３に示すように電流制限素子（Ｃ）は障壁層高さΦＡが高いので電圧Ｖが小さいときのＯＦＦ電流および大きいときのＯＮ電流ともに低い値を示すことが電流−電圧特性γよりわかる。一方、電流制限素子（Ａ）は、障壁層高さΦＢがΦＡより低いので、ＯＦＦ電流およびＯＮ電流ともに高い値を示すことが電流−電圧特性αよりわかる。
【００７６】
ところで、図３に示すように電流制限素子（Ｂ）は電圧Ｖが低いときには障壁高さΦＡによって流れる電流Ｉがより確実に阻止され、電流−電圧特性αの電流制限素子（Ｃ）に近い小さいＯＦＦ電流を示す。そして、電圧Ｖが高いときには図２（ｃ）に示すように、中央部１４の障壁高さが印加電圧Ｖにより電極界面１７付近の障壁高さΦＢより低くなるために、障壁高さΦＢにより流れる電流Ｉが決定される。このことにより、電流制限素子（Ｂ）は、電圧Ｖが高いときには電流制限素子（Ａ）の電流−電圧特性αで示されるＯＮ電流に近い値の大きい電流Ｉが流れることになる。ただし、このように大きいＯＮ電流および小さいＯＦＦ電流を実現するためには、図２で示した電流制限素子１０の障壁層１１を構成する層の材料および組成を選択することが重要である。また、障壁層１１を構成する層の材料および組成を選択するときには、電流制限素子１０が動作するときの電圧Ｖも考慮する必要がある。
【００７７】
したがって、電圧Ｖを考慮して障壁層１１を構成する層の材料および組成を選択すると、図３に示すようにＯＮ／ＯＦＦ電流比が大きい電流−電圧特性βを示す本実施の形態で説明した電流制限素子（Ｂ）が図２の電流制限素子１０として実現することができる。
【００７８】
図４および図５は本実施の電流制限素子１０、１８の障壁層１１の中央部１４の凸状の厚さを変えたときの電流制限素子１０、１８の電流−電圧特性を示す図である。なお、縦軸は電流密度、横軸は印加電圧で表している。
【００７９】
図４（ａ）および図５（ａ）は電流制限素子１０、１８の構造を模式的に示しており、図２で示した中央部の障壁層１１ａの障壁高さが異なる２つの例を示している。すなわち、図４（ａ）では障壁高さが０．５ｅＶで、図５（ａ）では障壁高さが０．３３ｅＶ＋ΔＥである。ここで、ΔＥ＝０〜３００ｍｅＶとしている。また、図４（ａ）に示す電極界面１７付近の障壁高さが０．３３ｅＶ、中央部１４の障壁層１１ａの障壁高さが０．５ｅＶ、障壁層１１の厚さが１０ｎｍ、障壁層１１ａの厚さがｎであることを示している。図４（ｂ）は、図４（ａ）の電流制限素子１０の障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍおよび１０ｎｍであるときの電流制限素子１０の電流−電圧特性を示している。障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍのＯＦＦ電流は、０ｎｍ、２ｎｍ、４ｎｍの順に小さくなっていく電流値を示し、障壁層１１ａの厚さが増加するにしたがってＯＦＦ電流が効果的に阻止されていることを示している。このことにより、０か０付近である低い印加電圧が障壁層１１にかけられた場合には障壁層１１ａの厚さが増加することにより、電子が感じる実効的な障壁高さが増大して実効的に抵抗が増加していることを示している。
【００８０】
一方、印加電圧が大きいときのＯＮ電流については、障壁層１１ａの厚さｎが０ｎｍ、２ｎｍ、４ｎｍの範囲ではほぼ同じ電流値となっている。このことにより、電流制限素子１０に大きい印加電圧Ｖが印加されると、障壁層１１ａの障壁高さが電極界面１７付近の障壁高さと同等または低くなったことを示している。障壁層１１ａの厚さｎが０ｎｍの障壁層１１は障壁層高さ０．３３ｅＶの平坦な障壁高さの電流制限素子１０を示し、障壁層１１ａの厚さｎが１０ｎｍの障壁層１１は障壁層高さ０．５ｅＶの平坦な障壁高さの電流制限素子１０を示している。そして、障壁層１１ａの厚さｎが２ｎｍまたは４ｎｍである電流制限素子１０が図４（ｂ）で示す電流−電圧特性は、本実施の形態の電流制限素子１０の電流−電圧特性とほぼ同じである。すなわち、このときに電流制限素子１０は、ＯＦＦ電流がｎ＝１０ｎｍの電流値に近い最小の値となり、ＯＮ電流がｎ＝０ｎｍの電流値と同等の最大の値となる。したがって、このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が実現できる。
【００８１】
また、図４（ａ）とは別の一例として、図５（ａ）は電極界面１７付近の障壁高さが０．３３ｅＶ、中央部の障壁層１１ａの障壁高さが０．３３ｅＶ＋ΔＥ、障壁層１１の厚さが１０ｎｍ、障壁層１１ａの厚さが４ｎｍである電流制限素子１８を示している。図５（ｂ）は、図５（ａ）の電流制限素子１８の障壁層１１ａのΔＥが０〜３００ｍｅＶまで２０ｍｅＶステップで変化させたときの電流制限素子１８の電流−電圧特性を示している。印加電圧が０のときのＯＦＦ電流は、障壁層１１ａのΔＥが０ｍｅＶから２０ｍｅＶステップで３００ｍｅＶまで大きくなるに従い電流値は小さくなっていくことを示し、障壁層１１ａのΔＥが増加することによりＯＦＦ電流が効果的に阻止されていることを示している。したがって、障壁層１１の中央部の障壁高さと電極界面１７付近の障壁高さとの差、すなわちΔＥが、２０ｍｅＶ以上である構成にすることにより、ΔＥ＝０ｍｅＶの場合の比べて大きくＯＦＦ電流を減少させることができる。
【００８２】
一方、図５（ｂ）に示されるように印加電圧が大きいとき（約1.3Ｖ以上）のＯＮ電流
については、障壁層１１ａのΔＥが０から２２０ｍｅＶ間での範囲ではほぼ同じ電流値となり、ΔＥが２２０ｍｅＶを超えるとＯＮ電流は減少し始め３００ｍｅＶになるまで少しずつ減少する。この図５（ｂ）に示される結果により、障壁層１１の中央部の障壁高さと電極界面１７付近の障壁高さとの差ΔＥが、２０ｍｅＶ以上、２２０ｍｅＶ以下である構成にすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ電流を所定の大きさに保ちつつ、ＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。
【００８３】
図６に本実施の形態に係る電流制限素子１８の１ＶでのＯＦＦ電流Ｉｏｆｆに対する２ＶでのＯＮ電流Ｉｏｎの関係について、ΔＥを０〜３００ｍｅＶまで２０ｍｅＶステップで変化させた場合について示す。図６で斜めの直線は、ＯＦＦ電流Ｉｏｆｆに対するＯＮ電流Ｉｏｎの比、すなわちＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆを示している。図６よりΔＥを０ｍｅｖから２２０ｍｅＶまで増加させるとＯＦＦ電流Ｉｏｆｆのみが減少しＯＮ電流Ｉｏｎはほぼ一定の値を保っていることがわかる。このときに、同時にＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆも減少する。そして、ΔＥが２２０ｍｅＶを超えて３００ｍｅＶまで増加するときには、ＯＮ／ＯＦＦ電流比Ｉｏｎ／Ｉｏｆｆはほぼ一定で、ＯＦＦ電流ＩｏｆｆおよびＯＮ電流Ｉｏｎが同時に減少していることがわかる。
【００８４】
したがって、図２（ａ）に示す中央部１４の障壁高さΦＡと電極界面１７付近の障壁高さΦＢとの差（ΦＡ−ΦＢ）が、２０ｍｅＶ以上、２２０ｍｅＶ以下であるように電流制限素子１０の構造を形成する。このように構成することにより、ＯＮ電流が従来の電流制限素子と同様に大きく、かつ上記で説明したＯＮ／ＯＦＦ電流比が従来よりもさらに大きい電流制限素子が実現できる。すなわち、障壁高さの差（ΦＡ−ΦＢ）が大きすぎるとＯＮ電流を流す印加電圧が大きくなり、障壁高さの差（ΦＡ−ΦＢ）が小さすぎるとＯＦＦ電流を最小にする効果が低減するので障壁高さの差（ΦＡ−ΦＢ）は適当な範囲を有することとなる。このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が実現できる。
【００８５】
また、電流制限素子１０の障壁層１１は、半導体または絶縁体の材料からなることが望ましい。そして、障壁層１１は、窒素を含有するシリコン、炭素を含有するシリコンおよび酸素を含有するシリコンのうちの少なくとも１つの層を含むことが望ましい。
【００８６】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子がシリコンをベースとした材料で構成し実現することができる。そして、シリコンをベースとした材料を使用することにより、半導体の微細化プロセスと親和性のよい量産プロセスを適用することができ、高集積化された生産性のよいプロセスで製作することができる。
【００８７】
次に上記で説明した障壁層がシリコンをベースとした材料で形成される方法の一例について説明する。図７は、例えば窒素を含有するシリコンの層であるＳｉＮｘ層形成過程におけるＮ２流量比と障壁高さΦＢの関係を示す図である。図７において、横軸はＮ２ガスのＡｒガスに対する混入比率を示し、縦軸は形成されたＳｉＮｘとこのＳｉＮｘ層を挟む電流制限素子の電極層との電極界面付近の障壁高さを示している。
【００８８】
ここで、ＳｉＮｘ層は、例えばシリコンをターゲットとしてＮ２ガスと反応させてＳｉＮｘ層を形成する反応性スパッタ法を使用して形成している。ここで、反応性スパッタ法のプロセス中に使用するベースガスはＡｒを使用しているので、全体のガス流量はＡｒ流量とＮ２流量の和でほぼ決定することとなる。また、電流制限素子の電極層の電極材料としては、例えばＰｔを使用している。
【００８９】
図７に示すように電極材料がＰｔの場合、Ｎ２ガスの全体のガス流量（Ａｒ流量＋Ｎ２流量）への混合比率の増加に対してほぼ直線的に障壁高さが増加していることがわかる。このことは、ＳｉＮｘ層のＮの元素組成（Ｎの組成比、すなわちＳｉ原子の量を１としたとき、Ｓｉ原子の量に対するＮ原子の量の割合で、ＳｉＮｘにおけるＸの値、以下同様）が増加すると障壁高さΦＢも増加することを示している。
【００９０】
このようなＳｉＮｘ層形成の製造条件を利用して、例えば図２（ａ）の障壁層１１のうち障壁層１１ａが形成されるときには全体のガス流量に対してＮ２ガスの流量を多くして大きい障壁高さΦＡを形成し、障壁層１１ｂ、１１ｃが形成されるときには全体のガス流量に対してＮ２ガスの流量を少なくしてΦＡより一定量小さい障壁高さΦＢを形成することができる。このことにより、図２（ａ）に示される電流制限素子１０の障壁層１１を形成することができる。
【００９１】
図８にこのように製作したＳｉＮＸ／Ｐｔ電極界面に生じる障壁高さの窒素組成依存性の関係について示す。障壁高さとＳｉＮＸの窒素組成が比例関係にあることがわかる。したがって、図６で説明したΔＥを２０ｍｅＶ以上にするには図８に示された関係によりＳｉに対してＸ＝０．０３のＳｉＮＸ層を、ΔＥを２２０ｍｅＶ以下にするにはＸ＝０．３１のＳｉＮＸ層を形成すればよいことがわかる。すなわち、障壁層の中央部の窒素の元素組成と電極界面付近の窒素の元素との元素組成差が０．０３以上である窒素を含有するシリコン層を構成すれば、ΔＥは２０ｍｅＶ以上となり、ＯＦＦ電流を効果的に減少することができる。そして、障壁層の中央部の窒素の元素組成と電極界面付近の窒素の元素との元素組成差が０．０３以上、０．３１以下である窒素を含有するシリコン層を構成すれば、ΔＥは２０ｍｅＶ以上、２２０ｍｅＶ以下となる。したがって、ＯＮ電流が従来の電流制限素子と同様に大きく、かつ上記で説明したＯＮ／ＯＦＦ電流比が従来よりもさらに大きい双方向性の電流制限素子が実現できる。
【００９２】
図９は電流制限素子１０の障壁層１１内のシリコン（以下、Ｓｉとする）および窒素（以下、Ｎとする）元素の組成プロファイルと、この組成プロファイルに対応したＳｉＮ層のエネルギーの障壁高さの形状を模式的に示した図である。すなわち、図９（ａ）はＳｉＮ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図で、Ｓｉ元素は障壁層１１内で均一な組成プロファイルを示し、Ｎ元素は電極界面１７付近から中央部１４まで連続して高くなる組成プロファイルを示している。図９（ｂ）は障壁層１１内のＳｉおよびＮ元素の組成プロファイルに対応したＳｉＮ層の障壁高さの形状を模式的に示す図である。図９（ｂ）では障壁層１１内の障壁高さが電極界面１７付近ではΦＢと小さく、中央部１４ではΦＡと連続して大きくなる障壁高さの形状を模式的に示している。
【００９３】
図９（ｃ）はＳｉＮｘ１−ＳｉＮｘ２−ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＮｘ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図である。図９（ｃ）に示すようにＳｉ元素は障壁層１１内で均一な組成プロファイルを示し、Ｎ元素は電極界面１７付近では低く、中央部１４では高い段階的な構成の組成プロファイルを示す障壁層１１となっている。図９（ｄ）は障壁層１１内のＮ元素の組成プロファイルに対応した障壁高さΦＡ、ΦＢおよび障壁高さの形状を示す模式図である。図９（ｄ）は障壁層１１内の障壁高さが電極層の界面付近では小さく中央部では大きくなるように段階的に変化する障壁高さの形状を示している。
【００９４】
図９で例示しているように、本実施の形態の障壁層１１は、積層方向に対して中央部１４の窒素（Ｎ）、炭素（Ｃ）および酸素（以下、Ｏとする）のうちの少なくとも１つの元素組成が電極界面１７付近の元素組成より高い組成プロファイルを有する構成としてもよい。したがって、組成プロファイルは、積層方向に対してＮ、ＣおよびＯの元素のうちの少なくとも１つの元素組成が電極界面１７付近から中央部１４まで連続して高くなる構成としてもよい。また、障壁層１１はＮ、ＣまたはＯの元素のうちの少なくとも１つの元素組成が異なる少なくとも３層を含む多層構造からなり、組成プロファイルは、積層方向に対してＮ、ＣおよびＯのうちの少なくとも１つの元素組成が電極界面１７付近から中央部１４まで段階的に高くなる構成としてもよい。
【００９５】
このような構成とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子がＳｉをベースとした材料で構成し実現することができる。図２で説明したように印加電圧が低い場合は、障壁高さが中央部１４で高いことから効果的にＯＦＦ電流を阻止してＯＦＦ電流を小さくするためである。
【００９６】
図１０は図９と同様に、電流制限素子１０の障壁層１１内のＳｉおよびＮ元素の組成プロファイルと、この組成プロファイルに対応したＳｉＮ層のエネルギーの障壁高さの形状を模式的に示した図である。すなわち、図１０（ａ）および（ｃ）はＳｉＮ層からなる障壁層１１のＳｉおよびＮ元素の組成プロファイルを示す模式図で、図１０（ｂ）および（ｄ）は図１０（ａ）および（ｃ）に示された障壁層１１内のＳｉおよびＮ元素の組成プロファイルに対応したＳｉＮ層の障壁高さの形状を模式的に示す図である。
【００９７】
図１０（ａ）および（ｂ）はＮ元素の組成プロファイルが図９（ａ）および（ｂ）に比べて直線的な変化ではなく２次関数的な曲線的な変化の場合を示している。また、図１０（ｃ）および（ｄ）はＮ元素の元素組成のピークが障壁層１１の中心からずれた位置に形成されている場合を示している。
【００９８】
図１１は、図９および図１０で構成した障壁層のうち、一例として図１０（ｃ）で示した障壁層のＮ元素の元素組成プロファイルをＡＥＳで分析して測定した結果を示している。横軸はスパッタ時間を表し、ＡＥＳで分析されたサンプルの表面からの厚さを表している。すなわち、図中に表記した電極層、障壁層の位置がそれぞれの層の位置に対応している。縦軸は分析される元素の強さを任意強度で表している。図１１より、図１０（ｃ）で模式的に示したＮ元素の元素組成と同様の変化が、障壁層内のＮを表す強度変化として観察されていることがわかる。なお、このような分析方法としては、本実施の形態で使用したＡＥＳでの分析だけでなく、ＳＩＭＳ、ＴＥＭ−ＥＤＸおよびＴＥＭ−ＥＥＬＳなどを使用して分析しても同様の結果が得られている。
【００９９】
なお、本実施の形態はＮ元素を例に説明したが、Ｎの代わりにＣまたはＯの元素を用いて障壁層を形成してもよく、障壁層の構成材料としてＳｉＣまたはＳｉＯを用いてもよい。すなわち、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、元素Ａのシリコンに対する組成比が厚み方向における中央部において電極と障壁層との界面付近より高く、厚み方向における中央部の障壁高さ（金属のエネルギーレベルを基準とした障壁層のエネルギーレベルの高さ）が前記第１の電極層および前記第２の電極層との電極界面付近の障壁高さよりも大きいことが望ましい。
【０１００】
具体的には、例えばＳｉＣｘ１−ＳｉＣｘ２−ＳｉＣｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＣｘ層からなる障壁層としてもよい。あるいは、ＳｉＯｘ１−ＳｉＯｘ２−ＳｉＯｘ１（ただし、Ｘ１＜Ｘ２とする）の３層構造のＳｉＯｘ層からなる障壁層としてもよい。Ｓｉ元素は障壁層内で均一な組成プロファイルを示し、Ｃ元素あるいはＯ元素は電極界面付近では低く、中央部では高い段階的な構成の組成プロファイルを示す障壁層としてもよい。このとき、障壁層内のＣ元素あるいはＯ元素の組成プロファイルに対応して、障壁高さも電極界面付近では低く、中央部では高くなる。
【０１０１】
ここで、ＳｉＣｘにおいてＣの元素組成の上昇に伴い障壁高さが高くなることは、Morimoto, A. et al., 1982, Journal of Applied Physics, vol.53, pp.7299-7305のFig.1に開示されている。また、 ＳｉＯｘにおいてＯの元素組成の上昇に伴い障壁高さが高くなることは、Bacioglu, A. et al., 2005, Solar Energy Materials & Solar Cells, vol.89, pp.49-59のFig.4に開示されている。
【０１０２】
なお、ここでは３層構造の元素組成プロファイルを示して説明したが、３層に限定するものではなく４層以上の層構造をもつ障壁層を形成してもよい。
【０１０３】
抵抗変化膜によっては、抵抗変化に高い電流が必要な場合が多い。このような場合には、双方向性の整流素子としては障壁層のバンドギャップが小さいＭＳＭダイオードの方が望ましい。ＳｉＮｘ、ＳｉＣｘ、ＳｉＯｘを障壁層としてこれを金属電極で挟持することで、ＭＳＭダイオードを構成しうる。かかる構成は、大きな電流が必要な抵抗変化型素子によりメモリ装置を構成する場合に特に好適に用いられうる。
【０１０４】
（第２の実施の形態）
図１２は本発明の第２の実施の形態のメモリ装置２０の概略構成図を示す。図１２（ａ）は半導体チップ表面２１から見たメモリ装置２０の概略構成を示す模式図である。図１２（ｂ）は図１２（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、図１２（ｃ）は図１２（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図を示す。
【０１０５】
図１２（ａ）のメモリ装置２０においては、下部電極２３の上に抵抗変化層２４が積層方向に配置され、その上部に第１の実施の形態で説明したＯＮ／ＯＦＦ電流比の大きい電流制限素子１０が配置されている。
【０１０６】
また、図１２（ｂ）および（ｃ）に示すメモリ装置２０は、基板２２上に形成された下部電極２３と、上部電極２５と、下部電極２３と上部電極２５とに挟まれた抵抗変化層２４を含んで構成される記憶素子３９を備えている。なお、メモリ装置が複数の記憶素子から構成されるときには、この記憶素子３９がメモリセルとなり構成される。そして、記憶素子３９は下部電極２３と第２の電極層２９とが挟む抵抗変化層２４と抵抗変化層２４の上部または下部に第１の実施の形態で示した電流制限素子１０とが電気的に直列に接続されて形成されている。ここでは、図１２（ｂ）および（ｃ）に示すように抵抗変化層２４の上部に電流制限素子１０は配置されて接続され、その上部は第２の層間絶縁膜３８で覆われている。
【０１０７】
本実施形態においては、記憶素子３９は金属酸化物材料からなる抵抗変化層２４が上部電極２５と下部電極２３とに挟まれた抵抗変化素子２６と、この抵抗変化素子２６に接続され、第１の実施の形態で説明したＳｉＮｘ１―ＳｉＮｘ２―ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２）の３層構造の障壁層２８が下部の第１の電極層２７と上部の第２の電極層２９とに挟まれた電流制限素子１０とが基板２２の上に形成された構成となっている。本実施形態では、上部電極２５と第１の電極層２７とが図１２（ｂ）および（ｃ）に示すように同一の電極から構成されている。
【０１０８】
図１２に示す記憶素子３９の構成では、抵抗変化層２４は０．１μｍ前後の直径のコンタクトホール３４に埋め込まれて下部電極２３上に配置されている。このコンタクトホール３４は下部電極２３を覆い、下部電極２３上に形成された第１の層間絶縁膜３１を貫通して形成されている。さらに、抵抗変化素子２６の上部電極２５はコンタクトホール３４の抵抗変化層２４の上に埋め込まれている。
【０１０９】
このような構成とすることにより、抵抗変化層はコンタクトホールに埋め込まれているので、隣接する記憶素子からは電気的に分離されクロストークがなく安定に抵抗変化を繰り返すことができる。さらに抵抗変化層上に自己整合的に電流制限素子を電気的に分離して形成することができ、高集積化されたクロストークがない記憶素子が実現できる。
【０１１０】
次に図１２の構成により、記憶素子３９の動作について説明する。
【０１１１】
図１３は、図１２（ｂ）および（ｃ）に示す概略断面図の構造で作製した記憶素子３９の抵抗変化素子２６に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、抵抗変化素子２６を形成した直後の測定開始初期では抵抗変化素子２６の抵抗値はばらつくので、抵抗変化素子２６の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
【０１１２】
記憶素子３９の抵抗変化素子２６の下部電極２３と電流制限素子１０の第２の電極層２９の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた抵抗変化素子２６の抵抗値が図１３に示すように変化する。すなわち、図１３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０３Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０４Ωの高抵抗値Ｒｂを示す。ここでは、抵抗値を変化させるために必要な抵抗変化素子２６に分圧して印加される負電圧は−２．７Ｖ、正電圧は＋３．７Ｖとして電気的パルスを印加して安定な抵抗値の書き換えを行っている。
【０１１３】
また、図１３に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、抵抗変化素子２６の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図１３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図１３に示すように、抵抗変化素子２６の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、抵抗変化素子２６の情報は「０」から「１」に書き換えられる。また、同様に抵抗変化素子２６の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、抵抗変化素子２６の情報は「１」から「０」に書き換えられる。
【０１１４】
この情報を読み取るときには、抵抗変化素子２６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図１４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図１４に示すように情報「０」または情報「１」が読み取られる。このようにして、記憶素子３９は動作している。
【０１１５】
ところで、このように動作する記憶素子３９の一部を構成する電流制限素子１０は、第１の実施の形態に示した電流制限素子と同じ構造の電流制限素子である。ここでは図１２（ｂ）および（ｃ）に示す障壁層２８の構造がＳｉＮｘ１−ＳｉＮｘ２−ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２）の３層構造の電流制限素子１０を例に用いて説明する。電流制限素子１０をこのような構造にすることにより、障壁高さの形状は段階的な凸形状となり、ＯＮ／ＯＦＦ電流比が大きく、かつ双方向性の非線形な電圧−電流特性を有する電流制限素子１０を形成することができる。その結果、記憶素子３９は、双方向性のメモリ動作が可能でＯＮ電流およびＯＮ／ＯＦＦ電流比が大きいメモリセルとして動作している。
【０１１６】
図１５は電流制限素子１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。図１５で正電圧パルスがＶＨよりも小さくなる、または負電圧パルスがＶＬよりも小さくなる（絶対値として）抵抗変化素子２６の抵抗値は高抵抗値Ｒｂとなり、また、正電圧パルスがＶＨよりも大きくなる、または負電圧パルスがＶＬよりも大きくなる（絶対値として）と抵抗変化素子２６の抵抗値は低抵抗値Ｒａとなる。抵抗値を読むことにより情報を読み出す再生電圧Ｅ３は、図１５のＶＨとＶＬの間の大きさで印加されることとなる。
【０１１７】
図１５の電流制限素子のＩ−Ｖ特性から、電流制限素子に正負ともに大きい電圧が印加されたときには電流制限素子は低抵抗となり、ＶＨやＶＬを超えない小さい電圧が印加されたときには電流制限素子は高抵抗となる。この特性を利用して、本実施の形態の記憶素子３９は抵抗変化素子２６と電流制限素子１０が直列に接続された構成で電圧を印加するが、再生電圧Ｅ３が印加される場合には、電流制限素子は高抵抗であるので、再生電圧Ｅ３は電流制限素子に比較的多く分圧して印加される。一方、大きい正電圧Ｅ２や負電圧Ｅ１が印加される場合には、電流制限素子は低抵抗であるので、正電圧Ｅ２や負電圧Ｅ１は抵抗変化素子２６に比較的多く分圧される。したがって、適切な大きさの電圧を記憶素子に印加することにより、抵抗値の書き換えをすることができる。また、抵抗値を読み取るときの再生電圧Ｅ３を記憶素子に印加するときには、ノイズなどが再生電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。
【０１１８】
本実施の形態の記憶素子は、電流制限素子が抵抗変化素子に直列に接続されているので、書込みディスターブを防止することができる。また、抵抗変化素子と電流制限素子とが直列に接続された記憶素子は、データの読み出しおよび書込みが行われないときには、電流制限素子には電圧がかからないので高抵抗の状態であり、抵抗変化素子だけからなる記憶素子に比べて、電気的なノイズやクロストークなどからさらに抵抗変化素子を保護することができる。さらに、データの書込みが行われるときには、電流制限素子により安定に電圧降下された安定した大きさの印加電圧がかかるので、抵抗変化素子に大きい電圧がかかって、誤って書換えがなされることなどがさらに確実に防止できる。したがって、高信頼性の記憶素子を実現することができる。
【０１１９】
図１６および図１７はクロスポイント型のメモリ装置４０の構成を示した図であり、半導体チップ表面４１から見た概略構成図を示す。図１６でメモリ装置４０は、図１２（ｂ）および（ｃ）の記憶素子３９と同じ構造のものをメモリセルＦとして、クロスポイント型に配置した構成としている。すなわち、図１６において、基板（図示せず）上の下部電極２３と、この下部電極２３とここでは直角に交差するストライプ状の第２の電極層２９とが、抵抗変化素子２６と電流制限素子１０とを挟んだ構成となっている。このような構成にすることにより、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができ、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を含むメモリセルＦが実現できる。
【０１２０】
ここでは、例えば、８本の下部電極２３（２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈ）と８本の第２の電極層２９（２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆ、２９ｇ、２９ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子２６と電流制限素子１０とが下部電極２３と第２の電極層２９とに挟まれて配置されてメモリセルＦを構成し、全体としてマトリクス状のメモリセルＦが複数構成されることとなる。すなわち、メモリセルＦの抵抗変化膜（図示せず）はストライプ状の下部電極２３とストライプ状の第２の電極層２９とに挟まれ、下部電極２３は第２の電極層２９と交差している。
【０１２１】
図１７（ａ）は、図１６に示したメモリ装置４０のＧ−Ｇ線の断面を矢印方向に見た概略断面図を示す。図１７（ｂ）は、同じく図１６に示したメモリ装置４０のＨ−Ｈ線の断面を矢印方向に見た概略断面図を示す。なお、図１７（ａ）で示した破線で囲まれた領域の中に、図１２（ｂ）および（ｃ）で示した記憶素子３９と同様の構成からなるメモリ装置４０のメモリセルＦを示す。図１７（ａ）および（ｂ）においては、このメモリセルＦが８個並んでいる。
【０１２２】
図１６、図１７（ａ）および（ｂ）に示すように、本実施の形態のクロスポイント型のメモリ装置４０は、基板２２上に形成された下部電極２３と、上部電極２５と、下部電極２３と上部電極２５とに挟まれた抵抗変化層２４を含んで構成される記憶素子Ｆを備えた構成である。下部電極２３は、基板２２上にストライプ状に形成されており、第２の電極層２９は、下部電極２３を含む基板２２上に形成された素子用層間絶縁層４２を介して下部電極２３に対して交差するストライプ状に形成されている。そして、メモリ装置４０は、記憶素子Ｆが下部電極２３と第２の電極層２９とが交差する交差部に抵抗変化層２４の上部または下部に第１の実施の形態で説明した電流制限素子１０とが電気的に直列に接続されて形成されている構成となっている。
【０１２３】
また、図１２、図１６および図１７のメモリ装置において、抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行うように構成されている。
【０１２４】
すなわち、図１２と同様に図１６および図１７のメモリ装置４０においても、この複数のメモリセルＦの抵抗変化層２４は、電流制限素子１０を介して第２の電極層２９から正電圧または負電圧の電気的パルスが下部電極２３に印加される。この電気的パルスの印加により、抵抗変化層２４は、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが図１２のメモリ装置２０と同様に行われる。
【０１２５】
このような構成とすることにより、ＯＮ／ＯＦＦ電流比の大きい双方向性の電流制限素子が抵抗変化素子に直列に接続されてメモリ装置のメモリセルを形成するので、クロスポイント型のメモリ装置では、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。また、このメモリ装置は正電圧および負電圧のうちのいずれでも動作でき、双方向性のメモリ装置として動作することができる。
【０１２６】
また、抵抗変化層２４は、少なくとも、例えばＴａＯなどのタンタル酸化物を含み、下部電極２３と第２の電極層２９との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する構成としてもよい。
【０１２７】
このような構成とすることにより、抵抗変化層を含むメモリセルは安定にメモリ動作を行うことができるので安定したメモリ装置が実現できる。
【０１２８】
また、電流制限素子１０は、下部電極２３と第２の電極層２９との間に印加される電気的信号に基づいて双方向に電流を整流する（低電圧域での電流を制限する）動作を行う構成としてもよい。すなわち、第１の実施の形態で説明した、例えば図２（ａ）、（ｂ）および（ｃ）に示す電流制限素子１０と同様の構造で構成してもよい。
【０１２９】
このような構成とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置４０が実現できる。
【０１３０】
次に、本実施の形態による電流制限素子およびメモリ装置の製造方法について説明する。図１８および図１９に示すように本実施の形態のクロスポイント型のメモリ装置２０の製造方法は、基板２２上に、図１６や図１７（ｂ）に示されるようなストライプ状の下部電極２３を形成する工程と、下部電極２３を含めた基板２２上に素子用層間絶縁層３１を形成する工程と、下部電極２３上の素子間層間絶縁層３１を貫通して下部電極２３を露出するコンタクトホール３４を開口する工程と、を含んでいる。そして、メモリ装置２０の製造方法は、コンタクトホール３４に抵抗変化層２４を埋め込む工程と、抵抗変化層２４を覆って第１の電極層２７、第２の電極層２９および第１の電極層２７と第２の電極層２９とで挟まれた障壁層２８からなる電流制限素子１０を形成して抵抗変化層２４と電気的に直列に接続する工程と、上部電極２５に電気的に接続して、下部電極２３に対してストライプ状に交差する第２の電極層２９を形成する工程を含んでいる。そして、電流制限素子１０の障壁層２８は、第１の電極層２７と第２の電極層２９とで挟まれた厚み方向の中央部の材料の元素組成が、第１の電極層２７および第２の電極層２９の電極界面付近の材料の元素組成と異なるように形成することにより、中央部の材料の障壁高さが電極界面付近の材料の障壁高さよりも大きくしたメモリ装置２０の製造方法となっている。
【０１３１】
このような方法とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１３２】
次に、図１２で説明をしたメモリ装置２０を例として図１８および図１９を用いて本実施の形態のメモリ装置２０の製造方法について順にプロセスフローを説明する。なお、図１８および図１９は一連のプロセスフローを示し、図１８は前半のプロセスフロー、図１９は後半のプロセスフローを示す。
【０１３３】
図１８（ａ）に示すように、例えば、Ｓｉ材料の基板２２上にＡｌ材料からなる下部電極２３を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法などにより酸化膜を第１の層間絶縁膜３１として基板２２および下部電極２３を覆って厚さ２５０ｎｍとなるように堆積する。
【０１３４】
そして、図１８（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍのコンタクトホール３４が下部電極２３上に第１の層間絶縁膜３１を貫通して形成される。この後、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、ＴａＯなどのタンタル酸化物からなる抵抗変化材料でコンタクトホール２４が埋め込まれた抵抗変化層２４を図１８（ｃ）に示すように形成し、第１の層間絶縁膜３１上にも層状に堆積する。
【０１３５】
さらに、図１８（ｄ）に示すように、第１の層間絶縁膜３１上に堆積された抵抗変化層２４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３１の表面が露出するまで除去されて、コンタクトホール３４の中に堆積されたものだけが残される。
【０１３６】
次に、図１９（ａ）に示すように、ＣＭＰ技術を用いることによりコンタクトホール３４中の抵抗変化層２４の上部を除去して、深さ３０ｎｍの凹部４３を形成する。そして、例えばＴａＮなどのタンタル窒化物からなる電極材料をこの凹部４３に埋めて、第１の層間絶縁膜３１上に上部電極２５の材料として層状に形成したのち、ＣＭＰ技術により第１の層間絶縁膜３１上の電極材料を除去する。なお、このＴａＮ層は上部電極２５であるとともに電流制限素子１０の第１の電極層２７でもあるように形成される。
【０１３７】
さらに、図１９（ｂ）に示すように、上部電極２５および第１の層間絶縁膜３１の上に例えば、反応性スパッタ法において、第１の実施の形態の図７で示したＮ２ガスのＡｒガス＋Ｎ２ガスに対する流量比を制御する。このことによりＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１（ただし、Ｘ１＜Ｘ２とする）の３層からなり、中央の層のＮ元素組成が他の層より大きいＳｉＮ膜３６が形成される。そして、その上にＡｌ材料を０．１μｍの厚さで層状にＡｌ電極層３７として形成して、図１９（ｃ）に示すように上部電極２５を覆って幅１８０ｎｍのストライプ状のＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１の３層のＳｉＮ膜の障壁層２８およびＡｌ材料からなる第２の電極層２９を形成すると電流制限素子１０が形成される。
【０１３８】
さらに、障壁層２８および第２の電極層２９を覆い、第１の層間絶縁膜３１の上に第２の層間絶縁膜３８が、ＣＶＤ法などにより厚さ０．４μｍの酸化膜として図１９（ｄ）に示すように形成される。このようにして、メモリ装置２０が形成され、抵抗変化素子２６の上に電流制限素子１０が積層方向に直列に接続されて形成されている。
【０１３９】
ここで、電流制限素子１０の製造方法は、第１の電極層２７または第２の電極層２９の上に障壁層２８を形成する障壁層形成工程と、障壁層２８の上に第２の電極層２９または第１の電極層２７を形成する工程と、を含んでいる。そして、障壁層形成工程において複数のガスのガス分圧、例えばＡｒガスとＮ２ガスのガス分圧を変化させることにより、障壁層２８の障壁高さのプロファイルは、第１の実施の形態で説明したように中央部が第１の電極層および第２の電極層との電極界面付近よりも大きく形成している。
【０１４０】
以上のプロセスフローにより、メモリ装置２０が製造される。なお、図１８および図１９に示すメモリセルＦがマトリクス状に配列されたメモリ装置４０においても同様の製造方法により製造することができる。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化層２４および障壁層２８の製作においても本実施の形態に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで抵抗変化層２４を製作することができる。
【０１４１】
また、このような方法でメモリ装置を製造することにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。しかも、双方向性の非線形な電圧−電流特性を有する電流制限素子を含んでメモリセルを形成することができるので、メモリ装置は双方向性のメモリ動作が可能でＯＮ電流およびＯＮ／ＯＦＦ電流比が大きい特性を示して動作している。
【０１４２】
なお、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように、障壁層の厚み方向に関する中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。
【０１４３】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような構成とすることにより、メモリセルの書き込み、読み出し動作を行う印加電圧の範囲内で、電流制限素子のＯＮ／ＯＦＦ電流比を最大にすることができるので、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。そして、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１４４】
また、障壁層は、積層方向に対して中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高い組成プロファイルを有して形成された方法としてもよい。さらに元素組成のプロファイルは連続的に中央部を高くすることも可能であり、または段階的に中央部を高くすることも可能である。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１４５】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層構造で形成され、組成プロファイルは、積層方向に対して窒素、炭素および酸素の元素組成が電極界面付近から中央部まで段階的に高くなるように形成された方法としてもよい。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１４６】
また、第１の電極層および第２の電極層の少なくとも１つの層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮから選択された少なくとも一層である構成としてもよい。
【０１４７】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態におけるメモリ装置の構成を示すブロック図である。本実施の形態に係るメモリ装置２００は、第２の実施の形態で説明したメモリ装置２０、４０と同様のメモリ装置を含む構成であって、ワード線とビット線とが立体的に交差する点に記憶素子（メモリセル）を介在させたクロスポイント型のものである。
【０１４８】
図２０に示すようにメモリ装置２００は、メモリ本体部２０１を含み、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、ビット線の電位を増幅するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、メモリ装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【０１４９】
メモリアレイ２０２は、第１および第２の実施の形態で説明した記憶素子がメモリセルとしてマトリクス状に整列したものである。そして、メモリアレイ２０２は半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２を備えている。
【０１５０】
また、これらの複数のワード線ＷＬ０，ＷＬ１，Ｗｌ２と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２との立体交差点に対応してマトリクス状に設けられた複数の記憶素子Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「記憶素子Ｍ１１１，Ｍ１１２，…」と表す）が設けられている。
【０１５１】
ここで、記憶素子Ｍ１１１，Ｍ１１２，…は、第２の実施の形態に係る記憶素子に相当し、半導体基板の上にタンタル酸化物を含む抵抗変化層からなる抵抗変化素子が形成され、その抵抗変化阻止の上に双方向性のＯＮ／ＯＦＦ電流比の大きい電流制限素子が積層された構成になっている。
【０１５２】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数の記憶素子Ｍ１１１，Ｍ１１２，…のうちの選択される特定の記憶素子のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１５３】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【０１５４】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２のうちのいずれかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１５５】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のうちのいずれかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１５６】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１５７】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となるビット線の電位を増幅する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【０１５８】
したがって、メモリセルとなる記憶素子５２を構成する電流制限素子５０と抵抗変化素子５１とが直列に接続された記憶素子Ｍ１１１，Ｍ１１２，…への書き込み、および読み出しは第２の実施の形態と同様に行われる。すなわち、書き込みのときには電流制限素子５０は高い印加電圧が印加されたＯＮ状態となり、効率よく抵抗変化素子５１に大きい電圧が印加されるので、記憶素子Ｍ１１１などに対して安定した書き込みが行える。また、読み出しのときには電流制限素子５０は低い印加電圧が印加されるＯＦＦ状態となり、抵抗変化素子５１には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、ノイズやクロストークに対しても電流制限素子５０が効率よく抵抗変化素子５１に影響することを阻止することができるので、記憶素子Ｍ１１１などの誤動作の発生を防止することができる。
【０１５９】
なお、メモリ装置２００の製造方法は第２の実施の形態におけるメモリ装置の製造方法により同様に製造することができる。
【０１６０】
このように、メモリ装置２００は本発明の第１および第２の実施の形態で示した電流制限素子およびメモリ装置で構成することができるので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を利用することができる。このようにすることにより、本実施の形態のメモリ装置２００は双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置として作製される。
【０１６１】
（第４の実施の形態）
第２の実施の形態においては、基板に近い側に抵抗変化素子が配置して形成され、この抵抗変化素子に直列に接続された電流制限素子からなる記憶素子をメモリセルとして含むメモリ装置２０について説明した。本実施の形態においては、これとは逆に、基板に近い側に電流制限素子が配置して形成され、この電流制限素子に直列に接続された抵抗変化素子からなる記憶素子をメモリセルとして含むメモリ装置について、第２の実施の形態と同様に製造することができ、動作することを順に説明する。
【０１６２】
図２１は、本発明の第４の実施の形態のメモリ装置６０の概略構成図を示す。図２１（ａ）は半導体チップ表面２１から見たメモリ装置６０の概略構成を示す模式図である。図２１（ｂ）は図２１（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図、図２１（ｃ）は図２１（ａ）のＣ−Ｃ線の断面を矢印方向に見た概略断面図を示す。
【０１６３】
本実施の形態は、第２および第３の実施の形態で示したメモリ装置２０、４０と異なり、抵抗変化素子２６が電流制限素子１０の上に積層されて構成されている。すなわち、図２１（ａ）、（ｂ）および（ｃ）に示すように電流制限素子１０の上部に、下部電極２３と上部電極２５とに挟まれて抵抗変化層２４が配置されている。
【０１６４】
また、図２１（ｂ）および（ｃ）に示すように、メモリ装置６０は、金属酸化物材料からなる抵抗変化層２４が上部電極２５と下部電極２３とに挟まれた抵抗変化素子２６と、この抵抗変化素子２６の下に接続され、障壁層２８が下部の第１の電極層２７と上部の第２の電極層２９とに挟まれた電流制限素子１０とを基板２２の上に形成された構成となっている。このような構成によれば、電流制限素子１０と抵抗変化素子２６とが積層方向に直列に接続されたメモリ装置２０、４０と同様に、抵抗変化素子２６は、その下部に積層方向に直列に接続された電流制限素子１０により、書込みディスターブが防止されるだけでなく大きい電流駆動能力で駆動することができる。このようにして構成した図２１に示すメモリ装置６０の動作は、第２および第３の実施の形態で示したメモリ装置２０、４０と同様に動作するので、詳細な説明については省略する。ここで、メモリ装置６０は１個の記憶素子６３で構成されている。
【０１６５】
次に、本実施の形態によるメモリ装置の製造方法について説明する。
【０１６６】
本実施の形態のクロスポイント型のメモリ装置６０の製造方法は、基板２２上にストライプ状の第１の電極層２７および障壁層２８を形成する工程と、第１の電極層２７および障壁層２８を含む基板２２上に第１の層間絶縁膜６１を形成したのち、障壁層２８上の下部層間絶縁膜６１の一部に第１のコンタクトホール６２を開口する工程と、第１のコンタクトホール６２の内部及び第１の層間絶縁膜６１上に第２の電極層２９を形成する工程と、を含んでいる。そして、メモリ装置６０の製造方法は、第２の電極層２９のうち、第１の層間絶縁膜６１上の第２の電極層２９をＣＭＰ技術により除去する工程と、第２の電極層２９および第１の層間絶縁膜６１上に第２の層間絶縁層３１を形成する工程と、第２の電極層２９上の第２の層間絶縁層３１を貫通して第２の電極層２９を露出する第２のコンタクトホール３４を開口する工程と、を含んでいる。そして、メモリ装置６０の製造方法は、このコンタクトホール３４に抵抗変化層２４を埋め込む工程と、抵抗変化層２４を覆って第２の層間絶縁層３１上に第１の電極層２７に対してストライプ状に交差する上部電極２５を形成する工程と、を含んでいる。
【０１６７】
障壁層２８が第１の電極層２７と第２の電極層２９とで挟まれて構成される電流制限素子１０は、抵抗変化層２４が下部電極２３および上部電極２５に挟まれた抵抗変化素子２６に電気的に直列に接続されている。なお、図２１（ｂ）および（ｃ）において電流制限素子１０の第２の電極２９と抵抗変化素子２６の下部電極２３とは共通の一体化された電極として形成されている。
【０１６８】
さらに、メモリ装置６０の製造方法において、電流制限素子１０の障壁層２８は、第１の電極層２７と第２の電極層２９とで挟まれた厚み方向に関する中央部の材料の元素組成が、第１の電極層２７および第２の電極層２９の電極界面付近の材料の元素組成と異なるように形成することにより、中央部の材料の障壁高さが電極界面付近の材料の障壁高さよりも大きくして形成される。
【０１６９】
このような構成とすることにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１７０】
次に、本実施の形態によるメモリ装置６０の製造方法について、図２２および図２３を用いて順にプロセスフローを説明する。なお、図２２および図２３は一連のプロセスフローを示し、図２２は前半のプロセスフロー、図２３は後半のプロセスフローを示す。
【０１７１】
図２２（ａ）に示すように、例えば、Ｓｉ材料の基板２２上にＡｌ材料からなる第１の電極層２７を形成し、その上に、例えば、反応性スパッタ法において、Ｎ２ガスの流量比を制御することによりＳｉＮｘ１-ＳｉＮｘ２-ＳｉＮｘ１（ただしｘ１＜ｘ２）の３層からなり、３層のうち第１の実施の形態で示した中央部の層のＮ元素組成が他の２層より大きいＳｉＮ膜よりなる障壁層２８を積層し、エッチング法により所定方向に伸張するように幅０．１μｍで形成する。次に、ＣＶＤ法などにより酸化膜を下部層間絶縁膜６１として基板２２、第１の電極層２７および障壁層２８を覆って厚さ０．３μｍとなるように堆積する。そして、下部層間絶縁膜６１の表面を平坦化したのち、図２２（ａ）に示すように下部コンタクトホール６２を形成する工程として、下部層間絶縁膜６１を貫通する直径９０ｎｍの下部コンタクトホール６２を、例えば、ドライエッチング法により、障壁層２８上に形成する。
【０１７２】
次に図２２（ｂ）に示すように、例えばＣＶＤ法などにより、下部コンタクトホール６２にＴａＮ材料からなる第２の電極層２９を埋め込み、下部層間絶縁膜６１上にも形成する。そして、ＣＭＰ（化学的機械的研磨）技術を用いて下部層間絶縁膜６１上の第２の電極層２９を除去して下部コンタクトホール６２に埋め込まれたものだけを残して平坦化する。さらに、図２２（ｃ）に示すようにＣＶＤ法などにより、酸化膜を第１の層間絶縁膜３１として、下部層間絶縁膜６１と第２の電極層２９を覆って形成したのち、例えば、ドライエッチング法により直径８０ｎｍのコンタクトホール３４が第２の電極層２９上に第１の層間絶縁膜３１を貫通して形成される。なお、この第２の電極層２９は、抵抗変化素子２６の下部電極２３を兼ねることとなる。
【０１７３】
そして、図２２（ｄ）に示すようにコンタクトホール３４には、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、ＴａＯなどのタンタル酸化物からなる抵抗変化材料で埋め込まれた抵抗変化層２４を形成し、抵抗変化層２４は第１の層間絶縁膜３１上にも層状に堆積する。
【０１７４】
さらに、図２３（ａ）に示すように、第１の層間絶縁膜３１上に堆積された抵抗変化層２４はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３１の表面が露出するまで除去されて、コンタクトホール３４の中に堆積されたものだけが残される。そして、図２３（ｂ）に示すように抵抗変化層２４を覆い第１の層間絶縁膜３１上に、例えば、スパッタ法によりＡｌ材料を０．１μｍの厚さの上部電極２５を形成する層を積層したのち、Ｃｕからなる金属配線層４７を０．１μｍの厚さに上部電極２５上に積層する。
【０１７５】
次に、図２３（ｃ）に示すように、抵抗変化層２４を覆う幅９０ｎｍの上部電極２５および金属配線層４７をエッチング法により形成したのち、上部電極２５および金属配線層４７を覆って第１の層間絶縁膜３１上に第２の層間絶縁膜３８として、例えばＣＶＤ法などにより弗素ドープの酸化膜を形成する。
【０１７６】
以上のプロセスフローにより、メモリ装置６０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化層２４および障壁層２８の製作においても本実施の形態にのみ固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルール、例えば１００ｎｍ未満のプロセスルールの最小サイズで抵抗変化層２４を製作することができる。なお、金属配線層４７はメモリ装置６０の更なる高速化を図るために上部電極２５上に形成されて実質的に上部電極２５の抵抗値をさらに低減している。したがって、更なる高速化が不要な場合は、金属配線層４７は形成しなくてもよい。
【０１７７】
ところで、図２１で示すメモリ装置６０は、１個の記憶素子６３で構成されているが、本実施の形態のメモリ装置は、記憶素子６３がメモリセルとしてマトリクス状に複数個配置された第２の実施の形態で示した図１６および図１７と同様の構成のメモリ装置として形成してもよい。
【０１７８】
また、このような構成によりメモリ装置を製造することにより、双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１７９】
なお、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような方法とすることにより、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比がさらに大きい電流制限素子が接続されたメモリ装置を製造することができる。そして、抵抗変化層を用いた抵抗変化素子と、例えば直列に接続して適用する電流制限素子として最適の双方向性の電流制限素子とを含むメモリ装置を製造することができる。
【０１８０】
また、中央部の障壁高さと電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように中央部の材料の元素組成と電極界面付近の材料の元素組成とが異なるように形成した方法としてもよい。このような構成とすることにより、メモリセルの書き込み、読み出し動作を行う印加電圧の範囲内で、電流制限素子のＯＮ／ＯＦＦ電流比を最大にすることができるので、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が実現できる。そして、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１８１】
また、障壁層は、積層方向に対して中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が電極界面付近の元素組成より高い組成プロファイルを有して形成された方法としてもよい。さらに元素組成のプロファイルは連続的に中央部を高くすることも可能であり、または段階的に中央部を高くすることも可能である。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１８２】
また、障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの元素組成が異なる少なくとも３層を含む多層構造で形成され、組成プロファイルは、積層方向に対して窒素、炭素および酸素の元素組成が電極界面付近から中央部まで段階的に高くなるように形成された方法としてもよい。このような方法とすることにより、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置が、半導体の微細化プロセスと親和性のよい量産プロセスを適用して製作することができる。
【０１８３】
また、第１の電極層および第２の電極層の少なくとも１つの層は、ＴｉＡｌＮ、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮから選択された少なくとも一層である構成としてもよい。
【０１８４】
（第５の実施の形態）
図２４は、本発明の第５の実施の形態におけるメモリ装置の構成を示すブロック図である。本実施の形態に係るメモリ装置２５０は、第３の実施の形態で説明したメモリ装置２００と同様の構成であって、ワード線とビット線とが立体的に交差する点に記憶素子（メモリセル）を介在させ、この記憶素子が第４の実施の形態で説明したメモリ装置６０の記憶素子６３と同じものを配置したクロスポイント型のものである。図２４のメモリ装置２５０が、図２０のメモリ装置２００と異なる点はメモリ本体部２５１のメモリアレイ２５２が異なることであり、抵抗変化素子７１と電流制限素子７０との接続が逆転している。その他については、メモリ装置２００と同様の構成であるので詳細な説明は省略する。
【０１８５】
記憶素子７２を構成する電流制限素子７０と抵抗変化素子７１とが直列に接続された記憶素子Ｍ１１１，Ｍ１１２，…への書き込み、および読み出しは第２の実施の形態と同様に行われる。すなわち、書き込みのときには電流制限素子７０は高い印加電圧が印加されたＯＮ状態となり、効率よく抵抗変化素子７１に大きい電圧が印加されるので、記憶素子Ｍ１１１などに対して安定した書き込みが行える。また、読み出しのときには電流制限素子７０は低い印加電圧が印加されるＯＦＦ状態となり、抵抗変化素子７１には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、ノイズやクロストークに対しても電流制限素子７０が効率よく抵抗変化素子７１に影響することを阻止することができるので、記憶素子Ｍ１１１などの誤動作の発生を防止することができる。
【０１８６】
なお、メモリ装置２５０の製造方法は第４の実施の形態におけるメモリ装置の製造方法により同様に製造することができる。
【０１８７】
このように、メモリ装置２５０は本発明の第１および第４の実施の形態で示した電流制限素子およびメモリ装置で構成することができるので、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を利用することができる。このようにすることにより、本実施の形態のメモリ装置２５０は双方向性の動作ができて、隣接するメモリセルからの迂回電流による書き込みディスターブがなく、しかもノイズやクロストークの影響を受けずに安定して動作する高信頼性のメモリ装置として作製される。
【０１８８】
これらの構成により、高集積で実用性の高いクロスポイント型のメモリ装置は、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。なお、下部に電流制限素子を接続して電流駆動能力を高めているので、抵抗変化素子は安定に抵抗変化を繰り返すことができる。
【０１８９】
なお、第２から第５の実施の形態で示したように記憶素子は、抵抗変化素子と電流制限素子とが直列に接続されて構成されているが、抵抗変化素子および電流制限素子の配置は、積層方向に対してどちらが上部にあってもよく、上述した効果については、同様に奏することができる。
【０１９０】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１９１】
本発明は、印加電圧に対して双方向性の非線形な電圧−電流特性を有し、かつＯＮ／ＯＦＦ電流比の大きい電流制限素子を提供するものであり、かつ、この電流制限素子を適用した記憶素子を配置したメモリ装置およびその製造方法を提供するものであり、回路基板や携帯情報機器および情報家電機器などの機器に広く適用することができ有用である。
【符号の説明】
【０１９２】
１０，１８，５０，７０    電流制限素子
１１，１１ａ，１１ｂ，１１ｃ，２８    障壁層
１２，２７    第１の電極層
１３，２９（２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ）  
第２の電極層
１４    中央部
１５，１６    電流
１７    電極界面
２０，４０，６０，２００，２５０    メモリ装置
２１，４１    半導体チップ表面
２２，１００    基板
２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ）    下部電極
２４    抵抗変化層
２５    上部電極
２６，５１，７１    抵抗変化素子
３１    第１の層間絶縁膜（素子用層間絶縁層）
３４    コンタクトホール
３６    ＳｉＮ膜
３７    Ａｌ電極層
３８    第２の層間絶縁膜
３９，５２，６３，７２    記憶素子（メモリセル）
４２    素子用層間絶縁層
４３    凹部
４７    金属配線層
６１    下部層間絶縁膜
６２    下部コンタクトホール
２０１，２５１    メモリ本体部
２０２，２５２    メモリアレイ
２０３    行選択回路／ドライバ
２０４    列選択回路／ドライバ
２０５    書き込み回路
２０６    センスアンプ
２０７    データ入出力回路
２０８    アドレス入力回路
２０９    制御回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
障壁層が第１の電極層と第２の電極層とで挟まれて構成される電流制限素子において、
前記障壁層は、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、
元素Ａのシリコンに対する組成比が、厚み方向における中央部において、前記第１の電極層と前記障壁層との界面付近および前記第２の電極層と前記障壁層との界面付近より高く、
障壁高さが、厚み方向における中央部において、前記第１の電極層と前記障壁層との電極界面付近および前記第２の電極層と前記障壁層との電極界面付近よりも大きいことを特徴とする電流制限素子。
【請求項２】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上であることを特徴とする請求項１に記載の電流制限素子。
【請求項３】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下であることを特徴とする請求項１に記載の電流制限素子。
【請求項４】
前記障壁層は、半導体または絶縁体の材料からなることを特徴とする請求項１から請求項３のいずれか１項に記載の電流制限素子。
【請求項５】
前記厚み方向に対して窒素、炭素および酸素の元素のうちの少なくとも１つの前記元素組成が前記電極界面付近から前記中央部まで連続して高くなっていることを特徴とする請求項１に記載の電流制限素子。
【請求項６】
前記障壁層は窒素、炭素および酸素の元素のうちの少なくとも１つの前記元素組成が異なる少なくとも３層を含む多層の積層構造からなり、前記積層方向に対して窒素、炭素および酸素のうちの少なくとも１つの前記元素組成が前記電極界面付近から前記中央部まで段階的に高くなっていることを特徴とする請求項１に記載の電流制限素子。
【請求項７】
前記中央部の窒素の元素含有量と前記電極界面付近の窒素の元素含有量との比が、０．０３以上であることを特徴とする請求項１に記載の電流制限素子。
【請求項８】
前記中央部の窒素の元素含有量と前記電極界面付近の窒素の元素含有量との比が、０．０３以上、０．３１以下であることを特徴とする請求項１に記載の電流制限素子。
【請求項９】
基板上に形成された下部電極と、上部電極と、前記下部電極と前記上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、
請求項１から請求項８のいずれか１項に記載の電流制限素子と、
前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、
を備えたメモリ装置であって、
前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されていることを特徴とするメモリ装置。
【請求項１０】
基板上に形成された下部電極と、上部電極と、前記下部電極と前記上部電極とに挟まれた抵抗変化層とを含んで構成される記憶素子と、
請求項１から請求項８のいずれか１項に記載の電流制限素子と、
前記基板上に形成され、かつ前記記憶素子および前記電流制限素子を覆うように形成された層間絶縁層と、
を備えたメモリ装置であって、
前記下部電極は、前記基板上にストライプ状に形成されており、
前記第２の電極層は、前記下部電極に対して交差するストライプ状に形成されており、
前記電流制限素子は、前記記憶素子の上部または下部に電気的に直列に接続されて形成されており、前記記憶素子は、前記下部電極と前記第２の電極層とが交差する交差部に前記抵抗変化層と前記電流制限素子とが形成されていることを特徴とするメモリ装置。
【請求項１１】
前記抵抗変化層は、正電圧が印加されたときに低抵抗化し、負電圧が印加されたときは高抵抗化する、または、正電圧が印加されたときに高抵抗化し、負電圧が印加されたときには低抵抗化することによりメモリ動作を行うことを特徴とする請求項９または請求項１０に記載のメモリ装置。
【請求項１２】
前記抵抗変化層は、少なくともタンタル酸化物を含み、前記下部電極と前記第２の電極層との間に印加される電気的信号に基づいて可逆的に抵抗値が変化することを特徴とする請求項９から請求項１１のいずれか１項に記載のメモリ装置。
【請求項１３】
前記電流制限素子は、前記下部電極と前記第２の電極層との間に印加される電気的信号に基づいて双方向に低電圧域での電流を制限する動作を行うことを特徴とする請求項１１から請求項１２のいずれか１項に記載のメモリ装置。
【請求項１４】
第１の電極層の上に障壁層を形成する障壁層形成工程と、
前記障壁層の上に第２の電極層を形成する工程と、を含む電流制限素子の製造方法であって、
前記障壁層形成工程では、複数のガスのガス分圧を変化させることにより、前記障壁層の障壁高さが、前記障壁層の厚み方向における中央部の障壁高さを前記第１の電極層および前記第２の電極層との電極界面付近の障壁高さよりも大きくなるように形成されることを特徴とする電流制限素子の製造方法。
【請求項１５】
基板上にストライプ状の下部電極層を形成する工程（ａ）と、
前記下部電極層及び前記基板上に第１の層間絶縁層を形成する工程（ｂ）と、
前記下部電極層上の前記第１の層間絶縁層を貫通して前記下部電極層を露出するコンタクトホールを開口する工程（ｃ）と、
前記コンタクトホールに抵抗変化層を埋め込む工程（ｄ）と、
前記抵抗変化層を覆い前記第１の層間絶縁層上に第１の電極層、障壁層、第２の電極層を順に形成することにより電流制限素子を形成して前記抵抗変化層と電気的に直列に接続する工程（ｅ）と、
前記第２の電極層に電気的に接続して、前記下部電極層に対してストライプ状に交差する上部電極層を形成する工程（ｆ）と、
を含み、
前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくしたことを特徴とするメモリ装置の製造方法。
【請求項１６】
前記工程（ｆ）の後に、前記第１の層間絶縁層、前記障壁層、前記第２の電極層、前記上部電極層を覆うように第２の層間絶縁層を形成する工程（ｇ）を含む請求項１５に記載のメモリ装置の製造方法。
【請求項１７】
基板上にストライプ状の第１の電極層を形成する工程（ａ）と、
前記第１の電極層上に障壁層を形成する工程（ｂ）と、
前記基板上及び前記障壁層上に第１の層間絶縁膜を形成する工程（ｃ）と、
前記障壁層上の前記第１の層間絶縁層を貫通して前記障壁層を露出する第１のコンタクトホールを開口する工程（ｄ）と、
前記第１のコンタクトホール上に第２の電極層を形成する工程（ｅ）と、
前記第１の層間絶縁層及び第２の電極層上に第２の層間絶縁層を形成する工程（ｆ）と、
前記第２の電極層上の前記第２の層間絶縁層を貫通して前記第２の電極層を露出する第２のコンタクトホールを開口する工程（ｇ）と、
前記第２のコンタクトホールに抵抗変化層を埋め込む工程（ｈ）と、
前記抵抗変化層を覆い前記第２の層間絶縁層上に前記第１の電極層に対してストライプ状に交差する上部電極層を形成する工程（ｉ）と、を含み、
前記電流制限素子の前記障壁層は、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成したことを特徴とするメモリ装置の製造方法。
【請求項１８】
前記工程（i）の後に、前記第２の層間絶縁層、前記上部電極層を覆うように第３の層間
絶縁層を形成する工程（ｊ）を含む請求項１７に記載のメモリ装置の製造方法。
【請求項１９】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上となるように前記中央部の材料の元素組成と前記電極界面付近の材料の元素組成とが異なるように形成することを特徴とする請求項１５または請求項１７に記載のメモリ装置の製造方法。
【請求項２０】
前記中央部の障壁高さと前記電極界面付近の障壁高さとの差が、２０ｍｅＶ以上、２２０ｍｅＶ以下となるように前記中央部の材料の元素組成と前記電極界面付近の材料の元素組成とが異なるように形成することを特徴とする請求項１５または請求項１７に記載のメモリ装置の製造方法。
【請求項２１】
前記障壁層は、厚み方向における前記中央部の窒素、炭素および酸素のうちのいずれか１つの元素組成が前記電極界面付近の前記元素組成より高くなるように形成されることを特徴とする請求項１５から請求項２０のいずれか１項に記載のメモリ装置の製造方法。
【請求項２２】
前記障壁層は窒素、炭素および酸素の元素のうちのいずれか１つの前記元素組成が異なる少なくとも３層を含む多層の積層構造で形成され、前記積層方向に対して窒素、炭素および酸素の元素のうちのいずれか１つの前記元素組成が前記電極界面付近から前記中央部まで段階的に高くなるように形成されることを特徴とする請求項１５から請求項２０のいずれか１項に記載のメモリ装置の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009011113.tif 000027
【図２】
2009011113.tif 000028
【図３】
2009011113.tif 000029
【図４】
2009011113.tif 000030
【図５】
2009011113.tif 000031
【図６】
2009011113.tif 000032
【図７】
2009011113.tif 000033
【図８】
2009011113.tif 000034
【図９】
2009011113.tif 000035
【図１０】
2009011113.tif 000036
【図１１】
2009011113.tif 000037
【図１２】
2009011113.tif 000038
【図１３】
2009011113.tif 000039
【図１４】
2009011113.tif 000040
【図１５】
2009011113.tif 000041
【図１６】
2009011113.tif 000042
【図１７】
2009011113.tif 000043
【図１８】
2009011113.tif 000044
【図１９】
2009011113.tif 000045
【図２０】
2009011113.tif 000046
【図２１】
2009011113.tif 000047
【図２２】
2009011113.tif 000048
【図２３】
2009011113.tif 000049
【図２４】
2009011113.tif 000050
【手続補正書】
【提出日】平成21年12月29日(2009.12.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
障壁層が第１の電極層と第２の電極層とで挟まれて構成される電流制限素子において、
前記障壁層は、厚み方向の全領域において、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、
元素Ａのシリコンに対する組成比が、厚み方向における中央部において、前記第１の電極層と前記障壁層との界面付近および前記第２の電極層と前記障壁層との界面付近より高く、
障壁高さが、厚み方向における中央部において、前記第１の電極層と前記障壁層との電極界面付近および前記第２の電極層と前記障壁層との電極界面付近よりも大きいことを特徴とする電流制限素子。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
第１の電極層の上に障壁層を形成する障壁層形成工程と、
前記障壁層の上に第２の電極層を形成する工程と、を含む電流制限素子の製造方法であって、
前記障壁層は、厚み方向の全領域において、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、
前記障壁層形成工程では、複数のガスのガス分圧を変化させることにより、前記障壁層の障壁高さが、前記障壁層の厚み方向における中央部の障壁高さを前記第１の電極層および前記第２の電極層との電極界面付近の障壁高さよりも大きくなるように形成されることを特徴とする電流制限素子の製造方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
基板上にストライプ状の下部電極層を形成する工程（ａ）と、
前記下部電極層及び前記基板上に第１の層間絶縁層を形成する工程（ｂ）と、
前記下部電極層上の前記第１の層間絶縁層を貫通して前記下部電極層を露出するコンタクトホールを開口する工程（ｃ）と、
前記コンタクトホールに抵抗変化層を埋め込む工程（ｄ）と、
前記抵抗変化層を覆い前記第１の層間絶縁層上に第１の電極層、障壁層、第２の電極層を順に形成することにより電流制限素子を形成して前記抵抗変化層と電気的に直列に接続する工程（ｅ）と、
前記第２の電極層に電気的に接続して、前記下部電極層に対してストライプ状に交差する上部電極層を形成する工程（ｆ）と、
を含み、
前記電流制限素子の前記障壁層は、厚み方向の全領域において、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくしたことを特徴とするメモリ装置の製造方法。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
基板上にストライプ状の第１の電極層を形成する工程（ａ）と、
前記第１の電極層上に障壁層を形成する工程（ｂ）と、
前記基板上及び前記障壁層上に第１の層間絶縁膜を形成する工程（ｃ）と、
前記障壁層上の前記第１の層間絶縁層を貫通して前記障壁層を露出する第１のコンタクトホールを開口する工程（ｄ）と、
前記第１のコンタクトホール上に第２の電極層を形成する工程（ｅ）と、
前記第１の層間絶縁層及び第２の電極層上に第２の層間絶縁層を形成する工程（ｆ）と、
前記第２の電極層上の前記第２の層間絶縁層を貫通して前記第２の電極層を露出する第２のコンタクトホールを開口する工程（ｇ）と、
前記第２のコンタクトホールに抵抗変化層を埋め込む工程（ｈ）と、
前記抵抗変化層を覆い前記第２の層間絶縁層上に前記第１の電極層に対してストライプ状に交差する上部電極層を形成する工程（ｉ）と、を含み、
前記電流制限素子の前記障壁層は、厚み方向の全領域において、元素Ａ（Ａは窒素または炭素または酸素）およびシリコンを含み、前記第１の電極層と前記第２の電極層とで挟まれた厚み方向の中央部の材料の元素組成が、前記第１の電極層および前記第２の電極層との電極界面付近の材料の元素組成と異なるように形成し、前記中央部の材料の障壁高さが前記電極界面付近の材料の障壁高さよりも大きくなるように形成したことを特徴とするメモリ装置の製造方法。
【国際調査報告】
2009011113.tif 000051
2009011113.tif 000052
2009011113.tif 000053
2009011113.tif 000054
2009011113.tif 000055
2009011113.tif 000056