【手続補正書】
【提出日】平成17年8月29日(2005.8.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ダーリントン接続された複数のバイポーラトランジスタを有する素子を半導体回路の出力端子間に並列に接続したことを特徴とする半導体装置。
【請求項２】  請求項１記載の半導体装置において、前記半導体回路が増幅回路であることを特徴とする半導体装置。
【請求項３】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子が保護素子であることを特徴とする半導体装置。
【請求項４】  請求項２記載の半導体装置において、前記ダーリントン接続の接続数が、前記半導体回路の出力端子間の耐圧に応じて設定されていることを特徴とする半導体装置。
【請求項５】  請求項２記載の半導体装置において、前記ダーリントン接続の接続数が、前記複数のバイポーラトランジスタの最後段のバイポーラトランジスタのコレクタ−エミッタ間でブレイクダウンが生じないように設定されていることを特徴とする半導体装置。
【請求項６】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを複数のブロックに分割し、これら複数のブロックを直列に接続したことを特徴とする半導体装置。
【請求項７】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタのコレクタ領域を共有させたことを特徴とする半導体装置。
【請求項８】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの最後段のバイポーラトランジスタの面積は、その前段のバイポーラトランジスタの面積よりも大きいことを特徴とする半導体装置。
【請求項９】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベース−コレクタ間が通常状態で開放とされていることを特徴とする半導体装置。
【請求項１０】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベース−コレクタ間が短絡されていることを特徴とする半導体装置。
【請求項１１】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベースと最後段のバイポーラトランジスタのエミッタとの間の距離を、前記初段のバイポーラトランジスタのベースと最後段の前段のバイポーラトランジスタのエミッタとの間の距離よりも短くしたことを特徴とする半導体装置。
【請求項１２】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベースと、最後段のバイポーラトランジスタのエミッタとを、その各々の長辺を対向させた状態で隣接させたことを特徴とする半導体装置。
【請求項１３】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子は、順方向接続された素子および逆方向接続された素子の少なくとも一方とされることを特徴とする半導体装置。
【請求項１４】  請求項２記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子は、順方向接続された素子および逆方向接続された素子の両方とされることを特徴とする半導体装置。
【請求項１５】  請求項１４記載の半導体装置において、前記逆方向接続された素子のバイポーラトランジスタの数は、前記順方向接続された素子のバイポーラトランジスタの数よりも少ないことを特徴とする半導体装置。
【請求項１６】  請求項２記載の半導体装置において、前記半導体回路はヘテロ接合バイポーラトランジスタを有する増幅回路であることを特徴とする半導体装置。
【請求項１７】  請求項２記載の半導体装置において、前記半導体回路と、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子とを同一の化合物半導体基板に設けたことを特徴とする半導体装置。
【請求項１８】  増幅回路と、前記増幅回路の出力端子間に並列に接続された保護回路とを備え、前記保護回路は、ダーリントン接続された複数のバイポーラトランジスタを有する構成とされ、前記ダーリントン接続された複数のバイポーラトランジスタは複数のブロックに分割され、これら複数のブロックを直列に接続した構成とされていることを特徴とする半導体装置。
【請求項１９】  請求項１８記載の半導体装置において、前記複数のブロックの各々のバイポーラトランジスタの数が互いに等しいことを特徴とする半導体装置。
【請求項２０】  請求項１８記載の半導体装置において、前記複数のブロックの各々のバイポーラトランジスタの数が異なることを特徴とする半導体装置。
【請求項２１】  請求項１８記載の半導体装置において、前記複数のブロック毎に、その各々のバイポーラトランジスタのコレクタ領域を共有させたことを特徴とする半導体装置。
【請求項２２】  請求項１８記載の半導体装置において、前記複数のブロックの各々の初段および最後段のバイポーラトランジスタの間に接続された中段のバイポーラトランジスタの面積を、前記複数のブロックの各々の初段および最後段のバイポーラトランジスタの面積よりも小さくしたことを特徴とする半導体装置。
【請求項２３】  請求項１８記載の半導体装置において、前記複数のブロックの各々の初段のバイポーラトランジスタのベースと、最後段のバイポーラトランジスタのエミッタとを、その各々の長辺を対向させた状態で隣接させたことを特徴とする半導体装置。
【請求項２４】  請求項１８記載の半導体装置において、前記増幅回路は複数のヘテロ接合バイポーラトランジスタを並列に接続した構成を有することを特徴とする半導体装置。
【請求項２５】  複数のヘテロ接合バイポーラトランジスタを並列に接続した構成を有する送信電力増幅器と、前記送信電力増幅器の出力端子間に並列に接続された保護回路とを備え、
前記保護回路は、ダーリントン接続された複数のヘテロ接合バイポーラトランジスタを有する構成とされ、前記ダーリントン接続された複数のヘテロ接合バイポーラトランジスタは２ブロックに分割され、これら２ブロックを直列に接続した構成とされ、前記２ブロック毎に、その各々のヘテロ接合バイポーラトランジスタのコレクタ領域が共有され、前記２ブロックの各々の初段のヘテロ接合バイポーラトランジスタのベースと、最後段のヘテロ接合バイポーラトランジスタのエミッタとが、その各々の長辺を対向させた状態で隣接され、前記２ブロックの各々の初段および最後段のヘテロ接合バイポーラトランジスタの間に接続された中段のヘテロ接合バイポーラトランジスタの面積が、前記２ブロックの各々の初段および最後段のヘテロ接合バイポーラトランジスタの面積よりも小さくされていることを特徴とする半導体装置。
【請求項２６】  請求項２５記載の半導体装置において、前記送信電力増幅器はアンテナと電気的に接続される最終段の増幅器であることを特徴とする半導体装置。
【請求項２７】  第１方向に沿って配置された複数のトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより前記素子配置領域に形成された空き領域に保護回路を配置したことを特徴とする半導体装置。
【請求項２８】  請求項２７記載の半導体装置において、前記保護回路を前記半導体チップの外周端側に配置したことを特徴とする半導体装置。
【請求項２９】  請求項２７記載の半導体装置において、前記保護回路は直列接続された複数のダイオードを有することを特徴とする半導体装置。
【請求項３０】  請求項２７記載の半導体装置において、前記保護回路はダーリントン接続された複数のバイポーラトランジスタを有することを特徴とする半導体装置。
【請求項３１】  第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置し、これら複数のバイポーラトランジスタを並列に接続することで構成された増幅回路を半導体チップの素子配置領域に備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより形成された空き領域に保護回路を配置したことを特徴とする半導体装置。
【請求項３２】  請求項３１記載の半導体装置において、前記保護回路は、前記増幅回路のコレクタ−エミッタ間に電気的に接続されていることを特徴とする半導体装置。
【請求項３３】  請求項３１記載の半導体装置において、前記保護回路を前記増幅回路のコレクタ用の外部端子に近づけて配置したことを特徴とする半導体装置。
【請求項３４】  請求項３１記載の半導体装置において、前記保護回路を前記半導体チップの外周側に配置したことを特徴とする半導体装置。
【請求項３５】  請求項３１記載の半導体装置において、前記保護回路を複数配置し、その複数の保護回路を１つの増幅回路に対して並列に接続したことを特徴とする半導体装置。
【請求項３６】  請求項３１記載の半導体装置において、前記増幅回路のコレクタ用の外部端子には複数のボンディングワイヤが接続されることを特徴とする半導体装置。
【請求項３７】  請求項３１記載の半導体装置において、前記増幅回路のエミッタ配線と前記半導体チップの裏面電極とを接続する孔を、前記第２方向に沿って一列に配置されないように、前記第１領域の各々に配置したことを特徴とする半導体装置。
【請求項３８】  請求項３１記載の半導体装置において、前記増幅回路のエミッタ配線と前記半導体チップの裏面電極とを接続する孔を前記第１領域の各々の第１方向両端に配置したことを特徴とする半導体装置。
【請求項３９】  請求項３１記載の半導体装置において、前記保護回路は直列接続された複数のダイオードを有することを特徴とする半導体装置。
【請求項４０】  請求項３１記載の半導体装置において、前記保護回路はダーリントン接続された複数のバイポーラトランジスタを有することを特徴とする半導体装置。
【請求項４１】  請求項３１記載の半導体装置において、前記保護回路は、順方向接続された保護回路および逆方向接続された保護回路の少なくとも一方を有することを特徴とする半導体装置。
【請求項４２】  請求項３１記載の半導体装置において、前記増幅回路のバイポーラトランジスタがヘテロ接合バイポーラトランジスタであることを特徴とする半導体装置。
【請求項４３】  第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域の各々に前記半導体チップの主面と裏面とを接続する孔を、前記第２方向に隣接する第１領域同士で、前記第１方向に沿ってずれるように配置したことを特徴とする半導体装置。
【請求項４４】  請求項４３記載の半導体装置において、前記孔を前記第２方向に沿って千鳥状となるように配置したことを特徴とする半導体装置。
【請求項４５】  第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第２方向の両端に配置された２つの第１領域を、それらの間の複数の他の第１領域に対して前記第１方向にずらして配置し、前記複数の他の第１領域を、それらの前記第１方向の中心位置が前記第２方向に沿って一致するように配置したことを特徴とする半導体装置。
【請求項４６】  第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に１個のバイポーラトランジスタ分以上ずらして配置したことを特徴とする半導体装置。
【請求項４７】  第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置し、これら複数のバイポーラトランジスタを並列に接続することで構成された増幅回路を半導体チップの素子配置領域に備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより形成された空き領域に、ダーリントン接続された複数のバイポーラトランジスタを有する保護回路を配置し、その保護回路を前記増幅回路のコレクタ−エミッタ間に接続したことを特徴とする半導体装置。
【請求項４８】  以下の構成を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に第１、第２、第３、第４、第５および第６半導体層を下層から順に堆積する工程、
（ｂ）前記第６半導体層上に導体膜を堆積した後、これをパターニングすることによりエミッタ電極を形成する工程、
（ｃ）前記エミッタ電極から露出する第６、第５半導体層をエッチングすることによりエミッタ層を形成する工程、
（ｄ）前記第４および第３半導体層を第２半導体層をエッチングストッパとしてエッチングすることによりベース層およびコレクタ層を形成する工程、
（ｅ）前記ベース層上にベース電極を形成する工程、
（ｆ）前記第１半導体層に接続されるコレクタ電極を形成する工程。
【請求項４９】  請求項４８記載の半導体装置において、前記（ｄ）工程時に前記ベース層により形成される保護回路用のダイオードのアノード層を形成し、前記コレクタ層により形成される保護回路用のダイオードのカソード層を形成することを特徴とする半導体装置の製造方法。