【手続補正書】
【提出日】平成17年3月22日(2005.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列マトリックスの画素を駆動する列駆動回路であって、この列駆動回路が、
信号を受けるマルチプレキシング回路と、
このマルチプレキシング回路から前記信号を受ける第１及び第２列ラインであって、第１列ラインが連通するマトリックスの行と、第２列ラインが連通するマトリックスの行とが異なっているこれら列ラインと
を有する列駆動回路。
【請求項２】
請求項１に記載の列駆動回路であって、前記マルチプレキシング回路がディジタル‐アナログ変換器から前記信号を受ける列駆動回路。
【請求項３】
請求項１に記載の列駆動回路であって、前記マルチプレキシング回路が、前記第１及び第２列ライン間に前記信号を交互に供給する複数の信号スイッチを有する列駆動回路。
【請求項４】
請求項３に記載の列駆動回路であって、前記マルチプレキシング回路が更に、前記第１及び第２列ライン間に基準電圧を交互に供給する複数の電圧スイッチを有する列駆動回路。
【請求項５】
請求項４に記載の列駆動回路であって、前記マルチプレキシング回路が更に、前記第１及び第２列ラインに電圧を維持するホールド信号を有する列駆動回路。
【請求項６】
請求項３に記載の列駆動回路であって、前記第１列ラインが前記信号を受けている際に、前記第２列ラインが前記基準電圧を受けるようになっている列駆動回路。
【請求項７】
行列マトリックスの画素を駆動する画素駆動方法であって、この画素駆動方法は、
マルチプレキシング回路で信号を受ける工程と、
前記マルチプレキシング回路から前記信号を第１及び第２列ラインに選択的に送る工程と、
前記列ラインを前記マトリックスの行に連通して前記画素を駆動する工程であって、前記第１列ラインが連通する行と、前記第２列ラインが連通する行とが異なるようにする工程と
を有する画素駆動方法。
【請求項８】
請求項７に記載の画素駆動方法であって、前記列ラインが接合部を通って前記行と連通し、各接合部が前記列ラインのうちの１つを前記行のうちの１つと連結させる画素駆動方法。
【請求項９】
請求項８に記載の画素駆動方法であって、各接合部がトランジスタと、画素と、グランドとを有するようにする画素駆動方法。
【請求項１０】
請求項９に記載の画素駆動方法であって、前記マルチプレキシング回路がディジタル‐アナログ変換器から前記信号を受ける画素駆動方法。
【請求項１１】
請求項10に記載の画素駆動方法であって、前記マルチプレキシング回路が更に、
前記第１及び第２列ライン間に前記信号を交互に供給する複数の信号スイッチと、
前記第１及び第２列ライン間に基準電圧を交互に供給する複数の電圧信号と
を有するようにする画素駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】行列マトリックスの画素を駆動する列駆動回路及び方法
【技術分野】
【０００１】
この発明は、概して、行列マトリックスの画素を駆動する列駆動回路及び方法に関するものである。特に、この発明は、マトリックスの列における容量性負荷を減少させ、改善された画素駆動を行うように改善された回路及び方法に関するものである。
【０００２】
映像表示装置では、画素が行列形式に方向づけられたマトリックスが一般に用いられている。現在、画素を駆動するのに用いられている列駆動形態は、表示装置のすべての列により標本化される共通アナログランプ信号に基づいている。この技術概念に関する問題には、バッファ増幅器がすべての列で用いられており、各列が列バッファに与える容量性負荷が高くなるという問題が含まれている。更に、フレームレートが高くなるか、または表示装置の画素数が多くなる結果として、アドレス周波数が増大するにつれて、標本化された信号の忠実度が減少する。
【０００３】
既存の技術概念と関連する他の問題はランプリトレースである。特に、標本化に利用できる時間を最大限にするため、各列のランプ信号を初期状態に迅速に戻す（リトレースする）必要がある。特に、既存の技術概念による列をアナログ信号で駆動する前には、まず、これら列を初期状態に、すなわちリトレース状態にする必要がある。従って、画素を駆動するには、少なくとも２つの処理工程が必要となる。すなわち、各列を初期状態に戻し（１）、各列にアナログ信号を加える（２）必要がある。迅速な初期化には、大電流容量のドライバが必要であるので、マトリックスにおける関連の大きな過渡状態が、不所望な影響を生じさせる、例えば、選択されていない行を動作状態にするおそれがある。
【０００４】
上述のことを考慮して、マトリックスの列における容量性負荷を減少させる列駆動回路及び方法が要求される。更に、ランプリトレースに関連する問題を回避する列駆動回路及び方法が要求される。
【０００５】
この発明の目的は、行列マトリックスの画素を駆動する改善された列駆動回路及び方法を提供することにある。特に、この発明は、各列が少なくとも２つの列ラインに分割された列駆動回路を提供することにある。各列ラインは、マトリックス中でそれぞれ対応する独自の行の組と連通、すなわち連結する。列を複数の列ラインに分割することにより、各ラインのキャパシタンスは、１つの列で必要とされるキャパシタンスの一部分となる。更に、各列が少なくとも２つの列ラインに分割されるので、第１の列ラインをアナログ信号で駆動している間に、第２の列ラインを初期状態に戻すことができ、従って、ランプリトレースと関連する遅延を減少させる。
【０００６】
この目的のため、第一の観点では、この発明は、行列マトリックスの画素を駆動する列駆動回路を提供する。この列駆動回路は、（１）信号を受けるマルチプレキシング回路と、（２）第１及び第２列ラインとを有し、これら列ラインはマルチプレキシング回路から信号を受け、第１列ラインが連通するマトリックスの行と、第２列ラインが連通するマトリックスの行とを異ならせる。
【０００７】
第二の観点では、この発明は、行列マトリックスの画素を駆動する方法を提供する。この方法は、（１）マルチプレキシング回路で信号を受ける工程と、（２）マルチプレキシング回路から信号を第１及び第２の列ラインに選択的に送る工程と、（３）列ラインをマトリックスの行と連通させて、画素を駆動する工程であって、第１の列ラインを第２の列ラインとは異なる行と連通させる工程とを有する。
【０００８】
従って、この発明は、行列マトリックスの画素を駆動する列駆動回路及び方法を提供する。この発明は、大きな列キャパシタンスとランプリトレースとに関連する問題を回避する。
【０００９】
更なる有利な例は、特許請求の範囲の従属項に規定してある。
この発明の上述した及びその他の特徴及び利点は、この発明の種々の観点を有する以下の詳細な説明から添付図面と併せて容易に理解されるであろう。
【００１０】
図面は線図的に示してあり、図中、各部の寸法は実際のものに正比例していない。図面はこの発明の代表的な実施例のみを示すものであり、従って、この発明の範囲を限定するものでない。図中、同一な符号は同様な構成要素を示す。
【００１１】
前述したように、この発明は、行列マトリックスの画素を駆動する改善された列駆動回路及び方法を提供する。一般に、この発明は、マトリックスの各列を複数（好ましくは２つ）の列ラインに分割する。各列ラインは、マトリックスにおけるそれぞれ対応する独自の行の組と連通、すなわち連結する。従って、１つの列の異なる列ラインは、異なる（例えば１つ置きの）行と連通する。この場合、アナログランプ信号は各列の列ラインに交互に加えられる。この構成の結果として、各列ラインのキャパシタンスを減少させる。更に、アナログ信号を第１の列ラインに加えている間、第２の列ラインを初期状態に戻す（リトレースする）ことができる。従って、列ラインを初期状態に戻すのに生じる遅延を無視できる。
【００１２】
まず、図１を参照するに、従来技術の列駆動回路10が示してある。この回路は行列マトリックス11の画素を駆動する。図示のように、マトリックスは列24、26及び28と行30、32、34及び36とを有する。ディジタル入力信号12、14及び16はディジタル‐アナログ変換器（ＤＡＣ）18、20及び22を介して各列に送られる。各ＤＡＣは、ディジタル信号をアナログ信号に変換し、このアナログ信号はマトリックスの特定の列を駆動するのに用いられる。特に、アナログ信号は各ＤＡＣ18、20及び22から出力し、列24、26及び28にそれぞれ送られる。各列24、26及び28は各行30、32、34及び36との接合部40Ａ〜Ｌを具える。従って、各行は各列の１つの接合部を制御する。各接合部40Ａ〜Ｌは一般に画素トランジスタ42、キャパシタ44、画素46及びグランド48を有する。キャパシタ44は、画素46と関連するキャパシタンスを意味するものと理解すべきである。従って、画素46は接合部40Ａ〜Ｌのすべてには明示していない。しかし、各接合部40Ａ〜Ｌは画素46を含むものと理解すべきである。
【００１３】
マトリックス11を含む映像表示装置をリフレッシュする場合、各画素46を駆動する必要がある。これを実現するため、各行を短期間、別々に動作状態にする。これにより、各列24、26及び28のアナログ信号が、動作状態の行に対応する接合部40Ａ〜Ｌを通過し、画素を駆動することができる。例えば、行30をリフレッシュする場合、まず、この行を動作状態にする。次に、アナログ信号が列24、26及び28から接合部40Ａ〜Ｌを通過して、行30の画素を駆動する。更に、このことを行32、34及び36について繰返す。
【００１４】
しかし、上述したように、この構造は多くの問題を有する。特に、各列24、26及び28は、接続ラインと、いずれかの不動作状態の画素トランジスタとの双方に対し、比較的高いキャパシタを有し、このことはより多くの電圧を必要とし、その結果、マトリックスの精度及び帯域幅を減少させる。更に、列24、26及び28のいずれかがアナログ信号を受信する前に、まず、その列を初期状態に戻す必要がある。この初期状態に戻す遅延は、行による標本化に利用できる最大時間を減少させ、このことは、特に大きいマトリックスに対して問題となる。
【００１５】
図２は、他の従来技術の列駆動回路50を示す。この列駆動回路50は、列駆動回路10と同様な素子を含み、行列マトリックス51を駆動する。特に、列駆動回路50はＤＡＣ18、20及び22でディジタル信号12、14及び16を受け、これらディジタル信号をアナログ信号に変換する。次に、アナログ信号は、選択的に動作される行30、32、34及び36と連通する列24、26及び28に伝送される。しかし、図２の実施例では、各列は、個々の行でなく、対の行と連通する。例えば、行30をリフレッシュする必要がある場合、まず、この行が動作状態となる。次に、アナログ信号は接合部40Ａ〜Ｃを通過し、画素を駆動する。
【００１６】
図２の列駆動回路50は、列駆動回路10と同じ欠点を有する。特に、各列24、26及び28は、容量を満たすのに多くの時間を必要とする比較的高いキャパシタンスを有する。容量を満たすための時間の増加により、マトリックスの精度及び帯域幅が減少される。特に、不動作状態のトランジスタ42の各々は、列を駆動する時間を遅くする寄生キャパシタンスを有する。更に、上述したように、アナログ信号を接合部40Ａ〜Ｌに通す前に各列を初期状態に戻す必要がある。この初期状態への戻しにより、動作サイクルに遅延が生じ、従って、行による標本化に利用できる最大時間が減少される。
【００１７】
図３を参照するに、この発明により、行列マトリックス61の画素を駆動する列駆動回路60を示す。列駆動回路60は、ディジタル信号とするのが好ましい入力信号62、64及び66を有する。これら入力信号はＤＡＣ68、70及び72に送られ、ここでアナログ信号に変換される。その後、これら信号はマルチプレキシング回路74、76及び78に伝送される。マルチプレキシング回路74、76及び78は各列を複数の列ライン80Ａ‐Ｂ、82Ａ‐Ｂ及び84Ａ‐Ｂに分割する。これにより、各ＤＡＣは（図１及び図２に示すように）アナログ信号を単一のラインに出力するのではなく、アナログ信号を複数のラインに出力する。図示のように各列を２つの列ラインに分割したが、いかなる本数の列ライン（例えば４，６，８等）にも形成することができるものと理解すべきである。
【００１８】
各列を２つの列ラインに分割することにより、各列ラインのキャパシタンスは列駆動回路10及び50の各列の約半分になる。以下で更に詳細に説明するように、マルチプレキシング回路74、76及び78はそれぞれのアナログ信号を各対の２つの列ラインの間に交互に供給する。このように、例えば、１つの列ライン80Ａがアナログ信号を受信している間、対応の列ライン80Ｂはアナログ信号を受信しない。従って、この発明では、各列ラインは各行86、88、90及び92と連通する必要はなく、これにより、各列ラインに対する寄生キャパシタンスを減少させる。特に、図３に示すように、各列ラインは、それぞれ対応する独自の行の組に対する接合部94Ａ〜Ｌを具えるのが好ましい。例えば、列ライン80Ａ、82Ａ及び84Ａは行86及び90と連通し、列ライン80Ｂ、82Ｂ及び84Ｂは行88及び92と連通する。各行と連通するのに各列ラインを必要としないことにより、各接合部の寄生キャパシタンスの影響が減少される。
【００１９】
図３に更に示すように、接合部は一般にトランジスタ96、キャパシタ98、画素100及びグランド102を有する。しかし、図面を明確にするため、画素を接合部94Ａにのみ示すが、すべての接合部が画素を有するものと理解すべきである。行列マトリックス61が設けられた表示装置をリフレッシュするため、各行をある期間、選択的に動作状態にし、これにより、アナログ信号は列ラインから、動作状態の行に対応する接合部を通り、この行の画素を駆動する。例えば、行86を動作状態にしたら、アナログ信号は列ライン80Ａ、82Ａ及び84Ａから接合部94Ａ〜Ｃを通り、画素100（すべての接合部に示していない）を駆動する。
【００２０】
列駆動回路10及び50とは異なり、列ライン80Ａ、82Ａ及び84Ａが行86上の画素を駆動している間に、列ライン80Ｂ、82Ｂ及び84Ｂは初期状態に戻される。（以下に説明する）マルチプレキシング回路74、76及び78におけるスイッチは、１つの列ライン80Ａがアナログ信号を受けている間、対応の列ライン80Ｂが初期状態に戻される（すなわち、アナログ信号が各対の列ライン間で交互に生じる）ように構成する。従って、後に行86を不動作状態にして行88を動作状態にしうるようにする際に、初期状態に戻すのを待つ遅延は発生しない（すなわち、既に初期状態に戻されている）。上述したように、この遅延を回避することにより、表示装置の特性を改善する。従って、行88をリフレッシュしたため、この行を動作状態とし、アナログ信号は行ライン80Ｂ、82Ｂ及び84Ｂから接合部94Ｄ〜Ｆを通り、関連の画素100（すべての接合部に示していない）を駆動する。従って、各列を２つ（またはそれより多く）に分割すると、列ラインは、ラインキャパシタンスと、初期状態へ戻すことによるランプリトレース遅延とを減少させるだけでなく、一対の列ラインの各々が、行列マトリックス61の異なる行と連通できることにより、寄生キャパシタンスを減少させる。
【００２１】
図４は、この発明の他の実施例を示す。特に、列駆動回路104は行列マトリックス105の画素100を駆動する。列駆動回路104の構成要素は列駆動回路60の構成要素に類似するが、その回路構成は異なる。特に、ディジタル信号62、64及び66はＤＡＣ68、70及び72に送られ、アナログ信号に変換される。アナログ信号はＤＡＣ68、70及び72からマルチプレキシング回路74、76及び78を通って供給される。これらマルチプレキシング回路は各列を複数（好ましくは２つ）の列ライン80Ａ‐Ｂ、82Ａ‐Ｂ及び84Ａ‐Ｂに分割する。しかし、図３に示すように、各対の列ラインは１つ置きの行と連通するのではなく、各対の列ラインは、行の対または隣接の行の組と連通する。従って、行86及び88は第１の列ライン80Ａ、82Ａ及び84Ａによりリフレッシュされ、一方、行90及び92は第２の列ライン80Ｂ、82Ｂ及び84Ｂによりリフレッシュされる。例えば、行86をリフレッシュした場合、まず、この行が動作状態となる。次に、アナログ信号が列ライン80Ａ、82Ａ及び84Ａから接合部94Ａ〜Ｃを通り、画素100を駆動する。
【００２２】
上述したように、一方の列ラインが信号を受けている間、対応の列ラインを初期状態に戻すことができるように、アナログ信号は各対の列ライン間に交互に送られる。行86がリフレッシュされると、この行を不動作状態にし、例えば、行90を個別に動作状態にする。従って、アナログ信号は列ライン80Ｂ、82Ｂ及び84Ｂに送られ、接合部94Ｇ〜Ｉを通過し、画素100を駆動する。アナログ信号が列ライン80Ａ、82Ａ及び84Ａを通過する間に、列ライン80Ｂ、82Ｂ及び84Ｂは初期状態に戻されるので、画素を駆動する前にこれらを初期状態にするのを待つ遅延は生じない。
【００２３】
図５を参照するに、マルチプレキシング回路74の第１実施例を示す。図示のように、ディジタル信号62がＤＡＣ68に送られ、ＤＡＣ68によりアナログ信号に変換される。次に、マルチプレキシング回路74はＤＡＣ68からアナログ信号を受ける。上述したように、マルチプレキシング回路は列ライン80Ａ及び80Ｂ間にアナログ信号を交互に生じさせる。更に、一方の列ラインがアナログ信号を受けている間、他方の列ラインは、同時に初期状態に戻す基準電圧112を受けている。これらの機能はトランジスタ信号スイッチ104及び106とトランジスタ電圧スイッチ108及び110とにより達成される。特に、信号スイッチ104が“オン”であると、信号スイッチ106が“オフ”であり、アナログ信号は列ライン80Ａを通過する。更に、信号スイッチ104が“オン”である時、列ライン80Ｂに対応する電圧スイッチ110も“オン”となる。このことにより、列ライン80Ａがアナログ信号を受けている間、基準電圧112が列ライン80Ｂを通過して、列ライン80Ｂを初期状態に戻す。スイッチ104、106、108及び110は信号114、116、118及び120によりそれぞれ制御される。これら信号は各スイッチのトランジスタを動作状態にして、列ラインにアナログ信号または電圧を供給する。
【００２４】
列ライン80Ａに対応する行がリフレッシュされ、これら行が不動作状態にされると、列ライン80Ｂに対応する行を動作させてリフレッシュさせることができる。その際、信号スイッチ104及び電圧スイッチ110が“オフ”状態にされ、信号スイッチ106及び電圧スイッチ108は“オン”状態にされる。これにより、列ライン80Ａが基準電圧112により初期状態に戻されている間、列ライン80Ｂに対応する行の画素がアナログ信号で駆動される。上述したように、この回路及び方法は、初期状態に戻すためのランプ信号の遅延及びその他の問題を回避する。
【００２５】
図６を参照するに、マルチプレキシング回路122の他の実施例を示してある。図５と同様に、マルチプレキシング回路122はディジタル信号62を受け、ＤＡＣ68と、（信号114及び116により制御される）トランジスタ信号スイッチ104及び106と、（信号118及び120により制御される）トランジスタ電圧スイッチ112と、列ライン80Ａ及び80Ｂとを具える。しかし、マルチプレキシング回路122はホールド信号128及び130と、“ＡＮＤ”ゲート124及び126とをも有する。ホールド信号118及び120はＤＡＣ68から発生し、この実施例では、ＤＡＣは“トラックアンドホールド”ＤＡＣとする。ホールド信号を含むことにより、標本化を行う必要がある瞬時に、サンプリングスイッチを開放する。“トラックアンドホールド”と“サンプルアンドホールド”との違いはサンプリングスイッチが閉じられている期間である。特に、“サンプルアンドホールド”では、サンプリングスイッチは、可能な限り短い期間だけ閉じられている。“トラックアンドホールド”では、サンプリングスイッチは各周期の始めから、“ホールド”で開放するまで閉じられている。図５のマルチプレキシング回路74と同様に、マルチプレキシング回路122は、列ライン80Ａ及び80Ｂの間にアナログ信号を交互に発生する。アナログ信号が送られていない列ラインは、初期状態に戻す基準電圧112を受ける。
【００２６】
図７を参照するに、この発明による本例の回路は、画素を駆動するのにＤＡＣを必要としない。具体的には、アナログ信号152、154及び156をマルチプレキシング回路74、76及び78に直接供給すれば、ＤＡＣを用いる必要はない。従って、（行列マトリックス151の画素を駆動するのに用いる）列駆動回路150は入力（アナログ）信号152、154及び156を直接マルチプレキシング回路74、76及び78で受ける。次に、マルチプレキシング回路74、76及び78は、各列の２つの列ライン間に信号を交互に供給することにより、信号を列ライン80Ａ‐Ｂ、82Ａ‐Ｂ及び84Ａ‐Ｂに選択的に供給する。図３及び図４の双方またはいずれか一方と関連して上述したように、次に、画素の駆動が行われる。
【００２７】
この明細書に開示した実施例は例示であり、この発明を限定するものでなく、多くの変更及び変形が可能であること明らかである。当業者にとって明らかであるこのような変更及び変形例は、請求項により規定された発明の範囲内に含まれるものである。
【図面の簡単な説明】
【００２８】
【図１】従来技術の第１の列駆動回路を示す。
【図２】従来技術の第２の列駆動回路を示す。
【図３】この発明による列駆動回路を示す。
【図４】この発明による他の列駆動回路を示す。
【図５】この発明によるマルチプレキシング回路を示す。
【図６】この発明による他のマルチプレキシング回路を示す。
【図７】この発明による更なる他の列駆動回路を示す。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004526998.tif 000001
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2004526998.tif 000002
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2004526998.tif 000003