(57)【要約】  出力波形の歪みを低減することができる発振器および半導体装置を提供することを目的とする。発振器３０は、正極側電源ラインにドレインが接続されたＮチャネル形のＦＥＴ３１と、負極側電源ラインにドレインが接続されているとともにソースがＦＥＴ３１のソースに接続されたＰチャネル形のＦＥＴ３３と、ＦＥＴ３１、３３のそれぞれのゲートにバイアス電圧を印加する第１および第２のバイアス回路と、ＦＥＴ３１、３３のゲートのそれぞれとＦＥＴ３１、３３のソースとの間に挿入されたキャパシタ３５と、負極側電源ラインとＦＥＴ３１、３３のソースとの間に挿入されたキャパシタ３６と、一方端がＦＥＴ３１、３３のゲート側に対応するキャパシタ３５の一方端に接続された水晶振動子５２とを備えている。この発振器３０は、キャパシタ４０を挟んで対象構造を有しており、上述した構成と同等の構成がキャパシタ４０を挟んで反対側に備わっている。
2008111187.tif 000002
【特許請求の範囲】
【請求項１】
正極側電源ラインにドレインが接続されたＮチャネル形の第１のＦＥＴと、
負極側電源ラインにドレインが接続されているとともにソースが前記第１のＦＥＴのソースに接続されたＰチャネル形の第２のＦＥＴと、
前記第１のＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、
前記第２のＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、
前記第１および第２のＦＥＴのゲートのそれぞれと、前記第１および第２のＦＥＴのソースとの間に挿入された第１のキャパシタと、
前記正極側電源ラインあるいは前記負極側電源ラインと、前記第１および第２のＦＥＴのソースとの間に挿入された第２のキャパシタと、
正極側電源ラインにドレインが接続されたＮチャネル形の第３のＦＥＴと、
負極側電源ラインにドレインが接続されているとともにソースが前記第３のＦＥＴのソースに接続されたＰチャネル形の第４のＦＥＴと、
前記第３のＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、
前記第４のＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、
前記第３および第４のＦＥＴのゲートのそれぞれと、前記第３および第４のＦＥＴのソースとの間に挿入された第３のキャパシタと、
前記正極側電源ラインあるいは前記負極側電源ラインと、前記第３および第４のＦＥＴのソースとの間に挿入された第４のキャパシタと、
一方端が前記第１および第２のＦＥＴのソースに接続され、他方端が前記第３および第４のＦＥＴのソースに接続された第５のキャパシタと、
一方端が前記第１および第２のＦＥＴのゲート側に対応する前記第１のキャパシタの一方端に接続され、他方端が前記第３および第４のＦＥＴのゲート側に対応する前記第３のキャパシタの一方端に接続された誘導性素子と、
を備える発振器。
【請求項２】
請求項１において、
前記誘導性素子以外の前記第１〜第４のＦＥＴ、前記第１〜第４のバイアス回路、前記第１〜第５のキャパシタを半導体基板上に形成するとともに、この半導体基板上に形成された２つのパッドに外付け部品としての前記誘導性素子の両端が接続されている発振器。
【請求項３】
請求項２において、
前記誘導性素子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて前記半導体基板上に形成されている発振器。
【請求項４】
請求項１において、
前記誘導性素子側からみて、前記誘導性素子が接続される端子の特性が負性抵抗になるように、前記第１〜第５のキャパシタのそれぞれの静電容量が設定される発振器。
【請求項５】
請求項１において、
前記第１のバイアス回路は、ソースが前記第１のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第１のＦＥＴのゲートの両方に接続されたＮチャネル形の第５のＦＥＴであり、
前記第２のバイアス回路は、ソースが前記第１のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第２のＦＥＴのゲートの両方に接続されたＰチャネル形の第６のＦＥＴであり、
前記第３のバイアス回路は、ソースが前記第３のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第３のＦＥＴのゲートの両方に接続されたＮチャネル形の第７のＦＥＴであり、
前記第４のバイアス回路は、ソースが前記第４のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第４のＦＥＴのゲートの両方に接続されたＰチャネル形の第８のＦＥＴである発振器。
【請求項６】
請求項１において、
前記第１および第２のＦＥＴはｇmが同じであり、前記第３および第４のＦＥＴはｇmが同じである発振器。
【請求項７】
請求項６において、
前記第１および第２のＦＥＴは、ゲート長およびゲート幅の少なくとも一方を調整することによりｇmが同じに設定され、
前記第３および第４のＦＥＴは、ゲート長およびゲート幅の少なくとも一方を調整することによりｇmが同じに設定される発振器。
【請求項８】
請求項１において、
前記第１および第２のＦＥＴのソース側あるいはドレイン側に挿入された第１の抵抗を備え、
前記第３および第４のＦＥＴのソース側あるいはドレイン側に挿入された第２の抵抗を備える発振器。
【請求項９】
請求項１において、
前記第１および第２のＦＥＴはｇmが異なっており、
前記第３および第４のＦＥＴはｇmが異なっており、
前記第１のＦＥＴのソースと前記第１および第２のキャパシタの接続点との間、あるいは、前記第２のＦＥＴのソースと前記第１および第２のキャパシタの接続点との間に挿入された第１の抵抗をさらに備え、前記第１の抵抗の抵抗値を調整することにより、前記第１および第２のキャパシタの接続点の平均電圧を、前記正極側電源ラインおよび前記負極側電源ラインの中心電圧に一致させ、
前記第３のＦＥＴのソースと前記第３および第４のキャパシタの接続点との間、あるいは、前記第４のＦＥＴのソースと前記第３および第４のキャパシタの接続点との間に挿入された第２の抵抗をさらに備え、前記第２の抵抗の抵抗値を調整することにより、前記第３および第４のキャパシタの接続点の平均電圧を、前記正極側電源ラインおよび前記負極側電源ラインの中心電圧に一致させる発振器。
【請求項１０】
請求項１において、
前記誘導性素子は水晶振動子である発振器。
【請求項１１】
請求項１において、
前記誘導性素子はセラミック振動子である発振器。
【請求項１２】
請求項１において、
前記誘導性素子はインダクタである発振器。
【請求項１３】
誘導性素子を含んで構成される発振器と、この発振器の出力信号が入力される他の回路とを備え、前記誘導性素子を除く前記発振器と前記他の回路とが半導体基板上に形成された半導体装置において、
前記発振器は、
正極側電源ラインにドレインが接続されたＮチャネル形の第１のＦＥＴと、
負極側電源ラインにドレインが接続されているとともにソースが前記第１のＦＥＴのソースに接続されたＰチャネル形の第２のＦＥＴと、
前記第１のＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、
前記第２のＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、
前記第１および第２のＦＥＴのゲートのそれぞれと、前記第１および第２のＦＥＴのソースとの間に挿入された第１のキャパシタと、
前記正極側電源ラインあるいは前記負極側電源ラインと、前記第１および第２のＦＥＴのソースとの間に挿入された第２のキャパシタと、
正極側電源ラインにドレインが接続されたＮチャネル形の第３のＦＥＴと、
負極側電源ラインにドレインが接続されているとともにソースが前記第３のＦＥＴのソースに接続されたＰチャネル形の第４のＦＥＴと、
前記第３のＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、
前記第４のＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、
前記第３および第４のＦＥＴのゲートのそれぞれと、前記第３および第４のＦＥＴのソースとの間に挿入された第３のキャパシタと、
前記正極側電源ラインあるいは前記負極側電源ラインと、前記第３および第４のＦＥＴのソースとの間に挿入された第４のキャパシタと、
一方端が前記第１および第２のＦＥＴのソースに接続され、他方端が前記第３および第４のＦＥＴのソースに接続された第５のキャパシタと、
一方端が前記第１および第２のＦＥＴのゲート側に対応する前記第１のキャパシタの一方端に接続され、前記第３および第４のＦＥＴのゲート側に対応する前記第３のキャパシタの一方端に接続された誘導性素子と、
を備え、前記誘導性素子は、一方端が前記第１および第２のＦＥＴのゲート側に対応する前記第１のキャパシタの一方端に接続され、前記第３および第４のＦＥＴのゲート側に対応する前記第３のキャパシタの一方端に接続されている半導体装置。
【請求項１４】
請求項１３において、
前記誘導性素子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて前記半導体基板上に形成されている半導体装置。
【請求項１５】
請求項１３において、
前記他の回路は、受信機を構成する回路である半導体装置。
【請求項１６】
請求項１３において、
前記他の回路は、送信機を構成する回路である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等が外付け部品として接続される発振器および半導体装置に関する。
【背景技術】
【０００２】
スーパーへテロダイン方式を採用した一般の受信機は、アンテナを介して受信した変調波信号を高周波増幅し、所定の周波数を有する中間周波信号に変換した後に復調処理を行っている。【０００３】
最近では、受信周波数の設定や各種の表示制御等をデジタル処理によって行う受信機が多くなっており、このようなデジタル処理においては精度の高いクロック信号やＰＬＬ回路用の基準周波数信号を生成するために水晶振動子を用いた発振器（水晶発振器）が用いられている。【０００４】
ところで、最近では各種のアナログ回路を含むほとんどの部品を半導体基板上に形成して１チップ部品とすることにより小型化やコスト低減を図る手法が一般的になりつつあるが、この場合であっても水晶振動子は必ず外付け部品となるため、水晶振動子以外の各種部品が内蔵された１チップ部品と水晶振動子とを接続する配線部分が必ず存在する（例えば、特許文献１参照。）。水晶振動子がそれ以外の部品と接続される場合には、水晶振動子を接続するためにパッドとこれらから延びる配線部分が存在する。このため、この配線部分から受信機のアンテナ側に水晶振動子の固有振動周波数の基本成分や高調波成分のノイズが回り込んでスプリアスが発生しやすくなる。このスプリアスの発生は、感度の抑圧や受信品質の劣化を招くことになる。
【特許文献１】特開２００４−１５９１１４号公報（第３−５頁、図１−２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に開示された水晶発振器は、出力振幅が過大になると、ＦＥＴと水晶振動子との接続点の電位が正極側の電源電圧を超えてしまう。実際の回路では、水晶振動子が接続されるパッドには入力保護用のダイオードが接続されているため、正極側の電源電圧を超えたときにこのダイオードを通して電流が流れる。このため、出力信号が正極側の電源電圧でクリップされ、出力波形の歪みが大きくなるという問題があった。歪みが大きくなると、水晶発振器の出力信号に含まれる高調波成分の信号レベルも大きくなる。例えば、１９．２ＭＨｚの固有振動周波数を有する水晶振動子が接続された水晶発振器について考えると、４次高調波の周波数が７６．８ＭＨｚ、５次高調波の周波数が９６ＭＨｚとなる。このような水晶発振器をＦＭ受信機に用いると、これらの高調波が日本国内あるいは米国等におけるＦＭ放送の受信帯域に含まれることになるため、ノイズの原因となって好ましくない。特に、特許文献１の水晶発振器の場合には、水晶振動子の一方端が接地されているため、この一方端から半導体基板のグランド層を通して他の回路に回り込む高調波成分の信号レベルが大きくなる。【０００６】
本発明は、このような点に鑑みて創作されたものであり、その目的は、出力波形の歪みを低減することができる発振器および半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の発振器は、正極側電源ラインにドレインが接続されたＮチャネル形の第１のＦＥＴと、負極側電源ラインにドレインが接続されているとともにソースが第１のＦＥＴのソースに接続されたＰチャネル形の第２のＦＥＴと、第１のＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、第２のＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、第１および第２のＦＥＴのゲートのそれぞれと第１および第２のＦＥＴのソースとの間に挿入された第１のキャパシタと、正極側電源ラインあるいは負極側電源ラインと第１および第２のＦＥＴのソースとの間に挿入された第２のキャパシタとを備えている。また、この発振器は、正極側電源ラインにドレインが接続されたＮチャネル形の第３のＦＥＴと、負極側電源ラインにドレインが接続されているとともにソースが第３のＦＥＴのソースに接続されたＰチャネル形の第４のＦＥＴと、第３のＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、第４のＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、第３および第４のＦＥＴのゲートのそれぞれと第３および第４のＦＥＴのソースとの間に挿入された第３のキャパシタと、正極側電源ラインあるいは負極側電源ラインと第３および第４のＦＥＴのソースとの間に挿入された第４のキャパシタとを備えている。さらに、この発振器は、一方端が第１および第２のＦＥＴのソースに接続され、他方端が第３および第４のＦＥＴのソースに接続された第５のキャパシタと、一方端が第１および第２のＦＥＴのゲート側に対応する第１のキャパシタの一方端に接続され、他方端が第３および第４のＦＥＴのゲート側に対応する第３のキャパシタの一方端に接続された誘導性素子とを備えている。【０００８】
このように、Ｎチャネル形の第１のＦＥＴとＰチャネル形の第２のＦＥＴとを対称に配置し、それぞれのソースを接続することにより、これら第１および第２のＦＥＴのそれぞれがソースホロワとして動作することになる。同様に、Ｎチャネル形の第３のＦＥＴとＰチャネル形の第４のＦＥＴとを対称に配置し、それぞれのソースを接続することにより、これら第３および第４のＦＥＴのそれぞれがソースホロワとして動作することになる。したがって、これらのソースに現れる信号波形を対称的な形状とすることができ、しかも信号波形が電源ラインの電圧を超えることがなくなるため、出力波形の歪みを低減することが可能となる。また、これに伴い、発振器から出力される信号に含まれる高調波成分の信号レベルを低減することができる。さらに、誘導性素子の一方端が接地されていないため、発振器の出力信号に含まれる高調波成分がグランド層を介して他の回路に回り込むことを防止することができる。【０００９】
また、上述した誘導性素子以外の第１〜第４のＦＥＴ、第１〜第４のバイアス回路、第１〜第５のキャパシタを半導体基板上に形成するとともに、この半導体基板上に形成された２つのパッドに外付け部品としての誘導性素子の両端が接続されていることが望ましい。誘導性素子の両端が専用のパッドを介して発振器の他の部品と接続されるため、半導体基板上に発振器の他の部品を形成した場合に、ブランド層を通して発振器以外の部品にノイズが回り込むことによるスプリアスの発生を低減することができる。【００１０】
また、上述した誘導性素子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて半導体基板上に形成されていることが望ましい。これらのプロセスを用いて半導体基板上に各部品を形成することにより、小型化および低消費電力化が可能になる。【００１１】
また、上述した誘導性素子側からみて、誘導性素子が接続される端子の特性が負性抵抗になるように、第１〜第５のキャパシタのそれぞれの静電容量が設定されることが望ましい。これにより、ＬＣ発振器の発振条件を満たすことが可能になり、発振器を確実に発振させることができる。【００１２】
また、上述した第１のバイアス回路は、ソースが第１のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して正極側電源ラインに接続され、ゲートがドレインおよび第１のＦＥＴのゲートの両方に接続されたＮチャネル形の第５のＦＥＴであり、第２のバイアス回路は、ソースが第１のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して負極側電源ラインに接続され、ゲートがドレインおよび第２のＦＥＴのゲートの両方に接続されたＰチャネル形の第６のＦＥＴであることが望ましい。また、上述した第３のバイアス回路は、ソースが第３のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して正極側電源ラインに接続され、ゲートがドレインおよび第３のＦＥＴのゲートの両方に接続されたＮチャネル形の第７のＦＥＴであり、第４のバイアス回路は、ソースが第４のキャパシタの一方端に接続され、ドレインが電流源あるいは抵抗を介して負極側電源ラインに接続され、ゲートがドレインおよび第４のＦＥＴのゲートの両方に接続されたＰチャネル形の第８のＦＥＴであることが望ましい。このように、第５および第６のＦＥＴのソースを挟んで対称なバイアス回路を用いることにより、あるいは第７および第８のＦＥＴのソースを挟んで対称なバイアス回路を用いることにより、発振器の出力波形の歪みを低減することができる。【００１３】
また、上述した第１および第２のＦＥＴはｇmが同じであり、第３および第４のＦＥＴはｇmが同じであることが望ましい。特に、上述した第１および第２のＦＥＴは、ゲート長およびゲート幅の少なくとも一方を調整することによりｇmが同じに設定され、第３および第４のＦＥＴは、ゲート長およびゲート幅の少なくとも一方を調整することによりｇmが同じに設定されていることが望ましい。また、上述した第１および第２のＦＥＴのソース側あるいはドレイン側に挿入された第１の抵抗を備え、第３および第４のＦＥＴのソース側あるいはドレイン側に挿入された第２の抵抗を備えることが望ましい。【００１４】
あるいは、上述した第１および第２のＦＥＴはｇmが異なっており、第３および第４のＦＥＴはｇmが異なっている場合に、第１のＦＥＴのソースと第１および第２のキャパシタの接続点との間、あるいは、第２のＦＥＴのソースと第１および第２のキャパシタの接続点との間に挿入された第１の抵抗をさらに備え、第１の抵抗の抵抗値を調整することにより、第１および第２のキャパシタの接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。また、第３のＦＥＴのソースと第３および第４のキャパシタの接続点との間、あるいは、第４のＦＥＴのソースと第３および第４のキャパシタの接続点との間に挿入された第２の抵抗をさらに備え、第２の抵抗の抵抗値を調整することにより、第３および第４のキャパシタの接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。これにより、第１および第２のＦＥＴのチャネルタイプによる特性の違いや、第３および第４のＦＥＴのチャネルタイプによる特性の違いを調整することができ、出力波形の歪みをさらに低減することが可能となる。【００１５】
また、上述した誘導性素子は水晶振動子あるいはセラミック振動子であることが望ましい。これらの誘導性素子を用いることにより、容易に発振周波数の精度を高めることができる。【００１６】
また、上述した誘導性素子はインダクタであることが望ましい。これにより、安価に発振動作を行わせることが可能になるとともに、発振周波数が高い場合にはインダクタを含む発振器の全部品を半導体基板上に形成することが可能となる。【００１７】
また、本発明の半導体装置は、誘導性素子を含んで構成される発振器と、この発振器の出力信号が入力される他の回路とを備え、誘導性素子を除く発振器と他の回路とが半導体基板上に形成されている。この発振器は、正極側電源ラインにドレインが接続されたＮチャネル形の第１のＦＥＴと、負極側電源ラインにドレインが接続されているとともにソースが第１のＦＥＴのソースに接続されたＰチャネル形の第２のＦＥＴと、第１のＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、第２のＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、第１および第２のＦＥＴのゲートのそれぞれと第１および第２のＦＥＴのソースとの間に挿入された第１のキャパシタと、正極側電源ラインあるいは負極側電源ラインと第１および第２のＦＥＴのソースとの間に挿入された第２のキャパシタとを備えている。また、この発振器は、正極側電源ラインにドレインが接続されたＮチャネル形の第３のＦＥＴと、負極側電源ラインにドレインが接続されているとともにソースが第３のＦＥＴのソースに接続されたＰチャネル形の第４のＦＥＴと、第３のＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、第４のＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、第３および第４のＦＥＴのゲートのそれぞれと第３および第４のＦＥＴのソースとの間に挿入された第３のキャパシタと、正極側電源ラインあるいは負極側電源ラインと第３および第４のＦＥＴのソースとの間に挿入された第４のキャパシタとを備えている。さらに、この発振器は、一方端が第１および第２のＦＥＴのソースに接続され、他方端が第３および第４のＦＥＴのソースに接続された第５のキャパシタと、一方端が第１および第２のＦＥＴのゲート側に対応する第１のキャパシタの一方端に接続され、第３および第４のＦＥＴのゲート側に対応する第３のキャパシタの一方端に接続された誘導性素子とを備えている。上述した誘導性素子は、一方端が第１および第２のＦＥＴのゲート側に対応する第１のキャパシタの一方端に接続され、第３および第４のＦＥＴのゲート側に対応する第３のキャパシタの一方端に接続されている。【００１８】
また、上述した誘導性素子以外の構成部品がＭＯＳプロセスあるいはＣＭＯＳプロセスを用いて半導体基板上に形成されていることが望ましい。【００１９】
また、上述した他の回路は、受信機を構成する回路、あるいは、送信機を構成する回路であることが望ましい。
【図面の簡単な説明】
【００２０】
【図１】一実施形態の受信機の構成を示す図である。
【図２】発振器の具体的な構成を示す回路図である。
【図３】発振器の変形例の構成を示す回路図である。
【符号の説明】
【００２１】
１０  半導体装置
２１  高周波増幅回路
２２  混合回路
２３  局部発振器
２４、２６  中間周波フィルタ
２５  中間周波増幅回路
２７  ＰＬＬ回路
３０、３０Ａ  発振器
３１、３２、４１、４７  Ｎチャネル形のＦＥＴ
３３、３４、４３、４４  Ｐチャネル形のＦＥＴ
３５、３６、４０、４５、４６  キャパシタ
３７、３８、４７、４８  定電流源
４１  抵抗
５０  アンテナ
５２  水晶振動子
５４、５６  パッド
【発明を実施するための最良の形態】
【００２２】
以下、本発明の発振器を用いた一実施形態の受信機について詳細に説明する。【００２３】
図１は、一実施形態の受信機の構成を示す図である。図１に示す受信機は、１チップ部品としての半導体装置１０として形成された高周波増幅回路２１、混合回路２２、局部発振器２３、中間周波フィルタ２４、２６、中間周波増幅回路２５、ＰＬＬ回路２７、発振器３０を含んで構成されている。なお、半導体装置１０にはその他の回路、例えば受信機の種類に応じた検波回路等を含めるようにしてもよい。【００２４】
アンテナ５０によって受信した変調波信号を高周波増幅回路２１によって増幅した後、局部発振器２３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への変換を行う。中間周波フィルタ２４、２６は、中間周波増幅回路２５の前段および後段に設けられており、入力される中間周波信号から所定の帯域成分のみを抽出する。中間周波増幅回路２５は、中間周波フィルタ２４、２６を通過する一部の中間周波信号を増幅する。【００２５】
発振器３０は、パッド５４、５６に接続された外付け部品としての水晶振動子５２を含んでおり、この水晶振動子５２の固有振動周波数ｆ0 （実際にはこれより若干高い共振周波数ｆr ）で発振動作を行う。【００２６】
ＰＬＬ回路２７は、局部発振器２３とともに周波数シンセサイザを構成しており、発振器３０から出力された信号を基準信号として用いることにより、この基準信号のＮ倍の周波数で局部発振器２３を発振させる制御を行う。このＮの値は、制御部（図示せず）によって任意に変更可能であり、Ｎの値を切り替えることにより局部発振器２３の発振周波数の切り替えが行われる。【００２７】
上述した本実施形態の半導体装置１０は、ＣＭＯＳプロセスやＭＯＳプロセスを用いて半導体基板上に一体形成されている。これにより、小型化および低消費電力化が可能になる。また、上述した水晶振動子５２は、一方端がパッド５４に接続されており、他方端がパッド５６に接続されている。【００２８】
図２は、発振器３０の具体的な構成例を示す回路図である。図２に示す発振器３０は、外付けされた誘導性素子としての水晶振動子５２を用いて所定の発振動作を行うものであり、Ｎチャネル形のＦＥＴ３１、３２、４１、４２、Ｐチャネル形のＦＥＴ３３、３４、４３、４４、キャパシタ３５、３６、４０、４５、４６、定電流源３７、３８、４７、４８を含んで構成されている。【００２９】
ＦＥＴ３１が第１のＦＥＴに、ＦＥＴ３３が第２のＦＥＴに、ＦＥＴ３２が第５のＦＥＴに、ＦＥＴ３４が第６のＦＥＴにそれぞれ対応する。また、キャパシタ３５が第１のキャパシタに、キャパシタ３６が第２のキャパシタにそれぞれ対応する。ＦＥＴ３２、定電流源３７が第１のバイアス回路に、ＦＥＴ３４、定電流源３８が第２のバイアス回路にそれぞれ対応する。また、ＦＥＴ４１が第３のＦＥＴに、ＦＥＴ４３が第４のＦＥＴに、ＦＥＴ４２が第７のＦＥＴに、ＦＥＴ４４が第８のＦＥＴにそれぞれ対応する。また、キャパシタ４５が第３のキャパシタに、キャパシタ４６が第４のキャパシタにそれぞれ対応する。ＦＥＴ４２、定電流源４７が第３のバイアス回路に、ＦＥＴ４４、定電流源４８が第４のバイアス回路にそれぞれ対応する。キャパシタ４０が第５のキャパシタに対応する。【００３０】
この発振器３０は、キャパシタ４０を挟んで左右対称な構成を有している。最初に、左側半分の構成について説明する。【００３１】
定電流源３７とＮチャネル形のＦＥＴ３２からなる第１のバイアス回路は、ＦＥＴ３１の入力回路として機能し、ＦＥＴ３１のゲートにパッド５４の電位に応じた電圧レベルの信号を入力する。また、これらの定電流源３７とＮチャネル形のＦＥＴ３２からなる第１のバイアス回路は、ＦＥＴ３１のゲートにバイアス電圧を印加する。【００３２】
同様に、定電流源３８とＰチャネル形のＦＥＴ３４からなる第２のバイアス回路は、ＦＥＴ３３の入力回路として機能し、ＦＥＴ３３のゲートにパッド５４の電位に応じた電圧レベルの信号を入力する。また、これらの定電流源３８とＰチャネル形のＦＥＴ３４からなる第２のバイアス回路は、ＦＥＴ３３のゲートにバイアス電圧を印加する。【００３３】
ＦＥＴ３２のゲートとドレインとが接続されており、水晶振動子５２とキャパシタ３５に接続されたＦＥＴ３２のソースに印加される電圧が変化すると、ＦＥＴ３２のドレインの電圧も変化する。ＦＥＴ３２のドレインはＦＥＴ３１のゲートに接続されており、ＦＥＴ３１のゲート電圧が変化すると、ＦＥＴ３１のソース電位も変化する。同様に、ＦＥＴ３４のゲートとドレインとが接続されており、水晶振動子５２とキャパシタ３５に接続されたＦＥＴ３４のソースに印加される電圧が変化すると、ＦＥＴ３４のドレインの電圧も変化する。ＦＥＴ３４のドレインはＦＥＴ３３のゲートに接続されており、ＦＥＴ３３のゲート電圧が変化すると、ＦＥＴ３３のソース電位も変化する。ＦＥＴ３１、３３のそれぞれのソースは互いに接続されており、この接続点（出力端子）に現れる信号が発振器３０の出力（差動出力の一方）として取り出される。【００３４】
発振器３０の右半分の構成も上述した左半分の構成と基本的に同じである。すなわち、定電流源４７とＮチャネル形のＦＥＴ４２からなる第３のバイアス回路は、ＦＥＴ４１の入力回路として機能し、ＦＥＴ４１のゲートにパッド５６の電位に応じた電圧レベルの信号を入力する。また、これらの定電流源４７とＮチャネル形のＦＥＴ４２からなる第３のバイアス回路は、ＦＥＴ４１のゲートにバイアス電圧を印加する。【００３５】
同様に、定電流源４８とＰチャネル形のＦＥＴ４４からなる第４のバイアス回路は、ＦＥＴ４３の入力回路として機能し、ＦＥＴ４３のゲートにパッド５６の電位に応じた電圧レベルの信号を入力する。また、これらの定電流源４８とＰチャネル形のＦＥＴ４４からなる第４のバイアス回路は、ＦＥＴ４３のゲートにバイアス電圧を印加する。【００３６】
ＦＥＴ４２のゲートとドレインとが接続されており、水晶振動子５２とキャパシタ４５に接続されたＦＥＴ４２のソースに印加される電圧が変化すると、ＦＥＴ４２のドレインの電圧も変化する。ＦＥＴ４２のドレインはＦＥＴ４１のゲートに接続されており、ＦＥＴ４１のゲート電圧が変化すると、ＦＥＴ４１のソース電位も変化する。同様に、ＦＥＴ４４のゲートとドレインとが接続されており、水晶振動子５２とキャパシタ４５に接続されたＦＥＴ４４のソースに印加される電圧が変化すると、ＦＥＴ４４のドレインの電圧も変化する。ＦＥＴ４４のドレインはＦＥＴ４３のゲートに接続されており、ＦＥＴ４３のゲート電圧が変化すると、ＦＥＴ４３のソース電位も変化する。ＦＥＴ４１、４３のそれぞれのソースは互いに接続されており、この接続点（出力端子）に現れる信号が発振器３０の出力（差動出力の他方）として取り出される。【００３７】
また、水晶振動子５２側からみて、パッド５４、５６間の特性（インピーダンス）が負性抵抗となるように、５つのキャパシタ３５、３６、４０、４５、４６のそれぞれの静電容量が設定されている。これにより、ＬＣ発振器としての発振条件を満たすことが可能になり、発振器３０を確実に発振させることができる。なお、キャパシタ３５、４５のそれぞれの静電容量は同じに設定される。また、キャパシタ３６、４６のそれぞれの静電容量も同じに設定される。また、キャパシタ４０は、発振器４０の左右対称の構成を直流的に分離するためのものである。【００３８】
このように、Ｎチャネル形のＦＥＴ３１とＰチャネル形のＦＥＴ３３とを対称に配置し、それぞれのソースを接続することにより、これら２つのＦＥＴ３１、３３のそれぞれがソースホロワとして動作することになる。同様に、Ｎチャネル形のＦＥＴ４１とＰチャネル形のＦＥＴ４３とを対称に配置し、それぞれのソースを接続することにより、これら２つのＦＥＴ４１、４３のそれぞれがソースホロワとして動作することになる。したがって、これらのソースに現れる信号波形を対称的な形状とすることができ、しかも信号波形が電源ラインの電圧を超えることがなくなるため、出力波形の歪みを低減することが可能となる。これにより、発振器３０から出力される信号に含まれる高調波成分の信号レベルを低減することができ、例えば固有振動周波数ｆ0 が１９ＭＨｚの場合であっても、ＦＭ放送の受信帯域に含まれる４次高調波成分（７６．８ＭＨｚ）や５次高調波成分（９６ＭＨｚ）を低減することができ、受信機の受信品質を向上させることができる。【００３９】
また、図１および図２に示すように、本実施形態では、水晶振動子５２を除く水晶発振器の各構成部品と、水晶発振器の出力を取り込んで動作するＰＬＬ回路２７等が１チップの半導体装置１０として半導体基板上に形成されている。水晶振動子以外の水晶発振器の構成部品と水晶発振器の後段の回路とを同じ半導体基板上に形成して１チップ部品とすることにより、これらの間の結線が半導体基板上で行われることになるため、半導体基板から外部に露出する配線部分から水晶発振器の発振周波数の基本成分あるいは高調波成分のノイズが漏れることを最小限に抑えることができ、この配線部分から放出されるノイズが高周波増幅回路２１等に回り込むことによるスプリアスの発生を低減することができる。【００４０】
また、水晶振動子５２と発振器３０とによって構成される本実施形態の水晶発振器では、水晶振動子５２の一方端が接地されていないため、発振器の出力信号に含まれる高調波成分がグランド層を介して他の回路に回り込むことを防止することができる。【００４１】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、受信機に含まれる半導体装置１０内に発振器３０を形成する場合を考えたが、受信機以外、例えばＦＭトランスミッタ等の送信機に含まれる半導体装置内に発振器を形成して水晶振動子を外部に接続する場合にも本発明を適用することができる。【００４２】
また、上述した実施形態では、定電流源３７、３８、４７、４８、ＦＥＴ３２、３４、４２、４４によってＦＥＴ３１、３３、４１、４３のバイアス回路を構成したが、定電流源３７、３８、４７、４８のそれぞれを抵抗に置き換えたり、定電流源３７、３８、４７、４８、ＦＥＴ３２、３４、４２、４４のそれぞれを抵抗に置き換えてバイアス回路を構成するようにしてもよい。【００４３】
また、図２に示す発振器３０において、Ｎチャネル形のＦＥＴ３１とＰチャネル形のＦＥＴ３３のそれぞれのｇmが一致するように、それぞれのゲートサイズ（具体的にはゲート長Ｌとゲート幅Ｗの少なくとも一方）を調整することが望ましい。これにより、ＦＥＴ３１、３３のソースに現れる出力波形の平均電圧を、正極側電源ラインと負極側電源ラインの中心電圧に一致させることができるため、出力波形の振幅を大きくすることができる。換言すれば、出力波形の振幅が大きい場合であっても波形が歪むことを防止することができる。【００４４】
同様に、Ｎチャネル形のＦＥＴ４１とＰチャネル形のＦＥＴ４３のそれぞれのｇmが一致するように、それぞれのゲートサイズ（具体的にはゲート長Ｌとゲート幅Ｗの少なくとも一方）を調整することが望ましい。これにより、ＦＥＴ４１、４３のソースに現れる出力波形の平均電圧を、正極側電源ラインと負極側電源ラインの中心電圧に一致させることができるため、出力波形の振幅を大きくすることができる。換言すれば、出力波形の振幅が大きい場合であっても波形が歪むことを防止することができる。【００４５】
また、図２に示す発振器３０において、Ｎチャネル形のＦＥＴ３１とＰチャネル形のＦＥＴ３３のそれぞれのｇmが異なる場合に、スプリアス調整用（歪み調整用）の抵抗をいずれか一方のソースと出力端子との間に挿入するようにしてもよい。これにより、ＦＥＴ３１、３３のそれぞれのｇmが異なる場合であっても、出力波形の平均電圧を、正極側電源ラインと負極側電源ラインの中心電圧に一致させることが可能になる。【００４６】
同様に、図２に示す発振器３０において、Ｎチャネル形のＦＥＴ４１とＰチャネル形のＦＥＴ４３のそれぞれのｇmが異なる場合に、スプリアス調整用（歪み調整用）の抵抗をいずれか一方のソースと出力端子との間に挿入するようにしてもよい。これにより、ＦＥＴ４１、４３のそれぞれのｇmが異なる場合であっても、出力波形の平均電圧を、正極側電源ラインと負極側電源ラインの中心電圧に一致させることが可能になる。【００４７】
図３には、ＦＥＴ３１側に抵抗６１が挿入され、ＦＥＴ４１側に抵抗６２が挿入された発振器３０Ａが示されている。Ｎチャネル形のＦＥＴ３１の方がｇmが大きいため、パッド５４に現れる電圧が正側に触れた場合の方が出力波形の電圧レベルが上昇する程度が大きくなる。このようなＦＥＴ３１、３３のｇmの差によるアンバランスを補正するために抵抗６１（第１の抵抗に対応する）が挿入されている。同様に、Ｎチャネル形のＦＥＴ４１の方がｇmが大きいため、パッド５６に現れる電圧が正側に触れた場合の方が出力波形の電圧レベルが上昇する程度が大きくなる。このようなＦＥＴ４１、４３のｇmの差によるアンバランスを補正するために抵抗６２（第２の抵抗に対応する）が挿入されている。なお、ＦＥＴ３１、３３、４１、４３のゲートサイズによってはＰチャネル形のＦＥＴ３３、４３の方がｇmが大きくなる場合があり、このような場合にはＦＥＴ３３、４３側に抵抗を挿入してもよい。あるいは、ＦＥＴ３１、３３の両方のソース側に抵抗を挿入したり、少なくとも一方のドレイン側に抵抗を挿入するようにしてもよい。また、ＦＥＴ４１、４３の両方のソース側に抵抗を挿入したり、少なくとも一方のドレイン側に抵抗を挿入するようにしてもよい。【００４８】
また、上述した半導体装置１０に含まれる発振器３０では、ＦＥＴ３１、３３のそれぞれのソースを相互に接続した接続点を出力端子として出力信号を取り出しているが、キャパシタ３５とパッド５４との接続点を出力端子として出力信号を取り出すようにしてもよい。また、ＦＥＴ４１、４３のそれぞれのソースを相互に接続した接続点を出力端子として出力信号を取り出しているが、キャパシタ４５とパッド５６との接続点を出力端子として出力信号を取り出すようにしてもよい。【００４９】
また、上述した実施形態では、発振器３０に外付けの水晶振動子５２が接続された構成について説明したが、発振周波数の精度がそれほど要求されないような場合には、水晶振動子５２をセラミック振動子あるいはインダクタに置き換えるようにしてもよい。インダクタに置き換えた場合には、少なくとも一方端側に直流カット用キャパシタを挿入するようにしてもよい。また、インダクタに置き換えた場合には、発振周波数が高い場合にはこのインダクタを含む発振器３０の全部品を半導体基板上に形成することが可能となる。【００５０】
また、上述した実施形態では、キャパシタ３５、４５の静電容量を同じに設定したが、これらの静電容量を完全に一致させる必要はなく、例えば静電容量の比が０．５〜２．０の範囲で異なるようにしてもよい。同様に、キャパシタ３６、４６の静電容量を同じに設定したが、これらの静電容量を完全に一致させる必要はなく、例えば静電容量の比が０．５〜２．０の範囲で異なるようにしてもよい。
【産業上の利用可能性】
【００５１】
本発明によれば、Ｎチャネル形の第１のＦＥＴとＰチャネル形の第２のＦＥＴとを対称に配置し、それぞれのソースを接続することにより、これら第１および第２のＦＥＴのそれぞれがソースホロワとして動作することになる。同様に、Ｎチャネル形の第３のＦＥＴとＰチャネル形の第４のＦＥＴとを対称に配置し、それぞれのソースを接続することにより、これら第３および第４のＦＥＴのそれぞれがソースホロワとして動作することになる。したがって、これらのソースに現れる信号波形を対称的な形状とすることができ、しかも信号波形が電源ラインの電圧を超えることがなくなるため、出力波形の歪みを低減することが可能となる。また、これに伴い、発振器から出力される信号に含まれる高調波成分の信号レベルを低減することができる。さらに、誘導性素子の一方端が接地されていないため、発振器の出力信号に含まれる高調波成分がグランド層を介して他の回路に回り込むことを防止することができる。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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