(57)【要約】【課題】インパクトイオン化によるアバランシェ増幅を利用し、且つ、信頼性を高めたインパクトイオン化ＭＩＳＦＥＴを有する半導体装置を提供する。【解決手段】不純物濃度の低いｐ型のシリコン基板上に、ゲート絶縁膜およびゲート電極を形成し、シリコン基板中にゲート電極の一方の側面と隣接する位置にｎ型拡散領域を形成する。ゲート電極の他方の側面と離隔した位置のシリコン基板上にｐ型拡散領域を形成する。
2009022677.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型または真性半導体で構成される半導体領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の一方の側面と隣接して前記半導体領域上に形成された第２導電型の高濃度不純物領域と、
前記ゲート電極の他方の側面と離隔して前記半導体領域上に形成され、前記半導体領域との界面が、前記ゲート絶縁膜と半導体領域の界面に対する法線方向に見て、オン状態時の、前記ゲート電極下の前記半導体領域におけるキャリア濃度のピーク位置と等しい位置か、又は、該ピーク位置よりもゲート電極に近い位置にある第１導電型の高濃度不純物領域と、を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型の高濃度不純物領域と前記半導体領域の前記界面が、前記ゲート絶縁膜と前記半導体領域の界面よりも、該界面に対する法線方向に見てゲート電極に近い側にあることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記第１導電型の高濃度不純物領域との間の前記半導体領域の表面の一部が、前記ゲート絶縁膜と前記半導体領域との界面よりも、該界面に対する法線方向に見てゲート電極に近い側にあることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第１導電型の高濃度不純物領域を、選択エピタキシャル成長及びその後の熱処理で形成したことを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極と前記第１導電型の高濃度不純物領域との間の前記半導体領域の一部、および前記第１導電型の高濃度不純物領域を、選択エピタキシャル成長で形成したことを特徴とする、請求項３に記載の半導体装置。
【請求項６】
前記半導体領域及び前記第１導電型の高濃度不純物領域の少なくとも一方が、シリコン、シリコンゲルマニウム、ゲルマニウムの何れかで形成されていることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
前記半導体領域の下方に絶縁膜が形成されていることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。
【請求項８】
第１導電型の半導体領域上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体領域の、前記ゲート電極の一方の側面に隣接した位置に、第２導電型の高濃度不純物領域を形成する工程と、
前記半導体領域の表面上に、前記前記ゲート電極の他方の側面から離れた位置で第１導電型の高濃度不純物層を選択成長する工程と、
熱処理により、前記第１導電型の高濃度不純物層から前記半導体領域に不純物を拡散して、前記高濃度不純物層及び前記半導体領域の表面部分を含む第１導電型高濃度不純物領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１導電型の高濃度不純物層を選択成長する工程に先だって、前記ゲート電極の双方の側面に隣接して半導体層を選択的に成長するステップと、前記ゲート電極の前記他方の側面から離隔した位置で前記半導体層を選択的に除去して除去領域を形成するステップとを更に有し、前記選択成長ステップは、前記除去領域に前記第１導電型の高濃度不純物層を選択的に堆積する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の前記一方の側面に隣接した位置で前記半導体層にイオン注入して、第２導電型の他の高濃度不純物層を形成するステップを更に有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の表面部分に第１導電型の拡散領域を形成する工程と、
前記第１導電型の拡散領域の表面上に、順次に第１の絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極を覆って第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜、前記ゲート電極、及び、前記第１の絶縁膜を貫通する開口を形成して、前記第１導電型の拡散領域を露出させる工程と、
前記ゲート電極の開口の側壁にゲート絶縁膜を形成する工程と、
前記開口内に、前記ゲート電極と一部オーバーラップする第１導電型の高濃度不純物層と、真性又は低ドープ半導体層とを順次に堆積する工程と、
前記第２の絶縁膜を除去して前記真性又は低ドープ半導体層の側壁を露出させる工程と、
前記露出した真性又は低ドープ半導体層の側壁を囲む第２導電型の高濃度不純物層を成長する工程と、
熱処理により、前記第２導電型の高濃度不純物層から前記真性又は低ドープ半導体層に不純物を拡散して、前記第２導電型の高濃度不純物層及び前記真性又は低ドープ半導体層の表面部分を含む第２導電型高濃度不純物領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、更に、電離衝突によるキャリアのアバランシェ増倍を原理とするインパクトイオン化ＭＩＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
近年、インパクトイオン化ＭＩＳＦＥＴが提案・研究されている。インパクトイオン化ＭＩＳＦＥＴは、電離衝突（インパクトイオン化）によるキャリア（電子および正孔）のアバランシェ増倍の原理を用いた半導体素子であり、アバランシェ増倍が発生すると流れる電流が急激に増加する特性を有する半導体素子のオン‐オフ特性を利用する。インパクトイオン化ＭＩＳＦＥＴは、オン−オフの際の電流の急峻な変化を利用した高速作動が可能であり、ＭＩＳＦＥＴに代わる高速半導体スイッチ素子としての応用が期待されている。【０００３】
以下、図７Ａ及び７Ｂを参照して、典型的なインパクトイオン化ＭＩＳＦＥＴの構造および動作原理を説明する。図７Ａ及び７Ｂは、プレーナ型のインパクトイオン化ＭＩＳＦＥＴの概略断面図であり、夫々、そのオフ状態及びオン状態を示している。【０００４】
図７Ａ及び７Ｂにおいて、不純物濃度の低いｐ型シリコン基板１０１の表面領域には、高濃度ｎ型拡散層で構成されるドレイン領域１０３と、高濃度ｐ型拡散層で構成されるソース領域１０４とが形成される。ｐ型シリコン基板１０１上には、ゲート酸化膜１０５を介して、ゲート電極１０６が形成される。図示を省略したが、半導体装置内には、素子分離領域や、全体を覆う層間絶縁膜、ゲート電極，ｎ型ドレイン領域，ソース領域への配線等の他の要素がある。ゲート電極１０６は、ｐ型ソース領域１０４よりもｎ型ドレイン領域１０３に近い位置に形成されている。【０００５】
図７Ａのオフ状態では、ゲート絶縁膜１０５の下にはチャネルは形成されていない。ドレイン電圧（ＶＤ）がソース電圧（ＶＳ）より高い電圧条件下で、ドレイン‐ソース間の電位差（ＶＤＳ）を増加させていくと、ほとんどの電圧は、ｎ型ドレイン領域１０３とｐ型ソース領域１０４との間のｐ型シリコン基板に加わる。ＶＤＳが十分に大きくなるとｐ型シリコン基板１０１は完全に空乏化される。この状態では、ドレイン電流は、Ｐ‐Ｉ‐Ｎ接合の逆バイアス状態における逆方向飽和電流となるため、ほとんど流れない。【０００６】
ドレイン‐ソース間電圧ＶＤＳをある程度高い電圧に保った状態で、ゲート電圧（ＶＧ）を高くしていくと、図７Ｂに示すように、ゲート絶縁膜１０５の下のｐ型シリコン基板１０１の表面付近がｎ型に反転しチャネル１２０が形成される。これによって、ｐ型シリコン基板１０１に形成された空乏層の水平方向の実効的な幅が狭くなるため、空乏層内の電界強度が強くなり、ソース領域１０４から空乏層に注入された電子１１０がインパクトイオン化を発生させる。インパクトイオン化は、アバランシェ増倍により、空乏層の中で連鎖的に発生し、ドレイン電流を急激に増加させる。【０００７】
ドレイン‐ソース間電圧ＶＤＳは、チャネル１２０が形成されていないときにはインパクトイオン化を発生させず、且つ、チャネル１２０が形成された場合にはインパクトイオン化が発生するような電圧範囲に設定される。【０００８】
本明細書では、以降、チャネル１２０を形成するために必要なゲート電圧をゲートしきい値電圧と呼び、チャネル１２０が形成された状態で、インパクトイオン化を発生させるために必要なドレイン‐ソース間電圧ＶＤＳをドレインしきい値電圧と呼ぶ。さらに、ｎ型ドレイン領域１０３とｐ型ソース領域１０４との間のｐ型シリコン基板１０１の表面領域のうち、ゲート電圧の増加によってチャネルが形成される領域をチャネル領域、チャネルが形成されない側の領域をインパクトイオン化領域１２１と呼ぶ。【０００９】
ドレインしきい値電圧は、インパクトイオン化領域１２１の材料と距離とに依存する。材料に関しては、シリコンよりも、シリコンゲルマニウムやゲルマニウムのようなバンドギャップの狭いものが好ましい。これは、これら材料が、シリコンよりもインパクトイオン化率が大きく、ドレインしきい値電圧が小さいからである。また、インパクトイオン化領域１２１の距離が短いほど、電界が強くなるので、ドレインしきい値電圧は小さい。例えば、ドレインしきい値電圧を１Ｖ以下とするには、材料としてゲルマニウムを用い、インパクトイオン化領域１２１の長さを５０ｎｍ以下にする。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
インパクトイオン化ＭＩＳＦＥＴでは、チャネル１２０は、通常のＭＯＳＦＥＴと同様にチャネル領域の表面付近にのみ形成される。しかし、チャネル１２０からソース１０４までの間はゲートの支配力が弱いため、キャリアはチャネル１２０からソース１０４に向かって拡がりを持って伝導する。ｐ型基板１０１の深い部分を伝導する電子１１０は、チャネル１２０に向かって伝導するため、基板内部からゲート電極に向かう基板深さ方向（垂直方向）の速度成分を持つ。【００１１】
インパクトイオン化は基板の表面領域に限らず、深い領域でも発生し、図示するように基板の深い領域で発生したエネルギーの高い電子は、ゲート電極１０６に向かう基板深さ方向の速度成分を持つ。このため、インパクトイオン化ＭＩＳＦＥＴでは、ゲート絶縁膜１０５に電子が注入される確率が高くなり、しきい値電流やオン電流などの特性変動により、素子の信頼性を低下させるという問題があった。前述したように、ドレインしきい値電圧を低下させるには、インパクトイオン化領域を微細化することが好ましい。ソース領域の深さが同じ場合では、微細化に伴い、深い領域を流れる電子の速度ベクトルの垂直成分が相対的に大きくなり、垂直成分を持つ電子の割合の増加が、信頼性の問題を大きくする。【００１２】
本発明の目的は、電離衝突によるキャリアのアバランシェ増倍を原理とするインパクトイオン化ＭＩＳＦＥＴを有する半導体装置であって、信頼性が高い半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、第１導電型または真性半導体で構成される半導体領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の一方の側面と隣接して前記半導体領域上に形成された第２導電型の高濃度不純物領域と、前記ゲート電極の他方の側面と離隔して前記半導体領域上に形成され、前記半導体領域との界面が、前記ゲート絶縁膜と半導体領域の界面に対する法線方向に見て、オン状態時の、前記ゲート電極下の前記半導体領域におけるキャリア濃度のピーク位置と等しい位置か、又は、該ピーク位置よりもゲート電極に近い位置にある第１導電型の高濃度不純物領域と、を有することを特徴とする半導体装置を提供する。【００１４】
本発明は、また、第１導電型の半導体領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の一方の側面に隣接した位置に、第２導電型の高濃度不純物領域を形成する工程と、前記半導体領域の表面上に、前記前記ゲート電極の他方の側面から離れた位置で第１導電型の高濃度不純物層を選択成長する工程と、熱処理により、前記第１導電型の高濃度不純物層から前記半導体領域に不純物を拡散して、前記高濃度不純物層及び前記半導体領域の表面部分を含む第１導電型高濃度不純物領域を形成する工程と、を有することを特徴とする半導体装置の製造方法を提供する。【００１５】
本発明は、更に、半導体基板の表面部分に第１導電型の拡散領域を形成する工程と、前記第１導電型の拡散領域の表面上に、順次に第１の絶縁膜及びゲート電極を形成する工程と、前記ゲート電極を覆って第２の絶縁膜を堆積する工程と、前記第２の絶縁膜、ゲート電極、及び、前記第１の絶縁膜を貫通する開口を形成して、前記第１導電型の拡散領域を露出する工程と、前記ゲート電極の開口の側壁にゲート絶縁膜を形成する工程と、前記開口内に、前記ゲート酸化膜の厚みと同等の厚みを有する第１導電型の高濃度不純物層と、真性又は低ドープ半導体層とを順次に堆積する工程と、前記第２の絶縁膜を除去して前記真性又は低ドープ半導体層の側壁を露出させる工程と、前記露出した真性又は低ドープ半導体層の側壁を囲む第２導電型の高濃度不純物層を成長する工程と、熱処理により、前記第２導電型の高濃度不純物層から前記真性又は低ドープ半導体層に不純物を拡散して、前記第２導電型の高濃度不純物層及び前記真性又は低ドープ半導体層の表面部分を含む第２導電型高濃度不純物領域を形成する工程と、を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１６】
本発明によれば、電離衝突によるキャリアのアバランシェ増倍を原理とするインパクトイオン化ＭＩＳＦＥＴを有し、且つ、信頼性を高めた半導体装置、及び、その製造方法を提供することができる。【００１７】
本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係る半導体装置のインパクトイオン化ＭＩＳＦＥＴを示す断面図である。
【図２】図２Ａ〜２Ｄは、図１の半導体装置の製造工程を順次に示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置のインパクトイオン化ＭＩＳＦＥＴを示す断面図である。
【図４】図４Ａ〜４Ｅは、図３の半導体装置の製造工程を順次に示す断面図である。
【図５】本発明の第３実施形態に係る半導体装置のインパクトイオン化ＭＩＳＦＥＴを示す断面図である。
【図６】図５の半導体装置の製造工程を順次に示す断面図である。
【図７】図７Ａ及び７Ｂはそれぞれ、従来のインパクトイオン化ＭＩＳＦＥＴのオフ状態、及び、オン状態を示す断面図である。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、同様な要素には同様な参照符号を付して示す。図１は、本発明の第一の実施の形態の半導体装置のインパクトイオン化ＭＩＳＦＥＴを示す断面図である。不純物濃度の低いｐ型のシリコン基板１０の内部及びその上に、不純物濃度が１×１０２０ｃｍ−３以上のｎ型のドレイン領域１１およびｐ型のソース領域１２が形成されている。ｐ型シリコン領域１上の、ｎ型ドレイン領域１１とｐ型ソース領域１２との間の一部に、ゲート絶縁膜１３およびゲート電極１４が形成される。また、その開口がｐ型ソース領域１２を規定する絶縁膜１５が形成されている。なお、図示を省略しているが、半導体装置内には、インパクトイオン化ＭＩＳＦＥＴを相互から分離するためのシャロートレンチ等の素子分離領域や、ソース，ドレイン，ゲート上のシリサイド層、全体を覆うシリコン酸化膜等の層間絶縁膜、及び、各インパクトイオン化ＭＩＳＦＥＴと他の素子等とを電気的に接続するための配線等の他の要素が形成される。【００２０】
図示されているように、ｐ型ソース領域１２の、ｐ型シリコン基板１０の表面と接する面（底面）の位置は、ｐ型シリコン基板１０の内部にある。インパクトイオン化ＭＩＳＦＥＴでは、ゲート電圧にしきい値電圧以上の正の電圧を印加してオン状態とすると、ゲート電極下にチャネル２０が形成される。チャネル領域の内部の電子濃度の深さ方向分布は、深さ２〜１０ｎｍの位置に濃度ピークを持つ。【００２１】
ｐ型ソース領域１２とｐ型基板１１との界面の位置は、ゲート絶縁膜１３とｐ型シリコン基板１０の界面に対する法線方向に見て、チャネル２０の電子濃度の深さ方向分布のピーク位置（ピーク深さ）とほぼ等しいか、又は、ピーク位置よりもゲート電極１４に近い側にあればよい。換言すると、ｐ型ソース領域１２の底面の位置は、チャネル領域の電子濃度の深さ方向分布のピーク位置か、又は、ピーク位置よりも浅い位置に形成される。この構成により、チャネル領域とｐ型ソース領域１２との間を伝導するキャリアは、ほぼｐ型シリコン基板１０の表面に沿って流れ、キャリアの速度ベクトルは、ｐ型シリコン領域１の表面に平行である。従って、インパクトイオン化は表面近傍で起こり、インパクトイオン化のベクトルはｐ型シリコン領域１の表面に平行である。エネルギーの高いキャリアが、ゲート電極１４の厚み方向の速度成分を持たないため、ゲート絶縁膜１３に注入される確率が低くなり、信頼性が向上する。【００２２】
本実施形態においては、ｐ型ソース領域１２の底面をシリコン基板１０の内部に形成した。この底面は、ゲート絶縁膜と半導体領域との界面よりも、界面に対する法線方向に見てゲート電極に近い側に、換言すれば、ゲート絶縁膜１３とシリコン基板１０の界面位置より上方に形成してもよい。この場合、ｐ型ソース領域１２の底面から、ゲート絶縁膜１３とシリコン基板１０との界面までの領域が抵抗に加わる。しかし、インパクトイオン化領域２１を伝導するキャリアの速度ベクトルはｐ型シリコン領域１の表面に平行であり、このためゲート絶縁膜１３に注入される確率が低く、信頼性が向上するという本発明の効果が得られる。【００２３】
更に、インパクトイオン化領域をシリコン基板１０で形成したが、シリコンよりもバンドギャップが小さいシリコンゲルマニウムやゲルマニウムで形成してもよい。シリコンゲルマニウムやゲルマニウムは、シリコンよりもインパクトイオン化率が高いので、ドレインしきい値電圧を低減することができる。この場合、ｐ型ソース領域１２も基板と同じシリコンゲルマニウムやゲルマニウムとすることも出来る。後述するように、ｐ型ソース領域１２はエピタキシャル成長法で形成する。基板と同じ材料でエピタキシャル成長を行うと、転位等の欠陥形成が起こらず好ましい。【００２４】
また、本実施の形態においては、基板をシリコン基板１０としたが、基板は、シリコンの下にシリコン酸化膜等の絶縁膜が形成されたＳＯＩ（silicon on insulator）基板でもよく、或いは、シリコンゲルマニウムやゲルマニウムの下にシリコン酸化膜等の絶縁膜が形成されたＳＧＯＩ（silicon-germanium on insulator）基板やＧＯＩ（germanium on insulator）基板でもよい。【００２５】
更に、本実施の形態においては、ｎ型インパクトイオン化ＭＩＳＦＥＴについて説明したが、本発明はｎ型に限定するものではなく、ｐ型インパクトイオン化ＭＩＳＦＥＴに適用することも可能である。この場合には、基板領域にｎ型領域を採用し、ドレイン領域にｐ型高濃度不純物領域を、ソース領域にｎ型高濃度不純物領域を採用する。【００２６】
図２Ａ〜２Ｄは、図１に示したインパクトイオン化ＭＩＳＦＥＴの製造方法の一例を示す。１×１０１５ｃｍ−３以下の不純物濃度のｐ型のシリコン基板１０の表面に、シリコン酸化膜等の絶縁膜、及び、ポリシリコン膜を形成した後、一般に用いられているフォトリソグラフィー技術とエッチング技術で、ゲート絶縁膜１３およびゲート電極１４を形成する（図２Ａ）。次に図２Ｂに示すように、フォトレジストマスク５０を形成し、注入エネルギーが１０ｋｅＶ程度，ドーズ量が１×１０１３ｃｍ−２以上で、ヒ素をイオン注入して、ｎ型ドレイン領域１１を形成する。次にフォトレジストマスク５０を除去する。【００２７】
次いで、図２Ｃに示すように、シリコン酸化膜等の絶縁膜を堆積し、フォトリソグラフィー技術とエッチング技術で、絶縁膜１５を形成する。その後、フォトレジストマスク５１を除去した後、図２Ｄに示すように、ボロンが１×１０２０ｃｍ−３以上ドープされたシリコンエピタキシャル層を選択成長して、高濃度ｐ型領域４１を形成する。これに代えて、ノンドープのシリコンエピタキシャル層を選択成長したのち、ボロンをイオン注入して、高濃度ｐ型領域４１を形成してもよい。その後、１０００℃，１０秒程度の熱処理を施す。これにより、高濃度ｐ型領域４１からｐ型のシリコン基板１０中にボロンが拡散し、図１に示したインパクトイオン化ＭＩＳＦＥＴが形成される。【００２８】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す断面図である。なお、図３について以下に示す事項以外は第１の実施形態と同様であるので、その詳細な説明は省略する。なお、図示は省略するが、実際には、半導体装置には、インパクトイオン化ＭＩＳＦＥＴを相互から分離するためのシャロートレンチ等の素子分離領域、ソース，ドレイン，ゲート上のシリサイド層、全体を覆うシリコン酸化膜等の層間絶縁膜、及び各インパクトイオン化ＭＩＳＦＥＴと他の素子等とを電気的に接続するための配線等の他の要素が形成される。【００２９】
本実施形態のインパクトイオン化ＭＩＳＦＥＴは、ｐ型ソース領域４４の表面だけでなく、チャネル領域とｐ型ソース領域４４との間のインパクトイオン化領域２１の表面の一部も、ゲート絶縁膜１３と半導体領域との界面よりも、界面に対する法線方向に見てゲート電極に近い側、つまり上方側に形成されている。ｐ型ソース領域４４の底面の位置は、第１の実施の形態で記述したように、チャネル２０の電子濃度のピーク深さと同じかそれよりも上方にする。上方に選択成長するインパクトイオン化領域の位置を規定するために、ゲート電極１４の側面にシリコン酸化膜等の側壁絶縁膜１６が形成されている。ゲート電極１４と側壁絶縁膜１６以外の、表面にシリコン基板１０が露出している領域に、シリコンエピタキシャル層が形成される。【００３０】
図示されているように、ｐ型ソース領域４４がチャネル２０よりも上に形成されるとともに、ｐ型ソース領域４４と接続しているｐ型シリコン領域がチャネル２０よりも上方に形成されている。このため、ｐ型ソース領域４４からチャネル領域に向かう電子の方向は、水平から下向きとなる。従って、インパクトイオン化で発生した高エネルギーの電子がゲート絶縁膜１３に注入する確率が、第１の実施形態に比して更に減少し、より信頼性が向上する。【００３１】
本実施形態においては、ｐ型ソース領域４４の底面をシリコン基板１０の内部に形成したが、この底面を、ゲート絶縁膜１３と半導体領域との界面よりも、界面に対する法線方向に見てゲート電極に近い側、換言すれば、ゲート絶縁膜１３とシリコン基板１０の界面位置より上方に形成してもよい。この場合でも、インパクトイオン化領域２１を伝導するキャリアの速度ベクトルは、ｐ型シリコン領域１の表面に平行又は下向きであり、ゲート絶縁膜１３に注入される確率が低く、信頼性が向上するという本発明の効果が得られる。【００３２】
なお、インパクトイオン化領域をシリコンで形成したが、シリコンよりもバンドギャップが小さいシリコンゲルマニウムやゲルマニウムで形成してもよい。後述するように、チャネルとソースとの間のインパクトイオン化領域の内、チャネル領域よりも上方に形成されている領域は、エピタキシャル成長で形成する。このエピタキシャル成長では、シリコンに代えて、シリコンゲルマニウムやゲルマニウムを成長してもよい。シリコンゲルマニウムやゲルマニウムは、シリコンよりもインパクトイオン化率が高いので、ドレインしきい値電圧を低減することができる。この場合、基板もエピタキシャル層と同じシリコンゲルマニウムやゲルマニウムとすることも出来る。基板と同じ材料のエピタキシャル成長を行うと、転位等の欠陥形成が起こらず好ましい。【００３３】
本実施の形態においては、基板をシリコン基板１０としたが、シリコン基板に代えて、シリコンの下にシリコン酸化膜等の絶縁膜が形成されたＳＯ基板でもよい。また、シリコンゲルマニウムやゲルマニウムの下にシリコン酸化膜等の絶縁膜が形成されたＳＧＯＩ基板やＧＯＩ基板を採用してもよい。【００３４】
本実施の形態においては、ｎ型インパクトイオン化ＭＩＳＦＥＴについて説明したが、本発明はｎ型に限定するものではなく、ｐ型インパクトイオン化ＭＩＳＦＥＴに適用することも可能である。【００３５】
図４Ａ〜４Ｅは、図３に示したインパクトイオン化ＭＩＳＦＥＴの製造方法の一例を示す。図２Ａ及び２Ｂを参照して説明した工程と同様な工程で、図４Ａに示すように、１×１０１５ｃｍ−３以下の不純物濃度を有するｐ型のシリコン基板１０の表面に、ゲート絶縁膜１３，ゲート電極１４および高濃度ｎ型領域３１を形成する。次に、ウェハ全面にシリコン酸化膜等の絶縁膜を形成し、それをエッチバックすることで、図４Ｂに示すように、側壁絶縁膜１６を形成する。ゲート電極１４と側壁絶縁膜１６以外の、表面にシリコン基板１０が露出している部分に、図４Ｃに示すように、厚さ５０〜１００ｎｍのノンドープシリコン層１７を、選択エピタキシャル成長する。次に図４Ｄに示すように、フォトレジストマスク５２を形成した後、ヒ素をイオン注入して、高濃度ｎ型領域３２を形成する。このとき、上側の高濃度ｎ型領域３２が下側の高濃度ｎ型領域３１と電気的に接続されるようにし、最終的にはｎ型ドレイン領域３３として一体として働くようにする。【００３６】
次に、フォトレジストマスク５２を除去した後、フォトレジストマスク５３を形成し、ボロンをイオン注入することで高濃度ｐ型領域４２を形成する。その後、フォトレジストマスク５３を除去して、イオン注入した不純物を活性化するために、１０００℃，１０秒程度の熱処理を施す。これによって、高濃度ｐ型領域４２からｐ型のシリコン基板１０中にボロンが拡散し、図３に示したインパクトイオン化ＭＩＳＦＥＴが形成される。【００３７】
（第３の実施の形態）
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す断面図である。本実施形態のインパクトイオン化ＭＩＳＦＥＴは、図１および図３に示した、第１および第２実施形態がプレーナ型であるのとは異なり、縦型のＭＩＳＦＥＴを構成する。不純物濃度の低いｐ型のシリコン基板１０中に、ヒ素濃度が１×１０１９ｃｍ−３以上の高濃度ｎ型領域３４が形成される。この高濃度ｎ型領域３４と接続するように、リン濃度が１×１０２０ｃｍ−３以上のｎ型のドレイン領域３５、及び、ノンドープシリコンエピタキシャル層９１が順次に堆積される。更に、このノンドープエピタキシャル層の上部周囲に、ボロン濃度が１×１０２０ｃｍ−３以上のｐ型のソース領域４７が形成される。更に、ｎ型ドレイン領域３５とノンドープエピタキシャル層の側面に、ゲート絶縁膜５１およびゲート電極６１が形成される。更に、シリコン基板１０，ゲート電極６１，ｐ型ソース領域４７を電気的に絶縁するための絶縁膜７１および７２が形成されている。なお、図示は省略するが、実際には、各インパクトイオン化ＭＩＳＦＥＴ半導体装置を素子分離するためのシャロートレンチ等の素子分離領域、ソース，ドレイン，ゲート上のシリサイド層、全体を覆うシリコン酸化膜等の層間絶縁膜、及び各インパクトイオン化ＭＩＳＦＥＴと他の素子等とを電気的に接続するための配線等の他の要素が形成される。なお、ノンドープシリコンエピタキシャル層９１に代えて、低ドープシリコンエピタキシャル層を堆積してもよい。【００３８】
図１および図３にそれぞれ示した第１および第２実施形態がプレーナ型ＭＩＳＦＥＴであり、そこでは、インパクトイオン化領域２１の位置は、フォトリソグラフィーの位置合わせ精度に依存する。先に述べたように、インパクトイオン化領域が短いほどドレインしきい値電圧が低下するので好ましいが、微細化に伴い露光装置を始めとするフォトリソグラフィー装置のために、高額な設備投資が必要となる問題がある。これに対し、本実施形態のＭＩＳＦＥＴは縦型であり、インパクトイオン化領域２１は絶縁膜７２の膜厚で制御できる。このため、少なくともインパクトイオン化領域２１の形成には、高価なフォトリソグラフィー装置や露光マスクは必要がない。従って、コストが削減でき、また膜厚の制御のみで製造できるので、ばらつきも小さいという利点がある。【００３９】
図示されているように、ｐ型ソース領域４７がノンドープエピタキシャル層９１の側面に形成されている。従って、チャネル領域２２とソース間を伝導するキャリアは、ほぼ側面を流れる。つまり、キャリアの速度ベクトルはノンドープエピタキシャル層９１の側面に平行である。インパクトイオン化も側面近傍で起こり、そのベクトルはノンドープエピタキシャル層９１の側面に平行である。エネルギーの高いキャリアが、ゲート電極６１の厚み方向の速度成分を持たないため、ゲート絶縁膜５１に注入される確率が低くなり、信頼性が向上する。ｐ型ソース領域４７の底面の位置は、第１の実施の形態で記述したものと同様であり、その説明を省略する。【００４０】
本実施形態においては、インパクトイオン化領域をノンドープシリコンエピタキシャル層９１で形成した。しかし、インパクトイオン化領域は、シリコンよりもバンドギャップの小さいシリコンゲルマニウムやゲルマニウムで形成してもよい。シリコンゲルマニウムやゲルマニウムは、シリコンよりインパクトイオン化率が高いので、ドレインしきい値電圧を低減することができる。この場合、ｎ型ドレイン領域３５および基板１０もシリコンゲルマニウムやゲルマニウムとすることも出来る。【００４１】
また、本実施の形態においては、基板をシリコン基板１０としたが、基板は、シリコンの下にシリコン酸化膜等の絶縁膜が形成されたＳＯＩ基板でもよい。或いは、基板は、シリコンゲルマニウムやゲルマニウムの下にシリコン酸化膜等の絶縁膜が形成されたＳＧＯＩ基板や、ＧＯＩ基板でもよい。【００４２】
本実施の形態においては、ｎ型インパクトイオン化ＭＩＳＦＥＴについて説明したが、本発明は、ｎ型に限定するものではなく、ｐ型インパクトイオン化ＭＩＳＦＥＴに適用することも可能である。【００４３】
次に、図５に示したインパクトイオン化ＭＩＳＦＥＴの製造方法の一例を、図６Ａ〜６Ｆに示す。図６Ａに示すように、１×１０１５ｃｍ−３以下のｐ型のシリコン基板１０の表面に、一般に用いられているフォトリソグラフィー技術とイオン注入技術で、１×１０１９ｃｍ−３以上の濃度の高濃度ｎ型領域３４を形成した後、シリコン酸化膜等の絶縁膜７１を形成する。次に、リンが１×１０２０ｃｍ−３以上ドープされたポリシリコン膜を形成した後、フォトリソグラフィー技術とエッチング技術で、ゲート電極６１を形成する。次に、図６Ｂに示すように、シリコン窒化膜７２やシリコン酸化膜７３からなる絶縁膜を形成した後、選択エピタキシャル成長する領域９０を、フォトリソグラフィー技術とエッチング技術で、高濃度ｎ型領域３４が露出するまで開口する。【００４４】
次に、図６Ｃに示すように、ゲート電極６１を酸化することで、ゲート絶縁膜５１を形成する。次いで、リンが１×１０２０ｃｍ−３以上ドープされたシリコンエピタキシャル層を選択成長してｎ型ドレイン領域３５を形成し、続いてノンドープのシリコンエピタキシャル層９１を選択成長する。次に、シリコン酸化膜７３を除去した後、ボロンが１×１０２０ｃｍ−３以上ドープされた高濃度ｐ型ポリシリコン層４６を形成する。次に、フォトレジストを塗布した後、エッチバックして高濃度ｐ型ポリシリコン層４６の表面を露出した後、フォトリソグラフィー技術により、フォトレジストマスク５３を形成する。【００４５】
次に、図６Ｆに示すように、高濃度ｐ型ポリシリコン層４６をエッチングした後、イオン注入した不純物を活性化するために１０００℃，１０秒程度の熱処理を施す。これにより、高濃度ｐ型ポリシリコン層４６からシリコンエピタキシャル層９１中にボロンが拡散し、図５に示したインパクトイオン化ＭＩＳＦＥＴが形成される。【００４６】
エピタキシャル成長で形成されるｎ型ドレイン領域３５およびノンドープエピタキシャル層９１は、基板と同じ材料のエピタキシャル成長を採用することが好ましい。同じ材料のエピタキシャル成長は、転位等の欠陥形成を防止する。【００４７】
本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。【００４８】
本出願は、２００７年８月１０日出願に係る日本特許出願２００７−２０９３２６号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。
【図１】
2009022677.tif 000003
【図２】
2009022677.tif 000004
【図３】
2009022677.tif 000005
【図４】
2009022677.tif 000006
【図５】
2009022677.tif 000007
【図６】
2009022677.tif 000008
【図７】
2009022677.tif 000009
【国際調査報告】
2009022677.tif 000010
2009022677.tif 000011
2009022677.tif 000012
2009022677.tif 000013