(57)【要約】  基準電圧端子ＲＴに基準電圧Ｖｂｉａｓを安定化するための安定化容量２が接続される半導体回路がパワーダウン状態から動作状態に復帰する際に使用する高速復帰回路において、ヒステリシスコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１を生成する第１の電流パスＰｈ１の電流Ｉａをカレントミラー回路４０により折り返して前記基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２の電流Ｉｂを生成する。コンパレータ１には、前記基準電圧Ｖｂｉａｓが入力電圧ｖｉｎとして入力される。前記コンパレータ１では、基準電圧Ｖｂｉａｓが前記ＯＦＦ側しきい値電圧ｒｅｆ１と等しくなると、電流源Ｉ１による安定化容量２の充電を直ちに停止する。前記コンパレータ１のしきい値電圧ｒｅｆ１は、基準電圧端子ＲＴの基準電圧Ｖｂｉａｓとすべき所望電圧値に設定される。
2008152785.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えた
ことを特徴とする高速復帰回路。
【請求項２】
前記請求項１記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項３】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
所定電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、
前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、
前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、
前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされる
ことを特徴とする高速復帰回路。
【請求項４】
前記請求項３記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項５】
前記請求項１〜４の何れか１項に記載の高速復帰回路と、
前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、
前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えた
ことを特徴とする電流加算型ＤＡコンバータ。
【請求項６】
前記請求項１〜４の何れか１項に記載の高速復帰回路を搭載した
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項８】
前記請求項６記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧端子の基準電圧を安定化するために安定化容量を用いた半導体回路において、この半導体装置がパワーダウン状態から動作状態に復帰する際の高速化を図る高速復帰回路に関する。
【背景技術】
【０００２】
現在、携帯電話や無線ＬＡＮなどの通信機器における受信部や送信部は、通信しない時には電力削減のためパワーダウンされ、送受信を行う間だけオンする構成が採用される。このため、このような通信機器などの半導体回路がパワーダウン状態から動作状態に復帰するのに時間がかかると、通信が開始されるまでに待ち時間が発生するという課題がある。【０００３】
従来、基準電圧にノイズがのったときに回路特性が大きく劣化する回路においては、基準電圧を安定化させるために安定化容量を接続し、ノイズの影響を受け難くする手法が用いられる。しかし、このような安定化容量を持つ回路では、パワーダウン状態から動作状態に復帰するためには、安定化容量を所望の基準電圧にまで充電する必要がある。この充電時間を短縮するために高速復帰回路を用いるが、求める電圧の近くで高速復帰回路がオフしないと、高速復帰回路がオフしてからのセトリングに時間がかかり、復帰時間の更なる短縮は望めない。【０００４】
以下、従来の高速復帰回路の一例を図１６に示す。【０００５】
同図において、９０は高速復帰回路、１はコンパレータ、２は安定化容量、３はｐ型トランジスタより成るスイッチ、ｒｅｆ１は第１のコンパレータしきい値電圧（オン→オフ）、ｒｅｆ２は第２のコンパレータしきい値電圧（オフ→オン）、ｖｉｎはコンパレータ入力、ｏｕｔ１は第１のコンパレータ出力、Ｖｂｉａｓは基準電圧、Ｉ１は電流源、Ｉａは前記基準電圧Ｖｂｉａｓが供給される通信機器などの半導体回路（図示せず）の第１の電流パス、Ｉｂは同第２の電流パス、ＡＶＤＤは電源電圧である。前記第１の電流パスＩａ及び第２の電流パスＩｂは、回路内で基準電圧Ｖｂｉａｓに接続されている電流パスの和であるとする。また、図１７において、Ｖｂは基準電圧最終値、Ｔは充電完了時間である。【０００６】
ノイズなどの影響を軽減するために、前記基準電圧Ｖｂｉａｓと前記電源電圧ＡＶＤＤとの間に前記安定化容量２が接続されている。半導体回路のパワーダウン時には、前記基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤに固定されるため、パワーダウン状態から通常動作状態に復帰するためには、図１７に示すように、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。【０００７】
この充電時間を短縮するために、電流源Ｉ１を用いて安定化容量２を高速に充電する高速復帰回路が設けられる。パワーダウン状態から復帰すると、前記コンパレータ１によって制御されるスイッチ３により、電流源Ｉ１がオンして前記安定化容量２を充電する。図１７に示すように、前記安定化容量２が充電され、前記基準電圧Ｖｂｉａｓが前記第１のコンパレータしきい値電圧ｒｅｆ１になると前記コンパレータ１が前記スイッチ３をオフすることにより、前記電流源Ｉ１による充電は止まる。その後は、半導体回路内の前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより充電又は放電され、前記基準電圧最終値Ｖｂに安定する。【０００８】
従って、前記安定化容量２の充電完了時間Ｔは、前記高速復帰回路９０による充電時間と、前記高速復帰回路９０がオフ動作した時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和で求めることができる。【０００９】
以上のような高速復帰回路の他の構成は、例えば特許文献１に記載される。
【特許文献１】特開２００４−２８０８０５号公報（第５図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の高速復帰回路では、次の欠点がある。すなわち、前記半導体回路において、前記第１の電流パスＩａ及び前記第２の電流パスＩｂは、通常動作時にも常に消費される電流であるため、通常動作時の消費電流を削減するためには、あまり大きくすることができない。このことから、高速復帰回路９０がオフ動作した後は充電（又は放電）する速度が遅いので、コンパレータ１のしきい値電圧や遅延などにより高速復帰回路９０がオフした時点の基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂと離れていると、その後の充電に時間がかかってしまい、通常動作への復帰がその分遅れるという課題がある。【００１１】
本発明の目的は、コンパレータのしきい値電圧のずれや遅延などに起因して高速復帰回路がオフするタイミングがずれることによる影響を軽減して、復帰時間の短縮された高速復帰回路を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明の高速復帰回路は、半導体回路がパワーダウン状態から動作状態に復帰するに際し、半導体回路の基準電圧端子の基準電圧が所望電圧に精度良く一致したタイミングで、高速復帰回路がオフするように構成することとする。【００１３】
具体的に、本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えたことを特徴とする。【００１４】
本発明は、前記高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。【００１５】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、所定電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされることを特徴とする。【００１６】
本発明は、前記高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。【００１７】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、第１及び第２の電流源により成り、前記コンパレータは、前記第１及び第２の電流源を用いて前記安定化容量を充電する際に、最初は前記第１及び第２の電流源を用い、その後は前記第１の電流源を停止させて第２の電流源のみを用いるように、前記第１及び第２の電流源を制御することを特徴とする。【００１８】
本発明は、前記高速復帰回路において、前記コンパレータは、ヒステリシスコンパレータにより構成され、前記ヒステリシスコンパレータは、オフ動作からオン動作するしきい電圧値で前記第１の電流源を停止させることを特徴とする。【００１９】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。【００２０】
本発明は、前記高速復帰回路において、前記第２の電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。【００２１】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記電流源又は前記コンパレータの動作を制御して、前記電流源による安定化容量の充電を強制的に停止させる強制停止手段とを備えたことを特徴とする。【００２２】
本発明は、前記高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記第２の電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。【００２３】
本発明は、前記高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記可変電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。【００２４】
本発明の電流加算型ＤＡコンバータは、前記高速復帰回路と、前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えたことを特徴とする。【００２５】
本発明の半導体集積回路は、前記高速復帰回路を搭載したことを特徴とする。【００２６】
本発明の映像機器は、前記半導体集積回路を搭載したことを特徴とする。【００２７】
本発明の通信機器は、前記半導体集積回路を搭載したことを特徴とする。【００２８】
前記の構成により、本発明では、バイアス回路において、第１の電流パスでコンパレータのしきい値電圧を生成した時に、第２の電流パスで生成される基準電圧が、高速復帰回路をＯＦＦさせるべき所望基準電圧となるように、前記しきい値電圧を設定すれば、高速復帰回路は所望基準電圧で確実にＯＦＦ動作する。その結果、その後の充電時間が短くて済むので、半導体回路がパワーダウン状態から動作状態に復帰する時間が短縮される。【００２９】
また、本発明では、コンパレータの持つオフセット電圧の影響を軽減できるので、半導体回路の基準電圧端子の基準電圧が所望電圧により一層精度良く一致したタイミングで高速復帰回路をオフ動作させることが可能である。【００３０】
更に、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は第１及び第２の電流源の双方を用いて半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、第２の電流源のみを用いて基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。【００３１】
加えて、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は、可変電流源からの大電流により半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、可変電流源からの出力を小電流に調整して基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。【００３２】
また、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その復帰動作の開始から設定時間が経過すると、強制停止手段が電流源による安定化容量の充電を強制的に停止させるので、正確なタイミングで高速復帰回路をオフ動作させることができる。
【発明の効果】
【００３３】
以上説明したように、本発明の高速復帰回路によれば、半導体回路のパワーダウン状態から通常動作状態への復帰時間を効果的に短縮することができる効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】図１は本発明の実施形態１の高速復帰回路の構成を示す図である。
【図２】図２は同高速復帰回路の動作を説明する図である。
【図３】図３は同高速復帰回路の変形例を示す図である。
【図４】図４は安定化容量が基準電圧端子と接地との間に配置される場合の高速復帰回路の構成例を示す図である。
【図５】図５は本発明の実施形態２の高速復帰回路の構成を示す図である。
【図６】図６は同高速復帰回路を備えた電流加算型ＤＡＣの構成を示す図である。
【図７】図７は本発明の実施形態３の高速復帰回路の構成を示す図である。
【図８】図８は同高速復帰回路の動作を説明する図である。
【図９】図９は本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１０】図１０は同高速復帰回路に備える可変電流源の内部構成を示す図である。
【図１１】図１１は同高速復帰回路の動作を説明する図である。
【図１２】図１２は同高速復帰回路の変形例を示す図である。
【図１３】図１３は同高速復帰回路の動作を説明する図である。
【図１４】図１４は本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１５】図１５は同高速復帰回路の動作を説明する図である。
【図１６】図１６は従来の高速復帰回路の構成を示す図である。
【図１７】図１７は同従来の高速復帰回路の動作を説明する図である。
【図１８】図１８は本発明の高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。
【図１９】図１９は本発明の高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。
【符号の説明】
【００３５】
１             コンパレータ
２             安定化容量
３             スイッチ
４             バイアス電流源
５             第２のスイッチ
６             タイマー
ｒｅｆ１       第１のしきい値電圧
ｒｅｆ２       第２のしきい値電圧
Ｖｂｉａｓ     基準電圧
ＲＴ           基準電圧端子
Ｉ１           第１の電流源
Ｉ２           第２の電流源
Ｉ３           可変電流源
Ｐｈ１         第１の電流パス
Ｐｈ２         第２の電流パス
４０           カレントミラー回路
４０ａ         共用カレントミラー元
４１           第１の補助カレントミラー回路
４２           第１の補助カレントミラー回路
Ｒ１、Ｒ２     抵抗素子
Ｉ０１〜Ｉ２Ｎ  電流源
５０           スイッチ回路
５５           アナログ出力線
６６           強制停止手段
８０           バイアス回路
Ｉａ〜Ｉｇ     第１〜第７の電流パス
ＡＶＤＤ       電源電圧
【発明を実施するための最良の形態】
【００３６】
以下に、本発明の実施形態について、図面を参照しながら説明する。【００３７】
（実施形態１）
図１は本発明の実施形態１における高速復帰回路の構成を示す。【００３８】
同図において、ＲＴは基準電圧Ｖｂｉａｓが発生する基準電圧端子であって、この基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは例えば電流加算型ＤＡＣ（Digital-Analog Converter）などの所定の半導体回路（図示せず）に接続される。前記基準電圧端子ＲＴには、ノイズなどの影響を軽減するために、安定化容量２の一端が接続され、その他端は電源ＡＶＤＤに接続される。【００３９】
１００は本実施形態の高速復帰回路であって、前記基準電圧端子ＲＴにＰ型トランジスタより成るスイッチ３を介して接続された電流源Ｉ１を有する。この電流源Ｉ１は、前記基準電圧端子ＲＴ及び安定化容量２を持つ所定の半導体回路がパワーダウン状態から通常動作状態に復帰した際に、前記安定化容量２を充電して、復帰時間を短縮するものである。【００４０】
また、前記高速復帰回路１００は、前記電流源Ｉ１をＯＮ／ＯＦＦ動作させるヒステリシスコンパレータ１と、バイアス回路８０とを有する。前記コンパレータ１は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが入力電圧ｖｉｎとして入力されると共に、ＯＦＦ側しきい値電圧ｒｅｆ１と、電源１０により与えられるＯＮ側しきい値電圧ｒｅｆ２（ｒｅｆ１＜ｒｅｆ２）とが入力され、入力電圧ｖｉｎ（＝基準電圧Ｖｂｉａｓ）がＯＮ側しきい値電圧ｒｅｆ２を越えると、Ｌｏｗレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＮ動作させて電流源Ｉ１を用いて安定化容量２を充電し、その後、前記安定化容量２の充電により基準電圧Ｖｂｉａｓが低下してＯＦＦ側しきい値電圧ｒｅｆ１を下回ると、Ｈｉｇｈレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＦＦ動作させて、前記電流源Ｉ１による安定化容量２の充電を停止させる。【００４１】
前記バイアス回路８０は、バイアス電流源４と、Ｐ型トランジスタＴｒ１を用いてリファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１と、Ｐ型トランジスタＴｒ２を用いて前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２と、カレントミラー回路４０とを備える。カレントミラー回路４０は、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａを折り返して、前記基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２の電流Ｉｂを生成する。【００４２】
前記第１の電流パスＰｈ１により生成されたリファレンス電圧Ｖｒｅｆは、前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１としてコンパレータ１に入力されると共に、前記第２の電流パスＰｈ２により生成された基準電圧Ｖｂｉａｓは、入力電圧ｖｉｎとして前記コンパレータ１に入力される。【００４３】
次に本実施形態１の動作を説明する。半導体回路がパワーダウンしている時、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤである。通常動作時の前記基準電圧Ｖｂｉａｓが図２に示す基準電圧最終値Ｖｂとすると、パワーダウン状態から通常動作状態に復帰した時、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。充電時間は、高速復帰回路１００がオンしている間の電流源Ｉ１による充電時間と、高速復帰回路１００がオフした時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和である。【００４４】
前記基準電圧Ｖｂｉａｓを生成する前記第２の電流パスＰｈ２の電流Ｉｂは、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａをカレントミラー回路４０により折り返す構成であり、前記リファレンス電圧Ｖｒｅｆをコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として使用し、前記基準電圧Ｖｂｉａｓを前記コンパレータ１の入力電圧ｖｉｎとして使用している。この時、図２に示すように、前記リファレンス電圧Ｖｒｅｆを前記基準電圧Ｖｂｉａｓの所望最終電圧値Ｖｂにほぼ等しい電圧に設定しておくと、高速復帰回路１００がオフした後の充電時間がほぼゼロとなり、充電完了時間Ｔを大幅に短縮できる。【００４５】
尚、図３に示すように、バイアス回路８０において、基準電圧Ｖｂｉａｓと前記リファレンス電圧Ｖｒｅｆとを生成する２つの電流パスＰｈ１、Ｐｈ２の両電流Ｉａ、Ｉｂを共用カレントミラー元４０ａからカレントミラーして生成することによっても、同様の効果が得られる。【００４６】
このように、本実施形態では、コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として前記リファレンス電圧Ｖｒｅｆを用いることにより、高速な復帰動作が可能となる。【００４７】
本実施形態では、基準電圧端子ＲＴの安定化容量２は、基準電圧端子ＲＴと電ＡＶＤＤとの間に配置したが、グランド間に接続されていても良い。この場合の高速復帰回路１００の構成を図４に示す。同図では、電流源Ｉ１は基準電圧端子ＲＴと電源ＡＶＤＤとの間に接続されている。また、スイッチ３はＰｃｈトランジスタでなく、Ｎｃｈトランジスタで構成される。【００４８】
（実施形態２）
図５は、本発明の実施形態２の高速復帰回路の構成を示す。【００４９】
本実施形態を示す図５では、バイアス回路８０において、第１の電流パスＰｈ１の電流Ｉａを２個のＰ型トランジスタＴｒ１、Ｔｒ１０を備えた第１の補助カレントミラー回路４１によりカレントミラーして生成した第３の電流パスＰｈ３の電流Ｉｃを第１の抵抗素子Ｒ１に流す構成としていると共に、第２の電流パスＰｈ２の電流Ｉｂを２個のＰ型トランジスタＴｒ２、Ｔｒ１１を備えた第２の補助カレントミラー回路４２によりカレントミラーして生成した第４の電流パスＰｈ４の電流Ｉｄを第２の抵抗素子Ｒ２に流す構成としている。【００５０】
そして、前記第１の抵抗素子Ｒ１に電流Ｉｃが流れることにより生成される電圧をＶ１、前記第２の抵抗素子Ｒ２が流れることにより生成される電圧をＶ２として、前記電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１にすると共に、前記電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしている。【００５１】
半導体回路がパワーダウン状態から通常動作に復帰する際、安定化容量２を電源電圧ＡＶＤＤから図２に示した基準電圧最終値Ｖｂまで充電する必要があるが、高速復帰回路１００がオフしたときの基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂとできるだけ等しい方が復帰時間を短縮できるものの、一般に、コンパレータ１はオフセット電圧Ｖｏｆｆを持つ関係上、望みのタイミングで出力信号がＬｏｗレベルからＨｉｇｈレベルに切り替わらないことがある。【００５２】
本実施形態では、前記第１の電圧Ｖ１を前記第１のコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしているので、コンパレータ１のオフセット電圧Ｖｏｆｆの影響を軽減することができる。以下、この詳細を説明する。【００５３】
半導体回路としての電流加算型ＤＡＣのように前記基準電圧Ｖｂｉａｓをトランジスタのゲートに入力し、電流出力として使用する場合を例示して説明する。以下、具体的に、電流加算型ＤＡＣに本実施形態の高速復帰回路を含ませる場合を説明する。【００５４】
図６に示した電流加算型ＤＡＣは、ＤＡＣ部７０を有し、このＤＡＣ部７０は、Ｐ型トランジスタより成る２のＮ乗個の電流源Ｉ０１〜Ｉ２Ｎを備えたＮビット電流加算型用であって、これ等の電流源Ｉ０１〜Ｉ２Ｎにはデコーダ＆スイッチ回路（スイッチ回路）５０が接続される。このデコーダ＆スイッチ回路５０は、Ｎビットのデジタル信号の受け、このデジタル信号をアナログ信号に変換し、このアナログ信号に応じて前記電流源Ｉ０１〜Ｉ２Ｎの各々をアナログ出力線５１に接続するか否かを内蔵スイッチ（図示せず）により制御して、アナログ出力線５１に集合した電流を負荷抵抗ＲＬに流すことにより、アナログ出力線５１にアナログ出力電圧を得るものである。【００５５】
そして、前記電流源Ｉ０１〜Ｉ２Ｎは、それ等の構成Ｐ型トランジスタのゲート端子にバイアス電圧Ｖｂｉａｓを与えるバイアス回路８０のＰ型トランジスタと共にカレントミラー回路８３を構成する。前記バイアス電圧Ｖｂｉａｓにノイズが載ってしまうと、電流加算型ＤＡＣの出力特性が悪化する関係上、その特性悪化を防ぐために、前記バイアス電圧Ｖｂｉａｓの配線（基準電圧端子）には安定化容量２が接続される。【００５６】
さて、この電流加算型ＤＡＣにおいて、前記基準電圧端子ＲＴに接続された高速復帰回路１００のコンパレータ１にオフセット電圧Ｖｏｆｆが生じている際に、図１のバイアス回路８０を用いた場合と、図５のバイアス回路８０を用いた場合とを比較する。【００５７】
高速復帰回路がＯＦＦ動作した時の電流加算型ＤＡＣの図１での各電流源の電流値のずれは、図１での各電流源の出力電流をＩｄｓ１とすると、その電流ばらつきは、
ΔＩｄｓ１／Ｉｄｓ１＝（（Ｖｅｆｆ−Ｖｏｆｆ）／Ｖｅｆｆ）２
となる。尚、Ｖｅｆｆは、トランジスタの実効電圧である。【００５８】
一方、本実施形態の図５において、前記第１の電圧Ｖ１及び前記第２の電圧Ｖ２を各々前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１及び前記コンパレータ１の入力電圧ｖｉｎとすると、図５での各電流源の出力電流をＩｄｓ２として、その電流ばらつきは、
ΔＩｄｓ２／Ｉｄｓ２＝（Ｖ１−Ｖｏｆｆ）／Ｖ１
となる。【００５９】
ここで、例えば、Ｖｏｆｆ＝１０ｍＶ、Ｖｅｆｆ＝０．３Ｖ、Ｖ１＝２Ｖとすると、
ΔＩｄｓ１／Ｉｄｓ１＝１−（０．２９／０．３）２＝−６．６％
ΔＩｄｓ２／Ｉｄｓ２＝１−１．９９／２＝−０．５％
となる。【００６０】
従って、本例の場合には、コンパレータ１のオフセット電圧Ｖｏｆｆの電流ばらつきへの影響は、１／１０以下に軽減されることが判る。【００６１】
このように、前記第１の電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとすることにより、高速な復帰が可能となる。【００６２】
尚、本実施形態では、高速復帰回路１００を備えた電流加算型ＤＡＣについて説明したが、本発明は電流加算型ＤＡＣに限定されず、種々の機能を持つ半導体集積回路、映像装置、又は通信機器に適用可能であるのは言うまでもない。【００６３】
（実施形態３）
図７は、本発明の実施形態２における高速復帰回路の構成を示す。【００６４】
図７において、安定化容量２が接続された基準電圧端子ＲＴには、第１のスイッチ３を介して第１の電流源Ｉ１が接続されると共に、第２のスイッチ５を介して第２の電流源Ｉ２が接続される。【００６５】
ヒステリシスコンパレータ１は、半導体回路がパワーダウン状態から通常動作状態に復帰する際、その当初、即ち、入力電圧ｖｉｎ（基準電圧端子ＲＴの基準電圧Ｖｂｉａｓ＝電源電圧ＡＶＤＤ）がＯＮ側しきい値電圧ｒｅｆ２を越える状況にあるときには、Ｌｏｗレベルの第１及び第２の出力信号ｏｕｔ１、ｏｕｔ２を出力して、Ｐ型トランジスタより成る２個のスイッチ３、５をＯＮ動作させて、前記第１及び第２の電流源Ｉ１、Ｉ２により基準電圧端子ＲＴの安定化容量２を充電し、その後、この充電動作により前記基準電圧Ｖｂｉａｓが低下してＯＮ側しきい値電圧ｒｅｆ２に達すると、第１の出力信号ｏｕｔ１をＨｉｇｈレベルとして第１のスイッチ３をＯＦＦさせて、第１の電流源Ｉ１による安定化容量２の充電動作を停止させ、これにより、第２の電流源Ｉ２のみを用いて安定化容量２の充電動作を続行し、更に、前記基準電圧Ｖｂｉａｓが更に低下してＯＦＦ側しきい値電圧ｒｅｆ１に達すると、第２の出力信号ｏｕｔ２をＨｉｇｈレベルとして第２のスイッチ５をＯＦＦさせて、第２の電流源Ｉ２による安定化容量２の充電動作をも停止させる構成である。【００６６】
従って、本実施形態では、半導体回路がパワーダウン状態から通常動作状態に復帰するとき、安定化容量２の充電に用いる電流源は大きい方が充電時間を短縮できるが、図８に示すコンパレータ１の遅延時間ｔｄなどにより、コンパレータ１がオフするタイミングがずれた場合には、電流源の流す電流値が大きいほど基準電圧Ｖｂｉａｓは図８に細線で示すように基準電圧最終値Ｖｂを大きく行き過ぎて、充電完了時間Ｔ’は長くなる。しかし、電流を小さくしてしまうと、復帰時間が遅くなる。【００６７】
本実施形態では、図８に２点鎖線で示すように、始めは２個の電流源Ｉ１、Ｉ２を用いた大きな電流で充電し、ある程度充電した時点で第２の電流源Ｉ２のみを用いた小さい電流で充電するので、より正確なタイミングで高速復帰回路１００をオフすることができ、充電完了時間Ｔを前記の完了時間Ｔ’よりも短縮できて、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。【００６８】
尚、本実施形態は、実施形態１〜２と組み合わせると、更に効果的である。【００６９】
（実施形態４）
図９は本発明の実施形態４における高速復帰回路の構成を示す。【００７０】
本実施形態では、電流源Ｉ３を出力電流値が固定値の固定電流源でなく、出力電流を可変調整できる可変電流源としている構成が特徴である。【００７１】
前記可変電流源Ｉ３の内部構成を図１０に示す。同図において、可変電流源Ｉ３は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓをゲートに受けるＮ型トランジスタＴｒ１５と、このトランジスタＴｒ１５に流れる電流Ｉｅをカレントミラーするカレントミラー回路４５とを備え、前記カレントミラー回路４５の一部を構成するＮ型トランジスタＴｒ１６に流れるカレントミラーした電流Ｉｆを出力電流とする構成である。【００７２】
従って、図１０に示した可変電流源Ｉ３では、この可変電流源Ｉ３による安定化容量２の充電動作によって基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが低下するに従って、Ｎ型トランジスタＴｒ１５に流れる電流Ｉｅも小値になるので、この電流Ｉｅをカレントミラーした出力電流Ｉｆも基準電圧Ｖｂｉａｓの低下に従って次第に小値に制限される。【００７３】
従って、本実施形態では、前記第３の実施形態と同様に、図１１に示すように、始めは大きな電流で充電し、基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが基準電圧最終値Ｖｂに近づくに従って可変電流源Ｉ３の出力電流値が小さくなって行くので、より正確なタイミングで高速復帰回路１００をオフすることができ、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。【００７４】
尚、本実施形態は、前記実施形態１〜２と組み合わせると更に効果的である。【００７５】
また、図１２に示すように、実施形態３の図７に記載の第１及び第２の電流源Ｉ１、Ｉ２のうち第１の電流源Ｉ１の代わりとして、可変電流源Ｉ３を用いても良い。この場合の動作を図１３に示す。【００７６】
（実施形態５）
図１４は、本発明の実施形態５における高速復帰回路の構成を示す。【００７７】
同図に示した高速復帰回路１００において、６はタイマー、６０はスイッチである。前記スイッチ６０は、本高速復帰回路１００をＯＦＦ動作させるべき基準電圧端子ＲＴの基準電圧Ｖｂｉａｓの所望最終電圧値Ｖ３と、電源電圧ＡＶＤＤとを切り換えて、その何れか一方をコンパレータ１のしきい値電圧ｒｅｆ１として入力するものであり、通常は所望最終電圧値Ｖ３側にある。前記コンパレータ１は、ヒステリシスコンパレータではなく、通常のコンパレータで構成されている。【００７８】
一方、前記タイマー６は、半導体回路のパワーダウン状態から通常動作状態への復帰の開始時に、カウントをスタートし、設定時間の経過時に前記スイッチ６０を所望最終電圧値Ｖ３側から電源電圧ＡＶＤＤ側に切り換えるよう、前記スイッチ６に制御信号を出力する。【００７９】
前記タイマー６及びスイッチ６０により、半導体回路の通常動作状態への復帰開始時から設定時間が経過すると、コンパレータ１からＨｉｇｈレベルの出力信号ｏｕｔ１を出力するようその動作を制御して、Ｐ型トランジスタ３をＯＦＦさせて、電流源Ｉ１による安定化容量２の充電を強制的に停止させる強制停止手段６６を構成している。【００８０】
従って、本実施形態では、高速復帰回路１００をオフするタイミングがタイマー５により決定される。図１５に示すように、通常のコンパレータ１を用いた場合、コンパレータ１のしきい値電圧ｒｅｆ１付近でコンパレータ１がオンオフを繰り返す。前記第１の電流源Ｉ１がこの時にオフするように前記設定時間（図１５ではタイマーオフ時間Ｔｏｆｆと記載）を設定しておくと、前記基準電圧最終値Ｖｂ付近で高速復帰回路１００がオフし、復帰時間が短縮できる。【００８１】
尚、本実施形態では、電流源Ｉ１をオフするために、コンパレータ１を制御したが、電流源Ｉ１を直接に制御しても良いのは勿論である。【００８２】
本実施形態は、前記実施形態１〜４と組み合わせると、更に効果的である。【００８３】
図１８は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。【００８４】
同図では、映像機器としてＤＶＤ装置２００を例示している。このＤＶＤ装置２００は、ＤＶＤドライブやハードディスクから読み出したデジタル映像信号を半導体集積回路２０１内のデジタル信号処理部で信号処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換して、アナログ映像信号として例えばテレビに送信される。本願発明の以上で説明した高速復帰回路（符号２０２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、映像信号の出力の待ち時間を低減する。【００８５】
図１９は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。【００８６】
同図では、前記映像機器（ＤＶＤ装置２００）と同様に、通信機器としての送信機２１０は、入力されたデータを半導体集積回路２１１内でデジタルベースバンド処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換し、アナログ信号としてＲＦ部を介してアンテナから送信して、受信機のアンテナで受信される。本願発明の以上で説明した高速復帰回路（符号２１２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、送信信号の送信の待ち時間を低減する。
【産業上の利用可能性】
【００８７】
以上説明したように、本発明は、半導体回路の基準電圧端子に安定化容量が接続されている場合であっても、この半導体回路のパワーダウン状態から通常動作状態への復帰をより一層高速に行うことができるので、このような半導体回路に使用される高速復帰回路として有用である。
【図１】
2008152785.tif 000003
【図２】
2008152785.tif 000004
【図３】
2008152785.tif 000005
【図４】
2008152785.tif 000006
【図５】
2008152785.tif 000007
【図６】
2008152785.tif 000008
【図７】
2008152785.tif 000009
【図８】
2008152785.tif 000010
【図９】
2008152785.tif 000011
【図１０】
2008152785.tif 000012
【図１１】
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【図１２】
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【図１３】
2008152785.tif 000015
【図１４】
2008152785.tif 000016
【図１５】
2008152785.tif 000017
【図１６】
2008152785.tif 000018
【図１７】
2008152785.tif 000019
【図１８】
2008152785.tif 000020
【図１９】
2008152785.tif 000021
【手続補正書】
【提出日】平成21年2月10日(2009.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えた
ことを特徴とする高速復帰回路。
【請求項２】
前記請求項１記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項３】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
所定電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、
前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、
前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、
前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされる
ことを特徴とする高速復帰回路。
【請求項４】
前記請求項３記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項５】
前記請求項１〜４の何れか１項に記載の高速復帰回路と、
前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、
前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えた
ことを特徴とする電流加算型ＤＡコンバータ。
【請求項６】
前記請求項１〜４の何れか１項に記載の高速復帰回路を搭載した
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項８】
前記請求項６記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧端子の基準電圧を安定化するために安定化容量を用いた半導体回路において、この半導体装置がパワーダウン状態から動作状態に復帰する際の高速化を図る高速復帰回路に関する。
【背景技術】
【０００２】
現在、携帯電話や無線ＬＡＮなどの通信機器における受信部や送信部は、通信しない時には電力削減のためパワーダウンされ、送受信を行う間だけオンする構成が採用される。このため、このような通信機器などの半導体回路がパワーダウン状態から動作状態に復帰するのに時間がかかると、通信が開始されるまでに待ち時間が発生するという課題がある。
【０００３】
従来、基準電圧にノイズがのったときに回路特性が大きく劣化する回路においては、基準電圧を安定化させるために安定化容量を接続し、ノイズの影響を受け難くする手法が用いられる。しかし、このような安定化容量を持つ回路では、パワーダウン状態から動作状態に復帰するためには、安定化容量を所望の基準電圧にまで充電する必要がある。この充電時間を短縮するために高速復帰回路を用いるが、求める電圧の近くで高速復帰回路がオフしないと、高速復帰回路がオフしてからのセトリングに時間がかかり、復帰時間の更なる短縮は望めない。
【０００４】
以下、従来の高速復帰回路の一例を図１６に示す。
【０００５】
同図において、９０は高速復帰回路、１はコンパレータ、２は安定化容量、３はｐ型トランジスタより成るスイッチ、ｒｅｆ１は第１のコンパレータしきい値電圧（オン→オフ）、ｒｅｆ２は第２のコンパレータしきい値電圧（オフ→オン）、ｖｉｎはコンパレータ入力、ｏｕｔ１は第１のコンパレータ出力、Ｖｂｉａｓは基準電圧、Ｉ１は電流源、Ｉａは前記基準電圧Ｖｂｉａｓが供給される通信機器などの半導体回路（図示せず）の第１の電流パス、Ｉｂは同第２の電流パス、ＡＶＤＤは電源電圧である。前記第１の電流パスＩａ及び第２の電流パスＩｂは、回路内で基準電圧Ｖｂｉａｓに接続されている電流パスの和であるとする。また、図１７において、Ｖｂは基準電圧最終値、Ｔは充電完了時間である。
【０００６】
ノイズなどの影響を軽減するために、前記基準電圧Ｖｂｉａｓと前記電源電圧ＡＶＤＤとの間に前記安定化容量２が接続されている。半導体回路のパワーダウン時には、前記基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤに固定されるため、パワーダウン状態から通常動作状態に復帰するためには、図１７に示すように、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。
【０００７】
この充電時間を短縮するために、電流源Ｉ１を用いて安定化容量２を高速に充電する高速復帰回路が設けられる。パワーダウン状態から復帰すると、前記コンパレータ１によって制御されるスイッチ３により、電流源Ｉ１がオンして前記安定化容量２を充電する。図１７に示すように、前記安定化容量２が充電され、前記基準電圧Ｖｂｉａｓが前記第１のコンパレータしきい値電圧ｒｅｆ１になると前記コンパレータ１が前記スイッチ３をオフすることにより、前記電流源Ｉ１による充電は止まる。その後は、半導体回路内の前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより充電又は放電され、前記基準電圧最終値Ｖｂに安定する。
【０００８】
従って、前記安定化容量２の充電完了時間Ｔは、前記高速復帰回路９０による充電時間と、前記高速復帰回路９０がオフ動作した時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和で求めることができる。
【０００９】
以上のような高速復帰回路の他の構成は、例えば特許文献１に記載される。
【特許文献１】特開２００４−２８０８０５号公報（第５図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の高速復帰回路では、次の欠点がある。すなわち、前記半導体回路において、前記第１の電流パスＩａ及び前記第２の電流パスＩｂは、通常動作時にも常に消費される電流であるため、通常動作時の消費電流を削減するためには、あまり大きくすることができない。このことから、高速復帰回路９０がオフ動作した後は充電（又は放電）する速度が遅いので、コンパレータ１のしきい値電圧や遅延などにより高速復帰回路９０がオフした時点の基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂと離れていると、その後の充電に時間がかかってしまい、通常動作への復帰がその分遅れるという課題がある。
【００１１】
本発明の目的は、コンパレータのしきい値電圧のずれや遅延などに起因して高速復帰回路がオフするタイミングがずれることによる影響を軽減して、復帰時間の短縮された高速復帰回路を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明の高速復帰回路は、半導体回路がパワーダウン状態から動作状態に復帰するに際し、半導体回路の基準電圧端子の基準電圧が所望電圧に精度良く一致したタイミングで、高速復帰回路がオフするように構成することとする。
【００１３】
具体的に、請求項１記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えたことを特徴とする。
【００１４】
請求項２記載の発明は、前記請求項１記載の高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。
【００１５】
請求項３記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、所定電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされることを特徴とする。
【００１６】
請求項４記載の発明は、前記請求項３記載の高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。
【００１７】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、第１及び第２の電流源により成り、前記コンパレータは、前記第１及び第２の電流源を用いて前記安定化容量を充電する際に、最初は前記第１及び第２の電流源を用い、その後は前記第１の電流源を停止させて第２の電流源のみを用いるように、前記第１及び第２の電流源を制御することを特徴とする。
【００１８】
本発明は、前記高速復帰回路において、前記コンパレータは、ヒステリシスコンパレータにより構成され、前記ヒステリシスコンパレータは、オフ動作からオン動作するしきい電圧値で前記第１の電流源を停止させることを特徴とする。
【００１９】
本の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。
【００２０】
本発明は、前記高速復帰回路において、前記第２の電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。
【００２１】
本発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記電流源又は前記コンパレータの動作を制御して、前記電流源による安定化容量の充電を強制的に停止させる強制停止手段とを備えたことを特徴とする。
【００２２】
本発明は、前記高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記第２の電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。
【００２３】
本発明は、前記高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記可変電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。
【００２４】
請求項５記載の発明の電流加算型ＤＡコンバータは、前記請求項１〜４の何れか１項に記載の高速復帰回路と、前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えたことを特徴とする。
【００２５】
請求項６記載の発明の半導体集積回路は、前記請求項１〜４の何れか１項に記載の高速復帰回路を搭載したことを特徴とする。
【００２６】
請求項７記載の発明の映像機器は、前記請求項６記載の半導体集積回路を搭載したことを特徴とする。
【００２７】
請求項８記載の発明の通信機器は、前記請求項６記載の半導体集積回路を搭載したことを特徴とする。
【００２８】
前記の構成により、請求項１〜８記載の発明では、バイアス回路において、第１の電流パスでコンパレータのしきい値電圧を生成した時に、第２の電流パスで生成される基準電圧が、高速復帰回路をＯＦＦさせるべき所望基準電圧となるように、前記しきい値電圧を設定すれば、高速復帰回路は所望基準電圧で確実にＯＦＦ動作する。その結果、その後の充電時間が短くて済むので、半導体回路がパワーダウン状態から動作状態に復帰する時間が短縮される。
【００２９】
また、本発明では、コンパレータの持つオフセット電圧の影響を軽減できるので、半導体回路の基準電圧端子の基準電圧が所望電圧により一層精度良く一致したタイミングで高速復帰回路をオフ動作させることが可能である。
【００３０】
更に、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は第１及び第２の電流源の双方を用いて半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、第２の電流源のみを用いて基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。
【００３１】
加えて、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は、可変電流源からの大電流により半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、可変電流源からの出力を小電流に調整して基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。
【００３２】
また、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その復帰動作の開始から設定時間が経過すると、強制停止手段が電流源による安定化容量の充電を強制的に停止させるので、正確なタイミングで高速復帰回路をオフ動作させることができる。
【発明の効果】
【００３３】
以上説明したように、請求項１〜８記載の発明の高速復帰回路によれば、半導体回路のパワーダウン状態から通常動作状態への復帰時間を効果的に短縮することができる効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施形態について、図面を参照しながら説明する。
【００３５】
（実施形態１）
図１は本発明の実施形態１における高速復帰回路の構成を示す。
【００３６】
同図において、ＲＴは基準電圧Ｖｂｉａｓが発生する基準電圧端子であって、この基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは例えば電流加算型ＤＡＣ（Digital-Analog Converter）などの所定の半導体回路（図示せず）に接続される。前記基準電圧端子ＲＴには、ノイズなどの影響を軽減するために、安定化容量２の一端が接続され、その他端は電源ＡＶＤＤに接続される。
【００３７】
１００は本実施形態の高速復帰回路であって、前記基準電圧端子ＲＴにＰ型トランジスタより成るスイッチ３を介して接続された電流源Ｉ１を有する。この電流源Ｉ１は、前記基準電圧端子ＲＴ及び安定化容量２を持つ所定の半導体回路がパワーダウン状態から通常動作状態に復帰した際に、前記安定化容量２を充電して、復帰時間を短縮するものである。
【００３８】
また、前記高速復帰回路１００は、前記電流源Ｉ１をＯＮ／ＯＦＦ動作させるヒステリシスコンパレータ１と、バイアス回路８０とを有する。前記コンパレータ１は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが入力電圧ｖｉｎとして入力されると共に、ＯＦＦ側しきい値電圧ｒｅｆ１と、電源１０により与えられるＯＮ側しきい値電圧ｒｅｆ２（ｒｅｆ１＜ｒｅｆ２）とが入力され、入力電圧ｖｉｎ（＝基準電圧Ｖｂｉａｓ）がＯＮ側しきい値電圧ｒｅｆ２を越えると、Ｌｏｗレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＮ動作させて電流源Ｉ１を用いて安定化容量２を充電し、その後、前記安定化容量２の充電により基準電圧Ｖｂｉａｓが低下してＯＦＦ側しきい値電圧ｒｅｆ１を下回ると、Ｈｉｇｈレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＦＦ動作させて、前記電流源Ｉ１による安定化容量２の充電を停止させる。
【００３９】
前記バイアス回路８０は、バイアス電流源４と、Ｐ型トランジスタＴｒ１を用いてリファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１と、Ｐ型トランジスタＴｒ２を用いて前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２と、カレントミラー回路４０とを備える。カレントミラー回路４０は、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａを折り返して、前記基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２の電流Ｉｂを生成する。
【００４０】
前記第１の電流パスＰｈ１により生成されたリファレンス電圧Ｖｒｅｆは、前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１としてコンパレータ１に入力されると共に、前記第２の電流パスＰｈ２により生成された基準電圧Ｖｂｉａｓは、入力電圧ｖｉｎとして前記コンパレータ１に入力される。
【００４１】
次に本実施形態１の動作を説明する。半導体回路がパワーダウンしている時、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤである。通常動作時の前記基準電圧Ｖｂｉａｓが図２に示す基準電圧最終値Ｖｂとすると、パワーダウン状態から通常動作状態に復帰した時、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。充電時間は、高速復帰回路１００がオンしている間の電流源Ｉ１による充電時間と、高速復帰回路１００がオフした時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和である。
【００４２】
前記基準電圧Ｖｂｉａｓを生成する前記第２の電流パスＰｈ２の電流Ｉｂは、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａをカレントミラー回路４０により折り返す構成であり、前記リファレンス電圧Ｖｒｅｆをコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として使用し、前記基準電圧Ｖｂｉａｓを前記コンパレータ１の入力電圧ｖｉｎとして使用している。この時、図２に示すように、前記リファレンス電圧Ｖｒｅｆを前記基準電圧Ｖｂｉａｓの所望最終電圧値Ｖｂにほぼ等しい電圧に設定しておくと、高速復帰回路１００がオフした後の充電時間がほぼゼロとなり、充電完了時間Ｔを大幅に短縮できる。
【００４３】
尚、図３に示すように、バイアス回路８０において、基準電圧Ｖｂｉａｓと前記リファレンス電圧Ｖｒｅｆとを生成する２つの電流パスＰｈ１、Ｐｈ２の両電流Ｉａ、Ｉｂを共用カレントミラー元４０ａからカレントミラーして生成することによっても、同様の効果が得られる。
【００４４】
このように、本実施形態では、コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として前記リファレンス電圧Ｖｒｅｆを用いることにより、高速な復帰動作が可能となる。
【００４５】
本実施形態では、基準電圧端子ＲＴの安定化容量２は、基準電圧端子ＲＴと電ＡＶＤＤとの間に配置したが、グランド間に接続されていても良い。この場合の高速復帰回路１００の構成を図４に示す。同図では、電流源Ｉ１は基準電圧端子ＲＴと電源ＡＶＤＤとの間に接続されている。また、スイッチ３はＰｃｈトランジスタでなく、Ｎｃｈトランジスタで構成される。
【００４６】
（実施形態２）
図５は、本発明の実施形態２の高速復帰回路の構成を示す。
【００４７】
本実施形態を示す図５では、バイアス回路８０において、第１の電流パスＰｈ１の電流Ｉａを２個のＰ型トランジスタＴｒ１、Ｔｒ１０を備えた第１の補助カレントミラー回路４１によりカレントミラーして生成した第３の電流パスＰｈ３の電流Ｉｃを第１の抵抗素子Ｒ１に流す構成としていると共に、第２の電流パスＰｈ２の電流Ｉｂを２個のＰ型トランジスタＴｒ２、Ｔｒ１１を備えた第２の補助カレントミラー回路４２によりカレントミラーして生成した第４の電流パスＰｈ４の電流Ｉｄを第２の抵抗素子Ｒ２に流す構成としている。
【００４８】
そして、前記第１の抵抗素子Ｒ１に電流Ｉｃが流れることにより生成される電圧をＶ１、前記第２の抵抗素子Ｒ２が流れることにより生成される電圧をＶ２として、前記電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１にすると共に、前記電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしている。
【００４９】
半導体回路がパワーダウン状態から通常動作に復帰する際、安定化容量２を電源電圧ＡＶＤＤから図２に示した基準電圧最終値Ｖｂまで充電する必要があるが、高速復帰回路１００がオフしたときの基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂとできるだけ等しい方が復帰時間を短縮できるものの、一般に、コンパレータ１はオフセット電圧Ｖｏｆｆを持つ関係上、望みのタイミングで出力信号がＬｏｗレベルからＨｉｇｈレベルに切り替わらないことがある。
【００５０】
本実施形態では、前記第１の電圧Ｖ１を前記第１のコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしているので、コンパレータ１のオフセット電圧Ｖｏｆｆの影響を軽減することができる。以下、この詳細を説明する。
【００５１】
半導体回路としての電流加算型ＤＡＣのように前記基準電圧Ｖｂｉａｓをトランジスタのゲートに入力し、電流出力として使用する場合を例示して説明する。以下、具体的に、電流加算型ＤＡＣに本実施形態の高速復帰回路を含ませる場合を説明する。
【００５２】
図６に示した電流加算型ＤＡＣは、ＤＡＣ部７０を有し、このＤＡＣ部７０は、Ｐ型トランジスタより成る２のＮ乗個の電流源Ｉ０１〜Ｉ２Ｎを備えたＮビット電流加算型用であって、これ等の電流源Ｉ０１〜Ｉ２Ｎにはデコーダ＆スイッチ回路（スイッチ回路）５０が接続される。このデコーダ＆スイッチ回路５０は、Ｎビットのデジタル信号の受け、このデジタル信号をアナログ信号に変換し、このアナログ信号に応じて前記電流源Ｉ０１〜Ｉ２Ｎの各々をアナログ出力線５１に接続するか否かを内蔵スイッチ（図示せず）により制御して、アナログ出力線５１に集合した電流を負荷抵抗ＲＬに流すことにより、アナログ出力線５１にアナログ出力電圧を得るものである。
【００５３】
そして、前記電流源Ｉ０１〜Ｉ２Ｎは、それ等の構成Ｐ型トランジスタのゲート端子にバイアス電圧Ｖｂｉａｓを与えるバイアス回路８０のＰ型トランジスタと共にカレントミラー回路８３を構成する。前記バイアス電圧Ｖｂｉａｓにノイズが載ってしまうと、電流加算型ＤＡＣの出力特性が悪化する関係上、その特性悪化を防ぐために、前記バイアス電圧Ｖｂｉａｓの配線（基準電圧端子）には安定化容量２が接続される。
【００５４】
さて、この電流加算型ＤＡＣにおいて、前記基準電圧端子ＲＴに接続された高速復帰回路１００のコンパレータ１にオフセット電圧Ｖｏｆｆが生じている際に、図１のバイアス回路８０を用いた場合と、図５のバイアス回路８０を用いた場合とを比較する。
【００５５】
高速復帰回路がＯＦＦ動作した時の電流加算型ＤＡＣの図１での各電流源の電流値のずれは、図１での各電流源の出力電流をＩｄｓ１とすると、その電流ばらつきは、
ΔＩｄｓ１／Ｉｄｓ１＝（（Ｖｅｆｆ−Ｖｏｆｆ）／Ｖｅｆｆ）２
となる。尚、Ｖｅｆｆは、トランジスタの実効電圧である。
【００５６】
一方、本実施形態の図５において、前記第１の電圧Ｖ１及び前記第２の電圧Ｖ２を各々前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１及び前記コンパレータ１の入力電圧ｖｉｎとすると、図５での各電流源の出力電流をＩｄｓ２として、その電流ばらつきは、
ΔＩｄｓ２／Ｉｄｓ２＝（Ｖ１−Ｖｏｆｆ）／Ｖ１
となる。
【００５７】
ここで、例えば、Ｖｏｆｆ＝１０ｍＶ、Ｖｅｆｆ＝０．３Ｖ、Ｖ１＝２Ｖとすると、
ΔＩｄｓ１／Ｉｄｓ１＝１−（０．２９／０．３）２＝−６．６％
ΔＩｄｓ２／Ｉｄｓ２＝１−１．９９／２＝−０．５％
となる。
【００５８】
従って、本例の場合には、コンパレータ１のオフセット電圧Ｖｏｆｆの電流ばらつきへの影響は、１／１０以下に軽減されることが判る。
【００５９】
このように、前記第１の電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとすることにより、高速な復帰が可能となる。
【００６０】
尚、本実施形態では、高速復帰回路１００を備えた電流加算型ＤＡＣについて説明したが、本発明は電流加算型ＤＡＣに限定されず、種々の機能を持つ半導体集積回路、映像装置、又は通信機器に適用可能であるのは言うまでもない。
【００６１】
（実施形態３）
図７は、本発明の実施形態２における高速復帰回路の構成を示す。
【００６２】
図７において、安定化容量２が接続された基準電圧端子ＲＴには、第１のスイッチ３を介して第１の電流源Ｉ１が接続されると共に、第２のスイッチ５を介して第２の電流源Ｉ２が接続される。
【００６３】
ヒステリシスコンパレータ１は、半導体回路がパワーダウン状態から通常動作状態に復帰する際、その当初、即ち、入力電圧ｖｉｎ（基準電圧端子ＲＴの基準電圧Ｖｂｉａｓ＝電源電圧ＡＶＤＤ）がＯＮ側しきい値電圧ｒｅｆ２を越える状況にあるときには、Ｌｏｗレベルの第１及び第２の出力信号ｏｕｔ１、ｏｕｔ２を出力して、Ｐ型トランジスタより成る２個のスイッチ３、５をＯＮ動作させて、前記第１及び第２の電流源Ｉ１、Ｉ２により基準電圧端子ＲＴの安定化容量２を充電し、その後、この充電動作により前記基準電圧Ｖｂｉａｓが低下してＯＮ側しきい値電圧ｒｅｆ２に達すると、第１の出力信号ｏｕｔ１をＨｉｇｈレベルとして第１のスイッチ３をＯＦＦさせて、第１の電流源Ｉ１による安定化容量２の充電動作を停止させ、これにより、第２の電流源Ｉ２のみを用いて安定化容量２の充電動作を続行し、更に、前記基準電圧Ｖｂｉａｓが更に低下してＯＦＦ側しきい値電圧ｒｅｆ１に達すると、第２の出力信号ｏｕｔ２をＨｉｇｈレベルとして第２のスイッチ５をＯＦＦさせて、第２の電流源Ｉ２による安定化容量２の充電動作をも停止させる構成である。
【００６４】
従って、本実施形態では、半導体回路がパワーダウン状態から通常動作状態に復帰するとき、安定化容量２の充電に用いる電流源は大きい方が充電時間を短縮できるが、図８に示すコンパレータ１の遅延時間ｔｄなどにより、コンパレータ１がオフするタイミングがずれた場合には、電流源の流す電流値が大きいほど基準電圧Ｖｂｉａｓは図８に細線で示すように基準電圧最終値Ｖｂを大きく行き過ぎて、充電完了時間Ｔ’は長くなる。しかし、電流を小さくしてしまうと、復帰時間が遅くなる。
【００６５】
本実施形態では、図８に２点鎖線で示すように、始めは２個の電流源Ｉ１、Ｉ２を用いた大きな電流で充電し、ある程度充電した時点で第２の電流源Ｉ２のみを用いた小さい電流で充電するので、より正確なタイミングで高速復帰回路１００をオフすることができ、充電完了時間Ｔを前記の完了時間Ｔ’よりも短縮できて、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。
【００６６】
尚、本実施形態は、実施形態１〜２と組み合わせると、更に効果的である。
【００６７】
（実施形態４）
図９は本発明の実施形態４における高速復帰回路の構成を示す。
【００６８】
本実施形態では、電流源Ｉ３を出力電流値が固定値の固定電流源でなく、出力電流を可変調整できる可変電流源としている構成が特徴である。
【００６９】
前記可変電流源Ｉ３の内部構成を図１０に示す。同図において、可変電流源Ｉ３は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓをゲートに受けるＮ型トランジスタＴｒ１５と、このトランジスタＴｒ１５に流れる電流Ｉｅをカレントミラーするカレントミラー回路４５とを備え、前記カレントミラー回路４５の一部を構成するＮ型トランジスタＴｒ１６に流れるカレントミラーした電流Ｉｆを出力電流とする構成である。
【００７０】
従って、図１０に示した可変電流源Ｉ３では、この可変電流源Ｉ３による安定化容量２の充電動作によって基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが低下するに従って、Ｎ型トランジスタＴｒ１５に流れる電流Ｉｅも小値になるので、この電流Ｉｅをカレントミラーした出力電流Ｉｆも基準電圧Ｖｂｉａｓの低下に従って次第に小値に制限される。
【００７１】
従って、本実施形態では、前記第３の実施形態と同様に、図１１に示すように、始めは大きな電流で充電し、基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが基準電圧最終値Ｖｂに近づくに従って可変電流源Ｉ３の出力電流値が小さくなって行くので、より正確なタイミングで高速復帰回路１００をオフすることができ、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。
【００７２】
尚、本実施形態は、前記実施形態１〜２と組み合わせると更に効果的である。
【００７３】
また、図１２に示すように、実施形態３の図７に記載の第１及び第２の電流源Ｉ１、Ｉ２のうち第１の電流源Ｉ１の代わりとして、可変電流源Ｉ３を用いても良い。この場合の動作を図１３に示す。
【００７４】
（実施形態５）
図１４は、本発明の実施形態５における高速復帰回路の構成を示す。
【００７５】
同図に示した高速復帰回路１００において、６はタイマー、６０はスイッチである。前記スイッチ６０は、本高速復帰回路１００をＯＦＦ動作させるべき基準電圧端子ＲＴの基準電圧Ｖｂｉａｓの所望最終電圧値Ｖ３と、電源電圧ＡＶＤＤとを切り換えて、その何れか一方をコンパレータ１のしきい値電圧ｒｅｆ１として入力するものであり、通常は所望最終電圧値Ｖ３側にある。前記コンパレータ１は、ヒステリシスコンパレータではなく、通常のコンパレータで構成されている。
【００７６】
一方、前記タイマー６は、半導体回路のパワーダウン状態から通常動作状態への復帰の開始時に、カウントをスタートし、設定時間の経過時に前記スイッチ６０を所望最終電圧値Ｖ３側から電源電圧ＡＶＤＤ側に切り換えるよう、前記スイッチ６に制御信号を出力する。
【００７７】
前記タイマー６及びスイッチ６０により、半導体回路の通常動作状態への復帰開始時から設定時間が経過すると、コンパレータ１からＨｉｇｈレベルの出力信号ｏｕｔ１を出力するようその動作を制御して、Ｐ型トランジスタ３をＯＦＦさせて、電流源Ｉ１による安定化容量２の充電を強制的に停止させる強制停止手段６６を構成している。
【００７８】
従って、本実施形態では、高速復帰回路１００をオフするタイミングがタイマー５により決定される。図１５に示すように、通常のコンパレータ１を用いた場合、コンパレータ１のしきい値電圧ｒｅｆ１付近でコンパレータ１がオンオフを繰り返す。前記第１の電流源Ｉ１がこの時にオフするように前記設定時間（図１５ではタイマーオフ時間Ｔｏｆｆと記載）を設定しておくと、前記基準電圧最終値Ｖｂ付近で高速復帰回路１００がオフし、復帰時間が短縮できる。
【００７９】
尚、本実施形態では、電流源Ｉ１をオフするために、コンパレータ１を制御したが、電流源Ｉ１を直接に制御しても良いのは勿論である。
【００８０】
本実施形態は、前記実施形態１〜４と組み合わせると、更に効果的である。
【００８１】
図１８は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。
【００８２】
同図では、映像機器としてＤＶＤ装置２００を例示している。このＤＶＤ装置２００は、ＤＶＤドライブやハードディスクから読み出したデジタル映像信号を半導体集積回路２０１内のデジタル信号処理部で信号処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換して、アナログ映像信号として例えばテレビに送信される。本願発明の以上で説明した高速復帰回路（符号２０２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、映像信号の出力の待ち時間を低減する。
【００８３】
図１９は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。
【００８４】
同図では、前記映像機器（ＤＶＤ装置２００）と同様に、通信機器としての送信機２１０は、入力されたデータを半導体集積回路２１１内でデジタルベースバンド処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換し、アナログ信号としてＲＦ部を介してアンテナから送信して、受信機のアンテナで受信される。本願発明の以上で説明した高速復帰回路（符号２１２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、送信信号の送信の待ち時間を低減する。
【産業上の利用可能性】
【００８５】
以上説明したように、本発明は、半導体回路の基準電圧端子に安定化容量が接続されている場合であっても、この半導体回路のパワーダウン状態から通常動作状態への復帰をより一層高速に行うことができるので、このような半導体回路に使用される高速復帰回路として有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施形態１の高速復帰回路の構成を示す図である。
【図２】同高速復帰回路の動作を説明する図である。
【図３】同高速復帰回路の変形例を示す図である。
【図４】安定化容量が基準電圧端子と接地との間に配置される場合の高速復帰回路の構成例を示す図である。
【図５】本発明の実施形態２の高速復帰回路の構成を示す図である。
【図６】同高速復帰回路を備えた電流加算型ＤＡＣの構成を示す図である。
【図７】本発明の実施形態３の高速復帰回路の構成を示す図である。
【図８】同高速復帰回路の動作を説明する図である。
【図９】本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１０】同高速復帰回路に備える可変電流源の内部構成を示す図である。
【図１１】同高速復帰回路の動作を説明する図である。
【図１２】同高速復帰回路の変形例を示す図である。
【図１３】同高速復帰回路の動作を説明する図である。
【図１４】は本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１５】同高速復帰回路の動作を説明する図である。
【図１６】従来の高速復帰回路の構成を示す図である。
【図１７】同従来の高速復帰回路の動作を説明する図である。
【図１８】本発明の高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。
【図１９】本発明の高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。
【符号の説明】
【００８７】
１             コンパレータ
２             安定化容量
３             スイッチ
４             バイアス電流源
５             第２のスイッチ
６             タイマー
ｒｅｆ１       第１のしきい値電圧
ｒｅｆ２       第２のしきい値電圧
Ｖｂｉａｓ     基準電圧
ＲＴ           基準電圧端子
Ｉ１           第１の電流源
Ｉ２           第２の電流源
Ｉ３           可変電流源
Ｐｈ１         第１の電流パス
Ｐｈ２         第２の電流パス
４０           カレントミラー回路
４０ａ         共用カレントミラー元
４１           第１の補助カレントミラー回路
４２           第１の補助カレントミラー回路
Ｒ１、Ｒ２     抵抗素子
Ｉ０１〜Ｉ２Ｎ  電流源
５０           スイッチ回路
５５           アナログ出力線
６６           強制停止手段
８０           バイアス回路
Ｉａ〜Ｉｇ     第１〜第７の電流パス
ＡＶＤＤ       電源電圧
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008152785.tif 000022
【図２】
2008152785.tif 000023
【図３】
2008152785.tif 000024
【図４】
2008152785.tif 000025
【図５】
2008152785.tif 000026
【図６】
2008152785.tif 000027
【図７】
2008152785.tif 000028
【図８】
2008152785.tif 000029
【図９】
2008152785.tif 000030
【図１０】
2008152785.tif 000031
【図１１】
2008152785.tif 000032
【図１２】
2008152785.tif 000033
【図１３】
2008152785.tif 000034
【図１４】
2008152785.tif 000035
【図１５】
2008152785.tif 000036
【図１６】
2008152785.tif 000037
【図１７】
2008152785.tif 000038
【図１８】
2008152785.tif 000039
【図１９】
2008152785.tif 000040
【手続補正書】
【提出日】平成21年5月21日(2009.5.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧端子の基準電圧を安定化するために安定化容量を用いた半導体回路において、この半導体装置がパワーダウン状態から動作状態に復帰する際の高速化を図る高速復帰回路に関する。
【背景技術】
【０００２】
現在、携帯電話や無線ＬＡＮなどの通信機器における受信部や送信部は、通信しない時には電力削減のためパワーダウンされ、送受信を行う間だけオンする構成が採用される。このため、このような通信機器などの半導体回路がパワーダウン状態から動作状態に復帰するのに時間がかかると、通信が開始されるまでに待ち時間が発生するという課題がある。
【０００３】
従来、基準電圧にノイズがのったときに回路特性が大きく劣化する回路においては、基準電圧を安定化させるために安定化容量を接続し、ノイズの影響を受け難くする手法が用いられる。しかし、このような安定化容量を持つ回路では、パワーダウン状態から動作状態に復帰するためには、安定化容量を所望の基準電圧にまで充電する必要がある。この充電時間を短縮するために高速復帰回路を用いるが、求める電圧の近くで高速復帰回路がオフしないと、高速復帰回路がオフしてからのセトリングに時間がかかり、復帰時間の更なる短縮は望めない。
【０００４】
以下、従来の高速復帰回路の一例を図１６に示す。
【０００５】
同図において、９０は高速復帰回路、１はコンパレータ、２は安定化容量、３はｐ型トランジスタより成るスイッチ、ｒｅｆ１は第１のコンパレータしきい値電圧（オン→オフ）、ｒｅｆ２は第２のコンパレータしきい値電圧（オフ→オン）、ｖｉｎはコンパレータ入力、ｏｕｔ１は第１のコンパレータ出力、Ｖｂｉａｓは基準電圧、Ｉ１は電流源、Ｉａは前記基準電圧Ｖｂｉａｓが供給される通信機器などの半導体回路（図示せず）の第１の電流パス、Ｉｂは同第２の電流パス、ＡＶＤＤは電源電圧である。前記第１の電流パスＩａ及び第２の電流パスＩｂは、回路内で基準電圧Ｖｂｉａｓに接続されている電流パスの和であるとする。また、図１７において、Ｖｂは基準電圧最終値、Ｔは充電完了時間である。
【０００６】
ノイズなどの影響を軽減するために、前記基準電圧Ｖｂｉａｓと前記電源電圧ＡＶＤＤとの間に前記安定化容量２が接続されている。半導体回路のパワーダウン時には、前記基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤに固定されるため、パワーダウン状態から通常動作状態に復帰するためには、図１７に示すように、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。
【０００７】
この充電時間を短縮するために、電流源Ｉ１を用いて安定化容量２を高速に充電する高速復帰回路が設けられる。パワーダウン状態から復帰すると、前記コンパレータ１によって制御されるスイッチ３により、電流源Ｉ１がオンして前記安定化容量２を充電する。図１７に示すように、前記安定化容量２が充電され、前記基準電圧Ｖｂｉａｓが前記第１のコンパレータしきい値電圧ｒｅｆ１になると前記コンパレータ１が前記スイッチ３をオフすることにより、前記電流源Ｉ１による充電は止まる。その後は、半導体回路内の前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより充電又は放電され、前記基準電圧最終値Ｖｂに安定する。
【０００８】
従って、前記安定化容量２の充電完了時間Ｔは、前記高速復帰回路９０による充電時間と、前記高速復帰回路９０がオフ動作した時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和で求めることができる。
【０００９】
以上のような高速復帰回路の他の構成は、例えば特許文献１に記載される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２８０８０５号公報（第５図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来の高速復帰回路では、次の欠点がある。すなわち、前記半導体回路において、前記第１の電流パスＩａ及び前記第２の電流パスＩｂは、通常動作時にも常に消費される電流であるため、通常動作時の消費電流を削減するためには、あまり大きくすることができない。このことから、高速復帰回路９０がオフ動作した後は充電（又は放電）する速度が遅いので、コンパレータ１のしきい値電圧や遅延などにより高速復帰回路９０がオフした時点の基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂと離れていると、その後の充電に時間がかかってしまい、通常動作への復帰がその分遅れるという課題がある。
【００１２】
本発明の目的は、コンパレータのしきい値電圧のずれや遅延などに起因して高速復帰回路がオフするタイミングがずれることによる影響を軽減して、復帰時間の短縮された高速復帰回路を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、本発明の高速復帰回路は、半導体回路がパワーダウン状態から動作状態に復帰するに際し、半導体回路の基準電圧端子の基準電圧が所望電圧に精度良く一致したタイミングで、高速復帰回路がオフするように構成することとする。
【００１４】
具体的に、請求項１記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。
【００１６】
請求項３記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、バイアス回路とを備え、前記バイアス回路は、所定電圧を生成する第１の電流パスと、前記基準電圧端子の基準電圧を生成する第２の電流パスと、前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項３記載の高速復帰回路において、前記カレントミラー回路は、前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有することを特徴とする。
【００１８】
請求項５記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、第１及び第２の電流源により成り、前記コンパレータは、前記第１及び第２の電流源を用いて前記安定化容量を充電する際に、最初は前記第１及び第２の電流源を用い、その後は前記第１の電流源を停止させて第２の電流源のみを用いるように、前記第１及び第２の電流源を制御することを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項５記載の高速復帰回路において、前記コンパレータは、ヒステリシスコンパレータにより構成され、前記ヒステリシスコンパレータは、オフ動作からオン動作するしきい電圧値で前記第１の電流源を停止させることを特徴とする。
【００２０】
請求項７記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、前記電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項５記載の高速復帰回路において、前記第２の電流源は、出力電流が可変である可変電流源により構成され、前記可変電流源は、前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されていることを特徴とする。
【００２２】
請求項９記載の発明の高速復帰回路は、基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、前記安定化容量を充電するための電流源と、前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記電流源又は前記コンパレータの動作を制御して、前記電流源による安定化容量の充電を強制的に停止させる強制停止手段とを備えたことを特徴とする。
【００２３】
請求項１０記載の発明は、前記請求項５記載の高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記第２の電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。
【００２４】
請求項１１記載の発明は、前記請求項８記載の高速復帰回路において、前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記可変電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えたことを特徴とする。
【００２５】
請求項１２記載の発明の電流加算型ＤＡコンバータは、前記請求項１〜１１の何れか１項に記載の高速復帰回路と、前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えたことを特徴とする。
【００２６】
請求項１３記載の発明の半導体集積回路は、前記請求項１〜１１の何れか１項に記載の高速復帰回路を搭載したことを特徴とする。
【００２７】
請求項１４記載の発明の映像機器は、前記請求項１３記載の半導体集積回路を搭載したことを特徴とする。
【００２８】
請求項１５記載の発明の通信機器は、前記請求項１３記載の半導体集積回路を搭載したことを特徴とする。
【００２９】
前記の構成により、請求項１〜１５記載の発明では、バイアス回路において、第１の電流パスでコンパレータのしきい値電圧を生成した時に、第２の電流パスで生成される基準電圧が、高速復帰回路をＯＦＦさせるべき所望基準電圧となるように、前記しきい値電圧を設定すれば、高速復帰回路は所望基準電圧で確実にＯＦＦ動作する。その結果、その後の充電時間が短くて済むので、半導体回路がパワーダウン状態から動作状態に復帰する時間が短縮される。
【００３０】
また、本発明では、コンパレータの持つオフセット電圧の影響を軽減できるので、半導体回路の基準電圧端子の基準電圧が所望電圧により一層精度良く一致したタイミングで高速復帰回路をオフ動作させることが可能である。
【００３１】
更に、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は第１及び第２の電流源の双方を用いて半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、第２の電流源のみを用いて基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。
【００３２】
加えて、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その当初は、可変電流源からの大電流により半導体回路の基準電圧端子を充電し、その後、この基準電圧端子の基準電圧が所望基準電圧に近づくと、可変電流源からの出力を小電流に調整して基準電圧端子を充電するので、所望基準電圧への充電を速くしつつ、より一層正確なタイミングで高速復帰回路をオフ動作させることができる。
【００３３】
また、本発明では、半導体回路がパワーダウン状態から動作状態に復帰するに際し、その復帰動作の開始から設定時間が経過すると、強制停止手段が電流源による安定化容量の充電を強制的に停止させるので、正確なタイミングで高速復帰回路をオフ動作させることができる。
【発明の効果】
【００３４】
以上説明したように、請求項１〜１５記載の発明の高速復帰回路によれば、半導体回路のパワーダウン状態から通常動作状態への復帰時間を効果的に短縮することができる効果を奏する。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１の高速復帰回路の構成を示す図である。
【図２】同高速復帰回路の動作を説明する図である。
【図３】同高速復帰回路の変形例を示す図である。
【図４】安定化容量が基準電圧端子と接地との間に配置される場合の高速復帰回路の構成例を示す図である。
【図５】本発明の実施形態２の高速復帰回路の構成を示す図である。
【図６】同高速復帰回路を備えた電流加算型ＤＡＣの構成を示す図である。
【図７】本発明の実施形態３の高速復帰回路の構成を示す図である。
【図８】同高速復帰回路の動作を説明する図である。
【図９】本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１０】同高速復帰回路に備える可変電流源の内部構成を示す図である。
【図１１】同高速復帰回路の動作を説明する図である。
【図１２】同高速復帰回路の変形例を示す図である。
【図１３】同高速復帰回路の動作を説明する図である。
【図１４】は本発明の実施形態４の高速復帰回路の構成を示す図である。
【図１５】同高速復帰回路の動作を説明する図である。
【図１６】従来の高速復帰回路の構成を示す図である。
【図１７】同従来の高速復帰回路の動作を説明する図である。
【図１８】本発明の高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。
【図１９】本発明の高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。
【発明を実施するための形態】
【００３６】
以下に、本発明の実施形態について、図面を参照しながら説明する。
【００３７】
（実施形態１）
図１は本発明の実施形態１における高速復帰回路の構成を示す。
【００３８】
同図において、ＲＴは基準電圧Ｖｂｉａｓが発生する基準電圧端子であって、この基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは例えば電流加算型ＤＡＣ（Digital-Analog Converter）などの所定の半導体回路（図示せず）に接続される。前記基準電圧端子ＲＴには、ノイズなどの影響を軽減するために、安定化容量２の一端が接続され、その他端は電源ＡＶＤＤに接続される。
【００３９】
１００は本実施形態の高速復帰回路であって、前記基準電圧端子ＲＴにＰ型トランジスタより成るスイッチ３を介して接続された電流源Ｉ１を有する。この電流源Ｉ１は、前記基準電圧端子ＲＴ及び安定化容量２を持つ所定の半導体回路がパワーダウン状態から通常動作状態に復帰した際に、前記安定化容量２を充電して、復帰時間を短縮するものである。
【００４０】
また、前記高速復帰回路１００は、前記電流源Ｉ１をＯＮ／ＯＦＦ動作させるヒステリシスコンパレータ１と、バイアス回路８０とを有する。前記コンパレータ１は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが入力電圧ｖｉｎとして入力されると共に、ＯＦＦ側しきい値電圧ｒｅｆ１と、電源１０により与えられるＯＮ側しきい値電圧ｒｅｆ２（ｒｅｆ１＜ｒｅｆ２）とが入力され、入力電圧ｖｉｎ（＝基準電圧Ｖｂｉａｓ）がＯＮ側しきい値電圧ｒｅｆ２を越えると、Ｌｏｗレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＮ動作させて電流源Ｉ１を用いて安定化容量２を充電し、その後、前記安定化容量２の充電により基準電圧Ｖｂｉａｓが低下してＯＦＦ側しきい値電圧ｒｅｆ１を下回ると、Ｈｉｇｈレベルの出力信号ｏｕｔ１を出力してスイッチ３をＯＦＦ動作させて、前記電流源Ｉ１による安定化容量２の充電を停止させる。
【００４１】
前記バイアス回路８０は、バイアス電流源４と、Ｐ型トランジスタＴｒ１を用いてリファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１と、Ｐ型トランジスタＴｒ２を用いて前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２と、カレントミラー回路４０とを備える。カレントミラー回路４０は、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａを折り返して、前記基準電圧Ｖｂｉａｓを生成する第２の電流パスＰｈ２の電流Ｉｂを生成する。
【００４２】
前記第１の電流パスＰｈ１により生成されたリファレンス電圧Ｖｒｅｆは、前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１としてコンパレータ１に入力されると共に、前記第２の電流パスＰｈ２により生成された基準電圧Ｖｂｉａｓは、入力電圧ｖｉｎとして前記コンパレータ１に入力される。
【００４３】
次に本実施形態１の動作を説明する。半導体回路がパワーダウンしている時、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓは電源電圧ＡＶＤＤである。通常動作時の前記基準電圧Ｖｂｉａｓが図２に示す基準電圧最終値Ｖｂとすると、パワーダウン状態から通常動作状態に復帰した時、前記安定化容量２を前記電源電圧ＡＶＤＤから前記基準電圧最終値Ｖｂまで充電する必要がある。充電時間は、高速復帰回路１００がオンしている間の電流源Ｉ１による充電時間と、高速復帰回路１００がオフした時点から前記第１の電流パスＩａ又は前記第２の電流パスＩｂにより前記基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂに安定するまでの時間の和である。
【００４４】
前記基準電圧Ｖｂｉａｓを生成する前記第２の電流パスＰｈ２の電流Ｉｂは、前記リファレンス電圧Ｖｒｅｆを生成する第１の電流パスＰｈ１の電流Ｉａをカレントミラー回路４０により折り返す構成であり、前記リファレンス電圧Ｖｒｅｆをコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として使用し、前記基準電圧Ｖｂｉａｓを前記コンパレータ１の入力電圧ｖｉｎとして使用している。この時、図２に示すように、前記リファレンス電圧Ｖｒｅｆを前記基準電圧Ｖｂｉａｓの所望最終電圧値Ｖｂにほぼ等しい電圧に設定しておくと、高速復帰回路１００がオフした後の充電時間がほぼゼロとなり、充電完了時間Ｔを大幅に短縮できる。
【００４５】
尚、図３に示すように、バイアス回路８０において、基準電圧Ｖｂｉａｓと前記リファレンス電圧Ｖｒｅｆとを生成する２つの電流パスＰｈ１、Ｐｈ２の両電流Ｉａ、Ｉｂを共用カレントミラー元４０ａからカレントミラーして生成することによっても、同様の効果が得られる。
【００４６】
このように、本実施形態では、コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１として前記リファレンス電圧Ｖｒｅｆを用いることにより、高速な復帰動作が可能となる。
【００４７】
本実施形態では、基準電圧端子ＲＴの安定化容量２は、基準電圧端子ＲＴと電ＡＶＤＤとの間に配置したが、グランド間に接続されていても良い。この場合の高速復帰回路１００の構成を図４に示す。同図では、電流源Ｉ１は基準電圧端子ＲＴと電源ＡＶＤＤとの間に接続されている。また、スイッチ３はＰｃｈトランジスタでなく、Ｎｃｈトランジスタで構成される。
【００４８】
（実施形態２）
図５は、本発明の実施形態２の高速復帰回路の構成を示す。
【００４９】
本実施形態を示す図５では、バイアス回路８０において、第１の電流パスＰｈ１の電流Ｉａを２個のＰ型トランジスタＴｒ１、Ｔｒ１０を備えた第１の補助カレントミラー回路４１によりカレントミラーして生成した第３の電流パスＰｈ３の電流Ｉｃを第１の抵抗素子Ｒ１に流す構成としていると共に、第２の電流パスＰｈ２の電流Ｉｂを２個のＰ型トランジスタＴｒ２、Ｔｒ１１を備えた第２の補助カレントミラー回路４２によりカレントミラーして生成した第４の電流パスＰｈ４の電流Ｉｄを第２の抵抗素子Ｒ２に流す構成としている。
【００５０】
そして、前記第１の抵抗素子Ｒ１に電流Ｉｃが流れることにより生成される電圧をＶ１、前記第２の抵抗素子Ｒ２が流れることにより生成される電圧をＶ２として、前記電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１にすると共に、前記電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしている。
【００５１】
半導体回路がパワーダウン状態から通常動作に復帰する際、安定化容量２を電源電圧ＡＶＤＤから図２に示した基準電圧最終値Ｖｂまで充電する必要があるが、高速復帰回路１００がオフしたときの基準電圧Ｖｂｉａｓが前記基準電圧最終値Ｖｂとできるだけ等しい方が復帰時間を短縮できるものの、一般に、コンパレータ１はオフセット電圧Ｖｏｆｆを持つ関係上、望みのタイミングで出力信号がＬｏｗレベルからＨｉｇｈレベルに切り替わらないことがある。
【００５２】
本実施形態では、前記第１の電圧Ｖ１を前記第１のコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとしているので、コンパレータ１のオフセット電圧Ｖｏｆｆの影響を軽減することができる。以下、この詳細を説明する。
【００５３】
半導体回路としての電流加算型ＤＡＣのように前記基準電圧Ｖｂｉａｓをトランジスタのゲートに入力し、電流出力として使用する場合を例示して説明する。以下、具体的に、電流加算型ＤＡＣに本実施形態の高速復帰回路を含ませる場合を説明する。
【００５４】
図６に示した電流加算型ＤＡＣは、ＤＡＣ部７０を有し、このＤＡＣ部７０は、Ｐ型トランジスタより成る２のＮ乗個の電流源Ｉ０１〜Ｉ２Ｎを備えたＮビット電流加算型用であって、これ等の電流源Ｉ０１〜Ｉ２Ｎにはデコーダ＆スイッチ回路（スイッチ回路）５０が接続される。このデコーダ＆スイッチ回路５０は、Ｎビットのデジタル信号の受け、このデジタル信号をアナログ信号に変換し、このアナログ信号に応じて前記電流源Ｉ０１〜Ｉ２Ｎの各々をアナログ出力線５１に接続するか否かを内蔵スイッチ（図示せず）により制御して、アナログ出力線５１に集合した電流を負荷抵抗ＲＬに流すことにより、アナログ出力線５１にアナログ出力電圧を得るものである。
【００５５】
そして、前記電流源Ｉ０１〜Ｉ２Ｎは、それ等の構成Ｐ型トランジスタのゲート端子にバイアス電圧Ｖｂｉａｓを与えるバイアス回路８０のＰ型トランジスタと共にカレントミラー回路８３を構成する。前記バイアス電圧Ｖｂｉａｓにノイズが載ってしまうと、電流加算型ＤＡＣの出力特性が悪化する関係上、その特性悪化を防ぐために、前記バイアス電圧Ｖｂｉａｓの配線（基準電圧端子）には安定化容量２が接続される。
【００５６】
さて、この電流加算型ＤＡＣにおいて、前記基準電圧端子ＲＴに接続された高速復帰回路１００のコンパレータ１にオフセット電圧Ｖｏｆｆが生じている際に、図１のバイアス回路８０を用いた場合と、図５のバイアス回路８０を用いた場合とを比較する。
【００５７】
高速復帰回路がＯＦＦ動作した時の電流加算型ＤＡＣの図１での各電流源の電流値のずれは、図１での各電流源の出力電流をＩｄｓ１とすると、その電流ばらつきは、
ΔＩｄｓ１／Ｉｄｓ１＝（（Ｖｅｆｆ−Ｖｏｆｆ）／Ｖｅｆｆ）２
となる。尚、Ｖｅｆｆは、トランジスタの実効電圧である。
【００５８】
一方、本実施形態の図５において、前記第１の電圧Ｖ１及び前記第２の電圧Ｖ２を各々前記コンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１及び前記コンパレータ１の入力電圧ｖｉｎとすると、図５での各電流源の出力電流をＩｄｓ２として、その電流ばらつきは、
ΔＩｄｓ２／Ｉｄｓ２＝（Ｖ１−Ｖｏｆｆ）／Ｖ１
となる。
【００５９】
ここで、例えば、Ｖｏｆｆ＝１０ｍＶ、Ｖｅｆｆ＝０．３Ｖ、Ｖ１＝２Ｖとすると、
ΔＩｄｓ１／Ｉｄｓ１＝１−（０．２９／０．３）２＝−６．６％
ΔＩｄｓ２／Ｉｄｓ２＝１−１．９９／２＝−０．５％
となる。
【００６０】
従って、本例の場合には、コンパレータ１のオフセット電圧Ｖｏｆｆの電流ばらつきへの影響は、１／１０以下に軽減されることが判る。
【００６１】
このように、前記第１の電圧Ｖ１をコンパレータ１のＯＦＦ側しきい値電圧ｒｅｆ１に、前記第２の電圧Ｖ２を前記コンパレータ１の入力電圧ｖｉｎとすることにより、高速な復帰が可能となる。
【００６２】
尚、本実施形態では、高速復帰回路１００を備えた電流加算型ＤＡＣについて説明したが、本発明は電流加算型ＤＡＣに限定されず、種々の機能を持つ半導体集積回路、映像装置、又は通信機器に適用可能であるのは言うまでもない。
【００６３】
（実施形態３）
図７は、本発明の実施形態２における高速復帰回路の構成を示す。
【００６４】
図７において、安定化容量２が接続された基準電圧端子ＲＴには、第１のスイッチ３を介して第１の電流源Ｉ１が接続されると共に、第２のスイッチ５を介して第２の電流源Ｉ２が接続される。
【００６５】
ヒステリシスコンパレータ１は、半導体回路がパワーダウン状態から通常動作状態に復帰する際、その当初、即ち、入力電圧ｖｉｎ（基準電圧端子ＲＴの基準電圧Ｖｂｉａｓ＝電源電圧ＡＶＤＤ）がＯＮ側しきい値電圧ｒｅｆ２を越える状況にあるときには、Ｌｏｗレベルの第１及び第２の出力信号ｏｕｔ１、ｏｕｔ２を出力して、Ｐ型トランジスタより成る２個のスイッチ３、５をＯＮ動作させて、前記第１及び第２の電流源Ｉ１、Ｉ２により基準電圧端子ＲＴの安定化容量２を充電し、その後、この充電動作により前記基準電圧Ｖｂｉａｓが低下してＯＮ側しきい値電圧ｒｅｆ２に達すると、第１の出力信号ｏｕｔ１をＨｉｇｈレベルとして第１のスイッチ３をＯＦＦさせて、第１の電流源Ｉ１による安定化容量２の充電動作を停止させ、これにより、第２の電流源Ｉ２のみを用いて安定化容量２の充電動作を続行し、更に、前記基準電圧Ｖｂｉａｓが更に低下してＯＦＦ側しきい値電圧ｒｅｆ１に達すると、第２の出力信号ｏｕｔ２をＨｉｇｈレベルとして第２のスイッチ５をＯＦＦさせて、第２の電流源Ｉ２による安定化容量２の充電動作をも停止させる構成である。
【００６６】
従って、本実施形態では、半導体回路がパワーダウン状態から通常動作状態に復帰するとき、安定化容量２の充電に用いる電流源は大きい方が充電時間を短縮できるが、図８に示すコンパレータ１の遅延時間ｔｄなどにより、コンパレータ１がオフするタイミングがずれた場合には、電流源の流す電流値が大きいほど基準電圧Ｖｂｉａｓは図８に細線で示すように基準電圧最終値Ｖｂを大きく行き過ぎて、充電完了時間Ｔ’は長くなる。しかし、電流を小さくしてしまうと、復帰時間が遅くなる。
【００６７】
本実施形態では、図８に２点鎖線で示すように、始めは２個の電流源Ｉ１、Ｉ２を用いた大きな電流で充電し、ある程度充電した時点で第２の電流源Ｉ２のみを用いた小さい電流で充電するので、より正確なタイミングで高速復帰回路１００をオフすることができ、充電完了時間Ｔを前記の完了時間Ｔ’よりも短縮できて、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。
【００６８】
尚、本実施形態は、実施形態１〜２と組み合わせると、更に効果的である。
【００６９】
（実施形態４）
図９は本発明の実施形態４における高速復帰回路の構成を示す。
【００７０】
本実施形態では、電流源Ｉ３を出力電流値が固定値の固定電流源でなく、出力電流を可変調整できる可変電流源としている構成が特徴である。
【００７１】
前記可変電流源Ｉ３の内部構成を図１０に示す。同図において、可変電流源Ｉ３は、前記基準電圧端子ＲＴの基準電圧Ｖｂｉａｓをゲートに受けるＮ型トランジスタＴｒ１５と、このトランジスタＴｒ１５に流れる電流Ｉｅをカレントミラーするカレントミラー回路４５とを備え、前記カレントミラー回路４５の一部を構成するＮ型トランジスタＴｒ１６に流れるカレントミラーした電流Ｉｆを出力電流とする構成である。
【００７２】
従って、図１０に示した可変電流源Ｉ３では、この可変電流源Ｉ３による安定化容量２の充電動作によって基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが低下するに従って、Ｎ型トランジスタＴｒ１５に流れる電流Ｉｅも小値になるので、この電流Ｉｅをカレントミラーした出力電流Ｉｆも基準電圧Ｖｂｉａｓの低下に従って次第に小値に制限される。
【００７３】
従って、本実施形態では、前記第３の実施形態と同様に、図１１に示すように、始めは大きな電流で充電し、基準電圧端子ＲＴの基準電圧Ｖｂｉａｓが基準電圧最終値Ｖｂに近づくに従って可変電流源Ｉ３の出力電流値が小さくなって行くので、より正確なタイミングで高速復帰回路１００をオフすることができ、パワーダウン状態から通常動作状態への復帰時間を短縮することが可能となる。
【００７４】
尚、本実施形態は、前記実施形態１〜２と組み合わせると更に効果的である。
【００７５】
また、図１２に示すように、実施形態３の図７に記載の第１及び第２の電流源Ｉ１、Ｉ２のうち第１の電流源Ｉ１の代わりとして、可変電流源Ｉ３を用いても良い。この場合の動作を図１３に示す。
【００７６】
（実施形態５）
図１４は、本発明の実施形態５における高速復帰回路の構成を示す。
【００７７】
同図に示した高速復帰回路１００において、６はタイマー、６０はスイッチである。前記スイッチ６０は、本高速復帰回路１００をＯＦＦ動作させるべき基準電圧端子ＲＴの基準電圧Ｖｂｉａｓの所望最終電圧値Ｖ３と、電源電圧ＡＶＤＤとを切り換えて、その何れか一方をコンパレータ１のしきい値電圧ｒｅｆ１として入力するものであり、通常は所望最終電圧値Ｖ３側にある。前記コンパレータ１は、ヒステリシスコンパレータではなく、通常のコンパレータで構成されている。
【００７８】
一方、前記タイマー６は、半導体回路のパワーダウン状態から通常動作状態への復帰の開始時に、カウントをスタートし、設定時間の経過時に前記スイッチ６０を所望最終電圧値Ｖ３側から電源電圧ＡＶＤＤ側に切り換えるよう、前記スイッチ６に制御信号を出力する。
【００７９】
前記タイマー６及びスイッチ６０により、半導体回路の通常動作状態への復帰開始時から設定時間が経過すると、コンパレータ１からＨｉｇｈレベルの出力信号ｏｕｔ１を出力するようその動作を制御して、Ｐ型トランジスタ３をＯＦＦさせて、電流源Ｉ１による安定化容量２の充電を強制的に停止させる強制停止手段６６を構成している。
【００８０】
従って、本実施形態では、高速復帰回路１００をオフするタイミングがタイマー５により決定される。図１５に示すように、通常のコンパレータ１を用いた場合、コンパレータ１のしきい値電圧ｒｅｆ１付近でコンパレータ１がオンオフを繰り返す。前記第１の電流源Ｉ１がこの時にオフするように前記設定時間（図１５ではタイマーオフ時間Ｔｏｆｆと記載）を設定しておくと、前記基準電圧最終値Ｖｂ付近で高速復帰回路１００がオフし、復帰時間が短縮できる。
【００８１】
尚、本実施形態では、電流源Ｉ１をオフするために、コンパレータ１を制御したが、電流源Ｉ１を直接に制御しても良いのは勿論である。
【００８２】
本実施形態は、前記実施形態１〜４と組み合わせると、更に効果的である。
【００８３】
図１８は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び映像機器の一例を示す図である。
【００８４】
同図では、映像機器としてＤＶＤ装置２００を例示している。このＤＶＤ装置２００は、ＤＶＤドライブやハードディスクから読み出したデジタル映像信号を半導体集積回路２０１内のデジタル信号処理部で信号処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換して、アナログ映像信号として例えばテレビに送信される。本願発明の以上で説明した高速復帰回路（符号２０２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、映像信号の出力の待ち時間を低減する。
【００８５】
図１９は、前記実施形態１〜４で説明した高速復帰回路を使用した半導体集積回路及び通信機器の一例を示す図である。
【００８６】
同図では、前記映像機器（ＤＶＤ装置２００）と同様に、通信機器としての送信機２１０は、入力されたデータを半導体集積回路２１１内でデジタルベースバンド処理した後、Ｄ／Ａコンバータでデジタル／アナログ変換し、アナログ信号としてＲＦ部を介してアンテナから送信して、受信機のアンテナで受信される。本願発明の以上で説明した高速復帰回路（符号２１２を付す）は前記Ｄ／Ａコンバータの起動時間を短縮し、送信信号の送信の待ち時間を低減する。
【産業上の利用可能性】
【００８７】
以上説明したように、本発明は、半導体回路の基準電圧端子に安定化容量が接続されている場合であっても、この半導体回路のパワーダウン状態から通常動作状態への復帰をより一層高速に行うことができるので、このような半導体回路に使用される高速復帰回路として有用である。
【符号の説明】
【００８８】
１             コンパレータ
２             安定化容量
３             スイッチ
４             バイアス電流源
５             第２のスイッチ
６             タイマー
ｒｅｆ１       第１のしきい値電圧
ｒｅｆ２       第２のしきい値電圧
Ｖｂｉａｓ     基準電圧
ＲＴ           基準電圧端子
Ｉ１           第１の電流源
Ｉ２           第２の電流源
Ｉ３           可変電流源
Ｐｈ１         第１の電流パス
Ｐｈ２         第２の電流パス
４０           カレントミラー回路
４０ａ         共用カレントミラー元
４１           第１の補助カレントミラー回路
４２           第１の補助カレントミラー回路
Ｒ１、Ｒ２     抵抗素子
Ｉ０１〜Ｉ２Ｎ  電流源
５０           スイッチ回路
５５           アナログ出力線
６６           強制停止手段
８０           バイアス回路
Ｉａ〜Ｉｇ     第１〜第７の電流パス
ＡＶＤＤ       電源電圧
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路とを備えた
ことを特徴とする高速復帰回路。
【請求項２】
前記請求項１記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項３】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
バイアス回路とを備え、
前記バイアス回路は、
所定電圧を生成する第１の電流パスと、
前記基準電圧端子の基準電圧を生成する第２の電流パスと、
前記第１の電流パスの電流を前記第２の電流パスに折り返すカレントミラー回路と、
前記カレントミラー回路の一部と共に、前記第１の電流パスの電流を折り返す第１の補助カレントミラー回路及び前記第２の電流パスの電流を折り返す第２の補助カレントミラー回路と、
前記第１及び第２の補助カレントミラー回路が折り返した各々の電流が流れる２個の抵抗素子とを備え、
前記２個の抵抗素子により生成される２つの電圧が、前記コンパレータの入力電圧と、前記コンパレータが前記電流源による安定化容量の充電を停止させるしきい値電圧とされる
ことを特徴とする高速復帰回路。
【請求項４】
前記請求項３記載の高速復帰回路において、
前記カレントミラー回路は、
前記第１の電流パス用と前記第２の電流パス用とに共用される共用カレントミラー元を有する
ことを特徴とする高速復帰回路。
【請求項５】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、
前記電流源は、第１及び第２の電流源により成り、
前記コンパレータは、
前記第１及び第２の電流源を用いて前記安定化容量を充電する際に、最初は前記第１及び第２の電流源を用い、その後は前記第１の電流源を停止させて第２の電流源のみを用いるように、前記第１及び第２の電流源を制御する
ことを特徴とする高速復帰回路。
【請求項６】
前記請求項５記載の高速復帰回路において、
前記コンパレータは、ヒステリシスコンパレータにより構成され、
前記ヒステリシスコンパレータは、
オフ動作からオン動作するしきい電圧値で前記第１の電流源を停止させる
ことを特徴とする高速復帰回路。
【請求項７】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータとを備え、
前記電流源は、出力電流が可変である可変電流源により構成され、
前記可変電流源は、
前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されている
ことを特徴とする高速復帰回路。
【請求項８】
前記請求項５記載の高速復帰回路において、
前記第２の電流源は、出力電流が可変である可変電流源により構成され、
前記可変電流源は、
前記基準電圧端子の基準電圧が入力され、この基準電圧が前記所望基準電圧に近づくに従って出力電流値が小さくなるように構成されている
ことを特徴とする高速復帰回路。
【請求項９】
基準電圧端子と、前記基準電圧端子に接続されて前記基準電圧端子の基準電圧を安定化する安定化容量とを備えた半導体回路に接続される高速復帰回路であって、
前記安定化容量を充電するための電流源と、
前記半導体回路がパワーダウン状態から通常動作状態に復帰する際に、前記電流源を用いて前記安定化容量を充電すると共に、この充電により前記基準電圧端子の基準電圧が所望基準電圧近傍になると前記電流源による安定化容量の充電を停止するコンパレータと、
前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記電流源又は前記コンパレータの動作を制御して、前記電流源による安定化容量の充電を強制的に停止させる強制停止手段とを備えた
ことを特徴とする高速復帰回路。
【請求項１０】
前記請求項５記載の高速復帰回路において、
前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記第２の電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えた
ことを特徴とする高速復帰回路。
【請求項１１】
前記請求項８記載の高速復帰回路において、
前記半導体回路の通常動作状態への復帰開始時から設定時間の経過時に、前記可変電流源の動作を停止させて、前記安定化容量の充電を強制的に停止させる強制停止手段を備えた
ことを特徴とする高速復帰回路。
【請求項１２】
前記請求項１〜１１の何れか１項に記載の高速復帰回路と、
前記高速復帰回路の前記基準電圧端子が各々のゲートに接続されたトランジスタを有する複数個の電流源と、
前記複数個の電流源の出力電流を個別にアナログ出力線に流すか否かを切り替えるスイッチ回路とを備えた
ことを特徴とする電流加算型ＤＡコンバータ。
【請求項１３】
前記請求項１〜１１の何れか１項に記載の高速復帰回路を搭載した
ことを特徴とする半導体集積回路。
【請求項１４】
前記請求項１３記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項１５】
前記請求項１３記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【国際調査報告】
2008152785.tif 000041
2008152785.tif 000042
2008152785.tif 000043
2008152785.tif 000044