【手続補正書】
【提出日】平成16年3月1日(2004.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部の前記半導体基板に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とを有するツェナー・ダイオードを備えた半導体集積回路装置であって、
前記半導体基板に形成された第１導電型の第３半導体領域であって、前記第１および第２半導体領域を囲む第３半導体領域と、
前記半導体基板に形成された第２導電型の第４半導体領域であって、前記第３半導体領域を囲む第４半導体領域とを有し、
前記第２半導体領域は前記第３半導体領域よりも高い不純物濃度で構成され、
前記第１半導体領域は前記第４半導体領域よりも高い不純物濃度で構成され、
前記第２半導体領域と接合を形成している領域における前記第１半導体領域の接合深さは、前記半導体基板と接合を形成している領域における前記第１半導体領域の接合深さよりも浅く構成され、
前記第１半導体領域と配線とを接続する複数個の第１接続孔を、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第２半導体領域は、前記第１半導体領域のほぼ中央部に配置され、前記複数個の第１接続孔は、前記第１半導体領域の周辺部に配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１または２記載の半導体集積回路装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記複数個の第１接続孔のそれぞれは、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように、離間して配置されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの２倍以上であることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの３倍以上であることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの４倍以上であることを特徴とする半導体集積回路装置。
【請求項９】
第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部の前記半導体基板に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とを有する第１および第２ツェナー・ダイオードを備えた半導体集積回路装置であって、
前記半導体基板に形成された第１導電型の第３半導体領域であって、前記第１および第２半導体領域を囲む第３半導体領域と、
前記半導体基板に形成された第２導電型の第４半導体領域であって、前記第３半導体領域を囲む第４半導体領域と、
前記第１および第２ツェナー・ダイオード上に絶縁膜を介して形成された配線と、
前記第１ツェナー・ダイオードの第１半導体領域と前記配線とを接続する複数個の第１接続孔と、
前記第２ツェナー・ダイオードの第３半導体領域と前記配線とを接続する複数個の第２接続孔とを有し、
前記第２半導体領域は前記第３半導体領域よりも高い不純物濃度で構成され、
前記第１半導体領域は前記第４半導体領域よりも高い不純物濃度で構成され、
前記第２半導体領域と接合を形成している領域における前記第１半導体領域の接合深さは、前記半導体基板と接合を形成している領域における前記第１半導体領域の接合深さよりも浅く構成され、
前記第１および第２半導体領域間のｐｎ接合耐圧は、前記第３および第４半導体領域間のｐｎ接合耐圧よりも小さく構成され、
前記第１および第２ツェナー・ダイオードは直列接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、前記第２半導体領域は、前記第１半導体領域のほぼ中央部に配置され、前記複数個の第１接続孔は、前記第１半導体領域の周辺部に配置されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項９または１０記載の半導体集積回路装置において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置。
【請求項１２】
請求項９または１０記載の半導体集積回路装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。
【請求項１３】
請求項９〜１２のいずれか一項に記載の半導体集積回路装置において、前記複数個の第１接続孔のそれぞれは、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように、離間して配置されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項９〜１３のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの２倍以上であることを特徴とする半導体集積回路装置。
【請求項１５】
請求項９〜１４のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの３倍以上であることを特徴とする半導体集積回路装置。
【請求項１６】
請求項９〜１４のいずれか一項に記載の半導体集積回路装置において、前記隣接する第１接続孔とのピッチは、前記回路の接続孔の最小ピッチの４倍以上であることを特徴とする半導体集積回路装置。
【請求項１７】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板に第２導電型の第４半導体領域を形成する工程、
（ｂ）前記第４半導体領域内に第１導電型の第３半導体領域を形成する工程、
（ｃ）前記第３半導体領域内に第１導電型の第２半導体領域を形成する工程、
（ｄ）前記第２半導体領域の上部の前記半導体基板に、その平面パターンの面積が前記第２半導体領域のそれよりも大きい第２導電型の第１半導体領域を形成する工程、
（ｅ）前記半導体基板上に絶縁膜を形成する工程、
（ｆ）前記絶縁膜に、前記第１半導体領域上であって前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に、複数個の第１接続孔を形成する工程。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１半導体領域のほぼ中央部に配置され、前記複数個の第１接続孔は、前記第１半導体領域の周辺部に配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１７または１８記載の半導体集積回路装置の製造方法において、
前記第２半導体領域と接合を形成している領域における前記第１半導体領域の接合深さは、前記半導体基板と接合を形成している領域における前記第１半導体領域の接合深さよりも浅く構成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１７、１８または１９記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は前記第３半導体領域よりも高い不純物濃度で構成され、
前記第１半導体領域は前記第４半導体領域よりも高い不純物濃度で構成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１７〜２０のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１７〜２０のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１７〜２２のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記複数個の第１接続孔のそれぞれは、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように、離間して配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項１７〜２３のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１半導体領域と前記第２半導体領域とでツェナー・ダイオードを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法において、
前記半導体基板上に前記ツェナー・ダイオードが形成される第１領域とは別の第２領域であって、ＭＩＳＦＥＴが形成される第２領域において、
前記第２領域は、ＭＩＳＦＥＴのソース、ドレイン領域を形成する工程で同時に形成することを特徴とする半導体集積回路装置の製造方法。