【手続補正書】
【提出日】平成17年11月9日(2005.11.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】    半導体デバイスであって、
上側及び下側表面を備え、前記上側及び下側表面のうちの選択された１つにおいて複数のコンタクト領域を備える半導体ダイ又はチップと、
前記半導体ダイ又はチップの前記コンタクト領域の第１の領域に取着されるアセンブリコンタクトを備え、前記アセンブリコンタクトに接続されている第１の半硬質のアセンブリと、
前記半導体ダイ又はチップの前記コンタクト領域の第２の領域に取着されるアセンブリコンタクトを備え、前記アセンブリコンタクトに接続されている第２の半硬質のアセンブリと、
前記半導体ダイ又はチップ、前記第１のアセンブリの前記アセンブリコンタクト及び前記第２のアセンブリの前記アセンブリコンタクトを封入する封入体とを備えることを特徴とする半導体デバイス。
【請求項２】    前記第１及び第２のアセンブリが、それぞれ導電性材料の半硬質のシートから形成されていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】    前記第１のアセンブリの前記アセンブリコンタクトを前記半導体ダイの前記第１のコンタクト領域に取着する接着層をさらに備えることを特徴とする請求項１若しくは２に記載の半導体デバイス。
【請求項４】    前記半導体ダイの前記第１及び第２のコンタクト領域が前記半導体ダイの下側表面上に形成され、前記封入体が、リードレスチップキャリアパッケージを形成するように前記第１及び第２のアセンブリのリード線の一部を封入することを特徴とする請求項１若しくは２に記載の半導体デバイス。
【請求項５】    前記第１及び第２のアセンブリのそれぞれの前記コンタクト領域が、前記半導体チップの表面積より小さい表面積を有することを特徴とする請求項２に記載に半導体デバイス。
【請求項６】    パワーＭＯＳＦＥＴ集積回路チップパッケージであって、
上側及び下側表面を備え、前記上側及び下側表面のうちの選択された１つにおいて複数のコンタクト領域を備え、かつ前記上側表面と前記下側表面との間で電流を流すべく形成された複数のパワーＭＯＳＦＥＴを備える半導体ダイと、
導電性材料の半硬質シートから形成され、前記半導体ダイの前記コンタクト領域の第１の領域に取着されるアセンブリコンタクトを備え、さらに前記アセンブリコンタクトに接続された第１の半硬質のアセンブリと、
導電性材料の半硬質のシートから形成され、前記半導体ダイの前記コンタクト領域の第２の領域に取着されるアセンブリコンタクトを備え、さらに前記アセンブリコンタクトに接続された第２の半硬質のアセンブリと、
前記半導体ダイ、前記第１のアセンブリの前記アセンブリコンタクト及び前記第２のアセンブリの前記アセンブリコンタクトを封入する封入体とを備えることを特徴とするパワーＭＯＳＦＥＴ集積回路チップパッケージ。
【請求項７】    前記半導体ダイの前記第１及び第２のコンタクト領域が前記半導体ダイの前記下側表面上に形成され、前記封入体が、リードレスチップキャリアパッケージを形成するように前記第１及び第２のアセンブリの一部を封入することを特徴とする請求項６に記載のパワーＭＯＳＦＥＴ集積回路チップパッケージ。
【請求項８】    前記第１のアセンブリの前記アセンブリコンタクトを、前記半導体ダイの前記第１のコンタクト領域に取着する接着層をさらに備えることを特徴とする請求項６に記載のパワーＭＯＳＦＥＴ集積回路チップパッケージ。
【請求項９】    パワーＭＯＳＦＥＴパッケージであって、
それぞれ複数のＭＯＳＦＥＴからなる２つのＭＯＳＦＥＴのグループを含む半導体ダイであって、前記ＭＯＳＦＥＴの第１のグループは前記ダイの第１の側に第１の主端子と第１のゲート端子とを有し、前記ＭＯＳＦＥＴの第２のグループは前記ダイの前記第１の側に第２の主端子と第２のゲート端子とを有し、前記第１の主端子と前記第２の主端子とが相互に電気的に絶縁されており、前記ＭＯＳＦＥＴの前記第１及び第２のグループが前記ダイの第２の側上で第３の主端子を共通に有している、該半導体ダイと、
前記ダイを封入するプラスチックの封入体と、
前記封入体の両側から互いに反対方向に突出するリードを備えており、前記第１の主端子に接触する第１の半硬質のリードアセンブリと、
前記封入体の両側から互いに反対方向に突出するリードを備えており、前記第２の主端子に接触する第２の半硬質のリードアセンブリと、
前記封入体の両側から互いに反対方向に突出するリードを備えており、前記第１のゲート端子に接触する第３の半硬質のリードアセンブリとを有することを特徴とするパワーＭＯＳＦＥＴパッケージ。
【請求項１０】    前記封入体の両側から互いに反対方向に突出するリードを備えており、前記第２のゲート端子に接触する第４の半硬質のリードアセンブリを更に有することを特徴とする請求項９に記載のＭＯＳＦＥＴパッケージ。
【請求項１１】    前記第１及び第２の主端子がソース端子であり、前記第３の主端子がドレイン端子であることを特徴とする請求項９に記載のＭＯＳＦＥＴパッケージ。
【請求項１２】    前記ダイの前記第１の側が上側であり、前記ダイの前記第２の側が下側であり、両側の前記リードが、前記封入体の下側と実質的に同一平面上にあることを特徴とする請求項９に記載のＭＯＳＦＥＴパッケージ。
【請求項１３】    前記リードが、前記ダイの中心軸に対して対称に設けられていることを特徴とする請求項９に記載のＭＯＳＦＥＴパッケージ。
【請求項１４】    半導体デバイスを製造するための方法であって、
前記半導体ダイに対して前記第１及び第２のコンタクト領域を備える半硬質の前記リードフレームストリップを配置し、リードフレームストリップの第１及び第２のコンタクト領域を半導体ダイの第１及び第２のコンタクト領域にそれぞれ配列する過程と、
前記半導体ダイに前記リードフレームストリップを取着し、前記リードフレームストリップの前記第１及び第２のコンタクト領域と、それぞれ前記半導体ダイの前記第１及び第２のコンタクト領域との間に電気的コンタクトを確立する過程と、
電気的絶縁性封入体において前記半導体ダイ及び前記リードフレームストリップの前記第１及び第２のコンタクト領域を封入する過程とを有することを特徴とする方法。
【請求項１５】    半導体デバイスを製造するための方法であって、
前記半導体ダイに対して前記第１及び第２のコンタクト領域を備える半硬質の前記リードフレームストリップを配置し、リードフレームストリップの第１及び第２のコンタクト領域を半導体ダイの第１及び第２のコンタクト領域にそれぞれ配列する過程と、
前記半導体ダイの前記第１及び第２のコンタクト領域上に電気的導電性接着剤を被着する過程と、
前記半導体ダイに前記リードフレームストリップを取着し、前記リードフレームストリップの前記第１及び第２のコンタクト領域と、それぞれ前記半導体ダイの前記第１及び第２のコンタクト領域との間に電気的コンタクトを確立する過程と、
電気的絶縁性封入体において前記半導体ダイ及び前記リードフレームストリップの前記第１及び第２のコンタクト領域を封入する過程とを有することを特徴とする方法。
【請求項１６】    前記半導体ダイに前記リードフレームストリップを取着する過程が、半導体ダイの第１の表面上の第１及び第２のコンタクト領域上に電気的導電性接着剤を被着する過程を含むことを特徴とする請求項１４に記載の方法。
【請求項１７】    導電性材料の半硬質シートから前記リードフレームストリップを形成する過程をさらに有することを特徴とする請求項１４若しくは１５に記載の方法。
【請求項１８】    接続用材料を除去するために前記リードフレームストリップ上の複数のリード線をトリミングする過程と、
前記リード線をプリント回路基板上に実装するために選択された形状に成形する過程とをさらに有することを特徴とする請求項１４若しくは１５に記載の方法。
【請求項１９】    プリント回路基板上に前記半導体デバイスを実装する過程をさらに有することを特徴とする請求項１４若しくは１５に記載の方法。
【請求項２０】    前記半導体ダイに対する前記コンタクト領域を備える前記第２のリードフレームストリップを配置し、第２のリードフレームストリップのコンタクト領域を半導体ダイの第２の表面上のコンタクト領域に配列させる過程と、
前記第２のリードフレームストリップを前記半導体ダイに適用し、（１）前記第２のリードフレームストリップの前記コンタクト領域、または（２）前記第２のリードフレームストリップの前記コンタクトリードの平坦面の実質的に全体と、前記半導体ダイの第２の表面上の前記コンタクト領域との間に電気的コンタクトを確立する過程をさらに有することを特徴とする請求項１４若しくは１５に記載の方法。
【請求項２１】    半導体デバイスであって、
上側及び下側表面を備え、前記上側及び下側表面のうちの選択された１つにおいて複数のコンタクト領域を備える半導体ダイと、
平坦なリードコンタクトに接続される少なくとも１本のリード線を備える第１のリードアセンブリであって、前記リードコンタクトの実質的に全体が前記半導体ダイの前記コンタクト領域の第１の領域に電気的導電性接着剤で取着された、該第１のリードアセンブリと、
平坦なリードコンタクトに接続される少なくとも１本のリード線を備える第２のリードアセンブリであって、前記リードコンタクトの実質的に全体が前記半導体ダイの前記コンタクト領域の第２の領域に電気的導電性接着剤で取着された、該第２のリードアセンブリと、
前記半導体ダイ及び前記リードコンタクトを封入する封入体とを備えることを特徴とする半導体デバイス。
【請求項２２】    平坦なリードコンタクトに接続される少なくとも１本のリード線を備える第３のリードアセンブリであって、前記リードコンタクトの実質的に全体が前記半導体ダイの前記コンタクト領域の第３の領域に電気的導電性接着剤で取着された、該第３のリードアセンブリをさらに備え、前記第３の領域が前記第１及び第２の領域を備える前記表面と反対側をなす前記半導体ダイの表面上に配置され、前記封入体が、前記第３のリードアセンブリのリードコンタクトの下側表面を露出するように前記第３のリードアセンブリの一部を封入することを特徴とする請求項２１に記載の半導体デバイス。
【請求項２３】    前記第３のリードアセンブリの前記リードコンタクトを前記半導体ダイの前記第３のコンタクト領域に取着する接着層をさらに備え、前記第１のリードアセンブリの前記リード線がガルウイング形状をなし、前記封入体が、前記第１及び第２のリードアセンブリの各リード線の一部を封入することを特徴とする請求項２１に記載の半導体デバイス。
【請求項２４】    各リードアセンブリが導電性材料の半硬質シートから形成され、前記半導体ダイが、前記上側及び下側表面間に電流を流すためにその上に形成される複数のパワーＭＯＳＦＥＴをさらに備えることを特徴とする請求項２１に記載の半導体デバイス。