【手続補正書】
【提出日】平成16年10月25日(2004.10.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記活性層の第２の領域に形成されたダミー不純物拡散領域が、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置。
【請求項２】
前記ダミー拡散領域が容量素子として用いられることを特徴とする請求項１記載の半導体装置。
【請求項３】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記支持基板に形成されたＰ／Ｎ接合ダイオードが、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置。
【請求項４】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜に達する膜厚を有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
前記少なくとも１つの配線の総面積と前記不純物拡散領域の面積との比が、前記第１の配線層の加工、もしくは該第１の配線層を覆う絶縁層の堆積のためのプラズマプロセスにおいて前記ＭＯＳトランジスタの特性を劣化させない、所定の値以下であることを特徴とする半導体装置。
【請求項５】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜に達する膜厚を有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
前記少なくとも１つの配線上に設けられる接続孔の総面積と前記不純物拡散領域の面積との比が、該接続孔形成のためのプラズマプロセスにおいて前記ＭＯＳトランジスタの特性を劣化させない、所定の値以下であることを特徴とする半導体装置。
【請求項６】
前記ＭＯＳトランジスタはインバータを構成し、前記ドレイン領域は、該インバータの出力端子を構成することを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有し、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有する半導体装置のレイアウト方法であって、
前記少なくとも１つの配線の総面積と前記不純物拡散領域の面積との比を算出し、該算出した比が所定の値を超える場合に、
（１）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記活性層の第２の領域に形成されたダミー不純物拡散領域の挿入、
（２）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記支持基板に形成されたＰ／Ｎ接合ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なくとも１つの配線を前記不純物拡散領域に接続する前記第１の配線層より下層の配線層の配線の、分割、および、バッファの挿入、
のいずれかの対策を行うことを特徴とする半導体装置のレイアウト方法。
【請求項８】
埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有し、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有する半導体装置のレイアウト方法であって、
前記少なくとも１つの配線上に設けられる接続孔の総面積と前記不純物拡散領域の面積との比を算出し、該算出した比が所定の値を超える場合に、
（１）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記活性層の第２の領域に形成されたダミー不純物拡散領域の挿入、
（２）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記支持基板に形成されたＰ／Ｎ接合ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なくとも１つの配線を前記不純物拡散領域に接続する前記第１の配線層より下層の配線層の配線の、分割、および、バッファの挿入、
のいずれかの対策を行うことを特徴とする半導体装置のレイアウト方法。
【請求項９】
前記対策が、前記ダミー不純物拡散領域の挿入であることを特徴とする請求項７または８に記載の半導体装置のレイアウト方法。
【請求項１０】
前記対策が、前記Ｐ／Ｎ接合ダイオードの挿入であることを特徴とする請求項７または８に記載の半導体装置のレイアウト方法。
【請求項１１】
前記ＭＯＳトランジスタはインバータを構成し、前記ドレイン領域は、該インバータの出力端子を構成することを特徴とする請求項７ないし１０のいずれかに記載の半導体装置のレイアウト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記活性層の第２の領域に形成されたダミー不純物拡散領域が、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供するものである。
ここで、前記ダミー拡散領域が容量素子として用いられるのが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記支持基板に形成されたＰ／Ｎ接合ダイオードが、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜に達する膜厚を有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
前記少なくとも１つの配線の総面積と前記不純物拡散領域の面積との比が、前記第１の配線層の加工、もしくは該第１の配線層を覆う絶縁層の堆積のためのプラズマプロセスにおいて前記ＭＯＳトランジスタの特性を劣化させない、所定の値以下であることを特徴とする半導体装置を提供する。
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜に達する膜厚を有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
前記少なくとも１つの配線上に設けられる接続孔の総面積と前記不純物拡散領域の面積との比が、該接続孔形成のためのプラズマプロセスにおいて前記ＭＯＳトランジスタの特性を劣化させない、所定の値以下であることを特徴とする半導体装置を提供する。
ここで、前記ＭＯＳトランジスタはインバータを構成し、前記ドレイン領域は、該インバータの出力端子を構成することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有し、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有する半導体装置のレイアウト方法であって、
前記少なくとも１つの配線の総面積と前記不純物拡散領域の面積との比を算出し、該算出した比が所定の値を超える場合に、
（１）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記活性層の第２の領域に形成されたダミー不純物拡散領域の挿入、
（２）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記支持基板に形成されたＰ／Ｎ接合ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なくとも１つの配線を前記不純物拡散領域に接続する前記第１の配線層より下層の配線層の配線の、分割、および、バッファの挿入、
のいずれかの対策を行うことを特徴とする半導体装置のレイアウト方法を提供するものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有し、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有する半導体装置のレイアウト方法であって、
前記少なくとも１つの配線上に設けられる接続孔の総面積と前記不純物拡散領域の面積との比を算出し、該算出した比が所定の値を超える場合に、
（１）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記活性層の第２の領域に形成されたダミー不純物拡散領域の挿入、
（２）前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続される、前記支持基板に形成されたＰ／Ｎ接合ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なくとも１つの配線を前記不純物拡散領域に接続する前記第１の配線層より下層の配線層の配線の、分割、および、バッファの挿入、
のいずれかの対策を行うことを特徴とする半導体装置のレイアウト方法を提供する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
ここで、前記対策が、前記ダミー不純物拡散領域の挿入であるのが好ましい。
また、前記対策が、前記Ｐ／Ｎ接合ダイオードの挿入であるのが好ましい。
また、前記ＭＯＳトランジスタはインバータを構成し、前記ドレイン領域は、該インバータの出力端子を構成するのが好ましい。