(57)【要約】  本発明の抵抗変化型素子およびこれを用いた抵抗変化型記憶装置は、第１電極と、第２電極と、第１電極（２）と第２電極（４）との間に配設され第１電極（２）と第２電極（４）とに電気的に接続された抵抗変化層（３）とを備え、抵抗変化層（３）が（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、第１電極（２）と第２電極（４）との間に第１の電圧パルスを印加することで第１電極（２）と第２電極（４）との間の電気抵抗が上昇し、第１電極（２）と第２電極（４）との間に第１の電圧パルスと極性の等しい第２の電圧パルスを印加することで第１電極（２）と第２電極（４）との間の電気抵抗が低下する性質を有する抵抗変化型素子（１０）およびこれを用いた抵抗変化型記憶装置である。
2008081741.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層が（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する、抵抗変化型素子。
【請求項２】
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の、請求項１に記載の抵抗変化型素子。
【請求項３】
前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長い、請求項１に記載の抵抗変化型素子。
【請求項４】
Ｘが０．６５以上１以下である、請求項１に記載の抵抗変化型素子。
【請求項５】
Ｘが０．６５以上０．８５以下である、請求項１に記載の抵抗変化型素子。
【請求項６】
前記第１電極または前記第２電極に電気的に接続された整流素子を備えた、請求項１に記載の抵抗変化型素子。
【請求項７】
前記整流素子がダイオードである、請求項５に記載の抵抗変化型素子。
【請求項８】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
【請求項９】
前記抵抗変化層の厚みが２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
【請求項１０】
請求項１に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１１】
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、請求項９に記載の抵抗変化型記憶装置。
【請求項１２】
請求項１に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１３】
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、請求項１に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリセルとを備え、前記メモリセルが複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに対応して前記第１の配線と前記第２の配線とを電気的に接続するように設けられたメモリアレイと、
特定の第１の配線を選択するように構成された第１の配線選択装置と、
特定の第１の配線を選択するように構成された第２の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【請求項１４】
請求項１の抵抗変化型素子の第１電極と第２電極との間に極性が同じである２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する、抵抗変化型素子へのデータ記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子および抵抗変化型記憶装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、およびこれを利用した抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１−ｘ）ＣａＸＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏＸＯＹ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
メモリアレイを大容量化するための方策の一つは、複数のメモリアレイを積層することである。メモリアレイを積層するためには、メモリアレイをクロスポイント構造により構成することが有望である。クロスポイント構造のメモリアレイでは、隣接するメモリセルの間でのクロストーク（リーク電流）を防止する必要がある。クロストーク防止には、各メモリセルに記憶素子と直列にダイオードを配設することが有効である。極性の異なる電圧パルスで抵抗値を切り換える場合、いずれの方向にも電流が流れる必要があり、双方向電流制限素子（印加電圧の絶対値が臨界電圧未満では抵抗値が大きく、印加電圧の絶対値が臨界電圧以上では抵抗値が極端に小さくなる素子：例えば、バリスタ）が必要となる。双方向電流制限素子は構成が複雑であり、また双方向電流制限素子を用いたとしても抵抗変化型素子の抵抗値との関係など設計が困難であるという問題点がある。
同極性の電圧パルスで抵抗値を切り換えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、V２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯ）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
第３の従来技術として、ペロブスカイト構造を有する材料を電極で挟み、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献３、特許文献４）。【０００３】
第４の従来技術として、スピネル構造を有する材料層を電極で挟み、高抵抗化のための電気パルスの極性と低抵抗化の電気パルスの極性とが異なる（バイポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献５）。
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−３６３６０４号公報
【特許文献３】特開２００４−２０４３４８号公報
【特許文献４】特開２００４−２４１３９６号公報
【特許文献５】特開２００６−０８０２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記第１の従来技術や前記第３の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
クロスポイント型メモリアレイを構成するためには、ダイオードを用いて書き込み可能であることが望ましい。ダイオードを利用するためには、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有することが望ましい。しかし、かかる特性を有する抵抗変化型素子は数種類しか知られておらず、同様の特性を有する他の抵抗変化型素子の開発が待ち望まれていた。
本発明は、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、Ｆｅ３Ｏ４にＺｎを不純物として混合した材料を抵抗変化層に用いると、ユニポーラ駆動が可能となることが判明した。かかる構成では、製造温度が低い（例えば３００℃以下）ことも判明した。
前記第２の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。本発明において、フォーミングの要否を検討した結果、Ｚｎ混合率を適宜調整すれば、フォーミングを不要とすることが可能であることが判明した。
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層が（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する。
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子が提供可能となる。
上記抵抗変化型素子は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の抵抗変化型素子であってもよい。
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子を用いて、ユニポーラ駆動による記憶動作が実現できる。
上記抵抗変化型素子において、前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長くてもよい。
かかる構成では、高抵抗状態への書き込みを確実に実行可能となる。【０００６】
上記抵抗変化型素子において、Ｘが０．６５以上１以下であってもよい。
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を確実に有する新規な抵抗変化型素子が提供可能となる。
上記抵抗変化型素子において、Ｘが０．６５以上０．８５以下であってもよい。
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を確実に有する新規な抵抗変化型素子を製造する際に、フォーミングが不要となる。【０００７】
上記抵抗変化型素子において、前記第１電極または前記第２電極に電気的に接続された整流素子を備えてもよい。上記抵抗変化型素子において、前記整流素子がダイオードであってもよい。
かかる構成では、整流素子またはダイオードを備えることで、抵抗変化型素子をクロスポイントメモリに適用可能となる。
上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極であってもよい。
かかる構成では、安定した動作が可能な抵抗変化型素子を提供できる。【０００８】
上記抵抗変化型素子において、前記抵抗変化層の厚みが２００ｎｍ以下であってもよい。
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子にデータを記憶させることができる。
上記抵抗変化型記憶装置において、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されていてもよい。
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子に２値データを記憶させることができる。
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。
かかる構成では、クロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
また、本発明の抵抗変化型記憶装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、上記抵抗変化型素子と整流素子とが直列に接続されたメモリセルとを備え、前記メモリセルが複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに対応して前記第１の配線と前記第２の配線とを電気的に接続するように設けられたメモリアレイと、特定の第１の配線を選択するように構成された第１の配線選択装置と、特定の第１の配線を選択するように構成された第２の配線選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている。
かかる構成では、２値データ記憶型のクロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
また、本発明の抵抗変化型素子へのデータ記録方法は、上記抵抗変化型素子の第１電極と第２電極との間に極性が同じである２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する。
かかる構成では、所定の抵抗変化型素子を用いたユニポーラ駆動によるデータ記録が可能となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【０００９】
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
【図２】図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。
【図３】図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。
【図４】図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。
【図５】図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。
【図６】図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。
【図７】図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図８】図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図９】図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１０】図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧パルス：＋３Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１ｍｓ）を繰り返した時の抵抗値変化を示す図である。
【図１１】図１１は、実施例４の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１２】図１２は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１３】図１３は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１４】図１４は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
【符号の説明】
【００１１】
１  基板
２  下部電極
３  抵抗変化層
４  上部電極
５  電極
６  抵抗変化型素子
７  整流素子
１０  抵抗変化型素子
１１  第１端子
１２  第２端子
１００  抵抗変化型記憶装置
１０１  メモリアレイ
１０２  アドレスバッファ
１０３  制御部
１０４  行デコーダ
１０５  ワード線ドライバ
１０６  列デコーダ
１０７  ビット線ドライバ
Ｗ１、Ｗ２、Ｗ３  ワード線
Ｂ１、Ｂ２、Ｂ３  ビット線
ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３  メモリセル
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
基板１は、例えばシリコン基板により構成される。
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、ＲｕＯ２（酸化ルテニウム）、Ｉｒ（イリジウム）、ＩｒＯ２（酸化イリジウム）、ＴｉＯ（酸化チタン）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。これらの材料は、３００℃程度の温度でも安定であり、後述する抵抗変化層３の成膜時の条件にも適合する。
抵抗変化層３は、（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料よりなる。すなわち、抵抗変化層３の材料は、Ｆｅ３Ｏ４（四酸化三鉄）を主成分として、Ｚｎ（亜鉛）を不純物として含む。
Ｘ（不純物としてのＺｎの割合）の値は０．６５以上であることが好ましい。Ｘの数値範囲の上限は、例えば１以下（Ｘ≦１）としてもよいし、１未満（Ｘ＜１）としてもよい。なお、Ｘの値は、０．６５以上０．８５以下とすることがより好ましい。かかる構成（０．６５≦Ｘ≦０．８５である構成）では、フォーミングが不要となる。
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パルス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
抵抗変化層３の厚みは、少なくとも１０ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。【００１３】
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。ＺｎＦｅ２Ｏ４のターゲットとＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットを同時に放電させて、下部電極２の上に（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。【００１４】
抵抗変化層３のＸの値は、それぞれのターゲットへの印加電圧を調整することにより容易に調整されうる。基板温度は３００℃とすることができる。
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。
例えば、高抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧でパルス幅が第１のパルス幅の電圧パルス（第１電圧パルス：短パルス）が印加された場合には、抵抗変化型素子１０は低抵抗状態へと変化する。低抵抗状態にある抵抗変化型素子１０に第１電圧パルスと同極性の短パルスが印加されても、抵抗変化型素子１０は低抵抗状態のまま変化しない。【００１５】
一方、低抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧より低い第２の電圧でパルス幅が第１のパルス幅より長い第２のパルス幅の電圧パルス（第２電圧パルス：長パルス）が印加された場合には、抵抗変化型素子１０は高抵抗状態へと変化する。高抵抗状態にある抵抗変化型素子１０に第２電圧パルスと同極性の長パルスが印加されても、抵抗変化型素子１０は高抵抗状態のまま変化しない。【００１６】
本実施形態において、長パルスは短パルスと電圧の極性は同じ（例えば、いずれも正の電圧パルス）にすることができる。すなわち、本実施形態の抵抗変化型素子は、ユニポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、第１の電圧を＋３Ｖ、第１のパルス幅を１００ｎｓ、第２の電圧を＋２Ｖ、第２のパルス幅を１ｍｓとすることができる。
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。【００１７】
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
第１端子１１に短パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に長パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の短パルスが印加される。かかる動作によれば、抵抗変化型素子１０には短パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。【００１８】
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の長パルスが印加される。かかる動作によれば、抵抗変化型素子１０には長パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
第１端子１１に読出電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
［効果］
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できる。クロスポイント型のメモリアレイでは積層が容易となり、集積度を向上できる。
本実施形態の抵抗変化型素子は、３００℃程度という低温で製造可能であるために、従来の半導体製造プロセス（４００℃〜５００℃）との親和性も高い。【００１９】
本実施形態の抵抗変化型素子では、さらにＺｎの量を適切に調整することによって、フォーミングが不要となる。
本実施形態の抵抗変化型素子は、抵抗変化層がアモルファス構造ではなく多結晶構造を有する。よって、従来の抵抗変化型素子よりも長時間使用してもメモリとしての信頼性が維持できる（エンデュランスが長い）。
［変形例］
第１の電圧、第１のパルス幅、第２の電圧、第２のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。【００２０】
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
上述の説明では、ＺｎＦｅ２Ｏ４とＦｅ３Ｏ４のターゲット材料を同時放電させてスパッタリングを行い、スパッタリング時の各ターゲットの投入電力を調整することにより、（ＺｎＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、ＺｎＦｅ２Ｏ４とＦｅ３Ｏ４を所定の比率で混合したターゲットを用いてスパッタリングを行えば、（ＺｎＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させることができる。
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。ＺｎＦｅ２Ｏ４とＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、マスクとリソグラフィを用いて、下部電極の上に（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ２）が形成された。抵抗変化層を形成する時の基板温度は３００℃とした。下部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。
実施例１では、抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６５であった。
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋３Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２Ｖ、パルス幅：１ｍｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が  秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１６０Ω）から低抵抗状態（約４０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例１の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例２では抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．７５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．７５であった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約３２０Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例２の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例２の抵抗変化型素子は上書き可能であることが分かった。
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例３では抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．８５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．８５であった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約５００Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例３の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例３の抵抗変化型素子は上書き可能であることが分かった。
［実施例４］
実施例４では、実施例３で得られたＸ＝０．８５の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。
図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧：＋３Ｖ、パルス幅：１００ｎｓ）と高抵抗状態への書き込み動作（電圧：＋２Ｖ、パルス幅：１ｍｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが１０００回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。
［実施例５］
実施例５では、パラメータが違うことと、フォーミングを行ったこととを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例５では抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．９０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９０であった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。【００２１】
実施例５で得られた抵抗変化型素子では、フォーミング（＋５Ｖ、１００ｎｓの電圧印加）を行うことで、抵抗変化型素子としての特性を示すようになった。
図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、フォーミング後、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約２４００Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。
実施例５の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例５の抵抗変化型素子は上書き可能であることが分かった。
［実施例６］
実施例６では、パラメータが違うことと、フォーミングを行ったこととを除けば、実施例１とほぼ同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
なお、実施例６では抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が１．０となるように、ＺｎＦｅ２Ｏ４のターゲットのみを用いたスパッタリングにより電極が形成された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は１．０であった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。【００２２】
実施例５で得られた抵抗変化型素子では、フォーミング（＋７Ｖ、１００ｎｓの電圧印加）を行うことで、抵抗変化型素子としての特性を示すようになった。
図１２は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、フォーミング後、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約６５００Ω）から低抵抗状態（約２０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。
実施例６の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例６の抵抗変化型素子は上書き可能であることが分かった。
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、比較例１では抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６０であった。
図１３は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．６０では、一回目に電圧パルス（＋３Ｖ、１００ｎｓ）を印加すると抵抗値は下がった。しかし、その後さらに電圧パルス（＋２Ｖ、１ｍｓ）を印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。印加する電圧パルスの大きさやパルス幅を変えても、抵抗値の変化は見られなかった。
［考察］
上記実施例から、（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６５以上、１以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子が得られることが分かった。【００２３】
さらに、実施例１ないし実施例３から、（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６５以上、０．８５以下となるように調整された材料により抵抗変化層を製造することで、フォーミングが不要となることが分かった。
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置１００（クロスポイント型メモリ装置）の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様のメモリ装置である。
［抵抗変化型記憶装置１００の構成］ 
図１４は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。  
抵抗変化型記憶装置１００は、メモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７（ビット線駆動部）とを備える。
メモリアレイ１０１は、図１４に示すように、半導体基板の上に第１方向に延びるように互いに平行に形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…（第１の配線）と、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…の上方にその半導体基板の主面に平行な面内において第２方向に延びるように互いに平行に、しかも複数のワード線Ｗ１、Ｗ２、Ｗ３、…に立体交差するように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…（第２の配線）とを備えている。
また、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…と複数のビット線Ｂ１、Ｂ２、Ｂ３、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。個々のメモリセルＭＣは、直列につながった抵抗変化型素子６と整流素子７（例えば、ダイオード）とを備えており、抵抗変化型素子６はビット線Ｂ１、Ｂ２、Ｂ３、…に、整流素子７はワード線Ｗ１、Ｗ２、Ｗ３、…に、接続されている。抵抗変化型素子６の各々は本発明の抵抗変化型素子であって、例えば第１実施形態の抵抗変化型素子１０を用いることができる。【００２４】
アドレスバッファ１０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１、ＭＣ１２、…のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
制御部１０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、低抵抗状態への書き込み電圧パルスまたは高抵抗状態への書き込み電圧パルスをワード線ドライバ１０５に出力する。
制御部１０３は、読み出しモードでは、読み出し（再生）電圧印加をワード線ドライバ１０５に出力する。制御部１０３は、読み出しモードでは、更に、ワード線ドライバ１０５から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、読み出しモード時にワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。
行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちのいずれか一つを選択する。
ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて行デコーダ１０４によって選択されたワード線に、制御部１０３から入力される電圧を印加する。
列デコーダ１０６は、アドレスバッファ１０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちいずれか一つを選択する。
ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて列デコーダ１０６によって選択されたビット線を接地状態にする。
本実施形態では、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５により、第１の配線選択装置が構成される。また、アドレスバッファ１０２と、列デコーダ１０６と、ビット線ドライバ１０７により、第２の配線選択装置が構成される。また、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７により、メモリセル選択装置が構成される。
［動作］
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し（再生）動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルＭＣ２２に対して書き込みおよび読み出しを行う場合を例に説明する。
［低抵抗状態への書き込み動作］
メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば＋３Ｖで、パルス幅は例えば１００ｎｓに設定されている。
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には短パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「１」に対応する低抵抗状態になる。
［高抵抗状態への書き込み動作］
メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば＋２Ｖで、パルス幅は例えば１ｍｓに設定されている。
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には長パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「０」に対応する高抵抗状態になる。
［読み出し動作］
メモリセルＭＣ２２に書き込まれているデータを読み出す場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。読出電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化型素子６の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。
制御部１０３は、ワード線ドライバ１０５を介して、ビット線Ｂ２とワード線Ｗ２との間を流れる電流の大きさを検知し、電流と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。【００２５】
メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が高抵抗の「Ｒｂ」であれば、メモリセルＭＣ２２は「０」の状態と分かる。メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が低抵抗の「Ｒａ」であれば、抵抗変化型素子６は「１」の状態と分かる。
以上のような動作により、メモリセルＭＣ２２に書き込まれているデータが読み出される。
［変形例］
上述の説明では１層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子６と整流素子７とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子６に、ビット線が整流素子７に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。【００２６】
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。
［効果］
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置１００は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
本実施形態の抵抗変化型記憶装置１００は、抵抗変化型素子と直列にダイオードが配設されているので、書き込みおよび読み出しの過程で、隣接する抵抗変化型素子（メモリセル）への漏れ電流やクロストークが発生しない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００２７】
本発明の抵抗変化型素子および抵抗変化型記憶装置は、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置として有用である。
【図１】
2008081741.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成20年3月6日(2008.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層が（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4の化学式で表されるスピネル構造を有する材料を含み、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する、抵抗変化型素子。
【請求項２】
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の、請求項１に記載の抵抗変化型素子。
【請求項３】
前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長い、請求項１に記載の抵抗変化型素子。
【請求項４】
Ｘが０．６５以上１以下である、請求項１に記載の抵抗変化型素子。
【請求項５】
Ｘが０．６５以上０．８５以下である、請求項１に記載の抵抗変化型素子。
【請求項６】
前記第１電極または前記第２電極に電気的に接続された整流素子を備えた、請求項１に記載の抵抗変化型素子。
【請求項７】
前記整流素子がダイオードである、請求項６に記載の抵抗変化型素子。
【請求項８】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
【請求項９】
前記抵抗変化層の厚みが２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
【請求項１０】
請求項１に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１１】
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、請求項９に記載の抵抗変化型記憶装置。
【請求項１２】
請求項１に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１３】
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、請求項１に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリセルとを備え、前記メモリセルが複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに対応して前記第１の配線と前記第２の配線とを電気的に接続するように設けられたメモリアレイと、
特定の第１の配線を選択するように構成された第１の配線選択装置と、
特定の第１の配線を選択するように構成された第２の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【請求項１４】
請求項１の抵抗変化型素子の第１電極と第２電極との間に極性が同じである２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する、抵抗変化型素子へのデータ記録方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子および抵抗変化型記憶装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、およびこれを利用した抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
【０００３】
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ(1-x)ＣａXＭｎＯ3［ＰＣＭＯ］、ＬａＳｒＭｎＯ3［ＬＳＭＯ］、ＧｄＢａＣｏXＯY［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
【０００４】
メモリアレイを大容量化するための方策の一つは、複数のメモリアレイを積層することである。メモリアレイを積層するためには、メモリアレイをクロスポイント構造により構成することが有望である。クロスポイント構造のメモリアレイでは、隣接するメモリセルの間でのクロストーク（リーク電流）を防止する必要がある。クロストーク防止には、各メモリセルに記憶素子と直列にダイオードを配設することが有効である。極性の異なる電圧パルスで抵抗値を切り換える場合、いずれの方向にも電流が流れる必要があり、双方向電流制限素子（印加電圧の絶対値が臨界電圧未満では抵抗値が大きく、印加電圧の絶対値が臨界電圧以上では抵抗値が極端に小さくなる素子：例えば、バリスタ）が必要となる。双方向電流制限素子は構成が複雑であり、また双方向電流制限素子を用いたとしても抵抗変化型素子の抵抗値との関係など設計が困難であるという問題点がある。
【０００５】
同極性の電圧パルスで抵抗値を切り換えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、V2Ｏ、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、またはＣｏＯ）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
【０００６】
第３の従来技術として、ペロブスカイト構造を有する材料を電極で挟み、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献３、特許文献４）。
【０００７】
第４の従来技術として、スピネル構造を有する材料層を電極で挟み、高抵抗化のための電気パルスの極性と低抵抗化の電気パルスの極性とが異なる（バイポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献５）。
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−３６３６０４号公報
【特許文献３】特開２００４−２０４３４８号公報
【特許文献４】特開２００４−２４１３９６号公報
【特許文献５】特開２００６−０８０２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記第１の従来技術や前記第３の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ0.7Ｃａ0.3ＭｎＯ3）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
【０００９】
クロスポイント型メモリアレイを構成するためには、ダイオードを用いて書き込み可能であることが望ましい。ダイオードを利用するためには、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有することが望ましい。しかし、かかる特性を有する抵抗変化型素子は数種類しか知られておらず、同様の特性を有する他の抵抗変化型素子の開発が待ち望まれていた。
【００１０】
本発明は、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、Ｆｅ3Ｏ4にＺｎを不純物として混合した材料を抵抗変化層に用いると、ユニポーラ駆動が可能となることが判明した。かかる構成では、製造温度が低い（例えば３００℃以下）ことも判明した。
【００１２】
前記第２の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。本発明において、フォーミングの要否を検討した結果、Ｚｎ混合率を適宜調整すれば、フォーミングを不要とすることが可能であることが判明した。
【００１３】
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層が（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4の化学式で表されるスピネル構造を有する材料を含み、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する。
【００１４】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子が提供可能となる。
【００１５】
上記抵抗変化型素子は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の抵抗変化型素子であってもよい。
【００１６】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子を用いて、ユニポーラ駆動による記憶動作が実現できる。
【００１７】
上記抵抗変化型素子において、前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長くてもよい。
【００１８】
かかる構成では、高抵抗状態への書き込みを確実に実行可能となる。
【００１９】
上記抵抗変化型素子において、Ｘが０．６５以上１以下であってもよい。
【００２０】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を確実に有する新規な抵抗変化型素子が提供可能となる。
【００２１】
上記抵抗変化型素子において、Ｘが０．６５以上０．８５以下であってもよい。
【００２２】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を確実に有する新規な抵抗変化型素子を製造する際に、フォーミングが不要となる。
【００２３】
上記抵抗変化型素子において、前記第１電極または前記第２電極に電気的に接続された整流素子を備えてもよい。上記抵抗変化型素子において、前記整流素子がダイオードであってもよい。
【００２４】
かかる構成では、整流素子またはダイオードを備えることで、抵抗変化型素子をクロスポイントメモリに適用可能となる。
【００２５】
上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極であってもよい。
【００２６】
かかる構成では、安定した動作が可能な抵抗変化型素子を提供できる。
【００２７】
上記抵抗変化型素子において、前記抵抗変化層の厚みが２００ｎｍ以下であってもよい。
【００２８】
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
【００２９】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。
【００３０】
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子にデータを記憶させることができる。
【００３１】
上記抵抗変化型記憶装置において、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されていてもよい。
【００３２】
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子に２値データを記憶させることができる。
【００３３】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。
【００３４】
かかる構成では、クロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
【００３５】
また、本発明の抵抗変化型記憶装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、上記抵抗変化型素子と整流素子とが直列に接続されたメモリセルとを備え、前記メモリセルが複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに対応して前記第１の配線と前記第２の配線とを電気的に接続するように設けられたメモリアレイと、特定の第１の配線を選択するように構成された第１の配線選択装置と、特定の第１の配線を選択するように構成された第２の配線選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている。
【００３６】
かかる構成では、２値データ記憶型のクロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
【００３７】
また、本発明の抵抗変化型素子へのデータ記録方法は、上記抵抗変化型素子の第１電極と第２電極との間に極性が同じである２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する。
【００３８】
かかる構成では、所定の抵抗変化型素子を用いたユニポーラ駆動によるデータ記録が可能となる。
【００３９】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００４０】
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００４２】
（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
【００４３】
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
【００４４】
基板１は、例えばシリコン基板により構成される。
【００４５】
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、ＲｕＯ2（酸化ルテニウム）、Ｉｒ（イリジウム）、ＩｒＯ2（酸化イリジウム）、ＴｉＯ（酸化チタン）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。これらの材料は、３００℃程度の温度でも安定であり、後述する抵抗変化層３の成膜時の条件にも適合する。
【００４６】
抵抗変化層３は、（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4の化学式で表されるスピネル構造を有する材料よりなる。すなわち、抵抗変化層３の材料は、Ｆｅ3Ｏ4（四酸化三鉄）を主成分として、Ｚｎ（亜鉛）を不純物として含む。
【００４７】
Ｘ（不純物としてのＺｎの割合）の値は０．６５以上であることが好ましい。Ｘの数値範囲の上限は、例えば１以下（Ｘ≦１）としてもよいし、１未満（Ｘ＜１）としてもよい。なお、Ｘの値は、０．６５以上０．８５以下とすることがより好ましい。かかる構成（０．６５≦Ｘ≦０．８５である構成）では、フォーミングが不要となる。
【００４８】
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パルス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
【００４９】
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
【００５０】
抵抗変化層３の厚みは、少なくとも１０ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
【００５１】
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
【００５２】
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。ＺｎＦｅ2Ｏ4のターゲットとＦｅ3Ｏ4のターゲットが用意され、スパッタリングによりそれぞれのターゲットを同時に放電させて、下部電極２の上に（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4の化学式で表されるスピネル構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。
【００５３】
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。
【００５４】
抵抗変化層３のＸの値は、それぞれのターゲットへの印加電圧を調整することにより容易に調整されうる。基板温度は３００℃とすることができる。
【００５５】
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
【００５６】
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。
【００５７】
例えば、高抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧でパルス幅が第１のパルス幅の電圧パルス（第１電圧パルス：短パルス）が印加された場合には、抵抗変化型素子１０は低抵抗状態へと変化する。低抵抗状態にある抵抗変化型素子１０に第１電圧パルスと同極性の短パルスが印加されても、抵抗変化型素子１０は低抵抗状態のまま変化しない。
【００５８】
一方、低抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧より低い第２の電圧でパルス幅が第１のパルス幅より長い第２のパルス幅の電圧パルス（第２電圧パルス：長パルス）が印加された場合には、抵抗変化型素子１０は高抵抗状態へと変化する。高抵抗状態にある抵抗変化型素子１０に第２電圧パルスと同極性の長パルスが印加されても、抵抗変化型素子１０は高抵抗状態のまま変化しない。
【００５９】
本実施形態において、長パルスは短パルスと電圧の極性は同じ（例えば、いずれも正の電圧パルス）にすることができる。すなわち、本実施形態の抵抗変化型素子は、ユニポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、第１の電圧を＋３Ｖ、第１のパルス幅を１００ｎｓ、第２の電圧を＋２Ｖ、第２のパルス幅を１ｍｓとすることができる。
【００６０】
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。
【００６１】
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。
【００６２】
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
【００６３】
第１端子１１に短パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に長パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。
【００６４】
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の短パルスが印加される。かかる動作によれば、抵抗変化型素子１０には短パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。
【００６５】
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の長パルスが印加される。かかる動作によれば、抵抗変化型素子１０には長パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。
【００６６】
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
【００６７】
第１端子１１に読出電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
【００６８】
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。
【００６９】
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
【００７０】
［効果］
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できる。クロスポイント型のメモリアレイでは積層が容易となり、集積度を向上できる。
【００７１】
本実施形態の抵抗変化型素子は、３００℃程度という低温で製造可能であるために、従来の半導体製造プロセス（４００℃〜５００℃）との親和性も高い。
【００７２】
本実施形態の抵抗変化型素子では、さらにＺｎの量を適切に調整することによって、フォーミングが不要となる。
【００７３】
本実施形態の抵抗変化型素子は、抵抗変化層がアモルファス構造ではなく多結晶構造を有する。よって、従来の抵抗変化型素子よりも長時間使用してもメモリとしての信頼性が維持できる（エンデュランスが長い）。
【００７４】
［変形例］
第１の電圧、第１のパルス幅、第２の電圧、第２のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
【００７５】
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
【００７６】
上述の説明では、ＺｎＦｅ2Ｏ4とＦｅ3Ｏ4のターゲット材料を同時放電させてスパッタリングを行い、スパッタリング時の各ターゲットの投入電力を調整することにより、（ＺｎXＦｅ1-X）Ｆｅ2Ｏ4の化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、ＺｎＦｅ2Ｏ4とＦｅ3Ｏ4を所定の比率で混合したターゲットを用いてスパッタリングを行えば、（ＺｎXＦｅ1-X）Ｆｅ2Ｏ4の化学式のＸの値を変化させることができる。
【００７７】
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。ＺｎＦｅ2Ｏ4とＦｅ3Ｏ4のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、マスクとリソグラフィを用いて、下部電極の上に（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ2）が形成された。抵抗変化層を形成する時の基板温度は３００℃とした。下部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ2）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ2）とした。
【００７８】
実施例１では、抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．６５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６５であった。
【００７９】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋３Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２Ｖ、パルス幅：１ｍｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
【００８０】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が  秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
【００８１】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００８２】
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１６０Ω）から低抵抗状態（約４０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００８３】
実施例１の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
【００８４】
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００８５】
すなわち、実施例２では抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．７５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．７５であった。
【００８６】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００８７】
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約３２０Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００８８】
実施例２の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例２の抵抗変化型素子は上書き可能であることが分かった。
【００８９】
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００９０】
すなわち、実施例３では抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．８５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．８５であった。
【００９１】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００９２】
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約５００Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００９３】
実施例３の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例３の抵抗変化型素子は上書き可能であることが分かった。
【００９４】
［実施例４］
実施例４では、実施例３で得られたＸ＝０．８５の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。
【００９５】
図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧：＋３Ｖ、パルス幅：１００ｎｓ）と高抵抗状態への書き込み動作（電圧：＋２Ｖ、パルス幅：１ｍｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが１０００回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。
【００９６】
［実施例５］
実施例５では、パラメータが違うことと、フォーミングを行ったこととを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００９７】
すなわち、実施例５では抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．９０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９０であった。
【００９８】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００９９】
実施例５で得られた抵抗変化型素子では、フォーミング（＋５Ｖ、１００ｎｓの電圧印加）を行うことで、抵抗変化型素子としての特性を示すようになった。
【０１００】
図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、フォーミング後、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約２４００Ω）から低抵抗状態（約３０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。
【０１０１】
実施例５の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例５の抵抗変化型素子は上書き可能であることが分かった。
【０１０２】
［実施例６］
実施例６では、パラメータが違うことと、フォーミングを行ったこととを除けば、実施例１とほぼ同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【０１０３】
なお、実施例６では抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が１．０となるように、ＺｎＦｅ2Ｏ4のターゲットのみを用いたスパッタリングにより電極が形成された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は１．０であった。
【０１０４】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【０１０５】
実施例５で得られた抵抗変化型素子では、フォーミング（＋７Ｖ、１００ｎｓの電圧印加）を行うことで、抵抗変化型素子としての特性を示すようになった。
【０１０６】
図１２は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、フォーミング後、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約６５００Ω）から低抵抗状態（約２０Ω）へと変化した。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。
【０１０７】
実施例６の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例６の抵抗変化型素子は上書き可能であることが分かった。
【０１０８】
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【０１０９】
すなわち、比較例１では抵抗変化層を構成する（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．６０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６０であった。
【０１１０】
図１３は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．６０では、一回目に電圧パルス（＋３Ｖ、１００ｎｓ）を印加すると抵抗値は下がった。しかし、その後さらに電圧パルス（＋２Ｖ、１ｍｓ）を印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。印加する電圧パルスの大きさやパルス幅を変えても、抵抗値の変化は見られなかった。
【０１１１】
［考察］
上記実施例から、（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．６５以上、１以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子が得られることが分かった。
【０１１２】
さらに、実施例１ないし実施例３から、（ＺｎxＦｅ1-x）Ｆｅ2Ｏ4のＸの値が０．６５以上、０．８５以下となるように調整された材料により抵抗変化層を製造することで、フォーミングが不要となることが分かった。
【０１１３】
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置１００（クロスポイント型メモリ装置）の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様のメモリ装置である。
【０１１４】
［抵抗変化型記憶装置１００の構成］
図１４は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
【０１１５】
抵抗変化型記憶装置１００は、メモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７（ビット線駆動部）とを備える。
【０１１６】
メモリアレイ１０１は、図１４に示すように、半導体基板の上に第１方向に延びるように互いに平行に形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…（第１の配線）と、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…の上方にその半導体基板の主面に平行な面内において第２方向に延びるように互いに平行に、しかも複数のワード線Ｗ１、Ｗ２、Ｗ３、…に立体交差するように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…（第２の配線）とを備えている。
【０１１７】
また、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…と複数のビット線Ｂ１、Ｂ２、Ｂ３、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。個々のメモリセルＭＣは、直列につながった抵抗変化型素子６と整流素子７（例えば、ダイオード）とを備えており、抵抗変化型素子６はビット線Ｂ１、Ｂ２、Ｂ３、…に、整流素子７はワード線Ｗ１、Ｗ２、Ｗ３、…に、接続されている。抵抗変化型素子６の各々は本発明の抵抗変化型素子であって、例えば第１実施形態の抵抗変化型素子１０を用いることができる。
【０１１８】
アドレスバッファ１０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１、ＭＣ１２、…のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
【０１１９】
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
【０１２０】
制御部１０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、低抵抗状態への書き込み電圧パルスまたは高抵抗状態への書き込み電圧パルスをワード線ドライバ１０５に出力する。
【０１２１】
制御部１０３は、読み出しモードでは、読み出し（再生）電圧印加をワード線ドライバ１０５に出力する。制御部１０３は、読み出しモードでは、更に、ワード線ドライバ１０５から出力される信号ＩREADを受け取り、この信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩREADは、読み出しモード時にワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。
【０１２２】
行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちのいずれか一つを選択する。
【０１２３】
ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて行デコーダ１０４によって選択されたワード線に、制御部１０３から入力される電圧を印加する。
【０１２４】
列デコーダ１０６は、アドレスバッファ１０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちいずれか一つを選択する。
【０１２５】
ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて列デコーダ１０６によって選択されたビット線を接地状態にする。
【０１２６】
本実施形態では、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５により、第１の配線選択装置が構成される。また、アドレスバッファ１０２と、列デコーダ１０６と、ビット線ドライバ１０７により、第２の配線選択装置が構成される。また、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７により、メモリセル選択装置が構成される。
【０１２７】
［動作］
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し（再生）動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルＭＣ２２に対して書き込みおよび読み出しを行う場合を例に説明する。
【０１２８】
［低抵抗状態への書き込み動作］
メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば＋３Ｖで、パルス幅は例えば１００ｎｓに設定されている。
【０１２９】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には短パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「１」に対応する低抵抗状態になる。
【０１３０】
［高抵抗状態への書き込み動作］
メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば＋２Ｖで、パルス幅は例えば１ｍｓに設定されている。
【０１３１】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には長パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「０」に対応する高抵抗状態になる。
【０１３２】
［読み出し動作］
メモリセルＭＣ２２に書き込まれているデータを読み出す場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。読出電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化型素子６の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。
【０１３３】
制御部１０３は、ワード線ドライバ１０５を介して、ビット線Ｂ２とワード線Ｗ２との間を流れる電流の大きさを検知し、電流と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。
【０１３４】
メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が高抵抗の「Ｒｂ」であれば、メモリセルＭＣ２２は「０」の状態と分かる。メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が低抵抗の「Ｒａ」であれば、抵抗変化型素子６は「１」の状態と分かる。
【０１３５】
以上のような動作により、メモリセルＭＣ２２に書き込まれているデータが読み出される。
【０１３６】
［変形例］
上述の説明では１層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子６と整流素子７とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子６に、ビット線が整流素子７に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。
【０１３７】
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。
【０１３８】
［効果］
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置１００は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
【０１３９】
本実施形態の抵抗変化型記憶装置１００は、抵抗変化型素子と直列にダイオードが配設されているので、書き込みおよび読み出しの過程で、隣接する抵抗変化型素子（メモリセル）への漏れ電流やクロストークが発生しない。
【０１４０】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１４１】
本発明の抵抗変化型素子および抵抗変化型記憶装置は、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置として有用である。
【図面の簡単な説明】
【０１４２】
【図１】図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
【図２】図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。
【図３】図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。
【図４】図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。
【図５】図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。
【図６】図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。
【図７】図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図８】図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図９】図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１０】図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧パルス：＋３Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１ｍｓ）を繰り返した時の抵抗値変化を示す図である。
【図１１】図１１は、実施例４の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１２】図１２は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１３】図１３は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。
【図１４】図１４は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
【符号の説明】
【０１４３】
１  基板
２  下部電極
３  抵抗変化層
４  上部電極
５  電極
６  抵抗変化型素子
７  整流素子
１０  抵抗変化型素子
１１  第１端子
１２  第２端子
１００  抵抗変化型記憶装置
１０１  メモリアレイ
１０２  アドレスバッファ
１０３  制御部
１０４  行デコーダ
１０５  ワード線ドライバ
１０６  列デコーダ
１０７  ビット線ドライバ
Ｗ１、Ｗ２、Ｗ３  ワード線
Ｂ１、Ｂ２、Ｂ３  ビット線
ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３  メモリセル
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008081741.tif 000017
【図２】
2008081741.tif 000018
【図３】
2008081741.tif 000019
【図４】
2008081741.tif 000020
【図５】
2008081741.tif 000021
【図６】
2008081741.tif 000022
【図７】
2008081741.tif 000023
【図８】
2008081741.tif 000024
【図９】
2008081741.tif 000025
【図１０】
2008081741.tif 000026
【図１１】
2008081741.tif 000027
【図１２】
2008081741.tif 000028
【図１３】
2008081741.tif 000029
【図１４】
2008081741.tif 000030
【手続補正書】
【提出日】平成20年8月21日(2008.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層が（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、
前記第１電極と前記第２電極との間に第１の電圧で第１のパルス幅を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じであって前記第１の電圧よりも低い第２の電圧で前記第１のパルス幅よりも長い第２のパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する、抵抗変化型素子。
【請求項２】
前記第１電極と前記第２電極との間に第１の電圧で第１のパルス幅を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じであって前記第１の電圧よりも低い第２の電圧で前記第１のパルス幅よりも長い第２のパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の、請求項１に記載の抵抗変化型素子。
【請求項３】
Ｘが０．６５以上１以下である、請求項１に記載の抵抗変化型素子。
【請求項４】
Ｘが０．６５以上０．８５以下である、請求項１に記載の抵抗変化型素子。
【請求項５】
前記第１電極または前記第２電極に電気的に接続された整流素子を備えた、請求項１に記載の抵抗変化型素子。
【請求項６】
前記整流素子がダイオードである、請求項５に記載の抵抗変化型素子。
【請求項７】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
【請求項８】
前記抵抗変化層の厚みが２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
【請求項９】
請求項１に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１０】
前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、請求項９に記載の抵抗変化型記憶装置。
【請求項１１】
請求項１に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１２】
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、請求項１に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリセルとを備え、前記メモリセルが複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに対応して前記第１の配線と前記第２の配線とを電気的に接続するように設けられたメモリアレイと、
特定の第１の配線を選択するように構成された第１の配線選択装置と、
特定の第１の配線を選択するように構成された第２の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【請求項１３】
請求項１の抵抗変化型素子の第１電極と第２電極との間に極性が同じである２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する、抵抗変化型素子へのデータ記録方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層が（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、前記第１電極と前記第２電極との間に第１の電圧で第１のパルス幅を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じであって前記第１の電圧よりも低い第２の電圧で前記第１のパルス幅よりも長い第２のパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記抵抗変化型素子は、前記第１電極と前記第２電極との間に第１の電圧で第１のパルス幅を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じであって前記第１の電圧よりも低い第２の電圧で前記第１のパルス幅よりも長い第２のパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させることにより情報を記憶させるユニポーラ駆動用の抵抗変化型素子であってもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【国際調査報告】
2008081741.tif 000031
2008081741.tif 000032
2008081741.tif 000033
2008081741.tif 000034