【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スピンフィルタ効果によってスピン偏極したホットキャリアを注入するスピンインジェクタと、この注入されたスピン偏極ホットキャリアをスピンフィルタ効果によって選別するスピンアナライザと、を有することを特徴とするトランジスタ。
【請求項２】
前記スピンインジェクタは、両端に電圧を印加することによりキャリアのトンネルが可能な第１の強磁性障壁層と、該第１の強磁性障壁層の一端面に接合した第１の非磁性電極層と、前記第１の強磁性障壁層の他端面に接合した第２の非磁性電極層とを有することを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記スピンアナライザは、
第２の強磁性障壁層と、この第２の強磁性障壁層の一端面に接合した前記第２の非磁性電極層と、上記第２の強磁性障壁層の他端面に接合した第３の非磁性電極層とを有しており、かつ、前記スピンインジェクタと前記第２の非磁性電極層を共通にしていることを特徴とする請求項２に記載のトランジスタ。
【請求項４】
前記第１及び第２の強磁性障壁層は、強磁性半導体又は強磁性絶縁体を含んでいることを特徴とする請求項２または３に記載のトランジスタ。
【請求項５】
前記第２の非磁性電極層の厚さは、該第２の非磁性電極層におけるスピン偏極ホットキャリアの平均自由行程以下の厚さであることを特徴とする、請求項２から４までのいずれか１項に記載のトランジスタ。
【請求項６】
前記スピンインジェクタのスピンフィルタ効果は、前記第１の非磁性電極層と前記第２の非磁性電極層とに電圧を印加して生じさせる前記第１の強磁性障壁層におけるキャリアのトンネル効果において、上記第１の非磁性電極層に存在するキャリアのうち、上記第１の強磁性障壁層のバンド端におけるスピンバンドと平行なスピンの向きを有するキャリアのトンネル確率が大きく、反平行となるスピンの向きを有するキャリアのトンネル確率が小さいことを利用したことを特徴とする請求項２から５までのいずれか１項に記載のトランジスタ。
【請求項７】
前記スピンアナライザのスピンフィルタ効果は、前記スピンインジェクタから注入されたスピン偏極ホットキャリアのスピンの向きと前記第２の強磁性障壁層のバンド端におけるスピンバンドのスピンの向きが平行の場合には、前記スピン偏極ホットキャリアが前記第２の強磁性障壁層のバンド端におけるスピンバンドを伝導し前記第３の非磁性電極層へ達するが、前記スピン偏極ホットキャリアのスピンの向きと前記第２の強磁性障壁層のバンド端のスピンバンドのスピンの向きが反平行の場合には、前記スピン偏極ホットキャリアが前記第３の非磁性電極層へ達することができないことを利用したことを特徴とする請求項２から６までのいずれか１項に記載のトランジスタ。
【請求項８】
前記第１の非磁性電極層と前記第２の非磁性電極層との間に第１の電源により第１の電圧を印加し、前記第２の非磁性電極層と前記第３の非磁性電極層との間、または、前記第１の非磁性電極層と前記第３の非磁性電極層との間に第２の電源により第２の電圧を印加し、前記第１の強磁性障壁層と前記第２の強磁性障壁層の相対的な磁化の向きに応じて、前記第１の非磁性電極層から前記第２の非磁性電極層に注入されたスピン偏極ホットキャリアを、前記第２の強磁性障壁層と前記第２の電源を介して流れる電流に、または、前記第２の非磁性電極層と前記第１の電源を介して流れる電流に切り替えることを特徴とする請求項２から７までのいずれか１項に記載のトランジスタ。
【請求項９】
前記第１の電圧は、注入されたスピン偏極ホットキャリアのエネルギーが、前記第２の強磁性障壁層のバンド端におけるスピンバンド端エネルギーより大きく、このスピンバンド端のエネルギーにスピン分裂幅を加えたエネルギーよりも小さくなるように印加することを特徴とする請求項８に記載のトランジスタ。
【請求項１０】
磁場を印加することによって、上記第１の強磁性障壁層と上記第２の強磁性障壁層の内のいずれか一方の磁化の向きを反転させることができることを特徴とする請求項９に記載のトランジスタ。
【請求項１１】
請求項１から１０までのいずれか１項に記載のトランジスタをメモリセルとしたことを特徴とする記憶回路。
【請求項１２】
前記トランジスタの第２の非磁性電極層をワード線に接続し、前記トランジスタの第３の非磁性電極層をビット線に接続し、該ビット線を負荷を介して電源に接続し、前記トランジスタの第１の非磁性電極層を接地したことを特徴とする請求項１１に記載の記憶回路。
【請求項１３】
強磁性体を内部に含み、キャリアのスピンの向きに依存する出力特性を有するトランジスタ（以下、「スピントランジスタ」と称する。）と、
前記強磁性体の磁化の状態を変えることにより前記スピントランジスタ内に情報の書き換えを行う情報書き換え手段と、
前記出力特性から前記スピントランジスタ内に磁化の状態として記憶された情報を読み出す情報読み出し手段と
を有することを特徴とする記憶素子。
【請求項１４】
前記スピントランジスタは、
磁化の方向を独立に制御できる強磁性体（以下「フリー層」と称する。）と、磁化の方向を変化させない強磁性体（以下、「ピン層」と称する。）と、を少なくとも１つずつ有しており、
前記フリー層と前記ピン層とが同じ磁化の向きを持つ第１の状態と、異なる磁化の向きを持つ第２の状態と、の２つの記憶状態のうちいずれか一方を保持することを特徴とする請求項１３に記載の記憶素子。
【請求項１５】
請求項１４に記載の１つのスピントランジスタを用いて、前記ピン層に対する前記フリー層の相対的な磁化の向きによって情報を記憶し、前記ピン層と前記フリー層との相対的な磁化の向きに依存する前記スピントランジスタの出力特性に基づいて前記トランジスタ内に記憶された情報を検出することを特徴とする記憶素子。
【請求項１６】
前記スピントランジスタは、
スピン偏極キャリアを注入する第１の電極構造及び前記スピン偏極キャリアを受け入れる第２の電極構造と、前記第１の電極構造から前記第２の電極構造へ伝導するスピン偏極キャリアの量を制御する第３の電極構造とを備えており、前記ピン層と前記フリー層とは前記第１から第３までの電極構造のいずれかに含まれていることを特徴とする請求項１４又は１５に記載の記憶素子。
【請求項１７】
請求項１６に記載の１つのスピントランジスタと、
前記第１の電極構造を接地する第１の配線と、
前記第２の電極構造と接続する第２の配線と、
前記第３の電極構造と接続する第３の配線と
を有する記憶素子。
【請求項１８】
請求項１６に記載の１つのスピントランジスタと、
前記第１の電極構造を接地する第１の配線と、
前記第２の電極構造と接続する第２の配線と、
前記第３の電極構造と接続する第３の配線と、
前記第２の配線の一端に形成される出力端子と、
前記第２の配線から分岐し負荷を介して電源と接続する第４の配線と
を有する記憶素子。
【請求項１９】
さらに、前記スピントランジスタ上で互いに電気的に絶縁された状態で交差する第１の別配線及び第２の別配線とを有することを特徴とする請求項１７又は１８に記載の記憶素子。
【請求項２０】
前記第１の別配線および前記第２の別配線、又は、前記第１の別配線又は前記第２の別配線のいずれか一方に代えて、前記第２の配線および前記第３の配線、又は、前記第２の配線又は前記第３の配線のいずれか一方を用いることを特徴とする請求項１９に記載の記憶素子。
【請求項２１】
前記第１の別配線及び第２の別配線または前記第２の配線及び前記第３の配線に電流を流すことにより誘起される磁場により、前記フリー層の磁化を反転させ、前記ピン層と前記フリー層との間の相対的な磁化状態を変化させることにより情報の書き換えを行うことを特徴とする請求項１９又は２０に記載の記憶素子。
【請求項２２】
前記第３の配線に対して第１のバイアスを加え、前記第１の配線と第２の配線との間に第２のバイアスを加えた場合の前記スピントランジスタの出力特性に基づき情報の読み出しを行うことを特徴とする請求項１７又は１８に記載の記憶素子。
【請求項２３】
前記第３の配線に対して第１のバイアスを印加した場合において、前記電源と前記第１の配線との間に生じる前記負荷と前記スピントランジスタを介する電流による前記負荷の電圧降下に基づいて得られる出力電圧により、情報の読み出しを行うことを特徴とする請求項１８から２２までのいずれか１項に記載の記憶素子。
【請求項２４】
マトリックス状に配置された請求項１６に記載の１つのスピントランジスタと、
前記第１の電極構造をそれぞれ接地する第１の配線と、
列方向に並ぶ前記スピントランジスタの前記第３の電極構造を共通に接続する複数本のワード線と、
行方向に並ぶ前記スピントランジスタの前記第２の電極構造を共通に接続する複数本のビット線と
を有する記憶回路。
【請求項２５】
マトリックス状に配置された請求項１６に記載のスピントランジスタと、
前記第１の電極構造をそれぞれ接地する第１の配線と、
列方向に並ぶ前記スピントランジスタの前記第３の電極構造を共通に接続する複数本のワード線と、
行方向に並ぶ前記スピントランジスタの前記第２の電極構造を共通に接続する複数本のビット線と、
該ビット線の一端に形成される出力端子と、
該ビット線から分岐し負荷を介して電源に接続する第２の配線と
を有する記憶回路。
【請求項２６】
さらに、前記トランジスタ上で互いに電気的に絶縁された状態で交差する第１の別配線及び第２の別配線とを有することを特徴とする請求項２４又は２５に記載の記憶回路。
【請求項２７】
前記第１の別配線および前記第２の別配線、又は、前記第１の別配線又は前記第２の別配線のいずれか一方に代えて、前記ワード線および前記ビット線、又は、前記ワード線又は前記ビット線のいずれか一方を用いることを特徴とする請求項２６に記載の記憶回路。
【請求項２８】
前記第１の別配線及び第２の別配線又は前記ワード線及び前記ビット線に電流を流すことにより誘起される磁場により、前記フリー層の磁化を反転させ、前記フリー層と前記ピン層との間の相対的な磁化状態を変化させることにより情報の書き換えを行うことを特徴とする請求項２６又は２７に記載の記憶回路。
【請求項２９】
前記ワード線に対して第１のバイアスを加え、前記第１の配線と前記ビット線との間に第２のバイアスを加えた場合の前記スピントランジスタの出力特性に基づき情報の読み出しを行うことを特徴とする請求項２４又は２５に記載の記憶回路。
【請求項３０】
前記ワード線に対して第１のバイアスを印加した場合において、前記電源と前記第１の配線との間に生じる前記負荷と前記スピントランジスタを介する電流による前記負荷の電圧降下に基づいて得られる出力電圧により、情報の読み出しを行うことを特徴とする請求項２５から２７までのいずれか１項に記載の記憶回路。
【請求項３１】
請求項１６に記載の第１及び第２の２つのスピントランジスタと、
前記第１及び前記第２のスピントランジスタに共通の第１の電極構造を接地する第１の配線と、
前記第１のスピントランジスタが有する第２の電極構造と前記第２のスピントランジスタが有する第２の電極構造とをそれぞれ接続する第２及び第３の配線と、
前記第１のスピントランジスタが有する第３の電極構造と前記第２のスピントランジスタが有する第３の電極構造とを接続する第４の配線と
を有する記憶素子。
【請求項３２】
マトリックス状に配置される請求項１６に記載の複数のスピントランジスタと、
複数の該スピントランジスタのうち、行方向に複数配置される第１のスピントランジスタの行と、該第１のスピントランジスタの行と列方向に隣接し行方向に複数配置される第２のスピントランジスタの行と、が有するそれぞれの前記第１の電極構造を共通にするとともに接地する第１の配線と、
複数の前記スピントランジスタのうち、行方向に複数配置される第１のスピントランジスタの行が有する前記第２の電極構造を共通に接続する第１のビット線と、前記第１のスピントランジスタの行と列方向に隣接する第２のスピントランジスタの行が有する前記第２の電極構造を共通に接続する第２のビット線と、
複数の前記スピントランジスタのうち、列方向に複数配置されるスピントランジスタの列が有する第３の電極構造を共通に接続するワード配線と
を有する記憶回路。
【請求項３３】
マトリックス状に配置される請求項１６に記載の複数のスピントランジスタと、
複数の該スピントランジスタのうち、行方向に複数配置される第１のスピントランジスタの行と、該第１のスピントランジスタの行と列方向に隣接し行方向に複数配置される第２のスピントランジスタの行と、が有するそれぞれの前記第１の電極構造を共通にするとともに接地する第１の配線であって、２行毎に１本設けられている複数の配線と、
複数の前記スピントランジスタのうち、行方向に複数配置される第１のスピントランジスタの行が有する前記第２の電極構造を共通に接続する第１のビット線であって、前記スピントランジスタの２行毎に１本設けられている複数本の第１のビット線と、前記第１のスピントランジスタの行と列方向に隣接する第２のスピントランジスタの行が有する前記第２の電極構造を共通に接続する第２のビット線であって、前記スピントランジスタの２・行毎に１本設けられている複数本の第２のビット線と、
複数の前記スピントランジスタのうち、列方向に複数配置されるスピントランジスタの列が有する第３の電極構造をそれぞれ共通に接続する複数本のワード線と
を有する記憶回路。
【請求項３４】
前記第１の別配線又は前記第２の別配線のいずれか一方を置き換えた前記第２の配線又は前記第３の配線及びこれらに置き換えられなかった方の前記第１の別配線又は前記第２の別配線に電流を流すことにより誘起される磁場により、前記フリー層の磁化を反転させ、前記ピン層と前記フリー層との間の相対的な磁化状態を変化させることにより情報の書き換えを行うことを特徴とする請求項２０に記載の記憶素子。
【請求項３５】
前記第１の別配線又は前記第２の別配線のいずれか一方を置き換えた前記ワード線又は前記ビット線及びこれらに置き換えられなかった方の前記第１の別配線又は第２の別配線に電流を流すことにより誘起される磁場により、前記フリー層と前記ピン層との間の相対的な磁化状態を変化させることにより情報の書き換えを行うことを特徴とする請求項２７に記載の記憶回路。
【請求項３６】
スピンフィルタ効果によってスピン偏極したホットキャリアを注入するスピンインジェクタと、この注入されたスピン偏極したホットキャリアをスピンフィルタ効果によって選別するスピンアナライザと、を有し、
前記スピンインジェクタ又は前記スピンアナライザのうち少なくともいずれか一方が強磁性体からなる障壁層を含むことを特徴とするトランジスタ。
【請求項３７】
スピンフィルタ効果によってスピン偏極したキャリアを注入するスピンインジェクタと、この注入されたスピン偏極したキャリアをスピンフィルタ効果によって選別するスピンアナライザと、を有し、
前記スピンインジェクタ又は前記スピンアナライザのうち少なくともいずれか一方が強磁性体からなる障壁層を含むことを特徴とするトランジスタ。
【請求項３８】
強磁性体からなるエミッタと、強磁性体からなるベースと、非磁性体または強磁性体からなるコレクタと、前記エミッタと前記ベースとの間に設けられ非磁性体からなる第１障壁層と、前記ベースと前記コレクタとの間に設けられ非磁性体からなる第２障壁層とを有し、
前記エミッタから前記ベースへスピン偏極したキャリアをファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって注入することを特徴とするトランジスタ。
【請求項３９】
前記エミッタと前記ベースは、強磁性金属又は強磁性半導体から構成されることを特徴とする請求項３８に記載のトランジスタ。
【請求項４０】
前記エミッタ及び前記ベースは強磁性半導体により、前記第１障壁層および前記第２障壁層は半導体により形成されていることを特徴とする請求項３８に記載のトランジスタ。
【請求項４１】
前記第１障壁層および第２障壁層の障壁高さを調整することによって室温動作を可能にすることを特徴とする請求項３８に記載のトランジスタ。
【請求項４２】
前記エミッタから前記ベースへ注入されたキャリアの前記コレクタへの電流伝送率が前記エミッタと前記ベースとの相対的な磁化の向きに依存することを特徴とする請求項３８に記載のトランジスタ。
【請求項４３】
強磁性体からなるエミッタと、強磁性体からなるベースと、非磁性体または強磁性体からなるコレクタと、前記エミッタと前記ベースとの間に設けられた第１障壁層と、前記ベースと前記コレクタとの間に設けられた第２障壁層とを有し、
前記エミッタから前記ベースへスピン偏極したキャリアを熱放出によって注入することを特徴とするトランジスタ。
【請求項４４】
前記エミッタと前記ベースとは、強磁性金属又は強磁性半導体から構成され、前記第１障壁層および第２障壁層は半導体から構成されることを特徴とする請求項４３に記載のトランジスタ。
【請求項４５】
前記エミッタと前記第１障壁層とは、オーミックコンタクト又はトンネルコンタクトを利用して形成されていることを特徴とする請求項４３に記載のトランジスタ。
【請求項４６】
前記ベースと前記第１障壁層との障壁構造は、前記ベースが強磁性金属の場合にはショットキー接合により形成され、前記ベースが強磁性半導体の場合には前記ベースと前記第１障壁層とのバンド不連続に基づいて形成されることを特徴とする請求項４３に記載のトランジスタ。
【請求項４７】
前記ベースと前記第２障壁層との障壁構造は、前記ベースが強磁性金属の場合にはショットキー接合により形成され、前記ベースが強磁性半導体の場合には前記ベースと前記第２障壁層とのバンド不連続に基づいて形成されることを特徴とする請求項４３に記載のトランジスタ。
【請求項４８】
前記エミッタは強磁性半導体から構成され、前記ベースは強磁性金属から構成され、前記第１障壁層は強磁性半導体と強磁性金属との間に形成されるショットキー障壁により形成されること特徴とする請求項４３に記載のトランジスタ。
【請求項４９】
前記エミッタから前記ベースへ注入されたキャリアの前記コレクタへの電流伝送率が前記エミッタと前記ベースとの相対的な磁化の向きに依存することを特徴とする請求項４３に記載のトランジスタ。
【請求項５０】
第１伝導型の強磁性半導体からなるエミッタ及び第１伝導型の強磁性半導体からなるコレクタと、前記第１伝導型とは異なる第２伝導型の非磁性半導体からなるベースとを有し、前記ベースの幅は前記エミッタから前記コレクタへキャリアのトンネルが生じる程度に調整されていることを特徴とするトランジスタ。
【請求項５１】
前記ベースは、前記エミッタ及び前記コレクタの多数キャリアに対してトンネル障壁となり、前記エミッタと前記コレクタは、前記ベースの多数キャリアに対して、エネルギー障壁となるように、エミッタ−ベース間、ベース−コレクタ間は、タイプＩＩのヘテロ接合により形成されていることを特徴とする請求項５０に記載のトランジスタ。
【請求項５２】
前記エミッタと前記コレクタの相対的な磁化の向きによって、相互コンダクタンスまたは出力電流の大きさを制御できることを特徴とする請求項５０に記載のトランジスタ。
【請求項５３】
強磁性半導体層と、該強磁性半導体層に対して形成されるソース及びドレインと、前記強磁性半導体層に対して形成されるゲート電極と、を有し、
前記ソース及び前記ドレインの少なくとも一方が強磁性体により構成されていることを特徴とするトランジスタ。
【請求項５４】
前記ソース及び前記ドレインの少なくとも一方に用いられる強磁性体は、強磁性金属または強磁性半導体であることを特徴とする請求項５３に記載のトランジスタ。
【請求項５５】
前記ソース及び前記ドレインの少なくとも一方は、強磁性金属と前記強磁性半導体層とのショットキー接合によって形成されることを特徴とする請求項５３に記載のトランジスタ。
【請求項５６】
さらに、前記強磁性半導体層と前記ゲート電極との間に設けられたゲート絶縁層を有することを特徴とする請求項５３に記載のトランジスタ。
【請求項５７】
前記ソースまたは前記ドレインと前記強磁性半導体との相対的な磁化の向きによって相互コンダクタンスまたは出力電流の大きさを制御できることを特徴とする請求項５３に記載のトランジスタ。
【請求項５８】
絶縁性の非磁性体からなるトンネル障壁と該トンネル障壁を挟み込む強磁性体からなるソース及び強磁性体からなるドレインとにより形成されるトンネル接合構造と、前記トンネル障壁に対して形成されるゲート電極と、を有することを特徴とするトランジスタ。
【請求項５９】
前記ソース及び前記ドレインに用いる強磁性体は、前記強磁性金属または強磁性半導体であることを特徴とする請求項５８に記載のトランジスタ。
【請求項６０】
前記トンネル障壁の厚さは前記ゲート電極に電圧を印加することによって前記ソースから前記ドレインにトンネル電流が生じる程度に調整されていることを特徴とする請求項５８に記載のトランジスタ。
【請求項６１】
前記ソースと前記ドレインとの相対的な磁化の向きによって、相互コンダクタンスまたは出力電流の大きさを制御できることを特徴とする請求項５８に記載のトランジスタ。
【請求項６２】
絶縁性の強磁性体からなるトンネル障壁と該トンネル障壁を挟み込む強磁性体からなるソース及び非磁性体または強磁性体からなるドレインとにより形成されるトンネル接合構造と、前記トンネル障壁に対して形成されるゲート電極と、を有することを特徴とするトランジスタ。
【請求項６３】
前記ソースまたは前記ドレインに用いる強磁性体は、強磁性金属または強磁性半導体であることを特徴とする請求項６２に記載のトランジスタ。
【請求項６４】
前記トンネル障壁の厚さは前記ゲート電極に電圧を印加することによって前記ソースから前記ドレインにトンネル電流が生じる程度に調整されていることを特徴とする請求項６２に記載のトランジスタ。
【請求項６５】
前記ソースと前記トンネル障壁との相対的な磁化の向きによって、相互コンダクタンスまたは出力電流の大きさを制御できることを特徴とする請求項６２に記載のトランジスタ。
【請求項６６】
請求項３６から６５までのいずれか１項に記載の１つのトランジスタと、
前記トランジスタ内に含まれる強磁性体の磁化の状態を変えることにより前記トランジスタ内に情報の書き換えを行う情報書き換え手段と、
前記トランジスタの出力特性から磁化の状態として記憶された情報を読み出す情報読み出し手段と
を有することを特徴とする請求項６６に記載の記憶素子。
【請求項６７】
請求項３６から６５までのいずれか１項に記載のトランジスタは、
磁化の方向を独立に制御できる強磁性体（以下「フリー層」と称する。）と、磁化の方向を変化させない強磁性体（以下、「ピン層」と称する。）と、を有しており、
前記フリー層と前記ピン層とが同じ磁化の向きを有する第１の状態及び、異なる磁化の向きを有する第２の状態とを保持できることを特徴とする請求項６６に記載の記憶素子。
【請求項６８】
請求項３６から６５までのいずれか１項に記載の１つのトランジスタを用いて、前記ピン層に対する前記フリー層の相対的な磁化の向きによって情報を記憶し、前記ピン層と前記フリー層との相対的な磁化の向きに依存する前記トランジスタの出力特性に基づいて前記トランジスタ内に記憶された情報を検出することを特徴とする記憶素子。
【請求項６９】
請求項３８から５２までのいずれか１項に記載の１つのトランジスタと、
前記エミッタと接続する第１の配線と、
前記ベースと接続する第２の配線と、
前記コレクタと接続する第３の配線と
を有する記憶素子。
【請求項７０】
請求項５３から６４までのいずれか１項に記載の１つのトランジスタと、
前記ソースと接続する第１の配線と、
前記ゲート電極と接続する第２の配線と、
前記ドレインと接続する第３の配線と
を有する記憶素子。