【手続補正書】
【提出日】平成17年9月28日(2005.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、
前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、
前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域とを具備し、
前記メモリセルアレイ領域における素子分離領域の上面は前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置にあり、この上面には凹部が形成され、
前記選択トランジスタの形成領域における素子分離領域の上面は平坦で、前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイ領域における素子分離領域の上面に形成された凹部の底面の高さは前記浮遊ゲートの底面の高さとほぼ同じ高さであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、
前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、
前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域とを具備し、
前記メモリセルアレイ領域における素子分離領域の上面は前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置にあり、この上面には前記制御ゲートが前記浮遊ゲートの底面とほぼ同じ高さまで達するように凹部が形成され、
前記選択トランジスタの形成領域における素子分離領域の上面は平坦で、前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線とを具備し、前記メモリセルアレイ領域における素子分離領域には、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置の製造方法であって、
前記素子分離領域を形成する際に、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で、前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域の上面に凹部を形成する工程を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記浮遊ゲートと同一層の下層ゲートおよび前記制御ゲートと同一層の上層ゲートを有し、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタとを具備する不揮発性半導体記憶装置を製造する際、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記浮遊ゲートおよび下層ゲートを形成するための少なくとも１層の第１の電極層を形成する工程と、
前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
前記素子分離領域用の溝内に素子分離用絶縁膜を埋め込み、その上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチングする工程と、
前記メモリセルアレイ領域における前記第１の電極層相互間の素子分離領域の上面に凹部を形成する工程であって、全面にスペーサー用膜を堆積し、このスペーサー用膜を前記メモリセルトランジスタの前記第１の電極層の側壁に残すようにエッチングしてスペーサー膜を形成する工程と、前記スペーサー膜をエッチングマスクとして前記素子分離領域の上面の一部をエッチング除去する工程と、前記スペーサー膜を除去する工程とを有する工程と、
全面に第２の絶縁膜を形成する工程と、
前記選択トランジスタの前記下層ゲート上の前記第２の絶縁膜の一部を除去して前記下層ゲートの表面の一部を露出させるように開口部を形成する工程と、
全面に第２の電極層を堆積する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターンニングすることにより、前記制御ゲート線および選択ゲート線および浮遊ゲートを得る工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置とその製造方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の不揮発性半導体記憶装置は、半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域とを具備し、前記メモリセルアレイ領域における素子分離領域の上面は前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置にあり、この上面には凹部が形成され、前記選択トランジスタの形成領域における素子分離領域の上面は平坦で、前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置に形成されていることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の不揮発性半導体記憶装置は、半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域とを具備し、前記メモリセルアレイ領域における素子分離領域の上面は前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置にあり、この上面には前記制御ゲートが前記浮遊ゲートの底面とほぼ同じ高さまで達するように凹部が形成され、前記選択トランジスタの形成領域における素子分離領域の上面は平坦で、前記浮遊ゲートの上面より低くかつ前記半導体基板の表面より高い位置に形成されていることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、前記NAND束のアレイにおける列方向に隣り合う２個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線とを具備し、前記メモリセルアレイ領域における素子分離領域には、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置の製造方法であって、前記素子分離領域を形成する際に、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で、前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域の上面に凹部を形成することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ１個づつ配置され、前記浮遊ゲートと同一層の下層ゲートおよび前記制御ゲートと同一層の上層ゲートを有し、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタとを具備する不揮発性半導体記憶装置を製造する際、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記浮遊ゲートおよび下層ゲートを形成するための少なくとも１層の第１の電極層を形成する工程と、前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、前記素子分離領域用の溝内に素子分離用絶縁膜を埋め込み、その上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチングする工程と、前記メモリセルアレイ領域における前記第１の電極層相互間の素子分離領域の上面に凹部を形成する工程であって、全面にスペーサー用膜を堆積し、このスペーサー用膜を前記メモリセルトランジスタの前記第１の電極層の側壁に残すようにエッチングしてスペーサー膜を形成する工程と、前記スペーサー膜をエッチングマスクとして前記素子分離領域の上面の一部をエッチング除去する工程と、前記スペーサー膜を除去する工程とを有する工程と、全面に第２の絶縁膜を形成する工程と、前記選択トランジスタの前記下層ゲート上の前記第２の絶縁膜の一部を除去して前記下層ゲートの表面の一部を露出させるように開口部を形成する工程と、全面に第２の電極層を堆積する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターンニングすることにより、前記制御ゲート線および選択ゲート線および浮遊ゲートを得る工程とを具備することを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】