【手続補正書】
【提出日】平成17年3月29日(2005.3.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】              明細書
【発明の名称】          電子回路システム及び信号伝送方法
【特許請求の範囲】
【請求項１】
複数の伝送信号入力端及び複数の伝送信号出力端を有し、前記伝送信号入力端から入力された伝送信号が自己に対するものである場合には前記入力された伝送信号を受け付け、前記入力された伝送信号が自己に対するものでない場合には前記入力された伝送信号を前記伝送信号出力端に転送するロジック回路及びメモリ回路を含む３個以上のマクロ回路と、
伝送信号がクロック信号に同期して一方向に伝送されるように、前記３個以上のマクロ回路をリング状に接続する伝送信号線とを有していることを特徴とする電子回路システム。
【請求項２】
前記マクロ回路は、入力された伝送信号を受け付ける場合には、前記入力された伝送信号をクリアした信号を伝送信号出力端に出力することを特徴とする請求項１記載の電子回路システム。
【請求項３】
前記マクロ回路は、入力された伝送信号が自己に対するものであっても、前記入力された伝送信号を受け付けることができない状態にある場合には、前記入力された伝送信号を伝送信号出力端に転送することを特徴とする請求項１又は２記載の電子回路システム。
【請求項４】
前記マクロ回路は、核心部をなすコア回路と、周辺部をなすステーション回路とを有し、
前記ステーション回路は、少なくとも、前記コア回路からの要求に従った伝送信号の伝送信号出力端への出力と、入力された伝送信号の受け付け及び入力された伝送信号をクリアした信号の伝送信号出力端への出力と、入力された伝送信号の伝送信号出力端への転送とを選択的に行うことを特徴とする請求項１、２又は３記載の電子回路システム。
【請求項５】
前記ステーション回路は、入力回路と、出力回路と、ステーション・インタフェース回路とを有し、
前記入力回路は、前記伝送信号入力端から入力される伝送信号をクロック信号に同期して取込み、
前記出力回路は、前記ステーション・インタフェース回路から出力される伝送信号を前記クロック信号に同期して取り込んで前記伝送信号出力端に出力し、
前記ステーション・インタフェース回路は、少なくとも、前記コア回路からの要求に従った伝送信号の前記出力回路への出力と、入力回路が取り込んだ伝送信号の受け付け及び入力回路が取り込んだ伝送信号をクリアした信号の前記出力回路への出力と、入力回路が取り込んだ伝送信号の前記出力回路への転送とを選択的に行うことを特徴とする請求項４記載の電子回路システム。
【請求項６】
前記マクロ回路として、外部回路に伝送信号を伝送するためのＩ／Ｏ回路もしくは外部回路から伝送信号を入力するためのＩ／Ｏ回路又は外部回路との間で伝送信号の授受を行うためのＩ／Ｏ回路を含んでいることを特徴とする請求項１〜５のいずれか一項に記載の電子回路システム。
【請求項７】
メモリ回路であるマクロ回路は、同一のマクロ回路から連続してアクセスを受けるときは、前記メモリ回路であるマクロ回路をアクセスする可能性のある他のマクロ回路に対してウエイトを掛けるためのビジー信号を与えることを特徴とする請求項１〜６のいずれか一項に記載の電子回路システム。
【請求項８】
メモリ回路であるマクロ回路は、外部回路から連続してアクセスを受けるときは、前記メモリ回路であるマクロ回路をアクセスする可能性のあるマクロ回路に対してウエイトを掛けるためのビジー信号を与えることを特徴とする請求項１〜７のいずれか一項に記載の電子回路システム。
【請求項９】
前記伝送信号線を介してリング状に接続されていないマクロ回路を備えていることを特徴とする請求項１〜８のいずれか一項に記載の電子回路システム。
【請求項１０】
複数の伝送信号入力端及び複数の伝送信号出力端を有する３個以上のマクロ回路を、伝送信号線を介して伝送信号がクロック信号に同期して一方向に伝送できるように接続し、
前記マクロ回路においては、前記伝送信号入力端から入力された伝送信号が自己に対するものである場合には前記入力された伝送信号を受け付け、前記入力された伝送信号が自己に対するものでない場合には前記入力された伝送信号を前記伝送信号出力端に転送する工程を実行させることを特徴とする信号伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、システムＬＳＩ等のように、マクロ回路として、ロジック回路及びメモリ回路を有する電子回路システム及び信号伝送方法に関する。
【０００２】
【従来の技術】
図９は従来のシステムＬＳＩの一例の要部を示すブロック回路図である。図９中、１はＬＳＩチップ本体、２−１〜２−４はロジック回路、３−１〜３−８はロジック回路２−１〜２−４によりアクセスされるＤＲＡＭ（Dynamic Random Access Memory）、４は共通バスである。
【０００３】
【発明が解決しようとする課題】
このように構成されたシステムＬＳＩにおいては、共通バス４の使用を管理するために、非常に複雑なステイタス・マシンを搭載する必要があり、また、共通バス４の使用効率が低いという問題点があった。
【０００４】
本発明は、かかる点に鑑み、マクロ回路として、ロジック回路及びメモリ回路を有する電子回路システムであって、共通バスを不要とし、信号伝送の効率化と、信号伝送の管理の簡単化とを図ることができるようにした電子回路システム及び信号伝送方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の電子回路システムは、複数の伝送信号入力端及び複数の伝送信号出力端を有し、伝送信号入力端から入力された伝送信号が自己に対するものである場合には入力された伝送信号を受け付け、入力された伝送信号が自己に対するものでない場合には入力された伝送信号を伝送信号出力端に転送するロジック回路及びメモリ回路を含む３個以上のマクロ回路と、伝送信号がクロック信号に同期して一方向に伝送されるように、３個以上のマクロ回路をリング状に接続する伝送信号線とを有しているというものである。
【０００６】
本発明の電子回路システムによれば、複数のマクロ回路から同時に伝送信号を出力しても、伝送信号をクロック信号に同期して一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、従来のように共通バスを必要としない。したがって、信号伝送の効率化を図ることができると共に、共通バスの使用を管理するステイタス・マシンを搭載する必要がなく、信号伝送の管理の簡略化を図ることができる。
【０００７】
本発明の信号伝送方法は、複数の伝送信号入力端及び複数の伝送信号出力端を有する３個以上のマクロ回路を、伝送信号線を介して伝送信号がクロック信号に同期して一方向に伝送できるように接続し、マクロ回路においては、伝送信号入力端から入力された伝送信号が自己に対するものである場合には入力された伝送信号を受け付け、入力された伝送信号が自己に対するものでない場合には入力された伝送信号を伝送信号出力端に転送する工程を実行させるというものである。
【０００８】
本発明の信号伝送方法によれば、複数のマクロ回路から同時に伝送信号を出力しても、伝送信号をクロック信号に同期して一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、従来のように共通バスを必要としない。したがって、信号伝送の効率化を図ることができると共に、共通バスの使用を管理するステイタス・マシンを搭載する必要がなく、信号伝送の管理の簡略化を図ることができる。
【０００９】
【発明の実施の形態】
以下、図１〜図８を参照して、本発明の電子回路システムの第１実施形態〜第３実施形態及び参考例について、本発明の電子回路システムをシステムＬＳＩに適用した場合を例にして、本発明の信号伝送方法の実施形態及び参考例を含めて説明する。
【００１０】
（第１実施形態・・図１〜図３）
図１は本発明の電子回路システムの第１実施形態の要部を示すブロック回路図である。図１中、６−１、６−２はデータの加工等を行うロジック回路、７−１〜７−５はロジック回路６−１、６−２からアクセスを受けるＤＲＡＭ回路、８はロジック回路６−１、６−２からアクセスを受けて外部回路との間で伝送信号の授受を行うＩ／Ｏ回路である。
【００１１】
これらロジック回路６−１、６−２、ＤＲＡＭ回路７−１〜７−５及びＩ／Ｏ回路８は、それぞれ、特有の機能を有する独立した１個の回路として扱うことができる回路、いわゆる、マクロ回路であり、マクロ回路としてのアドレス（以下、ＩＤという）を有している。
【００１２】
また、９はロジック回路６−１の複数の伝送信号出力端とＤＲＡＭ回路７−１の複数の伝送信号入力端とを接続する伝送信号線、１０はＤＲＡＭ回路７−１の複数の伝送信号出力端とＤＲＡＭ回路７−２の複数の伝送信号入力端とを接続する伝送信号線である。
【００１３】
また、１１はＤＲＡＭ回路７−２の複数の伝送信号出力端とＤＲＡＭ回路７−３の複数の伝送信号入力端とを接続する伝送信号線、１２はＤＲＡＭ回路７−３の複数の伝送信号出力端とロジック回路６−２の複数の伝送信号入力端とを接続する伝送信号線である。
【００１４】
また、１３はロジック回路６−２の複数の伝送信号出力端とＤＲＡＭ回路７−４の複数の伝送信号入力端とを接続する伝送信号線、１４はＤＲＡＭ回路７−４の複数の伝送信号出力端とＩ／Ｏ回路８の複数の伝送信号入力端とを接続する伝送信号線である。
【００１５】
また、１５はＩ／Ｏ回路８の複数の伝送信号出力端とＤＲＡＭ回路７−５の複数の伝送信号入力端とを接続する伝送信号線、１６はＤＲＡＭ回路７−５の複数の伝送信号出力端とロジック回路６−１の複数の伝送信号入力端とを接続する伝送信号線である。
【００１６】
すなわち、本発明の電子回路システムの第１実施形態においては、ロジック回路６−１、ＤＲＡＭ回路７−１〜７−３、ロジック回路６−２、ＤＲＡＭ回路７−４、Ｉ／Ｏ回路８及びＤＲＡＭ回路７−５は、伝送信号線９〜１６を介してリング状に接続されており、これら伝送信号線９〜１６は、従来の共通バスに代わるものである。
【００１７】
図２は伝送信号線９〜１６の構成を示す図であり、伝送信号線９〜１６は、コマンド系の信号を伝送するためのコマンド系信号線と、データ系の信号を伝送するためのデータ系信号線から構成されている。
【００１８】
また、コマンド系信号線は、コマンド発行元ＩＤ及びコマンド発行先ＩＤを示すコマンド・フラグ信号を伝送するためのコマンド・フラグ信号線と、コマンド信号を伝送するためのコマンド信号線と、コマンド発行先内のアクセス先のアドレスを示すアドレス信号を伝送するためのアドレス信号線から構成されている。
【００１９】
また、データ系信号線は、データ発行先ＩＤを示すデータ・フラグ信号を伝送するためのデータ・フラグ信号線と、データ信号を伝送するためのデータ信号線とから構成されている。
【００２０】
図３は本発明の電子回路システムの第１実施形態の要部をより詳しく示すブロック回路図である。図３中、ロジック回路６−１、６−２において、１０−１、１０−２はロジック回路としての核心部をなすロジック・コア回路、１１−１、１１−２は周辺部をなすステーション回路である。
【００２１】
また、ステーション回路１１−１、１１−２において、１２−１、１２−２は入力回路（ＩＢ）、１３−１、１３−２は出力回路（ＯＢ）、１４−１、１４−２はステーション・インタフェース回路（ＳＩＦ）である。
【００２２】
また、ＤＲＡＭ回路７−１〜７−５において、１５−１〜１５−５はＤＲＡＭ回路としての核心部をなすＤＲＡＭコア回路、１６−１〜１６−５は周辺部をなすステーション回路である。
【００２３】
また、ステーション回路１６−１〜１６−５において、１７−１〜１７−５は入力回路、１８−１〜１８−５は出力回路、１９−１〜１９−５はステーション・インタフェース回路である。
【００２４】
また、Ｉ／Ｏ回路８において、２０はＩ／Ｏ回路としての核心部をなすＩ／Ｏコア回路、２１は周辺部をなすステーション回路であり、ステーション回路２１において、２２は入力回路、２３は出力回路、２４はステーション・インタフェース回路である。
【００２５】
ここに、ロジック回路６−ｉ（但し、ｉ＝１、２）において、入力回路１２−ｉは、入力される伝送信号をクロック信号ＣＬＫの立ち上がりタイミングで取り込んでステーション・インタフェース回路１４−ｉに出力するものである。
【００２６】
また、出力回路１３−ｉは、ステーション・インタフェース回路１４−ｉから出力される伝送信号を反転クロック信号／ＣＬＫの立ち上がりタイミングで取り込んで伝送信号出力端に出力するものである。
【００２７】
また、ステーション・インタフェース回路１４−ｉは、ロジック・コア回路１０−ｉからの要求に従った伝送信号の出力回路１３−ｉへの出力、入力回路１２−ｉに取り込まれた伝送信号の受け付け、及び、入力回路１２−ｉに取り込まれた伝送信号の出力回路１３−ｉへの転送などを選択的に行うものである。
【００２８】
また、ＤＲＡＭ回路７−ｊ（但し、ｊ＝１、２、３、４、５）において、入力回路１７−ｊは、入力される伝送信号をクロック信号ＣＬＫの立ち上がりタイミングで取り込んでステーション・インタフェース回路１９−ｊに出力するものである。
【００２９】
また、出力回路１８−ｊは、ステーション・インタフェース回路１９−ｊから出力される伝送信号を反転クロック信号／ＣＬＫの立ち上がりタイミングで取り込んで伝送信号出力端に出力するものである。
【００３０】
また、ステーション・インタフェース回路１９−ｊは、ＤＲＡＭコア回路１５−ｊからの要求に従った伝送信号の出力回路１８−ｊへの出力、入力回路１７−ｊに取り込まれた伝送信号の受け付け、及び、入力回路１７−ｊに取り込まれた伝送信号の出力回路１８−ｊへの転送などを選択的に行うものである。
【００３１】
また、Ｉ／Ｏ回路８において、入力回路２２は、入力される伝送信号をクロック信号ＣＬＫの立ち上がりタイミングで取り込んでステーション・インタフェース回路２４に出力するものである。
【００３２】
また、出力回路２３は、ステーション・インタフェース回路２４から出力される伝送信号を反転クロック信号／ＣＬＫの立ち上がりタイミングで取り込んで伝送信号出力端に出力するものである。
【００３３】
また、ステーション・インタフェース回路２４は、Ｉ／Ｏコア回路２０からの要求に従った伝送信号の出力回路２３への出力、入力回路２２に取り込まれた伝送信号の受け付け、及び、入力回路２２に取り込まれた伝送信号の出力回路２３への転送などを選択的に行うものである。
【００３４】
このように構成された本発明の電子回路システムの第１実施形態においては、ステーション・インタフェース回路１４−ｉは、たとえば、次のように動作する。すなわち、ロジック・コア回路１０−ｉがＤＲＡＭコア回路１５−１〜１５−５のいずれかにリード・アクセスを行うときは、まず、入力回路１２−ｉに取り込まれたコマンド・フラグ信号の内容を確認する。
【００３５】
そして、コマンド・フラグが立っていない場合（コマンド発行元ＩＤ及びコマンド発行先ＩＤが示されていない場合）には、入力回路１２−ｉに取り込まれた伝送信号中のコマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをリード・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとした伝送信号を出力回路１３−ｉに出力する。
【００３６】
これに対して、コマンド・フラグが立っている場合（コマンド発行元ＩＤ及びコマンド発行先ＩＤが示されている場合）には、コマンド・フラグが立っていない伝送信号が入力回路１２−ｉに取り込まれるまで待ち、コマンド・フラグが立っていない伝送信号を入力回路１２−ｉが取り込んだ時は、入力回路１２−ｉに取り込まれた伝送信号中のコマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをリード・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとした伝送信号を出力回路１３−ｉに出力する。
【００３７】
また、ロジック・コア回路１０−ｉがＤＲＡＭコア回路１５−１〜１５−５のいずれかにライト・アクセスを行うときは、まず、入力回路１２−ｉに取り込まれたコマンド・フラグの内容を確認する。
【００３８】
そして、コマンド・フラグが立っていない場合には、入力回路１２−ｉに取り込まれた伝送信号中のコマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをライト・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとし、データ・フラグ・ビットをデータ発行先ＩＤとし、データ・ビットをロジック・コア回路１０−ｉが発するデータとした伝送信号を出力回路１３−ｉに出力する。
【００３９】
これに対して、コマンド・フラグが立っている場合には、コマンド・フラグが立っていない伝送信号が入力回路１２−ｉに取り込まれるまで待ち、コマンド・フラグが立っていない伝送信号が入力回路１２−ｉに取り込まれた時は、伝送信号中のコマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをライト・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとし、データ・フラグをデータ発行先ＩＤとし、データ・ビットをロジック・コア回路１０−ｉが発するデータとした伝送信号を出力回路１３−ｉに出力する。
【００４０】
また、入力回路１２−ｉに取り込まれた伝送信号の中のデータ・フラグ信号が示すデータ・フラグがロジック回路６−ｉのＩＤと一致する場合には、データを受け付け、受け付けたデータをロジック・コア回路１０−ｉに出力すると共に、データ・フラグ信号及びデータ信号をクリアした伝送信号を出力回路１３−ｉに出力する。
【００４１】
これに対して、入力回路１２−ｉに取り込まれた伝送信号の中のデータ・フラグ信号が示すデータ・フラグがロジック回路６−ｉのＩＤと一致しない場合には、入力回路１２−ｉに取り込まれた伝送信号を内容を変更することなしにそのまま出力回路１４−ｉに転送する。
【００４２】
また、ステーション・インタフェース回路１９−ｊは、たとえば、次のように動作する。すなわち、入力回路１７−ｊに取り込まれた伝送信号中のコマンド・フラグ信号が示すコマンド発行先ＩＤがＤＲＡＭ回路７−ｉのＩＤと一致しない場合には、入力回路１７−ｊに取り込まれた伝送信号を内容を変更することなしにそのまま出力回路１８−ｊに転送する。
【００４３】
また、入力回路１７−ｊに取り込まれた伝送信号中のコマンド・フラグ信号が示すコマンド発行先ＩＤがＤＲＡＭ回路７−ｉのＩＤと一致した場合であっても、ＤＲＡＭコア回路１５−ｊがビジー（ＢＵＳＹ）状態にある時、すなわち、ＤＲＡＭコア回路１５−ｊが動作を完了していない時は、入力回路１７−ｊに取り込まれた伝送信号を内容を変更することなしにそのまま出力回路１８−ｊに転送する。
【００４４】
これに対して、入力回路１７−ｊに取り込まれた伝送信号中のコマンド・フラグ信号に示されたコマンド発行先ＩＤがＤＲＡＭ回路７−ｉのＩＤと一致し、コマンド・ビットがリード・コマンドを示している場合において、ＤＲＡＭコア回路１５−ｊがビジー状態でないときは、入力回路１７−ｊに取り込まれた伝送信号を受け付けて、ＤＲＡＭコア回路１５−ｊにアドレス信号とリード信号を出力すると共に、コマンド・フラグ・ビット及びコマンド・ビットをクリアした伝送信号を出力回路１８−ｊに出力する。
【００４５】
そして、ＤＲＡＭコア回路１５−ｊからデータがリードされた場合には、入力回路１７−ｊに取り込まれた伝送信号中のデータ・フラグが空であることを確認の上、データ・フラグにリード・コマンドを発したロジック回路のＩＤを載せ、データ・ビットにＤＲＡＭコア回路１５−ｊからリードしたデータを載せた伝送信号を出力回路１８−ｊに出力する。
【００４６】
これに対して、入力回路１７−ｊに取り込まれた伝送信号中のデータ・フラグが空でない場合には、データ・フラグが空の伝送信号が入力回路１７−ｊに取り込まれるまで待ち、データ・フラグが空の伝送信号が入力回路１７−ｊに取り込まれた場合には、データ・フラグにリード・コマンドを発したロジック回路のＩＤを載せ、データ・ビットにＤＲＡＭコア回路１５−ｊからリードしたデータを載せた伝送信号を出力回路１８−ｊに出力する。
【００４７】
また、入力回路１７−ｊに取り込まれた伝送信号中のコマンド・フラグ信号が示すコマンド発行先ＩＤがＤＲＡＭ回路７−ｊのＩＤと一致し、コマンド・ビットがライト・コマンドを示している場合において、ＤＲＡＭコア回路１５−ｊがビジー状態にないときは、入力回路１７−ｊに取り込まれた伝送信号を受け付けて、ＤＲＡＭコア回路１５−ｊにアドレス信号とデータ信号とライト信号を出力すると共に、コマンド・フラグ・ビット及びコマンド・ビットをクリアした伝送信号を出力回路１８−ｊに出力する。
【００４８】
また、ステーション・インタフェース回路２４は、たとえば、次のように動作する。すなわち、入力回路２２に取り込まれた伝送信号中のコマンド・フラグ信号に示されたコマンド発行先ＩＤがＩ／Ｏ回路８のＩＤと一致しない場合には、入力回路２２に取り込まれた伝送信号を内容を変更することなしにそのまま出力回路２３に転送する。
【００４９】
また、入力回路２２に取り込まれた伝送信号中のコマンド・フラグ信号に示されたコマンド発行先ＩＤがＩ／Ｏ回路８のＩＤと一致した場合には、伝送信号を受け付けると共に、入力回路２２に取り込まれた伝送信号をクリアした信号を出力回路２３に出力する。
【００５０】
また、Ｉ／Ｏコア回路２０からコマンド信号を含む伝送信号を出力する場合には、入力回路２２に取り込まれた伝送信号中のデータ・フラグが空であることを確認の上、伝送信号を出力回路２３に出力する。
【００５１】
これに対して、入力回路２２に取り込まれた伝送信号中のデータ・フラグが空でない場合には、データ・フラグが空の伝送信号が入力回路２２に取り込まれるまで待ち、データ・フラグが空の伝送信号が入力回路２２に取り込まれた時は、伝送信号を出力回路２３に出力する。
【００５２】
したがって、本発明の電子回路システムの第１実施形態によれば、ロジック回路６−１、６−２、ＤＲＡＭ回路７−１〜７−５及びＩ／Ｏ回路８から出力される伝送信号を、たとえ２個以上のマクロ回路から同時に出力されたとしても、クロック信号ＣＬＫ、／ＣＬＫに同期して簡単なプロトコルによって一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、信号伝送の効率化と、信号伝送の管理の簡略化とを図ることができる。
【００５３】
なお、Ｉ／Ｏ回路８が外部回路からのコマンド系信号を伝送信号線１５に出力する場合には、たとえば、所定のクロック・サイクル前から、ロジック・コア回路１０−１、１０−２の動作を止めることが好適である。
【００５４】
（第２実施形態・・図４）
図４は本発明の電子回路システムの第２実施形態の要部を示すブロック回路図である。本発明の電子回路システムの第２実施形態においては、ＤＲＡＭ回路７−１〜７−５のステーション・インタフェース回路１９−１〜１９−５からそれぞれロジック・コア回路１０−１に対してビジー信号ＢＵＳＹ１を与えることができるように構成され、ロジック・コア回路１０−１は、ビジー信号ＢＵＳＹ１が与えられている間は、ウエイト状態となるように構成されている。
【００５５】
なお、ビジー信号ＢＵＳＹ１は、ＤＲＡＭコア回路１５−ｊに対してロジック・コア回路１０−２又は外部回路から連続的にアクセスが行われる状態にあり、ロジック・コア回路１０−１からのアクセスに応じられない状態のときに出力されるものである。
【００５６】
また、ＤＲＡＭ回路７−１〜７−５のステーション・インタフェース回路１９−１〜１９−５からそれぞれロジック・コア回路１０−２に対してビジー信号ＢＵＳＹ２を与えることができるように構成され、ロジック・コア回路１０−２は、ビジー信号ＢＵＳＹ２が与えられている間は、ウエイト状態となるように構成されている。その他については、図１に示す本発明の電子回路システムの第１実施形態と同様に構成されている。
【００５７】
なお、ビジー信号ＢＵＳＹ２は、ＤＲＡＭコア回路１５−ｊに対してロジックコア回路１０−１又は外部回路から連続的にアクセスが行われる状態にあり、ロジック・コア回路１０−２からのアクセスに応じられない状態のときに出力されるものである。
【００５８】
本発明の電子回路システムの第２実施形態によれば、本発明の電子回路システムの第１実施形態と同様に、ロジック回路６−１、６−２、ＤＲＡＭ回路７−１〜７−５及びＩ／Ｏ回路８から出力される伝送信号を、たとえ２個以上のマクロ回路から同時に出力されたとしても、クロック信号ＣＬＫ、／ＣＬＫに同期して簡単なプロトコルによって一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、信号伝送の効率化と、信号伝送の管理の簡略化とを図ることができると共に、ロジック・コア回路１０−１、１０−２がＤＲＡＭ回路にアクセスすることができない状態にある場合には、ビジー信号ＢＵＳＹ１、ＢＵＳＹ２によりロジック・コア回路１０−１、１０−２をウエイト状態にすることができるので、ロジック・コア回路１０−１、１０−２の動作の効率化を図ることができる。
【００５９】
（第３実施形態・・図５）
図５は本発明の電子回路システムの第３実施形態の要部を示すブロック回路図であり、本発明の電子回路システムの第３実施形態は、ロジック回路６−１との間で信号の授受を行うロジック回路２６を備えると共に、ロジック回路２６が外部回路との間で信号の授受を行うためのＩ／Ｏ回路２７を備えるようにし、その他については、図１に示す本発明の電子回路システムの第１実施形態と同様に構成したものである。
【００６０】
本発明の電子回路システムの第３実施形態によれば、本発明の電子回路システムの第１実施形態と同様に、ロジック回路６−１、６−２、ＤＲＡＭ回路７−１〜７−５及びＩ／Ｏ回路８から出力される伝送信号を、たとえ２個以上のマクロ回路から同時に出力されたとしても、クロック信号ＣＬＫ、／ＣＬＫに同期して簡単なプロトコルによって一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、信号伝送の効率化と、信号伝送の管理の簡略化とを図ることができる。
【００６１】
なお、本発明の電子回路システムの第３実施形態においても、本発明の電子回路システムの第２実施形態のように、ＤＲＡＭ回路７−１〜７−５のステーション・インタフェース回路１９−１〜１９−５からそれぞれロジック・コア回路１０−１に対してビジー信号ＢＵＳＹ１を与えることができるように構成すると共に、ＤＲＡＭ回路７−１〜７−５のステーション・インタフェース回路１９−１〜１９−５からそれぞれロジック・コア回路１０−２に対してビジー信号ＢＵＳＹ２を与えることができるように構成しても良い。
【００６２】
また、本発明の電子回路システムの第１実施形態〜第３実施形態においては、Ｉ／Ｏ回路８を設けるようにした場合について説明したが、本発明は、Ｉ／Ｏ回路８を設けないようにする場合にも適用することができる。
【００６３】
また、本発明の電子回路システムの第１実施形態〜第３実施形態においては、ロジック回路６−１、６−２は、リング状に接続されていないＩ／Ｏ回路を介して外部回路との間で信号の授受を行うことができるように構成されていないが、本発明は、ロジック回路６−１、６−２がリング状に接続されていないＩ／Ｏ回路を介して外部回路との間で信号の授受を行うことができるように構成する場合にも適用することができる。
【００６４】
また、伝送信号線９〜１６は、クロック信号ＣＬＫ又は反転クロック信号／ＣＬＫに同期して伝送信号をラッチするラッチ回路を介してマクロ回路間を接続するように構成しても良い。この場合、各マクロ回路の入力回路及び出力回路を省略するように構成しても良い。
【００６５】
（第１参考例・・図６）
図６は第１参考例の電子回路システムの要部を示すブロック回路図である。図６中、２９はデータの加工等を行うロジック回路、３０−１〜３０−３はロジック回路２９からアクセスを受けるＤＲＡＭ回路、３１はロジック回路２９からアクセスを受けて外部回路との間で伝送信号の授受を行うＩ／Ｏ回路であり、これらロジック回路２９、ＤＲＡＭ回路３０−１〜３０−３及びＩ／Ｏ回路３１はそれぞれＩＤを有している。
【００６６】
また、３２はロジック回路２９の複数の伝送出力端とＩ／Ｏ回路３１の複数の伝送信号入力端とを接続する伝送信号線、３３はＩ／Ｏ回路３１の複数の伝送信号出力端とＤＲＡＭ回路３０−１の複数の伝送信号入力端とを接続する伝送信号線である。
【００６７】
また、３４はＤＲＡＭ回路３０−１の複数の伝送信号出力端とＤＲＡＭ回路３０−２の複数の伝送信号入力端とを接続する伝送信号線、３５はＤＲＡＭ回路３０−２の複数の伝送信号出力端とＤＲＡＭ回路３０−３の複数の伝送信号入力端とを接続する伝送信号線、３６はＤＲＡＭ回路３０−３の複数の伝送信号出力端とロジック回路２９の複数の伝送信号入力端とを接続する伝送信号線である。
【００６８】
すなわち、第１参考例の電子回路システムにおいては、ロジック回路２９、Ｉ／Ｏ回路３１及びＤＲＡＭ回路３０−１〜３０−３は、ロジック回路２９の伝送信号出力端を先頭端、ロジック回路２９の伝送信号入力端を最後尾端として、伝送信号線３２〜３６を介して半リング状に接続されている。
【００６９】
また、ロジック回路２９において、３７はロジック回路としての核心部をなすロジック・コア回路、３８、３９は周辺部をなすステーション回路であり、ステーション回路３８において、４０は入力回路、４１はステーション・インタフェース回路であり、ステーション回路３９において、４２は出力回路、４３はステーション・インタフェース回路である。
【００７０】
また、ＤＲＡＭ回路３０−１〜３０−３において、４４−１〜４４−３はＤＲＡＭ回路としての核心部をなすＤＲＡＭコア回路、４５−１〜４５−３は周辺部をなすステーション回路である。
【００７１】
また、ステーション回路４５−１〜４５−３において、４６−１〜４６−３は入力回路、４７−１〜４７−３は出力回路、４８−１〜４８−３はステーション・インタフェース回路である。
【００７２】
また、Ｉ／Ｏ回路３１において、４９はＩ／Ｏ回路としての核心部をなすＩ／Ｏコア回路、５０は周辺部をなすステーション回路であり、ステーション回路５０において、５１は入力回路、５２は出力回路、５３はステーション・インタフェース回路である。
【００７３】
なお、伝送信号線３２〜３６は、図１に示す伝送信号線９〜１６と同様に構成され、入力回路４０、５１、４６−１〜４６−３は、図３に示す入力回路１２−１、１２−２、１７−１〜１７−５、２２と同様に構成され、出力回路４２、５２、４７−１〜４７−３は、図３に示す出力回路１３−１、１３−２、１８−１〜１８−５、２３と同様に構成されている。
【００７４】
また、ステーション・インタフェース回路４８−１〜４８−３は、図３に示すステーション・インタフェース回路１９−１〜１９−５と同様に構成され、ステーション・インタフェース回路５３は、図３に示すステーション・インタフェース回路２４と同様に構成されている。
【００７５】
また、ステーション・インタフェース回路４１は、入力回路４０により取り込まれた伝送信号がロジック・コア回路３７に対するものである場合に、伝送信号の受け付けを行うように構成されている。
【００７６】
すなわち、ステーション・インタフェース回路４１は、入力回路４０に取り込まれた伝送信号の中のデータ・フラグ信号が示すデータ・フラグがロジック回路２９のＩＤと一致する場合には、データを受け付け、受け付けたデータをロジック・コア回路３７に出力するように動作する。
【００７７】
また、ステーション・インタフェース回路４３は、ロジック・コア回路３７の要求に従った伝送信号を出力回路４２に出力するものであり、たとえば、次のように動作する。
【００７８】
すなわち、ロジック・コア回路３７がＤＲＡＭコア回路４４−１〜４４−３のいずれかにリード・アクセスを行うときは、コマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをリード・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとした伝送信号を出力回路４２に出力する。
【００７９】
また、ロジック・コア回路３７がＤＲＡＭコア回路４４−１〜４４−３のいずれかにライト・アクセスを行うときは、コマンド・フラグ・ビットをコマンド発行元ＩＤ及びコマンド発行先ＩＤとし、コマンド・ビットをライト・コマンドとし、アドレス・ビットをコマンド発行先のＤＲＡＭ回路のＤＲＡＭコア回路内のアクセス先のアドレスとし、データ・フラグ・ビットをデータ発行先ＩＤとし、データ・ビットをロジック・コア回路３７が発するデータとした伝送信号を出力回路４２に出力する。
【００８０】
したがって、第１参考例の電子回路システムによれば、ロジック回路２９、ＤＲＡＭ回路３０−１〜３０−３及びＩ／Ｏ回路３１から出力される伝送信号を、たとえ２個以上のマクロ回路から同時に出力されたとしても、クロック信号ＣＬＫ、／ＣＬＫに同期して簡単なプロトコルによって一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、信号伝送の効率化と、信号伝送の管理の簡略化とを図ることができる。
【００８１】
なお、第１参考例の電子回路システムにおいては、Ｉ／Ｏ回路３１を設けるようにした場合について説明したが、Ｉ／Ｏ回路３１を設けないようにすることもできる。
【００８２】
また、第１参考例の電子回路システムにおいては、ロジック回路２９は、半リング状に接続されていないＩ／Ｏ回路を介して外部回路との間で信号の授受を行うことができるように構成されていないが、ロジック回路２９が半リング状に接続されていないＩ／Ｏ回路を介して外部回路との間で信号の授受を行うことができるように構成することもできる。
【００８３】
（第２参考例・・図７、図８）
図７は第２参考例の電子回路システムの要部を示すブロック回路図である。図７中、５５はＬＳＩチップ本体、５６はデータの加工などを行うロジック回路、５７−１〜５７−４はロジック回路５６からアクセスを受けるＤＲＡＭ回路、５８−１〜５８−４は外部回路との間で信号の授受を行うためのＩ／Ｏ回路である。
【００８４】
また、５９は複数のテスト信号入力用外部端子（但し、テスト用クロック信号入力用外部端子を除く）とＤＲＡＭ回路５７−１の複数のテスト信号入力端とを接続するテスト用の伝送信号線、６０はＤＲＡＭ回路５７−１の複数のテスト信号出力端とＤＲＡＭ回路５７−２の複数のテスト信号入力端とを接続するテスト用の伝送信号線である。
【００８５】
また、６１はＤＲＡＭ回路５７−２の複数のテスト信号出力端とＤＲＡＭ回路５７−３の複数のテスト信号入力端とを接続するテスト用の伝送信号線、６２はＤＲＡＭ回路５７−３の複数の伝送信号出力端とＤＲＡＭ回路５７−４の複数のテスト信号入力端とを接続するテスト用の伝送信号線、６３はテスト判定信号線である。
【００８６】
すなわち、第２参考例の電子回路システムにおいては、テスト信号入力用外部端子及びＤＲＡＭ回路５７−１〜５７−４は、テスト信号入力用外部端子を先頭端、ＤＲＡＭ回路５７−４のテスト信号入力端を最後尾として、テスト用の伝送信号線５９〜６２を介して半リング状に接続されている。
【００８７】
図８は第２参考例の電子回路システムに供給するテスト信号を示す図であり、図８中、７５は第２参考例の電子回路システム、ＴＴＳＴはテストモード信号、ＴＣＫＥはテスト用クロック・イネーブル信号、ＴＣＬＫはテスト用クロック信号である。
【００８８】
また、ＴＸＲＡＳはテスト用ロウアドレス・ストローブ信号、ＴＸＣＡＳはテスト用コラムアドレス・ストローブ信号、ＴＸＷＥはテスト用ライトイネーブル信号、ＴＸＣＳはテスト用チップ・イネーブル信号である。
【００８９】
また、ＴＡはテスト用アドレス信号、ＴＩはテスト用書込みデータ及びテスト用読み出しデータの期待値、ＴＱはテスト用読み出しデータ、ＴＤＱＭはテスト用データマスク信号である。なお、ＶＣＣ、ＶＳＳは電源電圧である。
【００９０】
また、図７中、６４はテスト用クロック信号ＴＣＬＫを伝送するためのテスト用クロック信号線、６５〜６８はテスト用クロックＴＣＬＫの伝送を中継するためのバッファ回路である。
【００９１】
また、ＤＲＡＭ回路５７−１〜５７−４において、６９−１〜６９−４はＤＲＡＭ回路としての核心部をなすＤＲＡＭコア回路、７０−１〜７０−４は周辺部をなすステーション回路である。
【００９２】
また、ステーション回路７０−１〜７０−４において、７１−１〜７１−４はテスト信号用の入力回路、７２−１〜７２−４はテスト信号用の出力回路、７３−１〜７３−４はテスト信号用のステーション・インタフェース回路である。
【００９３】
入力回路７１−１〜７１−４は、図３に示す入力回路１７−１〜１７−５と同様に構成され、出力回路７２−１〜７２−３は、図３に示す出力回路１８−１〜１８−５と同様に構成され、ステーション・インタフェース回路７３−１〜７３−４は図３に示すステーション・インタフェース回路１９−１〜１９−５と同様に構成されている。
【００９４】
なお、ＤＲＡＭコア回路６９−１のテスト結果（Test-Output）は、ステーション・インタフェース回路７３−１、出力回路７２−１及びＩ／Ｏ回路５８−２を介して外部に出力され、ＤＲＡＭコア回路６９−２のテスト結果は、ステーション・インタフェース回路７３−２、出力回路７２−２及びＩ／Ｏ回路５８−２を介して外部に出力されるように構成されている。
【００９５】
また、ＤＲＡＭコア回路６９−３のテスト結果は、ステーション・インタフェース回路７３−３、出力回路７２−３及びＩ／Ｏ回路５８−４を介して外部に出力され、ＤＲＡＭコア回路６９−４のテスト結果は、ステーション・インタフェース回路７３−４、出力回路７２−４及びＩ／Ｏ回路５８−４を介して外部に出力されるように構成されている。
【００９６】
なお、Test-Judgeは、スキャン接続された全てのＤＲＡＭ回路５７−１〜５７−４がパス（ＰＡＳＳ）であるのか否かを示す判定信号である。
【００９７】
第２参考例の電子回路システムによれば、テスト信号入力用外部端子からテスト信号を入力することで、ＤＲＡＭコア回路６９−１〜６９−４を外部から試験することが可能となるので、試験の効率化を図ることができると共に、テスト信号入力用外部端子とＤＲＡＭ回路５７−１〜５７−４とを半リング状に接続するテスト用の伝送信号線５９〜６２を介してＤＲＡＭコア回路６９−１〜６９−４にテスト信号を与えることができるので、各ＤＲＡＭ回路における各伝送信号入力端と各テスト信号入力用外部端子との距離を等しくすることができ、この結果、テスト信号を伝送する場合のスキューをなくし、試験の高速化を図ることができる。
【００９８】
なお、ＬＳＩチップ本体５５にＢＩＳＴ（built-in self-test）回路を含めるようにし、Ｉ／Ｏ回路５８−１に入力される入力信号を元にＢＩＳＴ回路でテスト信号を発生させてＤＲＡＭ回路５７−１〜５７−４の試験を行うようにしても良い。
【００９９】
また、ＤＲＡＭ回路５７−１〜５７−４と共にロジック回路をリング状又は半リング状に接続して、ＤＲＡＭ回路５７−１〜５７−４及びロジック回路の試験、又は、ＤＲＡＭ回路５７−１〜５７−４のみの試験、又は、ロジック回路のみの試験を行うようにしても良い。
【０１００】
【発明の効果】
以上のように、本発明によれば、複数のマクロ回路から同時に伝送信号を出力しても、伝送信号をクロック信号に同期して一方向に伝送し、伝送信号を目的とするマクロ回路に伝送することができるので、信号伝送の効率化と、信号伝送の管理の簡略化とを図ることができる。
【図面の簡単な説明】
【図１】
本発明の電子回路システムの第１実施形態の要部を示すブロック回路図である。
【図２】
本発明の電子回路システムの第１実施形態が備える伝送信号線の構成を示す図である。
【図３】
本発明の電子回路システムの第１実施形態の要部をより詳しく示すブロック回路図である。
【図４】
本発明の電子回路システムの第２実施形態の要部を示すブロック回路図である。
【図５】
本発明の電子回路システムの第３実施形態の要部を示すブロック回路図である。
【図６】
第１参考例の電子回路システムの要部を示すブロック回路図である。
【図７】
第２参考例の電子回路システムの要部を示すブロック回路図である。
【図８】
第２参考例の電子回路システムに供給するテスト信号を示す図である。
【図９】
従来のシステムＬＳＩの一例の要部を示すブロック回路図である。
【符号の説明】
（図１、図３〜図５）
９〜１６  伝送信号線
（図６）
３２〜３６  伝送信号線
（図７）
５９〜６２  テスト用の伝送信号線
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2000188335.tif 000001
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2000188335.tif 000002
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2000188335.tif 000003