【手続補正書】
【提出日】平成16年5月20日(2004.5.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メモリデバイスのデータパスを較正する方法であって、
第１データパス上のデータをクロックインするためのクロック信号に対して、前記第１データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第１データパスを較正するステップと、
前記第１データパスからの較正されたデータを使用して、前記クロック信号に対して、第２データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第２データパスを較正するステップと
を備えたことを特徴とする方法。
【請求項２】  請求項１において、前記第１および第２データパスの一方からの較正されたデータを使用して、前記クロック信号に対して、第３データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第３データパスを較正するステップをさらに備えたことを特徴とする方法。
【請求項３】  請求項２において、前記第３データパスは、前記第１データパスからの較正されたデータを使用して較正されることを特徴とする方法。
【請求項４】  請求項２において、前記第３データパスは、前記第２データパスからの較正されたデータを使用して較正されることを特徴とする方法。
【請求項５】  請求項１において、前記第１データパスは、ＦＬＡＧデータパス、またはコマンドバスのデータパスのうちの一方のデータパスであり、
前記第２データパスは、前記ＦＬＡＧデータパス、または前記コマンドバスのデータパスのうちの他方のデータパスである
ことを特徴とする方法。
【請求項６】  請求項１において、前記第１データパスは、データバスの１つのデータパスであり、
前記第２データパスは、前記データバスのもう１つのデータパスである
ことを特徴とする方法。
【請求項７】  請求項１において、前記第２データパスを較正するステップは、
前記第１データパスからの較正されたデータを、前記第２データパスからの較正していないデータと比較するステップと、
前記第１および第２データパスにおける較正データを一致させるため、前記第２データパスにおける遅延を調整するステップと
を備えたことを特徴とする方法。
【請求項８】  請求項２において、前記第３データパスを較正するステップは、
前記第１および第２データパスのうちの一方のデータパスからの較正データを、前記第３データパスからの較正していないデータと比較するステップと、
前記第３データパスからの較正データと、前記第１および第２データパスのうちの前記一方のデータパスからの較正データを一致させるため、前記第３データパスにおける遅延を調整するステップと
を備えたことを特徴とする方法。
【請求項９】  請求項１において、前記第１データパスを較正するステップは、
第１較正パターンを一定時間の間に繰り返し生成するステップと、
前記第１較正パターンを前記第１データパスに供給するステップと、
前記供給した第１較正パターンと前記クロック信号を使用して、前記第１データパスにおける遅延要素を、前記第１較正パターンをリライアブルに検出する遅延値に調整するステップと
を備えたことを特徴とする方法。
【請求項１０】  請求項９において、前記遅延要素を開始遅延値として設定するステップと、
前記クロック信号を使用して前記第１データパスにおける前記遅延要素の出力をサンプリングするステップと、
前記第１較正パターンが前記開始遅延値でリライアブルに検出されているかどうかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１１】  請求項１０において、前記第１較正パターンがリライアブルに検出されない場合に、前記第１データパスにおける前記遅延値を別の遅延値に変え、前記遅延要素の出力を再びサンプリングするステップと、
前記第１較正パターンがリライアブルに検出されているかどうかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１２】  請求項９において、前記第１データパスの前記調整可能な遅延要素を開始遅延値として設定するステップと、
前記調整可能な遅延要素の出力を前記クロック信号を用いてサンプリングするステップと、
前記第１較正パターンがリライアブルに検出されているかどうかを判断するステップと、
複数の可能な遅延値を設定しサンプリングし判断することを繰り返し、前記可能な遅延値のうちのどの遅延値が前記第１較正パターンをリライアブルに検出させることになるかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１３】  請求項１２において、前記第１較正パターンをリライアブルに検出させることになる遅延値の１つを、前記遅延要素の最終設定値として選択するステップをさらに備えたことを特徴とする方法。
【請求項１４】  請求項９において、前記第１較正パターンは、２Nビットパターンであることを特徴とする方法。
【請求項１５】  請求項９において、前記第１較正パターンは、２N−１ビットパターンであることを特徴とする方法。
【請求項１６】  メモリデバイスの複数のデータパスを較正する方法において、
第１データパス上のデータをクロックインするためのクロック信号に対して前記第１データパス上にあるデータのタイミングをアライメントするために、前記メモリデバイスの前記第１データパスを較正するステップと、
残りの各データパス上にあるデータを前記第１データパス上の較正されたデータとアライメントするために、前記メモリデバイスの前記残りのデータパスを較正し、前記第１および残りのデータパス上のデータをシリアルおよびパラレルにアライメントするステップと
を備えたことを特徴とする方法。
【請求項１７】  請求項１６において、前記残りのデータパスは、
前記残りの各データパス上の較正していないデータを、前記第１データパス上の較正されたデータと比較し、
前記残りの各データパス上のデータが、前記第１データパス上の較正されたデータとアライメントされるように、該残りの各データパスにおける遅延要素を調整する
ことにより較正されていることを特徴とする方法。
【請求項１８】  請求項１７において、前記残りの各データパスは、同時に、前記第１データパスに較正されることを特徴とする方法。
【請求項１９】  メモリ回路の着信データパスを較正するデジタル回路において、
クロック信号が伝送されている着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントされたデータとアライメントして、前記クロック信号に対して、前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とするデジタル回路。
【請求項２０】  メモリモジュールと、
該メモリモジュールに接続したメモリコントローラと、
前記メモリモジュールに入ってくるデータを較正する較正回路と
を備え、
前記較正回路は、
クロック信号が伝送される着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントしたデータとアライメントすることにより、前記クロック信号に対して前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とする半導体メモリ回路。
【請求項２１】  請求項２０において、前記コントロールロジック回路は、前記第１データパス上にある前記アライメントしたデータを、前記第２データパス上にある前記データと比較する比較回路を備え、
前記コントロールロジック回路は、前記比較回路の比較結果を使用して、前記クロック信号に対して前記第２データパス上にある前記データをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項２２】  請求項２１において、前記第１データパス上に第１遅延要素をさらに備え、
前記コントロールロジック回路は、前記第１遅延要素の遅延値を調整して、前記クロック信号に対して前記第１データパスにおけるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項２３】  請求項２０において、第３データパスをさらに備え、
前記コントロールロジック回路は、前記第１および第２データパスのうちの一方からのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントするために接続された
ことを特徴とする半導体メモリ回路。
【請求項２４】  請求項２３において、前記コントロールロジック回路は、前記第１データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とする半導体メモリ回路。
【請求項２５】  請求項２３において、前記コントロールロジック回路は、前記第２データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とする半導体メモリ回路。
【請求項２６】  請求項２０において、前記第１および第２データパス上にある前記データは、偶数のビット位置を有する繰り返しビットパターンであることを特徴とする半導体メモリ回路。
【請求項２７】  請求項２６において、前記ビットパターンは、追加ビットが、擬似ランダムの奇数ビットパターンに追加されたことを特徴とする半導体メモリ回路。
【請求項２８】  請求項２０において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、前記第１データパス上にある前記アライメントしたデータを、各前記複数の他のデータパス上にあるデータと比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、前記クロック信号に対して各前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項２９】  請求項２０において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、隣接する他のデータパス上にある、前にアライメントしたデータを、各前記複数の他のデータパス上にあるデータと順次に比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、引き続き、前記クロック信号に対して各前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項３０】  請求項２８において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較に応じて、各前記個別の遅延要素のそれぞれの遅延値を調整して、各前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とする半導体メモリ回路。
【請求項３１】  プロセッサと、
該プロセッサに接続した集積半導体メモリ回路と
を備え、
前記集積半導体メモリ回路は、
クロック信号が伝送される着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備えた較正回路を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントしたデータとアライメントすることにより、前記クロック信号に対して前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とするプロセッサベースシステム。