【手続補正書】
【提出日】平成16年4月27日(2004.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースと、前記ソースの上に形成されたチャンネルと、前記チャンネルの上に形成されたドレインと、前記チャンネルに隣接するトレンチに形成された実質的に垂直な選択ゲートと備えたメモリ・セルであって、
前記ドレインの少なくとも一部の上に形成された実質的に水平なフローティング・ゲートを備え、前記水平なフローティング・ゲートがサブリソグラフィックな特徴ディメンションを持ち、前記チャンネルが前記ソースと前記ドレインとの間に実質的に垂直に規定され、前記メモリ・セルの特徴サイズが２Ｆ２を越えないメモリ・セル。
【請求項２】
前記水平なフローティング・ゲートが、スペーサによって規定されるサブリソグラフィックなフローティング・ゲートである、請求項１に記載のメモリ・セル。
【請求項３】
前記水平なフローティング・ゲートが自己整列フローティング・ゲートである、請求項１に記載のメモリ・セル。
【請求項４】
前記実質的に垂直な選択ゲートが、前記水平なフローティング・ゲートに実質的に垂直に形成され、前記メモリ・セルが前記水平なフローティング・ゲートと前記垂直な選択ゲートとに対応する最小特徴サイズを有している、請求項１に記載のメモリ・セル。
【請求項５】
前記メモリ・セルが、ディジット・ラインのピッチの半分である第１のディメンションＦによって規定される２Ｆ２を越えない特徴サイズと、ワード・ライン・ピッチである第２のディメンションにおける２Ｆの特徴サイズとを有する、請求項４に記載のメモリ・セル。
【請求項６】
前記ソースが、基板の上に形成された第１のｎ型層によって規定され、
前記垂直なチャンネルが、前記第１のｎ型層の上に形成されたｐ型層において形成され、
前記ドレインが、前記ｐ型層の上に形成された第２のｎ型層において形成され、
トンネル酸化被膜が前記基板の上に形成され、
第１のポリ層が、前記トンネル酸化被膜の一部の上に形成されて前記サブリソグラフィックな水平のフローティング・ゲートを規定し、
トレンチが前記ｐ型層において形成され、
選択ゲートが前記トレンチの側壁において形成される、
請求項１に記載のメモリ・セル。
【請求項７】
前記ソースが、基板の上に形成された第１のｎ型層によって規定され、
前記実質的に垂直なチャンネルが、前記第１のｎ型層の上に形成されたｐ型層において形成され、
前記ドレインが、前記ｐ型層の上に形成された第２のｎ型層において形成され、
導体層が前記第２のｎ型層の少なくとも一部の上に形成され、
第１のスペーサが前記導体層において形成され、
トンネル酸化被膜が、前記基板の少なくとも一部の上に形成され、
ポリシリコン層が前記トンネル酸化被膜において形成され、
酸化被膜が前記ポリシリコン層において形成される、
請求項１に記載のメモリ・セル。
【請求項８】
メモリ・デバイスの上に形成されたディジット・ライン及びワード・ラインを更に備え、前記ワード・ラインが前記ディジット・ラインの上方にある、請求項６に記載のメモリ・セル。
【請求項９】
前記ディジット・ラインが、
前記基板において形成されたＴｉＳｉ層と、
前記ＴｉＳｉ層において形成されたＴｉＮ層と、
前記Ｔｉｎ層において形成されたタングステンのビット・ラインと、
を有する、請求項８に記載のメモリ・セル。
【請求項１０】
４Ｆ２より小さい方形特徴サイズを有するメモリ・セルを形成する方法であって、
基板を提供するステップと、
前記基板の上にソースを形成するステップと、
前記ソースの上に実質的に垂直なチャンネルを形成するステップと、
前記垂直なチャンネルの上にドレインを形成するステップと、
前記ドレインの少なくとも一部の上に実質的に水平なフローティング・ゲートを、該フローティング・ゲートがサブリソグラフィックな特徴ディメンションによって規定されるように形成し、前記メモリ・セルの全体の特徴サイズが２Ｆ２を越えないステップと、
を備える方法。
【請求項１１】
前記基板の上にソースを形成する前記ステップが、前記基板の上に埋め込みソースを形成するステップを有し、
前記埋め込みソースを形成するステップが、
基板を有するウェーハを提供するステップと、
アレイ・マスクを用いてウェーハの周囲を覆うステップと、
ソース領域にドーパントをドーピングするステップと、
エピタキシャル堆積を所定の厚さまで実行してチャンネルを形成するステップと、
を備え、前記厚さがチャンネル長さを決定する、請求項１０に記載の方法。
【請求項１２】
前記ソースの上に実質的に垂直なチャンネルを形成するステップが、
第１のｎ型層にソースを形成するステップと、
エピタキシャル堆積を用いて前記第１のｎ型層の上に第１のｐ型層を形成するステップと、
を有する、請求項１０に記載の方法。
【請求項１３】
第１のｐ型層を形成するステップと、
前記第１のｐ型層において前記ソースを形成するステップと、
ｐ型材料において前記実質的に垂直なチャンネルを形成するステップと、
セル・インプラントを実行するステップと、
前記基板の上にトンネル酸化被膜を形成するステップと、
前記トンネル酸化被膜の上に第１のポリ層を形成するステップと、
前記第１のポリ層の上に窒化物層を形成するステップと、
ワード・ラインを前記メモリ・デバイスにパターン形成するステップと、
前記メモリ・デバイスにおいてＳＴＩ領域を形成するステップと、
前記窒化物層を除去するステップと、
前記メモリ・デバイスの表面の上に酸化物・窒化物・酸化被膜を形成するステップと、
を更に備える、請求項１０に記載の方法。
【請求項１４】
ＳＴＩ領域と自己整列フローティング・ゲートとを形成するステップと、
前記基板の上にＢＰＳＧ層を形成するステップと、
前記ＢＰＳＧ層の上にハード・マスク層を形成するステップと、
活性領域をパターン形成してトレンチを形成するステップと、
前記トレンチの側壁に沿って第１のスペーサを形成するステップと、
前記トレンチにドレインを形成するステップと、
前記ドレインの上にワード・ラインを形成するステップと、
を更に備える、請求項１３に記載の方法。
【請求項１５】
前記メモリ・デバイスに急速熱処理を実行するステップと、
前記ハード・マスク層を堆積する前に前記メモリ・デバイスの表面を研磨するステップと、
を更に備える、請求項１４に記載の方法。
【請求項１６】
活性領域をパターン形成する前記ステップが、前記ハード・マスク層と前記ＢＰＳＧ層と酸素窒素酸素層と第１のポリ層とをエッチングするステップを更に含む、請求項１４に記載の方法。
【請求項１７】
第１のスペーサを堆積する前記ステップが、
第１のスペーサ層を堆積するステップと、
前記第１のスペーサ層をエッチングし、それによって前記トレンチの側壁に沿って前記第１のスペーサ層を残すステップと、
を備える、請求項１４に記載の方法。
【請求項１８】
前記トレンチの上にＴｉＮ層を形成するステップと、
前記トレンチの上にＴｉＳｉ層を形成するステップと、
を更に備える、請求項１４に記載の方法。
【請求項１９】
ワード・ラインを形成する前に、前記メモリ・デバイスに急速熱処理を実行するステップを更に備える、請求項１４に記載の方法。
【請求項２０】
前記トレンチの上にワード・ライン層を堆積するステップと、
前記ワード・ライン層が前記ハード・マスク層に対して平面的であるように、前記ワード・ライン層を研磨するステップと、
前記ワード・ライン層の下位部分が残るように前記ワード・ライン層の一部を除去するステップと、
を更に備える、請求項１４に記載の方法。
【請求項２１】
ワード・ライン層の一部を除去する前記ステップが、前記ワード・ライン層のほぼ半分を除去するステップを備える、請求項２０に記載の方法。
【請求項２２】
前記ワード・ラインの上に第２のスペーサを堆積するステップを更に備える、請求項１４に記載の方法。
【請求項２３】
前記トレンチの上に選択トランジスタ酸化被膜を形成するステップと、
前記メモリ・デバイスの表面の上にポリ層を形成するステップと、
前記ポリ層の上に導電層を形成するステップと、
前記ポリ層と前記導電層とをパターン形成するステップと、
を更に備える、請求項１０に記載の方法。
【請求項２４】
前記選択ゲートを形成する前記ステップが、
前記選択トレンチに酸化被膜を形成するステップと、
前記選択トレンチをポリシリコンで充填するステップと、
を備える、請求項１０に記載の方法。
【請求項２５】
前記ドレインの少なくとも一部分の上方にディジット・ラインを形成するステップを更に備え、前記ディジット・ラインがタングステン層を備え、
前記基板の上に且つ前記ディジット・ラインの下にＴｉＳｉの層を形成するステップと、
前記ＴｉＳｉの層と前記ディジット・ラインとの間にＴｉＮの層を形成するステップと、
前記ＴｉＮの層の上にタングステンのディジット・ラインを形成するステップと、
を更に備える、請求項１０に記載の方法。
【請求項２６】
前記ディジット・ラインと前記ワード・ラインとの間にスペーサを形成するステップを更に備える、請求項１０に記載の方法。