【手続補正書】
【提出日】平成17年9月1日(2005.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）複数の半導体素子を前記半導体基板の複数の半導体素子形成領域に形成する工程、および、
（ｃ）前記半導体基板の主面の一部を除去し、前記半導体基板の前記複数の半導体素子形成領域の間のスクライブ領域にアライメントパターン形成領域が残るように前記スクライブ領域に溝を形成する工程、
を有し、
前記溝は前記アライメントパターン形成領域の外側に形成されていることを特徴とする半導体装置の製造方法。
【請求項２】  請求項１記載の半導体装置の製造方法において、
前記半導体基板を前記スクライブ領域で切断する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項３】  請求項１記載の半導体装置の製造方法において、
前記アライメントパターン形成領域には、フォトリソグラフィ工程で使用されるアライメントパターンが形成されることを特徴とする半導体装置の製造方法。
【請求項４】  請求項１記載の半導体装置の製造方法において、
前記アライメントパターン形成領域は、前記（ｃ）工程で前記溝を形成する際に既にアライメントパターンが形成されている領域であることを特徴とする半導体装置の製造方法。
【請求項５】  請求項１記載の半導体装置の製造方法において、
前記アライメントパターン形成領域は、前記（ｃ）工程で前記溝を形成した後にアライメントパターンが形成される予定の領域であることを特徴とする半導体装置の製造方法。
【請求項６】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記スクライブ領域において前記アライメントパターン形成領域が前記溝内に島状に残ることを特徴とする半導体装置の製造方法。
【請求項７】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記スクライブ領域において前記アライメントパターン形成領域が前記溝内に橋状に残ることを特徴とする半導体装置の製造方法。
【請求項８】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記溝が前記半導体基板の主面に格子状に形成されることを特徴とする半導体装置の製造方法。
【請求項９】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、エッチング法によって前記溝が形成され、その際前記アライメントパターン形成領域はエッチングされないことを特徴とする半導体装置の製造方法。
【請求項１０】  請求項１記載の半導体装置の製造方法において、
前記溝がテーパ形状を有することを特徴とする半導体装置の製造方法。
【請求項１１】  請求項１０記載の半導体装置の製造方法において、
前記半導体基板を前記スクライブ領域で切断する工程、
を更に有し、
各切断片の角部には前記溝のテーパ形状の一部が残存することを特徴とする半導体装置の製造方法。
【請求項１２】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記スクライブ領域にＴＥＧパターン形成領域も残るように前記溝が形成されることを特徴とする半導体装置の製造方法。
【請求項１３】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）の工程は、前記（ｂ）の工程の前または途中で行われることを特徴とする半導体装置の製造方法。
【請求項１４】  請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記複数の半導体素子の金属電極層を形成する前に行われることを特徴とする半導体装置の製造方法。
【請求項１５】  請求項１記載の半導体装置の製造方法において、
前記複数の半導体素子がトレンチ型ゲート構造を有する半導体素子を含むことを特徴とする半導体装置の製造方法。
【請求項１６】  請求項１５記載の半導体装置の製造方法において、
前記半導体基板は、半導体基板層と前記半導体基板層上のエピタキシャル層とを有し、前記溝は前記エピタキシャル層を突き抜けて前記半導体基板層に到達していることを特徴とする半導体装置の製造方法。
【請求項１７】  請求項１記載の半導体装置の製造方法において、
前記複数の半導体素子がメタルゲート電極を有する半導体素子を含み、
前記（ｃ）工程が、前記メタルゲート電極を形成する前に行われることを特徴とする半導体装置の製造方法。
【請求項１８】  請求項１記載の半導体装置の製造方法において、
前記複数の半導体素子が電界効果トランジスタを含むことを特徴とする半導体装置の製造方法。
【請求項１９】  請求項１記載の半導体装置の製造方法において、
前記複数の半導体素子がバイポーラトランジスタを含むことを特徴とする半導体装置の製造方法。
【請求項２０】  以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に不純物を導入して、トレンチ型ゲート構造を有する縦型ＭＩＳＦＥＴの第１導電型のドレイン領域を形成する工程、
（ｃ）前記半導体基板に前記縦型ＭＩＳＦＥＴのゲート用トレンチを形成するとともに、前記半導体基板のスクライブ領域に溝を形成する工程、
（ｄ）前記ゲート用トレンチ内に前記縦型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｅ）前記半導体基板に不純物を導入して、前記ドレイン領域上に前記縦型ＭＩＳＦＥＴの前記第１導電型と逆の導電型である第２導電型のチャネル領域を形成する工程、および、
（ｆ）前記半導体基板に不純物を導入して、前記チャネル領域内に前記縦型ＭＩＳＦＥＴの前記第１導電型のソース領域を形成する工程。
【請求項２１】  請求項２０記載の半導体装置の製造方法において、
前記（ｆ）工程の後に、更に、
前記半導体基板を前記スクライブ領域で切断する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】  請求項２０記載の半導体装置の製造方法において、
前記（ｃ）工程では、ドライエッチング法によって前記ゲート用トレンチと前記溝とが形成されることを特徴とする半導体装置の製造方法。
【請求項２３】  請求項２０記載の半導体装置の製造方法において、
前記溝の深さは前記ゲート用トレンチよりも深いことを特徴とする半導体装置の製造方法。
【請求項２４】  請求項２０記載の半導体装置の製造方法において、
前記溝の幅は、前記トレンチ型ゲート構造を有する半導体素子のゲート電極材料膜の堆積膜厚の２倍以上であることを特徴とする半導体装置の製造方法。
【請求項２５】  請求項２０記載の半導体装置の製造方法において、
前記（ｂ）工程の後に、更に、
前記半導体基板上に前記第１導電型のエピタキシャル層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２６】  請求項２５記載の半導体装置の製造方法において、
前記溝は前記エピタキシャル層を突き抜けて前記エピタキシャル層の下の前記半導体基板の部分に到達していることを特徴とする半導体装置の製造方法。
【請求項２７】  トレンチゲート型ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）半導体層と前記半導体層上に形成されたエピタキシャル層からなる半導体基板を準備する工程、
（ｂ）前記トレンチゲート型ＭＩＳＦＥＴを前記半導体基板の複数の半導体素子形成領域に形成する工程、
（ｃ）前記半導体基板の主面の一部を除去し、前記半導体基板の前記複数の半導体素子形成領域の間のスクライブ領域にアライメントパターン形成領域が残るように前記スクライブ領域に溝を形成する工程、
を有し、
前記溝は前記アライメントパターン形成領域の外側に形成され、
前記溝の底部は、前記エピタキシャル層を突きぬけ、前記半導体層に到達していることを特徴とする半導体装置の製造方法。