【手続補正書】
【提出日】平成16年12月21日(2004.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体装置及びその製造方法
【特許請求の範囲】
【請求項１】  Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有するＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有するＰウェル領域と、このＰウェル領域を取り囲むように設けられたＮウェル領域とを備えた半導体装置。
【請求項２】  Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えた半導体装置。
【請求項３】  上記低電位に保持されたＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように設けられ、高電位に保持されたＮウェル領域とを設けたことを特徴とする請求項２記載の半導体装置。
【請求項４】  上記ＮＭＯＳトランジスタを囲むＮウェル領域の他面と電気的に接合し、低電位に保持されたボトムＮウェル領域を上記半導体基板に設けたことを特徴とする請求項３記載の半導体装置。
【請求項５】  上記ＰＭＯＳトランジスタを囲むＰウェル領域の内側で、Ｎ形半導体領域とボトムＮウェル領域との間に設けられ、上記ＰＭＯＳトランジスタを囲むＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたことを特徴とする請求項３記載の半導体装置。
【請求項６】  Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域内で上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えた半導体装置。
【請求項７】  Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域内で上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域と、上記高電位に保持されたＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えた半導体装置。
【請求項８】  Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、上記各ボトムＮウェル領域の一面に接するように、Ｐ形半導体領域及びＮ形半導体領域並びに上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域内で上記Ｐ形半導体領域及びＮ形半導体領域をそれぞれ取り囲むＮウェル領域及びＰウェル領域を拡散によって形成する工程と、上記ボトムＮウェル領域とＮ形半導体領域との間にイオン注入によってボトムＰウェル領域を形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域を形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域を形成する工程とを有する半導体装置の製造方法。
【請求項９】  Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方のボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、上記ボトムＰウェル領域及び他方のボトムＮウェル領域の一面にそれぞれ接するように、Ｎ形半導体領域と、このＮ形半導体領域を取り囲むＰウェル領域及びＰ形半導体領域と、このＰ形半導体領域を取り囲むＮウェル領域をイオン注入によって形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域をイオン注入によって形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域をイオン注入によって形成する工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特にモータ等の逆起電圧を有する機器の駆動用ＣＭＯＳ回路を構成する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図７は、従来のＣＭＯＳ回路を構成する半導体装置の概略断面図である。
この図において、１はＰ形半導体基板、２及び３は上記Ｐ形半導体基板１上に形成されたＰ形半導体領域とＮ形半導体領域、４ａ、４ｂ、４ｃは各半導体領域の一面に形成されたSiO2からなる分離層、５は分離層４ｂで分離された領域に形成されたＮＭＯＳトランジスタで、Ｎ＋層からなるソース５ａと、同じくＮ＋層からなるドレイン５ｂと、ゲート５ｃを有し、ソース５ａは接地電位に保持される低電位電源Ｖssに接続され、ドレイン５ｂは出力端子Ｖoutに接続され、ゲート５ｃは入力端子Ｖinに接続されている。また、６は分離層４ｂの外側に設けられ、ガードリングを構成するＰウェル領域で、Ｖssに接続されている。
【０００３】
７は分離層４ｃで分離された領域に形成されたＰＭＯＳトランジスタで、Ｐ＋層からなるソース７ａと、同じくＰ＋層からなるドレイン７ｂと、ゲート７ｃを有し、ソース７ａは高電位に保持される電源Ｖddに接続され、ドレイン７ｂはＮＭＯＳトランジスタのドレイン５ｂと共に出力端子Ｖoutに接続され、ゲート７ｃはＮＭＯＳトランジスタのゲート５ｃと共に入力端子Ｖinに接続されている。また、８は分離層４ｃの外側に設けられ、ガードリングを構成するＮウェル領域で、Ｖddに接続されている。ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ７は周知のＣＭＯＳ回路を構成するものであるが、同様に構成されたＣＭＯＳ回路を２組使用し、各ＣＭＯＳ回路の出力端子Ｖout 間にモータ（図示せず）が接続される。
【０００４】
また、図７のＴ１、Ｔ２はＣＭＯＳ回路の寄生バイポーラトランジスタを示すもので、Ｔ１はＮＭＯＳトランジスタ５のドレイン５ｂをエミッタ、Ｐ形半導体領域２をベース、Ｎ形半導体領域３をコレクタとするＮＰＮ横形バイポーラトランジスタであり、Ｔ２はＰＭＯＳトランジスタ７のソース７ａをエミッタ、Ｎ形半導体領域３をベース、Ｐ形半導体基板１及びＰ形半導体領域２をコレクタとするＰＮＰ縦形バイポーラトランジスタである。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、通常はＮＰＮ寄生バイポーラトランジスタＴ１のベース、エミッタ間に逆電圧が印加されている状態にあるため、ＮＰＮ寄生バイポーラトランジスタＴ１は動作状態にはならないが、モータからの逆起電圧がエミッタに印加される状態になると、ベース、エミッタ間が順バイアスになるため動作する。この結果、ＰＮＰ寄生バイポーラトランジスタＴ２のベース電位が低下してＰＮＰ寄生バイポーラトランジスタＴ２も動作してラッチアップ現象が生じ、ほとんどの電流が漏れて消費電力が増加するという問題点があった。
【０００６】
この発明は、上記のような問題点を解消するためになされたもので、横形及び縦形の寄生バイポーラトランジスタの漏れ電流を低減すると共に、ラッチアップ耐性を向上することができる半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有するＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有するＰウェル領域と、このＰウェル領域を取り囲むように設けられたＮウェル領域とを備えたものである。
【０００８】
この発明に係る半導体装置は、また、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えたものである。
【０００９】
この発明に係る半導体装置は、また、上記低電位に保持されたＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように設けられ、高電位に保持されたＮウェル領域とを設けたものである。
【００１０】
この発明に係る半導体装置は、また、上記ＮＭＯＳトランジスタを囲むＮウェル領域の他面と電気的に接合し、低電位に保持されたボトムＮウェル領域を上記半導体基板に設けたものである。
【００１１】
この発明に係る半導体装置は、また、上記ＰＭＯＳトランジスタを囲むＰウェル領域の内側で、Ｎ形半導体領域とボトムＮウェル領域との間に設けられ、上記ＰＭＯＳトランジスタを囲むＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたものである。
【００１２】
この発明に係る半導体装置は、また、Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域内で上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えたものである。
【００１３】
この発明に係る半導体装置は、また、Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域内で上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域と、上記高電位に保持されたＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えたものである。
【００１４】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、上記各ボトムＮウェル領域の一面に接するように、Ｐ形半導体領域及びＮ形半導体領域並びに上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域内で上記Ｐ形半導体領域及びＮ形半導体領域をそれぞれ取り囲むＮウェル領域及びＰウェル領域を拡散によって形成する工程と、上記ボトムＮウェル領域とＮ形半導体領域との間にイオン注入によってボトムＰウェル領域を形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域を形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域を形成する工程とを有するものである。
【００１５】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方のボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、上記ボトムＰウェル領域及び他方のボトムＮウェル領域の一面にそれぞれ接するように、Ｎ形半導体領域と、このＮ形半導体領域を取り囲むＰウェル領域及びＰ形半導体領域と、このＰ形半導体領域を取り囲むＮウェル領域をイオン注入によって形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域をイオン注入によって形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域をイオン注入によって形成する工程とを有するものである。
【００１６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の構成を示す概略断面図である。この図において、１はＰ形半導体基板、９はＰ形半導体基板１に形成されたボトムＮウェル領域で、形成方法については後述する。２及び３は上記Ｐ形半導体基板１上に形成されたＰ形半導体領域とＮ形半導体領域、１０はＰ形半導体領域２を取り囲むＮウェル領域、１０ａはＮウェル領域１０の表面部分に形成されたＮ＋層からなるＮウェル領域で、Ｎウェル領域１０と共にガードリングとして作用する。１１はＮ形半導体領域３を取り囲むＰウェル領域、１１ａはＰウェル領域１１の表面部分に形成されたＰ＋層からなるＰウェル領域で、Ｐウェル領域１１と共にガードリングとして作用する。
なお、これらのＰ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の形成方法については後述する。
【００１７】
４ａ、４ｂ、４ｃは各半導体領域の一面に形成されたSiO2からなる分離層、５は分離層４ｂで分離された領域に形成されたＮＭＯＳトランジスタで、Ｎ＋層からなるソース５ａと、同じくＮ＋層からなるドレイン５ｂと、ゲート５ｃを有し、ソース５ａは接地電位に保持される低電位電源Ｖssに接続され、ドレイン５ｂは出力端子Ｖoutに接続され、ゲート５ｃは入力端子Ｖinに接続されている。
また、６はＮウェル領域１０ａの外側に設けられ、第２のガードリングを構成するＰウェル領域で、Ｖssに接続されている。７は分離層４ｃで分離された領域に形成されたＰＭＯＳトランジスタで、Ｐ＋層からなるソース７ａと、同じくＰ＋層からなるドレイン７ｂと、ゲート７ｃを有し、ソース７ａは高電位に保持される電源Ｖddに接続され、ドレイン７ｂはＮＭＯＳトランジスタのドレイン５ｂと共に出力端子Ｖoutに接続され、ゲート７ｃはＮＭＯＳトランジスタのゲート５ｃと共に入力端子Ｖinに接続されている。また、８はＰウェル領域１１ａの外側に設けられ、第２のガードリングを構成するＮウェル領域で、Ｖddに接続されている。ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ７によってＣＭＯＳ回路を構成している点は従来装置と同様であり、また、モータの接続についても従来装置と同様である。
【００１８】
実施の形態１は以上のように構成され、ガードリングを二重にしているため、モータの逆起電圧によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン５ｂ、７ｂからバックゲートであるＰ形半導体領域２及びＮ形半導体領域３に注入された少数キャリアのうち横方向に流れる電子はガードリングを構成するＮウェル領域１０及び１０ａに吸収され、更にこれらの領域が低電位の電源Ｖssに接続されているため、吸収される電子の大半は電源Ｖssに蓄積される。
また、横方向に流れるホールはＰウェル領域１１及び１１ａに吸収され、更にこれらの領域が高電位の電源Ｖddに接続されているため、吸収されたホールの大半は電源Ｖddに蓄積される。即ち、逆起電圧発生時にモータから放出されたエネルギーをＩＣ内部で消費することなく電源に回収することができる。このため、ラッチアップを抑制することが可能となる他、消費電力を抑制することができる。
【００１９】
また、ＰＭＯＳトランジスタ７の下方にボトムＮウェル領域９を設けているため、バックゲートであるＮ形半導体領域３が等価的に深く、濃くなったことになり、図７で説明した寄生バイポーラトランジスタＴ２のベース幅が等価的に大きくなり、濃度が高くなっていることになるため、電流効率が低下し、縦方向に流れる電流を低減することができる。
【００２０】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図２は、実施の形態２の構成を示す概略断面図である。この図において、図１と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図１と異なる点は、ガードリングを三重にした点である。即ち、図２において、６ａは分離層４ｂとＮウェル領域１０ａとの間に設けられたＰウェル領域で、Ｖssに接続され、Ｐウェル領域６、Ｎウェル領域１０ａと共に三重のガードリングを構成するものである。
また、８ａは分離層４ｃとＰウェル領域１１ａとの間に設けられたＮウェル領域で、Ｖddに接続され、Ｎウェル領域８、Ｐウェル領域１１ａと共に三重のガードリングを構成するものである。
実施の形態２は以上のように構成され、ガードリングを三重にしているため、実施の形態１に比して漏れ電流の低減効果を更に強化することができる。
【００２１】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図３は、実施の形態３の構成を示す概略断面図である。この図において、図２と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図２と異なる点は、半導体基板をＮ形とし、ボトムウェル領域をＰ形としたものである。即ち、図３において、１ａはＮ形半導体基板、９ａはボトムＰウェル領域で、Ｐ形半導体領域２とＮ形半導体基板１ａとの間に設けられている。
実施の形態３は以上のように構成され、図２に示す実施の形態２と同様な効果を期待することができる。
【００２２】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図４は、実施の形態４の構成を示す概略断面図である。この図において、図２と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図２と異なる点は、Ｐ形半導体領域の下部にもボトムＮウェル領域を形成し、Ｎ形半導体領域の下部には、Ｎ形半導体領域とボトムＮウェル領域との間にボトムＰウェル領域を形成した点である。即ち図４において、９ｂはＰ形半導体領域２の下部で、かつ、ガードリングのＮウェル領域１０の内側で、Ｐ形半導体基板１に形成されたボトムＮウェル領域で、Ｎウェル領域１０及び１０ａを介してＶssに接続されている。形成方法については後述する。また、１２はＮ形半導体領域３の他面とボトムＮウェル領域９との間で、かつ、ガードリングのＰウェル領域１１の内側に形成されたボトムＰウェル領域で、Ｐウェル領域１１及び１１ａを介してＶddに接続されている。形成方法については後述する。
【００２３】
実施の形態４は以上のように構成されているため、実施の形態２と同様な効果を奏する他、次のような効果が得られる。即ち、ＰＭＯＳトランジスタ７に注入されたホールの縦方向の成分は、ほとんどボトムＰウェル領域１２に吸収され、横方向の成分はＰウェル領域１１及び１１ａに吸収される。
従って、ＰＭＯＳトランジスタ領域に注入されたホールは、ほとんどＰＭＯＳトランジスタ領域外へ到達することがなく、また、吸収されたホールは高電位の電源Ｖddに回収されるので、ほとんど電力の消費もない。
また、ＮＭＯＳトランジスタ５に注入された電子の縦方向の成分は、ほとんどボトムＮウェル領域９ｂに吸収され、また、横方向の成分はＮウェル領域１０及び１０ａに吸収される。従って、ＮＭＯＳトランジスタ領域に注入された電子はほとんどＰ形半導体基板１へ到達することがなく、また、吸収された電子は低電位の電源Ｖssに回収されるので、ほとんど電力の消費もない。
【００２４】
実施の形態５．
次に、この発明の実施の形態５を図にもとづいて説明する。図５は、実施の形態５の製造方法を主要な工程順に示す工程図で、図４に示す構成を対象としたものである。以下、工程順に説明する。
先ず、Ｐ形半導体基板１に下敷酸化を行なう。この工程は図示していないが、Ｐ形半導体基板１を酸素雰囲気中で加熱し、後の工程で行なわれるイオン注入時のダメージ防止用としてＰ形半導体基板１の表面にSiO2の保護膜を形成するものである。次いで、Ｐ形半導体基板１の一面の保護膜上に窒化膜をデポジットし、その上にフォトレジスト膜を形成して写真製版し、窒化膜をエッチングしてイオン注入用の所定のパターンを形成した後、リン（Ｐ）を2.5〜3.0MeVのエネルギーで注入することにより、図５（ａ）に示すように、ボトムＮウェル領域９、９ｂを形成する。
【００２５】
その後、酸素プラズマでアッシングを行なってフォトレジスト膜及び窒化膜を除去し、1000℃〜1200℃でアニールを行なった後、全面酸化膜エッチングにより表面の保護膜を除去する。次いで、Ｐ形半導体基板１の一面にフォトレジスト膜を形成して写真製版することにより拡散用パターンを形成し、拡散を行なって図５（ｂ）に示すように、ボトムＮウェル領域９、９ｂ上にそれぞれＮ形半導体領域３、Ｎウェル領域１０及びＰ形半導体領域２、Ｐウェル領域１１を形成すると共に、表面にSiO2からなる分離層４ａ、４ｂ、４ｃを形成する。分離層４ａ、４ｂ、４ｃは加熱するとサイズが変わる恐れがあるため、拡散による各領域の形成後に形成される。その後、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の表面にフォトレジスト膜を形成し、写真製版によってイオン注入用の所定のパターンを形成した後、Ｎ形半導体領域３の下部に対してボロン（Ｂ）を 1.0 〜 2.0 MeV のエネルギーで注入し、図５（ｃ）に示すように、ガードリングを構成するＰウェル領域１１の内側で、Ｎ形半導体領域３とボトムＮウェル領域９との間にボトムＰウェル領域１２を形成する。
その後、酸素プラズマによるアッシングを行なってフォトレジスト膜を除去した後、900℃〜1000℃でアニールを行なう。
【００２６】
次いで、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の一面にフォトレジスト膜を形成し、写真製版によってイオン注入用の所定のパターンを形成した後、図５（ｄ）に示すように、ＮＭＯＳトランジスタ５、ＰＭＯＳトランジスタ７のゲートをのぞく部分及びガードリング６、６ａ、１０ａ並びに８、８ａ、１１ａをイオン注入によって形成し、酸素プラズマによるアッシングでフォトレジスト膜を除去する。なお、図１、図２に示す構成を対象として実施の形態５を実施する場合には、図５（ａ）の工程でボトムＮウェル領域を１個所のみ形成する点及びボトムＰウェル領域１２を形成する図５（ｃ）の工程が省略される点で異なるが、その他の工程は上述の通りである。また、図３に示す構成を対象として実施の形態５を実施する場合には、半導体基板をＮ形とする点及び図５（ａ）の工程でボトムＮウェル領域に代えてボトムＰウェル領域を１個所のみ形成する点で異なるが、その他の工程は上述の通りである。
実施の形態５は、以上のような工程を有するものであるため、図１〜図４に示す構成を精度よく、容易に実現することができる。
【００２７】
実施の形態６．
次に、この発明の実施の形態６を図にもとづいて説明する。図６は、実施の形態６の製造方法を主要な工程順に示す工程図で、図４に示す構成を対象としたものである。以下、工程順に説明する。
先ず、Ｐ形半導体基板１の一面に酸化膜を形成して図６（ａ）に示すように、分離層４ａ、４ｂ、４ｃを形成する。次に、Ｐ形半導体基板１を酸素雰囲気中で加熱して、Ｐ形半導体基板１の表面にイオン注入時のダメージ防止用としてSiO2の保護膜を形成する。次いで、保護膜の上にフォトレジスト膜を形成して写真製版し、イオン注入用の所定のパターンを形成した後、リン（Ｐ）を2.5〜3.0 MeVのエネルギーで注入することにより、図６（ｂ）に示すように、ボトムＮウェル領域９、９ｂを形成する。その後、酸素プラズマでアッシングを行なってフォトレジスト膜を除去し、1000℃〜1200℃でアニールを行なう。
【００２８】
その後、Ｐ形半導体基板１の表面にフォトレジスト膜を形成し、写真製版によって一方のボトムＮウェル領域９上にボトムＰウェル領域を形成するためのイオン注入用の所定のパターンを形成し、ボロン（Ｂ）を 1.0 〜 2.0MeVのエネルギーで注入することにより、図６（ｃ）に示すように、ボトムＰウェル領域１２を形成する。次いで、酸素プラズマによるアッシングを行なってフォトレジスト膜を除去し、900℃〜1000℃でアニールを行なう。その後、同様にしてＰ形半導体基板１の表面にフォトレジスト膜の形成と写真製版を行ない、図６（ｄ）に示すように、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０をイオン注入によって形成した後、酸素プラズマによるアッシングによってフォトレジスト膜を除去し、更にその後、同様にフォトレジスト膜の形成と写真製版によるパターン形成を行なった後、図６（ｅ）に示すように、ＮＭＯＳトランジスタ５、ＰＭＯＳトランジスタ７のゲートを除く部分及びガードリング６、６ａ、１０ａ並びに８、８ａ、１１ａをイオン注入によって形成する。
【００２９】
なお、図１、図２に示す構成を対象として実施の形態６を実施する場合には、図６（ｂ）の工程でボトムＮウェル領域を１個所のみ形成する点及びボトムＰウェル領域１２を形成する図６（ｃ）の工程が省略される点で異なるが、その他の工程は上述の通りである。また、図３に示す構成を対象として実施の形態６を実施する場合には、半導体基板をＮ形とする点及び図６（ｂ）の工程でボトムＮウェル領域に代えてボトムＰウェル領域を１個所のみ形成する点で異なるが、その他の工程は上述の通りである。
実施の形態６は以上のような工程を有するものであるため、図１〜図４に示す構成を精度よく、容易に実現することができ、しかも、ロジックトランジスタの特性に何らの影響をも与えない。また、従来のＣＭＯＳトランジスタの製造プロセスとの整合性がよいため、実施しやすい。
【００３０】
【発明の効果】
この発明に係る半導体装置は、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有するＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有するＰウェル領域と、このＰウェル領域を取り囲むように設けられたＮウェル領域とを備えたものである備えたものであるため、モータの逆起電圧によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインからバックゲートであるＰ形半導体領域及びＮ形半導体領域に注入された少数キャリアのうち横方向に流れる電子はガードリングを構成するＮウェル領域に吸収され、また、横方向に流れるホールはＰウェル領域に吸収される結果、ラッチアップを抑制することが可能となる。
【００３１】
この発明に係る半導体装置は、また、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持されたＮウェル領域と、上記Ｎウェル領域を取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域内で上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域を取り囲むように設けられ、高電位に保持されたＮウェル領域とを備えたものであるため、モータの逆起電圧によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインからバックゲートであるＰ形半導体領域及びＮ形半導体領域に注入された少数キャリアのうち横方向に流れる電子はガードリングを構成するＮウェル領域に吸収され、更にこれらの領域が低電位の電源に接続されているため、吸収される電子の大半は電源に蓄積される。また、横方向に流れるホールはＰウェル領域に吸収され、更にこれらの領域が高電位の電源に接続されているため、吸収されたホールの大半は電源に蓄積される。即ち、逆起電圧発生時にモータから放出されたエネルギーをＩＣ内部で消費することなく電源に回収することができる。このため、ラッチアップを抑制することが可能となる他、消費電力を抑制することができる。
【００３２】
この発明に係る半導体装置は、また、上記低電位に保持されたＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように設けられ、低電位に保持されたＰウェル領域と、上記高電位に保持されたＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように設けられ、高電位に保持されたＮウェル領域とを設けるようにしたものであり、ガードリングを三重にしているため、漏れ電流の低減効果を更に強化することができる。
【００３３】
この発明に係る半導体装置は、また、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記半導体基板にボトムＰウェル領域を設けるようにしたものであるため、ＰＭＯＳトランジスタに注入されたホールの縦方向の成分はほとんどボトムＰウェル領域に吸収され、横方向の成分はＰウェル領域に吸収される。従って、ＰＭＯＳトランジスタ領域に注入されたホールは、ほとんどＰＭＯＳトランジスタ領域外へ到達することがなく、また、吸収されたホールは高電位の電源に回収されるので、ほとんど電力の消費もない。
また、ＮＭＯＳトランジスタに注入された電子の縦方向の成分は、ほとんどボトムＮウェル領域に吸収され、また、横方向の成分はＮウェル領域に吸収される。従って、ＮＭＯＳトランジスタ領域に注入された電子はほとんどＰ形半導体基板１へ到達することがなく、また、吸収された電子は低電位の電源に回収されるので、ほとんど電力の消費もない。
【００３４】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、上記各ボトムＮウェル領域の一面に接するように、Ｐ形半導体領域及びＮ形半導体領域並びに上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域内で上記Ｐ形半導体領域及びＮ形半導体領域をそれぞれ取り囲むＮウェル領域及びＰウェル領域を拡散によって形成する工程と、上記ボトムＮウェル領域とＮ形半導体領域との間にイオン注入によってボトムＰウェル領域を形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域を形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域を形成する工程とを有するものであるため、ボトムＮウェル領域及びボトムＰウェル領域を有する半導体装置を精度よく容易に形成することができる。
【００３５】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方のボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、上記ボトムＰウェル領域及び他方のボトムＮウェル領域の一面にそれぞれ接するように、Ｎ形半導体領域と、このＮ形半導体領域を取り囲むＰウェル領域及びＰ形半導体領域と、このＰ形半導体領域を取り囲むＮウェル領域をイオン注入によって形成する工程と、上記Ｐ形半導体領域及びＮ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記Ｎウェル領域の外側及び内側にＰウェル領域をイオン注入によって形成する工程と、上記Ｐウェル領域の外側及び内側にＮウェル領域をイオン注入によって形成する工程とを有するものであるため、半導体装置を精度よく形成することができ、しかも、ロジックトランジスタの特性に何らの影響をも与えない。また、従来のＣＭＯＳトランジスタの製造プロセスとの整合性がよいため、実施しやすい。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の構成を示す概略断面図である。
【図２】  この発明の実施の形態２の構成を示す概略断面図である。
【図３】  この発明の実施の形態３の構成を示す概略断面図である。
【図４】  この発明の実施の形態４の構成を示す概略断面図である。
【図５】  この発明の実施の形態５の製造方法を主要な工程順に示す工程図である。
【図６】  この発明の実施の形態６の製造方法を主要な工程順に示す工程図である。
【図７】  従来のＣＭＯＳ回路を構成する半導体装置の概略断面図である。
【符号の説明】
１  Ｐ形半導体基板、    ２  Ｐ形半導体領域、    ３  Ｎ形半導体領域、    ５  ＮＭＯＳトランジスタ、    ６、１１、１１ａ  Ｐウェル領域、    ７  ＰＭＯＳトランジスタ、    ８、１０、１０ａ  Ｎウェル領域、    ９  ボトムＮウェル領域。