【手続補正書】
【提出日】平成17年6月29日(2005.6.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々が複数の不揮発性メモリセルを有する複数のメモリブロック、
各前記メモリブロックに対応して配置され、各々が対応のメモリブロックに対するデータの書込および読出を行なうための電圧を伝達する複数のローカルバス、および
前記複数のメモリブロックに共通に配置され、前記複数のメモリブロックの選択されたメモリブロック間でデータの転送を行なうためのデータ転送バスを備える、半導体記憶装置。
【請求項２】
前記複数のローカルバスの各々は、複数の信号線を含み、
各前記メモリブロックにおいて前記複数の不揮発性メモリセルは行列状に配列され、
各前記メモリブロックは、さらに、
メモリセル列に対応して、かつ各々が隣接列のメモリセルに共有されるように配列され、各々に対応の列の不揮発性メモリセルが接続する複数のビット線と、
各メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルが接続する複数のワード線とを備え、
前記半導体記憶装置は、さらに、
各前記メモリブロックに対応して配置され、少なくともアドレス信号と動作モード指示信号と前記動作モード指示信号のデータ書込指示時に与えられる書込データとに従って対応のローカルバスの電圧を設定する電圧供給制御回路、および
各前記メモリブロックに対応して配置され、少なくとも前記アドレス信号に従って前記ローカルバスの選択された信号線のデータを検知して内部読出データを生成する内部読出回路、および
各前記メモリブロックに対応して配置され、前記アドレス信号に従って対応のローカルバスの信号線を対応のメモリブロックのビット線に結合するビット線選択回路を備える、請求項１記載の半導体記憶装置。
【請求項３】
前記データ転送バスは、各前記メモリブロックの前記電圧供給制御回路および内部読出回路に選択的に結合される、請求項２記載の半導体記憶装置。
【請求項４】
前記複数のメモリブロックは、各々が、少なくとも１個のメモリブロックを含む複数のメモリ群に分割され、
前記電圧供給制御回路および内部読出回路およびビット線選択回路は、前記メモリ群単位で互いに独立に動作可能である、請求項２記載の半導体記憶装置。
【請求項５】
動作モード指示信号とメモリブロックを特定するブロックアドレスとに従ってデータ転送方向を決定する転送先および転送元情報を生成する転送制御回路と、
前記転送先および転送元情報に従って、各前記ローカルバスと前記データ転送バスとの間でデータを転送するデータ転送回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項６】
前記複数のメモリブロックは、各々が少なくとも１個のメモリブロックを含む複数のメモリ群に分割され、
前記電圧供給制御回路および内部読出回路およびビット線選択回路は、前記メモリ群単位で互いに独立に動作可能であり、
前記半導体記憶装置は、さらに、
動作モード指示信号とメモリ群を特定するメモリ群指示アドレスとに従ってデータ転送方向を決定する転送先および転送元情報を生成する転送制御回路と、
前記転送先および転送元情報に従って、メモリ群単位で、前記複数のローカルバスと前記データ転送バスとの間でデータを転送するデータ転送回路を備える、請求項２記載の半導体記憶装置。
【請求項７】
各々が、行列状に配列される複数の不揮発性メモリセルと、メモリセル列に対応して、かつ各々が隣接列のメモリセルに共有されるように配列され、各々に対応の列の不揮発性メモリセルが接続する複数のビット線と、メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルが接続する複数のワード線とを有する複数のメモリブロック、
各前記メモリブロックに対応して配置されかつ各々が複数の信号線を有する複数のローカルバス、
各前記メモリブロックに対応して配置され、かつメモリブロック単位で個々に動作し、動作時、少なくともアドレス信号と動作モード指示信号と前記動作モード指示信号のデータ書込指示時の書込データとに従って対応のローカルバスの電圧を設定する複数の電圧供給制御回路、
各前記メモリブロックに対応して配置され、かつメモリブロック単位で個々に動作し、動作時、少なくとも前記アドレス信号に従って前記ローカルバスの選択された信号線のデータを検知して内部読出データを生成する複数の内部読出回路、および
各前記メモリブロックに対応して配置されかつメモリブロック単位で個々に動作し、動作時、前記アドレス信号に従って対応のローカルバスの各信号線を対応のメモリブロックのビット線に結合する複数のビット線選択回路を備える、半導体記憶装置。
【請求項８】
前記アドレス信号と前記動作モード指示信号とに従って、前記複数のメモリブロックの選択されたメモリブロック間でデータを転送する転送制御実行回路をさらに備え、前記転送制御実行回路は、前記動作モード指示信号に従って前記選択メモリブロックへの外部からのデータアクセスと並行して前記データ転送の制御および前記データ転送を実行する、請求項７記載の半導体記憶装置。
【請求項９】
前記動作モード指示信号の特定の動作モード指示に従って、少なくとも外部から与えられた書込データおよび書込アドレスを取込んで保持し、保持アドレスおよび保持書込データを外部信号線から分離する保持回路をさらに備える、請求項７記載の半導体記憶装置。
【請求項１０】
前記保持回路は、前記保持書込データのメモリセルへの書込動作が完了するまで該保持書込データの保持状態を維持する、請求項９記載の半導体記憶装置。
【請求項１１】
前記動作モード指示信号の特定の動作モード指示に従って、データ書込を指示する書込み指示を保持するコマンド保持回路をさらに備え、前記保持アドレスと前記保持書込データと前記コマンド保持回路の保持する書込み指示とに従って前記複数のメモリブロックの選択メモリブロックに対するデータ書込が実行される、請求項７記載の半導体記憶装置。
【請求項１２】
前記保持回路およびコマンド保持回路は、前記保持書込データの書込動作が完了するまで保持状態を維持し、次の書込み指示の受付を禁止する、請求項１１記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
好ましくは、複数のローカルバスの各々は、複数の信号線を含み、各メモリブロックにおいて複数のメモリセルは行列状に配列され、各メモリブロックにおいては、メモリセル列に対応して、かつ隣接列のメモリセルに共有されるように配列され、各々に対応の列の不揮発性メモリセルが接続する複数のビット線と、メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルが接続する複数のワード線とが設けられる。この構成において、好ましくは、さらに、各メモリブロックに対応して配置され、少なくともアドレス信号と動作モード指示信号と動作モード指示信号のデータ書込指示時の書込データとに従ってローカルバスの電圧を設定する電圧供給制御回路と、各メモリブロックに対応して配置され、少なくともアドレス信号に従ってローカルバスの選択された信号線のデータを検知して内部読出データを生成する内部読出回路と、各メモリブロックに対応して配置され、アドレス信号に従って対応のローカルバスの各信号線を対応のメモリブロックのビット線に結合するビット線選択回路とが設けられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
好ましくは、動作モード指示信号の特定の動作モード指示に従って、少なくとも外部から与えられた書込データおよび書込アドレスを取込み保持し、保持アドレスおよび保持書込データを外部信号線から分離する保持回路がさらに設けられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
好ましくは、この保持回路は、保持書込データのメモリセルへの書込動作が完了するまで該保持書込データの保持状態を維持する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
好ましくは、また、動作モード指示信号の特定の動作モード指示に従って、データ書込を指示する書込み指示を保持するコマンド保持回路が設けられる。保持アドレスと保持書込データとコマンド保持回路の書込み指示とに従って複数のメモリブロックの選択メモリブロックに対するデータ書込が実行される。