【手続補正書】
【提出日】平成16年10月29日(2004.10.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されたことを特徴とするトランジスタアレイ。
【請求項２】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路において、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成されたマクロセルから構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されたことを特徴とする半導体集積回路。
【請求項３】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのマクロセルにおいて、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されることを特徴とするマクロセル。
【請求項４】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのマクロセルを形成するための基本セルにおいて、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとから構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されることを特徴とする基本セル。
【請求項５】
行方向にゲート電極の位置を揃えて順に配置された、１または複数の第ＮのＭＯＳトランジスタ、１または複数の第ＭのＭＯＳトランジスタおよび１または複数の第ＮのＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置して構成されたことを特徴とする請求項１２記載の基本セル。
【請求項６】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのトランジスタアレイにおいて、
行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＰＭＯＳトランジスタおよび上記第ＮのＮＭＯＳトランジスタを用いて形成されることを特徴とするトランジスタアレイ。
【請求項７】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのトランジスタアレイにおいて、
行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の第Ｎの低しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＮＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＰＭＯＳトランジスタおよびまたは上記第ＮのＮＭＯＳトランジスタを用いて形成されることを特徴とするトランジスタアレイ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
【課題を解決するための手段】
この発明に係るトランジスタアレイは、行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されたものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
【発明の効果】  この発明によれば、トランジスタアレイを、行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されるように構成したので、小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】削除
【補正の内容】