(57)【要約】【課題】  微細なＭＩＳＦＥＴの寄生抵抗を低減する。【解決手段】  ＭＩＳ型電界効果トランジスタにおいて、半導体基板に形成されたゲート電極の側壁より外側に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面に形成されたシリサイド層とを有している。そして、前記シリサイド層の一部が、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張している。【選択図】      図１
2008081753.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳ型電界効果トランジスタであって、
半導体基板に形成されたゲート電極の側壁より外側に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、
前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面に形成されたシリサイド層とを有し、
前記シリサイド層の一部が、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張していることを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
前記シリサイド層が、前記ソース・ドレイン領域の表面に形成された領域と前記ソース・ドレイン拡張領域に伸張した領域との膜厚が一定の連続した層である請求項１に記載のＭＩＳ型電界効果トランジスタ。
【請求項３】
前記ソース・ドレイン拡張領域のチャネル側の先端と、前記ソース・ドレイン領域のチャネル側先端との間に先端が位置し、前記ソース・ドレイン拡張領域より深く、前記ソース・ドレイン領域より浅い第２のソース・ドレイン拡張領域を含む請求項１、又は２のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
【請求項４】
前記シリサイド層に接続されたコンタクトプラグを備え、
前記コンタクトプラグと前記シリサイド層との接触部から前記シリサイド層のチャネル側の先端までの距離が５００ｎｍ以下である請求項１、２、又は３のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
【請求項５】
前記サイドウォールが少なくとも２層構造であって、その一部が除去され、
前記シリサイド層の一部が、前記除去されたサイドウォールの膜厚分だけ前記ソース・ドレイン拡張領域に伸張している請求項１、２、３、又は４のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
【請求項６】
前記残留するサイドウォールがＬ字型形状である請求項５に記載のＭＩＳ型電界効果トランジスタ。
【請求項７】
前記ソース・ドレイン領域と前記ソース・ドレイン拡張領域の少なくとも一部を覆う応力を有する応力具有膜を有する請求項１、２、３、４、５、又は６のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
【請求項８】
ＭＩＳ型電界効果トランジスタを製造する方法であって、
半導体基板に形成されたゲート電極の側壁より外側にソース・ドレイン領域を形成し、
前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かうソース・ドレイン拡張領域を形成し、
前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面にシリサイド層を形成すると共に、前記シリサイド層の一部を、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張させることを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
【請求項９】
前記シリサイド層を、前記ソース・ドレイン領域の表面に形成された領域と前記ソース・ドレイン拡張領域に伸張した領域との膜厚が一定の連続した層として形成する請求項８に記載のＭＩＳ型電界効果トランジスタの製造方法。
【請求項１０】
前記ソース・ドレイン拡張領域のチャネル側の先端と、前記ソース・ドレイン領域のチャネル側先端との間に先端が位置し、前記ソース・ドレイン拡張領域より深く、前記ソース・ドレイン領域より浅い第２のソース・ドレイン拡張領域を形成する請求項８、又は９のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
【請求項１１】
前記サイドウォールを少なくとも２層に形成し、その一部を除去し、
前記シリサイド層の一部を、前記除去されたサイドウォールの膜厚分だけ前記ソース・ドレイン拡張領域に伸張させる請求項８、９、又は１０のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
【請求項１２】
前記残留するサイドウォールをＬ字型形状に形成する請求項１１に記載のＭＩＳ型電界効果トランジスタの製造方法。
【請求項１３】
前記サイドウォールのエッチング選択比の違いにより、サイドウォールの残留量を制御する請求項１１、又は１２のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
【請求項１４】
前記ソース・ドレイン領域と前記ソース・ドレイン拡張領域の少なくとも一部を覆う応力を有する応力具有膜を形成する請求項８、９、１０、１１、１２、又は１３のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、寄生抵抗が低いＭＩＳ型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩに要求される処理能力はますます高いものになっており、トランジスタの高速化が図られている。この高速化は主として構造の微細化によって進められてきたが、物理的な要因からゲート絶縁膜の薄膜化が困難になっている。【０００３】
このため、トランジスタの寄生抵抗を減らし、特性を向上させることが重要になってきている。特に、ソース・ドレイン拡張領域は、接合が浅いために寄生抵抗は大きく、ＭＩＳＦＥＴのオン抵抗の５％程度を占めている。従って、ソース・ドレイン拡張領域の寄生抵抗を減らせられれば、ＭＩＳＦＥＴの性能を向上出来る。【０００４】
一方、ソース・ドレイン領域の寄生抵抗を低減する方法としては、低抵抗の金属シリサイドを用いたサリサイド技術が知られている。通常のサリサイド技術では、深いソース・ドレイン領域を形成するためにマスクとして利用したゲート側壁を、再びシリサイド化反応のマスクとして利用し、深いソース・ドレイン領域の上部に自己整合的に低抵抗金属シリサイドを形成する。【０００５】
この方法の利点は、工程が簡単であることと、深いソース・ドレイン領域と金属シリサイドの位置が自動的に合うことである。反面、金属シリサイドの位置を、深いソース・ドレイン領域の位置と独立に制御できない。例えば、ソース・ドレイン拡張領域の寄生抵抗を減らすために、金属シリサイドを、深いソース・ドレイン領域の位置よりチャネル側に近づけたい場合に対応出来ない。【０００６】
これらを解決する方法が、いくつか提案されている（例えば、特許文献文献１、２参照）。【０００７】
文献１には、ゲート側壁の下部を横方向にエッチングしてノッチ構造を形成し、シリサイドをソース・ドレイン拡張領域の一部に伸張させる方法が提案されている。また、文献２によれば、サイドウォールを２層構造とし、深いソース・ドレイン領域と厚いシリサイドとを形成した後、ゲート側壁の外側を除去し、新たに浅いシリサイドを形成しなおすことによって、ソース・ドレイン拡張領域の一部にシリサイドを伸張させる方法が提案されている。
【特許文献１】特開平１１−１５０２７１号公報
【特許文献２】特開２００２−４３３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献１のように、ノッチ構造を用いることは、量産上問題がある。まず、ノッチの深さはエッチングの時間で制御するため、エッチングレートにウエハ面内ばらつきがあると、ノッチ深さにばらつきを生じやすい。シリサイドとチャネルとの距離がウエハ面内でばらつけば、そのままＭＩＳＦＥＴ特性のばらつきにつながり、集積回路の歩留まりの低下を引き起こす。また、シリサイド形成用の金属は通常、スパッタで堆積するが、ノッチのアスペクト比によってはシリサイド用金属が十分ノッチ内部まで回り込まず、所望のシリサイド形状を得られない可能性もある。すなわち、文献１の方法は、プロセスウィンドウが狭いために、量産には適さない。【０００９】
また、上記文献２の方法も、微細なＭＩＳＦＥＴの作製には課題がある。【００１０】
図４に、コンタクトとソース・ドレイン拡張領域との間の寄生抵抗（Ｒｃｅ）を、ＮｉＳｉ層４０と深いソース・ドレイン領域４１とその界面抵抗４２とからなる伝送線路モデルにより計算した結果を示す。図４（Ａ）は、計算に用いた構造の模式図であり、図４（Ｂ）は計算結果を示す図である。深いソース・ドレイン領域４１の深さは３０ｎｍの一定とし、ＮｉＳｉ層４０の膜厚を１０ｎｍと２０ｎｍとの場合について計算した。４５は素子分離層である。【００１１】
コンタクト４３とソース・ドレイン拡張領域４４との間のコンタクト−ソース・ドレイン拡張間距離（ｎｍ）が大きい（３００ｎｍ以上）とき、寄生抵抗（Ｒｃｅ）はＮｉＳｉ層４０のシート抵抗によって律速されるため、寄生抵抗（Ｒｃｅ）は、前記距離が縮まるほど小さくなる。一方、コンタクト４３とソース・ドレイン拡張領域４４との間の前記距離が近づくと（３００ｎｍ以下）、寄生抵抗（Ｒｃｅ）がＮｉＳｉ層４０と深いソース・ドレイン領域４１との界面抵抗４２によって律速されるようになる。従って、コンタクト４３とソース・ドレイン拡張領域４４との間の距離が縮まり、ＮｉＳｉ層４０と深いソース・ドレイン領域４１との接触面積が減少すると、むしろ寄生抵抗（Ｒｃｅ）は増加する。【００１２】
次に、ＮｉＳｉ層４０の膜厚依存性について説明する。寄生抵抗（Ｒｃｅ）がＮｉＳｉ層４０の抵抗によって律速されている領域では、ＮｉＳｉ層４０が厚い方が寄生抵抗（Ｒｃｅ）は小さくなるが、ＮｉＳｉ層４０と深いソース・ドレイン領域４１との界面抵抗４２によって律速される場合、むしろ寄生抵抗（Ｒｃｅ）は、ＮｉＳｉ層４０が厚い方が高くなってしまっている。これを、図５を使って説明する。【００１３】
図５（Ａ）に示すように、ＮｉＳｉ層４０と深いソース・ドレイン領域４１との界面抵抗４２は、ＮｉＳｉ層４０や深いソース・ドレイン領域４１の抵抗より十分高いため、電流Ｄは全領域で一様にＮｉＳｉ層４０から深いソース・ドレイン領域４１の領域に流れ込む傾向にある。そして流れ出た電流Ｄは、深いソース・ドレイン領域４１の下部を通ってソース・ドレイン拡張領域４４に流れ着く。逆に、界面抵抗４２が十分小さい場合、電流Ｄは殆どＮｉＳｉ層４０を通ってソース・ドレイン拡張領域４４に到達することになる。ここで、ＮｉＳｉ層４０が厚い場合、ＮｉＳｉ層４０の下層に位置する深いソース・ドレイン領域４１の厚さがＮｉＳｉ層４０によって狭められるため、図５（Ａ）に示すように、ソース・ドレイン領域４１での抵抗が大きい抵抗値Ｒ１となってしまう。【００１４】
図４（Ｂ）に示す計算結果によれば、おおよそコンタクト４３とソース・ドレイン拡張領域４４との間の距離が５００ｎｍ以下では、ＮｉＳｉ層４０を厚くすることは逆効果である。【００１５】
従って、コンタクト４３とソース・ドレイン拡張領域４４との間の距離が５００ｎｍより小さいＭＩＳＦＥＴに対しては、文献２に示すように、わざわざ深いソース・ドレイン領域４１とチャネルに近い部分でＮｉＳｉ層４０との膜厚を変えても、寄生抵抗を低減することは出来ない。むしろプロセスが複雑になり、製造コストが増えるという問題が出てくる。【００１６】
本発明の目的は、微細なＭＩＳＦＥＴの寄生抵抗を低減するために、簡便でなおかつ制御性の高いＭＩＳＦＥＴの構造と製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するため、本発明に係るＭＩＳ型電界効果トランジスタは、半導体基板に形成されたゲート電極の側壁より外側に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面に形成されたシリサイド層とを有し、
前記シリサイド層の一部が、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張していることを特徴とするものである。【００１８】
また、本発明に係るＭＩＳ型電界効果トランジスタを製造する方法は、半導体基板に形成されたゲート電極の側壁より外側にソース・ドレイン領域を形成し、前記ソース・ドレイン領域より浅く前記ソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かうソース・ドレイン拡張領域を形成し、前記ソース・ドレイン拡張領域の一部と前記ソース・ドレイン領域の表面にシリサイド層を形成すると共に、前記シリサイド層の一部を、前記ゲート電極の側方に形成されるサイドウォールによって制御される長さ分だけ前記ソース・ドレイン拡張領域に伸張させることを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、シリサイド層をソース・ドレイン拡張領域の一部に伸張する際、その位置をサイドウォールのエッチング選択比の違いを利用して制御する。従って、適切なオーバーエッチングを行えば、エッチングレートの面内ばらつきによる影響は受けない。また、ソース・ドレイン領域とソース・ドレイン拡張領域の一部とに、同時にシリサイドを形成するので、工程が簡便である。これらの理由から、本発明は量産に向いている。【００２０】
また、シリサイド層を単一の厚さで形成するため、適切な厚さに設定することにより、コンタクトとソース・ドレイン拡張領域の狭い微細ＭＩＳＦＥＴにおいては、ソース・ドレイン領域とソース・ドレイン拡張領域との両方の寄生抵抗を小さくすることが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図に基づいて詳細に説明する。【００２２】
本発明の実施形態の優位性を明確にするため、先ず、図６と図７を用いて、汎用の製造方法を用いることで、ソース・ドレイン拡張領域の一部にシリサイドを伸張させた場合の問題点について述べる。【００２３】
なお、ここでは簡単のためにＰチャネル型ＭＩＳＦＥＴの製造を念頭に説明するが、もちろん、シリコン基板やソース・ドレイン領域にドーピングする不純物を変えたり、応力具有膜の応力極性を変えることにより、Ｎチャネル型ＭＩＳＦＥＴを作製することも可能である。【００２４】
（関連技術１）
図６は、サイドウォールの下部にノッチを形成する方法を示している。【００２５】
まず、シリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜し、その、前記ゲート絶縁膜及びゲート電極膜をパターニングして、ゲート絶縁膜３とゲート電極４とを形成する。次に、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５を形成する（図６（Ａ））。【００２６】
次に、基板全面にシリコン酸化膜６とシリコン窒化膜７とを順に堆積し（図６（Ｂ））、エッチバックにより、サイドウォール８，９を形成する（図６（Ｃ））。【００２７】
その後、ゲート電極４とサイドウォール８，９をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域１０を形成する（図６（Ｄ））。【００２８】
次に、希弗酸を用いてサイドウォール８の露出部をエッチングして、露出部が後退したサイドウォール１１を形成する（図６（Ｅ））。このとき、深いソース・ドレイン領域１０側に面したソース・ドレイン拡張領域５の表面の上部に、ノッチ１２が形成される。【００２９】
次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１０の表面とソース・ドレイン拡張領域５の表面との一部でシリサイド化反応を起こさせ、ニッケルシリサイド層１３を形成する。なお、余剰のニッケルは除去する。【００３０】
図６に示す構造では、ニッケルシリサイド層１３はソース・ドレイン拡張領域５の一部に伸張するため、その分、ソース・ドレイン拡張領域５の寄生抵抗を低減できる。その際、ニッケルシリサイド層１３の伸張量は、ノッチ１２の横方向深さで制御する。しかしながら、エッチングレートは、製造プロセスの中でもばらつき易いパラメータのひとつであるため、ノッチ１２の横方向の深さは、シリコンウエハの面内、あるいは製品のロット間でばらつきを生じることとなる。従って、トランジスタの性能もばらつく。このようなばらつきは、集積回路設計においては致命的であり、最悪回路が動作しないか、所望の性能を得られないという結果を引き起こしてしまう。【００３１】
（関連技術２）
次に、図７を用いて、別の従来例の問題点についてのべる。【００３２】
まず、シリコン基板１に素子分離領域２を形成後、ゲート絶縁膜、ゲート電極膜を成膜し、前記ゲート絶縁膜及びゲート電極膜をパターニングして、ゲート絶縁膜３とゲート電極４を形成する（図７（Ａ））。次に、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５を形成する（図７（Ｂ））。【００３３】
次に、基板全面にシリコン酸化膜１４を堆積し（図７（Ｂ））、エッチバックにより、サイドウォール１５を形成する（図７（Ｃ））。その後、ゲート電極４とサイドウォール１５をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５より深く、後に形成する深いソース・ドレイン領域１０より浅い、第２のソース・ドレイン拡張領域５ａを形成する（図７（Ｄ），（Ｅ））。【００３４】
次に、この上にシリコン窒化膜１６を堆積し、エッチバックにより、サイドウォール１７を形成する（図７（Ｆ））。その後、ゲート電極４とサイドウォール１５，１７をマスクとして、ボロンをイオン注入し、深いソース・ドレイン領域１０を形成する（図７（Ｇ））。【００３５】
次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１０の表面でシリサイド化反応を起こさせ、厚いニッケルシリサイド層１８を形成する（図７（Ｈ））。なお、余剰のニッケルは除去する。【００３６】
次に、サイドウォール１７を除去し（図７（Ｉ））、その後、ニッケルを堆積して熱処理を行い、第２のソース・ドレイン拡張領域５ａの表面でシリサイド化反応を起こさせ、薄いニッケルシリサイド層１９を形成する（図７（Ｊ））。なお、余剰のニッケルは除去する。【００３７】
図７に示す構造では、深いソース・ドレイン領域上のシリサイド層は厚く、ソース・ドレイン拡張領域の一部の上のシリサイド層は薄くしている。これは、寄生抵抗低減と接合リーク抑制の観点から、それぞれの領域で好適なシリサイド膜厚を適用できる利点がある。【００３８】
ところが、前述したように、コンタクトプラグとソース・ドレイン拡張領域までの距離が５００ｎｍ以下になると、深いソース・ドレイン領域１０とニッケルシリサイド層１８がなす寄生抵抗は、ニッケルシリサイド層１８を厚くすると、むしろ増加してしまう。【００３９】
これを防ぐためには、ニッケルシリサイド層１８の膜厚を薄くすればよいが、そうすると今度は、ソース・ドレイン拡張領域上のニッケルシリサイド伸張部１９を更に薄くせねばならず、プロセス制御性が悪化したり、ソース・ドレイン拡張領域部の寄生抵抗の増加を招いてしまう。すなわち、プロセス制御性と寄生抵抗低減を両立することが出来ない。【００４０】
また、ニッケルシリサイドを２段階で形成している分、工程数が増加し、製造コストを増加させてしまう。【００４１】
次に、本発明の実施形態について説明する。本発明の実施形態に係るＭＩＳ型電界効果トランジスタは図１，図２及び図３に示すように、基本的な構成として、半導体基板１に形成されたゲート電極４の側壁より外側に形成されたソース・ドレイン領域１０と、ソース・ドレイン領域１０より浅くソース・ドレイン領域１０からゲート電極４の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域５と、ソース・ドレイン拡張領域５の一部とソース・ドレイン領域１０の表面に形成されたシリサイド層２０とを有し、シリサイド層２０の一部が、ゲート電極４の側方に形成されるサイドウォール１５，１７，２３，２４及び２６によって制御される長さ分だけソース・ドレイン拡張領域５に伸張していることを特徴とするものである。【００４２】
また、本発明の実施形態に係るＭＩＳ型電界効果トランジスタを製造するには、半導体基板１に形成されたゲート電極４の側壁より外側にソース・ドレイン領域１０を形成し、ソース・ドレイン領域１０より浅くソース・ドレイン領域１０からゲート電極４の下部のチャネル領域に向かうソース・ドレイン拡張領域５を形成し、ソース・ドレイン拡張領域１０の一部とソース・ドレイン領域１０の表面にシリサイド層２０を形成すると共に、シリサイド層２０の一部を、ゲート電極４の側方に形成されるサイドウォール１５，１７，２３，２４及び２６によって制御される長さ分だけソース・ドレイン拡張領域５に伸張させる。【００４３】
本発明の実施形態によれば、シリサイド層をソース・ドレイン拡張領域の一部に伸張する際、その位置をサイドウォールのエッチング選択比の違いを利用して制御する。従って、適切なオーバーエッチングを行えば、エッチングレートの面内ばらつきによる影響は受けない。また、ソース・ドレイン領域とソース・ドレイン拡張領域との一部にシリサイド層を形成するので、工程が簡便であり、量産性に富むものである。【００４４】
図５（Ｂ）に示すように、シリサイド（ＮｉＳｉ）層２０と深いソース・ドレイン領域１０との界面抵抗４２は、シリサイド層２０や深いソース・ドレイン領域１０の抵抗より十分高いため、電流Ｄは全領域で一様にシリサイド層２０から深いソース・ドレイン領域１０に流れ込む傾向にある。そして、流れ出た電流Ｄは、深いソース・ドレイン領域１０の下部を通ってソース・ドレイン拡張領域５に流れ着く。本発明の実施形態では、シリサイド層２０を単一の厚さで形成することができ、シリサイド層２０によって深いソース・ドレイン領域１０の厚さが狭められることはなく、図５（Ｂ）に示すように、ソース・ドレイン領域１０での抵抗が小さく抑えられることとなる。【００４５】
また、シリサイド層を単一の厚さで形成することにより、シリサイド層の膜厚を適切な厚さに設定することができ、コンタクトとソース・ドレイン拡張領域の狭い微細ＭＩＳＦＥＴにおいては、ソース・ドレイン領域とソース・ドレイン拡張領域との両方の寄生抵抗を小さくすることができる。【００４６】
次に、本発明の実施形態を具体例を用いて更に詳細に説明する。
（第１の実施形態）【００４７】
図１は、本発明の第１の実施の形態を示す図である。【００４８】
まず、シリコン基板１に素子分離領域２を形成後、ゲート絶縁膜、ゲート電極膜を成膜し、前記ゲート絶縁膜及び前記ゲート電極膜をパターニングして、ゲート絶縁膜３とゲート電極４を形成する。次に、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５を形成する（図１（Ａ））。【００４９】
次に、基板全面にシリコン酸化膜１４を堆積し（図１（Ｂ））、エッチバックにより、サイドウォール１５を形成する（図１（Ｃ））。次に、基板全面にシリコン窒化膜１６を堆積し（図１（Ｄ））、エッチバックにより、サイドウォール１７を形成する（図１（Ｅ））。なお、２層のサイドウォール１５，１７を形成したが、２層以上のサイドウォールを形成してもよいものである。【００５０】
その後、ゲート電極４と２層構造のサイドウォール１５，１７をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域１０を形成する（図１（Ｆ））。【００５１】
次に、サイドウォール１５，１７のエッチング選択比の違いにより、２層構造のサイドウォール１５，１７のうち外側に形成されたサイドウォール１７を除去し、内側のサイドウォール１５をゲート電極４の側壁に残留させる（図１（Ｇ））。その後、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１０の表面と、深いソース・ドレイン領域１０側に面した、ソース・ドレイン拡張領域５の一部の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層２０を形成する（図１（Ｈ））。シリサイド層２０は、除去されたサイドウォール１７の膜厚分だけソース・ドレイン拡張領域５に伸張して形成される。なお、余剰のニッケルは除去する。【００５２】
本発明の実施形態１では、ソース・ドレイン拡張領域５へのニッケルシリサイド層２０の伸張量を、サイドウォール１７の膜厚で制御する。サイドウォール１５，１７を形成する膜の膜厚は、製造プロセスの中でもばらつきの少ないパラメータであり、トランジスタのばらつきは生じにくい。【００５３】
また、関連技術２と異なり、ニッケルシリサイド層２０の形成を１回で行っているため、工程が少なく製造コストを低くできる。また、ニッケルシリサイド層２０の膜厚が全面で同じであるため、プロセス制御性と寄生抵抗の低減を両立することが可能である。【００５４】
本発明の実施形態による構造は、透過型電子顕微鏡、電子線ホログラフィー法、走査型容量顕微鏡、ケルビンプローブフォース顕微鏡などによるトランジスタの断面観察により確認可能である。
（第２の実施形態）【００５５】
図２は、本発明の第２の実施形態を示す図である。【００５６】
まず、シリコン基板１に素子分離領域２を形成後、ゲート絶縁膜、ゲート電極膜を成膜し、前記ゲート絶縁膜及び前記ゲート電極膜をパターニングして、ゲート絶縁膜３とゲート電極４を形成する（図２（Ａ））。次に、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５を形成する。【００５７】
次に、基板全面にシリコン酸化膜２１を、続けてシリコン窒化膜２２を堆積し（図２（Ｂ））、エッチバックにより、サイドウォール２３，２４を形成する（図２（Ｃ））。【００５８】
次に、基板全面にシリコン窒化膜２５を堆積し（図２（Ｄ））、エッチバックにより、サイドウォール２６を形成する（図２（Ｅ））。なお、本発明の実施形態では、サイドウォール２３，２４，２６を３層構造として形成したが、３層以上に形成してもよいものである。【００５９】
その後、ゲート電極４とサイドウォール２３，２４，２６をマスクとして、ボロンをシリコン基板１にイオン注入し、深いソース・ドレイン領域１０を形成する（図２（Ｆ））。【００６０】
次に、サイドウォール２３，２４，２６のエッチング選択比の違いにより、３層構造のサイドウォール２３，２４，２６のうち、外側の２層のサイドウォール２４，２６を除去し（図２（Ｇ））、内側のサイドウォール２３のみをゲート電極４の側方に残留させる。その後、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１０の表面と、深いソース・ドレイン領域１０側に面した、ソース・ドレイン拡張領域５の一部の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層２０を形成する（図２（Ｈ））。シリサイド層２０は、除去されたサイドウォール２４，２６の膜厚分だけソース・ドレイン拡張領域５に伸張して形成される。なお、余剰のニッケルは除去する。【００６１】
その後、圧縮応力を有する応力具有膜２７を成膜する（図２（Ｉ））。【００６２】
本発明の実施形態２では、ソース・ドレイン拡張領域５へのニッケルシリサイド層２０の伸張量を、サイドウォール２４，２６の膜厚で制御するものであり、実施形態１と同様の効果を得ることができる。さらに、実施形態２では、Ｐチャネル型ＭＩＳＦＥＴのチャネルに圧縮応力が応力具有膜で印加されるため、ピエゾ抵抗効果によりチャネルのオン抵抗も低減することが可能であり、更にトランジスタ特性が向上する。特に本発明の実施形態２によれば、サイドウォールがＬ字型の場合、応力具有膜とチャネルとの距離が近くなるため、チャネルに強い応力を印加することが可能である。【００６３】
（第３の実施形態）
図３は、本発明の第３の実施形態を示す図である。【００６４】
まず、シリコン基板１に素子分離領域２を形成した後、ゲート絶縁膜、ゲート電極膜を成膜し、前記ゲート絶縁膜及び前記ゲート電極膜をパターニングして、ゲート絶縁膜３とゲート電極４を形成する。次に、ゲート電極４をマスクにして、ボロンをイオン注入し、ソース・ドレイン拡張領域５を形成する（図３（Ａ））。【００６５】
次に、基板全面にシリコン酸化膜２１とシリコン窒化膜２２とを順に堆積し（図３（Ｂ））、エッチバックにより、サイドウォール２３，２４を形成する（図３（Ｃ））。【００６６】
次に、基板全面にシリコン窒化膜２５を堆積し（図３（Ｄ））、エッチバックにより、サイドウォール２６を形成する（図３（Ｅ））。なお、本発明の実施形態では、サイドウォール２３，２４，２６を３層構造として形成したが、３層以上に形成してもよいものである。【００６７】
その後、ゲート電極４とサイドウォール２３，２４，２６をマスクとして、ゲート電極４に関して両側斜め方向からボロンをイオン注入し、ソース・ドレイン拡張領域５より深く、後から形成する深いソース・ドレイン領域１０より浅い、第２のソース・ドレイン拡張領域５ｂを形成する（図３（Ｆ））。【００６８】
続けて、ゲート電極４とサイドウォール２３，２４，２６をマスクとして、ボロンをイオン注入し、深いソース・ドレイン領域１０を形成する（図３（Ｇ））。【００６９】
次に、サイドウォール２３，２４，２６のエッチング選択比の違いにより、３層構造のサイドウォール２３，２４，２６のうち、２層のサイドウォール２４，２６を除去し、サイドウォール２３のみをゲート電極４の側方に残留させる（図３（Ｈ））。その後、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１０の表面と、深いソース・ドレイン領域１０側に面した、ソース・ドレイン拡張領域５ｂの一部の表面でシリサイド化反応を起こさせ、ニッケルシリサイド層２０を形成する（図３（Ｉ））。シリサイド層２０は、除去されたサイドウォール２４，２６の膜厚分だけソース・ドレイン拡張領域５に伸張して形成される。なお、余剰のニッケルは除去する。もちろん、ニッケルシリサイド層２０の先端が、ソース・ドレイン拡張領域５の一部にかかっていてもよい。【００７０】
その後、圧縮応力を有する応力具有膜２７を成膜する（図３（Ｊ））。【００７１】
ここで、第２のソース・ドレイン拡張領域５ｂは、接合リーク電流を小さくするためと、ニッケルシリサイド層２０の先端付近の真下のソース・ドレイン領域の寄生抵抗を低減する働きがある。【００７２】
なお、第２のソース・ドレイン拡張領域の形成は、ゲート電極４とサイドウォール２３，２４をマスクにしてイオン注入しても構わない。しかし、本実施形態３のように、深いソース・ドレイン領域の形成と連続して行った方が、Ｐチャネル型ＭＩＳＦＥＴとＮチャネル型ＭＩＳＦＥＴを同じシリコン基板上に形成する場合、フォトリソグラフィ工程を少なくできるという利点がある。【００７３】
次に、本発明の他の実施形態について説明する。本発明の実施形態では、ＭＩＳ型電界効果トランジスタは、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の上部領域で前記ゲート電極の側壁より外側に形成された深いソース・ドレイン領域と、前記半導体基板の上部領域で前記深いソース・ドレイン領域より浅く前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたソース・ドレイン拡張領域と、前記ソース・ドレイン拡張領域の上部の一部と前記深いソース・ドレイン領域の上部の表面に形成された膜厚が一定の連続したシリサイド層とを備える構成としてもよいものである。【００７４】
また、前記ソース・ドレイン拡張領域のチャネル側の先端と前記深いソース・ドレイン領域のチャネル側先端との間に先端が位置し、前記ソース・ドレイン拡張領域より深く、前記深いソース・ドレイン領域より浅い第２のソース・ドレイン拡張領域を備えるようにしてもよいものである。【００７５】
また、前記深いソース・ドレイン領域の上部の表面に形成されたシリサイド層に接続されたコンタクトプラグを備え、前記コンタクトプラグとシリサイド層の接触部から前記シリサイド層のチャネル側の先端までの距離が５００ｎｍ以下であることが望ましいものである。【００７６】
また、前記ゲート電極の側壁にＬ字型に形成されたサイドウォールを備え、前記深いソース・ドレイン領域の上部と前記ソース・ドレイン拡張領域の上部の少なくとも一部を覆う応力を有する応力具有膜を備えるようにしてもよいものである。【００７７】
また、本発明の実施形態に係るＭＩＳ型電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたＭＩＳ型電界効果トランジスタの製造方法において、前記ゲート電極をマスクとして不純物のイオン注入を行い、前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積後、異方性エッチングにより第１のサイドウォールを形成する工程と、前記第１のサイドウォールを覆うように第２の膜を堆積後、異方性エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールと前記第２のサイドウォールとをマスクとして不純物のイオン注入を行い前記ソース・ドレイン拡張領域より深いソース・ドレイン領域を形成する工程と、前記第２のサイドウォールを除去して前記ソース・ドレイン拡張領域の一部を露出させる工程と、前記ソース・ドレイン拡張領域の上部の一部と前記深いソース・ドレイン領域の上部の表面に膜厚が一定の連続したシリサイドを形成する工程を含む構成として構築してもよいものである。【００７８】
また、半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたＭＩＳ型電界効果トランジスタの製造方法において、前記ゲート電極をマスクとして不純物のイオン注入を行い前記半導体基板内にソース・ドレイン拡張領域を形成する工程と、前記ゲート電極の側壁を覆うように第１の膜を堆積する工程と、前記第１の膜の上に第２の膜を堆積する工程と、異方性エッチングにより第１の膜と第２の膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールを覆うように第３の膜を堆積後、異方性エッチングにより第２のサイドウォールを形成する工程と、前記ゲート電極と前記第１のサイドウォールと前記第２のサイドウォールとをマスクとして不純物のイオン注入を行い前記ソース・ドレイン拡張領域より深いソース・ドレイン領域を形成する工程と、前記第２のサイドウォールを除去して前記ソース・ドレイン拡張領域の一部を露出させる工程と、前記第１のサイドウォールの第２の膜からなる部分を除去し第１の膜からなるＬ字型のサイドウォールを形成する工程と、前記ソース・ドレイン拡張領域の上部の一部と前記深いソース・ドレイン領域の上部の表面に膜厚が一定の連続したシリサイドを形成する工程と前記深いソース・ドレイン領域の上部と前記ソース・ドレイン拡張領域の上部の少なくとも一部を覆う応力を有する応力具有膜堆積する工程とを含む構成としてもよいものである。【００７９】
また、第２のサイドウォールを形成する工程の後に前記ゲート電極と前記第１のサイドウォールと前記第２のサイドウォールとをマスクとして前記ゲート電極に関して少なくとも両側斜め方向からイオン注入を行い、前記ソース・ドレイン拡張領域より深く、前記深いソース・ドレイン領域より浅くなるよう第２のソース・ドレイン拡張領域を形成する工程を含む構成としてもよいものである。【００８０】
以上、実施形態（及び実施例）を参照して本発明を説明したが、本発明は上記実施形態（及び実施例）に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【００８１】
この出願は２００７年１月５日に出願された日本出願特願２００７−０００６２２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】コンタクトとソース・ドレイン拡張領域間の寄生抵抗の計算を示す図である。
【図５】関連技術２と本発明の実施形態との比較を示す図である。
【図６】関連技術１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】関連技術２に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８３】
１…シリコン基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
５…ソース・ドレイン拡張領域
５ａ…第２のソース・ドレイン拡張領域
５ｂ…第２のソース・ドレイン拡張領域
６…シリコン酸化膜
７…シリコン窒化膜
８…サイドウォール
９…サイドウォール
１０…ソース・ドレイン領域
１１…露出部が後退したサイドウォール
１２…ノッチ
１３…ニッケルシリサイド層
１４…シリコン酸化膜
１５…サイドウォール
１６…シリコン窒化膜
１７…サイドウォール
１８…厚いニッケルシリサイド
１９…薄いニッケルシリサイド
２０…ニッケルシリサイド
２１…シリコン酸化膜
２２…シリコン窒化膜
２３…サイドウォール
２４…サイドウォール
２５…シリコン窒化膜
２６…サイドウォール
２７…応力具有膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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