【手続補正書】
【提出日】平成16年4月7日(2004.4.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースと、ドレーンと、ゲートと、浮動ゲートとを有する記憶セルに記憶されているアナログ値を読み取る方法であって、
（ａ）第１の基準電圧を記憶セルのドレーンに結合するステップと、
（ｂ）第２の基準電圧を記憶セルのゲートに結合するステップと、
（ｃ）記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｄ）負荷電流を、記憶セルのドレーンおよびソースを通じて低減させるステップと、
（ｅ）記憶セル自体内の低減された負荷電流による記憶セルのソース上の電圧に応答して読取り出力電圧を供給するステップと
を含むことを特徴とする方法。
【請求項２】
ソースと、ドレーンと、ゲートと、浮動ゲートとを有する記憶セルに記憶されているアナログ値を読み取る装置であって、
第１の基準電圧を記憶セルのドレーンに与える手段と、
第２の基準電圧を記憶セルのゲートに与える手段と、
記憶セルのドレーンおよびソースを通じて初期負荷電流を与え、次いで負荷電流を、記憶セルのドレーンおよびソースを通じて低減させる手段と、
記憶セル自体内の低減された負荷電流による記憶セルのソース上の電圧に応答して読取り出力電圧を与える回路と
を備えることを特徴とする装置。
【請求項３】
ソースと、ドレーンと、ゲートと、浮動ゲートとを有する記憶セルに記憶されているアナログ値を読み取る方法であって、
（ａ）第１の基準電圧を記憶セルのドレーンに結合するステップと、
（ｂ）第２の基準電圧を記憶セルのゲートに結合するステップと、
（ｃ）記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｄ）負荷電流を、記憶セルのドレーンおよびソースを通じて、初期負荷電流よりも少なくとも１桁低い値に低減させるステップと、
（ｅ）記憶セル自体内の低減された負荷電流による記憶セルのソース上の電圧に応答して読取り出力電圧を供給するステップと
を含むことを特徴とする方法。
【請求項４】
ソースと、ドレーンと、ゲートと、浮動ゲートとを有する記憶セルに記憶されているアナログ値を読み取る装置であって、
第１の基準電圧を記憶セルのドレーンに与える手段と、
第２の基準電圧を記憶セルのゲートに与える手段と、
記憶セルのドレーンおよびソースを通じて初期負荷電流を与え、次いで負荷電流を、記憶セルのドレーンおよびソースを通じて、初期負荷電流よりも少なくとも１桁低い値に低減させる手段と、
記憶セル自体内の低減された負荷電流による記憶セルのソース上の電圧に応答して読取り出力電圧を与える回路と
を備えることを特徴とする装置。
【請求項５】
それぞれ、ソースと、ドレーンと、ゲートと、浮動ゲートとを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された、複数の記憶セルのうちの１つに記憶されている値を読み取る方法であって、
（ａ）直列接続された記憶セルの第１のドレーンに第１の基準電圧を結合するステップと、
（ｂ）読み取る記憶セルのゲートに第２の基準電圧を結合するステップと、
（ｃ）読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を結合するステップと、
（ｄ）一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｅ）負荷電流を、一連の記憶セルのドレーンおよびソースを通じて、読み取る記憶セルに直列接続された記憶セルの総電圧降下が、読み取る記憶セルに記憶されているアナログ値の近似分解能以下になる値に低減させるステップと、
（ｆ）一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与えるステップと
を含むことを特徴とする方法。
【請求項６】
それぞれ、ソースと、ドレーンと、ゲートと、浮動ゲートとを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された、複数の記憶セルのうちの１つに記憶されているアナログ値を読み取る方法であって、
（ａ）直列接続された記憶セルの第１のドレーンに第１の基準電圧を結合するステップと、
（ｂ）読み取る記憶セルのゲートに第２の基準電圧を結合するステップと、
（ｃ）読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を結合するステップと、
（ｄ）一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｅ）負荷電流を、一連の記憶セルのドレーンおよびソースを通じて、読み取る記憶セルに直列接続された記憶セルの総電圧降下が、読み取る記憶セルに記憶されているアナログ値の近似分解能以下になる値に低減させるステップと、
（ｆ）一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与えるステップと
を含むことを特徴とする方法。
【請求項７】
アナログ記憶システムであって、
それぞれ、ソースと、ドレーンと、ゲートと、浮動ゲートとを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された複数の記憶セルと、
直列接続された記憶セルの第１のドレーンに第１の基準電圧を与える手段と、
読み取る記憶セルのゲートに第２の基準電圧を与える手段と、
読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を与える手段と、
一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与え、その後、負荷電流を、読み取る記憶セルに直列接続された記憶セルの総電圧降下が、読み取る記憶セルに記憶されているアナログ値の近似分解能以下になる値に低減させる手段と、
一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して読取り出力電圧を与える手段と
を備えることを特徴とするシステム。
【請求項８】
ソースと、ドレーンと、ゲートと、浮動ゲートとそれぞれを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された複数の記憶セルのうちの１つに記憶されている値を読み取る方法であって、
（ａ）直列接続された記憶セルの第１のドレーンに第１の基準電圧を結合するステップと、
（ｂ）読み取る記憶セルのゲートに第２の基準電圧を結合するステップと、
（ｃ）読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を結合するステップと、
（ｄ）一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｅ）負荷電流を、一連の記憶セルのドレーンおよびソースを通じて、初期負荷電流よりも少なくとも１桁低い値に低減させるステップと、
（ｆ）一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与えるステップと
を含むことを特徴とする方法。
【請求項９】
記憶システムであって、
ソースと、ドレーンと、ゲートと、浮動ゲートとそれぞれを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された複数の記憶セルと、
直列接続された記憶セルの第１のドレーンに第１の基準電圧を与える手段と、
読み取る記憶セルのゲートに第２の基準電圧を与える手段と、
読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を与える手段と、
一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与え、その場合に負荷電流が、初期負荷電流よりも少なくとも１桁低い値に低減する手段と、
一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与える手段と
を備えることを特徴とするシステム。
【請求項１０】
ソースと、ドレーンと、ゲートと、浮動ゲートとそれぞれを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された複数の記憶セルのうちの１つに記憶されているアナログ値を読み取る方法であって、
（ａ）直列接続された記憶セルの第１のドレーンに第１の基準電圧を結合するステップと、
（ｂ）読み取る記憶セルのゲートに第２の基準電圧を結合するステップと、
（ｃ）読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を結合するステップと、
（ｄ）一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与えるステップと、
（ｅ）負荷電流を、一連の記憶セルのドレーンおよびソースを通じて、初期負荷電流よりも少なくとも１桁低い値に低減させるステップと、
（ｆ）一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与えるステップと
を含むことを特徴とする方法。
【請求項１１】
アナログ記憶システムであって、
ソースと、ドレーンと、ゲートと、浮動ゲートとそれぞれを有し、ソースとドレーンが直列接続されたＮＡＮＤ記憶セル構成として接続された複数の記憶セルと、
直列接続された記憶セルの第１のドレーンに第１の基準電圧を与える手段と、
読み取る記憶セルのゲートに第２の基準電圧を与える手段と、
読み取る記憶セルに直列接続された記憶セルのゲートに第３の基準電圧を与える手段と、
一連の記憶セルのドレーンおよびソースを通じて初期負荷電流を与え、その場合に負荷電流が、初期負荷電流よりも少なくとも１桁低い値に低減する手段と、
一連の記憶セル内の低減された負荷電流による、読み取る記憶セルのソース上の電圧に応答して、読取り出力電圧を与える手段と
を備えることを特徴とするシステム。