【手続補正書】
【提出日】平成16年11月1日(2004.11.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップ上に分散して配置された複数の内部回路の特性を選択的に変更し、前記複数の内部回路を含む半導体集積回路のテストを行うテスト回路において、
テストコードを入力するパッドの近傍に配置され、前記テストコードに基づいて、テストモードであるか否かを判定し、かつ、前記テストモードである場合にテストデコード信号を出力するテストモード制御回路と、
前記複数の内部回路に対応して設けられ、前記テストデコード信号をラッチすると共に、前記テストデコード信号をデコードして前記複数の内部回路のうちの１つを選択し、前記複数の内部回路のうち選択された内部回路の特性を変更するテスト選択信号を出力する複数のテストコードラッチ回路と、
前記テストデコード信号を前記テストモード制御回路から前記複数のテストコードラッチ回路に転送する複数のテストデコード線と、
前記テスト選択信号を前記複数のテストコードラッチ回路から前記複数の内部回路に転送する複数のテスト選択信号線とを具備し、
前記複数のテストコードラッチ回路は、前記複数のテスト選択信号線の長さが一定値よりも短くなるように、前記半導体チップ上に分散して配置され、かつ、前記複数のテストデコード線の少なくとも１つは、前記複数のテスト選択信号線の平均の長さよりも長い
ことを特徴とする半導体集積回路のテスト回路。
【請求項２】
前記複数のテストデコード線の少なくとも１つは、前記複数のテスト選択信号線のうち少なくとも半数以上よりも長いことを特徴とする請求項１記載の半導体集積回路のテスト回路。
【請求項３】
前記複数のテストデコード線の少なくとも１つは、前記複数のテスト選択信号線の全てよりも長いことを特徴とする請求項１記載の半導体集積回路のテスト回路。
【請求項４】
前記テストデコード信号は、ｎ（ｎは、自然数）ビットであり、前記複数のテスト選択信号線は、（２ｎ−１＋１）本以上、２ｎ本以下であることを特徴とする請求項１記載の半導体集積回路のテスト回路。
【請求項５】
前記複数のテストコードラッチ回路の数及び前記複数の内部回路の数は、共に、（２ｎ−１＋１）以上、２ｎ以下であることを特徴とする請求項１記載の半導体集積回路のテスト回路。
【請求項６】
半導体チップ上に分散して配置された複数の内部回路の特性を選択的に変更し、前記複数の内部回路を含む半導体集積回路のテストを行うテスト回路において、
テストコードを入力するパッドの近傍に配置され、前記テストコードに基づいて、テストモードであるか否かを判定し、かつ、前記テストモードである場合に第１テストデコード信号を出力するテストモード制御回路と、
前記テストモード制御回路の近傍に配置され、基準クロックに同期して前記第１テストデコード信号をシリアルデータに変換するパラレル・シリアル変換回路と、
前記基準クロックに同期して前記シリアルデータを第２テストデコード信号に変換する複数のシリアル・パラレル変換回路と、
前記複数の内部回路に対応して設けられ、前記第２テストデコード信号をラッチすると共に、前記第２テストデコード信号をデコードして前記複数の内部回路のうちの１つを選択し、前記複数の内部回路のうち選択された内部回路の特性を変更するテスト選択信号を出力する複数のテストコードラッチ回路と、
前記第１テストデコード信号を前記テストモード制御回路から前記パラレル・シリアル変換回路に転送する第１テストデコード線と、
前記シリアルデータを前記パラレル・シリアル変換回路から前記複数のシリアル・パラレル変換回路に転送するシリアルデータ線と、
前記第２テストデコード信号を前記複数のシリアル・パラレル変換回路から前記複数のテストコードラッチ回路に転送する複数の第２テストデコード線と、
前記テスト選択信号を前記複数のテストコードラッチ回路から前記複数の内部回路に転送する複数のテスト選択信号線とを具備し、
前記複数のテストコードラッチ回路は、前記複数のテスト選択信号線の長さが一定値よりも短くなるように、前記半導体チップ上に分散して配置され、前記複数のシリアル・パラレル変換回路は、前記複数のテストコードラッチ回路の近傍に配置され、前記シリアルデータ線は、前記複数のテスト選択信号線の平均の長さよりも長い
ことを特徴とする半導体集積回路のテスト回路。
【請求項７】
前記シリアルデータ線は、前記複数のテスト選択信号線のうち少なくとも半数以上よりも長いことを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項８】
前記シリアルデータ線は、前記複数のテスト選択信号線の全てよりも長いことを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項９】
前記第１及び第２テストデコード信号は、共に、ｎ（ｎは、自然数）ビットであり、前記第１テストデコード線は、ｎ本であり、前記第２テストデコード線は、２×ｎ本であり、前記複数のテスト選択信号線は、（２ｎ−１＋１）本以上、２ｎ本以下であることを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項１０】
前記複数のテストコードラッチ回路の数及び前記複数の内部回路の数は、共に、（２ｎ−１＋１）以上、２ｎ以下であることを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項１１】
前記シリアルデータは、前記基準クロックに同期して、前記パラレル・シリアル変換回路から前記シリアル・パラレル変換回路に転送されることを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項１２】
前記基準クロックは、前記パラレル・シリアル変換回路から、基準クロック線を経由して、前記複数のシリアル・パラレル変換回路に供給されることを特徴とする請求項６記載の半導体集積回路のテスト回路。
【請求項１３】
半導体チップ上に配置された複数の内部回路の特性を選択的に変更し、前記複数の内部回路を含む半導体集積回路のテストを行うテスト回路において、
テストコードに基づきテストモードであるか否かを判定し、かつ、前記テストモードである場合にテストデコード信号を出力するテストモード制御回路と、
前記複数の内部回路に対応して設けられ、前記テストデコード信号をラッチすると共に、前記テストデコード信号をデコードして前記複数の内部回路のうちの１つを選択し、前記複数の内部回路のうち選択された内部回路の特性を変更するテスト選択信号を出力する複数のテストコードラッチ回路と、
前記テストデコード信号を前記テストモード制御回路から前記複数のテストコードラッチ回路に転送する複数のテストデコード線と、
前記テスト選択信号を前記複数のテストコードラッチ回路から前記複数の内部回路に転送する複数のテスト選択信号線とを具備し、
前記複数のテストコードラッチ回路は、前記複数のテスト選択信号線の長さが一定値よりも短くなるように、前記複数の内部回路に近接して配置され、かつ、前記複数のテストデコード線の少なくとも１つは、前記複数のテスト選択信号線の平均の長さよりも長い
ことを特徴とする半導体集積回路のテスト回路。
【請求項１４】
半導体チップ上に配置された複数の内部回路の特性を選択的に変更し、前記複数の内部回路を含む半導体集積回路のテストを行うテスト回路において、
テストコードに基づいてテストモードであるか否かを判定し、かつ、前記テストモードである場合に、第１テストデコード信号を出力するテストモード制御回路と、
前記テストモード制御回路の近傍に配置され、基準クロックに同期して前記第１テストデコード信号をシリアルデータに変換するパラレル・シリアル変換回路と、
前記基準クロックに同期して前記シリアルデータを第２テストデコード信号に変換する複数のシリアル・パラレル変換回路と、
前記複数の内部回路に対応して設けられ、前記第２テストデコード信号をラッチすると共に、前記第２テストデコード信号をデコードして前記複数の内部回路のうちの１つを選択し、前記複数の内部回路のうち選択された内部回路の特性を変更するテスト選択信号を出力する複数のテストコードラッチ回路と、
前記第１テストデコード信号を前記テストモード制御回路から前記パラレル・シリアル変換回路に転送する第１テストデコード線と、
前記シリアルデータを前記パラレル・シリアル変換回路から前記複数のシリアル・パラレル変換回路に転送するシリアルデータ線と、
前記第２テストデコード信号を前記複数のシリアル・パラレル変換回路から前記複数のテストコードラッチ回路に転送する複数の第２テストデコード線と、
前記テスト選択信号を前記複数のテストコードラッチ回路から前記複数の内部回路に転送する複数のテスト選択信号線とを具備し、
前記複数のテストコードラッチ回路は、前記複数のテスト選択信号線の長さが一定値よりも短くなるように、前記複数の内部回路に近接して配置され、前記複数のシリアル・パラレル変換回路は、前記複数のテストコードラッチ回路の近傍に配置され、前記シリアルデータ線は、前記複数のテスト選択信号線の平均の長さよりも長い
ことを特徴とする半導体集積回路のテスト回路。
【請求項１５】
前記複数のテストコードラッチ回路は、前記テストモード制御回路から一定距離だけ離れた１ヶ所以上の領域に、それぞれまとまって配置されていることを特徴とする請求項１３又は１４記載の半導体集積回路のテスト回路。
【請求項１６】
半導体チップ上に配置された複数の内部回路の特性を選択的に変更するためのテストコードをデコードし、前記テストコードにより選択された内部回路の特性を変更してテストを行う場合に、
前記半導体チップ内にパラレルに入力されるｎ（ｎは、自然数）ビットの前記テストコードをシリアルデータに変換し、
１本のシリアルデータ線により前記シリアルデータを前記複数の内部回路の近傍まで転送し、
前記シリアルデータを、前記複数の内部回路の近傍で、ｎビットのパラレルデータに変換し、
前記半導体チップ上に分散して配置される複数のテストコードラッチ回路に前記パラレルデータをラッチし、
前記複数のテストコードラッチ回路から前記複数の内部回路までを結ぶ複数のテスト選択信号線により、前記パラレルデータを前記複数のテストコードラッチ回路から前記複数のテスト選択信号線まで転送し、
前記パラレルデータに基づいて前記複数の内部回路のうちの１つを選択し、
選択された１つの内部回路の特性を変更する
というステップを具備し、前記シリアルデータ線は、前記複数のテスト選択信号線の平均の長さよりも長いことを特徴とする半導体集積回路のテスト方法。