【手続補正書】
【提出日】平成16年5月21日(2004.5.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に設けられた相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのソース又はドレインを構成する一対の半導体領域のチャネル側端部を、その電界効果トランジスタのゲート電極と重ならないように、そのゲート電極の両端部から遠ざかる方向に離して配置し、
前記半導体基板に形成された電界効果トランジスタであって、前記第１の電界効果トランジスタ以外の第２の電界効果トランジスタを構成する一対の半導体領域のチャネル側端部を、その電界効果トランジスタのゲート電極と一部が重なるように配置したことを特徴とする半導体集積回路装置。
【請求項２】
半導体基板に設けられた相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのソース又はドレイン領域とゲート電極とをオフセット構造としたことを特徴とする半導体集積回路装置。
【請求項３】
半導体基板に設けられた相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのゲート絶縁膜の厚さを、前記半導体基板に形成された電界効果トランジスタであって、前記第１の電界効果トランジスタ以外の電界効果トランジスタであり、前記第１の電界効果トランジスタと同じ電源電圧が供給される第２の電界効果トランジスタのゲート絶縁膜よりも厚くしたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、前記第１の電界効果トランジスタのソース又はドレイン領域とゲート電極とをオフセット構造とし、前記第２の電界効果トランジスタのソース又はドレイン領域とゲート電極とを非オフセット構造としたことを特徴とする半導体集積回路装置。
【請求項５】
半導体基板に設けられた相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのソース又はドレイン用の半導体領域は、チャネル側に配置され相対的に不純物濃度の低い第１の半導体領域と、前記第１の半導体領域に接続され相対的に不純物濃度の高い第２の半導体領域とを有し、
前記半導体基板に形成された電界効果トランジスタであって、前記第１の電界効果トランジスタ以外の電界効果トランジスタであり、前記第１の電界効果トランジスタと同じ電源電圧が供給される第２の電界効果トランジスタのソース又はドレイン用の半導体領域は、チャネル側に配置され相対的に不純物濃度の低い第１の半導体領域と、前記第１の半導体領域に接続され相対的に不純物濃度の高い第２の半導体領域とを有し、
前記第１の電界効果トランジスタの第１の半導体領域の不純物濃度を、前記第２の電界効果トランジスタの第１の半導体領域の不純物濃度よりも低くしたことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソース又はドレイン領域とゲート電極とを非オフセット構造としたことを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、前記第１の電界効果トランジスタのソース又はドレイン領域とゲート電極とをオフセット構造とし、前記第２の電界効果トランジスタのソース又はドレイン領域とゲート電極とを非オフセット構造としたことを特徴とする半導体集積回路装置。
【請求項８】
請求項５、６または７記載の半導体集積回路装置において、前記第１の電界効果トランジスタのゲート絶縁膜を、前記第２の電界効果トランジスタのゲート絶縁膜よりも厚くしたことを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体集積回路装置において、前記ＳＲＡＭセルの負荷用の電界効果トランジスタを、前記第１の電界効果トランジスタで構成し、前記ＳＲＡＭセルの駆動用および選択用の電界効果トランジスタを、前記第２の電界効果トランジスタで構成したことを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体集積回路装置において、前記ＳＲＡＭセルの負荷用および駆動用の電界効果トランジスタを、前記第１の電界効果トランジスタで構成し、前記ＳＲＡＭセルの選択用の電界効果トランジスタを、前記第２の電界効果トランジスタで構成したことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜８のいずれか１項に記載の半導体集積回路装置において、前記ＳＲＡＭセルの負荷用、駆動用および選択用の電界効果トランジスタを、前記第１の電界効果トランジスタで構成したことを特徴とする半導体集積回路装置。
【請求項１２】
請求項９〜１１のいずれか１項に記載の半導体集積回路装置において、前記負荷用の電界効果トランジスタが、ｐチャネル型の電界効果トランジスタであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体集積回路装置において、前記半導体基板に形成されたＳＲＡＭセルの周辺回路、前記半導体基板に形成されたＳＲＡＭセル以外の論理回路またはその両方の回路を構成する電界効果トランジスタを、前記第２の電界効果トランジスタで構成したことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体集積回路装置において、２次電池で駆動する携帯型電子装置に電気的に組み込むことを特徴とする半導体集積回路装置。
【請求項１５】
相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタおよび前記ＳＲＡＭセル以外の回路を構成する複数の電界効果トランジスタを半導体基板に形成する工程を有し、
前記ＳＲＡＭセルを構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのソース又はドレイン用の半導体領域とゲート電極とがオフセットとなり、前記複数の電界効果トランジスタのうち、前記第１の電界効果トランジスタ以外の第２の電界効果トランジスタのソース又はドレイン用の半導体領域とゲート電極とが非オフセットとなるように、前記第１および第２の電界効果トランジスタの半導体領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
（ａ）半導体基板に、第１、第２の電界効果トランジスタのゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、前記第１、第２の電界効果トランジスタのゲート電極を形成する工程と、
（ｃ）前記第１の電界効果トランジスタの形成領域を被覆し、前記第２の電界効果トランジスタの形成領域が露出されるマスクを形成した後、その半導体基板に第１の不純物を導入することにより、前記第２の電界効果トランジスタのソース又はドレイン用の半導体領域のうち、相対的に不純物濃度の低い第１の半導体領域を、前記第２の電界効果トランジスタのゲート電極に対して自己整合的に形成する工程と、
（ｄ）前記第１、第２の電界効果トランジスタの各々のゲート電極の側面に側壁絶縁膜を形成した後、その半導体基板に第２の不純物を導入することにより、前記第１、第２の電界効果トランジスタのソース又はドレイン用の半導体領域のうち、相対的に不純物濃度の高い第２の半導体領域を、前記第１、第２の電界効果トランジスタの各々のゲート電極および側壁絶縁膜に対して自己整合的に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
相補型電界効果トランジスタ構成の複数のＳＲＡＭセルの各々を構成する複数の電界効果トランジスタおよび前記ＳＲＡＭセル以外の回路を構成する複数の電界効果トランジスタを半導体基板に形成する工程を有し、
前記ＳＲＡＭセルを構成する複数の電界効果トランジスタのうち、少なくとも１つの第１の電界効果トランジスタのゲート絶縁膜を、その厚さが、前記第１の電界効果トランジスタ以外の電界効果トランジスタであって、前記第１の電界効果トランジスタと同一の電源電圧が供給される第２の電界効果トランジスタのゲート絶縁膜よりも厚くなるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
（ａ）前記半導体基板の主面上に第１のゲート絶縁膜を形成する工程と、
（ｂ）前記第１の電界効果トランジスタ形成領域に形成された前記第１のゲート絶縁膜部分を選択的に除去する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板の主面上に第２のゲート絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１７または１８記載の半導体集積回路装置の製造方法において、前記第１の電界効果トランジスタのソース又はドレイン用の半導体領域がゲート電極に対してオフセットとなり、前記第２の電界効果トランジスタのソース又はドレイン用の半導体領域がゲート電極に対して非オフセットとなるように、各々の半導体領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１５〜１９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ＳＲＡＭセルの負荷用の電界効果トランジスタを、前記第１の電界効果トランジスタで形成し、前記ＳＲＡＭセルの駆動用および選択用の電界効果トランジスタを、前記第２の電界効果トランジスタで形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１５〜１９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ＳＲＡＭセルの負荷用および駆動用の電界効果トランジスタを、前記第１の電界効果トランジスタで形成し、前記ＳＲＡＭセルの選択用の電界効果トランジスタを、前記第２の電界効果トランジスタで形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１５〜１９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ＳＲＡＭセルの負荷用、駆動用および選択用の電界効果トランジスタを、前記第１の電界効果トランジスタで形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２０〜２２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記負荷用の電界効果トランジスタを、ｐチャネル型の電界効果トランジスタで形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項１５〜２３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記半導体基板に形成されたＳＲＡＭセルの周辺回路、前記半導体基板に形成された論理回路またはその両方の回路を構成する電界効果トランジスタを、前記第２の電界効果トランジスタで形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
半導体基板上に形成されたＳＲＡＭセルおよび周辺回路を含む半導体装置であって、
前記ＳＲＡＭセルは１対の負荷用のｐチャネル型のＭＩＳ・ＦＥＴと、１対の駆動用のｎチャネル型のＭＩＳ・ＦＥＴと、１対の選択用のｎチャネル型のＭＩＳ・ＦＥＴとから構成され、
前記周辺回路は、第１のｐチャネル型のＭＩＳ・ＦＥＴおよび第１のｎチャネル型のＭＩＳ・ＦＥＴから構成され、
前記第１のｐチャネル型のＭＩＳ・ＦＥＴおよび第１のｎチャネル型のＭＩＳ・ＦＥＴはＬＤＤ構造を有し、
前記負荷用のｐチャネル型のＭＩＳ・ＦＥＴはシングルドレイン構造を有することを特徴とする半導体装置。
【請求項２６】
請求項２５に記載の半導体装置において、前記半導体装置はさらに論理回路を含み、前記論理回路は、前記第１のｐチャネル型のＭＩＳ・ＦＥＴおよび第１のｎチャネル型のＭＩＳ・ＦＥＴから構成されることを特徴とする半導体装置。