【手続補正書】
【提出日】平成16年3月23日(2004.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの根(Ｒ)と、データ出力を提供する複数の葉(Ｌ１,Ｌ２)と、前記根から前記葉までメッセンジャー信号を伝える複数の枝(Ｂ)と、前記複数の枝のうちの第１及び第２の枝(Ｂ１,Ｂ２)間で信号を、与えられた入力信号に応じて選択的に切り換えるための、クーロン遮蔽により制限されたレベルまで電荷を受け付けるように構成された少なくとも１つのノード(Ｎｄｉ,２)と、を定義する複数の手段と、
前記ノードと前記第１および第２の枝とをそれぞれ結合したポテンシャル障壁手段(ＭＴＪ１,２,３)と、
電荷キャリアを、前記ノード(２)と前記第１及び第２の枝(Ｂ１,Ｂ２)のいずれか一方の枝との間を通過させるためのクロック波形(Φ１)を提供するクロック手段(Ｖｃｌ)と、
選択的に前記第１および第２の枝(Ｂ１,Ｂ２)のいずれか一方の枝と前記ノードとの間で、電荷キャリアを優先してトンネル通過させるために、前記ポテンシャル障壁手段の相対レベルを、与えられた制御信号に応じて選択的に変化させる手段(Ｖ２,Ｖ３)と、
を含むことを特徴とするＢＤＤ論理素子。
【請求項２】
請求項１記載のＢＤＤ論理素子において、
前記ノード(２)に対してのメッセンジャー信号入力部(１)と、
前記入力部および前記ノードとの間にポテンシャル障壁手段(ＭＴＪ１)と、
を含むことを特徴とするＢＤＤ論理素子。
【請求項３】
請求項２記載のＢＤＤ論理素子において、
前記クロック波形(Φ１)を前記ノード(２)に印加する手段(Ｖｃｌ,Ｃｇ)を含むことを特徴とするＢＤＤ論理素子。
【請求項４】
請求項１〜３のうちのいずれか１項に記載のＢＤＤ論理素子において、
相互に接続された複数のＢＤＤ論理要素(ＢＤＤ１)を含み、
前記複数のＢＤＤ論理要素の各々は、前記２つの枝、それに対応する前記ノード、および、当該２つの枝と当該ノードとの間のポテンシャル障壁手段を備えることを特徴とするＢＤＤ論理素子。
【請求項５】
請求項４記載のＢＤＤ論理素子において、
複数のクロック波形(Φ１,Φ２,Φ３,Φ４)を、位相差を付けて前記複数のＢＤＤ論理要素に印加し、前記論理要素のノードからノードへ電荷キャリアを移動させる手段を含むことを特徴とするＢＤＤ論理素子。
【請求項６】
請求項１〜５のいずれか１項に記載のＢＤＤ論理素子において、
前記ポテンシャル障壁手段は、複数の多重トンネル障壁構造(ＭＴＪ１,ＭＴＪ２,ＭＴＪ３)を備えることを特徴とするＢＤＤ論理素子。
【請求項７】
請求項６記載のＢＤＤ論理素子において、
前記多重トンネル障壁構造は、サイドゲート(６)を備えることを特徴とするＢＤＤ論理素子。
【請求項８】
請求項７記載のＢＤＤ論理素子において、
前記入力信号(Ｘ１,Ｘ２,Ｘ３)を前記サイドゲート(６１,６２,６３)に印加する手段を含むことを特徴とするＢＤＤ論理素子。
【請求項９】
請求項６〜８のいずれか１項に記載のＢＤＤ論理素子において、
前記トンネル障壁構造を提供する手段は、基板(１１)中のδドープ層から構成される伝導チャンネル(１０)を含み、
前記チャンネルは、多重トンネル接合特性を示す、幅がくびれた領域(１２,１５)を含むことを特徴とするＢＤＤ論理素子。
【請求項１０】
請求項９記載のＢＤＤ論理素子において、
前記くびれた領域に隣接するサイドゲート手段(１３,１７)を含むことを特徴とするＢＤＤ論理素子。
【請求項１１】
請求項１０記載のＢＤＤ論理素子において、
前記サイドゲート手段は、前記伝導チャンネルの上に重ねて配置される伝導トラック(１７)から構成されることを特徴とするＢＤＤ論理素子。
【請求項１２】
請求項１〜１１のいずれか１項に記載のＢＤＤ論理素子において、
前記複数の葉に結合し、出力論理信号を供給する出力手段(Ａ１,Ａ２)を含むことを特徴とするＢＤＤ論理素子。
【請求項１３】
請求項１２記載のＢＤＤ論理素子において、
前記出力手段は、増幅器を備えることを特徴とするＢＤＤ論理素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
本発明によれば、
１つの根と、データ出力を提供する複数の葉と、前記根から前記葉までメッセンジャー信号を伝える複数の枝と、前記複数の枝のうちの第１及び第２の枝間で信号を、与えられた入力信号に応じて選択的に切り換えるための、クーロン遮蔽により制限されたレベルまで電荷を受け付けるように構成された少なくとも１つのノードと、を定義する複数の手段と、
前記ノードと前記第１および第２の枝とをそれぞれ結合したポテンシャル障壁手段と、
電荷キャリアを、前記ノードと前記第１及び第２の枝のいずれか一方の枝との間を通過させるためのクロック波形を提供するクロック手段と、
選択的に前記第１および第２の枝のいずれか一方の枝と前記ノードとの間で、電荷キャリアを優先してトンネル通過させるために、前記ポテンシャル障壁手段の相対レベルを、与えられた制御信号に応じて選択的に変化させる手段と、
を含むことを特徴とするＢＤＤ論理素子が提供される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
以下でより詳細に説明されるように、クロック波形の最初の１/２周期では、単一の電子、あるいは、例えば１０未満の電子のグループから構成される、メッセンジャー信号が、MTJ１の障壁構造を通り、ノード２へトンネル通過する。正確に定まった数の電子が上記構造をトンネル通過する。これは、クーロン遮蔽効果により、ノード２に到達しうる電荷が制限されるためである。クロック波形の次の１/２周期では、メッセンジャー信号を構成する電子は、ノード２からMTJ２あるいは３の障壁構造を通って、端子３あるいは端子４へトンネル通過させられる。選択される経路は、サイドゲート電圧V２、V３の相対的な値に応じて決まる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
結果として得られる特性はヒステリシスを示し、これは図５において実線で表される。図５に示す範囲の最低値Vglからゲート電圧が上昇する場合を考えると、特性は、n=−３(ノード２において３個の電子が不足)の線(a)に沿って、ノード２の電圧がクーロン遮蔽の限界Vc=Qc/Cに到達するまで移動する。その後、ノード２はこのクーロン遮蔽効果により１つの電子を得るが、ノード電圧Vがクーロン遮蔽により制限されているため、該特性はn=−２の線へジャンプする。ゲート電圧がその最高値Vguへ向かって徐々に上昇するに従い、メモリノードの電子状態は、ノード２において３個の電子が過剰になるまで、すなわちn=３となるまで、段階的に増加する。その後、ゲート電圧Vgが減少すると、メモリノード２の電圧は、クーロン遮蔽の下限−Vc=−Qc/Cに達するまで、n=３の線(b)に沿って減少する。以降は、ゲート電圧がその最低値Vglまで減少するに伴い、ノードの電子状態は、n=−３となるまで段階的に減少する。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
動作に際しては、クロック電圧Vclが最高値から最低値へ向かって減少すると、図６に示す特性は、MTJ１のクーロン遮蔽の限界、すなわち−Vc１に達するまで、線(b)に沿って下降する。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図３を参照して述べた方式でMTJを利用したBDD論理素子を用いて、図１に示されたBDDにより論理関数(X１+X２)X３を実現したものを図９に示す。各入力信号Xは、図１０に示すように、１対の相補型電圧+−Vを備えている。すなわち、ノードNd１については、入力信号X１が、MTJ２およびMTJ３のサイドゲート６に印加される。同様に、ノードNd２については、入力信号X２が、MTJ４およびMTJ５のサイドゲートにそれぞれ印加される。クロック波形Φは、図１１に示すように、回路中の様々な位置に印加される。クロック波形は、図１２に示すような形状で発生する。同図に示すような位相差をそれぞれ備えた、４つのクロック波形Φ１〜Φ４が印加されている。すなわち、ノードNd１の場合、クロック波形Φ１によって、分離された電子のパケットが次々に、MTJ１をトンネル通過してノードNd１へ達することになる。また、入力信号X１は、その符号(＋／−)に応じて、図６を用いて説明した原理に基づき、前記電子パケットがMTJ２およびMTJ３のうちいずれを通るべきかを決定せしめる。ここで、当該素子の動作においては必ずしも必要とされていないため、MTJ１にはサイドゲートが備えられていない。同様に、MTJ６においてもサイドゲートは含まれていない。MTJ６は、BDDツリーを通過する信号間の位相関係を正しく維持するために備えられており、MTJ６とMTJ３とは連動してターンスタイルとして動作する。同様に、MTJ７とMTJ４とは連動してターンスタイルとして動作し、BDDツリーを通過する信号間の位相関係を正しく維持する。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図１６に示すMTJの製造方法の一例を、図１８〜２１を参照して説明する。図１７が示すように、δドープ層１０は、MOCVDによりGaAs基板１１上に成長する。δドープ層１０は、表面から３０nm下方に形成され、濃度５×１０１２cm-２のSiが添加された。キャリア濃度は、液体ヘリウム温度でのホール抵抗測定から、４×１０１２cm-２と推定される。電子ビームリソグラフィによるレジストのパターニングの後、基板表面に４０nmの厚さでアルミニウムを蒸着し、リフトオフ法によりパターン処理して、図１７に示す構造を形成する。