【手続補正書】
【提出日】平成17年9月16日(2005.9.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  縦型バイポーラ接合トランジスタの加工方法であって、
半導体基板に、第１導電型をドープしたコレクタ領域を形成するステップと、
半導体基板のコレクタ領域の上に、第１層と第３層の間に第２層が配置され、第１層がコレクタ領域に隣接した、少なくとも３つの材料層を含む多層スタックを形成するステップと、
少なくとも３つの材料層に、コレクタ領域で終わるウインドウを形成するステップと、
ウインドウに、コレクタ領域と接触し、第１導電型をドープした下部領域と、第２導電型をドープした上部領域とを含む、ドープト半導体プラグを形成するステップと、
上部領域の上に重なり、第１導電型をドープした、エミッタ領域を形成するステップと、を含む方法。
【請求項２】  集積回路構造の加工方法であって、
半導体基板に、第１導電型をドープした第１ドープト領域を形成すること、
半導体基板の第１ドープト領域の上に、第１層と第３層の間に第２層が配置され、第１層が第１ドープト領域に隣接した、少なくとも３つの材料層を形成するステップと、
少なくとも３つの材料層にウインドウを形成するステップと、
ウインドウに、第１ドープト領域と接触し、第１導電型をドープした下部領域と、第２導電型をドープした上部領域とを含む、ドープト半導体プラグを形成するステップと、
第２層を除去して、ドープト半導体プラグの一部を露出させるステップと、
プラグの露出部に誘電体材料を形成すること、
第２層の除去によって作られたボイドを、絶縁体材料、半導体材料、または導電体材料で充填するステップと、
半導体プラグの上部領域の上に重なり、第１導電型をドープした、第２ドープト領域を形成するステップと、を含む方法。
【請求項３】  エッチング液中で、第２層エッチング速度が第１層エッチング速度および第３層エッチング速度より少なくとも１０倍速い、第１層エッチング速度、第２層エッチング速度、および第３層エッチング速度を特徴とする、第２層をエッチング液中でエッチングによって除去する請求項２に記載の方法。
【請求項４】  エッチング液が、等方性ウエット・エッチング液および等方性ドライ・エッチング液からなる群から選択される、請求項３に記載の方法。
【請求項５】  第１材料層の上、第２材料層の上、または第１材料層と第２材料層両方の上に、エッチ・ストップ層を形成するステップをさらに含み、第２層の除去がエッチング液によって行われ、エッチ・ストップ層が、第１材料層、第３材料層、または第１材料層と第３材料層両方へのエッチング液の接触を防止する、請求項２に記載の方法。
【請求項６】  第１層および第３層の材料が、窒化シリコン、二酸化シリコン、およびドープト二酸化シリコンからなる群から選択される電気絶縁材料を含む、請求項２に記載の方法。
【請求項７】  第１層および第３層の材料が、ドープト二酸化シリコンを含み、プロセスが、基板を加熱して第１層および第３層からドーパントを拡散させて、ドープト半導体プラグの隣接領域をさらにドープするステップをさらに含み、第１層および第３層のドープト二酸化シリコンの導電型が、ドープト半導体プラグの導電型と反対である、請求項２に記載の方法。
【請求項８】  第１デバイス領域の上に少なくとも３つの材料層を形成する前に、第１デバイス領域の上に、第１層のドープト二酸化シリコンから第１ドープト領域へのドーパントの拡散を防ぐ拡散バリヤ層を形成するステップをさらに含む、請求項７に記載の方法。
【請求項９】  ドープト半導体プラグが、ｉｎ  ｓｉｔｕドーピングおよび注入から選択されるプロセスによってドープされる、請求項２に記載の方法。
【請求項１０】  ドープト半導体プラグが、シリコン、シリコン・ゲルマニウム、およびシリコン・ゲルマニウム炭素からなる群から選択される結晶性半導体材料から形成される、請求項２に記載の方法。
【請求項１１】  基板が、シリコン基板およびシリコン・オン・インシュレータ基板からなる群から選択される、請求項２に記載の方法。
【請求項１２】  酸素含有雰囲気で約７００℃から１１００℃の範囲の温度に基板を加熱すること、化学気相成長法、原子層堆積法、およびジェット蒸着法から選択されるプロセスによって半導体プラグ上に誘電体材料を形成する、請求項２に記載の方法。
【請求項１３】  ドープト半導体プラグ上に形成される誘電体材料の層が、二酸化シリコン、窒化シリコン、酸窒化シリコンおよび金属酸化物からなる群から選択される、請求項２に記載の方法。
【請求項１４】  半導体プラグ上に形成される誘電体材料の層の厚みが、約１ｎｍから約２０ｎｍである、請求項２に記載の方法。
【請求項１５】  第１ドープト領域がバイポーラ接合トランジスタの埋め込みコレクタ領域を含み、下部領域がバイポーラ接合トランジスタのコレクタ領域を含み、上部領域がバイポーラ接合トランジスタのベース領域を含み、第２ドープト領域がバイポーラ接合トランジスタのエミッタ領域を含む、請求項２に記載の方法。
【請求項１６】  埋め込みコレクタ領域が、コレクタ領域より高いドーピング濃度を有する、請求項１５に記載の方法。
【請求項１７】  第２層の除去によって作られるボイドを充填する材料が、制御端末を形成する導電材料を含み、制御端末への電圧の印加が、半導体プラグの下部領域および上部領域の誘電体材料に隣接した部分に電界効果を作り出す、請求項２に記載の方法。
【請求項１８】  第２層の除去によって作られるボイドを充填する材料が、ドープト半導体プラグの上部領域に接続される制御端末を形成する導電材料を含む、請求項２に記載の方法。
【請求項１９】  集積回路構造の加工方法であって、
半導体基板の主表面の第１領域に、第１半導体デバイスのソース領域およびドレイン領域からなる群から選択される、第１ドープト領域を形成するステップと、
半導体基板の主表面の第２領域に、第２半導体デバイスの第１コレクタ領域を形成するステップと、
第１ドープト領域および第１コレクタ領域の上に、少なくとも３つの材料層を含む多層スタックを形成することであって、多層スタックの第１層と第３層の間に多層スタックの第２層が配置され、第１層が第１ドープト領域および第１コレクタ領域に隣接しているステップと、
少なくとも３つの材料層に、第１デバイス領域で終わる第１ウインドウと、第１コレクタ領域で終わる第２ウインドウを形成するステップと、
第１ウインドウに、第１ドープト半導体プラグを形成すること、
第２ウインドウに、下部領域および上部領域を含み、下部領域が第１コレクタ領域と接触している、第２ドープト半導体プラグを形成するステップと、
第１ドープト半導体プラグの上部表面と接触しているソース領域およびドレイン領域からなる群から選択される第２ドープト領域を形成するステップであって、第１ドープト領域および第２ドープト領域の一方がソース領域であり、他方がドレイン領域であるステップと、
第２ドープト半導体プラグの上部と接触して、エミッタ領域を形成するステップと、
第２層を除去し、それにより第１ドープト半導体プラグおよび第２ドープト半導体プラグの一部を露出するステップと、
第１ドープト半導体プラグの露出部分上に、誘電体材料を形成するステップと、
誘電体材料と接触してゲートを形成するステップと、を含む方法。
【請求項２０】  第２層エッチング速度が第１層エッチング速度および第３層エッチング速度より少なくとも１０倍速い、第１層エッチング速度、第２層エッチング速度、および第３層エッチング速度を特徴とする、第２層をエッチング液中でエッチングによって除去する請求項１９に記載の方法。
【請求項２１】  エッチング液が、等方性ウエット・エッチング液および等方性ドライ・エッチング液からなる群から選択される、請求項２０に記載の方法。
【請求項２２】  第１材料層の上、第２材料層の上、または第１材料層と第２材料層両方の上に、エッチ・ストップ層を形成するステップをさらに含み、第２層の除去がエッチング液によって行われ、エッチ・ストップ層が、第１材料層、第３材料層、または第１材料層と第３材料層両方へのエッチング液の接触を防止する、請求項１９に記載の方法。
【請求項２３】  第１層および第３層の材料が、窒化シリコン、二酸化シリコン、およびドープト二酸化シリコンから選択される電気絶縁材料を含む、請求項１９に記載の方法。
【請求項２４】  第１層および第３層の材料が、ドープト二酸化シリコンを含み、プロセスが、基板を加熱して第１層および第３層からドーパントを拡散させて、第１ドープト半導体プラグの隣接領域をドープするステップをさらに含み、第１層および第３層のドープト二酸化シリコンの導電型が、第１ドープト半導体プラグの導電型と反対である、請求項１９に記載の方法。
【請求項２５】  第１デバイス領域の上に多層スタックを形成する前に、第１デバイス領域の上に、第１層のドープト二酸化シリコンから第１ドープト領域へのドーパントの拡散を防ぐ拡散バリヤ層を形成するステップをさらに含む、請求項１９に記載の方法。
【請求項２６】  第１ドープト半導体プラグおよび第２ドープト半導体プラグが、ｉｎ  ｓｉｔｕまたは注入によってドープされる、請求項１９に記載の方法。
【請求項２７】  第１ドープト半導体プラグおよび第２ドープト半導体プラグが、シリコン、シリコン・ゲルマニウム、およびシリコン・ゲルマニウム炭素からなる群から選択される結晶性半導体材料から形成される、請求項１９に記載の方法。
【請求項２８】  基板が、シリコン基板およびシリコン・オン・インシュレータ基板からなる群から選択される、請求項１９に記載の方法。
【請求項２９】  酸素含有雰囲気で約７００℃から１１００℃の範囲の温度に基板を加熱すること、化学気相成長法、原子層堆積法、およびジェット蒸着法から選択されるプロセスによって第１ドープト半導体プラグおよび第２ドープト半導体プラグ上に誘電体材料を形成する、請求項１９に記載の方法。
【請求項３０】  第１ドープト半導体プラグおよび第２ドープト半導体プラグ上に形成される誘電体材料が、二酸化シリコン、窒化シリコン、酸窒化シリコンおよび金属酸化物からなる群から選択される、請求項１９に記載の方法。
【請求項３１】  第１ドープト半導体プラグおよび第２ドープト半導体プラグ上に形成される誘電体材料の厚みが、約１ｎｍから約２０ｎｍである、請求項１９に記載の方法。
【請求項３２】  埋め込みコレクタ領域、コレクタ領域、ベース領域、およびエミッタ領域がバイポーラ接合トランジスタを形成するように、第１コレクタ領域が埋め込みコレクタ領域を含み、第２ドープト半導体プラグの下部領域がコレクタ領域を含み、第２ドープト半導体プラグの上部領域がベース領域を含む、請求項１９に記載の方法。
【請求項３３】  第１ドープト領域に第１導電型をドープし、第１ドープト半導体プラグに第２導電型をドープし、第２ドープト領域に第１導電型をドープし、第１ドープト領域がＭＯＳＦＥＴのソース領域およびドレイン領域から選択され、第２ドープト領域がＭＯＳＦＥＴのソースおよびドレイン領域のもう一方であり、第１ドープト半導体プラグがＭＯＳＦＥＴのチャネル領域であり、第１コレクタ領域に第２導電型をドープし、第２ドープト半導体プラグの下部領域に第２導電型をドープし、第２ドープト半導体プラグの上部領域に第１導電型をドープし、エミッタ領域に第１導電型をドープする、請求項１９に記載の方法。
【請求項３４】  第１ドープト領域に第１導電型をドープし、第１ドープト半導体プラグに第２導電型をドープし、第２ドープト領域に第１導電型をドープし、第１ドープト領域がＭＯＳＦＥＴのソース領域およびドレイン領域から選択され、第２ドープト領域がＭＯＳＦＥＴのソースおよびドレイン領域のもう一方であり、第１ドープト半導体プラグがＭＯＳＦＥＴのチャネル領域であり、コレクタ領域に第１導電型をドープし、第２ドープト半導体プラグの下部領域に第１導電型をドープし、第２ドープト半導体プラグの上部領域に第２導電型をドープし、エミッタ領域に第１導電型をドープし、本方法が、第１ドープト領域とコレクタ領域の間に絶縁材料を形成するステップをさらに含む、請求項１９に記載の方法。
【請求項３５】  第２ドープト半導体プラグの誘電体材料と電気的接触にある制御端末を形成するステップをさらに含む、請求項１９に記載の方法。
【請求項３６】  制御端末に電圧を印加して、第２ドープト半導体プラグ内の電流を制御する、請求項３５に記載の方法。
【請求項３７】  第２ドープト半導体プラグの上部領域の上に重なる絶縁層を形成するステップをさらに含み、エミッタ領域が絶縁層の上に重なる、請求項１９に記載の方法。
【請求項３８】  第２ドープト領域およびエミッタ領域を形成する前に、第１ドープト半導体プラグおよび第２ドープト半導体プラグを、多層スタックの第３層と平坦化するステップをさらに含む、請求項１９に記載の方法。
【請求項３９】  集積回路構造であって、
面に沿って主表面を有する半導体層と、
前記主表面に隣接した第１導電型の第１ドープト領域と、
前記第１ドープト領域の上に形成され、第２層が第１層および第３層の間に配置され、前記第１層が前記第１ドープト領域に隣接している少なくとも３つの材料層と、
前記少なくとも３つの材料層内に形成された、トレンチ下部内の第１導電型の第２ドープト領域と、
前記トレンチ上部内の第２導電型の第３ドープト領域と、
前記第３ドープト領域の上に配置された第１導電型の第４ドープト領域とを備える集積回路構造。
【請求項４０】  第１ドープト領域が、バイポーラ接合トランジスタの埋め込みコレクタを形成し、第２ドープト領域がバイポーラ接合トランジスタのコレクタを形成し、第３ドープト領域がバイポーラ接合トランジスタのベースを形成し、第４ドープト領域がバイポーラ接合トランジスタのエミッタを形成する、請求項３９に記載の集積回路構造。
【請求項４１】  第３ドープト領域と第４ドープト領域の間に配置された絶縁層をさらに含み、絶縁層がその中にウインドウを有し、ウインドウを通して第３ドープト領域と第４ドープト領域の間を接触させる、請求項３９に記載の集積回路構造。
【請求項４２】  第１層および第３層が絶縁層を含み、第２層が犠牲層である、請求項３９に記載の集積回路構造。
【請求項４３】  第２ドープト領域と第３ドープト領域が接触する領域で、トレンチの外壁に隣接した酸化物材料をさらに含み、酸化物材料と電気的コミュニケーションを行う導電材料をさらに含み、前記導電材料が集積回路構造の制御端末を形成する、請求項３９に記載の集積回路構造。
【請求項４４】  制御端末が第３ドープト領域と電気的に接続している、請求項４３に記載の集積回路構造。
【請求項４５】  電圧が集積回路構造の動作パラメータを制御するように、第２ドープト領域と第３ドープト領域が接触する領域に電界効果を作り出すために制御端末に電圧を印加する、請求項４３に記載の集積回路構造。
【請求項４６】  集積回路構造であって、
面に沿って主表面を有する半導体層と、
前記主表面の第１領域上に形成された第１導電型の第１ドープト・ソース／ドレイン領域と、
前記第１ドープト・ソース／ドレイン領域の上に形成された少なくとも３つの材料層と、
前記少なくとも３つの材料層内に形成された第１トレンチ内に形成され、前記第１ソース／ドレイン領域の上に重なるチャネル領域と、
前記チャネル領域と垂直に並んだ第２ドープト・ソース／ドレイン領域と、
前記チャネル領域と隣接する誘電体層と、
導電要素への電圧の印加によって前記チャネル領域の導電率を制御する、前記誘電体層と隣接する前記導電要素と、
前記主表面の第２領域上に形成された第３ドープト領域と、
前記第３ドープト領域の上に形成された少なくとも３つの材料層と、
前記少なくとも３つの材料層内に形成された第２トレンチの下部内に形成され、前記第３ドープト領域の上に重なる第４ドープト領域と、
前記トレンチ上部内の前記第４ドープト領域の上に重なる、前記第４ドープト領域と反対の導電型の第５ドープト領域と、
前記第５ドープト領域の上に重なる第６ドープト領域とを備える集積回路構造。
【請求項４７】  第１ドープト・ソース／ドレイン領域に第１導電型をドープし、チャネル領域に第２導電型をドープし、第２ドープト・ソース／ドレイン領域に第１導電型をドープし、第３ドープト領域に第２導電型をドープし、第４ドープト領域に第２導電型をドープし、第５ドープト領域に第１導電型をドープし、第６ドープト領域に第２導電型をドープする、請求項４６に記載の集積回路構造。
【請求項４８】  第１ドープト・ソース／ドレイン領域、チャネル領域、および第２ドープト・ソース／ドレイン領域がＭＯＳＦＥＴを含み、第３ドープト領域がＢＪＴの第１コレクタ領域を含み、第４ドープト領域がＢＪＴの第２コレクタ領域を含み、第５ドープト領域がＢＪＴのベース領域を含み、第６ドープト領域がＢＪＴのエミッタ領域を含む、請求項４７に記載の集積回路構造。
【請求項４９】  第１ドープト・ソース／ドレイン領域に第２導電型をドープし、チャネル領域に第１導電型をドープし、第２ドープト・ソース／ドレイン領域に第２導電型をドープし、第３ドープト領域に第２導電型をドープし、第４ドープト領域に第２導電型をドープし、第５ドープト領域に第１導電型をドープし、第６ドープト領域に第２導電型をドープする、請求項４６に記載の集積回路構造。
【請求項５０】  第１ドープト・ソース／ドレイン領域、チャネル領域、および第２ドープト・ソース／ドレイン領域がＭＯＳＦＥＴを含み、第３ドープト領域がＢＪＴの第１コレクタ領域を含み、第４ドープト領域がＢＪＴの第２コレクタ領域を含み、第５ドープト領域がＢＪＴのベース領域を含み、第６ドープト領域がＢＪＴのエミッタ領域を含み、集積回路構造が、第１ドープト・ソース／ドレイン領域と第３ドープト領域の間に配置した絶縁材料をさらに含む、請求項４９に記載の集積回路構造。
【請求項５１】  集積回路構造であって、
面に沿って主表面を有する半導体領域と、
前記主表面と隣接した第１導電型の第１ドープト領域と、
前記第１ドープト領域の上に重なる第１導電型の第２ドープト領域と、
前記第２ドープト領域の上に重なる第２導電型の第３ドープト領域と、
前記第３ドープト領域の上に重なる第１導電型の第４ドープト領域とを含み、
動作中、前記第２ドープト領域と前記第３ドープト領域の間の接合が逆方向バイアスされ、前記第３ドープト領域と前記第４ドープト領域の間の前記接合が順方向バイアスされ、
前記第２ドープト領域、前記第３ドープト領域、または前記第２ドープト領域と第３ドープト領域の両方に隣接し、前記第２ドープト領域と前記第３ドープト領域の間の接合に実質的に垂直である酸化物層と、
導電層に印加された電圧に応じて、前記第２ドープト領域、前記第３ドープト領域、または前記第２ドープト領域と前記第３ドープト領域の両方で半導体材料の導電率を制御するための、前記酸化物層と隣接する導電層とを備える集積回路構造。
【請求項５２】  導電層への選択された電圧の印加が、第２ドープト領域、第３ドープト領域、または第２ドープト領域と第３ドープト領域の両方に、デプリーション領域、アキュムレーション領域、または反転領域を形成することができる、請求項５１に記載の集積回路構造。
【請求項５３】  導電層への電圧の印加が、第２ドープト領域、第３ドープト領域、または第２ドープト領域と第３ドープト領域両方の電流を制御する、請求項５１に記載の集積回路構造。
【請求項５４】  導電層が、集積回路構造の高インピーダンス入力端末を形成する、請求項５１に記載の集積回路構造。
【請求項５５】  第１ドープト領域が、バイポーラ接合トランジスタ・デバイスの埋め込みコレクタを形成し、第２ドープト領域が、バイポーラ接合トランジスタ・デバイスのコレクタを形成し、第３ドープト領域が、バイポーラ接合トランジスタ・デバイスのベースを形成し、第４ドープト領域が、バイポーラ接合トランジスタ・デバイスのエミッタを形成し、導電層に印加した電圧が、バイポーラ接合トランジスタ・デバイスの利得を制御する、請求項５１に記載の集積回路構造。
【請求項５６】  第１ドープト領域が、バイポーラ接合トランジスタ・デバイスの埋め込みコレクタを形成し、第２ドープト領域が、バイポーラ接合トランジスタ・デバイスのコレクタを形成し、第３ドープト領域が、バイポーラ接合トランジスタ・デバイスのベースを形成し、第４ドープト領域がエミッタを形成する、請求項５１に記載の集積回路構造。
【請求項５７】  導電層への電圧の印加に応じて、第２ドープト領域の耐圧、第３ドープト領域の耐圧、または第２ドープト領域と第３ドープト領域両方の耐圧が制御される、請求項５１に記載の集積回路構造。
【請求項５８】  導電層への電圧の印加に応じて、集積回路構造の利得が制御される、請求項５１に記載の集積回路構造。
【請求項５９】  導電層への電圧の印加に応じて、第２ドープト領域、第３ドープト領域、または第２ドープト領域と第３ドープト領域両方に隣接して、電圧制御コンデンサが形成される、請求項５１に記載の集積回路構造。