【手続補正書】
【提出日】平成17年1月11日(2005.1.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の学習方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力される荷重電圧に応じて荷重が変化するシナプスとしての積算器を有するニューロ素子を備え、アナログデータを処理するニューラルネットワーク装置として機能する半導体装置の学習方法であって、
前記ニューロ素子に所定の入力データを入力し、該入力データに対する該ニューロ素子の出力の目標値と実際の出力との誤差を算出するステップＡと、
その後、前記積算器の荷重を変化させて前記誤差の変化量を算出するステップＢと、
前記誤差の変化量に基づいて前記積算器の荷重を変化させるステップＣとを有し、
前記ステップＢ及びＣにおいて、前記積算器に対し、前記荷重を略一定値に揃えるためのリセット電圧を前記荷重電圧として入力した後、変化させようとする荷重に対応する荷重電圧を入力することにより、前記荷重を変化させる、半導体装置の学習方法。
【請求項２】
前記変化させようとする荷重に対応する荷重電圧の絶対値が前記リセット電圧の絶対値より小さい、請求項１記載の半導体装置の学習方法。
【請求項３】
前記リセット電圧の波形がパルス状である、請求項１記載の半導体装置の学習方法。
【請求項４】
前記積算器と異なる積算器について、前記ステップＡ乃至Ｃを遂行する、請求項１記載の半導体装置の学習方法。
【請求項５】
前記誤差が所定値を下回るまで、各積算器について、順に繰り返すようにして、前記ステップＡ乃至Ｃを遂行する、請求項４記載の半導体装置の学習方法。
【請求項６】
前記荷重電圧に対する前記積算器の荷重の変化がヒステリシス特性を有する、請求項１記載の半導体装置の学習方法。
【請求項７】
前記リセット電圧の絶対値が前記ヒステリシス特性における飽和電圧の絶対値より大きい、請求項６記載の半導体装置の学習方法。
【請求項８】
前記積算器は前記荷重電圧が一方の電極に印加される強誘電体キャパシタを有し、該強誘電体キャパシタの他方の電極の電位に応じて前記荷重が定まる、請求項６記載の半導体装置の学習方法。
【請求項９】
前記積算器は、前記荷重電圧の印加により結晶状態が変化する抵抗変化材料を有し、該結晶状態の変化に応じて前記荷重が定まる、請求項１記載の半導体装置の学習方法。
【請求項１０】
前記リセット電圧の印加により前記抵抗変化材料が略非晶質状態になる、請求項９記載の半導体装置の学習方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、ニューラルネットワーク情報処理に用いられる半導体装置の学習方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本発明は、上記のような課題を解決するためになされたもので、学習の信頼性が高く、且つ実用に耐えうる演算速度を有するニューラルネットワーク装置として機能する半導体装置の学習方法を提供することを目的としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
そして、本件発明者は、不揮発の多値メモリ技術を積算器に応用することにより、複数の荷重を加えることと、積算器の動作速度の向上とが併せて実現可能であることを見いだした。強誘電体メモリや相変化メモリは、２値以上のデータを記憶することができ、且つ書き込み時間は共に１００ｎｓｅｃ以下である。そのため、これらの多値メモリを積算器に応用することで、従来の積算器に比べて大幅に荷重変調の速度を向上させることが可能になる。
具体的には、本発明に係る半導体装置の学習方法は、入力される荷重電圧に応じて荷重が変化するシナプスとしての積算器を有するニューロ素子を備え、アナログデータを処理するニューラルネットワーク装置として機能する半導体装置の学習方法であって、前記ニューロ素子に所定の入力データを入力し、該入力データに対する該ニューロ素子の出力の目標値と実際の出力との誤差を算出するステップＡと、その後、前記積算器の荷重を変化させて前記誤差の変化量を算出するステップＢと、前記誤差の変化量に基づいて前記積算器の荷重を変化させるステップＣとを有し、前記ステップＢ及びＣにおいて、前記積算器に対し、前記荷重を略一定値に揃えるためのリセット電圧を前記荷重電圧として入力した後、変化させようとする荷重に対応する荷重電圧を入力することにより、前記荷重を変化させる。このような構成とすると、積算器にリセット電圧を入力することにより、荷重が、一旦、略一定値に揃えられるので、積算器の荷重が荷重電圧に対し前歴の影響を受ける特性を有していても、適切に荷重を設定することができる。その結果、学習の信頼性を高めることができる。
前記変化させようとする荷重に対応する荷重電圧の絶対値は前記リセット電圧の絶対値より小さいことが好ましい。このような構成とすると、荷重が荷重電圧に対しヒステリシス特性を有する場合に、効率良く荷重を最適化することができる。
前記リセット電圧の波形がパルス状であってもよい。
前記積算器と異なる積算器について、前記ステップＡ乃至Ｃを遂行してもよい。前記誤差が所定値を下回るまで、各積算器について、順に繰り返すようにして、前記ステップＡ乃至Ｃを遂行してもよい。
前記荷重電圧に対する前記積算器の荷重の変化がヒステリシス特性を有してもよい。このような構成とすると、本発明が特に顕著な効果を奏する。
前記リセット電圧の絶対値が前記ヒステリシス特性における飽和電圧の絶対値より大きいことが好ましい。飽和電圧より絶対値の大きい荷重電圧を入力すると、荷重が一義的に定まるので、このような構成とすることにより、リセット電圧を適切に設定することができる。
前記積算器は前記荷重電圧が一方の電極に印加される強誘電体キャパシタを有し、該強誘電体キャパシタの他方の電極の電位に応じて前記荷重が定まってもよい。
前記積算器は、前記荷重電圧の印加により結晶状態が変化する抵抗変化材料を有し、該結晶状態の変化に応じて前記荷重が定まってもよい。
前記リセット電圧の印加により前記抵抗変化材料が略非晶質状態になってもよい。このような構成とすると、リセット電圧の印加後に印加した荷重電圧に対し、抵抗変化材料の結晶状態が一義的に定まるので、適切に荷重を設定することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
（参考例１）
第４の実施形態で説明したニューラルネットワーク装置の学習方法は、ニューラルネットワーク装置が非線形性やヒステリシス特性を有する素子を備える場合、非常に有効な方法である。しかし、現在の技術においては、強誘電体の許容される分極反転回数に限界があるため、リセット電圧による分極反転回数を減らすことができれば、強誘電体の寿命を延ばすことができると考えられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
（参考例２）
本発明の第６の実施形態に係るニューラルネットワーク装置の学習方法は、第５の実施形態に係る学習方法を改善して、リセット動作の回数をさらに減らすことを可能にしたものである。そのため、以下では、第５の実施形態と異なる点について説明する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
【発明の効果】
本発明は、以上に説明したような形態で実施され、学習の信頼性が高く、且つ実用に耐えうる演算速度を有するニューラルネットワーク装置として機能する半導体装置の学習方法を提供できるという効果を奏する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】
本発明の第１の実施形態に係るニューラルネットワーク装置の構成を示すブロック図である。
【図２】
本発明のニューラルネットワーク装置におけるニューロ素子の構成を示す模式図である。
【図３】
本発明の第１の実施形態に係るニューラルネットワーク装置におけるニューロユニットの構成を示す図である。
【図４】
第１の実施形態に係るニューラルネットワーク装置に用いられる積算器の構成を示す回路図である。
【図５】
第１の実施形態に係る積算器を上から見たときの平面図である。
【図６】
図５におけるＶＩ−ＶＩ線断面を示す断面図である。
【図７】
第１の実施形態に係る積算器に用いられるソースフォロワ回路におけるＦＧ電圧と積算係数との関係を示す図である。
【図８】
本発明の第１の実施形態に係る積算器の変形例を示す回路図である。
【図９】
本発明の第２の実施形態に係るニューラルネットワーク装置に用いられる積算器の構成を示す回路図である。
【図１０】
図９の積算器を上から見たときの平面図である。
【図１１】
図９の積算器に用いられるソースフォロワ回路におけるＦＧ電圧と積算係数との関係を示す図である。
【図１２】
本発明の第３の実施形態に係るニューラルネットワーク装置に用いられる積算器の構成を示す図である。
【図１３】
強誘電体における印加電圧と分極との関係（Ｐ−Ｖ特性）を示す図である。
【図１４】
本発明のニューラルネットワーク装置において、リセット電圧を印加せずに荷重を変更した場合の、強誘電体キャパシタへの印加電圧及び分極の履歴を示す図である。
【図１５】
本発明の参考例１に係るニューラルネットワーク装置の学習方法を説明するための図である。
【図１６】
図１５に示す学習方法における誤差総和の変化を示す図である。
【図１７】
本発明のニューラルネットワーク装置において、リセットパルスを印加した後に荷重電圧をスイープさせたときの積算係数の変化を示す図である。
【図１８】
ニューラルネットワーク情報処理における最小単位の素子を示す図である。
【図１９】
ニューラルネットワーク情報処理を説明するための図である。
【図２０】
従来のニューラルネットワーク装置を示す回路図である。
【図２１】
従来のニューロン回路中のニューロンＭＩＳＦＥＴを示す図である。
【図２２】
従来の積算器のフローティングゲートにおける印加電圧とトンネル電流との関係を示す図である。