【手続補正書】
【提出日】平成17年3月31日(2005.3.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記第３半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第２半導体領域と電気的に接続され、
前記第１領域内の隣接する第１導電体の中心間距離は、前記第２領域内の隣接する第２導電体の中心間距離よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１および第２導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第３半導体領域は、前記第１領域の第１半導体領域下にも形成され、
前記第１領域内においては、前記第１導電体、第２半導体領域、第３半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２領域の隣接する第２導電体の中心間距離は、前記半導体基板に垂直な面内における前記溝の深さよりも大きいことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第２導電体を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第４半導体領域はガードリングであることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第２領域内の隣接する第２導電体の中心間距離は、前記第１領域内の隣接する第１導電体の中心間距離の２倍より小さくないことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第２領域の金属と第３半導体領域はショットキー接合を形成することを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１領域と第２領域は互いに隣接し、それぞれ複数形成されていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１領域と第２領域は隣接し、前記第１領域は複数、前記第２領域は単数が形成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記第３半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第２半導体領域と電気的に接続され、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第２導電体を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第３半導体領域は、前記第１領域の第１半導体領域下にも形成され、
前記第１および第２導電体と前記半導体基板との間には、それぞれ第１および第２絶縁膜が形成され、
前記第１領域においては、前記第１導電体、第２半導体領域、第３半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１および第２導電体は、前記半導体基板内に形成された溝内に、前記第１および第２絶縁膜を介在して形成されることを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記第２領域の金属と第３半導体領域はショットキー接合を形成することを特徴とする半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記半導体基板に垂直な面内における前記第４半導体領域の深さは、前記第１半導体領域の深さよりも深いことを特徴とする半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、
前記第２領域の半導体基板主面上にあって、前記金属接触領域の端面を含む領域に、前記第１および第２絶縁膜よりも厚い第３絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１６】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第３半導体領域の下には第３半導体領域と同導電型で、かつ第３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記第３半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置。
【請求項１７】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記第３半導体領域は、前記金属と接触しショットキー接合が形成され、
前記第１領域と第２領域は隣接し、前記半導体基板に平行な面内において、第２領域は第１領域を囲うように形成されることを特徴とする半導体装置。
【請求項１８】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第１および第２領域の半導体基板上には、それぞれ第１および第２金属が形成され、
前記第１金属は前記第２半導体領域と電気的に接続され、
前記第２金属は前記第３半導体領域と接触しショットキー接合が形成され、
前記第１金属と第２金属は電気的に接続され、
前記第１金属の仕事関数よりも前記第２金属の仕事関数の方が大きいことを特徴とする半導体装置。
【請求項１９】
半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第１領域の第１半導体領域下には、前記第３半導体領域と同導電型でかつ前記第３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記金属は前記第３半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第１および第２導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第１領域内においては、前記第１導電体、第２半導体領域、第４半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１９に記載の半導体装置において、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置。
【請求項２２】
半導体基板主面上に第１及び第２ＭＩＳＦＥＴ形成領域とショットキーバリアダイオード形成領域とを有する半導体装置であって、
前記第１ＭＩＳＦＥＴ形成領域内に形成された複数の第１ＭＩＳＦＥＴと、
前記第２ＭＩＳＦＥＴ形成領域内に形成された複数の第２ＭＩＳＦＥＴと、
前記ショットキーバリアダイオード形成領域内に形成されたショットキーバリアダイオードとを有し、
前記ショットキーバリアダイオード形成領域は、前記第１及び第２ＭＩＳＦＥＴ形成領域の間に位置し、
前記複数の第１ＭＩＳＦＥＴの複数の第１ソース領域と前記複数の第２ＭＩＳＦＥＴの複数の第２ソース領域は電気的に接続され、
前記複数の第１ＭＩＳＦＥＴの複数のゲート電極と前記複数の第２ＭＩＳＦＥＴの複数のゲート電極は電気的に接続され、
前記複数の第１ＭＩＳＦＥＴの複数のドレイン領域と前記複数の第２ＭＩＳＦＥＴの複数のドレイン領域は電気的に接続され、
前記ショットキーバリアダイオードのアノード領域は、前記複数の第１及び第２ソース領域と電気的に接続され、
前記ショットキーバリアダイオードのカソード領域は、前記複数の第１及び第２ドレイン領域と電気的に接続され、
前記半導体基板主面上には、前記ショットキーバリアダイオード形成領域以外にショットキーバリアダイオードを形成する領域がないことを特徴とする半導体装置。
【請求項２３】
請求項２２に記載の半導体装置であって、
前記半導体基板主面上には、前記第１及び第２ＭＩＳＦＥＴ形成領域以外にＭＩＳＦＥＴを形成する領域を持たないことを特徴とする半導体装置。
【請求項２４】
請求項２２に記載の半導体装置であって、
前記第１及び第２ゲート電極は、前記半導体基板主面に形成された複数の溝の中に形成されていることを特徴とする半導体装置。
【請求項２５】
請求項２２に記載の半導体装置であって、
前記複数の溝は、前記半導体基板主面内においてそれぞれ平行に延在していることを特徴とする半導体装置。
【請求項２６】
請求項２２に記載の半導体装置であって、
前記半導体基板の裏面にドレイン電極が形成され、
前記複数の第１及び第２ドレイン領域と前記ドレイン電極は電気的に接続されていることを特徴とする半導体装置。