【手続補正書】
【提出日】平成17年8月26日(2005.8.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  コプロセッサバス（３０）を介して結合されたコプロセッサ（１４，１６）と協働するよう構成されたプロセッサ（１２）を動作させる方法であって、前記コプロセッサバスはシステムバスから分離されておりかつ前記プロセッサは前記システムバスを使用することなく前記コプロセッサバスを介して前記コプロセッサと通信することが可能であり、前記プロセッサ（１２）は前記コプロセッサ（１４，１６）と、前記コプロセッサに転送されるべきアーギュメントの数を規定するカウントフィールドおよびコードフィールドを備えた少なくとも１つの命令（Ｈ＿ＣＡＬＬ）の実行において協働し、前記方法は、
前記命令を受ける段階、
前記コプロセッサバスにより第１のサイクルを介して、前記コプロセッサに前記カウントおよびコードフィールドを提供する段階、
もし前記カウントフィールドがゼロより大きなある値、ｎ、を有していれば、前記コプロセッサに、前記コプロセッサバスによって第２のサイクルを介して、第１のオペランドを提供する段階、そして
前記命令を完了する段階、
を具備することを特徴とするプロセッサ（１２）を動作させる方法。
【請求項２】  コプロセッサバス（３０）を介して結合されたコプロセッサ（１４，１６）と協働するよう構成されたプロセッサ（１２）を動作させる方法であって、前記コプロセッサバスはシステムバスから分離されておりかつ前記プロセッサは前記システムバスを使用することなく前記コプロセッサバスを介して前記コプロセッサと通信可能であり、前記プロセッサ（１２）は前記コプロセッサ（１４，１６）と、前記コプロセッサから受信すべきアーギュメントの数を規定するカウントフィールドおよびコードフィールドを備えた少なくとも１つの命令（Ｈ＿ＲＥＴ）の実行において協働し、前記方法は、
前記命令を受ける段階、
前記コプロセッサバスにより第１のサイクルを介して、前記コプロセッサに前記カウントおよびコードフィールドを提供する段階、
もし前記カウントフィールドがゼロより大きなある値、ｎ、を有していれば、前記コプロセッサバスによって第２のサイクルを介して、前記コプロセッサから第１のオペランドを受ける段階、そして
前記命令を完了する段階、
を具備することを特徴とするプロセッサ（１２）を動作させる方法。
【請求項３】  複数のレジスタを備えたレジスタファイルを有する、プロセッサによって、コプロセッサ通信バスを介して、前記レジスタファイルにおける全ての書き込み処理を放送する方法であって、
前記レジスタファイルに書き込まれるべきオペランドを受ける段階、
前記レジスタファイルにおける前記複数のレジスタの内の１つを選択する段階、そして
前記レジスタファイルにかつ前記コプロセッサ通信バスを介して、
前記レジスタファイルに書き込まれるべき前記オペランド、
前記レジスタファイルにおける前記複数のレジスタの内の前記選択された１つを示す第１の制御信号、および
前記オペランドが前記複数のレジスタの内の前記選択された１つに書き込まれることを要求する第２の制御信号、
を提供する段階、
を具備することを特徴とする方法。
【請求項４】  第１のプロセッサによって、コプロセッサ通信バスを介して、第２のプロセッサにおける、複数のレジスタを備えた、レジスタファイルへの全ての書き込み処理を監視する方法であって、
前記第２のプロセッサから、前記コプロセッサ通信バスを介して、
前記レジスタファイルに書き込まれるべきオペランド、
前記レジスタファイルにおける前記複数のレジスタの内の選択された１つを示す第１の制御信号、および
前記オペランドが前記複数のレジスタの内の前記選択された１つに書き込まれることを要求する第２の制御信号、
を受ける段階、そして
前記オペランド、前記第１の制御信号および前記第２の制御信号を受けたことに応じて所定の操作を行なう段階、
を具備することを特徴とする方法。
【請求項５】  プロセッサによって、コプロセッサバスを介して、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、
少なくとも部分的に前記デコードと一致した時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記命令が前記コプロセッサバスの第２の部分を介して前記プロセッサによりデコードされていることを示す第１の制御信号、
を提供する段階、
前記命令の実行が進行していることを示すために前記コプロセッサバスに第２の制御信号を提供する段階、そして
もし前記第１の制御信号が前記第２の制御信号が肯定される前に否定されれば、前記命令の処理を中断する段階、
を具備することを特徴とする方法。
【請求項６】  プロセッサによって、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、
少なくとも部分的に前記デコードと一致した時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記命令が前記プロセッサによって前記コプロセッサバスの第２の部分を介してデコードされていることを示す第１の制御信号、
を提供する段階、そして
もし前記命令に先立ち、より前の命令の実行が例外を引き起こせば、前記第１の制御信号を否定しかつ前記命令の処理を中断する段階、
を具備することを特徴とする方法。
【請求項７】  プロセッサによって、コプロセッサバスを介して、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、
少なくとも部分的に前記デコードと一致する時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記命令が前記コプロセッサバスの第２の部分を介して前記プロセッサによりデコードされていることを示す第１の制御信号、
を提供する段階、そして
もし前記命令が前記プロセッサ内の命令レジスタから放棄されれば、前記第１の制御信号を否定しかつ前記命令の処理を中断する段階、
を具備することを特徴とする方法。
【請求項８】  プロセッサによって、コプロセッサバスを介して、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、
少なくとも部分的に前記デコードと一致する時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記命令が前記コプロセッサバスの第２の部分を介して前記プロセッサによりデコードされていることを示す第１の制御信号、
を提供する段階、そして
前記コプロセッサバスから第２の制御信号を受ける段階であって、該第２の制御信号は前記コプロセッサが前記コプロセッサ内の命令バッファを充填することを可能にする、段階、
を具備することを特徴とする方法。
【請求項９】  プロセッサによって、コプロセッサバスを介して、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、そして
少なくとも部分的に前記デコードと一致した時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記コプロセッサバスの第２の部分を介して前記プロセッサがスーパバイザモードで動作しているか否かを示す第１の制御信号、
を提供する段階、
を具備することを特徴とする方法。
【請求項１０】  プロセッサによって、コプロセッサバスを介して、実行のために前記プロセッサによって受けた命令のコプロセッサによる実行を開始する方法であって、
前記命令を受ける段階、
前記命令をデコードする段階、
少なくとも部分的に前記デコードと一致した時間に、前記コプロセッサに対し、
前記コプロセッサバスの第１の部分を介して、前記命令の少なくとも所定の部分、および
前記コプロセッサバスの第２の部分を介して前記命令が前記プロセッサによりデコードされていることを示す第１の制御信号、
を提供する段階、そして
前記コプロセッサから、前記命令の前記所定の部分が前記コプロセッサ内で例外を引き起こしたか否かを示す第２の制御信号を受ける段階、
を具備することを特徴とする方法。
【請求項１１】  コプロセッサによって、コプロセッサバスを介して前記コプロセッサに結合されたプロセッサにより受けた命令に応じて操作を行なう方法であって、
前記プロセッサから、前記コプロセッサバスの第１の部分を介して前記命令の少なくとも所定の部分および、前記コプロセッサバスの第２の部分を介して、前記命令が前記プロセッサによりデコードされていることを示す第１の制御信号を受ける段階、
前記命令の実行を開始する段階、そして
前記プロセッサに対し前記命令が例外を引き起こしたか否かを示す制御信号を提供する段階、
を具備することを特徴とする方法。