(57)【要約】第１電極（２）と、第２電極（４）と、第１電極と第２電極との間に配設され第１電極と第２電極とに電気的に接続された抵抗変化層（３）とを備え、抵抗変化層がＴａＯＸ（１．６≦Ｘ≦２．２）を含む材料で構成され、第１電極と第２電極との間に第１の電圧を有する第１電圧パルスを印加することで第１電極と第２電極との間の電気抵抗が低下し、第１電極と第２電極との間に第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで第１電極と第２電極との間の電気抵抗が上昇する、抵抗変化型素子とする。
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はＴａＯＸ（１．６≦Ｘ≦２．２）を含む材料で構成され、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、抵抗変化型素子。
【請求項２】
前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長い、請求項１に記載の抵抗変化型素子。
【請求項３】
Ｘが１．９以上２．２以下である請求項１に記載の抵抗変化型素子。
【請求項４】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はＴａＯＸ（１．９≦Ｘ≦２．２）を含む材料で構成され、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、不揮発性スイッチング素子。
【請求項５】
前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えた、請求項１に記載の抵抗変化型素子。
【請求項６】
前記整流素子がダイオードである、請求項５に記載の抵抗変化型素子。
【請求項７】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
【請求項８】
請求項１に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【請求項９】
請求項１に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１０】
半導体基板と、
前記半導体基板上に互いに平行に形成された複数の第１の配線と、
前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２の配線と、
複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、請求項１に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、
特定の前記第１の配線を選択するように構成された第１の配線選択装置と、
特定の前記第１の配線を選択するように構成された第２の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子および抵抗変化型記憶装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。【０００３】
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１−ｘ）ＣａＸＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏＸＯＹ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。【０００４】
同極性の電圧パルスで抵抗値を切り換えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、V２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯ
）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−３６３６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。【０００６】
メモリアレイを大容量化するための方策の一つは、複数のメモリアレイを積層することである。メモリアレイを積層するためには、メモリアレイをクロスポイント構造により構成することが有望である。クロスポイント構造のメモリアレイでは、隣接するメモリセルの間でのクロストーク（リーク電流）を防止する必要がある。クロストーク防止には、各メモリセルに記憶素子と直列にダイオードを配設することが有効である。極性の異なる電圧パルスで抵抗値を切り換える場合、いずれの方向にも電流が流れる必要があり、双方向電流制限素子（印加電圧の絶対値が臨界電圧未満では抵抗値が大きく、印加電圧の絶対値が臨界電圧以上では抵抗値が極端に小さくなる素子：例えば、バリスタ）が必要となる。双方向電流制限素子は構成が複雑であり、また双方向電流制限素子を用いたとしても抵抗変化型素子の抵抗値との関係など設計が困難であるという問題点がある。【０００７】
しかし、クロスポイント型メモリアレイを構成するためには、ダイオードを用いて書き込み可能であることが望ましいが、ダイオードを利用するためには、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有することが望ましい。しかし、かかる特性を有する抵抗変化型素子は数種類しか知られておらず、これまで、ユニポーラ動作をする材料としては、ＮｉＯ、Ｖ２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯ、Ｆｅ２Ｏ３が知られているのみで、同様にユニポーラ駆動可能である他の抵抗変化型素子の開発が待ち望まれていた。【０００８】
本発明は、上記問題点に鑑みて成された発明であり、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、アモルファス構造を有するＴａＯＸのＸが所定の範囲内にある材料を抵抗変化層に用いると、ユニポーラ駆動が可能となることが判明した。かかる構成では、製造温度が極めて低い（例えば室温）ことも判明した。【００１０】
前記第２の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。本発明において、フォーミングの要否を検討した結果、ユニポーラ駆動が可能なＴａＯＸにおいては、フォーミングが不要であることが判明した。【００１１】
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層はＴａＯＸ（１．６≦Ｘ≦２．２）を含む材料で構成され、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、抵抗変化型素子である。【００１２】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子が提供可能であり、かつ、上記抵抗変化型素子を製造する際に、フォーミングが不要となる。【００１３】
上記抵抗変化型素子において、前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長くてもよい。【００１４】
かかる構成では、高抵抗状態への書き込みを確実に実行可能となる。
上記抵抗変化型素子において、Ｘが１．９以上２．２以下であってもよい。
かかる構成では、電圧パルスによる抵抗値の変化が５桁以上あるので、良好な抵抗変化特性を実現できる。【００１５】
また本発明の不揮発性スイッチング素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層はＴａＯＸ（１．９≦Ｘ≦２．２）を含む材料で構成され、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する。
かかる構成では、電圧パルスによる抵抗値の変化が５桁以上あるので、良好なスイッチング特性を有する不揮発性スイッチング素子として利用することができる。【００１６】
上記抵抗変化型素子において、前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えてもよい。上記抵抗変化型素子において、前記整流素子がダイオードであってもよい。【００１７】
かかる構成では、整流素子またはダイオードを備えることで、抵抗変化型素子をクロスポイントメモリに適用可能となる。【００１８】
上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極であってもよい。【００１９】
かかる構成では、安定した動作が可能な抵抗変化型素子を提供できる。【００２０】
上記抵抗変化型素子において、前記抵抗変化層の厚みが２００ｎｍ以下であってもよい。【００２１】
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。【００２２】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されていてもよい。【００２３】
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子に２値データを記憶させることができる。【００２４】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。【００２５】
かかる構成では、クロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。【００２６】
また、本発明の抵抗変化型記憶装置は、半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２の配線と、複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、上記抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、特定の前記第１の配線を選択するように構成された第１の配線選択装置と、特定の前記第１の配線を選択するように構成された第２の配線選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている。【００２７】
かかる構成では、２値データ記憶型のクロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。【００２８】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２９】
本発明は、上記のような構成を有することにより、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係る抵抗変化型素子の構成の一例を示した模式図
【図２】本発明の第１実施形態に係る抵抗変化型素子を動作させる回路の一例を示す図
【図３】本発明の第１実施形態に係る抵抗変化型素子にデータを書き込む場合における動作を示す図
【図４】本発明の第１実施形態に係る抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図
【図５】本発明の第１実施形態に係る抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図
【図６】本発明の第１実施形態に係る抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図
【図７】本発明の実施例１に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図８】本発明の実施例２に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図９】本発明の実施例３に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１０】本発明の実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧パルス：＋５．５Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：＋３．０Ｖ、１ｍｓ）を繰り返した時の抵抗値変化を示す図
【図１１】比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１２】比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１３】本発明の第２実施形態に係る抵抗変化型記憶装置の一構成例を示したブロック図
【符号の説明】
【００３１】
１    基板
２    下部電極
３    抵抗変化層
４    上部電極
５    電極
６    抵抗変化型素子
７    整流素子
１０    抵抗変化型素子
１１    第１端子
１２    第２端子
１００    抵抗変化型記憶装置
１０１    メモリアレイ
１０２    アドレスバッファ
１０３    制御部
１０４    行デコーダ
１０５    ワード線ドライバ
１０６    列デコーダ
１０７    ビット線ドライバ
Ｗ１，Ｗ２，Ｗ３    ワード線
Ｂ１，Ｂ２，Ｂ３    ビット線
ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３    メモリセル
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。【００３３】
（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。【００３４】
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。【００３５】
基板１は、例えばシリコン基板により構成される。【００３６】
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｃｕ（銅）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。【００３７】
抵抗変化層３は、ＴａＯＸの化学式で表されるアモルファス構造を有する材料よりなることが好ましい。なお、抵抗変化層３がＴａＯＸの化学式で表されるアモルファス構造を有する材料を含んでいればよい。また、必ずしもＴａＯＸはアモルファス構造である必要はなく、多数の微細な結晶を含んでいてもよい。実施例において抵抗変化層３のＸ線回折のピークはブロードになった。かかるブロードなピークは原則として抵抗変化層３がアモルファス構造を有する材料を含むことを示すが、多数の微細な結晶を含む場合にもブロードなピークを示す場合がある。すなわち、本実施形態において抵抗変化層３の具体的な構成は、アモルファス構造を含んでもよく、多数の微細な結晶を含んでもよい。【００３８】
Ｘ（Ｏの割合）の値は、１．６以上２．２以下とすることがより好ましい。かかる構成では、ユニポーラ駆動が可能で、且つフォーミングが不要となる。【００３９】
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パル
ス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。【００４０】
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。【００４１】
抵抗変化層３の厚みは、少なくとも５ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
以上のような、抵抗変化層３の厚みに関する好ましい数値範囲は、基本的に、従来の抵抗変化型素子において常識的な値と言える。【００４２】
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。【００４３】
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯＸの化学式で表されるアモルファス構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。【００４４】
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。【００４５】
抵抗変化層３のＸの値は、アルゴンガス流量に対する酸素ガス流量の流量比により容易に調整することが可能である。基板温度は特に加熱することなく室温とすることができる。【００４６】
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。【００４７】
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。【００４８】
例えば、高抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧でパルス幅が第１のパルス幅の電圧パルス（第１電圧パルス：短パルス）が印加された場合には、抵抗変化型素子１０は低抵抗状態へと変化する。低抵抗状態にある抵抗変化型素子１０に第１電圧パルスと同極性の短パルスが印加されても、抵抗変化型素子１０は低抵抗状態のまま変化しない。【００４９】
一方、低抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧より低い第２の電圧でパルス幅が第１のパルス幅より長い第２のパルス幅の電圧パルス（第２電圧パルス：長パルス）が印加された場合には、抵抗変化型素子１０は高抵抗状態へと変化する。高抵抗状態にある抵抗変化型素子１０に第２電圧パルスと同極性の長パルスが印加されても、抵抗変化型素子１０は高抵抗状態のまま変化しない。【００５０】
本実施形態において、長パルスは短パルスと電圧の極性は同じ（例えば、いずれも正の電圧パルス）にすることができる。すなわち、本実施形態の抵抗変化型素子は、ユニポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、第１の電圧を＋４．０Ｖ、第１のパルス幅を１００ｎｓ、第２の電圧を＋２．０Ｖ、第２のパルス幅を１０μｓとすることができる。【００５１】
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。【００５２】
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。【００５３】
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。【００５４】
第１端子１１に短パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に長パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。【００５５】
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の短パルスが印加される。かかる動作によれば、抵抗変化型素子１０には短パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。【００５６】
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の長パルスが印加される。かかる動作によれば、抵抗変化型素子１０には長パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。【００５７】
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。【００５８】
第１端子１１に読出電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。【００５９】
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。【００６０】
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。【００６１】
［効果］
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できるため、積層が容易となり、集積度を向上できる。【００６２】
本実施形態の抵抗変化型素子は、室温で製造可能であるために、従来の半導体製造プロセス（４００℃以下）との親和性も高い。【００６３】
また、本実施形態の抵抗変化型素子では、フォーミングが不要となり、大幅な製造時間の短縮が図れる。【００６４】
［変形例］
第１の電圧、第１のパルス幅、第２の電圧、第２のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。【００６５】
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。【００６６】
上述の説明では、Ｔａのターゲット材料を用いた反応性スパッタリングを行い、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯＸの化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、ＴａとＴａ２Ｏ５を所定の比率で混合したターゲットを用いてスパッタリングを行えば、ＴａＯＸの化学式のＸの値を変化させることができる。【００６７】
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯＸの化学式で表されるアモルファス構造を有する抵抗変化層３が形成される。そして、マスクとリソグラフィを用いて、下部電極の上にＴａＯＸの化学式で表されるアモルファス構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ２）が形成された。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。下部電極と抵抗変化層とが接する部分の大きさは１０μｍ×１０μｍ（面積１００μｍ２）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。【００６８】
実施例１では、抵抗変化層を構成するＴａＯＸのＸの値が１．６となるように、反応性スパッタリング時の酸素ガスの流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．６であった。【００６９】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋４．０Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２．０Ｖ、パルス幅：１０μｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。【００７０】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。【００７１】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。【００７２】
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１５０ｋΩ）から低抵抗状態（約３０Ω）へと大きく変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。【００７３】
実施例１の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。【００７４】
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。【００７５】
すなわち、実施例２では抵抗変化層を構成するＴａＯＸのＸの値が１．９となるように、反応性スパッタリング時の酸素ガス流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．９であった。【００７６】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋５．０Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２．５Ｖ、パルス幅：１００μｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。【００７７】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。【００７８】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。【００７９】
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１０ＭΩ）から低抵抗状態（約３０Ω）へと変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。【００８０】
実施例２の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例２の抵抗変化型素子は上書き可能であることが分かった。【００８１】
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。【００８２】
すなわち、実施例３では抵抗変化層を構成するＴａＯＸのＸの値が２．２となるように、反応性スパッタリング時の酸素ガス流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は２．２であった。【００８３】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋５．５Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋３．０Ｖ、パルス幅：１ｍｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。【００８４】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。【００８５】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。【００８６】
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１００ＭΩ）から低抵抗状態（約２０Ω）へと変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。【００８７】
実施例３の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例３の抵抗変化型素子は上書き可能であることが分かった。【００８８】
［実施例４］
実施例４では、実施例３で得られたＸ＝２．２の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。【００８９】
図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧：＋５．５Ｖ、パルス幅：１００ｎｓ）と高抵抗状態への書き込み動作（電圧：＋３．０Ｖ、パルス幅：１ｍｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが１０００回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。【００９０】
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１〜実施例３と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。【００９１】
すなわち、比較例１では抵抗変化層を構成するＴａＯＸのＸの値が１．５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．５であった。【００９２】
図１１は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。。図に示すように、Ｘ＝１．５では、一回目に電圧パルス（＋４．０Ｖ、１００ｎｓ）を印加すると抵抗値は下がった（パルス数＝３のプロット）。しかし、その後さらに電圧パルス（＋２．０Ｖ、１０μｓ）を印加しても抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。さらに印加する電圧パルスの大きさやパルス幅を大きく変えても、抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。【００９３】
［比較例２］
比較例２では、パラメータが違うことを除けば、実施例１〜実施例３と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。【００９４】
すなわち、比較例２では抵抗変化層を構成するＴａＯＸのＸの値が２．３となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は２．３であった。【００９５】
図１２は、比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、Ｘ＝２．３では、電圧パルス（＋５．５Ｖ、１００ｎｓ）を印加していくと、１回目から３回目のパルス印加では抵抗値は下がらなかった（パルス数＝３、４、５のプロット）が、４回目のパルス印加で抵抗値は突然下がった（パルス数＝６のプロット）。しかし、その後さらに電圧パルス（＋３．０Ｖ、１ｍｓ）を印加しても抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。さらに印加する電圧パルスの大きさやパルス幅を大きく変えても、抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。【００９６】
［考察］
上記実施例から、ＴａＯＸのＸの値が１．６以上、２．２以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能で、フォーミングが不要な抵抗変化型素子が得られることが分かった。【００９７】
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置１００（クロスポイント型メモリ装置）の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様のメモリ装置である。【００９８】
［抵抗変化型記憶装置１００の構成］
図１３は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。【００９９】
抵抗変化型記憶装置１００は、メモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７（ビット線駆動部）とを備える。【０１００】
メモリアレイ１０１は、図１３に示すように、半導体基板の上に第１方向に延びるように互いに平行に形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…（第１の配線）と、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…の上方にその半導体基板の主面に平行な面内において第２方向に延びるように互いに平行に、しかも複数のワード線Ｗ１、Ｗ２、Ｗ３、…に立体交差するように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…（第２の配線）とを備えている。【０１０１】
また、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…と複数のビット線Ｂ１、Ｂ２、Ｂ３、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。個々のメモリセルＭＣは、直列につながった抵抗変化型素子６と整流素子７（例えば、ダイオード）とを備えており、抵抗変化型素子６はビット線Ｂ１、Ｂ２、Ｂ３、…に、整流素子７はワード線Ｗ１、Ｗ２、Ｗ３、…に、接続されている。抵抗変化型素子６の各々は本発明の抵抗変化型素子であって、例えば第１実施形態の抵抗変化型素子１０を用いることができる。【０１０２】
アドレスバッファ１０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１、ＭＣ１２、…のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。【０１０３】
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。【０１０４】
制御部１０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、低抵抗状態への書き込み電圧パルスまたは高抵抗状態への書き込み電圧パルスをワード線ドライバ１０５に出力する。【０１０５】
制御部１０３は、読み出しモードでは、読み出し（再生）電圧印加をワード線ドライバ１０５に出力する。制御部１０３は、読み出しモードでは、更に、ワード線ドライバ１０５から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、読み出しモード時にワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。【０１０６】
行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちのいずれか一つを選択する。【０１０７】
ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて行デコーダ１０４によって選択されたワード線に、制御部１０３から入力される電圧を印加する。【０１０８】
列デコーダ１０６は、アドレスバッファ１０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちいずれか一つを選択する。【０１０９】
ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて列デコーダ１０６によって選択されたビット線を接地状態にする。【０１１０】
本実施形態では、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５により、第１の配線選択装置が構成される。また、アドレスバッファ１０２と、列デコーダ１０６と、ビット線ドライバ１０７により、第２の配線選択装置が構成される。また、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７により、メモリセル選択装置が構成される。【０１１１】
［動作］
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し（再生）動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルＭＣ２２に対して書き込みおよび読み出しを行う場合を例に説明する。【０１１２】
［低抵抗状態への書き込み動作］
メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば＋４Ｖで、パルス幅は例えば１００ｎｓに設定されている。【０１１３】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には短パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「１」に対応する低抵抗状態になる。【０１１４】
［高抵抗状態への書き込み動作］
メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば＋２Ｖで、パルス幅は例えば１０μｓに設定されている。【０１１５】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には長パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「０」に対応する高抵抗状態になる。【０１１６】
［読み出し動作］
メモリセルＭＣ２２に書き込まれているデータを読み出す場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。読出電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化型素子６の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。【０１１７】
制御部１０３は、ワード線ドライバ１０５を介して、ビット線Ｂ２とワード線Ｗ２との間を流れる電流の大きさを検知し、電流と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。【０１１８】
メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が高抵抗の「Ｒｂ」であれば、メモリセルＭＣ２２は「０」の状態と分かる。メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が低抵抗の「Ｒａ」であれば、抵抗変化型素子６は「１」の状態と分かる。【０１１９】
以上のような動作により、メモリセルＭＣ２２に書き込まれているデータが読み出される。【０１２０】
［変形例１］
上述の説明では１層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子６と整流素子７とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子６に、ビット線が整流素子７に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。【０１２１】
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。【０１２２】
（第３実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を不揮発性スイッチング素子に応用したものである。【０１２３】
実施例２及び実施例３で述べたように抵抗変化層であるＴａＯＸのＸの値が１．９やＸの値が２．２の抵抗変化素子は電圧パルスによる抵抗値の変化が５桁以上あり、良好なスイッチング特性を有する不揮発性スイッチング素子として利用することが可能となる。【０１２４】
［効果］
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置１００は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。【０１２５】
本実施形態の抵抗変化型記憶装置１００は、抵抗変化型素子と直列にダイオードが配設されているので、書き込みおよび読み出しの過程で、隣接する抵抗変化型素子（メモリセル）への漏れ電流やクロストークが発生しない。バイポーラ動作をする素子でクロスポイント型メモリ装置を実現する場合には、データを書き込むために、極性の異なる電圧および電流を書込対象となる素子に印加する必要がある。書込電圧の極性が固定されていない場合、クロストークを防止するために双方向型のダイオード（例えばバリスタ）を使用する必要がある。かかるメモリ装置を適切に動作させるためには、双方向型のダイオードの閾値電圧や書込／読出電圧を適切に設定する必要があり、設計が困難であった。本実施形態の素子はユニポーラ動作をする。このため、単方向型のダイオード（ある極性で所定の大きさ以上の電圧を印加した場合にのみ抵抗値が減少し、反対極性の電圧を印加しても抵抗値が減少しないダイオード）を各メモリセルに設けることで、容易にクロストークを防止できる。すなわち本実施形態の素子を用いれば、クロスポイント側メモリ装置を実現するにあたって、設計が極めて容易となる。【０１２６】
さらに本実施形態の抵抗変化素子は、抵抗変化幅が極めて大きく、良好なスイッチング特性を有する不揮発性スイッチング素子として利用可能である。【０１２７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１２８】
本発明の抵抗変化型素子および抵抗変化型記憶装置は、室温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置として有用である。【０１２９】
また、良好なスイッチング特性を有する不揮発性スイッチング素子として有用である。
【図１】
2008126366.tif 000003
【図２】
2008126366.tif 000004
【図３】
2008126366.tif 000005
【図４】
2008126366.tif 000006
【図５】
2008126366.tif 000007
【図６】
2008126366.tif 000008
【図７】
2008126366.tif 000009
【図８】
2008126366.tif 000010
【図９】
2008126366.tif 000011
【図１０】
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【図１１】
2008126366.tif 000013
【図１２】
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【図１３】
2008126366.tif 000015
【手続補正書】
【提出日】平成20年7月28日(2008.7.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はＴａＯX（１．６≦Ｘ≦２．２）を含む材料で構成され、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、抵抗変化型素子。
【請求項２】
前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長い、請求項１に記載の抵抗変化型素子。
【請求項３】
Ｘが１．９以上２．２以下である請求項１に記載の抵抗変化型素子。
【請求項４】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はＴａＯX（１．９≦Ｘ≦２．２）を含む材料で構成され、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、不揮発性スイッチング素子。
【請求項５】
前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えた、請求項１に記載の抵抗変化型素子。
【請求項６】
前記整流素子がダイオードである、請求項５に記載の抵抗変化型素子。
【請求項７】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
【請求項８】
請求項１に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【請求項９】
請求項１に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。
【請求項１０】
半導体基板と、
前記半導体基板上に互いに平行に形成された複数の第１の配線と、
前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２の配線と、
複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、請求項１に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、
特定の前記第１の配線を選択するように構成された第１の配線選択装置と、
特定の前記第１の配線を選択するように構成された第２の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子および抵抗変化型記憶装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
【０００３】
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ(1-x)ＣａXＭｎＯ3［ＰＣＭＯ］、ＬａＳｒＭｎＯ3［ＬＳＭＯ］、ＧｄＢａＣｏXＯY［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
【０００４】
同極性の電圧パルスで抵抗値を切り換えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、V2Ｏ、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、またはＣｏＯ
）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−３６３６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ0.7Ｃａ0.3ＭｎＯ3）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
【０００６】
メモリアレイを大容量化するための方策の一つは、複数のメモリアレイを積層することである。メモリアレイを積層するためには、メモリアレイをクロスポイント構造により構成することが有望である。クロスポイント構造のメモリアレイでは、隣接するメモリセルの間でのクロストーク（リーク電流）を防止する必要がある。クロストーク防止には、各メモリセルに記憶素子と直列にダイオードを配設することが有効である。極性の異なる電圧パルスで抵抗値を切り換える場合、いずれの方向にも電流が流れる必要があり、双方向電流制限素子（印加電圧の絶対値が臨界電圧未満では抵抗値が大きく、印加電圧の絶対値が臨界電圧以上では抵抗値が極端に小さくなる素子：例えば、バリスタ）が必要となる。双方向電流制限素子は構成が複雑であり、また双方向電流制限素子を用いたとしても抵抗変化型素子の抵抗値との関係など設計が困難であるという問題点がある。
【０００７】
しかし、クロスポイント型メモリアレイを構成するためには、ダイオードを用いて書き込み可能であることが望ましいが、ダイオードを利用するためには、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有することが望ましい。しかし、かかる特性を有する抵抗変化型素子は数種類しか知られておらず、これまで、ユニポーラ動作をする材料としては、ＮｉＯ、Ｖ2Ｏ、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、ＣｏＯ、Ｆｅ2Ｏ3が知られているのみで、同様にユニポーラ駆動可能である他の抵抗変化型素子の開発が待ち望まれていた。
【０００８】
本発明は、上記問題点に鑑みて成された発明であり、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、アモルファス構造を有するＴａＯXのＸが所定の範囲内にある材料を抵抗変化層に用いると、ユニポーラ駆動が可能となることが判明した。かかる構成では、製造温度が極めて低い（例えば室温）ことも判明した。
【００１０】
前記第２の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。本発明において、フォーミングの要否を検討した結果、ユニポーラ駆動が可能なＴａＯXにおいては、フォーミングが不要であることが判明した。
【００１１】
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層はＴａＯX（１．６≦Ｘ≦２．２）を含む材料で構成され、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する、抵抗変化型素子である。
【００１２】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子が提供可能であり、かつ、上記抵抗変化型素子を製造する際に、フォーミングが不要となる。
【００１３】
上記抵抗変化型素子において、前記第１電圧パルスのパルス幅は第１のパルス幅であり、前記第２電圧パルスのパルス幅は第２のパルス幅であり、前記第１のパルス幅よりも前記第２のパルス幅が長くてもよい。
【００１４】
かかる構成では、高抵抗状態への書き込みを確実に実行可能となる。
【００１５】
上記抵抗変化型素子において、Ｘが１．９以上２．２以下であってもよい。
【００１６】
かかる構成では、電圧パルスによる抵抗値の変化が５桁以上あるので、良好な抵抗変化特性を実現できる。
【００１７】
また本発明の不揮発性スイッチング素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層はＴａＯX（１．９≦Ｘ≦２．２）を含む材料で構成され、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する。
【００１８】
かかる構成では、電圧パルスによる抵抗値の変化が５桁以上あるので、良好なスイッチング特性を有する不揮発性スイッチング素子として利用することができる。
【００１９】
上記抵抗変化型素子において、前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えてもよい。上記抵抗変化型素子において、前記整流素子がダイオードであってもよい。
【００２０】
かかる構成では、整流素子またはダイオードを備えることで、抵抗変化型素子をクロスポイントメモリに適用可能となる。
【００２１】
上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極であってもよい。
【００２２】
かかる構成では、安定した動作が可能な抵抗変化型素子を提供できる。
【００２３】
上記抵抗変化型素子において、前記抵抗変化層の厚みが２００ｎｍ以下であってもよい。
【００２４】
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
【００２５】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されていてもよい。
【００２６】
かかる構成では、電圧パルス印加装置の制御により、抵抗変化型素子に２値データを記憶させることができる。
【００２７】
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている。
【００２８】
かかる構成では、クロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
【００２９】
また、本発明の抵抗変化型記憶装置は、半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２の配線と、複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、上記抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、特定の前記第１の配線を選択するように構成された第１の配線選択装置と、特定の前記第１の配線を選択するように構成された第２の配線選択装置と、電圧パルス印加装置とを備え、前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている。
【００３０】
かかる構成では、２値データ記憶型のクロスポイント型メモリアレイが実現されることとなり、メモリアレイの積層が容易となって集積度を向上できる。
【００３１】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３２】
本発明は、上記のような構成を有することにより、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
【００３４】
（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
【００３５】
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
【００３６】
基板１は、例えばシリコン基板により構成される。
【００３７】
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｃｕ（銅）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。
【００３８】
抵抗変化層３は、ＴａＯXの化学式で表されるアモルファス構造を有する材料よりなることが好ましい。なお、抵抗変化層３がＴａＯXの化学式で表されるアモルファス構造を有する材料を含んでいればよい。また、必ずしもＴａＯXはアモルファス構造である必要はなく、多数の微細な結晶を含んでいてもよい。実施例において抵抗変化層３のＸ線回折のピークはブロードになった。かかるブロードなピークは原則として抵抗変化層３がアモルファス構造を有する材料を含むことを示すが、多数の微細な結晶を含む場合にもブロードなピークを示す場合がある。すなわち、本実施形態において抵抗変化層３の具体的な構成は、アモルファス構造を含んでもよく、多数の微細な結晶を含んでもよい。
【００３９】
Ｘ（Ｏの割合）の値は、１．６以上２．２以下とすることがより好ましい。かかる構成では、ユニポーラ駆動が可能で、且つフォーミングが不要となる。
【００４０】
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パル
ス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
【００４１】
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
【００４２】
抵抗変化層３の厚みは、少なくとも５ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
【００４３】
以上のような、抵抗変化層３の厚みに関する好ましい数値範囲は、基本的に、従来の抵抗変化型素子において常識的な値と言える。
【００４４】
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
【００４５】
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯXの化学式で表されるアモルファス構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。
【００４６】
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。
【００４７】
抵抗変化層３のＸの値は、アルゴンガス流量に対する酸素ガス流量の流量比により容易に調整することが可能である。基板温度は特に加熱することなく室温とすることができる。
【００４８】
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
【００４９】
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。
【００５０】
例えば、高抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧でパルス幅が第１のパルス幅の電圧パルス（第１電圧パルス：短パルス）が印加された場合には、抵抗変化型素子１０は低抵抗状態へと変化する。低抵抗状態にある抵抗変化型素子１０に第１電圧パルスと同極性の短パルスが印加されても、抵抗変化型素子１０は低抵抗状態のまま変化しない。
【００５１】
一方、低抵抗状態にある抵抗変化型素子１０に電圧が第１の電圧より低い第２の電圧でパルス幅が第１のパルス幅より長い第２のパルス幅の電圧パルス（第２電圧パルス：長パルス）が印加された場合には、抵抗変化型素子１０は高抵抗状態へと変化する。高抵抗状態にある抵抗変化型素子１０に第２電圧パルスと同極性の長パルスが印加されても、抵抗変化型素子１０は高抵抗状態のまま変化しない。
【００５２】
本実施形態において、長パルスは短パルスと電圧の極性は同じ（例えば、いずれも正の電圧パルス）にすることができる。すなわち、本実施形態の抵抗変化型素子は、ユニポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、第１の電圧を＋４．０Ｖ、第１のパルス幅を１００ｎｓ、第２の電圧を＋２．０Ｖ、第２のパルス幅を１０μｓとすることができる。
【００５３】
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。
【００５４】
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。
【００５５】
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
【００５６】
第１端子１１に短パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に長パルスが印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。
【００５７】
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の短パルスが印加される。かかる動作によれば、抵抗変化型素子１０には短パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。
【００５８】
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の長パルスが印加される。かかる動作によれば、抵抗変化型素子１０には長パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。
【００５９】
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
【００６０】
第１端子１１に読出電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
【００６１】
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。
【００６２】
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
【００６３】
［効果］
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できるため、積層が容易となり、集積度を向上できる。
【００６４】
本実施形態の抵抗変化型素子は、室温で製造可能であるために、従来の半導体製造プロセス（４００℃以下）との親和性も高い。
【００６５】
また、本実施形態の抵抗変化型素子では、フォーミングが不要となり、大幅な製造時間の短縮が図れる。
【００６６】
［変形例］
第１の電圧、第１のパルス幅、第２の電圧、第２のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
【００６７】
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
【００６８】
上述の説明では、Ｔａのターゲット材料を用いた反応性スパッタリングを行い、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯXの化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、ＴａとＴａ2Ｏ5を所定の比率で混合したターゲットを用いてスパッタリングを行えば、ＴａＯXの化学式のＸの値を変化させることができる。
【００６９】
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯXの化学式で表されるアモルファス構造を有する抵抗変化層３が形成される。そして、マスクとリソグラフィを用いて、下部電極の上にＴａＯXの化学式で表されるアモルファス構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ2）が形成された。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。下部電極と抵抗変化層とが接する部分の大きさは１０μｍ×１０μｍ（面積１００μｍ2）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ2）とした。
【００７０】
実施例１では、抵抗変化層を構成するＴａＯXのＸの値が１．６となるように、反応性スパッタリング時の酸素ガスの流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．６であった。
【００７１】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋４．０Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２．０Ｖ、パルス幅：１０μｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
【００７２】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
【００７３】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００７４】
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１５０ｋΩ）から低抵抗状態（約３０Ω）へと大きく変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００７５】
実施例１の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
【００７６】
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００７７】
すなわち、実施例２では抵抗変化層を構成するＴａＯXのＸの値が１．９となるように、反応性スパッタリング時の酸素ガス流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．９であった。
【００７８】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋５．０Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋２．５Ｖ、パルス幅：１００μｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
【００７９】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
【００８０】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００８１】
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１０ＭΩ）から低抵抗状態（約３０Ω）へと変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００８２】
実施例２の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例２の抵抗変化型素子は上書き可能であることが分かった。
【００８３】
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００８４】
すなわち、実施例３では抵抗変化層を構成するＴａＯXのＸの値が２．２となるように、反応性スパッタリング時の酸素ガス流量比が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は２．２であった。
【００８５】
上記方法により得られた抵抗変化型素子が電源に接続され、短パルス（電圧：＋５．５Ｖ、パルス幅：１００ｎｓ）と長パルス（電圧：＋３．０Ｖ、パルス幅：１ｍｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
【００８６】
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が１００ｎｓ程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
【００８７】
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
【００８８】
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、１回目のパルス印加（短パルスの印加）により、高抵抗状態（約１００ＭΩ）から低抵抗状態（約２０Ω）へと変化した（パルス数＝３のプロット）。２回目のパルス印加（長パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した（パルス数＝４のプロット）。その後は、２種類の電圧パルス（短パルスと長パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好なメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
【００８９】
実施例３の抵抗変化型素子が低抵抗状態にあるときに短パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに長パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例３の抵抗変化型素子は上書き可能であることが分かった。
【００９０】
［実施例４］
実施例４では、実施例３で得られたＸ＝２．２の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。
【００９１】
図１０は、実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧：＋５．５Ｖ、パルス幅：１００ｎｓ）と高抵抗状態への書き込み動作（電圧：＋３．０Ｖ、パルス幅：１ｍｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが１０００回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。
【００９２】
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１〜実施例３と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００９３】
すなわち、比較例１では抵抗変化層を構成するＴａＯXのＸの値が１．５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．５であった。
【００９４】
図１１は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。。図に示すように、Ｘ＝１．５では、一回目に電圧パルス（＋４．０Ｖ、１００ｎｓ）を印加すると抵抗値は下がった（パルス数＝３のプロット）。しかし、その後さらに電圧パルス（＋２．０Ｖ、１０μｓ）を印加しても抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。さらに印加する電圧パルスの大きさやパルス幅を大きく変えても、抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。
【００９５】
［比較例２］
比較例２では、パラメータが違うことを除けば、実施例１〜実施例３と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
【００９６】
すなわち、比較例２では抵抗変化層を構成するＴａＯXのＸの値が２．３となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は２．３であった。
【００９７】
図１２は、比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図中、最初のパルス３回分のプロット（パルス数＝０、１、２）は抵抗値が変化していないが、これは初期抵抗値を３回測定したデータをプロットしたものであり、実際にはパルス印加はされていないためである。図に示すように、Ｘ＝２．３では、電圧パルス（＋５．５Ｖ、１００ｎｓ）を印加していくと、１回目から３回目のパルス印加では抵抗値は下がらなかった（パルス数＝３、４、５のプロット）が、４回目のパルス印加で抵抗値は突然下がった（パルス数＝６のプロット）。しかし、その後さらに電圧パルス（＋３．０Ｖ、１ｍｓ）を印加しても抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。さらに印加する電圧パルスの大きさやパルス幅を大きく変えても、抵抗値は元の抵抗値に戻ることなく、メモリ特性を示さなかった。
【００９８】
［考察］
上記実施例から、ＴａＯXのＸの値が１．６以上、２．２以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能で、フォーミングが不要な抵抗変化型素子が得られることが分かった。
【００９９】
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置１００（クロスポイント型メモリ装置）の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様のメモリ装置である。
【０１００】
［抵抗変化型記憶装置１００の構成］
図１３は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
【０１０１】
抵抗変化型記憶装置１００は、メモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７（ビット線駆動部）とを備える。
【０１０２】
メモリアレイ１０１は、図１３に示すように、半導体基板の上に第１方向に延びるように互いに平行に形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…（第１の配線）と、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…の上方にその半導体基板の主面に平行な面内において第２方向に延びるように互いに平行に、しかも複数のワード線Ｗ１、Ｗ２、Ｗ３、…に立体交差するように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…（第２の配線）とを備えている。
【０１０３】
また、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…と複数のビット線Ｂ１、Ｂ２、Ｂ３、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。個々のメモリセルＭＣは、直列につながった抵抗変化型素子６と整流素子７（例えば、ダイオード）とを備えており、抵抗変化型素子６はビット線Ｂ１、Ｂ２、Ｂ３、…に、整流素子７はワード線Ｗ１、Ｗ２、Ｗ３、…に、接続されている。抵抗変化型素子６の各々は本発明の抵抗変化型素子であって、例えば第１実施形態の抵抗変化型素子１０を用いることができる。
【０１０４】
アドレスバッファ１０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１、ＭＣ１２、…のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
【０１０５】
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
【０１０６】
制御部１０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、低抵抗状態への書き込み電圧パルスまたは高抵抗状態への書き込み電圧パルスをワード線ドライバ１０５に出力する。
【０１０７】
制御部１０３は、読み出しモードでは、読み出し（再生）電圧印加をワード線ドライバ１０５に出力する。制御部１０３は、読み出しモードでは、更に、ワード線ドライバ１０５から出力される信号ＩREADを受け取り、この信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩREADは、読み出しモード時にワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。
【０１０８】
行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちのいずれか一つを選択する。
【０１０９】
ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて行デコーダ１０４によって選択されたワード線に、制御部１０３から入力される電圧を印加する。
【０１１０】
列デコーダ１０６は、アドレスバッファ１０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちいずれか一つを選択する。
【０１１１】
ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて列デコーダ１０６によって選択されたビット線を接地状態にする。
【０１１２】
本実施形態では、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５により、第１の配線選択装置が構成される。また、アドレスバッファ１０２と、列デコーダ１０６と、ビット線ドライバ１０７により、第２の配線選択装置が構成される。また、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７により、メモリセル選択装置が構成される。
【０１１３】
［動作］
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し（再生）動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルＭＣ２２に対して書き込みおよび読み出しを行う場合を例に説明する。
【０１１４】
［低抵抗状態への書き込み動作］
メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば＋４Ｖで、パルス幅は例えば１００ｎｓに設定されている。
【０１１５】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には短パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「１」に対応する低抵抗状態になる。
【０１１６】
［高抵抗状態への書き込み動作］
メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば＋２Ｖで、パルス幅は例えば１０μｓに設定されている。
【０１１７】
以上のような動作により、メモリセルＭＣ２２の抵抗変化型素子６には長パルスが印加されるので、メモリセルＭＣ２２の抵抗変化型素子６は、「０」に対応する高抵抗状態になる。
【０１１８】
［読み出し動作］
メモリセルＭＣ２２に書き込まれているデータを読み出す場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。読出電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化型素子６の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。
【０１１９】
制御部１０３は、ワード線ドライバ１０５を介して、ビット線Ｂ２とワード線Ｗ２との間を流れる電流の大きさを検知し、電流と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。
【０１２０】
メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が高抵抗の「Ｒｂ」であれば、メモリセルＭＣ２２は「０」の状態と分かる。メモリセルＭＣ２２の抵抗変化型素子６の抵抗値が低抵抗の「Ｒａ」であれば、抵抗変化型素子６は「１」の状態と分かる。
【０１２１】
以上のような動作により、メモリセルＭＣ２２に書き込まれているデータが読み出される。
【０１２２】
［変形例１］
上述の説明では１層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子６と整流素子７とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子６に、ビット線が整流素子７に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。
【０１２３】
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。
【０１２４】
（第３実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を不揮発性スイッチング素子に応用したものである。
【０１２５】
実施例２及び実施例３で述べたように抵抗変化層であるＴａＯXのＸの値が１．９やＸの値が２．２の抵抗変化素子は電圧パルスによる抵抗値の変化が５桁以上あり、良好なスイッチング特性を有する不揮発性スイッチング素子として利用することが可能となる。
【０１２６】
［効果］
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置１００は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
【０１２７】
本実施形態の抵抗変化型記憶装置１００は、抵抗変化型素子と直列にダイオードが配設されているので、書き込みおよび読み出しの過程で、隣接する抵抗変化型素子（メモリセル）への漏れ電流やクロストークが発生しない。バイポーラ動作をする素子でクロスポイント型メモリ装置を実現する場合には、データを書き込むために、極性の異なる電圧および電流を書込対象となる素子に印加する必要がある。書込電圧の極性が固定されていない場合、クロストークを防止するために双方向型のダイオード（例えばバリスタ）を使用する必要がある。かかるメモリ装置を適切に動作させるためには、双方向型のダイオードの閾値電圧や書込／読出電圧を適切に設定する必要があり、設計が困難であった。本実施形態の素子はユニポーラ動作をする。このため、単方向型のダイオード（ある極性で所定の大きさ以上の電圧を印加した場合にのみ抵抗値が減少し、反対極性の電圧を印加しても抵抗値が減少しないダイオード）を各メモリセルに設けることで、容易にクロストークを防止できる。すなわち本実施形態の素子を用いれば、クロスポイント側メモリ装置を実現するにあたって、設計が極めて容易となる。
【０１２８】
さらに本実施形態の抵抗変化素子は、抵抗変化幅が極めて大きく、良好なスイッチング特性を有する不揮発性スイッチング素子として利用可能である。
【０１２９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１３０】
本発明の抵抗変化型素子および抵抗変化型記憶装置は、室温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置として有用である。
【０１３１】
また、良好なスイッチング特性を有する不揮発性スイッチング素子として有用である。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１実施形態に係る抵抗変化型素子の構成の一例を示した模式図
【図２】本発明の第１実施形態に係る抵抗変化型素子を動作させる回路の一例を示す図
【図３】本発明の第１実施形態に係る抵抗変化型素子にデータを書き込む場合における動作を示す図
【図４】本発明の第１実施形態に係る抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図
【図５】本発明の第１実施形態に係る抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図
【図６】本発明の第１実施形態に係る抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図
【図７】本発明の実施例１に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図８】本発明の実施例２に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図９】本発明の実施例３に係る抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１０】本発明の実施例３で得られた抵抗変化型素子に対し、約１０００回の低抵抗状態への書き込み動作（電圧パルス：＋５．５Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：＋３．０Ｖ、１ｍｓ）を繰り返した時の抵抗値変化を示す図
【図１１】比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１２】比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図
【図１３】本発明の第２実施形態に係る抵抗変化型記憶装置の一構成例を示したブロック図
【符号の説明】
【０１３３】
１    基板
２    下部電極
３    抵抗変化層
４    上部電極
５    電極
６    抵抗変化型素子
７    整流素子
１０    抵抗変化型素子
１１    第１端子
１２    第２端子
１００    抵抗変化型記憶装置
１０１    メモリアレイ
１０２    アドレスバッファ
１０３    制御部
１０４    行デコーダ
１０５    ワード線ドライバ
１０６    列デコーダ
１０７    ビット線ドライバ
Ｗ１，Ｗ２，Ｗ３    ワード線
Ｂ１，Ｂ２，Ｂ３    ビット線
ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３    メモリセル
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008126366.tif 000016
【図２】
2008126366.tif 000017
【図３】
2008126366.tif 000018
【図４】
2008126366.tif 000019
【図５】
2008126366.tif 000020
【図６】
2008126366.tif 000021
【図７】
2008126366.tif 000022
【図８】
2008126366.tif 000023
【図９】
2008126366.tif 000024
【図１０】
2008126366.tif 000025
【図１１】
2008126366.tif 000026
【図１２】
2008126366.tif 000027
【図１３】
2008126366.tif 000028
【手続補正書】
【提出日】平成21年3月6日(2009.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層と、を有する抵抗変化型素子と、
前記抵抗変化型素子に電圧パルスを印加する電圧パルス印加装置とを備え、
前記抵抗変化層はＴａＯｘ（１．６≦ｘ≦２．２）で構成され、
前記電圧パルス印加装置は、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧であって、かつ前記第１電圧パルスのパルス幅よりも長いパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させる、抵抗変化型記憶装置。
【請求項２】
ｘが１．９以上２．２以下である請求項１に記載の抵抗変化型記憶装置。
【請求項３】
前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えた、請求項１に記載の抵抗変化型記憶装置。
【請求項４】
前記整流素子がダイオードである、請求項３に記載の抵抗変化型記憶装置。
【請求項５】
前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、
Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用い
て構成された電極である、請求項１に記載の抵抗変化型記憶装置。
【請求項６】
前記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置
とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前
記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加
することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶する
ように構成されている、請求項１に記載の抵抗変化型記憶装置。
【請求項７】
半導体基板と、
前記半導体基板上に互いに平行に形成された複数の第１の配線と、
前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２
の配線と、
複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、前記抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、
特定の前記第１の配線を選択するように構成された第１の配線選択装置と、
特定の前記第１の配線を選択するように構成された第２の配線選択装置とを備え、
前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前
記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記
第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化
型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線
と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの
前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵
抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に
対応させてデータを記憶するように構成されている、請求項１に記載の抵抗変化型記憶装置。
【請求項８】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層と、を有する不揮発性スイッチング素子と、
前記不揮発性スイッチング素子に電圧パルスを印加する電圧パルス印加装置とを備え、
前記抵抗変化層はＴａＯｘ（１．９≦ｘ≦２．２）で構成され、
前記電圧パルス印加装置は、
前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、
前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧であって、かつ前記第１電圧パルスのパルス幅よりも長いパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させる、不揮発性スイッチング装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
すなわち、本発明の抵抗変化型記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層と、を有する抵抗変化型素子と、前記抵抗変化型素子に電圧パルスを印加する電圧パルス印加装置とを備え、前記抵抗変化層はＴａＯｘ（１．６≦ｘ≦２．２）で構成され、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧であって、かつ前記第１電圧パルスのパルス幅よりも長いパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
かかる構成では、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である（ユニポーラ駆動可能である）という特性を有する新規な抵抗変化型素子が提供可能であり、かつ、上記抵抗変化型素子を製造する際に、フォーミングが不要となる。電圧パルス印加装置の制御により、抵抗変化型素子に２値データを記憶させることができる。また、高抵抗状態への書き込みを確実に実行可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記抵抗変化型記憶装置において、Ｘが１．９以上２．２以下であってもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記抵抗変化型記憶装置において、前記第１電極または前記第２電極に電気的に接続された整流素子をさらに備えてもよい。上記抵抗変化型記憶装置において、前記整流素子がダイオードであってもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記抵抗変化型記憶装置において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、Ｃｕよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極であってもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
かかる構成では、安定した動作が可能な抵抗変化型記憶装置を提供できる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
上記抵抗変化型記憶装置は、上記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置とを備え、前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスまたは前記第２電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されていてもよい。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記抵抗変化型記憶装置は、半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線に立体交差するように、かつ互いに平行に形成された複数の第２の配線と、複数の第１の配線と前記複数の第２の配線との立体交差点のそれぞれに、上記抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を２次元状に形成したメモリアレイと、特定の前記第１の配線を選択するように構成された第１の配線選択装置と、特定の前記第１の配線を選択するように構成された第２の配線選択装置とを備え、前記電圧パルス印加装置は、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第１電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第１の配線選択装置により選択された第１の配線と前記第２の配線選択装置により選択された第２の配線とに接続されているメモリセルの前記第１電極と前記第２電極との間に前記第２電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されていてもよい。
また本発明の不揮発性スイッチング装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層と、を有する不揮発性スイッチング素子と、前記不揮発性スイッチング素子に電圧パルスを印加する電圧パルス印加装置とを備え、前記抵抗変化層はＴａＯｘ（１．９≦ｘ≦２．２）で構成され、前記電圧パルス印加装置は、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を低下させ、前記第１電極と前記第２電極との間に前記第１の電圧と極性が同じである第２の電圧であって、かつ前記第１電圧パルスのパルス幅よりも長いパルス幅を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗を上昇させる。
【国際調査報告】
2008126366.tif 000029
2008126366.tif 000030
2008126366.tif 000031
2008126366.tif 000032