【手続補正書】
【提出日】平成17年1月21日(2005.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された第１の識別コードが自己の識別コードである第２の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを有し、上記ラッチ回路にラッチされたデータに応じた動作を行なう複数の回路ブロックと、
上記第１の識別コードと、上記第１の識別コードに対応した情報とを設定可能であって、設定された情報をシリアルに出力可能な設定回路と、
上記設定回路から上記設定された情報を順次読み出してパラレルデータに変換し、上記パラレルデータを上記複数の回路ブロックへ転送可能な制御回路と
を備え、
上記複数の回路ブロックのそれぞれは、上記検出回路が上記第１の識別コードと上記第２の識別コードとが一致していると判定したとき、上記設定された情報を上記ラッチ回路に保持することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
上記複数の回路ブロックへの上記設定された情報の転送は、複数の信号線を有するバスを介して行なわれることを特徴とする半導体集積回路。
【請求項３】
請求項１において、
上記設定回路は、上記半導体集積回路の外部からプログラム可能な複数のプログラム素子と、上記複数のプログラム素子の状態を並列に読み込み、読み込んだ上記複数のプログラム素子の状態をシリアルに転送するシフトレジスタとを有することを特徴とする半導体集積回路。
【請求項４】
請求項３において、
上記シフトレジスタは、上記制御回路から供給されるシフトクロック信号に従ってシフト動作することを特徴とする半導体集積回路。
【請求項５】
請求項１において、
上記半導体集積回路の外部から情報を入力可能な端子を更に備え、
上記制御回路は、上記端子から入力された情報または上記設定回路に設定されている情報のいずれかを上記複数の回路ブロックのラッチ回路へ転送可能であることを特徴とする半導体集積回路。
【請求項６】
請求項１において、
上記複数の回路ブロックのそれぞれは、欠陥を有するメモリセルを予備のメモリセルと置き換える冗長回路を備えたメモリ回路を含み、
上記ラッチ回路は、上記設定された情報に含まれる上記冗長回路を有効にする救済アドレスを取り込んで保持することを特徴とする半導体集積回路。
【請求項７】
請求項１において、
上記複数の回路ブロックのそれぞれは、所定の回路の動作タイミングを与える信号のタイミングを調整可能なタイミング調整手段を備え、
上記ラッチ回路は、上記設定された情報に含まれる上記タイミング調整手段の夕イミング情報を取り込んで保持することを特徴とする半導体集積回路。
【請求項８】
請求項１において、
上記複数の回路ブロックのそれぞれは、欠陥を有するメモリセルを予備のメモリセルと置き換える冗長回路を備えたメモリ回路と、所定の回路の動作タイミングを与える信号のタイミングを調整可能なタイミング調整手段とを含み、
上記ラッチ回路は上記制御回路から供給される信号に基づいて、上記メモリ回路の救済アドレスまたは上記タイミング調整手段におけるタイミング情報を取り込んで保持することを特徴とする半導体集積回路。
【請求項９】
請求項１において、
上記複数の回路ブロックをテストのために動作させるテスト制御回路を更に有し、
上記複数の回路ブロックのそれぞれは、上記テスト制御回路からの制御信号を受けて動作し、テスト動作結果を出力することを特徴とする半導体集積回路。
【請求項１０】
欠陥を有するメモリセルを予備のメモリセルと置き換える冗長回路と、入力された第１の識別コードが第２の識別コードと一致しているか否か判定する検出回路と、上記第２の識別コードを保存する保存回路と、ラッチ回路とを含んで成る複数のメモリ回路と、
上記第１の識別コードと、上記第１の識別コードに対応する救済アドレス情報とをプログラムでき、そのプログラム情報をシリアルに出力できるプログラマブル回路と、
上記プログラマブル回路からの上記救済アドレス情報を順次読み出してパラレルデータに変換し、上記パラレルデータを上記複数のメモリ回路へ転送する制御回路と
を具備して成り、
上記複数のメモリ回路のそれぞれは、上記検出回路が上記第１の識別コードと上記第２の識別コードとが一致していると判定したとき、上記救済アドレス情報を上記ラッチ回路に保持し、
上記ラッチ回路に保持された上記救済アドレス情報は、上記冗長回路を有効にさせることを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
上記救済アドレス情報は、複数の信号線を有するバスを介して上記複数のメモリ回路へ転送されることを特徴とする半導体集積回路。
【請求項１２】
請求項１０において、
上記プログラマブル回路は、
上記半導体集積回路の外部から入力される上記第１の識別コードおよび上記救済アドレス情報によってプログラム可能な複数のプログラム素子と、
上記プログラム素子の状態を並列に読み込み、読み込んだ上記プログラム素子の状態をシリアルに転送するシフトレジスタと
を有することを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
上記シフトレジスタは、上記制御回路から供給されるシフトクロック信号に従ってシフト動作することを特徴とする半導体集積回路。
【請求項１４】
請求項１０において、
上記第１の識別コードおよび救済アドレス情報を含む外部入力情報を上記半導体集積回路の外部から入力可能な外部端子を更に具備し、
上記制御回路は、上記外部入力情報あるいは上記プログラマブル回路にプログラムされた上記第１の識別コードおよび上記救済アドレス情報のいずれか一方を上記複数の回路ブロックのラッチ回路へ転送することを特徴とする半導体集積回路。
【請求項１５】
請求埴１０において、
上記複数のメモリ回路をテストのために動作させるテスト制御回路を更に有し、
上記複数のメモリ回路のそれぞれは、上記テスト制御回路からの制御信号を受けて動作し、テスト動作結果を出力することを特徴とする半導体集積回路。
【請求項１６】
複数のメモリ回路であって、上記メモリ回路のそれぞれが、上記メモリ回路の動作タイミングを与える信号のタイミングを調整するタイミング調整回路と、入力された第１の識別コードが第２の識別コードと一致しているか否か判定する検出回路と、上記第２の識別コードを保存する回路と、ラッチ回路とを含んで成る複数のメモリ回路と、
上記第１の識別コードと、上記第１の識別コードに対応するタイミング情報とをプログラム可能で、上記タイミング情報をシリアルに出力可能なプログラマブル回路と、
上記プログラマブル回路からの上記タイミング情報を順次読み出してパラレルデータに変換し、上記パラレルデータを上記複数の回路ブロックへ転送する制御回路と
を具備して成り、
上記複数の回路ブロックのそれぞれは、上記検出回路が上記第１の識別コードと上記第２の識別コードとが一致していると判定したとき、上記タイミング情報を上記ラッチ回路に保持し、
上記タイミング調整回路の動作は、上記ラッチ回路に保持された上記タイミング情報に基づいて制御されることを特徴とする半導体集積回路。
【請求項１７】
請求項１６において、
上記タイミング情報は、複数の信号線を有するバスを介して上記複数の回路ブロックへ転送されることを特徴とする半導体集積回路。
【請求項１８】
請求項１６において、
上記プログラマブル回路は、
上記半導体集積回路の外部からの信号によってプログラム可能な複数のプログラム素子と、
上記プログラム素子の状態を並列に読み込み、読み込んだ上記プログラム素子の状態をシリアルに転送するシフトレジスタと
を有することを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
上記シフトレジスタは、上記制御回路から供給されるシフトクロック信号に従ってシフト動作することを特徴とする半導体集積回路。
【請求項２０】
請求項１６において、
上記半導体集積回路の外部からタイミング情報が入力される外部端子を更に具備し、
上記制御回路は、上記外部からのタイミング情報または上記プログラマブル回路からのタイミング情報のいずれか一方を上記複数の回路ブロックのラッチ回路へ転送することを特徴とする半導体集積回路。
【請求項２１】
請求項１６において、
上記複数の回路ブロックをテストのために動作させるテスト制御回路を更に有し、
上記複数の回路ブロックのそれぞれは、上記テスト制御回路からの制御信号を受けて動作し、テスト動作結果を出力することを特徴とする半導体集積回路。