(57)【要約】  本発明の増幅器は、入力側伝送線路および出力側伝送線路と、入力側伝送線路と出力側伝送線路との間に接続される複数のユニット回路とを備えた分布定数型増幅器において、複数のユニット回路の各々が１以上のゲインを有する増幅回路を備えて構成されることで具現される。例えば、複数のユニット回路の各々は、入力側伝送線路に接続される入力側増幅段と出力側伝送線路に接続される出力側増幅段とを接続して構成され、入力側増幅段は、ピーキングインダクタを用いた増幅回路である。このような構成により、ゲインが高く且つ帯域が広い増幅器を実現することができる。
2009025008.tif 000002
【特許請求の範囲】
【請求項１】
入力側伝送線路および出力側伝送線路と、
前記入力側伝送線路と前記出力側伝送線路との間に接続される複数のユニット回路とを備えた分布定数型増幅器において、
前記複数のユニット回路の各々は、１以上のゲインを有する増幅回路を備えることを特徴とする増幅器。
【請求項２】
請求項１に記載の増幅器において、
前記増幅回路は、ピーキングインダクタを用いた増幅回路であることを特徴とする増幅器。
【請求項３】
請求項１に記載の増幅器において、
前記複数のユニット回路の各々は、複数の増幅段を接続して構成されることを特徴とする増幅器。
【請求項４】
請求項３に記載の増幅器において、
前記複数のユニット回路の各々は、前記入力側伝送線路に接続される入力側増幅段と前記出力側伝送線路に接続される出力側増幅段とを接続して構成され、
前記入力側増幅段は、ピーキングインダクタを用いた増幅回路であることを特徴とする増幅器。
【請求項５】
請求項４に記載の増幅器において、
前記出力側増幅段は、前記出力側伝送線路との接続ノードの前段にインダクタを設けて構成されることを特徴とする増幅器。
【請求項６】
請求項１に記載の増幅器において、
前記増幅器は、パラレルデータ信号をシリアルデータ信号に変換するパラレル／シリアル変換回路にて前記シリアルデータ信号の出力バッファとして用いられることを特徴とする増幅器。
【請求項７】
請求項１に記載の増幅器において、
前記増幅器は、シリアルデータ信号をパラレルデータ信号に変換するシリアル／パラレル変換回路にて前記シリアルデータ信号の入力バッファとして用いられることを特徴とする増幅器。
【請求項８】
請求項１に記載の増幅器において、
前記増幅器は、入力クロック信号から複数の出力クロック信号を生成するクロック分配回路にてクロックバッファとして用いられることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログＬＳＩ、ディジタルＬＳＩあるいはミクストシグナルＬＳＩ（アナログ／ディジタル混載ＬＳＩ）において高速なデータ信号やクロック信号の増幅／伝送に用いられる増幅器に関する。
【背景技術】
【０００２】
増幅器は、ＬＳＩの種類に依らず幅広く必要とされる回路要素の１つである。高速な信号の増幅／伝送に用いられる広帯域増幅器としては、主に二種類の増幅器が知られている。１つは、インダクタピーキング（インダクタを用いて広帯域化を図る技術）を利用したものであり、もう１つは、伝送線路の広帯域性を利用したものである。伝送線路の広帯域性を利用した増幅器の典型例としては、分布定数型増幅器が挙げられる。【０００３】
図８は、増幅器の第１従来例を示している。増幅器ＡＭＰ１は、増幅器全体で所望のゲインを得るために、あるいは、出力部で必要となる電流駆動能力を得るために、ユニット回路Ｕ１〜Ｕｎを多段接続して構成されている。ユニット回路Ｕ１の入力端子Ｉａ、Ｉｂ（トランジスタＴ１ａ、Ｔ１ｂのゲート）は、増幅器ＡＭＰ１の入力端子ＩＮＰ、ＩＮＮに接続されている。ユニット回路Ｕ１（Ｕ２〜Ｕｎ−１）の出力端子Ｏａ、Ｏｂ（インダクタＬ２ａ、Ｌ２ｂの端子）は、ユニット回路Ｕ２（Ｕ３〜Ｕｎ）の入力端子Ｉａ、Ｉｂに接続されている。ユニット回路Ｕｎの出力端子Ｏａ、Ｏｂは、増幅器ＡＭＰ１の出力端子ＯＵＴＰ、ＯＵＴＮに接続されている。ユニット回路Ｕ１〜Ｕｎのバイアス端子Ｂ（トランジスタＴ２のゲート）は、増幅器ＡＭＰ１のバイアス端子ＢＩＡＳに接続されている。増幅器ＡＭＰ１の出力端子ＯＵＴＰ、ＯＵＴＮには、終端抵抗ＲＴａ、ＲＴｂが接続されている。【０００４】
ユニット回路Ｕｉ（ｉ＝１、２、・・・、ｎ）は、差動増幅回路として最も一般的な抵抗負荷型差動増幅回路に対してインダクタピーキングを施したＴＲＡ（Triple-Resonance Amplifier）型差動増幅回路である。より詳細には、ユニット回路Ｕｉは、差動対トランジスタＴ１ａ、Ｔ１ｂ、電流源トランジスタＴ２および負荷抵抗Ｒ１ａ、Ｒ１ｂで構成される抵抗負荷型差動増幅回路に対して、抵抗Ｒ１ａ、Ｒ１ｂと電源線との間にピーキングインダクタＬ１ａ、Ｌ１ｂを挿入するとともに、トランジスタＴ１ａ、Ｔ１ｂおよび抵抗Ｒ１ａ、Ｒ１ｂの接続ノードにピーキングインダクタＬ２ａ、Ｌ２ｂを接続して構成されている。インダクタピーキングは、差動増幅回路の広帯域化を実現するのに最も有効的な手法であり、理論的には、インダクタピーキングを施すことにより、インダクタピーキングを施さない場合に比べて、約３．５倍の帯域増加が可能である。【０００５】
図９は、ＴＲＡ型差動増幅回路の問題点を示している。なお、図９（ａ）は、図８のユニット回路（ＴＲＡ型差動増幅回路）の等価回路を示している。図９（ｂ）は、図９（ａ）の等価回路のゲイン−周波数特性を示している。図９（ｃ）は、図９（ｂ）のゲイン−周波数特性の要部を示している。図９（ｂ）および図９（ｃ）において、特性曲線ＣＶ１は図９（ａ）の等価回路における容量Ｃ１、Ｃ２が等しい場合のゲイン−周波数特性に対応し、特性曲線ＣＶ２は図９（ａ）の等価回路における容量Ｃ２が容量Ｃ１の２倍である場合のゲイン−周波数特性に対応している。【０００６】
容量Ｃ１、Ｃ２およびインダクタＬｃで構成されるＬＣ回路（図９（ａ）の等価回路における点線で囲んだ部分）の共振が起こる周波数ω２は、周波数ω１を用いて式（１）で表される。また、出力電圧Ｖｏｕｔは、入力電流Ｉｉｎおよび抵抗Ｒを用いて式（２）で表される。
ω２＝√２×ω１                    ・・・（１）
Ｖｏｕｔ＝√（３／２）×Ｉｉｎ×Ｒ  ・・・（２）
容量Ｃ１、Ｃ２が等しい場合には周波数ω２でのゲインがＤＣゲインより１．８ｄＢ高くなるのに対して、容量Ｃ２が容量Ｃ１の２倍である場合には周波数ω２でのゲインがＤＣゲインより６ｄＢ低くなる。換言すれば、容量Ｃ１、Ｃ２が等しい場合にはゲインが周波数ω４でＤＣゲインより３ｄＢ低くなるのに対して、容量Ｃ２が容量Ｃ１の２倍である場合にはゲインが周波数ω４に比べて非常に低い周波数でＤＣゲインより３ｄＢ低くなる。【０００７】
図９（ａ）の等価回路において、インダクタＬｃ、Ｌｒを最適化するためには、インダクタＬｃの両端の容量Ｃ１、Ｃ２が等しいことが前提となる。このため、図８の増幅器ＡＭＰ１では、ユニット回路Ｕ１〜Ｕｎの駆動能力（トランジスタサイズ）を後段に向かって徐々に大きくする必要がある場合には、ユニット回路Ｕ１〜Ｕｎの各々においてインダクタＬ２ａ、Ｌ２ｂの両端の容量を等しくすることができず、期待通りの帯域増加が得られないという問題がある。このような制約が存在すると、増幅器として非常に使い勝手が悪い。【０００８】
図１０は、増幅器の第２従来例を示している。増幅器ＡＭＰ２は、入力側伝送線路ＬＮＡ、出力側伝送線路ＬＮＢおよびユニット回路ＴＵ１〜ＴＵｎを備えて構成された分布定数型増幅器である。入力側伝送線路ＬＮＡの一端には増幅器ＡＭＰ２の入力端子ＩＮが接続され、入力側伝送線路ＬＮＡの他端には終端抵抗ＲＴＡが接続されている。出力側伝送線路ＬＮＢの一端には終端抵抗ＲＴＢ１が接続され、出力側伝送線路ＬＮＢの他端には終端抵抗ＲＴＢ２および増幅器ＡＭＰ２の出力端子ＯＵＴが接続されている。ユニット回路ＴＵｉ（１、２、・・・、ｎ）は、ゲートが入力側伝送線路ＬＮＡに接続され、ソースが接地線に接続され、ドレインが出力側伝送線路ＬＮＢに接続されるトランジスタで構成されており、増幅能力を有していない。このため、増幅器全体で所望のゲインを得るために、入力側伝送線路ＬＮＡと出力側伝送線路ＬＮＢとの間に複数個（ｎ個）のユニット回路が接続されている。【０００９】
このような構成の分布定数型増幅器では、伝送線路が梯子型ＬＣ回路で近似でき、伝送線路による広帯域化が期待できる。単純な理論では、ｎ個のユニット回路を接続することにより、１個のユニット回路を接続した場合に比べて、増幅器のゲインはｎ倍になる。ところが、ユニット回路の数が増加すると、伝送線路が長くなり、伝送線路の損失が顕著になる。このため、ゲイン−周波数特性としては低周波側から高周波側に向かって徐々にゲインが低下するようなものになり、ゲイン−周波数特性の平坦性を実現し難い。分布定数型増幅器においては、この点を考慮して注意深く回路設計を実施しないと、帯域が狭いものになってしまう。【００１０】
なお、本発明に関連する先行技術文献としては、特許文献１や非特許文献１などが挙げられる。
【特許文献１】特表平１０−５１０９７０号公報
【非特許文献１】S. Galal and B. Razavi, ”40Gb/s Amplifier and ESD Protection Circuit in 0.18μm CMOS Technology,” ISSCC Dig. Tech. Papers, pp. 480-481, Feb. 2004.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のように、第１従来例においては、ユニット回路の駆動能力を後段に向かって徐々に大きくする必要がある場合に広帯域化に限界があるという問題があり、第２従来例においては、ゲイン−周波数特性の平坦性を確保するのが難しいという問題がある。【００１２】
本発明は、このような問題に鑑みてなされたものであり、ゲインが高く且つ帯域が広い増幅器を実現することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の増幅器は、入力側伝送線路および出力側伝送線路と、入力側伝送線路と出力側伝送線路との間に接続される複数のユニット回路とを備えた分布定数型増幅器において、複数のユニット回路の各々が１以上のゲインを有する増幅回路を備えて構成されることで具現される。例えば、増幅回路は、ピーキングインダクタを用いた増幅回路である。【００１４】
好ましくは、複数のユニット回路の各々は、複数の増幅段を接続して構成される。例えば、複数のユニット回路の各々は、入力側伝送線路に接続される入力側増幅段と出力側伝送線路に接続される出力側増幅段とを接続して構成され、入力側増幅段は、ピーキングインダクタを用いた増幅回路である。好ましくは、出力側増幅段は、出力側伝送線路との接続ノードの前段にインダクタを設けて構成される。【００１５】
以上のような構成の増幅器では、複数のユニット回路の各々が１以上のゲインを有する増幅回路を備えて構成されているため、増幅器全体で必要となるゲインを少数のユニット回路で得ることができる。このため、入力側伝送線路および出力側伝送線路を短くすることができ、ゲイン−周波数特性の平坦性を容易に確保できる。従って、ゲインが高く且つ帯域が広い増幅器を簡易に実現できる。
【発明の効果】
【００１６】
本発明によれば、ゲインが高く且つ帯域が広い増幅器を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態を示す説明図である。
【図２】図１（ａ）の増幅器の第１使用例を示す説明図である。
【図３】図１（ａ）の増幅器の第２使用例を示す説明図である。
【図４】図１（ａ）の増幅器の第３使用例を示す説明図である。
【図５】ユニット回路の比較例を示す説明図である。
【図６】本発明の有効性を示す説明図である。
【図７】本発明の第２実施形態を示す説明図である。
【図８】増幅器の第１従来例を示す説明図である。
【図９】ＴＲＡ型差動増幅回路の問題点を示す説明図である。
【図１０】増幅器の第２従来例を示す説明図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を用いて説明する。【００１９】
図１は、本発明の第１実施形態を示している。なお、図１（ａ）は、第１実施形態の増幅器の構成を示している。図１（ｂ）は、図１（ａ）の増幅器におけるユニット回路の構成を示している。図１（ａ）に示すように、増幅器ＡＭＰにおいては、入力端子ＩＮと入力側伝送線路ＬＮＩの一端との間に増幅回路ＡＩが接続され、入力側伝送線路ＬＮＩと出力側伝送線路ＬＮＯとの間にユニット回路ＡＵ１、ＡＵ２が接続され、出力側伝送線路ＬＮＯの一端と出力端子ＯＵＴとの間に増幅回路ＡＯが接続されている。出力側伝送線路ＬＮＯの一端には、終端抵抗ＲＴが接続されている。図１（ｂ）に示すように、ユニット回路ＡＵｊ（ｊ＝１、２）は、図８のユニット回路Ｕｉ（ＴＲＡ型差動増幅回路）に対してインダクタＬ２ａ、Ｌ２ｂと出力端子Ｏａ、Ｏｂとの間に差動対トランジスタＴ３ａ、Ｔ３ｂおよび電流源トランジスタＴ４で構成されるオープンドレイン型増幅段を挿入して構成されている。ユニット回路ＡＵｊでは、ピーキングインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂの最適化を容易にするために、インダクタＬ２ａ、Ｌ２ｂの両端の容量が等しくなるようにトランジスタＴ３ａ、Ｔ３ｂのサイズが設定されている。【００２０】
図２は、図１（ａ）の増幅器の第１使用例を示している。パラレル／シリアル変換回路ＰＳＣは、パラレルデータ信号ＤＩＮ１〜ＤＩＮ４（１０Ｇｂｐｓ）をシリアルデータ信号ＤＯＵＴ（４０Ｇｂｐｓ）に変換する回路であり、入力バッファＢＦＩ１〜ＢＦＩ４、マルチプレクサＭＵＸ１〜ＭＵＸ３および出力バッファＢＦＯを備えて構成されている。【００２１】
入力バッファＢＦＩ１〜ＢＦＩ４は、パラレルデータ信号ＤＩＮ１〜ＤＩＮ４を増幅させて出力する。例えば、入力バッファＢＦＩ１〜ＢＦＩ４は、互いに同一の駆動能力を有する３個のバッファ回路を直列に接続して構成されている。【００２２】
マルチプレクサＭＵＸ１は、ラッチＬＴ１１〜ＬＴ１５およびセレクタＳＥＬ１を備えて構成されている。ラッチＬＴ１１は、クロック信号ＣＫＡ１（１０ＧＨｚ）の立ち下がり遷移に同期して入力バッファＢＦＩ１の出力データ信号（１０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ１２は、クロック信号ＣＫＡ１の立ち上がり遷移に同期してラッチＬＴ１１の出力データ信号を取り込んで出力する。ラッチＬＴ１３は、クロック信号ＣＫＡ１の立ち下がり遷移に同期して入力バッファＢＦＩ２の出力データ信号（１０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ１４は、クロック信号ＣＫＡ１の立ち上がり遷移に同期してラッチＬＴ１３の出力データ信号を取り込んで出力する。ラッチＬＴ１５は、クロック信号ＣＫＡ１の立ち下がり遷移に同期してラッチＬＴ１４の出力データ信号を取り込んで出力する。セレクタＳＥＬ１は、クロック信号ＣＫＡ１が低レベルに設定されている場合にラッチＬＴ１２の出力データ信号を選択して出力し、クロック信号ＣＫＡ１が高レベルに設定されている場合にラッチＬＴ１５の出力データ信号を選択して出力する。【００２３】
マルチプレクサＭＵＸ２は、ラッチＬＴ２１〜ＬＴ２５およびセレクタＳＥＬ２を備えて構成されている。ラッチＬＴ２１は、クロック信号ＣＫＡ１の立ち下がり遷移に同期して入力バッファＢＦＩ３の出力データ信号（１０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ２２は、クロック信号ＣＫＡ１の立ち上がり遷移に同期してラッチＬＴ２１の出力データ信号を取り込んで出力する。ラッチＬＴ２３は、クロック信号ＣＫＡ１の立ち下がり遷移に同期して入力バッファＢＦＩ４の出力データ信号（１０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ２４は、クロック信号ＣＫＡ１の立ち上がり遷移に同期してラッチＬＡＴ２３の出力データ信号を取り込んで出力する。ラッチＬＴ２５は、クロック信号ＣＫＡ１の立ち下がり遷移に同期してラッチＬＴ２４の出力データ信号を取り込んで出力する。セレクタＳＥＬ２は、クロック信号ＣＫＡ１が低レベルに設定されている場合にラッチＬＴ２２の出力データ信号を選択して出力し、クロック信号ＣＫＡ１が高レベルに設定されている場合にラッチＬＴ２５の出力データ信号を選択して出力する。【００２４】
マルチプレクサＭＵＸ３は、ラッチＬＴ３１〜ＬＴ３５およびセレクタＳＥＬ３を備えて構成されている。ラッチＬＴ３１は、クロック信号ＣＫＡ２（２０ＧＨｚ）の立ち下がり遷移に同期してマルチプレクサＭＵＸ１のセレクタＳＥＬ１の出力データ信号（２０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ３２は、クロック信号ＣＫＡ２の立ち上がり遷移に同期してラッチＬＴ３１の出力データ信号を取り込んで出力する。ラッチＬＴ３３は、クロック信号ＣＫＡ２の立ち下がり遷移に同期してマルチプレクサＭＵＸ２のセレクタＳＥＬ２の出力データ信号（２０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ３４は、クロック信号ＣＫＡ２の立ち上がり遷移に同期してラッチＬＡＴ３３の出力データ信号を取り込んで出力する。ラッチＬＴ３５は、クロック信号ＣＫＡ２の立ち下がり遷移に同期してラッチＬＴ３４の出力データ信号を取り込んで出力する。セレクタＳＥＬ３は、クロック信号ＣＫＡ２が低レベルに設定されている場合にラッチＬＴ３２の出力データ信号を選択して出力し、クロック信号ＣＫＡ２が高レベルに設定されている場合にラッチＬＴ３５の出力データ信号を選択して出力する。【００２５】
出力バッファＢＦＯは、マルチプレクサＭＵＸ３のセレクタＳＥＬ３の出力データ信号（４０Ｇｂｐｓ）を増幅させてシリアルデータ信号ＤＯＵＴとして出力する。例えば、出力バッファＢＦＯは、互いに異なる駆動能力を有する３個のバッファ回路を後段に向かって駆動能力が大きくなる順序で直列に接続して構成されている。【００２６】
以上のような構成のパラレル／シリアル変換回路ＰＳＣにおいて、図１（ａ）の増幅器ＡＭＰは、シリアルデータ信号ＤＯＵＴの出力バッファＢＦＯとして用いられる。【００２７】
図３は、図１（ａ）の増幅器の第２使用例を示している。シリアル／パラレル変換回路ＳＰＣは、シリアルデータ信号ＤＩＮ（４０Ｇｂｐｓ）をパラレルデータ信号ＤＯＵＴ１〜ＤＯＵＴ４（１０Ｇｂｐｓ）に変換する回路であり、入力バッファＢＦＩ、デマルチプレクサＤＥＭＵＸ１〜ＤＥＭＵＸ３および出力バッファＢＦＯ１〜ＢＦＯ４を備えて構成されている。【００２８】
入力バッファＢＦＩは、シリアルデータ信号ＤＩＮを増幅させて出力する。例えば、入力バッファＢＦＩは、互いに同一の駆動能力を有する３個のバッファ回路を直列に接続して構成されている。【００２９】
デマルチプレクサＤＥＭＵＸ１は、ラッチＬＴ４１〜ＬＴ４５およびバッファＢＦ４１、ＢＦ４２を備えて構成されている。ラッチＬＴ４１は、クロック信号ＣＫＢ１（２０ＧＨｚ）の立ち下がり遷移に同期して入力バッファＢＦＩの出力データ信号（４０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ４２は、クロック信号ＣＫＢ１の立ち上がり遷移に同期してラッチＬＴ４１の出力データ信号を取り込んで出力する。ラッチＬＴ４３は、クロック信号ＣＫＢ１の立ち下がり遷移に同期して入力バッファＢＦＩの出力データ信号を取り込んで出力する。ラッチＬＴ４４は、クロック信号ＣＫＢ１の立ち上がり遷移に同期してラッチＬＴ４３の出力データ信号を取り込んで出力する。ラッチＬＴ４５は、クロック信号ＣＫＢ１の立ち下がり遷移に同期してラッチＬＴ４４の出力データ信号を取り込んで出力する。バッファＢＦ４１、ＢＦ４２は、ラッチＬＴ４２、ＬＴ４５の出力データ信号を増幅させて出力する。例えば、バッファＢＦ４１、ＢＦ４２は、１個のバッファ回路で構成されている。【００３０】
デマルチプレクサＤＥＭＵＸ２は、ラッチＬＴ５１〜ＬＴ５５およびバッファＢＦ５１、ＢＦ５２を備えて構成されている。ラッチＬＴ５１は、クロック信号ＣＫＢ２（１０ＧＨｚ）の立ち下がり遷移に同期してデマルチプレクサＤＥＭＵＸ１のバッファＢＦ４１の出力データ信号（２０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ５２は、クロック信号ＣＫＢ２の立ち上がり遷移に同期してラッチＬＴ５１の出力データ信号を取り込んで出力する。ラッチＬＴ５３は、クロック信号ＣＫＢ２の立ち下がり遷移に同期してデマルチプレクサＤＥＭＵＸ１のバッファＢＦ４１の出力データ信号を取り込んで出力する。ラッチＬＴ５４は、クロック信号ＣＫＢ２の立ち上がり遷移に同期してラッチＬＡＴ５３の出力データ信号を取り込んで出力する。ラッチＬＴ５５は、クロック信号ＣＫＢ２の立ち下がり遷移に同期してラッチＬＴ５４の出力データ信号を取り込んで出力する。バッファＢＦ５１、ＢＦ５２は、ラッチＬＴ５２、ＬＴ５５の出力データ信号を増幅させて出力する。例えば、バッファＢＦ５１、ＢＦ５２は、互いに異なる駆動能力を有する２個のバッファ回路を後段に向かって駆動能力が大きくなる順序で直列に接続して構成されている。【００３１】
デマルチプレクサＤＥＭＵＸ３は、ラッチＬＴ６１〜ＬＴ６５およびバッファＢＦ６１、ＢＦ６２を備えて構成されている。ラッチＬＴ６１は、クロック信号ＣＫＢ２の立ち下がり遷移に同期して、デマルチプレクサＤＥＭＵＸ１のバッファＢＦ４２の出力データ信号（２０Ｇｂｐｓ）を取り込んで出力する。ラッチＬＴ６２は、クロック信号ＣＫＢ２の立ち上がり遷移に同期してラッチＬＴ６１の出力データ信号を取り込んで出力する。ラッチＬＴ６３は、クロック信号ＣＫＢ２の立ち下がり遷移に同期してデマルチプレクサＤＥＭＵＸ１のバッファＢＦ４２の出力データ信号を取り込んで出力する。ラッチＬＴ６４は、クロック信号ＣＫＢ２の立ち上がり遷移に同期してラッチＬＡＴ６３の出力データ信号を取り込んで出力する。ラッチＬＴ６５は、クロック信号ＣＫＢ２の立ち下がり遷移に同期してラッチＬＴ６４の出力データ信号を取り込んで出力する。バッファＢＦ６１、ＢＦ６２は、ラッチＬＴ６２、ＬＴ６５の出力データ信号を増幅させて出力する。例えば、バッファＢＦ６１、ＢＦ６２は、互いに異なる駆動能力を有する２個のバッファ回路を後段に向かって駆動能力が大きくなる順序で直列に接続して構成されている。【００３２】
出力バッファＢＦＯ１〜ＢＦＯ４は、デマルチプレクサＤＥＭＵＸ２のバッファＢＦ５１、ＢＦ５２およびデマルチプレクサＤＥＭＵＸ３のバッファＢＦ６１、ＢＦ６２の出力データ信号（１０Ｇｂｐｓ）を増幅させてパラレルデータ信号ＤＯＵＴ１〜ＤＯＵＴ４として出力する。例えば、出力バッファＢＦＯ１〜ＢＦＯ４は、互いに異なる駆動能力を有する４個のバッファ回路を後段に向かって駆動能力が大きくなる順序で直列に接続して構成されている。【００３３】
以上のような構成のシリアル／パラレル変換回路ＳＰＣにおいて、図１（ａ）の増幅器ＡＭＰは、シリアルデータ信号ＤＩＮの入力バッファＢＦＩとして用いられる。【００３４】
図４は、図１（ａ）の増幅器の第３使用例を示している。半導体集積回路ＩＣは、位相周波数検出器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、クロック分配回路ＣＤ、回路ブロックＢＬＫおよび分周器ＤＩＶを備えて構成されている。【００３５】
位相周波数検出器ＰＦＤは、基準クロック信号ＣＫＲおよび分周クロック信号ＣＫＤの位相差／周波数差を検出する。チャージポンプＣＰは、位相周波数検出器ＰＦＤの検出結果に基づいてループフィルタＬＦ内の容量を充電／放電する。ループフィルタＬＦは、チャージポンプＣＰにより得られる電圧を平滑化して電圧制御発振器ＶＣＯの制御電圧として出力する。電圧制御発振器ＶＣＯは、ループフィルタＬＦから供給される制御電圧に基づいてクロック信号ＣＫを生成する。クロック分配回路ＣＤは、１５個のクロックバッファＢＦＣをツリー状に接続して構成されており、クロック信号ＣＫからクロック信号ＣＫ１〜ＣＫ８を生成する。回路ブロックＢＬＫは、プロセッサ機能などを具現しており、クロック信号ＣＫ１〜ＣＫ８を使用して動作する。分周器ＤＩＶは、クロック信号ＣＫ１を分周して分周クロック信号ＣＫＤとして出力する。【００３６】
以上のような構成の半導体集積回路ＩＣにおいて、図１（ａ）の増幅器ＡＭＰは、クロック分配回路ＣＤを構成するクロックバッファＢＦＣとして用いられる。【００３７】
図５は、ユニット回路の比較例を示している。ユニット回路ＡＵＣは、図８のユニット回路Ｕｉ（ＴＲＡ型差動増幅回路）に対してインダクタＬ２ａの両端の容量Ｃ１ａ、Ｃ２ａとインダクタＬ２ｂの両端の容量Ｃ１ｂ、Ｃ２ｂとを追加したものである。仮に、ユニット回路ＡＵＣを用いて図１（ａ）の増幅器ＡＭＰと同様の増幅器を構成する場合、ユニット回路の各々において容量Ｃ１ａ、Ｃ１ｂと容量Ｃ２ａ、Ｃ２ｂとを等しくすることが難しく、ゲイン−周波数特性の平坦性を確保できない。また、ユニット回路の数がｎ個である場合、ＤＣゲインが１／ｎに低下してしまう。【００３８】
これに対して、図１（ｂ）のユニット回路ＡＵｊを用いて構成された増幅器ＡＭＰでは、ユニット回路ＡＵｊに関して、入力側増幅段（トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２、抵抗Ｒ１ａ、Ｒ１ｂおよびインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂで構成される増幅段）をＴＲＡ型差動増幅回路として容易に最適化可能であり、更に、出力側増幅段（トランジスタＴ３ａ、Ｔ３ｂ、Ｔ４で構成される増幅段）は従来のユニット回路（図１０のユニット回路ＴＵｉ）と変わりなく出力側伝送線路ＬＮＯに接続可能である。また、ユニット回路の数がｎ個である場合でも、ＤＣゲインの低下は起こらない。【００３９】
図６は、本発明の有効性を示している。なお、図６（ａ）は、増幅器の比較例を示している。図６（ｂ）は、図１（ａ）の増幅器、図６（ａ）の増幅器およびＴＲＡ型差動増幅回路を用いた増幅器のゲイン−周波数特性を示している。図６（ｂ）において、特性曲線ＣＶ１が図１（ａ）の増幅器ＡＭＰのゲイン−周波数特性に対応し、特性曲線ＣＶ２が図６（ａ）の増幅器ＡＭＰＣのゲイン−周波数特性に対応し、特性曲線ＣＶ３がＴＲＡ型差動増幅回路を用いた増幅器のゲイン−周波数特性に対応している。【００４０】
図６（ａ）の増幅器ＡＭＰＣは、オープンドレイン型増幅段のみで構成されるユニット回路（図１０のユニット回路ＴＵｉに相当）を用いて図１（ａ）の増幅器ＡＭＰと同様の増幅器を構成したものである。増幅器ＡＭＰＣでは、入力側伝送線路ＬＮＩＣと出力側伝送線路ＬＮＯＣとの間にユニット回路ＴＵＣ１〜ＴＵＣ４が接続されており、増幅器全体で所望のゲインを得るのに必要となるユニット回路の数は４個である。一方、図１（ａ）の増幅器ＡＭＰでは、ユニット回路が１以上のゲインを有するＴＲＡ型差動増幅回路を備えて構成されているため、増幅器全体で所望のゲインを得るのに必要となるユニット回路の数は２個である。このように、本発明が適用された増幅器ＡＭＰでは、増幅器ＡＭＰＣに比べて、増幅器全体で所望のゲインを得るのに必要となるユニット回路の数を削減できる。このため、伝送線路を短くすることができ、分布定数型増幅器の設計におけるゲイン−周波数特性の平坦性に関する問題を回避し易くなる。図６（ｂ）を参照すると、本発明が適用された増幅器ＡＭＰでは、その他の増幅器に比べて、ゲインが高く且つ帯域が広くなることが分かる。【００４１】
図７は、本発明の第２実施形態を示している。第２実施形態の増幅器は、図１（ａ）の増幅器ＡＭＰに対してユニット回路ＡＵｊ（ｊ＝１、２）をユニット回路ＡＵｊ’に置き換えて構成されている。ユニット回路ＡＵｊ’は、図１（ｂ）のユニット回路ＡＵｊに対してトランジスタＴ３ａ、Ｔ３ｂと出力端子Ｏａ、Ｏｂとの間にインダクタＬ３ａ、Ｌ３ｂを挿入して構成されている。なお、第２実施形態の増幅器は、第１実施形態の増幅器ＡＭＰと同様に、図２のパラレル／シリアル変換回路ＰＳＣにおける出力バッファＢＦＯ、図３のシリアル／パラレル変換回路ＳＰＣにおける入力バッファＢＦＩあるいは図４の半導体集積回路ＩＣにおけるクロック分配回路ＣＤのクロックバッファＢＦＣなどに用いられる。【００４２】
以上のような第２実施形態では、第１実施形態と同様の効果が得られるうえに、ユニット回路ＡＵｊ’においてトランジスタＴ３ａ、Ｔ３ｂと出力端子Ｏａ、Ｏｂとの間にインダクタＬ３ａ、Ｌ３ｂが挿入されたことにより、出力側伝送線路ＬＮＯの設計自由度が向上するという効果が得られる。【００４３】
なお、第１および第２実施形態では、ユニット回路は２個の増幅段（入力側増幅段および出力側増幅段）で構成されているが、本発明はかかる実施形態に限定されるものではなく、ユニット回路は３個以上の増幅段で構成されてもよい。【００４４】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００４５】
本発明は、アナログＬＳＩ、ディジタルＬＳＩあるいはミクストシグナルＬＳＩにおいて高速なデータ信号やクロック信号の増幅／伝送に用いられる増幅器に適用して有用なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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