(57)【要約】  可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、一定量の記憶情報を短時間に受信すると共に、ピーク電流を抑制しながら、メモリセルに書込む動作を実現することが課題である。この課題を解決するために、複数のセンスアンプを用いて記憶情報を一時格納することにより、書換え動作におけるデータ系バス占有時間を短縮する。また、複数の書換え回路を設けて、これらを異なる位相の制御信号を用いて活性化する。以上により、データ系バスの使用効率の劣化を招くことなく、低消費電流の相変化メモリ・システムを実現することができる。
2008032394.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差する第１ビット線と、
前記複数のワード線に交差する第２ビット線と、
前記複数のワード線と前記第１及び第２ビット線との交点に配置された複数のメモリセルと、
第１共通データ線と第２共通データ線とを含む複数の共通データ線と、
前記第１共通データ線及び前記第１ビット線に対応して設けられる第１情報保持回路及び第１書換え回路と、
前記第２共通データ線及び前記第２ビット線に対応して設けられる第２情報保持回路及び第２書換え回路と、
前記第１及び第２書換え回路を制御するための書換え制御回路とを備え、
前記第１及び第２情報保持回路は、前記第１及び第２共通データ線に並列に転送されるデータを取り込むとともに保持し、
前記第１及び第２書換え回路は、前記第１及び第２情報保持回路に保持された情報に従って前記第１及び第２ビット線に書換え電圧を供給し、
前記書換え制御回路は、前記第１書換え回路及び第２書換え回路の夫々に対応した複数の制御信号を生成することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の制御信号は、それぞれ位相が異なることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記書換え制御回路は、前記第１書換え回路及び前記第２書換え回路の夫々に対して複数の制御信号を出力し、
前記複数の制御信号は、パルス幅が互いに異なることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数のメモリセルは、記憶情報に応じて抵抗値が変化する記憶素子とトランジスタとをそれぞれ含むを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１及び第２情報保持回路は、前記複数のメモリセルから情報を読み出す際に、前記複数のメモリセルから読み出された信号を増幅し、保持することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１情報保持回路と前記第１ビット線の間に接続される読み出しゲートと、
前記読み出しゲートを介して前記第１ビット線に接続されるプリチャージ回路とを更に具備し、
前記プリチャージ回路は、前記第１ビット線に読み出し用のプリチャージ電圧を供給することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１情報保持回路は、前記第１ビット線を含む複数のビット線に第１選択回路を介して接続され、
前記第１選択回路は、前記複数のビット線のうち一つを選択して前記第１情報保持回路に接続することを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記書換え制御回路は、前記第１書換え回路及び前記第２書換え回路の夫々に対して共通の第１制御信号と、前記第１書換え回路及び前記第２書換え回路の夫々に固有の第２制御信号の組合せで制御することを特徴とする半導体装置。
【請求項９】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に設けられる複数のメモリセルと、
前記複数のメモリセルへ書込むためのデータが転送される複数の共通データ線と、
前記複数のビット線に書換え電圧を供給する複数の書換え回路と、
前記複数の書換え回路に対応して設けられる複数の情報保持回路とを具備し、
前記複数の情報保持回路は、前記複数の共通データ線に並列に転送されるデータを取り込むとともに保持し、
前記複数の書換え回路は、前記複数の情報保持回路に保持されたデータに従って、夫々異なるタイミングで前記書換え電圧を出力することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数のメモリセルの夫々は、発生する熱により情報を書き換える素子を有することを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記複数の情報保持回路は、前記複数のメモリセルから情報を読み出す際に、前記複数のメモリセルから読み出された信号を増幅し、保持するセンスアンプであることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記複数の書換え回路の前記書換え電圧の供給タイミングを制御するための複数の制御信号を出力する制御回路を更に具備し、
前記制御回路は、前記複数の制御信号を同じ信号の位相を異ならせることで生成することを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記複数の共通データ線に接続され、夫々が前記複数の情報保持回路を持つ複数のバンクを有し、
前記複数のバンクのうち一つのバンクが書換え動作を行っている間に、前記複数のバンクのうち書換え動作を行っていないバンクに対してアクセス可能であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。【０００３】
記憶素子は、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。【０００４】
図２は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。【０００５】
逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。【０００６】
特許文献１には、記憶情報‘１'の具体的な書き込み方法が記載されている。図３はセット動作に用いられるセル電流パルス、図４はセル電流パルスを発生するために用いられる波形発生回路を示している。図３において、１２２は、抵抗性記憶素子を高抵抗（リセット）状態に相転移させることができるレベルである。このレベル１２２から低レベル１３０に向かって徐々にレベルを下げることにより、抵抗性記憶素子は低抵抗（セット）状態に相転移する。図４に示した波形発生回路において、２０３は電源電圧、２０５は接地電圧、２０４は電流源、２０８はセル選択スイッチに用いられるトランジスタ、１０８は抵抗性記憶素子である。また、２１０＿１〜２１０＿Ｋはスイッチング・トランジスタ、２１２＿１〜２１２＿Ｋは電流源である。スイッチング・トランジスタ２０８が活性化されることにより、図３におけるレベル１２２の電流が記憶素子に印加される。また、制御信号Ｃ１〜ＣＫを順々に活性化して、対応するスイッチング・トランジスタ２１０＿１〜２１０＿Ｋを導通することにより、記憶素子に印加する電流を徐々に低減する。このようなセル電流パルスを用いることにより、立下り時間を２００ｎｓ程度に短縮することができて、セット時間を短縮することが可能となる。【０００７】
特許文献２には、書換え電流を低減するためのインタフェイス（Ｉ／Ｆ）に関するアーキテクチャが述べられている。具体的には、同時に書き換えるビット数に応じて書換えドライバ用の電源回路を停止することにより、メモリチップの書換え電流抑制を実現している。【０００８】
【特許文献１】米国特許６４８７１１３号公報
【非特許文献１】「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト（IEEE  International Electron Devices meeting, TECHNICAL DIGEST）」、（米国）、２００１年、ｐ．８０３−８０６
【非特許文献２】「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE  International Solid-State Circuits Conference, Digest of Technical  Papers）」、（米国）、２００６年、ｐ．１４０−１４１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。【００１０】
第一に、相変化メモリの書換え電流について検討した。その結果、記憶素子をリセット状態にするには、１素子当たり数百μＡの書換え電流が必要であることが分かった。電源回路の駆動能力は、アプリケーションにより異なるが、許容されるピーク電流によっては、一度に多数の記憶素子に対して書込むことが出来ない可能性がある。【００１１】
第二に、相変化メモリの書換え時間について検討した。特に、民生機器に相変化メモリを適用する場合を考えた。一般に民生機器では、アプリケーション毎に記憶情報のフォーマットや書換え時間が定められている。相変化メモリセルに求められる書換え時間は、この定義に基づいて算出される。例えば、時間Ｔ＿ＰＧＲＭの間にＮビットの情報を書換える仕様の場合、記憶素子の書換えは、時間［（Ｔ＿ＰＲＧＭ／Ｎ）×Ｍ］以内に行わなければならない。ここで、Ｍは同時書換えビット数である。前述の検討により、同時書換えビット数Ｍは書換え電流で律則されるので、書換えビット数増加による書換え時間の延長は困難である。【００１２】
第三に、相変化メモリのインタフェイス（Ｉ／Ｆ）構成について検討した。マイクロ・プロセッサに代表されるシステム・オン・チップ（ＳｏＣ）に搭載されるオンチップ相変化メモリの場合、ＩＰ（インテレクチュアル・プロパティ）モジュール間との情報の授受に用いられるシステム・バスを占有することになる。また、オフチップ・相変化メモリの場合、書換えビット数に応じて語構成を縮小すると、チップ間を接続するシステム・バスを占有しながら書換え動作を行うことになる。これらの期間は他のタスクを実行することができないので、システム性能を著しく低下させる恐れがある。同様に、オンチップ相変化メモリ或いはオフチップ・相変化メモリ内のメモリアレイがバンク化されていて、複数のバンクが入出力（Ｉ／Ｏ）線を共有する場合には、Ｉ／Ｏ線を占有しながら書換え動作を行うことになる。この場合、所謂インターリーブ動作を用いた読出し動作を行うことができないので、チップ性能を低下させる恐れがある。したがって、システム・バスやＩ／Ｏ線のバス幅を書換えビット数よりも広くすると共に、相変化メモリ内部で記憶情報の一時格納およびパラレル−シリアル変換を行いながら、時分割書換え動作を行うことが望まれる。【００１３】
本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は、一定量の記憶情報を短時間に受信すると共に、ピーク電流を抑制しながら、メモリセルに書込む相変化メモリを実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、相変化メモリを有する半導体装置において、複数のセンスアンプを用いて記憶情報を一時格納することにより、書換え動作中にデータ系バスを開放して、読出しなどの他の動作を並行して行うことができる。また、複数の書換え回路を設けて、これらを異なる位相の制御信号を用いて活性化することにより、書換え動作電流を抑制することができる。以上から、データ系バスの使用効率の劣化を招くことなく、低消費電流の相変化メモリ・システムを実現することができる。
【発明の効果】
【００１５】
本発明によれば、相変化メモリ・モジュールにおいて、低消費電流書換え動作を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリ・モジュールの要部回路ブロックの構成例を示す図である。
【図２】相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図である。
【図３】特許文献に記載されている、立ち下がり時間が遅いセル電流パルスを発生する回路の構成例を示す図である。
【図４】図３に記載の回路を用いて発生されるセル電流パルスを示す図である。
【図５】本発明の実施の形態１の半導体装置において、それに含まれる図１における読み書き回路の詳細な構成の別の例を示す図である。
【図６】本発明の実施の形態１の半導体装置において、それに含まれる書換え制御回路ブロックの構成例を示す図である。
【図７】図１の相変化メモリ・モジュールの書換え動作におけるタイミング・ダイアグラムの例を示す図である。
【図８】図１の相変化メモリ・モジュールの読出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図９】図１の相変化メモリ・モジュールの全体の構成例を示す図である。
【図１０】図１の相変化メモリ・モジュールの全体の構成例を示す図である。
【図１１】本発明の実施の形態２の半導体装置において、それに含まれる図１の相変化メモリ・モジュールの書換え動作におけるタイミング・ダイアグラムの別の例を示す図である。
【図１２】本発明の実施の形態３の半導体装置において、それに含まれる相変化メモリ・モジュールの要部回路ブロックの構成例を示す図である。
【図１３】本発明の実施の形態３の半導体装置において、それに含まれる図１０における読み書き回路の詳細な構成の別の例を示す図である。
【図１４】本発明の実施の形態３の半導体装置において、それに含まれる書換え制御回路ブロックの構成例を示す図である。
【図１５】本発明の実施の形態３の半導体装置において、それに含まれる図１０の相変化メモリ・モジュールの書換え動作におけるタイミング・ダイアグラムの別の例を示す図である。
【符号の説明】
【００１７】
ＭＣＡ  メモリセル・アレイ
ＭＵＸ０〜ＭＵＸ１５  マルチプレクサ
ＷＤＡ  ワードドライバ列
ＲＷ０〜ＲＷ１５  読み書き回路
ＩＯＢＵＦ  入出力情報バッファ
ＰＣＴＬ  書換え制御回路
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。【００１９】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリ・モジュールの要部ブロックの構成例を示している。即ち、当該相変化メモリは、メモリセル・アレイＭＣＡとマルチプレクサＭＵＸ０〜ＭＵＸ１５、ワードドライバ列ＷＤＡ、読み書き回路ＲＷ０〜ＲＷ１５、入出力情報バッファＩＯＢＵＦ、書換え制御回路ＰＣＴＬで構成される。同図では一例として、（ｍ＋１）行×１２８列の複数のメモリセルで構成されるメモリセル・アレイＭＣＡが示されている。ワードドライバ列ＷＤＡの出力であるワード線ＷＬ０〜ＷＬｍとビット線ＢＬ０〜ＢＬ１２７の各交点に、メモリセルＭＣ００〜ＭＣ（ｍ＋１）１２７が配置される。各メモリセルは、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、ビット線と接地電圧ＶＳＳ端子との間に挿入された構成である。ワード線が、選択トランジスタＱＭのゲートに接続される。ビット線は、８本毎に配置されたマルチプレクサＭＵＸ０〜ＭＵＸ１５を介して対応する読み書き回路ＲＷ０〜ＲＷ１５に結合される。マルチプレクサＭＵＸ０〜ＭＵＸ１５の各々は８本のビット線のうち１本を選択して、対応する読み書き回路ＲＷ０〜ＲＷ１５に電気的に接続する。このような構成にすることにより、後述する書換え動作や読出し動作において、連続あるいは同時にアクセスされるメモリセルの位置を離すことができるので、選択メモリセルが周りのメモリセルから受ける熱を抑制することができる。すなわち、所謂、熱ディスターブを回避することが可能となる。なお、以下では、メモリセル・アレイＭＣＡと読み書き回路ＲＷ０〜ＲＷ１５の配置関係を明確にするために、１６本のビット線毎にメモリアレイをブロック化して、それぞれをサブアレイＳＭＣＡ０〜ＳＭＣＡ１５と呼ぶことにする。【００２０】
読み書き回路は、例えばＲＷ０のようにセンスアンプＳＡ０、書換え回路ＰＲＧＭ０、入出力ゲートＩＯＧとで構成される。読み書き回路ＲＷ０は、入出力ゲートＩＯＧ０および入出力バスＩＯＢＳの中の入出力線対ＩＯＰ０を介して入出力バッファＩＯＢＵＦおよびデータ・バスＤＱＢＳとの間で、記憶情報の授受を行う。センスアンプＳＡ０と書換え回路ＰＲＧＭ０は、マルチプレクサＭＵＸ０側では共通データ線ＣＤ０、入出力ゲートＩＯＧ側ではセンスノード対ＳＮＰ０を介してそれぞれ接続されている。センスアンプＳＡ０には記憶情報の読出し動作で用いられる参照電圧ＶＲＥＦが入力される。また、書換え回路ＰＲＧＭ０は、書換え制御回路ＰＣＴＬから書換え信号バスＰＰＢＳを介して入力される書換え制御信号群ＰＰ０によって制御される。書換え制御回路ＰＣＴＬは、書換え起動信号ＷＥＢおよび書換えクロックＷＣＬＫＢに応じた書換え制御信号群ＰＰ０を発生する。【００２１】
図５は、図１に示したメモリ・モジュールの要部回路ブロックについて、マルチプレクサＭＵＸ０と読み書き回路ＲＷ０を例に具体的な構成を示している。マルチプレクサＭＵＸ０は、ＣＭＯＳ伝達ゲートＣＳＷ０〜ＣＳＷ７と放電用のＮＭＯＳトランジスタＭＮ０〜ＭＮ７とで構成される。ＣＭＯＳ伝達ゲートＣＳＷ０〜ＣＳＷ７は、共通データ線ＣＤ０とビット線ＢＬ０〜ＢＬ７との間にそれぞれ挿入され、カラム選択スイッチとして用いられる。ＣＭＯＳ伝達ゲートＣＳＷ０〜ＣＡＷ７のゲート電極には、カラムデコーダ（同図では省略）の出力信号であるカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）がそれぞれ接続される。カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ０〜ＢＬ７のうちの一つが共通データ線ＣＤ０に接続される。ＮＭＯＳトランジスタＭＮ０〜ＭＮ７は、ビット線ＢＬ０〜ＢＬ７と接地電圧ＶＳＳ端子との間にそれぞれ挿入され、ゲート電極には、カラム選択線ＹＳ０Ｂ〜ＹＳ７Ｂがそれぞれ接続される。待機時において、カラム選択線ＹＳ０Ｂ〜ＹＳ７Ｂが電源電圧ＶＤＤに保持されて、ＮＭＯＳトランジスタＭＮ０〜ＭＮ７が導通することにより、ビット線ＢＬ０〜ＢＬ７が接地電圧ＶＳＳに駆動される。なお、カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）は、他のマルチプレクサＭＵＸ１〜ＭＵＸ７にも共通に接続される。【００２２】
次に、読み書き回路ＲＷ０について、センスアンプＳＡ０、書換え回路ＰＲＧＭ０、入出力ゲートＩＯＧ０の順に説明する。センスアンプＳＡ０は、読出しゲートＲＧ、プリチャージ回路ＰＣＣ、クロスカップル型センスラッチＣＣＬとで構成される。読出しゲートＲＧは、センスノード対ＳＮＰ０（すなわち、センスノードＳＮＴ０、ＳＮＢ０）と共通データ線ＣＤ０および参照電圧ＶＲＥＦとの間に挿入されたＮＭＯＳトランジスタ対で構成される。トランジスタ対のゲート電極のうち、共通データ線ＣＤ０側には第一の読出しゲート起動信号ＲＧＥ１、参照電圧ＶＲＥＦ側には第二の読出しゲート起動信号ＲＧＥ２が接続される。読出し動作において、これらの読出し動作起動信号ＲＧＥ１、ＲＧＥ２が接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されて、トランジスタ対が導通することにより、センスノード対ＳＮＰ０と共通データ線ＣＤ０および参照電圧ＶＲＥＦとが接続される。この状態で、読出し信号がビット線からセンスノード対ＳＮＰ０に発生される。また、読出し信号の増幅時に、読出し動作起動信号ＲＧＥ１、ＲＧＥ２を電源電圧ＶＤＤから接地電圧ＶＳＳに駆動して、ビット線とセンスノード対ＳＮＰ０を遮断することにより、センスノード対ＳＮＰ０の負荷容量を軽減かつ均等化することができ、高速かつ確実な読出し動作を行うことが可能となる。なお、読出しゲート起動信号ＲＧＥは、他の読み書き回路ＲＷ１〜ＲＷ７内の読出しゲートにも同様に接続される。【００２３】
プリチャージ回路ＰＣＣは、３つのＮＭＯＳトランジスタで構成される公知の回路である。読出し電圧ＶＤＬＲ給電線とセンスノード対ＳＮＰ０との間にトランジスタが挿入される。また、センスノードＳＮＴ０とＳＮＢ０との間に残りのトランジスタが挿入される。これらのトランジスタのゲート電極には、センスノード・イコライズ信号ＳＮＥＱが入力される。待機時において、センスノード・イコライズ信号ＳＮＥＱが電源電圧ＶＤＤに保持されて、各トランジスタが導通されることにより、センスノード対ＳＮＰ０が読出し電圧ＶＤＬＲに駆動される。また、読み出し動作の初期において、プリチャージ回路ＰＣＣは、読出しゲートＲＧとマルチプレクサＭＵＸ０内のカラム選択スイッチを介して選択されたビット線を読出し電圧ＶＤＬＲに駆動する。ここで読出し電圧ＶＤＬＲは電源電圧ＶＤＤよりも低く、メモリセルの記憶情報が破壊されない、すなわち抵抗性記憶素子が相転移しない程度の電圧に設定されている。なお、センスノード・イコライズ信号ＳＮＥＱは、他の読み書き回路ＲＷ１〜ＲＷ７内のプリチャージ回路にも同様に接続される。本実施例では、プリチャージ回路ＰＣＣを各ビット線ＢＬ０〜ＢＬ１２０毎に設けられるのではなく、複数のビット線に対して共通に設けられたセンスアンプＳＡ０内に設けられている。この構成により、面積を小さくすることができる。さらには、本実施例では、プリチャージ回路ＰＣＣとビット線ＢＬは、読み出しゲートＲＧを介して接続されている。従って、プリチャージ回路ＰＣＣは、読み出しゲートＲＧでビット線と切り離せるので、書き込み動作時は制御する必要がない。従って、プリチャージ回路ＰＣＣの制御が容易になるとともに、制御信号を活性化する必要がなくなり低消費電力を実現できる。【００２４】
ラッチセンスＣＣＬは、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成される、公知の回路である。読出し電圧ＶＤＬＲとなっている共通ソース線ＣＳＰ、ＣＳＮが、電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動されることにより活性化されて、センスノード対ＳＮＰ０に発生された微小な読出し信号を増幅する。なお、共通ソース線ＣＳＰ、ＣＳＮは、他の読み書き回路ＲＷ１〜ＲＷ７内のラッチセンスにも同様に接続される。【００２５】
書換え回路ＰＲＧＭは、リセット回路ＲＣＫＴとセット回路ＳＣＫＴとで構成される。リセット回路ＲＣＫＴは、例えばリセット電圧給電線ＶＲＳＴと共通データ線ＣＤ０との間に直列接続されたＰＭＯＳトランジスタＭＰ１００、ＭＰ１０１で構成される。トランジスタＭＰ１００のゲート電極にはセンスノードＳＮＢ０、トランジスタＭＰ１０１のゲート電極には書換え制御信号群ＰＰ０の中のリセット起動信号ＲＳＴＥ０が夫々接続される。ここで、リセット電圧ＶＲＣＫＴは電源電圧ＶＤＤと同じか、或いは図２に示したように記憶素子が融点を超えるような電流を流せる程度の電圧に設定されている。【００２６】
セット回路ＳＣＫＴは、４つのＰＭＯＳトランジスタＭＰ２００、ＭＰ２０１、ＭＯ２０２、ＭＰ２０３とで構成される。第一のセット電圧給電線ＶＳＥＴ１と共通データ線ＣＤ０との間に、直列接続されたトランジスタＭＰ２００、ＭＰ２０１が挿入される。また、第二のセット電圧給電線ＶＳＥＴ２と共通データ線ＣＤ０との間に、直列接続されたトランジスタＭＰ２０２、ＭＰ２０３が挿入される。トランジスタ２００、２０２のゲート電極にはセンスノードＳＮＴ０、トランジスタ２０１のゲート電極には書換え制御信号群ＰＰ０の中の第一のセット起動信号ＦＳＥ０、トランジスタ２０３のゲート電極には書換え制御信号群ＰＰ０の中の第二のセット起動信号ＳＳＥ０が夫々接続される。ここで、第一のセット電圧ＶＳＥＴ１は電源電圧ＶＤＤと同じか、或いは図２や図４の説明で述べたように記憶素子が融点を超えるような電流を流せる程度の電圧に設定されている。したがって、リセット電圧ＶＲＳＴを同じ電圧にすることも可能であり、この場合、給電線の本数を抑制することができる。また、第二のセット電圧ＶＳＥＴ２は、第一のセット電圧ＶＳＥＴ１よりも低い電圧レベルに設定されている。このように二つのセット電圧を供給する構成により、セット時間を短くすることが可能となる。なお、二つのセット電圧を供給する構成を示しているが、図３に示した回路構成に拡張することにより、図４に示した形状のセル電流を駆動することもできる。【００２７】
入出力ゲートＩＯＧ０は、センスノード対ＳＮＰ０（すなわち、センスノードＳＮＴ０、ＳＮＢ０）と入出力線対ＩＯＰ０（すなわち、入出力線ＩＯ０Ｔ、ＩＯ０Ｂ）との間に挿入されたＮＭＯＳトランジスタ対で構成される。トランジスタ対のゲート電極には、入出力ゲート起動信号ＩＯＧＥが接続される。読出し動作や書換え動作において、この入出力ゲート起動信号ＩＯＧＥが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されて、トランジスタ対が導通することにより、センスノード対ＳＮＰ０と入出力線対ＩＯＰ０とが接続されて、記憶情報の授受が行われる。なお、入出力ゲート起動信号ＩＯＧＥは、他の読み書き回路ＲＷ１〜ＲＷ１５内の入出力ゲートにも共通に接続されるため、入出力バスＩＯＢＳに並列に転送される１６ビットのデータは、同時に対応する読み書き回路ＲＷ０〜ＲＷ１５に取り込まれる。以上のような読み書き回路ＲＷ０〜ＲＷ１５の構成により、センスアンプＳＡ０〜ＳＡ１５をライトバッファに用いた後述の書換え動作を行うことができる。【００２８】
なお、図１では、読み書き回路ＲＷ０を一つのサブアレイに対して設けているが、２つのサブアレイの間に読み書き回路ＲＷ０を設け、２つのサブアレイで共有しても良い。この場合、読み出しゲートＲＧを用いて、２つのサブアレイのうちいずれかを選択してセンスアンプＳＡを一方のサブアレイに接続すればよい。また、書き込み回路ＰＲＧＭの出力もゲート回路を用いて選択するように構成すればよい。【００２９】
図６は、図１に示した書換え制御回路ＰＣＴＬの構成例を示している。本回路は、シフトレジスタＳＲＥＧと書換え信号発生回路群ＰＧＢＫとで構成される。シフトレジスタは、書換え起動信号ＷＥＢと書換えクロックＷＣＬＫＢを受信して位相の異なる書換えビット制御信号Ｑ０〜Ｑ１５を出力する。書換え信号発生回路群ＰＧＢＫは、書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５で構成される。書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５は対応する書換えビット制御信号Ｑ０〜Ｑ１５を夫々受信して、書換え制御信号群ＰＰ０〜ＰＰ１５を発生する。書換え制御信号群ＰＰ０〜ＰＰ１５は、前述した書換え制御信号群ＰＰ０のようにリセット起動信号、第一セット信号、第二セット信号とで夫々構成される。なお、書換え制御信号群ＰＰ０〜ＰＰ１５を総じて書換え信号バスＰＰＢＳと呼ぶことにする。このように本実施例では、書換え制御回路ＰＣＴＬは、夫々の書換え回路に対して夫々に対応した書換え制御信号群ＰＰ０〜ＰＰ１５を出力する。これにより、供給タイミングを独立に制御可能となり、ピーク電流を低く抑えることが可能となる。【００３０】
図７は、図１に示した相変化メモリ・モジュールの書換え動作におけるタイミング・ダイアグラムの例を示している。ここでは、一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を書換える場合の動作を説明する。【００３１】
まず、書換え制御回路ＰＣＴＬの動作について説明する。電源電圧ＶＤＤとなっている書換え起動信号ＷＥＢを接地電圧ＶＳＳに駆動することにより、書換え制御回路ＰＣＴＬを活性化する。すなわち、書換えクロックＣＬＫＢの立下がりエッジに同期して、書換え制御回路ＰＣＴＬ内のシフトレジスタＳＲＥＧは書換え制御信号Ｑ０〜Ｑ１５を書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ１の間隔で順々に発生する。書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５は対応する書換え制御信号Ｑ０〜Ｑ１５を受信して、短期間のリセット起動信号ＲＳＴＢ０〜ＲＳＴＢ１５、第一のセット起動信号ＦＳＥＢ０〜ＦＳＥＢ１５を順々に出力する。さらに、これらの起動信号を接地電圧ＶＳＳから電源電圧ＶＤＤに駆動した後に、第二のセット起動信号ＳＳＥＢ０〜ＳＳＥＢ１５を順々に発生する。【００３２】
次に、メモリセル・アレイの動作について説明する。読み書き回路ＲＷ０〜ＲＷ１５の動作については、説明を簡単にするために特に読み書き回路ＲＷ０に着目して詳しく述べることにする。まず、電源電圧ＶＤＤとなっている書換え起動信号ＷＥＢを接地電圧ＶＳＳに駆動することにより、電源電圧ＶＤＤとなっているセンスノード・イコライズ信号ＳＮＥＱを接地電圧ＶＳＳに駆動してセンスアンプ内のプリチャージ回路ＰＣＣを非活性状態とする。また、接地電圧ＶＳＳとなっている入出力ゲート起動信号ＩＯＧＥを電源電圧ＶＤＤに駆動して、入出力線対ＩＯＰ０とセンスノード対ＳＮＰ０とを接続すると共に、読出し電圧ＶＤＬＲとなっている共通ソース線ＣＳＰ、ＣＳＮを電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動してセンスラッチＣＣＬを活性化することにより、記憶情報を取り込む。ここで、記憶情報 ‘０'は高抵抗（リセット）状態のメモリセルに対応し、センスノードＳＮＴ０は電源電圧ＶＤＤに駆動される。一方、記憶情報 ‘１'は低抵抗（セット）状態のメモリセルに対応し、センスノードＳＮＴ０は接地電圧ＶＳＳに駆動される。他の読み書き回路ＲＷ１〜ＲＷ１５内のセンスアンプＳＡ１〜ＳＡ１５にも、同様に記憶情報が取り込まれる。【００３３】
これらの動作と並行してカラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性化することにより、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０と対応する書換え回路ＰＲＧＭ０〜ＰＲＧＭ１５とを接続する。さらに、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動して、書換え回路ＰＲＧＭ０〜ＰＲＧＭ１５とメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０とを接続して電流経路を形成する。メモリセルＭＣ００に書込む記憶情報 が‘０'の場合、読み書き回路ＲＷ０内の書換え回路ＰＲＧＭ０におけるリセット回路ＲＣＫＴが活性化されることにより、リセット電圧ＶＲＳＴに応じた値ＩＲのセル電流ＩＣＥＬＬ００が、メモリセルＭＣ００に印加される。一方、記憶情報 が‘１'の場合、セット回路ＳＣＫＴが活性化されることにより、第一のセット電圧ＶＳＥＴ１と第二のセット電圧ＶＳＥＴ２に応じた値ＩＳ１、ＩＳ２のセル電流ＩＣＥＬＬ００が、メモリセルＭＣ００に順々に印加される。ここで、第一のセット電圧ＶＳＥＴ１は、リセット電圧ＶＲＳＴと同じか、或いはそれよりも低い電圧であるので、セル電流ＩＳ１はＩＲと同じか、或いはそれよりも小さな値である。また、セル電流ＩＳ１とＩＳ２が印加される時間の総和は、書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ１に等しい。したがって、書換え制御信号Ｑ０〜Ｑ１５の発生に応じて、セル電流ＩＣＥＬＬ０、ＩＣＥＬＬ８、…、ＩＣＥＬＬ１２０がサイクル時間ＴＳの間隔で、順々にメモリセルＭＣ００、ＭＣ０７、…、ＭＣ１２０に印加される。最後に、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とし、電源電圧ＶＤＤとなっているワード線ＷＬ０を接地電圧ＶＳＳに駆動する。また、共通ソース信号ＣＳＰ、ＣＳＮを読出し電圧ＶＤＬＲに駆動すると共に、接地電圧ＶＳＳとなっているセンスノード・イコライズ信号ＳＮＥＱを電源電圧ＶＤＤに駆動して、センスノード対ＳＮＰ０〜ＳＮＰ１５を読出し電圧ＶＤＬＲに駆動する。さらに、接地電圧ＶＳＳとなっている書換え起動信号ＷＥＢを電源電圧ＶＤＤに駆動して、待機状態に戻る。【００３４】
図８は、図１に示した相変化メモリ・モジュールの読出し動作におけるタイミング・ダイアグラムの例を示している。ここでも、先の書換え動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０から記憶情報を読み出す場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は情報‘０'、メモリセルＭＣ０１２０は情報‘１'を記憶しているものと仮定して、読み書き回路ＲＷ０およびＲＷ１５に着目して詳しく述べることにする。本読出し動作の特徴は、書換え動作のように１ピットずつ時分割に情報を読み出すのではなく、１６ビット同時に読み出す点にある。【００３５】
読出し動作において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、書換え制御信号Ｑ０〜Ｑ１５も接地電圧ＶＳＳに保持される。読出し動作が開始されると、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）が活性化されると共に、接地電圧ＶＳＳとなっている第一の読出しゲート起動信号ＲＧＥ１が電源電圧ＶＤＤに駆動されることにより読出しゲートＲＧ内の一方のトランジスタが導通して、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０と対応する読み書き回路ＲＷ０〜ＲＷ１５内のセンスアンプＳＡ０〜ＳＡ１５とが接続される。これらのビット線は、対応するセンスアンプＳＡ０〜ＳＡ１５内のプリチャージ回路ＰＣ０〜ＰＣ１５により、接地電圧ＶＳＳから読出し電圧ＶＤＬＲに駆動される。なお、読出し電圧ＶＤＬＲは、情報が破壊されない電圧とされる。望ましくは、第二のセット電圧ＶＳＥＴ２より小さい電圧とすることで、読み出しディスターブを防ぐことが可能となる。次に、電源電圧ＶＤＤとなっているセンスノード・イコライズ信号ＳＮＥＱを接地電圧ＶＳＳに駆動して、プリチャージ回路ＰＣ０〜ＰＣ１５を非活性状態とした後に、接地電圧ＶＳＳとなっている第二の読出しゲート起動信号ＲＧＥ２を電源電圧ＶＤＤに駆動して、センスノードＳＮＢ０〜ＳＮＢ１５を参照電圧ＶＲＥＦに駆動する。続いて、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０を駆動する。今、メモリセルＭＣ００は記憶情報‘０'に応じた高抵抗状態にあるので、ビット線ＢＬ０の電圧は読出し電圧ＶＤＬＲにほぼ保たれる。一方、メモリセルＭＣ０１２０は記憶情報‘１'に応じた低抵抗状態にあるので、ビット線ＢＬ１２０の電圧は読出し電圧ＶＤＬＲから接地電圧ＶＳＳに向かって駆動される。ビット線ＢＬ１２０の電圧が参照電圧ＶＲＥＦを十分下回った時点で、読出し電圧ＶＤＬＲとなっている共通ソース線ＣＳＰ、ＣＳＮを電源電圧ＶＤＤ、接地電圧ＶＳＳにそれぞれ駆動して、センスアンプＳＡ０〜ＳＡ１５を活性化することにより、センスノード対ＳＮＰ０〜ＳＮＰ１５に発生した読出し信号を増幅する。【００３６】
読み出し信号の増幅の後、電源電圧ＶＤＤとなっているワード線ＷＬ０、読出しゲート起動信号ＲＧＥ１、ＲＧＥ２を接地電圧ＶＳＳに駆動する。また、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態にする。さらに、接地電圧ＶＳＳとなっている入出力ゲート起動信号ＩＯＧＥを電源電圧ＶＤＤに駆動して、センスアンプＳＡ０〜ＳＡ１５から入出力線対ＩＯＰ０〜ＩＯＰ１５へ情報を読み出す。最後に、電源電圧ＶＤＤとなっている入出力ゲート起動信号ＩＯＧＥを接地電圧ＶＳＳに駆動すると共に、共通ソース線ＣＳＰ、ＣＳＮを読出し電圧ＶＤＬＲに駆動して非活性状態にする。また、接地電圧ＶＳＳとなっているセンスノード・イコライズ信号ＳＮＥＱを電源電圧ＶＤＤに駆動することにより、センスノード対ＳＮ０〜ＳＮ１５を読出し電圧ＶＤＬＲに駆動して、待機状態に戻る。【００３７】
図９は、本実施例による相変化メモリ・モジュールの全体構成の例を示す図である。本メモリ・モジュールＰＣＭの特徴は、複数のバンク（ここでは、バンクＢＮＫ０〜ＢＮＫ３）を有する点にある。バンクＢＮＫ０〜ＢＮＫ３の各々は、図１に示したメモリセル・アレイと同じ構成である。これまで述べたセンスアンプをライトバッファとして用いた時分割書換え動作により、例えばバンクＢＮＫ０に記憶情報を書込んでいる最中においても、入出力バスＩＯＢＳを開放することができるので、他バンクからの読出し動作／書き込み動作を行うことが可能となる。すなわち、バンク・インターリーブ動作を行うことができるので、入出力バスＩＯＢＳの使用効率を向上することが可能となる。すなわち、モジュールのスループットを向上することが可能となる。【００３８】
図１０は、図９に示した相変化メモリ・モジュールを搭載するＳｏＣ構成の例を示す図である。本ＳｏＣでは、相変化メモリ・モジュールＰＴＭがデータバスＤＱＳを介して中央演算処理装置ＣＰＵ、インテレクチュアル・プロパティＩＰ１、ＩＰ２と接続される。インテレクチュアル・プロパティＩＰ１、ＩＰ２は、画像処理やセキュリティ監視などを行うモジュールである。これまで述べた構成と動作により、相変化メモリ・モジュールに記憶情報を書込んでいる最中においても、データバスＤＱＢＳを開放することができるので、中央演算処理装置ＣＰＵは他のモジュールＩＰ１、ＩＰ２へのアクセスが可能となる。したがって、システム性能を向上することが可能となる。【００３９】
以上で述べた相変化メモリ・モジュールの構成と動作による効果を、以下にまとめる。第一に、メモリセル・アレイＭＣＡをサブアレイＳＭＣＡ０〜ＳＭＣＡ１５に分割して、複数のマルチプレクサＭＵＸ０〜ＭＵＸ１５と読み書き回路ＲＷ０〜ＲＷ１５を配置して選択ワード線上の選択ビットの間隔を空けることにより、選択メモリセルが周りのメモリセルから受ける熱を抑制することができる。すなわち、所謂、熱ディスターブを回避することが可能となる。第二に、書換え制御回路ＰＣＴＬを用いて位相の異なる書換え制御信号群ＰＰ０〜ＰＰ１５を発生して、１サイクル毎に書換え回路を活性化することにより、時分割書換え動作を行うことが可能となる。よって、書換え電流のピーク値を抑制することができる。第三に、書換え制御信号群とセンスノード対の電圧に応じたセル電流を発生する書換え回路構成とすることにより、センスアンプを書換えバッファとして用いた書換え動作が行うことができる。すなわち、書換え動作中においても、入出力線バスやデータバスを開放してバス使用効率を向上することができるため、スループットを向上することが可能となる。以上から、書換え電流の小さな、高速相変化メモリ・モジュールを実現することができる。【００４０】
（実施の形態２）
本実施の形態２では、別の書換え動作を説明する。図１１は、本発明の実施の形態２による相変化メモリ・モジュールの別のタイミング・ダイアグラムの例を示している。ここでは、記憶素子を高抵抗（リセット）状態にするリセット電流ＩＲが、相変化メモリ・モジュールの適用先で許容されている書換え電流より小さく、第二のセット電流ＩＳ２程度のマージンが存在している場合、リセット電流ＩＲ乃至は第一のセット電流ＩＳ１と第二のセット電流ＩＳ２を同時に印加できる。本実施例は、この点に着目し、シリアル書換えにおける後続メモリセルの活性化タイミングを早めている点に特徴がある。以下では、この点に注目して図１１に記載の動作を説明する。【００４１】
まず、書換え制御回路ＰＣＴＬの動作について説明する。書換えクロックＷＣＬＫＢの立下がりエッジに同期して、書換え制御回路ＰＣＴＬ内のシフトレジスタＳＲＥＧは書換え制御信号Ｑ０〜Ｑ１５を書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ２の間隔で順々に発生する。書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５は対応する書換え制御信号Ｑ０〜Ｑ１５を受信して、書換え制御信号群ＰＰ０〜ＰＰ１５（すなわち、短期間のリセット起動信号ＲＳＴＢ０〜ＲＳＴＢ１５、第一のセット起動信号ＦＳＥＢ０〜ＦＳＥＢ１５、第二のセット起動信号ＳＳＥＢ０〜ＳＳＥＢ１５）を順々に発生する。ここで、書換えクロック・サイクル時間ＴＣＫＷ２はセット時間ＴＳよりも、リセット起動信号乃至は第一のセット起動信号のパルス幅ＴＳ１と同程度短く設定されているので、メモリセル（ここではＭＣ００）のセット動作が終了する前に、後続の書換え制御信号（ここではＱ１）が活性化される。したがって、第二のセット起動信号ＳＳＥＢ０〜ＳＳＥＢ１５のパルス幅は、第一のセット起動信号ＦＳＥＢの立下がりから第二のセット起動信号の立上がりまでの時間が、セット時間ＴＳとなるように調整される。【００４２】
次に、メモリセル・アレイの動作について説明する。メモリセルＭＣ００に書込む記憶情報 が‘０'の場合、書換え制御信号群ＰＰ１の中のリセット起動信号ＲＳＴＢ読み書き回路ＲＷ０内の書換え回路ＰＲＧＭ０におけるリセット回路ＲＣＫＴが活性化されることにより、リセット電圧ＶＲＳＴに応じた値ＩＲのセル電流ＩＣＥＬＬ００が、メモリセルＭＣ００に印加されるのは、前述の通りである。一方、記憶情報 が‘１'の場合、セット回路ＳＣＫＴが活性化されることにより、第一のセット電圧ＶＳＥＴ１と第二のセット電圧ＶＳＥＴ２に応じた値ＩＳ１、ＩＳ２のセル電流ＩＣＥＬＬ００が、メモリセルＭＣ００に順々に印加される。第二のセル電流が印加されている途中で、書換え制御信号Ｑ１に同期して書換え制御信号群ＰＰ１が活性化されることにより、リセット電流ＩＲ、或いは第一のセット電流ＩＳ１がメモリセルＭＣ０８に印加される。メモリセルＭＣ０８に書込む記憶情報が‘１'場合は、さらに第二のセット電流ＩＳ２が印加される。続いて、この第二のセル電流が印加されている途中で、書換え制御信号Ｑ２に同期して書換え制御信号群ＰＰ２が活性化されることにより、リセット電流ＩＲ、或いは第一のセット電流ＩＳ１がメモリセルＭＣ０１６に印加される。以下、同様に、メモリセルＭＣ０１２０まで書換え電流が順々に印加される。【００４３】
以上の動作により、１６ビットの記憶情報を１ビットずつ順番に書込む場合の、総時間を短縮することが可能となる。すなわち、書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ２をセット時間ＴＳよりも短くして、書換え制御信号ＰＰ０〜ＰＰ１５のサイクル時間を短縮することにより、シリアル書換えに要する時間を短縮することが可能となる。よって、より高速書換え動作可能な相変化メモリ・モジュールを実現することができる。【００４４】
（実施の形態３）
本実施の形態３では、相変化メモリ・モジュールの別の構成と動作を説明する。図１２は、本発明の実施の形態３による相変化メモリ・モジュールの要部回路ブロックの構成例を示している。図１に示した構成との大きな差異は、次の二点である。第一に、図１では、書換え信号バスＰＰＢＳに書換え制御信号群ＰＰ０〜ＰＰ１５と各サブアレイに対応して１６本含まれていたのに対し、書換え制御信号群をＰＰ０とＰＰ１のみとし、前者を偶数番目のサブアレイＳＭＣＡ０、ＳＭＣＡ２、…、ＳＭＣＡ１４に対応する読み書き回路ＲＷＡ０、ＲＷＡ２、…、ＲＷＡ１４、後者を奇数番目のサブアレイＳＭＣＡ１、ＳＭＣＡ３、…、ＳＭＣＡ１５に対応する読み書き回路ＲＷ１１、ＲＷ１３、…、ＲＷ１１５で共有している。第二に、読み書き回路ＲＷ０〜ＲＷ１５を構成する書換え回路ＰＲＧＭＡ０〜ＰＲＧＭＡ１５を制御するための書換えマスク信号バスＰＭＫＢＳを新たに設けている。以下では、図１３〜図１５に従い、図１２に記載の相変化メモリ・モジュールの構成と動作を詳しく説明する。【００４５】
図１３は、図１２に示した相変化メモリ・モジュールにおける読み書き回路ＲＷＡ０の構成例を示している。本回路と図５に示した読み書き回路ＲＷ０との差異は、書換え回路ＰＲＧＭＡ０の構成にある。具体的には、リセット回路ＲＣＫＴ及びセット回路ＳＣＫＴと共通データ線ＣＤ０との間に、マスク制御回路ＭＫＣＴＬを挿入されている点にある。マスク制御回路ＭＫＣＴＬは、ＰＭＯＳトランジスタＭＰ３００で構成されており、ゲート電極に書換えマスクバスＰＭＫＢＳの中の一つである書換えマスク信号ＰＭＫ０が接続されている。この書換えマスク信号ＰＭＫ０が接地電圧ＶＳＳに駆動されると、リセット回路ＲＣＫＴ及びセット回路ＳＣＫＴが共通データ線ＣＤ０と接続されて、書換え動作が行われる。【００４６】
図１４は、図１２に示した相変化メモリ・モジュールにおける書換え制御回路ＰＣＴＬ１の構成例を示している。本回路は、シフトレジスタＳＲＥＧと書換え信号発生回路群ＰＧＢＫ１、書換えマスク・ドライバ群ＰＭＫＤＢＫとで構成される。シフトレジスタＳＲＥＧは、図６で説明した機能と同様であり、書換え起動信号ＷＥＢと書換えクロックＷＣＬＫＢを受信して位相の異なる書換えビット制御信号Ｑ０〜Ｑ１５を出力する。書換え信号発生回路群ＰＧＢＫ１は、書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１で構成される。書換え信号発生回路ＰＧＥＮ０は偶数番目の書換えビット制御信号Ｑ０、Ｑ２、…、Ｑ１４を受信して、書換え制御信号群ＰＰ０を発生する。同様に、書換え信号発生回路ＰＧＥＮ１は奇数番目の書換えビット制御信号Ｑ１、Ｑ３、…、Ｑ１５を受信して、書換え制御信号群ＰＰ１を発生する。書換えマスク・ドライバ群ＰＭＫＤＢＫは、マスク・ドライバＭＫＤ０〜ＭＫＤ１５で構成される。マスク・ドライバＭＫＤ０〜ＭＫＤ１５は対応する書換え制御信号Ｑ０〜Ｑ１５を夫々受信および反転して、サイクル時間がセット時間ＴＳにほぼ等しい書換えマスク信号ＰＭＫＢ０〜ＰＭＫＢ１５を夫々出力する。なお、書換えマスク信号ＰＭＫＢ０〜ＰＭＫＢ１５の一群を総じて書換えマスク信号バスＰＭＫＢＳと呼ぶことにする。【００４７】
図１５は、図１２に示した相変化メモリ・モジュールの書換え動作におけるタイミング・ダイアグラムの例を示している。本動作は、書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ２がセット時間ＴＳよりも短い図１１に示した動作の変形である。ここでは、書換え制御回路ＰＣＴＬ１の動作に注目して説明するが、もちろん、図７に示した動作でも実現可能であることはいうまでもない。【００４８】
まず、書換えクロックＷＣＬＫＢの立下がりエッジに同期してシフトレジスタＳＲＥＧから出力される書換え制御信号Ｑ０〜Ｑ１５（同図では省略）を基準にして、パルス幅がセット時間ＴＳに等しい書換えマスク信号ＰＭＫＢ０〜ＰＭＫＢ１５が、書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ２の間隔で順々に発生される。また、書換え制御信号群ＰＰ０とＰＰ１が、サイクル時間ＴＣＫＷ２の間隔で交互に発生される。読み書き回路ＲＷＡ０は、接地電圧ＶＳＳに駆動された書換えマスク信号ＰＭＫＢ０と書換え制御信号群ＰＰ０を受信して、メモリセルＭＣ００にリセット電流ＩＲ或いは第一及び第二のセット電流ＩＳ１、ＩＳ２を印加する。次に、読み書き回路ＲＷＡ１は、接地電圧ＶＳＳに駆動された書換えマスク信号ＰＭＫＢ１と書換え制御信号群ＰＰ１を受信して、メモリセルＭＣ０８にリセット電流ＩＲ或いは第一及び第二のセット電流ＩＳ１、ＩＳ２を印加する。続いて、読み書き回路ＲＷＡ２は、接地電圧ＶＳＳに駆動された書換えマスク信号ＰＭＫＢ２（同図では省略）と書換え制御信号群ＰＰ０を受信して、メモリセルＭＣ０１６にリセット電流ＩＲ或いは第一及び第二のセット電流ＩＳ１、ＩＳ２を印加する。以下同様にして、書換え動作を行い、最後に、読み書き回路ＲＷＡ１５は、接地電圧ＶＳＳに駆動された書換えマスク信号ＰＭＫＢ１５と書換え制御信号群ＰＰ１を受信して、メモリセルＭＣ０１２０にリセット電流ＩＲ或いは第一及び第二のセット電流ＩＳ１、ＩＳ２を印加する。【００４９】
以上の構成と動作により、シリアル書換え動作における制御信号数を低減することが可能である。すなわち、図１に示した相変化メモリ・モジュールでは、４８本の書換え制御信号群（一つの書換え制御信号群あたり３本の制御信号）が必要であった。一方、本実施例では、書換えマスク信号バスＰＭＫＢＳ（ここでは、１６本の書換えマスク信号ＰＭＫＢ０〜ＰＭＫＢ１５を含む）を導入して、書換え制御信号群の数を低減したこと（ここでは２つ）にしたことにより、合計で２２本の制御信号でシリアル書換え動作を行うことが可能である。したがって、実施例１や実施例２の効果に加えて、配線本数を低減することにより小面積でシリアル書換え動作を実現することができる。【００５０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、セット動作における１段目のセット電流ＩＳ１はリセット電流ＩＳと同じ値である必要は無く、記憶素子を図２に示した結晶化温度よりも高い温度に保てるような値とすることも可能であり、より消費電流を抑制することができる。また、書換え時間に余裕があるならば、セット動作は図２に示した温度波形を実現できるような１段階のパルス駆動とすることも可能である。さらに、相変化メモリ・モジュールの適用先における書換え電流の上限値が十分大きいのであれば、同時に書換えるビット数を複数ビットとすることも可能である。この場合、シリアル書換え動作時間が短縮されるので、メモリ・システムのスループットをさらに向上することができる。【００５１】
また、本実施例では、センスアンプＳＡ０〜ＳＡ１５をライトバッファとしても利用することにより面積の低減を実現しているが、読み出し用のセンスアンプとは別にライトバッファを設けても良い。ライトバッファは、入出力バスＩＯＢＳと書換え回路ＰＲＧＭ０〜ＰＲＧＭ１５の間に夫々設ければ、入出力バスＩＯＢＳを開放することが可能となる。即ち、入出力バスＩＯＢＳに並列に転送されるデータを夫々取り込んで保持する情報保持回路を書換え回路に対応して設けることで入出力バスＩＯＢＳを開放することが可能となる。
【産業上の利用可能性】
【００５２】
本発明は、センスアンプを書換えバッファに使い、異なる位相の制御信号により複数の書換え回路を活性化して時分割書換え動作を行うことにより、相変化メモリ・モジュール内外のデータ系バスの使用効率を向上すると共に、書換え電流の抑制を行うことができるため、高速かつ低消費電流な相変化メモリ・システムを実現することができる。
【図１】
2008032394.tif 000003
【図２】
2008032394.tif 000004
【図３】
2008032394.tif 000005
【図４】
2008032394.tif 000006
【図５】
2008032394.tif 000007
【図６】
2008032394.tif 000008
【図７】
2008032394.tif 000009
【図８】
2008032394.tif 000010
【図９】
2008032394.tif 000011
【図１０】
2008032394.tif 000012
【図１１】
2008032394.tif 000013
【図１２】
2008032394.tif 000014
【図１３】
2008032394.tif 000015
【図１４】
2008032394.tif 000016
【図１５】
2008032394.tif 000017
【国際調査報告】
2008032394.tif 000018
2008032394.tif 000019