【手続補正書】
【提出日】平成17年4月28日(2005.4.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ＭＩＳＦＥＴが複数形成された第１回路領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第１導体層をパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１回路領域に前記第１導体層を残す工程、
（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
（ｄ）前記（ａ）〜（ｃ）工程の後、前記半導体基板の主面上に第１絶縁層を形成し、前記第１回路領域の前記第１導体層を選択的にパターニングすることにより、前記第１回路領域に前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｅ）前記第１ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第１ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
さらに、
（ｆ）前記半導体基板の主面上に第２絶縁層を形成し、前記第２絶縁層の上部に第３絶縁層を形成した後、前記第３絶縁層を研磨して平坦化する工程、
（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第１開孔の内部を含む前記第３絶縁層の上部に第２導体層を形成した後、前記第３絶縁層の上部の前記第２導体層を選択的に除去して前記第１開孔の内部のみに残す工程、
を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
さらに、
（ｆ）前記半導体基板の主面上に層間絶縁層を形成した後、前記層間絶縁層を研磨して平坦化する工程、
（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記層間絶縁層に第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第１開孔の内部を含む前記層間絶縁層の上部に第２導体層を形成した後、前記層間絶縁層の上部の前記第２導体層を選択的に除去して前記第１開孔の内部のみに残す工程、
を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングする工程を含むことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項５】
前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程を含むことを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１絶縁層および前記第２絶縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸化シリコン系の絶縁膜であることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項７】
前記第１回路領域は、前記第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置されたメモリセル領域であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
さらに、
（ｉ）前記（ｈ）工程の後、前記第２ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程を含むことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項９】
第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置された第１メモリセル領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第２回路領域の前記第１導体層を選択的にパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、
（ｂ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層を覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｃ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成し、前記第３絶縁層を研磨して平坦化する工程、
（ｄ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｅ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記（ｂ）工程の前に、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面にシリサイド層を形成する工程をさらに含むことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１１】
前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程を含むことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１２】
第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置された第１メモリセル領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第１導体層をパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、
（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
（ｄ）前記半導体基板の主面上に高融点金属層を形成した後、前記半導体基板を熱処理することにより、前記第２ＭＩＳＦＥＴのゲート電極およびソース、ドレインの表面と、前記第１メモリセル領域に残った前記第１導体層の表面とにシリサイド層を形成する工程、
（ｅ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｆ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成し、前記第３絶縁層を研磨して平坦化する工程、
（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
前記第１絶縁層および前記第２絶縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸化シリコン系の絶縁膜であることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１４】
前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程を含むことを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴが複数形成された第１回路領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第１導体層をパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１回路領域に前記第１導体層を残す工程、
（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
（ｄ）前記（ａ）〜（ｃ）工程の後、前記半導体基板の主面上に第１絶縁層を形成し、前記第１回路領域の前記第１導体層を選択的にパターニングすることにより、前記第１回路領域に前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｅ）前記第１ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第１ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
を含んでいる。