【手続補正書】
【提出日】平成16年8月13日(2004.8.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体装置の保護回路
【特許請求の範囲】
【請求項１】  半導体装置のパッドと内部回路との間に設ける半導体装置の保護回路において、
クランプ回路部と、該クランプ回路部に接続するゲート回路部とを有し、
前記クランプ回路部は、ゲート端子とソース端子とドレイン端子とバルク端子とを備えるＭＩＳ型電界効果トランジスタを有し、
前記ゲート回路部は、ゲート回路抵抗とコンデンサとを有し、
前記ＭＩＳ型電界効果トランジスタは、前記ソース端子と前記バルク端子とを、前記パッドと前記内部回路とに接続し、前記ドレイン端子は、第１の電源端子に接続し、前記ゲート端子は、前記ゲート回路抵抗の一方の端子と前記コンデンサの一方の端子とに接続し、前記ゲート回路抵抗の他方の端子は、第２の電源端子に接続し、前記コンデンサの他方の端子は、前記第１の電源端子に接続していることを特徴とする半導体装置の保護回路。
【請求項２】  前記半導体装置が、複数のパッドと該複数のパッドを介して信号のやり取りを行なう複数の内部回路とを有し、
前記クランプ回路部は、前記複数のパッドと前記複数の内部回路との間にそれぞれ設けられ、前記ゲート回路部は、前期半導体装置に１つ設けられていることを特徴とする請求項１に記載の半導体装置の保護回路。
【請求項３】  前記クランプ回路部は第１の抵抗と第２の抵抗とを有し、
前記第１の抵抗は、前記パッドと前記ＭＩＳ型電界効果トランジスタのソース端子及びバルク端子との間に介挿され、
前記第２の抵抗は、前記ＭＩＳ型電界効果トランジスタの前記ソース端子及び前記バルク端子と前記内部回路との間に介挿されることを特徴とする請求項１又は２に記載の半導体装置の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路（ＩＣ，ＬＳＩ等）などの半導体装置の保護回路に関し、この種の半導体装置の外部回路との接続端子となるパッドに、不測に印加される静電気等による高い電圧から内部回路を保護するために、半導体装置に設けられる保護回路に関する。
【０００２】
【従来の技術】
半導体装置の内部回路を静電気等の高い電圧から保護するための保護回路としては、種々の構成のものが用いられているが、その一例を図２４に示す。
この図２４は、一般的な保護回路９と内部回路３とを備える半導体装置の入力回路の一例を示す回路図である。
【０００３】
保護回路９はダイオード９１，９２と抵抗４とからなり、内部回路３はＰチャネルＭＩＳ型電界効果トランジスタ１とＮチャネルＭＩＳ型電界効果トランジスタ２とから構成されている。
ここで、ＭＩＳ型電界効果トランジスタは、ＭＯＳ型電界効果トランジスタを含む（金属−絶縁膜−半導体）構造の電界効果トランジスタを総称するものであり、以後これを「ＭＩＳＦＥＴ」と略称する。
【０００４】
この半導体装置の入力回路において、パッド１０は、保護回路９を構成するダイオード９１のアノード端子と抵抗４の一方の端子とに接続している。その抵抗４の他方の端子は、ダイオード９２のカソード端子と内部回路３を構成するＰチャネルＭＩＳＦＥＴ１及びＮチャネルＭＩＳＦＥＴ２の各ゲート端子とに接続している。
【０００５】
また、第１の電源端子１１は、ＰチャネルＭＩＳＦＥＴ１の一方の端子と、ダイオード９１のカソード端子とに接続し、第２の電源端子１２は、ＮチャネルＭＩＳＦＥＴ２の一方の端子とダイオード９２のアノード端子とに接続している。
ここで、第１の電源端子１１には基準電位（ＶDD）が供給され、第２の電源端子１２には負の電源電位（ＶSS）が供給される。
【０００６】
そして、ＰチャネルＭＩＳＦＥＴ１の他方の端子とＮチャネルＭＩＳＦＥＴ２の他方の端子は、共に出力端子１３に接続している。
静電気は、数ＫＶから十数ＫＶの電圧で正負の極性をもっており、保護回路９はパッド１０に不測に印加されるこの静電気から内部回路３を保護する必要がある。
【０００７】
そのため、正極性の静電気がパッド１０に印加され、ダイオード９１のアノード端子と抵抗４との接続点に到達すると、ダイオード９１が順方向動作を行ない、第１の電源端子１１に電流を流す。このダイオード９１に電流が流れはじめる電圧をしきい値電圧という。パッド１０に印加された正極性の電圧は、ダイオード９１の順方向のしきい値電圧値でクランプされるため、内部回路３には、この順方向のしきい値電圧以上の電圧は印加されない。
【０００８】
一方、負極性の静電気がパッド１０に印加され、抵抗４を介してダイオード９２のカソード端子に到達すると、ダイオード９２が順方向動作を行ない、抵抗４を介してパッド１０に電流を流す。したがって、パッド１０に印加された負極性の電圧は、ダイオード９２の順方向のしきい値電圧値でクランプされるため、内部回路３には、絶対値がこの順方向のしきい値電圧以上の電圧は加わらない。
【０００９】
また抵抗４は、パッド１０と内部回路３との間に直列に挿入されているため、静電気による立ち上がりの鋭いノイズ成分をなまらせる役割を果たしている。
ところで、近年のＭＩＳＦＥＴの微細化に伴ない、ＭＩＳＦＥＴを構成するゲート絶縁膜はますます薄膜化する傾向にある。ＭＩＳＦＥＴを構成するゲート絶縁膜が薄膜化すると、その破壊耐量も低下することから、保護回路の重要性はさらに高くなってきている。
【００１０】
上述のような２個のダイオードを用いた従来技術の保護回路は、そのダイオードのＰＮ接合の面積に保護能力が依存する。すなわち、図２４に示した半導体装置において、保護回路９によって内部回路３を保護し、内部回路３を構成するＭＩＳＦＥＴ１，２の破壊耐量を向上するためには、保護回路９を構成するダイオード９１，９２のＰＮ接合の面積を増加させればよい。
【００１１】
その理由は、ダイオード９１，９２を構成するＰＮ接合の面積を増加させれば、このダイオード９１，９２に単位時間当りに大きな電流を流すことができ、さらにダイオード９１，９２を構成するＰＮ接合の単位面積当たりの通電量が減少することから、保護回路の保護能力は向上する。
また、ダイオード９１，９２を構成するＰＮ接合の単位面積当たりの通電量が減少するということは、このＰＮ接合に流れる電流による熱の発生を抑制できることになる。そのため、ダイオード９１，９２の熱破壊を防止することができ、それによって保護回路９自身の破壊を防止することになる。
【００１２】
【発明が解決しようとする課題】
しかしながら、ダイオード９１，９２のＰＮ接合の面積を増加することには大きな問題がある。すなわち、それは半導体装置における保護回路９が占有する面積を増加することになる。
図２４に示した従来の保護回路９は、パッド１０に印加される静電気による高い電圧をクランプして内部回路３を保護するためには、正と負との極性を持つ静電気に対応し、各極性の電圧に対して別のクランプ素子であるダイオード９１，９２を必要とする。
【００１３】
そのため、クランプ素子であるダイオードのＰＮ接合の面積を増加することによって保護回路の保護能力を向上させようとすると、保護回路の占有する設置面積は非常に大きなものになる。さらに、その両ダイオードに高電圧によるサージ電流を流し得る異なる極性の電源配線を形成するスペースも必要になる。
これは、パッド１０の周辺に設置する保護回路９以外の他の回路の設置面積を圧迫し、ひいては半導体装置全体の面積増加につながる。したがって、この手段は半導体装置の面積を縮小してコストダウンを図る要求に逆行するので、好ましくない。
【００１４】
そのため、半導体装置全体の面積が増加しないように、保護回路９の占有する設置面積を縮小すると、保護回路９を構成するダイオード９１，９２のＰＮ接合の面積が充分確保できなくなり、パッド１０に印加される静電気から内部回路３を保護する能力が低下するばかりか、保護回路９の各電源配線の幅も狭くなるため電流容量が低下し、保護回路９自身も破壊される恐れがある。
【００１５】
そこで、図２５に示すように、保護回路９′を構成するクランプ素子をダイオード９１のみにして、パッド１０に負の高電圧が印加されたときには、このダイオード９１のブレークダウン電圧でその電圧をクランプするようにした保護回路も使用されている。
このようにすれば、１個のパッドに対して１個のクランプ素子で済み、その電源配線も一方の極性だけでよいため、そのクランプ素子であるダイオードのＰＮ接合の面積を増加し、その電源配線の幅も広くして耐久性を高めることが可能になる。
【００１６】
しかしながら、この保護回路９′によれば、パッド１０に正極性の電圧が印加された場合のクランプ電圧は、ダイオード９１の順方向のしきい値電圧値であるが、パッド１０に負極性の電圧が印加された場合のクランプ電圧は、ダイオード９１のブレークダウン電圧（約５０Ｖ）となるため、かなり大きな電圧になる。しかも、ダイオードがブレークダウンを繰り返すと劣化するという問題もあり、やはり好ましくなかった。
【００１７】
この発明は、このような問題を解決するためになされたものであり、１パッドにつき１個のクランプ素子で、ブレークダウンを使用せずに、静電気による正極性及び負極性の高い電圧が半導体装置のパッドに印加されても、内部回路を確実に保護できるようにし、且つ半導体装置における保護回路以外の回路を設置する面積を圧迫することなく、保護回路自身の破壊も生じないようにした半導体装置の保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
この発明は上記の目的を達成するため、半導体装置のパッドと内部回路との間に設ける半導体装置の保護回路において、クランプ回路部と、そのクランプ回路部に接続するゲート回路部とを有し、上記クランプ回路部は、ゲート端子とソース端子とドレイン端子とバルク端子とを備えるＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）を有し、上記ゲート回路部は、ゲート回路抵抗とコンデンサとを有する。
【００１９】
そして、上記ＭＩＳＦＥＴは、上記ソース端子と上記バルク端子とを、上記パッドと上記内部回路とに接続する。上記ドレイン端子は、第１の電源端子に接続し、上記ゲート端子は、上記ゲート回路抵抗の一方の端子と上記コンデンサの一方の端子とに接続する。上記ゲート回路抵抗の他方の端子は、第２の電源端子に接続し、上記コンデンサの他方の端子は、上記第１の電源端子に接続する。
【００２０】
この半導体装置の保護回路によれば、正極性のサージ電圧がパッドに印加されると、ＭＩＳＦＥＴの一方の端子から半導体基板に電流を流し、ＭＩＳＦＥＴのバルク端子及びドレイン端子を介して第１の電源に電流を流す。それによって、正のサージ電圧はＰＮ接合の順方向のしきい値電圧にクランプされる。
【００２１】
また、負極性のサージ電圧がパッドに印加されると、ＭＩＳＦＥＴのソース端子に加わる静電気による負のサージ電圧と、ゲート回路抵抗を介して第２の電源に接続するＭＩＳＦＥＴのゲート端子との間の電位差により、このＭＩＳＦＥＴがオンする。
それによって、第１の電源からＭＩＳＦＥＴのドレイン端子及びソース端子を介してパッドへ電流を流す。したがって、負のサージ電圧は、このＭＩＳＦＥＴのオン時のソース・ドレイン間の電位差にクランプされる。
【００２２】
上記半導体装置が、複数のパッドとその複数のパッドを介して信号のやり取りを行なう複数の内部回路とを有する場合には、上記クランプ回路部は、上記複数のパッドと上記複数の内部回路との間にそれぞれ設けられ、上記ゲート回路部は、前期半導体装置に１つ設けられているとよい。
【００２３】
また、上記クランプ回路部は第１の抵抗と第２の抵抗とを有し、上記第１の抵抗は、パッドとＭＩＳＦＥＴのソース端子及びバルク端子との間に介挿され、上記第２の抵抗は、上記ＭＩＳＦＥＴのソース端子及びバルク端子と内部回路との間に介挿されることにより、その保護性能を高めることができる。
その第１の抵抗と前記第２の抵抗のうち、少なくとも前記第１の抵抗を薄膜抵抗によって構成することにより、ラッチアップ防止効果を得ることができる。
【００２４】
また、上記クランプ回路部のＭＩＳＦＥＴとして、高耐圧ＭＩＳＦＥＴを使用することによって、上記ゲート回路部を省略して、高耐圧ＭＩＳＦＥＴのゲート端子を直接第２の電源端子に接続することが可能になる。
【００２５】
【発明の実施の形態】
以下、図面を用いて、この発明による半導体装置の保護回路の幾つかの実施形態を説明する。
【００２６】
〔第１の実施形態〕
図１は、この発明の第１の実施形態の半導体装置の保護回路と内部回路とを示す回路図であり、前述した従来例の図２４と同じ部分には同じ符号を付してある。
この図１に示す保護回路は、半導体装置のパッド１０と内部回路３との間に設けたクランプ回路部６と、そのクランプ回路部６に接続するゲート回路部８とから構成される。
【００２７】
パッド１０は半導体装置の内部回路３と外部の回路などとの間で電気信号をやり取りするための端子の役割を持ち、半導体装置に用いるアルミニウムなどからなる金属配線と同一の材質で形成されている。
クランプ回路部６は、ＮチャネルＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）５で構成され、このクランプ回路部６に接続するゲート回路部８は、ゲート回路抵抗１５とコンデンサ１６とによって構成されている。
【００２８】
そして、この図１に示す保護回路において、クランプ回路部６のＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂとの接続端子は、パッド１０と、内部回路３を構成するＰチャネルＭＩＳＦＥＴ１のゲート端子とＮチャネルＭＩＳＦＥＴ２のゲート端子とに接続している。ＮチャネルＭＩＳＦＥＴ５のドレイン端子Ｄは第１の電源端子１１と接続し、ゲート端子Ｇはゲート回路部８を構成するゲート回路抵抗１５の一方の端子とコンデンサ１６の一方の端子とに接続し、そのゲート回路抵抗１５の他方の端子は第２の電源端子１２に接続し、コンデンサ１６の他方の端子は第１の電源端子１１に接続している。
【００２９】
その第１の電源端子１１には基準電位（ＶDD）が供給され、第２の電源端子１２には負の電源電位（ＶSS）が供給される。
図２及び図３は、図１に示したクランプ回路部６を模式的に示す断面図であり、図２は正のサージ電圧をクランプする場合の動作を説明するための図、図３は負のサージ電圧をクランプする場合の動作を説明するための図である。
【００３０】
図１乃至図３に示すＮチャネルＭＩＳＦＥＴ５は、そのソース，ゲート，ドレイン，バルクの各端子を、Ｓ，Ｇ，Ｄ，Ｂの各記号で示している。これらはそれぞれＭＩＳＦＥＴを構成するものであり、それぞれの端子の英字頭文字を記号として示している。
【００３１】
図２及び図３に示すクランプ回路部６は、Ｎ型の半導体基板１００に、その半導体基板１００と異なる導電型の不純物の領域を形成するＰ型のウェル１０１を設け、そこにＮチャネルＭＩＳＦＥＴ５を構成している。
すなわち、そのＰ型のウェル１０１内に、ＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３と、ソース端子Ｓを形成する半導体基板１００と同じ導電型の不純物のＮ型の拡散層５２と、このＮ型の拡散層５２から離間してドレイン端子Ｄを形成するＮ型の拡散層５１とを設け、その拡散層５２と拡散層５１との間の上部にゲート端子Ｇを形成するゲート電極５０を設けている。
【００３２】
ここで、ＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇを形成するゲート電極５０は、多結晶シリコンで構成する。
Ｎ型の半導体基板１００のＰ型のウェル１０１の周囲には、Ｎ型の拡散層５５を形成し、それを第１の電源端子１１に接続している。ＮチャネルＭＩＳＦＥＴ５のドレイン端子Ｄを形成するＮ型の拡散層５１も第１の電源端子１１に接続している。
【００３３】
ＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３とソース端子Ｓを形成するＮ型の拡散層５２は共通の接続端子５６を介して図１に示したパッド１０に接続される。
ゲート端子Ｇを形成するゲート電極５０は、ゲート接続端子５７を介して図１に示したゲート回路部８に接続し、そのゲート回路抵抗１５を介して第２の電圧端子に接続される。
【００３４】
図４は、図１におけるクランプ回路部６を模式的に示す平面図である。この図４において、多数の小さい正方形のドットは、それぞれ下側の拡散層又は電極と上側の端子（配線）とを接続するコンタクトホールを示している。
【００３５】
図５は、図４のＡ−Ａ線に沿う実際形状に近い拡大断面図である。この図５において、５９は半導体基板１００及びウェル１０１上に形成したフィールド酸化膜で、各拡散層５１，５２，５３，５５を互いに絶縁している。６０は第１の電源端子１１，接続端子５６，およびゲート電極５０を互いに絶縁する絶縁層である。５４はゲート電極５０とウェル１０１の上面との間に形成したゲート絶縁層である。
【００３６】
つぎに、この半導体装置の保護回路の動作を主に図１乃至図３を用いて説明する。まず、保護回路を構成するクランプ回路部６の電圧クランプ特性について説明する。
まず、正極性の静電気が図１に示すパッド１０に印加されると、その正のサージ電圧がパッド１０からクランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂとの接続端子５６（図２）に到達する。
【００３７】
図２に示すＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３とＰ型のウェル１０１とは同一導電型であるため、Ｐ型のウェル１０１は瞬時にＰ型の拡散層５３と同電位になる。そのＰ型のウェル１０１と、ＮチャネルＭＩＳＦＥＴ５のドレイン端子Ｄを形成するＮ型の拡散層５１とによってＰＮ接合を形成している。
【００３８】
ＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂに到達する正極性のサージ電圧により、Ｐ型のウェル１０１とＮ型の拡散層５１とによって形成されるＰＮ接合が順方向となる電界が加わる。
ＰＮ接合のしきい値電圧は、前述のようにＰＮ接合に電流が流れはじめる電圧のことをいう。特に、ＰＮ接合に順方向に電界をかけた場合に電流が流れ始める電圧を、順方向のしきい値電圧という。ＰＮ接合のしきい値電圧はＰ型半導体とＮ型半導体との不純物濃度で決まり、不純物濃度が濃い程しきい値電圧が低くなることはよく知られている。
【００３９】
通常は、ＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３や、ドレイン端子Ｄを形成するＮ型の拡散層５１の不純物濃度は、Ｐ型のウェル１０１に比較して濃く、したがってこれらで構成するＰＮ接合の順方向のしきい値電圧は低い。
【００４０】
パッド１０に印加される正極性の静電気による電圧は、Ｐ型のウェル１０１とＮ型の拡散層５１との間に構成されるＰＮ接合の順方向のしきい値電圧よりはるかに高いため、このＰＮ接合は順方向動作を行ない、図２に矢印線で示すように、基準電位を供給する第１の電源端子１１に正のサージ電流Ｉspを流す。
【００４１】
また、Ｐ型のウェル１０１とＮ型の半導体基板１００との間にもしきい値電圧が幾分高いＰＮ接合が形成されており、それも順方向動作をするため、若干の電流は図２に矢印破線で示すように、そのＰＮ接合面及びＮ型の拡散層５５を通して第１の電源端子１１に流れる。
それによって、パッド１０に印加される正極性のサージ電圧は、このＰＮ接合の低いしきい値電圧でクランプされ、図１に示す内部回路３にはそれ以上の電圧が印加されることはない。
【００４２】
次に、負極性の静電気が図１に示すパッド１０に印加された場合の動作を、図３を用いて説明する。負極性の静電気による負のサージ電圧は図１に示すパッド１０からクランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂとに到達する。
【００４３】
すると、正の極性の静電気による正のサージ電圧が印加されたときと同様に、Ｐ型のウェル１０１はたちまちＰ型の拡散層５３と同電位になる。
ＮチャネルＭＩＳＦＥＴ５のドレイン端子Ｄを形成するＮ型の拡散層５１は、基準電位を供給する第１の電源１１に接続しているため、Ｐ型のウェル１０１とＮ型の拡散層５１で構成するＰＮ接合には逆方向の電界が加わる。
【００４４】
ところで、ＰＮ接合に逆方向に電界をかけた場合に電流が流れ始める電圧を逆方向のしきい値電圧といい、一般的にはブレークダウン電圧という。とくにＰＮ接合に逆方向の電界がかかり電流を流す現象をブレークダウン現象という。ＰＮ接合のブレークダウン電圧は、Ｐ型半導体とＮ型半導体との不純物濃度で決まるが、一般的に通常のＭＩＳＦＥＴの動作に影響しないように、ＭＩＳＦＥＴがオンする電圧をはるかに超える電圧である。
【００４５】
Ｐ型のウェル１０１とＮチャネルＭＩＳＦＥＴ５のドレイン端子Ｄを形成するＮ型の拡散層５１とによって構成されるＰＮ接合は、前述のように逆方向の電界が加わる。
しかし、ＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇには、ゲート回路部８を構成するゲート回路抵抗１５を介して第２の電源端子１２の負の電源電位が加わっている。このゲート端子Ｇに加わる負の電源電位に対して、ソース端子Ｓとバルク端子Ｂとに加わる負のサージ電圧ははるかに大きな負の電位であるため、この電位差によりたちまちＮチャネルＭＩＳＦＥＴ５はオンする。
【００４６】
このため、Ｐ型のウェル１０１とドレイン端子Ｄを形成するＮ型の拡散層５１とによって構成されるＰＮ接合がブレークダウン現象により電流を流すより前に、ＮチャネルＭＩＳＦＥＴ５のソース端子Ｓを形成するＮ型の拡散層５２とドレイン端子Ｄを形成するＮ型の拡散層５１とが導通する。したがって、図３に矢印線によって示すように、拡散層５１に接続している基準電位を供給する第１の電源端子１１から拡散層５２及び接続端子５６を介してパッド１０へ、負のサージ電流Ｉsnを流す。
【００４７】
ＮチャネルＭＩＳＦＥＴ５がオンする時の、ソース端子Ｓとドレイン端子Ｄとの間の導通抵抗は小さいために、ソース端子Ｓとドレイン端子Ｄとの間に生ずる電位差も小さい。したがって、この小さい電位差でサージ電圧をクランプするために、図１に示す内部回路３にはこれ以上の電位差が加わることはない。
次に、保護回路を構成するゲート回路部８のクランプ回路部６に対する保護特性について説明する。
【００４８】
図１に示すゲート回路部８を構成するゲート回路抵抗１５とコンデンサ１６とは、負の電源電位を供給する第２の電源端子１２に重畳される静電気などによるノイズ性の電圧変動に対して、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇを保護する役割をもっている。
ゲート回路部８は、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇにゲート回路抵抗１５を介して、負の電源電位を供給する第２の電源端子１２と接続している。
【００４９】
第２の電源端子１２に供給される負の電源電位に、静電気などによるノイズ性の電圧変動が重畳される場合がある。すなわち、第２の電源端子１２に、正あるいは負の極性を持つ静電気などによる電圧が直接的に印加される場合と、半導体装置を構成する回路等を伝達して間接的に印加される場合とがあり、これらがノイズ性の電圧変動として負の電源電位に重畳される。
【００５０】
これらのいずれの場合であっても、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇは、第２の電源端子１２に直接接続していると、前述のノイズ性の電圧変動がゲート端子Ｇに印加され、ＮチャネルＭＩＳＦＥＴ５を誤動作させてしまう。
具体的には、パッド１０を介して内部回路３がやり取りする正常な電気信号を、ＮチャネルＭＩＳＦＥＴ５がオンすることにより、基準電位を供給する第１の電源端子１１との間でクランプしてしまう。
【００５１】
それによって、内部回路３に正常な電気信号のやり取りがなされなくなり、誤動作が生じる。また、負の電源電位を供給する第２の電源端子１２に重畳されるノイズ性の電圧変動の強度によっては、ＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇが破壊されてしまうことがある。
【００５２】
そのため、ゲート回路部８を構成するゲート回路抵抗１５とコンデンサ１６とが、負の電源電位を供給する第２の電源端子１２と、基準電位を供給する第１の電源端子１１と、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇとの間にそれぞれ接続されている。
【００５３】
このコンデンサ１６の持つ容量成分とゲート回路抵抗１５の持つ抵抗成分とによって構成されるＣＲ時定数により、負の電源電位を供給する第２の電源端子１２に重畳されるノイズ性の電圧変動を減衰させる。それにより、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇの誤動作や破壊を防止する。
【００５４】
ゲート回路部８を構成するコンデンサ１６の容量成分は、内部回路３を構成するＰチャネルＭＩＳＦＥＴ１やＮチャネルＭＩＳＦＥＴ２のゲート端子に寄生する浮遊容量の数倍程度でよい。一例をあげると５倍程度でよく、好ましくはこのコンデンサ１６の容量は大きければ大きいほどよい。
以上説明したこの発明の第１の実施形態の半導体装置の保護回路による特徴的な動作をまとめると、以下に記すようなものである。
【００５５】
正極性の静電気によるサージ電圧がパッド１０に印加されると、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のＰ型のウェル１０１とＮ型のドレイン端子Ｄ及びＮ型の半導体基板１００とによって、それぞれ構成されるＰＮ接合が順方向にバイアスされ、その順方向動作によって基準電位を供給する第１の電源端子１１に正のサージ電流を流す。そのため、正極性のサージ電圧は、このＰＮ接合の低いしきい値電圧でクランプされる。
【００５６】
また、負極性の静電気によるサージ電圧がパッド１０に印加されると、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂとソース端子Ｓとに対して、ゲート端子Ｇが接続しているゲート回路部８から供給される負の電源電位との間で、このＮチャネルＭＩＳＦＥＴ５をオンする電界が加わるため、そのソース端子Ｓとドレイン端子Ｄとの間が導通し、基準電位を供給する第１の電源端子１１からパッド１０にサージ電流を流す。そのため、負極性のサージ電圧は、ＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとドレイン端子Ｄとの間に生ずる小さい電位差にクランプされる。
【００５７】
この第１の実施形態の半導体装置の保護回路は、従来の保護回路に比べて大きな特徴をもつ。すなわち、図２４に示した従来の保護回路は、パッド１０に印加される正と負のサージ電圧をクランプするために、クランプ素子として２個のダイオードが必要であった。
しかしながら、図１に示す半導体装置の保護回路によれば、パッド１０に印加される正と負のサージ電圧をクランプするためのクランプ回路部６には、クランプ素子として１個のＮチャネルＭＩＳＦＥＴ５を設けているだけである。
【００５８】
さらに、図２４に示した従来の保護回路の保護能力を向上させるためには、２個のダイオード９１，９２のＰＮ接合を大きくする必要がある。しかし、それは前述のとおり、半導体装置内の保護回路が占有する面積が大きくなって、他の回路を設置する面積を圧迫するという問題があった。
【００５９】
これに対し、図１に示す半導体装置の保護回路の保護能力を向上させるためには、ＮチャネルＭＩＳＦＥＴ５を大きくすればよい。具体的には、図２乃至図５に示したＮチャネルＭＩＳＦＥＴ５を構成するバルク端子Ｂ，ソース端子Ｓ，およびドレイン端子Ｄに各々対応する、Ｐ型の拡散層５３，Ｎ型の拡散層５２，およびＮ型の拡散層５１と、Ｎ型の半導体基板１００の設置面積を大きくすればよい。
【００６０】
これは、図２４に示した従来の保護回路のダイオード９１，９２のＰＮ接合の面積を増加させるのと同様な効果がある。
ところが、この図２４に示した従来の保護回路と比較して、この発明による図１乃至図５に示した半導体装置の保護回路は、パッド１個に対してクランプ素子がＭＩＳＦＥＴ一つでよいため、半導体装置におけるクランプ素子の設置面積は非常に小さくて済む。したがって、このＮチャネルＭＩＳＦＥＴ５が充分な保護能力を持つように設置しても、他の回路を設置する面積を圧迫するという問題は生じない。
【００６１】
この保護回路を構成するクランプ素子が一つであることによる利点はさらにある。すなわち、図２４に示した従来の保護回路においては、電源系の配線として、基準電位を供給する配線と負の電源電位を供給する配線とが必要であった。
この発明による図１に示す半導体装置の保護回路に必要な電源系の配線も、基準電位を供給する第１の電源端子１１用と負の電源電位を供給する第２の電源端子１２用とが必要である。
【００６２】
しかし、従来の保護回路の動作は、前述のとおり図２４に示したクランプ素子であるダイオード９１，９２に電流を流してなされる。このダイオード９１，９２には、パッド１０に印加される静電気等による高い電圧をクランプするため、非常に大きな電流が流れる。
【００６３】
半導体装置における配線は、一般にアルミニウムなどの金属配線を用いる。そして、その金属配線に通電する電流が多い場合は、金属配線の幅寸法を広くするなどの配線の配置手法を用い、通電による発熱などのストレスで生じる金属配線の溶断に対処する。
このような理由によって、図２４に示した従来の保護回路を実現するためには、ダイオード９１と第１の電源端子１１、ダイオード９２と第２の電源端子１２とをそれぞれ接続する金属配線は非常に幅の広いものが必要であった。
【００６４】
これに対し、この発明による図１に示す半導体装置の保護回路は、その保護動作において、負の電源電位を供給する第２の電源端子１２には電流を流すことはない。したがって、負の電源電位を供給する第２の電源端子１２に接続する配線である、ＮチャネルＭＩＳＦＥＴ５のゲート端子Ｇとゲート回路部８を構成するゲート回路抵抗１５と第２の電源端子１２とを接続する金属配線は、大電流の通電に耐える必要なく、通常の内部回路の配線に用いる金属配線と同等の幅寸法でよい。
【００６５】
したがって、この発明の第１の実施の形態の半導体装置の保護回路は、ひとつのクランプ素子で半導体装置に印加される正と負の２種類の極性のサージ電圧を、１本の金属配線で第１の電源端子１１に通電して吸収することができる。
【００６６】
すなわち、印加されるサージ電圧の極性に関係なくクランプ素子はひとつでよいため、非常にコンパクトな保護回路を構成できる。しかも、図２５に示した従来例のように、一方の極性のサージ電圧に対してクランプ素子のブレークダウン動作によって保護を計るようなことはないので、クランプ電圧が高くなったり、クランプ素子の劣化を早めたりする恐れもない。
【００６７】
〔第２の実施形態〕
次に、この発明の第２の実施形態の半導体装置の保護回路を図６によって説明する。図６において、図１と同じ部分には同一の符号を付している。
図６に示す半導体装置は、複数のパッド１０ａ．．．１０ｎと、その各パッドを介して信号のやりとりを行なう複数の内部回路３ａ．．．３ｎとを有する。
【００６８】
そして、保護回路は、複数のパッド１０ａ．．．１０ｎと複数の内部回路３ａ．．．３ｎとの間にそれぞれ設けられた複数のクランプ回路部６ａ．．．６ｎと、その各クランプ回路部６ａ．．．６ｎに接続されるひとつのゲート回路部８とによって構成されている。
【００６９】
複数のクランプ回路部６ａ．．．６ｎは、それぞれＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎで構成され、ゲート回路部８はゲート回路抵抗１５とコンデンサ１６とによって構成されている。このゲート回路部８の構成は、前述した第１の実施形態における図１に示したゲート回路部８の構成と同じである。
【００７０】
つぎに、この半導体装置の保護回路の各構成要素の接続状態を説明する。
図６に示すように、複数のパッド１０ａ．．．１０ｎは、それぞれクランプ回路部６ａ．．．６ｎを構成するＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎのソース端子Ｓとバルク端子Ｂの接続端子と、内部回路３ａ．．．３ｎを構成するＰチャネルＭＩＳＦＥＴ１及びＮチャネルＭＩＳＦＥＴ２の各ゲート端子とに接続し、ＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎの各ドレイン端子Ｄは、それぞれ第１の電源端子１１に接続する。
【００７１】
ＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎの各ゲート端子Ｇは、それぞれゲート回路部８を構成するゲート回路抵抗１５の一方の端子とコンデンサ１６の一方の端子に接続し、そのゲート回路抵抗１５の他方の端子は第２の電源端子１２に接続し、コンデンサ１６の他方の端子は第１の電源端子１１に接続する。
【００７２】
この第２の実施形態の半導体装置の保護回路は、図１に示した第１の実施形態の半導体装置の保護回路の特徴的な機能を有しつつ、さらに保護回路としての面積を低減することが可能である。
すなわち、半導体装置の複数のパッド１０ａ．．．１０ｎと複数の内部回路３ａ．．．３ｎとの間に、それぞれ設けるクランプ回路部６ａ．．．６ｎに対して、その各クランプ回路部６ａ．．．６ｎに接続するゲート回路部８は一つだけ設けているからである。
【００７３】
ゲート回路部８は、各クランプ回路部６ａ．．．６ｎを構成するＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎのゲート端子Ｇに電位を供給するものであるから、半導体装置のある部分に一つだけ設けてもなんら問題ない。
したがって、この第２の実施形態の半導体装置の保護回路によれば、前述した第１の実施形態の場合と同じ効果が得られるが、さらに、パッド回りの保護回路が占有する設置面積を低減できるので、パッド周辺に設ける保護回路以外の他の回路の占有する設置面積を圧迫することがないため、半導体装置の低面積化に非常に効果的である。
【００７４】
〔第３の実施形態〕
次に、この発明の第３の実施形態の半導体装置の保護回路を図７によって説明する。図７において、図１と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この図７に示す半導体装置の保護回路において、図１に示した半導体装置の保護回路と相違するのは、クランプ回路部６をＮチャネルＭＩＳＦＥＴ５と第１の抵抗４１及び第２の抵抗４２とによって構成した点のみである。
【００７５】
そして、その第１の抵抗４１は、パッド１０とＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂの接続端子との間に介挿され、第２の抵抗４２は、ＮチャネルＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂの接続端子と内部回路３を構成するＰチャネルＭＩＳＦＥＴ１及びＮチャネルＭＩＳＦＥＴ２の各ゲート端子との間に介挿されている。
その他の構成は、図１に示したこの発明の第１の実施形態の半導体装置の保護回路と同じである。
【００７６】
この第３の実施形態において、クランプ回路部６に設けた第１の抵抗４１と第２の抵抗４２とは電流制限素子として働き、ＮチャネルＭＩＳＦＥＴ５と内部回路３とを保護する役割をもっている。
正あるいは負のいずれの極性を持つ静電気がパッド１０に印加される場合でも、クランプ回路部６を構成するＮチャネルＭＩＳＦＥＴ５に電流が流れる。したがって、第１の抵抗４１はそのＮチャネルＭＩＳＦＥＴ５に流れる電流を制限し、ＮチャネルＭＩＳＦＥＴ５自体の破壊を防止する。
【００７７】
クランプ回路部６を構成する第２の抵抗４２は、ＮチャネルＭＩＳＦＥＴ５と内部回路３との間に設けている。これにより、パッド１０からクランプ回路部６をぬけて内部回路３に流れる電流を制限し、内部回路３の破壊を防止する。
このように、この図７に示す第３の実施形態の半導体装置の保護回路は、図１に示した第１の実施形態の半導体装置の保護性能をさらに向上させることができる。
【００７８】
その上、第１の抵抗４１がクランプ回路部６を、第２の抵抗４２が内部回路３を保護しているため、クランプ回路部６にかかる負担は第１の実施形態と比べて小さくなり、クランプ回路全体をより小さくすることができる。
【００７９】
ただし、このクランプ回路部６の第１の抵抗４１と第２の抵抗４２とは、パッド１０と内部回路３との間に直列に接続されているため、内部回路３が高速動作する場合の妨げとなる。そこで、この半導体装置の設計に際しては、内部回路３がパッド１０を介して外部回路と高速で信号のやり取りを行なうことを考慮して、第１の抵抗４１と第２の抵抗４２の抵抗値として、その信号伝達の妨げにならない範囲の抵抗値を選ぶ必要がある。
【００８０】
〔第４の実施形態〕
次に、この発明の第４の実施形態の半導体装置の保護回路を図８によって説明する。図８において、図６及び図７と同じ部分には同一の符号を付してあり、それらの説明は省略する。
【００８１】
この図８に示すこの発明の第４の実施の形態の半導体装置の保護回路は、複数のパッド１０ａ．．．１０ｎと複数の内部回路３ａ．．．３ｎとの間に、それぞれ設けたクランプ回路部６ａ．．．６ｎと、それらに接続する一つのゲート回路部８とによって構成している。これは、図６に示した第２の実施形態と同じである。
但し、各クランプ回路部６ａ．．．６ｎは、ＮチャネルＭＩＳＦＥＴ５ａ．．．５ｎと第１の抵抗４１及び第２の抵抗４２によって構成しており、この点は図７に示した第３の実施形態と同じである。
【００８２】
したがって、この第４の実施形態の半導体装置の保護回路によれば、図３に示した第２の実施形態の半導体装置の保護回路と同様に、パッド回りの保護回路が占有する設置面積を低減できるので、半導体装置の低面積化に非常に効果的であり、且つ図７に示した第３の実施形態の半導体装置の保護回路と同様に半導体装置の保護性能を高めることができる。
【００８３】
〔第５の実施形態〕
次に、この発明の第５の実施形態の半導体装置の保護回路を図９乃至図１８によって説明する。
図９は、この発明の第５の実施形態の半導体装置の保護回路と内部回路とを示す回路図であり、図１と同じ部分には同一の符号を付してある。
この図９に示す半導体装置の保護回路において、パッド１０と内部回路３との間に接続するクランプ回路部６′は、Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′で構成する。
【００８４】
そして、図１に示した半導体装置の保護回路におけるゲート回路部８を省略して、クランプ回路部６′を構成するＮチャネルの高耐圧ＭＩＳＦＥＴ５′のゲート端子Ｇを、直接第２の電源端子１２に接続する。その他の回路構成は、図１に示した第１の実施形態と同様である。
したがって、この第５の実施形態の半導体装置の保護回路によっても、図１に示した第１の実施形態の半導体装置の保護回路と同様な機能が得られ、さらにゲート回路部が不要になるだけ、その設置面積を低減することができる。
【００８５】
そのため、この第５の実施形態の半導体装置の保護回路では、クランプ回路部６′を構成するクランプ素子として、高耐圧ＭＩＳＦＥＴ５′を使用している。この高耐圧ＭＩＳＦＥＴ５′は、そのゲート端子Ｇの構成が、第１乃至第４の実施形態で使用したＮチャネルＭＩＳＦＥＴ５と若干異なっている。
そこで、以下にこのＮチャネルの高耐圧ＭＩＳＦＥＴ５′の構造例を説明する。
【００８６】
（第１の例）
図１０及び図１１は、その第１の例を示す図４及び図５と同様な平面図及び断面図であり、図４及び図５と必ずしも同じではないが対応する部分には同じ符号を付している。
【００８７】
ＮチャネルＭＩＳＦＥＴ５の破壊の主な要因は、そのゲート端子Ｇを構成するゲート電極とゲート絶縁膜である。そこで、この図１０及び図１１に示す高耐圧型のＮチャネルのＭＩＳＦＥＴ５′は、ゲート絶縁層５４としてフィールド酸化膜５９を使用し、さらに絶縁層６０を介して、その上にアルミニウムなどの金属配線によるゲート電極５０を設けている。
このように構成することによって、第２の電源端子１２の電圧に重畳する静電気によるノイズ性の電圧変動に対する破壊耐量が著しく向上する。
【００８８】
（第２の例）
図１２及び図１３は、Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′の第２の例を示す図４及び図５と同様な平面図及び断面図であり、図４及び図５と必ずしも同じではないが対応する部分には同じ符号を付している。
【００８９】
この例では、ゲート電極５０を図４及び図５に示したＮチャネルＭＩＳＦＥＴ５と同様に多結晶シリコンによって形成しているが、ゲート絶縁層５４としてフィールド酸化膜５９を用い、その多結晶シリコンによるゲート電極５０の全長に亘ってアルミ配線によるゲート接続端子５７を載せ、両者を接続するコンタクトホール６１をゲート部全体に多数配置している。
【００９０】
このように、高耐圧ＭＩＳＦＥＴ５′のゲート端子Ｇを構成することによっても、その破壊耐量を向上することができる。
なお、ゲート電極５０を多結晶シリコンに代えてアルミゲートにしてもよい。それによって、応答速度を速め、しきい値電圧を下げることができる。
【００９１】
（第３の例）
図１４は、Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′の第３の例を示す図１３と同様な断面図であり、図１３と必ずしも同じではないが対応する部分には同じ符号を付している。
【００９２】
この例では、ゲート電極５０は多結晶シリコンによって形成しており、ゲート絶縁層５４も、図１に示したＮチャネルＭＩＳＦＥＴ５と同様に薄い絶縁膜である。しかし、ソース端子Ｓを形成するＮ型の拡散層５２及びドレイン端子Ｄを形成するＮ型の拡散層５１と、ゲート電極５０との間に間隔を設けたオフセットゲート構造としている。
このように構成することによっても、高耐圧ＭＩＳＦＥＴ５′のゲート端子Ｇを構成するゲート絶縁層５４の破壊耐量を向上することができる。
【００９３】
（第４の例）
図１５及び図１６は、Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′の第４の例を示す図４及び図５と同様な平面図及び断面図であり、図４及び図５と必ずしも同じではないが対応する部分には同じ符号を付している。
【００９４】
この例も、ゲート電極５０は多結晶シリコンによって形成しており、ゲート絶縁層５４も、図１に示したＮチャネルＭＩＳＦＥＴ５と同様に薄い絶縁膜である。しかし、ソース端子Ｓを形成するＮ型の拡散層５２及びドレイン端子Ｄを形成するＮ型の拡散層５１と、ゲート電極５０との間に、ソースＬDD(lightly doped) 領域（薄い不純物拡散領域）１５２及びドレインＬDD領域１５１を設けている。  このように構成することによっても、高耐圧ＭＩＳＦＥＴ５′のゲート端子Ｇを構成するゲート絶縁層５４の破壊耐量を向上することができる。
【００９５】
（第５の例）
図１７及び図１８は、Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′の第５の例を示す図４及び図５と同様な断面図であり、図４及び図５と必ずしも同じではないが対応する部分には同じ符号を付している。
【００９６】
この高耐圧ＭＩＳＦＥＴ５′は、Ｎ型の半導体基板１００にＰ型のウェル１０１を設け、その上部にゲート絶縁層５４を介してゲート電極５０を設けている。  このゲート電極５０の両側に、ソース端子Ｓを形成するＮ型の拡散層（以下「ソース拡散層」という）５２と、ドレイン端子Ｄを形成するＮ型の拡散層（以下「ドレイン拡散層」という）５１を設けている。
【００９７】
そのソース拡散層５２は、バルク端子Ｂを形成するＰ型の拡散層５３と共に接続端子５６に接続されている。ドレイン拡散層５１は、ドレイン電極を兼ねた第１の電源端子１１に接続されている。
【００９８】
さらに、ソース拡散層５２及びドレイン拡散層５１の不純物濃度より低い不純物濃度の不純物拡散層からなるライトドープ拡散層５８ａ，５８ｂを、それぞれソース拡散層５２とドレイン拡散層５１を囲むように設けている。また、ゲート電極５０とライトドープ拡散層５８ａ，５８ｂとの間に、それぞれゲート絶縁層５４より厚い電界緩和酸化シリコン膜であるフィールド酸化膜５９ａ，５９ｂを設けている。その他の構成は、図４及び図５に示したＮチャネルＭＩＳＦＥＴ５と同様である。
【００９９】
一般に、ＭＩＳＦＥＴの耐圧は主に高濃度の不純物拡散層からなるドレイン領域と半導体基板のＰＮ接合に生じる空乏層の伸びで決まり、特に、ゲート電極の電界の影響が大きい半導体基板の表面近傍において、空乏層はより伸びにくくなる。
【０１００】
したがって、ＭＩＳＦＥＴの耐圧向上のためには、ＰＮ接合に生じる空乏層を伸びやすくしてやればよく、一般に、ＰＮ接合における不純物濃度が低いほど空乏層は伸びやすくなるので、ドレイン領域より低濃度の不純物拡散層をドレイン領域と半導体基板の間に形成することがよく行なわれる。
【０１０１】
図１７及び図１８に示した高耐圧ＭＩＳＦＥＴ５′では、ソース拡散層５２とドレイン拡散層５１を囲むように、それぞれソース拡散層５２及びドレイン拡散層５１の不純物濃度より低い不純物濃度の不純物拡散層からなるライトドープ拡散層５８ａ，５８ｂを設けることにより、ＰＮ接合における不純物濃度を低下させ、空乏層が伸びやすくなっている。
【０１０２】
ここで、ゲート絶縁層５４としては、膜厚８０ｎｍ程度の酸化シリコン膜を用いると良い。ゲート電極５０は、膜厚４５０ｎｍ程度の多結晶シリコン（ポリシリコン）からなる。ソース拡散層５２に用いる不純物はＮ型であればリン原子，Ｐ型であればボロン原子を用いると良い。ゲート電極５０のソース拡散層５２及びドレイン拡散層５１とそれぞれ対向する端部に形成するフィールド酸化膜５９ａ，５９ｂは、膜厚７００ｎｍ程度の酸化シリコン膜からなる。ライトドープ拡散層５８ａ，５８ｂに用いる不純物はＮ型であればリン原子，Ｐ型であればボロン原子を用いると良い。
【０１０３】
ドレイン拡散層５１に用いる不純物もＮ型であればリン原子，Ｐ型であればボロン原子を用いると良い。
このように構成することによっても、高耐圧ＭＩＳＦＥＴ５′のゲート端子Ｇを構成するゲート絶縁層５４の破壊耐量を向上することができる。
【０１０４】
〔第６の実施形態〕
次に、この発明の第６の実施形態の半導体装置の保護回路を図１９によって説明する。この図１９において、図９と同じ部分には同一の符号を付している。
この図１９に示す半導体装置の保護回路において、図９に示した半導体装置の保護回路と相違するのは、クランプ回路部６′をＮチャネルの高耐圧ＭＩＳＦＥＴ５′と第１の抵抗４１及び第２の抵抗４２とによって構成した点のみである。
【０１０５】
そして、その第１の抵抗４１は、パッド１０とＮチャネルの高耐圧ＭＩＳＦＥＴ５′のソース端子Ｓとバルク端子Ｂとの接続端子との間に介挿され、第２の抵抗４２は、その接続端子と内部回路３を構成するＰチャネルＭＩＳＦＥＴ１及びＮチャネルＭＩＳＦＥＴ２の各ゲート端子との間に介挿されている。
その他の構成は、図９に示したこの発明の第５の実施形態の半導体装置の保護回路と同じである。
【０１０６】
この第６の実施形態において、クランプ回路部６′に設けた第１の抵抗４１と第２の抵抗４２とは電流制限素子として働き、高耐圧ＭＩＳＦＥＴ５′と内部回路３とを保護する役割をもっている。
したがって、図７に示した第３の実施形態の半導体装置の保護回路と同様に、図９に示した第５の実施形態の半導体装置の保護性能をさらに向上させることができる。
【０１０７】
〔補足説明〕
以上、この発明の第１乃至第６の実施形態の構成および動作について述べてきたが、この発明はこれらに限定されるものではない。
この発明の第１乃至第４の実施形態におけるゲート回路部８を構成するゲート回路抵抗１５、および第３，第４，第６の実施形態におけるクランプ回路部６又は６′を構成する第１の抵抗４１と第２の抵抗４２は、拡散抵抗あるいは薄膜抵抗のどちらか、あるいはその両方を組み合わせて用いてもよい。
【０１０８】
その抵抗の材料としては、薄膜抵抗の場合には、タングステンやチタン等の高融点金属、多結晶シリコン、あるいは多結晶シリコンと高融点金属の積層体などを用いるとよい。あるいは、それ以外の抵抗を構成する材料を自由に用いることもできる。さらに、これらの抵抗の抵抗値は、半導体装置の動作速度に制限を加えない範囲で自由に選択することができる。
【０１０９】
たとえば、図７に示したこの発明の第３の実施形態の半導体装置の保護回路において、パッド１０と内部回路３との間に直列に接続する第１の抵抗４１と第２の抵抗４２とは、これらの抵抗の大きさを選択することにより半導体装置に加わる信号の伝達速度に大きく影響することから、半導体装置の設計者は回路の動作速度を考慮してその抵抗値を選べばよい。
【０１１０】
なお、第１の抵抗４２を薄膜抵抗で構成することによって、ラッチアップの防止に効果がある。その理由を以下に説明する。
まず、ラッチアップ現象について説明する。ＭＩＳＦＥＴを用いた半導体装置においては、構造上バイポーラトランジスタが寄生的に存在し、これらのバイポーラトランジスタでサイリスタ構造の回路を構成している。
【０１１１】
このため、静電気による外部からの高い電圧やノイズ等がトリガーとなって、このサイリスタ構造の回路がオンすると過大な電源電流が流れる。一度この過大な電源電流が流れるとサイリスタ構造の回路をオンさせる原因を取り除いても電流は流れ続ける。
【０１１２】
また、多くの寄生的に存在するバイポーラトランジスタをオンにして流れるため、正常動作時の電源電流に比べて数１０倍もの過大な電流値となり、金属配線の溶断や接合破壊等を引き起こし、最終的には半導体装置が破損してしまうことがある。この現象はラッチアップと呼ばれ、このラッチアップの防止対策は、ＭＩＳＦＥＴを用いた半導体装置にとって重要である。
【０１１３】
次に、ラッチアップの発生機構を図を用いて説明する。図２０はラッチアップを説明するための図であり、ＰチャネルＭＩＳＦＥＴ７１とＮチャネルＭＩＳＦＥＴ７２とで構成する半導体装置のインバータ回路の回路図である。
【０１１４】
このインバータ回路は、ＰチャネルＭＩＳＦＥＴ７１のゲート端子Ｇ１とＮチャネルＭＩＳＦＥＴ７２のゲート端子Ｇ２とを各々接続して入力端子ＩＮとする。また、ＰチャネルＭＩＳＦＥＴ７１のドレイン端子Ｄ１とＮチャネルＭＩＳＦＥＴ７２のドレイン端子Ｄ２とを各々接続して出力端子ＯＵＴとする。そして、ＰチャネルＭＩＳＦＥＴ７１のソース端子Ｓ１とバルク端子Ｂ１とを第１の電源ＶＤＤに接続し、ＮチャネルＭＩＳＦＥＴ７２のソース端子Ｓ２とバルク端子Ｂ２とを第２の電源ＶＳＳに接続する。
【０１１５】
図２１は、このインバータ回路を模式的に示す平面図である。図２２は、図２１のＣ−Ｃ線に沿う断面図であり、その内部に寄生的に存在するバイポーラトランジスタによるサイリスタ構造を示す等価回路を示している。図２３はその等価回路のみを示す図である。
【０１１６】
主として、図２２に示す断面図を用いて、この半導体装置の構成を説明する。  この半導体装置は、Ｎ型の半導体基板１００にＰチャネルＭＩＳＦＥＴ７１を形成し、Ｎ型の半導体基板１００内に形成したＰ型のウェル１０１にＮチャネルＭＩＳＦＥＴ７２を形成し、ＭＩＳＦＥＴを用いたインバータ回路を構成している。
【０１１７】
これらのＰチャネルＭＩＳＦＥＴ７１，ＮチャネルＭＩＳＦＥＴ７２によるインバータ回路は、同一の半導体基板１００上にＰ型とＮ型との不純物拡散領域を形成するため、寄生的にＰＮＰ型バイポーラトランジスタＱ１，Ｑ２と、ＮＰＮ型バイポーラトランジスタＱ３，Ｑ４とが存在する。さらにＮ型の半導体基板１００とＰ型のウェル１０１とには各々寄生的に抵抗ｒ１と抵抗ｒ２とが存在する。
【０１１８】
そのＰＮＰ型バイポーラトランジスタＱ１は、ベースをＮ型の半導体基板１００とし、エミッタをＰチャネルＭＩＳＦＥＴ７１のソース端子Ｓ１とし、コレクタをＰ型のウェル１０１としている。ＰＮＰ型バイポーラトランジスタＱ２は、ベースをＮ型の半導体基板１００とし、エミッタをＰチャネルＭＩＳＦＥＴ７１のドレイン端子Ｄ１とし、コレクタをＰ型のウェル１０１とする。
【０１１９】
同様に、ＮＰＮ型バイポーラトランジスタＱ３は、ベースをＰ型のウェル１０１とし、エミッタをＮチャネルＭＩＳＦＥＴ７２のソース端子Ｓ２とし、コレクタをＮ型の半導体基板１００としている。ＮＰＮ型バイポーラトランジスタＱ４は、ベースをＰ型のウェル１０１とし、エミッタをＮチャネルＭＩＳＦＥＴ７２のドレイン端子Ｄ２とし、コレクタをＮ型の半導体基板１００とする。
【０１２０】
この構造の特徴は、ＰＮＰ型バイポーラトランジスタＱ１とＱ２のコレクタと、ＮＰＮ型バイポーラトランジスタＱ３とＱ４のベースとが、Ｐ型のウェル１０１で共通となり、同様にＰＮＰ型バイポーラトランジスタＱ１とＱ２のベースと、ＮＰＮ型バイポーラトランジスタＱ３とＱ４のコレクタとが、Ｎ型の半導体基板１００で共通となることである。これらのバイポーラトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と抵抗ｒ１，ｒ２とによって、サイリスタ構造の回路を構成している。
【０１２１】
図２２の断面図と図２３のサイリスタ構造の等価回路図とを用いて、ラッチアップの発生動作を説明する。
まず、出力端子ＯＵＴに外部からの高い電圧やノイズ等が印加される場合を説明する。
【０１２２】
図２３に示す出力端子ＯＵＴに第１の電源ＶＤＤ以上の電圧を印加すると、図２２に示すＰチャネルＭＩＳＦＥＴ７１のドレイン端子Ｄ１とＮ型の半導体基板１００とが順バイアスとなり、ＰＮＰ型バイポーラトランジスタＱ２のエミッタとベースに電流が流れ、エミッタとコレクタ間が導通する。これにより抵抗ｒ２に電流が流れ、抵抗ｒ２の両端に電圧が発生する。
【０１２３】
この抵抗ｒ２の両端に発生する電圧は、ＮＰＮ型バイポーラトランジスタＱ３のベース電位となり、このベース電位が正方向に電圧上昇し、ＮＰＮ型バイポーラトランジスタＱ３のエミッタとコレクタ間が導通し、このＮＰＮ型バイポーラトランジスタＱ３はオン状態になる。
ＮＰＮ型バイポーラトランジスタＱ３に電流が流れると、抵抗ｒ１の両端に電圧が発生し、それによってＰＮＰ型バイポーラトランジスタＱ１のベース電位が下降し、ＰＮＰ型バイポーラトランジスタＱ１がオンする。
【０１２４】
このため、ＰＮＰ型バイポーラトランジスタＱ１のエミッタとベースおよび抵抗ｒ２とを通して電流が流れ、抵抗ｒ２の両端に再び電圧が発生し、ＮＰＮ型バイポーラトランジスタＱ３のオン状態を維持し、出力端子ＯＵＴに印加する電圧を取り除いても、第１の電源ＶＤＤと第２の電源ＶＳＳとの間で過大な電流が流れ続ける。
【０１２５】
また、出力端子ＯＵＴに第１の電源ＶＤＤ以下の電圧を印加すると、ＮチャネルＭＩＳＦＥＴ７２のドレイン端子Ｄ２とＰ型のウェル１０１とが順バイアスとなり、ＮＰＮ型バイポーラトランジスタＱ４のベースとエミッタに電流が流れ、エミッタとコレクタ間が導通する。これにより抵抗ｒ１に電流が流れ、抵抗ｒ１の両端に電圧が発生して、ＰＮＰ型バイポーラトランジスタＱ１がオンする。
【０１２６】
これによって、抵抗ｒ２の両端に電圧が発生し、ＮＰＮ型バイポーラトランジスタＱ３がオンする。このため抵抗ｒ１の両端に再び電圧が発生し、ＰＮＰ型バイポーラトランジスタＱ１のオン状態を維持し、出力端子ＯＵＴに印加する電圧を取り除いても、第１の電源ＶＤＤと第２の電源ＶＳＳとの間で過大な電流が流れ続ける。
【０１２７】
この状態は、出力端子ＯＵＴに第１の電源ＶＤＤ以上の電圧を印加した場合と同様に、ＮＰＮ型バイポーラトランジスタＱ３とＰＮＰ型バイポーラトランジスタＱ１の各コレクタ電流がベース電流を供給し合うことになり、第１の電源ＶＤＤと第２の電源ＶＳＳとの間に給電する電源電圧を切断するまで、電流が流れ続ける。
【０１２８】
ラッチアップの発生機構は上記の例に限定されるものではなく、多くの要因が考えられる。いずれの場合においても、ＭＩＳＦＥＴを設けるＮ型の半導体基板やＰ型のウェル内に電流が流れ、内部の抵抗ｒ１と抵抗ｒ２との電圧降下が一定限界値を越えるとラッチアップが発生する。
【０１２９】
図２３の等価回路図によれば、抵抗ｒ１と抵抗ｒ２の両端の電圧が、ＰＮＰ型バイポーラトランジスタＱ１とＮＰＮ型バイポーラトランジスタＱ３のベースとエミッタ間の電圧ＶEBと等しくなる電圧値が一定限界値となる。これはラッチアップ発生の条件のひとつである。
【０１３０】
したがって、ラッチアップの発生要因をまとめると、半導体装置の半導体基板あるいはウェルに流れる過大な電流、すなわち半導体基板あるいはウェルに注入するキャリアが、バイポーラトランジスタをオンさせ、これらで構成するサイリスタ構造の回路動作によってラッチアップが発生する。
【０１３１】
このラッチアップを防止する手段は多くあるが、前述の説明で明らかなように、半導体基板あるいはウェルに注入するキャリアが、ラッチアップを発生させるトリガーとなることから、キャリアの半導体基板あるいはウェルへの注入を制限することが、ラッチアップを防止する有効な手段である。
【０１３２】
ところで、拡散抵抗は半導体基板あるいはウェルに、半導体基板やウェルと反対の導電型の不純物拡散層を選択的に設けて構成するため、拡散抵抗にはＰＮ接合を有するダイオードが寄生的に存在する。
一方、薄膜抵抗は半導体基板あるいはウェル上のフィールド酸化膜や絶縁層上に設けるため、拡散抵抗のようにダイオードが寄生することはない。
【０１３３】
図２４に示したような従来の半導体装置の保護回路において、抵抗４に拡散抵抗を用いる場合は、この拡散抵抗に寄生的に存在するダイオードをクランプ素子のダイオード９１，９２として用いることが多い。この理由は、電流制限素子である抵抗４と電圧クランプ素子であるダイオード９１，９２とを同一の素子として造り込むことができるために、保護回路全体の省スペース化を図れるためである。
【０１３４】
このように、保護回路の抵抗に積極的に拡散抵抗を用いる場合を除き、純粋に電流制限素子として抵抗成分を必要とする場合は、半導体基板あるいはウェルにキャリアの注入が発生し、ラッチアップのトリガーとなる拡散抵抗より薄膜抵抗を用いる方がよい。
【０１３５】
したがって、この発明の第３，第４，及び第６の実施形態において、クランプ回路部６あるいは６′を構成する第１の抵抗４１と第２の抵抗４２としては、クランプ素子であるＮチャネルＭＩＳＦＥＴ５あるいは高耐圧ＭＩＳＦＥＴ５′と内部回路３とに流れる電流を制限し、これらを破壊から保護する電流制限抵抗であるために、これらの抵抗を薄膜抵抗で構成することによってラッチアップの防止効果を得ることができる。
【０１３６】
すなわち、第１の抵抗４１を拡散抵抗で構成すると、正あるいは負の極性の静電気による高い電圧やノイズ等がパッド１０に印加されると、第１の抵抗４１に寄生的に存在するダイオードを介して半導体基板やウェルへの通電がなされ、半導体基板やウェルにキャリアが注入してしまい、ラッチアップの発生原因になってしまう。
【０１３７】
しかし、この第１の抵抗４１を薄膜抵抗で構成することにより、半導体基板やウェル領域にキャリアを注入する経路を持たない純粋な抵抗として用いることができ、静電気による高い電圧やノイズ等による半導体装置の破壊とラッチアップの発生とを防止する保護回路を提供することができる。
【０１３８】
さらに、この発明の第１乃至第５の実施形態で説明したクランプ素子であるＮチャネルＭＩＳＦＥＴ５は、Ｎ型の半導体基板１００にＰ型のウェル１０１を設け、このＰ型のウェル１０１にＮチャネルＭＩＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３と、ソース端子Ｓを形成するＮ型の拡散層５２と、ドレイン端子Ｄを形成するＮ型の拡散層５１とを設けている。
【０１３９】
しかしながら、Ｐ型のウェル１０１を設けずに、Ｐ型の半導体基板１００にＮチャネルＭＩＳＦＥＴのバルク端子Ｂとソース端子Ｓとドレイン端子Ｄとを形成する拡散層を各々設けても、この発明の特徴を具備した保護回路を提供することが可能である。
【０１４０】
いずれの場合も、この発明の主旨を逸脱しない範囲で種々の変更が可能である。また、図２４に示した従来の保護回路９とこの発明による保護回路とを組み合わせる構成を採用してもよい。具体的には、図２４に示した保護回路９と内部回路３との間、あるいは保護回路９とパッド１０との間にこの発明の保護回路を設けるようにしてもよい。
【０１４１】
【発明の効果】
以上説明してきたように、この発明によれば、半導体装置の各パッド毎に１個のクランプ素子で、静電気による正極性及び負極性の高い電圧が半導体装置のパッドに印加されても、ブレークダウンを使用せずに、内部回路を確実に保護できる。しかも、その配置スペースを小さくすることができるので、半導体装置における保護回路以外の回路を設置する面積を圧迫することなく、保護回路自身の破壊も生じないようにすることができる。
【図面の簡単な説明】
【図１】
この発明の第１の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図２】
図１に示したクランプ回路部６を模式的に示す断面図で、パッドに正極性の高電圧が印加された場合の電流の流れを示す図である。
【図３】
図１に示したクランプ回路部６を模式的に示す断面図で、パッドに負極性の高電圧が印加された場合の電流の流れを示す図である。
【図４】
同じくそのクランプ回路部６を模式的に示す平面図である。
【図５】
図４のＡ−Ａ線に沿う実際形状に近い拡大断面図である。
【図６】
この発明の第２の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図７】
この発明の第３の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図８】
この発明の第４の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図９】
この発明の第５の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図１０】
図９における高耐圧ＭＩＳＦＥＴ５′の第１の例を示す平面図である。
【図１１】
図１０のＡ−Ａ線に沿う断面図である。
【図１２】
図９における高耐圧ＭＩＳＦＥＴ５′の第２の例を示す平面図である。
【図１３】
図１２のＡ−Ａ線に沿う断面図である。
【図１４】
図９における高耐圧ＭＩＳＦＥＴ５′の第３の例を示す図１３と同様な断面図である。
【図１５】
図９における高耐圧ＭＩＳＦＥＴ５′の第４の例を示す平面図である。
【図１６】
図１５のＡ−Ａ線に沿う断面図である。
【図１７】
図９における高耐圧ＭＩＳＦＥＴ５′の第５の例を示す平面図である。
【図１８】
図１７のＡ−Ａ線に沿う断面図である。
【図１９】
この発明の第６の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図２０】
ラッチアップを説明するための半導体装置のインバータ回路の回路図である。
【図２１】
図２０のインバータ回路を模式的に示す半導体装置の平面図である。
【図２２】
図２１のＣ−Ｃ線に沿う断面図であり、その内部に寄生的に存在するバイポーラトランジスタによるサイリスタ構造を示す等価回路を示している。
【図２３】
同じくその等価回路のみを示す回路図である。
【図２４】
従来の半導体装置の保護回路と内部回路の一例を示す回路図である。
【図２５】
従来の半導体装置の保護回路と内部回路の他の例を示す回路図である。
【符号の説明】
１：ＰチャネルＭＩＳ型電界効果トランジスタ
２，５，５ａ，５ｎ：ＮチャネルＭＩＳ型電界効果トランジスタ
５′：高耐圧ＭＩＳ型電界効果トランジスタ
３，３ａ，３ｎ：内部回路    ６，６ａ，６ｎ，６′：クランプ回路部
８：ゲート回路部    １０，１０ａ，１０ｎ：パッド
１１：第１の電源端子    １２：第２の電源端子
１３：出力端子    １５：ゲート回路抵抗    
１６：コンデンサ    ４１：第１の抵抗    ４２：第２の抵抗
５０：ゲート電極    ５１，５２，５５：Ｎ型の拡散層
５３：Ｐ型の拡散層    ５４：ゲート絶縁層    ５６：接続端子
５７：ゲート接続端子    ５８ａ，５８ｂ：ライトドープ拡散層
５９，５９ａ，５９ｂ：フィールド酸化膜（電界緩和酸化シリコン膜）
６０：絶縁層      ６１：コンタクトホール
１００：半導体基板      １０１：Ｐ型のウェル
１５１：ドレインＬDD領域      １５２：ソースＬDD領域