【手続補正書】
【提出日】平成15年11月28日(2003.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイ内にビットラインコンタクトを提供するための方法であって、第一の方向に配列された複数のビットライン（２）であって、該ビットライン（２）は、分離層（３）によって覆われる複数のビットラインと、該第一の方向の該ビットライン（２）上方で交差する第二の方向に配列された複数のワードライン（４）と、該ビットラインおよびワードラインが互いに交差する場所に配置されるメモリセルとを含み、
該方法は、
該ワードライン（４）によって覆われていない部分で該分離層（３）を該ビットライン（２）から除去する工程であって、該ビットライン（２）間の領域内の該分離層（３）は維持される、工程と、
該ビットラインの露出された部分上に導電材料（１８）を提供する工程と
を包含する、方法。
【請求項２】
前記分離層（３）を前記ビットライン（２）から除去する工程は、
フォトレジスト材料（１７）を堆積する工程と、
ストライプパターンを有するマスクを用いて該フォトレジスト材料（１７）をパターニングする工程と、
前記ワードライン（４）に対して前記分離層（３）を選択的にエッチングする工程と
を包含する、請求項１に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項３】
ストライプパターンを有する前記マスクは、前記ビットライン（２）が以前に規定されたビットラインマスクである、請求項２に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項４】
メモリセルアレイ内にビットラインコンタクトを提供するための方法であって、基板（１）上に第一の方向に配列された複数のビットライン（２）と、該基板（１）上で該第一の方向の該ビットライン（２）上方で交差する第二の方向に配列された複数のワードライン（４）と、該ビットラインとワードラインとが互いに交差する場所に配置されるメモリセルとを含み、該ビットラインは、分離層（３）によって覆われ、該ワードラインによって覆われていない該ビットライン間の該メモリセルアレイの全部分は、少なくとも一つの分離層（５、６、７）によって覆われ、該方法は、
該ワードライン（４）によって覆われていない部分において該少なくとも一つの分離層の上部（５、７）が該メモリセルアレイから除去される工程によって該分離層（３）を該ビットラインから除去する工程と、
該ビットラインの露出された部分上に導電材料（１８）を提供する工程と
を包含する、方法。
【請求項５】
前記分離層（３）を前記ビットライン（２）から除去する工程は、前記ワードライン（４）に対して選択的に該分離層（３）を時間制御してエッチングする工程を含む、請求項４に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項６】
前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に分離材料を堆積する工程と、
フォトレジスト材料をコーティングし、該フォトレジスト材料内にコンタクトホールをリソグラフィにより規定する工程と、
該コンタクトホールを生成するように該分離材料をエッチングする工程と、
導電材料で該コンタクトホールを満たすように導電材料を堆積する工程と
を包含する、請求項１〜５のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項７】
前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に該導電材料（１８）を堆積する工程と、
該導電材料（１８）を該ビットライン間の領域から除去する工程と、
該ビットライン間の領域内に分離材料（２０）を堆積する工程と
を包含する、請求項１〜３のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項８】
前記導電材料（１８）を前記ビットライン（２）間の領域から除去する工程は、
該導電材料上にフォトレジスト材料をコーティングし、ストライプパターンを有するマスクを用いて該導電材料が除去されることになる領域をリソグラフィにより規定する工程と、
露出された領域内の該導電材料（１８）を除去する工程と
を包含する、、請求項７に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項９】
前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に該導電材料（１８）を堆積する工程と、
該導電材料（１８）を該ビットライン間の領域から除去する工程と、
該ビットライン間の領域内に分離材料（１８）を堆積する工程と
を包含する、請求項４または５に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項１０】
前記導電材料（１８）を前記ビットライン（２）間の領域から除去する工程は、
該導電材料上にフォトレジスト材料をコーティングし、ストライプパターンを有するマスクを用いて該導電材料が除去されることになる領域をリソグラフィーにより規定する工程と、
露出された領域内の該導電材料（１８）を除去する工程と
を包含する、請求項９に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項１１】
前記分離層（３）を前記ビットラインから除去する工程によって、前記基板（１）は、前記ワードラインによって覆われていないビットライン間の部分において露出され、前記導電材料（１８）をエッチングする工程は、該導電材料の下の該基板（１）の部分が除去されるようにオーバーエッチング工程として行われる、請求項１０に記載のメモリセルアレイ内のビットラインコンタクトを提供するための方法。
【請求項１２】
前記分離材料（２０）は、ホウ素および／またはリンでドープされたシリケートガラスである、請求項６〜１１のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項１３】
前記導電材料（１８）は、ドープされたポリシリコンである、請求項１〜１２のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
【請求項１４】
窒化物リードオンリーメモリ（ＮＲＯＭ）チップを製造する方法であって、
分離層（３）によって覆われ、第一の方向に配列された複数のビットライン（２）と、該第一の方向に直交する第二の方向に配列された複数のワードライン（４）とが互いに交差する点に複数のメモリセルが配置されたメモリセルアレイであって、該メモリセルのそれぞれは、金属−絶縁体−半導体電界効果型トランジスタからなり、該絶縁体は、１以上の注入された電子を格納するための酸化物−窒化物−酸化物多層スタックである、メモリセルアレイを提供する工程と、
論理コンポーネントを含む周辺部分を提供する工程と、
該ビットライン（２）と続く工程において形成される金属ラインとの間に電気的コンタクトを達成するために、請求項１〜１３の任意において規定される方法によりビットラインコンタクトを提供する工程と、
該ビットライン上方に第一の方向に配列された金属ラインを提供する工程と
を包含する、方法。
【請求項１５】
請求項１〜１３のいずれか１つの方法によって作製されるビットラインコンタクトを有するメモリセルアレイ。
【請求項１６】
請求項１４の方法によって製造された窒化物リードオンリーメモリ（ＮＲＯＭ）チップ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第一の局面によると、第一の方向に配列された複数のビットラインであって、該ビットラインは、分離層によって覆われる、複数のビットラインと、該ビットライン上方で該第一の方向と交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該方法は、該ワードラインによって覆われていない全ての位置において該ビットラインから該分離層を除去する工程であって、該ビットライン間の領域内の該分離層は、維持される、工程と、該ビットラインの露出された部分上に導電材料を提供する工程とを包含する、方法によって上記目的が達成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第二の局面によると、基板上に第一の方向に配列された複数のビットラインと、該基板上の該ビットライン上方に該第一の方向に交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該ビットラインは、分離層によって覆われ、該ワードラインによって覆われていない該ビットライン間の該メモリセルアレイの全部分は、少なくとも一つの分離層によって覆われ、該方法は、該少なくとも一つの分離層の上部も、該ワードラインによって覆わていない全部分にあるメモリセルアレイから取り除かれる工程によって該ビットラインから該分離層を取り除く工程と、該ビットラインの露出された部分上に導電物質を提供する工程とを含む、方法によって上記目的は達成される。