【手続補正書】
【提出日】平成17年3月14日(2005.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
各前記プログラムユニットにおいて、非プログラム状態のときは、各前記プログラムセルは同一の方向に磁化され、
各前記プログラムセルは、磁化困難軸に沿った第１のプログラム磁界および磁化容易軸に沿った第２のプログラム磁界によって磁化され、
前記プログラム回路は、さらに、
同一の各前記プログラムユニットを構成する前記２個のプログラムセルに共通に設けられ、プログラムデータ書込時に前記第１のプログラム磁界を生じさせる第１のプログラム電流を流すためのプログラム選択線と、
前記２個のプログラムセルにそれぞれ対応して設けられ、前記プログラムデータ書込時に前記第２のプログラム磁界を生じさせる第２のプログラム電流を流すための第１および第２のプログラムデータ線とを含み、
前記第１および第２のプログラムデータ線を流れる前記第２のプログラム電流の向きは、互いに反対方向に設定される、請求項１に記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
各前記磁気記憶部は、磁化困難軸に沿った第１のデータ書込磁界および磁化容易軸に沿った第２のデータ書込磁界によって磁化され、
各前記磁気記憶部および各前記プログラムセルは、同様の構造および磁化特性を有し、
前記薄膜磁性体記憶装置は、さらに、
メモリセル行にそれぞれ対応して設けられ、各々が、選択行において前記第１のデータ書込磁界を生じさせる第１のデータ書込電流を流すための複数の書込選択選択線と、
メモリセル列にそれぞれ対応して設けられ、各々が、選択列において前記第２のデータ書込磁界を生じさせる第２のデータ書込電流を流すための複数の書込データ線と、
前記選択行の書込選択線に対して、所定電流を前記第１のデータ書込電流として供給するための電流供給回路とを備え、
前記電流供給回路は、前記プログラムデータ書込時において、前記所定電流を前記第１のプログラム電流として、前記プログラム選択線へ供給する、請求項１４に記載の薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される正規メモリセルＭＣと、ｋ個（ｋ：自然数）の冗長回路ＲＤ１〜ＲＤｋとを含む。本実施の形態においては、メモリセル列単位で置換救済が実行されるので、冗長回路ＲＤ１〜ＲＤｋの各々はスペア列に相当する。なお、以下においては、冗長回路ＲＤ１〜ＲＤｋを総称して、冗長回路ＲＤとも称する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
スペアメモリセル列にそれぞれ対応して、スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｋが配置される。各スペアビット線対は、ビット線対と同様に、２本の相補なビット線から構成される。たとえば、スペアビット線対ＳＢＬＰ１は、スペアビット線ＳＢＬ１および／ＳＢＬ１から構成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍと、スペアメモリセル列にそれぞれ対応して設けられるスペアコラム選択ゲートＳＣＳＧ１〜ＳＣＳＧｋとを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍ、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬｋ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびスペアコラム選択ゲートＳＣＳＧ１〜ＳＣＳＧｋをそれぞれ総称して、単に、コラム選択線ＣＳＬ、スペアコラム選択線ＳＣＳＬ、コラム選択ゲートＣＳＧおよびスペアコラム選択ゲートＳＣＳＧともそれぞれ称する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
各冗長判定ユニットＲＪＵは、コラムアドレスＣＡと対応する不良アドレスＦＡＤとが一致する場合に、対応するスペアイネーブル信号ＳＥをＨレベルに活性化する。たとえば、冗長判定ユニットＲＪＵ１は、コラムアドレスＣＡと不良アドレスＦＡＤとが一致する場合に、スペアイネーブル信号ＳＥ１を活性化する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
ノーマルアクセス制御ゲート１０６は、スペアイネーブル信号ＳＥ１〜ＳＥｋのＮＯＲ演算結果を、ノーマルイネーブル信号ＮＥとして出力する。したがって、コラムアドレスＣＡと不良アドレスＦＡＤ１〜ＦＡＤｋのいずれか１つとが一致する場合には、列デコーダ２５による正規メモリセルに対するアクセスを中止させるために、ノーマルイネーブル信号はＬレベルに非活性化される。一方、コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合には、ノーマルイネーブル信号ＮＥがＨレベルに活性化される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
デコード回路およびドライバ２８は、制御ゲート２７からのコラムプリデコード信号ＣＰＤに応答して、コラム選択線ＣＳＬ１〜ＣＳＬｍを選択的に活性化する。したがって、ノーマルイネーブル信号ＮＥがＨレベルに活性化された場合、すなわちコラムアドレスＣＡがいずれかの不良アドレスＦＡＤとも一致しない場合には、コラムアドレスＣＡに応じた１本のコラム選択線ＣＳＬが活性化されて、正規メモリセルに対するアクセスが実行される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
一方、ノーマルイネーブル信号ＮＥがＬレベルに非活性化された場合、すなわちコラムアドレスＣＡがいずれかの不良アドレスＦＡＤと一致する場合には、正規メモリセルに対応するコラム選択線ＣＳＬ１〜ＣＳＬｍの各々は非活性化されて、正規メモリセルに対するアクセスは実行されない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
また、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬから放電電流が生じることがない。この結果、プリチャージ動作時のビット線およびスペアビット線の充放電による消費電力を削減できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
カレントセンスアンプ１１０は、電源電圧Ｖｃｃ１とプログラムセルＰＲＣ１との間に直列に接続されるＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１３と、電源電圧Ｖｃｃ１とレファレンス抵抗１１５との間に直列に接続されるＰチャネルＭＯＳトランジスタ１１２およびＮチャネルＭＯＳトランジスタ１１４を有する。プログラムセルＰＲＣ１は、ＮチャネルＭＯＳトランジスタ１１３と接地電圧Ｖｓｓとの間に結合される。レファレンス抵抗１１５は、トランジスタ１１４と接地電圧Ｖｓｓとの間に接続される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
ソース／ドレイン領域２１２は、バリアメタル２４２、コンタクトホールに形成された金属膜２５２および金属配線層Ｍ１に形成された金属配線を介して、プログラムセルＰＲＣ１と結合される。ソース／ドレイン領域２２２は、図７に示されるカレントセンスアンプ１１０中のノード／Ｎ１と接続された金属配線と結合される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
プログラムデータ書込時以外（プログラム信号ＰＲＧ＝Ｌレベル）においては、制御ゲート１５０，１５２，１６０，１６２の各々の出力はＨレベルに設定される。したがって、プログラムビット線ＰＢＬ１およびＰＢＬ２の両端の各々は、接地電圧Ｖｓｓと結合される。図１１（ｂ）に示されるように、各プログラムセルは、ＭＯＳトランジスタとプログラムビット線との間に接続されるので、各プログラムビット線を接地電圧と接続することによって、プログラムデータ書込時以外において、図７に示したカレントセンスアンプ１１０，１２０の回路構成が実現される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】変更
【補正の内容】
【０２０７】
さらに、各サイクル内において、不良アドレスが必要な冗長判定の終了後の期間（図１４の時刻ｔ１２〜ｔ２０）において、制御電圧Ｖｃｎは、電源電圧Ｖｃｃ１に設定される。この期間中には、各プログラムセルＰＲＣを通過する電流は生じない。メモリセル列に対応して置換救済を実行する構成においては、行選択結果に応じたリードワード線ＲＷＬおよびライトワード線ＷＷＬの活性化は、冗長判定結果に無関係に実行できる。したがって、通常のデータ読出時におけるリードワード線（選択行）ＲＷＬの活性化期間Ｔｎは、プログラムデータ読出時に制御電圧Ｖｃｎが中間電圧Ｖｍに設定される期間Ｔｐより長く設定される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正の内容】
【０２２８】
インバータ８４は、書込データＤＩＮの電圧レベルを反転してデータバスＤＢに伝達する。インバータ８５は、書込データＤＩＮの電圧レベルを反転してインバータ８６の入力ノードに伝達する。インバータ８６は、インバータ８５の出力を反転してデータバス／ＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、データバスＤＢおよび／ＤＢを電源電圧Ｖｃｃ２および接地電圧Ｖｓｓの一方ずつに設定する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２２９
【補正方法】変更
【補正の内容】
【０２２９】
実施の形態３の第１の構成例においては、プログラムビット線ＰＢＬ１およびＰＢＬ２に対してプログラム電流±Ｉｗ（Ｐ）を供給するための構成は、図１２に示した構成と比較して、電圧設定トランジスタ１５４および１５７が、データ書込回路５１Ｗと共通の内部ノードＮｗ０と、プログラムビット線ＰＢＬ１およびＰＢＬ２の一端との間にそれぞれ電気的に結合される点で異なる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】変更
【補正の内容】
【０２３３】
したがって、プログラムビット線ＰＢＬ１およびＰＢＬ２の一端ずつを、プログラムデータＰＤｊのレベルに応じて、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓと結合すれば、プログラムビット線ＰＢＬ１およびＰＢＬ２の他端同士については、トランジスタスイッチ１７５によって電気的に結合するのみで、図１２に説明したのと同様のプログラム電流を、プログラムデータ書込時に流すことができる。これにより、プログラム回路の面積を削減することができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２４５
【補正方法】変更
【補正の内容】
【０２４５】
プログラムユニットＰＵ０〜ＰＵｈにそれぞれ対応する、プログラムワード線ＰＷＬ０〜ＰＷＬｈが配置される。すなわち、同一のプログラムユニットを構成するプログラムセルは、共通のプログラムワード線ＰＷＬと対応付けられる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２５２
【補正方法】変更
【補正の内容】
【０２５２】
さらに、実施の形態５に従う構成においては、プログラムセルＰＲＣ１およびＰＲＣ２の電気抵抗は、２×Ｒｍｉｎおよび２×Ｒｍａｘのいずれかに設定されるので、レファレンス抵抗１１５および１２５に代えて、レファレンス抵抗１１６および１２６が配置される。レファレンス抵抗１１６および１２６の電気抵抗は、２×Ｒｍｉｎ＋ΔＲに設定される。プログラムユニットＰＵ♯のその他の部分の構成は、図７に示したプログラムユニットＰＵと同様であるので詳細な説明は繰返さない。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２５６
【補正方法】変更
【補正の内容】
【０２５６】
同様に、プログラムセルＰＲＣ２を構成する、磁気抵抗素子ＰＲＣ２ａは、プログラムワード線ＰＷＬ１と、プログラムビット線ＰＢＬ２の交点に対応して配置される。磁気抵抗素子ＰＲＣ２ｂは、プログラムワード線ＰＷＬ２と、プログラムビット線ＰＢＬ２の交点に対応して配置される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２５８
【補正方法】変更
【補正の内容】
【０２５８】
さらに、同一のプログラムユニットに対応付けられるプログラムワード線ＰＷＬ１およびＰＷＬ２は対をなすように配置され、その一端同士は金属配線等で形成される接続部１７７によって電気的に結合される。さらに、一方のプログラムワード線ＰＷＬ１の他端は、選択トランジスタ１７０を介して、電源電圧Ｖｃｃ２と接続される。他方のプログラムワード線ＰＷＬ２の他端は、接地電圧Ｖｓｓと接続される。選択トランジスタ１７０に入力されるプログラム信号／ＰＲＧの活性化に応答して、プログラムワード線ＰＷＬ１およびＰＷＬ２を往復電流として一定方向のプログラム電流Ｉｐ（Ｐ）を流し、磁化困難軸方向のプログラム磁界を各磁気抵抗素子に印加することができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２７５
【補正方法】変更
【補正の内容】
【０２７５】
また、図２３に示した回路構成において、カレントセンスアンプ１１０，１２０に入力される制御電圧Ｖｃｎを調整して、プログラムデータ読出時において、各プログラムセルの両端に印加される電圧、すなわちプログラムセル中のトンネル膜に印加される電界を、通常のデータ読出時における各メモリセル中のトンネル磁気抵抗素子ＴＭＲの両端に印加される電圧（トンネル膜に印加される電界）よりも小さく設定する構成とすることができる。これにより、各プログラムレジスタの信頼性を、通常のデータ記憶を実行するメモリセルの信頼性よりも高めることができる。なお、このような制御電圧の設定は、実施の形態１から４に従う構成と組合わせても同様に適用することができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２８９
【補正方法】変更
【補正の内容】
【０２８９】
図２８を参照して、図２３で説明したように、プログラムレジスタ３００は、１ビットのプログラムデータ信号を記憶するための単位に相当する。プログラムレジスタは、カレントセンスアンプ１１０と、プログラムセルＰＲＣと、比較抵抗部２０５とを有する。比較抵抗部２０５は、固定抵抗２０６および２０７を有し、抵抗２０６の抵抗値は、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｍｉｎに相当し、抵抗２０７の電気抵抗は、ΔＲ／２に相当するものとする。すなわち、比較抵抗部２０５の電気抵抗Ｒｃｐ＝Ｒｍｉｎ＋ΔＲ／２で示される。プログラムセルＰＲＣは、各メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲで構成される。プログラムセルＰＲＣは、ノードＮ０および電源ノード２００の間に接続される。電源ノード２００は、通常時においては、接地電圧Ｖｓｓを供給する。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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