(57)【要約】  パイプライン型ＡＤ変換器(1)は、複数の変換ステージ(11,11,…)を備える。変換ステージの各々において、アナログ・デジタル変換回路(101)は、前段からの入力電圧(Vin)をデジタルコード(Dout)に変換する。デジタル・アナログ変換回路(102)は、アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧(Vda)に変換する。電荷演算回路(103)は、入力電圧をサンプリングする容量部(C1,C2)と、容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部(104)とを有する。増幅部(104)は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプ(amp1,amp1,…)を含む。
2009034683.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数の変換ステージを備え、
前記複数の変換ステージの各々は、
前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、
前記入力電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部とを有する電荷演算回路とを含み、
前記増幅部は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項２】
請求項１において、
前記複数の変換ステージの各々について、当該変換ステージに含まれる容量部の容量値が大きい程、当該変換ステージに含まれるオペアンプの個数が多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項３】
請求項２において、
前記複数の変換ステージの各々について、当該変換ステージが初段の変換ステージに近い程、当該変換ステージに含まれる前記容量部の容量値が大きくなり、当該変換ステージに含まれるオペアンプの個数も多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項４】
請求項３において、
前記複数の変換ステージの各々に含まれる複数のオペアンプの各々は、同一の電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項５】
請求項３において、
前記複数の変換ステージの各々に含まれる複数のオペアンプの各々は、２以上の異なる電流駆動能力のうちいずれか１つの電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項６】
縦続接続された複数の変換ステージを備え、
前記複数の変換ステージの各々は、
前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、
互いに並列に接続され、各々が前記入力電圧をサンプリングする容量部と前記容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅するオペアンプとを有する複数の電荷演算回路とを含み、
前記複数の電荷演算回路の各々のオペアンプは、互いに同一の構成を有し、
前記複数の電荷演算回路の各々の容量部は、当該電荷演算回路のオペアンプの電流駆動能力に対応する容量値を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項７】
請求項６において、
前記複数の変換ステージの各々について、当該変換ステージが初段の変換ステージ近い程、当該変換ステージに含まれる電荷演算回路の個数が多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項８】
請求項７において、
前記複数の変換ステージの各々に含まれる複数の電荷演算回路の各々のオペアンプは、同一の電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項９】
請求項７において、
前記複数の変換ステージの各々に含まれる複数の電荷演算回路の各々のオペアンプは、２以上の異なる電流駆動能力のうちいずれか１つの電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１０】
請求項６において、
前記デジタル・アナログ変換回路は、前記複数の電荷演算回路に対応する複数のデジタル・アナログ変換部を含み、
前記複数のデジタル・アナログ変換部の各々は、前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換し、
前記複数の電荷演算回路の各々は、自己に対応するデジタル・アナログ変換部によって得られた中間電圧を受ける
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１１】
請求項１０において、
前記アナログ・デジタル変換回路は、前記複数のデジタル・アナログ変換部に対応する複数のアナログ・デジタル変換部を含み、
前記複数のアナログ・デジタル変換部の各々は、前記入力電圧をデジタルコードに変換し、
前記複数のデジタル・アナログ変換部の各々は、自己に対応するアナログ・デジタル変換部によって得られたデジタルコードを中間電圧に変換する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１２】
請求項１〜１１のいずれか１項において、
初段の前記変換ステージに接続されるサンプルホールドステージをさらに備え、
前記サンプルホールドステージは、
外部からの電圧をサンプリングする容量回路と、
前記容量回路によってサンプリングされた電圧を前記初段の変換ステージへ伝達する伝達回路とを含み、
前記伝達回路は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１３】
請求項１〜１１のいずれか１項において、
前記複数の変換ステージのうち少なくとも１つの変換ステージにおけるゲイン誤差に基づいて、前記複数の変換ステージの各々に含まれるアナログ・デジタル変換回路によって得られたデジタルコードからなるデジタルデータを補正するデジタル補正回路をさらに備える
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１４】
アナログ映像信号を入力するアナログ信号入力回路と、
前記アナログ映像信号入力回路によって入力されたアナログ映像信号をデジタル映像信号に変換する請求項１または請求項６に記載のパイプライン型ＡＤ変換器と、
前記パイプライン型ＡＤ変換器によって得られたデジタル映像信号を処理するデジタル映像信号処理回路とを備える
ことを特徴とする映像システム。
【請求項１５】
無線信号を受信する無線信号入力回路と、
前記無線信号入力回路によって受信された無線信号からアナログ信号を抽出するアナログ信号抽出回路と、
前記アナログ信号抽出部によって得られたアナログ信号をデジタル信号に変換する請求項１または請求項６に記載のパイプライン型ＡＤ変換器と、
前記パイプライン型ＡＤ変換器によって得られたデジタル信号を処理するデジタル信号処理回路とを備える
ことを特徴とする無線システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パイプライン型ＡＤ変換器に関する。
【背景技術】
【０００２】
信号処理分野において、パイプライン型ＡＤ変換器が用いられている。パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備えており、変換ステージの各々においてアナログ・デジタル変換および残差電圧の増幅出力が順次実行され、アナログ信号がデジタル信号に１ビットずつ変換される。【０００３】
一般的に、パイプライン型ＡＤ変換器では、初段の変換ステージに近い程、増幅精度が高いことが要求される。例えば、アナログ入力電圧を１０ビットのデジタルデータに変換するパイプライン型ＡＤ変換器の場合、最終段（１０段目）の変換ステージに許容される誤差（許容誤差）は“入力電圧の（１／２）倍”であるが、９段目の変換ステージの許容誤差は“入力電圧の（１／２）２倍”であり、初段の変換ステージの許容誤差は入力電圧の（１／２）１０倍である。このように、最終段の変換ステージから初段の変換ステージに向かうに連れて、許容誤差が（１／２）ずつ小さくなる。また、パイプライン型ＡＤ変換器の回路規模および消費電力を小さくすることが好ましい。このような理由により、初段の変換ステージから最終段の変換ステージに向かうに連れて、容量素子の容量値，オペアンプのゲイン，オペアンプの電流駆動能力が小さくなるように各変換ステージが設計される。これにより、初段の変換ステージに近いほど増幅精度が高くなり、最終段の変換ステージに近いほど回路規模および消費電力が小さくなる。このように、従来では、変換ステージ毎に容量素子やオペアンプが最適設計されていた（例えば、非特許文献１）。【０００４】
また、近年、アナログ回路の微細化が進んでおり、アナログ回路における出力誤差をアナログ構成によって補正することが困難になってきている。そのため、アナログ回路における出力誤差を予め把握しておき、その出力誤差が解消されるようにデジタルデータを補正するデジタル補正技術の開発が盛んに行われている（例えば、特許文献１）。
【非特許文献１】宮原 正也, 倉科 隆, 松澤 昭, "素子の微細化がアナログCMOS回路に及ぼす影響についての研究−CMOS演算増幅器及びパイプライン型ADC性能のデザインルール依存性− ," 電子情報通信学会 集積回路研究専門委員会, 豊橋, ICD2005-59 vol. 105, no. 185, pp. 25-30 , Jul. 2005.
【特許文献１】米国特許第６，５４５，６２８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にオペアンプのゲインや電流駆動能力を設計する必要があるので、レイアウトの設計が困難であり、レイアウトの設計工数が多かった。【０００６】
また、製造誤差，温度変化，電源電圧の変動等によって、変換ステージの各々におけるオペアンプのゲインが変動してしまう。そのため、デジタルデータの誤差を把握するためには、変換ステージの各々におけるオペアンプのゲイン誤差を測定する必要がある。しかし、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にオペアンプのゲイン誤差を個別に測定する必要があるので、変換ステージの各々におけるオペアンプのゲイン誤差を測定するのに時間や手間がかかっていた。特に、デジタル補正を実行する場合には、変換ステージの各々におけるゲイン誤差を把握した上でデジタルデータの補正量を測定しなければならない。【０００７】
さらに、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にゲインが異なるので、入出力特性（入力電圧とデジタル出力との関係）の傾きが部分的に異なっている。そのため、デジタル補正技術を用いて従来のパイプライン型ＡＤ変換器のデジタル出力を補正しても、入出力特性の線形性を向上させる（すなわち、入出力特性の傾きを一定にする）ことが困難であり、Ｓ／Ｎ比の改善も期待できなかった。このように、従来のパイプライン型ＡＤ変換器は、デジタル補正のための準備に時間がかかり、また、入出力特性の線形性を向上させることが困難であるので、デジタル補正技術には不適であった。【０００８】
そこで、この発明は、レイアウトの設計およびゲイン誤差の測定が容易であるパイプライン型ＡＤ変換器を提供することを目的とする。さらに詳しくは、デジタル補正に適したパイプライン型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の１つの局面に従うと、パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、上記入力電圧をサンプリングする容量部と上記容量部によってサンプリングされた入力電圧と上記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部とを有する電荷演算回路とを含み、上記増幅部は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む。【００１０】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるオペアンプの並列数を増減することにより、変換ステージの電流駆動能力を調整することができる。また、オペアンプの各々が互いに同一の構成であるので、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、レイアウトを容易に設計することができ、レイアウトの設計工数を削減することができる。さらに、変換ステージの各々のゲインが互いに同一になるので、１つの変換ステージにおけるゲイン誤差が分かれば、変換ステージの各々におけるゲイン誤差を推定することができる。これにより、変換ステージの各々におけるゲイン誤差を容易に把握することができる。その上、変換ステージの各々においてゲイン誤差が生じている場合でも、パイプライン型ＡＤ変換器の入出力特性は、不連続ではあるが、その入出力特性の部分的な傾きは、互いに同一である。そのため、デジタル補正技術によってパイプライン型ＡＤ変換器の入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することが可能である。【００１１】
また、上記パイプライン型ＡＤ変換器において、上記複数の変換ステージの各々について、その変換ステージに含まれる容量部の容量値が大きい程、その変換ステージに含まれるオペアンプの個数が多くなることが好ましい。また、上記パイプライン型ＡＤ変換器において、上記複数の変換ステージの各々について、その変換ステージが初段の変換ステージに近い程、その変換ステージに含まれる上記容量部の容量値が大きくなり、その変換ステージに含まれるオペアンプの個数も多くなることが好ましい。【００１２】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるセトリング誤差を少なくすることができるとともに、パイプライン型ＡＤ変換器全体の回路面積および消費電力を低減することができる。【００１３】
この発明のもう１つの局面に従うと、パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、互いに並列に接続され、各々が上記入力電圧をサンプリングする容量部と上記容量部によってサンプリングされた入力電圧と上記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅するオペアンプとを有する複数の電荷演算回路とを含み、上記複数の電荷演算回路の各々のオペアンプは、互いに同一の構成を有し、上記複数の電荷演算回路の各々の容量部は、その電荷演算回路のオペアンプの電流駆動能力に対応する容量値を有する。【００１４】
上記パイプライン型ＡＤ変換器では、オペアンプだけでなく、容量部も並列化することにより、容量部からオペアンプに与えられる影響を、複数の変換ステージの間でほぼ等しくすることができる。これにより、変換ステージの間でのゲインのずれを小さくすることができる。また、電荷演算回路の各々が互いに同一の構成であるので、オペアンプのみを並列化する場合よりも、レイアウトをさらに容易に設計することができる。さらに、変換ステージの各々における電荷演算回路の並列数が互いに異なっていても、変換ステージの各々におけるゲインは互いに同一になるので、変換ステージの各々におけるゲイン誤差を容易に把握することができる。また、パイプライン型ＡＤ変換器の入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することも可能である。【００１５】
好ましくは、上記パイプライン型ＡＤ変換器は、上記複数の変換ステージのうち少なくとも１つの変換ステージにおけるゲイン誤差に基づいて、上記複数の変換ステージの各々に含まれるアナログデジタル変換回路によって得られたデジタルコードからなるデジタルデータを補正するデジタル補正回路をさらに備える。【００１６】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるゲイン誤差に基づいてデジタルデータを補正するので、変換ステージの各々におけるゲインが所望値よりも小さくても、デジタルデータを適切な値にすることができる。したがって、初段の変換ステージにおけるゲインが所望値になるように変換ステージの各々に含まれるオペアンプを設計する必要がないので、変換ステージの各々において回路規模や消費電力が過剰に増大してしまうことを抑制することができる。その上、変換ステージの各々におけるゲイン誤差を容易に把握することができるので、デジタル補正技術に適している。
【発明の効果】
【００１７】
以上のように、オペアンプの各々が互いに同一の構成であるので、レイアウトを容易に設計することができる。さらに、変換ステージの各々のゲインが互いに同一になるので、変換ステージの各々におけるゲイン誤差を容易に把握することができる。その上、デジタル補正技術によって入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することが可能である。
【図面の簡単な説明】
【００１８】
【図１】図１は、この発明の実施形態１によるパイプライン型ＡＤ変換器の構成を示す図である。
【図２】図２は、図１に示した変換ステージの内部構成を示す図である。
【図３】図３Ａは、変換ステージ毎にゲインが異なるパイプライン型ＡＤ変換器におけるデジタル補正前の入出力特性を示す図である。図３Ｂは、変換ステージ毎にゲインが異なるパイプライン型ＡＤ変換器におけるデジタル補正後の入出力特性を示す図である。
【図４】図４Ａは、図１に示したパイプライン型ＡＤ変換器におけるデジタル補正前の入出力特性を示す図である。図４Ｂは、図１に示したパイプライン型ＡＤ変換器におけるデジタル補正後の入出力特性を示す図である。
【図５】図５は、図１に示したデジタル補正回路の構成例を示す図である。
【図６】図６は、図１に示したサンプルホールドステージの内部構成を示す図である。
【図７】図７は、図１に示したパイプライン型ＡＤ変換器の変形例を示す図である。
【図８】図８は、この発明の実施形態２によるパイプライン型ＡＤ変換器の構成を示す図である。
【図９】図９は、図８に示した変換ステージの内部構成を示す図である。
【図１０】図１０は、図９に示した変換ステージの変形例を示す図である。
【図１１】図１１は、図９に示した変換ステージのもう１つの変形例を示す図である。
【図１２】図１２は、図８に示したパイプライン型ＡＤ変換器の変形例を示す図である。
【図１３】図１３は、図１２に示した電荷演算回路の構成例を示す図である。
【図１４】図１４Ａは、この発明によるパイプライン型ＡＤ変換器を備える映像システムについて説明するための図である。図１４Ｂは、この発明によるパイプライン型ＡＤ変換器を備える無線システムについて説明するための図である。
【符号の説明】
【００１９】
１，１ａ，２，２ａ    パイプライン型ＡＤ変換器
１０    サンプルホールドステージ
１１，２１    変換ステージ
１２    デジタル補正回路
１０１    アナログ・デジタル変換回路
１０２    デジタル・アナログ変換回路
１０３    サンプルホールド回路
１０４    増幅部
１０５    伝達回路
２０１，２０３，２０４    電荷演算回路
ｃｏｍｐ    比較器
ｓｅｌ    選択器
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５    スイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５    容量素子
ａｍｐ１，ａｍｐ３，ａｍｐ４    オペアンプ
ＵＣ１，ＵＣ２，ＵＣ３１，ＵＣ３２，ＵＣ４１，ＵＣ４２    容量素子
【発明を実施するための最良の形態】
【００２０】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００２１】
（実施形態１）
図１は、この発明の実施形態１によるパイプライン型ＡＤ変換器１の構成を示す。このＡＤ変換器１は、縦続接続されたサンプルホールドステージ１０および複数の変換ステージ１１，１１，…（図１では、１０段の変換ステージ）を備える。【００２２】
サンプルホールドステージ１０は、クロック信号ＣＬＫに同期して、入力電圧ＶＶＶをサンプリングしてホールドする処理と、ホールドした入力電圧ＶＶＶを出力電圧Ｖｏｕｔ０として出力する処理とを交互に実行する。【００２３】
変換ステージ１１，１１，…の各々は、クロック信号ＣＬＫに同期して、デジタル・アナログ変換処理と演算増幅処理とを交互に実行する。デジタル・アナログ変換処理時には、変換ステージ１１，１１，…は、それぞれ、前段からの出力電圧Ｖｏｕｔ０，Ｖｏｕｔ１，…を基づいてデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…を出力するとともに、出力電圧Ｖｏｕｔ０，Ｖｏｕｔ１，…をサンプリングする。演算増幅処理時には、変換ステージ１１，１１，…は、それぞれ、サンプリングした電圧とデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…に対応する中間電圧とに基づいて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，…を次段の変換ステージに出力する。【００２４】
デジタル補正回路１２は、変換ステージ１１，１１，…の各々におけるゲイン誤差を把握し、それらのゲイン誤差に基づいて、デジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０からなるデジタルデータ（ここでは、１０ビットデータ）を補正し、デジタルデータＤＤＤとして出力する。【００２５】
また、変換ステージ１１，１１，…の各々は、同一種類のオペアンプを１個または複数個含む。すなわち、オペアンプａｍｐ１，ａｍｐ１，…の各々は、互いに同一の構成を有する（例えば、オペアンプを構成する素子の種類や接続関係が等しい）とともに、互いに同一の電流駆動能力を有する（例えば、オペアンプを構成する素子の大きさが等しい）。【００２６】
〔変換ステージの内部構成〕
図２は、図１に示した変換ステージ１１の内部構成を示す。なお、図２では、変換ステージ１１には、４個のオペアンプａｍｐ１，ａｍｐ１，…が含まれるものとして説明する。変換ステージ１１は、アナログ・デジタル変換回路１０１と、デジタル・アナログ変換回路１０２と、電荷演算回路１０３とを含む。【００２７】
アナログ・デジタル変換回路１０１は、前段の変換ステージ１１（またはサンプルホールドステージ１０）から入力ノードＮｉｎに与えられた入力電圧Ｖｉｎ（例えば、出力電圧Ｖｏｕｔ０）をデジタルコードＤｏｕｔ（例えば、デジタルコードＤｏｕｔ１）に変換する。例えば、アナログ・デジタル変換回路１０１は、入力電圧Ｖｉｎと参照電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４とを比較しその比較結果に応じてデジタルコードＤｏｕｔの値を決定するコンパレータｃｏｍｐを含む。入力電圧ＶｉｎとデジタルコードＤｏｕｔとの対応関係は、例えば、
（Ｖｉｎ）＜（−Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝−１
（−Ｖｒｅｆ／４）＜（Ｖｉｎ）＜（＋Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝０
（Ｖｉｎ）＞（＋Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝＋１
である。【００２８】
デジタル・アナログ変換回路１０２は、アナログ・デジタル変換回路１０１によって得られたデジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。例えば、デジタル・アナログ変換回路１０２は、デジタルコードＤｏｕｔに応じて参照電圧＋Ｖｒｅｆ，ＧＮＤ（０），−Ｖｒｅｆのうちいずれか１つを選択するセレクタｓｅｌを含む。デジタルコードＤｏｕｔと中間電圧Ｖｄａとの対応関係は、例えば、
Ｄｏｕｔ＝“−１” であれば Ｖｄａ＝“−Ｖｒｅｆ”
Ｄｏｕｔ＝“０” であれば Ｖｄａ＝“０”
Ｄｏｕｔ＝“＋１” であれば Ｖｄａ＝“＋Ｖｒｅｆ”
である。【００２９】
電荷演算回路１０３は、クロック信号ＣＬＫに同期し、入力電圧Ｖｉｎをサンプリングするサンプリング処理と、サンプリングした入力電圧Ｖｉｎとデジタル・アナログ変換回路１０２によって得られた中間電圧Ｖｄａとの混合電圧を増幅する演算増幅処理とを交互に実行する。電荷演算回路１０３は、容量素子Ｃ１，Ｃ２（容量部）と、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３と、増幅部１０４とを含む。スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３は、それぞれ、クロック信号ＣＬＫに同期して、容量素子Ｃ１の一方端の接続先，容量素子Ｃ２の一方端の接続先，容量素子Ｃ１，Ｃ２の各々の他方端の接続先を切り換える。【００３０】
サンプリング処理時では、容量素子Ｃ１，Ｃ２の各々の一方端が入力ノードＮｉｎに接続されるとともに、容量素子Ｃ１，Ｃ２の各々の他方端が接地ノードに接続される。これにより、入力電圧Ｖｉｎが容量素子Ｃ１，Ｃ２にサンプリングされる。一方、演算増幅処理時では、容量素子Ｃ１の一方端がデジタル・アナログ変換回路１０２に接続され、容量素子Ｃ２の一方端が出力ノードＮｏｕｔに接続されるとともに、容量素子Ｃ１，Ｃ２の各々の他方端が中間ノードＮｃに接続される。これにより、容量素子Ｃ１，Ｃ２によってサンプリングされた入力電圧Ｖｉｎとデジタル・アナログ変換回路１０２によって得られた中間電圧Ｖｄａとの混合電圧が増幅部１０４によって増幅される。例えば、増幅部１０４のゲインが所望値である場合、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝２×（Ｖｉｎ−Ｄｏｕｔ×（１／２）Ｖｅｒｆ）
となる。【００３１】
増幅部１０４は、複数のオペアンプａｍｐ１，ａｍｐ１，…を含む。オペアンプａｍｐ１，ａｍｐ１，…の各々は、中間ノードＮｃと出力ノードＮｏｕｔとの間に、互いに並列に接続されている。詳しく述べると、オペアンプａｍｐ１，ａｍｐ１，…の各々の反転入力端子は、中間ノードＮｃに共通に接続されており、各々の非反転入力端子は、接地ノードに共通に接続されており、各々の出力端子は、出力ノードＮｏｕｔに共通に接続されている。なお、オペアンプａｍｐ１，ａｍｐ１，…各々の電源端子が、電力を供給するための電源ノード（図示せず）に共通に接続されていても良いし、各々のバイアス端子が、バイアス電圧を供給するためのバイアスノード（図示せず）に共通に接続されていても良い。【００３２】
なお、容量部（容量素子Ｃ１，Ｃ２）の容量値は、変換ステージ１１，１１，…の間で互いに同一であるとは限らない。例えば、初段の変換ステージ１１に近い程、容量部の容量値が大きくなる。同様に、オペアンプａｍｐ１の個数（並列数）も、変換ステージ１１，１１，…の間で互いに同一であるとは限らない。【００３３】
本実施形態によるパイプライン型ＡＤ変換器では、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の個数（並列数）を多くするほど、変換ステージ１１における電流駆動能力を大きくすることができる。このように、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐの並列数を増減することにより、変換ステージ１１の電流駆動能力を調整することができる。【００３４】
また、オペアンプａｍｐ１，ａｍｐ１，…の各々が互いに同一の構成であるので、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、レイアウトを容易に設計することができる。すなわち、レイアウトの設計工数を削減することができる。その上、互いに並列接続されたオペアンプａｍｐ１，ａｍｐ１，…の各々のセルの高さを揃えれば、レイアウトの規則性を向上させることができ、レイアウト密度を高くすることができるので、パイプライン型ＡＤ変換器全体の回路面積を縮小することができる。【００３５】
さらに、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の並列数が互いに異なっていても、変換ステージ１１，１１，…の各々におけるゲイン（増幅部１０４のゲイン）は互いに等しくなる。そのため、いずれか１つの変換ステージ１１におけるゲイン誤差が分かれば、他の変換ステージ１１におけるゲイン誤差を推定することが可能である。例えば、変換ステージ１１，１１，…の各々におけるゲイン誤差は、１段目の変換ステージ１１から順番に（１／２）ずつ小さくなると推定することができる。このように、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、変換ステージ１１，１１，…の各々におけるゲイン誤差を容易に把握することができる。【００３６】
また、本実施形態のように、変換ステージ１１，１１，…の各々におけるゲイン誤差に基づいてデジタルデータを補正する（デジタル補正をする）ことによって、変換ステージ１１，１１，…の各々におけるゲインが所望値よりも小さくても、デジタルデータＤＤＤを適切な値にすることができる。したがって、初段の変換ステージにおけるゲインが所望値になるように変換ステージ１１，１１，…の各々に含まれるオペアンプａｍｐ１のゲインを設計する必要がないので、変換ステージ１１，１１，…の各々において回路規模や消費電力が過剰に増大してしまうことを抑制することができる。その上、本実施形態によるパイプライン型ＡＤ変換器１は、変換ステージ１１，１１，…の各々におけるゲイン誤差を短時間で把握することができる。【００３７】
〔パイプライン型ＡＤ変換器の入出力特性〕
ここで、図３Ａ，図３Ｂ，図４Ａ，図４Ｂを参照して、従来のパイプライン型ＡＤ変換器の入出力特性（入力電圧ＶＶＶとデジタルデータＤＤＤとの対応関係）と本実施形態によるパイプライン型ＡＤ変換器の入出力特性とを比較する。【００３８】
変換ステージの各々においてゲイン誤差が生じている場合、従来のパイプライン型ＡＤ変換器の入出力特性は、図３Ａのようになる。すなわち、従来のパイプライン型ＡＤ変換器では変換ステージの各々のゲインが互いに異なるので、入出力特性が不連続になるだけでなく、入出力特性の傾きが部分的に異なる。そのため、デジタル補正技術を用いて従来のパイプライン型ＡＤ変換器のデジタル出力を補正しても、図３Ｂのように、入出力特性は連続的になるが、入出力特性の傾きは部分的に異なったままである。このように、入出力特性の線形性を向上させることが困難である。【００３９】
一方、本実施形態によるパイプライン型ＡＤ変換器１では、変換ステージ１１，１１，…の各々におけるゲインが互いに同一であるので、ゲイン誤差が生じている場合の入出力特性は、図４Ａのようになる。すなわち、入出力特性は不連続ではあるが、入出力特性の部分的な傾きは、互いに同一である。そのため、デジタル補正回路１２によってパイプライン型ＡＤ変換器１のデジタル出力を補正すると、図４Ｂのように、入出力特性が連続的になるだけでなく、入出力特性の傾きが一直線（全体に渡って一定）になる。このように、入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することができる。【００４０】
〔デジタル補正回路〕
次に、図５を参照しつつ、図１に示したデジタル補正回路１２について具体的に説明する。図５に示したデジタル補正回路１２において、データ格納部１１０，１１０，…は、変換ステージ１１，１１，…に対応して設けられており（ここでは、１０段のデータ格納部が設けられる）、データ格納部１１０，１１０，…は、それぞれ、自己に対応するデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０を取得し、取得したデジタルコードを次段へ順次転送する。【００４１】
次に、デジタル補正回路１２による動作について説明する。ここでは、１段目の変換ステージ１１を測定対象とする。まず、電圧制御部１１１は、１段目の変換ステージ１１に与えられる入力電圧（出力電圧Ｖｏｕｔ０）の電圧値を適切な所定値（例えば、＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４等）に固定する。次に、デジタル制御部１１２は、１段目の変換ステージ１１に含まれるデジタル・アナログ変換回路１０２に“０”を示すデジタルコードを供給し、デジタル・アナログ変換回路１０２の中間電圧Ｖｄａを“０”にする。そして、２段目以降の変換ステージ１１，１１，…において、アナログ・デジタル変換処理および演算増幅処理が実行され、デジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０が出力される。次に、ゲイン誤差決定部１１３は、データ格納部１１０，１１０，…から転送されたデジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０をデジタルデータＤｍ１として保持する。【００４２】
次に、デジタル制御部１１２は、１段目の変換ステージ１１に含まれるデジタル・アナログ変換回路１０２に“−１”を示すデジタルコードを供給し、デジタル・アナログ変換回路１０２の中間電圧Ｖｄａを“−Ｖｒｅｆ”にする。そして、２段目以降の変換ステージにおいて、アナログ・デジタル変換処理および演算増幅処理が再び実行され、デジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０が出力される。次に、ゲイン誤差決定部１１３は、データ格納部１１０，１１０，…から転送されたデジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０をデジタルデータＤｍ２として保持する。【００４３】
次に、ゲイン誤差決定部１１３は、２つのデジタルデータＤｍ１，Ｄｍ２の差分を求める。この差分データの値は、１段目の変換ステージに含まれる増幅部１０４によって増幅された参照電圧Ｖｒｅｆを、２段目以降の変換ステージ１１，１１，…によって順次アナログ・デジタル変換して得られるデジタルデータに相当する。次に、ゲイン誤差決定部１１３は、差分データと理想データＤｉ（例えば、ゲイン誤差が生じていないときの差分データ）とを比較して１段目の変換ステージにおけるゲイン誤差を決定する（例えば、差分データと理想データＤｉとの差分をゲイン誤差とする）。【００４４】
補正量算出部１１４，１１４，…は、変換ステージ１１，１１，…に対応して設けられ、それぞれ、ゲイン誤差決定部１１３によって求められたゲイン誤差に基づいて自己に対応する変換ステージ１１のゲイン誤差を推定し、そのゲイン誤差に対応する補正量ＣＣ１，ＣＣ２，…，ＣＣ１０を設定する。例えば、補正量算出部１１４，１１４，…の各々は、変換ステージ１１，１１，…の各々におけるゲイン誤差が１段目の変換ステージ１１から順番に（１／２）ずつ小さくなると推定する。この場合では、補正量ＣＣ１は、１段目の変換ステージ１１におけるゲイン誤差に対応する値になり、補正量ＣＣ２，…，ＣＣ１０は、それぞれ、ＣＣ１×（１／２），…，ＣＣ１×（１／２）９になる。【００４５】
このようにして、変換ステージ１１，１１，…に対応する補正量ＣＣ１，ＣＣ２，…，ＣＣ１０が求められる。出力補正部１１５は、補正量ＣＣ１，ＣＣ２，…，ＣＣ１０に基づいてデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０からなるデジタルデータを補正し（例えば、デジタルデータから補正量ＣＣ１，ＣＣ２，…，ＣＣ１０を減算し）、デジタルデータＤＤＤとして出力する。【００４６】
以上のように、１つの変換ステージ１１におけるゲイン誤差を測定するだけで、変換ステージ１１，１１，…の各々に対応する補正量を設定することができるので、ゲイン誤差を測定する時間を短縮することができ、補正量の設定を迅速に実行することができる。また、変換ステージ１１，１１，…の各々に対してデジタル補正に必要なデータ（理想データ等）を個別に用意する必要がないので、デジタル補正に必要なデータを格納するためのメモリを少なくすることができる。【００４７】
なお、ゲイン誤差を測定する変換ステージは、２段目以降の変換ステージであっても良い。但し、１段目の変換ステージに近い程、ゲイン誤差の測定結果として得られるデジタルデータのビット数（すなわち、デジタルコードの個数）が多くなるので、ゲイン誤差をより正確に測定することができる。また、２以上の変換ステージの測定結果に基づいてデジタル補正を行っても良い。【００４８】
また、デジタル補正回路１２は、上記に説明したものに限られない。例えば、パイプライン動作を間欠的に停止させてゲイン誤差を測定する方法や、パイプライン動作と並行してゲイン誤差を測定する方法など、種々の測定方法がある。さらに、ゲイン誤差を測定する方法にも、様々な方法がある。但し、いずれのデジタル補正技術を用いた場合も、ゲイン誤差を容易に測定することができるという効果を奏することが可能である。【００４９】
〔オペアンプの並列数〕
次に、変換ステージ１１，１１，…の各々におけるオペアンプの並列数について、詳しく説明する。オペアンプａｍｐ１の並列数が多い程、変換ステージ１１における電流駆動能力を高くすることができるが、変換ステージ１１の回路面積や消費電力も増加してしまう。よって、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の並列数は、その変換ステージ１１の負荷容量（その変換ステージに含まれる容量素子Ｃ１，Ｃ２の容量値や次段の変換ステージの入力容量等）の容量値に基づいて決定されることが好ましい。【００５０】
一般的に、変換ステージ１１における負荷容量の容量値は、初段の変換ステージに近い程、大きくなる。例えば、１段目の変換ステージ１１から１０段目の変換ステージ１１に向かうに連れて変換ステージ１１の負荷容量値が（１／２）ずつ小さくなる場合、１段目の変換ステージ１１から１０段目の変換ステージに向かうに連れて、オペアンプａｍｐ１の並列数が（１／２）ずつ少なくなるように設計することが好ましい。具体的には、オペアンプａｍｐ１の並列数が、１段目の変換ステージでは“２９＝５１２個”、２段目の変換ステージでは“２８＝２５６個”、３段目の変換ステージでは“２７＝１２８個”、１０段目の変換ステージでは“２０＝１個”となるように設計する。【００５１】
なお、変換ステージ１１，１１，…の各々における容量素子Ｃ１，Ｃ２の容量値があまりにも小さすぎると、容量素子Ｃ１，Ｃ２を精度良く設計することが困難になるので、１段目の変換ステージ１１における負荷容量を“Ｃ０”とすると、変換ステージ１１，１１，…の各々における負荷容量を次のように設計するのが現実的である。【００５２】
１段目の変換ステージ：Ｃ０
２段目の変換ステージ：Ｃ０×（１／２）
３段目の変換ステージ：Ｃ０×（１／２）２
４段目以降の変換ステージ：Ｃ０×（１／２）３
この場合、変換ステージ１１，１１，…の各々におけるオペアンプの並列数は、
１段目の変換ステージ：８個
２段目の変換ステージ：４個
３段目の変換ステージ：２個
４段目以降の変換ステージ：１個
となるように設計されることが好ましい。【００５３】
以上のように、初段の変換ステージに近い程、オペアンプの並列数を多くすることにより、初段の変換ステージから最終段の変換ステージに向かうに連れて、変換ステージ１１における電流駆動能力を小さくすることができる。これにより、変換ステージ１１，１１，…の各々におけるセトリング誤差を少なくする（または、無くす）ことができるとともに、パイプライン型ＡＤ変換器全体の回路面積および消費電力を低減することができる。【００５４】
〔サンプルホールドステージ〕
なお、サンプルホールドステージ１０も、互いに並列に接続された複数のオペアンプａｍｐ１，ａｍｐ１，…を含んでいても良い。図６のように、サンプルホールドステージ１０は、外部からの入力電圧ＶＶＶをサンプリングするための容量素子Ｃ３（容量回路）と、容量素子Ｃ３によってサンプリングされた入力電圧ＶＶＶを初段の変換ステージ１１に伝達する伝達回路１０５とを含む。伝達回路１０５は、複数のオペアンプａｍｐ１，ａｍｐ１，…を含む。オペアンプａｍｐ１，ａｍｐ１，…各々は、変換ステージ１１と同様に、中間ノードＮｃと出力ノードＮｏｕｔとの間に、並列に接続されている。スイッチ素子ＳＷ４，ＳＷ５は、それぞれ、クロック信号ＣＬＫに同期して、容量素子Ｃ３一方端の接続先，容量素子Ｃ３の他方端の接続先を切り換える。【００５５】
このように構成することにより、オペアンプの並列数を増減することによって、サンプルホールドステージ１０の電流駆動能力を調整することができる。また、オペアンプａｍｐ１，ａｍｐ１，…の各々が互いに同一の構成であるので、レイアウトを容易に設計することができ、レイアウトの設計工数を削減することができる。さらに、サンプルホールドステージ１０のゲインを変換ステージ１１のゲインと同一にすることができるので、変換ステージ１１のゲイン誤差に基づいてサンプルホールドステージ１０のゲイン誤差を容易に推定することができる。例えば、１段目の変換ステージ１１のゲイン誤差が“△Ｋ”であるとすると、サンプルホールドステージ１０のゲイン誤差が“△Ｋ×（１／２）”であると推定することができる。【００５６】
（実施形態１の変形例）
また、図７のように、変換ステージ１１，１１，…において、２種類以上のオペアンプ（ここでは、２種類のオペアンプａｍｐ３，ａｍｐ４）が存在していても良い。オペアンプａｍｐ３，ａｍｐ４の各々は、互いに同一の構成を有するが、互いに異なる電流駆動能力を有する。すなわち、変換ステージ１１，１１，…の各々に含まれる複数のオペアンプの各々は、２以上の電流駆動能力のうちいずれか１つの電流駆動能力を有していても良い。【００５７】
なお、図７に示したパイプライン型ＡＤ変換器１ａにおいて、変換ステージ１１，１１，…，サンプルホールドステージ１０の各々の構成は、図２，図６に示したオペアンプａｍｐ１をオペアンプａｍｐ３またはオペアンプａｍｐ４に代えること以外は、図２，図６に示した構成と同様である。【００５８】
一般的に、オペアンプの駆動能力が大きいほど、そのオペアンプを構成する素子が大きくなる（回路面積が大きくなる）。よって、オペアンプの並列数を多くするほど、オペアンプ１つ当たりの電流駆動能力は小さくできるので、オペアンプの回路面積を小さくできると考えられる。しかし、例えば、製造プロセスにおいて素子の最小サイズが規定されている場合等では、オペアンプの回路面積を最小サイズよりも小さくすることができないので、オペアンプの回路面積の縮小は見込めないことがある。一方、回路面積が小さすぎる回路よりも、回路面積がある程度大きい回路の方が、ガードバンドやウェル等を他の回路と共有化することができ、面積効率が良くなる場合がある。すなわち、電流駆動能力の小さいオペアンプを用いて変換ステージ１１を構成するよりも、電流駆動能力の大きいオペアンプを用いて変換ステージ１１を構成した方が、オペアンプの並列数を少なくすることでき、結果的に、回路面積を縮小することができる場合がある。【００５９】
次に、オペアンプａｍｐ３，ａｍｐ４を用いたパイプライン型ＡＤ変換器の設計について具体的に説明する。なお、オペアンプａｍｐ３，ａｍｐ４は、それぞれ、オペアンプａｍｐ１と同一の構成を有しており、オペアンプａｍｐ１に対して３倍，４倍の電流駆動能力を有しているものとする。【００６０】
例えば、変換ステージ１１，１１，…の各々を最適な状態にする（例えば、セトリング誤差が発生しないようにする）ために、次のように、１種類のオペアンプａｍｐ１を用いて変換ステージ１１，１１，…の各々を構成したとする。【００６１】
１段目の変換ステージ：オペアンプａｍｐ１×４０個
２段目の変換ステージ：オペアンプａｍｐ１×２７個
３段目の変換ステージ：オペアンプａｍｐ１×１８個
４段目の変換ステージ：オペアンプａｍｐ１×１２個
５段目の変換ステージ：オペアンプａｍｐ１×８個
６段目以降の変換ステージ：オペアンプａｍｐ１×６個
この例では、１段目の変換ステージ１１は、オペアンプａｍｐ１の４０個分に相当する電流駆動能力を有することになる。【００６２】
一方、変換ステージ１１，１１，…の各々の電流駆動能力が上記の例に近くなるように、オペアンプａｍｐ３のみを用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。【００６３】
１段目の変換ステージ：オペアンプａｍｐ３×１４個
２段目の変換ステージ：オペアンプａｍｐ３×９個
３段目の変換ステージ：オペアンプａｍｐ３×６個
４段目の変換ステージ：オペアンプａｍｐ３×４個
５段目の変換ステージ：オペアンプａｍｐ３×３個
６段目以降の変換ステージ：オペアンプａｍｐ３×２個
このように、オペアンプａｍｐ３のみで変換ステージ１１，１１，…を構成すると、１段目，５段目の変換ステージは、それぞれ、オペアンプａｍｐ１の４２個分，オペアンプａｍｐ１の９個分に相当する電流駆動能力を有することになるので、１段目，５段目の変換ステージにおいて電力が余分に消費されてしまう。仮に、１段目の変換ステージを“１３個のオペアンプａｍｐ３”で構成した場合、１段目の変換ステージは、オペアンプａｍｐ１の３９個分の電流駆動能力しか有することができないので、セトリング誤差が生じてしまう。【００６４】
同様に、オペアンプａｍｐ４のみを用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。【００６５】
１段目の変換ステージ：オペアンプａｍｐ４×１０個
２段目の変換ステージ：オペアンプａｍｐ４×７個
３段目の変換ステージ：オペアンプａｍｐ４×５個
４段目の変換ステージ：オペアンプａｍｐ４×３個
５段目の変換ステージ：オペアンプａｍｐ４×２個
６段目以降の変換ステージ：オペアンプａｍｐ４×２個
この例でも、２段目，３段目，および６段目以降の変換ステージにおいて電力が余分に消費されてしまうことになる。【００６６】
ここで、２種類のオペアンプａｍｐ３，ａｍｐ４を用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。【００６７】
１段目の変換ステージ：オペアンプａｍｐ４×１０個
２段目の変換ステージ：オペアンプａｍｐ３×９個
３段目の変換ステージ：オペアンプａｍｐ３×６個
４段目の変換ステージ：オペアンプａｍｐ４×３個
５段目の変換ステージ：オペアンプａｍｐ４×２個
６段目以降の変換ステージ：オペアンプａｍｐ３×２個
以上のように、２種類以上のオペアンプを用いて変換ステージ１１，１１，…の各々を構成することにより、変換ステージ１１，１１，…の各々における電流駆動能力を過不足なく適切に設計することが可能となる。また、１種類のオペアンプのみで変換ステージ１１，１１，…を構成する場合よりも、大きな電流駆動能力を有するオペアンプを用いることが可能であるので、変換ステージ１１，１１，…の各々にオペアンプを効率よく配置することができ、結果的に、変換ステージ１１，１１，…の各々の回路面積を縮小することができる。【００６８】
（実施形態２）
図８は、この発明の実施形態２によるパイプライン型ＡＤ変換器２の構成を示す。このＡＤ変換器２は、縦続接続された複数の変換ステージ２１，２１，…と、図１に示したサンプルホールドステージ１０とを備える。変換ステージ２１，２１，…の各々は、同一種類の電荷演算回路を１個または複数個含む。すなわち、電荷演算回路２０１，２０１，…の各々に含まれるオペアンプは、互いに同一の構成を有するとともに、互いに同一の電流駆動能力を有し、電荷演算回路２０１，２０１，…の各々に含まれる容量部は、互いに同一の容量値を有する。【００６９】
〔変換ステージの内部構成〕
図９は、図８に示した変換ステージ２１の内部構成を示す。変換ステージ２１は、複数の電荷演算回路２０１，２０１，…と、図２に示したアナログ・デジタル変換回路１０１およびデジタル・アナログ変換回路１０２とを含む。複数の電荷演算回路２０１，２０１，…の各々は、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、並列に接続されている。【００７０】
電荷演算回路２０１，２０１，…の各々は、図２に示した容量素子Ｃ１，Ｃ２に代えて、容量素子ＵＣ１，ＵＣ２（容量部）を含む。その他の構成は、図２の電荷演算回路１０３と同様である。容量部（容量素子ＵＣ１，ＵＣ２）の容量値は、電荷演算回路２０１，２０１，…の間で、互いに同一である。すなわち、変換ステージ２１では、オペアンプａｍｐ１だけでなく、電荷演算回路の他の構成（容量素子ＵＣ１，ＵＣ２やスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３等）も並列化されていることになる。また、電荷演算回路２０１，２０１，…の各々における容量部は、その電荷演算回路２０１に含まれるオペアンプａｍｐ１の電流駆動能力に対応する容量値を有する。例えば、オペアンプａｍｐ１の電流駆動能力が大きい程、容量部の容量値が大きくなる。【００７１】
以上のように、オペアンプａｍｐ１だけでなく電荷演算回路２０１の他の構成も並列化することにより、容量素子ＵＣ１，ＵＣ２やスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３からオペアンプａｍｐ１に与えられる影響を、変換ステージ２１，２１，…の間でほぼ等しくすることができる。これにより、変換ステージ２１，２１，…の間でのゲインのずれを小さくすることができる。【００７２】
また、電荷演算回路２０１，２０１，…の各々が互いに同一の構成であるので、オペアンプａｍｐ１のみを並列化する場合よりも、レイアウトをさらに容易に設計することができ、変換ステージ２１，２１，…の各々の回路規模をさらに縮小することができる。【００７３】
さらに、変換ステージ２１，２１，…の各々における電荷演算回路２０１の並列数が互いに異なっていても、変換ステージ２１，２１，…の各々におけるゲインは互いに等しくなる。そのため、いずれか１つの変換ステージ２１におけるゲイン誤差が分かれば、他の変換ステージ２１およびサンプルホールドステージ１０の各々におけるゲイン誤差を推定することが可能であるので、変換ステージ２１，２１，…の各々におけるゲイン誤差を容易に把握することができる。また、入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することも可能である。このように、本実施形態のパイプライン型ＡＤ変換器２は、デジタル補正技術に非常に適している。【００７４】
なお、電荷演算回路２０１の個数（並列数）は、変換ステージ２１，２１，…の間で互いに同一になるとは限らない。例えば、１段目の変換ステージに近い程、電荷演算回路２０１の並列数が多くなるようにすれば、変換ステージ２１，２１，…の各々における増幅精度および電流駆動能力を適切に設定することができるとともに、変換ステージ２１，２１，…の各々の回路規模や消費電力を適切に設定することができる。【００７５】
また、図１０のように、デジタル・アナログ変換回路１０２が、電荷演算回路２０１，２０１，…に対応する複数のセレクタ（複数のデジタル・アナログ変換部）ｓｅｌ，ｓｅｌ，…を含んでいても良い。セレクタｓｅｌ，ｓｅｌ，…の各々は、デジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。この場合、電荷演算回路２０１，２０１，…の各々は、その電荷演算回路２０１に対応するセレクタｓｅｌからの中間電圧Ｖｄａを受ける。このように構成することにより、電荷演算回路２０１のみを並列化する場合よりも、レイアウトの設計をさらに容易にすることができ、変換ステージ２１，２１，…の各々の回路面積をさらに縮小することができる。【００７６】
さらに、図１１のように、アナログ・デジタル変換回路１０１が、複数のセレクタｓｅｌ，ｓｅｌ，…に対応して設けられた複数のコンパレータ（複数のアナログ・デジタル変換部）ｃｏｍｐ，ｃｏｍｐ，…を含んでいても良い。コンパレータｃｏｍｐ，ｃｏｍｐ，…の各々は、入力電圧ＶｉｎをデジタルコードＤｏｕｔに変換する。この場合、セレクタｓｅｌ，ｓｅｌ，…の各々は、そのセレクタｓｅｌに対応するコンパレータｃｏｍｐによって得られたデジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。【００７７】
（実施形態２の変形例）
なお、図１２のように、変換ステージ２１，２１，…において、２種類以上の電荷演算回路（ここでは、電荷演算回路２０３，２０４）が存在していても良い。電荷演算回路２０３，２０４の各々に含まれるオペアンプは、互いに同一の構成を有するが、互いに異なる電流駆動能力を有する。また、電荷演算回路２０３，２０４の各々に含まれる容量部は、その電荷演算回路に対応する容量値を有する（すなわち、互いに異なる容量値を有する）。すなわち、変換ステージ２１，２１，…の各々に含まれる複数の電荷演算回路の各々のオペアンプは、２以上の電流駆動能力のうちいずれか１つの電流駆動能力を有していても良い。【００７８】
なお、図１２に示したパイプライン型ＡＤ変換器２ａにおいて、変換ステージ２１，２１，…の各々の構成は、図９に示した電荷演算回路２０１を電荷演算回路２０３または電荷演算回路２０４に代えること以外は、図９に示した構成と同様である。【００７９】
図１３Ａ，図１３Ｂは、それぞれ、図１２に示した電荷演算回路２０３，２０４の内部構成を示す。電荷演算回路２０３，２０４は、それぞれ、図９に示した容量部（容量素子ＵＣ１，ＵＣ２）およびオペアンプａｍｐ１に代えて、容量部（容量素子ＵＣ３１，ＵＣ３２）およびオペアンプａｍｐ３，容量部（容量素子ＵＣ４１，ＵＣ４２）およびオペアンプａｍｐ４を含む。その他の構成は、図９に示した電荷演算回路２０１と同様である。容量部（容量素子ＵＣ３１，ＵＣ３２）は、オペアンプａｍｐ３の電流駆動能力に対応する容量値を有し、容量部（容量素子ＵＣ４１，ＵＣ４２）は、オペアンプａｍｐ４の電流駆動能力に対応する容量値を有する。【００８０】
以上のように、２種類以上の電荷演算回路を用いて変換ステージ２１，２１，…の各々を構成することにより、変換ステージ２１，２１，…の各々における容量値および電流駆動能力を過不足なく適切に設計することが可能となる。また、１種類の電荷演算回路のみで変換ステージ２１，２１，…を構成する場合よりも、大きな電流駆動能力および容量値を有する電荷演算回路を用いることが可能であるので、変換ステージ２１，２１，…の各々に電荷演算回路を効率よく配置することができ、結果的に、変換ステージ２１，２１，…の各々の回路面積を縮小することができる。【００８１】
なお、図１２に示した変換ステージ２１，２１，…の各々において、図１０，図１１のようにアナログ・デジタル変換回路１０１，デジタル・アナログ変換回路１０２が並列化されていても良い。【００８２】
（その他の実施形態）
以上の各実施形態におけるパイプライン型ＡＤ変換器は、映像システムや無線システム等のアナログ信号処理システムに適用可能である。【００８３】
図１４Ａのように、各実施形態におけるパイプライン型ＡＤ変換器は、アナログ映像信号を処理する映像システムに適用可能である。図１４Ａにおいて、アナログ映像信号入力回路４１は、アナログ映像信号（例えば、撮像信号やテレビ放送信号等）を入力する。パイプライン型ＡＤ変換器１は、アナログ映像信号入力回路４１によって入力されたアナログ映像信号をデジタル映像信号に変換する。デジタル映像信号処理回路４２は、パイプライン型ＡＤ変換器１によって得られたデジタル映像信号に対して、ＹＣ分離等の種々の映像信号処理を実行する。表示回路４３は、デジタル映像信号処理回路４２によって処理されたデジタル映像信号を入力し、デジタル映像信号に示された画像を表示する。【００８４】
また、図１４Ｂのように、各実施形態におけるパイプライン型ＡＤ変換器は、無線信号からデジタル信号を抽出する無線システムにも適用可能である。図１４Ｂにおいて、無線信号入力回路５１は、例えば、アンテナであり、無線信号を受信する。ダウンコンバート回路５２（アナログ信号抽出回路）は、無線信号入力回路５１によって受信された無線信号に対してダウンコンバート処理等を実行し、無線信号からアナログ信号を抽出する。パイプライン型ＡＤ変換器１は、ダウンコンバート回路５２によって抽出されたアナログ信号をデジタル信号に変換する。デジタル信号処理回路５３は、パイプライン型ＡＤ変換器１によって得られたデジタル信号を処理する。【００８５】
以上のように、映像システムや無線システムのようなアナログ信号処理システムに対して各実施形態におけるパイプライン型ＡＤ変換器を適用することにより、システム全体の設計工数を削減することができる。また、システムの動作を間欠的に停止してデジタル補正を実行する場合、ゲイン誤差の測定のためにシステム全体を停止する時間が短くなるので、システムの動作を円滑に実行することが可能である。また、システムの動作と並行してデジタル補正を実行する場合でも、デジタル補正のために必要なデータ（理想データ等）を格納するためのメモリ領域を従来よりも小さくすることができる。さらに、デジタル補正技術によってパイプライン型ＡＤ変換器の入出力特性の線形性を向上させることが可能であるので、システムの性能を上げたり、設計マージンを稼ぐことができる。【００８６】
なお、以上の各実施形態において、シングル型のオペアンプを例に挙げて説明したが、差動型のオペアンプであっても、上述のような効果を奏する。また、変換ステージの各々に含まれるアナログ・デジタル変換回路１０１が、１ビットに限らず、多ビットの変換をするものであっても良い。
【産業上の利用可能性】
【００８７】
以上のように、この発明によるパイプライン型ＡＤ変換器は、レイアウトの設計およびゲイン誤差の測定を容易にすることができるので、広く信号処理の分野に適用可能である。特に、映像、無線など本来パイプラインＡＤ変換器が得意とする映像、無線分野に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009034683.tif 000016
【手続補正書】
【提出日】平成21年6月26日(2009.6.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パイプライン型ＡＤ変換器に関する。
【背景技術】
【０００２】
信号処理分野において、パイプライン型ＡＤ変換器が用いられている。パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備えており、変換ステージの各々においてアナログ・デジタル変換および残差電圧の増幅出力が順次実行され、アナログ信号がデジタル信号に１ビットずつ変換される。
【０００３】
一般的に、パイプライン型ＡＤ変換器では、初段の変換ステージに近い程、増幅精度が高いことが要求される。例えば、アナログ入力電圧を１０ビットのデジタルデータに変換するパイプライン型ＡＤ変換器の場合、最終段（１０段目）の変換ステージに許容される誤差（許容誤差）は“入力電圧の（１／２）倍”であるが、９段目の変換ステージの許容誤差は“入力電圧の（１／２）２倍”であり、初段の変換ステージの許容誤差は入力電圧の（１／２）１０倍である。このように、最終段の変換ステージから初段の変換ステージに向かうに連れて、許容誤差が（１／２）ずつ小さくなる。また、パイプライン型ＡＤ変換器の回路規模および消費電力を小さくすることが好ましい。このような理由により、初段の変換ステージから最終段の変換ステージに向かうに連れて、容量素子の容量値，オペアンプのゲイン，オペアンプの電流駆動能力が小さくなるように各変換ステージが設計される。これにより、初段の変換ステージに近いほど増幅精度が高くなり、最終段の変換ステージに近いほど回路規模および消費電力が小さくなる。このように、従来では、変換ステージ毎に容量素子やオペアンプが最適設計されていた（例えば、非特許文献１）。
【０００４】
また、近年、アナログ回路の微細化が進んでおり、アナログ回路における出力誤差をアナログ構成によって補正することが困難になってきている。そのため、アナログ回路における出力誤差を予め把握しておき、その出力誤差が解消されるようにデジタルデータを補正するデジタル補正技術の開発が盛んに行われている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，５４５，６２８号明細書
【非特許文献】
【０００６】
【非特許文献１】宮原 正也, 倉科 隆, 松澤 昭, "素子の微細化がアナログCMOS回路に及ぼす影響についての研究−CMOS演算増幅器及びパイプライン型ADC性能のデザインルール依存性− ," 電子情報通信学会 集積回路研究専門委員会, 豊橋, ICD2005-59 vol. 105, no. 185, pp. 25-30 , Jul. 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にオペアンプのゲインや電流駆動能力を設計する必要があるので、レイアウトの設計が困難であり、レイアウトの設計工数が多かった。
【０００８】
また、製造誤差，温度変化，電源電圧の変動等によって、変換ステージの各々におけるオペアンプのゲインが変動してしまう。そのため、デジタルデータの誤差を把握するためには、変換ステージの各々におけるオペアンプのゲイン誤差を測定する必要がある。しかし、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にオペアンプのゲイン誤差を個別に測定する必要があるので、変換ステージの各々におけるオペアンプのゲイン誤差を測定するのに時間や手間がかかっていた。特に、デジタル補正を実行する場合には、変換ステージの各々におけるゲイン誤差を把握した上でデジタルデータの補正量を測定しなければならない。
【０００９】
さらに、従来のパイプライン型ＡＤ変換器では、変換ステージ毎にゲインが異なるので、入出力特性（入力電圧とデジタル出力との関係）の傾きが部分的に異なっている。そのため、デジタル補正技術を用いて従来のパイプライン型ＡＤ変換器のデジタル出力を補正しても、入出力特性の線形性を向上させる（すなわち、入出力特性の傾きを一定にする）ことが困難であり、Ｓ／Ｎ比の改善も期待できなかった。このように、従来のパイプライン型ＡＤ変換器は、デジタル補正のための準備に時間がかかり、また、入出力特性の線形性を向上させることが困難であるので、デジタル補正技術には不適であった。
【００１０】
そこで、この発明は、レイアウトの設計およびゲイン誤差の測定が容易であるパイプライン型ＡＤ変換器を提供することを目的とする。さらに詳しくは、デジタル補正に適したパイプライン型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の１つの局面に従うと、パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、上記入力電圧をサンプリングする容量部と上記容量部によってサンプリングされた入力電圧と上記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部とを有する電荷演算回路とを含み、上記増幅部は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む。
【００１２】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるオペアンプの並列数を増減することにより、変換ステージの電流駆動能力を調整することができる。また、オペアンプの各々が互いに同一の構成であるので、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、レイアウトを容易に設計することができ、レイアウトの設計工数を削減することができる。さらに、変換ステージの各々のゲインが互いに同一になるので、１つの変換ステージにおけるゲイン誤差が分かれば、変換ステージの各々におけるゲイン誤差を推定することができる。これにより、変換ステージの各々におけるゲイン誤差を容易に把握することができる。その上、変換ステージの各々においてゲイン誤差が生じている場合でも、パイプライン型ＡＤ変換器の入出力特性は、不連続ではあるが、その入出力特性の部分的な傾きは、互いに同一である。そのため、デジタル補正技術によってパイプライン型ＡＤ変換器の入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することが可能である。
【００１３】
また、上記パイプライン型ＡＤ変換器において、上記複数の変換ステージの各々について、その変換ステージに含まれる容量部の容量値が大きい程、その変換ステージに含まれるオペアンプの個数が多くなることが好ましい。また、上記パイプライン型ＡＤ変換器において、上記複数の変換ステージの各々について、その変換ステージが初段の変換ステージに近い程、その変換ステージに含まれる上記容量部の容量値が大きくなり、その変換ステージに含まれるオペアンプの個数も多くなることが好ましい。
【００１４】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるセトリング誤差を少なくすることができるとともに、パイプライン型ＡＤ変換器全体の回路面積および消費電力を低減することができる。
【００１５】
この発明のもう１つの局面に従うと、パイプライン型ＡＤ変換器は、縦続接続された複数の変換ステージを備え、上記複数の変換ステージの各々は、前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、上記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、互いに並列に接続され、各々が上記入力電圧をサンプリングする容量部と上記容量部によってサンプリングされた入力電圧と上記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅するオペアンプとを有する複数の電荷演算回路とを含み、上記複数の電荷演算回路の各々のオペアンプは、互いに同一の構成を有し、上記複数の電荷演算回路の各々の容量部は、その電荷演算回路のオペアンプの電流駆動能力に対応する容量値を有する。
【００１６】
上記パイプライン型ＡＤ変換器では、オペアンプだけでなく、容量部も並列化することにより、容量部からオペアンプに与えられる影響を、複数の変換ステージの間でほぼ等しくすることができる。これにより、変換ステージの間でのゲインのずれを小さくすることができる。また、電荷演算回路の各々が互いに同一の構成であるので、オペアンプのみを並列化する場合よりも、レイアウトをさらに容易に設計することができる。さらに、変換ステージの各々における電荷演算回路の並列数が互いに異なっていても、変換ステージの各々におけるゲインは互いに同一になるので、変換ステージの各々におけるゲイン誤差を容易に把握することができる。また、パイプライン型ＡＤ変換器の入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することも可能である。
【００１７】
好ましくは、上記パイプライン型ＡＤ変換器は、上記複数の変換ステージのうち少なくとも１つの変換ステージにおけるゲイン誤差に基づいて、上記複数の変換ステージの各々に含まれるアナログデジタル変換回路によって得られたデジタルコードからなるデジタルデータを補正するデジタル補正回路をさらに備える。
【００１８】
上記パイプライン型ＡＤ変換器では、変換ステージの各々におけるゲイン誤差に基づいてデジタルデータを補正するので、変換ステージの各々におけるゲインが所望値よりも小さくても、デジタルデータを適切な値にすることができる。したがって、初段の変換ステージにおけるゲインが所望値になるように変換ステージの各々に含まれるオペアンプを設計する必要がないので、変換ステージの各々において回路規模や消費電力が過剰に増大してしまうことを抑制することができる。その上、変換ステージの各々におけるゲイン誤差を容易に把握することができるので、デジタル補正技術に適している。
【発明の効果】
【００１９】
以上のように、オペアンプの各々が互いに同一の構成であるので、レイアウトを容易に設計することができる。さらに、変換ステージの各々のゲインが互いに同一になるので、変換ステージの各々におけるゲイン誤差を容易に把握することができる。その上、デジタル補正技術によって入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することが可能である。
【図面の簡単な説明】
【００２０】
【図１】この発明の実施形態１によるパイプライン型ＡＤ変換器の構成を示す図。
【図２】図１に示した変換ステージの内部構成を示す図。
【図３】（Ａ）変換ステージ毎にゲインが異なるパイプライン型ＡＤ変換器におけるデジタル補正前の入出力特性を示す図。（Ｂ）変換ステージ毎にゲインが異なるパイプライン型ＡＤ変換器におけるデジタル補正後の入出力特性を示す図。
【図４】（Ａ）図１に示したパイプライン型ＡＤ変換器におけるデジタル補正前の入出力特性を示す図。（Ｂ）図１に示したパイプライン型ＡＤ変換器におけるデジタル補正後の入出力特性を示す図。
【図５】図１に示したデジタル補正回路の構成例を示す図。
【図６】図１に示したサンプルホールドステージの内部構成を示す図。
【図７】図１に示したパイプライン型ＡＤ変換器の変形例を示す図。
【図８】この発明の実施形態２によるパイプライン型ＡＤ変換器の構成を示す図。
【図９】図８に示した変換ステージの内部構成を示す図。
【図１０】図９に示した変換ステージの変形例を示す図。
【図１１】図９に示した変換ステージのもう１つの変形例を示す図。
【図１２】図８に示したパイプライン型ＡＤ変換器の変形例を示す図。
【図１３】図１２に示した電荷演算回路の構成例を示す図。
【図１４】（Ａ）この発明によるパイプライン型ＡＤ変換器を備える映像システムについて説明するための図。（Ｂ）この発明によるパイプライン型ＡＤ変換器を備える無線システムについて説明するための図。
【発明を実施するための形態】
【００２１】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２２】
（実施形態１）
図１は、この発明の実施形態１によるパイプライン型ＡＤ変換器１の構成を示す。このＡＤ変換器１は、縦続接続されたサンプルホールドステージ１０および複数の変換ステージ１１，１１，…（図１では、１０段の変換ステージ）を備える。
【００２３】
サンプルホールドステージ１０は、クロック信号ＣＬＫに同期して、入力電圧ＶＶＶをサンプリングしてホールドする処理と、ホールドした入力電圧ＶＶＶを出力電圧Ｖｏｕｔ０として出力する処理とを交互に実行する。
【００２４】
変換ステージ１１，１１，…の各々は、クロック信号ＣＬＫに同期して、デジタル・アナログ変換処理と演算増幅処理とを交互に実行する。デジタル・アナログ変換処理時には、変換ステージ１１，１１，…は、それぞれ、前段からの出力電圧Ｖｏｕｔ０，Ｖｏｕｔ１，…を基づいてデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…を出力するとともに、出力電圧Ｖｏｕｔ０，Ｖｏｕｔ１，…をサンプリングする。演算増幅処理時には、変換ステージ１１，１１，…は、それぞれ、サンプリングした電圧とデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…に対応する中間電圧とに基づいて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，…を次段の変換ステージに出力する。
【００２５】
デジタル補正回路１２は、変換ステージ１１，１１，…の各々におけるゲイン誤差を把握し、それらのゲイン誤差に基づいて、デジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０からなるデジタルデータ（ここでは、１０ビットデータ）を補正し、デジタルデータＤＤＤとして出力する。
【００２６】
また、変換ステージ１１，１１，…の各々は、同一種類のオペアンプを１個または複数個含む。すなわち、オペアンプａｍｐ１，ａｍｐ１，…の各々は、互いに同一の構成を有する（例えば、オペアンプを構成する素子の種類や接続関係が等しい）とともに、互いに同一の電流駆動能力を有する（例えば、オペアンプを構成する素子の大きさが等しい）。
【００２７】
〔変換ステージの内部構成〕
図２は、図１に示した変換ステージ１１の内部構成を示す。なお、図２では、変換ステージ１１には、４個のオペアンプａｍｐ１，ａｍｐ１，…が含まれるものとして説明する。変換ステージ１１は、アナログ・デジタル変換回路１０１と、デジタル・アナログ変換回路１０２と、電荷演算回路１０３とを含む。
【００２８】
アナログ・デジタル変換回路１０１は、前段の変換ステージ１１（またはサンプルホールドステージ１０）から入力ノードＮｉｎに与えられた入力電圧Ｖｉｎ（例えば、出力電圧Ｖｏｕｔ０）をデジタルコードＤｏｕｔ（例えば、デジタルコードＤｏｕｔ１）に変換する。例えば、アナログ・デジタル変換回路１０１は、入力電圧Ｖｉｎと参照電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４とを比較しその比較結果に応じてデジタルコードＤｏｕｔの値を決定するコンパレータｃｏｍｐを含む。入力電圧ＶｉｎとデジタルコードＤｏｕｔとの対応関係は、例えば、
（Ｖｉｎ）＜（−Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝−１
（−Ｖｒｅｆ／４）＜（Ｖｉｎ）＜（＋Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝０
（Ｖｉｎ）＞（＋Ｖｒｅｆ／４） であれば Ｄｏｕｔ＝＋１
である。
【００２９】
デジタル・アナログ変換回路１０２は、アナログ・デジタル変換回路１０１によって得られたデジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。例えば、デジタル・アナログ変換回路１０２は、デジタルコードＤｏｕｔに応じて参照電圧＋Ｖｒｅｆ，ＧＮＤ（０），−Ｖｒｅｆのうちいずれか１つを選択するセレクタｓｅｌを含む。デジタルコードＤｏｕｔと中間電圧Ｖｄａとの対応関係は、例えば、
Ｄｏｕｔ＝“−１” であれば Ｖｄａ＝“−Ｖｒｅｆ”
Ｄｏｕｔ＝“０” であれば Ｖｄａ＝“０”
Ｄｏｕｔ＝“＋１” であれば Ｖｄａ＝“＋Ｖｒｅｆ”
である。
【００３０】
電荷演算回路１０３は、クロック信号ＣＬＫに同期し、入力電圧Ｖｉｎをサンプリングするサンプリング処理と、サンプリングした入力電圧Ｖｉｎとデジタル・アナログ変換回路１０２によって得られた中間電圧Ｖｄａとの混合電圧を増幅する演算増幅処理とを交互に実行する。電荷演算回路１０３は、容量素子Ｃ１，Ｃ２（容量部）と、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３と、増幅部１０４とを含む。スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３は、それぞれ、クロック信号ＣＬＫに同期して、容量素子Ｃ１の一方端の接続先，容量素子Ｃ２の一方端の接続先，容量素子Ｃ１，Ｃ２の各々の他方端の接続先を切り換える。
【００３１】
サンプリング処理時では、容量素子Ｃ１，Ｃ２の各々の一方端が入力ノードＮｉｎに接続されるとともに、容量素子Ｃ１，Ｃ２の各々の他方端が接地ノードに接続される。これにより、入力電圧Ｖｉｎが容量素子Ｃ１，Ｃ２にサンプリングされる。一方、演算増幅処理時では、容量素子Ｃ１の一方端がデジタル・アナログ変換回路１０２に接続され、容量素子Ｃ２の一方端が出力ノードＮｏｕｔに接続されるとともに、容量素子Ｃ１，Ｃ２の各々の他方端が中間ノードＮｃに接続される。これにより、容量素子Ｃ１，Ｃ２によってサンプリングされた入力電圧Ｖｉｎとデジタル・アナログ変換回路１０２によって得られた中間電圧Ｖｄａとの混合電圧が増幅部１０４によって増幅される。例えば、増幅部１０４のゲインが所望値である場合、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝２×（Ｖｉｎ−Ｄｏｕｔ×（１／２）Ｖｅｒｆ）
となる。
【００３２】
増幅部１０４は、複数のオペアンプａｍｐ１，ａｍｐ１，…を含む。オペアンプａｍｐ１，ａｍｐ１，…の各々は、中間ノードＮｃと出力ノードＮｏｕｔとの間に、互いに並列に接続されている。詳しく述べると、オペアンプａｍｐ１，ａｍｐ１，…の各々の反転入力端子は、中間ノードＮｃに共通に接続されており、各々の非反転入力端子は、接地ノードに共通に接続されており、各々の出力端子は、出力ノードＮｏｕｔに共通に接続されている。なお、オペアンプａｍｐ１，ａｍｐ１，…各々の電源端子が、電力を供給するための電源ノード（図示せず）に共通に接続されていても良いし、各々のバイアス端子が、バイアス電圧を供給するためのバイアスノード（図示せず）に共通に接続されていても良い。
【００３３】
なお、容量部（容量素子Ｃ１，Ｃ２）の容量値は、変換ステージ１１，１１，…の間で互いに同一であるとは限らない。例えば、初段の変換ステージ１１に近い程、容量部の容量値が大きくなる。同様に、オペアンプａｍｐ１の個数（並列数）も、変換ステージ１１，１１，…の間で互いに同一であるとは限らない。
【００３４】
本実施形態によるパイプライン型ＡＤ変換器では、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の個数（並列数）を多くするほど、変換ステージ１１における電流駆動能力を大きくすることができる。このように、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐの並列数を増減することにより、変換ステージ１１の電流駆動能力を調整することができる。
【００３５】
また、オペアンプａｍｐ１，ａｍｐ１，…の各々が互いに同一の構成であるので、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、レイアウトを容易に設計することができる。すなわち、レイアウトの設計工数を削減することができる。その上、互いに並列接続されたオペアンプａｍｐ１，ａｍｐ１，…の各々のセルの高さを揃えれば、レイアウトの規則性を向上させることができ、レイアウト密度を高くすることができるので、パイプライン型ＡＤ変換器全体の回路面積を縮小することができる。
【００３６】
さらに、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の並列数が互いに異なっていても、変換ステージ１１，１１，…の各々におけるゲイン（増幅部１０４のゲイン）は互いに等しくなる。そのため、いずれか１つの変換ステージ１１におけるゲイン誤差が分かれば、他の変換ステージ１１におけるゲイン誤差を推定することが可能である。例えば、変換ステージ１１，１１，…の各々におけるゲイン誤差は、１段目の変換ステージ１１から順番に（１／２）ずつ小さくなると推定することができる。このように、従来のように変換ステージ毎にオペアンプを個別に設計する場合よりも、変換ステージ１１，１１，…の各々におけるゲイン誤差を容易に把握することができる。
【００３７】
また、本実施形態のように、変換ステージ１１，１１，…の各々におけるゲイン誤差に基づいてデジタルデータを補正する（デジタル補正をする）ことによって、変換ステージ１１，１１，…の各々におけるゲインが所望値よりも小さくても、デジタルデータＤＤＤを適切な値にすることができる。したがって、初段の変換ステージにおけるゲインが所望値になるように変換ステージ１１，１１，…の各々に含まれるオペアンプａｍｐ１のゲインを設計する必要がないので、変換ステージ１１，１１，…の各々において回路規模や消費電力が過剰に増大してしまうことを抑制することができる。その上、本実施形態によるパイプライン型ＡＤ変換器１は、変換ステージ１１，１１，…の各々におけるゲイン誤差を短時間で把握することができる。
【００３８】
〔パイプライン型ＡＤ変換器の入出力特性〕
ここで、図３Ａ，図３Ｂ，図４Ａ，図４Ｂを参照して、従来のパイプライン型ＡＤ変換器の入出力特性（入力電圧ＶＶＶとデジタルデータＤＤＤとの対応関係）と本実施形態によるパイプライン型ＡＤ変換器の入出力特性とを比較する。
【００３９】
変換ステージの各々においてゲイン誤差が生じている場合、従来のパイプライン型ＡＤ変換器の入出力特性は、図３Ａのようになる。すなわち、従来のパイプライン型ＡＤ変換器では変換ステージの各々のゲインが互いに異なるので、入出力特性が不連続になるだけでなく、入出力特性の傾きが部分的に異なる。そのため、デジタル補正技術を用いて従来のパイプライン型ＡＤ変換器のデジタル出力を補正しても、図３Ｂのように、入出力特性は連続的になるが、入出力特性の傾きは部分的に異なったままである。このように、入出力特性の線形性を向上させることが困難である。
【００４０】
一方、本実施形態によるパイプライン型ＡＤ変換器１では、変換ステージ１１，１１，…の各々におけるゲインが互いに同一であるので、ゲイン誤差が生じている場合の入出力特性は、図４Ａのようになる。すなわち、入出力特性は不連続ではあるが、入出力特性の部分的な傾きは、互いに同一である。そのため、デジタル補正回路１２によってパイプライン型ＡＤ変換器１のデジタル出力を補正すると、図４Ｂのように、入出力特性が連続的になるだけでなく、入出力特性の傾きが一直線（全体に渡って一定）になる。このように、入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することができる。
【００４１】
〔デジタル補正回路〕
次に、図５を参照しつつ、図１に示したデジタル補正回路１２について具体的に説明する。図５に示したデジタル補正回路１２において、データ格納部１１０，１１０，…は、変換ステージ１１，１１，…に対応して設けられており（ここでは、１０段のデータ格納部が設けられる）、データ格納部１１０，１１０，…は、それぞれ、自己に対応するデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０を取得し、取得したデジタルコードを次段へ順次転送する。
【００４２】
次に、デジタル補正回路１２による動作について説明する。ここでは、１段目の変換ステージ１１を測定対象とする。まず、電圧制御部１１１は、１段目の変換ステージ１１に与えられる入力電圧（出力電圧Ｖｏｕｔ０）の電圧値を適切な所定値（例えば、＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４等）に固定する。次に、デジタル制御部１１２は、１段目の変換ステージ１１に含まれるデジタル・アナログ変換回路１０２に“０”を示すデジタルコードを供給し、デジタル・アナログ変換回路１０２の中間電圧Ｖｄａを“０”にする。そして、２段目以降の変換ステージ１１，１１，…において、アナログ・デジタル変換処理および演算増幅処理が実行され、デジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０が出力される。次に、ゲイン誤差決定部１１３は、データ格納部１１０，１１０，…から転送されたデジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０をデジタルデータＤｍ１として保持する。
【００４３】
次に、デジタル制御部１１２は、１段目の変換ステージ１１に含まれるデジタル・アナログ変換回路１０２に“−１”を示すデジタルコードを供給し、デジタル・アナログ変換回路１０２の中間電圧Ｖｄａを“−Ｖｒｅｆ”にする。そして、２段目以降の変換ステージにおいて、アナログ・デジタル変換処理および演算増幅処理が再び実行され、デジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０が出力される。次に、ゲイン誤差決定部１１３は、データ格納部１１０，１１０，…から転送されたデジタルコードＤｏｕｔ２，…，Ｄｏｕｔ１０をデジタルデータＤｍ２として保持する。
【００４４】
次に、ゲイン誤差決定部１１３は、２つのデジタルデータＤｍ１，Ｄｍ２の差分を求める。この差分データの値は、１段目の変換ステージに含まれる増幅部１０４によって増幅された参照電圧Ｖｒｅｆを、２段目以降の変換ステージ１１，１１，…によって順次アナログ・デジタル変換して得られるデジタルデータに相当する。次に、ゲイン誤差決定部１１３は、差分データと理想データＤｉ（例えば、ゲイン誤差が生じていないときの差分データ）とを比較して１段目の変換ステージにおけるゲイン誤差を決定する（例えば、差分データと理想データＤｉとの差分をゲイン誤差とする）。
【００４５】
補正量算出部１１４，１１４，…は、変換ステージ１１，１１，…に対応して設けられ、それぞれ、ゲイン誤差決定部１１３によって求められたゲイン誤差に基づいて自己に対応する変換ステージ１１のゲイン誤差を推定し、そのゲイン誤差に対応する補正量ＣＣ１，ＣＣ２，…，ＣＣ１０を設定する。例えば、補正量算出部１１４，１１４，…の各々は、変換ステージ１１，１１，…の各々におけるゲイン誤差が１段目の変換ステージ１１から順番に（１／２）ずつ小さくなると推定する。この場合では、補正量ＣＣ１は、１段目の変換ステージ１１におけるゲイン誤差に対応する値になり、補正量ＣＣ２，…，ＣＣ１０は、それぞれ、ＣＣ１×（１／２），…，ＣＣ１×（１／２）９になる。
【００４６】
このようにして、変換ステージ１１，１１，…に対応する補正量ＣＣ１，ＣＣ２，…，ＣＣ１０が求められる。出力補正部１１５は、補正量ＣＣ１，ＣＣ２，…，ＣＣ１０に基づいてデジタルコードＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔ１０からなるデジタルデータを補正し（例えば、デジタルデータから補正量ＣＣ１，ＣＣ２，…，ＣＣ１０を減算し）、デジタルデータＤＤＤとして出力する。
【００４７】
以上のように、１つの変換ステージ１１におけるゲイン誤差を測定するだけで、変換ステージ１１，１１，…の各々に対応する補正量を設定することができるので、ゲイン誤差を測定する時間を短縮することができ、補正量の設定を迅速に実行することができる。また、変換ステージ１１，１１，…の各々に対してデジタル補正に必要なデータ（理想データ等）を個別に用意する必要がないので、デジタル補正に必要なデータを格納するためのメモリを少なくすることができる。
【００４８】
なお、ゲイン誤差を測定する変換ステージは、２段目以降の変換ステージであっても良い。但し、１段目の変換ステージに近い程、ゲイン誤差の測定結果として得られるデジタルデータのビット数（すなわち、デジタルコードの個数）が多くなるので、ゲイン誤差をより正確に測定することができる。また、２以上の変換ステージの測定結果に基づいてデジタル補正を行っても良い。
【００４９】
また、デジタル補正回路１２は、上記に説明したものに限られない。例えば、パイプライン動作を間欠的に停止させてゲイン誤差を測定する方法や、パイプライン動作と並行してゲイン誤差を測定する方法など、種々の測定方法がある。さらに、ゲイン誤差を測定する方法にも、様々な方法がある。但し、いずれのデジタル補正技術を用いた場合も、ゲイン誤差を容易に測定することができるという効果を奏することが可能である。
【００５０】
〔オペアンプの並列数〕
次に、変換ステージ１１，１１，…の各々におけるオペアンプの並列数について、詳しく説明する。オペアンプａｍｐ１の並列数が多い程、変換ステージ１１における電流駆動能力を高くすることができるが、変換ステージ１１の回路面積や消費電力も増加してしまう。よって、変換ステージ１１，１１，…の各々におけるオペアンプａｍｐ１の並列数は、その変換ステージ１１の負荷容量（その変換ステージに含まれる容量素子Ｃ１，Ｃ２の容量値や次段の変換ステージの入力容量等）の容量値に基づいて決定されることが好ましい。
【００５１】
一般的に、変換ステージ１１における負荷容量の容量値は、初段の変換ステージに近い程、大きくなる。例えば、１段目の変換ステージ１１から１０段目の変換ステージ１１に向かうに連れて変換ステージ１１の負荷容量値が（１／２）ずつ小さくなる場合、１段目の変換ステージ１１から１０段目の変換ステージに向かうに連れて、オペアンプａｍｐ１の並列数が（１／２）ずつ少なくなるように設計することが好ましい。具体的には、オペアンプａｍｐ１の並列数が、１段目の変換ステージでは“２９＝５１２個”、２段目の変換ステージでは“２８＝２５６個”、３段目の変換ステージでは“２７＝１２８個”、１０段目の変換ステージでは“２０＝１個”となるように設計する。
【００５２】
なお、変換ステージ１１，１１，…の各々における容量素子Ｃ１，Ｃ２の容量値があまりにも小さすぎると、容量素子Ｃ１，Ｃ２を精度良く設計することが困難になるので、１段目の変換ステージ１１における負荷容量を“Ｃ０”とすると、変換ステージ１１，１１，…の各々における負荷容量を次のように設計するのが現実的である。
【００５３】
１段目の変換ステージ：Ｃ０
２段目の変換ステージ：Ｃ０×（１／２）
３段目の変換ステージ：Ｃ０×（１／２）２
４段目以降の変換ステージ：Ｃ０×（１／２）３
この場合、変換ステージ１１，１１，…の各々におけるオペアンプの並列数は、
１段目の変換ステージ：８個
２段目の変換ステージ：４個
３段目の変換ステージ：２個
４段目以降の変換ステージ：１個
となるように設計されることが好ましい。
【００５４】
以上のように、初段の変換ステージに近い程、オペアンプの並列数を多くすることにより、初段の変換ステージから最終段の変換ステージに向かうに連れて、変換ステージ１１における電流駆動能力を小さくすることができる。これにより、変換ステージ１１，１１，…の各々におけるセトリング誤差を少なくする（または、無くす）ことができるとともに、パイプライン型ＡＤ変換器全体の回路面積および消費電力を低減することができる。
【００５５】
〔サンプルホールドステージ〕
なお、サンプルホールドステージ１０も、互いに並列に接続された複数のオペアンプａｍｐ１，ａｍｐ１，…を含んでいても良い。図６のように、サンプルホールドステージ１０は、外部からの入力電圧ＶＶＶをサンプリングするための容量素子Ｃ３（容量回路）と、容量素子Ｃ３によってサンプリングされた入力電圧ＶＶＶを初段の変換ステージ１１に伝達する伝達回路１０５とを含む。伝達回路１０５は、複数のオペアンプａｍｐ１，ａｍｐ１，…を含む。オペアンプａｍｐ１，ａｍｐ１，…各々は、変換ステージ１１と同様に、中間ノードＮｃと出力ノードＮｏｕｔとの間に、並列に接続されている。スイッチ素子ＳＷ４，ＳＷ５は、それぞれ、クロック信号ＣＬＫに同期して、容量素子Ｃ３一方端の接続先，容量素子Ｃ３の他方端の接続先を切り換える。
【００５６】
このように構成することにより、オペアンプの並列数を増減することによって、サンプルホールドステージ１０の電流駆動能力を調整することができる。また、オペアンプａｍｐ１，ａｍｐ１，…の各々が互いに同一の構成であるので、レイアウトを容易に設計することができ、レイアウトの設計工数を削減することができる。さらに、サンプルホールドステージ１０のゲインを変換ステージ１１のゲインと同一にすることができるので、変換ステージ１１のゲイン誤差に基づいてサンプルホールドステージ１０のゲイン誤差を容易に推定することができる。例えば、１段目の変換ステージ１１のゲイン誤差が“△Ｋ”であるとすると、サンプルホールドステージ１０のゲイン誤差が“△Ｋ×（１／２）”であると推定することができる。
【００５７】
（実施形態１の変形例）
また、図７のように、変換ステージ１１，１１，…において、２種類以上のオペアンプ（ここでは、２種類のオペアンプａｍｐ３，ａｍｐ４）が存在していても良い。オペアンプａｍｐ３，ａｍｐ４の各々は、互いに同一の構成を有するが、互いに異なる電流駆動能力を有する。すなわち、変換ステージ１１，１１，…の各々に含まれる複数のオペアンプの各々は、２以上の電流駆動能力のうちいずれか１つの電流駆動能力を有していても良い。
【００５８】
なお、図７に示したパイプライン型ＡＤ変換器１ａにおいて、変換ステージ１１，１１，…，サンプルホールドステージ１０の各々の構成は、図２，図６に示したオペアンプａｍｐ１をオペアンプａｍｐ３またはオペアンプａｍｐ４に代えること以外は、図２，図６に示した構成と同様である。
【００５９】
一般的に、オペアンプの駆動能力が大きいほど、そのオペアンプを構成する素子が大きくなる（回路面積が大きくなる）。よって、オペアンプの並列数を多くするほど、オペアンプ１つ当たりの電流駆動能力は小さくできるので、オペアンプの回路面積を小さくできると考えられる。しかし、例えば、製造プロセスにおいて素子の最小サイズが規定されている場合等では、オペアンプの回路面積を最小サイズよりも小さくすることができないので、オペアンプの回路面積の縮小は見込めないことがある。一方、回路面積が小さすぎる回路よりも、回路面積がある程度大きい回路の方が、ガードバンドやウェル等を他の回路と共有化することができ、面積効率が良くなる場合がある。すなわち、電流駆動能力の小さいオペアンプを用いて変換ステージ１１を構成するよりも、電流駆動能力の大きいオペアンプを用いて変換ステージ１１を構成した方が、オペアンプの並列数を少なくすることでき、結果的に、回路面積を縮小することができる場合がある。
【００６０】
次に、オペアンプａｍｐ３，ａｍｐ４を用いたパイプライン型ＡＤ変換器の設計について具体的に説明する。なお、オペアンプａｍｐ３，ａｍｐ４は、それぞれ、オペアンプａｍｐ１と同一の構成を有しており、オペアンプａｍｐ１に対して３倍，４倍の電流駆動能力を有しているものとする。
【００６１】
例えば、変換ステージ１１，１１，…の各々を最適な状態にする（例えば、セトリング誤差が発生しないようにする）ために、次のように、１種類のオペアンプａｍｐ１を用いて変換ステージ１１，１１，…の各々を構成したとする。
【００６２】
１段目の変換ステージ：オペアンプａｍｐ１×４０個
２段目の変換ステージ：オペアンプａｍｐ１×２７個
３段目の変換ステージ：オペアンプａｍｐ１×１８個
４段目の変換ステージ：オペアンプａｍｐ１×１２個
５段目の変換ステージ：オペアンプａｍｐ１×８個
６段目以降の変換ステージ：オペアンプａｍｐ１×６個
この例では、１段目の変換ステージ１１は、オペアンプａｍｐ１の４０個分に相当する電流駆動能力を有することになる。
【００６３】
一方、変換ステージ１１，１１，…の各々の電流駆動能力が上記の例に近くなるように、オペアンプａｍｐ３のみを用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。
【００６４】
１段目の変換ステージ：オペアンプａｍｐ３×１４個
２段目の変換ステージ：オペアンプａｍｐ３×９個
３段目の変換ステージ：オペアンプａｍｐ３×６個
４段目の変換ステージ：オペアンプａｍｐ３×４個
５段目の変換ステージ：オペアンプａｍｐ３×３個
６段目以降の変換ステージ：オペアンプａｍｐ３×２個
このように、オペアンプａｍｐ３のみで変換ステージ１１，１１，…を構成すると、１段目，５段目の変換ステージは、それぞれ、オペアンプａｍｐ１の４２個分，オペアンプａｍｐ１の９個分に相当する電流駆動能力を有することになるので、１段目，５段目の変換ステージにおいて電力が余分に消費されてしまう。仮に、１段目の変換ステージを“１３個のオペアンプａｍｐ３”で構成した場合、１段目の変換ステージは、オペアンプａｍｐ１の３９個分の電流駆動能力しか有することができないので、セトリング誤差が生じてしまう。
【００６５】
同様に、オペアンプａｍｐ４のみを用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。
【００６６】
１段目の変換ステージ：オペアンプａｍｐ４×１０個
２段目の変換ステージ：オペアンプａｍｐ４×７個
３段目の変換ステージ：オペアンプａｍｐ４×５個
４段目の変換ステージ：オペアンプａｍｐ４×３個
５段目の変換ステージ：オペアンプａｍｐ４×２個
６段目以降の変換ステージ：オペアンプａｍｐ４×２個
この例でも、２段目，３段目，および６段目以降の変換ステージにおいて電力が余分に消費されてしまうことになる。
【００６７】
ここで、２種類のオペアンプａｍｐ３，ａｍｐ４を用いて変換ステージ１１，１１，…の各々を構成すると、次のようになる。
【００６８】
１段目の変換ステージ：オペアンプａｍｐ４×１０個
２段目の変換ステージ：オペアンプａｍｐ３×９個
３段目の変換ステージ：オペアンプａｍｐ３×６個
４段目の変換ステージ：オペアンプａｍｐ４×３個
５段目の変換ステージ：オペアンプａｍｐ４×２個
６段目以降の変換ステージ：オペアンプａｍｐ３×２個
以上のように、２種類以上のオペアンプを用いて変換ステージ１１，１１，…の各々を構成することにより、変換ステージ１１，１１，…の各々における電流駆動能力を過不足なく適切に設計することが可能となる。また、１種類のオペアンプのみで変換ステージ１１，１１，…を構成する場合よりも、大きな電流駆動能力を有するオペアンプを用いることが可能であるので、変換ステージ１１，１１，…の各々にオペアンプを効率よく配置することができ、結果的に、変換ステージ１１，１１，…の各々の回路面積を縮小することができる。
【００６９】
（実施形態２）
図８は、この発明の実施形態２によるパイプライン型ＡＤ変換器２の構成を示す。このＡＤ変換器２は、縦続接続された複数の変換ステージ２１，２１，…と、図１に示したサンプルホールドステージ１０とを備える。変換ステージ２１，２１，…の各々は、同一種類の電荷演算回路を１個または複数個含む。すなわち、電荷演算回路２０１，２０１，…の各々に含まれるオペアンプは、互いに同一の構成を有するとともに、互いに同一の電流駆動能力を有し、電荷演算回路２０１，２０１，…の各々に含まれる容量部は、互いに同一の容量値を有する。
【００７０】
〔変換ステージの内部構成〕
図９は、図８に示した変換ステージ２１の内部構成を示す。変換ステージ２１は、複数の電荷演算回路２０１，２０１，…と、図２に示したアナログ・デジタル変換回路１０１およびデジタル・アナログ変換回路１０２とを含む。複数の電荷演算回路２０１，２０１，…の各々は、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、並列に接続されている。
【００７１】
電荷演算回路２０１，２０１，…の各々は、図２に示した容量素子Ｃ１，Ｃ２に代えて、容量素子ＵＣ１，ＵＣ２（容量部）を含む。その他の構成は、図２の電荷演算回路１０３と同様である。容量部（容量素子ＵＣ１，ＵＣ２）の容量値は、電荷演算回路２０１，２０１，…の間で、互いに同一である。すなわち、変換ステージ２１では、オペアンプａｍｐ１だけでなく、電荷演算回路の他の構成（容量素子ＵＣ１，ＵＣ２やスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３等）も並列化されていることになる。また、電荷演算回路２０１，２０１，…の各々における容量部は、その電荷演算回路２０１に含まれるオペアンプａｍｐ１の電流駆動能力に対応する容量値を有する。例えば、オペアンプａｍｐ１の電流駆動能力が大きい程、容量部の容量値が大きくなる。
【００７２】
以上のように、オペアンプａｍｐ１だけでなく電荷演算回路２０１の他の構成も並列化することにより、容量素子ＵＣ１，ＵＣ２やスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３からオペアンプａｍｐ１に与えられる影響を、変換ステージ２１，２１，…の間でほぼ等しくすることができる。これにより、変換ステージ２１，２１，…の間でのゲインのずれを小さくすることができる。
【００７３】
また、電荷演算回路２０１，２０１，…の各々が互いに同一の構成であるので、オペアンプａｍｐ１のみを並列化する場合よりも、レイアウトをさらに容易に設計することができ、変換ステージ２１，２１，…の各々の回路規模をさらに縮小することができる。
【００７４】
さらに、変換ステージ２１，２１，…の各々における電荷演算回路２０１の並列数が互いに異なっていても、変換ステージ２１，２１，…の各々におけるゲインは互いに等しくなる。そのため、いずれか１つの変換ステージ２１におけるゲイン誤差が分かれば、他の変換ステージ２１およびサンプルホールドステージ１０の各々におけるゲイン誤差を推定することが可能であるので、変換ステージ２１，２１，…の各々におけるゲイン誤差を容易に把握することができる。また、入出力特性の線形性を向上させ易く、Ｓ／Ｎ比を容易に改善することも可能である。このように、本実施形態のパイプライン型ＡＤ変換器２は、デジタル補正技術に非常に適している。
【００７５】
なお、電荷演算回路２０１の個数（並列数）は、変換ステージ２１，２１，…の間で互いに同一になるとは限らない。例えば、１段目の変換ステージに近い程、電荷演算回路２０１の並列数が多くなるようにすれば、変換ステージ２１，２１，…の各々における増幅精度および電流駆動能力を適切に設定することができるとともに、変換ステージ２１，２１，…の各々の回路規模や消費電力を適切に設定することができる。
【００７６】
また、図１０のように、デジタル・アナログ変換回路１０２が、電荷演算回路２０１，２０１，…に対応する複数のセレクタ（複数のデジタル・アナログ変換部）ｓｅｌ，ｓｅｌ，…を含んでいても良い。セレクタｓｅｌ，ｓｅｌ，…の各々は、デジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。この場合、電荷演算回路２０１，２０１，…の各々は、その電荷演算回路２０１に対応するセレクタｓｅｌからの中間電圧Ｖｄａを受ける。このように構成することにより、電荷演算回路２０１のみを並列化する場合よりも、レイアウトの設計をさらに容易にすることができ、変換ステージ２１，２１，…の各々の回路面積をさらに縮小することができる。
【００７７】
さらに、図１１のように、アナログ・デジタル変換回路１０１が、複数のセレクタｓｅｌ，ｓｅｌ，…に対応して設けられた複数のコンパレータ（複数のアナログ・デジタル変換部）ｃｏｍｐ，ｃｏｍｐ，…を含んでいても良い。コンパレータｃｏｍｐ，ｃｏｍｐ，…の各々は、入力電圧ＶｉｎをデジタルコードＤｏｕｔに変換する。この場合、セレクタｓｅｌ，ｓｅｌ，…の各々は、そのセレクタｓｅｌに対応するコンパレータｃｏｍｐによって得られたデジタルコードＤｏｕｔを中間電圧Ｖｄａに変換する。
【００７８】
（実施形態２の変形例）
なお、図１２のように、変換ステージ２１，２１，…において、２種類以上の電荷演算回路（ここでは、電荷演算回路２０３，２０４）が存在していても良い。電荷演算回路２０３，２０４の各々に含まれるオペアンプは、互いに同一の構成を有するが、互いに異なる電流駆動能力を有する。また、電荷演算回路２０３，２０４の各々に含まれる容量部は、その電荷演算回路に対応する容量値を有する（すなわち、互いに異なる容量値を有する）。すなわち、変換ステージ２１，２１，…の各々に含まれる複数の電荷演算回路の各々のオペアンプは、２以上の電流駆動能力のうちいずれか１つの電流駆動能力を有していても良い。
【００７９】
なお、図１２に示したパイプライン型ＡＤ変換器２ａにおいて、変換ステージ２１，２１，…の各々の構成は、図９に示した電荷演算回路２０１を電荷演算回路２０３または電荷演算回路２０４に代えること以外は、図９に示した構成と同様である。
【００８０】
図１３Ａ，図１３Ｂは、それぞれ、図１２に示した電荷演算回路２０３，２０４の内部構成を示す。電荷演算回路２０３，２０４は、それぞれ、図９に示した容量部（容量素子ＵＣ１，ＵＣ２）およびオペアンプａｍｐ１に代えて、容量部（容量素子ＵＣ３１，ＵＣ３２）およびオペアンプａｍｐ３，容量部（容量素子ＵＣ４１，ＵＣ４２）およびオペアンプａｍｐ４を含む。その他の構成は、図９に示した電荷演算回路２０１と同様である。容量部（容量素子ＵＣ３１，ＵＣ３２）は、オペアンプａｍｐ３の電流駆動能力に対応する容量値を有し、容量部（容量素子ＵＣ４１，ＵＣ４２）は、オペアンプａｍｐ４の電流駆動能力に対応する容量値を有する。
【００８１】
以上のように、２種類以上の電荷演算回路を用いて変換ステージ２１，２１，…の各々を構成することにより、変換ステージ２１，２１，…の各々における容量値および電流駆動能力を過不足なく適切に設計することが可能となる。また、１種類の電荷演算回路のみで変換ステージ２１，２１，…を構成する場合よりも、大きな電流駆動能力および容量値を有する電荷演算回路を用いることが可能であるので、変換ステージ２１，２１，…の各々に電荷演算回路を効率よく配置することができ、結果的に、変換ステージ２１，２１，…の各々の回路面積を縮小することができる。
【００８２】
なお、図１２に示した変換ステージ２１，２１，…の各々において、図１０，図１１のようにアナログ・デジタル変換回路１０１，デジタル・アナログ変換回路１０２が並列化されていても良い。
【００８３】
（その他の実施形態）
以上の各実施形態におけるパイプライン型ＡＤ変換器は、映像システムや無線システム等のアナログ信号処理システムに適用可能である。
【００８４】
図１４Ａのように、各実施形態におけるパイプライン型ＡＤ変換器は、アナログ映像信号を処理する映像システムに適用可能である。図１４Ａにおいて、アナログ映像信号入力回路４１は、アナログ映像信号（例えば、撮像信号やテレビ放送信号等）を入力する。パイプライン型ＡＤ変換器１は、アナログ映像信号入力回路４１によって入力されたアナログ映像信号をデジタル映像信号に変換する。デジタル映像信号処理回路４２は、パイプライン型ＡＤ変換器１によって得られたデジタル映像信号に対して、ＹＣ分離等の種々の映像信号処理を実行する。表示回路４３は、デジタル映像信号処理回路４２によって処理されたデジタル映像信号を入力し、デジタル映像信号に示された画像を表示する。
【００８５】
また、図１４Ｂのように、各実施形態におけるパイプライン型ＡＤ変換器は、無線信号からデジタル信号を抽出する無線システムにも適用可能である。図１４Ｂにおいて、無線信号入力回路５１は、例えば、アンテナであり、無線信号を受信する。ダウンコンバート回路５２（アナログ信号抽出回路）は、無線信号入力回路５１によって受信された無線信号に対してダウンコンバート処理等を実行し、無線信号からアナログ信号を抽出する。パイプライン型ＡＤ変換器１は、ダウンコンバート回路５２によって抽出されたアナログ信号をデジタル信号に変換する。デジタル信号処理回路５３は、パイプライン型ＡＤ変換器１によって得られたデジタル信号を処理する。
【００８６】
以上のように、映像システムや無線システムのようなアナログ信号処理システムに対して各実施形態におけるパイプライン型ＡＤ変換器を適用することにより、システム全体の設計工数を削減することができる。また、システムの動作を間欠的に停止してデジタル補正を実行する場合、ゲイン誤差の測定のためにシステム全体を停止する時間が短くなるので、システムの動作を円滑に実行することが可能である。また、システムの動作と並行してデジタル補正を実行する場合でも、デジタル補正のために必要なデータ（理想データ等）を格納するためのメモリ領域を従来よりも小さくすることができる。さらに、デジタル補正技術によってパイプライン型ＡＤ変換器の入出力特性の線形性を向上させることが可能であるので、システムの性能を上げたり、設計マージンを稼ぐことができる。
【００８７】
なお、以上の各実施形態において、シングル型のオペアンプを例に挙げて説明したが、差動型のオペアンプであっても、上述のような効果を奏する。また、変換ステージの各々に含まれるアナログ・デジタル変換回路１０１が、１ビットに限らず、多ビットの変換をするものであっても良い。
【産業上の利用可能性】
【００８８】
以上のように、この発明によるパイプライン型ＡＤ変換器は、レイアウトの設計およびゲイン誤差の測定を容易にすることができるので、広く信号処理の分野に適用可能である。特に、映像、無線など本来パイプラインＡＤ変換器が得意とする映像、無線分野に利用可能である。
【符号の説明】
【００８９】
１，１ａ，２，２ａ    パイプライン型ＡＤ変換器
１０    サンプルホールドステージ
１１，２１    変換ステージ
１２    デジタル補正回路
１０１    アナログ・デジタル変換回路
１０２    デジタル・アナログ変換回路
１０３    サンプルホールド回路
１０４    増幅部
１０５    伝達回路
２０１，２０３，２０４    電荷演算回路
ｃｏｍｐ    比較器
ｓｅｌ    選択器
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５    スイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５    容量素子
ａｍｐ１，ａｍｐ３，ａｍｐ４    オペアンプ
ＵＣ１，ＵＣ２，ＵＣ３１，ＵＣ３２，ＵＣ４１，ＵＣ４２    容量素子
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦続接続された複数の変換ステージを備え、
前記複数の変換ステージの各々は、
前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、
前記入力電圧をサンプリングする容量部と、前記容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部とを有する電荷演算回路とを含み、
前記増幅部は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項２】
請求項１において、
前記複数の変換ステージの各々について、当該変換ステージに含まれる容量部の容量値が大きい程、当該変換ステージに含まれるオペアンプの個数が多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項３】
請求項２において、
前記複数の変換ステージの各々について、当該変換ステージが初段の変換ステージに近い程、当該変換ステージに含まれる前記容量部の容量値が大きくなり、当該変換ステージに含まれるオペアンプの個数も多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項４】
請求項３において、
前記複数の変換ステージの各々に含まれる複数のオペアンプの各々は、同一の電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項５】
請求項３において、
前記複数の変換ステージの各々に含まれる複数のオペアンプの各々は、２以上の異なる電流駆動能力のうちいずれか１つの電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項６】
縦続接続された複数の変換ステージを備え、
前記複数の変換ステージの各々は、
前段からの入力電圧をデジタルコードに変換するアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換するデジタル・アナログ変換回路と、
互いに並列に接続され、各々が前記入力電圧をサンプリングする容量部と前記容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅するオペアンプとを有する複数の電荷演算回路とを含み、
前記複数の電荷演算回路の各々のオペアンプは、互いに同一の構成を有し、
前記複数の電荷演算回路の各々の容量部は、当該電荷演算回路のオペアンプの電流駆動能力に対応する容量値を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項７】
請求項６において、
前記複数の変換ステージの各々について、当該変換ステージが初段の変換ステージ近い程、当該変換ステージに含まれる電荷演算回路の個数が多くなる
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項８】
請求項７において、
前記複数の変換ステージの各々に含まれる複数の電荷演算回路の各々のオペアンプは、同一の電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項９】
請求項７において、
前記複数の変換ステージの各々に含まれる複数の電荷演算回路の各々のオペアンプは、２以上の異なる電流駆動能力のうちいずれか１つの電流駆動能力を有する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１０】
請求項６において、
前記デジタル・アナログ変換回路は、前記複数の電荷演算回路に対応する複数のデジタル・アナログ変換部を含み、
前記複数のデジタル・アナログ変換部の各々は、前記アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧に変換し、
前記複数の電荷演算回路の各々は、自己に対応するデジタル・アナログ変換部によって得られた中間電圧を受ける
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１１】
請求項１０において、
前記アナログ・デジタル変換回路は、前記複数のデジタル・アナログ変換部に対応する複数のアナログ・デジタル変換部を含み、
前記複数のアナログ・デジタル変換部の各々は、前記入力電圧をデジタルコードに変換し、
前記複数のデジタル・アナログ変換部の各々は、自己に対応するアナログ・デジタル変換部によって得られたデジタルコードを中間電圧に変換する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１２】
請求項１〜１１のいずれか１項において、
初段の前記変換ステージに接続されるサンプルホールドステージをさらに備え、
前記サンプルホールドステージは、
外部からの電圧をサンプリングする容量回路と、
前記容量回路によってサンプリングされた電圧を前記初段の変換ステージへ伝達する伝達回路とを含み、
前記伝達回路は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプを含む
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１３】
請求項１〜１１のいずれか１項において、
前記複数の変換ステージのうち少なくとも１つの変換ステージにおけるゲイン誤差に基づいて、前記複数の変換ステージの各々に含まれるアナログ・デジタル変換回路によって得られたデジタルコードからなるデジタルデータを補正するデジタル補正回路をさらに備える
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項１４】
アナログ映像信号を入力するアナログ信号入力回路と、
前記アナログ映像信号入力回路によって入力されたアナログ映像信号をデジタル映像信号に変換する請求項１または請求項６に記載のパイプライン型ＡＤ変換器と、
前記パイプライン型ＡＤ変換器によって得られたデジタル映像信号を処理するデジタル映像信号処理回路とを備える
ことを特徴とする映像システム。
【請求項１５】
無線信号を受信する無線信号入力回路と、
前記無線信号入力回路によって受信された無線信号からアナログ信号を抽出するアナログ信号抽出回路と、
前記アナログ信号抽出部によって得られたアナログ信号をデジタル信号に変換する請求項１または請求項６に記載のパイプライン型ＡＤ変換器と、
前記パイプライン型ＡＤ変換器によって得られたデジタル信号を処理するデジタル信号処理回路とを備える
ことを特徴とする無線システム。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009034683.tif 000017
【図２】
2009034683.tif 000018
【図３】
2009034683.tif 000019
【図４】
2009034683.tif 000020
【図５】
2009034683.tif 000021
【図６】
2009034683.tif 000022
【図７】
2009034683.tif 000023
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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