(57)【要約】  ＬＳＩの電圧降下を効果的に抑制できるキャパシタを有する半導体チップの提供。  半導体基板に、少なくともその表面がアルミニウム電極からなる素子電極を設ける。前記アルミニウム電極の表面を粗面化する。前記アルミニウム電極上に酸化膜を設ける。前記酸化膜上に導電膜を設ける。前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する。
2008035536.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、少なくともその表面がアルミニウム電極からなる素子電極を設け、
前記アルミニウム電極の表面を粗面化し、
前記アルミニウム電極上に酸化膜を設け、
前記酸化膜上に導電膜を設け、
前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する、
半導体チップ。
【請求項２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１の半導体チップ。
【請求項３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項５】
前記導電膜は、導電性高分子から構成される、
請求項１の半導体チップ。
【請求項６】
前記素子電極の一部はパシベーション膜によって覆われる、
請求項１の半導体チップ。
【請求項７】
前記素子電極は、複数の金属層から構成され、
複数の金属層の最下層は、半導体基板上に形成され、
前記最下層上に下地電極を介して、前記アルミニウム電極が形成される、
請求項１の半導体チップ。
【請求項８】
請求項１の半導体チップと、
前記半導体チップが実装される実装基板と
を備える、
半導体実装モジュール。
【請求項９】
請求項５の半導体実装モジュールを備える、
携帯用移動通信機器。
【請求項１０】
複数の素子電極を有する半導体チップを用意する工程と、
前記複数の素子電極を覆って前記半導体チップの素子電極形成面に下地電極を形成する工程と、
前記素子電極それぞれの上方に位置する前記下地電極表面部位に選択的にアルミニウム電極を形成する工程と、
前記下地電極に電圧を印加した状態で前記アルミニウム電極を陽極酸化させて、当該アルミニウム電極の表面を粗面化するとともに、当該アルミニウム電極上に酸化膜を形成する工程と、
前記酸化膜上に導電膜を形成する工程と、
を含む、
半導体チップの製造方法。
【請求項１１】
前記アルミニウム電極を陽極酸化する前に、当該アルミニウム電極の表面を電解エッチングにより予め粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関し、特に、電極にキャパシタが形成された半導体チップに関する。本発明はまた、そのような半導体チップを備えた半導体実装モジュールおよびキャパシタの形成方法に関する。
【背景技術】
【０００２】
半導体集積回路（以下、「ＬＳＩ」と称する）に急激な負荷がかかると、電源とＬＳＩとの間の配線に存在する寄生抵抗や寄生インダクタンスにより電圧降下が生じる。その際、寄生抵抗や寄生インダクタンスが大きく負荷電流の変動時間が短いほど、電圧降下が大きくなる。近年、ＬＳＩの動作周波数が数百ＭＨｚからＧＨｚオーダーに至るようになり、クロックの立ち上がり時間が非常に短くなってきたため、電圧降下もますます大きくなり、ＬＳＩの誤動作を引き起こしやすい（例えば、特許文献１参照）。【０００３】
このような電圧降下を小さくするためには、ＬＳＩの電源線とグランド線との間に並列にコンデンサを配置することが有用である。このようなコンデンサは、一般に、デカップリングコンデンサ、または、バイパスコンデンサと呼ばれる。【０００４】
ＬＳＩの電圧降下を抑制するためには、デカップリングコンデンサはなるべくＬＳＩの近くに配置することが好ましい。これは、ＬＳＩから離れてコンデンサを配置すると、配線長が長くなってしまい、これによってＬ成分（インダクタンス成分）が大きくなって遅延が生じてしまうからである。したがって、図１に示すように、プリント基板１１に実装された半導体チップ（ＬＳＩ）１２の周囲に近接してデカップリングコンデンサ１３が配置されることが多い。
【特許文献１】特開２００２−３３４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１に示す配置例では、プリント基板上の実装面積が大きくなり、電子機器の小型軽量化には不利になる。すなわち、近年のエレクトロニクス機器の小型化・薄型化、高機能化に伴って、プリント基板に実装される電子部品の実装面積は一層制約を受けており、例えば携帯電話に搭載されるプリント基板の場合、デカップリングコンデンサをＬＳＩの周囲に近接して配置することが好ましいことが経験的にわかっていたとしても、それを実装するエリアを配線基板上に確保することが難しい。もしくは、デカップリングコンデンサを実装することは、他の部品を実装するエリアにより一層大きく制限を強いる。【０００６】
また、特許文献１は、半導体デバイス（ＬＳＩ）の最上層絶縁膜に薄膜コンデンサを形成したものを開示しているが、ＬＳＩの電圧降下を抑制するためのデカップリングコンデンサには比較的容量の大きいものが必要であり、特許文献１に開示された薄膜コンデンサではその構造上、ＬＳＩの電圧降下を抑制するためには容量が足りない。【０００７】
このように、従来の技術では、ＬＳＩの電圧降下を抑止するためにコンデンサに必要な容量の確保と、実装面積の問題とを解決することが難しい。【０００８】
本発明はかかる点に鑑みてなされたものであり、その主な目的は、ＬＳＩの電圧降下を抑制するのに適切なキャパシタを形成した半導体チップを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体チップは、半導体基板に、少なくともその表面がアルミニウム電極からなる素子電極を設け、
前記アルミニウム電極の表面を粗面化し、
前記アルミニウム電極上に酸化膜を設け、
前記酸化膜上に導電膜を設け、
前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する。【００１０】
ある好適な実施形態において、前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する。【００１１】
ある好適な実施形態において、前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する。【００１２】
ある好適な実施形態において、前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する。【００１３】
ある好適な実施形態において、前記導電膜は導電性高分子から構成される。【００１４】
ある好適な実施形態において、前記素子電極の一部はパシベーション膜によって覆われる。【００１５】
ある好適な実施形態において、前記素子電極は、複数の金属層から構成され、
複数の金属層の最下層は、半導体基板上に形成され、
前記最下層上に下地電極を介して、前記アルミニウム電極が形成される。【００１６】
本発明の半導体実装モジュールは、上記半導体チップと、前記半導体チップが実装される実装基板とを備える。【００１７】
ある好適な実施形態において、本発明の半導体実装モジュールを備えて携帯用移動通信機器が構成される。【００１８】
本発明のキャパシタの形成方法は、
複数の素子電極を有する半導体チップを用意する工程と、
前記複数の素子電極を覆って前記半導体チップの素子電極形成面に下地電極を形成する工程と、
前記素子電極それぞれの上方に位置する前記下地電極表面部位に選択的にアルミニウム電極を形成する工程と、
前記下地電極に電圧を印加した状態で前記アルミニウム電極を陽極酸化させて、当該アルミニウム電極の表面を粗面化するとともに、当該アルミニウム電極上に酸化膜を形成する工程と、
前記酸化膜上に導電膜を形成する工程と、
を含む。
【発明の効果】
【００１９】
本発明によると、半導体チップのアルミニウム電極にキャパシタを形成することによって、半導体チップの極めて近い位置にデカップリングコンデンサを配置することができるとともに、このキャパシタは、粗面化された表面に形成された表面積の大きい酸化膜（誘電体）を持つので容量が比較的大きい。そのため、半導体チップ（ＬＳＩ）の電圧降下を効果的に抑止することができ、また、実装面積の問題を解決することができる。
【図面の簡単な説明】
【００２０】
【図１】半導体チップの周囲にデカップリングコンデンサが配置された構成例を示した上面図である。
【図２Ａ】本発明の実施形態に係る半導体実装モジュール２００の構成を模式的に示す断面図である。
【図２Ｂ】本発明の実施形態に係る半導体チップ１００の構成を模式的に示す断面図である。
【図３Ａ】本発明の実施形態に係るキャパシタ５０の要部の構成を模式的に示す断面図である。
【図３Ｂ】本発明の実施形態に係るキャパシタ５０のさらに要部の構成を模式的に示す断面図である。
【図４Ａ】キャパシタ５０の製造方法を説明するための工程図（１）である。
【図４Ｂ】キャパシタ５０の製造方法を説明するための工程図（２）である。
【図４Ｃ】キャパシタ５０の製造方法を説明するための工程図（３）である。
【図４Ｄ】キャパシタ５０の製造方法を説明するための工程図（４）である。
【図５Ａ】キャパシタ５０の製造方法を説明するための工程図（５）である。
【図５Ｂ】キャパシタ５０の製造方法を説明するための工程図（６）である。
【図６Ａ】キャパシタ５０の製造方法を説明するための工程図（７）である。
【図６Ｂ】キャパシタ５０の製造方法を説明するための工程図（８）である。
【図６Ｃ】キャパシタ５０の製造方法を説明するための工程図（９）である。
【図７】本発明の実施形態に係る移動体通信機器の構成を模式的に示す斜視図である。
【符号の説明】
【００２１】
１０    基板（半導体基板）
１１    プリント基板
１３    デカップリングコンデンサ
２０    アルミニウム電極（素子電極）
２０Ａ    アルミニウム電極（上部電極）
２２    酸化膜
２４    導電膜（固体電解質）
２６    カーボンペースト
２７    Ａｇペースト
２８    Ｎｉ／Ａｕメッキ電極（バリアメタル）
３０    パシベーション膜
４０    下地電極（給電層）
４２    フォトレジスト
４３    開口部
５０    キャパシタ
１００    半導体チップ
２００    半導体実装モジュール
３００    移動体通信機器
【発明を実施するための最良の形態】
【００２２】
本願発明者は、実装面積に厳しい制約のある電子機器（例えば、携帯用移動通信機器）のプリント基板において、デカップリングコンデンサ（又は、バイパスコンデンサ）をどのように配置すると好ましいかを検討した。デカップリングコンデンサは、半導体チップに近接して配置すればするほど、Ｌ成分の影響を排除できるので好ましいが、実際には、高密度実装が要求されるプリント基板においてデカップリングコンデンサのためだけに優先して、実装エリアを確保することは難しい。そのような中、本願発明者は、半導体チップの素子電極（アルミニウム電極）にコンデンサを直接形成するアイデアを思いついたが、単に半導体チップにコンデンサを形成するだけであると、特許文献１（特開２００２−３３４５３号公報）に開示されたものと同様に、ＬＳＩの電圧降下を抑制するのに必要な容量を確保することが難しい。【００２３】
このようなことを踏まえて、本願発明者は、比較的大きな容量を確保できるデカップリングコンデンサ（キャパシタ）をアルミニウム電極に形成する手法を鋭意検討して、本発明に至った。【００２４】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。【００２５】
図２Ａ,図２Ｂおよび図３Ａ,図３Ｂを参照しながら、本発明の実施形態に係る半導体実装モジュールを説明する。【００２６】
図２Ａは、半導体実装モジュール２００の全体構成を示し、図２Ｂは、本発明の実施形態に係る半導体チップ１００の要部の断面構成を模式的に示し、図３Ａ,図３Ｂは、半導体チップ１００の素子電極に形成されたキャパシタ５０の構成を模式的に示す。【００２７】
本実施形態の半導体実装モジュール２００は、図２Ａに示すように、実装基板２１０と半導体チップ（半導体集積回路）１００とを有する。半導体チップ１００は、実装基板２１０の表面（図中、上面）に実装される。実装基板２１０の表面には基板電極２２０が設けられる。半導体チップ１００の底面（図中、下面）には、アルミニウム電極（素子電極）２０が設けられる。基板電極２２０とアルミニウム電極（素子電極）２０とは対応しており、半導体チップ１００が実装基板２１０に実装されると、両電極２１０,２０は互いに対向する。対向する基板電極２１０とアルミニウム電極（素子電極）２０との間にはハンダ２３０が設けられており、基板電極２２０とアルミニウム電極（素子電極）２０とは、ハンダ２３０によって電気的に個別に接続される。半導体チップ１００と実装基板２１０との接続部位は、封止樹脂２４０によって封止される。【００２８】
半導体チップ１００は、図２Ｂに示すように、基板（半導体基板）１０を有する。基板１０はシリコンなどからなり半導体集積回路（ＬＳＩ；不図示）が作り込まれる。アルミニウム電極（素子電極）２０は半導体集積回路に電気的に接続されている。アルミニウム電極（素子電極）２０の少なくとも一つには、コンデンサであるキャパシタ５０が形成される。【００２９】
図３Ａは、キャパシタ５０を拡大した図であり、図３Ｂは、図３Ａにおけるキャパシタ５０の要部をさらに拡大した図である。図３Ａ,図３Ｂに示すように、アルミニウム電極（素子電極）２０の表面は粗面化されている。本発明において粗面化とは、その表面の拡面率を高めることをいい、具体的には、表面の拡面率を５０倍以上に高めた状態を粗面化状態と定義する。さらに本発明では、５０〜１２０倍を好適な拡面率と見なしており、最適値は１００倍程度である。また、図３Ｂに示すように、粗面化されたアルミニウム電極（素子電極）２０の表面は、樹状に枝分かれした複雑な形状となり、謂わば、スポンジ状態になっている。【００３０】
粗面化された表面には酸化膜２２が形成される。酸化膜２２は、アルミニウム電極（素子電極）２０を構成するアルミニウムの酸化膜である。すなわち、酸化膜２２は、アルミニウム電極（素子電極）２０の表面を粗面化したうえで、その表面を酸化させることによって形成される。酸化膜２２の上には、導電膜（固体電解質）２４が形成されており、本実施形態の導電膜（固体電解質）２４は、例えば、固体電解質,導電性高分子など（一例を挙げると、ポリピロール,ポリチオフェン,ポリアニリン）から構成される。【００３１】
本実施形態の構成においては、キャパシタ５０は、アルミニウム電極（素子電極）２０と酸化膜２２と導電膜（固体電解質）２４とによって構成される。すなわち、アルミニウム電極（素子電極）２０が下層電極となり、導電膜（固体電解質）２４が上層電極となり、その間の酸化膜２２が誘電体となる。図示した例では、導電膜（固体電解質）２４の上にカーボンペースト２６が堆積されており、その上には、Ｎｉ／Ａｕメッキ電極（バリアメタル）２８が形成される。【００３２】
なお、本実施形態では、アルミニウム電極（素子電極）２０の一部は、基板（半導体基板）１０の上に形成されたパシベーション膜３０によって覆われる。パシベーション膜３０は、例えば、窒化物からなる膜（ＳｉＮ膜など）や、ポリイミド膜からなり、基板（半導体基板）１０の表面を保護する。また、基板（半導体基板）１０は、シリコン基板に限らず、他の半導体材料から構成されたもの（例えば、ＳｉＣ基板、ＧａＮ基板）であってもよく、さらに、ＳＯＩ基板のように少なくとも表面に半導体層が形成されている基板から構成してもよい。【００３３】
本実施形態の半導体チップ１００では、アルミニウム電極（素子電極）２０の表面を粗面化し、その粗面化された表面にアルミニウムの酸化膜２２を形成して、キャパシタ５０を形成する。半導体チップ１００のアルミニウム電極（素子電極）２０にキャパシタ５０が形成されていることによって、ＬＳＩなどの半導体チップ１００の極めて近い位置にデカップリングコンデンサが配置されることになり、すなわち、Ｌ成分（インダクタンス成分）を実質的にゼロにすることが可能となる。また、本実施形態のキャパシタ５０を構成する誘電体（酸化膜２２）は、粗面化されたアルミニウム電極（素子電極）２０の表面に形成されているので、キャパシタの容量を大きくすることが容易であり、その結果、半導体チップ１００の電圧降下を効果的に抑止することができるキャパシタ５０を実現することができる。例えば０．１ｍｍ2のアルミニウム電極（素子電極）２０を５０〜１２０倍程度の拡面率で粗面化したうえで、そのアルミニウム電極２０を備えてキャパシタ５０を形成すると、その容量は０．１μＦ（又はそれ以上）という、デカップリングコンデンサにとって十分なる値になる。【００３４】
加えて、本実施形態のキャパシタ５０は、半導体チップ１００のアルミニウム電極（素子電極）２０に形成されていることから、半導体チップの周囲に別途キャパシタ部品（コンデンサ）を配置する場合と比較して、プリント基板における実装面積の問題を回避することができる。すなわち、本実施形態の半導体チップ１００では、アルミニウム電極（素子電極）２０にキャパシタ５０が形成されているので、本実施形態の半導体チップ１００を実装基板（プリント基板）に実装して半導体実装モジュールにした場合には、図１に示した例において、半導体チップ１２の周囲に位置するデカップリングコンデンサ１３の領域は不要となる。なお、半導体チップ１００を実装するための実装基板（プリント基板）は、リジッド基板の他、フレキシブル基板や、リジッドフレキ基板であってもよい。【００３５】
ここで、図２Ａ,図２Ｂ,及び図３Ａ,図３Ｂに示した構成例の寸法などを例示的に示すと次の通りである。基板（半導体基板）１０は、厚さ１００μｍのシリコン基板であり、アルミニウム電極（素子電極）２０は、厚さ４０μｍで縦０．１ｍｍ×横０．１ｍｍのアルミニウム電極である。なお、アルミニウム電極（素子電極）２０の形状は、矩形に限らず、他の形状（例えば、円形）であってもよい。導電膜（固体電解質）２４は、ポリピロールからなり、カーボンペースト２６の厚さは、３μｍである。Ｎｉ／Ａｕメッキ電極（バリアメタル）２８としては、Ｎｉ／Ａｕメッキ層を用いることができる。【００３６】
次に、図４Ａ〜図４Ｄ,図５Ａ,図５Ｂ,図６Ａ〜図６Ｃを参照しながら、本実施形態のキャパシタ５０の製造方法を説明する。【００３７】
まず、図４Ａに示すように、素子電極としてのアルミニウム電極（素子電極）２０が形成された半導体チップを用意する。アルミニウム電極（素子電極）２０は、基板（半導体基板）１０上に形成されており、図示した例では、アルミニウム電極（素子電極）２０の一部（外縁部）は、基板（半導体基板）１０の上に形成されたパシベーション膜３０によって覆われているが、アルミニウム電極（素子電極）２０の中央は露出している。【００３８】
なお、ここで示した半導体チップは、基板（半導体基板）１０上にアルミニウム電極（素子電極）２０が形成された半導体デバイスを示したが、ベアチップがパッケージされた半導体パッケージ（例えば、チップ・サイズ・パッケージ（ＣＳＰ）など）を半導体チップとして用いてもよく、その半導体パッケージのアルミニウム電極（素子電極）２０にも同様にアルミニウム電極２０を形成してもよい。【００３９】
次に、図４Ｂに示すように、アルミニウム電極（素子電極）２０を覆うように、基板（半導体基板）１０又はパシベーション膜３０の上に下地電極４０を形成する。下地電極４０は、後工程の陽極酸化の際に給電層として機能させるためのものである。下地電極（給電層）４０は、例えば、Ｃｒ／Ｃｕからなる。下地電極（給電層）４０の厚さは、例えば、０．０５〜２μｍ程度である。【００４０】
次に、図４Ｃに示すように、下地電極（給電層）４０の上に所定パターンのフォトレジスト４２を形成する。さらに、フォトレジスト４２に、アルミニウム電極（素子電極）２０と同様の位置に開口部４３を形成する。開口部４３は、周知にフォトリソグラフィ技術によって形成する。【００４１】
次いで、図４Ｄに示すように、フォトレジスト４２の開口部４３を利用して、下地電極（給電層）４０の上にアルミニウムを成膜することで、アルミニウム電極（上部電極）２０Ａを形成する。アルミニウム電極（上部電極）２０Ａは、例えば、１０〜８０μｍ程度の厚さに形成する。なお、この例のように、素子電極が複数層から構成されている場合は、アルミニウム電極（上部電極）２０Ａがアルミニウムから構成されていればよいので、それより下層のアルミニウム電極（素子電極）２０は他の金属（例えば、銅）から構成することも可能である。【００４２】
その後、図５Ａに示すように、下地電極（給電層）４０を給電層にして交流電流を印加し、塩酸を主体とする電解液中で電解エッチングして表面を粗面化する。ここで、粗面化状態としては、下地電極４０の表面の拡面率を大きくすることをいう。その後，中性の電解液中で下地電極（給電層）４０に電圧を加え、アルミニウム電極（上部電極）２０Ａの陽極酸化を行う。この陽極酸化によって、アルミニウム電極（上部電極）２０Ａの表面はさらに粗面化し、図３Ｂに示すように、５０〜１２０倍程度まで拡面率が大きくなり、さらに、その表面には酸化膜２２が形成される。印加する電圧は、例えば、３０〜１００Ｖ程度であり、そして、酸化膜２２の厚さは、例えば、２０〜１２０ｎｍ程度である。【００４３】
陽極酸化処理の後、図５Ｂに示すように、酸化膜２２が形成されたアルミニウム電極（上部電極）２０Ａを覆うように、基板（半導体基板）１０又はパシベーション膜３０の上に、導電膜（固体電解質）２４を形成する。導電膜（固体電解質）２４は、粗面化されたアルミニウム電極（上部電極）２０Ａの表面を覆うので、粗面化した凹凸の隙間内に充填することができる。この段階で、誘電体層となる酸化膜２２を挟んで導電層（２０Ａ,２４）が形成されるので、キャパシタ５０が形成される。なお、導電膜（固体電解質）２４の厚さは、例えば、１〜３μｍ程度である。【００４４】
その後、図６Ａに示すように、アルミニウム電極（上部電極）２０Ａを覆う導電膜（固体電解質）２４の上に、カーボンペースト２６を積層する。本実施形態では、カーボンペースト２６の上に、さらにＡｇペースト２７を積層する。カーボンペースト２６の厚さは、例えば、０．１〜５μｍ程度であり、Ａｇペースト２７の厚さは、例えば、３〜１５μｍ程度である。【００４５】
次いで、図６Ｂに示すように、Ａｇペースト２７の表面に、Ｎｉ／Ａｕメッキ電極（バリアメタル）２８を形成する。これにより、アルミニウム電極（上部電極）２０Ａにキャパシタ５０が形成された半導体チップ１００が得られる。【００４６】
必要に応じて、図６Ｃに示すように、フォトレジスト４２と下地電極（給電層）４０の不要部分とを除去する。この除去は、例えば、アルカリ溶液によってフォトレジスト４２を剥離し、さらに下地電極（給電層）４０の材質に適した公知のエッチング液によって下地電極（給電層）４０の不要部分をエッチングすることで実施できる。ここで、フォトレジスト４２の一部（例えば、キャパシタ５０を構成する層の下方）は残してもよいし、あるいは、フォトレジスト４２を除去した後、キャパシタ５０を保護するために新たに他の材料（例えば、樹脂）を供給してもよい。【００４７】
なお、本実施形態では、アルミニウム電極（上部電極）２０Ａを設けて、そこにキャパシタ５０を形成したが、基板（半導体基板）１０上のアルミニウム電極（素子電極）２０を陽極酸化して、キャパシタ５０を形成することも可能である。また、Ａｌ電極にかえて、電極がタンタル又はニオブから構成されている場合にも、その材料の酸化膜によってキャパシタを構築することができるが、量産性・製品コストなどを考えると、Ａｌ電極を用いる方が技術的な意義が大きい。【００４８】
加えて、キャパシタ５０の形成箇所は、半導体ベアチップの素子電極の他、半導体ベアチップがインタポーザに実装され、そのインタポーザの電極が、配線基板（プリント基板）に実装される場合には、当該インタポーザの電極（すなわち、インタポーザを含む半導体パッケージの電極、あるいは、インタポーザを含む半導体実装モジュール（例えば、マルチチップモジュール）の電極）に、本実施形態のキャパシタ５０を形成することも可能である。【００４９】
本実施形態のキャパシタ５０を備えた半導体チップ１００であれば、図７に示すように、携帯電話などのような実装面積に厳しい制約のある電子機器（例えば、携帯用移動通信機器）３００に収納されるプリント基板３１０でも、デカップリングコンデンサ（又は、バイパスコンデンサ）を容易に配置することができるとともに、このキャパシタ５０は、半導体チップのアルミニウム電極（素子電極）２０に形成されているので、実質的にゼロの距離で配置できることから、Ｌ成分の影響を効果的に排除することができる。加えて、ＬＳＩの電圧降下を抑制するのに必要な容量を確保することも、本実施形態キャパシタ５０の構成であれば、容易に達成することができる。【００５０】
なお、携帯用移動通信機器としては、携帯電話の他、実装面積の制約が厳しいＰＤＡやノートパソコンを挙げることができるが、それ以外にも、デジタルカメラ、デジタルビデオ、フラットパネルディスプレイなどの電子機器についても、本実施形態の半導体チップ１００は広く適用可能である。【００５１】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００５２】
本発明によれば、ＬＳＩの電圧降下を効果的に抑制できるキャパシタを形成した半導体チップを提供することができる。
【図１】
2008035536.tif 000003
【図２Ａ】
2008035536.tif 000004
【図２Ｂ】
2008035536.tif 000005
【図３Ａ】
2008035536.tif 000006
【図３Ｂ】
2008035536.tif 000007
【図４Ａ】
2008035536.tif 000008
【図４Ｂ】
2008035536.tif 000009
【図４Ｃ】
2008035536.tif 000010
【図４Ｄ】
2008035536.tif 000011
【図５Ａ】
2008035536.tif 000012
【図５Ｂ】
2008035536.tif 000013
【図６Ａ】
2008035536.tif 000014
【図６Ｂ】
2008035536.tif 000015
【図６Ｃ】
2008035536.tif 000016
【図７】
2008035536.tif 000017
【手続補正書】
【提出日】平成19年12月14日(2007.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に、少なくともその表面がアルミニウム電極からなる複数の素子電極を設け、
前記アルミニウム電極の表面を粗面化し、
前記アルミニウム電極上に酸化膜を設け、
前記酸化膜上に導電膜を設け、
前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する、
半導体チップ。
【請求項２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１の半導体チップ。
【請求項３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項５】
前記導電膜は、導電性高分子から構成される、
請求項１の半導体チップ。
【請求項６】
前記素子電極の一部はパシベーション膜によって覆われる、
請求項１の半導体チップ。
【請求項７】
前記素子電極は、複数の金属層から構成され、
複数の金属層の最下層は、半導体基板上に形成され、
前記最下層上に下地電極を介して、前記アルミニウム電極が形成される、
請求項１の半導体チップ。
【請求項８】
請求項１の半導体チップと、
前記半導体チップが実装される実装基板と
を備える、
半導体実装モジュール。
【請求項９】
請求項５の半導体実装モジュールを備える、
携帯用移動通信機器。
【請求項１０】
複数の素子電極を有する半導体チップを用意する工程と、
前記複数の素子電極を覆って前記半導体チップの素子電極形成面に下地電極を形成する工程と、
前記素子電極それぞれの上方に位置する前記下地電極表面部位に選択的にアルミニウム電極を形成する工程と、
前記下地電極に電圧を印加した状態で前記アルミニウム電極を陽極酸化させて、当該アルミニウム電極の表面を粗面化するとともに、当該アルミニウム電極上に酸化膜を形成する工程と、
前記酸化膜上に導電膜を形成する工程と、
を含む、
半導体チップの製造方法。
【請求項１１】
前記アルミニウム電極を陽極酸化する前に、当該アルミニウム電極の表面を電解エッチングにより予め粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【手続補正書】
【提出日】平成21年2月23日(2009.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に、少なくともその表面がアルミニウム電極からなる複数の素子電極を設け、
前記アルミニウム電極の表面を粗面化し、
前記アルミニウム電極上に酸化膜を設け、
前記酸化膜上に導電膜を設け、
前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する、
半導体チップ。
【請求項２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１の半導体チップ。
【請求項３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１の半導体チップ。
【請求項５】
前記導電膜は、導電性高分子から構成される、
請求項１の半導体チップ。
【請求項６】
前記素子電極の一部はパシベーション膜によって覆われる、
請求項１の半導体チップ。
【請求項７】
前記素子電極は、複数の金属層から構成され、
複数の金属層の最下層は、半導体基板上に形成され、
前記最下層上に下地電極を介して、前記アルミニウム電極が形成される、
請求項１の半導体チップ。
【請求項８】
請求項１の半導体チップと、
前記半導体チップが実装される実装基板と
を備える、
半導体実装モジュール。
【請求項９】
請求項５の半導体実装モジュールを備える、
携帯用移動通信機器。
【請求項１０】
複数の素子電極を有する半導体チップを用意する工程と、
前記複数の素子電極を覆って前記半導体チップの素子電極形成面に下地電極を形成する工程と、
前記素子電極それぞれの上方に位置する前記下地電極表面部位に選択的にアルミニウム電極を形成する工程と、
前記下地電極に電圧を印加した状態で前記アルミニウム電極を陽極酸化させて、当該アルミニウム電極の表面を粗面化するとともに、当該アルミニウム電極上に酸化膜を形成する工程と、
前記酸化膜上に導電膜を形成する工程と、
を含む、
半導体チップの製造方法。
【請求項１１】
前記アルミニウム電極を陽極酸化する前に、当該アルミニウム電極の表面を電解エッチングにより予め粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１２】
前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１３】
前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【請求項１４】
前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する、
請求項１０の半導体チップの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関し、特に、電極にキャパシタが形成された半導体チップに関する。本発明はまた、そのような半導体チップを備えた半導体実装モジュールおよびキャパシタの形成方法に関する。
【背景技術】
【０００２】
半導体集積回路（以下、「ＬＳＩ」と称する）に急激な負荷がかかると、電源とＬＳＩとの間の配線に存在する寄生抵抗や寄生インダクタンスにより電圧降下が生じる。その際、寄生抵抗や寄生インダクタンスが大きく負荷電流の変動時間が短いほど、電圧降下が大きくなる。近年、ＬＳＩの動作周波数が数百ＭＨｚからＧＨｚオーダーに至るようになり、クロックの立ち上がり時間が非常に短くなってきたため、電圧降下もますます大きくなり、ＬＳＩの誤動作を引き起こしやすい（例えば、特許文献１参照）。
【０００３】
このような電圧降下を小さくするためには、ＬＳＩの電源線とグランド線との間に並列にコンデンサを配置することが有用である。このようなコンデンサは、一般に、デカップリングコンデンサ、または、バイパスコンデンサと呼ばれる。
【０００４】
ＬＳＩの電圧降下を抑制するためには、デカップリングコンデンサはなるべくＬＳＩの近くに配置することが好ましい。これは、ＬＳＩから離れてコンデンサを配置すると、配線長が長くなってしまい、これによってＬ成分（インダクタンス成分）が大きくなって遅延が生じてしまうからである。したがって、図１に示すように、プリント基板１１に実装された半導体チップ（ＬＳＩ）１２の周囲に近接してデカップリングコンデンサ１３が配置されることが多い。
【特許文献１】特開２００２−３３４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１に示す配置例では、プリント基板上の実装面積が大きくなり、電子機器の小型軽量化には不利になる。すなわち、近年のエレクトロニクス機器の小型化・薄型化、高機能化に伴って、プリント基板に実装される電子部品の実装面積は一層制約を受けており、例えば携帯電話に搭載されるプリント基板の場合、デカップリングコンデンサをＬＳＩの周囲に近接して配置することが好ましいことが経験的にわかっていたとしても、それを実装するエリアを配線基板上に確保することが難しい。もしくは、デカップリングコンデンサを実装することは、他の部品を実装するエリアにより一層大きく制限を強いる。
【０００６】
また、特許文献１は、半導体デバイス（ＬＳＩ）の最上層絶縁膜に薄膜コンデンサを形成したものを開示しているが、ＬＳＩの電圧降下を抑制するためのデカップリングコンデンサには比較的容量の大きいものが必要であり、特許文献１に開示された薄膜コンデンサではその構造上、ＬＳＩの電圧降下を抑制するためには容量が足りない。
【０００７】
このように、従来の技術では、ＬＳＩの電圧降下を抑止するためにコンデンサに必要な容量の確保と、実装面積の問題とを解決することが難しい。
【０００８】
本発明はかかる点に鑑みてなされたものであり、その主な目的は、ＬＳＩの電圧降下を抑制するのに適切なキャパシタを形成した半導体チップを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体チップは、半導体基板に、少なくともその表面がアルミニウム電極からなる複数の素子電極を設け、
前記アルミニウム電極の表面を粗面化し、
前記アルミニウム電極上に酸化膜を設け、
前記酸化膜上に導電膜を設け、
前記アルミニウム電極と前記酸化膜と前記導電膜とでキャパシタを形成する。
【００１０】
ある好適な実施形態において、前記アルミニウム電極の表面を、５０倍以上の拡面率を有する状態まで粗面化する。
【００１１】
ある好適な実施形態において、前記アルミニウム電極の表面を、５０−１２０倍以上の拡面率を有する状態に粗面化する。
【００１２】
ある好適な実施形態において、前記アルミニウム電極の表面を、１００倍の拡面率を有する状態に粗面化する。
【００１３】
ある好適な実施形態において、前記導電膜は導電性高分子から構成される。
【００１４】
ある好適な実施形態において、前記素子電極の一部はパシベーション膜によって覆われる。
【００１５】
ある好適な実施形態において、前記素子電極は、複数の金属層から構成され、
複数の金属層の最下層は、半導体基板上に形成され、
前記最下層上に下地電極を介して、前記アルミニウム電極が形成される。
【００１６】
本発明の半導体実装モジュールは、上記半導体チップと、前記半導体チップが実装される実装基板とを備える。
【００１７】
ある好適な実施形態において、本発明の半導体実装モジュールを備えて携帯用移動通信機器が構成される。
【００１８】
本発明のキャパシタの形成方法は、
複数の素子電極を有する半導体チップを用意する工程と、
前記複数の素子電極を覆って前記半導体チップの素子電極形成面に下地電極を形成する工程と、
前記素子電極それぞれの上方に位置する前記下地電極表面部位に選択的にアルミニウム電極を形成する工程と、
前記下地電極に電圧を印加した状態で前記アルミニウム電極を陽極酸化させて、当該アルミニウム電極の表面を粗面化するとともに、当該アルミニウム電極上に酸化膜を形成する工程と、
前記酸化膜上に導電膜を形成する工程と、
を含む。
【発明の効果】
【００１９】
本発明によると、半導体チップのアルミニウム電極にキャパシタを形成することによって、半導体チップの極めて近い位置にデカップリングコンデンサを配置することができるとともに、このキャパシタは、粗面化された表面に形成された表面積の大きい酸化膜（誘電体）を持つので容量が比較的大きい。そのため、半導体チップ（ＬＳＩ）の電圧降下を効果的に抑止することができ、また、実装面積の問題を解決することができる。
【発明を実施するための最良の形態】
【００２０】
本願発明者は、実装面積に厳しい制約のある電子機器（例えば、携帯用移動通信機器）のプリント基板において、デカップリングコンデンサ（又は、バイパスコンデンサ）をどのように配置すると好ましいかを検討した。デカップリングコンデンサは、半導体チップに近接して配置すればするほど、Ｌ成分の影響を排除できるので好ましいが、実際には、高密度実装が要求されるプリント基板においてデカップリングコンデンサのためだけに優先して、実装エリアを確保することは難しい。そのような中、本願発明者は、半導体チップの素子電極（アルミニウム電極）にコンデンサを直接形成するアイデアを思いついたが、単に半導体チップにコンデンサを形成するだけであると、特許文献１（特開２００２−３３４５３号公報）に開示されたものと同様に、ＬＳＩの電圧降下を抑制するのに必要な容量を確保することが難しい。
【００２１】
このようなことを踏まえて、本願発明者は、比較的大きな容量を確保できるデカップリングコンデンサ（キャパシタ）をアルミニウム電極に形成する手法を鋭意検討して、本発明に至った。
【００２２】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２３】
図２Ａ,図２Ｂおよび図３Ａ,図３Ｂを参照しながら、本発明の実施形態に係る半導体実装モジュールを説明する。
【００２４】
図２Ａは、半導体実装モジュール２００の全体構成を示し、図２Ｂは、本発明の実施形態に係る半導体チップ１００の要部の断面構成を模式的に示し、図３Ａ,図３Ｂは、半導体チップ１００の素子電極に形成されたキャパシタ５０の構成を模式的に示す。
【００２５】
本実施形態の半導体実装モジュール２００は、図２Ａに示すように、実装基板２１０と半導体チップ（半導体集積回路）１００とを有する。半導体チップ１００は、実装基板２１０の表面（図中、上面）に実装される。実装基板２１０の表面には基板電極２２０が設けられる。半導体チップ１００の底面（図中、下面）には、アルミニウム電極（素子電極）２０が設けられる。基板電極２２０とアルミニウム電極（素子電極）２０とは対応しており、半導体チップ１００が実装基板２１０に実装されると、両電極２１０,２０は互いに対向する。対向する基板電極２１０とアルミニウム電極（素子電極）２０との間にはハンダ２３０が設けられており、基板電極２２０とアルミニウム電極（素子電極）２０とは、ハンダ２３０によって電気的に個別に接続される。半導体チップ１００と実装基板２１０との接続部位は、封止樹脂２４０によって封止される。
【００２６】
半導体チップ１００は、図２Ｂに示すように、基板（半導体基板）１０を有する。基板１０はシリコンなどからなり半導体集積回路（ＬＳＩ；不図示）が作り込まれる。アルミニウム電極（素子電極）２０は半導体集積回路に電気的に接続されている。アルミニウム電極（素子電極）２０の少なくとも一つには、コンデンサであるキャパシタ５０が形成される。
【００２７】
図３Ａは、キャパシタ５０を拡大した図であり、図３Ｂは、図３Ａにおけるキャパシタ５０の要部をさらに拡大した図である。図３Ａ,図３Ｂに示すように、アルミニウム電極（素子電極）２０の表面は粗面化されている。本発明において粗面化とは、その表面の拡面率を高めることをいい、具体的には、表面の拡面率を５０倍以上に高めた状態を粗面化状態と定義する。さらに本発明では、５０〜１２０倍を好適な拡面率と見なしており、最適値は１００倍程度である。また、図３Ｂに示すように、粗面化されたアルミニウム電極（素子電極）２０の表面は、樹状に枝分かれした複雑な形状となり、謂わば、スポンジ状態になっている。
【００２８】
粗面化された表面には酸化膜２２が形成される。酸化膜２２は、アルミニウム電極（素子電極）２０を構成するアルミニウムの酸化膜である。すなわち、酸化膜２２は、アルミニウム電極（素子電極）２０の表面を粗面化したうえで、その表面を酸化させることによって形成される。酸化膜２２の上には、導電膜（固体電解質）２４が形成されており、本実施形態の導電膜（固体電解質）２４は、例えば、固体電解質,導電性高分子など（一例を挙げると、ポリピロール,ポリチオフェン,ポリアニリン）から構成される。
【００２９】
本実施形態の構成においては、キャパシタ５０は、アルミニウム電極（素子電極）２０と酸化膜２２と導電膜（固体電解質）２４とによって構成される。すなわち、アルミニウム電極（素子電極）２０が下層電極となり、導電膜（固体電解質）２４が上層電極となり、その間の酸化膜２２が誘電体となる。図示した例では、導電膜（固体電解質）２４の上にカーボンペースト２６が堆積されており、その上には、Ｎｉ／Ａｕメッキ電極（バリアメタル）２８が形成される。
【００３０】
なお、本実施形態では、アルミニウム電極（素子電極）２０の一部は、基板（半導体基板）１０の上に形成されたパシベーション膜３０によって覆われる。パシベーション膜３０は、例えば、窒化物からなる膜（ＳｉＮ膜など）や、ポリイミド膜からなり、基板（半導体基板）１０の表面を保護する。また、基板（半導体基板）１０は、シリコン基板に限らず、他の半導体材料から構成されたもの（例えば、ＳｉＣ基板、ＧａＮ基板）であってもよく、さらに、ＳＯＩ基板のように少なくとも表面に半導体層が形成されている基板から構成してもよい。
【００３１】
本実施形態の半導体チップ１００では、アルミニウム電極（素子電極）２０の表面を粗面化し、その粗面化された表面にアルミニウムの酸化膜２２を形成して、キャパシタ５０を形成する。半導体チップ１００のアルミニウム電極（素子電極）２０にキャパシタ５０が形成されていることによって、ＬＳＩなどの半導体チップ１００の極めて近い位置にデカップリングコンデンサが配置されることになり、すなわち、Ｌ成分（インダクタンス成分）を実質的にゼロにすることが可能となる。また、本実施形態のキャパシタ５０を構成する誘電体（酸化膜２２）は、粗面化されたアルミニウム電極（素子電極）２０の表面に形成されているので、キャパシタの容量を大きくすることが容易であり、その結果、半導体チップ１００の電圧降下を効果的に抑止することができるキャパシタ５０を実現することができる。例えば０．１ｍｍ2のアルミニウム電極（素子電極）２０を５０〜１２０倍程度の拡面率で粗面化したうえで、そのアルミニウム電極２０を備えてキャパシタ５０を形成すると、その容量は０．１μＦ（又はそれ以上）という、デカップリングコンデンサにとって十分なる値になる。
【００３２】
加えて、本実施形態のキャパシタ５０は、半導体チップ１００のアルミニウム電極（素子電極）２０に形成されていることから、半導体チップの周囲に別途キャパシタ部品（コンデンサ）を配置する場合と比較して、プリント基板における実装面積の問題を回避することができる。すなわち、本実施形態の半導体チップ１００では、アルミニウム電極（素子電極）２０にキャパシタ５０が形成されているので、本実施形態の半導体チップ１００を実装基板（プリント基板）に実装して半導体実装モジュールにした場合には、図１に示した例において、半導体チップ１２の周囲に位置するデカップリングコンデンサ１３の領域は不要となる。なお、半導体チップ１００を実装するための実装基板（プリント基板）は、リジッド基板の他、フレキシブル基板や、リジッドフレキ基板であってもよい。
【００３３】
ここで、図２Ａ,図２Ｂ,及び図３Ａ,図３Ｂに示した構成例の寸法などを例示的に示すと次の通りである。基板（半導体基板）１０は、厚さ１００μｍのシリコン基板であり、アルミニウム電極（素子電極）２０は、厚さ４０μｍで縦０．１ｍｍ×横０．１ｍｍのアルミニウム電極である。なお、アルミニウム電極（素子電極）２０の形状は、矩形に限らず、他の形状（例えば、円形）であってもよい。導電膜（固体電解質）２４は、ポリピロールからなり、カーボンペースト２６の厚さは、３μｍである。Ｎｉ／Ａｕメッキ電極（バリアメタル）２８としては、Ｎｉ／Ａｕメッキ層を用いることができる。
【００３４】
次に、図４Ａ〜図４Ｄ,図５Ａ,図５Ｂ,図６Ａ〜図６Ｃを参照しながら、本実施形態のキャパシタ５０の製造方法を説明する。
【００３５】
まず、図４Ａに示すように、素子電極としてのアルミニウム電極（素子電極）２０が形成された半導体チップを用意する。アルミニウム電極（素子電極）２０は、基板（半導体基板）１０上に形成されており、図示した例では、アルミニウム電極（素子電極）２０の一部（外縁部）は、基板（半導体基板）１０の上に形成されたパシベーション膜３０によって覆われているが、アルミニウム電極（素子電極）２０の中央は露出している。
【００３６】
なお、ここで示した半導体チップは、基板（半導体基板）１０上にアルミニウム電極（素子電極）２０が形成された半導体デバイスを示したが、ベアチップがパッケージされた半導体パッケージ（例えば、チップ・サイズ・パッケージ（ＣＳＰ）など）を半導体チップとして用いてもよく、その半導体パッケージのアルミニウム電極（素子電極）２０にも同様にアルミニウム電極２０を形成してもよい。
【００３７】
次に、図４Ｂに示すように、アルミニウム電極（素子電極）２０を覆うように、基板（半導体基板）１０又はパシベーション膜３０の上に下地電極４０を形成する。下地電極４０は、後工程の陽極酸化の際に給電層として機能させるためのものである。下地電極（給電層）４０は、例えば、Ｃｒ／Ｃｕからなる。下地電極（給電層）４０の厚さは、例えば、０．０５〜２μｍ程度である。
【００３８】
次に、図４Ｃに示すように、下地電極（給電層）４０の上に所定パターンのフォトレジスト４２を形成する。さらに、フォトレジスト４２に、アルミニウム電極（素子電極）２０と同様の位置に開口部４３を形成する。開口部４３は、周知にフォトリソグラフィ技術によって形成する。
【００３９】
次いで、図４Ｄに示すように、フォトレジスト４２の開口部４３を利用して、下地電極（給電層）４０の上にアルミニウムを成膜することで、アルミニウム電極（上部電極）２０Ａを形成する。アルミニウム電極（上部電極）２０Ａは、例えば、１０〜８０μｍ程度の厚さに形成する。なお、この例のように、素子電極が複数層から構成されている場合は、アルミニウム電極（上部電極）２０Ａがアルミニウムから構成されていればよいので、それより下層のアルミニウム電極（素子電極）２０は他の金属（例えば、銅）から構成することも可能である。
【００４０】
その後、図５Ａに示すように、下地電極（給電層）４０を給電層にして交流電流を印加し、塩酸を主体とする電解液中で電解エッチングして表面を粗面化する。ここで、粗面化状態としては、下地電極４０の表面の拡面率を大きくすることをいう。その後，中性の電解液中で下地電極（給電層）４０に電圧を加え、アルミニウム電極（上部電極）２０Ａの陽極酸化を行う。この陽極酸化によって、アルミニウム電極（上部電極）２０Ａの表面はさらに粗面化し、図３Ｂに示すように、５０〜１２０倍程度まで拡面率が大きくなり、さらに、その表面には酸化膜２２が形成される。印加する電圧は、例えば、３０〜１００Ｖ程度であり、そして、酸化膜２２の厚さは、例えば、２０〜１２０ｎｍ程度である。
【００４１】
陽極酸化処理の後、図５Ｂに示すように、酸化膜２２が形成されたアルミニウム電極（上部電極）２０Ａを覆うように、基板（半導体基板）１０又はパシベーション膜３０の上に、導電膜（固体電解質）２４を形成する。導電膜（固体電解質）２４は、粗面化されたアルミニウム電極（上部電極）２０Ａの表面を覆うので、粗面化した凹凸の隙間内に充填することができる。この段階で、誘電体層となる酸化膜２２を挟んで導電層（２０Ａ,２４）が形成されるので、キャパシタ５０が形成される。なお、導電膜（固体電解質）２４の厚さは、例えば、１〜３μｍ程度である。
【００４２】
その後、図６Ａに示すように、アルミニウム電極（上部電極）２０Ａを覆う導電膜（固体電解質）２４の上に、カーボンペースト２６を積層する。本実施形態では、カーボンペースト２６の上に、さらにＡｇペースト２７を積層する。カーボンペースト２６の厚さは、例えば、０．１〜５μｍ程度であり、Ａｇペースト２７の厚さは、例えば、３〜１５μｍ程度である。
【００４３】
次いで、図６Ｂに示すように、Ａｇペースト２７の表面に、Ｎｉ／Ａｕメッキ電極（バリアメタル）２８を形成する。これにより、アルミニウム電極（上部電極）２０Ａにキャパシタ５０が形成された半導体チップ１００が得られる。
【００４４】
必要に応じて、図６Ｃに示すように、フォトレジスト４２と下地電極（給電層）４０の不要部分とを除去する。この除去は、例えば、アルカリ溶液によってフォトレジスト４２を剥離し、さらに下地電極（給電層）４０の材質に適した公知のエッチング液によって下地電極（給電層）４０の不要部分をエッチングすることで実施できる。ここで、フォトレジスト４２の一部（例えば、キャパシタ５０を構成する層の下方）は残してもよいし、あるいは、フォトレジスト４２を除去した後、キャパシタ５０を保護するために新たに他の材料（例えば、樹脂）を供給してもよい。
【００４５】
なお、本実施形態では、アルミニウム電極（上部電極）２０Ａを設けて、そこにキャパシタ５０を形成したが、基板（半導体基板）１０上のアルミニウム電極（素子電極）２０を陽極酸化して、キャパシタ５０を形成することも可能である。また、Ａｌ電極にかえて、電極がタンタル又はニオブから構成されている場合にも、その材料の酸化膜によってキャパシタを構築することができるが、量産性・製品コストなどを考えると、Ａｌ電極を用いる方が技術的な意義が大きい。
【００４６】
加えて、キャパシタ５０の形成箇所は、半導体ベアチップの素子電極の他、半導体ベアチップがインタポーザに実装され、そのインタポーザの電極が、配線基板（プリント基板）に実装される場合には、当該インタポーザの電極（すなわち、インタポーザを含む半導体パッケージの電極、あるいは、インタポーザを含む半導体実装モジュール（例えば、マルチチップモジュール）の電極）に、本実施形態のキャパシタ５０を形成することも可能である。
【００４７】
本実施形態のキャパシタ５０を備えた半導体チップ１００であれば、図７に示すように、携帯電話などのような実装面積に厳しい制約のある電子機器（例えば、携帯用移動通信機器）３００に収納されるプリント基板３１０でも、デカップリングコンデンサ（又は、バイパスコンデンサ）を容易に配置することができるとともに、このキャパシタ５０は、半導体チップのアルミニウム電極（素子電極）２０に形成されているので、実質的にゼロの距離で配置できることから、Ｌ成分の影響を効果的に排除することができる。加えて、ＬＳＩの電圧降下を抑制するのに必要な容量を確保することも、本実施形態キャパシタ５０の構成であれば、容易に達成することができる。
【００４８】
なお、携帯用移動通信機器としては、携帯電話の他、実装面積の制約が厳しいＰＤＡやノートパソコンを挙げることができるが、それ以外にも、デジタルカメラ、デジタルビデオ、フラットパネルディスプレイなどの電子機器についても、本実施形態の半導体チップ１００は広く適用可能である。
【００４９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００５０】
本発明によれば、ＬＳＩの電圧降下を効果的に抑制できるキャパシタを形成した半導体チップを提供することができる。
【図面の簡単な説明】
【００５１】
【図１】半導体チップの周囲にデカップリングコンデンサが配置された構成例を示した上面図である。
【図２Ａ】本発明の実施形態に係る半導体実装モジュール２００の構成を模式的に示す断面図である。
【図２Ｂ】本発明の実施形態に係る半導体チップ１００の構成を模式的に示す断面図である。
【図３Ａ】本発明の実施形態に係るキャパシタ５０の要部の構成を模式的に示す断面図である。
【図３Ｂ】本発明の実施形態に係るキャパシタ５０のさらに要部の構成を模式的に示す断面図である。
【図４Ａ】キャパシタ５０の製造方法を説明するための工程図（１）である。
【図４Ｂ】キャパシタ５０の製造方法を説明するための工程図（２）である。
【図４Ｃ】キャパシタ５０の製造方法を説明するための工程図（３）である。
【図４Ｄ】キャパシタ５０の製造方法を説明するための工程図（４）である。
【図５Ａ】キャパシタ５０の製造方法を説明するための工程図（５）である。
【図５Ｂ】キャパシタ５０の製造方法を説明するための工程図（６）である。
【図６Ａ】キャパシタ５０の製造方法を説明するための工程図（７）である。
【図６Ｂ】キャパシタ５０の製造方法を説明するための工程図（８）である。
【図６Ｃ】キャパシタ５０の製造方法を説明するための工程図（９）である。
【図７】本発明の実施形態に係る移動体通信機器の構成を模式的に示す斜視図である。
【符号の説明】
【００５２】
１０    基板（半導体基板）
１１    プリント基板
１３    デカップリングコンデンサ
２０    アルミニウム電極（素子電極）
２０Ａ    アルミニウム電極（上部電極）
２２    酸化膜
２４    導電膜（固体電解質）
２６    カーボンペースト
２７    Ａｇペースト
２８    Ｎｉ／Ａｕメッキ電極（バリアメタル）
３０    パシベーション膜
４０    下地電極（給電層）
４２    フォトレジスト
４３    開口部
５０    キャパシタ
１００    半導体チップ
２００    半導体実装モジュール
３００    移動体通信機器
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２Ａ】
2008035536.tif 000019
【図２Ｂ】
2008035536.tif 000020
【図３Ａ】
2008035536.tif 000021
【図３Ｂ】
2008035536.tif 000022
【図４Ａ】
2008035536.tif 000023
【図４Ｂ】
2008035536.tif 000024
【図４Ｃ】
2008035536.tif 000025
【図４Ｄ】
2008035536.tif 000026
【図５Ａ】
2008035536.tif 000027
【図５Ｂ】
2008035536.tif 000028
【図６Ａ】
2008035536.tif 000029
【図６Ｂ】
2008035536.tif 000030
【図６Ｃ】
2008035536.tif 000031
【図７】
2008035536.tif 000032
【国際調査報告】
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2008035536.tif 000034
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