【手続補正書】
【提出日】平成16年5月27日(2004.5.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】グレーデッドエピタキシャル成長を用いた半導体品の製造方法及び半導体構造
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体構造の形成方法であって、
第１の基板上に緩和Ｓｉ1-yＧｅy層を堆積することにより第１のヘテロ構造を形成するステップと、
前記第１のヘテロ構造を第２の基板に接合して、絶縁層を含む第２のヘテロ構造を形成するステップと、
前記第２のヘテロ構造を分割するステップと、
を含み、前記第２のヘテロ構造が分割された後、前記第１のヘテロ構造の一部分は前記第２の基板上に残るものであり、
前記第１のへテロ構造の形成は、前記第１の基板上に、ゼロから値ｙまで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、前記グレーデッドＳｉ1-xＧｅxバッファ層上に緩和Ｓｉ1-yＧｅy層を堆積し、さらに、前記緩和Ｓｉ1-yＧｅy層中にイオンを導入して埋め込み層を形成することを含み、
前記第２のヘテロ構造は、前記埋め込み層において分割され、
前記第２のヘテロ構造が分割された後、前記緩和Ｓｉ1-yＧｅy層の表層部分は前記第２の基板上に残ることを特徴とする方法。
【請求項２】  半導体構造の形成方法であって、
第１の基板上に緩和Ｓｉ1-yＧｅy層を堆積することにより第１のヘテロ構造を形成するステップと、
前記第１のヘテロ構造を第２の基板に接合して、絶縁層を含む第２のヘテロ構造を形成するステップと、
前記第２のヘテロ構造を分割するステップと、
を含み、前記第２のヘテロ構造が分割された後、前記第１のヘテロ構造の一部分は前記第２の基板上に残るものであり、
前記第１のヘテロ構造の形成は、前記第１の基板上に、ゼロから１まで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、前記グレーデッドバッファＳｉ1-xＧｅx層上に、ｙ＝１である前記緩和Ｓｉ1-yＧｅy層を堆積し、前記緩和Ｓｉ1-yＧｅy層上に半導体層を形成し、さらに、前記半導体層中にイオンを導入して埋め込み層を形成することを含み、
前記第２のヘテロ構造は、前記埋め込み層において分割され、
前記第２のヘテロ構造が分割された後、前記半導体層の表層部分は前記第２の基板上に残ることを特徴とする方法。
【請求項３】  半導体構造の形成方法であって、
第１の基板上に緩和Ｓｉ1-yＧｅy層を堆積することにより第１のヘテロ構造を形成するステップと、
前記第１のヘテロ構造を第２の基板に接合して、絶縁層を含む第２のヘテロ構造を形成するステップと、
前記第２のヘテロ構造を分割するステップと、
を含み、前記第２のヘテロ構造が分割された後、前記第１のヘテロ構造の一部分は前記第２の基板上に残るものであり、
前記第１のヘテロ構造の形成は、第１の基板上に、ゼロから値ｚまで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、前記グレーデッドＳｉ1-xＧｅxバッファ層上に緩和Ｓｉ1-yＧｅy層を堆積し、さらに、前記グレーデッドＳｉ1-xＧｅxバッファ層中にイオンを導入して埋め込み層を規定することを含み、
前記第２のヘテロ構造は、前記埋め込み層において分割され、
前記第２のヘテロ構造が分割された後、前記グレーデッドＳｉ1-xＧｅx層の上部および前記Ｓｉ1-yＧｅy層は前記第２の基板上に残り、
前記グレーデッドＳｉ1-xＧｅx層の残部の選択的エッチングであって、前記緩和Ｓｉ1-zＧｅz層は、前記選択的エッチングの後、前記第２の基板上に残るものである選択的エッチング、をさらに含むことを特徴とする方法。
【請求項４】  半導体構造の形成方法であって、
第１の基板上に緩和Ｓｉ1-yＧｅy層を堆積することにより第１のヘテロ構造を形成するステップと、
前記第１のヘテロ構造を第２の基板に接合して、絶縁層を含む第２のヘテロ構造を形成するステップと、
前記第２のヘテロ構造を分割するステップと、
を含み、前記第２のヘテロ構造が分割された後、前記第１のヘテロ構造の一部分は前記第２の基板上に残るものであり、
前記第１のヘテロ構造の形成は、前記第１の基板上に、ゼロから値ｙまで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、前記グレーデッドＳｉ1-xＧｅxバッファ層上に緩和Ｓｉ1-yＧｅy層を形成し、前記緩和Ｓｉ1-yＧｅy層上に分離層を形成し、さらに前記分離層に第２の緩和層を形成することを含み、
前記第２のヘテロ構造は、前記分離層に沿って分割され、
前記第２のヘテロ構造が分割された後、前記第２の緩和層は前記第２の基板上に残ることを特徴とする方法。
【請求項５】  半導体構造であって、
第１の半導体基板と、
ｘは０．１乃至１である緩和Ｓｉ1-xＧｅxから成る層を有し、前記第１の半導体基板に接合されるヘテロ構造を含み、
前記第１の半導体基板と前記へテロ構造の少なくとも一方は絶縁層を含むことを特徴とする半導体構造。
【請求項６】  半導体構造であって、
基板と、
前記基板に設けられた複数の層であって、ｘがゼロから値ｙまで増加する値を取るＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層と、Ｓｉ1-yＧｅyから成る第１の緩和層と、
ｚ≠ｙである歪みＳｉ1-zＧｅz、ＩＩＩ−Ｖ族材料、およびＩＩ−ＶＩ族材料で構成されるグループから選択された少なくとも１つの材料を含む分離層と、
を有する複数の層を含むことを特徴とする半導体構造。
【請求項７】  請求項５に記載の構造において、
該構造の表面は、約１１ナノメートルより小さい二乗平均平方根表面粗さを持つことを特徴とする構造。
【請求項８】  請求項５に記載の半導体構造において、
前記基板はシリコンを含むことを特徴とする半導体構造。
【請求項９】  請求項５に記載の構造において、
前記Ｇｅ濃度ｘは０．３から１までの範囲から選択された値を取ることを特徴とする構造。
【請求項１０】  請求項９に記載の構造において、
前記Ｇｅ濃度ｘは１の値を取ることを特徴とする構造。
【請求項１１】  請求項５に記載の構造において、
前記緩和Ｓｉ1-xＧｅx層は、均一な組成、および１０6／ｃｍ2より小さい転位密度を持つことを特徴とする構造。
【請求項１２】  請求項５に記載の構造において、
前記Ｓｉ1-xＧｅx層は、選択的エッチングによって規定されることを特徴とする構造。
【請求項１３】  請求項５に記載の構造はさらに、
接合された前記層の少なくとも一部分に組み込まれたデバイスを含むことを特徴とする構造。
【請求項１４】  請求項５に記載の構造はさらに、
前記絶縁層に設けられ、歪みＳｉ、歪みＳｉ1-wＧｅw、歪みＧｅ、ＧａＡｓ、ＡｌＡｓ、ＺｎＳｅ、およびＩｎＧａＰのうちの少なくとも１つを含むデバイス層を含むことを特徴とする構造。
【請求項１５】  請求項１４に記載の構造はさらに、
前記デバイス層の少なくとも一部分に組み込まれたデバイスを含むことを特徴とする構造。
【請求項１６】  半導体構造を形成する方法であって、
第１の基板上に緩和Ｓｉ1-yＧｅy層を堆積することにより第１のヘテロ構造を形成するステップと、
前記第１のヘテロ構造を第２の基板に接合して、絶縁層を含む第２のヘテロ構造を形成するステップと、
前記第２のヘテロ構造を分割するステップと、
を含み、前記第２のヘテロ構造が分割された後、前記第１のヘテロ構造の一部分は前記第２の基板上に残ることを特徴とする方法。
【請求項１７】  請求項１６に記載の方法はさらに、
前記緩和Ｓｉ1-yＧｅy層を堆積する工程の後に、デバイス層とデバイスの少なくとも一方を形成することを含むことを特徴とする方法。
【請求項１８】  請求項１７に記載の方法において、
前記少なくとも一方のデバイス層は、歪みＳｉ、ｗ≠ｙの歪みＳｉ1-wＧｅw、歪みＧｅ、ＩＩＩ−Ｖ族化合物、およびＩＩ−ＶＩ族化合物のうちの少なくとも１つを含むことを特徴とする方法。
【請求項１９】  請求項１６に記載の方法はさらに、
前記分割の工程の後に、前記緩和Ｓｉ1-yＧｅy層の少なくとも一部を除去することを含むことを特徴とする方法。
【請求項２０】  請求項１６に記載の方法はさらに、
第２の基板への前記接合の工程の後に、前記緩和Ｓｉ1-yＧｅy層に絶縁層を形成することを含むことを特徴とする方法。
【請求項２１】  請求項１６に記載の方法はさらに、
第２の基板への前記接合の工程の前に、前記緩和Ｓｉ1-yＧｅy層を平坦化することを含むことを特徴とする方法。
【請求項２２】  請求項１６に記載の方法において、
前記第１のヘテロ構造内にイオンを導入することを含むことを特徴とする方法。
【請求項２３】  請求項２２に記載の方法において、
前記イオンは、水素Ｈ+イオンとＨ2+イオンの少なくとも一方を含むことを特徴とする方法。
【請求項２４】  請求項１６に記載の方法はさらに、
前記接合工程の前に、前記第１のヘテロ構造と第２の基板の少なくとも一方を洗浄することを含むことを特徴とする方法。
【請求項２５】  請求項１６に記載の方法において、
前記第２のヘテロ構造の分割は、アニールを含むことを特徴とする方法。
【請求項２６】  請求項１６に記載の方法において、
前記第２のヘテロ構造の分割は、機械的力を含むことを特徴とする方法。
【請求項２７】  請求項１６に記載の方法はさらに、
前記分割の工程の後に、前記緩和Ｓｉ1-yＧｅy層の少なくとも一部を除去することを含むことを特徴とする方法。
【請求項２８】  請求項１６に記載の方法はさらに、
前記分割の工程の後に、デバイス層とデバイスの少なくとも一方を形成することを含むことを特徴とする方法。
【請求項２９】  請求項２８に記載の方法において、
前記デバイス層は、歪みＳｉ、緩和Ｓｉ1-yＧｅy、歪みＳｉ1-wＧｅw、歪みＧｅ、ＩＩＩ−Ｖ族化合物、およびＩＩ−ＶＩ族化合物のうち少なくとも１つを含むことを特徴とする方法。
【請求項３０】  請求項１６に記載の方法はさらに、
前記分割の工程の後に、残っている第１のヘテロ構造を再利用することを含むことを特徴とする方法。
【請求項３１】  請求項１６に記載の方法において、
前記第１の基板は、単結晶シリコンを含むことを特徴とする方法。
【請求項３２】  請求項１６に記載の方法において、
第１のヘテロ構造の形成は、第１の基板上に、Ｇｅ濃度ｘがゼロから値ｚまで増加するグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、グレーデッドＳｉ1-xＧｅxバッファ層に緩和Ｓｉ1-yＧｅy層を堆積することによって層構造を形成し、かつ、前記層構造内に埋め込み層を形成すること、を含み、
前記第２のヘテロ構造は、前記埋め込み層において分割され、
前記層構造の少なくとも一部分は、分割後に前記第２の基板上に残ることを特徴とする方法。
【請求項３３】  請求項１６に記載の方法において、
前記第１のヘテロ構造の形成は、第１の基板上に、Ｇｅ濃度ｘがゼロから値ｚまで増加するグレーデッドＳｉ1-xＧｅxバッファ層を堆積し、グレーデッドＳｉ1-xＧｅxバッファ層に緩和Ｓｉ1-yＧｅy層を堆積することによって層構造を形成し、かつ、前記層構造内にイオンを導入して埋め込み層を形成すること、を含み、
前記第２のヘテロ構造は、前記埋め込み層において分割され、
前記層構造の少なくとも一部分は、第２のヘテロ構造の分割後に前記第２の基板上に残ることを特徴とする方法。
【請求項３４】  半導体構造であって、
基板と、
前記基板上に堆積され、ｘが０．１から１の範囲の値を取る、緩和Ｓｉ1-xＧｅxの第１の層と、
前記基板上に堆積され、ＧａＡｓ、ＡｌＡｓ、ＺｎＳｅ、ＩｎＧａＰ、およびｙがｘの値とは異なる値を取る歪みＳｉ1-yＧｅyで構成されるグループから選択された少なくとも１つの材料を含む第２の層と、
前記第１の層と第２の層の少なくとも一方に堆積される複数のイオンと、
を含むことを特徴とする半導体構造。
【請求項３５】  半導体構造であって、
シリコンから成る基板と、
前記基板上に堆積された絶縁層と、
前記絶縁層に堆積され、均一な組成、および１０6／ｃｍ2より小さい転位欠陥密度を持つ緩和Ｓｉ1-xＧｅx層と、
を含むことを特徴とする半導体構造。
【請求項３６】  半導体構造であって、
基板上に堆積された緩和Ｓｉ1-yＧｅy層と、
および前記緩和歪み緩和Ｓｉ1-yＧｅy層に堆積された注入イオンによって規定される埋め込み層と、
を含む半導体構造。
【請求項３７】  半導体構造であって、
第１のヘテロ構造が、
第１の基板上に堆積され、ゼロから値ｙまで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層と、
前記グレーデッドＳｉ1-xＧｅxバッファ層上に堆積された緩和Ｓｉ1-yＧｅy層と、
前記グレーデッドＳｉ1-xＧｅxバッファ層と緩和Ｓｉ1-yＧｅy層のうちの１つに堆積された注入イオンによって規定される埋め込み層と、
を含むことを特徴とする半導体構造。
【請求項３８】  半導体構造であって、
基板と、
前記基板に接合され、約１１．３ナノメートルよりも低い表面粗さを持つ半導体層と、  を含むことを特徴とする半導体層。
【請求項３９】  半導体構造であって、
第１のヘテロ構造が、
第１の基板上に堆積され、ゼロから１まで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層と、
前記グレーデッドＳｉ1-xＧｅxバッファ層上に堆積される緩和Ｇｅ層と、
前記緩和Ｇｅ層上に堆積される半導体層と、
前記グレーデッドＳｉ1-xＧｅxバッファ層、半導体層、および緩和Ｇｅ層のうちの少なくとも１つの内部に堆積される埋め込み層と、
を含むことを特徴とする半導体構造。
【請求項４０】  半導体構造であって、
第１のヘテロ構造が、
層構造であって、第１の基板上に堆積され、ゼロから値ｙまで増加するＧｅ濃度ｘを持つグレーデッドＳｉ1-xＧｅxバッファ層、および前記グレーデッドＳｉ1-xＧｅxバッファ層に堆積され、ｚが実質的にｙ以上である緩和Ｓｉ1-zＧｅz層を有する層構造と、
前記層構造内に堆積される埋め込み層と、
を含むことを特徴とする半導体構造。
【請求項４１】  請求項４０に記載の半導体構造において、
ｚはｙより大きく、前記埋め込み層は、前記グレーデッドＳｉ1-xＧｅxバッファ層内に堆積されるイオンによって規定されることを特徴とする半導体構造。
【請求項４２】  半導体構造であって、
基板と、
前記基板に接合される緩和Ｓｉ1-zＧｅz層と、
を含み、前記緩和Ｓｉ1-zＧｅz層の表面は、選択的エッチングによって規定されることを特徴とする半導体構造。
【請求項４３】  半導体構造であって、
第１のヘテロ構造が、
第１の基板上に堆積され、Ｇｅ濃度ｘがゼロから値ｙまで増加するグレーデッドＳｉ1-xＧｅxバッファ層と、
前記グレーデッドＳｉ1-xＧｅxバッファ層上に堆積される緩和Ｓｉ1-yＧｅy層と、
前記緩和Ｓｉ1-yＧｅy層上に堆積される分離層と、
前記分離層に堆積される第２の緩和層と、
前記グレーデッドバッファ層、緩和層、分離層、第２の緩和層のうち少なくとも１つの内部に堆積される複数のイオンと、
を含むことを特徴とする半導体構造。