【手続補正書】
【提出日】平成17年4月19日(2005.4.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラム可能な論理デバイス（ＰＬＤ）であって、
アレイに構成された複数の論理素子（ＬＥ）と、
該ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと
を備え、
該ＬＥのアレイ内にはホールが形成され、該ホールは、周辺部分および中央部分によって特徴付けられ、
該ベース信号のルーティングアーキテクチャは、該ホールにおいて少なくとも部分的に中断され、
該ＰＬＤは、該ホールの周辺部分内にインターフェース回路をさらに備え、該インターフェース回路は、該ホール内の回路を該信号をルーティングするアーキテクチャに結合するように構成可能であり、
該ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備え、該インターフェース回路に電気的に結合される、プログラム可能な論理デバイス（ＰＬＤ）。
【請求項２】
前記ベース信号のルーティングアーキテクチャの一部分は、前記ホールを横切ってルーティングされる、請求項１に記載のＰＬＤ。
【請求項３】
前記ホールを横切ってルーティングされる前記信号をルーティングするアーキテクチャの部分は、前記ＰＬＤの物理的層のうち、前記ベースルーティングアーキテクチャが該ＰＬＤの残り部分にルーティングされる物理的層以外のＰＬＤの物理的層内のホールを横切ってルーティングされる、請求項２に記載のＰＬＤ。
【請求項４】
前記ＩＰ機能ブロックは第１のＩＰ機能ブロックであり、
前記ＰＬＤは、第２のＩＰ機能ブロックをさらに備え、該第２のＩＰ機能ブロックは、前記ＬＥのアレイ内に形成されたホール内に無いため、前記ベース信号のルーティングアーキテクチャは、該第２のＩＰ機能ブロックによって中断されない、請求項３に記載のＰＬＤ。
【請求項５】
前記第１のＩＰ機能ブロック回路のサイズは、前記ベース信号のルーティングアーキテクチャ全てが前記第１のＩＰ機能ブロックを横切ってルーティングされた場合、該ベース信号のルーティングアーキテクチャの信号のタイミングは、事前規定されたしきい値よりも長く中断されるようなサイズであり、
該ベース信号のルーティングアーキテクチャを該第２のＩＰ機能ブロックを横切ってルーティングするタイミングは、該事前規定されたしきい値よりも短く中断される、
請求項４に記載のＰＬＤ。
【請求項６】
前記ホールは、前記ベース信号のルーティングアーキテクチャによって完全に包囲される、請求項１に記載のＰＬＤ。
【請求項７】
前記ホールは、前記ベース信号のルーティングアーキテクチャによって少なくとも２つの側部上で包囲される、請求項１に記載のＰＬＤ。
【請求項８】
前記ホールは、前記ベース信号のルーティングアーキテクチャに対し、いかなるＩ／Ｏパッドも移動または代替させない、請求項１に記載のＰＬＤ。
【請求項９】
前記ホールは、前記ベース信号のルーティングアーキテクチャにおいて、Ｉ／Ｏパッドを移動または代替させる、請求項２に記載のＰＬＤ。
【請求項１０】
前記ＩＰ機能ブロックは、前記ＩＰ機能ブロックと、前記ベース信号のルーティングアーキテクチャ以外のものとの間に入力／出力を設ける回路を備える、請求項１に記載のＰＬＤ。
【請求項１１】
プログラム可能な論理デバイス（ＰＬＤ）を設計する方法であって、
ａ）該ＰＬＤがアレイに構成された複数の論理素子（ＬＥ）を含むように該ＰＬＤを設計することと、
ｂ）該ＰＬＤがベース信号のルーティングアーキテクチャを備えるように該ＰＬＤを設計することであって、該ベース信号のルーティングアーキテクチャは、該ＬＥ間に信号をルーティングするための複数の信号ルーティング線を含み、信号をルーティングするタイミングのモデルによって特徴付けられる、ことと、
ｃ）該ベース信号のルーティングアーキテクチャが該ＬＥのアレイ内に組み込まれたＩＰ機能ブロック部分を横切って拡張される場合、その結果得られるタイミングと、該信号をルーティングするタイミングのモデルとの間の差を決定することと、
ｄ）該決定された差に基づいて、該ＰＬＤの設計を、該ＰＬＤの信号をルーティングするアーキテクチャが該ＩＰ機能ブロック部分を横切って拡張されるような設計にするか、または、該ベース信号のルーティングアーキテクチャ内のホールを含むように構成して該ＩＰ機能ブロック部分を収容するようにするかを決定することと
を包含する、方法。
【請求項１２】
ステップｄ）は、前記決定された差を事前規定されたしきい値と比較することを包含する、請求項１１に記載の方法。
【請求項１３】
ｅ）前記ＰＬＤが該ベース信号のルーティングアーキテクチャ内のホールを含むように該ＰＬＤを設計することであって、前記ＩＰ機能ブロックと前記ベース信号のルーティングアーキテクチャとの間のインターフェースをとるインターフェース回路を有するホールを含むように、該ＰＬＤを設計することを包含する、こと
をさらに包含する、請求項１１に記載の方法。
【請求項１４】
ｅ）前記ＰＬＤが前記ホールを含むように該ＰＬＤを設計することであって、前記ベース信号のルーティングアーキテクチャの部分が該ホールを横切ってルーティングされるように、該ＰＬＤを設計することをさらに包含する、請求項１１に記載の方法。
【請求項１５】
ｅ）前記ホールを横切ってルーティングされる前記ベース信号のルーティングアーキテクチャの部分は、該ＰＬＤの物理的層であって前記ベースルーティングアーキテクチャが該ＰＬＤの残り部分にルーティングされる物理的層以外の層にルーティングされるように、該ＰＬＤを設計することをさらに包含する、請求項１４に記載の方法。
【請求項１６】
ｅ）前記ベース信号のルーティングアーキテクチャを中断することなく前記ＰＬＤが前記ＩＰコア論理回路を含むように、該ＰＬＤを設計することをさらに包含する、請求項１４に記載の方法。
【請求項１７】
前記ホールは、前記ベース信号のルーティングアーキテクチャによって完全に包囲される、請求項１１に記載の方法。
【請求項１８】
プログラム可能な論理デバイス（ＰＬＤ）であって、
アレイに構成された複数の論理素子（ＬＥ）と、
該ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャであって、該信号ルーティング線は、 短い線および長い線を含み、該ＬＥの部分の代わりに少なくとも１つのＩＰ機能ブロックが該アレイに挿入され、該短い線の第１のサブセットは、前記ＩＰ機能ブロックに接続し、該短い線の第２のサブセットは、該ＩＰ機能ブロックにおいて終端し、他方、該ＩＰ機能ブロックの近隣を少なくとも１つの長い線が通過する、ベース信号のルーティングアーキテクチャと
を備える、プログラム可能な論理デバイス（ＰＬＤ）。
【請求項１９】
前記短い線は、８ＬＥの長さ未満の長さを有しており、前記長い線は、８ＬＥの長さ以上の長さを有している、請求項１８に記載のＰＬＤ。
【請求項２０】
前記短い線の第３のサブセットは、前記ＩＰ機能ブロックの近隣を通過する、請求項１８に記載のＰＬＤ。
【請求項２１】
アレイに構成された複数の論理素子（ＬＥ）であって、該アレイには、少なくとも１つのＩＰ機能ブロックが挿入される、論理素子（ＬＥ）と、
ベース信号のルーティングアーキテクチャであって、該ＬＥに接続され、該ＩＰ機能ブロックによって少なくとも部分的に中断され、これにより、該ベースルーティングアーキテクチャの第１の部分が該ＩＰ機能ブロックにおいて終端し、該ベース信号のルーティングアーキテクチャの第２の部分が、該ＩＰ機能ブロックの近隣を通過し続ける、ベース信号のルーティングアーキテクチャと
を備える、半導体集積回路。
【請求項２２】
前記半導体集積回路は、インターフェース部分をさらに備え、
前記ベース信号のルーティングアーキテクチャの第３の部分は、該インターフェース部分を介して前記ＩＰ機能ブロックに接続する、請求項２１に記載の半導体集積回路。
【請求項２３】
前記ベース信号のルーティングアーキテクチャは、長いルーティング線および短いルーティング線を備え、該長いルーティング線のうち少なくともいくつかは、前記ＩＰ機能ブロックだけ継続し、該短いルーティング線のうち少なくともいくつかは、該ＩＰ機能ブロックを終了させるかまたは該ＩＰ機能ブロックに接続する、請求項２２に記載の半導体集積回路。
【請求項２４】
前記ＩＰ機能ブロックのうちいくつかは、前記ベース信号のルーティングアーキテクチャを中断しないように配置される、請求項２１に記載の半導体集積回路。
【請求項２５】
前記ベース信号のルーティングアーキテクチャを中断するために前記ＩＰ機能ブロックを配置するか否かという決定は、該ＩＰ機能ブロックの物理的サイズに基づいて行われる、請求項２４に記載の半導体集積回路。
【請求項２６】
前記決定は、前記ＩＰ機能ブロックによって占有されるダイのスペースによって示される物理的サイズに基づいて行われる、請求項２５に記載の半導体集積回路。
【請求項２７】
前記決定は、タイミングパラメータによって示される物理的サイズに基づいて行われる、請求項２５に記載の半導体集積回路。
【請求項２８】
プログラム可能な論理デバイス（ＰＬＤ）を設計する方法であって、
該ＰＬＤを、該ＰＬＤがアレイに構成された複数の論理素子（ＬＥ）を含むように設計することであって、
該ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャであって、該信号ルーティング線は、短い線および長い線を含む、ベース信号のルーティングアーキテクチャと、
該ＬＥの部分の代わりに少なくとも１つのＩＰ機能ブロックを該アレイに挿入することとを該ＰＬＤが含むように該ＰＬＤを設計すること
を包含し、
該短い線の第１のサブセットは、該ＩＰ機能ブロックに接続し、該短い線の第２のサブセットは、該ＩＰ機能ブロックにおいて終端し、他方、該ＩＰ機能ブロックの近隣を少なくとも１つの長い線が通過する、方法。
【請求項２９】
前記短い線は、８ＬＥの長さ未満の長さを有しており、前記長い線は、８ＬＥの長さ以上の長さを有している、請求項２８に記載の方法。
【請求項３０】
前記短い線の第３のサブセットは、前記ＩＰ機能ブロックの近隣を通過する、請求項２８に記載の方法。
【請求項３１】
半導体集積回路を設計する方法であって、
ａ）該半導体集積回路は、アレイに構成された複数の論理素子（ＬＥ）を含み、該アレイには、少なくとも１つのＩＰ機能ブロックが挿入されるように該半導体集積回路を設計する、ことと、
ｂ）該半導体集積回路が該ＬＥに接続されたベース信号のルーティングアーキテクチャを備え、該ＩＰ機能ブロックによって少なくとも部分的に中断されるような設計にし、これにより、該ベースルーティングアーキテクチャの第１の部分は、該ＩＰ機能ブロックにおいて終端し、該ベース信号のルーティングアーキテクチャの第２の部分は、該ＩＰ機能ブロックの近隣を通過した状態であるように該半導体集積回路を設計することと
を包含する、方法。
【請求項３２】
ｃ）前記半導体集積回路がインターフェース部分を含むように該半導体集積回路を設計することと、
ｄ）前記ベース信号のルーティングアーキテクチャの第３の部分が該インターフェース部分を介して前記ＩＰ機能ブロックに接続するように該半導体集積回路を設計する、こととをさらに包含する、請求項３１に記載の方法。
【請求項３３】
ステップａ）は、前記ベース信号のルーティングアーキテクチャが長いルーティング線および短いルーティング線を含むようにすることであり、
ステップｂ）は、該長いルーティング線の少なくともいくつかが該ＩＰ機能ブロックだけ継続し、該短いルーティング線の少なくともいくつかが該ＩＰ機能ブロックを終了させるかまたは該ＩＰ機能ブロックに接続するように行われる、請求項３２に記載の方法。
【請求項３４】
ステップａ）は、前記ＩＰ機能ブロックのうちいくつかが前記ベース信号のルーティングアーキテクチャを中断しないように配置するように行われる、請求項３１に記載の方法。
【請求項３５】
ステップａ）において、前記ベース信号のルーティングアーキテクチャを中断するために前記ＩＰ機能ブロックを配置するか否かに関する決定は、前記ＩＰ機能ブロックの物理的サイズに基づいて行われる、請求項３４に記載の方法。
【請求項３６】
前記決定は、前記ＩＰ機能ブロックによって占有されたダイスペースによって示される物理的サイズに基づいて行われる、請求項３５に記載の方法。
【請求項３７】
前記決定は、タイミングパラメータによって示されるタイミングパラメータによって示される物理的サイズに基づいて行われる、請求項３５に記載の方法。