【手続補正書】
【提出日】平成16年5月10日(2004.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体メモリ装置において、
メモリセルの行と列とを有するメモリ配列と、
アドレス空間のトップ及び底の内の１つに位置するデータを記憶するためのメモリ配列の行の組を含む第１ブロックと、
第１ブロック内のデータへのメモリアクセス要求のためのデコーダであって、前記メモリアクセス要求は、第１ブロックがアドレス空間のトップの高オーダー・アドレスビットを含む第１タイプおよび第１ブロックがアドレス空間の底の高オーダー・アドレス・ビットを含む第２タイプのアドレスプロトコルの内の１つであり、そして前記デコーダは、モード制御信号に応答して高オーダー・アドレスビットを反転するための論理を含み、そして第１タイプおよび第２タイプのアドレスプロトコルに応答して第１ブロック内のメモリ配列の行を選択するための出力信号を出力する前記デコーダと、
を備えた半導体メモリ装置。
【請求項２】  半導体メモリ装置であって、
メモリセルの行と列とを有するメモリ配列と、
データを記憶するためのメモリ配列の行の組を含む第１ブロックと、
第１ブロック内のデータへのメモリアクセス要求のためのデコーダであって、前記メモリアクセス要求は、第１タイプおよび第２タイプのアドレスプロトコルの内の１つであり、そして前記デコーダは、第１タイプおよび第２タイプのアドレスプロトコルに応答して第１ブロック内のメモリ配列の行を選択するための出力信号を出力する前記デコーダと、を含み、
前記デコーダがさらに、
第１入力、第２入力および出力を持った少なくとも１つの論理ゲートを備え、前記少なくとも１つの論理ゲートが、前記第１入力において第１タイプおよび第２タイプのアドレスプロトコル信号に応じ、前記第２入力においてメモリアクセス要求の対応するビットに応じ、第２タイプのアドレスプロトコル信号に応答して対応するビットを論理的に反転した出力信号を出力しそして第１タイプのアドレスプロトコル信号に応答してメモリアクセス要求の対応するビットを論理的に反転しない出力信号を出力する半導体メモリ装置。
【請求項３】  前記少なくとも１つの論理ゲートがＸＯＲ論理を有し、前記論理ゲートが前記第１入力と前記第２入力の「排他的論理和」として出力信号を出力する請求項２記載の半導体メモリ装置。
【請求項４】  前記少なくとも１つの論理ゲートがＸＮＯＲ論理を有し、前記論理ゲートが前記第１入力と前記第２入力の「排他的論理ＮＯＲ」として出力信号を出力する請求項２記載の半導体メモリ装置。
【請求項５】  前記少なくとも１つの論理ゲートの前記第１入力に接続された出力を有する制御をさらに有し、前記制御が前記出力に第１タイプのアドレスプロトコル信号および第２タイプのアドレスプロトコル信号の内選択された１つを出力する請求項２記載の半導体メモリ装置。
【請求項６】  前記制御が、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の１つを出力するために電圧ＶＤＤへの接続に応じ、そして、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の他を出力するために電圧ＶＳＳへの接続に応ずるジャンパー接続を有する請求項５記載の半導体メモリ装置。
【請求項７】  前記制御が、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の１つを出力するために電圧ＶＤＤへ溶融的に接続し、そして、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の他を出力するために電圧ＶＳＳへ溶融的に接続する溶融結合を有する請求項５記載の半導体メモリ装置。
【請求項８】  前記制御が、制御ゲート、浮遊ゲート、ソースおよびシンクを有するプログラム可能な浮遊ゲートメモリセルを含んだスイッチを備え、前記制御ゲートが第１電圧源に接続され、前記シンクが第２電圧源に接続され、そして前記第１電圧源のレベルは前記浮遊ゲートが「低いしきい値」の電荷でプログラムされている時に前記ソースを前記第２電圧源に接続するに十分でありこれにより前記第１タイプのアドレスプロトコル信号を発生し、そして前記第１電圧源のレベルは前記浮遊ゲートが「高いしきい値」の電荷でプログラムされている時に前記ソースを前記第２電圧源から切り離すに十分でありこれにより前記第２タイプのアドレスプロトコル信号を発生する請求項５項記載の半導体メモリ装置。
【請求項９】  第１ブロック内に記憶されたデータが電源投入時にコンピュータを構成するためのブートコードを含み、そして、
前記制御が、
ブートコードに対するメモリアクセス要求に応じて、デコーダがブートコードを含むメモリ配列の第１および第２行のプログラムされた１つを選択する出力信号を出力するために第１タイプのアドレスプロトコル信号および第２タイプのアドレスプロトコル信号の内の適当な１つを出力する論理を含む請求項５記載の半導体メモリ装置。
【請求項１０】  前記第１ブロックがそこに書き込まれたコンピュータを構成するためのブートコードを含んだ記憶されたデータを消去から防ぐためのロック特徴をさらに有する請求項１記載の半導体メモリ装置。
【請求項１１】  前記第１ブロックに記憶されたデータが、電源投入時にコンピュータを構成するブートコードのメモリアクセス要求に応答するためのブートコードを含み、そして、
デコーダが、第１ブロック内に記憶されたデータを選択するために第１タイプおよび第２タイプのアドレスプロトコルの両方のブートコードに対するメモリアクセス要求をデコードする請求項１記載の半導体メモリ装置。
【請求項１２】  前記メモリ配列が、少なくとも第１ブロックと第２ブロックに区分され、そして、第１ブロックの行の数か第２ブロックの行の数に等しくない請求項１記載の半導体メモリ装置。
【請求項１３】  メモリアクセス要求の対応するビットを受信するための複数のアドレス入力ピンを有する集積回路メモリにおいて、
メモリセルの行および列を有するメモリ配列と、
複数の入力および複数の出力を有し、前記複数の入力はメモリアクセス要求の対応するビットを受信する複数のアドレス入力ピンの対応した１つに接続され、前記複数の出力はメモリ配列の対応する行に接続され、メモリ配列の行を選択するために前記複数のアドレス入力ピン上のメモリアクセス要求をデコードするデコーダと、
第１タイプのアドレスプロトコル信号および第２タイプのアドレスプロトコル信号の内の選択された１つを出力する制御と、
第１入力と第２入力と出力を有し、前記第１入力は前記デコーダの複数の入力の対応する１つに接続され、前記第２入力は前記制御の出力に接続され、前記出力が前記デコーダの複数の出力の対応する１つに接続され、制御からの選択されたアドレスプロトコル信号と前記第１入力のメモリアクセス要求の対応するビットとの排他的論理和を出力し、これにより第１タイプのアドレスプロトコルおよび第２タイプのアドレスの内の１つのメモリアクセス要求を第１タイプのアドレスプロトコルおよび第２タイプのアドレスの内の他のメモリアドレスに変換する、少なくとも１つの論理ゲートと、
を備えた集積回路メモリ。
【請求項１４】  前記制御が、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の１つを出力するために電圧ＶＤＤへの接続に応じ、そして前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の他を出力するために前記出力の電圧ＶＳＳへの接続に応ずる、前記出力を電圧源に接続するジャンパーを有する請求項１３記載の集積回路メモリ。
【請求項１５】  前記制御が、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の１つを出力するために電圧ＶＤＤへ溶融的に接続し、そして、前記第１タイプおよび前記第２タイプのアドレスプロトコル信号の内の他を出力するために電圧ＶＳＳへ溶融的に接続する溶融結合を有する請求項１３記載の集積回路メモリ。
【請求項１６】    前記制御が、制御ゲート、浮遊ゲート、ソースおよびシンクを有するプログラム可能な浮遊ゲートメモリセルを含んだスイッチを備え、前記制御ゲートが第１電圧源に接続され、前記シンクが第２電圧源に接続され、そして前記第１電圧源のレベルは前記浮遊ゲートが「低いしきい値」の電荷でプログラムされている時に前記ソースを前記第２電圧源に接続するに十分でありこれにより前記第１タイプのアドレスプロトコル信号を発生し、そして前記第１電圧源のレベルは前記浮遊ゲートが「高いしきい値」の電荷でプログラムされている時に前記ソースを前記第２電圧源から切り離すに十分でありこれにより前記第２タイプのアドレスプロトコル信号を発生する請求項１３項記載の集積回路メモリ。
【請求項１７】  電源投入時にコンピュータを構成するためのブートコードを記憶する集積回路メモリにおいて、
メモリセルの行と列を持つメモリ配列と、
電源投入時にコンピュータを構成するブートコードを記憶するために指定されたメモリ配列の行として定義されるブートブロックと、
２進値の底アドレス“０ｘ２＾Ｎ”から２進値のトップアドレス“１ｘ２＾Ｎ”に渡る範囲の複数のアドレス入力ビットとしてのメモリアクセス要求を受取り、前記２進値の底アドレスおよび前記２進値のトップアドレスの内の指定された１つから開始するアドレスを有するブートコードのためのメモリアクセス要求に応答してブートブロック内の行を選択するためにメモリ配列に接続されたデコーダと、
前記デコーダ内に設けられ、ブートブロックへの前記２進値の底アドレスおよび前記２進値のトップアドレスの内の指定されない１つから開始するアドレスを持つブートコードのためのメモリアクセス要求中の入力アドレスの高オーダー・ビットを反転する論理と、
を備えた集積回路メモリ。
【請求項１８】  前記論理がさらに、
前記２進値の底アドレスおよび前記２進値のトップアドレスの内の指定されない１つから開始するアドレスのブートコードのためのメモリアクセス要求に応答して、ブートブロックへのメモリアクセス要求をデコードするためにメモリアクセス要求の最上位から始まるアドレスビットのグループを反転するように制御された反転器を有する請求項１７記載の集積回路メモリ。