【手続補正書】
【提出日】平成17年4月13日(2005.4.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域とを有し、前記チャンネル領域上に第１ゲート電極と、第２ゲート電極と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有し、
前記チャンネル領域は第１チャンネル領域と第２チャンネル領域から成り、
前記第１チャンネル領域と前記第１ゲート電極との間には第１ゲート絶縁膜を有し、
前記第２チャンネル領域と前記第２ゲート電極との間には第２ゲート絶縁膜を有し、
前記第１ゲート電極上にシリサイド層が形成され、
前記第２ゲート電極上にシリサイド層が形成され、
前記第２ゲート電極のシリサイド層と前記第１ゲート電極のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第２ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサにより、前記第２ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離され、
前記第１ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサにより、前記第１ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第２ゲート絶縁膜は電荷蓄積領域である非導電性の電荷トラップ膜を含み、
前記第１ゲート電極は前記メモリセルのコントロールゲート電極を構成し、
前記第２ゲート電極は前記メモリセルのメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状に形成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
前記第２ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサが形成され、
前記第１ゲート電極上において、一方の側のサイドウォールスペーサにより前記第２ゲート電極のシリサイド層と前記第１ゲート電極のシリサイド層が電気的に分離され、
他方の側のサイドウォールスペーサにより前記第２ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記第２ゲート電極の膜厚は前記第１ゲート電極の膜厚よりも厚く構成され、
前記第２ゲート電極の基板表面上の高さは前記第１ゲート電極の基板表面上の高さよりも高く構成され、
前記一方の側のサイドウォールスペーサは、前記第１ゲート電極上において、前記第２ゲート電極の両側の側壁に自己整合的に形成されることを特徴とする半導体集積回路装置。
【請求項６】
メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上に第１ゲート電極と、第２ゲート電極と、前記第１ゲート電極と第２ゲート電極とを電気的に分離する絶縁膜とを有し、
前記チャンネル領域は第１チャンネル領域と第２チャンネル領域からなり、
前記第１チャンネル領域と前記第１ゲート電極との間には第１ゲート絶縁膜を有し、
前記第２チャンネル領域と前記第２ゲート電極との間には第２ゲート絶縁膜を有し、
前記第２ゲート電極は、前記第１ゲート電極の側壁に絶縁膜を介して形成され、
前記第２ゲート電極の膜厚は前記第１ゲート電極の膜厚よりも厚く、
前記第２ゲート電極の基板表面上の高さは前記第１ゲート電極の基板表面上の高さよりも高く構成されることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記第１ゲート電極上にシリサイド層が形成され、
前記第２ゲート電極にシリサイド層が形成され、
前記第１ゲート電極上において、前記第２ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサにより、前記第２ゲート電極のシリサイド層と前記第１ゲート電極のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置。
【請求項８】
請求項６において、
前記第２ゲート絶縁膜は電荷蓄積領域である非導電性の電荷トラップ膜を含み、
前記第２ゲート電極は、前記第１ゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状に形成され、
前記第１ゲート電極上にシリサイド層が形成され、
前記第２ゲート電極にシリサイド層が形成され、
前記第２ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサが形成され、
前記第１ゲート電極上において、一方の側のサイドウォールスペーサにより、前記第２ゲート電極のシリサイド層と前記第１ゲート電極のシリサイド層が電気的に分離され、
他方の側のサイドウォールスペーサにより、前記第２ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離され、
前記第１ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサにより、前記第１ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置。
【請求項９】
半導体集積回路装置の製造方法であって、
半導体基板のメモリセル形成領域の上部に形成された第１導電膜をエッチングして、メモリセルの第１ゲート電極として作用する第１導電パターンを形成する工程と、
前記第１導電パターンの側壁に絶縁膜を介して前記メモリセルの第２ゲート電極を形成する工程と、
前記第１導電パターン及び前記第２ゲート電極にシリサイド層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９において、さらに
前記第２ゲート電極の側壁および前記第１ゲート電極の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサを形成する工程を含み、
前記第２ゲート電極の側壁に形成されたサイドウォールスペーサにより、前記第２ゲート電極のシリサイド層とソース領域又はドレイン領域のシリサイド層が電気的に分離され、
前記第１ゲート電極の側壁に形成されたサイドウォールスペーサにより、前記第１ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項９において、さらに
前記第２ゲート電極の側壁および前記第１ゲート電極の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサを形成する工程を含み、
前記サイドウォールスペーサ形成工程で周辺回路トランジスタのゲート電極の側壁にサイドウォールスペーサが形成され、
前記シリサイド層形成工程で、前記周辺回路トランジスタのゲート電極上およびソースまたはドレイン領域上にシリサイド層が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１において、
前記メモリセルは、半導体基板のメモリセル形成領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域と、前記ソース及びドレイン領域の一方寄りに配置されたコントロールゲート電極と、前記ソース及びドレイン領域の他方寄りに配置されたメモリゲート電極と、前記チャンネル領域と前記コントロー理ゲート電極との間に形成された第１ゲート絶縁膜と、前記チャンネル領域と前記メモリゲート電極との間に形成された電荷蓄積領域とを有し、
前記第１ゲート電極は前記コントロールゲート電極を構成し、
前記第２ゲート電極は前記メモリゲート電極を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項９において、さらに
前記第２ゲート電極の側壁および前記第１ゲート電極の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサを形成する工程を含み、
前記第２ゲート電極の基板表面上の高さは前記第１ゲート電極の基板表面上の高さよりも高く形成され、
前記両側のうち一方の側のサイドウォールスペーサが前記第１ゲート電極上に形成されて、前記一方の側のサイドウォールスペーサにより前記第２ゲート電極のシリサイド層と前記第１ゲート電極のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３において、
前記両側のうち他方の側のサイドウォールスペーサにより前記第２ゲート電極のシリサイド層とソース領域又はドレイン領域のシリサイド層が電気的に分離され、
前記第１ゲート電極の側壁に形成されたサイドウォールスペーサにより、前記第１ゲート電極のシリサイド層と前記ソース領域又は前記ドレイン領域のシリサイド層が電気的に分離されることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
半導体集積回路装置の製造方法であって、
半導体基板のメモリセル形成領域の上部に形成された第１導電膜をエッチングして、メモリセルの第１ゲート電極として作用する第１導電パターンを形成する工程と、
前記第１導電パターンの側壁に絶縁膜を介して前記メモリセルの第２ゲート電極を形成する工程と、
前記第２ゲート電極の側壁および前記第１ゲート電極の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサに対して自己整合的に、前記第１導電パターン、前記第２ゲート電極、ソース領域およびドレイン領域上にシリサイド層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５において、
前記サイドウォールスペーサ形成工程で周辺回路トランジスタのゲート電極の側壁にサイドウォールスペーサが形成され、
前記シリサイド層形成工程で、前記周辺回路トランジスタのゲート電極上およびソースまたはドレイン領域上にシリサイド層が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
半導体集積回路装置の製造方法であって、
半導体基板のメモリセル形成領域の上部に第１導電膜、前記第１導電膜上に絶縁膜を形成する工程と、
前記絶縁膜及び第１導電膜をエッチングして、メモリセルの第１ゲート電極として作用する第１導電パターンを形成する工程と、
前記第１導電パターンの側壁に前記メモリセルの第２ゲート電極を形成する工程と、
前記第１導電パターン上の前記絶縁膜を除去する工程と、
前記第１導電パターン上において、前記第２ゲート電極の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサに対して自己整合的に、前記第１導電パターン及び前記第２ゲート電極にシリサイド層を形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。