【手続補正書】
【提出日】平成16年7月8日(2004.7.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】  半導体デバイス
【特許請求の範囲】
【請求項１】
第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にpn接合を有する半導体本体を有する半導体デバイスであって、トレンチ状の電界形成領域が、トレンチ内において電圧維持ゾーンを貫通して下層の第二デバイス領域まで延在し、前記トレンチが、前記本体の上面から第一デバイス領域と電圧維持ゾーンを貫通して延在し、前記トレンチが、前記第一デバイス領域に接触するデバイス電極と前記第二デバイス領域との間に接続される半絶縁性材料の抵抗性経路を収容し、前記抵抗性経路が、前記本体の前記上面のレベルより下から始まり、絶縁層が、前記抵抗性経路から前記電圧維持ゾーンに電位を誘電的に結合するために、前記トレンチの側壁に存在し、前記第一デバイス領域が、前記絶縁層まで横方向に延在し、かつ、前記電圧維持ゾーンが、前記デバイスの動作の電圧遮断モードにおいて、前記pn接合から空乏層が広がることによって、前記トレンチ状の電界形成領域の間の自由電荷キャリアが空乏化するように、前記トレンチ状の電界形成領域の間におけるその寸法とドーピング濃度とが決定される、デバイスにおいて、
前記絶縁層が、前記トレンチ内において前記抵抗性経路が始まる下側レベルよりも高い上側レベルまで、前記トレンチの前記側壁に延在し、当該下側レベルが、前記本体内における前記pn接合の前記深さにより近く位置合わせされかつ前記絶縁層によって保護される、ことを特徴とする、デバイス。
【請求項２】
前記半絶縁性材料が、前記トレンチ内の前記上側レベルまで延在するが、前記抵抗性経路の終端部領域が形成されるように、前記上側および下側レベルの間が伝導性ドーパントによって高濃度でドーピングされることと、前記第一デバイス領域に接触する前記デバイス電極が、前記抵抗性経路のこの終端部領域にも接触することとをさらに特徴とする、請求項1に記載のデバイス。
【請求項３】
前記半絶縁性材料が、前記トレンチ内の前記下側レベルより上に存在せず、かつ、前記第一デバイス領域に接触する前記デバイス電極が、前記トレンチの前記上部に延在してこの下側レベルにおいて前記抵抗性経路に接触することをさらに特徴とする、請求項1に記載のデバイス。
【請求項４】
前記下側レベルが、前記pn接合が前記本体内に延在する前記深さに近いがわずかに下であることをさらに特徴とする、請求項1〜3のいずれかに記載のデバイス。
【請求項５】
前記第一デバイス領域が、絶縁ゲート電界効果トランジスタのトランジスタ本体領域であり、前記第一デバイス領域に接触する前記デバイス電極が、反対の導電型のソース領域にも接触するソース電極であり、かつ、絶縁ゲート電極が、前記トランジスタのオン状態において、前記ソース領域と、前記トランジスタのドレインドリフト領域を形成する前記下層の電圧維持領域との間の伝導チャネルを制御するために、前記トランジスタ本体領域に結合される、ことをさらに特徴とする、請求項1〜4のいずれかに記載のデバイス。
【請求項６】
前記絶縁層が達する前記上側レベルが、前記本体の前記上面より下であることと、前記ソース電極が、前記トレンチの前記上部に延在し、前記トレンチの前記側壁において前記トランジスタ本体領域と前記ソース領域の両方に接触し、かつ前記トレンチ内の前記下側レベルにおいて前記抵抗性経路に接触することとをさらに特徴とする、請求項5に記載のデバイス。
【請求項７】
前記絶縁ゲート電極が、前記トレンチ状の電界形成領域のトレンチの間に位置するトレンチゲート構造であることと、前記ソース領域が、前記トレンチゲート構造の絶縁された側壁から、前記トレンチ状の電界形成領域の前記隣接するトレンチの前記側壁まで横方向に延在することとをさらに特徴とする、請求項6に記載のデバイス。
【請求項８】
前記絶縁層が達する前記上側レベルが、前記本体の前記上面に実質的に一致することをさらに特徴とする、請求項1〜5のいずれかに記載のデバイス。
【請求項９】
前記トレンチ状の電界形成領域の前記抵抗性経路が、前記トレンチの前記側壁における前記絶縁層の上に前記半絶縁性材料の層を有することと、絶縁充填材料が、前記半絶縁性材料の前記層の上に存在して前記トレンチの残りを必要なレベルまで埋めることとをさらに特徴とする、請求項1〜8のいずれかに記載のデバイス。
【請求項１０】
前記絶縁充填材料が、前記トレンチの前記側壁における前記絶縁層に対して選択的にエッチング可能であることと、前記絶縁充填材料が、前記半絶縁性材料の前記層が達する前記高さより低いレベルまで前記トレンチの残りを埋めることとをさらに特徴とする、請求項9に記載のデバイス。
【請求項１１】
電圧維持ゾーンが、前記第一導電型の側壁領域によって前記トレンチの前記側壁における前記絶縁層から隔てられる前記反対の導電型の領域を有し、かつ前記pn接合が、当該側壁領域まで横方向に延在することをさらに特徴とする、請求項1〜10のいずれかに記載のデバイス。
【請求項１２】
前記pn接合が、横方向に延びて前記トレンチの前記側壁における前記絶縁層に当たることをさらに特徴とする、請求項1〜10のいずれかに記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、第一導電型の第一デバイス領域と下層の電圧維持ゾーン(voltage-sustaining zone)の間にpn接合を有し、かつ、電圧維持ゾーンを貫通して延在するトレンチ状の電界形成領域を有する、半導体デバイスに関する。このようなデバイスは、例えば、PNダイオード整流器または絶縁ゲート電界効果デバイス（しばしばMOSFETと呼ばれる）である。
【０００２】
【従来の技術】
半導体デバイスの多くの公知のタイプは、第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にpn接合が形成される半導体本体を有する。電界効果トランジスタ（例、電力MOSFET）は、トランジスタのドレインドリフト領域として電圧維持ゾーンを有する、1つの固有のタイプである。電力整流器PiNダイオードは、これとは別の固有のタイプであり、このタイプにおいては、電圧維持ゾーンは、陽極（P）と陰極（N）領域の間の低いドーピング濃度の中間領域である。
【０００３】
公開されているドイツ特許出願DE-A-198 48 828と、PCT公開特許出願WO 01/59844、WO 01/59847、WO 01/59846（当社の参照番号PHNL000065、PHNL000066、PHNL000067）は、このようなデバイスに、トレンチ状の電界形成領域を組み込む手法であって、この電界形成領域が、トレンチ内において電圧維持ゾーンを貫通して下層の第二デバイス領域まで延在し、かつトレンチが、本体の上面から第一デバイス領域と電圧維持ゾーンに延在する、手法を開示している。トレンチは、半絶縁性材料の抵抗性経路(resistive path)を収容し、この経路は、第一デバイス領域に接触するデバイス電極と第二デバイス領域との間に接続される。トレンチ状の電界形成領域の間の電圧維持ゾーンの寸法とドーピング濃度は、動作の電圧遮断モードにおいて、pn接合から空乏層が広がることによって、トレンチ状の電界形成領域の間の自由電荷キャリアが空乏化するように、決定される。
【０００４】
いくつかの実施例においては、抵抗性経路から電圧維持領域に電位を誘電的に結合するために、トレンチの側壁に絶縁層が存在する。図示されているすべて実施例において（DE-A-198 48 828の図4と5を除く）、トレンチの深さ全体を通じて半絶縁性材料が延在し、従って側壁に絶縁層が存在するときには、トレンチの深さ全体を通じて絶縁層も延在する。この結果、トレンチの側壁に絶縁層を有する実施例すべてにおいて、pn接合が絶縁層まで横方向に延在するように図示されている。
【０００５】
DE-A-198 48 828の図4と5には、MOSFETが図示されていて、このMOSFETにおいては、ソース領域に接触するソース電極にトランジスタ本体領域（チャネル領域）を短絡させることが一般に望ましい。このことは、DE-A-198 48 828の図4と5のMOSFETにおけるトレンチの上部において達成されている。このため、トランジスタ本体領域（チャネル領域12）を露出させるために、半絶縁性材料7（図4と5）と絶縁層13（図4に存在する）がトレンチの上部から除去されている。この除去により、ソース電極10がトレンチの上部に延在し、ソース領域11とトランジスタ本体領域12の両方に接触することができる。この形式の短絡の結果として、抵抗性経路は本体の上面のレベルより下から始まる。この形式の短絡のもう一つの結果として、絶縁層（図4における13）が存在するときには、この絶縁層が少なくとも半絶縁性材料7と同じレベルまで除去される。このことは、DE-A-198 48 828の図4に示されている。
【０００６】
トレンチ状の電界形成領域を組み込むことにより、より高いドーパント濃度、従って破壊電圧と直列抵抗率(series resistivity)との従来の二乗の関係によって従来必要とされるよりも低い抵抗率の半導体領域（または挿入された半導体領域）を電圧維持ゾーンに使用して、デバイスの必要な電圧維持特性、電圧遮断特性、破壊電圧特性が得られる。これらのデバイスは、米国特許US-A-4,754,310（当社の参照番号PHB32740）に開示されているデバイスを変更したものである。US-A-,754,310、DE-A-198 48 828、WO 01/59844、WO 01/59846、WO 01/59847の内容全体は、本明細書に参考文献として組み込まれている。
【０００７】
【課題を解決するための手段】
本発明の目的は、隣接する電圧維持ゾーンにおける電界分布が改良されるように、トレンチ状の電界形成領域の設計パラメータを変更することである。
【０００８】
本発明の1つの観点によると、第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にpn接合を有する半導体デバイスであって、
・  前記第一デバイス領域が、前記電圧維持ゾーンを貫通して延在するトレンチ状の電界形成領域の抵抗性経路を収容するトレンチの側壁における絶縁層まで横方向に延在し、
・  前記絶縁層が、前記抵抗性経路から、前記デバイスの動作の電圧遮断モードにおいて空乏化する前記電圧維持ゾーンに電位を誘電的に結合し、
・  前記絶縁層が、前記トレンチ内において前記抵抗性経路が始まる下側レベルよりも高い上側レベルまで、前記トレンチの前記側壁に延在し、当該下側レベルが、前記本体内の前記pn接合の深さに近く位置合わせされかつ前記絶縁層によって保護される、
半導体デバイスが提供される。
【０００９】
このような構造（絶縁層の上側レベルと抵抗性経路の下側レベルとがある）により、（トレンチの中の）抵抗性経路沿いの電圧降下の始点を（トレンチの外の）pn接合の深さにより近く位置合わせすることによって、電圧維持ゾーンにおける電界分布を改善することが可能になる。従って、デバイスの動作の電圧遮断モードにおいて空乏化する電圧維持ゾーンにおいて、より最適な電界分布を達成でき、従ってその破壊電圧をより良好に最適化できる。
【００１０】
DE-A-198 48 828の図4と5のMOSFETにおいては、抵抗性経路が始まるレベルは、ソース領域とトランジスタ本体領域の間のpn接合の深さによって決まる。これと対照的に、本発明によるMOSFETにおいては、抵抗性経路が始まるレベル（下側レベル）は、トランジスタ本体領域とドレインドリフト領域（電圧維持ゾーン）の間のpn接合の深さによって決まる。絶縁層が上側レベルまで延在するため、（抵抗性経路が始まる）下側レベルを、電圧維持ゾーンとのpn接合に非常に近く位置合わせすることができる。このpn接合に近い位置合わせは、漏洩電流が高くなる危険性なしに可能である。本発明に従わない場合、漏洩電流の大きさは、任意の製造工程における位置合わせの許容差に依存して変動することがある。実際には、抵抗性経路が始まる下側レベルは、pn接合が絶縁層に当たるレベルのわずかに下であってもよい。従って、トレンチの側壁におけるpn接合の終端部を、上側レベルまで延在する絶縁層によって保護されたままにできる。
【００１１】
本発明による有利な特徴は、添付されている請求項に記載されている。これらおよびその他の観点は、本発明の具体的な実施例において一例として図解されていて、これらの実施例について添付の図面を参照しながら以下に説明する。
【００１２】
留意すべき点として、図1〜4と図7および8は線図である。これらの図の各部の相対的な寸法と比率は、図の見やすさと便宜上の理由で大きさが誇張または縮小されて示されている。異なる実施例における対応する、または類似する部分は、原則的に同じ参照記号を使用して参照されている。
【００１３】
【発明を実施するための形態】
図1は、第一および第二デバイス領域23、22の間に電圧維持ゾーン20を含む単結晶半導体本体10を有する半導体デバイスの1つの実施例を示す。領域23は、電圧維持ゾーン20とpn接合24を形成する。これらの領域23と22は、本体10の第一表面11と反対側の第二表面12それぞれに隣接する電極接続を有する。
【００１４】
この例においては、デバイスは、それぞれソースおよびドレイン電極31と32が接触するソースおよびドレイン領域21と22を有するFETである。ソース領域21は、領域23であるトランジスタのチャネルを収容する本体領域（「ベース領域」とも呼ばれる）によって、電圧維持ゾーン20から普通の方法で隔てられている。領域23は、ソース領域21とpn接合25を形成し、かつ電圧維持ゾーン20とpn接合24を形成する。ゾーン20は、トランジスタのドレインドリフト領域である。
【００１５】
このトランジスタは、中間ゲート誘電層34によって領域23から絶縁されているゲート電極33を有するMOSFETタイプであり、ゲート電極33は中間ゲート誘電層34を超えて容量的に結合(capacitively coupled)されている。従って、ゲート電極33は、トランジスタのオン状態においてソースおよびドレイン領域21と22の間の領域23に伝導チャネルを形成して制御するように公知の方法で作用する。
【００１６】
図1のデバイスは、トレンチ状の電界形成領域40を有する改良タイプでもあり、この電界形成領域40は、DE-A-198 48 828、WO 01/59844、WO 01/59846、およびWO 01/59847に開示されている領域を変更したものである。トレンチ状の電界形成領域40は、デバイスの破壊電圧を向上させる。
【００１７】
従って、表面11から本体10の中に延在するトレンチ41が存在する。これらのトレンチ41の配置は、配列および／または相互接続された網状および／または個々の独立した複数のトレンチの形式でよい。これらのトレンチ41（またはトレンチ網41）は、図1の断面図において領域23とゾーン20を幅wのメサに分離する。各電界形成領域40は、電圧維持ゾーン20を貫通して電極接続領域22まで延在する抵抗性経路42をトレンチ41の中に含む。この経路42は、電極31と32の間に接続される。抵抗性経路42から電圧維持ゾーン20に電位を誘電的に結合するために、トレンチ41の側壁に絶縁層44が存在する。
【００１８】
図1のMOSFETの電圧遮断状態においては、逆バイアス状態のpn接合24からと、トレンチ41の側壁から、電圧維持ゾーン20内に空乏層が広がる。電圧維持ゾーン20の寸法wおよびzとドーピングNdは、この電圧遮断状態においてトレンチ状の電界形成領域40の間のゾーン20の自由電荷キャリアが空乏状態となるように、公知の方法で適切に選択される。
【００１９】
破壊電圧が向上する結果について、以下に簡潔に説明する。電極31と32の間に抵抗性経路42を通じて小さい漏洩電流I1が流れるため、これらの経路42は、線形的な電位勾配、従って均一な電界分布を生成する抵抗器として作用する。この電位勾配は、絶縁層44を超えて電圧維持ゾーン20に容量的に結合される。ゾーン20の寸法wを十分に小さくすることによって、ゾーン20の中間領域（MOSFETのドリフト領域）に均一な電界を渡すことができる。これにより、電圧維持ゾーン20内のピーク電界が減少し、ゾーン20のドーピングレベルNdに対する破壊電圧が、これに対応して高まる。特定の破壊電圧に対して、ドーピングレベルNdを高めることができ、これによりデバイスのオン抵抗を減少させることができる。
【００２０】
コンピュータシミュレーションと実験結果から、達成可能な最適な破壊電圧は、pn接合24の深さdに対する抵抗性経路42の上端の位置（レベル82）に依存することが示された。pn接合24と抵抗性経路42の上端レベル82の間の差が大きすぎると、pn接合24が絶縁層44に当たる位置付近の横方向の電界が大きくなる。このことは、抵抗性経路42における電界分布の性質からすぐに理解できる。従って、抵抗性経路42における電圧降下は、経路42の上端の接触レベル82からただちに始まるのに対し、（絶縁層44の反対側の）領域23は、pn接合24付近の深さまで一定電圧のままである。
【００２１】
従って、本発明による図1のデバイスにおいては、抵抗性経路42は、pn接合24が絶縁層44に当たる位置の近くに位置合わせされる、トレンチ41内のレベル82から始まる。絶縁層44は、抵抗性経路42が始まるレベル82よりも高い上側レベル81まで、トレンチ41の側壁に延在する。従って、トレンチ41におけるpn接合24の終端部は、絶縁層44によって保護されて不動態化され、これにより、トレンチ41の側壁における漏洩電流が減少する。これに対してトレンチ41の内側では、経路42が始まる下側レベル82は、（絶縁層のレベル81よりも、）pn接合24がトレンチ41の側壁に当たる位置に近く位置合わせされる。
【００２２】
図1のデバイスにおける異なるレベル81と82を有するこの有利な構造の影響が、図4A〜4Cの単純化された表現をモデル化する図5のコンピュータシミュレーションと、図6の実験結果に示されている。これらのシミュレーションと実験では、以下のパラメータが適用される。
【００２３】
・  n型ゾーン20のドーピング濃度は3x1016 cm-3。
・  領域23のドーピング濃度は、その電位が電極31にかかる電位に一致するように、ずっと高い。
【００２４】
・  同様に、領域22のドーピング濃度は、その電位が電極32にかかる電位に一致するように高いことを想定する（領域22は図4A〜4Dに描く必要がない）。
【００２５】
・  表面11からの接合の深さdは0.3 μm（マイクロメートル）。
・  pn接合24からのゾーン20の厚さzは3.7 μm、すなわち表面11から領域23とゾーン20を通るトレンチの深さは4μm。
【００２６】
・  絶縁層レベル81は表面11に一致する。
・  （レベル81から経路開始レベル82までの）オフセットxは、図4Aの場合に+0.2 μm、図4Cの場合に-0.2 μmであり、図4Bの場合には存在しない（0.0 μm）。
【００２７】
・  図4A〜4Cに存在するが図4Dには存在しない二酸化珪素の絶縁層44の厚さは25 nm（ナノメートル）。
【００２８】
図5からわかるように、デバイスの破壊電圧Vbvは、メサ幅wが4μmから1μmに減少するに従って増大する。Vbvのこの増大は、経路42における均一な電界が、空乏化したゾーン20の幅全体wに、より良好に渡されることを反映する。
【００２９】
しかしながら、図5は、経路開始レベル82がpn接合24の近くに位置合わせされるに従って破壊電圧Vbvが増大する様子も示す。Vbvのこの増大は、経路42沿いの線形的な電位勾配とゾーン20の距離z（pn接合24から下層のデバイス領域22まで）にわたる均一な電界とがよく一致することを反映する。
【００３０】
トレンチの側壁におけるpn接合24の終端部は、（上側レベル81まで延在する）絶縁層44によって保護されるため、経路開始レベル82がpn接合24のレベル近くに位置合わせされるように設計される製造工程を採用することができる。採用する工程の位置合わせ許容差の結果として、経路開始レベル82は、例えば図4Aに示されているようにpn接合24の上0.1 μmからpn接合24の下0.1 μmまでの範囲内となる。この下限、すなわち本発明によってレベル82がトレンチ41におけるpn接合24の終端部のわずかに下であってもよいことが達成されるのは、絶縁層44の上側レベル81のためである。
【００３１】
図6は、2つのデバイス4Aと4Dにおける、（電極31と32の間の）バイアス電圧Vsdに対する（電極31と32の間の）デバイス漏洩電流ILの変動を示す。これらの2つのデバイスは、デバイス4Aが側壁絶縁層44（25 nmの酸化物）を含みデバイス4Dが含まないことを除いて同じである。このようなデバイスは、図4Aと4Dの比較において表されている。抵抗性経路42はPOLYDOX材であった。図に示されているように、トレンチ41の側壁から絶縁層44を省略すると、漏洩電流は10倍に増加する。出願人は、デバイス4Dに流れる余分な漏洩電流の大部分は、pn接合24付近の絶縁されていない側壁を通じてゾーン20に流れるものと考える。その場合、この近傍、すなわちpn接合24が側壁に当たる領域とその下の領域に、絶縁層44を含めることは特に重要である。
【００３２】
図6は、側壁絶縁層44を省略することに起因して破壊電圧が低下することも示す。本出願人は、この破壊電圧の低下の大部分は、中間絶縁層44が存在しないときに漏洩電流が経路42からゾーン20に流れることに起因して、経路42沿いの線形的な電位勾配が乱れることが原因であると考える。
【００３３】
デバイス4Aと4Dの両方においては、経路開始レベル82はpn接合レベルより上であった。図6は、経路開始レベル82がpn接合レベルより下にあることによって漏洩電流と破壊電圧がどのように影響されるかは示していない。経路開始レベル82がpn接合レベルの下にある場合、絶縁層44のない図4Dの構造は使用できなくなり、なぜなら、その場合にpn接合24が経路接点部(31)によって短絡するためである。しかしながら、図4Aの構造の場合、このようにレベルが変化しても、保護絶縁層層44があるため問題は生じない。
【００３４】
経路開始レベル82をpn接合24のレベル付近の近くに位置合わせし、かつトレンチ41の側壁の絶縁層44の上側レベル81の下に形成するために、様々な製造技法を使用できる。これらの特殊なレベルの特徴を除き、各デバイス部分は、公知の材料、ドーピング濃度、寸法、構造でよい。デバイス本体10は、代表的にはシリコンである。抵抗性経路42の半絶縁性材料には、酸素および／または窒素によってドーピングされた多結晶シリコン（例、いわゆるPOLYDOXまたはSIPOS）を使用できる。
【００３５】
薄い絶縁層44は、熱的に成長させた(thermally-grown)二酸化珪素か、または例えば二酸化珪素および／または窒化珪素の溶着膜でよい。層44の厚は、代表的には、例えば約25 nm〜50 nmの範囲内である。従って、1つの具体的な例においては、層44は、次のように形成でき、すなわち、(i)トレンチ41の、露出したシリコン側壁と底を酸化して厚さ38 nmの酸化物を形成させ、(ii)次いで、トレンチ41の底からこの酸化物をエッチングにより除去して、トレンチの底に領域22を再び露出させる。この場合に、エッチングステップ(ii)では、トレンチ41の側壁の厚さ38 nmの酸化物の約3分の1を除去し、すなわち層44を約25 nmまで薄くする。このような酸化物層44は、pn接合24に対する良好な誘電的整合性(dielectric integrity)と良好な防護性を有する。
【００３６】
シリコン本体10の代表的な例においては、ゾーン20は、砒素またはリン原子5.1015〜5.1016 cm-3の範囲内の均一なドーピング濃度を有し、トレンチ状の領域40のピッチ（中心間の間隔）は2 mm〜10mmの範囲内である。ゾーン20の厚さzは、デバイスの必要な破壊電圧に関連する。60V〜1kVの間の破壊電圧の場合、厚さzは代表的には3 μm〜50 μm（マイクロメートル）の範囲にある。
【００３７】
図1と4Aは、トレンチ41の上部から半絶縁性材料をエッチングするステップを含むこのような製造技法の1つを示す。従って、このデバイスにおいては、トレンチ41のレベル82より上に半絶縁性材料42が存在しない。デバイス電極31は、このレベル82において抵抗性経路42に接触するための、トレンチ41の上部に延在する伝導部分38を有する。この伝導部分38は、本体表面11上の電極31も形成する金属層（例、アルミニウムまたはタングステン）か、または、トレンチ41の上部を満たす充填材（導電的にドーピングされた多結晶シリコンまたはタングステンなど）でよい。図1と4Aのこの実施例においては、絶縁層44が達する上側レベル81は、本体10の上面11と実質的に一致する。従って、この実施例においては、デバイス電極31は、本体表面11においてデバイス領域23に接触する。
【００３８】
図2は、別の製造技法であって、半絶縁性材料を絶縁層44としてトレンチにおける同じ上側レベル81まで存在させる製造技法を示す。しかしながら、この半絶縁性材料は、上側レベル81と下側レベル82の間が伝導性ドーパント（例、ほう酸またはリン）によって高濃度でドーピングされて、抵抗性経路42の終端部領域48が形成される。領域48のドーピングは、半絶縁性材料の中に高線量のドーパントを注入するおよび／または拡散させることによって、例えば、POLYDOXまたはSIPOSに3x1015 cm-2を超える注入線量を使用することによって、実施できる。デバイス領域23に接触するデバイス電極31は、抵抗性経路42のこの終端部領域48にも接触する。
【００３９】
図1と2は、レベル82がpn接合24の深さdよりわずかに上にあることを示すが、図1と2におけるレベル82は、pn接合24が絶縁層44に当たるレベルに一致するか、またはわずかに下であってもよい。このような変更は、図3に示されていて、この場合におけるレベル82は、深さdより非常に短い距離x3だけ下にある。
【００４０】
図1〜3のデバイスは、電界効果トランジスタであり、この電界効果トランジスタにおいては、第一デバイス領域23が、トランジスタ本体領域であり、デバイス電極31が、反対の導電型のソース領域21にも接触するソース電極である。図1と2は、ソース電極31が本体10の上面11において本体領域23に接触することを示している。しかしながら、ソース電極31は、トレンチ41の上部において本体領域23に接触してもよい。このような構造は、図3に示されている。この実施例においては、絶縁層44が達する上側レベル81は、ソース領域21の深さよりも大きい距離x1だけ、本体10の上面11より下にある。ソース電極31は、トレンチ41の上部に延在し、トレンチ41の側壁においてトランジスタ本体領域23とソース領域21の両方に接触し、トレンチ41のレベル82において抵抗性経路42に接触する。このレベル82は、レベル81より距離x2だけ下になる。
【００４１】
この図3の構造は、トレンチゲートMOSFETの場合に特に有利であり、トレンチゲートMOSFETにおいては、トレンチゲート構造33、34は、トレンチ状の電界形成領域40のトレンチ41の間に位置する。この場合、図3に示されているように、ソース領域21は、トレンチゲート構造33、34の絶縁された側壁からトレンチ状の電界形成領域40の隣接するトレンチ41の側壁まで横に延在することができる。これにより、トレンチ状の電界形成領域40のピッチがより小さい、よりコンパクトなMOSFET構造を達成できる。
【００４２】
ここまで図1〜3に示されているトレンチ状の電界形成領域40の場合、絶縁型トレンチ41は、垂直の抵抗性経路42を形成する半絶縁性材料によって満たされる。その場合に、トレンチ41の幅は、経路42の抵抗を決定する断面を与える。例えば、図7と8に示されているように追加の絶縁充填材46を使用することで、この抵抗値を決めるときと異なるレベル81と82を決めるときの自由度を大きくすることができる。
【００４３】
図7と8においては、トレンチ状の電界形成領域40の抵抗性経路42は、トレンチ41の絶縁された側壁沿いに延在する半絶縁性材料の抵抗層42aを有する。図7に示されているように、抵抗層42aは、各トレンチ41の底面上に延在してもよい。これに代えて、図8に示されているようにトレンチの底から除去してもよい。層42aの上には絶縁充填材46が存在して、必要なレベルまでトレンチ41の残りを満たす。この場合には、層42aの厚さは、経路42の抵抗を決定する断面を与える。層42aは、代表的には、半絶縁性材料、例えば酸素および／または窒素によってドーピングされた多結晶シリコンを有する。絶縁充填材46は、例えば、溶着された二酸化珪素または窒化珪素でよい。
【００４４】
図7と8の実施例の両方においては、半絶縁性材料は、トレンチの側壁における絶縁層44と同じ高さ81まで延在する。これらの特定の例においては、高さ81は表面11にも一致するが、表面11より下でもよい。
【００４５】
図7のデバイスにおいては、絶縁充填材46は、高さ81より低いレベルまでトレンチ41の残りを満たす。これは、トレンチ41の上部から材料46をエッチングにより除去することによって達成される。この目的のため、絶絶縁充填材46は、絶縁層44に対して選択的にエッチングできるように選択される。従って、例えば、材料46が窒化珪素であり層44が二酸化珪素でよく、この逆でもよい。この図7の構造においては、電極31は、トレンチの上部における層42aの露出している側面に接触する。従って、抵抗性経路42は、エッチングされた絶縁充填材46の上端（レベル82）において始まる。半絶縁性材料の層42aの、レベル82より上の部分は、電極31と絶縁層44の間の保護的な緩衝域となる。このことは、レベル82がpn接合24よりもわずかに深いときに特に有利である。
【００４６】
図8のデバイスにおいては、絶縁充填材46は、絶縁層44および半絶縁性層42aと同じ高さ81までトレンチ41の残りを満たす。しかしながら、抵抗性経路42は、下側のレベル82において始まる。このことは、レベル81と82の間の、層42aの上部を、図2の場合のように高線量の伝導性ドーパントを注入するおよび／または拡散させることによって、終端部領域48に変換することによって達成される。従って、高濃度でドーピングされた終端部領域48は、両横の絶縁層44と絶縁充填材46の間にはさまれる。デバイス領域23に接触するデバイス電極31は、抵抗性経路42のこの終端部領域48にも接触する。
【００４７】
図1、2、3、7、8それぞれは、トレンチゲートMOSTの実施例を示し、このトレンチゲートMOSTにおいては、トレンチゲート電極33が、p型の本体領域23の下端を超えてドレインドリフト領域20まで延在する。しかしながら、これに代えて、平面的なゲート電極33'が表面11上のゲート誘電体34の上に存在するDMOST構成を実現できる。DMOSTにおいては、本体領域23とドレインドリフト領域20は、ゲート電極33'の中心より下である表面11まで延在する。
【００４８】
本発明は、主電極領域としてp+陽極領域23とn+陰極領域22を有するダイオード整流器にも使用できる。これらの領域22と23は、中間の電圧維持ゾーン20によって隔てられる。領域23は、このn型ゾーン20と整流pn接合を形成する。従って、このようなダイオード整流器にはデバイス部分21と33および34が存在せず、p型領域23は、その電界形成領域40によって中断される部分を除いて連続的である。
【００４９】
図4Aの単純化された線図は、図1のタイプの本発明の実施例（トレンチゲート MOSFETの実施例、DMOSTの実施例、およびPNダイオード整流器の実施例など）を一般的に表すことができる。同様に、図2、3、7、8のタイプの本発明の実施例（トレンチゲートMOSFETの実施例、DMOSTの実施例、およびPNダイオード整流器の実施例など）を一般的に表すことのできる単純化した線図も作成できる。
【００５０】
ここまでに示されている実施例すべてにおいて、電圧維持ゾーン20は、第一導電型（この例においてはn型）の半導体領域であり、トレンチ41の絶縁された側壁まで延在する。この変更として、電圧維持ゾーン20が、それぞれ第一および第二導電型（n型とp型）の挿入された半導体の第一および第二領域20aと20bを有する構造も可能である。n型領域20aは、トレンチ41の絶縁された側壁からp型領域20bによって隔てることができる。この場合、pn接合24は、側壁領域20bまで横方向に延在する。これらの領域20aと20bの寸法とドーパント濃度は、電圧遮断モードにおいて電圧維持ゾーン20（20a、20b）が空乏化するときに、これらの空乏化した領域20aと20bの単位面積あたりの空間電荷が実質的に平衡状態となるような値である。しかしながら、p型側壁領域20bの主な機能は、デバイスのオン状態において抵抗層42aにおける残留電荷に対する遮蔽として作用することである。このような多層ゾーン20（20a、20b）は、WO 01/59846（当社のPHNL000067）に開示されている。異なるレベル81と82を有する本発明の実施例は、例えば図1、2、3、7、8の変更において、このような多層ゾーン20（20a、20b）を有することができる。
【００５１】
抵抗性経路42、絶縁層44、電極31、電圧維持ゾーン20の、ここまでに示されている、および／または説明されているさまざまな具体例は、本発明による多数のデバイスタイプに使用できる。具体的な例として、トレンチゲートMOSFET、DMOSトランジスタ、PN整流ダイオードがあげられる。
【００５２】
他の公知の特徴、例えば、DE-A-198 48 828、WO 01/59844、WO 01/59846、WO 01/59847からの特徴も、本発明による異なるレベル81と82と組み合わせて使用できる。
【００５３】
従って、当業者には、本発明の開示を読むことから、他のバリエーションと変更が明らかであろう。このようなバリエーションと変更には、半導体デバイスの設計、製造、使用においてすでに知られていて、かつ本文書にすでに説明されている機能の代わりに、または機能に加えて使用できる、同等およびその他の特徴を含めることができる。
【００５４】
本出願において、請求項は、特徴の特定の組合せについて形成されているが、本発明の開示の範囲には、本文書に明示的または暗示的いずれかに開示されている新規の特徴または特徴の新規の組合せ、またはその一般化についても、それらがいずれかの請求項において現在請求されているのと同じ発明に関連するか否かと、それらが本発明が緩和するのと同じ技術問題の一部またはすべてを緩和するか否かには関係なく、含まれるものとする。これにより、出願人は、本出願または本出願から派生するさらなる出願の審査過程において、このような特徴および／またはこのような特徴の組合せについて、新たな請求項を作成することがあることを通告する。
【図面の簡単な説明】
【図１】  本発明による半導体デバイスの3つの個別のMOSFETの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図２】  本発明による半導体デバイスの3つの個別のMOSFETの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図３】  本発明による半導体デバイスの3つの個別のMOSFETの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図４Ａ】  図4Aは、図1のデバイスの、トレンチ状の電界形成領域の絶縁された側壁に隣接する部分の単純化して表したものであり、本発明による適切な構造のレベルの具体的な例を示す。
【図４Ｂ】  図4Aに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図４Ｃ】  図4Aに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図４Ｄ】  図4Aに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図５】  図4A〜4Cの異なる構造における、メサ幅w（単位μm：マイクロメートル）に対する破壊電圧Vbv（単位ボルト）のコンピュータシミュレーションのグラフであり、異なるレベルの影響を示す。
【図６】  図4Aと4Dの異なる構造における、バイアス電圧Vsd（単位V）に対するデバイスの電極の間のデバイス漏洩電流IL（単位A）の実験測定値のグラフであり、pn接合が当たるトレンチの側壁に絶縁層を有する影響を示す。
【図７】  図1のMOSFETの例の本発明による変更、すなわちトレンチ状の電界形成領域に絶縁充填材を含めたMOSFETの線図式の横断面図である。
【図８】  図2のMOSFETの例の本発明による変更、すなわちトレンチ状の電界形成領域に絶縁充填材を含めたMOSFETの線図式の横断面図である。
【符号の説明】
10  半導体本体
11  第一表面
12  第二表面
20  電圧維持ゾーン
20a、20b  第一領域、第二領域
21  ソース領域
22  ドレイン領域
23  第二デバイス領域
24、25  pn接合
33  ゲート電極
34  中間ゲート誘電層
38  伝導部分
40  トレンチ状の電界形成領域
41  トレンチ
42  抵抗性経路
42a  半絶縁性材料の抵抗層
44  絶縁層
46  絶縁充填材
48  終端部領域
81  上側レベル
82  下側レベル
z  ゾーン20の厚さ
w  ゾーン20の幅
d  p-n接合24の深さ
Vbv  破壊電圧
Vsd  バイアス電圧
I1  漏洩電流
Nd  ドーピングレベル