【手続補正書】
【提出日】平成16年11月26日(2004.11.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを構成するトランジスタを有し、
前記トランジスタは、他のメモリセルから電気的に分離されてフローティング状態になる第１導電型の半導体層と、この半導体層に形成されてビット線に接続される第２導電型のドレイン拡散層と、前記半導体層に前記ドレイン拡散層から離隔して形成されてソース線に接続される第２導電型のソース拡散層と、前記ドレイン及びソース拡散層の間の前記半導体層上にゲート絶縁膜を介して形成されてワード線に接続されるゲート電極とを備えて構成され、且つ、
前記トランジスタは、前記半導体層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とを有する
ことを特徴とする半導体メモリ装置。
【請求項２】
前記第１データ状態は、前記トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、このインパクトイオン化により生成された過剰の多数キャリアを前記半導体層に保持した状態であり、
前記第２データ状態は、前記半導体層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記半導体層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態である
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層である
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記シリコン層がｐ型であり、前記トランジスタがＮチャネルＭＯＳトランジスタである
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記ソース線の電位は固定であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
データ書き込み時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記基準電位より高い第１の電位を与え、
非選択のトランジスタのワード線に前記基準電位より低い第２の電位を与え、
ビット線には、前記第１データ状態を書き込む場合には、前記基準電位より高い第３の電位を与え、前記第２データ状態を書き込む場合には、前記基準電位より低い第４の電位を与える
ことを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
データ読み出し時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出する
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項８】
データ読み出し時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出する
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項９】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知する
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項１０】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知する
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項１１】
複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項１２】
シリコン基板に絶縁膜を介してシリコン層が形成されたＳＯＩ基板と、
前記シリコン層に形成され、ドレイン拡散層を共有する二つずつがチャネル幅方向に素子分離されてマトリクス配列されたトランジスタと、
一方向に並ぶトランジスタのゲート電極に共通接続されたワード線と、
このワード線と交差する方向に配設されて前記トランジスタのドレイン拡散層に接続される複数のビット線と、
前記トランジスタのソース拡散層が前記ワード線方向に連続的に配設されて固定電位が与えられる共通ソース線とを備え、
前記トランジスタは、前記シリコン層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記バルク領域の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とを有する
ことを特徴とする半導体メモリ装置。
【請求項１３】
前記トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されている
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
前記ドレイン拡散層及びソース拡散層は、前記シリコン層の下方にある前記絶縁膜に達する深さに形成されて
いることを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１５】
前記第１データ状態は、前記トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、このインパクトイオン化により生成された過剰の多数キャリアを前記半導体層に保持した状態であり、
前記第２データ状態は、前記シリコン層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記半導体層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態である
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１６】
前記シリコン層がｐ型であり、前記トランジスタがｎチャネルＭＯＳトランジスタである
ことを特徴とする請求項１５記載の半導体メモリ装置。
【請求項１７】
前記共通ソース線の電位は固定されている
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１８】
データ書き込み時には、
前記共通ソース線を基準電位として、
選択されたワード線に前記基準電位より高い第１の電位を与え、
非選択のワード線に前記基準電位より低い第２の電位を与え、
ビット線には、前記第１データ状態を書き込む場合には、前記基準電位より高い第３の電位を与え、前記第２データ状態を書き込む場合には、前記基準電位より低い第４の電位を与える
ことを特徴とする請求項１７記載の半導体メモリ装置。
【請求項１９】
データ読み出し時には、
前記共通ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出する
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項２０】
データ読み出し時には、
前記共通ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出する
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項２１】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知する
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項２２】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知する
ことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項２３】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知する
ことを特徴とする請求項１８記載の半導体メモリ装置。
【請求項２４】
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知する
ことを特徴とする請求項１８記載の半導体メモリ装置。
【請求項２５】
複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１２記載の半導体メモリ装置。
【請求項２６】
シリコン基板に絶縁膜を介してシリコン層が形成されたＳＯＩ基板と、
前記シリコン層にマトリクス状に配列形成され、上面及び側面が保護膜で覆われた状態で一方向に連続するワード線としてパターン形成されたゲート電極及び、このゲート電極と自己整合的に形成されたソース及びドレイン拡散層を有する複数のトランジスタと、
前記複数のトランジスタを覆う第１の層間絶縁膜と、
前記各トランジスタのソース拡散層上で前記第１の層間絶縁膜に前記ワード線と並行して連続するストライプ状に形成された第１のコンタクト孔に埋め込まれたソース配線層と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記各トランジスタのドレイン拡散層上で前記第２の層間絶縁膜に開けられた第２のコンタクト孔に埋め込まれたビット線コンタクトプラグと、
前記第２の層間絶縁膜上に前記ワード線と交差して配設されて、前記ビット線コンタクトプラグを介して前記トランジスタのドレイン拡散層に接続されるビット線とを備え、
前記トランジスタは、バルク領域に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記バルク領域の過剰の多数キャリアがドレイン拡散層に放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する
ことを特徴とする半導体メモリ装置。
【請求項２７】
シリコン基板に絶縁膜を介してシリコン層が形成されたＳＯＩ基板と、
前記シリコン層にマトリクス状に配列形成され、上面及び側面が第１の保護膜で覆われた状態で一方向に連続するワード線としてパターン形成されたゲート電極及び、このゲート電極と自己整合的に形成されたソース及びドレイン拡散層を有する複数のトランジスタと、
前記複数のトランジスタを覆う第１の層間絶縁膜と、
前記層間絶縁膜の前記各トランジスタのソース拡散層上に形成されたコンタクト孔に埋め込まれたソースコンタクトプラグと、
前記層間絶縁膜の前記各トランジスタのドレイン拡散層上に形成されたコンタクト孔にそれぞれ埋め込まれたドレインコンタクトプラグと、
前記ワード線の方向に並ぶ前記ソースコンタクトプラグを共通接続すると共に上面及び側面が第２の保護膜により覆われたソース配線層と、
このソース配線層を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上に前記ワード線と交差して配設されて、前記ドレインコンタクトプラグを介して前記トランジスタのドレイン拡散層に接続されるビット線とを備え、
前記トランジスタは、バルク領域に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記バルク領域の過剰の多数キャリアがドレイン拡散層に放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する
ことを特徴とする半導体メモリ装置。