【手続補正書】
【提出日】平成16年12月16日(2004.12.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各フィールドが特定の例外ルーチンに対応し、各フィールドが、対応する例外ルーチンへのアクセスの識別をデバッガーが望むことを表示するようにセット可能である、多数のフィールドを有する制御レジスタと、
データ処理装置内のプロセッサコアが例外ルーチンのための命令フェッチコマンドを発生する時に第１信号を受信し、命令フェッチコマンドと共に発生される命令アドレスからどの例外ルーチンをフェッチするかを判定するように構成された例外ルーチンキャッチ論理回路とを備え、
該キャッチ論理回路が、判定された例外ルーチンに対応する制御レジスタのフィールドを参照し、そのフィールドがセットされているかどうかを判断し、かつフィールドがセットされている場合にブレークポイント信号をプロセッサコアに出力するように構成された、データ処理装置のためのデバッガーインターフェースユニット。
【請求項２】
第１信号は、実行すべき例外ルーチンのための命令フェッチをリクエストするよう、プロセッサコアにより制御バスに出力される信号である、請求項１記載のデバッガーインターフェースユニット。
【請求項３】
第１信号は、命令フェッチが求められていることを表示するよう、プロセッサコアによって出力される信号と、命令フェッチが例外ルーチンに関連することを表示するための評価信号とから成る、請求項２記載のデバッガーインターフェースユニット。
【請求項４】
デバッガーが対応する例外ルーチンへのアクセスを識別したいかどうかを表示するための単一ビットを各フィールドが含む、請求項１記載のデバッガーインターフェースユニット。
【請求項５】
キャッチ論理回路が命令フェッチコマンドと共に発生される命令アドレスの所定ビットから命令フェッチコマンドが関連するのはどの例外ルーチンであるかを判断するように構成された、請求項１記載のデバッガーインターフェースユニット。
【請求項６】
プロセッサコアによって開始される命令またはデータアクセスに関する情報を受信するための入力ターミナルと、
１つ以上のハードウェアブレークポイントユニットとを備え、各ブレークポイントユニットが、プロセッサコアにブレークポイントユニット信号を送るようにする命令またはデータアクセスの属性を記憶するための多数のブレークポイントレジスタ、およびブレークポイントレジスタ内の属性と入力ターミナルで受信された情報とを比較するためのブレークポイント比較器を有し、
ブレークポイント比較器がブレークポイントレジスタ内の属性と入力ターミナルで受信された情報に含まれた対応する属性とが一致すると判断すると、各ブレークポイントユニットが前記ブレークポイント信号を発生するように構成された、請求項１記載のデバッガーインターフェースユニット。
【請求項７】
入力ターミナルがプロセッサコアによって開始される命令またはデータアクセスに関する情報を受信するためのアドレスバス、データバスおよび制御バスに接続されている、請求項６記載のデバッガーインターフェースユニット。
【請求項８】
ブレークポイントユニットまたはステートマシンのいずれかにより発生されるブレークポイント信号を受信し、プロセッサコアに単一信号を出力するための論理ゲートを更に含む、請求項６記載のデバッガーインターフェースユニット。
【請求項９】
デバッガーからの属性を受信し、ブレークポイントレジスタ内に記憶するためのインターフェースを更に含む、請求項６記載のデバッガーインターフェースユニット。
【請求項１０】
制御レジスタがステップ方法を使用すべきことを表示するようにセット可能な別のフィールドを有し、デバッガーインターフェースが更に、
データ処理装置内のプロセッサコアが命令フェッチを行うことをリクエストした際に、第２信号を受信するようになっており、プロセッサコアがリクエストした命令フェッチの数の記録を維持するようになっているステートマシンを備え、
該ステートマシンが更に制御レジスタを参照し、別のフィールドがセットされているかどうかを判断し、別フィールドがセットされている場合において、プロセッサコアによって所定の数の命令フェッチがリクエストされると、プロセッサコアにブレークポイント信号を出力するように構成された、請求項１記載のデバッガーインターフェースユニット。
【請求項１１】
命令フェッチの所定の数が２であり、ステップ方法が１回のステップ動作である、請求項１０記載のデバッガーインターフェースユニット。
【請求項１２】
第２信号は、命令フェッチがリクエストされていることを示すための、プロセッサコアによって制御バスに出力される信号である、請求項１０記載のデバッガーインターフェースユニット。
【請求項１３】
命令を実行するためのプロセッサコアと、
請求項１に記載のデバッガーインターフェースユニットとを備えたデータ処理装置。
【請求項１４】
命令を記憶するための命令キャッシュと、
データを記憶するためのデータキャッシュと、
命令キャッシュをプロセッサコアに接続するようになっており、プロセッサコアが命令キャッシュに命令アドレスを出力できるようにする命令アドレスバスおよびプロセッサコアが前記命令アドレスに対応する命令を受信することができるようにする命令データバスと、
データキャッシュをプロセッサコアに接続するようになっており、プロセッサコアがデータキャッシュにデータアドレスを出力できるようにするデータアドレスバスおよびプロセッサコアが前記データアドレスに対応するデータ値を受信し、またはデータ値をデータキャッシュに出力できるようにするデータデータバスとを更に備えた、請求項１３記載のデータ処理装置。
【請求項１５】
デバッガーインターフェースユニットが、
プロセッサコアによって開始される命令またはデータアクセスに関する情報を受信するための入力ターミナルと、
１つ以上のハードウェアブレークポイントユニットとを備え、各ブレークポイントユニットがプロセッサコアにブレークポイントユニット信号が送られるようにする命令またはデータアクセスの属性を記憶するための多数のブレークポイントレジスタ、およびブレークポイントレジスタ内の属性と入力ターミナルで受信した情報とを比較するためのブレークポイント比較器と有し、
ブレークポイント比較器がブレークポイントレジスタ内の属性と入力ターミナルで受信された情報に含まれた対応する属性とが一致すると判断すると、各ブレークポイントユニットが前記ブレークポイント信号を発生するようになっており、デバッガーインターフェースユニットの入力ターミナルが命令アドレスバスおよび命令データバスに接続され、ブレークポイント比較器がリクエストした命令アクセスに関する必要な情報を１つ以上のハードウェアブレークポイントユニットが受信することができるようにする、請求項１４記載のデータ処理装置。
【請求項１６】
デバッガーインターフェースユニットの入力ターミナルがデータアドレスバスおよびデータデータバスに接続され、ブレークポイント比較器が要求したデータアクセスに関する必要な情報を１つ以上のハードウェアブレークポイントユニットが受信することができるようにする、請求項１５記載のデータ処理装置。
【請求項１７】
（ａ）各々が特定の例外ルーチンに対応する多数のフィールドを制御レジスタ内に設ける工程と、
（ｂ）デバッガーが対応する例外ルーチンへのアクセスを識別したいことを表示するよう、前記フィールドのうちの１つをセットする工程と、
（ｃ）データ処理装置内のプロセッサコアが例外ルーチンのための命令フェッチコマンドを発生する時に、第１信号を受信する工程と、
（ｄ）命令フェッチコマンドと共に発生される命令アドレスからどの例外ルーチンをフェッチしているかを判断する工程と、
（ｅ）前記工程（ｄ）によって判断された例外ルーチンに対応する制御レジスタのフィールドがセットされている場合、プロセッサコアにブレークポイント信号を出力する工程とを備えた、例外ルーチンへのアクセスを識別するようデータ処理装置のためにデバッガーインターフェースユニットを作動させる方法。