【手続補正書】
【提出日】平成17年4月25日(2005.4.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するセルアレイと、
前記セルアレイ内に定義された第１方向のメモリセルの集合とこれを選択するための第１の選択線を含む複数の第１のノーマルエレメントと、
前記セルアレイ内に定義された第２方向のメモリセルの集合とこれを選択するための第２の選択線を含みそれぞれ対応する前記第１のノーマルエレメントと協働してメモリセルを選択する複数の第２のノーマルエレメントと、
前記セルアレイ内の欠陥の第１のノーマルエレメントを置き換えるために配置された複数の第１の冗長エレメントと、
前記セルアレイ内の欠陥の第２のノーマルエレメントを置き換えるために配置された複数の第２の冗長エレメントと、
前記セルアレイ内に、前記各第１の冗長エレメントによる置き換えが許容される第１のノーマルエレメントの集合として定義される第１の救済領域と、
前記セルアレイ内に、前記各第２の冗長エレメントによる置き換えが許容される第２のノーマルエレメントの集合として定義される第２の救済領域とを備え、
前記複数の第１のノーマルエレメントは少なくとも二つが同時活性化され、
その同時活性化される少なくとも二つの第１のノーマルエレメントが前記第１の冗長エレメントにより置換されるか否かは互いに独立に制御され、且つ
その同時活性化される第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントを置換する前記第２の冗長エレメントの少なくとも一つは、前記同時活性化される第１のノーマルエレメントの前記一つと交差しない
ことを特徴とする半導体メモリ装置。
【請求項２】
同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントは、前記複数の第２の冗長エレメントのうち、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つと交差する第２の冗長エレメントによっても置き換えられる
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域と他の一つを含む第１の救済領域とは隣接して配置され、
前記第２の冗長エレメントの一つは、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記他の一つと交差し、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つを含む第１の救済領域に欠陥を持つ第２のノーマルエレメントを置換する
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
同時活性化される少なくとも３個の第１のノーマルエレメントの一つをそれぞれ含む少なくとも３個の第１の救済領域が連続して配置され、且つ
前記同時活性化される少なくとも３個の第１のノーマルエレメントの一つを含む第１の救済領域の一つに欠陥を持つ第２のノーマルエレメントを置換可能な少なくとも２つの第２の冗長エレメントは、前記同時活性化される少なくとも３個の第１のノーマルエレメントの残りいずれとも交差する
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項５】
隣接して又は連続して配置される前記第１の救済領域の間に第１のノーマルエレメントを選択する選択回路が配置される
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】
前記セルアレイは、ロウデコーダを挟んで隣接する第１及び第２のメモリアレイを有し、
前記第１及び第２のメモリアレイの前記第１のノーマルエレメントは、ロウアドレスに応答して前記ロウデコーダにより前記第１及び第２のメモリアレイから少なくとも一つずつが同時に活性化され、
前記複数の第１の冗長エレメントは、前記第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて、互いに独立に、前記第１及び第２のメモリアレイそれぞれの欠陥の第１のノーマルエレメントの置換に用いられ、
前記複数の第２の冗長エレメントは、前記第１及び第２のメモリアレイに少なくとも一つずつ、各メモリアレイ内の前記第１の冗長エレメントと交差して配置され、互いに独立に、前記第１及び第２のメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられる
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項７】
前記第１及び第２のメモリアレイの第２のノーマルエレメントをそれぞれ選択するためのカラムデコーダと、
欠陥ロウアドレスに応答して発生されるロウ置換制御信号により活性化されて、前記第１の冗長エレメントをそれぞれ選択するための冗長ロウデコーダと、
欠陥カラムアドレスに応答して発生されるカラム置換制御信号により活性化されて、前記第２の冗長エレメントをそれぞれ選択するための冗長カラムデコーダと、
欠陥アドレスに応じて前記ロウ置換制御信号及びカラム置換制御信号を出力すると共に、前記第１及び第２のメモリアレイの一方に定義され、その中の第１のノーマルエレメントが前記メモリアレイの一方に対応して配置された前記第１の冗長エレメントにより置換可能である第１の救済領域と、その中の第２のノーマルエレメントが前記メモリアレイの他方に対応して配置された前記第２の冗長エレメントにより置換可能である第２の救済領域とが少なくとも一部重なる重複領域を持つように構成された置換制御回路とを有する
ことを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記第１の冗長エレメントが割り当てられる第１の救済領域はそれぞれ前記第１及び第２のメモリアレイに設定され、
前記第２の冗長エレメントが割り当てられる第２の救済領域は、前記第１及び第２のメモリアレイにまたがって設定される
ことを特徴とする請求項６又は７記載の半導体メモリ装置。
【請求項９】
前記セルアレイは、ロウアドレスに応答して少なくとも一つずつの第１のノーマルエレメントを同時に選択するロウデコーダを間に挟んで連続する３個以上のメモリアレイを有し、
前記複数の第１の冗長エレメントは、各メモリアレイに対応して少なくとも一つずつ、互いに独立に各メモリアレイ内の欠陥の第１のノーマルエレメントの置換に用いられるように配置され、
前記複数の第２の冗長エレメントは、前記各メモリアレイに少なくとも一つずつ、対応するメモリアレイ内の前記第１の冗長エレメントと交差して、互いに独立に、選択された少なくとも一つのメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられるように配置される
ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項１０】
前記各第１のノーマルエレメントは、前記第１の選択線として一つ又は複数のワード線を有し、
前記各第１の冗長エレメントは、一つ又は複数のスペアワード線を有し、
前記各第２のノーマルエレメントは、一つ又は複数のビット線、或いはその一部を有し、
前記各第２の冗長エレメントは、一つ又は複数のスペアビット線、或いはその一部を有する
ことを特徴とする請求項１〜９のいずれか一項に記載の半導体メモリ装置。
【請求項１１】
前記第１の冗長エレメントにより定義される第１の救済領域は、各メモリアレイ全体をカバーするロウ救済領域であり、
前記第２の救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、前記各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有する
ことを特徴とする請求項８記載の半導体メモリ装置。
【請求項１２】
前記第１のカラム救済領域は、ノーマルデータ部であり、前記第２のカラム救済領域は、前記ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部である
ことを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
前記各メモリアレイは、同一ロウアドレスが割り付けられて所定個数ずつ同時活性化される複数のサブアレイに分割され、且つ
前記複数のサブアレイにまたがって連続して形成された一つのスペアカラム選択線は、異なるロウアドレスが割り付けられて前記複数の第２の冗長エレメントとして用いられる
ことを特徴とする請求項６〜１２のいずれか一項に記載の半導体メモリ装置。
【請求項１４】
前記セルアレイは、複数のメモリアレイと、これらのメモリアレイにまたがって配設される複数のメインワード線と、各メモリアレイ内に配置されて各メインワード線により選択される複数のサブワード線と、前記複数のメモリアレイにまたがって配設される少なくとも一つのスペアメインワード線と、各メモリアレイ内に少なくとも一つずつ配置されてその一つが前記スペアメインワード線により各メモリアレイ内で選択されるスペアサブワード線とを有し、
一つ又は複数の前記サブワード線が前記第１のノーマルエレメントとして、一つ又は複数の前記スペアサブワード線が前記第１の冗長エレメントとして用いられる
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体メモリ装置。
【請求項１５】
それぞれに複数のメモリセルと、メモリアレイ内のロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、メモリアレイ内のカラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを備えて同時に活性化される第１及び第２のメモリアレイと、
前記第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて互いに独立に欠陥ノーマルロウエレメントの置換に用いられる冗長ロウエレメントと、
前記第１及び第２のメモリアレイに対応して少なくとも一つずつ、対応するメモリアレイ内の前記冗長ロウエレメントと交差して配置されて互いに独立に欠陥ノーマルカラムエレメントの置換に用いられる冗長カラムエレメントとを備え、
前記第１及び第２のメモリアレイの一方に配置された前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義されるロウ救済領域と、他方に配置された前記冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義されるカラム救済領域とが少なくとも一部重なる重複領域を持つように設定されている
ことを特徴とする半導体メモリ装置。
【請求項１６】
前記重複領域が属するメモリアレイ内の前記冗長カラムエレメントが、その重複領域内の欠陥ノーマルカラムエレメントの置換にも用いられる
ことを特徴とする請求項１５記載の半導体メモリ装置。
【請求項１７】
前記第１及び第２のメモリアレイは、これらで共有されるロウデコーダを間に挟んで隣接して配置され、
前記ロウデコーダは、前記第１及び第２のメモリアレイの一つずつのノーマルロウエレメントを同時に選択するように構成されている
ことを特徴とする請求項１５又は１６記載の半導体メモリ装置。
【請求項１８】
前記各ノーマルロウエレメントは、一つ又は複数のワード線を有し、
前記各冗長ロウエレメントは、一つ又は複数のスペアワード線を有し、
前記各ノーマルカラムエレメントは、一つ又は複数のビット線、或いはその一部を有し、
前記各冗長カラムエレメントは、一つ又は複数のスペアビット線、或いはその一部を有する
ことを特徴とする請求項１５〜１７のいずれか一項に記載の半導体メモリ装置。
【請求項１９】
前記各メモリアレイに対応して少なくとも一つずつ配置された冗長ロウエレメントにより定義される前記ロウ救済領域は、各メモリアレイ全体をカバーし、
前記カラム救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、前記各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有する
ことを特徴とする請求項１５〜１８のいずれか一項に記載の半導体メモリ装置。
【請求項２０】
前記第１のカラム救済領域は、ノーマルデータ部であり、前記第２のカラム救済領域は、前記ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部である
ことを特徴とする請求項１９記載の半導体メモリ装置。
【請求項２１】
前記各メモリアレイは、同一ロウアドレスが割り付けられて所定個数ずつ同時活性化される複数のサブアレイに分割され、且つ
前記複数のサブアレイにまたがって連続して形成された一つのスペアカラム選択線は、異なるロウアドレスが割り付けられて複数の冗長カラムエレメントとして用いられる
ことを特徴とする請求項１５〜２０のいずれか一項に記載の半導体メモリ装置。
【請求項２２】
複数のメモリセルを有するセルアレイと、
前記セルアレイに配設された複数のメインワード線と、
前記各メインワード線が活性化されたときに同時に選択されて、それぞれロウ方向の所定範囲のメモリセルを選択する複数のサブワード線と、
前記各サブワード線と協働してメモリセル選択を行う複数のビット線、或いはその一部と、
欠陥セル救済のための少なくとも一つのスペアメインワード線と、
前記スペアメインワード線により同時に選択されて、それぞれロウ方向の所定範囲のスペアセルを選択する複数のスペアサブワード線とを備え、
あるメインワード線により選択された複数のサブワード線のいずれかが不良である場合に、活性化されたメインワード線の活性状態を保持したまま、不良のサブワード線が非活性化され、前記スペアメインワード線が活性化され、このスペアメインワード線により選択される複数のスペアサブワード線のうち、欠陥のサブワード線の置き換えに用いられるものが活性化される
ことを特徴とする半導体メモリ装置。
【請求項２３】
前記ビット線、或いはその一部を置き換えるためのスペアビット線、或いはその一部を備え、
あるサブワード線と協働してメモリセルを選択する不良のビット線、或いはその一部は、そのサブワード線と同時に活性化される別のサブワード線と共働してスペアセルを選択するスペアビット線、或いはその一部で置き換えられる
ことを特徴とする請求項２２記載の半導体メモリ装置。
【請求項２４】
前記ビット線、或いはその一部を置き換えるための別のスペアビット線、或いはその一部を備え、
あるサブワード線と協働してメモリセルを選択する不良のビット線、或いはその一部は、そのサブワード線と共働してスペアセルを選択する別のスペアビット線、或いはその一部によっても置き換えられる
ことを特徴とする請求項２３記載の半導体メモリ装置。
【請求項２５】
複数のメモリセルと、ロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、カラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを有するセルアレイと、
前記セルアレイの欠陥ノーマルロウエレメントの置換に用いられる複数の冗長ロウエレメントと、
前記セルアレイの欠陥ノーマルカラムエレメントの置換に用いられる複数の冗長カラムエレメントとを備え、
前記セルアレイには、前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義される、セル容量の異なる少なくとも二つの第１及び第２のロウ救済領域が設定され、且つ
前記複数の冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義される各カラム救済領域での救済効率が前記セルアレイ内で等しくなるように設定されている
ことを特徴とする半導体メモリ装置。
【請求項２６】
一つ又は複数の前記サブワード線が、置き換え単位としてのノーマルロウエレメントを構成し、
一つ又は複数の前記スペアサブワード線が、置き換え単位としての冗長ロウエレメントを構成し、
一つ又は複数の前記ビット線、或いはその一部が、置き換え単位としてのノーマルカラムエレメントを構成し、
一つ又は複数の前記スペアビット線、或いはその一部が、置き換え単位としての冗長カラムエレメントを構成する
ことを特徴とする請求項２２〜２４のいずれか一項に記載の半導体メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、複数のメモリセルを有するセルアレイと、前記セルアレイ内に定義された第１方向のメモリセルの集合とこれを選択するための第１の選択線を含む複数の第１のノーマルエレメントと、前記セルアレイ内に定義された第２方向のメモリセルの集合とこれを選択するための第２の選択線を含みそれぞれ対応する前記第１のノーマルエレメントと協働してメモリセルを選択する複数の第２のノーマルエレメントと、前記セルアレイ内の欠陥の第１のノーマルエレメントを置き換えるために配置された複数の第１の冗長エレメントと、前記セルアレイ内の欠陥の第２のノーマルエレメントを置き換えるために配置された複数の第２の冗長エレメントと、前記セルアレイ内に、前記各第１の冗長エレメントによる置き換えが許容される第１のノーマルエレメントの集合として定義される第１の救済領域と、前記セルアレイ内に、前記各第２の冗長エレメントによる置き換えが許容される第２のノーマルエレメントの集合として定義される第２の救済領域とを備え、前記複数の第１のノーマルエレメントは少なくとも二つが同時活性化され、その同時活性化される少なくとも二つの第１のノーマルエレメントが前記第１の冗長エレメントにより置換されるか否かは互いに独立に制御され、且つその同時活性化される第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントを置換する前記第２の冗長エレメントの少なくとも一つは、前記同時活性化される第１のノーマルエレメントの一つと交差しないことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
更にその様な置換制御を行うためには、第１及び第２のメモリアレイの第２のノーマルエレメントをそれぞれ選択するためのカラムデコーダと、欠陥ロウアドレスに応答して発生されるロウ置換制御信号により活性化されて、第１の冗長エレメントをそれぞれ選択するための冗長ロウデコーダと、欠陥カラムアドレスに応答して発生されるカラム置換制御信号により活性化されて、第２の冗長エレメントをそれぞれ選択するための冗長カラムデコーダと、欠陥アドレスに応じてロウ置換制御信号及びカラム置換制御信号を出力すると共に、第１及び第２のメモリアレイの一方に定義され、その中の第１のノーマルエレメントがメモリアレイの一方に対応して配置された第１の冗長エレメントにより置換可能である第１の救済領域と、その中の第２のノーマルエレメントがメモリアレイの他方に対応して配置された第２の冗長エレメントにより置換可能である第２の救済領域とが少なくとも一部重なる重複領域を持つように構成された置換制御回路とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
この発明において具体的に、各第１のノーマルエレメントは、第１の選択線として一つ又は複数のワード線を有し、各第１の冗長エレメントは、一つ又は複数のスペアワード線を有し、各第２のノーマルエレメントは、一つ又は複数のビット線、或いはその一部を有し、各第２の冗長エレメントは、一つ又は複数のスペアビット線、或いはその一部を有する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
この発明において、セルアレイが二つの隣接するメモリアレイを有する場合、例えば第１の冗長エレメントにより定義される第１の救済領域は、各メモリアレイ全体をカバーするロウ救済領域として設定され、第２の救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有するものとする。このとき例えば、第１のカラム救済領域は、ノーマルデータ部として、第２のカラム救済領域は、ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部として用いられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
この発明において更に、セルアレイは、複数のメモリアレイと、これらのメモリアレイにまたがって配設される複数のメインワード線と、各メモリアレイ内に配置されて各メインワード線により選択される複数のサブワード線と、複数のメモリアレイにまたがって配設される少なくとも一つのスペアメインワード線と、各メモリアレイ内に少なくとも一つずつ配置されてその一つが前記スペアメインワード線により各メモリアレイ内で選択されるスペアサブワード線とを備えることができる。この場合、一つ又は複数のサブワード線が第１のノーマルエレメントとして、一つ又は複数のスペアサブワード線が前記第１の冗長エレメントとして用いられる。