(57)【要約】【課題】高速なデータ転送性能を低コスト化を図った回路で実現することができる画像形成装置を提供する。【解決手段】プロッタ２は、１ライン分のデータ転送を終えると次のライン同期タイミングまで待機して、ライン同期タイミングごとに１ライン分のデータ転送を要求するＤＭＡＣ制御情報をＭＣＨ９に転送する処理を繰り返し実行することによって、１頁分の画像データを転送することにより、ＭＣＨ９からプロッタ２へのデータ転送は連続したPostedリクエストによって処理される。これにより、スプリット方式でプロッタ２からＭＣＨ９に対するデータ転送リクエストを複数送信することなく、ライン周期に対する余裕期間を長くすることができるので、高速なデータ転送性能をバッファメモリ等の回路実装コストを不要とした低コスト化を図った回路によって実現することができる。【選択図】        図１
2010072692.tif 000002
【特許請求の範囲】
【請求項１】
画像データの画像形成を行う画像形成手段と、
前記画像形成手段に対して出力する前記画像データを記憶するメモリと、
システム全体を制御するＣＰＵを介さずに前記メモリとの間でデータ転送を行うＤＭＡＣ（Direct Memory Access Controller）を有するメモリ制御手段と、
前記メモリ制御手段に対して前記画像形成手段を接続する高速シリアル伝送路と、
を備え、
前記画像形成手段は、画像形成動作を実行する際に、前記メモリに格納された前記画像データを取得するためのＤＭＡＣ制御情報を、印刷画像の主走査方向の１ライン分のデータ転送に許容される時間周期でライン同期タイミングを生成して、リクエストの送信先からの応答を必要としないリクエストであるPostedリクエストによって前記メモリ制御手段に通知し、
前記メモリ制御手段は、前記画像形成手段より前記ＤＭＡＣ制御情報の通知を受けた場合、前記メモリから要求された前記画像データを取得するとともに、Postedリクエストによって前記画像形成手段に前記高速シリアル伝送路を介してデータ転送する、
ことを特徴とする画像形成装置。
【請求項２】
前記画像形成手段は、ライン同期信号を初めに受信した１回のみ、前記高速シリアル伝送路を介して前記ＤＭＡＣ制御情報を前記メモリ制御手段に出力し、
前記メモリ制御手段は、ライン同期信号を発生するライン同期信号発生手段を更に備え、前記画像形成手段から前記ＤＭＡＣ制御情報を受け取ると、前記ライン同期信号発生手段に前記画像形成手段におけるライン周期と同じ周期でライン同期信号を生成させ、当該ライン同期信号に従って前記ＤＭＡＣに対して前記ＤＭＡＣ制御情報を出力する、
ことを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記画像形成手段は、画像形成動作を実行する際に、前記ＤＭＡＣ制御情報を前記Postedリクエストによって前記メモリ制御手段に通知してから、通知を受けた前記メモリ制御手段の初めの前記画像データが転送され始めるまでに要する遅延時間だけ前記ライン同期信号のタイミングが早まるように、位相をずらして前記ライン同期信号を出力する位相制御手段を更に備える、
ことを特徴とする請求項１または２記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタ、デジタル複写機やＭＦＰ（Multifunction Printer）等の画像形成装置に関する。
【背景技術】
【０００２】
画像形成装置として、画像を印刷するプロッタと、画像を読み取るスキャナを、汎用性の高い標準バス規格の高速伝送路によってコントローラと接続した構成のものが提供されており、広く普及している。これらの画像形成装置では、コントローラとプロッタやスキャナを分離して標準バス規格の伝送路で接続した構成をとることによって、各ユニットを新しいものに交換したり、または、追加したりすることが可能になり、機能や性能の拡張性が高められている。
【０００３】
近年、標準バスをより高速伝送が可能なシリアル伝送路（PCI Express（以降ＰＣＩｅと記載する））に置き換えた画像形成装置などの各種システムが開発されている（例えば、特許文献１参照）。特許文献１に開示されているＰＣＩｅの規格を用いたシステムによれば、メモリリードと同等のデータ転送を、Memory Writeリクエストパケットを用いて実行するデータ転送方式が開示されている。
【０００４】
ところで、標準バスやブリッジ、スイッチなどを経由した伝送路を利用したリード転送では、リクエストが相手デバイスに届いて、データ転送されてくるまでに要するレイテンシ（遅延時間）が、データ転送能力に大きく影響する。図１９は、ＰＣＩｅの規格を用いたシステムの一例として画像形成装置１００を示したものである。画像形成装置１００は、画像データを紙などに印刷出力する画像出力部として機能するプロッタ１０２と、原稿画像を光電的に読み取って画像データを取得する画像入力部として機能するスキャナ１０３とを備えている。これらのプロッタ１０２とスキャナ１０３とは、ＰＣＩｅ１０４，１０６とスイッチ（ＳＷ）１０５を経由して、画像データを保存するメモリ１０８をコントロールするＭＣＨ（Memory Control Hub）１０９に接続されている。ＭＣＨ１０９には、ローカルバスを介してＣＰＵ１０７とメモリ１０８とが接続されている。なお、ＣＰＵ１０７は、インストールされているプログラム（ソフトウェア）に従い装置全体の制御を受け持つ。このような構成の画像形成装置１００においては、ＰＣＩｅ１０４〜ＳＷ１０５〜ＰＣＩｅ１０６間のシリアル伝送路で、特に大きな遅延が発生することになる。
【０００５】
そこで、この問題を解消するために、Readリクエストに対するデータの転送が完了する前に、次のReadリクエストを先に発行する、スプリット方式が用いられている。ここで、初めのReadリクエストに対するデータ転送が完了するまでに、何個のReadリクエストを発行できるかを、スプリット数と呼ぶ。
【０００６】
従来のようなＰＣＩバスではスプリット方式に対応していないため、スプリット数は１に相当する。リードリクエストのスプリット数が１で、画像形成装置のプロッタデータのリード転送を実行した場合の動作例を図２０に示す。スプリット数が１の場合、図２０のタイミングチャートに示すように、ひとつのリクエストに対するデータパケットの転送が完了してから、次のリードリクエストが発行される。このため、リクエストとリクエストの間に、データ転送に要するレイテンシ時間分の間隔が生じて、データ転送効率が上がらなくなる。プロッタの速度が速くて１ライン周期が短い場合や、画像の解像度が高くて１ラインのデータ量が多いと、図２０の例のようにLineSync期間内にデータ転送が完了できずに周期オーバーが発生し、異常画像が印刷されてしまう。
【０００７】
一方、ＰＣＩの拡張規格であるＰＣＩ−ＸやＰＣＩｅでは、Readリクエストのスプリット方式に対応しており、スプリット数を増やすことができるようになっている。図２１に示すタイミングチャートのように、スプリット数を２に増やすことで、周期オーバーを発生しないようにデータ転送効率を向上することができる。
【０００８】
【特許文献１】特開２００６−３０２２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、スプリット数をいくつまで増やせば、１ライン周期に対してデータ転送が間に合うかは、リクエスト発行からデータ受信までのレイテンシに依存している。特にＰＣＩｅのようにシリアルバスを用いて、スイッチやブリッジ回路を経由した伝送路では、レイテンシが非常に大きくなり、また、他のデバイス（スキャナやスイッチを介した他のプロッタなど）のデータ転送と伝送路を共有するため、変動要素が多く潜在している。このため、一意に最適なスプリット数を決定できないという課題を有する。
【００１０】
さらに、スプリット数を増やすと、データ転送経路中にReadリクエストとReadデータを一時的に保持するための、バッファメモリが必要となる。過剰に大きなスプリット数に対応した回路を実装すると、大幅なコストが必要になってしまう点が課題となっている。
【００１１】
また、特許文献１に開示されている技術によれば、データ読み出し動作にMemory Writeリクエストを使用しているが、データ読み取りを指示するデバイスがＤＭＡ転送制御を行うために、図２２に示すようなパケット構成によって、１アドレスごとにMemory Writeリクエストを発行している。このため、Memory Writeリクエストが相手先デバイスに到着してからMemory Writeリクエストで１アドレス分のデータを受信するまでに要するレイテンシに応じて、スプリット方式で同時に複数のリクエストを発行しなければならない。このため、画像形成システムのプロッタデータ転送に適用することを想定すると、通常のReadリクエストでデータ転送を行う場合と、同様の課題を有する。
【００１２】
図２３に特許文献１に開示されている技術を用いたスプリット数“１”のプロッタデータ転送のタイミングチャートを示す。また、図２４には同様にスプリット数“２”としたタイミングチャートを示す。図２３に示す例では、一つのリクエストに対するデータパケットの転送が完了してから、次のReadリクエストが発行される。このため、リクエストとリクエストの間に、データ転送に要するレイテンシ時間分の間隔が生じて、データ転送効率が上がらなくなる。プロッタの速度が速くて１ライン周期が短い場合や、画像の解像度が高くて１ラインのデータ量が多いと、図２３に示す例のようにLineSync期間内にデータ転送が完了できずに周期オーバーが発生し、異常画像が印刷されてしまう。そこで周期オーバーが発生した場合でも、図２４に示す例のように、スプリット数を“２”に増やすことで、周期オーバーを発生しないようにデータ転送効率を向上することができる。しかしながら、上述のような例では、最適なスプリット数が一意に定められない、あるいはスプリット数を増やすための回路実装が大きくなる、といった課題を有している。
【００１３】
さらに、図２５のタイミングチャートに示すように、Readリクエストパケットは、スキャナデータのWriteリクエストパケットと混在して、ＭＣＨに対して転送されるため、スプリット数を多くして大量のReadリクエスト発行するほど、Writeパケットの実行帯域が狭まる問題を有している。
【００１４】
本発明は、上記に鑑みてなされたものであって、高速なデータ転送性能を低コスト化を図った回路で実現することができる画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するために、本発明は、画像データの画像形成を行う画像形成手段と、前記画像形成手段に対して出力する前記画像データを記憶するメモリと、システム全体を制御するＣＰＵを介さずに前記メモリとの間でデータ転送を行うＤＭＡＣ（Direct Memory Access Controller）を有するメモリ制御手段と、前記メモリ制御手段に対して前記画像形成手段を接続する高速シリアル伝送路と、を備え、前記画像形成手段は、画像形成動作を実行する際に、前記メモリに格納された前記画像データを取得するためのＤＭＡＣ制御情報を、印刷画像の主走査方向の１ライン分のデータ転送に許容される時間周期でライン同期タイミングを生成して、リクエストの送信先からの応答を必要としないリクエストであるPostedリクエストによって前記メモリ制御手段に通知し、前記メモリ制御手段は、前記画像形成手段より前記ＤＭＡＣ制御情報の通知を受けた場合、前記メモリから要求された前記画像データを取得するとともに、Postedリクエストによって前記画像形成手段に前記高速シリアル伝送路を介してデータ転送する。
【発明の効果】
【００１６】
本発明によれば、画像出力手段は、１ライン分のデータ転送を終えると次のライン同期タイミングまで待機して、ライン同期タイミングごとに１ライン分のデータ転送を要求するＤＭＡＣ制御情報をメモリ制御手段に転送する処理を繰り返し実行することによって、１頁分の画像データを転送することにより、メモリ制御手段から画像出力手段へのデータ転送は連続したPostedリクエストによって処理されることにより、スプリット方式で画像出力手段からメモリ制御手段に対するデータ転送リクエストを複数送信することなく、ライン周期に対する余裕期間を長くすることができるので、高速なデータ転送性能をバッファメモリ等の回路実装コストを不要とした低コスト化を図った回路で実現することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明にかかる画像形成装置の最良な実施の形態を詳細に説明する。
【００１８】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図１０に基づいて説明する。本実施の形態の画像形成装置は、内部インタフェースにPCI Express（以降、ＰＣＩｅという）を利用したデジタル複写機やＭＦＰ（Multi Function Peripheral）などを適用した例である。
【００１９】
図１は、本発明の第１の実施の形態にかかる画像形成装置１の構成およびデータ転送の流れを示すブロック図である。図１に示すように、画像形成装置１は、画像データを紙などに印刷出力する画像形成手段として機能するプロッタ２と、原稿画像を光電的に読み取って画像データを取得するスキャナ３とを備えている。これらのプロッタ２とスキャナ３とは、ＰＣＩｅ４，６とスイッチ（ＳＷ）５を経由して、画像データを保存するメモリ８をコントロールするメモリ制御手段として機能するＭＣＨ（Memory Control Hub）９に接続されている。ＭＣＨ９には、ローカルバスを介してＣＰＵ７とメモリ８とが接続されている。なお、ＣＰＵ７は、インストールされているプログラム（ソフトウェア）に従い装置全体の制御を受け持つ。
【００２０】
画像形成装置１における画像データは、図２に示すような主走査および副走査方向の２次元配列によって構成されている。プロッタ２、あるいはスキャナ３の画像データ転送は、主走査方向の画素データを決められた時間周期に転送する処理を、副走査方向に繰り返し処理する同期転送することによって、実行される。データ転送は、図３に示すように、主走査方向の１ラインごとに、複数の画素データを１つのパケットデータとして、１ラインずつ複数（図３ではｎ個）のパケット群から構成されるトランザクションとして、副走査方向に画像が走査される速度に同期させて転送する必要がある。図３で１トランザクションあたりの許容時間を、１ライン周期と呼ぶ。プロッタ２の１ライン周期は、紙送り速度と印刷画像解像度によって決まり、スキャナ３の１ライン周期は、スキャナユニット１７の移動速度と読み取り解像度によって決まる。プロッタ２の１ライン周期およびスキャナ３の１ライン周期の計算例を下記に示す。
プロッタ１ライン周期（s）
＝１／｛［紙送り速度（ｍｍ／ｓ）］×［１ｍｍあたりの画素数］｝
スキャナ1ライン周期（s）
＝１／｛［ヘッド移動速度（ｍｍ／ｓ）］×［１ｍｍあたりの画素数］｝
【００２１】
図４に示すように、プロッタ２は、例えば電子写真方式のプロッタユニット１０と、プロッタユニット１０を制御するプロッタ制御部１１と、ＰＣＩｅエンドポイント制御部１２とを備えている。
【００２２】
プロッタユニット１０は、プロッタ制御部１１からプロッタ駆動制御信号とプロッタデータを受信して、紙送り速度に同期して書き込み解像度に応じてプロッタデータを紙に印刷する。
【００２３】
ＰＣＩｅエンドポイント制御部１２は、ＤＭＡＣ（Direct Memory Access Controller）起動情報を受信して、ＰＣＩｅのWriteリクエストパケットを生成してＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）に対して送信する。また、ＰＣＩｅエンドポイント制御部１２は、リクエストの送信先からの応答を必要としないリクエストであるPostedリクエストの一種であるMemory WriteリクエストをＰＣＩｅ伝送路から受信して、パケットのデータに応じて、印刷Ready情報や、プロッタデータをプロッタ制御部１１に対して送信する。
【００２４】
プロッタ制御部１１は、データ受信制御部１１１と、ＤＭＡＣ起動制御部１１２と、Line Sync発生部１１３と、ラインバッファメモリ１１４と、プロッタ出力制御部１１５とを備えている。
【００２５】
ここで、プロッタ２の動作について説明する。プロッタ２の動作としては、まず、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）からＰＣＩｅエンドポイント制御部１２に、印刷Ready情報がMemory Writeリクエストによって到着する。ＰＣＩｅエンドポイント制御部１２は、印刷Ready情報をプロッタ制御部１１に渡す。
【００２６】
次に、プロッタ制御部１１のデータ受信制御部１１１は、ＰＣＩｅエンドポイント制御部１２からの印刷Ready情報を受け取り、ＤＭＡＣ起動制御部１１２に対してＤＭＡＣ起動信号を通知する。
【００２７】
通知を受け取ったＤＭＡＣ起動制御部１１２は、Line Sync発生部１１３に対してLSync起動信号を出力する。
【００２８】
LSync起動信号を受信したLine Sync発生部１１３は、ＤＭＡＣ起動制御部１１２とプロッタ出力制御部１１５に対して、ライン同期信号（Lsync）を出力ライン周期ごとに出力し始める。
【００２９】
ライン同期信号（Lsync）を受信したＤＭＡＣ起動制御部１１２は、ＰＣＩｅエンドポイント制御部１２に対してＤＭＡＣ起動情報を出力する。
【００３０】
ＤＭＡＣ起動情報を受け取ったＰＣＩｅエンドポイント制御部１２は、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）に対してＤＭＡＣ起動情報がデータフィールドに含まれたメモリライトパケットを送出する。
【００３１】
すると、詳細は後述するが、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）を介してＤＭＡＣ起動情報を受け取ったＭＣＨ９がＤＭＡＣ１３を起動し、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）からＰＣＩｅエンドポイント制御部１２に対してプロッタデータがMemory Writeリクエストにより到着する。
【００３２】
ＰＣＩｅエンドポイント制御部１２は、Memory Writeリクエストに含まれるプロッタデータを、データ受信制御部１１１に対して転送し、データ受信制御部１１１は受け取ったプロッタデータをラインバッファメモリ１１４に格納する。
【００３３】
データ受信制御部１１１は、ラインバッファメモリ１１４に格納したプロッタデータの量が印刷画像の１ライン分のデータ量に達した場合は、プロッタ出力制御部１１５に対してプロッタ出力制御信号を出力する。
【００３４】
プロッタ出力制御信号を受信したプロッタ出力制御部１１５は、ラインバッファメモリ１１４から１ライン分のプロッタデータを読み出し、プロッタユニット１０に対して、プロッタ駆動制御信号とプロッタデータを出力して、１ラインのデータを印刷する。
【００３５】
以上の動作がライン同期信号（Lsync）に同期して繰り返されることにより、１頁分のデータが印刷されることになる。
【００３６】
図１に戻り、スキャナ３について説明する。図５に示すように、スキャナ３は、スキャナユニット１７と、スキャナユニット１７を制御するスキャナ制御部１９と、Ｗｒｉｔｅ ＤＭＡＣ２０と、ＰＣＩｅエンドポイント制御部１８とを備えている。
【００３７】
スキャナユニット１７は、スキャナ制御部１９からスキャナ駆動制御信号を受信して、スキャナヘッドの移動速度に同期して読み取り解像度に応じて読み込んだスキャナデータを、スキャナ制御部１９に対して出力する。
【００３８】
Ｗｒｉｔｅ ＤＭＡＣ２０は、スキャナ制御部１９からＤＭＡＣ起動情報信号とスキャナデータを受信し、ＰＣＩｅエンドポイント制御部１８に対してスキャナデータを転送する。
【００３９】
ＰＣＩｅエンドポイント制御部１８は、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）からMemory Writeリクエストを受信し、Memory WriteリクエストのデータフィールドからスキャンReady情報を抽出し、スキャナ制御部１９に対して、スキャンReady情報を通知する。また、ＰＣＩｅエンドポイント制御部１８は、Ｗｒｉｔｅ ＤＭＡＣ２０からスキャナデータを受け取り、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）に対してスキャナデータがデータフィールドに含まれたMemory Writeリクエストのパケットを送出する。
【００４０】
スキャナ制御部１９は、データ送信制御部１９１と、ＤＭＡＣ起動制御部１９２と、Line Sync発生部１９３と、ラインバッファメモリ１９４と、スキャナ入力制御部１９５とを備えている。
【００４１】
ここで、スキャナ３の動作について説明する。スキャナ３の動作としては、まず、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）からＰＣＩｅエンドポイント制御部１８に、スキャンReady情報がMemory Writeリクエストによって到着する。ＰＣＩｅエンドポイント制御部１８は、スキャンReady情報をスキャナ制御部１９に渡す。
【００４２】
次に、スキャナ制御部１９のデータ送信制御部１９１は、ＰＣＩｅエンドポイント制御部１８からのスキャンReady情報を受け取り、ＤＭＡＣ起動制御部１９２に対して、ＤＭＡＣ起動信号を通知する。
【００４３】
通知を受け取ったＤＭＡＣ起動制御部１９２は、Line Sync発生部１９３に対してLSync起動信号を出力する。
【００４４】
LSync起動信号を受信したLine Sync発生部１９３は、ＤＭＡＣ起動制御部１９２とスキャナ入力制御部１９５とに対して、ライン同期信号（Lsync）を出力ライン周期ごとに出力し始める。
【００４５】
また、データ送信制御部１９１は、スキャナ入力制御部１９５に対して、スキャナ制御信号を出力する。
【００４６】
スキャナ入力制御部１９５は、スキャナ制御信号とライン同期信号（Lsync）を受信すると、スキャナユニット１７に対してスキャナ駆動制御信号を出力し、スキャナユニット１７は、ライン同期信号（Lsync）に同期してスキャナヘッドを移動させて、原稿から１ライン分のスキャナデータをスキャナ入力制御部１９１に転送し、スキャナ入力制御部１９１に転送されたスキャナデータは、さらにラインバッファメモリ１９４に格納される。
【００４７】
次に、ライン同期信号（Lsync）を受信したＤＭＡＣ起動制御部１９２は、Ｗｒｉｔｅ ＤＭＡＣ２０に対して、ＤＭＡＣ起動制御信号を出力する。
【００４８】
Ｗｒｉｔｅ ＤＭＡＣ２０は、ラインバッファメモリ１９４からデータ送信制御部１９１に転送されたスキャナデータを入力し、さらにＰＣＩｅエンドポイント制御部１８に対して出力する。
【００４９】
スキャナデータを受け取ったＰＣＩｅエンドポイント制御部１８は、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）に対してスキャナデータがデータフィールドに含まれたMemory Writeリクエストのパケットを送出し、送出されたデータはＭＣＨ９を経由して、メモリ８に格納される。
【００５０】
以上の動作がライン同期信号（Lsync）に同期して繰り返され、１ライン分のデータ転送動作が繰り返されることにより、１頁分のデータが読み取られてメモリ８に格納されることになる。
【００５１】
続いて、ＭＣＨ９について説明する。ＭＣＨ９は、図６に示すように、ＤＭＡＣ１３と、メモリ制御部１４と、ＤＭＡＣ起動制御部１５と、ＰＣＩｅルートコンプレックス制御部１６とを備えている。
【００５２】
ＰＣＩｅルートコンプレックス制御部１６は、ＭＣＨ９に接続されたＣＰＵ７からプロッタReady情報、スキャンReady情報を受け取り、Memory Writeリクエストパケットのデータフィールドにそれらの情報を含めて、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）へMemory Writeリクエストパケットを送出する。また、ＰＣＩｅルートコンプレックス制御部１６は、ＤＭＡＣ１３からプロッタデータを受け取り、Memory Writeリクエストパケットのデータフィールドにプロッタデータを格納して、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）へMemory Writeリクエストパケットを送出する。さらに、ＰＣＩｅルートコンプレックス制御部１６は、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）からMemory Writeリクエストパケットを受信し、Memory Writeリクエストパケットのデータフィールドの情報がＤＭＡＣ起動情報である場合は、ＤＭＡＣ起動制御部１５にそれらの情報を通知し、Memory Writeリクエストパケットのデータフィールドの情報がスキャナデータである場合は、メモリ制御部１４にスキャナデータを転送する。
【００５３】
ＤＭＡＣ起動制御部１５は、ＰＣＩｅルートコンプレックス制御部１６からＤＭＡＣ起動情報を受け取り、ＤＭＡＣ１３に対してＤＭＡＣ起動情報を転送する。
【００５４】
ＤＭＡＣ１３は、Ｒｅａｄ ＤＭＡＣ１３１とＷｒｉｔｅ ＤＭＡＣ１３２とを備えている。Ｒｅａｄ ＤＭＡＣ１３１は、ＤＭＡＣ起動情報を受け取ると、メモリ制御部１４に対してMemory Readリクエストを通知し、メモリ制御部１４から受信したReadデータを、Ｗｒｉｔｅ ＤＭＡＣ１３２に対して転送する。Ｒｅａｄ ＤＭＡＣ１３１からのデータを受信したＷｒｉｔｅ ＤＭＡＣ１３２は、そのデータをＰＣＩｅルートコンプレックス制御部１６に対して転送する。
【００５５】
ここで、ＭＣＨ９の動作について説明する。まず、プロッタデータ転送の動作について説明する。プロッタデータ転送の動作は、はじめに、ＣＰＵ７からＰＣＩｅルートコンプレックス制御部１６に、プロッタReady情報が入力され、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）にMemory Writeリクエストとして送出される。
【００５６】
プロッタReady情報を受け取ったプロッタ２から、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）を経由したMemory Writeリクエストによって、ＰＣＩｅルートコンプレックス制御部１６にＤＭＡＣ起動情報が転送される。
【００５７】
次いで、ＰＣＩｅルートコンプレックス制御部１６は、ＤＭＡＣ起動情報をＤＭＡＣ起動制御部１５に転送し、ＤＭＡＣ１３のＲｅａｄ ＤＭＡＣ１３１が起動される。
【００５８】
ＤＭＡＣ１３のＲｅａｄ ＤＭＡＣ１３１からメモリ制御部１４に対して、Memory Readリクエストが通知され、メモリ制御部１４はさらにメモリ８に対してMemory Readリクエストを通知して、メモリ８はプロッタデータをReadデータとして応答する。
【００５９】
メモリ制御部１４からＤＭＡＣ１３のＲｅａｄ ＤＭＡＣ１３１に対して、Readデータ（プロッタデータ）が転送され、さらに、Readデータは、ＤＭＡＣ１３のＷｒｉｔｅ ＤＭＡＣ１３２に対して転送される。
【００６０】
プロッタデータを受け取ったＷｒｉｔｅ ＤＭＡＣ１３２は、ＰＣＩｅルートコンプレックス制御部１６に対するWriteデータとして、プロッタデータを転送し、ＰＣＩｅルートコンプレックス制御部１６は、Memory Writeリクエストのデータフィールドにプロッタデータを格納して、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）にMemory Writeリクエストを送出する。以上の動作で、プロッタデータがＭＣＨ９から、プロッタ２に対して転送される。
【００６１】
次に、スキャナデータ転送の動作について説明する。スキャナデータ転送の動作は、はじめに、ＣＰＵ７からＰＣＩｅルートコンプレックス制御部１６にスキャンReady情報が入力され、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）にMemory Writeリクエストとして送出される。
【００６２】
スキャンReady情報を受け取ったスキャナ３から、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）を経由したMemory Writeリクエストによって、ＰＣＩｅルートコンプレックス制御部１６にスキャナデータが転送されてくる。
【００６３】
スキャナデータは、ＰＣＩｅルートコンプレックス制御部１６から、メモリ制御部１４に対してWriteデータとして転送され、メモリ制御部１４はさらにメモリ８に対してMemory Writeリクエストを通知して、スキャンデータをメモリ８に記憶する。以上の動作で、スキャナデータがスキャナ３からＭＣＨ９に転送され、さらにメモリ８に蓄積される。
【００６４】
なお、上記においてはプロッタデータの転送とスキャナデータの転送動作を個別に説明したが、本実施の形態の画像形成装置では、それぞれが同時に並行動作することで、画像印刷と画像読み取りを同時に行うことが可能である。
【００６５】
このような構成において、ＣＰＵ７の制御下における各種のデータ転送について説明する。
【００６６】
［メモリに蓄積されたデータの印刷動作におけるデータ転送］
プロッタ２がメモリ８に蓄積された画像データを印刷する処理動作について、図７のフローチャートを参照して説明する。
【００６７】
図７に示すように、まず、ＣＰＵ７が、ＭＣＨ９〜ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）を経由するMemory Writeリクエストパケットで、プロッタ２のプロッタ制御部１１に対して印刷Ready情報を通知する（ステップＳ１）。
【００６８】
次に、プロッタ制御部１１が、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）を経由するMemory Writeリクエストパケットで、ＭＣＨ９のＤＭＡＣ１３に対してＤＭＡＣ起動情報を通知する（ステップＳ２）。
【００６９】
ステップＳ３では、ＭＣＨ９のＤＭＡＣ１３が起動して、ＭＣＨ９のメモリ制御部１４にReadリクエストを通知し、メモリリード転送を要求する。
【００７０】
ステップＳ４では、ＭＣＨ９のメモリ制御部１４が、メモリ８に対するReadリクエストによって、データ転送を要求する。
【００７１】
ステップＳ５では、Readリクエストに対するReadデータが、メモリ８からＭＣＨ９のメモリ制御部１４に転送される。
【００７２】
ステップＳ６では、ＭＣＨ９のメモリ制御部１４からＭＣＨ９のＤＭＡＣ１３に、Memory Readリクエストに対するReadデータが転送される。
【００７３】
ステップＳ７では、ＭＣＨ９のＤＭＡＣ１３から、プロッタ２のプロッタ制御部１１に対して、ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）を経由してプロッタデータパケット（Writeデータ）がMemory Writeリクエストによって転送される。
【００７４】
ステップＳ３〜Ｓ７の処理は、１ライン分のデータ転送が完了するまで（ステップＳ８のＹｅｓ）、繰り返される。
【００７５】
１ライン分のデータ転送が完了すると（ステップＳ８のＹｅｓ）、１ライン分のデータをプロッタ２に出力する（ステップＳ９）。
【００７６】
ステップＳ３〜Ｓ９の処理は、１ページ分のデータ転送が完了するまで（ステップＳ１０のＹｅｓ）、繰り返される。
【００７７】
このようにしてメモリ８に蓄積されている１ページ分のデータがプロッタ２に転送されると、プロッタ２は紙に画像を印刷する。
【００７８】
［スキャナからの画像データをメモリに蓄積する動作におけるデータ転送］
スキャナ３が読み込んだ画像データをメモリ８に蓄積する動作について、図８のフローチャートを参照して説明する。
【００７９】
図８に示すように、まず、ＣＰＵ７が、ＭＣＨ９〜ＰＣＩｅ伝送路（ＰＣＩｅ６〜ＳＷ５〜ＰＣＩｅ４）を経由するMemory Writeリクエストパケットで、スキャナ制御部１９に対してスキャンReady情報を通知する（ステップＳ１１）。
【００８０】
次に、スキャナ制御部１９が、Ｗｒｉｔｅ ＤＭＡＣ２０にＤＭＡＣ起動信号を通知し、Ｗｒｉｔｅ ＤＭＡＣ２０を起動する（ステップＳ１２）。
【００８１】
１ライン分のデータをスキャナユニット１７から読み取ると（ステップＳ１３）、スキャナ３のＷｒｉｔｅ ＤＭＡＣ２０が、スキャナユニット１７から読み込んだWriteデータを、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）を経由したMemory WriteリクエストパケットによってＭＣＨ９のメモリ制御部１４に対して転送する（ステップＳ１４）。
【００８２】
ステップＳ１５では、ＭＣＨ９のメモリ制御部１４が、Memory Writeリクエストによって、メモリ８にWriteデータを転送する。
【００８３】
ステップＳ１３〜Ｓ１５の処理は、１ライン分のデータ転送が完了するまで（ステップＳ１６のＹｅｓ）、繰り返される。
【００８４】
また、ステップＳ１３〜Ｓ１６の処理は、１ページ分のデータ転送が完了するまで（ステップＳ１７のＹｅｓ）、繰り返される。
【００８５】
このようにしてスキャナ３から読み込んだ画像データがメモリ８に蓄積される。
【００８６】
図９は、プロッタデータ転送時の動作を示すタイミングチャートである。図９においては、以降、説明を簡単にするため、１ラインのデータ量を４つのパケットで転送できることにする。プロッタのデータ転送は、プロッタLine Sync（１ライン周期）に同期する。図９に示すように、プロッタLine Syncに同期して、プロッタ２からＭＣＨ９に対するMemory Writeリクエスト（ＤＭＡＣ起動情報）が発行され、ＭＣＨ９からプロッタ２へのデータ転送は連続したMemory Writeリクエストによって処理される。これにより、スプリット方式でプロッタ２からＭＣＨ９に対するデータ転送リクエストを複数送信することなく、ライン周期に対する余裕期間を長くすることができる。
【００８７】
次に、本発明の画像形成装置の印刷性能を、印刷速度と印刷解像度に換算して、従来の画像形成装置と比較した結果を示す。なお、計算を単純にするために、仮にプロッタの印刷解像度を、主走査／副走査共に１０００ｄｏｔ／ｍｍとし、モノクロ印刷を想定して、各画素のビット数は１ｂｉｔであることとする。また、横向きＡ４の原稿サイズを想定して、主走査方向２９７ｍｍ×副走査方向２１０ｍｍであることとする。ＰＣＩｅの帯域は、４レーン接続を想定して、１ＧＢ／ｓであるとする。
【００８８】
主走査１ラインの画像データは、
１０００（ｄｏｔ／ｍｍ）×２９７（ｍｍ）×１（ｂｉｔ）＝２９７０００（ｂｉｔ）
となり、データ量をByte単位に換算すると、
２９７０００（ｂｉｔ）／８（ｂｉｔ）＝３７１２５（ｂｙｔｅ）
となる。
【００８９】
１ラインのデータを送る場合、１２８Ｂｙｔｅのパケットに区切って転送する場合を想定すると、
３７１２５／１２８＝２９０．０３９０６２５…
で、約２９１パケットのデータを１ライン周期内に転送する必要がある。
【００９０】
プロッタから、Readリクエストが発行されてから画像データが戻ってくるまでのレイテンシ（遅延時間）を１μｓｅｃであると想定すると、従来の画像形成装置でスプリット数が“１”の場合は、１μｓｅｃで１パケットのデータ転送が転送されるので、１ライン分の２９１パケットを送信するために２９１μｓｅｃの時間を要する。スプリット数が“２”の場合は、１μｓｅｃで２パケットのデータが転送されるので、１４５．５μｓｅｃの時間を要する。同様にスプリット“４”では、７２．７５μｓｅｃとなる。
【００９１】
本実施の形態の画像形成装置１では、メモリ８から連続したMemory Writeリクエストが発行されるため、常にＰＣＩｅの上限に近い１ＧＢ／ｓｅｃの帯域でデータ転送が可能となる。２９１パケット（３７１２５ｂｙｔｅ）のデータを転送するのに要する時間は、３７．１２５μsecとなる。
【００９２】
従来の画像形成装置（スプリット数４）と本実施の形態の画像形成装置１の印刷速度を比較する。従来の画像形成装置では１ラインのデータ転送にかかる時間が７２．７５μｓｅｃで、この値が１ライン周期の限界値となる。印刷解像度を１０００ｄｏｔ／ｍｍ、副走査方向の原稿サイズを２１０ｍｍとしたので、１頁の画像は、
２１０ｍｍ×１０００ｄｏｔ＝２１００００ライン
で形成される。１ライン周期が７２．７５μｓｅｃなので１頁の印刷時間は、
７２．７５μｓｅｃ×２１００００ライン＝１５２７７５００μｓｅｃ
＝１５．２７７５ｓｅｃ
となる。１分あたりでは、
６０ｓｅｃ／１５．２７７５ｓｅｃ＝３．９３枚
の印刷速度となる。
【００９３】
本実施の形態の画像形成装置１では、１ラインのデータ転送に要する時間が３７．１２５μｓｅｃとなるので、１頁の印刷時間は、
３７．１２５μｓｅｃ×２１００００ライン＝７７９６２５μｓｅｃ
＝７．７９６２５ｓｅｃ
となる。１分あたりでは、
６０ｓｅｃ／７．７９６２５ｓｅｃ＝７．７枚
となり、従来の画像形成装置の２倍近い印刷速度を出すことができる。以上の計算例で用いた印刷条件を図１０に示す。
【００９４】
なお、上述した例では、主走査方向の印刷解像度を１０００ｄｏｔ／ｍｍとしたが、次に主走査方向の印刷解像度の性能を比較するために、印刷速度を３．９３枚／分に固定した場合を考える（計算を単純にするために、副走査方向の印刷解像度は１０００ｄｏｔ／ｍｍとする）。
【００９５】
印刷速度が３．９３枚／分とした場合の１ライン周期は、従来の画像形成装置の計算例のとおり、７２．７５μｓｅｃに相当する。従来の画像形成装置では、１０００ｄｏｔ／ｍｍで限界性能に達しているが、本実施の形態の画像形成装置１では、１ＧＢ／ｓｅｃのデータ転送が可能なので、１ライン周期の７２．７５μｓｅｃを全て使うと、７２７５０ｂｙｔｅのデータを転送することができる。
７２７５０ｂｙｔｅ×８＝５８２０００ｂｉｔ
原稿の主走査方向のサイズが２９７ｍｍなので、１ｍｍあたりのドット数（＝ｂｉｔ数）は、
５８２０００ｂｉｔ／２９７ｍｍ＝１９５９ｄｏｔ／ｍｍ
と従来の画像形成装置の限界値（１０００ｄｏｔ／ｍｍ）の約２倍の解像度まで印刷できることになる。
【００９６】
以上のようにReadリクエストが発行されてから画像データが戻ってくるまでのレイテンシ（遅延時間）が１μｓｅｃである条件のもとで、従来の画像形成装置で本実施の形態の画像形成装置１と同等の性能を得るためには、少なくともスプリット数を“８”まで拡張する必要がある。１２８ＢｙｔｅのReadデータパケットを８つ保持するためのバッファメモリがＤＭＡＣ、ＰＣＩｅエンドポイント制御部、ＰＣＩｅルートコンプレックス制御部、ＳＷポート等の各所の必要となるため、回路規模とコストが増大する。
【００９７】
また、PCI Expressスイッチに複数のプロッタを増設したり、その他のオプションデバイスを増設したり、また、スイッチを増設すると、レイテンシが増大してスプリット数が“８”でも、データ転送性能が不足するケースがある。仮にレイテンシが２倍の２μｓｅｃとなった場合は、さらにスプリット数を“１６”まで増やす必要がある。
【００９８】
このように従来の画像形成装置では、メモリリード転送を用いるために最適なスプリット数の設計が困難となり、また回路コストが増大するが、本実施の形態の画像形成装置１では、データ伝送経路の変更や拡張デバイスの追加によるレイテンシの増減の影響を受けずに、常に最大のデータ転送帯域が得られ、高い性能の印刷速度や印刷解像度が低コストで実現できる効果を有する。
【００９９】
このように本実施の形態によれば、プロッタ２は、１ライン分のデータ転送を終えると次のライン同期タイミングまで待機して、ライン同期タイミングごとに１ライン分のデータ転送を要求するＤＭＡＣ制御情報をＭＣＨ９に転送する処理を繰り返し実行することによって、１頁分の画像データを転送することにより、ＭＣＨ９からプロッタ２へのデータ転送は連続したPostedリクエストによって処理されることにより、スプリット方式でプロッタ２からＭＣＨ９に対するデータ転送リクエストを複数送信することなく、ライン周期に対する余裕期間を長くすることができるので、高速なデータ転送性能をバッファメモリ等の回路実装コストを不要とした低コスト化を図った回路によって実現することができる。
【０１００】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１１および図１２に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【０１０１】
本実施の形態のプロッタの構成は、第１の実施の形態の図４に示したプロッタ２と同様であるが、ＤＭＡＣ起動制御部１１２の動作が以下の点で異なるものとなっている。
【０１０２】
ＤＭＡＣ起動制御部１１２は、Line Sync発生部１１３からLSync信号を受けるたびに、ＤＭＡＣ起動情報をＰＣＩｅエンドポイント制御部１２に出力するのではなく、LSyncを初めに受信した１回のみ、ＤＭＡＣ起動情報をＰＣＩｅエンドポイント制御部１２に出力する。
【０１０３】
また、本実施の形態は、第１の実施の形態とはＭＣＨ９のＤＭＡＣ起動制御部１５の動作が異なるものとなっている。
【０１０４】
ここで、図１１は本発明の第２の実施の形態にかかるＭＣＨ９の内部構成と動作を示すブロック図である。図１１に示すように、本実施の形態のＭＣＨ９は、Line Sync発生部３１を更に備えている。
【０１０５】
このような構成により、ＤＭＡＣ起動制御部１５は、ＰＣＩｅルートコンプレックス制御部１６から、ＤＭＡＣ起動情報を受け取ると、LineSync発生部３１に対してLSync起動信号を送信する。
【０１０６】
LSync起動信号を受信したLine Sync発生部３１は、プロッタ２におけるプロッタライン周期と同じ周期で、LSync信号をＤＭＡＣ起動制御部１５に出力する。
【０１０７】
ＤＭＡＣ起動制御部１５は、LSync信号が入力されたタイミングで、ＤＭＡＣ１３に対してＤＭＡＣ起動制御情報を出力する。
【０１０８】
図１２は、プロッタデータ転送時の動作を示すタイミングチャートである。図１２においても説明を簡単にするため、１ラインのデータ量を４つのパケットで転送できることにする。プロッタ２からＭＣＨ９に対するWriteリクエストは、１ライン目のプロッタLSyncのタイミングで送信される。ＭＣＨ９からプロッタ２へのwriteデータ（プロッタデータ）は、第１の実施の形態と同様に、ＭＣＨ９からプロッタ２へ連続して転送されるが、２ライン目以降は、ＭＣＨ９からプロッタ２へのwriteデータは、ＭＣＨ９内部のLine Sync発生部３１で生成されるLSync信号に同期したタイミングで転送される点が異なっている。
【０１０９】
このように本実施の形態によれば、ＭＣＨ９のＤＭＡＣ１３が、プロッタ２のプロッタ制御部１１からのＤＭＡＣ制御情報を受信した際に、印刷画像の主走査方向の１ライン分のデータ転送に許容される時間周期でライン同期タイミングを生成して、１ライン分のデータ転送を終えると次のライン同期タイミングまでデータ転送を止めて、ライン同期タイミングごとにデータ転送を再開する処理を繰り返し実行することによって、１頁分のデータを転送するので、プロッタ２からＭＣＨ９に対するメモリライトパケット転送のレイテンシが変動した場合も、高速なデータ転送を実現できる。
【０１１０】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１３ないし図１９に基づいて説明する。なお、前述した第１の実施の形態または第２の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【０１１１】
ここで、図１３は本発明の第３の実施の形態にかかるプロッタ２の内部構成と動作を示すブロック図である。図１３に示すように、本実施の形態のプロッタ２は、位相制御部４１を更に備えている。
【０１１２】
このような構成により、位相制御部４１は、Line Sync発生部１１３から出力されたLSync信号に対して、プロッタ２からＭＣＨ９に対するＤＭＡＣ起動情報を通知するメモリライトパケットが送信されてから、ＭＣＨ９からプロッタデータのMemory Writeリクエストパケットが戻ってくるまでに要する遅延時間だけ、LSync信号のタイミングが早まるように、位相をずらして、ＤＭＡＣ起動制御部１１２にLSync信号を出力する。
【０１１３】
図１４は、プロッタデータ転送時の動作を示すタイミングチャートである。図１４においても説明を簡単にするため、１ラインのデータ量を４つのパケットで転送できることにする。位相制御部４１によってＤＭＡＣ起動タイミングの位相をプロッタLine Syncよりも早いタイミングにずらすことによって、プロッタデータの転送動作は、図１４のタイミングチャートに示すようになる。
【０１１４】
図１４に示すように、プロッタ２からＭＣＨ９に対するＤＭＡＣ起動情報を通知するメモリライトパケットが送信されてから、ＭＣＨ９からプロッタデータのMemory Writeリクエストパケットが戻ってくるまでに要する遅延時間だけ、プロッタ２からＭＣＨ９に対するwriteリクエストの送信が前倒しされ、プロッタ２のLine Syncと同じタイミングで、ＭＣＨ９からプロッタ２に対するwriteデータの転送が始まる。このため、プロッタLine Syncに対する余裕期間が、図９や図１２に示したタイミングチャートよりも長くなり、より短いライン周期やより解像度の高いプロッタデータの転送に用いることが可能となる。
【０１１５】
また、ＰＣＩｅ伝送路（ＰＣＩｅ４〜ＳＷ５〜ＰＣＩｅ６）の途中のＳＷ５などで、その他のデバイスによる競合トラフィックが発生した場合など、ＭＣＨ９からプロッタ２へのデータ転送レートが下がった場合でも、ライン周期オーバーが発生しにくくなる。一例として、第２の実施の形態の画像形成装置でwriteデータ転送効率が下がった状態でライン周期オーバーが発生する動作例を図１５に示すとともに、第３の実施の形態の画像形成装置で同様にwriteデータ転送効率が下がってもライン周期オーバーが発生しない動作例を図１６に示す。
【０１１６】
また、第２の実施の形態の画像形成装置と第３の実施の形態の画像形成装置とをともに実施した場合における、プロッタデータ転送のタイミングチャートの例を図１７に示す。図１７に示す例によれば、さらにwriteデータの転送がＭＣＨ９の内部Lsyncに同期して開始されるので、２ライン目以降は、プロッタ２からＭＣＨ９のwriteリクエストに対するリクエストの転送が、競合トラフィックの影響で遅くなる影響が無くなる。
【０１１７】
さらに、第２の実施の形態の画像形成装置と第３の実施の形態の画像形成装置とをともに実施した場合における、スキャナ３およびプロッタ２の並行動作のタイミングチャートの例を図１８に示す。図１８に示す例によれば、スキャナデータは、スキャナ３のLSyncに同期したメモリライト転送によって、スキャナ３からＭＣＨ９に転送され、プロッタデータは、ＭＣＨ９の内部LSyncに同期したメモリライト転送によって、ＭＣＨ９からプロッタ２に転送される。図２４に示した従来の画像形成装置における、メモリリード転送とメモリライト転送が混在した動作に比べて、スキャナ３、プロッタ２ともに、１ライン周期に対する余裕期間が大きくすることができ、より高速なスキャナ読み取り速度やプロッタ印刷速度に適用したり、より解像度の高い画像データの印刷、読み取りに適用することが可能となる。
【０１１８】
このように本実施の形態によれば、プロッタ２からＭＣＨ９に対するＤＭＡＣ起動情報を通知するメモリライトパケットが送信されてから、ＭＣＨ９からプロッタデータのMemory Writeリクエストパケットが戻ってくるまでに要する遅延時間だけ、プロッタ２からＭＣＨ９に対するwriteリクエストの送信が前倒しされるので、プロッタ２のLine Syncと同じタイミングでＭＣＨ９からプロッタ２に対するwriteデータの転送が始まり、プロッタ２のLine Syncに対する余裕期間が長くなり、より短いライン周期やより解像度の高いプロッタデータの転送に用いることが可能となる。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施の形態にかかる画像形成装置の構成およびデータ転送の流れを示すブロック図である。
【図２】画像データを示す模式図である。
【図３】画像データ転送におけるトランザクションを示す模式図である。
【図４】プロッタの構成および動作を示すブロック図である。
【図５】スキャナの構成および動作を示すブロック図である。
【図６】ＭＣＨの構成および動作を示すブロック図である。
【図７】プロッタにおける印刷処理の流れを示すフローチャートである。
【図８】スキャナにおける画像データ転送処理の流れを示すフローチャートである。
【図９】プロッタデータ転送時の動作を示すタイミングチャートである。
【図１０】印刷条件を示す説明図である。
【図１１】本発明の第２の実施の形態にかかるＭＣＨの内部構成と動作を示すブロック図である。
【図１２】プロッタデータ転送時の動作を示すタイミングチャートである。
【図１３】本発明の第３の実施の形態にかかるプロッタの内部構成と動作を示すブロック図である。
【図１４】プロッタデータ転送時の動作を示すタイミングチャートである。
【図１５】データ転送効率が下がった状態でライン周期オーバーが発生する動作例を示すタイミングチャートである。
【図１６】データ転送効率が下がってもライン周期オーバーが発生しない動作例を示すタイミングチャートである。
【図１７】プロッタデータ転送の一例を示すタイミングチャートである。
【図１８】スキャナおよびプロッタの並行動作の一例を示すタイミングチャートである。
【図１９】ＰＣＩｅの規格を用いたシステムの一例を示すブロック図である。
【図２０】スプリット数“１”の動作を示すタイミングチャートである。
【図２１】スプリット数“２”の動作を示すタイミングチャートである。
【図２２】リクエストパケット構成を示す模式図である。
【図２３】スプリット数“１”のプロッタデータ転送を示すタイミングチャートである。
【図２４】スプリット数“２”のプロッタデータ転送を示すタイミングチャートである。
【図２５】スキャナおよびプロッタの並行動作の一例を示すタイミングチャートである。
【符号の説明】
【０１２０】
１        画像形成装置
２        画像形成手段
４〜６    高速シリアル伝送路
８        メモリ
９        メモリ制御手段
１３      ＤＭＡＣ
【図１】
2010072692.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010072692.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010072692.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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