【手続補正書】
【提出日】平成17年1月28日(2005.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置と半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
上記複数のワード線によってそれぞれ選択される複数のメモリセルと、
上記複数のメモリセルがそれぞれ接続された複数のビット線と、
上記複数のワード線の非選択時に上記ビット線のプリチャージ動作を行い、１つのワード線の選択時に上記プリチャージ動作を終了させるプリチャージ回路と、
上記複数のビット線にゲートがそれぞれ供給され、上記プリチャージ回路によるビット線に与えられるプリチャージ電圧ではオフ状態に維持される第１導電型の第１ＭＯＳＦＥＴを含み、上記ビット線の選択信号に対応して動作状態にされ、上記ビット線の読み出し信号に対応した増幅信号を形成する複数の第１増幅回路と、
上記第１増幅回路の複数の出力信号がゲートにそれぞれ供給され、並列形態に接続された第２導電型の第２ＭＯＳＦＥＴを複数含み、上記第１増幅回路の増幅信号に対応した増幅信号を形成する第２増幅回路を備えた第１メモリ回路を含んでなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記それぞれのメモリセルのメモリ電流径路は、直列形態の第３と第４ＭＯＳＦＥＴとを含んでなり、
上記第３ＭＯＳＦＥＴのゲートには、２つのＣＭＯＳインバータ回路により構成されたラッチ回路に保持された記憶電圧が供給され、第４ＭＯＳＦＥＴのゲートにはワード線の選択信号が供給され、
上記ビット線は読み出し専用ビット線であり、
上記ワード線は読み出し専用ワード線であり、
上記ラッチ回路の一対の入出力ノードは、書き込み専用のワード線によってスイッチ制御される一対の選択ＭＯＳＦＥＴを介して書き込み専用の一対の相補ビット線に接続されるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記それぞれのメモリセルのメモリ電流径路は、第５ＭＯＳＦＥＴのソース−ドレイン径路からなり、対応するワード線の選択動作によりメモリ電流径路を形成するか否かの記憶情報が構造的に設定されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記第１増幅回路の複数個に対して１つの第２増幅回路が割り当てられ、
上記第２増幅回路を複数個を備えて複数ビット単位での読み出し信号が出力されるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記第１増幅回路の複数個に対して１つの第２増幅回路が割り当てられ、
上記第２増幅回路を複数個を備えて複数ビット単位での読み出し信号が出力されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項２において、
上記第１増幅回路に対して、上記ビット線と反対方向にもビット線とそのプリチャージ回路及びかかるビット線に対応した複数のワード線が配置されるものであり、
上記反対方向に配置されるビット線にゲートがそれぞれ供給され、上記プリチャージ回路によるビット線に与えられるプリチャージ電圧ではオフ状態に維持される第１導電型の第５ＭＯＳＦＥＴは、前記第３ＭＯＳＦＥＴと並列形態に接続され、
上記第１増幅回路に対したいずれか一方のビット線に対応したワード線が選択状態にされるものであことを特徴とする半導体集積回路装置。
【請求項７】
請求項２において、
上記第３及び第４ＭＯＳＦＥＴのしきい値電圧は、上記ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのしきい値電圧よりも小さなしきい値電圧に形成されることを特徴とする半導体集積回路装置。
【請求項８】
請求項２において、
第２メモリ回路を更に備え、
上記第２メモリ回路は、
複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線との交点に設けられ、ＣＭＯＳラッチ回路からなる記憶回路と、その一対の入出力ノードと上記相補ビット線との間に設けられ、ゲートが上記ワード線に接続された選択用ＭＯＳＦＥＴからなる複数のメモリセルを含むものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記第２メモリ回路は、メモリ動作時に比べて低い電圧にされる動作モードを有することを特徴とする半導体集積回路装置。
【請求項１０】
請求項８において、
上記第２メモリ回路の記憶容量は、上記第１メモリ回路の記憶容量に比べて大きく形成されてなることを特徴とする半導体集積回路装置。
【請求項１１】
請求項２において、
第３のメモリ回路を更に備え、
上記第３のメモリ回路は、
複数のワード線と、
複数のビット線と、
上記複数のワード線と複数のビット線との交点に設けらられ、情報電荷を保持するキャパシタと、上記キャパシタの情報保持ノードと上記ビット線との間に設けられ、ゲートが上記ワード線に接続された選択用ＭＯＳＦＥＴからなる複数のメモリセルを含むものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
上記第３メモリ回路の記憶容量は、上記第１メモリ回路の記憶容量に比べて大きく形成されてなることを特徴とする半導体集積回路装置。
【請求項１３】
第１ワード線と、
第２ワード線と、
読み出しビット線と、
第１書き込みビット線と、
上記第１及び第２ワード線、読み出しビット線及び第１書き込みビット線に接続された第１メモリセルと、
第３ワード線と、
第１ビット線と、
第２ビット線と、
上記第３ワード線、第１ビット線及び第２ビット線に接続された第２メモリセルとを１つの半導体基板上に備え、
上記第１メモリセルは、
第１インバータ回路と、
上記第１インバータ回路の出力端子に接続された入力端子と、上記第１インバータ回路の入力端子に接続された出力端子とを持つ第２インバータ回路と、
ソース−ドレイン経路の一方が上記読み出しビット線に接続された第１トランジスタと、
ソース−ドレイン経路の一方が第１端子に接続され、他方が上記第１トランジスタのソース−ドレイン経路の他方と接続され、上記第１端子に第１電圧が供給された第２トランジスタと、
ソース−ドレイン経路の一方が上記第１インバータ回路の入力端子に接続され、他方が上記第１ビット線に接続された第３トランジスタとを含み、
上記第１トランジスタのゲートは、上記第１ワード線に接続され、
上記第２トランジスタのゲートは、上記第１インバータ回路の出力端子に接続され、
上記第３トランジスタのゲートは、第２ワード線に接続され、
上記第２メモリセルは、
第３インバータ回路と、
上記第３インバータ回路の出力端子に接続された入力端子と、上記第３インバータ回路の入力端子に接続された出力端子とを持つ第４インバータ回路と、
ソース−ドレイン経路が上記第１ビット線と上記第３インバータ回路の出力端子との間に接続され、ゲートが上記第３ワード線に接続された第４トランジスタと、
ソース−ドレイン経路が上記第２ビット線と上記第３インバータ回路の入力端子との間に接続され、ゲートが上記第３ワード線に接続された第５トランジスタとを含んでなることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
上記第１電圧は、回路の接地電位であることを特徴とする半導体装置。
【請求項１５】
請求項１３において、
上記第１乃至第４インバータ回路のそれぞれは、１つのＰ型ＭＯＳトランジスタと１つのＮ型ＭＯＳトランジスタとを含んで構成されることを特徴とする半導体装置。
【請求項１６】
請求項１３において、
上記第１ビット線と第２ビット線は、書き込み及び読み出し動作のそれぞれに通常使用されるビット線とされ、
上記第１ワード線は、読み出し専用のワード線とされ、                             上記第２ワード線は、書き込み専用のワード線とされ、
上記第３ワード線は、書き込み及び読み出しに通常使用されるワード線とされることを特徴とする半導体装置。
【請求項１７】
請求項１３において、
上記第１メモリセルは、マルチポートメモリセルであり、
上記第２メモリセルは、１ポートメモリセルであり、
複数の上記第１メモリセルと複数の上記第２メモリセルとを備え、
上記複数の第２メモリセルを含んでなる記憶容量は、上記複数の第１メモリセルを含んでなる記憶容量よりも大きいことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
上記第１メモリセルは、２ポートメモリセルであることを特徴とする半導体装置。
【請求項１９】
請求項１３において、
第２書き込みビット線を備え、
上記第１メモリセルは、ソース−ドレイン経路の一方が上記第１インバータ回路の出力端子に接続され、ソース−ドレイン経路の他方が上記第２ビット線に接続され、ゲートが上記第２ワード線に接続された第６トランジスタを更に含むことを特徴とする半導体装置。
【請求項２０】
第１ワード線と、
第２ワード線と、
読み出しビット線と、
第１書き込みビット線と、
上記第１及び第２ワード線、読み出しビット線及び第１書き込みビット線に接続された第１メモリセルと、
第３ワード線と、
第１ビット線と、
第２ビット線と、
上記第３ワード線、第１ビット線及び第２ビット線に接続された第２メモリセルとを１つの半導体基板上に備え、
上記第１メモリセルは、
第１インバータ回路と、上記第１インバータ回路の出力端子に接続された入力端子と、上記第１インバータ回路の入力端子に接続された出力端子とを持つ第２インバータ回路からなるラッチ回路と、
ソース−ドレイン経路が読み出しビット線と第１電圧が供給された第１端子との間に直列接続された第１及び第２トランジスタと、
ソース−ドレイン経路が上記ラッチ回路と上記第１ビット線に接続され、ゲートが第２ワード線に接続された第３トランジスタと、
上記第１トランジスタのゲートは、上記第１ワード線に接続され、
上記第２トランジスタのゲートは、上記ラッチ回路に接続され、
上記第２メモリセルは、
第３インバータ回路と、
上記第３インバータ回路の出力端子に接続された入力端子と、上記第３インバータ回路の入力端子に接続された出力端子とを持つ第４インバータ回路と、
ソース−ドレイン経路が上記第１ビット線と上記第３インバータ回路の出力端子とに接続され、ゲートが上記第３ワード線に接続された第４トランジスタと、
ソース−ドレイン経路が上記第２ビット線と上記第３インバータ回路の入力端子とに接続され、ゲートが上記第３ワード線に接続された第５トランジスタとを含んでなることを特徴とする半導体装置。
【請求項２１】
請求項２０において、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレイン経路の他方と上記第１端子との間に接続され、
上記第２トランジスタのゲートは、上記第インバータ回路の出力端子に接続され、
上記第３トランジスタのソース−ドレイン経路は、上記第１インバータ回路の入力端子と第１書き込みビット線のと間に接続されてなることを特徴とする半導体装置。
【請求項２２】
請求項２０において、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレイン経路の他方と上記第１端子との間に接続され、
上記第２トランジスタのゲートは、上記第１インバータ回路の出力端子に接続され、
上記第３トランジスタのソース−ドレイン経路は、上記第２インバータ回路の出力端子と上記第１書き込みビット線との間に接続されてなることを特徴とする半導体装置。
【請求項２３】
請求項２０において、
上記第１電圧は、回路の接地電位であることを特徴とする半導体装置。
【請求項２４】
請求項２０において、
上記第１乃至第４インバータ回路のそれぞれは、１つのＰ型ＭＯＳトランジスタと１つのＮ型ＭＯＳトランジスタとを含んで構成されることを特徴とする半導体装置。
【請求項２５】
請求項２０において、
上記第１ビット線と第２ビット線とは、書き込み及び読み出し動作のそれぞれに通常使用されるビット線とされ、
上記第１ワード線は、読み出し専用のワード線とされ、                             上記第２ワード線は、書き込み専用のワード線とされ、
上記第３ワード線は、書き込み及び読み出しに通常使用されるワード線とされることを特徴とする半導体装置。
【請求項２６】
請求項２０において、
上記第１メモリセルは、マルチポートメモリセルであり、
上記第２メモリセルは、１ポートメモリセルであり、
複数の上記第１メモリセルと複数の上記第２メモリセルとを備え、
上記複数の第２メモリセルを含んでなる記憶容量は、上記複数の第１メモリセルを含んでなる記憶容量よりも大きいことを特徴とする半導体装置。
【請求項２７】
請求項２６において、
上記第１メモリセルは、２ポートメモリセルであることを特徴とする半導体装置。
【請求項２８】
請求項２０において、
第２書き込みビット線を備え、
上記第１メモリセルは、ソース−ドレイン経路が上記第１インバータ回路の出力端子と上記第２ビット線のと間に接続され、ゲートが上記第２ワード線に接続された第６トランジスタを更に含み、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレイン経路の他方と上記第１端子との間に接続され、
上記第２トランジスタのゲートは、上記第１インバータ回路の出力端子に接続され、
上記第３トランジスタのソース−ドレイン経路は、上記第１インバータ回路の入力端子と上記第１書き込みビット線との間に接続されことを特徴とする半導体装置。
【請求項２９】
第１ワード線と、
第２ワード線と、
読み出しビット線と、
第１書き込みビット線と、
上記第１及び第２ワード線、読み出しビット線及び第１書き込みビット線に接続された第１メモリセルと、
第３ワード線と、
第１ビット線と、
上記第３ワード線及び第１ビット線に接続された第２メモリセルとを１つの半導体基板上に備え、
上記第１メモリセルは、
第１インバータ回路と、上記第１インバータ回路の出力端子に接続された入力端子と、上記第１インバータ回路の入力端子に接続された出力端子とを持つ第２インバータ回路からなるラッチ回路と、
ソース−ドレイン経路が読み出しビット線と第１電圧が供給された第１端子との間に直列接続された第１及び第２トランジスタと、
ソース−ドレイン経路が上記ラッチ回路と上記第１ビット線とに接続され、ゲートが第２ワード線に接続された第３トランジスタと、
上記第１トランジスタのゲートは、上記第１ワード線に接続され、
上記第２トランジスタのゲートは、上記ラッチ回路に接続され、
上記第２メモリセルは、
ゲートが上記第３ワード線に接続され、ソース−ドレイン経路の一方が上記第１ビット線にされた第４トランジスタと、
上記第４トランジスタのソース−ドレイン経路の他方に接続され、第２電圧が供給された１組の電極を持つキャパシタとからなることを特徴とする半導体装置。
【請求項３０】
請求項２９において、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレイン経路と上記第１端子との間に接続され、
上記第２トランジスタのゲートは、上記第１インバータ回路の出力端子に接続され、
上記第３トランジスタのソース−ドレイン経路は、上記第１インバータ回路の入力端子と第１書き込みビット線との間に接続されてなることを特徴とする半導体装置。
【請求項３１】
請求項２９において、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレイン経路の他方と上記第１端子との間に接続され、ゲートは上記第１インバータ回路の出力端子と接続されてなることを特徴とする半導体装置。
上記第３トランジスタのソース−ドレイン経路は、上記第１インバータ回路の入力端子と第１書き込みビット線との間に接続されてなることを特徴とする半導体装置。
【請求項３２】
請求項２９において、
上記第１電圧は、回路の接地電位であり、
上記第２の電圧は、上記回路の接地電位より大きいプレート電圧であることを特徴とする半導体装置。
【請求項３３】
請求項２９において、
上記第１乃至第４インバータ回路のそれぞれは、１つのＰ型ＭＯＳトランジスタと１つのＮ型ＭＯＳトランジスタとを含んで構成されることを特徴とする半導体装置。
【請求項３４】
請求項２９において、
上記第１ビット線と第２ビット線とは、書き込み及び読み出し動作のそれぞれに通常使用されるビット線とされ、
上記第１ワード線は、読み出し専用のワード線とされ、                             上記第２ワード線は、書き込み専用のワード線とされ、
上記第３ワード線は、書き込み及び読み出しに通常使用されるワード線とされることを特徴とする半導体装置。
【請求項３５】
請求項２９において、
上記第１メモリセルは、マルチポートメモリセルであり、
上記第２メモリセルは、１ポートメモリセルであり、
複数の上記第１メモリセルと複数の上記第２メモリセルとを備え、
上記複数の第２メモリセルを含んでなる記憶容量は、上記複数の第１メモリセルを含んでなる記憶容量よりも大きいことを特徴とする半導体装置。
【請求項３６】
請求項３５において、
上記第１メモリセルは、２ポートメモリであることを特徴とする半導体装置。
【請求項３７】
請求項２９において、
第２書き込みビット線を備え、
上記第１メモリセルは、ソース−ドレイン経路の一方が上記第１インバータ回路の出力端子に接続され、ソース−ドレイン経路の他方が上記第２書き込みビット線に接続され、ゲートが上記第２ワード線に接続された第５トランジスタを更に含み、
上記第１インバータ回路の入力端子は、上記第２インバータ回路の出力端子に接続され、
上記第１インバータ回路の出力端子は、上記第２インバータ回路の入力端子に接続され、
上記第１トランジスタのソース−ドレイン経路の一方は、上記読み出しビット線に接続され、
上記第２トランジスタのソース−ドレイン経路は、上記第１トランジスタのソース−ドレインの他方と上記第１端子との間に接続され、
上記第２トランジスタのゲートは、上記第１インバータ回路の出力端子と接続され、
上記第３トランジスタのソース−ドレイン経路は、第２インバータ回路の出力端子と上記第１書き込みビット線との間に接続されなることを特徴とする半導体装置。
【請求項３８】
請求項２９において、
上記第１乃至第４トランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項３９】
複数のワード線と、
複数のビット線と、
上記複数のワード線と複数のビット線に各々接続された複数のメモリセルと、
上記ビット線に各々接続されてビット線電位を増幅する複数の増幅回路とを備え、
上記増幅回路の各々は、ゲートが上記ビット線の１つに接続された第１導電型の第１ＭＯＳトランジスタと、ゲートが上記第１ＭＯＳトランジスタのソース−ドレイン経路に接続された第２導電型の第２ＭＯＳトランジスタとを含むことを特徴とする半導体装置。
【請求項４０】
請求項３９において、
上記第１導電型は、Ｐ型であり、
上記第２導電型は、Ｎ型であることを特徴とする半導体装置。
【請求項４１】
請求項３９において、
上記複数のビット線に各々接続されて、プリチャージを行う複数のプリチャージ回路を更に備え、
上記プリチャージ回路の各々は、ソース−ドレイン経路がビット線と電源端子との間に接続された第３ＭＯＳトランジスタを含んでなることを特徴とする半導体装置。
【請求項４２】
請求項４１において、
上記第１ＭＯＳトランジスタ及び上記第３ＭＯＳトランジスタの各々は、Ｐチャネル型であり、
上記第２ＭＯＳトランジスタは、Ｎ型であることを特徴とする半導体装置。
【請求項４３】
請求項３９において、
上記複数のメモリセルは、各々スタティック型メモリセルであることを特徴とする半導体装置。
【請求項４４】
複数の第１ワード線と、
複数の第２ワード線と、
第１ビット線と、
第２ビット線と、
上記複数の第１ワード線と第１ビット線とにそれぞれ接続された複数の第１メモリセルと、
上記複数の第２ワード線と第２ビット線とにそれぞれ接続された複数の第２メモリセルと、
上記第１ビット線と第２ビット線に各々接続されて上記第１及び第２ビット線電位を増幅する複数の増幅回路とを備え、
上記増幅回路は、ゲートが上記第１ビット線に接続された第１導電型の第１ＭＯＳトランジスタと、ゲートが上記第２ビット線に接続された第１導電型の第２ＭＯＳトランジスタと、上記第１導電型と異なる第２導電型の第３ＭＯＳトランジスタとを含み、上記第１ＭＯＳトランジスタのドレインは、上記第２ＭＯＳトランジスタのドレインと接続され、上記第３ＭＯＳトランジスタのゲートは、上記第１ＭＯＳトランジスタのドレインに接続されてなることを特徴とする半導体装置。
【請求項４５】
請求項４４において、
上記第１導電型は、Ｐ型であり、
上記第２導電型は、Ｎ型であることを特徴とする半導体装置。
【請求項４６】
請求項４４において、
上記第１ビット線に接続されて第１ビット線をプリチャージする第１プリチャージ回路と、
上記第２ビット線に接続されて第２ビット線をプリチャージする第２プリチャージ回路と、
上記第１プリチャージ回路は、ソース−ドレイン経路が上記第１ビット線と電源端子との間に接続された第４ＭＯＳトランジスタを含み、
上記第２プリチャージ回路は、ソース−ドレイン経路が上記第２ビット線と電源端子との間に接続された第５ＭＯＳトランジスタを含んでなることを特徴とする半導体装置。
【請求項４７】
請求項４６において、
上記第１、第２、第４及び第５ＭＯＳトランジスタの各々は、Ｐチャネル型ＭＯＳトランジスタであり、
上記第３ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項４８】
請求項４４において、
上記複数のメモリセルの各々は、スタティック型メモリセルであることを特徴とする半導体装置。
【請求項４９】
請求項４４において、
上記第１ビット線と第２ビット線は、同じ方向に延長され、
上記増幅回路は、上記第１メモリセルが形成される四辺形のエリアと、上記第２メモリセルが形成される四辺形のエリアとの間のエリアに形成されてなることを特徴とする半導体装置。