(57)【要約】【課題】位相制御誤差を小さくできる高周波モジュールを提供すること。【解決手段】高速デジタル信号と高速クロックとを入力信号とし、誤りのない信号を出力するように前記デジタル信号に対する前記クロックの位相が移相器により調整された高速ロジック回路を備えた高周波モジュールにおいて、前記デジタル信号とクロックの位相情報は、前記デジタル信号と前記移相器から前記高速ロジック回路に入力されるクロックとの位相差を検出する位相比較器と、この位相比較器の位相差信号に基づき同期検波出力を抽出する同期検波回路を含む位相同期ループを介して、前記移相器に位相制御信号として帰還されることを特徴とするもの。【選択図】    図１
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【特許請求の範囲】
【請求項１】
高速デジタル信号と高速クロックとを入力信号とし、誤りのない信号を出力するように前記デジタル信号に対する前記クロックの位相が移相器により調整された高速ロジック回路を備えた高周波モジュールにおいて、
前記デジタル信号とクロックの位相情報は、
前記デジタル信号と前記移相器から前記高速ロジック回路に入力されるクロックとの位相差を検出する位相比較器と、この位相比較器の位相差信号に基づき同期検波出力を抽出する同期検波回路を含む位相同期ループを介して、前記移相器に位相制御信号として帰還されることを特徴とする高周波モジュール。
【請求項２】
前記同期検波回路は、
ディザ発生源と、
前記位相比較器から入力される位相差信号の帯域を制限するフィルタと、
このフィルタから入力される前記帯域制限された位相差信号と前記ディザ発生源から出力されるディザ信号とを掛け算するミキサと、
このミキサの出力信号から前記移相器の位相制御信号を生成する制御器と、
この制御器から出力される制御電圧と前記ディザ信号とを加算する加算器と
を有することを特徴とする請求項１記載の高周波モジュール。
【請求項３】
前記クロック周波数とデジタル信号のビットレートが等しい場合は、周波数分割手段により周波数を下げたクロックで同期検波を行うことを特徴とする請求項１または２記載の高周波モジュール。
【請求項４】
前記周波数分割手段は、分周器であることを特徴とする請求項１〜３いずれかに記載の高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波モジュールに関し、詳しくは、位相補償に関するものである。
【背景技術】
【０００２】
出願人は、非特許文献１に記載しているように、超高速化合物半導体技術を用いることにより、４０ＧＨｚ帯のデジタル信号を処理できる各種の電子モジュールを製品化している。これらの電子モジュールには、パラレル信号をシリアル信号に変換するマルチプレクサ型、シリアル信号をパラレル信号に変換するデマルチプレクサ型、あるいは各種デジタル信号をラッチして出力するＤタイプ・フリップフロップ（以下ＤＦＦという）型などがある。
【０００３】
ところで、これらの電子モジュールでは、クロックの周波数あるいは入力デジタル信号の伝送レートが極めて高いために、クロックと入力デジタル信号とについて高精度な位相管理が必要になる。
【０００４】
図４は、従来のＤＦＦ型高周波モジュールの一例を示すブロック図である。ＤＦＦ１のデータ入力端子にはデジタル信号Ｄが入力され、クロック端子にはクロック信号発生源２から移相器３を介してクロック信号Ｃｋが入力されている。ここで、移相器３の位相設定値は、クロック信号Ｃｋの位相がデジタル信号Ｄに対して最適になるように調整されている。
【０００５】
図４において、ＤＦＦ１にクロック信号Ｃｋが入力された時点で入力されたデジタル信号Ｄが「１」であれば出力データは「１」になり、入力されたデジタル信号Ｄが「０」であれば出力データも「０」になる。ＤＦＦ１にクロック信号Ｃｋが入力されない場合は、１つ前の出力データが保持されたままになるため、１クロック分の遅延が発生する。また、ＤＦＦ１は、１ビットのメモリとしても利用できる。
【０００６】
特許文献１は、複数の光変調部に与えられる駆動信号間の遅延ずれを確実に補償できる低コストの光送信装置に関するものである。
【０００７】
【非特許文献１】電子モジュールを紹介した横河電機株式会社ホームページ：http://www.yokogawa.co.jp/opt/ElectricModules/opt-emodule-lineup-ja.htm
【特許文献１】特開２００７−１５８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、実運用下にある高周波モジュールでは、温度変化や経時変化などの影響により、ＤＦＦ１に入力される入力デジタル信号Ｄとクロック信号Ｃｋの位相が設定当初の設定より変動し、ＤＦＦ１の入力デジタル信号Ｄとクロック信号Ｃｋが適切な位相関係ではなくなってしまうという問題がある。
【０００９】
本発明は、これらの問題点を解決するものであり、電子モジュールに入力されるデジタル信号Ｄとクロック信号Ｃｋの位相関係を監視し、最適な位相関係になるように位相制御すること、さらに位相制御誤差を小さくした高周波モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記のような目的を達成するために、本発明の請求項１は、
高速デジタル信号と高速クロックとを入力信号とし、誤りのない信号を出力するように前記デジタル信号に対する前記クロックの位相が移相器により調整された高速ロジック回路を備えた高周波モジュールにおいて、
前記デジタル信号とクロックの位相情報は、
前記デジタル信号と前記移相器から前記高速ロジック回路に入力されるクロックとの位相差を検出する位相比較器と、この位相比較器の位相差信号に基づき同期検波出力を抽出する同期検波回路を含む位相同期ループを介して、前記移相器に位相制御信号として帰還されることを特徴とする。
【００１１】
請求項２は、請求項１記載の高周波モジュールにおいて、
前記同期検波回路は、
ディザ発生源と、
前記位相比較器から入力される位相差信号の帯域を制限するフィルタと、
このフィルタから入力される前記帯域制限された位相差信号と前記ディザ発生源から出力されるディザ信号とを掛け算するミキサと、
このミキサの出力信号から前記移相器の位相制御信号を生成する制御器と、
この制御器から出力される制御電圧と前記ディザ信号とを加算する加算器と
を有することを特徴とする。
【００１２】
請求項３は、請求項１または２記載の高周波モジュールにおいて、
前記クロック周波数とデジタル信号のビットレートが等しい場合は、周波数分割手段により周波数を下げたクロックで同期検波を行うことを特徴とする。
【００１３】
請求項４は、請求項１〜３いずれかに記載の高周波モジュールにおいて、
前記周波数分割手段は、分周器であることを特徴とする。
【発明の効果】
【００１４】
このように構成することにより、常に高速デジタル信号と高速クロック信号の位相状態を最適に保ち、従来よりも位相制御信号を大きくすることができ、位相制御誤差を小さくできる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の高周波モジュールを説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。
【００１６】
本実施例では、ＤＦＦ１に入力されるデジタル信号Ｄの伝送速度を基準シンボルレートとし、クロック信号発生源２から出力されるクロック信号Ｃｋを１/Ｎ倍（Ｎは整数）のシンボルレートとする。図１では、クロック信号Ｃｋは１/２倍のシンボルレート（以下、１/２クロックという）を使用している。
【００１７】
図１において、ＤＦＦ１のデータ入力端子にはデジタル信号Ｄが入力され、クロック端子にはクロック信号発生源２から移相器３および逓倍器４を介してクロック信号Ｃｋが入力されている。
【００１８】
ＤＦＦ１に入力されるこれらデジタル信号Ｄおよびクロック信号Ｃｋの位相情報は、位相比較器５および同期検波回路６で構成される位相同期ループを介して移相器３に帰還入力されている。
【００１９】
位相比較器５の一方の入力端子には移相器３から逓倍器４に入力されるクロック信号Ｃｋが分岐されて入力され、他方の入力端子にはＤＦＦ１のデータ入力端子に入力されるデジタル信号Ｄが分岐されて入力されている。位相比較器５の出力信号は、同期検波回路６を構成するローパスフィルタ（以下、ＬＰＦという）６１に入力されている。なお、位相比較器５は、ミキサあるいはＥＸＯＲから構成されている。
【００２０】
同期検波回路６は、ＬＰＦ６１と、ミキサ６２と、制御器６３と、加算器６４と、ディザ発生源（以下、低周波ディザ発生源６５という）とで構成されている。
【００２１】
同期検波回路６において、位相比較器５から出力される入力デジタル信号Ｄとクロック信号Ｃｋとの位相差信号は、低周波ディザ発生源６５に対し非常に高速であるため、ＬＰＦ６１に入力され、ミキサ６２が同期検波を行うことが可能な帯域まで下げる。ＬＰＦ６１の出力信号はその位相差を示す信号としてミキサ６２の一方の入力端子に入力される。ミキサ６２の他方の入力端子には低周波ディザ発生源６５から低周波ディザ信号が入力される。
【００２２】
ＬＰＦ６１の出力信号と低周波ディザ信号はミキサ６２により掛け算され、ミキサ６２の出力信号は制御器６３に入力される。制御器６３は、ミキサ６２の出力信号に基づき、移相器３を制御するための制御信号を生成し、加算器６４の一方の入力端子に入力する。加算器６４の他方の入力端子には低周波ディザ発生源６５から低周波ディザ信号が入力される。一般に制御器６３は、ミキサ６２の出力信号である同期検波出力信号が「０」になるように、移相器３に入力される制御信号を生成する。
【００２３】
制御器６３で生成された制御信号と低周波ディザ信号は加算器６４により加算され、その出力信号は移相器３に入力される。
【００２４】
これにより、移相器３は、ミキサ６２の同期検波出力信号に基づきクロック信号Ｃｋの位相を最適化する。位相が最適化されたクロック信号Ｃｋが逓倍器４でＮ倍されてＤＦＦ１に入力されることにより、ＤＦＦ１から誤りのない信号が出力される。
【００２５】
ここで、移相器３には同期検波回路６内の制御器６３から適切な制御電圧が印加されるため、デジタル信号Ｄとクロック信号Ｃｋの位相関係が最適な位相関係になるように、位相制御することができる。
【００２６】
なお、位相比較器５に入力される入力デジタル信号Ｄの信号発生源が差動出力の場合、位相比較器５に入力される信号は、ＤＦＦ１に入力される信号ではなく、他方の信号を取得してもよい。
【００２７】
また、制御器６３は、同期検波回路６を構成するものに限るものではなく、微分回路により同期検波出力の変曲点を検出した結果に基づき移相器３を制御してもよい。
【００２８】
さらに、クロック信号Ｃｋと入力デジタル信号Ｄのシンボルレートの周波数が等しい場合には、クロック信号Ｃｋの系統にたとえば分周比１/Ｎの分周器を設け、周波数を１/Ｎに下げたクロックで同期検波を行えばよい。
【００２９】
図２は、ＤＦＦ１に入力されるデジタル信号Ｄのシンボルレートとクロック信号Ｃｋの周波数との差異による同期検波出力を示す特性例図である。Ｆｕｌｌ ｒａｔｅは分周比１/１の従来例、Ｈａｌｆ ｒａｔｅは分周比１/２、Ｑｕａｄ ｒａｔｅは分周比１/４であり、分周比１/ＮのＮ数が大きい方が同期検波出力の振幅が大きくなっていることを示している。
【００３０】
すなわち、ＤＦＦ１に入力されるデジタル信号Ｄのシンボルレートに対してクロック信号Ｃｋの周波数が低いと、つまり分周比１/ＮのＮ数が大きくなるにしたがって、制御器６３はより大きな同期検波出力値が得られるため、移相器３の制御電圧を容易に決定できる。
【００３１】
図２では、クロック信号Ｃｋの周波数の違いによって、同期検波することにより得られる最適点がわずかに異なっている。クロック信号Ｃｋの周波数が異なった場合、クロック信号発生源２と位相比較器５の間に移相器３あるいは遅延回路を接続したり、あるいは逓倍器４とＤＦＦ１の間に移相器３あるいは遅延回路を接続することで、クロック信号Ｃｋの位相を遅延させて同期検波することにより、それぞれのクロック信号Ｃｋの周波数で得られる最適点を同じ点にできる。
【００３２】
図３は、本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図１と異なる点は、クロック信号発生源２と移相器３の間に分周器７を接続していることである。
【００３３】
これにより、ＤＦＦ１に入力されるデジタル信号Ｄのシンボルレートとクロック信号Ｃｋの周波数が等しい場合であっても、クロック信号Ｃｋの周波数を分周器７で分周することによりデジタル信号Ｄのシンボルレートよりも低くすることができ、図２の特性例図のように大きい値の同期検波出力が得られる。
【００３４】
また、図３の移相器３の一方の入力端子にはクロック信号Ｃｋの周波数が分周器７で任意の周波数に分周されたクロック信号Ｃｋが入力され、他方の入力端子にはＤＦＦ１に入力されるデジタル信号Ｄおよびクロック信号Ｃｋの位相情報が位相比較器５および同期検波回路６で構成される位相同期ループを介して位相制御信号が帰還入力されている。
【００３５】
ここで、図１と図３の実施例の差異は、図３では図１に対し、デジタル信号Ｄとクロック信号Ｃｋのシンボルレートが等しいため、分周器７によりクロック信号Ｃｋの周波数を任意の周波数に分周している点である。つまり、デジタル信号Ｄとクロック信号Ｃｋのシンボルレートが等しい場合、クロック信号発生源２と移相器３の間に分周器７を挿入することで図１と同じ効果が得られるため、より高精度に大きな位相制御信号を得ることができ、位相制御誤差を小さくできる。
【００３６】
なお、分周器７に代えて、クロック信号ＣｋにＰＬＬされたＶＣＯ（Voltage Control Oscillator）により、クロック信号Ｃｋより低い周波数に変換するなど、他の周波数分割手段を接続してもよい。
【００３７】
なお、高周波モジュールを光伝送装置のアプリケーションに使用できる。
【００３８】
以上説明したように、本発明によれば、デジタル信号Ｄとクロック信号Ｃｋの位相関係を監視して最適な位相関係になるように位相制御することができ、さらに従来よりも大きな位相制御信号を得ることができることにより、位相制御誤差を小さくした高周波モジュールが実現でき、光通信システムで用いられる光変調器など各種の光学部品として好適である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の入力デジタル信号Ｄとクロック信号Ｃｋ周波数とシンボルレートの差異による同期検波出力を示す特性例図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】従来の構成例を示すブロック図である。
【符号の説明】
【００４０】
１  ＤＦＦ
２  クロック信号発生源
３  移相器
４  逓倍器
５  位相比較器
６  同期検波回路
６１  ローパスフィルタ（LPF）
６２  ミキサ
６３  制御器
６４  加算器
６５  低周波ディザ発生源
７  分周器
【図１】
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【図３】
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【図４】
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【図２】
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