(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリにおいて隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制する。【解決手段】制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、ワード線ＷＬｘｊには、メモリセルＭＣｘに記憶された値に応じた読み出し電圧Ｖｇｘを印加させ、ワード線ＷＬ０ｊ〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎｊには、メモリセルＭＣ０〜ＭＣｘ−２、ＭＣｘ＋２〜ＭＣｎをオン状態にするパス電圧Ｖｒを印加させ、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊには、パス電圧Ｖｒより高くなるように読み出し電圧Ｖｇｘに応じて変化されたパス電圧Ｖｒ＋αを印加させる。【選択図】      図２
2010086628.tif 000002
【特許請求の範囲】
【請求項１】
３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、
前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、
前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、
前記ビット線を選択するカラムデコーダ回路と、
前記ワード線を選択するロウデコーダ回路と、
前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第１のパス電圧より高くなるように前記読み出し電圧に応じて変化された第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、
前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、
前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、
前記ビット線を選択するカラムデコーダ回路と、
前記ワード線を選択するロウデコーダ回路と、
前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルと、前記第３のワード線に接続された非選択メモリセルとの間で各コンダクタンスが互いに一致するように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置。
【請求項３】
浮遊ゲートを有し３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、
前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、
前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、
前記ビット線を選択するカラムデコーダ回路と、
前記ワード線を選択するロウデコーダ回路と、
前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルと、前記第３のワード線に接続された非選択メモリセルとの間で各浮遊ゲートの電圧が互いに一致するように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置。
【請求項４】
３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、
前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、
前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、
前記ビット線を選択するカラムデコーダ回路と、
前記ワード線を選択するロウデコーダ回路と、
前記ビット線および前記ワード線にて選択された選択セルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択セルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルについての前記選択メモリセルとの結合容量によるコンダクタンスの低下が打ち消されるように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置。
【請求項５】
浮遊ゲートを有し３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、
前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、
前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、
前記ビット線を選択するカラムデコーダ回路と、
前記ワード線を選択するロウデコーダ回路と、
前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択セルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルについての前記選択メモリセルとの結合容量による前記浮遊ゲート電圧の低下が打ち消されるように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリにおける読み出し電圧の印加方法に適用して好適なものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングから構成され、ＮＯＲ型ＥＥＰＲＯＭに比べて高集積化が容易であることが知られている（特許文献１）。
一方、フラッシュメモリの大容量化に伴って、メモリセルは微細化の一途を辿っている。そして、メモリセルの微細化が進むに従って、メモリセル間の間隔が狭くなることから、隣接するメモリセル間の結合容量が増大する。このため、メモリセルの浮遊ゲート電圧は、自分のメモリセルの制御ゲート電圧の影響だけでなく、自分のメモリセルに隣接する隣接セルの浮遊ゲート電圧の影響も受けるようになってきている。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリにおいては、選択セルからデータを読み出すためには、その選択セルと同一のＮＡＮＤストリングに含まれる非選択セルをオン状態にする必要がある。このため、隣接セル間での結合容量が増大した場合においても、選択セルからのデータの読み出し時に非選択セルを確実にオン状態にするために、非選択セルに印加される制御ゲート電圧を大きくする必要がある。
【０００４】
しかしながら、選択セルからのデータの読み出し時に、非選択セルに印加される制御ゲート電圧を大きくすると、その非選択セルのトンネル酸化膜にトンネル電流が流れやすくなることから、非選択セルのデータが誤って書き換えられる現象（リードディスターブ現象）が発生する。このため、従来のＮＡＮＤ型フラッシュメモリでは、選択セルからのデータの読み出し時に、非選択セルに印加される制御ゲート電圧を大きくすることができず、隣接セル間での結合容量が増大に伴って、選択セルに隣接する非選択セルのコンダクタンスの低下を招くことから、セル電流が減少し、読み出し速度の劣化を招くという問題があった。
【０００５】
【特許文献１】特開２００５−１００５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様によれば、３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、前記ビット線を選択するカラムデコーダ回路と、前記ワード線を選択するロウデコーダ回路と、前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第１のパス電圧より高くなるように前記読み出し電圧に応じて変化された第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置を提供する。
【０００８】
また、本発明の一態様によれば、３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、前記ビット線を選択するカラムデコーダ回路と、前記ワード線を選択するロウデコーダ回路と、前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルと、前記第３のワード線に接続された非選択メモリセルとの間で各コンダクタンスが互いに一致するように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置を提供する。
【０００９】
また、本発明の一態様によれば、浮遊ゲートを有し３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、前記ビット線を選択するカラムデコーダ回路と、前記ワード線を選択するロウデコーダ回路と、前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルと、前記第３のワード線に接続された非選択メモリセルとの間で各浮遊ゲートの電圧が互いに一致するように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置を提供する。
【００１０】
また、本発明の一態様によれば、３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、前記ビット線を選択するカラムデコーダ回路と、前記ワード線を選択するロウデコーダ回路と、前記ビット線および前記ワード線にて選択された選択セルの書き込み、読み出しを行う制御回路とを備え、
前記制御回路は、前記選択セルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択メモリセルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルについての前記選択メモリセルとの結合容量によるコンダクタンスの低下が打ち消されるように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置を提供する。
【００１１】
また、本発明の一態様によれば、浮遊ゲートを有し３値以上の多値情報を記憶可能なメモリセルが直列接続され、前記直列接続されたメモリセル群の両端に前記直列接続されたメモリセル群を選択可能な選択トランジスタを有したＮＡＮＤストリングがマトリクス状に配置されたメモリセルアレイと、前記ＮＡＮＤストリングをカラム方向に複数個接続したビット線と、前記ＮＡＮＤストリング内のメモリセルと前記カラム方向に直交するロウ方向に隣接する前記ＮＡＮＤストリング内のメモリセルとを接続したワード線と、前記ビット線を選択するカラムデコーダ回路と、前記ワード線を選択するロウデコーダ回路と、前記ビット線および前記ワード線にて選択された選択メモリセルの書き込み、読み出しを行う制御回路とを備え、前記制御回路は、前記選択メモリセルの読み出し時において、前記選択メモリセルに接続された第１のワード線には、前記選択セルに記憶された値に応じた読み出し電圧を印加させ、前記ＮＡＮＤストリングの第１のワード線および前記第１のワード線に隣接する第２のワード線以外の第３のワード線には、前記第３のワード線に接続された非選択メモリセルをオン状態にする第１のパス電圧を印加させ、前記第２のワード線には、前記第２のワード線に接続された非選択メモリセルについての前記選択メモリセルとの結合容量による前記浮遊ゲート電圧の低下が打ち消されるように設定した第２のパス電圧を印加させることを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にとって説明する。
図１において、ＮＡＮＤ型フラッシュメモリには、メモリセルアレイ１、センスアンプ回路２、カラムデコーダ回路３、ロウデコーダ回路４および制御回路５が設けられている。メモリセルアレイ１内では複数のビット線ＢＬがカラム方向（図１中上下方向）に、複数のワード線ＷＬがロウ方向（図１中左右方向）に配置されている。センスアンプ回路２はメモリセルアレイ１のビット線ＢＬに接続され、カラムデコーダ回路３はセンスアンプ回路２に接続されている。また、ロウデコーダ回路４はメモリセルアレイ１のワード線ＷＬに接続されている。さらに、制御回路５がセンスアンプ回路２、カラムデコーダ回路３、ロウデコーダ回路４に接続されている。
【００１５】
ここで、メモリセルアレイ１には、浮遊ゲート電極に蓄積される電荷量に基づいて３値以上の多値情報を記憶するメモリセルがマトリクス状に配置されている。なお、ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルがカラム方向に直列接続されたメモリセル群と、このメモリセル群の両端に配置されメモリセル群を選択可能な選択トランジスタとを有するＮＡＮＤストリングがマトリクス状に配置されている。ビット線ＢＬは、ＮＡＮＤストリングをカラム方向に複数個接続しており、ＮＡＮＤストリングごとにメモリセルのアクティブ領域に接続され、ＮＡＮＤストリングをカラムごとに選択することができる。ワード線ＷＬは、ＮＡＮＤストリング内のメモリセルと、このＮＡＮＤストリングにロウ方向に隣接するＮＡＮＤストリング内のメモリセルとを接続しており、メモリセルの制御ゲート電極に接続され、メモリセルをロウごとに選択することができる。センスアンプ回路２は、書き込みおよび読み出し時にビット線ＢＬに印加される電圧をビット線ＢＬごとに増幅することができる。カラムデコーダ回路３は、書き込みおよび読み出し時に選択されたメモリセルを含むＮＡＮＤストリングに接続されるビット線ＢＬを選択することができる。ロウデコーダ回路４は、書き込みおよび読み出し時に選択されたメモリセルに接続されているビット線ＢＬを選択することができる。制御回路５は、ビット線ＢＬおよびワード線ＷＬにて選択された選択セルの書き込み、読み出しおよび消去を行うことができる。
【００１６】
図２は、図１のメモリセルアレイ１の概略構成を示すブロック図である。
図２において、図１のビット線ＢＬとして、ｍ＋１（ｍは２以上の整数）本のビット線ＢＬ０〜ＢＬｍが設けられ、ビット線ＢＬ０〜ＢＬｍは互いに平行に配置されている。そして、図１のセンスアンプ回路２には、ビット線ＢＬ０〜ＢＬｍにそれぞれ対応してｍ＋１個のセンスアンプＳＡ０〜ＳＡｍが設けられている。なお、図２の例では、ビット線ＢＬ０〜ＢＬｍごとにセンスアンプＳＡ０〜ＳＡｍを設ける方法について示したが、図１のメモリセルアレイ１とセンスアンプ回路２との間にカラム選択スイッチを設け、互いに隣接する奇数本目と偶数本目のビット線ＢＬ０〜ＢＬｍの間でセンスアンプを共用するようにしてもよい。
【００１７】
また、図１のメモリセルアレイ１には、ｋ＋１（ｋは２以上の整数）個のメモリブロックＭＢ０〜ＭＢｋが設けられ、メモリブロックＭＢ０〜ＭＢｋは、ビット線ＢＬ０〜ＢＬｍに沿ってカラム方向に並べて配置されている。ここで、各メモリブロックＭＢ０〜ＭＢｋには、ＮＡＮＤストリングＭＳがビット線ＢＬ０〜ＢＬｍごとに設けられている。ＮＡＮＤストリングＭＳは、ｎ＋１（ｎは２以上の整数）個のメモリセルＭＣ０〜ＭＣｎからなるメモリセル群と、メモリセル群の両端に設けられた選択ゲートトランジスタＳＧ１、ＳＧ２とから構成されている。メモリセルＭＣ０〜ＭＣｎは互いに直列接続されるとともに、一端のメモリセルＭＣ０には選択ゲートトランジスタＳＧ１が、他端のメモリセルＭＣｎには選択ゲートトランジスタＳＧ２が直列接続されている。
【００１８】
ビット線ＢＬ０〜ＢＬｍごとに設けられたＮＡＮＤストリングＭＳの一端は選択ゲートトランジスタＳＧ１を介してセルソース線ＣＳＬに共通に接続され、ＮＡＮＤストリングＭＳの他端は選択ゲートトランジスタＳＧ２を介してビット線ＢＬ０〜ＢＬｍにそれぞれ接続されている。
【００１９】
メモリセルアレイ１には、ビット線ＢＬ０〜ＢＬｍに直交するようにしてワード線ＷＬ０ｊ〜ＷＬｎｊおよび選択ゲート線ＳＧＳｊ、ＳＧＤｊが配置されている。ここで、ワード線ＷＬ０ｊ〜ＷＬｎｊは、メモリセルＭＣ０〜ＭＣｎの制御ゲート電極にそれぞれ接続され、選択ゲート線ＳＧＳｊ、ＳＧＤｊは、選択ゲートトランジスタＳＧ１、ＳＧ２の選択ゲート電極にそれぞれ接続されている。
【００２０】
図３は、ＮＡＮＤストリングＭＳをビット線ＢＬｙの方向に沿って切断した時の概略構成を示す断面図である。
図３において、Ｐ型半導体基板１１には、Ｎウェル１２が形成され、Ｎウェル１２には、Ｐウェル１３が形成されている。そして、Ｐウェル１３上には、トンネル酸化膜１５、浮遊ゲート電極１６、ゲート間絶縁膜１７および制御ゲート電極１８が順次積層された積層構造が所定の間隔を隔てて配置され、これらの積層構造の間に配置されたＮ型不純物拡散層１４がソース／ドレインとしてＰウェル１３に形成されることで、図２のメモリセルＭＣ０〜ＭＣｎが構成されている。
【００２１】
また、メモリセルＭＣ０、ＭＣｎをそれぞれ構成する制御ゲート電極１８の隣には、ゲート絶縁膜１９上に積層された選択ゲート電極２０がそれぞれ形成され、この選択ゲート電極２０の両側に配置されたＮ型不純物拡散層１４がソース／ドレインとしてＰウェル１３に形成されることで、図２の選択ゲートトランジスタＳＧ１、ＳＧ２が構成されている。
【００２２】
そして、図２のメモリセルＭＣ０〜ＭＣｎをそれぞれ構成する制御ゲート電極１８には、ワード線ＷＬ０ｊ〜ＷＬｎｊがそれぞれ接続され、図２の選択ゲートトランジスタＳＧ１、ＳＧ２をそれぞれ構成する選択ゲート電極２０には、選択ゲート線ＳＧＳｊ、ＳＧＤｊがそれぞれ接続されている。
ここで、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘ（ｘは０以上ｎ以下の整数）の浮遊ゲート電極１６には、Ｐウェル１３との間で結合容量Ｃ１が形成され、制御ゲート電極１８の間で結合容量Ｃ２が形成される。また、このメモリセルＭＣｘの浮遊ゲート電極１６には、ワード線ＷＬｘｊに隣接するワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１の浮遊ゲート電極１６との間で結合容量Ｃ３、Ｃ４がそれぞれ形成され、メモリセルＭＣｘ−１、ＭＣｘ＋１の制御ゲート電極１８との間で結合容量Ｃ５、Ｃ６がそれぞれ形成される。
【００２３】
フラッシュメモリの大容量化に伴ってメモリセルＭＣ０〜ＭＣｎが微細化されると、メモリセルＭＣ０〜ＭＣｎ間の間隔が狭くなることから、結合容量Ｃ３、Ｃ４が増大する。このため、メモリセルＭＣｘの浮遊ゲート電極１６の電圧は、自分のメモリセルＭＣｘの浮遊ゲート電極１６の電圧の影響だけでなく、自分のメモリセルＭＣｘに隣接するメモリセルＭＣｘ−１、ＭＣｘ＋１の浮遊ゲート電極１６の電圧の影響も受けるようになる。
【００２４】
ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、ＮＡＮＤ型フラッシュメモリでは、メモリセルＭＣｘが含まれるＮＡＮＤストリングＭＳ内のメモリセルＭＣ０〜ＭＣｘ−１、ＭＣｘ＋１〜ＭＣｎを全てオン状態にするため、ワード線ＷＬｘｊに印加される読み出し電圧よりも大きくなるように、ワード線ＷＬ０ｊ〜ＷＬｘ−１ｊ、ＷＬｘ＋１ｊ〜ＷＬｎｊに印加されるパス電圧が設定される。
【００２５】
このため、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１の浮遊ゲート電極１６の電圧は、メモリセルＭＣｘの浮遊ゲート電極１６との間の結合容量Ｃ３、Ｃ４の影響で低くなるように引き下げられる。
この結果、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、ワード線ＷＬ０ｊ〜ＷＬｘ−１ｊ、ＷＬｘ＋１ｊ〜ＷＬｎｊに印加されるパス電圧を全て同じ値に設定すると、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスは、ワード線ＷＬ０ｊ〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎｊにそれぞれ接続されたメモリセルＭＣ０〜ＭＣｘ−２、ＭＣｘ＋２〜ＭＣｎのコンダクタンスよりも小さくなる。
【００２６】
ここで、図１の制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、メモリセルＭＣｘの浮遊ゲート電極１６との間の結合容量Ｃ３、Ｃ４の影響によって、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスが小さくなるのを補償するため、ワード線ＷＬｘｊには、メモリセルＭＣｘに記憶された値に応じた読み出し電圧Ｖｇｘを印加させ、ワード線ＷＬ０ｊ〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎｊには、メモリセルＭＣ０〜ＭＣｘ−２、ＭＣｘ＋２〜ＭＣｎをオン状態にするパス電圧Ｖｒを印加させ、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊには、パス電圧Ｖｒより高くなるように読み出し電圧Ｖｇｘに応じて変化されたパス電圧Ｖｒ＋α（αは正の値）を印加させることができる。
【００２７】
図４は、図２のワード線ＷＬｘｊに印加される電圧Ｖｇｘと、ワード線ＷＬｘｊに隣接するワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに印加される電圧Ｖｒ＋αとの関係を示す図である。
図４において、メモリセルＭＣｘの浮遊ゲート電極１６との間の結合容量Ｃ３、Ｃ４に起因して、ワード線ＷＬｘｊに印加される読み出し電圧Ｖｇｘが小さくなるに従って、メモリセルＭＣｘ−１、ＭＣｘ＋１の浮遊ゲート電極１６の電圧が小さくなり、メモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスが低下する。
このため、ワード線ＷＬｘｊに印加される読み出し電圧Ｖｇｘが小さくなるに従ってαの値を大きくすることで、メモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスの低下を補償することができる。
【００２８】
すなわち、制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、メモリセルＭＣｘの浮遊ゲート電極１６との間の結合容量Ｃ３、Ｃ４によるメモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスの低下が打ち消されるようにパス電圧Ｖｒ＋αを設定することができる。
例えば、制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、ワード線ＷＬ０ｊ〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎｊにそれぞれ接続されたメモリセルＭＣ０〜ＭＣｘ−２、ＭＣｘ＋２〜ＭＣｎと、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１との間で各コンダクタンスが互いに一致するようにパス電圧Ｖｒ＋αを設定することができる。
【００２９】
あるいは、制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、メモリセルＭＣｘの浮遊ゲート電極１６との間の結合容量Ｃ３、Ｃ４によるメモリセルＭＣｘ−１、ＭＣｘ＋１の浮遊ゲート電極１６の電圧の低下が打ち消されるようにパス電圧Ｖｒ＋αを設定することができる。
例えば、制御回路５は、ワード線ＷＬｘｊに接続されたメモリセルＭＣｘから読み出しを行う場合、ワード線ＷＬ０〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎにそれぞれ接続されたメモリセルＭＣ０〜ＭＣｘ−２、ＭＣｘ＋２〜ＭＣｎと、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊにそれぞれ接続されたメモリセルＭＣｘ−１、ＭＣｘ＋１との間で浮遊ゲート電極１６の電圧が互いに一致するようにパス電圧Ｖｒ＋αを設定することができる。
【００３０】
具体的には、例えば、メモリセルＭＣ０〜ＭＣｎには４値を記憶することができ、この時のしきい値は、低い方からＥレベル、Ａレベル、Ｂレベル、Ｃレベルに設定されるものとする。
この場合、読み出し電圧Ｖｇｘおよびパス電圧Ｖｒ、Ｖｒ＋αは、各レベルごとに以下のように設定することができる。
Ｅレベル：Ｖｇｘ＝０．０Ｖ、Ｖｒ＝６．０Ｖ、Ｖｒ＋α＝７．３Ｖ
Ａレベル：Ｖｇｘ＝０．５Ｖ、Ｖｒ＝６．０Ｖ、Ｖｒ＋α＝６．９Ｖ
Ｂレベル：Ｖｇｘ＝１．５Ｖ、Ｖｒ＝６．０Ｖ、Ｖｒ＋α＝６．７Ｖ
Ｃレベル：Ｖｇｘ＝２．８Ｖ、Ｖｒ＝６．０Ｖ、Ｖｒ＋α＝６．５Ｖ
【００３１】
そして、図１および図２において、消去動作時には、制御回路５は、例えば、ロウデコーダ回路４を介してＰウェル１３に２０Ｖ程度の高電圧を印加させる。また、消去対象ブロックでは、ワード線ＷＬ０ｊ〜ＷＬｎｊを介して制御ゲート電極１８に０Ｖを印加させ、消去禁止ブロックでは、ワード線ＷＬ００〜ＷＬｎ０、・・・、ＷＬ０ｊ−１〜ＷＬｎｊ−１、ＷＬ０ｊ＋１〜ＷＬｎｊ＋１、・・・、ＷＬ０ｋ〜ＷＬｎｋをフローティング状態にさせる。
すると、消去禁止ブロックのトンネル酸化膜１５に高電圧が印加されるのが防止されつつ、消去対象ブロックのトンネル酸化膜１５に高電圧が印加され、消去禁止ブロックのトンネル酸化膜１５にトンネル電流が流れるのが禁止されつつ、消去対象ブロックのトンネル酸化膜１５にトンネル電流が流れる。この結果、消去対象ブロックの浮遊ゲート電極１６から電子が選択的に引き抜かれることで、消去対象ブロックのしきい値電圧が正から負にシフトし、メモリブロックＭＢ０〜ＭＢｋごとにメモリセルＭＣ０〜ＭＣｎのデータを消去することができる。
【００３２】
また、書き込み動作時において、ワード線ＷＬｘｊおよびビット線ＢＬｙ（ｙは０以上ｍ以下の整数）にて選択される選択セルに書き込みを行う場合、制御回路５は、例えば、カラムデコーダ回路３を介してビット線ＢＬｙに０Ｖを印加させるとともに、ビット線ＢＬ０〜ＢＬｙ−１、ＢＬｙ＋１〜ＢＬｍにＶｃｃ（電源電圧）程度の電圧を印加させる。なお、Ｖｃｃは、例えば、３．５Ｖに設定することができる。
また、制御回路５は、例えば、ロウデコーダ回路４を介して選択セルが含まれるメモリブロックＭＢｊの選択ゲート線ＳＧＤｊにＶｃｃ程度の電圧Ｖｄを印加させるとともに、そのメモリブロックＭＢｊの選択ゲート線ＳＧＳｊに０Ｖの電圧Ｖｓを印加させる。
さらに、制御回路５は、例えば、ロウデコーダ回路４を介してワード線ＷＬｘｊに２０Ｖ程度の高電圧を印加させるとともに、ワード線ＷＬ０ｊ〜ＷＬｘ−１ｊ、ＷＬｘ＋１ｊ〜ＷＬｎｊに１０Ｖ程度の電圧を印加させる。
【００３３】
すると、選択ゲートトランジスタＳＧ１がオフ状態になり、選択セルが含まれるメモリブロックＭＢｊがセルソース線ＣＳＬと遮断される。また、選択セルを含むＮＡＮＤストリングＭＳに含まれる選択ゲートトランジスタＳＧ２がオン状態になり、選択セルを含むＮＡＮＤストリングＭＳのソース／ドレインがビット線ＢＬｙに接続される。
【００３４】
一方、選択セルを含まないＮＡＮＤストリングＭＳにおいては、選択ゲート線ＳＧＤｊの電圧ＶｄがＶｃｃに設定された上で、そのＮＡＮＤストリングＭＳに接続されるビット線ＢＬ０〜ＢＬｙ−１、ＢＬｙ＋１〜ＢＬｍにＶｃｃの電圧が印加される。このため、選択セルを含まないＮＡＮＤストリングＭＳのソース／ドレインの電位がＶｃｃ−Ｖｔｈになると、そのＮＡＮＤストリングＭＳに含まれる選択ゲートトランジスタＳＧ２がカットオフする。ただし、Ｖｔｈは、選択ゲートトランジスタＳＧ２のしきい値電圧である。
この結果、選択セルを含むＮＡＮＤストリングＭＳのチャネル電位が０Ｖになるとともに、選択セルを含まないＮＡＮＤストリングのチャネルはフローティング状態になり、そのＮＡＮＤストリングのチャネル電位は、ワード線ＷＬ０ｊ〜ＷＬｎｊとの容量カップリングによってＶｃｃ−Ｖｔｈよりも上昇する。
【００３５】
このため、非選択セルのトンネル酸化膜１５に高電圧が印加されるのが防止されつつ、選択セルのトンネル酸化膜１５に高電圧が印加され、非選択セルのトンネル酸化膜１５にトンネル電流が流れるのが禁止されつつ、選択セルのトンネル酸化膜１５にトンネル電流が流れる。この結果、選択セルの浮遊ゲート電極１６に電子が選択的に注入されることで、選択セルのしきい値電圧が負から正にシフトされ、選択セルへの書き込みが行われる。ここで、選択セルの浮遊ゲート電極１６に注入される電子量を調整することで、選択セルのしきい値電圧をＥ、Ａ、Ｂ、Ｃのいずれかのレベルに設定することができ、選択セルに４値を書き込むことができる。
【００３６】
また、読み出し動作時において、ワード線ＷＬｘｊおよびビット線ＢＬｙにて選択される選択セルから読み出しを行う場合、制御回路５は、例えば、ロウデコーダ回路４を介してセルソース線ＣＳＬのセルソース電圧Ｖｃを０Ｖに設定し、選択セルが含まれるメモリブロックＭＢｊの選択ゲート線ＳＧＤｊ、ＳＧＳｊにＶｃｃ程度の電圧Ｖｄ、Ｖｓをそれぞれ印加させることで、選択ゲートトランジスタＳＧ１、ＳＧ２をオン状態にする。
すると、メモリブロックＭＢｊのＮＡＮＤストリングＭＳがビット線ＢＬ０〜ＢＬｍにそれぞれ接続されるとともに、セルソース線ＣＳＬにも接続され、メモリブロックＭＢｊのＮＡＮＤストリングをそれぞれ介して各ビット線ＢＬ０〜ＢＬｍとセルソース線ＣＳＬとの間の導通経路が確保される。
【００３７】
そして、制御回路５は、例えば、ロウデコーダ回路４を介してワード線ＷＬ０ｊ〜ＷＬｘ−２ｊ、ＷＬｘ＋２ｊ〜ＷＬｎｊに６Ｖのパス電圧Ｖｒを印加させながら、ワード線ＷＬｘｊに０Ｖ、０．５Ｖ、１．５Ｖ、２．８Ｖという読み出し電圧Ｖｇｘを順次印加させる。また、制御回路５は、ワード線ＷＬｘｊに０Ｖという読み出し電圧Ｖｇｘを印加させた場合には、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに７．３Ｖというパス電圧Ｖｒ＋αを印加させ、ワード線ＷＬｘｊに０．５Ｖという読み出し電圧Ｖｇｘを印加させた場合には、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに６．９Ｖというパス電圧Ｖｒ＋αを印加させ、ワード線ＷＬｘｊに１．５Ｖという読み出し電圧Ｖｇｘを印加させた場合には、ワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに６．７Ｖというパス電圧Ｖｒ＋αを印加させ、ワード線ＷＬｘｊに２．８Ｖという読み出し電圧Ｖｇｘを印加させた場合には、ワード線ＷＷＬｘ−１ｊ、ＷＬｘ＋１ｊに６．５Ｖというパス電圧Ｖｒ＋αを印加させる。
【００３８】
すると、メモリセルＭＣ０〜ＭＣｘ−１、ＭＣｘ＋１〜ＭＣｎがオン状態になり、メモリセルＭＣｘにＥレベルに対応したデータが記憶されている場合には、０Ｖという読み出し電圧Ｖｇｘがワード線ＷＬｘｊに印加された時にメモリセルＭＣｘに電流が流れる。また、メモリセルＭＣｘにＡレベルに対応したデータが記憶されている場合には、０．５Ｖという読み出し電圧Ｖｇｘがワード線ＷＬｘｊに印加された時にメモリセルＭＣｘに電流が流れる。また、メモリセルＭＣｘにＢレベルに対応したデータが記憶されている場合には、１．５Ｖという読み出し電圧Ｖｇｘがワード線ＷＬｘｊに印加された時にメモリセルＭＣｘに電流が流れる。また、メモリセルＭＣｘにＣレベルに対応したデータが記憶されている場合には、２．８Ｖという読み出し電圧Ｖｇｘがワード線ＷＬｘｊに印加された時にメモリセルＭＣｘに電流が流れる。
【００３９】
そして、ワード線ＷＬｘｊに０Ｖ、０．５Ｖ、１．５Ｖ、２．８Ｖという読み出し電圧Ｖｇｘが順次印加された時に、メモリセルＭＣｘに電流が流れるかどうかをセンスアンプＳＡｙにて検出させることで、メモリセルＭＣｘに記憶されているデータを読み出すことができる。
【００４０】
ここで、ワード線ＷＬｘｊに印加される読み出し電圧Ｖｇｘに応じてワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに印加されるパス電圧Ｖｒ＋αを変化させることにより、メモリセルＭＣｘ−１、ＭＣｘ、ＭＣｘ＋１の浮遊ゲート電極１６間の結合容量Ｃ３、Ｃ４が増大した場合においても、リードディスターブ現象の発生を防止しつつ、メモリセルＭＣｘ−１、ＭＣｘ＋１のコンダクタンスの低下を抑制することが可能となる。このため、メモリセルＭＣｘからの読み出し時のセル電流が減少するのを抑制することができ、メモリセルの微細化が進展した場合においても、結合容量Ｃ３、Ｃ４に起因する読み出し速度の劣化を抑制することができる。
【００４１】
（第２実施形態）
図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図５において、ＮＡＮＤ型フラッシュメモリには、メモリセルアレイ１０１、センスアンプ回路１０２ａ、１０２ｂ、カラムデコーダ回路１０３、ロウデコーダ回路１０４ａ、１０４ｂおよび制御回路１０５が設けられている。ここで、メモリセルアレイ１０１はプレーン１０１ａ、１０１ｂごとに分割され、各プレーン１０１ａ、１０１ｂは、図２と同様の構成を用いることができる。
【００４２】
そして、プレーン１０１ａは、ビット線ＢＬａを介してカラムデコーダ回路１０３と接続されるとともに、ワード線ＷＬａを介してロウデコーダ回路１０４ａと接続されている。また、プレーン１０１ｂは、ビット線ＢＬｂを介してカラムデコーダ回路１０３と接続されるとともに、ワード線ＷＬｂを介してロウデコーダ回路１０４ｂと接続されている。
そして、制御回路１０５は、図２のワード線ＷＬｘｊに印加される読み出し電圧Ｖｇｘに応じてワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに印加されるパス電圧Ｖｒ＋αを変化させることができる。
【００４３】
これにより、メモリセルアレイ１０１がプレーン１０１ａ、１０１ｂごとに分割されている場合においても、リードディスターブ現象の発生を防止しつつ、選択セルに隣接する非選択セルのコンダクタンスの低下を抑制することが可能となる。
なお、上述した実施形態では、メモリセルＭＣ０〜ＭＣｎに４値を記憶する方法について説明したが、メモリセルＭＣ０〜ＭＣｎに記憶する値は４値に限られることなく、３値以上ならばいくつでもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図１のメモリセルアレイ１の概略構成を示すブロック図。
【図３】ＮＡＮＤストリングＭＳをビット線ＢＬｙの方向に沿って切断した時の概略構成を示す断面図。
【図４】図２のワード線ＷＬｘｊに印加される電圧Ｖｇｘと、ワード線ＷＬｘｊに隣接するワード線ＷＬｘ−１ｊ、ＷＬｘ＋１ｊに印加される電圧Ｖｒ＋αとの関係を示す図。
【図５】本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【符号の説明】
【００４５】
１、１０１  メモリセルアレイ、２、１０２ａ、１０２ｂ  センスアンプ回路、３、１０３  カラムデコーダ回路、４、１０４ａ、１０４ｂ  ロウデコーダ回路、５、１０５  制御回路、１０１ａ、１０１ｂ  プレーン、ＭＢ０〜ＭＢｋ  メモリブロック、ＭＳ  ＮＡＮＤストリング、ＭＣ０〜ＭＣｎ  メモリセル、ＳＧ１、ＳＧ２  選択ゲートトランジスタ、ＳＡ０〜ＳＡｍ  センスアンプ、ＢＬ０〜ＢＬｍ  ビット線、ＷＬ０ｊ〜ＷＬｎｊ  ワード線、ＳＧＳｊ、ＳＧＤｊ  選択ゲート線、ＣＳＬ  セルソース線、１１  Ｐ型半導体基板、１２  Ｎウェル、１３  Ｐウェル、１４  Ｎ型不純物拡散層、１５  トンネル酸化膜、１６  浮遊ゲート電極、１７  ゲート間絶縁膜、１８  制御ゲート電極、１９  ゲート絶縁膜、２０  選択ゲート電極、Ｃ１〜Ｃ６  結合容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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