(57)【要約】【課題】消費電流を抑えつつ、過渡特性を良くできるボルテージレギュレータを提供する。【解決手段】差動増幅器の消費電流を増やすことなく、変動する出力電圧を検出して一時的に位相補償抵抗６０を短絡させることにより、出力トランジスタ４０の寄生容量と位相補償抵抗６０で決定される時定数を減少させ、過渡応答特性を改善している。または、分圧回路５０を短絡させることにより、一時的に消費電流を増やし、出力電圧を補正することにより、通常動作時の消費電流は比較的少なく、過渡応答時のみの電流増加で、過渡応答を改善させている。【選択図】図５
2010191885.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧が一定になるよう動作するボルテージレギュレータにおいて、
前記出力電圧を出力する出力トランジスタと、
外部負荷に供給される前記出力電圧を分圧し、分圧電圧を出力する分圧回路と、
基準電圧と前記分圧電圧を比較し、信号を出力する第１の差動増幅器と、
前記出力電圧の交流成分のみを増幅する第２の差動増幅器と、
前記出力電圧がある一定の電圧以上変動した場合、前記第２の差動増幅器の出力を受け、前記出力トランジスタの制御端子の位相を補償する位相補償抵抗及び／または前記分圧回路を短絡させるスイッチと、
を備えることを特徴とするボルテージレギュレータ。
【請求項２】
前記位相補償抵抗は、前記第１の差動増幅器の出力と前記出力トランジスタの制御端子との間に接続され、
前記スイッチは、前記位相補償抵抗と並列に接続する第一スイッチ及び前記分圧回路と並列に接続する第二スイッチであり、
前記第２の差動増幅器は、前記出力電圧がオーバーシュートすると、前記第一スイッチ及び前記第二スイッチを制御し、前記位相補償抵抗及び前記分圧回路を短絡させ、前記出力電圧がアンダーシュートすると、前記第一スイッチを制御し、前記位相補償抵抗を短絡させる、
ことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記位相補償抵抗は、前記第１の差動増幅器の出力と前記出力トランジスタの制御端子との間に接続され、
前記スイッチは、前記位相補償抵抗と並列に接続する第一スイッチであり、
前記第２の差動増幅器は、前記出力電圧がオーバーシュートまたはアンダーシュートすると、前記第一スイッチを制御し、前記位相補償抵抗を短絡させる、
ことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項４】
前記スイッチは、前記分圧回路と並列に接続する第二スイッチであり、
前記第２の差動増幅器は、前記出力電圧がオーバーシュートすると、前記第二スイッチを制御し、前記分圧回路を短絡させる、
ことを特徴とする請求項１記載のボルテージレギュレータ。
【請求項５】
前記第２の差動増幅器は、一の入力端子に前記出力電圧を入力され、他の入力端子にローパスフィルタに通して高周波成分を除去した前記出力電圧を入力され、前記出力電圧の交流成分のみを増幅することを特徴とする請求項1、２、３または４記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧が一定になるよう動作するボルテージレギュレータに関する。
【背景技術】
【０００２】
従来のボルテージレギュレータの技術では、図９に示すように基準電圧回路２１の出力電圧と出力端子の電圧を分圧抵抗５１で分圧された電圧とを電圧増幅回路３１で比較をおこないＰＭＯＳトランジスタ４１を制御する。電源変動に対して安定した出力電圧を得る為には、電源変動レベルによらず常時電流を流す必要がある（例えば、特許文献１参照）。また、位相補償回路６１により系全体の位相を補償している。位相補償回路６１は、位相補償容量６１ａ及び位相補償抵抗６１ｂを有している（例えば、特許文献２参照）。位相補償回路６１により系全体の位相の補償が容易になるが過渡特性が悪化してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８２３７１号公報
【特許文献２】特開２００５−２１５８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ボルテージレギュレータの応答性を改善するには電圧増幅回路３１の消費電流を増やす必要があるので、従来のボルテージレギュレータでは、消費電流を小さくできない。
【０００５】
また、ボルテージレギュレータの位相補償回路６１において、ボルテージレギュレータの安定動作のために、位相補償抵抗６１ｂの抵抗値が大きく設定される場合がある。ボルテージレギュレータの出力電圧が変化すると、電圧増幅回路３１の出力電圧も変化する。電圧増幅回路３１の出力電圧が変化する過渡状態において、位相補償抵抗６１ｂの抵抗値が大きいと、出力トランジスタ４１のゲートの充放電に時間が掛かってしまう。
【０００６】
図１０は、従来のボルテージレギュレータの位相補償回路の入力電圧及び出力電圧を示す図である。位相補償回路６１の入力電圧Ｖ１が図１０の（Ａ）に示すように変化すると、位相補償回路６１の出力電圧Ｖ２は図１０の（Ｂ）に示すように変化する。位相補償抵抗６１ｂの抵抗値が小さい場合の出力電圧Ｖ２は、図１０の（Ｂ）の点線に示すように変化するが、位相補償抵抗６１ｂの抵抗値が大きい場合は、実線に示すように変化する。すなわち、位相補償回路６１によって過渡応答特性が悪くなり、ボルテージレギュレータの過渡応答特性が悪くなるという課題があった。
【０００７】
本発明は、位相補償抵抗の抵抗値が大きくても過渡応答特性が良く、また、通常動作時の消費電流は比較的少ないボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００８】
本発明は、出力電圧が一定になるよう動作するボルテージレギュレータにおいて、前記出力電圧を出力する出力トランジスタと、外部負荷に供給される前記出力電圧を分圧し、分圧電圧を出力する分圧回路と、基準電圧と前記分圧電圧を比較し、信号を出力する第１の差動増幅器と、前記出力電圧の交流成分のみを増幅する第２の差動増幅器と、前記出力トランジスタの制御端子の位相を補償する位相補償抵抗と、前記出力電圧がある一定の電圧以上変動した場合、前記第２の差動増幅器の出力を受け、前記位相補償抵抗及び／または前記分圧回路を短絡させるスイッチと、を備えることを特徴とするボルテージレギュレータを提供する。
【発明の効果】
【０００９】
本発明では、差動増幅器の消費電流を増やすことなく、変動する出力電圧を検出して一時的に位相補償抵抗を短絡させることにより、出力トランジスタの寄生容量と位相補償抵抗で決定される時定数を減少させ、過渡応答特性を改善している。または、分圧回路を短絡させることにより、一時的に消費電流を増やし、出力電圧を補正することにより、通常動作時の消費電流は比較的少なく、過渡応答時のみの電流増加で、過渡応答を改善させている。
【００１０】
よって、消費電流を抑えつつ、過渡応答特性の良いボルテージレギュレータを得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態におけるボルテージレギュレータの回路例を示した図である。
【図２】アンダーシュート・オーバーシュート改善回路を示す図である。
【図３】第２の実施形態におけるボルテージレギュレータの回路例を示した図である。
【図４】オーバーシュート改善回路を示す図である。
【図５】第３の実施形態におけるボルテージレギュレータの回路例を示した図である。
【図６】過渡特性改善回路を示す図である。
【図７】スイッチ回路を示す図である。
【図８】スイッチ回路を示す図である。
【図９】従来のボルテージレギュレータを示す図である。
【図１０】従来のボルテージレギュレータの位相補償回路の入力電圧及び出力電圧を示す図である。
【発明を実施するための形態】
【００１２】
以下の添付の図面を参照して、本発明の実施形態を説明する。
［実施形態１］
図１は、第1の実施形態のボルテージレギュレータを示す。図２は、アンダーシュート・オーバーシュート改善回路を示す。アンダーシュート・オーバーシュート改善回路１００は、出力電圧の変動を検出し、変動が減少するように動作する回路である。以下にその構成及び動作を説明する。
【００１３】
〔要素〕ボルテージレギュレータは、基準電圧回路２０、差動増幅器３０、出力トランジスタ４０、分圧回路５０、位相補償抵抗６０、位相補償抵抗６０を短絡するスイッチ７０及びアンダーシュート・オーバーシュート改善回路１００を備える。アンダーシュート・オーバーシュート改善回路８０は、ＰＭＯＳトランジスタ（ＰＭＯＳ）１〜４、ＮＭＯＳトランジスタ（ＮＭＯＳ）５〜６、定電流回路８〜１０及びローパスフィルタ（ＬＰＦ）１１を備える。
【００１４】
〔要素の接続関係〕出力トランジスタ４０は、ゲートを差動増幅器３０の出力端子に位相補償抵抗６０を介し接続され、ソースを電源端子に接続され、ドレインを出力端子及び分圧回路５０に接続される。スイッチ７０は位相補償抵抗６０と並列に接続される。分圧回路５０は、出力端子と接地端子との間に設けられる。差動増幅器３０は、反転入力端子を分圧回路５０により分圧端子に接続され、非反転入力端子を基準電圧端子に接続される。アンダーシュート・オーバーシュート改善回路１００は出力端子に接続され、出力電圧が変動するとその交流成分を検出することにより、スイッチ７０を制御し位相補償抵抗６０を短絡させる。
【００１５】
アンダーシュート・オーバーシュート改善回路１００は、出力電圧とＬＰＦ１１を介した出力電圧をそれぞれ、ＮＭＯＳ５〜６のゲート電極に接続し、出力電圧の変動を検出している。ＮＭＯＳ５〜６のソース電極は共通になっており、定電流回路８が接続されている。ＮＭＯＳ５〜６ドレイン電極にはそれぞれカレントミラー回路で構成しているＰＭＯＳ１〜２のドレイン電極と、ＰＭＯＳ３〜４のゲート電極が接続されている。ＰＭＯＳ３〜４のドレイン電極はそれぞれ定電流回路９〜１０とスイッチ７０に接続される。
【００１６】
〔動作〕以下に出力電圧変動時の動作を説明する。
【００１７】
アンダーシュートが生じた場合、出力電圧とＬＰＦ１１を介し高周波成分を除去した出力電圧とが差動対であるＮＭＯＳ６のゲート電極とＮＭＯＳ５のゲート電極に入力する。ここで“ＮＭＯＳ５のゲート電圧＞ＮＭＯＳ６のゲート電圧”となりＮＭＯＳ５のドレイン電圧が引き下げられる。したがって、ＰＭＯＳ４のゲート電圧が引き下げられスイッチ７０が動作し始めるので、位相補償抵抗６０が短絡される。これにより、出力トランジスタ４０の寄生容量と位相補償抵抗６０で決定されていた時定数が減少し、過渡特性が改善される。
【００１８】
オーバーシュートが生じた場合、前記の場合と同様に差動対に信号が入力する。“ＮＭＯＳ５のゲート電圧＜ＮＭＯＳ６のゲート電圧”となりＮＭＯＳ６のドレイン電圧が引き下げられる。したがって、ＰＭＯＳ３のゲート電圧が引き下げられスイッチ７０が動作し始めるので、位相補償抵抗６０が短絡される。これにより、出力トランジスタ４０の寄生容量と位相補償抵抗６０で決定されていた時定数が減少し、過渡特性が改善される。
【００１９】
出力電圧が一定の場合、前記の場合と同様に差動対に信号が入力する。高周波成分が存在しないので“ＮＭＯＳ５のゲート電圧＝ＮＭＯＳ６のゲート電圧”となりＰＭＯＳ３〜４のゲート電圧は変化せず、スイッチ７０は動作しない。
【００２０】
また、アンダーシュート・オーバーシュート改善回路においてＰＭＯＳ３と定電流回路９を取り除くとアンダーシュート時にのみ過渡特性を改善することが可能となる。
【００２１】
また、アンダーシュート・オーバーシュート改善回路においてＰＭＯＳ４と定電流回路１０を取り除くとオーバーシュート時にのみ過渡特性を改善することが可能となる。
【００２２】
〔補足〕スイッチ７０の一例として図７を示す。スイッチ７０は、ＮＭＯＳ７１、ＰＭＯＳ７２、ＮＯＴ回路７３及びＯＲ回路７４を備える。
【００２３】
ＯＲ回路７４の入力にはアンダーシュート・オーバーシュート改善回路９０の出力が接続し、出力にはＮＭＯＳ７１のゲート電極とＮＯＴ回路の入力が接続する。ＮＯＴ回路の出力はＰＭＯＳ７２のゲート電極に接続し、ＮＭＯＳ７１とＰＭＯＳ７２のソース電極とドレイン電極はそれぞれＳＥＣＯＮＤＹとＳＥＣＯＮＤに接続する。
【００２４】
アンダーシュート・オーバーシュート改善回路９０から信号が入力した場合、ＯＲ回路７４が動作し、電源電圧を出力する。したがって、ＮＭＯＳ７１はＯＮする。また、ＮＯＴ回路７３の出力は接地電圧を出力し、ＰＭＯＳ７２はＯＮする。これによりＳＥＣＯＮＤＹとＳＥＣＯＮＤは短絡される。
［実施形態２］
図３は、第２の実施形態のボルテージレギュレータを示す。図４は、オーバーシュート改善回路を示す。図８はスイッチを示す。基準電圧回路２０、差動増幅器３０、出力トランジスタ４０、分圧回路５０及び位相補償抵抗６０は第１の実施形態と同様である。第１の実施形態との違いはスイッチ７０及びアンダーシュート・オーバーシュート改善回路１００が無く、スイッチ８０及びオーバーシュート改善回路９０が挿入されていることである。
【００２５】
オーバーシュート改善回路９０はＰＭＯＳ１〜３、ＮＭＯＳ５〜６、定電流回路８〜９及びＬＰＦ１１を備える。スイッチ８０はＮＭＯＳ７０を備える。
【００２６】
オーバーシュート改善回路９０は出力端子に接続され、出力電圧が変動するとその交流成分を検出することにより、スイッチ８０を制御し分圧抵抗５０を短絡させる。
【００２７】
オーバーシュート改善回路９０は、ＰＭＯＳ１〜２、ＮＭＯＳ５〜６、定電流回路８及びＬＰＦ１１はアンダーシュート・オーバーシュート改善回路１００と同様である。第１の実施形態との違いはＰＭＯＳ４及び電流回路１０が無いことである。また、ＰＭＯＳ３のドレイン電極はスイッチ８０に接続されている。
【００２８】
ＮＭＯＳ７のゲート電極はオーバーシュート改善回路９０の出力に接続し、ソース電極は接地端子に接続し、ドレイン電極は出力端子に接続する。
【００２９】
以下に負荷変動時の動作を説明する。
【００３０】
アンダーシュートが生じた場合、第１の実施形態の場合と同様に差動対に信号が入力する。“ＮＭＯＳ５のゲート電圧＞ＮＭＯＳ６のゲート電圧”となりＮＭＯＳ６のドレイン電圧が引き上げられる。ＮＭＯＳ７は動作せず、アンダーシュート時においては過渡特性の改善は見られない。
【００３１】
オーバーシュートが生じた場合、第１の実施形態の場合と同様に差動対に信号が入力する。“ＮＭＯＳ５のゲート電圧＜ＮＭＯＳ６のゲート電圧” となりＮＭＯＳ６のドレイン電圧が引き下げられる。これにより、ＰＭＯＳ３のゲート電圧が引き下げられＮＭＯＳ７がＯＮし出力電圧が引き下げられ出力電圧を調整する。この時、スイッチ８０つまりＮＭＯＳ７が動作することにより消費電流が増加するが、過渡応答時のみの動作であるので通常動作時の消費電流は抑えることができる。
【００３２】
出力電圧が一定の場合、第１の実施形態の場合と同様に差動対に信号が入力する。高周波成分が存在しないので“ＮＭＯＳ５のゲート電圧＝ＮＭＯＳ６のゲート電圧”となりＰＭＯＳ３のゲート電圧は変化せず、スイッチ８０は動作しない。
【００３３】
位相補償抵抗６０が無い場合も前記と同様の動作で過渡特性を改善することが可能である。
［実施形態３］
図５は、第３の実施形態のボルテージレギュレータを示し、第１の実施形態と第２の実施形態とを合成した構成となっている。図６は過渡特性改善回路を示す。基準電圧回路２０、差動増幅器３０、出力トランジスタ４０、分圧回路５０、位相補償抵抗６０及びスイッチ７０は第１の実施形態と同様である。第１の実施形態との違いはアンダーシュート・オーバーシュート改善回路１００の代わりに過渡特性改善回路１１０とスイッチ８０が挿入されていることである。
【００３４】
過渡特性改善回路１１０は出力端子に接続され、出力電圧が変動するとその交流成分を検出することにより、スイッチ８０を制御し分圧抵抗５０を短絡させる、または、スイッチ７０を制御し位相補償抵抗６０を短絡させる。
【００３５】
過渡特性改善回路１１０はアンダーシュート・オーバーシュート改善回路１００とオーバーシュート改善回路９０を合成した構成となっている。
【００３６】
以下に出力電圧変動時の動作を説明する。
【００３７】
アンダーシュートが生じた場合、第１の実施形態と同様に、位相補償抵抗６０が短絡されることにより過渡特性が改善される。
【００３８】
オーバーシュートが生じた場合、第１の実施形態と同様に、位相補償抵抗６０が短絡されることにより過渡特性が改善される。同時に、第２の実施形態と同様に分圧抵抗５０を短絡させることにより出力電圧を調整する。この時、スイッチ８０がＯＮすることにより消費電流が増加するが、過渡応答時のみの動作であるので通常動作時の消費電流は比較的抑えることができる。
【００３９】
出力電圧が一定の場合、第１〜第２の実施形態の場合と同様にスイッチ７０は動作せず、スイッチ８０も動作しない。
【符号の説明】
【００４０】
１〜４、７２  ＰＭＯＳトランジスタ
５〜７、７１  ＮＭＯＳトランジスタ
８〜１０      定電流回路
１１          ローパスフィルタ
２０、２１    基準電圧回路
３０、３１    差動増幅回路
４０、４１    出力トランジスタ
５０、５１    分圧回路
６０、６１ａ  位相補償抵抗
６１          位相補償回路
６１ｂ        位相補償容量
７０、８０    スイッチ
７３          ＮＯＴ回路
７４          ＯＲ回路
９０          オーバーシュート改善回路
１００        アンダーシュート・オーバーシュート改善回路
１１０        過渡特性改善回路
【図１】
2010191885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010191885.tif 000009
【図８】
2010191885.tif 000010
【図９】
2010191885.tif 000011
【図１０】
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