【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
ソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、
データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択可能なセル選択回路と、
前記複数グループのビット線にそれぞれ接続されたトランジスタと、
前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段
とを具備したことを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
前記書込み手段は、前記同時に選択される複数のメモリセルをＮ（≧２）区分し、各区分のメモリセルを単位としてそれぞれ第１の時間ずつシリアルに書き込む第１の書込み期間と２区分以上のメモリセルを単位としてそれぞれ第２の時間ずつシリアルに書き込む第２の書込み期間との少なくとも２つの期間に分けてデータを書き込むことを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項２記載の不揮発性半導体メモリにおいて、
前記第２の時間が前記第１の時間よりも長いことを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項２または３記載の不揮発性半導体メモリにおいて、
前記第１の書込み期間は、メモリセルの書込み電流が初期値から略半減するまでの時間であることを特徴とする不揮発性半導体メモリ。
【請求項５】
複数のワード線と、
複数のビット線と、
１つのソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行う消去手段とを具備し、
前記消去手段は、前記ソース線を所定の電位に設定し、前記第１乃至第Ｎのワード線ブロックのうちから選択した選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位を前記ソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位を前記ソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項６】
複数のワード線と、
複数のビット線と、
１つのソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのワード線ブロックを選択して同時にデータを消去する消去手段とを具備し、
前記消去手段は、
前記第１乃至第Ｎのワード線ブロックのうちから個別に選択した選択ワード線ブロックのデータを消去する際、
前記ソース線を所定の電位に設定し、選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位を前記ソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位を前記ソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定し、
前記全てのワード線ブロックを選択して同時にデータを消去する際、
前記ソース線を所定の電位に設定したまま、全てのロウデコーダブロック内の全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして全てのワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項７】
複数のワード線と、
複数のビット線と、
複数のソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記複数のソース線のうちの１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記複数のソース線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行う消去手段とを具備し、
前記消去手段は、全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項８】
複数のワード線と、
複数のビット線と、
複数のソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記複数のソース線のうちの１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記複数のソース線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段とを具備し、
前記消去手段は、
前記第１乃至第Ｎのソース線のうちから個別に選択してデータを消去する際、全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定し、
前記全てのメモリセルに対して同時にデータを消去する際、
全てのワード線を所定の電位に設定したまま、全てのソース線の電位を前記ワード線の電位に対して第１の正電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項９】
複数のワード線と、
複数のビット線と、
複数のソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記複数のソース線のうちの１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記複数のワード線を第１乃至第Ｍ（≧２）のワード線ブロックに分割するとともに前記複数のソース線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行う消去手段とを具備し、
前記消去手段は、
選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線の電位を前記第１の電圧より高い第２の電圧に設定し、選択ソース線の電位を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線の電位を前記第３の電圧より低い第４の電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項１０】
複数のワード線と、
複数のビット線と、
複数のソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記複数のソース線のうちの１つのソース線に接続された複数の不揮発性のメモリセルと、
入力されたアドレスをプリデコードするアドレスプリデコーダと、
前記プリデコードされたプリデコード信号が入力し、前記複数のワード線のうち任意のワード線を選択するロウデコーダと、
前記複数のメモリセルに記憶されているデータの消去に際して、前記複数のワード線を第１乃至第Ｍ（≧２）のワード線ブロックに分割するとともに前記複数のソース線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段とを具備し、
前記消去手段は、
前記第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択してデータを消去する際、選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線の電位を前記第１の電圧より高い第２の電圧に設定し、選択ソース線の電位を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線の電位を前記第３の電圧より低い第４の電圧に設定し、
前記全てのメモリセルに対して同時にデータを消去する際、
全てのワード線を前記第１の電圧に設定し、全てのソース線の電位を前記第３の電圧に設定することを特徴とする不揮発性半導体メモリ。
【請求項１１】
複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、
第１のデータ書込み時には１つのセルアレイブロック内の複数のメモリセルに同時にデータを書込み、第２のデータ書込み時には複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段
とを具備することを特徴とする不揮発性半導体メモリ。
【請求項１２】
請求項１１記載の不揮発性半導体メモリにおいて、
前記第１のデータ書込み時が通常の書き込み時であり、前記第２のデータ書込み時が書き込みテスト時の書き込み時であることをことを特徴とする不揮発性半導体メモリ。
【請求項１３】
複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、
１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段
とを具備することを特徴とする不揮発性半導体メモリ。
【請求項１４】
請求項１１乃至１３のいずれか１項に記載の不揮発性半導体メモリにおいて、
前記ビット線は、前記セルアレイブロック内のカラムアドレスを選択指定するアドレスデコード信号と前記セルアレイブロックを選択指定するブロック選択信号によって選択され、
前記ワード線は、前記セルアレイブロック内のロウアドレスを選択指定するアドレスデコード信号と前記セルアレイブロックを選択指定するブロック選択信号によって選択されることを特徴とする不揮発性半導体メモリ。
【請求項１５】
請求項１０乃至１４のいずれか１項に記載の不揮発性半導体メモリにおいて、
前記各メモリセルは、ゲート電極、ドレイン電極およびソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極はソース線に接続され、前記ドレイン電極とソース電極の間に電流を流してデータを書込むことを特徴とする不揮発性半導体メモリ。
【請求項１６】
複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、
前記セルアレイブロックのカラムアドレスを指定するカラムアドレスデコーダと、
前記セルアレイブロックのアドレスを指定するブロックアドレスデコーダと、
データ書込み時に書込みデータに応じた電圧を出力する書込み負荷回路と、
前記ワード線を選択するロウデコーダとを具備し、
前記ビット線は前記カラムアドレスと前記ブロックアドレスとによって選択され、
前記ブロックアドレスデコーダにより前記複数のセルアレイブロックが同時に選択され、前記複数のビット線に前記書込み負荷回路から出力される前記電圧が供給されてデータ書込みが行われることを特徴とする不揮発性半導体メモリ。
【請求項１７】
複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、
前記セルアレイブロックのカラムアドレスを指定するカラムアドレスデコーダと、
前記セルアレイブロックのアドレスを指定するブロックアドレスデコーダと、
データ書込み時に書込みデータに応じた電圧を出力する書込み負荷回路と、
前記ワード線を選択するロウデコーダとを具備し、
前記ビット線は前記カラムアドレスと前記ブロックアドレスとによって選択され、
第１の書込み期間では、前記ブロックアドレスデコーダにより前記複数のセルアレイブロックが同時に選択され、前記複数のビット線に前記書込み負荷回路から出力される前記電圧が供給されて前記複数のセルアレイブロックでデータ書込みが行われ、
第２の書込み期間では、前記ブロックアドレスデコーダにより前記複数のセルアレイブロックのうちの１つが選択され、前記ビット線に前記書込み負荷回路から出力される前記電圧が供給されて前記選択された１つのセルアレイブロックでデータ書込みが行われることを特徴とする不揮発性半導体メモリ。