(57)【要約】【課題】エラーが発生する前にエラー発生の予兆を知る。【解決手段】データ入力信号Ｄｉｎからデータ入力信号Ｄｉｎに係るクロック信号ＣＫ１を再生するクロック再生回路１１と、再生されたクロック信号ＣＫ１に同期すると共に再生されたクロック信号ＣＫ１に対して一定の位相差を有する１または２以上のサンプリングクロック信号ＣＫ２、ＣＫ３を生成するサンプリングクロック生成回路１２と、１または２以上のサンプリングクロック信号ＣＫ２、ＣＫ３および再生されたクロック信号ＣＫ１によってそれぞれデータ入力信号Ｄｉｎをサンプルホールドするサンプルホールド回路１３と、サンプルホールド回路１３のそれぞれのサンプリング結果の論理値の全てが同一ではない場合にエラー予兆信号Ｅｐを出力するエラー判定回路１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ入力信号から前記データ入力信号に係るクロック信号を再生するクロック再生回路と、
前記再生されたクロック信号に同期すると共に前記再生されたクロック信号に対して一定の位相差を有する１または２以上のサンプリングクロック信号を生成するサンプリングクロック生成回路と、
前記１または２以上のサンプリングクロック信号および前記再生されたクロック信号によってそれぞれ前記データ入力信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路のそれぞれのサンプリング結果の論理値の全てが同一ではない場合にエラー予兆信号を出力するエラー判定回路と、
を備えることを特徴とするクロック抽出回路。
【請求項２】
前記サンプリングクロック生成回路は、前記再生されたクロック信号に対して固定の遅延を与えて前記サンプリングクロック信号を出力する遅延回路を備えることを特徴とする請求項１記載のクロック抽出回路。
【請求項３】
前記クロック再生回路は、前記再生されたクロック信号をＫ相目のクロック信号として含むＮ（Ｋは、１≦Ｋ≦Ｎとなる整数、かつ、Ｎは、１＜Ｎとなる整数）相からなるクロック信号を生成し、
前記サンプリングクロック生成回路は、前記クロック再生回路が生成するＮ相のクロック信号の中からＫ＋Ｍ相目および／またはＫ−Ｍ（Ｍは、１≦Ｍ≦Ｋ−１となる整数、ただし、Ｋ＋Ｍ≦Ｎ、０＜Ｋ−Ｍ）相目のクロック信号を選択して前記サンプリングクロック信号とすることを特徴とする請求項１記載のクロック抽出回路。
【請求項４】
前記エラー予兆信号を時間的に積算するエラー積算回路をさらに備えることを特徴とする請求項１記載のクロック抽出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック抽出回路に係り、特に、データ信号のみを伝送し、そのデータ信号からクロック信号を抽出してリタイミングを行うクロック抽出回路に関する。
【背景技術】
【０００２】
クロック抽出回路は、例えばケーブルなどで通信を行う際にケーブル本数を削減しコスト低減を行うために、送信側でデータ信号のみを伝送し、受信側でデータ信号からクロック信号を抽出してリタイミングを行うために用いられる。クロック抽出回路は、これまで長距離通信で主に使用されてきた。しかし、近年各種インタフェースが高速化されクロック信号とデータ信号を同時に伝送するパラレルインタフェースの実現が難しくなってきており、その代替としてクロック抽出回路が使われる例が増えてきている。例えば、パソコンを中心としたインタフェースとして使用されているＰＣＩ−Ｅｘｐｒｅｓｓなどはクロックリカバリ回路を用いることを前提としてデータ信号のみを伝送するインタフェースである。
【０００３】
このようなクロック抽出回路に対し、多相クロック信号を発生するようにＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｋｅｄ  Ｌｏｏｐ）回路と位相補間回路（Ｐｈａｓｅ  Ｉｎｔｅｒ  Ｐｏｌａｔｏｒ）などを用いたものが知られている（非特許文献１参照）。また、最適位相を選択する際に位相を切り替えながらエラーが発生しないクロック位置を選択するシステムが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５２３９７１号公報
【非特許文献】
【０００５】
【非特許文献１】Muneo Fukaishi, et al. “A 20-Gb/s CMOS multichannel transceiver chip set for ultra-high-resolution digital displays”, IEEE Journal of Solid-State Circuits, Volume 35, No 11, pp.1611-1618, November 2000
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
近年、クロック抽出回路が使用される場面が多くなるにつれて、長距離通信のようにある程度のエラーが発生することを前提としたシステムではなく、基本的にはエラーが発生してはいけないシステムにも使われる場合が出てきた。長距離通信の場合などエラーが発生することを前提としたシステムでは、誤り訂正回路によるエラー訂正やエラー発生時にデータを再送する手順が決められており、ある程度のエラーはシステムで許容されるようになっている。
【０００８】
しかしながら、このような回路や手順が実装されていないシステムでは、エラー発生によってシステムが停止してしまうなどの問題を発生する場合がある。これらのシステムを長時間稼動した場合には、周辺回路の劣化やノイズ環境の変化などに伴ってリタイミング可能な時間幅（開口率）が減少していく。この場合、エラーが発生するまでこの時間幅の減少に気づくことができず、エラーの発生前に劣化した部品の交換などの対策を打つことができない。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係るクロック抽出回路は、データ入力信号からデータ入力信号に係るクロック信号を再生するクロック再生回路と、再生されたクロック信号に同期すると共に再生されたクロック信号に対して一定の位相差を有する１または２以上のサンプリングクロック信号を生成するサンプリングクロック生成回路と、１または２以上のサンプリングクロック信号および再生されたクロック信号によってそれぞれデータ入力信号をサンプルホールドするサンプルホールド回路と、サンプルホールド回路のそれぞれのサンプリング結果の論理値が全て一致しなかった場合にエラー予兆信号を出力するエラー判定回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、エラーが発生する前にエラー発生の予兆を知ることができる。したがって、エラーの発生前に劣化した部品を交換するなどの対策を打つことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係るクロック抽出回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るクロック抽出回路の動作を表すタイミングチャートである。
【図３】本発明の第２の実施例に係るクロック抽出回路の構成を示すブロック図である。
【図４】本発明の第２の実施例に係るクロック抽出回路の動作を表すタイミングチャートである。
【発明を実施するための形態】
【００１２】
本発明の実施形態に係るクロック抽出回路は、データ入力信号（図１のＤｉｎ）からデータ入力信号に係るクロック信号（図１のＣＫ１）を再生するクロック再生回路（図１の１１）と、再生されたクロック信号に同期すると共に再生されたクロック信号に対して一定の位相差を有する１または２以上のサンプリングクロック信号（図１のＣＫ２、ＣＫ３）を生成するサンプリングクロック生成回路（図１の１２）と、１または２以上のサンプリングクロック信号および再生されたクロック信号によってそれぞれデータ入力信号をサンプルホールドするサンプルホールド回路（図１の１３）と、サンプルホールド回路のそれぞれのサンプリング結果の論理値が全て一致しなかった場合にエラー予兆信号（図１のＥｐ）を出力するエラー判定回路（図１の１４）と、を備える。
【００１３】
サンプリングクロック生成回路は、再生されたクロック信号に対して固定の遅延を与えてサンプリングクロック信号を出力する遅延回路（図１のＤＬＹ１、ＤＬＹ２）を備えるようにしてもよい。
【００１４】
クロック再生回路は、再生されたクロック信号をＫ相目のクロック信号として含むＮ（Ｋは、１≦Ｋ≦Ｎとなる整数、かつ、Ｎは、１＜Ｎとなる整数）相からなるクロック信号を生成し、サンプリングクロック生成回路は、クロック再生回路が生成するＮ相のクロック信号の中からＫ＋Ｍ相目および／またはＫ−Ｍ（Ｍは、１≦Ｍ≦Ｋ−１となる整数、ただし、Ｋ＋Ｍ≦Ｎ、０＜Ｋ−Ｍ）相目のクロック信号を選択してサンプリングクロック信号とするようにしてもよい。
【００１５】
エラー予兆信号を時間的に積算するエラー積算回路（図１の１５）をさらに備えようにしてもよい。
【００１６】
以上のようなクロック抽出回路によれば、エラーが発生する前にエラー予兆信号が出力され、エラー発生の予兆を知ることができる。したがって、エラーの発生前に劣化した部品を交換するなどの対策を打つことができる。
【００１７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係るクロック抽出回路の構成を示すブロック図である。図１において、クロック抽出回路は、クロック再生回路１１、サンプリングクロック生成回路１２、サンプルホールド回路１３、エラー判定回路１４、エラー積算回路１５を備える。サンプリングクロック生成回路１２は、遅延回路ＤＬＹ１、ＤＬＹ２を備える。また、サンプルホールド回路１３は、Ｄタイプのフリップフロップ回路ＦＦ１〜ＦＦ３を備える。
【００１９】
クロック再生回路１１は、データ入力信号Ｄｉｎからデータ入力信号Ｄｉｎに係るクロック信号ＣＫ１を再生してフリップフロップ回路ＦＦ１のクロック端子（Ｃ）に出力する。遅延回路ＤＬＹ１は、クロック信号ＣＫ１を遅延し、所定の固定遅延によって位相が遅れるクロック信号ＣＫ２を生成してフリップフロップ回路ＦＦ２のクロック端子（Ｃ）に出力する。遅延回路ＤＬＹ２は、クロック信号ＣＫ１を遅延し、所定の固定遅延によって位相が進むクロック信号ＣＫ３を生成してフリップフロップ回路ＦＦ３のクロック端子（Ｃ）に出力する。なお、位相が進むクロック信号ＣＫ３は、単なる固定遅延回路では生成できないので、クロック信号ＣＫ１における１周期を超える遅延を有する遅延回路を用いることで等価的にこれを実現する。
【００２０】
フリップフロップ回路ＦＦ１は、データ入力信号Ｄｉｎをクロック信号ＣＫ１の立ち上がりでラッチしてデータ出力信号Ｄｏｕｔとして外部およびエラー判定回路１４に出力する。フリップフロップ回路ＦＦ２、ＦＦ３は、データ入力信号Ｄｉｎをそれぞれクロック信号ＣＫ２、ＣＫ３の立ち上がりでラッチしてエラー判定回路１４に出力する。
【００２１】
エラー判定回路１４は、フリップフロップ回路ＦＦ１〜ＦＦ３の出力（Ｑ）の論理値が全て一致しなかった場合にエラー予兆信号Ｅｐをエラー積算回路１５に出力する。なお、エラー判定回路１４は、クロック信号ＣＫ１の立下りエッジで判定用の３個のデータをリタイミングすると同時に判定することが可能である。エラー積算回路１５は、エラー予兆信号Ｅｐを時間的に積算し、積算結果をモニタ信号Ｍｏｕｔとして外部に出力する。すなわち、エラー予兆信号Ｅｐが一時的ではなく継続的に出力されるような場合に、劣化した部品を交換するなどを指示するためのモニタ信号Ｍｏｕｔを出力する。
【００２２】
次に、クロック抽出回路の動作について説明する。図２は、本発明の第１の実施例に係るクロック抽出回路の動作を表すタイミングチャートである。図２に示すように、データ入力信号Ｄｉｎからリタイミングに最適なクロック信号ＣＬＫ１をリタイミング用に生成する。その上で、クロック信号ＣＬＫ１に対し、時間ｄ１だけ位相が進んでいるクロック信号ＣＫ３と、時間ｄ２だけ位相が遅れているクロック信号ＣＫ２とを生成する。なお、一般に、ｄ１＝ｄ２とする。
【００２３】
通常、周辺回路の劣化やノイズ環境の変化などに伴いエラーが発生する場合は、例えば、入力データ信号Ｄｉｎの幅が劣化度合いなどによって徐々に広がり、開口率に対応するリタイミングエリアｔｗが徐々に狭まっていく。そして、最後にこのエリアが無くなるほど劣化が進行したり、大きなノイズが加わることによって、エラーを発生することになる。ここでは、クロック信号ＣＫ３、ＣＫ２によってリタイミング（タイミングｔ１、ｔ２）したデータと最適位相であるクロック信号ＣＫ１とでリタイミング（タイミングｔ０）したデータとの一致不一致を判別することでエラーの予兆を知る方式となっている。
【００２４】
すなわち、リタイミングエリアｔｗが徐々に狭まっていった場合、まず、クロック信号ＣＫ３、ＣＫ２によってリタイミングしたデータがエラーを起こす。そして、クロック信号ＣＫ１でリタイミングしたデータはエラーとはならない状態を経て最終的にクロック信号ＣＫ１でリタイミングしたデータもエラーとなる。つまり、クロック信号ＣＫ３、ＣＫ２によってリタイミングしたデータがエラーを起こす一方、クロック信号ＣＫ１でリタイミングしたデータはエラーとはならない状態、すなわち、クロック信号ＣＫ１、ＣＫ２、ＣＫ３でリタイミングしたデータがすべて同じではない場合に、エラー予兆信号Ｅｐを発することでエラーを予兆することができる。
【実施例２】
【００２５】
図３は、本発明の第２の実施例に係るクロック抽出回路の構成を示すブロック図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例のクロック抽出回路は、図１のクロック再生回路１１、サンプリングクロック生成回路１２の替わりにそれぞれ多相クロック生成回路１６、サンプリングクロック生成回路１２ａを備える。
【００２６】
多相クロック生成回路１６は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｋｅｄ  Ｌｏｏｐ）回路と位相補間回路（Ｐｈａｓｅ  Ｉｎｔｅｒ  Ｐｏｌａｔｏｒ）などを用いてデータ入力信号Ｄｉｎの１データ周期をＮ分割した位相を持つＮ個のクロック信号を生成する。すなわち、クロック信号ＣＫ１をＫ相目のクロック信号として含むＮ（Ｋは、１≦Ｋ≦Ｎとなる整数、かつ、Ｎは、１＜Ｎとなる整数）相からなるクロック信号を生成する。
【００２７】
サンプリングクロック生成回路１２ａは、クロック選択回路ＳＥＬ１、ＳＥＬ２を備える。クロック選択回路ＳＥＬ１は、Ｎ相のクロック信号の中からＫ＋Ｍ相目のクロック信号、すなわち、クロック信号ＣＫ１に対して所定の位相が遅れるクロック信号を選択してクロック信号ＣＫ２とし、フリップフロップ回路ＦＦ２のクロック端子（Ｃ）に出力する。また、クロック選択回路ＳＥＬ２は、Ｎ相のクロック信号の中からＫ−Ｍ相目のクロック信号、すなわち、クロック信号ＣＫ１に対して所定の位相が進むクロック信号を選択してクロック信号ＣＫ３とし、フリップフロップ回路ＦＦ３のクロック端子（Ｃ）に出力する。
【００２８】
次に、クロック抽出回路の動作について説明する。図４は、本発明の第２の実施例に係るクロック抽出回路の動作を表すタイミングチャートである。図４に示す例では、多相クロック生成回路１６は、Ｎ（Ｎ＝２０）相からなる多相のクロック信号を出力する。Ｋ（Ｋ＝１１）相目のクロック信号を最適位相であるクロック信号ＣＬＫ１とし、クロック信号ＣＬＫ１に対しＭ（Ｍ＝２）相分遅れた１３相目のクロック信号をクロック信号ＣＬＫ２とし、クロック信号ＣＬＫ１に対しＭ（Ｍ＝２）相分進んだ９相目のクロック信号をクロック信号ＣＬＫ３としている。
【００２９】
このようなクロック抽出回路は、第１の実施例のクロック抽出回路と同様に、クロック信号ＣＫ１、ＣＫ２、ＣＫ３でリタイミングしたデータがすべて同じではない場合に、エラー予兆信号Ｅｐを発することでエラーを予兆することができる。
【００３０】
なお、以上の第１および第２の実施例の説明において、クロック信号ＣＫ３、ＣＫ２によってリタイミングすることを説明した。しかし、通常、リタイミングエリアｔｗは、クロック信号ＣＫ１の立ち上がりに対して左右対称に存在するので、クロック信号ＣＫ３、ＣＫ２のどちらか一方のリタイミングだけであってもエラーを予兆することができる。
【００３１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３２】
１１  クロック再生回路
１２、１２ａ  サンプリングクロック生成回路
１３  サンプルホールド回路
１４  エラー判定回路
１５  エラー積算回路
１６  多相クロック生成回路
ＤＬＹ１、ＤＬＹ２  遅延回路
ＦＦ１〜ＦＦ３  フリップフロップ回路
ＳＥＬ１、ＳＥＬ２  クロック選択回路
【図１】
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【図２】
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【図３】
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【図４】
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