(57)【要約】【課題】チャネル方向で分離された電荷蓄積層を有するフラッシュメモリにおいて、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制すること。【解決手段】本発明は、半導体基板１０上に、電荷蓄積層１４と第１導電層２０とを順次形成する工程と、半導体基板内に形成すべき拡散領域４２上方の、第１導電層と電荷蓄積層とを除去して第１溝部３８を形成し、第１溝部間に第１導電層からなるゲート電極４０を形成する工程と、半導体基板内に、第１溝部で画定される拡散領域４２を形成する工程と、拡散領域間の中央部のゲート電極と電荷蓄積層とを除去して第２溝部４６を形成し、第２溝部により電荷蓄積層を分離させる工程と、分離された電荷蓄積層の側面を覆うように、第１絶縁膜５２を形成する工程と、ゲート電極上に、第１絶縁膜により電荷蓄積層と電気的に分離されるワードライン５４を形成する工程と、を有する半導体装置の製造方法である。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上に、電荷蓄積層と第１導電層とを順次形成する工程と、
前記半導体基板内に形成すべき拡散領域上方の、前記第１導電層と前記電荷蓄積層とを除去して第１溝部を形成し、前記第１溝部間に前記第１導電層からなるゲート電極を形成する工程と、
前記半導体基板内に、前記第１溝部で画定される前記拡散領域を形成する工程と、
前記拡散領域間の中央部の前記ゲート電極と前記電荷蓄積層とを除去して第２溝部を形成し、前記第２溝部により前記電荷蓄積層を分離させる工程と、
分離された前記電荷蓄積層の側面を覆うように、第１絶縁膜を形成する工程と、
前記ゲート電極上に、前記第１絶縁膜により前記電荷蓄積層と電気的に分離され、前記拡散領域に交差する方向に延伸するワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電荷蓄積層と前記第１導電層との間にトップ絶縁膜を形成する工程を有し、
前記電荷蓄積層と前記ワードラインとの距離における前記第１絶縁膜の酸化膜換算膜厚は、前記トップ絶縁膜の膜厚における酸化膜換算膜厚以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜を形成する工程は、熱酸化法により、前記第２溝部の底部を酸化させた後、スピン塗布法を用いて前記第２溝部に前記第１絶縁膜を埋め込むことで、前記第１絶縁膜を形成する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜を形成する工程は、前記第２溝部の内面に沿って第１ＨＴＯ膜を形成することで、前記第１ＨＴＯ膜からなる前記第１絶縁膜を形成する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜を形成する工程は、前記第１ＨＴＯ膜を形成した後、前記第２溝部の前記ゲート電極の側面に形成された前記第１ＨＴＯ膜を除去する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１絶縁膜を形成する工程は、前記第１ＨＴＯ膜を除去する工程の後、前記第２溝部の内面に沿って第２ＨＴＯ膜を更に形成する工程を有し、
前記第１絶縁膜は、前記第１ＨＴＯ膜と前記第２ＨＴＯ膜とからなることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１ＨＴＯ膜を除去する工程は、前記第２溝部の底部の前記第１ＨＴＯ膜上にレジスト膜を形成し、前記レジスト膜をマスクに等方性エッチングを行うことにより、前記第１ＨＴＯ膜を除去する工程であることを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁膜を形成する工程は、ＡＬＤ法を用いて前記第２溝部の内面に沿って第２絶縁膜を形成した後、前記第２溝部の前記ゲート電極の側面に形成された前記第２絶縁膜を除去し、その後、前記第２溝部の内面に沿って第３ＨＴＯ膜を更に形成することで、前記第２絶縁膜と前記第３ＨＴＯ膜とからなる前記第１絶縁膜を形成する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜を除去する工程は、前記第２溝部の底部の前記第２絶縁膜上にレジスト膜を形成し、前記レジスト膜をマスクに等方性エッチングを行うことにより、前記第２絶縁膜を除去する工程であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２絶縁膜は、酸化シリコン膜、酸化アルミニウム膜、及び酸化ハフニウム膜のいずれかであることを特徴とする請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、チャネル方向で分離された電荷蓄積層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。
【０００３】
ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソース領域とドレイン領域とを切り替えて動作させて、１つのメモリセル内の電荷蓄積層に２つの電荷蓄積領域を形成する、仮想接地型フラッシュメモリがある。仮想接地型フラッシュメモリによれば、１メモリセルに２ビットの情報を記憶することが可能となる。
【０００４】
近年、メモリセルの高集積化、微細化の要求が大きくなっている。仮想接地型フラッシュメモリにおいて、メモリセルの高集積化、微細化が進み、チャネル長が短くなると、２つの電荷蓄積領域が互いに接近し合う。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積領域に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。
【０００５】
電荷蓄積領域に蓄積した電荷が互いに干渉し合うことを抑制する方法として、電荷蓄積層をチャネル方向で空間的に分離させ、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制することで、ＣＢＤの影響を抑える方法が提案されている。例えば、特許文献１から特許文献４に、チャネル方向で分離された電荷蓄積層を有するフラッシュメモリの製造方法について開示されている。
【特許文献１】特開２００７−０８１１０６号公報
【特許文献２】特開２０００−００４０１４号公報
【特許文献３】特表２００６−５２１０２４号公報
【特許文献４】特表２００４−５０５４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
チャネル方向で分離する電荷蓄積層の分離領域に形成されたゲート絶縁膜の膜質が悪い場合、ゲート絶縁膜に電子がトラップされ、ゲート絶縁膜を流れるリーク電流を誘起させたり、ゲート絶縁膜の耐圧性を低下させる等の劣化の要因となる。このため、ゲート絶縁膜は良質な膜質であることが求められている。
【０００７】
しかしながら、ゲート絶縁膜の膜質を、良質な膜質となるように形成する場合、電荷蓄積層が分離された分離領域を、ゲート絶縁膜で十分に埋め込むことができず、電荷蓄積層の側面が露出する場合がある。この場合、電荷蓄積層とワードラインとが接触又は接近し、電荷蓄積層とワードラインとが電気的に接続してしまうことがある。これにより、電荷蓄積層に蓄積された電荷がワードラインに漏洩してしまう場合がある。
【０００８】
本発明は、上記課題に鑑みなされたものであり、チャネル方向で分離された電荷蓄積層を有するフラッシュメモリにおいて、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制することが可能なフラッシュメモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板上に、電荷蓄積層と第１導電層とを順次形成する工程と、前記半導体基板内に形成すべき拡散領域上方の、前記第１導電層と前記電荷蓄積層とを除去して第１溝部を形成し、前記第１溝部間に前記第１導電層からなるゲート電極を形成する工程と、前記半導体基板内に、前記第１溝部で画定される前記拡散領域を形成する工程と、前記拡散領域間の中央部の前記ゲート電極と前記電荷蓄積層とを除去して第２溝部を形成し、前記第２溝部により前記電荷蓄積層を分離させる工程と、分離された前記電荷蓄積層の側面を覆うように、第１絶縁膜を形成する工程と、前記ゲート電極上に、前記第１絶縁膜により前記電荷蓄積層と電気的に分離されたワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、チャネル方向で分離された電荷蓄積層を有する半導体装置において、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制することができる。
【００１０】
上記構成において、前記電荷蓄積層と前記第１導電層との間にトップ絶縁膜を形成する工程を有し、前記電荷蓄積層と前記ワードラインとの距離における前記第１絶縁膜の酸化膜換算膜厚は、前記トップ絶縁膜の膜厚における酸化膜換算膜厚以上である構成とすることができる。この構成によれば、電荷蓄積層に蓄積された電荷のワードラインへの漏洩をより抑制することができる。
【００１１】
上記構成において、前記第１絶縁膜を形成する工程は、熱酸化法により、前記第２溝部の底部を酸化させた後、スピン塗布法を用いて前記第２溝部に前記第１絶縁膜を埋め込むことで、前記第１絶縁膜を形成する工程である構成とすることができる。この構成によれば、第１絶縁膜を介して半導体基板とワードラインとの間を流れるリーク電流の発生を抑制することができ、且つ、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制することができる。
【００１２】
上記構成において、前記第１絶縁膜を形成する工程は、前記第２溝部の内面に沿って第１ＨＴＯ膜を形成することで、前記第１ＨＴＯ膜からなる前記第１絶縁膜を形成する工程である構成とすることができる。この構成によれば、第１絶縁膜を介して半導体基板とワードラインとの間を流れるリーク電流の発生を抑制することができ、且つ、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制することができる。
【００１３】
上記構成において、前記第１絶縁膜を形成する工程は、前記第１ＨＴＯ膜を形成した後、前記第２溝部の前記ゲート電極の側面に形成された前記第１ＨＴＯ膜を除去する工程を有する構成とすることができる。この構成によれば、ワードラインとゲート電極との接触抵抗の増加を抑制することができる。
【００１４】
上記構成において、前記第１絶縁膜を形成する工程は、前記第１ＨＴＯ膜を除去する工程の後、前記第２溝部の内面に沿って第２ＨＴＯ膜を更に形成する工程を有し、前記第１絶縁膜は前記第１ＨＴＯ膜と前記第２ＨＴＯ膜とからなる構成とすることができる。この構成によれば、電荷蓄積層に蓄積された電荷のワードラインへの漏洩をより抑制することができる。
【００１５】
上記構成において、前記第１ＨＴＯ膜を除去する工程は、前記第２溝部の底部の前記第１ＨＴＯ膜上にレジスト膜を形成し、前記レジスト膜をマスクに等方性エッチングを行うことにより、前記第１ＨＴＯ膜を除去する工程である構成とすることができる。この構成によれば、第２溝部のゲート電極の側面に形成された第１ＨＴＯ膜を容易に除去することができる。
【００１６】
上記構成において、前記第１絶縁膜を形成する工程は、ＡＬＤ法を用いて第２溝部の内面に沿って第２絶縁膜を形成した後、前記第２溝部の前記ゲート電極の側面に形成された前記第２絶縁膜を除去し、その後、前記第２溝部の内面に沿って第３ＨＴＯ膜を更に形成することで、前記第２絶縁膜と前記第３ＨＴＯ膜とからなる前記第１絶縁膜を形成する工程である構成とすることができる。この構成によれば、第１絶縁膜を介して半導体基板とワードラインとの間を流れるリーク電流の発生を抑制することができ、且つ、電荷蓄積層に蓄積された電荷のワードラインへの漏洩をより抑制することができる。
【００１７】
上記構成において、前記第２絶縁膜を除去する工程は、前記第２溝部の底部の前記第２絶縁膜上にレジスト膜を形成し、前記レジスト膜をマスクに等方性エッチングを行うことにより、前記第２絶縁膜を除去する工程である構成とすることができる。この構成によれば、第２溝部のゲート電極の側面に形成された第２絶縁膜を容易に除去することができる。
【００１８】
上記構成において、前記第２絶縁膜は、酸化シリコン膜、酸化アルミニウム膜、及び酸化ハフニウム膜のいずれかである構成とすることができる。
【発明の効果】
【００１９】
本発明によれば、チャネル方向で分離された電荷蓄積層を有する半導体装置において、電荷蓄積層に蓄積された電荷のワードラインへの漏洩を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
まず初めに、課題を明確にするため、比較例１に係るフラッシュメモリの製造方法を説明する。図１（ａ）から図２（ｃ）は、比較例１に係るフラッシュメモリの製造方法を示す断面図である。図１（ａ）を参照に、例えばｐ型シリコン半導体基板１０上に、トンネル絶縁膜１２、電荷蓄積層１４、及びトップ絶縁膜１６を順次堆積し、ＯＮＯ膜１８を形成する。トンネル絶縁膜１２及びトップ絶縁膜１６は、例えば酸化シリコン膜からなり、電荷蓄積層１４は、例えば窒化シリコン膜からなる。ＯＮＯ膜１８上に、例えばアモルファスシリコン膜からなる第１導電層２０を形成する。半導体基板１０内に形成されるべき拡散領域の上方に当たる第１導電層２０上に、例えば窒化シリコン膜からなる第１マスク層２２を形成する。第１マスク層２２の側壁に、第１マスク層２２間の中央部に開口部３０を有するように、例えば酸化シリコン膜からなる第２マスク層２８を形成する。
【００２１】
図１（ｂ）を参照に、第１導電層２０を酸化させて、開口部３０に酸化シリコン膜３２を形成した後、開口部３０に、例えばアモルファスシリコン膜からなる第２導電層３４を形成する。その後、第２導電層３４の表面を酸化させて、例えば酸化シリコン膜からなる第３マスク層３６を形成する。
【００２２】
図１（ｃ）を参照に、第２マスク層２８と第３マスク層３６とをマスクに、第１マスク層２２、第１導電層２０、及びＯＮＯ膜１８を除去して第１溝部３８を形成する。第１溝部３８間には、第１導電層２０からなるゲート電極４０が形成される。その後、第１溝部３８から半導体基板１０内に例えば砒素を導入し、半導体基板１０内に、第１溝部３８で画定される、ソース・ドレイン領域となるｎ型拡散領域４２を形成する。拡散領域４２間がチャネル長Ｔとなる。
【００２３】
図２（ａ）を参照に、第１溝部３８に埋め込むように、例えば酸化シリコン膜からなる埋込絶縁膜４４を形成した後、第２マスク層２８と埋込絶縁膜４４とをマスクに、第２導電層３４、酸化シリコン膜３２、ゲート電極４０、トップ絶縁膜１６、及び電荷蓄積層１４を除去して第２溝部４６を形成する。第２溝部４６により、電荷蓄積層１４はチャネル方向で分離される。
【００２４】
図２（ｂ）を参照に、例えば熱酸化法を用いて、ゲート電極４０と第２溝部４６の底部とを酸化させる。これにより、ゲート電極４０の上側面に酸化シリコン膜４８が形成される。第２溝部４６の底部には、トンネル絶縁膜１２が形成されているため、酸化シリコン膜４８は僅かしか形成されない。
【００２５】
図２（ｃ）を参照に、ゲート電極４０上に、ワードライン５４を拡散領域４２に交差する方向に延伸するよう形成する。この際、第２溝部４６は、酸化シリコン膜４８で完全に埋め込まれていないため、第２溝部４６にもワードライン５４が形成される。
【００２６】
比較例１の製造方法によれば、図２（ｃ）から明らかなように、第２溝部４６下の酸化シリコン膜４８とトンネル絶縁膜１２とは、ゲート絶縁膜として機能する。前述したように、ゲート絶縁膜は良質な膜質であることが求められている。このため、図２（ｂ）のように、熱酸化法を用いて、第２溝部４６の底部等に酸化を行うことにより、第２溝部４６下に、良質な膜質のゲート絶縁膜を形成している。
【００２７】
しかしながら、図２（ｂ）のように、熱酸化法を用いて、第２溝部４６の底部やゲート電極４０を酸化させる場合、電荷蓄積層１４の側面全面を酸化シリコン膜４８で覆うことは難しい。このため、図２（ｃ）のように、第２溝部４６内にワードライン５４が形成されると、電荷蓄積層１４とワードライン５４とが接触又は接近してしまい、電荷蓄積層１４とワードライン５４とが電気的に接続してしまう。これにより、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩してしまう場合がある。
【００２８】
そこで、チャネル方向で分離された電荷蓄積層の分離領域に、良質な膜質のゲート絶縁膜を有するフラッシュメモリにおいて、電荷蓄積層に蓄積された電荷がワードラインに漏洩することを抑制することが可能な製造方法について、以下に実施例を用いて説明する。
【実施例１】
【００２９】
図３（ａ）から図７（ｂ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。図３（ａ）を参照に、例えばｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０上に、トンネル絶縁膜１２、電荷蓄積層１４、及びトップ絶縁膜１６からなるＯＮＯ膜１８を形成する。トンネル絶縁膜１２は、例えば厚さ７ｎｍの酸化シリコン膜からなる。電荷蓄積層１４は、例えば厚さ７ｎｍの窒化シリコン膜からなる。トップ絶縁膜１６は、例えば厚さ１０ｎｍの酸化シリコン膜からなる。ＯＮＯ膜１８上に、第１導電層２０を形成する。第１導電層２０は、例えば厚さ１００ｎｍのアモルファスシリコン膜からなる。第１導電層２０上に、第１マスク層２２を形成する。第１マスク層２２は、例えば厚さ５０ｎｍの窒化シリコン膜からなる。第１マスク層２２上に、反射防止膜２４を形成する。反射防止膜２４は、例えば厚さ５０ｎｍのアモルファスカーボン膜からなる。反射防止膜２４上に、例えば厚さ１５０ｎｍのフォトレジスト膜２６を、後述する拡散領域が形成されるべき領域の上方に残存させるようにパターン化して形成する。パターン化後のフォトレジスト膜２６の幅Ｗ１は、例えば５０ｎｍであり、間隔Ｌ１は、例えば１３０ｎｍである。なお、反射防止膜２４は、フォトレジスト膜２６をパターン化する際の露光工程において、半導体基板１０等からの光の反射を抑制するために設けられた膜である。
【００３０】
図３（ｂ）を参照に、フォトレジスト膜２６をマスクに、例えばＲＩＥ（Reactive Ion Etching）法を用いて、反射防止膜２４と第１マスク層２２をエッチングする。その後、フォトレジスト膜２６と反射防止膜２４とを除去する。これにより、第１マスク層２２は、拡散領域が形成されるべき領域の上方に残存するようにパターン化され、幅Ｗ２は、例えば５０ｎｍ、間隔Ｌ２は、例えば１３０ｎｍとなる。
【００３１】
図３（ｃ）を参照に、第１マスク層２２を覆うように、例えば厚さ４０ｎｍの酸化シリコン膜からなる第２マスク層２８を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。その後、第２マスク層２８に全面エッチングを行い、第１マスク層２２の表面を露出させる。これにより、第２マスク層２８は、第１マスク層２２の側壁に、幅Ｗ３が、例えば４０ｎｍとして残存する。即ち、第１マスク層２２間の中央部には、間隔Ｌ３が、例えば５０ｎｍである開口部３０が形成される。
【００３２】
図４（ａ）を参照に、例えば熱酸化法を用いて、第１導電層２０を酸化させる。これにより、開口部３０の第１導電層２０の表面に、酸化シリコン膜３２が形成される。
【００３３】
図４（ｂ）を参照に、開口部３０に埋め込まれるように、例えばアモルファスシリコン膜からなる第２導電層３４を、例えばＣＶＤ法を用いて堆積する。その後、第１マスク層２２及び第２マスク層２８の表面が露出するように、例えばＣＭＰ（Chemical Mechanical Planarization）法を用いて、第１マスク層２２及び第２マスク層２８上に形成された第２導電層３４を除去する。これにより、第２導電層３４は、開口部３０に形成される。その後、例えば熱酸化法を用いて、第２導電層３４の表面を酸化させて、第２導電層３４の表面に、酸化シリコン膜からなる第３マスク層３６を形成する。
【００３４】
図４（ｃ）を参照に、第２マスク層２８と第３マスク層３６とをマスクに、例えばリン酸によるウエットエッチング法を用いて、第１マスク層２２をエッチングする。
【００３５】
図５（ａ）を参照に、続いて、第２マスク層２８と第３マスク層３６とをマスクに、例えばＲＩＥ法を用いて、第１導電層２０とＯＮＯ膜１８とをエッチングする。これにより、第１溝部３８と、第１溝部３８間であって、ＯＮＯ膜１８上に、第１導電層２０からなるゲート電極４０が形成される。その後、第１溝部３８から半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内に、第１溝部３８で画定された、ソース・ドレイン領域となるｎ型拡散領域４２が延伸して形成される。拡散領域４２間がチャネル長Ｔとなる。
【００３６】
図５（ｂ）を参照に、例えば高密度プラズマＣＶＤ法を用いて、第１溝部３８に埋め込まれるように、酸化シリコン膜を堆積する。これにより、拡散領域４２上の半導体基板１０上に、酸化シリコン膜からなる埋込絶縁膜４４が形成される。
【００３７】
図５（ｃ）を参照に、第２マスク層２８と埋込絶縁膜４４とをマスクに、例えばＲＩＥ法を用いて、第２導電層３４をエッチングする。この際、酸化シリコン膜３２は、第２導電層３４のエッチングのストップ層として機能させることができる。
【００３８】
図６（ａ）を参照に、第２マスク層２８と埋込絶縁膜４４とをマスクに、例えばＲＩＥ法を用いて、酸化シリコン膜３２、ゲート電極４０、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングして、第２溝部４６を形成する。これにより、電荷蓄積層１４は、拡散領域４２間の中央部で分離される。即ち、電荷蓄積層１４は、チャネル方向で分離される。
【００３９】
図６（ｂ）を参照に、例えば熱酸化法を用いて、ゲート電極４０と第２溝部４６の底部とを酸化させる。これにより、ゲート電極４０の上側面に酸化シリコン膜４８が形成される。また、第２溝部４６の底部には、トンネル絶縁膜１２が形成されているため、酸化シリコン膜４８は僅かしか形成されない。
【００４０】
図６（ｃ）を参照に、例えばスピン塗布法を用いて、ＳＯＧ（Spin on glass）膜を塗布、加熱することで、第２溝部４６に埋め込まれるように酸化シリコン膜５０を形成する。
【００４１】
図７（ａ）を参照に、ゲート電極４０の上面が露出するように、酸化シリコン膜４８と酸化シリコン膜５０とを除去する。これにより、第２溝部４６内に、酸化シリコン膜４８と酸化シリコン膜５０とからなる第１絶縁膜５２が形成される。
【００４２】
図７（ｂ）を参照に、ゲート電極４０上に、例えばポリシリコン膜からなるワードライン５４を拡散領域４２に交差する方向に延伸するよう形成する。この際、第１絶縁膜５２で埋め込まれていない第２溝部４６内の一部にも、ワードライン５４が形成される。
【００４３】
実施例１の製造方法によれば、図３（ｂ）のように、半導体基板１０上に、ＯＮＯ膜１８と第１導電層２０とを順次形成し、半導体基板１０内に形成すべき拡散領域４２の上方の、第１導電層２０上に第１マスク層２２を形成する。図３（ｃ）のように、第１マスク層２２の側壁に第２マスク層２８を形成した後、図４（ｂ）のように、第２マスク層２８間の開口部３０に第２導電層３４と、第２導電層３４の表面に第３マスク層３６とを形成する。図４（ｃ）及び図５（ａ）のように、第２マスク層２８と第３マスク層３６とをマスクに、第１マスク層２２、第１導電層２０、及びＯＮＯ膜１８をエッチングする。これにより、半導体基板１０内に形成すべき拡散領域４２上方の、第１導電層２０とＯＮＯ膜１８とが除去されて第１溝部３８が形成される。第１溝部３８間には、第１導電層２０からなるゲート電極４０が形成される。その後、第１溝部３８から、半導体基板１０内に砒素等の不純物を注入することで、半導体基板１０内に、第１溝部３８で画定される拡散領域４２が形成される。図６（ａ）のように、第２マスク層２８と、拡散領域４２上の半導体基板１０上に形成した埋込絶縁膜４４と、をマスクに、ゲート電極４０、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングする。これにより、拡散領域４２間の中央部に第２溝部４６が形成され、第２溝部４６により、電荷蓄積層１４がチャネル方向で分離される。
【００４４】
このような製造方法を用いることで、電荷蓄積層１４をチャネル方向で分離させることができるため、電荷蓄積領域に蓄積された電荷が、チャネル方向に移動することを抑制できる。したがって、チャネル長Ｔが短くなった場合でも、電荷蓄積領域に蓄積された電荷が互いに干渉し合う、ＣＢＤの影響を抑制することができ、メモリセルの微細化を図ることが可能となる。
【００４５】
また、実施例１の製造方法によれば、図６（ｂ）のように、熱酸化法を用いて、第２溝部４６の底部を酸化させて、第２溝部４６の底部に酸化シリコン膜４８を形成する。その後、図６（ｃ）のように、スピン塗布法を用いて、ＳＯＧ膜を塗布、加熱することで、第２溝部４６内に、酸化シリコン膜５０を形成する。これにより、図７（ａ）のように、第２溝部４６内に、酸化シリコン膜４８と酸化シリコン膜５０とからなる第１絶縁膜５２が形成される。
【００４６】
このように、熱酸化法とスピン塗布法とを用いて、第１絶縁膜５２を形成することで、図７（ａ）のように、分離された電荷蓄積層１４の側面全面を第１絶縁膜５２で覆うことができる。このため、図７（ｂ）のように、ゲート電極４０上にワードライン５４を形成し、第２溝部４６内にワードライン５４が形成された場合でも、第１絶縁膜５２により電荷蓄積層１４とワードライン５４との距離を離すことができ、電荷蓄積層１４とワードライン５４とを電気的に分離させることができる。これにより、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することを抑制できる。つまり、データの保持特性を向上させることができる。
【００４７】
また、電荷蓄積層１４とワードライン５４との距離Ｘ（図７（ｂ）の拡大図参照）における第１絶縁膜５２の酸化膜換算膜厚は、トップ絶縁膜１６の膜厚における酸化膜換算膜厚以上である場合が好ましい。ここで、酸化膜換算膜厚とは、誘電率を考慮した膜厚をいい、ある膜の実際の厚さと酸化シリコン膜の誘電率との積を、その膜の誘電率で割った値をいう。第２溝部４６内に、このような第１絶縁膜５２を形成することにより、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制できる。
【００４８】
また、図７（ｂ）から分かるように、第１絶縁膜５２と第１絶縁膜５２下のトンネル絶縁膜１２とは、ゲート絶縁膜として機能する。図６（ａ）のように、ＲＩＥ法を用いて、第２溝部４６を形成しているため、第２溝部４６下のトンネル絶縁膜１２は、エッチングによりダメージを受ける場合がある。しかしながら、図６（ｂ）のように、熱酸化法を用いて、第２溝部４６の底部を酸化させることで、トンネル絶縁膜１２にも熱処理が施されるため、トンネル絶縁膜１２がエッチングにより受けたダメージを回復させることができる。したがって、実施例１の製造方法によれば、ゲート絶縁膜を良質な膜質とすることができる。よって、ゲート絶縁膜を介して半導体基板１０とワードライン５４との間を流れるリーク電流の低減や、ゲート絶縁膜の耐圧の低下の抑制を図ることができる。
【００４９】
また、ゲート絶縁膜（第１絶縁膜５２とトンネル絶縁膜１２との積層膜）の膜厚における酸化膜換算膜厚とＯＮＯ膜１８の膜厚における酸化膜換算膜厚とが、同じ大きさになるように形成する場合が好ましい。ここで、例えば、ＦＮ（Fowler Nordheim）トンネル効果を用いてデータの消去を行う場合、ゲート絶縁膜の酸化膜換算膜厚がＯＮＯ膜１８の酸化膜換算膜厚より小さいと、ワードライン５４から半導体基板１０に流れる電流は、その大部分がゲート絶縁膜を通過する。このため、ＯＮＯ膜１８には十分な大きさの電界を印加することができず、電荷蓄積層１４から電荷を効率よく取り除くことが難しくなる。一方、ゲート絶縁膜の酸化膜換算膜厚がＯＮＯ膜１８の酸化膜換算膜厚と同じ大きさである場合、ワードライン５４から半導体基板１０に流れる電流は、ゲート絶縁膜とＯＮＯ膜１８とを均一に流れる。このため、ＯＮＯ膜１８に十分な大きさの電界を印加することができ、電荷蓄積層１４から電荷を効率よく取り除くことができる。
【００５０】
また、実施例１の製造方法によれば、図３（ｂ）から図５（ａ）のように、第１マスク層２２が形成された領域の下方の半導体基板１０内に拡散領域４２が形成される。つまり、メモリセルの微細化を図るために、拡散領域４２の幅を狭くする場合、第１マスク層２２の幅を狭くすればよい。フォトリソ技術・エッチング技術の特性上、幅の狭い開口部を形成することは難しいが、幅の狭いパターンを形成することは容易である。このため、実施例１の製造方法によれば、幅の狭い拡散領域４２を容易に形成することができ、メモリセルの微細化をより図ることが可能となる。
【００５１】
また、実施例１の製造方法によれば、図５（ａ）のように、第１溝部３８間にゲート電極４０を形成した後、半導体基板１０内に、第１溝部３８で画定される拡散領域４２を形成している。例えば、拡散領域４２を形成してから、ゲート電極４０を形成する場合、ゲート電極４０を堆積する際等に生じる熱により、拡散領域４２に注入された不純物が、半導体基板１０内に拡散してしまう場合が生じる。しかしながら、実施例１の製造方法によれば、ゲート電極４０を形成した後、拡散領域４２を形成しているため、拡散領域４２に注入された不純物が、半導体基板１０内に拡散することを抑制できる。
【００５２】
また、実施例１の製造方法を用いると、拡散領域４２と分離された電荷蓄積層１４とを、自己整合的に形成することができる。
【実施例２】
【００５３】
図８（ａ）から図８（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す断面図である。まず、実施例１に係るフラッシュメモリの製造方法で説明した、図３（ａ）から図６（ａ）の製造工程を実施する。その後、図８（ａ）を参照に、例えば減圧ＣＶＤ法により、約７５０℃の温度条件下でＳｉＨ４とＮ２Ｏとを成膜ガスに用いて、例えば厚さ７ｎｍのＨＴＯ（High Temperature Oxide）膜を堆積する。これにより、第２溝部４６の内面に沿って第１ＨＴＯ膜５６が形成される。その後、フォトレジスト膜を塗布し、露光・現像することで、第２溝部４６底部の第１ＨＴＯ膜５６上にのみフォトレジスト膜５８を残存させる。
【００５４】
図８（ｂ）を参照に、フォトレジスト膜５８をマスクにして、例えばフッ酸によるウエットエッチング法を用いて、第１ＨＴＯ膜５６を除去する。フッ酸によるウエットエッチングは等方性エッチングであるため、ゲート電極４０上に形成された第１ＨＴＯ膜５６と第２溝部４６のゲート電極４０の側面に形成された第１ＨＴＯ膜５６とが除去される。これにより、第２溝部４６底部に、電荷蓄積層１４の側面全面を覆う、Ｕ字型をした第１ＨＴＯ膜５６からなる第１絶縁膜５２が形成される。その後、フォトレジスト膜５８を除去する。
【００５５】
図８（ｃ）を参照に、ゲート電極４０上にワードライン５４を拡散領域４２に交差する方向に延伸するように形成する。この際、第２溝部４６内にもワードライン５４が形成される。
【００５６】
実施例２の製造方法によれば、図８（ａ）のように、第２溝部４６の内面に沿って第１ＨＴＯ膜５６を形成する。図８（ｂ）のように、第２溝部４６のゲート電極４０の側面に形成された第１ＨＴＯ膜５６を除去する。これにより、第２溝部４６底部に、電荷蓄積層１４の側面全面を覆う、Ｕ字型をした第１ＨＴＯ膜５６からなる第１絶縁膜５２を形成することができる。
【００５７】
このような製造方法を用いて第１絶縁膜５２を形成することで、図８（ｂ）のように、電荷蓄積層１４の側面全面を第１絶縁膜５２で覆うことができる。このため、図８（ｃ）のように、第２溝部４６内にワードライン５４が形成された場合でも、第１絶縁膜５２により電荷蓄積層１４とワードライン５４との距離を離すことができ、電荷蓄積層１４とワードライン５４とを電気的に分離させることができる。これにより、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することを抑制できる。
【００５８】
さらに、第１絶縁膜５２は、減圧ＣＶＤ法により形成された第１ＨＴＯ膜５６からなるため、良質な膜質を有する。したがって、電荷蓄積層１４とワードライン５４とが、良質な膜質の第１絶縁膜５２により分離されていることで、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制することができる。
【００５９】
また、図８（ｃ）から分かるように、第１絶縁膜５２と第１絶縁膜５２下のトンネル絶縁膜１２とは、ゲート絶縁膜として機能する。実施例２においても、実施例１と同様に、第２溝部４６を形成する際に、第２溝部４６下のトンネル絶縁膜１２はダメージを受ける場合がある。しかしながら、図８（ａ）のように、減圧ＣＶＤ法を用いて、第１ＨＴＯ膜５６を形成することで、トンネル絶縁膜１２にも高温の熱処理が施されるため、トンネル絶縁膜１２が受けたダメージを回復させることができる。また、減圧ＣＶＤ法により形成される第１ＨＴＯ膜５６は、良質な膜質を有する。これらのことから、実施例２の製造方法によれば、ゲート絶縁膜を良質な膜質とすることができ、ゲート絶縁膜を介して半導体基板１０とワードライン５４との間を流れるリーク電流の低減や、ゲート絶縁膜の耐圧の低下の抑制を図ることができる。
【００６０】
また、図８（ｂ）のように、第２溝部４６のゲート電極４０の側面の第１ＨＴＯ膜５６を除去することで、図８（ｃ）のように、ゲート電極４０とワードライン５４との接触面積を増大させることができる。これにより、ゲート電極４０とワードライン５４との接触抵抗の増加を抑制することができる。
【００６１】
また、図８（ａ）のように、第２溝部４６の底部の第１ＨＴＯ膜５６上にフォトレジスト膜５８を形成し、図８（ｂ）のように、フォトレジスト膜５８をマスクにして等方性エッチングを行うことで、第２溝部４６のゲート電極４０の側面に形成された第１ＨＴＯ膜５６を容易に除去することができる。なお、ゲート電極４０の側面に形成された第１ＨＴＯ膜５６を除去するためには、フォトレジスト膜５８の上面は、トップ絶縁膜１６の上面と同一面にあるか、または、少し突出している場合が好ましい。
【００６２】
また、実施例２において、図８（ｂ）のように、フォトレジスト膜５８をマスクにして等法性エッチングを行い、第１ＨＴＯ膜５６を除去する場合を例に示したが、これに限られるわけではない。例えば、フォトレジスト膜５８をマスクに、ＲＩＥ等の異方性エッチングを用いて、ゲート電極４０上の第１ＨＴＯ膜５６を除去する場合でもよい。この場合、第１ＨＴＯ膜５６は、第２溝部４６のゲート電極４０の側面に残存する。つまり、第１ＨＴＯ膜５６は、第２溝部４６の内面に沿って形成される。この場合でも、第１ＨＴＯ膜５６からなる第１絶縁膜５２により、電荷蓄積層１４とワードライン５４との距離を離すことができ、電荷蓄積層１４とワードライン５４とを電気的に分離させることができる。よって、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することを抑制することができる。
【実施例３】
【００６３】
図９（ａ）から図１０（ｂ）は、実施例３に係るフラッシュメモリの製造方法を示す断面図である。まず、実施例１に係るフラッシュメモリの製造方法で説明した、図３（ａ）から図６（ａ）の製造工程を実施する。その後、図９（ａ）を参照に、例えば減圧ＣＶＤ法を用いて、例えば厚さ７ｎｍのＨＴＯ膜を堆積する。これにより、第２溝部４６の内面に沿って第１ＨＴＯ膜５６が形成される。その後、フォトレジスト膜を塗布し、露光・現像することで、第２溝部４６底部の第１ＨＴＯ膜５６上にのみフォトレジスト膜５８を残存させる。
【００６４】
図９（ｂ）を参照に、フォトレジスト膜５８をマスクにして、例えばフッ酸によるウエットエッチング法を用いて、第１ＨＴＯ膜５６を除去する。これにより、ゲート電極４０の上側面に形成された第１ＨＴＯ膜５６が除去される。よって、第２溝部４６の底部に、電荷蓄積層１４の側面全面を覆う、Ｕ字型をした第１ＨＴＯ膜５６が形成される。その後、フォトレジスト膜５８を除去する。
【００６５】
図９（ｃ）を参照に、例えば減圧ＣＶＤ法を用いて、ＨＴＯ膜を再度堆積する。これにより、第２溝部４６の内面に沿って第２ＨＴＯ膜６０が形成される。
【００６６】
図１０（ａ）を参照に、例えばＲＩＥ法を用いて、ゲート電極４０上に形成された第２ＨＴＯ膜６０をエッチングする。これにより、第２溝部４６に、第１ＨＴＯ膜５６と第２ＨＴＯ膜６０とからなる第１絶縁膜５２が形成される。
【００６７】
図１０（ｂ）を参照に、ゲート電極４０上に、ワードライン５４を拡散領域４２に交差する方向に延伸するよう形成する。この際、ワードライン５４は第２溝部４６内にも形成される。
【００６８】
実施例３の製造方法によれば、図９（ａ）のように、第２溝部４６の内面に沿って第１ＨＴＯ膜５６を形成した後、図９（ｂ）のように、第２溝部４６のゲート電極４０の側面に形成された第１ＨＴＯ膜５６を除去する。その後、図９（ｃ）のように、再度、第２溝部４６の内面に沿って第２ＨＴＯ膜６０を形成する。これにより、図１０（ａ）のように、第１ＨＴＯ膜５６と第２ＨＴＯ膜６０とからなる第１絶縁膜５２が形成される。
【００６９】
このような製造方法を用いることで、図１０（ｂ）のように、電荷蓄積層１４とワードライン５４とは、第１ＨＴＯ膜５６と第２ＨＴＯ膜６０とからなる第１絶縁膜５２で分離される。このため、実施例２に比べて、電荷蓄積層１４とワードライン５４との距離を更に離すことができる。したがって、電荷蓄積層１４とワードライン５４との電気的な分離をより確実に行うことができ、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制することができる。
【００７０】
さらに、第１絶縁膜５２は、減圧ＣＶＤ法により形成された第１ＨＴＯ膜５６と第２ＨＴＯ膜６０とからなるため、良質な膜質を有する。したがって、電荷蓄積層１４とワードライン５４とが、良質な膜質の第１絶縁膜５２により分離されていることで、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制することができる。
【００７１】
また、図１０（ｂ）から分かるように、第１絶縁膜５２と第１絶縁膜５２下のトンネル絶縁膜１２とは、ゲート絶縁膜として機能する。実施例３においても、実施例１と同様に、第２溝部４６を形成する際に、第２溝部４６下のトンネル絶縁膜１２はダメージを受ける場合があるが、図９（ａ）及び図９（ｃ）のように、減圧ＣＶＤ法を用いて、第１ＨＴＯ膜５６及び第２ＨＴＯ膜６０を形成することで、トンネル絶縁膜１２に高温の熱処理が施されて、トンネル絶縁膜１２が受けたダメージを回復させることができる。また、減圧ＣＶＤ法により形成される第１ＨＴＯ膜５６と第２ＨＴＯ膜６０とは、良質な膜質を有する。これらのことから、実施例３の製造方法によれば、ゲート絶縁膜を良質な膜質とすることができ、ゲート絶縁膜を介して半導体基板１０とワードライン５４との間を流れるリーク電流の低減や、ゲート絶縁膜の耐圧性の低下の抑制を図ることができる。
【００７２】
また、図９（ｂ）のように、ゲート電極４０の側面に形成された第１ＨＴＯ膜５６を除去した後、図９（ｃ）のように、第２溝部４６の内面に沿って第２ＨＴＯ膜６０を形成している。このような製造方法を用いることで、第２ＨＴＯ膜６０を形成する際の第２溝部４６の間口を広くすることができるため、第２ＨＴＯ膜６０の形成を容易に行うことが可能となる。
【実施例４】
【００７３】
図１１（ａ）から図１２（ｂ）は、実施例４に係るフラッシュメモリの製造方法を示す断面図である。まず、実施例１に係るフラッシュメモリの製造方法で説明した、図３（ａ）から図６（ａ）の製造工程を実施する。その後、図１１（ａ）を参照に、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、例えば厚さ３ｎｍの酸化シリコン膜からなる第２絶縁膜６２を堆積する。これにより、第２溝部４６の内面に沿って第２絶縁膜６２が形成される。その後、フォトレジスト膜を塗布し、露光・現像することで、第２溝部４６底部の第２絶縁膜６２上にのみフォトレジスト膜５８を残存させる。
【００７４】
図１１（ｂ）を参照に、フォトレジスト膜５８をマスクにして、例えばフッ酸によるウエットエッチング法を用いて、第２絶縁膜６２を除去する。これにより、ゲート電極４０の上側面に形成された第２絶縁膜６２が除去される。よって、第２溝部４６の底部に、電荷蓄積層１４の側面全面を覆うように、Ｕ字型をした第２絶縁膜６２が形成される。その後、フォトレジスト膜５８を除去する。
【００７５】
図１１（ｃ）を参照に、例えば減圧ＣＶＤ法を用いて、ＨＴＯ膜を堆積する。これにより、第２溝部４６の内面に沿って第３ＨＴＯ膜６４が形成される。
【００７６】
図１２（ａ）を参照に、例えばＲＩＥ法を用いて、ゲート電極４０上に形成された第３ＨＴＯ膜６４をエッチングする。これにより、第２溝部４６に、第２絶縁膜６２と第３ＨＴＯ膜６４とからなる第１絶縁膜５２が形成される。
【００７７】
図１２（ｂ）を参照に、ゲート電極４０上に、ワードライン５４を拡散領域４２に交差する方向に延伸するよう形成する。この際、ワードライン５４は第２溝部４６内にも形成される。
【００７８】
実施例４の製造方法によれば、図１１（ａ）のように、ＡＬＤ法を用いて第２溝部４６の内面に沿って第２絶縁膜６２を形成した後、図１１（ｂ）のように、第２溝部４６のゲート電極４０の側面に形成された第２絶縁膜６２を除去する。その後、図１１（ｃ）のように、第２溝部４６の内面に沿って第３ＨＴＯ膜６４を形成する。これにより、図１２（ａ）のように、第２絶縁膜６２と第３ＨＴＯ膜６４とからなる第１絶縁膜５２が形成される。
【００７９】
このような製造方法を用いることで、図１２（ｂ）のように、電荷蓄積層１４とワードライン５４とは、第２絶縁膜６２と第３ＨＴＯ膜６４とからなる第１絶縁膜５２で分離される。このため、実施例２に比べて、電荷蓄積層１４とワードライン５４との距離を更に離すことができる。したがって、電荷蓄積層１４とワードライン５４との電気的な分離をより確実に行うことができ、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制することができる。
【００８０】
また、第１絶縁膜５２は、ＡＬＤ法により形成された第２絶縁膜６２と減圧ＣＶＤ法により形成された第３ＨＴＯ膜６４とからなる。ＡＬＤ法で形成された膜は、ＨＴＯ膜と同等の良質な膜質を有する。したがって、電荷蓄積層１４とワードライン５４とを、良質な膜質の第１絶縁膜５２により分離させることができるため、電荷蓄積層１４に蓄積された電荷がワードライン５４に漏洩することをより抑制することができる。
【００８１】
また、図１２（ｂ）から分かるように、第１絶縁膜５２と第１絶縁膜５２下のトンネル絶縁膜１２とは、ゲート絶縁膜として機能する。実施例４においても、実施例１と同様に、第２溝部４６を形成する際に、第２溝部４６下のトンネル絶縁膜１２はダメージを受ける場合があるが、図１１（ｃ）のように、減圧ＣＶＤ法を用いて第３ＨＴＯ膜６４を形成することで、トンネル絶縁膜１２に高温の熱処理が施されて、トンネル絶縁膜１２が受けたダメージを回復させることができる。また、ＡＬＤ法により形成される第２絶縁膜６２と減圧ＣＶＤ法により形成される第３ＨＴＯ膜６４とは、良質な膜質を有する。これらのことから、実施例４の製造方法によれば、ゲート絶縁膜を良質な膜質とすることができ、ゲート絶縁膜を介して半導体基板１０とワードライン５４との間を流れるリーク電流の低減や、ゲート絶縁膜の耐圧の低下の抑制を図ることができる。
【００８２】
また、ＡＬＤ法を用いて形成される第２絶縁膜６２は、良好な膜厚均一性を有するとともに、ＨＴＯ膜に比べて膜厚の薄い膜を形成することができる。このため、第２溝部４６が高アスペクト比を有する場合であっても、第２溝部４６に膜厚均一性に優れた第２絶縁膜６２を形成することができる。よって、実施例４によれば、メモリセルの微細化が進み、第２溝部４６のアスペクト比が大きくなった場合でも、電荷蓄積層１４とワードライン５４との電気的な分離を行うことができ、電荷蓄積層１４に蓄積された電荷の漏洩を抑制することができる。
【００８３】
また、実施例４においても、実施例３と同様に、図１１（ｂ）のように、ゲート電極４０の側面に形成された第２絶縁膜６２を除去した後、図１１（ｃ）のように、第２溝部４６の内面に沿って第３ＨＴＯ膜６４を形成することで、第３ＨＴＯ膜６４を形成する際の第２溝部４６の間口を広くすることができ、第３ＨＴＯ膜６４の形成を容易に行うことが可能となる。
【００８４】
また、第２絶縁膜６２は、酸化シリコン膜である場合を例に示したが、これに限られるわけではない。例えば、酸化アルミニウム膜や酸化ハフニウム膜等の高誘電率酸化膜である場合でもよい。ゲート絶縁膜に高誘電率酸化膜を用いることで、絶縁膜容量を酸化シリコン膜と同じにしつつ、膜厚を厚くすることができ、メモリセルの微細化に対応することができる。したがって、実施例４の製造方法は、微細な構造を有するメモリセルに適した製造方法である。
【００８５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００８６】
【図１】図１（ａ）から図１（ｃ）は、比較例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｃ）は、比較例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図４】図４（ａ）から図４（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図５】図５（ａ）から図５（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。
【図６】図６（ａ）から図６（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。
【図７】図７（ａ）及び図７（ｂ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その５）である。
【図８】図８（ａ）から図８（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す断面図である。
【図９】図９（ａ）から図９（ｃ）は、実施例３に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図１０】図１０（ａ）及び図１０（ｂ）は、実施例３に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図１１】図１１（ａ）から図１１（ｃ）は、実施例４に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図１２】図１２（ａ）及び図１２（ｂ）は、実施例４に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【符号の説明】
【００８７】
１０  半導体基板
１２  トンネル絶縁膜
１４  電荷蓄積層
１６  トップ絶縁膜
１８  ＯＮＯ膜
２０  第１導電層
２２  第１マスク層
２４  反射防止膜
２６  フォトレジスト膜
２８  第２マスク層
３０  開口部
３２  酸化シリコン膜
３４  第２導電層
３６  第３マスク層
３８  第１溝部
４０  ゲート電極
４２  拡散領域
４４  埋込絶縁膜
４６  第２溝部
４８  酸化シリコン膜
５０  酸化シリコン膜
５２  第１絶縁膜
５４  ワードライン
５６  第１ＨＴＯ膜
５８  フォトレジスト膜
６０  第２ＨＴＯ膜
６２  第２絶縁膜
６４  第３ＨＴＯ膜
【図１】
2010034242.tif 000003
【図２】
2010034242.tif 000004
【図３】
2010034242.tif 000005
【図４】
2010034242.tif 000006
【図５】
2010034242.tif 000007
【図６】
2010034242.tif 000008
【図７】
2010034242.tif 000009
【図８】
2010034242.tif 000010
【図９】
2010034242.tif 000011
【図１０】
2010034242.tif 000012
【図１１】
2010034242.tif 000013
【図１２】
2010034242.tif 000014