(57)【要約】【課題】電極間絶縁膜への電界集中を防止し、短絡用開口部形成の加工性の向上を図る。【解決手段】シリコン基板１にトンネル絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６および多結晶シリコン膜７の下層７ａを形成し、平坦な状態の電極間絶縁膜６に短絡用開口部６ａを形成する。多結晶シリコン膜７の中層７ｂ、加工用絶縁膜を積層形成し、シリコン基板１に素子分離用溝１ｄを形成する。素子分離絶縁膜２を所定高さまで埋め込み平坦化する。多結晶シリコン膜７の上層７ｃ、シリサイド膜８、シリコン窒化膜９を積層形成する。電極間絶縁膜６の加工性が向上し、且つ、電界集中を防止できる。【選択図】図３
2010034131.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板に第１のゲート絶縁膜、第１の電極膜、短絡用開口部を形成した第２のゲート絶縁膜、第２の電極膜、シリコン窒化膜、第１の加工用絶縁膜を順次積層形成する工程と、
前記第１の加工用絶縁膜を溝形成用のマスクとして前記シリコン窒化膜、前記第２の電極膜、第２のゲート絶縁膜、第１の電極膜、第１のゲート絶縁膜および前記半導体基板を所定深さまでエッチング加工して素子分離溝を形成し、その後前記第１の加工用絶縁膜を剥離する工程と、
前記溝内に素子分離絶縁膜を前記第２の電極膜の上面の高さまで埋め込む工程と、
前記シリコン窒化膜を除去する工程と、
前記第２の電極膜および前記素子分離絶縁膜の上面に第３の電極膜および第２の加工用絶縁膜を形成する工程と、
前記第２の加工用絶縁膜をゲート電極形成用のマスクとして前記第３および第２の電極膜、第２のゲート絶縁膜、第１の電極膜を加工してゲート電極を分離形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記短絡用開口部を有する第２のゲート絶縁膜は、前記第１の電極膜上に前記第２のゲート絶縁膜および前記第２の電極膜の一部を形成した状態で、前記短絡用開口部を前記第２の電極膜の一部と共に前記第２のゲート絶縁膜を選択的に除去して形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置の製造方法において、
前記第３の電極膜の形成は、電極用導電膜を形成すると共に、その上部にシリサイド膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記第２のゲート絶縁膜は、前記短絡用開口部を前記メモリセル領域の選択ゲート電極および前記周辺回路領域のトランジスタのゲート電極に形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
メモリセル領域および周辺回路領域を備え素子分離溝が形成された半導体基板と、
前記素子分離溝に埋め込まれた素子分離絶縁膜と、
前記素子分離絶縁膜で分離された前記半導体基板の素子形成領域に、第１のゲート絶縁膜、第１の電極膜、第２のゲート絶縁膜、第２の電極膜を積層してなるゲート電極を備えたメモリセルトランジスタと、
前記メモリセルトランジスタの前記ゲート電極と同じ膜構造で且つ前記第２のゲート絶縁膜に短絡用開口部が形成され、前記第１の電極膜および第２の電極膜が電気的に短絡された構成のゲート電極を備えたトランジスタとを備え、
前記素子分離絶縁膜は、前記第２のゲート絶縁膜の端面を覆うと共に前記第２の電極膜の側面の所定高さまで形成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極を電極間絶縁膜を介して積層した構成のメモリセルトランジスタと同じ積層構造で浮遊ゲート電極と制御ゲート電極との間を短絡した構成の選択ゲートトランジスタおよび周辺回路とを備えた構成の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性半導体記憶装置は、多数のメモリセルトランジスタとこれらを選択するための選択ゲートトランジスタを備えたメモリセル領域と、メモリセルトランジスタに対して読み出し、書き込み、消去などの動作を行なうためのトランジスタを備えた周辺回路とが設けられている。
【０００３】
メモリセルトランジスタは、シリコン基板上にゲート絶縁膜を介してゲート電極が形成されると共に、そのゲート電極の両側のシリコン基板表面に不純物を導入してソース／ドレイン領域が形成された構成である。メモリセルトランジスタのゲート電極は、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を積層した構成とされている。
【０００４】
また、選択ゲートトランジスタや周辺回路領域のトランジスタは、ゲート電極の膜構成としてメモリセルトランジスタと同様の積層構造を採用することで一括形成を行なうが、通常のトランジスタとして動作させるために、浮遊ゲート電極と制御ゲート電極との間の電極間絶縁膜に開口部を形成して両者を電気的に接触させて短絡させることで浮遊ゲート電極を持たない構成としている。特許文献１にはこのような構成を採用したものが開示されている。
【０００５】
しかしながら、特許文献１に示すものでは、メモリセルトランジスタのゲート電極を形成する工程として、シリコン基板にゲート絶縁膜を形成し、この後、ゲート電極の構成のうち浮遊ゲート電極となる導電層を形成した後シリコン窒化膜などを積層した状態で、素子分離の加工を行なっている。素子分離加工は、シリコン窒化膜をマスク材として導電層、ゲート絶縁膜、シリコン基板をエッチングして溝を形成し、溝内に素子分離絶縁膜を埋め込むことにより行なういわゆるＳＴＩ（shallow trench isolation）法による素子分離加工である。
【０００６】
この後、電極間絶縁膜、制御ゲート電極用の導電層などを積層するが、メモリセル領域について電極間絶縁膜を積層する前に、素子分離絶縁膜の上面の高さを浮遊ゲート電極の高さよりも低くなるように落とし込む処理を行っている。この結果、メモリセル領域においては、電極間絶縁膜は素子分離絶縁膜と浮遊ゲート電極との段差が形成された構成部分の形状に沿うように形成されることになる。
【０００７】
このため、前述したメモリセル領域の選択ゲートトランジスタおよび周辺回路領域のトランジスタについて電極間絶縁膜に開口部を形成する工程では、メモリセル領域に形成される選択ゲートトランジスタについては、上記した段差を有する部分に対してフォトリソグラフィ工程を実施して狭い開口部を形成するためのパターンニングを行なうことになる。
【０００８】
また、従来構成のメモリセルトランジスタの浮遊ゲート電極には、上面部および側面部に沿って電極間絶縁膜が形成される構成となるため、これらメモリセルトランジスタの浮遊ゲート電極と素子分離絶縁膜との段差を埋め込むように電極間絶縁膜上に制御ゲート電極用の導電層が形成されることになる。この結果、浮遊ゲート電極の上面の両端の角部に電界が集中しやすくなるため、電極間絶縁膜の特性劣化を引き起こしやすくなるものであった。
【特許文献１】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、選択ゲート電極などの浮遊ゲート電極を必要としない構造のゲート電極に対する電極間絶縁膜の加工性を向上させると共に、浮遊ゲート電極の上面での電極間絶縁膜への電界集中を低減できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置の製造方法の一態様は、メモリセル領域および周辺回路領域を有する半導体基板に第１のゲート絶縁膜、第１の電極膜、短絡用開口部を形成した第２のゲート絶縁膜、第２の電極膜、シリコン窒化膜、第１の加工用絶縁膜を順次積層形成する工程と、前記第１の加工用絶縁膜を溝形成用のマスクとして前記シリコン窒化膜、前記第２の電極膜、第２のゲート絶縁膜、第１の電極膜、第１のゲート絶縁膜および前記半導体基板を所定深さまでエッチング加工して素子分離溝を形成し、その後前記第１の加工用絶縁膜を剥離する工程と、前記溝内に素子分離絶縁膜を前記第２の電極膜の上面の高さまで埋め込む工程と、前記シリコン窒化膜を除去する工程と、前記第２の電極膜および前記素子分離絶縁膜の上面に第３の電極膜および第２の加工用絶縁膜を形成する工程と、前記第２の加工用絶縁膜をゲート電極形成用のマスクとして前記第３および第２の電極膜、第２のゲート絶縁膜、第１の電極膜を加工してゲート電極を分離形成する工程とを備えたところに特徴を有する。
【００１１】
また、本発明の不揮発性半導体記憶装置の一態様は、メモリセル領域および周辺回路領域を備え素子分離溝が形成された半導体基板と、前記素子分離溝に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜で分離された前記半導体基板の素子形成領域に、第１のゲート絶縁膜、第１の電極膜、第２のゲート絶縁膜、第２の電極膜を積層してなるゲート電極を備えたメモリセルトランジスタと、前記メモリセルトランジスタの前記ゲート電極と同じ膜構造で且つ前記第２のゲート絶縁膜に短絡用開口部が形成され、前記第１の電極膜および第２の電極膜が電気的に短絡された構成のゲート電極を備えたトランジスタとを備え、前記素子分離絶縁膜は、前記第２のゲート絶縁膜の端面を覆うと共に前記第２の電極膜の側面の所定高さまで形成されているところに特徴を有する。
【発明の効果】
【００１２】
本発明によれば、選択ゲート電極や周辺回路領域のトランジスタのゲート電極などの浮遊ゲート電極を必要としない構造のゲート電極における第２のゲート絶縁膜の加工性の向上が図れ、浮遊ゲート電極の上面での第２のゲート絶縁膜の電界集中を低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１４】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１５】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕを有し、このＮＡＮＤセルユニットＳｕが行列状に配置形成されるた構成である。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共有する構成である。
【００１６】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１７】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離絶縁膜としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１８】
図３（ａ）、（ｂ）は、それぞれ図２中切断線Ａ−Ａ、Ｂ−Ｂで切断した部分の断面図である。すなわち、図３（ａ）は、活性領域３に沿って示すゲート電極ＭＧおよび選択ゲート電極ＳＧ部分であり、図３（ｂ）は、ワード線ＷＬに沿って示すＳＴＩ２および活性領域３部分である。
【００１９】
図３（ａ）において、シリコン基板１上には、第１のゲート絶縁膜であるトンネル絶縁膜４が形成されている。トンネル絶縁膜４の上にゲート電極ＭＧおよびゲート電極ＳＧが形成されている。各ゲート電極ＭＧ、ＳＧは、第１の電極膜として浮遊ゲート電極用の多結晶シリコン膜５、第２のゲート絶縁膜としてＯＮＯ（oxide-nitride-oxide）膜などからなる電極間絶縁膜６、第２の電極膜として制御ゲート電極用の多結晶シリコン膜７（下層７ａ、中層７ｂ、上層７ｃから構成される）、シリサイド膜であるタングステンシリサイド（ＷＳｉ）膜８およびシリコン窒化膜９が順次積層された構成となっている。
【００２０】
ゲート電極ＳＧの電極間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７の中層７ｂの膜と導通するため、多結晶シリコン膜７の下層７ａと共に開口された短絡用開口部６ａが形成され、この短絡用開口部６ａ内に多結晶シリコン膜７の中層７ｂの膜が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には不純物拡散領域１ａと同じく不純物拡散領域１ｂが形成されると共に、不純物拡散領域１ｂの中央部に後述するビット線コンタクトのコンタクト抵抗を下げるための不純物拡散領域１ｃが形成されている。
【００２１】
メモリセルトランジスタＴｒｍは、ビット線方向に隣接するもの同士でソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、メモリセルトランジスタは、選択ゲートトランジスタ間に電流経路が直列接続されるように設けられ、選択トランジスタにより選択される。ここではメモリセルトランジスタの電流経路に接続されるべき他方の選択ゲートトランジスタの図示を省略している。さらに、選択トランジスタの間に直列接続されるメモリセルトランジスタの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００２２】
ゲート電極ＭＧ及びゲート電極ＳＧのそれぞれの両側壁には、ＲＴＯ（rapid thermal oxidation）処理による例えば４ｎｍ程度の膜厚のシリコン酸化膜およびＬＰ−ＣＶＤ法によるシリコン酸化膜が積層形成されシリコン酸化膜１０として形成されている。ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間には、シリコン酸化膜１０を介してＬＰ−ＣＶＤ法によるシリコン酸化膜１１が埋め込み形成されている。一対のゲート電極ＳＧの間においては、対向する側壁面にシリコン酸化膜１０を介してシリコン酸化膜１１と同じシリコン酸化膜からなるスペーサ１１ａが形成されている。
【００２３】
各ゲート電極ＭＧ、ＳＧの上面、ゲート電極間のシリコン酸化膜１１の上面、選択ゲート電極ＳＧ−ＳＧ間のスペーサ１１ａの表面およびトンネル絶縁膜４の上面には、これらを覆うようにバリア膜としてのシリコン窒化膜１２が形成されている。このシリコン窒化膜１２の上面で、選択ゲート電極ＳＧ−ＳＧ間の凹部にはＴＥＯＳ酸化膜あるいはＢＰＳＧ（boro-phospho-silicated glass）膜などの層間絶縁膜１３が埋め込み形成され、上面はゲート電極ＭＧ、ＳＧ上のシリコン窒化膜１２の上面と一致する高さに平坦化されている。そして、ゲート電極ＭＧ、ＳＧ上のシリコン窒化膜１２の上面および層間絶縁膜１３の上面には、ＴＥＯＳ酸化膜などのシリコン酸化膜からなる層間絶縁膜１４が積層形成されている。
【００２４】
ゲート電極ＳＧ−ＳＧ間には、図示のように層間絶縁膜１４からシリコン基板１の表面に達するコンタクトプラグ１５が埋め込み形成されている。このコンタクトプラグ１５は、層間絶縁膜１４、１３、シリコン窒化膜１２、トンネル絶縁膜４を貫通し、シリコン基板１の表面に達するように形成されている。コンタクトプラグ１５は、チタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜などのバリアメタル膜を介してタングステン（Ｗ）などの導体を埋め込み形成したもので、シリコン基板１に電気的に接続されている。
【００２５】
次に、図３（ｂ）において、シリコン基板１には、所定間隔で素子分離溝１ｄ（図７参照）が形成され、その素子分離溝１ｄの内側の表面に熱酸化によるシリコン酸化膜２ａが形成され、その内部に素子分離溝１ｄを埋め込むようにシリコン酸化膜２ｂが形成され、これにより素子分離絶縁膜としてのＳＴＩ２が形成されている。ＳＴＩ２は、シリコン基板１の活性領域３の上面に形成されたゲート電極ＭＧの多結晶シリコン膜７の中層７ｂの上面と同じ高さまで形成されている。
【００２６】
すなわち、活性領域３上のトンネル絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７の下層７ａ、中層７ｂは、隣接するＳＴＩ２−２の間に挟まれた状態に形成されており、その上部の多結晶シリコン膜７の上層７ｃはＳＴＩ２の上を介して平坦な面で連続的に形成されている。さらに、その上部にはタングステンシリサイド膜８、シリコン窒化膜９、シリコン窒化膜１２および層間絶縁膜１４は平坦な状態で積層形成されている。
【００２７】
上記構成を採用しているので、メモリセルトランジスタのゲート電極ＭＧにおいて、浮遊ゲート電極となる多結晶シリコン膜５の上面に形成される電極間絶縁膜６が、多結晶シリコン膜５の上面に全く同じ形状で形成されるので、浮遊ゲート電極として機能する場合に、電極間絶縁膜６の周辺部で電界が集中するなどの状態の発生が無くなり、特性劣化を抑制することができる。
【００２８】
次に、上記構成を製造する場合の製造工程について図４〜図１５を参照して説明する。なお、図４〜図１５の各分図（ａ）、（ｂ）は、図３（ａ）、（ｂ）と同じ部分を示している。
【００２９】
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、第１の電極膜としての多結晶シリコン膜５、電極間絶縁膜６および制御ゲート電極（ワード線ＷＬ）となる多結晶シリコン膜７の下層７ａを積層形成する。多結晶シリコン膜７の下層７ａは、電極間絶縁膜６に短絡用開口部６ａを形成する際に同時に加工されるものである。
【００３０】
次に、図５に示すように、フォトリソグラフィ処理によりフォトレジストをパターンニングして短絡用開口部６ａを形成する部分を開口したパターンを形成する。この開口位置は、選択ゲート電極ＳＧおよび周辺回路領域の各トランジスタのゲート電極に対応する位置である。ＲＩＥ（reactive ion etching）法によりエッチング処理をして多結晶シリコン膜７の下層７ａおよび電極間絶縁膜６を開口して多結晶シリコン膜５の上面を露出させ、短絡用開口部６ａを形成する。
【００３１】
この場合、電極間絶縁膜６は、平坦な下地層である多結晶シリコン膜５の上面に形成されているので、上記した短絡用開口部６ａの形成に際してフォトリソグラフィ処理の困難性はほとんど無く、従来の突出した浮遊ゲート電極に対応する多結晶シリコン膜と素子分離用絶縁膜との段差構造が存在しないので、加工性が高く、工程能力の低下を招くことがない。なお、図示の状態ではエッチング処理が多結晶シリコン膜５の上面で停止されているが、確実に電極間絶縁膜６をエッチングする条件を採用することで、多結晶シリコン膜５の表層も少しエッチングされて凹部が形成される場合もある。
【００３２】
続いて、図６に示すように、多結晶シリコン膜７の下層７ａ上に、多結晶シリコン膜７の中層７ｂ、シリコン窒化膜１６および第１の加工用絶縁膜としてのシリコン酸化膜１７を積層形成する。この場合、多結晶シリコン膜７の中層７ｂは、電極間絶縁膜６の短絡用開口部６ａ部分を埋め込むように形成され、図示のように多結晶シリコン膜５と接触する状態に形成され、浮遊ゲート電極となる多結晶シリコン膜５と電気的に短絡された状態となる。
【００３３】
次に、図７に示すように、フォトリソグラフィ処理によりレジストをパターンニングしてＳＴＩ形成用のパターンを形成する。レジストをマスクとしてシリコン酸化膜１７を加工し、パターンニングされたシリコン酸化膜１７をマスクとしてシリコン窒化膜１６、多結晶シリコン膜７の中層７ｂ、下層７ａ、電極間絶縁膜６、多結晶シリコン膜５、トンネル絶縁膜４およびシリコン基板１を所定深さまでＲＩＥ法によりエッチング加工する。これにより、素子分離用溝１ｄが所定間隔で形成され、シリコン基板１の表層部は活性領域３が分離形成される。また、活性領域３の上面には、同じく分離形成されたトンネル絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７の下層７ａ、中層７ｂ、シリコン窒化膜１６、シリコン酸化膜１７が分離形成された状態となる。
【００３４】
続いて、図８に示すように、酸素（Ｏ２）雰囲気中で熱処理をすることで素子分離用溝１ｄの内壁面に熱酸化による薄いシリコン酸化膜２ａを形成し、この後、全面にＨＤＰ（high density plasma）法によるシリコン酸化膜２を形成し、素子分離溝１ｄ内を埋め込むようにする。続いて、ＣＭＰ（chemical mechanical polishing）法によりシリコン酸化膜２を平坦化し、その後、窒素（Ｎ２）雰囲気中で熱処理を行い、素子分離溝１ｄ内に素子分離絶縁膜としてのシリコン酸化膜２を残して他の部分を除去する。
【００３５】
次に、図９に示すように、シリコン酸化膜１７を除去すると共に、素子分離絶縁膜としてのシリコン酸化膜２を所定深さまでＲＩＥ法によりエッチングする。これにより、シリコン窒化膜１６は上面および素子分離用溝１ｄに面している側面が露出する状態となると共に、シリコン酸化膜２、２ａがシリコン窒化膜１６の下面の高さつまり多結晶シリコン膜７の中層７ｂの上面の高さまで除去された状態となる。
【００３６】
続いて、図１０に示すように、シリコン窒化膜１６を１５０℃のリン酸処理により除去する。これにより、多結晶シリコン７の中層７ｂの上面が露出した状態となり、また、その中層７ｂの上面の高さと素子分離絶縁膜であるシリコン酸化膜２の上面のと高さが同じになり、略平坦な状態になる。
【００３７】
この後、図１１に示すように、多結晶シリコン膜７の中層７ｂの上面に、多結晶シリコン膜７の上層７ｃ、タングステンシリサイド（ＷＳｉ）膜８、第２の加工用絶縁膜であるシリコン窒化膜９を順次積層形成する。この場合、下地となる多結晶シリコン膜７の中層７ｂと素子分離絶縁膜２の上面とが略平坦に形成されていることから、積層する多結晶シリコン膜７の上層７ｃ、タングステンシリサイド膜８、シリコン窒化膜９は図示のように平坦な状態に形成される。
【００３８】
次に、図１２に示すように、ゲート電極ＭＧおよび選択ゲート電極ＳＧを分離形成する。まず、フォトリソグラフィ処理によりレジストをワード線ＷＬのパターンとなるようにパターンニングする。レジストをマスクとしてシリコン窒化膜９をＲＩＥ法によりエッチングしてハードマスクを形成する。シリコン窒化膜９によるハードマスクを利用してタングステンシリサイド膜８、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５をエッチングすることによりゲート電極ＭＧ、選択ゲート電極ＳＧを分離形成する。このとき、電極間絶縁膜６の短絡用開口部６ａは選択ゲート電極ＳＧの部分に残るように形成され、多結晶シリコン膜７と５とが短絡状態とされる。
【００３９】
次に、図１３に示すように、ＲＴＯ（rapid thermal oxidation）処理を用いて酸化処理を施し、４ｎｍ程度の熱シリコン酸化膜を形成すると共に、ＬＰ−ＣＶＤ法により５ｎｍ程度のシリコン酸化膜を形成し、これにより、ゲート電極ＭＧおよびゲート電極ＳＧの側壁部にシリコン酸化膜１０が形成される。また、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレイン領域に相当する不純物拡散領域１ａ、１ｂを形成するためのイオン注入処理を実施する。
【００４０】
続いて、図１４に示すように、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて所定膜厚のシリコン酸化膜１１を全面に渡って形成する。このとき、シリコン酸化膜１１は、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間は埋め込まれ、選択ゲート電極ＳＧ−ＳＧ間は空隙ができる程度の膜厚で形成される。この後、シリコン酸化膜１１をＲＩＥ法によるドライエッチング処理でエッチバックし、ゲート電極ＭＧ、ＳＧ上のシリコン酸化膜１１を除去すると共に、選択ゲート電極ＳＧ−ＳＧ間の対向する側壁面にスペーサ１１ａを形成する。また、このエッチングでは、選択ゲート電極ＳＧ−ＳＧ間のスペーサ１１ａよりも中央部側のシリコン基板１の上面のシリコン酸化膜１１も除去される。
【００４１】
この後、スペーサ１１ｂをマスクとしてゲート電極ＳＧ−ＳＧ間の部分にイオン注入処理を行って、不純物濃度が不純物拡散領域１ｂの不純物濃度より高く、シリコン基板１表面からの深さが不純物拡散領域１ｂのシリコン基板１表面からの深さより深い不純物拡散領域１ｃを形成しＬＤＤ（lightly doped drain）構造とする。
【００４２】
次に、図１５に示すように、ゲート電極ＭＧ、ＳＧの上部、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のシリコン酸化膜１１の上面、ゲート電極ＳＧ−ＳＧ間の対向する側壁面のスペーサ１１ａの表面およびシリコン基板１のトンネル絶縁膜４の表面を覆うように、バリア膜としてのシリコン窒化膜１２を形成する。このシリコン窒化膜１２は、コンタクト形成時のストッパとして機能し、且つＣＭＰ処理のストッパとしても機能する。
【００４３】
続いて、図３に示すように、上記構成の上面にＴＥＯＳ酸化膜あるいはＢＰＳＧ膜などの層間絶縁膜１３を埋め込み形成し、ＢＰＳＧ膜の場合には高温ウェット酸化雰囲気中でメルト処理を行ってから、ＣＭＰ法によりシリコン窒化膜１２をストッパとして平坦化処理を行う。これにより、層間絶縁膜１３は、選択ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１２が凹状に形成された部分に埋め込み形成された状態となり、その上面は、シリコン窒化膜１２の上面と同じ高さに形成される。
【００４４】
この後、シリコン窒化膜１２および層間絶縁膜１３の上面に全面にシリコン酸化膜による層間絶縁膜１４を形成する。その後、フォトリソグラフィー処理により、ビット線コンタクトＣＢとなるコンタクトプラグ１５形成の為のレジストパターンを形成する。この後、ＲＩＥ法により層間絶縁膜１４、１３、シリコン窒化膜１２、トンネル絶縁膜４を貫通し、シリコン基板１の表面を露出するようにコンタクトホールを形成する。続いて、コンタクトホール内に導体を埋め込みコンタクトプラグ１５を形成する。コンタクトプラグ１５は、例えばＴｉＮなどのバリアメタルを成膜した後にタングステン（Ｗ）や銅（Ｃｕ）などの導体を成膜し、ＣＭＰ処理などによりコンタクトホール内に埋め込んだ状態に形成される。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００４５】
このような本実施形態によれば、メモリセルトランジスタのゲート電極ＭＧの構成として、浮遊ゲート電極となる多結晶シリコン膜５と同じ形状でその上面に電極間絶縁膜６を形成しているので、電極間絶縁膜６での周囲において電界が集中するなどの状態の発生が無くなり、特性劣化を抑制することができる。
【００４６】
また、本実施形態によれば、電極間絶縁膜６に短絡用開口部６ａの加工を行う場合に、シリコン基板１に素子分離用溝１ｄを形成する前に行うので、電極間絶縁膜６を平坦な状態に形成して加工を行えるので、段差が生じる従来の製造方法に比べて加工性が高く、工程能力の向上を図ることができる。
【００４７】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
素子分離絶縁膜２をエッチバックにより落とし込む深さは、実施形態においては多結晶シリコン膜７の中層７ｂの上面高さとしていたが、その高さを目安として多少の上下のずれは許容される。
【００４８】
本実施形態では、メモリセルのゲート電極ＭＧの形成としてタングステンシリサイド膜８を適用した例として示したが、シリサイド膜としては、このほかにコバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）などの材料を用いることができる。
【００４９】
層間絶縁膜１３は、ＢＰＳＧ膜を用いても良いし、ＴＥＯＳ酸化膜を用いても良い。ＴＥＯＳ酸化膜を用いる場合で、選択ゲート電極ＳＧ−ＳＧ間の凹部の埋め込み性を確保することができれば、層間絶縁膜１３、１４を同時にＴＥＯＳ酸化膜により形成することもできる。
【００５０】
前記実施例の各膜の厚さについてはそれに限定されるものではない。また、電極間絶縁膜６に関しても特別な膜に限定されるものではなく、ＯＮＯ膜以外に、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜を用いても良いし、Ｈｉｇｈ−ｋ（高誘電体）膜を構成要素とした膜を用いても良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態におけるフラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線Ａ−Ａ、Ｂ−Ｂで示す部分の模式的な断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】製造工程の一段階における模式的な断面図（その９）
【図１３】製造工程の一段階における模式的な断面図（その１０）
【図１４】製造工程の一段階における模式的な断面図（その１１）
【図１５】製造工程の一段階における模式的な断面図（その１２）
【符号の説明】
【００５２】
図面中、１はシリコン基板（半導体基板）、１ｄは素子分離用溝、２はシリコン酸化膜（素子分離絶縁膜）、４はトンネル絶縁膜（第１のゲート絶縁膜）、５は多結晶シリコン膜（第１の電極膜）、６は電極間絶縁膜（第２のゲート絶縁膜）、７は多結晶シリコン膜（第２の電極膜）、７ａは下層、７ｂは中層、７ｃは上層、８はタングステンシリサイド膜（シリサイド膜）、９はシリコン窒化膜（第２の加工用絶縁膜）、１２はシリコン窒化膜、１６はシリコン窒化膜（第１の加工用絶縁膜）である。
【図１】
2010034131.tif 000003
【図２】
2010034131.tif 000004
【図３】
2010034131.tif 000005
【図４】
2010034131.tif 000006
【図５】
2010034131.tif 000007
【図６】
2010034131.tif 000008
【図７】
2010034131.tif 000009
【図８】
2010034131.tif 000010
【図９】
2010034131.tif 000011
【図１０】
2010034131.tif 000012
【図１１】
2010034131.tif 000013
【図１２】
2010034131.tif 000014
【図１３】
2010034131.tif 000015
【図１４】
2010034131.tif 000016
【図１５】
2010034131.tif 000017