【手続補正書】
【提出日】平成17年6月30日(2005.6.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
前記複数の参照セルは、前記行および列の一方に沿って、前記行および列の他方を前記複数のメモリセルと共有するように配置され、
前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
前記列にそれぞれ対応して配置される複数のデータ線と、
前記行および列の前記一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、前記記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
前記複数のデータ線は、
前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記行および列の前記他方を共有する選択参照セルと接続される第２のデータ線とを含み、
前記データ読出時に前記第１および第２のデータ線を前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、
前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出す、記憶装置。
【請求項２】
前記複数のデータ線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗よりも小さい、請求項１に記載の記憶装置。
【請求項３】
前記複数のデータ線は、金属配線によって形成され、
前記複数のソース線は、半導体基板上に、前記行および列の前記一方に延在して設けられた不純物拡散層によって形成される、請求項２に記載の記憶装置。
【請求項４】
前記メモリアレイに隣接する領域において、前記行および列の前記他方に沿って配置される固定電圧配線をさらに備え、
前記複数のソース線の各々は、前記固定電圧配線と電気的に結合される、請求項１に記載の記憶装置。
【請求項５】
前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗よりも小さい、請求項１に記載の記憶装置。
【請求項６】
前記メモリアレイに隣接する領域において、前記行に沿って配置される第１および第２のデータバスをさらに備え、
前記データ読出時において、前記第１および第２のデータ線は、前記第１および第２のデータバスを介して前記データ読出回路と電気的に接続され、
前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のデータ線および前記データバスのうちの、前記固定電圧配線と同じ方向に配置される一方の単位長当たりの電気抵抗と同等に設計される、請求項５に記載の記憶装置。
【請求項７】
各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
前記複数の参照セルは、前記行に沿って、前記列を前記複数のメモリセルと共有するように配置され、
前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
前記列にそれぞれ対応して配置される複数のデータ線と、
前記列にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、前記記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、
前記複数のデータ線は、
前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記列を共有する選択参照セルと接続される第２のデータ線とを含み、
前記データ読出時に前記第１および第２のデータ線を前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、
前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出し、
前記複数のデータ線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗と同等に設計される、記憶装置。
【請求項８】
各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
前記複数の参照セルは、前記列に沿って、前記行を前記複数のメモリセルと共有するように配置され、
前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
前記列にそれぞれ対応して配置される複数のデータ線と、
前記行にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、
前記複数のデータ線は、
前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記行を共有する選択参照セルと接続される第２のデータ線とを含み、
前記メモリアレイに隣接する領域に前記行に沿って配置され、前記データ読出時に前記第１および第２のデータ線と電気的に接続される第１および第２のデータバスと、
前記データ読出時に前記第１および第２のデータバスを前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路とをさらに備え、
前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出し、
前記複数のソース線の単位長当たりの電気抵抗は、前記第１および第２のデータ線の単位長当たりの電気抵抗と同等に設計される、記憶装置。
【請求項９】
前記データ読出時において、前記第１の電流経路から前記選択メモリセルを除いた部分の電気抵抗は、前記第２の電流経路から前記選択参照セルを除外した部分の電気抵抗と均衡する、請求項１、７および８のいずれか１項に記載の記憶装置。
【請求項１０】
前記記憶素子は、複数の磁性体膜を有し、
前記複数の磁性体膜のうちの少なくとも１つは、前記記憶データに応じた方向に磁化される、請求項１、７および８のいずれか１項に記載の記憶装置。
【請求項１１】
前記データ読出時に、前記第１および第２のデータ線は、前記固定電圧と異なる共通の電圧と結合され、
前記データ読出回路は、前記第１および第２のデータ線の通過電流差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１、７および８のいずれか１項に記載の記憶装置。
【請求項１２】
前記データ読出時に、前記第１および第２のデータ線は、同一の電流を供給され、
前記データ読出回路は、前記第１および第２のデータ線の電圧差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１、７および８のいずれか１項に記載の記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスにおいては、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルを通過するメモリセル電流の検知に基づいてデータ読出が実行される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
【課題を解決するための手段】
この発明に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備える。複数の参照セルは、行および列の一方に沿って、行および列の他方を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行および列の一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行および列の他方を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
好ましくは、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また好ましくは、記憶装置は、メモリアレイに隣接する領域において、行および列の他方に沿って配置される固定電圧配線をさらに備え、複数のソース線の各々は、固定電圧配線と電気的に結合される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
あるいは好ましくは、固定電圧配線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明の他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、行に沿って、列を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、列にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で列を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗と同等に設計される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
この発明のさらに他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、列に沿って、行を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、メモリアレイに隣接する領域に行に沿って配置され、データ読出時に第１および第２のデータ線と電気的に接続される第１および第２のデータバスと、データ読出時に第１および第２のデータバスを固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備える。データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のソース線の単位長当たりの電気抵抗は、第１および第２のデータ線の単位長当たりの電気抵抗と同等に設計される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
図３を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）は、不純物領域１１０および１２０と、ゲート１３０とを有する。不純物領域１１０は、接地電圧ＧＮＤと電気的に結合される。したがって、以下においては不純物領域１１０をソース領域と称し、不純物領域１２０をドレイン領域とも称することとする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
ドレイン領域１２０は、金属配線層Ｍ１およびコンタクトホールに形成された金属膜１４０によって、導電性のストラップ１５０を介してトンネル磁気抵抗素子ＴＭＲと結合される。トンネル磁気抵抗素子ＴＭＲの下層側には、近接する金属配線層Ｍ１にディジット線ＤＬが設けられ、トンネル磁気抵抗素子ＴＭＲの上層側には、金属配線層Ｍ２にビット線ＢＬが形成される。ビット線ＢＬはトンネル磁気抵抗素子ＴＭＲと電気的に結合されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
同様に、コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍは、ビット線／ＢＬ１〜／ＢＬｍとデータバス／ＤＢ１との間にそれぞれ配置される。コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答して、データバス／ＤＢ１と対応するビット線／ＢＬとを接続する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
図５には、データ読出動作のバリエーションが示される。図５に示されたデータ読出動作においては、センスアンプ７０は、データバスＤＢ１および／ＤＢ１を介して、選択列のビット線ＢＬおよび／ＢＬの各々へ同一レベルの電流Ｉｓを供給する。これに応じて、選択列のビット線ＢＬ，／ＢＬのうちの選択メモリセルＭＣ♯と接続された一方には、その記憶データに対応する２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧Ｖ１またはＶ０が発生する。一方、選択列のビット線ＢＬ，／ＢＬのうちの選択リファレンスセルＲＭＣ♯と接続された他方には、電圧Ｖ１およびＶ０の中間レベルの電圧Ｖｒが生じる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
図４および図５のいずれのデータ読出動作においても、センスアンプ７０は、メモリセル電流経路および基準電流経路の電気抵抗差に基づいてデータ読出を実行する。したがって、データ読出マージンを確保するためには、メモリセル電流経路および基準電流経路の電気抵抗差が、選択メモリセルおよび選択リファレンスセル間の電気抵抗差を明確に反映していることが必要である。たとえば、アドレス選択に依存して、選択メモリセルおよび選択リファレンスを除いた部分の経路抵抗が変化すると、データ読出マージンの低下を招いてしまう。なお、図４および図５に示された、データ読出時におけるビット線の通過電流Ｉｓ，Ｉｃｅｌｌ，Ｉｒｅｆは、データ書込時におけるビット線の通過電流±Ｉｗと比較してかなり小さいレベルである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
なお、リファレンスセル行を設けた構成においては、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長は、行選択結果に依存して変化してしまう。しかしながら、列方向に沿って設けられるビット線ＢＬ，／ＢＬおよび接地配線ＧＬ１，ＧＬ２は、それぞれ低抵抗の金属配線で形成されるため、このような経路長差が、データ読出マージンに影響を与えるほどの経路抵抗差を生じる可能性は低い。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
あるいは、図６（ｃ）に示されるように、接地配線ＧＬ１およびＧＬ２の両端の同一側を接地電圧ＧＮＤと接続する構成としても、接地配線ＧＬ１，ＧＬ２上の電流経路長は、メモリセル電流経路および基準電流経路の間で異なるものの、電気抵抗の大きいソース線ＳＬ，ＳＬｄ上での電流経路長がバランスしているため、データ読出マージンが大きく低下することはない。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
ソース線ＳＬおよびＳＬｒは、列方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図１０に示される例では、各ソース線ＳＬおよびＳＬｒの一端側（センスアンプ７０の反対側）が行方向に沿って配置された接地配線ＧＬ１と接続される。接地配線ＧＬ１の両端は、接地電圧ＧＮＤと結合される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
図１２を参照して、このような構造例では、各アクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）のソース領域１１０は、列方向に沿った金属配線であるソース線ＳＬと電気的に結合される。これに対して、リードワード線ＲＷＬは、図３に示した構造と同様に、ゲート１３０を行方向に延在して配置されたポリシリコン配線によって形成することができる。図１２に示した構造例のその他の部分の構造は図１１と同様であるので詳細な説明は繰返さない。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
あるいは、さらに望ましい構成として、行方向に沿って設けられるデータバスＤＢ１，／ＤＢ１および接地配線ＧＬ１を単位長当たりの電気抵抗が同等になるように設計すれば、メモリセル電流経路および基準電流経路の間での、列選択結果に依存した経路抵抗差を抑制して、データ読出マージンをさらに向上させることができる。単位長当たりの電気抵抗を同等にするためには、たとえば、データバスＤＢ１，／ＤＢ１および接地配線ＧＬ１の各々を同一形状・同一材質で形成すればよい。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１６６
【補正方法】変更
【補正の内容】
【０１６６】
したがって、実施の形態４のように、リファレンスセルの配置方向と、ソース線ＳＬの配置方向とが一致しない構成においては、メモリセル電流経路および基準電流経路の間で、ソース線ＳＬ，／ＳＬ上の電流経路長が必然的に異なってくる。このため、ソース線ＳＬ，／ＳＬと、ソース線ＳＬ，／ＳＬに平行に配置されかつメモリセル電流および基準電流経路に含まれるデータバスＤＢ１，／ＤＢ１との各々を、単位長当りの電気抵抗が同様となるように設計する必要がある。すなわち、メモリセルＭＣおよびリファレンスセルＲＭＣには、図１２に示された構造を適用して、ソース線ＳＬを金属配線で形成する必要がある。