(57)【要約】【課題】ダイナミック電源ノイズを考慮した回路の遅延時間を算出すること。【解決手段】本発明の遅延時間算出方法は、時系列に沿って変動する電圧が供給される回路の遅延時間を算出するものであって、変動する電圧を複数の時間帯に分割する分割ステップと、分割ステップにより分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出ステップと、第１の算出ステップにより算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出ステップと、を含む。【選択図】図２
2010191747.tif 000002
【特許請求の範囲】
【請求項１】
時系列に沿って変動する電圧が供給される回路の遅延時間を算出する遅延時間算出方法であって、
前記変動する電圧を複数の時間帯に分割する分割ステップと、
前記分割ステップにより分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出ステップと、
前記第１の算出ステップにより算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出ステップと、
を含む遅延時間算出方法。
【請求項２】
前記第２の算出ステップは、前記固定電圧遅延時間と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出し、当該算出された時間帯毎の信号伝搬距離を累積して当該回路の信号伝搬距離に至るまでの時間帯の総和を求めることにより当該回路の遅延時間を算出する、
ことを特徴とする請求項１に記載の遅延時間算出方法。
【請求項３】
前記第２の算出ステップは、前記信号伝搬距離を累積した累積値が当該回路の総信号伝搬距離を超えた場合に、前記時間帯の総和と前記累積値が前記総信号伝搬距離を超える直前の時間帯までの総和との比率に応じて、当該回路の遅延時間を算出する、
ことを特徴とする請求項２に記載の遅延時間算出方法。
【請求項４】
前記第２の算出ステップは、前記固定電圧遅延時間の逆数である信号伝搬速度を算出し、当該信号伝搬速度と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出する、
ことを特徴とする請求項２又は３に記載の遅延時間算出方法。
【請求項５】
前記第１の算出ステップは、前記分割ステップにより分割された複数の時間帯のそれぞれに属する電圧の平均値を前記固定電圧として前記固定電圧遅延時間を算出する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の遅延時間算出方法。
【請求項６】
前記分割ステップは、前記変動する電圧を同一の時間幅の複数の時間帯に分割する
ことを特徴とする請求項１乃至５のいずれか１項に記載の遅延時間算出方法。
【請求項７】
時系列に沿って変動する電圧が供給される回路の遅延時間を算出する遅延時間算出装置であって、
前記変動する電圧を複数の時間帯に分割する分割部と、
前記分割部により分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出部と、
前記第１の算出部により算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出部と、
を含む遅延時間算出装置。
【請求項８】
前記第２の算出部は、前記固定電圧遅延時間と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出し、当該算出された時間帯毎の信号伝搬距離を累積して当該回路の信号伝搬距離に至るまでの時間帯の総和を求めることにより当該回路の遅延時間を算出する、
ことを特徴とする請求項７に記載の遅延時間算出装置。
【請求項９】
前記第２の算出部は、前記信号伝搬距離を累積した累積値が当該回路の総信号伝搬距離を超えた場合に、前記時間帯の総和と前記累積値が前記総信号伝搬距離を超える直前の時間帯までの総和との比率に応じて、当該回路の遅延時間を算出する、
ことを特徴とする請求項８に記載の遅延時間算出装置。
【請求項１０】
前記第２の算出部は、前記固定電圧遅延時間の逆数である信号伝搬速度を算出し、当該信号伝搬速度と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出する、
ことを特徴とする請求項８又は９に記載の遅延時間算出装置。
【請求項１１】
前記第１の算出部は、前記分割部により分割された複数の時間帯のそれぞれに属する電圧の平均値を前記固定電圧として前記固定電圧遅延時間を算出する、
ことを特徴とする請求項７乃至１０のいずれか１項に記載の遅延時間算出装置。
【請求項１２】
前記分割部は、前記変動する電圧を同一の時間幅の複数の時間帯に分割する、
ことを特徴とする請求項７乃至１１のいずれか１項に記載の遅延時間算出装置。
【請求項１３】
時系列に沿って変動する電圧が供給される回路の遅延時間を算出する遅延時間算出処理をコンピュータに実行させる遅延時間算出プログラムであって、
前記変動する電圧を複数の時間帯に分割する分割処理と、
前記分割処理により分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出処理と、
前記第１の算出処理により算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出処理と、
を含む遅延時間算出プログラム。
【請求項１４】
前記第２の算出処理は、前記固定電圧遅延時間と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出し、当該算出された時間帯毎の信号伝搬距離を累積して当該回路の信号伝搬距離に至るまでの時間帯の総和を求めることにより当該回路の遅延時間を算出する、
ことを特徴とする請求項１３に記載の遅延時間算出プログラム。
【請求項１５】
前記第２の算出処理は、前記信号伝搬距離を累積した累積値が当該回路の総信号伝搬距離を超えた場合に、前記時間帯の総和と前記累積値が前記総信号伝搬距離を超える直前の時間帯までの総和との比率に応じて、当該回路の遅延時間を算出する、
ことを特徴とする請求項１４に記載の遅延時間算出プログラム。
【請求項１６】
前記第２の算出処理は、前記固定電圧遅延時間の逆数である信号伝搬速度を算出し、当該信号伝搬速度と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出する、
ことを特徴とする請求項１４又は１５に記載の遅延時間算出プログラム。
【請求項１７】
前記第１の算出処理は、前記分割処理により分割された複数の時間帯のそれぞれに属する電圧の平均値を前記固定電圧として前記固定電圧遅延時間を算出する、
ことを特徴とする請求項１３乃至１６のいずれか１項に記載の遅延時間算出プログラム。
【請求項１８】
前記分割処理は、前記変動する電圧を同一の時間幅の複数の時間帯に分割する、
ことを特徴とする請求項１３乃至１７のいずれか１項に記載の遅延時間算出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延時間算出方法、装置及びプログラムに関し、特に、時系列に沿って変動する電圧が供給される回路の遅延時間を算出する遅延時間算出方法、装置及びプログラムに関する。
【背景技術】
【０００２】
近年、半導体装置の論理回路は、高速化している。そして、半導体装置の設計段階におけるタイミングシミュレーション等において、電源ノイズの影響が顕著になっている。論理回路の遅延時間は、電源ノイズの影響により変動する。そのため、回路設計において、電源ノイズを考慮した遅延時間の算出方法が必要となっている。
【０００３】
特許文献１には、依存性要素の数が増えた場合でも、遅延時間の基準値との比率値を定義した変換テーブルのデータ量の増加を抑えることができる遅延時間算出方法及び装置が開示されている。
【０００４】
以下に、図７及び図８を用いて、特許文献１にかかる技術を説明する。図７は、特許文献１にかかる遅延時間算出装置が遅延時間を算出する対象である回路７の構成図である。回路７は、入力７３から信号を入力し、所定の信号処理を行い、出力７４から出力する。回路７は、回路７１及び７２を備える。また、回路７１の出力と回路７２の入力とは、接続されている。回路７１は、供給電圧Ｖ７１が供給される。回路７２は、供給電圧Ｖ７２が供給される。回路７１は、入力７３から入力される信号を供給電圧Ｖ７１により処理し、回路７２へ出力する。回路７２は、回路７１から入力される信号を供給電圧Ｖ７２により処理し、出力７４へ出力する。
【０００５】
図８は、特許文献１の動作を説明するためのフローチャート図である。ここでは、特許文献１にかかる遅延時間算出装置が上述した回路７１及び７２を含む回路７の全体の遅延時間を算出する場合について説明する。まず、特許文献１にかかる遅延時間算出装置は、ライブラリデータ８０１、ネットリストデータ８０２及びレイアウトデータ８０３を参照し、基準電源電圧Ｖ０の場合の回路７１の基準遅延時間データｔｐｄ０ａ、回路７２の基準遅延時間データｔｐｄ０ｂを算出する（Ｓ８１）。
【０００６】
次に、特許文献１にかかる遅延時間算出装置は、データファイル８０４内の第１係数データ８０５から基準電源電圧Ｖ０に対する供給電圧Ｖ７１の遅延時間比率係数α１を読み出す（Ｓ８２）。さらに、特許文献１にかかる遅延時間算出装置は、データファイル８０４内の第２係数データ８０６から基準電源電圧Ｖ０に対する供給電圧Ｖ７２の遅延時間比率係数α２を読み出す（Ｓ８３）。
【０００７】
そして、特許文献１にかかる遅延時間算出装置は、回路使用条件による遅延時間を算出する（Ｓ８４）。すなわち、特許文献１にかかる遅延時間算出装置は、算出したｔｐｄ０ａと遅延時間比率係数α１とから、以下の（１）式により供給電圧Ｖ７１が供給された場合の回路７１の遅延時間ｔｐｄａを算出する。また、特許文献１にかかる遅延時間算出装置は、算出したｔｐｄ０ｂと遅延時間比率係数α２とから、以下の（２）式により供給電圧Ｖ７２が供給された場合の回路７２の遅延時間ｔｐｄｂを算出する。その後、特許文献１にかかる遅延時間算出装置は、算出した遅延時間ｔｐｄａ及びｔｐｄｂとから、（３）式により回路７の遅延時間ｔｐｄを算出する。
ｔｐｄａ  ＝  ｔｐｄ０ａ  ×  α１      ・・・（１）
ｔｐｄｂ  ＝  ｔｐｄ０ｂ  ×  α２      ・・・（２）
ｔｐｄ  ＝  ｔｐｄａ  ＋  ｔｐｄｂ      ・・・（３）
【０００８】
その後、特許文献１にかかる遅延時間算出装置は、算出した回路７の遅延時間ｔｐｄを遅延時間データ８０７に格納する（Ｓ８５）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−３３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１では、回路毎に任意の電源電圧を設定し、その電源電圧に応じた回路の遅延時間を求めることが可能である。但し、任意に設定できる電源電圧は、回路の信号遷移開始から終了までの間において、一定である必要がある。
【００１１】
しかし、ダイナミック電源ノイズは、時間の経過と共に電源電圧が変化する。すなわち、ダイナミック電源ノイズは、回路の信号遷移開始から終了までの間においても、電圧が変化する。そのため、特許文献１では、ダイナミック電源ノイズを考慮した回路の遅延時間を算出することができない。
【課題を解決するための手段】
【００１２】
本発明の第１の態様にかかる遅延時間算出方法は、時系列に沿って変動する電圧が供給される回路の遅延時間を算出するものであって、前記変動する電圧を複数の時間帯に分割する分割ステップと、前記分割ステップにより分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出ステップと、前記第１の算出ステップにより算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出ステップと、を含む。
【００１３】
本発明の第２の態様にかかる遅延時間算出装置は、時系列に沿って変動する電圧が供給される回路の遅延時間を算出するものであって、前記変動する電圧を複数の時間帯に分割する分割部と、前記分割部により分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出部と、前記第１の算出部により算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出部と、を含む。
【００１４】
本発明の第３の態様にかかる遅延時間算出プログラムは、時系列に沿って変動する電圧が供給される回路の遅延時間を算出する遅延時間算出処理をコンピュータに実行させるものであって、前記変動する電圧を複数の時間帯に分割する分割処理と、前記分割処理により分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出処理と、前記第１の算出処理により算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出処理と、を含む。
【００１５】
上述した本発明にかかる遅延時間算出方法、装置及びプログラムでは、まず、ダイナミック電源ノイズのように、時系列に沿って変動する電圧が回路に供給される場合に、変動する電圧を複数の時間帯に分割することで、複数のスタティック電源ノイズとみなす。次に、分割された複数の時間帯のそれぞれについて、スタティック電源ノイズが供給されたと仮定した場合の固定電圧遅延時間を算出する。そして、分割された複数の時間帯毎に算出された固定電圧遅延時間を用いることで、回路における遅延時間を算出するものである。
【発明の効果】
【００１６】
本発明により、ダイナミック電源ノイズを考慮した回路の遅延時間を算出する遅延時間算出方法、装置及びプログラムを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１にかかる遅延時間算出装置の構成図である。
【図２】本発明の実施の形態１にかかる遅延時間算出処理のフローチャート図である。
【図３】本発明の実施の形態１によるダイナミック電源ノイズの分割及びスタティック電源ノイズへ変換する例を示す図である。
【図４】本発明の実施の形態１による変換後のスタティック電源ノイズの例を示す図である。
【図５】本発明の実施の形態２にかかる遅延時間算出装置の構成図である。
【図６】本発明の実施の形態２にかかる遅延時間算出処理のフローチャート図である。
【図７】関連技術の動作を説明するための回路の構成図である。
【図８】関連技術の動作を説明するためのフローチャート図である。
【発明を実施するための形態】
【００１８】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１９】
＜発明の実施の形態１＞
本発明の実施の形態１では、半導体装置の回路に入力される信号が出力するまでに伝搬する距離を信号伝搬距離とする。そして、電源電圧ノイズがない場合の回路全体における総信号伝搬距離を１とみなす。また、固定の電源電圧ノイズにおける当該回路の遅延時間は、信号が総信号伝搬距離を伝搬するために要した時間と言える。そのため、遅延時間の逆数を、信号伝搬速度とする。本発明の実施の形態１では、電源電圧ノイズにより時間帯毎に信号伝搬速度が異なる場合に、それぞれの時間帯における信号伝搬速度と時間幅とにより求まるそれぞれの信号伝搬距離を時系列で累積して累積値を算出する。そして、本発明の実施の形態１は、当該累積値が１に達した場合に、当該累積値に至る時間の総和を当該回路の遅延時間とするものである。
【００２０】
図１は、本発明の実施の形態１にかかる遅延時間算出装置１００の構成図である。遅延時間算出装置１００は、任意の半導体装置（不図示）に接続され、当該半導体装置の論理回路の遅延時間を算出するタイミングシミュレーションを行うものである。遅延時間算出装置１００は、例えば、汎用的なコンピュータシステムである。尚、論理回路は、時系列に沿って変動する電圧が供給されるものであり、ここでは、ダイナミック電源ノイズが発生するものとする。遅延時間算出装置１００は、ＣＰＵ（Central Processing Unit）１１と、ＲＡＭ（Random Access Memory）１２と、ＲＯＭ（Read Only Memory）１３と、通信ＩＦ１４と、ハードディスク１５とを備える。また、ハードディスク１５は、不揮発性記憶装置であり、ＯＳ（Operating System）１５１、遅延時間算出プログラム１５２、ライブラリデータ１５３、ネットリストデータ１５４、ダイナミック電源ノイズ波形１５５、係数リストデータ１５６及び遅延時間データ１５７が格納されている。
【００２１】
遅延時間算出プログラム１５２は、本発明の実施の形態１にかかる遅延時間算出処理が実装されたコンピュータプログラムである。ライブラリデータ１５３は、半導体装置を設計するためのセルやマクロセル等の回路素子の機能データを含むセルライブラリデータである。機能データは、入力信号に対する出力信号の論理、必要とする動作電源の種類及び電圧、並びに基本遅延時間データ等を含む。基本遅延時間データは、各セル（回路素子）における遅延時間であり、一般的な回路シミュレーション（例えば、ＳＰＩＣＥ）により予め算出されたものである。
【００２２】
ネットリストデータ１５４は、半導体装置の回路情報である論理接続データである。また、ネットリストデータ１５４には、半導体装置のレイアウトデータを含めても構わない。論理接続データ及びレイアウトデータは、予めＣＡＤ（Computer Aided Design）装置（不図示）により回路設計及びレイアウト設計が行われたものである。ダイナミック電源ノイズ波形１５５は、半導体装置に供給される電源電圧により発生する電圧の波形情報であり、例えば、図３の上図に示すようなものである。
【００２３】
係数リストデータ１５６は、基準電源電圧の遅延時間に対する遅延時間を算出する対象となる対象電圧における遅延時間比率係数が、対象電圧と関連付けられたものである。係数リストデータ１５６は、例えば、対象電圧毎に複数の遅延時間比率係数をマトリックスで管理するとよい。遅延時間データ１５７は、遅延時間算出装置１００により算出された結果である遅延時間の情報である。
【００２４】
ＣＰＵ１１は、遅延時間算出装置１００における各種処理、ＲＡＭ１２、ＲＯＭ１３、通信ＩＦ１４及びハードディスク１５へのアクセス等を制御する。通信ＩＦ１４は、遅延時間を算出する対象の半導体装置との通信を行う。
【００２５】
遅延時間算出装置１００は、ＣＰＵ１１が、ＲＡＭ１２、ＲＯＭ１３又はハードディスク１５に格納されたＯＳ１５１及び遅延時間算出プログラム１５２を読み込み、実行する。これにより、遅延時間算出装置１００は、遅延時間算出処理を実行することができる。
【００２６】
図２は、本発明の実施の形態１にかかる遅延時間算出処理のフローチャート図である。図３は、本発明の実施の形態１によるダイナミック電源ノイズの分割及びスタティック電源ノイズへ変換する例を示す図である。図４は、本発明の実施の形態１による変換後のスタティック電源ノイズの例を示す図である。以下では、図２の説明において、適宜、図３及び図４を参照する。
【００２７】
まず、ＣＰＵ１１は、回路の基準遅延時間を算出する（Ｓ１０１）。具体的には、まず、ＣＰＵ１１は、ハードディスク１５からライブラリデータ１５３及びネットリストデータ１５４を読み出す。次に、ＣＰＵ１１は、ライブラリデータ１５３及びネットリストデータ１５４から、基準電源電圧Ｖ０の場合の回路の基準遅延時間ｔｐｄ０を算出する。
【００２８】
次に、ＣＰＵ１１は、ダイナミック電源ノイズ波形を連続する複数の時間帯に分割する（Ｓ１０２）。すなわち、ＣＰＵ１１は、回路に供給される時系列に沿って変動する電圧を複数の時間帯に分割する。具体的には、まず、ＣＰＵ１１は、ハードディスク１５からダイナミック電源ノイズ波形１５５を読み出す。次に、ＣＰＵ１１は、ダイナミック電源ノイズ波形１５５から連続する任意の時間幅に分割する。ＣＰＵ１１は、例えば、図３の上図に示すようにダイナミック電源ノイズ波形１５５を分割する。ここで、分割される複数の時間帯は、それぞれ異なる時間幅であっても構わない。尚、ステップＳ１０２では、ダイナミック電源ノイズ波形を同一の時間幅の複数の時間帯に分割することが望ましい。これにより、以降の遅延時間の算出処理が簡略化され、計算負荷が軽減する。
【００２９】
続いて、ＣＰＵ１１は、分割したダイナミック電源ノイズ波形の電圧を時間帯毎に平均化し、スタティック電源ノイズへ変換する（Ｓ１０３）。すなわち、ＣＰＵ１１は、ステップＳ１０２により分割された複数の時間帯のそれぞれに属する電圧の平均値を算出する。ＣＰＵ１１は、例えば、図３の下図に示すように平均値の電圧を、分割されたそれぞれの時間帯におけるスタティック電源ノイズとする。尚、ステップＳ１０３では、電圧を平均値としなくても構わない。例えば、時間帯の開始時点又は終了時点の電圧、最大値に比べて７割及び傾きその他を考慮して算出しても構わない。
【００３０】
そして、ＣＰＵ１１は、解析開始時刻から始まる１つ目の時間帯の電圧を回路の電源電圧と設定する（Ｓ１０４）。すなわち、まず、ＣＰＵ１１は、いずれかの時間幅の開始時刻を解析開始時刻と決める。次に、ＣＰＵ１１は、解析開始時刻から始まる時間幅１つ分の時間を求める。そして、ＣＰＵ１１は、求めた時間における変換したスタティック電源ノイズの電圧を回路の電源電圧と設定する。例えば、図４のグラフの原点を解析開始時刻ｔ０と決めた場合、ＣＰＵ１１は、解析開始時刻ｔ０から始まる１つ目の時間帯である時間帯ｗ１の電圧Ｖ４１を以降の処理における電源電圧として設定する。また、図４では、ステップＳ１０２において分割される複数の時間帯の時間幅は、全て時間ｔであるものとするため、ＣＰＵ１１は、時間帯ｗ１の時間幅を時間ｔと求める。
【００３１】
続いて、ＣＰＵ１１は、設定した電源電圧による回路の遅延時間比率係数を取得する（Ｓ１０５）。具体的には、ＣＰＵ１１は、ハードディスク１５から係数リストデータ１５６を参照し、ステップＳ１０４において設定した電源電圧に関連付けられた遅延時間比率係数を係数データ２ａ、２ｂ、・・・及び２ｎの中から探し、読み出す。ここでは、例えば、ステップＳ１０４において設定した電源電圧が電圧Ｖ４１の場合、ＣＰＵ１１は、遅延時間比率係数α１０１を読み出すものとする。尚、ステップＳ１０５において、係数リストデータ１５６内に電圧Ｖ４１に対応する遅延時間比率係数が存在しなかった場合、ＣＰＵ１１は、係数リストデータ１５６内に関連付けられた複数の電源電圧の遅延時間比率係数を用いて、遅延時間比率係数の電圧依存性を近似式化し、その近似式から基準電源電圧Ｖ０に対する電圧Ｖ４１の遅延時間比率係数α１０１を算出して、読み出すようにするとよい。
【００３２】
その後、ＣＰＵ１１は、設定した電源電圧における遅延時間及び信号伝搬速度を算出する（Ｓ１０６）。具体的には、まず、ＣＰＵ１１は、以下の（４）式により電圧Ｖ４１の場合の回路の遅延時間ｔｐｄ１０１を算出する。言い換えると、ＣＰＵ１１は、電圧Ｖ４１を当該回路における固定電圧として固定電圧遅延時間を算出する。
ｔｐｄ１０１  ＝  ｔｐｄ０  ×  α１０１      ・・・（４）
【００３３】
次に、ＣＰＵ１１は、以下の（５）式により電圧Ｖ４１の場合の回路の信号伝搬速度ｔｐｄ１０１ｏｐｐを算出する。
ｔｐｄ１０１ｏｐｐ  ＝  １  ／  ｔｐｄ１０１      ・・・（５）
ここで、回路における遅延時間とは、回路に入力される信号が伝搬に要する時間を示す。そのため、信号伝搬速度は、単位距離当たりに当該遅延時間が要すると仮定した場合の速度である。
【００３４】
その後、ＣＰＵ１１は、算出した信号伝搬速度と時間幅から信号伝搬距離を算出する（Ｓ１０７）。具体的には、ＣＰＵ１１は、以下の（６）式により信号伝搬速度ｔｐｄ１０１ｏｐｐと、ステップＳ１０４で求めた時間tとを用いて、信号伝搬距離ｄｉｓｔ１０１を算出する。
ｄｉｓｔ１０１  ＝  ｔｐｄ１０１ｏｐｐ  ×  ｔ      ・・・（６）
ここで、信号伝搬距離ｄｉｓｔ１０１は、時間tが経過したときに信号が伝搬する距離相当の値である。
【００３５】
そして、ＣＰＵ１１は、算出した信号伝搬距離及び経過した時間を累積する（Ｓ１０８）。具体的には、まず、ＣＰＵ１１は、（７）式により解析開始時刻ｔ０から伝搬した信号伝搬距離を加算し、総信号伝搬距離Σｄｉｓｔを算出する。
Σｄｉｓｔ  ＝  時間帯ｗ１での信号伝搬距離＋時間帯ｗ２での信号伝搬距離＋・・・＋時間帯ｗｎ−１での信号伝搬距離＋時間帯ｗｎでの信号伝搬距離      ・・・（７）
次に、ＣＰＵ１１は、（８）式により解析開始時刻ｔ０から経過した時間を加算し、総経過時間ΣＴ算出する。
ΣＴ＝時間帯ｗ１の時間（ｔ）＋時間帯ｗ２の時間＋・・・＋時間帯ｗｎ−１の時間＋時間帯ｗｎの時間    ・・・・（８）
【００３６】
そして、ＣＰＵ１１は、信号伝搬距離の累積値が１以上であるか否かを判定する（Ｓ１０９）。すなわち、ＣＰＵ１１は、総信号伝搬距離Σｄｉｓｔが１以上であるか否かを判定する。
【００３７】
ステップＳ１０９において、信号伝搬距離の累積値が１以上でないと判定された場合、ＣＰＵ１１は、連続する次の時間帯における電圧を回路の電源電圧と設定し（Ｓ１１０）、ステップＳ１０５に戻る。例えば、ＣＰＵ１１は、時間帯ｗ１における信号伝搬距離の累積値が１未満の場合、連続する次の時間帯ｗ２の時間ｔを求め、時間帯ｗ２における変換したスタティック電源ノイズの電圧Ｖ４２を回路の電源電圧に設定する。つまり、ステップＳ１０５では、設定した電源電圧は、電圧Ｖ４２となる。そして、以降、信号伝搬距離の累積値が１以上となるまで、ステップＳ１０５乃至Ｓ１１０が繰り返される。
【００３８】
ステップＳ１０９において、信号伝搬距離の累積値が１以上であると判定された場合、ＣＰＵ１１は、解析開始時刻ｔ０からの総経過時間ΣＴと、１つ前の時間幅までの総経過時間ΣＴ−ｔから、回路の遅延時間を算出する（Ｓ１１１）。具体的には、まず、ＣＰＵ１１は、解析開始時刻ｔ０からの総経過時間ΣＴ及び総信号伝搬距離Σｄｉｓｔと、累積値が１以上となる直前の時間帯ｗｎ−１までの総経過時間ΣＴ−ｔ及び総信号伝搬距離Σｄｉｓｔ−ｄｉｓｔ１０１とを用いて、経過時間の信号伝搬距離依存性を近似式を求める。次に、ＣＰＵ１１は、求めた近似式により信号伝搬距離が１となる時間、つまりダイナミック電源ノイズを考慮した回路の遅延時間を算出する。言い換えると、ＣＰＵ１１は、信号伝搬距離を累積した累積値が当該回路の総信号伝搬距離を超えた場合に、時間帯の総和と累積値が総信号伝搬距離を超える直前の時間帯までの総和との比率に応じて、当該回路の遅延時間を算出する。
【００３９】
最後に、ＣＰＵ１１は、算出した回路の遅延時間を遅延時間データ１５７に格納する（Ｓ１１２）。
【００４０】
このように、本発明の実施の形態１にかかる遅延時間算出方法は、ステップＳ１０２により分割された複数の時間帯のそれぞれについて、固定電圧が供給された場合の当該回路の遅延時間である固定電圧遅延時間を算出する第１の算出ステップと、算出された固定電圧遅延時間に基づいて、当該回路の遅延時間を算出する第２の算出ステップと、を含む。
【００４１】
また、第２の算出ステップは、固定電圧遅延時間と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出し、当該算出された時間帯毎の信号伝搬距離を累積して当該回路の信号伝搬距離に至るまでの時間帯の総和を求めることにより当該回路の遅延時間を算出する。
【００４２】
さらに、第２の算出ステップは、固定電圧遅延時間の逆数である信号伝搬速度を算出し、当該信号伝搬速度と、当該固定電圧遅延時間に対応するそれぞれの時間帯の時間幅とに基づいて、当該それぞれの時間帯における信号伝搬距離を算出する。
【００４３】
上述したように本発明の実施の形態１では、回路の遅延時間の逆数を信号が伝搬するための信号伝搬速度とし、信号伝搬速度と時間の積を信号伝搬距離とする。ここでは、分割した時間帯の時間幅を遅延時間に比べて十分短い時間としているため、信号伝搬距離の総和が１に達することが、信号が当該回路における総信号伝搬距離に達したことを意味し、その時点までに費やした時間を遅延時間の算出に用いることができる。
【００４４】
そこで、遅延時間よりも十分に短い時間での種々の電源電圧での信号伝搬距離を算出し、算出した信号伝搬距離を加算し、加算した総信号伝搬距離が1となるまでに経過した時間を求めることで、遅延時間よりも十分に短い時間で電源電圧が変化した場合の遅延時間の算出が可能となる。
【００４５】
また、ダイナミック電源ノイズを遅延時間よりも十分に短い時間幅で分割し、分割した時間幅のダイナミック電源ノイズの電圧を平均化して変換したスタティック電源ノイズで前述の遅延時間算出方法を用いて遅延時間を算出することで、ダイナミック電源ノイズを考慮した遅延計算が可能となる。
【００４６】
＜発明の実施の形態２＞
本発明の実施の形態２は、上述した発明の実施の形態１の変形例であり、予め基準電源電圧の遅延時間に対する遅延時間を算出したものを用いて、遅延時間を算出するものである。これにより、本発明の実施の形態１に比べて、計算負荷を減らすことができる。
【００４７】
図５は、本発明の実施の形態２にかかる遅延時間算出装置１００ａの構成図である。遅延時間算出装置１００ａは、本発明の実施の形態１の図１のハードディスク１５の代わりに、ハードディスク１５ａを備える。ハードディスク１５ａは、図１の遅延時間算出プログラム１５２及びライブラリデータ１５３の代わりに、遅延時間算出プログラム１５２ａ及びライブラリデータ１５３ａが格納されている。遅延時間算出プログラム１５２ａは、図１の遅延時間算出プログラム１５２を変更し、本発明の実施の形態２にかかる遅延時間算出処理が実装されたコンピュータプログラムである。ライブラリデータ１５３ａは、対象電圧における遅延時間が、対象電圧と関連付けられたものである。ライブラリデータ１５３ａは、例えば、本発明の実施の形態１にかかる係数リストデータ１５６を用いて、予め、基準電源電圧の遅延時間から算出されたものを用いても構わない。なお、図１に示した構成図と同じ要素については同じ番号を付し、説明を省略する。
【００４８】
図６は、本発明の実施の形態２にかかる遅延時間算出処理のフローチャート図である。尚、図６において、図２と同一の処理については、同じ番号を付し、説明を省略する。まず、ＣＰＵ１１は、図２のステップＳ１０１の処理を行わずに、ステップＳ１０２乃至Ｓ１０４を行う。
【００４９】
その後、ＣＰＵ１１は、設定した電源電圧における遅延時間を取得し、信号伝搬速度を算出する（Ｓ１０６ａ）。具体的には、まず、ＣＰＵ１１は、ハードディスク１５ａからライブラリデータ１５３ａ及びネットリストデータ１５４を参照し、ステップＳ１０４において設定した電源電圧に関連付けられた遅延時間を遅延時間データ３ａ、３ｂ、・・・及び３ｎの中から探し、読み出す。ここでは、例えば、ステップＳ１０４において設定した電源電圧が電圧Ｖ４１の場合、ＣＰＵ１１は、遅延時間ｔｐｄ２０１を読み出すものとする。尚、ステップＳ１０６ａにおいて、ライブラリデータ１５３ａ内に電圧Ｖ４１に対応する遅延時間が存在しなかった場合、ＣＰＵ１１は、ライブラリデータ１５３ａ内に関連付けられた複数の電源電圧の遅延時間ライブラリを用いて、遅延時間の電圧依存性を近似式化し、その近似式から基準電源電圧Ｖ０に対する電圧Ｖ４１の遅延時間ｔｐｄ２０１を算出して、読み出すようにするとよい。
【００５０】
続いて、ＣＰＵ１１は、以下の（９）式により電圧Ｖ４１の場合の回路の信号伝搬速度ｔｐｄ２０１ｏｐｐを算出する。
ｔｐｄ２０１ｏｐｐ  ＝  １  ／  ｔｐｄ２０１      ・・・（９）
【００５１】
以後、ＣＰＵ１１は、ステップＳ１０７乃至Ｓ１０９を行う。ステップＳ１０９において、信号伝搬距離の累積値が１以上でないと判定された場合、ＣＰＵ１１は、ステップＳ１１０を行い、ステップＳ１０６ａに戻る。そして、以降、信号伝搬距離の累積値が１以上となるまで、ステップＳ１０６ａ乃至Ｓ１１０が繰り返される。
【００５２】
ステップＳ１０９において、信号伝搬距離の累積値が１以上であると判定された場合、ＣＰＵ１１は、ステップＳ１１１及びＳ１１２を行い、当該遅延時間算出処理を終了する。
【００５３】
このように、本発明の実施の形態２では、本発明の実施の形態１に比べて、予め算出した対象電圧毎の遅延時間を用いることにより、遅延時間算出処理においてステップＳ１０１及びＳ１０５を簡略することできるため、計算負荷を減らすことができる。
【００５４】
＜その他の実施の形態＞
尚、本発明の実施の形態１及び２で対象とする半導体装置の回路に供給される電源電圧は、ダイナミック電源ノイズに限定されず、時系列に沿って変動する電圧であってもよい。例えば、一連の信号処理の間に、複数のスタティック電源ノイズが発生するものであってもよい。
【００５５】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００５６】
１００  遅延時間算出装置
１００ａ  遅延時間算出装置
１１  ＣＰＵ
１２  ＲＡＭ
１３  ＲＯＭ
１４  通信ＩＦ
１５  ハードディスク
１５ａ  ハードディスク
１５１  ＯＳ
１５２  遅延時間算出プログラム
１５２ａ  遅延時間算出プログラム
１５３  ライブラリデータ
１５３ａ  ライブラリデータ
１５４  ネットリストデータ
１５５  ダイナミック電源ノイズ波形
１５６  係数リストデータ
１５７  遅延時間データ
２ａ  係数データ
２ｂ  係数データ
２ｎ  係数データ
３ａ  遅延時間データ
３ｂ  遅延時間データ
３ｎ  遅延時間データ
ｔ０  解析開始時刻
Ｖ４１  電圧
Ｖ４２  電圧
Ｖ４３  電圧
ｗ１  時間帯
ｗ２  時間帯
ｗ３  時間帯
ｗ４  時間帯
ｗ５  時間帯
ｗ６  時間帯
７  回路
７１  回路
７２  回路
７３  入力
７４  出力
Ｖ７１  供給電圧
Ｖ７２  供給電圧
８０１  ライブラリデータ
８０２  ネットリストデータ
８０３  レイアウトデータ
８０４  データファイル
８０５  第１係数データ
８０６  第２係数データ
８０７  遅延時間データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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