(57)【要約】【課題】高い位置合わせ精度、高い集積度が得られるＦＥＴの製造方法を提供する。【解決手段】ＦＥＴの製造方法は、ｐ型半導体基板１０の表面に第１のｎ型半導体層２１を形成した後、その上に第１のｐ型半導体層３１をエピタキシャル成長法に基づき形成し、その後、第１のｎ型半導体層２１の一部にｐ型不純物をイオン注入して第２のｐ型半導体層３２とし、次いで、第１のｐ型半導体層３１の一部にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層２１及び第２のｎ型半導体層２２から成るＮ型ウェル６１を得た後、Ｎ型ウェル６１によって囲まれた第１のｐ型半導体層３１の領域から成るＰ型ウェル６２にＮチャネル型ＦＥＴを形成する各工程から成る。【選択図】  図２
2010135589.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）ｐ型半導体基板の表面に第１のｎ型半導体層を形成し、次いで、
（Ｂ）第１のｎ型半導体層上に、第１のｐ型半導体層をエピタキシャル成長法に基づき形成し、その後、
（Ｃ）Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、該領域を第２のｐ型半導体層とし、次いで、
（Ｄ）Ｎ型ウェルを形成すべき第１のｎ型半導体層の領域の外周部の上方に位置する第１のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層及び該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層から成るＮ型ウェルを得た後、
（Ｅ）Ｎ型ウェルによって囲まれた第１のｐ型半導体層の領域から成るＰ型ウェルにＮチャネル型電界効果トランジスタを形成する、
各工程から成る電界効果トランジスタの製造方法。
【請求項２】
前記工程（Ｄ）において、Ｐチャネル型電界効果トランジスタを形成すべき第１のｐ型半導体層の領域に、ｎ型不純物をイオン注入してＮ型ウェルを形成し、
前記工程（Ｄ）と（Ｅ）との間で、若しくは、前記工程（Ｅ）の後、該Ｎ型ウェルにＰチャネル型電界効果トランジスタを形成する工程を含む請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記工程（Ｄ）と（Ｅ）との間で、若しくは、前記工程（Ｅ）の後、第２のｐ型半導体層の上方に位置する第１のｐ型半導体層の領域を第２のＰ型ウェルとして第２のＮチャネル型電界効果トランジスタを形成する工程を含む請求項１に記載の電界効果トランジスタの製造方法。
【請求項４】
前記工程（Ｄ）と（Ｅ）との間で、全面に第３のｐ型半導体層を形成し、次いで、第２のｎ型半導体層の上方に位置する第３のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第２のｎ型半導体層から上方に延びる第３のｎ型半導体層を得る工程を実行し、
前記工程（Ｅ）においては、第１のｎ型半導体層並びに該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層及び第３のｎ型半導体層から成るＮ型ウェルによって囲まれた第１のｐ型半導体層及び第３のｐ型半導体層の領域にＮチャネル型電界効果トランジスタを形成する請求項１に記載の電界効果トランジスタの製造方法。
【請求項５】
前記工程（Ａ）において、ｐ型半導体基板の表面に第１のｎ型半導体層をエピタキシャル成長法にて形成する請求項１に記載の電界効果トランジスタの製造方法。
【請求項６】
（Ａ）ｐ型半導体基板の内部にｎ型不純物をイオン注入した後、ｐ型半導体基板上にｐ型半導体層を形成し、以て、ｐ型半導体基板、第１のｎ型半導体層、第１のｐ型半導体層の積層構造を得た後、
（Ｂ）Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、該領域を第２のｐ型半導体層とし、次いで、
（Ｃ）Ｎ型ウェルを形成すべき第１のｎ型半導体層の領域の外周部の上方に位置する第１のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層及び該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層から成るＮ型ウェルを得た後、
（Ｄ）Ｎ型ウェルによって囲まれた第１のｐ型半導体層の領域から成るＰ型ウェルにＮチャネル型電界効果トランジスタを形成する、
各工程から成る電界効果トランジスタの製造方法。
【請求項７】
前記工程（Ｃ）において、Ｐチャネル型電界効果トランジスタを形成すべき第１のｐ型半導体層の領域に、ｎ型不純物をイオン注入してＮ型ウェルを形成し、
前記工程（Ｃ）と（Ｄ）との間で、若しくは、前記工程（Ｄ）の後、該Ｎ型ウェルにＰチャネル型電界効果トランジスタを形成する工程を含む請求項６に記載の電界効果トランジスタの製造方法。
【請求項８】
前記工程（Ｃ）と（Ｄ）との間で、若しくは、前記工程（Ｄ）の後、第２のｐ型半導体層の上方に位置する第１のｐ型半導体層の領域を第２のＰ型ウェルとして第２のＮチャネル型電界効果トランジスタを形成する工程を含む請求項６に記載の電界効果トランジスタの製造方法。
【請求項９】
前記工程（Ｃ）と（Ｄ）との間で、全面に第３のｐ型半導体層を形成し、次いで、第２のｎ型半導体層の上方に位置する第３のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第２のｎ型半導体層から上方に延びる第３のｎ型半導体層を得る工程を実行し、
前記工程（Ｄ）においては、第１のｎ型半導体層並びに該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層及び第３のｎ型半導体層から成るＮ型ウェルによって囲まれた第１のｐ型半導体層及び第３のｐ型半導体層の領域にＮチャネル型電界効果トランジスタを形成する請求項６に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタの製造方法に関し、より詳しくは、所謂トリプルウェル構造を有する中高耐圧の電界効果トランジスタを得るための電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
液晶表示装置を備えたテレビジョン受像機等に使用されるＬＣＤドライバー等の高電圧集積回路では、数十ボルトの電圧を扱う高耐圧ＭＯＳＦＥＴ回路と、数ボルトで動作する低電圧ＣＭＯＳ論理回路とが同一半導体基板に集積されている。このような集積回路では、用途によって、高耐圧Ｎチャネル型電界効果トランジスタ（以下、ＦＥＴと略称する場合がある）をｐ型半導体基板から絶縁する必要がある。そして、そのために、高耐圧Ｎチャネル型ＦＥＴを形成すべきＰ型ウェルを、ｐ型半導体基板の表面から深いところに形成したＮ型ウェルの中に形成し、ｐ型半導体基板と高耐圧Ｎチャネル型ＦＥＴのＰ型ウェルとをｐｎ接合で絶縁する。尚、このようなＮチャネル型ＦＥＴを、ここでは、『トリプルウェル・Ｎチャネル型ＦＥＴ』と呼ぶ場合がある。
【０００３】
このような集積回路の断面構造の一例を図９の概念図に示す。基板２１０はｐ型半導体基板から成り、基板２１０の上に高抵抗のｐ型半導体層２１１が設けられている。そして、このｐ型半導体層２１１に、トリプルウェル・Ｎチャネル型ＦＥＴ２０１と高中耐圧あるいは低耐圧のＮチャネル型ＦＥＴ２０３及びＰチャネル型ＦＥＴ２０４が形成されている。尚、図９においては、素子分離領域の図示を省略している。
【０００４】
このような構造を有するＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴの製造方法が、例えば、特開２００４−１９３４５２に開示されている。以下、この特許公開公報に開示された製造方法の概要を説明する。
【０００５】
［工程−１０］
先ず、ｐ型半導体基板２１０の深い位置にｎ型半導体層２１１をイオン注入法に基づき形成する。ｎ型半導体層２１１は、ｐ型半導体基板２１０の全面に形成するか、又は、所望の領域に形成する。尚、ｎ型半導体層２１１の上に位置するｐ型半導体基板２１０の領域を、ｐ型半導体層２１２と呼ぶ。
【０００６】
［工程−２０］
次いで、ｐ型半導体層２１２の上に、ｐ型半導体層２１３をエピタキシャル成長させる（図１０の（Ａ）参照）。
【０００７】
［工程−３０］
その後、ｎ型半導体層２１１の上方のｐ型半導体層２１２，２１３の所定の領域に、ｎ型半導体層２１１に達するｎ型半導体領域２１４をイオン注入法に基づき形成する（図１０の（Ｂ）参照）。
【０００８】
［工程−４０］
次いで、ｎ型半導体領域２１４の一部にｐ型半導体領域２１５をイオン注入法に基づき形成する。これによって、ｎ型半導体領域２１４から成る第１のＮ型ウェル２１６、ｐ型半導体領域２１５から成る第１のＰ型ウェル２１７を得ることができる（図１０の（Ｃ）参照）。
【０００９】
［工程−５０］
その後、ｎ型半導体領域２１４、第１のＮ型ウェル２１６及び第１のＰ型ウェル２１７を除くｐ型半導体層２１３に、低電圧Ｐチャネル型ＦＥＴのための第２のＮ型ウェル２１８をイオン注入法に基づき形成する。これによって、ｐ型半導体層２１３から成る第２のＰ型ウェル２１９、及び、第２のＮ型ウェル２１８を得ることができる（図１０の（Ｄ）参照）。
【００１０】
［工程−６０］
次に、各ウェル内２１６，２１７，２１８，２１９に、高電圧Ｐチャネル型ＦＥＴ２０２、高耐圧Ｎチャネル型ＦＥＴ２０１、低電圧Ｐチャネル型ＦＥＴ２０４、低電圧Ｎチャネル型ＦＥＴ２０３を形成する。
【００１１】
【特許文献１】特開２００４−１９３４５２
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、この特許公開公報に開示された技術にあっては、以下に述べるような問題がある。
【００１３】
即ち、［工程−１０］において、ｐ型半導体基板２１０の深い位置にｎ型半導体層２１１をイオン注入法に基づき形成する前に、ｐ型半導体基板２１０の表面にアラインメントマークを形成しておく。ところが、［工程−２０］において、ｐ型半導体基板２１０の上に厚いｐ型半導体層２１３をエピタキシャル成長させるので、ｐ型半導体基板２１０の表面に設けられた係るアラインメントマークが寸法変化や変形を受けてしまう。それ故、ｐ型半導体層２１３のエピタキシャル成長等に対応した特殊なアラインメントマークの形成が必要とされる。あるいは又、後の工程における位置合わせのための裕度が無くなり、各ＦＥＴの最密配置が困難となる。
【００１４】
また、ｎ型半導体層２１１を所望の領域に形成する場合、［工程−３０］において、ｎ型半導体領域２１４をイオン注入法に基づき形成するとき、ｎ型半導体領域２１４がｎ型半導体層２１１からはみ出さないようにしなければならない。即ち、位置合わせずれを見込んだ分、ｎ型半導体層２１１を大きく形成しなけばならない。従って、高耐圧Ｎチャネル型ＦＥＴ２０１の占有面積が位置合わせずれを見込んだ分だけ大きくなり、高電圧ＭＯＳＦＥＴ回路で高い集積度が得られず、チップ面積が増大する。
【００１５】
更には、ｐ型半導体層２１３から成る第２のＰ型ウェル２１９は、ｎ型半導体層２１１の上方に位置する。そのため、ｎ型半導体層２１１を設けない場合よりも、Ｐ型ウェルのシート抵抗が上昇する。その結果、ウェル電位が持ち上がり易くなり、ラッチアップが生じ易くなる。また、ｎ型半導体層２１１が存在するが故に、ｐ型半導体基板２１０の裏面に第２のＰ型ウェル２１９のための接地電極を設けることができず、ｐ型半導体基板２１０の表面側にワイヤボンドやバンプ配線を十分な数だけ確保する必要がある。その結果、コンタクトパッド数の増加によって、チップ面積が増加する虞がある。
【００１６】
従って、本発明の目的は、高い位置合わせ精度、高い集積度が得られ、しかも、半導体基板の裏面に接地電極を設けることができ、ラッチアップが生じ難い構造を有する電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するための本発明の第１の態様に係る電界効果トランジスタの製造方法は、
（Ａ）ｐ型半導体基板の表面に第１のｎ型半導体層を形成し、次いで、
（Ｂ）第１のｎ型半導体層上に、第１のｐ型半導体層をエピタキシャル成長法に基づき形成し、その後、
（Ｃ）Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、該領域を第２のｐ型半導体層とし、次いで、
（Ｄ）Ｎ型ウェルを形成すべき第１のｎ型半導体層の領域の外周部の上方に位置する第１のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層及び該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層から成るＮ型ウェルを得た後、
（Ｅ）Ｎ型ウェルによって囲まれた第１のｐ型半導体層の領域から成るＰ型ウェルにＮチャネル型電界効果トランジスタ（Ｎチャネル型ＦＥＴと略称する）を形成する、
各工程から成る。
【００１８】
上記の目的を達成するための本発明の第２の態様に係る電界効果トランジスタの製造方法は、
（Ａ）ｐ型半導体基板の内部にｎ型不純物をイオン注入した後、ｐ型半導体基板上にｐ型半導体層を形成し、以て、ｐ型半導体基板、第１のｎ型半導体層、第１のｐ型半導体層の積層構造を得た後、
（Ｂ）Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、該領域を第２のｐ型半導体層とし、次いで、
（Ｃ）Ｎ型ウェルを形成すべき第１のｎ型半導体層の領域の外周部の上方に位置する第１のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層及び該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層から成るＮ型ウェルを得た後、
（Ｄ）Ｎ型ウェルによって囲まれた第１のｐ型半導体層の領域から成るＰ型ウェルにＮチャネル型ＦＥＴを形成する、
各工程から成る。
【発明の効果】
【００１９】
本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、工程（Ｂ）において、第１のｎ型半導体層上に第１のｐ型半導体層をエピタキシャル成長法に基づき形成し、工程（Ｃ）において、Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、この領域を第２のｐ型半導体層とする。そして、工程（Ｂ）と工程（Ｃ）の間で、アラインメントマークを形成すればよい。また、本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては、工程（Ａ）において、ｐ型半導体基板の内部にｎ型不純物をイオン注入した後、ｐ型半導体基板上にｐ型半導体層を形成し、工程（Ｂ）において、Ｎ型ウェルを形成しない第１のｎ型半導体層の領域にｐ型不純物をイオン注入して、この領域を第２のｐ型半導体層とする。そして、工程（Ａ）と工程（Ｂ）の間で、アラインメントマークを形成すればよい。
【００２０】
即ち、本発明の第１の態様あるいは第２の態様に係る電界効果トランジスタの製造方法にあっては、第１のｐ型半導体層にアラインメントマークを形成し、係るアラインメントマークに基づき、その後の各種工程における位置合わせを行えばよい。従って、Ｐ型ウェルに形成されたＮチャネル型ＦＥＴ（トリプルウェル・Ｎチャネル型ＦＥＴ）とその他のＦＥＴとの間の位置合わせのための裕度の最小化を図ることができる。それ故、各ＦＥＴの最密配置が可能となり、高い集積度を得ることができる。また、アラインメントマークを、厚い第１のｐ型半導体層の形成後に設けるので、後の工程においてアラインメントマークの寸法変化や変形を受け難い。よって、半導体層のエピタキシャル成長等に対応した特殊なアラインメントマークの形成が不要である。
【００２１】
また、第１のｐ型半導体層は、第２のｐ型半導体層を介してｐ型半導体基板と繋がっている。それ故、この第１のｐ型半導体層の部分を第２のＰ型ウェルとして第２のＮチャネル型ＦＥＴを形成すれば、ｐ型半導体基板の裏面に第２のＰ型ウェルのための接地電極を設けることができ、チップ面積が増加することもない。更には、第２のＰ型ウェルのシート抵抗が上昇せず、ラッチアップが生じ難い。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の電界効果トランジスタの製造方法、全般に関する説明
２．実施例１（本発明の第１の態様に係る電界効果トランジスタの製造方法の具体的な説明）
３．実施例２（実施例１の電界効果トランジスタの製造方法の変形例）
４．実施例３（本発明の第１の態様に係る電界効果トランジスタの製造方法の具体的な説明）
５．実施例４（実施例３の電界効果トランジスタの製造方法の変形例）
【００２３】
［本発明の電界効果トランジスタの製造方法、全般に関する説明］
本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｄ）において、また、本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｃ）において、Ｐチャネル型電界効果トランジスタ（Ｐチャネル型ＦＥＴと略称する）を形成すべき第１のｐ型半導体層の領域に、ｎ型不純物をイオン注入してＮ型ウェルを形成し、
本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｄ）と（Ｅ）との間で、若しくは、前記工程（Ｅ）の後、また、本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｃ）と（Ｄ）との間で、若しくは、前記工程（Ｄ）の後、該Ｎ型ウェルにＰチャネル型ＦＥＴを形成する工程を含む形態とすることができる。
【００２４】
また、上記の好ましい形態を含む本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｄ）と（Ｅ）との間で、若しくは、前記工程（Ｅ）の後、また、上記の好ましい形態を含む本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｃ）と（Ｄ）との間で、若しくは、前記工程（Ｄ）の後、第２のｐ型半導体層の上方に位置する第１のｐ型半導体層の領域を第２のＰ型ウェルとして第２のＮチャネル型ＦＥＴを形成する工程を含む構成とすることができる。
【００２５】
更には、上記の好ましい形態、構成を含む本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｄ）と（Ｅ）との間で、また、上記の好ましい形態、構成を含む本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ｃ）と（Ｄ）との間で、全面に第３のｐ型半導体層を形成し、次いで、第２のｎ型半導体層の上方に位置する第３のｐ型半導体層の部分にｎ型不純物をイオン注入し、以て、第２のｎ型半導体層から上方に延びる第３のｎ型半導体層を得る工程を実行し（尚、この工程を２回以上繰り返して実行してもよい）、本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては前記工程（Ｅ）においては、また、本発明の第２の態様に係る電界効果トランジスタの製造方法にあっては前記工程（Ｄ）においては、第１のｎ型半導体層並びに該第１のｎ型半導体層の外周部から上方に延びる第２のｎ型半導体層及び第３のｎ型半導体層から成るＮ型ウェルによって囲まれた第１のｐ型半導体層及び第３のｐ型半導体層の領域にＮチャネル型ＦＥＴ（トリプルウェル・Ｎチャネル型ＦＥＴ）を形成する構成とすることができる。
【００２６】
尚、上記の好ましい形態、構成を含む本発明の第１の態様に係る電界効果トランジスタの製造方法にあっては、前記工程（Ａ）において、ｐ型半導体基板の表面に第１のｎ型半導体層をエピタキシャル成長法（その場導入（in-situ doping）を行うエピタキシャル成長法）にて形成する形態とすることができる。
【００２７】
以上に説明した好ましい形態、構成を含む本発明の第１の態様若しくは第２の態様に係る電界効果トランジスタの製造方法において、各半導体層における型不純物の濃度は、例えば、二次イオン質量分析（ＳＩＭＳ分析）法によって測定することができる。ここで、第１のｎ型半導体層におけるｎ型不純物の濃度を「１．００」としたとき、第２のｎ型半導体層及び第３のｎ型半導体層におけるｎ型不純物の濃度として、それぞれ、１×１０-3乃至５×１０2、及び、１×１０-3乃至５×１０2を挙げることができる。また、第１のｐ型半導体層、第２のｐ型半導体層、及び、第３のｐ型半導体層におけるｐ型不純物の濃度として、それぞれ、１×１０-4乃至１×１０、１×１０-4乃至１×１０、及び、１×１０-4乃至１×１０を挙げることができる。尚、第２のｐ型半導体層は、第１のｎ型半導体層にｐ型不純物をイオン注入することで形成されるが故に、第２のｐ型半導体層に含まれるｎ型不純物の濃度は、基本的には「１．００」である。第１のｎ型半導体層にイオン注入すべきｐ型不純物として、ホウ素（Ｂ）、インジウム（Ｉｎ）を挙げることができる。
【実施例１】
【００２８】
実施例１は、本発明の第１の態様に係る電界効果トランジスタの製造方法に関する。以下、図１の（Ａ）〜（Ｃ）、図２の（Ａ）〜（Ｃ）の半導体基板等の模式的な一部断面図を参照して、実施例１の電界効果トランジスタの製造方法を説明する。
【００２９】
［工程−１００］
先ず、面方位（１００）の低抵抗ｐ型シリコン半導体基板から成るｐ型半導体基板１０の上に、適当な厚さの低濃度のｐ型不純物を含有するバッファー層１１をエピタキシャル成長させる（図１の（Ａ）参照）。尚、ｐ型半導体基板１０には、ｐ型不純物として例えばホウ素が含まれており、電気抵抗率は例えば０．０１Ω・ｃｍである。
【００３０】
［工程−１１０］
その後、ｐ型半導体基板の表面に第１のｎ型半導体層２１を形成し、次いで、第１のｎ型半導体層２１の上に、第１のｐ型半導体層３１をエピタキシャル成長法（その場導入（in-situ doping）を行うエピタキシャル成長法）に基づき形成する（図１の（Ｂ）参照）。その後、第１のｐ型半導体層３１にアラインメントマーク（図示せず）を設ける。第１のｎ型半導体層２１及び第１のｐ型半導体層３１の不純物濃度を以下の表１に例示する。尚、第１のｎ型半導体層２１の厚さは、ｐ型半導体基板１０との間、あるいは、後の工程で形成するＰ型ウェル６２との間に所望の耐圧が得られるような厚さとすればよい。また、第１のｐ型半導体層３１の厚さは、第１のｎ型半導体層２１との間の耐圧や、後の工程で第１のｐ型半導体層３１の中に形成するＮチャネル型ＦＥＴ（トリプルウェル・Ｎチャネル型ＦＥＴ）と第１のｐ型半導体層３１との間のパンチスルー耐圧等に基づき定めればよい。
【００３１】
［表１］
第１のｎ型半導体層２１：不純物：リン
濃度  ：１×１０15〜１×１０19／ｃｍ3
厚さ  ：０．５μｍ〜２μｍ
第１のｐ型半導体層３１：不純物：ホウ素
濃度  ：１×１０15〜５×１０16／ｃｍ3
厚さ  ：４μｍ
【００３２】
［工程−１２０］
次いで、Ｎ型ウェル６１を形成しない第１のｎ型半導体層２１の領域にｐ型不純物をイオン注入して、Ｎ型ウェル６１を形成しない第１のｎ型半導体層２１のこの領域を第２のｐ型半導体層３２とする(図１の（Ｃ）参照）。具体的には、第１のｐ型半導体層３１に設けられたアラインメントマークを基準として、第１のｐ型半導体層３１上にリソグラフィー技術に基づきレジスト層４１を設けて、Ｎ型ウェル６１を形成すべき第１のｎ型半導体層の領域をレジスト層４１で被覆する。その後、レジスト層４１をマスクとして、露出した第１のｐ型半導体層３１を介して、レジスト層４１の下方には位置していない第１のｎ型半導体層２１の部分にｐ型不純物をイオン注入する。そして、イオン注入後、レジスト層４１を除去する。ｐ型不純物の濃度は、第１のｎ型半導体層２１におけるｎ型不純物が補償されるように選べばよい。また、注入エネルギーは、注入したｐ型不純物濃度のピークが、第１のｎ型半導体層２１の中あるいはその近傍に位置するように定めればよい。イオン注入の条件を以下の表２に例示する。第１のｐ型半導体層３１に設けられたアラインメントマークを基準として、第１のｐ型半導体層３１の下に位置する第１のｎ型半導体層２１に高い位置合わせ精度にて第２のｐ型半導体層３２を設けることができる。また、原子量の小さい、所謂軽いホウ素をイオン注入するので、たとえ第１のｐ型半導体層３１が厚くとも、第１のｎ型半導体層２１に確実にイオン注入を行うことができる。
【００３３】
［表２］
第２のｐ型半導体層３２の形成
不純物        ：ホウ素
ドーズ量      ：１×１０12〜１×１０15／ｃｍ2
注入エネルギー：２ＭｅＶ
【００３４】
［工程−１３０］
次いで、Ｎ型ウェル６１を形成すべき第１のｎ型半導体層２１の領域の外周部の上方に位置する第１のｐ型半導体層３１の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層２１及びこの第１のｎ型半導体層２１の外周部から上方に延びる第２のｎ型半導体層２２から成るＮ型ウェル６１を得る（図２の（Ａ）参照）。併せて、Ｐチャネル型ＦＥＴを形成すべき第１のｐ型半導体層３１の領域に、ｎ型不純物をイオン注入してＮ型ウェル６３を形成する。尚、第２のｎ型半導体層２２は、Ｎ型ウェル６１の電極取り出し部としても機能する。具体的には、第１のｐ型半導体層３１に設けられたアラインメントマークを基準として、第１のｐ型半導体層３１上にリソグラフィー技術に基づきレジスト層４２を設けて、第２のｎ型半導体層２２及びＮ型ウェル６３を形成すべき第１のｐ型半導体層３１の領域を露出させる。その後、レジスト層４２をマスクとして、露出した第１のｐ型半導体層３１の部分にｎ型不純物をイオン注入する。そして、イオン注入後、レジスト層４２を除去する。イオン注入の条件を以下の表３に例示する。ドーズ量及び注入エネルギーは、高電圧Ｐチャネル型ＦＥＴの電気的特性から定めればよい。
【００３５】
［表３］
第２のｎ型半導体層２２、Ｎ型ウェル６３の形成
不純物        ：リン
ドーズ量      ：１×１０12〜１×１０13／ｃｍ2
注入エネルギー：２×１０2〜２×１０3ＫｅＶ
。
【００３６】
［工程−１４０］
その後、活性化アニールを行い、［工程−１２０］及び［工程−１３０］で導入したｐ型不純物を活性化させる。その後、周知の方法で、ＬＯＣＯＳ構造を有する素子分離領域５１を形成する。そして、素子分離領域５１で囲まれた活性領域の表面に形成された酸化膜を除去した後、ｐ型半導体基板１０を熱酸化し、犠牲酸化膜（図示せず）を形成する。こうして、図２の（Ｂ）に示す構造を得ることができる。
【００３７】
［工程−１５０］
その後、Ｎ型ウェル６１によって囲まれた第１のｐ型半導体層３１の領域から成るＰ型ウェル６２にＮチャネル型ＦＥＴ（以下、トリプルウェル・Ｎチャネル型ＦＥＴと呼ぶ場合がある）を形成する。また、第２のｐ型半導体層３２の上方に位置する第１のｐ型半導体層３１の領域を第２のＰ型ウェル６４として、この第２のＰ型ウェル６４に第２のＮチャネル型ＦＥＴを形成する。更には、Ｎ型ウェル６３にＰチャネル型ＦＥＴを形成する。
【００３８】
具体的には、犠牲酸化膜を除去した後、第１のｐ型半導体層３１から成るＰ型ウェル６２、Ｎ型ウェル６３、第１のｐ型半導体層３１から成るＰ型ウェル６４の表面に、周知の方法でゲート絶縁層７１Ａ，７１Ｂ，７１Ｃを形成する。その後、周知の方法で、ゲート電極７２Ａ，７２Ｂ，７２Ｃを形成し、図示しないＬＤＤ構造を形成する。次いで、Ｐ型ウェル６２、Ｎ型ウェル６３、Ｐ型ウェル６４のそれぞれに、ソース／ドレイン領域７３Ａ，７３Ｂ，７３Ｃを形成する。こうして，図２の（Ｃ）に示すように、第１のｐ型半導体層３１から構成されたＰ型ウェル６２にトリプルウェル・Ｎチャネル型ＦＥＴを得ることができる。併せて、第１のｐ型半導体層３１から構成されたＰ型ウェル６４に第２のＮチャネル型ＦＥＴを得ることができ、Ｎ型ウェル６３にＰチャネル型ＦＥＴを得ることができる。
【００３９】
実施例１の電界効果トランジスタの製造方法においては、第１のｐ型半導体層３１の表面にリソグラフィーのためのアラインメントマークを形成する。そして、［工程−１２０］における第２のｐ型半導体層３２の形成、［工程−１３０］における第２のｎ型半導体層２２の形成、Ｎ型ウェル６３の形成、［工程−１４０］における素子分離領域５１の形成において、このアラインメントマークを使用する。これにより、これらの領域の位置合わせを高精度に行うことができる。従って、トリプルウェル・Ｎチャネル型ＦＥＴとその他のＦＥＴとの間の位置合わせのための裕度が最小で済む。それ故、各ＦＥＴの最密配置が可能となり、高い集積度を得ることができる。また、アラインメントマークは、厚い第１のｐ型半導体層３１に設けるので、後の工程においてアラインメントマークの寸法変化や変形を受け難い。よって、半導体層のエピタキシャル成長等に対応した特殊なアラインメントマークの形成が不要であるし、リソグラフィー位置決め精度の劣化が生じない。
【００４０】
また、トリプルウェルＦＥＴではない高耐圧Ｎチャネル型ＦＥＴや低電圧Ｎチャネル型ＦＥＴのＰ型ウェル６４は、第１のｎ型半導体層２１を介さずに、第２のｐ型半導体層３２を介して低抵抗のｐ型シリコン半導体基板から成るｐ型半導体基板１０に繋がっている。従って、ｐ型半導体基板１０の裏面に接地電極を設けることができるだけでなく、ラッチアップの原因となるウェル抵抗が低減され、ラッチアップが生じ難い。そして、［工程−１２０］において第１のｎ型半導体層２１を補償するためのｐ型不純物を高濃度にイオン注入することにより、Ｐ型ウェル６４の抵抗を更に低減することができ、ラッチアップを一層生じ難くすることができる。
【００４１】
しかも、Ｎ型ウェル６１を形成しない第１のｎ型半導体層２１の領域にだけ、プロジェクションレンジがリンよりも大きく、同じ加速電圧でリンよりも深く打ち込むことができるホウ素といったｐ型不純物をイオン注入し、キャリア補償によって第２のｐ型半導体層３２とする。これによって、ドライブイン拡散に頼ることなく、従来のイオン注入装置を用いて、従来の技術よりも深い位置に位置する第１のｎ型半導体層２１から、必要な領域だけに選択的に第２のｐ型半導体層３２を形成することが可能となる。
【００４２】
また、Ｐ型ウェル６４を深く形成することが可能となり、Ｐ型ウェル６４の低いシート抵抗が得られる。これにより、ラッチアップの発生が一層効果的に抑制される。更には、低抵抗ｐ型半導体基板を用いることにより、低抵抗のｐ型半導体基板がＰ型ウェル６４と並行する電流経路となり、Ｐ型ウェル６４の一層低いシート抵抗が得られる。これにより、ラッチアップの発生がより一層抑制される。
【００４３】
更には、［工程−１１０］までと、［工程−１２０］以降を別の製造ライン、別の製造工場で実行することができ、ＦＥＴの製造コストの低減を図ることができる。
【００４４】
そして、実施例１の電界効果トランジスタの製造方法にあっては、深い位置に第１のｎ型半導体層２１が位置し、しかも、よりｎ型不純物濃度が高く、あるいは又、厚い第１のｎ型半導体層２１を得ることができる。その結果、例えば、３２ボルトの耐圧を有するトリプルウェル・Ｎチャネル型ＦＥＴを製造することができる。
【００４５】
以上に説明した内容は、以下に説明する実施例２〜実施例４においても、基本的には同様である。
【００４６】
また、第１のｎ型半導体層２１をその場導入を行うエピタキシャル成長法に基づき形成するので、第１のｎ型半導体層２１の濃度及び分布形状を、不純物の原料ガス流量によって自由に、且つ、独立して制御することができる。その結果、イオン注入では得られ難い高濃度で薄い第１のｎ型半導体層２１を形成することができ、最適な不純物分布を有する第１のｎ型半導体層２１を低い製造コストで得ることができる。
【実施例２】
【００４７】
実施例２は、実施例１の変形である。以下、図３の（Ａ）、（Ｂ）及び図４の（Ａ）及び（Ｂ）の半導体基板等の模式的な一部断面図を参照して、実施例２の電界効果トランジスタの製造方法を説明する。
【００４８】
［工程−２００］
先ず、実施例１の［工程−１００］〜［工程−１２０］と同様の工程を実行する。
【００４９】
［工程−２１０］
その後、実施例１の［工程−１３０］と同様の工程を実行し、Ｎ型ウェル６１を形成すべき第１のｎ型半導体層２１の領域の外周部の上方に位置する第１のｐ型半導体層３１の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層２１及びこの第１のｎ型半導体層２１の外周部から上方に延びる第２のｎ型半導体層２２から成るＮ型ウェル６１を得る。併せて、Ｐチャネル型ＦＥＴを形成すべき第１のｐ型半導体層３１の領域に、ｎ型不純物をイオン注入してＮ型ウェル６３を形成する。こうして、図３の（Ａ）に示す構造を得ることができる。
【００５０】
［工程−２２０］
次に、全面に第３のｐ型半導体層３３を形成し、次いで、第２のｎ型半導体層２２の上方に位置する第３のｐ型半導体層３３の部分にｎ型不純物をイオン注入し、以て、第２のｎ型半導体層２２から上方に延びる第３のｎ型半導体層２３を得る。具体的には、実施例１の［工程−１１０］と同様にして、全面に第３のｐ型半導体層３３をエピタキシャル成長法に基づき形成する（図３の（Ｂ）参照）。次いで、第１のｐ型半導体層３１に設けられたアラインメントマークを基準として、第３のｐ型半導体層３３上にリソグラフィー技術に基づきレジスト層（図示せず）を設けて、第３のｎ型半導体層２３及びＮ型ウェル６３を形成すべき第３のｐ型半導体層３３の領域を露出させる。そして、レジスト層をマスクとして、実施例１の［工程−１３０］と同様にして、露出した第３のｐ型半導体層３３の部分にｎ型不純物をイオン注入することで、第３のｎ型半導体層２３及び第４のｎ型半導体層２４を得た後、レジスト層を除去する（図４の（Ａ）参照）。尚、この工程を２回以上、繰り返して実行してもよい。そして、活性化アニールを行った後、ＬＯＣＯＳ構造を有する素子分離領域５１を形成する。その後、素子分離領域５１で囲まれた活性領域の表面に形成された酸化膜を除去し、ｐ型半導体基板を熱酸化し、犠牲酸化膜（図示せず）を形成する。こうして、図４の（Ｂ）に示す構造を得ることができる。第３のｐ型半導体層３３の厚さを薄くすれば、第１のｐ型半導体層３１に設けられたアラインメントマークの変形は軽微であり、問題は生じない。
【００５１】
［工程−２３０］
その後、周知の方法で、実施例１の［工程−１５０］と同様にして、第１のｎ型半導体層２１並びにこの第１のｎ型半導体層２１の外周部から上方に延びる第２のｎ型半導体層２２及び第３のｎ型半導体層２３から成るＮ型ウェル６１によって囲まれた第１のｐ型半導体層３１及び第３のｐ型半導体層３３の領域にトリプルウェル・Ｎチャネル型ＦＥＴを形成する。また、第２のｐ型半導体層３２の上方に位置する第１のｐ型半導体層３１及び第３のｐ型半導体層３３の領域を第２のＰ型ウェル６４として第２のＮチャネル型ＦＥＴを形成する。更には、第４のｎ型半導体層２４を含むＮ型ウェル６３にＰチャネル型ＦＥＴを形成する。
【実施例３】
【００５２】
実施例３は、本発明の第２の態様に係る電界効果トランジスタの製造方法に関する。以下、図５の（Ａ）〜（Ｃ）、図６の（Ａ）〜（Ｃ）の半導体基板等の模式的な一部断面図を参照して、実施例３の電界効果トランジスタの製造方法を説明する。
【００５３】
［工程−３００］
先ず、面方位（１００）の低抵抗ｐ型シリコン半導体基板（電気抵抗率は例えば０．０１Ω・ｃｍ）から成るｐ型半導体基板１０の内部にｎ型不純物をイオン注入した後、ｐ型半導体基板上にｐ型半導体層（電気抵抗率：１０Ω・ｃｍ）を形成する。こうして、ｐ型半導体基板１０、第１のｎ型半導体層１２１、第１のｐ型半導体層の積層構造を得ることができる。その後、第１のｐ型半導体層１３１にアラインメントマーク（図示せず）を設ける。尚、ｐ型半導体基板１０の内部にｎ型不純物をイオン注入した状態のｐ型半導体基板等の模式的な一部断面図を図５の（Ａ）に示す。ここで、第１のｎ型半導体層１２１の上のｐ型半導体基板の部分をｐ型半導体層１０Ａで示す。また、ｐ型半導体基板上にｐ型半導体層を形成した後のｐ型半導体基板等の模式的な一部断面図を図５の（Ｂ）に示す。ここで、ｐ型半導体層１０Ａと、実施例１の［工程−１１０］と同様にしてｐ型半導体基板上にエピタキシャル成長法にて形成されたｐ型半導体層を纏めて第１のｐ型半導体層１３１として表す。イオン注入の条件を、以下の表４に例示する。
【００５４】
［表４］
第１のｎ型半導体層１２１の形成
不純物        ：リン
ドーズ量      ：１×１０11〜１×１０13／ｃｍ2
注入エネルギー：２ＭｅＶ
【００５５】
尚、代替的に、ｐ型半導体基板１０の上にｐ型半導体層（電気抵抗率：１０Ω・ｃｍ）をエピタキシャル成長法にて形成した後、このｐ型半導体層の内部にｎ型不純物をイオン注入して第１のｎ型半導体層を形成し、更に、このｐ型半導体層の上に、ｐ型半導体層（電気抵抗率：１０Ω・ｃｍ）をエピタキシャル成長法にて形成してもよい。このような方法によれば、ｐ型半導体基板１０、ｐ型半導体層、第１のｎ型半導体層、ｐ型半導体層、ｐ型半導体層の積層構造が得られる。尚、第１のｎ型半導体層の上の２層のｐ型半導体層を第１のｐ型半導体層とみなせばよい。
【００５６】
［工程−３１０］
その後、実施例１の［工程−１２０］と同様にして、Ｎ型ウェル６１を形成しない第１のｎ型半導体層１２１の領域にｐ型不純物をイオン注入して、Ｎ型ウェル６１を形成しない第１のｎ型半導体層１２１のこの領域を第２のｐ型半導体層１３２とする（図５の（Ｃ）参照）。
【００５７】
［工程−３２０］
次いて、実施例１の［工程−１３０］と同様にして、Ｎ型ウェル６１を形成すべき第１のｎ型半導体層１２１の領域の外周部の上方に位置する第１のｐ型半導体層１３１の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層１２１及びこの第１のｎ型半導体層１２１の外周部から上方に延びる第２のｎ型半導体層１２２から成るＮ型ウェル６１を得る（図６の（Ａ）参照）。併せて、Ｐチャネル型ＦＥＴを形成すべき第１のｐ型半導体層１３１の領域に、ｎ型不純物をイオン注入してＮ型ウェル６３を形成する。尚、第２のｎ型半導体層１２２は、Ｎ型ウェル６１の電極取り出し部としても機能する。
【００５８】
［工程−３３０］
その後、活性化アニールを行い、［工程−３１０］及び［工程−３２０］で導入したｐ型不純物を活性化させる。その後、周知の方法で、ＬＯＣＯＳ構造を有する素子分離領域５１を形成する。そして、素子分離領域５１で囲まれた活性領域の表面に形成された酸化膜を除去した後、ｐ型半導体基板を熱酸化し、犠牲酸化膜（図示せず）を形成する。こうして、図６の（Ｂ）に示す構造を得ることができる。
【００５９】
［工程−３４０］
その後、実施例１の［工程−１５０］と同様にして、Ｎ型ウェル６１によって囲まれた第１のｐ型半導体層１３１の領域から成るＰ型ウェル６２にトリプルウェル・Ｎチャネル型ＦＥＴを形成する。また、第２のｐ型半導体層１３２の上方に位置する第１のｐ型半導体層１３１の領域を第２のＰ型ウェル６４として、この第２のＰ型ウェル６４に第２のＮチャネル型ＦＥＴを形成する。更には、Ｎ型ウェル６３にＰチャネル型ＦＥＴを形成する。こうして、図６の（Ｃ）に示す構造を得ることができる。
【００６０】
実施例３にあっては、［工程−３００］において、ｐ型半導体基板１０の表面から浅い領域に第１のｎ型半導体層１２１を形成すればよいので、第１のｎ型半導体層１２１の濃度と分布形状を、比較的高い自由度にて制御することができる。その結果、最適な不純物分布を有する第１のｎ型半導体層１２１を得ることができる。また、第１のｎ型半導体層１２１を、一旦、ｐ型半導体基板１０の内部に形成し、その後、エピタキシャル成長法にて形成されたｐ型半導体層を形成する。ここで、エピタキシャル成長前に、アラインメントマークを形成しておく必要がない。従って、エピタキシャル成長によってアラインメントマークが変形することが無く、後続工程でのアラインメント精度の劣化を回避できるので、集積度を高めることができる。あるいは、アラインメントマークの変形・消失対策（アラインメントマークを非常に深く、巨大な寸法で形成したり、エピタキシャル成長後にアラインメントマークを形成し直す等）を省くことができるので、製造コストを下げることができる。尚、ｐ型半導体基板１０の表面から比較的深い領域に第１のｎ型半導体層１２１を形成してもよい。これによって、同じ厚さの第１のｐ型半導体層１３１を、厚さがより薄いｐ型半導体層のエピタキシャル成長法にて得ることができるので、エピタキシャル成長の所要時間を短縮でき、製造コストを下げることができる。また、エピタキシャル成長前にアラインメントマークを形成する場合、厚さがより薄いｐ型半導体層をエピタキシャル成長法にて形成すればよいので、アラインメントマークの変形を軽減することができる。その結果、エピタキシャル成長でアラインメントマークが変形することによる後続工程でのアラインメント精度の劣化を軽減でき、集積度の劣化を軽減することができる。あるいは、アラインメントマークの変形・消失対策を省くことができるので、製造コストを下げることができる。
【００６１】
更には、実施例３にあっても、［工程−３００］と、［工程−３１０］以降を別の製造ライン、別の製造工場で実行することができ、ＦＥＴの製造コストの低減を図ることができる。
【実施例４】
【００６２】
実施例４は、実施例３の変形である。以下、図７の（Ａ）、（Ｂ）及び図８の（Ａ）、（Ｂ）の半導体基板等の模式的な一部断面図を参照して、実施例４の電界効果トランジスタの製造方法を説明する。
【００６３】
［工程−４００］
先ず、実施例３の［工程−３００］〜［工程−３１０］と同様の工程を実行する。
【００６４】
［工程−４１０］
その後、実施例３の［工程−３２０］と同様の工程を実行し、Ｎ型ウェル６１を形成すべき第１のｎ型半導体層１２１の領域の外周部の上方に位置する第１のｐ型半導体層１３１の部分にｎ型不純物をイオン注入し、以て、第１のｎ型半導体層１２１及びこの第１のｎ型半導体層１２１の外周部から上方に延びる第２のｎ型半導体層１２２から成るＮ型ウェル６１を得る。併せて、Ｐチャネル型ＦＥＴを形成すべき第１のｐ型半導体層１３１の領域に、ｎ型不純物をイオン注入してＮ型ウェル６３を形成する。こうして、図７の（Ａ）に示す構造を得ることができる。
【００６５】
［工程−４２０］
次に、実施例２の［工程−２２０］と同様にして、全面に第３のｐ型半導体層１３３を形成し、次いで、第２のｎ型半導体層１２２の上方に位置する第３のｐ型半導体層１３３の部分にｎ型不純物をイオン注入し、以て、第２のｎ型半導体層１２２から上方に延びる第３のｎ型半導体層１２３を得る。具体的には、実施例１の［工程−１１０］と同様にして、全面に第３のｐ型半導体層１３３をエピタキシャル成長法に基づき形成する（図７の（Ｂ）参照）。次いで、第１のｐ型半導体層１３１に設けられたアラインメントマークを基準として、第３のｐ型半導体層１３３上にリソグラフィー技術に基づきレジスト層（図示せず）を設けて、第３のｎ型半導体層１２３及びＮ型ウェル６３を形成すべき第３のｐ型半導体層１３３の領域を露出させる。そして、レジスト層をマスクとして、実施例１の［工程−１４０］と同様にして、露出した第３のｐ型半導体層１３３の部分にｎ型不純物をイオン注入することで、第３のｎ型半導体層１２３及び第４のｎ型半導体層１２４を得た後、レジスト層を除去する（図８の（Ａ）参照）。尚、この工程を２回以上、繰り返して実行してもよい。そして、活性化アニールを行った後、ＬＯＣＯＳ構造を有する素子分離領域５１を形成する。その後、素子分離領域５１で囲まれた活性領域の表面に形成された酸化膜を除去し、ｐ型半導体基板を熱酸化し、犠牲酸化膜（図示せず）を形成する。こうして、図８の（Ｂ）に示す構造を得ることができる。第３のｐ型半導体層１３３の厚さを薄くすれば、第１のｐ型半導体層１３１に設けられたアラインメントマークの変形は軽微であり、問題は生じない。
【００６６】
［工程−４３０］
その後、周知の方法で、実施例２の［工程−２３０］と同様にして、第１のｎ型半導体層１２１並びにこの第１のｎ型半導体層１２１の外周部から上方に延びる第２のｎ型半導体層１２２及び第３のｎ型半導体層１２３から成るＮ型ウェル６１によって囲まれた第１のｐ型半導体層１３１及び第３のｐ型半導体層１３３の領域にトリプルウェル・Ｎチャネル型ＦＥＴを形成する。また、第２のｐ型半導体層１３２の上方に位置する第１のｐ型半導体層１３１及び第３のｐ型半導体層１３３の領域を第２のＰ型ウェル６４として第２のＮチャネル型ＦＥＴを形成する。更には、第４のｎ型半導体層１２４を含むＮ型ウェル６３にＰチャネル型ＦＥＴを形成する。
【００６７】
以上、好ましい実施例に基づき本発明を説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明した電界効果トランジスタの製造方法における各種製造条件、使用した材料等は例示であり、適宜、変更することができる。また、電界効果トランジスタの構成、構造も例示であり、適宜、変更することができる。
【図面の簡単な説明】
【００６８】
【図１】図１の（Ａ）〜（Ｃ）は、実施例１の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】図２の（Ａ）〜（Ｃ）は、図１の（Ｃ）に引き続き、実施例１の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、実施例２の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、実施例２の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図５の（Ａ）〜（Ｃ）は、実施例３の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】図６の（Ａ）〜（Ｃ）は、図５の（Ｃ）に引き続き、実施例３の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、実施例４の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、実施例４の電界効果トランジスタの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図９は、従来の集積回路の断面構造の一例を示す概念図である。
【図１０】図１０の（Ａ）〜（Ｄ）は、特開２００４−１９３４５２に開示された製造方法の概要を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
【００６９】
１０・・・半導体基板、１１・・・バッファー層、２１，１２１・・・第１のｎ型半導体層、２２，１２２・・・第２のｎ型半導体層、２３，１２３・・・第３のｎ型半導体層、２４，１２４・・・第４のｎ型半導体層、３１，１３１・・・第１のｐ型半導体層、３２，１３２・・・第２のｐ型半導体層、３３，１３３・・・第３のｐ型半導体層、４１・・・レジスト層、４２・・・レジスト層、５１・・・素子分離領域、６１，６３・・・Ｎ型ウェル、６２，６４・・・Ｐ型ウェル、７１Ａ，７１Ｂ，７１Ｃ・・・ゲート絶縁層、７２Ａ，７２Ｂ，７２Ｃ・・・ゲート電極、７３Ａ，７３Ｂ，７３Ｃ・・・ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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