【手続補正書】
【提出日】令和3年10月12日(2021.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
その内部にメモリ回路を動作させるための回路が形成された半導体基板の平坦な表面上に形成されたメモリ構造体であって、
前記平坦な表面に対して実質的に直交する第１の方向に沿って延在する共通ソース領域及び共通ドレイン領域と、
１以上のチャネル領域であって、各チャネル領域が前記共通ドレイン領域及び前記共通ソース領域の間に前記両領域に接触して設けられた、該１以上のチャネル領域と、
複数のゲート電極であって、各ゲート電極が誘電体材料によって互いに離間及び絶縁され、前記チャネル領域のうちの１つに隣接するように位置決めされるとともにその隣接するチャネル領域から電荷トラップ材料によって絶縁され、かつ、前記平坦な表面に対して実質的に平行な第２の方向に沿って延在している、該複数のゲート電極と、を有する薄膜ＮＯＲメモリストリングを備えた、メモリ構造体。
【請求項２】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングの前記共通ソース領域に電気的に接続されたソース線選択トランジスタであって、該ソース線選択トランジスタを導通状態及び非導通状態にスイッチする制御信号を受信するように構成された制御端末を有する、該ソース線選択トランジスタと、
前記第１の方向及び前記第２の方向の両方に対して実質的に直交する第３の方向に沿って延在し、かつ前記回路及び前記ソース線選択トランジスタに電気的に接続された相互接続導体と、をさらに備え、
前記ソース線選択トランジスタが前記導通状態にあるときに、前記共通ソース領域が、前記相互接続導体及び前記ソース線選択トランジスタを介して、前記回路に電気的に接続される、メモリ構造体。
【請求項３】
請求項２に記載のメモリ構造体であって、
前記相互接続導体が、前記薄膜ＮＯＲメモリストリングの上方に設けられる、メモリ構造体。
【請求項４】
請求項３に記載のメモリ構造体であって、
前記ソース線選択トランジスタが、ソース領域と、前記第１の方向に沿って積層されたチャネル領域及びドレイン領域と、を有する薄膜トランジスタを備えた、メモリ構造体。
【請求項５】
請求項１に記載のメモリ構造体であって、
前記半導体基板内の前記回路は、１以上の電圧源を含む、メモリ構造体。
【請求項６】
その内部にメモリ回路を動作させるための回路が形成された半導体基板の平坦な表面上に形成されたメモリ構造体であって、
各々が実質的に請求項１に記載の薄膜ＮＯＲメモリストリングをなすように構成された、第１の薄膜ＮＯＲメモリストリング、第２の薄膜ＮＯＲメモリストリング、及び第３の薄膜ＮＯＲメモリストリングと、
（ａ）前記第１の薄膜ＮＯＲメモリストリング及び前記第２の薄膜ＮＯＲメモリストリングの両方の前記共通ドレイン領域を電気的に接続した第１の導体セグメント、（ｂ）前記第３の薄膜ＮＯＲメモリストリングの共通ドレイン領域を電気的に接続した第２の導体セグメント、及び（ｃ）前記半導体基板の前記回路に電気的に接続された第３の導体セグメントと、
第１のビット線選択トランジスタ及び第２のビット線選択トランジスタであって、それぞれ、該ビット線選択トランジスタを導通状態及び非導通状態にスイッチする制御信号を受信するように構成され、かつ、（ｉ）前記第１のビット線選択トランジスタが導通状態にバイアスされたとき、前記第１のビット線選択トランジスタが前記第１の導体セグメントを前記第３の導体セグメントに接続し、（ｉｉ）前記第２のビット線選択トランジスタが導通状態にバイアスされたとき、前記第２のビット線選択トランジスタが前記第２の導体セグメントを前記第３の導体セグメントに接続する、第１のビット線選択トランジスタ及び第２のビット線選択トランジスタと、
を備えた、メモリ構造体。
【請求項７】
請求項６に記載のメモリ構造体であって、
前記第１の導体セグメント及び前記第２の導体セグメントは、前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングのうちのいずれか１つと、前記半導体基板の前記平坦な表面との間に設けられる、メモリ構造体。
【請求項８】
請求項６に記載のメモリ構造体であって、
前記各ビット線選択トランジスタは、前記半導体基板に形成される、メモリ構造体。
【請求項９】
請求項６に記載のメモリ構造体であって、
前記第１の導体セグメント、前記第２の導体セグメント、及び前記第３の導体セグメントの各導体セグメントは、前記薄膜ＮＯＲメモリストリングの上方に設けられる、メモリ構造体。
【請求項１０】
請求項９に記載のメモリ構造体であって、
前記各ビット線選択トランジスタは、前記第１の導体セグメントと前記第３の導体セグメントとの間に形成される、メモリ構造体。
【請求項１１】
請求項６に記載のメモリ構造体であって、
前記各ビット線選択トランジスタが、ソース領域、ならびに前記第１の方向に沿って積層されたチャネル領域及びドレイン領域を有する薄膜トランジスタを備える、メモリ構造体。
【請求項１２】
請求項６に記載のメモリ構造体であって、
各々が対応する前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングの前記共通ソース領域に電気的に接続された、第１のソース線選択トランジスタ、第２のソース線選択トランジスタ、及び第３のソース線選択トランジスタであって、各ソース線選択トランジスタが、該ソース線選択トランジスタを導通状態及び非導通状態にスイッチする制御信号を受信するように構成された制御端末を有する、該ソース線選択トランジスタと、
各々が前記第１の方向及び前記第２の方向の両方に対して実質的に直交する第３の方向に沿って延在し、かつ前記回路に電気的に接続された、第１の相互接続導体及び第２の相互接続導体と、をさらに備え、
前記第１のソース線選択トランジスタ、前記第２のソース線選択トランジスタ、及び前記第３のソース線選択トランジスタのうちのいずれかが前記導通状態にあるときに、それぞれ対応する前記薄膜ＮＯＲメモリストリングの前記共通ソース領域が、各々の電気的に接続された前記相互接続導体及び各々の電気的に接続された前記ソース線選択トランジスタを介して前記回路に電気的に接続されるように、前記第１の相互接続導体が前記第１のソース線選択トランジスタ及び前記第２のソース線選択トランジスタの両方に電気的に接続され、かつ、前記第２の相互接続導体が前記第３のソース線選択トランジスタに電気的に接続される、メモリ構造体。
【請求項１３】
請求項１２に記載のメモリ構造体であって、
前記第１の相互接続導体及び前記第２の相互接続導体は、前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングのうちの少なくとも１つの上方に設けられる、メモリ構造体。
【請求項１４】
請求項１２に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリングと実質的に同様に構成された第４の薄膜ＮＯＲメモリストリング（チャージ列）をさらに備え、
前記第４の薄膜ＮＯＲメモリストリングは、前記第１の相互接続導体及び前記第２の相互接続導体に電気的に接続された共通ソース領域と、前記半導体基板内の前記回路に電気的に接続された共通ドレイン領域とを有し、かつ、各々のソース線選択トランジスタによって前記第１の相互接続導体または前記第２の相互接続導体に電気的に接続された前記共通ソース領域をプリチャージするために、読み出し動作、プログラミング動作、または消去動作の前に、前記半導体基板内の前記回路から引き出した電流を提供する、メモリ構造体。
【請求項１５】
請求項１４に記載のメモリ構造体であって、
前記第４の薄膜ＮＯＲメモリストリング（チャージ列）内の前記薄膜メモリトランジスタの１以上のチャネル領域が、前記プリチャージ中に導通される、メモリ構造体。
【請求項１６】
請求項１４に記載のメモリ構造体であって、
前記半導体基板内の前記回路を前記第４の相互接続導体に接続するソース線選択トランジスタをさらに備える、メモリ構造体。
【請求項１７】
請求項１２に記載のメモリ構造体であって、
前記第１の相互接続導体及び前記第２の相互接続導体は、それぞれ複数の導体セグメントのうちの１つである、メモリ構造体。
【請求項１８】
請求項６に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングは、行列状に構成され、各行は、前記第３の方向に沿って延在している、メモリ構造体。
【請求項１９】
請求項１８に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングは、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項２０】
請求項６に記載のメモリ構造体であって、
前記各薄膜ＮＯＲメモリストリングの前記ゲート電極は、階段状構造体で終端し、
前記各ゲート電極は、前記階段状構造体において、ビアによって前記回路に電気的に接続される、メモリ構造体。
【請求項２１】
請求項６に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリング及び前記第３の薄膜ＮＯＲメモリストリングの前記共通ソース領域が、同一の半導体層によって実装される、メモリ構造体。
【請求項２２】
請求項６に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリング及び前記第３の薄膜ＮＯＲメモリストリングの前記共通ドレイン領域が、同一の半導体層によって実装される、メモリ構造体。
【請求項２３】
請求項１に記載のメモリ構造体であって、
前記半導体基板の前記回路は、前記半導体基板の前記平坦な表面の全体にわたって配置された複数のセンスアンプを含む、メモリ構造体。
【請求項２４】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングは、導通状態にバイアスされたときに前記共通ソース領域と前記共通ドレイン領域とを電気的に接続するプリチャージトランジスタをさらに含む、メモリ構造体。
【請求項２５】
請求項１に記載のメモリ構造体であって、
前記半導体基板の前記回路は、ボディバイアス電圧源を含み、
前記薄膜ＮＯＲメモリストリングの前記チャネル領域は、前記ボディバイアス電圧源に接続される、メモリ構造体。
【請求項２６】
請求項１に記載のメモリ構造体であって、
前記ゲート電極は、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項２７】
互いに重ねて配置された第１のモジュール式メモリ構造体及び第２のモジュール式メモリ構造体を含む複合メモリ構造体であって、
前記各モジュラーメモリ構造体が、請求項１に記載のメモリ構造体を含む、複合メモリ構造体。
【請求項２８】
請求項２７に記載の複合メモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体は、誘電体層によって互いに絶縁される、複合メモリ構造体。
【請求項２９】
請求項２７に記載の複合メモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体内の前記薄膜ＮＯＲメモリストリングは、前記第１の方向に沿って配列され、前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体内の対応する前記薄膜ＮＯＲメモリストリングの前記共通ソース領域において、誘電体層を介してビアによって接続される、複合メモリ構造体。
【請求項３０】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングの前記共通ソース領域及び前記共通ドレイン領域の両方に埋め込まれた金属製のパイロンをさらに備える、メモリ構造体。
【請求項３１】
請求項３０に記載のメモリ構造体であって、
前記金属製のパイロンは、窒化チタン、窒化タングステン、及びタングステンのうちの１以上を含む、メモリ構造体。
【請求項３２】
請求項３１に記載のメモリ構造体であって、
前記金属製のパイロンは、原子層蒸着技術を用いて形成される、メモリ構造体。
【請求項３３】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリング内の前記チャネル領域は、第１のセクション及び第２のセクションを含み、
前記第１のセクションは、前記薄膜ＮＯＲメモリストリングの前記薄膜メモリトランジスタのためのチャネル領域を提供し、
前記第２のセクションは、前記第１のセクションの数倍のドーパント濃度を有する、メモリ構造体。
【請求項３４】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングの前記共通ソース領域及び前記共通ドレイン領域が、それぞれ、電気的に接続された複数の半導体層によって実装される、メモリ構造体。
【請求項３５】
請求項１に記載のメモリ構造体であって、
前記電荷トラップ材料が、窒化シリコン、非導通誘電体材料内に埋め込まれた導電性ナノドット、絶縁されたフローティングゲート、及び酸素−窒素−酸素三重層のうちの１以上を含む、メモリ構造体。
【請求項３６】
請求項３５に記載のメモリ構造体であって、
前記電荷トラップ材料が、ブロッキング誘電体の層、または高誘電率膜によってキャップされる、メモリ構造体。
【請求項３７】
請求項３６に記載のメモリ構造体であって、
前記高誘電率膜が、酸化アルミニウム、酸化ハフニウム、またはそれらの組み合わせを含む、メモリ構造体。
【請求項３８】
請求項１に記載のメモリ構造体であって、
前記各チャネル領域が、実質的に半円環状である、メモリ構造体。
【請求項３９】
請求項３８に記載のメモリ構造体であって、
前記電荷トラップ材料が、前記チャネル領域を取り囲むアニュラーリングを形成する、メモリ構造体。