(57)【要約】【課題】半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供する。【解決手段】半導体装置は、半導体基板２００と、半導体基板２００の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜１０４と、半導体基板２００の主表面上に形成されたゲート電極１２０と、ゲート電極１２０と隣り合う部分に形成されたソース領域１１１と、ゲート電極１２０と隔てて設けられたゲート電極１５０と、ゲート電極１５０と隣り合う部分に形成されたソース領域１４１と、ソース領域１１１，１４１を覆うように形成され、素子分離絶縁膜１０４が半導体基板２００に加える応力と反対方向の応力を半導体基板に加えるストレス絶縁膜１３０を備え、ゲート電極１２０の隣りに位置する部分は、ゲート電極１２０下に位置する部分よりも下方に位置し、ゲート電極１５０の隣りに位置する部分からゲート電極１５０下に達する部分は、実質的に面一とされる。【選択図】図１
2010034409.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜と、
前記半導体基板の主表面上に形成された第１ゲート電極と、
前記半導体基板の主表面上のうち、前記第１ゲート電極と隣り合う部分に形成された第１導電型の第１不純物領域と、
前記第１ゲート電極と間隔を隔てて設けられた第２ゲート電極と、
前記半導体基板の主表面上のうち、前記第２ゲート電極と隣り合う部分に形成された第２導電型の第２不純物領域と、
前記第１および第２不純物領域上を覆うように形成され、前記素子分離絶縁膜が前記半導体基板に加える応力と反対方向の応力を前記半導体基板に加えるストレス膜と、
を備え、
前記主表面のうち、前記第１ゲート電極の隣りに位置する部分は、前記第１ゲート電極下に位置する部分よりも下方に位置し、前記第２ゲート電極の隣りに位置する部分から前記第２ゲート電極下に達する部分は、実質的に面一とされた、半導体装置。
【請求項２】
前記第１ゲート電極の側面上に形成された第１側壁絶縁膜と、
前記第２ゲート電極の側面上に形成された第２側壁絶縁膜とをさらに備え、
前記半導体基板の主表面のうち、前記第１側壁絶縁膜に対して前記第１ゲート電極と反対側に隣り合う部分は、前記第１側壁絶縁膜下に位置する部分よりも下方に位置し、
前記半導体基板の主表面のうち、前記第２側壁絶縁膜に対して前記第２ゲート電極と反対側に隣り合う部分から前記第２ゲート電極下に達する部分は、実質的に面一とされた、請求項１に記載の半導体装置。
【請求項３】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜と、
前記半導体基板の主表面上に形成された第１ゲート電極と、
前記半導体基板の主表面上のうち、前記第１ゲート電極と隣り合う部分に形成された第１導電型の第１不純物領域と、
前記第１ゲート電極の側面上に形成された第１側壁絶縁膜と、
前記第１ゲート電極と間隔を隔てて設けられた第２ゲート電極と、
前記半導体基板の主表面上のうち、前記第２ゲート電極と隣り合う部分に形成された第２導電型の第２不純物領域と、
前記第１ゲート電極の側面上に形成された第２側壁絶縁膜と、
前記第１および第２不純物領域上を覆うように形成され、前記素子分離絶縁膜が前記半導体基板に加える応力と反対方向の応力を前記半導体基板に加えるストレス膜と、
を備え、
前記半導体基板の主表面のうち、前記第１側壁絶縁膜に対して前記第１ゲート電極と反対側に隣り合う部分は、前記第１ゲート電極下に位置する部分よりも下方に位置し、
前記半導体基板の主表面のうち、前記第２側壁絶縁膜に対して前記第２ゲート電極と反対側に隣り合う位置から前記第２ゲート電極下に達する部分は、実質的に面一とされた、半導体装置。
【請求項４】
前記半導体基板の主表面のうち、前記第１ゲート電極の隣りに位置する部分は、前記第１ゲート電極下に位置する部分より下方に位置する、請求項３に記載の半導体装置。
【請求項５】
前記素子分離絶縁膜は、前記第１ゲート電極および前記第１不純物領域が形成された第１活性領域と、前記第２ゲート電極および前記第２不純物領域が形成された第２活性領域とを規定し、前記素子分離絶縁膜のうち、前記第１活性領域と隣り合う部分は、前記第１ゲート電極下に位置する前記半導体基板の主表面より下方に位置する、請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の駆動力を向上させることができる半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体装置の電流駆動能力の向上を図るため、ＭＩＳＦＥＴのチャネル領域に積極的にストレスを加える技術が知られている。
【０００３】
特に、近年、シャロー・トレンチ・アイソレーション構造により形成された素子分離絶縁膜からチャネルに加えられる応力に起因する電流駆動能力の変動の抑制が図られた半導体装置が各種提案されている。
【０００４】
たとえば、特開２００７−２７５０２号公報に記載された半導体装置は、第１および第２領域を有する半導体基板と、半導体基板に形成された素子分離絶縁膜と、素子分離絶縁膜によって規定された活性領域とを備えている。そして、第１領域内に形成された素子分離絶縁膜の高さと、第２領域内に形成された素子分離絶縁膜の高さとを異ならせて、一方の高さを他方の高さに対して低くしている。
【０００５】
この半導体装置においては、素子分離絶縁膜の表面をリセスさせることで、素子分離絶縁膜から生じる物理的な応力を解放することができ、素子分離絶縁膜から生じる応力に起因した半導体装置の電流駆動能力の変動の抑制が図られている。
【特許文献１】特開２００７−２７５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来の半導体装置においては、素子分離機能を確保するために、素子分離絶縁膜の高さを確保する必要があり、絶縁膜を低くするのにも制限があった。このため、チャネルに加えられる応力を十分に低減することができず、電流駆動能力の向上および変動の抑制を十分に図ることがきないものとなっている。
【０００７】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜と、半導体基板の主表面上に形成された第１ゲート電極と、半導体基板の主表面上のうち、第１ゲート電極と隣り合う部分に形成された第１導電型の第１不純物領域と、第１ゲート電極と隔てて設けられた第２ゲート電極と、半導体基板の主表面上のうち、第２ゲート電極と隣り合う部分に形成された第２導電型の第２不純物領域と、第１および第２不純物領域上を覆うように形成され、素子分離絶縁膜が半導体基板に加える応力と異なる方向の応力を半導体基板に加えるストレス膜とを備える。そして、上記主表面のうち、第１ゲート電極の隣りに位置する部分は、第１ゲート電極下に位置する部分よりも下方に位置し、第２ゲート電極の隣りに位置する部分から第２ゲート電極下に達する部分は、実質的に面一とされる。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、電流駆動能力の向上および変動の抑制を図ることができる。
【発明を実施するための最良の形態】
【００１０】
図１から図２３を用いて、本発明に係る半導体装置について説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１１】
（実施の形態１）
図１から図１０を用いて、本発明の実施の形態１に係る半導体装置１００について説明する。図１は、半導体装置１００の断面図である。
【００１２】
この図１に示すように、半導体装置１００は、主表面を有する半導体基板２００と、半導体基板２００の主表面のＮＭＯＳ（negative channel Metal Oxide Semiconductor）領域１０１に形成されたＮＭＯＳトランジスタ１１０と、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）領域１０２に形成されたＰＭＯＳトランジスタ１４０とを備えている。
【００１３】
さらに、半導体装置１００は、半導体基板２００の主表面上に形成されたトレンチ溝１０３内に充填され、各素子（ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０）を分離する素子分離絶縁膜１０４を備えている。
【００１４】
素子分離絶縁膜１０４は、ＮＭＯＳ領域１０１と、ＰＭＯＳ領域１０２とを区画すると共に、ＮＭＯＳ領域１０１およびＰＭＯＳ領域１０２内において、複数の活性領域（Ｐ型ウエル領域１０５およびＮ型ウエル領域１０６）を区画する。
【００１５】
ＮＭＯＳ領域１０１には、複数のＮＭＯＳトランジスタ１１０が互いに間隔を隔てて設けられており、素子分離絶縁膜１０４によって互いに分離されている。
【００１６】
ＰＭＯＳ領域１０２には、複数のＰＭＯＳトランジスタ１４０が互いに間隔を隔てて形成されており、素子分離絶縁膜１０４によって互いに分離されている。
【００１７】
図２は、ＮＭＯＳトランジスタ１１０の断面図である。この図２において、ＮＭＯＳトランジスタ１１０はＰ型ウエル領域（第１活性領域）１０５上に形成されている。ＮＭＯＳトランジスタ１１０は、半導体基板２００の主表面上に形成されたゲート絶縁膜１１９と、このゲート絶縁膜１１９上に形成されたゲート電極（第１ゲート電極）１２０と、ソース領域１１１およびドレイン領域１１５（第１不純物領域）とを備えている。
【００１８】
ゲート絶縁膜１１９は、たとえば、シリコン酸化膜等によって形成されており、ゲート電極１２０は、たとえば、ポリシリコン膜等によって構成されている。
【００１９】
ソース領域１１１は、半導体基板２００の主表面のうち、ゲート電極１２０に対して隣り合う部分に形成されており、ドレイン領域１１５は、ゲート電極１２０に対してソース領域１１１と反対側に位置する半導体基板２００の主表面上に形成されている。
【００２０】
ソース領域１１１は、Ｎ型の低濃度不純物領域１１２と、Ｎ型の高濃度不純物領域１１３とを備えており、ドレイン領域１１５は、Ｎ型の低濃度不純物領域１１６と、Ｎ型の
高濃度不純物領域１１７とを備えている。
【００２１】
そして、ソース領域１１１の上面上およびドレイン領域１１５の上面上には、シリサイド膜（金属膜）１１８が形成されている。
【００２２】
ゲート電極１２０の上面上には、シリサイド膜（金属膜）１２５が形成されており、ゲート電極１２０の側面には、サイドウォール１２１が形成されている。
【００２３】
サイドウォール１２１は、ゲート電極１２０、シリサイド膜（金属膜）１２５およびゲート絶縁膜１１９の側面上に形成された第１側壁絶縁膜１２２と、この第１側壁絶縁膜１２２の側面から半導体基板２００の主表面上に延びる第２側壁絶縁膜１２３と、この第２側壁絶縁膜１２３上に形成された第３側壁絶縁膜１２４とを備えている。
【００２４】
第１側壁絶縁膜１２２および第２側壁絶縁膜１２３は、シリコン酸化膜等によって形成されており、第３側壁絶縁膜１２４は、窒化シリコン膜等によって構成されている。
【００２５】
ここで、半導体基板２００の主表面のうち、サイドウォール１２１に対してゲート電極１２０と反対側に位置する領域１７２は、ゲート電極１２０下に位置する領域１７０および、サイドウォール１２１下に位置する領域１７１よりも下方に位置している。
【００２６】
たとえば、領域１７２は、領域１７０や領域１７１よりも２ｎｍ以上７ｎｍ以下程度、下方に位置している。
【００２７】
素子分離絶縁膜１０４のうち、Ｐ型ウエル領域１０５と隣り合う素子分離絶縁膜１０４は、上面１７３が領域１７０および領域１７１より下方に位置している。たとえば、素子分離絶縁膜１０４の上面１７３は、領域１７０および領域１７１よりも、２ｎｍ以上７ｎｍ以下程度下方に位置している。
【００２８】
すなわち、ゲート電極１２０に所定の電圧が印加されることで、ゲート電極１２０下に位置する半導体基板２００内に形成されるチャネル領域は、上面１７３より上方に位置している。
【００２９】
素子分離絶縁膜１０４は、たとえば、高密度プラズマ（HDP：High Density Plasma）ＣＶＤ装置によってトレンチ溝１０３内にシリコン酸化膜を充填することで形成されている。この素子分離絶縁膜１０４は、半導体基板２００（Ｐ型ウエル領域１０５）に対して、ゲート長方向Ｌに圧縮力１９０を加える。
【００３０】
半導体装置１００は、上記のように構成されたＮＭＯＳトランジスタ１１０を覆うストレス絶縁膜１３０を備えている。ストレス絶縁膜１３０は、たとえば、窒化シリコン膜から構成されている。ストレス絶縁膜１３０は、素子分離絶縁膜１０４、シリサイド膜１１８、シリサイド膜１２５、サイドウォール１２１上に形成されており、シリサイド膜１１８を介して、ソース領域１１１、ドレイン領域１１５、ソース領域１４１およびドレイン領域１４５上を覆うように形成されている。
【００３１】
このストレス絶縁膜１３０は、半導体基板２００（Ｐ型ウエル領域１０５）に対して、ゲート長方向Ｌに、圧縮力１９０と反対方向に引張力１９１を加える。すなわち、ストレス絶縁膜１３０が半導体基板２００に加える荷重方向と、素子分離絶縁膜１０４が半導体基板２００に加える荷重方向とが反対方向となるように、素子分離絶縁膜１０４とストレス絶縁膜１３０とは選択されている。なお、ストレス絶縁膜１３０は、ＵＶ光（紫外線）が照射されることで、半導体基板２００に引張力１９１を加えることができる。
【００３２】
ＮＭＯＳトランジスタにおいて、活性領域のうち、チャネル領域となる部分に、ゲート長方向Ｌの圧縮力が加えられることで、ＮＭＯＳトランジスタの電流駆動能力が低下し、ゲート長方向Ｌの引張力が加えられることで、ＮＭＯＳトランジスタの電流駆動能力の向上を図ることができる。
【００３３】
ここで、ＮＭＯＳトランジスタ１１０においては、領域１７０およびその近傍にチャネルが形成される。そして、領域１７０は、素子分離絶縁膜１０４の上面１７３より上方に位置しているため、チャネル領域に、素子分離絶縁膜１０４からの圧縮力１９０が加えられることを抑制することができる。これにより、ＮＭＯＳトランジスタ１１０の電流駆動能力が低下することを抑制することができる。
【００３４】
さらに、ゲート電極１２０に対して、隣り合う半導体基板２００の主表面上には、シリサイド膜１１８を介して、ストレス絶縁膜１３０が形成されており、このストレス絶縁膜１３０によって、半導体基板２００には、ゲート長方向Ｌに引張力１９１が加えられている。これにより、ＮＭＯＳトランジスタ１１０のチャネル領域に、引張力を加えることができ、ＮＭＯＳトランジスタ１１００の電流駆動能力の向上を図ることができる。
【００３５】
特に、領域１７１と、領域１７２との間には、段差部が形成されており、この段差部の側面がシリサイド膜１１８を介して、ストレス絶縁膜１３０によって引っ張られることで、チャネル領域に大きな引張力を加えることができる。これにより、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。そして、段差部の少なくとも一部は、圧縮力１９０が加えられる部分よりも、半導体基板２００の厚さ方向において、チャネル領域に近接しているため、形成されるチャネル領域には、引張力１９１が良好に加えられる。
【００３６】
図３は、ＰＭＯＳトランジスタ１４０の断面図である。この図３において、ＰＭＯＳトランジスタ１４０はＮ型ウエル領域１０６（第２活性領域）上に形成されている。ＰＭＯＳトランジスタ１４０は、半導体基板２００の主表面上に形成されたゲート絶縁膜１４９と、このゲート絶縁膜１４９上に形成されたゲート電極（第２ゲート電極）１５０と、ソース領域１４１およびドレイン領域１４５（第２不純物領域）とを備えている。ゲート電極１５０は、たとえば、ポリシリコン等によって構成されている。
【００３７】
ソース領域１４１は、半導体基板２００の主表面のうち、ゲート電極１５０に対して隣り合う位置に形成されており、ドレイン領域１４５は、ゲート電極１５０に対してソース領域１４１と反対側に位置する半導体基板２００の主表面上に形成されている。
【００３８】
ソース領域１４１は、Ｐ型の低濃度不純物領域１４２と、Ｐ型の高濃度不純物領域１４３とを含む。ドレイン領域１４５は、Ｐ型の低濃度不純物領域１４６と、Ｐ型の高濃度不純物領域１４７とを含む。
【００３９】
そして、ソース領域１４１の上面には、シリサイド膜１４８が形成されており、ドレイン領域１４５の上面にも、シリサイド膜１４８が形成されている。
【００４０】
ゲート電極１５０の上面上には、シリサイド膜（金属膜）１５５が形成されており、ゲート電極１５０の側面には、サイドウォール１５１が形成されている。
【００４１】
なお、サイドウォール１５１は、上記図１に示すサイドウォール１２１と同様に構成されており、第１側壁絶縁膜１５２と、第２側壁絶縁膜１５３と、第３側壁絶縁膜１５４とを備えている。
【００４２】
半導体基板２００の主表面のうち、ゲート電極１５０下に位置する領域１８０と、サイドウォール１５１下に位置する領域１８１とは、実質的に面一となっている。そして、領域１８１と領域１８２との間に形成された段差の大きさよりも、図１に示す領域１７１と領域１７２との間に形成された段差の大きさの方が大きくなっている。なお、領域１８２は、半導体基板２００の主表面のうち、サイドウォール１５１に対してゲート電極１５０と反対側に位置する領域１８２と領域１８１との間の段差は、たとえば、１．５ｎｍ以下程度となっている。すなわち、領域１８２から領域１８０に亘って、半導体基板２００の主表面は、面一とされている。
【００４３】
ここで、素子分離絶縁膜１０４のうち、Ｎ型ウエル領域１０６に隣接する素子分離絶縁膜１０４は、ＰＭＯＳトランジスタ１４０のチャネル領域に圧縮力を加える。そして、素子分離絶縁膜１０４のうち、Ｎ型ウエル領域１０６に隣接する素子分離絶縁膜１０４の上面１８３は、領域１８２、領域１８１および領域１８０より上方または一致している。このため、ゲート電極１５０に所定の電圧を印加することで形成されるチャネル領域には、素子分離絶縁膜１０４からの圧縮力１９０が良好に加えられる。
【００４４】
ＰＭＯＳトランジスタのチャネル領域にゲート長方向Ｌの圧縮力を加えることで、ＰＭＯＳトランジスタの電流駆動能力の向上を図ることができる。そして、このＰＭＯＳトランジスタ１４０を覆うように、ストレス絶縁膜１３０が形成されている。このストレス絶縁膜１３０は、サイドウォール１５１上、シリサイド膜１４８、シリサイド膜１５５上および素子分離絶縁膜１０４の上面１８３上に形成されている。
【００４５】
ここで、図３に示すＰＭＯＳトランジスタ１４０において、領域１８２と領域１８１との間に規定された段差部は、図２に示す領域１７２と領域１７１との間に規定された段差部よりも小さくなっている。このため、ストレス絶縁膜１３０がＰＭＯＳトランジスタ１４０のチャネル領域に加える引張力は、ストレス絶縁膜１３０がゲート電極１２０のチャネル領域に加える引張力よりも小さく抑えられている。
【００４６】
これにより、ストレス絶縁膜１３０からの引張力によって、ＰＭＯＳトランジスタ１４０の電流駆動能力が低下することが抑制されている。
【００４７】
上記のように構成された半導体装置１００の製造方法について、図４から図８を用いて説明する。
【００４８】
図４は、半導体装置１００の製造工程の第１工程を示す断面図である。この図４に示すように、半導体基板２００の主表面上に選択的に、トレンチ溝１０３を形成する。そして、高密度プラズマ（HDP：High Density Plasma）ＣＶＤ装置によってトレンチ溝１０３内にシリコン酸化膜を充填する。
【００４９】
その後、半導体装置１００の主表面上に、レジストマスクを形成して、Ｐ型ウエル領域１０５およびＮ型ウエル領域１０６を形成する。
【００５０】
図５は、半導体装置１００の製造工程の第２工程を示す断面図である。この図５において、まず、半導体基板２００の主表面に熱酸化処理を施して、シリコン酸化膜等の絶縁膜を形成する。そして、この絶縁膜の上面上にポリシリコン膜を堆積する。
【００５１】
その後、これら、熱酸化膜、およびポリシリコン膜にパターニングを施す。これにより、Ｐ型ウエル領域１０５上に、ゲート絶縁膜１１９を介して、ゲート電極１２０が形成される。また、Ｎ型ウエル領域１０６の上面上に、ゲート絶縁膜１４９を介してゲート電極１５０が形成される。
【００５２】
このように、ゲート電極１２０およびゲート電極１５０を形成した後、シリコン酸化膜を堆積し、さらに、ドライエッチングを施すことで、第１側壁絶縁膜１２２をゲート電極１２０の側面上に形成すると共に、ゲート電極１５０の側面上に第１側壁絶縁膜１５２を形成する。
【００５３】
第１側壁絶縁膜１２２および第１側壁絶縁膜１５２を形成した後に、ＰＭＯＳ領域１０２を覆うように、レジストマスクを形成する。その後、ゲート電極１２０と隣り合う半導体基板２００の主表面に、Ｎ型の不純物を注入して、低濃度不純物領域１１２，１１６を形成する。低濃度不純物領域１１２，１１６を形成した後、ＰＭＯＳ領域１０２上のレジストマスクを除去し、ＮＭＯＳ領域１０１上にレジストマスクを形成する。
【００５４】
そして、ＰＭＯＳ領域１０２が位置する半導体基板２００の主表面にＰ型の不純物を注入して、ゲート電極１５０に対して隣り合う位置に低濃度不純物領域１４２，１４６を形成する。
【００５５】
図６は、半導体装置１００の製造工程の第３工程を示す断面図である。この図６に示すように、半導体基板２００の主表面およびゲート電極１２０、１５０を覆うように、シリコン酸化膜等の絶縁膜１６３と、窒化シリコン膜等の絶縁膜１６４と順次ＣＶＤ（Chemical Vapor Deposition）法により順次堆積する。
【００５６】
図７は、半導体装置１００の製造工程の第４工程を示す断面図である。この図７に示すように、ＰＭＯＳ領域１０２が位置する半導体基板２００の主表面上に、レジストマスク１６５を形成する。
【００５７】
そして、ＮＭＯＳ領域１０１内に形成された絶縁膜１６３および絶縁膜１６４にドライエッチングを施して、サイドウォール１２１をゲート電極１２０の側面上に形成する。
【００５８】
この際、半導体基板２００の主表面のうち、サイドウォール１２１に対して隣り合う部分および、素子分離絶縁膜１０４の上面にもエッチングを施す。素子分離絶縁膜１０４の上面が高くなる場合、加えてＨＦ処理等による酸化膜エッチを実施して高さ調整をおこなっても良い。
【００５９】
これにより、半導体基板２００の主表面のうち、サイドウォール１２１に対してゲート電極１２０と反対側に位置する領域１７２と、素子分離絶縁膜１０４の上面１７３とが面一となる。
【００６０】
その一方で、半導体基板２００の主表面のうち、ゲート電極１２０下に位置する領域１７０と、サイドウォール１２１下に位置する領域１７１とは、いずれも、領域１７２および素子分離絶縁膜１０４の上面１７３より、たとえば、２ｎｍ以上７ｎｍ以下程度上方に位置する。
【００６１】
ここで、サイドウォール１２１に対してゲート電極１２０と反対側に位置する半導体基板２００の主表面に施されたオーバエッチング量は、低濃度不純物領域１１２，１１６の深さよりも小さい。このため、上記オーバエッチングにより、低濃度不純物領域１１２，１１６が除去されることを抑制することができる。
【００６２】
このように、ドライエッチングを施した後に、サイドウォール１２１に対してゲート電極１２０と反対側に位置する半導体基板２００の主表面にＮ型の不純物を注入して、高濃度不純物領域１１３，１１７を形成する。これにより、ソース領域１１１およびドレイン領域１１５が形成される。
【００６３】
図８は、半導体装置１００の製造工程の第５工程を示す断面図である。この図８に示すように、レジストマスク１６５を除去した後、ＮＭＯＳ領域１０１が位置する半導体基板の主表面上にレジストマスク１６６を形成する。
【００６４】
その後、ＰＭＯＳ領域１０２上に位置する絶縁膜１６３および絶縁膜１６４にドライエッチングを施す。この際、半導体基板２００の主表面をオーバエッチングを施さない。これにより、ゲート電極１５０下に位置する半導体基板２００の主表面と、サイドウォール１５１下に位置する主表面と、サイドウォール１５１に対してゲート電極１５０と反対側に位置する主表面は、面一の状態が維持される。
【００６５】
そして、上記のようなドライエッチング施した後に、ＰＭＯＳ領域１０２が位置する半導体基板の主表面に、Ｐ型の不純物を注入して、高濃度不純物領域１４３，１４７を形成する。これにより、ソース領域１４１およびドレイン領域１４５が形成される。
【００６６】
図１において、上記のように高濃度不純物領域１４３，１４７を形成した後、レジストマスク１６６を除去する。そして、ソース領域１１１およびドレイン領域１１５上に、シリサイド膜１１８を形成すると共に、ソース領域１４１およびドレイン領域１４５の上面上に、シリサイド膜１４８を形成する。また、ゲート電極１２０、１５０の上面上に、シリサイド膜１２５、１５５を形成する。
【００６７】
このように、シリサイド膜を形成した後に、窒化シリコン膜等のストレス絶縁膜１３０をＣＶＤ法などにより形成する。これにより、ストレス絶縁膜１３０は、シリサイド膜１１８を介してソース領域１１１およびドレイン領域１１５を覆うと共に、サイドウォール１２１およびゲート電極１２０を覆う。さらに、ストレス絶縁膜１３０は、シリサイド膜１４８を介してソース領域１４１およびドレイン領域１４５を覆うと共に、サイドウォール１５１およびゲート電極１５０を覆う。このようにして、本実施の形態１に係る半導体装置１００を製作することができる。
【００６８】
なお、上記図１等に示された半導体装置１００は、素子分離絶縁膜１０４の上面１７３と、領域１７２とが略面一となっているが、これに限られない。
【００６９】
図９は、本実施の形態１に係る半導体装置１００の変形例を示す断面図である。この図９に示す例においては、素子分離絶縁膜１０４の上面１７３は、領域１７２よりも下方に位置している。なお、この図９に示す例においても、領域１７２は、領域１７１および領域１７０よりも下方に位置している。
【００７０】
このように、素子分離絶縁膜１０４は、チャネル領域が形成される領域１７０よりも下方に退避しているため、ゲート電極１２０下に形成されるチャネル領域にゲート長方向Ｌの圧縮力が加えられることを抑制することができる。すなわち、半導体基板２００の厚さ方向において、上面１７３は、領域１７２よりチャネル領域から離れるように形成されているため、素子分離絶縁膜１０４からの圧縮力をさらに低減することができる。
【００７１】
このように、素子分離絶縁膜１０４の上面を領域１７２よりも下方に退避させるには、上記図７に示す第４工程後において、図１０に示すように、素子分離絶縁膜１０４にウエットエッチングを施し、素子分離絶縁膜１０４の上面をトレンチ溝１０３の開口部よりも下方に退避させる。上記第４工程において、素子分離絶縁膜１０４の上面は、略平坦化されているため、ウエットエッチングによっても、素子分離絶縁膜１０４の上面を平坦な状態に維持することができる。そして、上述のような製造工程を経ることで、図９に示すような半導体装置１００を製造することができる。
【００７２】
（実施の形態２）
図１１から図１６を用いて、本発明の実施の形態２に係る半導体装置１００について説明する。なお、図１１から図１６において、上記図１から図１０に示す構成と同一または相等する構成には、同一の符号を付して、その説明を省略する場合がある。
【００７３】
図１１は、本発明の実施の形態２に係る半導体装置１００の断面図であり、図１２は、半導体装置１００のＮＭＯＳトランジスタ１１０における断面図である。この図１１および図１２に示すように、本実施の形態２に係る半導体装置においては、半導体基板２００の主表面のうち、ゲート電極１２０下に位置する領域１７０は、サイドウォール１２１下に位置する領域１７１および、領域１７１に対してゲート電極１２０と反対側に位置する領域１７２よりも上方に位置している。その一方で、半導体基板２００の主表面のうち、サイドウォール１２１に対してゲート電極１２０と反対側に位置する領域１７２と、領域１７１とは、素子分離絶縁膜１０４の上面１７３とは、互いに略面一となるように形成されている。
【００７４】
すなわち、半導体基板２００の主表面のうち、ゲート電極１２０下に位置する部分には、上方に向けて突出する突出部１３１が形成されている。
【００７５】
そして、この突出部１３１の上面上に、ゲート電極１２０が形成されている。チャネル領域は、この突出部１３１に形成される。この突出部１３１は、突出部１３１に対して隣り合う部分よりも、２ｎｍ以上７ｎｍ以下程度、上方に突出している。
【００７６】
ここで、突出部１３１は、素子分離絶縁膜１０４の上面１７３より上方に位置しているため、素子分離絶縁膜１０４からの圧縮力１９０は、突出部１３１に達し難くなっている。特に、素子分離絶縁膜１０４の上面１７３は、領域１７１および領域１７２と略面一となっている。このように、ＮＭＯＳトランジスタ１１０のチャネル領域に、ゲート長方向Ｌの圧縮力が加わり難くなっているため、ＮＭＯＳトランジスタ１１０の電流駆動能力の低下を抑制することができる。
【００７７】
なお、図１１に示すように、本実施の形態２に係る半導体装置１００も、ＰＭＯＳ領域１０２に形成されたＰＭＯＳトランジスタ１４０と、ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０を覆うストレス絶縁膜１３０とを備えている。
【００７８】
本発明の実施の形態２に係る半導体装置１００の製造方法を図１３から図１６を用いて説明する。
【００７９】
図１３は、本実施の形態２に係る半導体装置１００の製造工程の第１工程を示す断面図である。図１３に示すように、半導体基板２００の主表面上に、トレンチ溝１０３を形成して、このトレンチ溝１０３内に素子分離絶縁膜１０４を充填する。そして、半導体装置１００に選択的に、不純物を注入して、Ｐ型ウエル領域１０５と、Ｎ型ウエル領域１０６とを選択的に形成する。
【００８０】
その後、半導体基板２００の主表面上に、シリコン酸化膜等の絶縁膜２１０と、ポリシリコン膜等の導電膜２１１と、パターニングされたレジスト膜２１３とを順次形成する。なお、レジスト膜２１３には、形成するゲート電極１２０およびゲート電極１５０のパターンが形成されている。
【００８１】
そして、導電膜２１１と、絶縁膜２１０とをパターニングすることで、半導体基板２００のＮＭＯＳ領域１０１が位置する部分に、ゲート絶縁膜１１９と、ゲート電極１２０とを順次形成する。同時に、ＰＭＯＳ領域１０２が位置する部分に、ゲート絶縁膜１４９と、ゲート電極１５０とを順次形成する。
【００８２】
この際、半導体基板２００の主表面のうち、ゲート電極１２０と隣り合う部分が略面一になるようオーバエッチングを施す。これにより、半導体装置１００の主表面のうち、ゲート電極１２０と隣り合う領域１７５は、ゲート電極１２０下に位置する領域１７０と略面一となるように位置する。
【００８３】
図１４は、本実施の形態２に係る半導体装置１００の製造工程の第２工程を示す断面図である。この図１４に示すように、レジスト膜２１３を除去して、半導体装置１００の主表面のうち、ＰＭＯＳ領域１０２を覆うように、レジストマスク１６８を形成する。この後、半導体基板２００の主表面のうち、ゲート電極１２０と隣り合う部分を僅かにオーバーエッチングを施す。これにより、半導体装置１００の主表面のうち、ゲート電極１２０と隣り合う領域１７５は、ゲート電極１２０下に位置する領域１７０よりも下方に位置させる。そして、ゲート電極１２０下に位置する部分には、ゲート電極１２０と隣り合う部分よりも上方に向けて突出する突出部１３１が形成される。
【００８４】
図１５は、本実施の形態２に係る半導体装置１００の製造工程の第３工程を示す断面図である。この図１５に示すように、各ゲート電極１２０の側面上に第１側壁絶縁膜１２２を形成すると共にゲート電極１５０の側面上に第１側壁絶縁膜１５２を形成する。その後、半導体装置１００のうち、ゲート電極１２０隣り合う部分に、Ｎ型の不純物を注入して、低濃度不純物領域１１２および低濃度不純物領域１１６を形成する。
【００８５】
さらに、半導体装置１００の主表面のうち、ゲート電極１５０と隣り合う部分に、Ｐ型の不純物を注入し、低濃度不純物領域１４２および低濃度不純物領域１４６を形成する。
【００８６】
図１６は、本実施の形態２に係る半導体装置１００の製造工程の第４工程を示す断面図である。この図１６に示すように、ゲート電極１２０の側面上に、サイドウォール１２１を形成すると共に、サイドウォール１２１に対してゲート電極１２０と反対側に位置する部分に、Ｎ型の不純物を注入することで、高濃度不純物領域１１３および高濃度不純物領域１１７を形成する。これにより、ソース領域１１１およびドレイン領域１１５が形成される。
【００８７】
そして、ゲート電極１５０の側面上にサイドウォール１５１を形成し、サイドウォール１５１に対してゲート電極１５０と反対側に位置する半導体基板２００の主表面上に、高濃度不純物領域１４３および高濃度不純物領域１４７を形成する。これにより、ソース領域１４１およびドレイン領域１４５が形成される。
【００８８】
その後、半導体基板２００の主表面のうち、ソース領域１１１およびドレイン領域１１５が位置する部分に、シリサイド膜１１８を形成すると共に、ソース領域１４１およびドレイン領域１４５が位置する半導体基板２００の主表面上にシリサイド膜１４８を形成する。ここで、シリサイド膜１１８は、半導体基板２００の主表面の上方および半導体基板２００内のいずれの方向にも成長する。このため、図１２に示すように、シリサイド膜１１８下に位置する領域１７２は、サイドウォール１２１下に位置する領域１７１よりも下方に位置する。その後、ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０を覆うように、ストレス絶縁膜１３０を堆積することで、本実施の形態２に係る半導体装置１００を制作することができる。
【００８９】
（実施の形態３）
図１７から図１９を用いて、本発明の実施の形態３に係る半導体装置１００について説明する。なお、図１７から図１９に示す構成のうち、上記図１から図１６に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する場合がある。
【００９０】
図１７は、本実施の形態３に係る半導体装置１００に設けられたＮＭＯＳトランジスタ１１０の断面図である。この図１７に示すように、半導体装置１００のうち、ゲート電極１２０下に位置する部分には、突出部１３１が形成されている。半導体装置１００の主表面のうち、突出部１３１に対して隣り合う領域１７１および領域１７２は、突出部１３１の上面（領域１７０）よりも下方に位置している。
【００９１】
そして、素子分離絶縁膜１０４の上面１７３は、領域１７２よりも下方に位置しており、ストレス絶縁膜１３０は、素子分離絶縁膜１０４の上面１７３と、シリサイド膜１１８の上面と、サイドウォール１２１の上面とを覆うように形成されている。なお、ストレス絶縁膜１３０は、シリサイド膜１１８を介して、半導体装置１００の主表面のうち領域１７２およびトレンチ溝１０３の開口縁部を覆うように形成されている。
【００９２】
素子分離絶縁膜１０４の上面１７３は、突出部１３１よりも下方に位置しているので、素子分離絶縁膜１０４からの圧縮力１９０が突出部１３１に加えられることを抑制することができ、突出部１３１に形成されるチャネル領域に圧縮力１９０が加えられることを抑制することができる。これにより、ＮＭＯＳトランジスタ１１０の電流駆動能力が低下することを抑制することができる。
【００９３】
ここで、ストレス絶縁膜１３０は、素子分離絶縁膜１０４の上面１７３と領域１７２とによって規定される段差部（トレンチ溝１０３の開口縁部）上に形成されている。このため、ストレス絶縁膜１３０は、段差部の表面をゲート長方向Ｌに引っ張ることができる。これにより、半導体基板２００にストレス絶縁膜１３０からの引張力１９１がゲート長方向Ｌに良好に加えられ、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。
【００９４】
さらに、領域１７２上に、ストレス絶縁膜１３０が形成されているので、シリサイド膜１１８を介して、半導体装置１００に引張力１９１を加えることができ、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。
【００９５】
図１８は、本実施の形態３に係る半導体装置１００のＮＭＯＳトランジスタ１１０の変形例を示す断面図である。なお、この図１８においては、上記図１から図１７に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する場合がある。
【００９６】
図１８に示す例においては、半導体装置１００の主表面のうち、突出部１３１の上面上に位置する領域１７０は、領域１７１よりも上方に位置しており、領域１７１は領域１７２よりも上方に位置している。さらに、領域１７２は、素子分離絶縁膜１０４の上面１７３よりも上方に位置している。
【００９７】
そして、ストレス絶縁膜１３０は、上面１７３と、領域１７２と、サイドウォール１２１とを覆うように形成されている。
【００９８】
素子分離絶縁膜１０４の上面１７３は、突出部１３１よりも下方に位置しているため、素子分離絶縁膜１０４からの圧縮力１９０が突出部１３１に加えられることを抑制することができる。
【００９９】
さらに、ストレス絶縁膜１３０は、領域１７２と領域１７１とによって規定される段差部に、シリサイド膜１１８を介して引張力１９１を加えることができる。これにより、チャネルが形成される突出部１３１に直接引張力１９１を加えることができる。さらに、ストレス絶縁膜１３０は、素子分離絶縁膜１０４の上面１７３と領域１７２とによって規定される段差部に引張力１９１を加えることができ、半導体基板２００に大きな引張力１９１を加えることができる。
【０１００】
このように、この図１８に示す例においては、ＮＭＯＳトランジスタ１１０が位置する
半導体装置１００に大きな引張力１９１を加えることができるため、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。さらに、領域１７０および領域１７１とによって規定された段差部と、領域１７２および上面１７３によって規定された段差部は、いずれも、上面１７３よりもチャネル領域に近接している。これにより、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。なお、ゲート電極１２０下に形成されるチャネルは、ゲート電極１２０に所定電圧が印加されることで形成される。
【０１０１】
図１９を用いて、図１８に示す半導体装置１００の製造方法について説明する。図１９は、上記図１５に示された製造工程後の工程を示す断面図である。
【０１０２】
この図１９に示すように、ゲート電極１２０およびゲート電極１５０を覆うように、絶縁膜１６３および絶縁膜１６４を堆積する。
【０１０３】
そして、半導体装置１００の主表面のうち、ＰＭＯＳ領域１０２を覆うように、レジストマスク１６９を形成する。そして、半導体装置１００の主表面のうち、ＮＭＯＳ領域１０１上に位置する絶縁膜１６４および絶縁膜１６３にドライエッチングを施して、サイドウォール１２１を形成する。
【０１０４】
この際、半導体基板２００の主表面のうち、サイドウォール１２１に対してゲート電極１２０と反対側に位置する部分に、エッチングを施す。そして、さらに、素子分離絶縁膜１０４にウエットエッチングを施して、素子分離絶縁膜１０４の上面を領域１７２より下方に位置させる。素子分離絶縁膜１０４の上面が高くなる場合、加えてＨＦ処理等による酸化膜エッチを実施して高さ調整をおこなっても良い。
【０１０５】
その後、領域１７２にＮ型の不純物を注入して、低濃度不純物領域１１２および高濃度不純物領域１１７を形成して、ソース領域１１１およびドレイン領域１１５を形成する。
【０１０６】
そして、レジストマスク１６９を除去し、ＮＭＯＳ領域１０１を覆うようなレジストマスクを形成した後、ＰＭＯＳ領域１０２上に位置する絶縁膜１６３および絶縁膜１６４にドライエッチングを施す。これにより、ゲート電極１５０の側面上に、サイドウォール１５１が形成される。
【０１０７】
その後、サイドウォール１５１に対してゲート電極１５０と反対側に位置する半導体基板２００の主表面上に、Ｐ型の不純物を注入して、高濃度不純物領域１４３および高濃度不純物領域１４７を形成する。これにより、ソース領域１４１およびドレイン領域１４５が形成される。
【０１０８】
ソース領域１４１およびドレイン領域１４５を形成した後、ソース領域１４１、ドレイン領域１４５、ソース領域１１１およびドレイン領域１１５上にシリサイド膜を形成する。これにより、ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０が形成される。その後、これらＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０を覆うように、ストレス絶縁膜１３０を形成することで、図１８に示された半導体装置１００を製作することができる。
【０１０９】
（実施の形態４）
図２０から図２２を用いて、本発明の実施の形態４に係る半導体装置１００について説明する。なお、図２０から図２２に示された構成のうち、上記図１から図１９に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する場合がある。図２０は、本発明の実施の形態４に係る半導体装置１００におけるＮＭＯＳトランジスタ１１０の断面図であり、図２１は、半導体装置１００のＰＭＯＳトランジスタ１４０における断面図である。図２０に示すように、本実施の形態４においては、ＮＭＯＳトランジスタ１１０のサイドウォール膜は、第１側壁絶縁膜１２２と、第２側壁絶縁膜１２３とによって構成されている。
【０１１０】
そして、ストレス絶縁膜１３０は、シリサイド膜１１８の上面上と、素子分離絶縁膜１０４の上面１７３と、第２側壁絶縁膜１２３の上面上に形成されている。
【０１１１】
このため、ストレス絶縁膜１３０からの引張力１９１は、第２側壁絶縁膜１２３を介して、領域１７１に加えられると共に、シリサイド膜１１８を介して領域１７２に加えられる。これにより、半導体基板２００に大きな引張力１９１を突出部１３１および形成されるチャネル領域に加えることができ、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。
【０１１２】
なお、この図２０示す例においても、半導体基板２００の主表面のうち、ゲート電極１２０下に位置する部分には、突出部１３１が形成されている。さらに、素子分離絶縁膜１０４の上面１７３は、突出部１３１よりも下方に位置している。これにより、突出部１３１に形成されるチャネル領域は、素子分離絶縁膜１０４に対して、半導体基板２００の厚さ方向に大きく離間させることができ、素子分離絶縁膜１０４からの圧縮力１９０がチャネル領域に加えられることを抑制することができる。
【０１１３】
図２１に示すように、ＰＭＯＳトランジスタ１４０においては、素子分離絶縁膜１０４の上面１８３は、半導体基板２００の主表面のうち、ゲート電極１５０下に位置する領域１８０よりも上方に位置している。
【０１１４】
これにより、ＰＭＯＳトランジスタ１４０においては、チャネル領域に素子分離絶縁膜１０４からの圧縮力を加えることができ、ＰＭＯＳトランジスタ１４０における電流駆動能力の向上を図ることができる。
【０１１５】
図２２は、本実施の形態４に係る半導体装置１００におけるＮＭＯＳトランジスタ１１０の変形例を示す断面図である。なお、この図２２に示す構成においても、上記図１から図２１に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する。
【０１１６】
この図２２に示す例においても、ＮＭＯＳトランジスタ１１０のサイドウォールは、第１側壁絶縁膜１２２と、第２側壁絶縁膜１２３とによって構成されている。そして、半導体基板２００の主表面のうち、第２側壁絶縁膜１２３に対して、ゲート電極１２０と反対側に位置する領域１７２は、領域１７０および領域１７１よりも下方に位置している。さらに、素子分離絶縁膜１０４の上面１７３は、上面１７３よりも下方に位置している。これにより、形成されるチャネル領域と、素子分離絶縁膜１０４との半導体基板２００の厚さ方向の距離を大きく確保することができ、形成されるチャネル領域に素子分離絶縁膜１０４から圧縮力が加えられることを抑制することができる。
（実施の形態５）
図２３を用いて、本発明の実施の形態５に係る半導体装置１００について説明する。なお、図２３に示す構成のうち、上記図１から図２２に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する場合がある。
【０１１７】
図２３は、本発明の実施の形態５に係る半導体装置１００の断面図である。ここで、この図２３に示す例においては、素子分離絶縁膜１０４は、シリコン窒化膜等から構成されており、素子分離絶縁膜１０４は、半導体基板２００にゲート長方向Ｌの引張力を加えている。ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０を覆うように形成されたストレス絶縁膜１３０は、たとえば、シリコン酸化膜等によって構成されており、半導体基板２００にゲート長方向Ｌの圧縮力を加えている。
【０１１８】
そして、ＰＭＯＳ領域１０２に複数のＰＭＯＳトランジスタ１４０が形成され、ＮＭＯＳ領域１０１には、ＮＭＯＳトランジスタ１１０が間隔をあけて複数形成されている。そして、ＰＭＯＳトランジスタ１４０は、ゲート電極１５０と、サイドウォール１２１と、ソース領域１４１と、ドレイン領域１４５とを備えている。
【０１１９】
半導体基板２００の主表面のうち、ゲート電極１５０下に位置する領域１８０と、サイドウォール１２１下に位置する領域１８１は、サイドウォール１２１に対してゲート電極１５０と反対側に位置する領域１８２よりも、上方に位置している。そして、素子分離絶縁膜１０４の上面１８３は、領域１８０および領域１８１よりも下方に位置している。
【０１２０】
このため、素子分離絶縁膜１０４からの引張力が、ＰＭＯＳトランジスタ１４０のチャネル領域に加えられることを抑制することができ、ＰＭＯＳトランジスタ１４０の電流駆動能力の低下を抑制することができる。
【０１２１】
さらに、領域１８２と領域１８１との間に形成された段差部にシリサイド膜１４８を介して、ストレス絶縁膜１３０からの圧縮力が加えられている。このため、ＰＭＯＳトランジスタ１４０において、ゲート電極１５０下に形成されるチャネル領域には、大きな圧縮力を加えることができ、ＰＭＯＳトランジスタ１４０の電流駆動能力の向上を図ることができる。
【０１２２】
そして、素子分離絶縁膜１０４のうち、Ｐ型ウエル領域１０５と隣り合う素子分離絶縁膜１０４は、上面がゲート電極１２０下に位置する半導体基板２００の主表面と一致または上方に位置している。
【０１２３】
このため、素子分離絶縁膜１０４からの引張力をＮＭＯＳトランジスタ１１０のチャネル領域に加えることができ、ＮＭＯＳトランジスタ１１０の電流駆動能力の向上を図ることができる。なお、ＮＭＯＳ領域１０１において、ストレス絶縁膜１３０は、ＮＭＯＳトランジスタ１１０のチャネル領域に加える圧縮力は、素子分離絶縁膜１０４からの引張力によって低減されている。
【０１２４】
以上のように本発明の実施の形態について説明を行ったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２５】
本発明は、半導体装置に適用することができ、特に、ＭＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた半導体装置に好適である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】ＮＭＯＳトランジスタの断面図である。
【図３】ＰＭＯＳトランジスタの断面図である。
【図４】半導体装置の製造工程の第１工程を示す断面図である。
【図５】半導体装置の製造工程の第２工程を示す断面図である。
【図６】半導体装置の製造工程の第３工程を示す断面図である。
【図７】半導体装置の製造工程の第４工程を示す断面図である。
【図８】半導体装置の製造工程の第５工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の変形例を示す断面図である。
【図１０】図９に示す半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の断面図である。
【図１２】半導体装置のうち、ＮＭＯＳトランジスタにおける断面図である。
【図１３】実施の形態２に係る半導体装置の製造工程の第１工程を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図である。
【図１７】実施の形態３に係る半導体装置に設けられたＮＭＯＳトランジスタの断面図である。
【図１８】図１７に示されたＮＭＯＳトランジスタの変形例を示す断面図である。
【図１９】図１８に示す半導体装置の製造工程を示す断面図である。
【図２０】実施の形態４に係る半導体装置の断面図である。
【図２１】図２０に示された半導体装置におけるＰＭＯＳトランジスタの断面図である。
【図２２】実施の形態４に係る半導体装置の変形例を示す断面図である。
【図２３】実施の形態に５に係る半導体装置の断面図である。
【符号の説明】
【０１２７】
１００  半導体装置、１０３  トレンチ溝、１０４  素子分離絶縁膜、１０５  Ｐ型ウエル領域、１０６  Ｎ型ウエル領域、１１０  ＮＭＯＳトランジスタ、１１１  ソース領域、１１２，１１６  低濃度不純物領域、１１３，１１７  高濃度不純物領域、１１５  ドレイン領域、１３１  突出部、１４０  ＰＭＯＳトランジスタ、１９０  圧縮力、１９１  引張力、２００  半導体基板。
【図１】
2010034409.tif 000003
【図２】
2010034409.tif 000004
【図３】
2010034409.tif 000005
【図４】
2010034409.tif 000006
【図５】
2010034409.tif 000007
【図６】
2010034409.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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