(57)【要約】【課題】内部電圧制御装置及びこれを用いた半導体メモリー装置を提供する。【解決手段】アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、アクティブ信号及びイネーブル信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成し、内部電圧を駆動する内部電圧駆動部と、を含み、イネーブル信号生成部は、第２駆動信号を受信してイネーブル信号をイネーブルさせるか否かを決定する内部電圧制御装置を提供する。【選択図】  図３
2010086644.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、
前記アクティブ信号及び前記イネーブル信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成し、前記内部電圧を駆動する内部電圧駆動部と、を含み、
前記イネーブル信号生成部は、前記第２駆動信号を受信して前記イネーブル信号をイネーブルさせるか否かを決定することを特徴とする内部電圧制御装置。
【請求項２】
前記第１駆動信号が、前記内部電圧を上昇させるための信号であり、前記内部電圧が前記基準電圧よりも低くなると一定ロジックレベルにイネーブルされることを特徴とする請求項１に記載の内部電圧制御装置。
【請求項３】
前記第２駆動信号が、前記内部電圧を下降させるための信号であり、前記内部電圧が前記基準電圧よりも高くなると一定ロジックレベルにイネーブルされることを特徴とする請求項１に記載の内部電圧制御装置。
【請求項４】
前記内部電圧駆動部が、
前記アクティブ信号に応答して駆動され、前記内部電圧と前記基準電圧とを比較し、該比較結果によって内部電圧を上昇させるための第１駆動信号を生成する第１駆動信号生成部と、
前記イネーブル信号に応答してイネーブルされ、前記内部電圧と前記基準電圧とを比較し、該比較結果によって内部電圧を下降させるための第２駆動信号を生成する第２駆動信号生成部と、
前記第１及び第２駆動信号に応答して前記内部電圧を駆動する駆動部と、
を含むことを特徴とする請求項１に記載の内部電圧制御装置。
【請求項５】
前記第１駆動信号生成部が、
前記内部電圧と前記基準電圧とを比較する第１比較部と、
前記第１比較部の出力信号と前記アクティブ信号とを論理和演算して前記第１駆動信号を出力する第１駆動信号出力部と、
を含むことを特徴とする請求項４に記載の内部電圧制御装置。
【請求項６】
前記第２駆動信号生成部が、
前記内部電圧と前記基準電圧とを比較する第２比較部と、
前記第２比較部の出力信号と前記イネーブル信号とを論理積演算して前記第２駆動信号を出力する第２駆動信号出力部と、
を含むことを特徴とする請求項５に記載の内部電圧制御装置。
【請求項７】
前記駆動部が、
前記第１駆動信号に応答して前記内部電圧をプルアップ駆動する第１プルアップ駆動部と、
前記第２駆動信号に応答して前記内部電圧をプルダウン駆動する第１プルダウン駆動部と、を含むことを特徴とする請求項６に記載の内部電圧制御装置。
【請求項８】
前記イネーブル信号生成部が、
前記アクティブ信号がイネーブルされる時に前記イネーブル信号をイネーブルさせて出力し、前記第２駆動信号がディセーブルされる時に前記イネーブル信号をディセーブルさせて出力することを特徴とする請求項１に記載の内部電圧制御装置。
【請求項９】
前記イネーブル信号生成部が、
前記アクティブ信号に応答して第１パルス信号を発生する第１パルス発生部と、
前記アクティブ信号と前記第２駆動信号に応答して第２パルス信号を発生する第２パルス発生部と、
前記第１パルス信号と前記第２パルス信号に応答して前記イネーブル信号を駆動するイネーブル信号駆動部と、
を含むことを特徴とする請求項１に記載の内部電圧制御装置。
【請求項１０】
前記イネーブル信号生成部が、
前記イネーブル信号駆動部の出力信号をラッチするラッチ部と、
前記ラッチ部の出力信号をバッファリングするバッファ部と、
を更に含むことを特徴とする請求項９に記載の内部電圧制御装置。
【請求項１１】
前記第１パルス発生部が、
前記アクティブ信号を所定区間遅延させて出力する第１遅延部と、
前記第１遅延部の出力信号とアクティブ信号とを論理演算し、前記第１遅延部の遅延区間だけのパルス幅を持つ前記第１パルス信号を出力する第１パルス信号出力部と、
を含むことを特徴とする請求項９に記載の内部電圧制御装置。
【請求項１２】
前記第１パルス発生部が、
前記アクティブ信号がイネーブルされる時に前記第１パルス信号を生成することを特徴とする請求項１１に記載の内部電圧制御装置。
【請求項１３】
前記第２パルス発生部が、
前記アクティブ信号と第２駆動信号とを論理積演算する信号入力部と、
前記信号入力部の出力信号を一定区間遅延させて出力する偶数個のインバータ素子からなる第２遅延部と、
前記信号入力部の出力信号を反転させて出力するインバータ素子と、
前記第２遅延部の出力信号と前記インバータ素子の出力信号とを論理積演算し、前記第２遅延部の遅延区間だけのパルス幅を持つ前記第２パルス信号を出力する第２パルス信号出力部と、
を含むことを特徴とする請求項１１に記載の内部電圧制御装置。
【請求項１４】
前記第２パルス発生部が、
前記第２駆動信号がディセーブルされる時に前記第２パルス信号を生成することを特徴とする請求項１３に記載の内部電圧制御装置。
【請求項１５】
前記第２パルス発生部が、
前記アクティブ信号と第２駆動信号とを論理和演算する信号入力部と、
前記アクティブ信号と前記信号入力部の出力信号に応答して第１信号を生成する第１信号生成部と、
前記アクティブ信号と前記第１信号に応答して第２信号を生成する第２信号生成部と、
前記第２信号に応答して第２パルス信号を生成するパルス発生器と、
を含むことを特徴とする請求項９に記載の内部電圧制御装置。
【請求項１６】
前記第１信号生成部が、
前記アクティブ信号に応答してプルアップ駆動する第１プルアップ駆動素子と、
前記アクティブ信号と前記信号入力部の出力信号に応答して否定論理積演算して第１制御信号を出力する第１制御信号出力部と、
前記第１制御信号に応答して前記第１プルアップ駆動素子の出力信号をラッチする第１ラッチ部と、
前記第１制御信号に応答して前記第１ラッチ部の出力信号を伝達する第１伝達部と、
前記第１制御信号に応答して前記第１伝達部の出力信号をラッチする第２ラッチ部と、
前記第２ラッチ部の出力信号をバッファリングして前記第１信号を出力する第１バッファ部と、
前記第１制御信号に応答して前記第２ラッチ部の出力信号を反転させて前記第１ラッチ部に伝達する第２伝達部と、
を含むことを特徴とする請求項１５に記載の内部電圧制御装置。
【請求項１７】
前記第２信号生成部が、
前記アクティブ信号に応答してプルアップ駆動する第２プルアップ駆動素子と、
前記アクティブ信号と前記信号入力部の出力信号に応答して否定論理積演算して第２制御信号を出力する第２制御信号出力部と、
前記第２制御信号に応答して前記第１プルアップ駆動素子の出力信号をラッチする第３ラッチ部と、
前記第２制御信号に応答して前記第３ラッチ部の出力信号を伝達する第３伝達部と、
前記第２制御信号に応答して前記第３伝達部の出力信号をラッチする第４ラッチ部と、
前記第４ラッチ部の出力信号をバッファリングして前記第２信号を出力する第２バッファ部と、
前記第２制御信号に応答して前記第４ラッチ部の出力信号を反転させて前記第３ラッチ部に伝達する第２伝達部と、
を含むことを特徴とする請求項１６に記載の内部電圧制御装置。
【請求項１８】
前記イネーブル信号駆動部が、
前記第１パルス信号に応答して一ノードをプルアップ駆動する第１プルアップ駆動素子と、
前記第２パルス信号に応答して一ノードをプルダウン駆動する第１プルダウン駆動素子と、
を含むことを特徴とする請求項９に記載の内部電圧制御装置。
【請求項１９】
アクティブ信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成する駆動信号生成部と、
前記第１及び第２駆動信号に応答して前記内部電圧を駆動する駆動部と、
前記アクティブ信号及び前記第２駆動信号を受信してイネーブル信号を生成するイネーブル信号生成部と、
を含み、
前記駆動信号生成部は、前記イネーブル信号を受信して前記第２駆動信号の生成を制御することを特徴とする内部電圧制御装置。
【請求項２０】
前記第１駆動信号が、前記内部電圧が前記基準電圧よりも低くなると一定ロジックレベルにイネーブルされることを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２１】
前記第２駆動信号が、前記内部電圧が前記基準電圧よりも高くなると一定ロジックレベルにイネーブルされることを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２２】
前記駆動信号生成部が、
前記アクティブ信号に応答して駆動され、前記内部電圧と前記基準電圧とを比較し、該比較結果によって前記内部電圧を上昇させるための第１駆動信号を生成する第１駆動信号生成部と、
前記イネーブル信号に応答してイネーブルされ、前記内部電圧と前記基準電圧とを比較し、該比較結果によって前記内部電圧を下降させるための第２駆動信号を生成する第２駆動信号生成部と、
を含むことを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２３】
前記第１駆動信号生成部が、
前記内部電圧と前記基準電圧とを比較する第１比較部と、
前記第１比較部の出力信号と前記アクティブ信号とを論理和演算して前記第１駆動信号を出力する第１駆動信号出力部と、
を含むことを特徴とする請求項２２に記載の内部電圧制御装置。
【請求項２４】
前記第２駆動信号生成部が、
前記内部電圧と前記基準電圧とを比較する第２比較部と、
前記第２比較部の出力信号と前記イネーブル信号とを論理積演算して前記第２駆動信号を出力する第２駆動信号出力部と、
を含むことを特徴とする請求項２３に記載の内部電圧制御装置。
【請求項２５】
前記駆動部が、
前記第１駆動信号に応答して前記内部電圧をプルアップ駆動する第１プルアップ駆動部と、
前記第２駆動信号に応答して前記内部電圧をプルダウン駆動する第１プルダウン駆動部と、
を含むことを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２６】
前記イネーブル信号生成部が、
前記アクティブ信号がイネーブルされる時に前記イネーブル信号をイネーブルさせて出力し、前記第２駆動信号がディセーブルされる時に前記イネーブル信号をディセーブルさせて出力することを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２７】
前記イネーブル信号生成部が、
前記アクティブ信号に応答して第１パルス信号を発生する第１パルス発生部と、
前記アクティブ信号と前記第２駆動信号に応答して第２パルス信号を発生する第２パルス発生部と、
前記第１パルス信号と前記第２パルス信号に応答して一ノードをプルアップまたはプルダウン駆動して前記イネーブル信号を出力するイネーブル信号駆動部と、
を含むことを特徴とする請求項１９に記載の内部電圧制御装置。
【請求項２８】
前記イネーブル信号生成部が、
前記イネーブル信号駆動部の出力信号をラッチするラッチ部と、
前記ラッチ部の出力信号をバッファリングするバッファ部と、
を更に含むことを特徴とする請求項２７に記載の内部電圧制御装置。
【請求項２９】
前記第１パルス発生部が、
前記アクティブ信号を一定区間遅延させて出力する奇数個のインバータ素子からなる第１遅延部と、
前記第１遅延部の出力信号とアクティブ信号とを否定論理積演算し、前記第１遅延部の遅延区間だけのパルス幅を持つ前記第１パルス信号を出力する第１パルス信号出力部と、
を含むことを特徴とする請求項２７に記載の内部電圧制御装置。
【請求項３０】
前記第１パルス発生部が、
前記アクティブ信号がイネーブルされる時に前記第１パルス信号を生成することを特徴とする請求項２７に記載の内部電圧制御装置。
【請求項３１】
前記第２パルス発生部が、
前記アクティブ信号と前記第２駆動信号とを論理和演算する信号入力部と、
前記信号入力部の出力信号を一定区間遅延させて出力する偶数個のインバータ素子からなる第２遅延部と、
前記信号入力部の出力信号を反転させて出力するインバータ素子と、
前記第２遅延部の出力信号と前記インバータ素子の出力信号とを論理積演算し、前記第２遅延部の遅延区間だけのパルス幅を持つ第２パルス信号を出力する第２パルス信号出力部と、
を含むことを特徴とする請求項２７に記載の内部電圧制御装置。
【請求項３２】
前記第２パルス発生部が、
前記第２駆動信号がディセーブルされる時に前記第２パルス信号を生成することを特徴とする請求項３１に記載の内部電圧制御装置。
【請求項３３】
前記第２パルス発生部が、
前記アクティブ信号と前記第２駆動信号とを論理積演算する信号入力部と、
前記アクティブ信号と前記信号入力部の出力信号に応答して第１信号を生成する第１信号生成部と、
前記アクティブ信号と前記第１信号に応答して第２信号を生成する第２信号生成部と、
前記第２信号に応答して第２パルス信号を生成するパルス発生器と、
を含むことを特徴とする請求項２９に記載の内部電圧制御装置。
【請求項３４】
前記第１信号生成部が、
前記アクティブ信号に応答してプルアップ駆動する第１プルアップ駆動素子と、
前記アクティブ信号と前記信号入力部の出力信号に応答して否定論理積演算して第１制御信号を出力する第１制御信号出力部と、
前記第１制御信号に応答して前記第１プルアップ駆動素子の出力信号をラッチする第１ラッチ部と、
前記第１制御信号に応答して前記第１ラッチ部の出力信号を伝達する第１伝達部と、
前記第１制御信号に応答して前記第１伝達部の出力信号をラッチする第２ラッチ部と、
前記第２ラッチ部の出力信号をバッファリングして前記第１信号を出力する第１バッファ部と、
前記第１制御信号に応答して前記第２ラッチ部の出力信号を反転させて前記第１ラッチ部に伝達する第２伝達部と、
を含むことを特徴とする請求項３３に記載の内部電圧制御装置。
【請求項３５】
前記第２信号生成部が、
前記アクティブ信号に応答してプルアップ駆動する第２プルアップ駆動素子と、
前記アクティブ信号と前記信号入力部の出力信号に応答して否定論理積演算して第２制御信号を出力する第２制御信号出力部と、
前記第２制御信号に応答して前記第１プルアップ駆動素子の出力信号をラッチする第３ラッチ部と、
前記第２制御信号に応答して前記第３ラッチ部の出力信号を伝達する第３伝達部と、
前記第２制御信号に応答して前記第３伝達部の出力信号をラッチする第４ラッチ部と、
前記第４ラッチ部の出力信号をバッファリングして前記第２信号を出力する第２バッファ部と、
前記第２制御信号に応答して前記第４ラッチ部の出力信号を反転させて前記第３ラッチ部に伝達する第２伝達部と、
を含むことを特徴とする請求項３３に記載の内部電圧制御装置。
【請求項３６】
前記イネーブル信号駆動部が、
前記第１パルス信号に応答して一ノードをプルアップ駆動する第１プルアップ駆動素子と、
前記第２パルス信号に応答して一ノードをプルダウン駆動する第１プルダウン駆動素子と、
を含むことを特徴とする請求項２７に記載の内部電圧制御装置。
【請求項３７】
アクティブ信号に応答して駆動され、内部電圧と基準電圧とを比較して第１駆動信号を生成する第１駆動信号生成部と、
イネーブル信号に応答して駆動され、前記内部電圧と前記基準電圧とを比較して第２駆動信号を生成する第２駆動信号生成部と、
前記アクティブ信号と前記第２駆動信号に応答して前記イネーブル信号を生成するイネーブル信号生成部と、
前記第１及び第２駆動信号に応答して前記内部電圧を駆動する駆動部と、
を含むことを特徴とする内部電圧制御装置。
【請求項３８】
前記第１駆動信号が、前記内部電圧が前記基準電圧よりも低くなると、前記内部電圧を上昇させるために一定ロジックレベルにイネーブルされることを特徴とする請求項３７に記載の内部電圧制御装置。
【請求項３９】
前記第２駆動信号が、前記内部電圧が前記基準電圧よりも高くなると、前記内部電圧を下降させるために一定ロジックレベルにイネーブルされることを特徴とする請求項３７に記載の内部電圧制御装置。
【請求項４０】
前記イネーブル信号生成部が、
前記アクティブ信号がイネーブルされる時に前記イネーブル信号をイネーブルさせて出力し、前記第２駆動信号がディセーブルされる時に前記イネーブル信号をディセーブルさせて出力することを特徴とする請求項３７に記載の内部電圧制御装置。
【請求項４１】
内部電圧を生成する内部電圧生成部と、
アクティブ信号及びイネーブル信号によって駆動され、前記内部電圧と基準電圧とを比較して前記内部電圧を制御する内部電圧制御部と、
前記内部電圧を受けて駆動され、ビットラインの電位差をセンシングするセンスアンプと、
を含むことを特徴とする半導体メモリー装置。
【請求項４２】
前記内部電圧制御部が、
前記アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、
前記アクティブ信号及び前記イネーブル信号によって駆動され、前記内部電圧と前記基準電圧とを比較して第１及び第２駆動信号を生成し、前記内部電圧を駆動する内部電圧駆動部と、
を含み、
前記イネーブル信号生成部は、前記第２駆動信号を受信して前記イネーブル信号をイネーブルさせるか否かを決定することを特徴とする請求項４１に記載の半導体メモリー装置。
【請求項４３】
前記イネーブル信号生成部が、
前記アクティブ信号がイネーブルされる時に前記イネーブル信号をイネーブルさせて出力し、前記第２駆動信号がディセーブルされる時に前記イネーブル信号をディセーブルさせて出力することを特徴とする請求項４２に記載の半導体メモリー装置。
【請求項４４】
前記イネーブル信号生成部が、
前記アクティブ信号に応答して第１パルス信号を発生する第１パルス発生部と、
前記アクティブ信号と前記第２駆動信号に応答して第２パルス信号を発生する第２パルス発生部と、
前記第１パルス信号と前記第２パルス信号に応答して前記イネーブル信号を駆動するイネーブル信号駆動部と、
を含むことを特徴とする請求項４２に記載の半導体メモリー装置。
【請求項４５】
前記内部電圧駆動部が、
前記アクティブ信号に応答して駆動され、前記内部電圧と前記基準電圧とを比較し、該比較結果によって前記内部電圧を上昇させるための第１駆動信号を生成する第１駆動信号生成部と、
前記イネーブル信号に応答してイネーブルされ、前記内部電圧と前記基準電圧とを比較し、該比較結果によって前記内部電圧を下降させるための第２駆動信号を生成する第２駆動信号生成部と、
前記第１及び第２駆動信号に応答して前記内部電圧を駆動する駆動部と、
を含むことを特徴とする請求項４２に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に係り、より詳細には、内部電圧制御装置に関する。
【背景技術】
【０００２】
一般に、半導体メモリーは、ワードラインを活性化させる時に、チャージシェアリング（charge sharing）による二つのビットライン（ＢＬ，／ＢＬ）の電位差をセンシングする速度を上げる目的で、センスアンプのプルアップ電圧レベルを内部電圧ＶＣＯＲＥよりも高い電源電圧ＶＤＤに一定時間維持させる。
【０００３】
これをオーバードライビング（OVER-DRIVING）といい、オーバードライビング以降にはセンスアンプのプルアップ電圧を内部電圧ＶＣＯＲＥに維持させる。この過程で内部電圧ＶＣＯＲＥが上昇することとなるため、上昇した内部電圧ＶＣＯＲＥを元のレベルに戻すための内部電圧制御装置が用いられる（下記特許文献１及び２参照）。
【０００４】
図１は、従来技術による内部電圧制御装置を示すブロック図であり、図２は、図１の動作を説明するための図である。
【０００５】
図１を参照すると、従来技術による内部電圧制御装置は、内部電圧を上昇させるための駆動信号ＤＲＶ＿ＯＮＢを生成する第１駆動信号生成部１００と、内部電圧を下降させるための駆動信号ＲＥＬＥＡＳＥ＿ＯＮを生成する第２駆動信号生成部２００と、駆動信号ＤＲＶ＿ＯＮＢ，ＲＥＬＥＡＳＥ＿ＯＮに応答して内部電圧を駆動する駆動部３００と、を含む。
【０００６】
このような内部電圧制御装置は、アクティブ信号ＡＣＴＩＶＥがイネーブルされる時に、内部電圧ＶＣＯＲＥレベルによって第１駆動信号生成部１００と第２駆動信号生成部２００を駆動する。
【０００７】
第１駆動信号生成部１００は、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも低くなると内部電圧ＶＣＯＲＥレベルを上げる機能を果たし、第２駆動信号生成部２００は、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも高くなると内部電圧ＶＣＯＲＥレベルを下げる機能を果たす。
【０００８】
図２を参照すると、従来技術による内部電圧制御装置は、アクティブ信号ＡＣＴＩＶＥがイネーブルされた状態で単に内部電圧レベルによってのみ駆動するため、オーバードライビングにより上昇した内部電圧レベルを元に戻す区間の外においても余分に動作し、電流消耗を招く。また、第１駆動信号生成部１００と第２駆動信号生成部２００の反応時間が異なる場合には、第１及び２駆動信号生成部１００，２００が同時に動作する場合が発生し、電流損失がより増加してしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第７，４２０，４０７号公報
【特許文献２】米国特許第７，４５６，６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記の問題点を解決するためのもので、その目的は、オーバードライビングにより上昇した内部電圧を下げた後に、次のオーバードライビングによる内部電圧上昇時まで内部電圧を下げる機能をディセーブルさせることによって余分の動作を抑止し、電流消耗を減らす、内部電圧制御装置及びこれを用いた半導体メモリー装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一実施例による内部電圧制御装置は、アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、前記アクティブ信号及びイネーブル信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成し、内部電圧を駆動する内部電圧駆動部と、を含み、前記イネーブル信号生成部は、前記第２駆動信号を受信して前記イネーブル信号をイネーブルさせるか否かを決定する。
【００１２】
また、本発明の他の実施例による内部電圧制御装置は、アクティブ信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成する駆動信号生成部と、前記第１及び第２駆動信号に応答して前記内部電圧を駆動する駆動部と、前記アクティブ信号及び前記第２駆動信号を受信してイネーブル信号を生成するイネーブル信号生成部と、を含み、前記駆動信号生成部は、前記イネーブル信号を受信して前記第２駆動信号の生成を制御する。
【００１３】
また、本発明の更に他の実施例による内部電圧制御装置は、アクティブ信号に応答してイネーブルされ、内部電圧と基準電圧とを比較して第１駆動信号を生成する第１駆動信号生成部と、イネーブル信号に応答してイネーブルされ、内部電圧と基準電圧とを比較して第２駆動信号を生成する第２駆動信号生成部と、前記アクティブ信号と第２駆動信号に応答してイネーブル信号を生成するイネーブル信号生成部と、前記第１及び第２駆動信号に応答して内部電圧を駆動する駆動部と、を含む。
【００１４】
また、本発明の一実施例による半導体メモリー装置は、内部電圧を生成する内部電圧生成部と、アクティブ信号及びイネーブル信号によって駆動され、内部電圧と基準電圧とを比較して前記内部電圧を制御する内部電圧制御部と、前記内部電圧を受けて駆動され、ビットラインの電位差をセンシングするセンスアンプと、を含む。
【発明の効果】
【００１５】
本発明に係る内部電圧制御装置及びこれを用いた半導体メモリー装置によれば、オーバードライビングにより上昇した内部電圧を下げた後に、次のオーバードライビングによる内部電圧上昇時まで内部電圧を下げる機能をディセーブルさせるため、余分の動作を抑止し、電流消耗を減らすことが可能になる。
【図面の簡単な説明】
【００１６】
【図１】従来技術による内部電圧制御装置を示すブロック図である。
【図２】図１の動作を説明するための図である。
【図３】本発明による内部電圧制御装置を示すブロック図である。
【図４】図３における第１駆動信号生成部の回路図である。
【図５】図３における第２駆動信号生成部の回路図である。
【図６】図３におけるイネーブル信号生成部の回路図である。
【図７】図６における第１パルス発生部の回路図である。
【図８】図６における第２パルス発生部の一実施例を示す回路図である。
【図９】図６における第２パルス発生部の他の実施例を示す回路図である。
【図１０】図３の動作を説明するためのタイミング図である。
【図１１】本発明による半導体メモリー装置を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、具体的な実施例に挙げて本発明をより詳細に説明する。ただし、下記の実施例は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１８】
図３は、本発明の一実施例による内部電圧制御装置を示すブロック図である。
【００１９】
図３を参照すると、本実施例による内部電圧制御装置は、内部電圧駆動部１とイネーブル信号生成部２とを含む。
【００２０】
内部電圧駆動部１は、アクティブ信号ＡＣＴＩＶＥ及びイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによって駆動され、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較し、第１及び第２駆動信号ＤＲＶ＿ＯＮＢ、ＲＥＬＥＡＳＥ＿ＯＮによって内部電圧ＶＣＯＲＥを駆動する。
【００２１】
イネーブル信号生成部２は、アクティブ信号ＡＣＴＩＶＥと第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答してイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮを生成し、このとき、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮによってイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮをイネーブルさせるか否かを決定する。
【００２２】
内部電圧駆動部１は、アクティブ信号ＡＣＴＩＶＥによって駆動され、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較し、第１及び第２駆動信号ＤＲＶ＿ＯＮＢ、ＲＥＬＥＡＳＥ＿ＯＮを生成する駆動信号生成部３と、第１及び第２駆動信号ＤＲＶ＿ＯＮＢ、ＲＥＬＥＡＳＥ＿ＯＮに応答して内部電圧ＶＣＯＲＥを駆動する駆動部６と、を含む。
【００２３】
駆動信号生成部３は、内部電圧ＶＣＯＲＥを上昇させるための第１駆動信号ＤＲＶ＿ＯＮＢを生成する第１駆動信号生成部４と、内部電圧ＶＣＯＲＥを下降させるための第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮを生成する第２駆動信号生成部５と、を含む。
【００２４】
第１駆動信号生成部４は、アクティブ信号ＡＣＴＩＶＥがイネーブルされる時、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較し、その比較結果によって内部電圧を上昇させるための第１駆動信号ＤＲＶ＿ＯＮＢを生成する。
【００２５】
第２駆動信号生成部５は、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮがイネーブルされる時、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較し、その比較結果によって内部電圧ＶＣＯＲＥを下降させるための第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮを生成する。
【００２６】
駆動部６は第１駆動信号ＤＲＶ＿ＯＮＢに応答して内部電圧を上昇させて駆動する第１プルアップ駆動部ＰＭ１と、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答して内部電圧ＶＣＯＲＥを下降させて駆動する第１プルダウン駆動部ＮＭ１と、を含む。
【００２７】
図４は、図３における第１駆動信号生成部の回路図である。
【００２８】
図４を参照すると、第１駆動信号生成部４は、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較する第１比較部４１と、アクティブ信号ＡＣＴＩＶＥを反転させて出力するインバータ素子ＩＶ１と、第１比較部４１の出力信号とインバータ素子ＩＶ１の出力信号とを論理和演算して第１駆動信号ＤＲＶ＿ＯＮＢを出力する第１駆動信号出力部４２と、を含む。
【００２９】
このような第１駆動信号生成部４は、アクティブ信号ＡＣＴＩＶＥがハイレベルにイネーブルされた状態で、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも低くなると第１駆動信号ＤＲＶ＿ＯＮＢをローレベルにイネーブルさせて出力する。
【００３０】
図５は、図３における第２駆動信号生成部の回路図である。
【００３１】
図５を参照すると、第２駆動信号生成部５は、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較する第２比較部５１と、第２比較部５１の出力信号とイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮとを論理積演算して第２駆動信号を出力する第２駆動信号出力部５２と、を含む。
【００３２】
このような第２駆動信号生成部５は、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮがハイレベルにイネーブルされた状態で、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも高くなると第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮをハイレベルにイネーブルさせて出力する。
【００３３】
図６は、図３におけるイネーブル信号生成部の回路図である。
【００３４】
図６を参照すると、イネーブル信号生成部２は、アクティブ信号ＡＣＴＩＶＥに応答して第１パルス信号ＥＮＰＢを発生する第１パルス発生部２１と、アクティブ信号ＡＣＴＩＶＥと第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答して第２パルス信号ＥＮＢＰを発生する第２パルス発生部２２と、第１パルス信号ＥＮＰＢと第２パルス信号ＥＮＢＰに応答してイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮを駆動するイネーブル信号駆動部２３と、を含む。
【００３５】
イネーブル信号駆動部２３は、第１パルス信号ＥＮＰＢに応答して一ノードをプルアップ駆動する第１プルアップ駆動素子ＰＭ２と、第２パルス信号ＥＮＢＰに応答して一ノードをプルダウン駆動する第１プルダウン駆動素子ＮＭ２と、を含む。
【００３６】
そして、イネーブル信号生成部２は、イネーブル信号駆動部２３の出力信号をラッチするラッチ部２４と、ラッチ部２４の出力信号をバッファリングするバッファ部２５と、を更に含む。
【００３７】
図７は、図６における第１パルス発生部の回路図である。
【００３８】
図７を参照すると、第１パルス発生部２１は、アクティブ信号ＡＣＴＩＶＥを一定区間遅延させて出力する奇数個のインバータ素子からなる第１遅延部２１１と、第１遅延部２１１の出力信号とアクティブ信号ＡＣＴＩＶＥに応答して否定論理積演算して第１パルス信号ＥＮＰＢを出力する第１パルス信号出力部２１２と、を含む。このような第１パルス発生部２１は、アクティブ信号ＡＣＴＩＶＥがローレベルからハイレベルにイネーブルされる時に第１パルス信号ＥＮＰＢを生成する。
【００３９】
図８は、図６における第２パルス発生部の一実施例を示す回路図である。
【００４０】
図８を参照すると、第２パルス発生部２２は、アクティブ信号ＡＣＴＩＶＥと第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮとを論理積演算する信号入力部２２１と、信号入力部２２１の出力信号ＩＮを一定区間遅延させて出力する偶数個のインバータ素子からなる第２遅延部２２２と、信号入力部２２１の出力信号を反転させて出力するインバータ素子２２４と、第２遅延部２２２の出力信号とインバータ素子２２４の出力信号に応答して論理積演算して第２パルス信号ＥＮＢＰを出力する第２パルス信号出力部２２３と、を含む。このような第２パルス発生部２２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルに遷移される時、すなわち、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがディセーブルされる時に第２パルス信号ＥＮＰＢを生成する。
【００４１】
図９は、図６における第２パルス発生部の他の実施例を示す回路図である。
【００４２】
図９を参照すると、第２パルス発生部２２は、アクティブ信号ＡＣＴＩＶＥと第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答して論理積演算する信号入力部２６と、信号入力部２６の出力信号とアクティブ信号ＡＣＴＩＶＥに応答して第１信号Ｓ１を生成する第１信号生成部２７と、アクティブ信号ＡＣＴＩＶＥと第１信号Ｓ１に応答して第２信号Ｓ２を生成する第２信号生成部２８と、第２信号Ｓ２に応答して第２パルス信号ＥＮＢＰを生成するパルス発生器２９と、を含む。
【００４３】
第１信号生成部２７は、アクティブ信号ＡＣＴＩＶＥに応答してプルアップ駆動する第１プルアップ駆動素子ＰＭ３と、アクティブ信号ＡＣＴＩＶＥと信号入力部２６の出力信号とを否定論理積演算して第１制御信号ＣＲＢ１を出力する第１制御信号出力部２７１と、第１制御信号出力部２７１の出力信号に応答して第１プルアップ駆動素子ＰＭ３の出力信号をラッチする第１ラッチ部２７２と、第１制御信号出力部２７１の出力信号に応答して第１ラッチ部２７２の出力信号を伝達する第１伝達部２７３と、第１制御信号出力部２７１の出力信号に応答して第１伝達部２７３の出力信号をラッチする第２ラッチ部２７４と、第１制御信号出力部２７１の出力信号に応答して第２ラッチ部２７４の出力信号を反転させて第１ラッチ部２７２に伝達する第２伝達部２７５と、を含む。
【００４４】
第２信号生成部２８は、アクティブ信号ＡＣＴＩＶＥに応答してプルアップ駆動する第２プルアップ駆動素子ＰＭ４と、アクティブ信号ＡＣＴＩＶＥと第２信号生成部２７の出力信号Ｓ１に応答して否定論理積演算して第２制御信号ＣＲＢ２を出力する第２制御信号出力部２８１と、第２制御信号に応答して第２プルアップ駆動素子ＰＭ４の出力信号をラッチする第３ラッチ部２８２と、第２制御信号に応答して第３ラッチ部２８２の出力信号を伝達する第３伝達部２８３と、第２制御信号ＣＲＢ２に応答して第３伝達部２８３の出力信号をラッチする第４ラッチ部２８４と、第２制御信号に応答して第４ラッチ部２８４の出力信号を反転させて第３ラッチ部２８２に伝達する第４伝達部２８５と、を含む。
【００４５】
パルス発生器２９は、図６における第１パルス発生部の回路構成と同一である。
【００４６】
このような第２パルス発生部２２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルにＮ回目に遷移する時に一定区間を持つ第２パルス信号ＥＮＢＰを生成し、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮをディセーブルさせる。本実施例による第２パルス発生部２２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルに３回目に遷移する時に第２パルス信号ＥＮＢＰを生成する。
【００４７】
具体的に説明すると、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルに遷移する時、信号入力部２６はローレベル信号を出力し、第１制御信号出力部２７１は、ハイレベルのアクティブ信号ＡＣＴＩＶＥとローレベルの信号入力部２６の出力信号に応答してハイレベルの信号ＣＲＢ１とローレベルの信号ＣＲ１を第１制御信号として出力する。
【００４８】
こうすると、第１伝達部２７３は、第１制御信号ＣＲ１，ＣＲＢ１に応答してイネーブルされるので、第１信号Ｓ１はローレベルの信号として出力される。
【００４９】
続いて、第２制御信号出力部２８１は、ハイレベルのアクティブ信号ＡＣＴＩＶＥとローレベルの第１信号Ｓ１の出力信号に応答してハイレベルの信号ＣＲＢ２とローレベルの信号ＣＲ２を第２制御信号として出力する。
【００５０】
こうすると、第３伝達部２８３は、第２制御信号ＣＲ２，ＣＲＢ２に応答してイネーブルされるので、第２信号Ｓ２はローレベルの信号として出力される。
【００５１】
続いて、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがローレベルからハイレベルに遷移する時、信号入力部２６はハイレベル信号を出力し、第１制御信号出力部２７１はハイレベルのアクティブ信号ＡＣＴＩＶＥとハイレベルの信号入力部２６の出力信号に応答してローレベルの信号ＣＲＢ１とハイレベルの信号ＣＲ１を第１制御信号として出力する。
【００５２】
すると、第２伝達部２７５は、ローレベルの信号ＣＲＢ１とハイレベルの信号ＣＲ１に応答してイネーブルされるのでロー信号を出力し、第１ラッチ部２７２はハイレベル信号を出力する。この時、第１伝達部２７３は、信号ＣＲ１，ＣＲＢ１に応答してディセーブルされるので、第１信号Ｓ１はローレベル信号をそのまま維持し、第２信号Ｓ２もローレベルの信号を維持する。
【００５３】
続いて、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮが再びハイレベルからローレベルに遷移すると、信号入力部２６はローレベル信号を出力し、第１制御信号出力部２７１はハイレベルのアクティブ信号ＡＣＴＩＶＥとローレベルの信号入力部２６の出力信号に応答してハイレベルの信号ＣＲＢ１とローレベルの信号ＣＲ１を第１制御信号として出力する。
【００５４】
すると、第１伝達部２７３はハイレベルの信号ＣＲＢ１とローレベルの信号ＣＲ１に応答してイネーブルされるので、第１ラッチ部２７２のハイレベル信号を伝達する。その結果、第１信号Ｓ１はハイレベル信号に変わって出力される。
【００５５】
続いて、第２制御信号出力部２８１は、ハイレベルのアクティブ信号ＡＣＴＩＶＥとハイレベルの第１信号Ｓ１の出力信号に応答してローレベルの信号ＣＲＢ２とハイレベルの信号ＣＲ２を第２制御信号として出力する。
【００５６】
すると、第３伝達部２８３は、信号ＣＲ２，ＣＲＢ２に応答してディセーブルされ、第４伝達部２８５はイネーブルされるので、第３ラッチ部２８２の出力信号はハイレベルに変わるが、第２信号Ｓ２はローレベルの信号を維持する。
【００５７】
このような方式で、再び第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルに遷移すると、第２信号Ｓ２はローレベルからハイレベルの信号に遷移する。
【００５８】
これにより、パルス発生器２９は第２信号Ｓ２に応答して第２パルス信号ＥＮＢＰを生成する。
【００５９】
このような方式で駆動する第２パルス発生部２２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルに３回目に遷移する時に、一定区間を持つ第２パルス信号ＥＮＢＰを生成し、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮをディセーブルさせる。
【００６０】
図１１は、本発明による半導体メモリー装置を示すブロック図である。
【００６１】
図１１を参照すると、本実施例による半導体メモリー装置は、内部電圧ＶＣＯＲＥを生成する内部電圧生成部２０と、内部電圧ＶＣＯＲＥを制御するための内部電圧制御部１０と、内部電圧を受けて駆動するセンスアンプ３０と、を含む。
【００６２】
内部電圧制御部１０は、アクティブ信号ＡＣＴＩＶＥ及びイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによって駆動され、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦCとを比較して内部電圧ＶＣＯＲＥを制御する。このような内部電圧制御部１０は、アクティブ信号ＡＣＴＩＶＥがハイレベルにイネーブルされると、内部電圧ＶＣＯＲＥを電源電圧ＶＤＤレベルとして駆動するオーバードライビング動作を行い、オーバードライビングにより上昇した内部電圧ＶＣＯＲＥを下降させる動作を行う。
【００６３】
センスアンプ３０は、内部電圧制御部１０から制御される内部電圧ＶＣＯＲＥを受けて駆動され、ビットラインの電位差をセンシングする。
【００６４】
内部電圧制御部１０は、内部電圧駆動部１とイネーブル信号生成部２とを含む。
【００６５】
図３を参照すると、内部電圧駆動部１は、アクティブ信号ＡＣＴＩＶＥ及びイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによって駆動され、内部電圧ＶＣＯＲＥと基準電圧ＶＲＥＦＣとを比較し、第１及び第２駆動信号ＤＲＶ＿ＯＮＢ，ＲＥＬＥＡＳＥ＿ＯＮによって内部電圧ＶＣＯＲＥを駆動する。
【００６６】
イネーブル信号生成部２は、アクティブ信号ＡＣＴＩＶＥと第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答してイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮを生成するが、このとき、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮによってイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮがイネーブルされるか否かを決定する。
【００６７】
このように構成された本実施例による半導体メモリーの内部電圧制御回路の動作について説明すると、下記の通りである。図１０は、図３の動作を説明するためのタイミング図である。
【００６８】
半導体メモリーは、ワードラインを活性化させる時、チャージシェアリング（charge sharing）による二つのビットラインＢＬ，／ＢＬの電位差をセンシングする速度を上げるべく、センスアンプのプルアップ電圧レベルを内部電圧ＶＣＯＲＥよりも高い電源電圧ＶＤＤに一定時間維持させるオーバードライビング（OVER_DRIVING）動作を行う。
【００６９】
本実施例では、図３乃至図９を参照しつつ、オーバードライビング（OVER-DRIVING）により内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦCよりも高く上昇すると内部電圧ＶＣＯＲＥを素早く下降させる制御動作と、内部電圧ＶＣＯＲＥを下降させた以降に制御する動作とに分けて説明する。
【００７０】
まず、オーバードライビングにより内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦCよりも高く上昇する場合、内部電圧を下降させる制御動作は、下記の通りである。
【００７１】
第１駆動信号生成部４は、オーバードライビングによって上昇した内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも高くなると、第１駆動信号ＤＲＶ＿ＯＮＢをハイレベルとして出力する。
【００７２】
こうすると、第１プルアップ駆動部ＰＭ１は、ハイレベルの第１駆動信号ＤＲＶ＿ＯＮＢに応答してディセーブルされる。
【００７３】
第２駆動信号生成部５は、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによってイネーブルされるか否かが決定されるが、このようなイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮはイネーブル信号生成部２で生成される。
【００７４】
図６及び図７を参照すると、イネーブル信号生成部２は、アクティブ信号ＡＣＴＩＶＥがローレベルからハイレベルにイネーブルされると、第１パルス発生部２１を通じてローレベルの第１パルス信号ＥＮＰＢを出力する。
【００７５】
具体的に説明すると、第１遅延部２１１は、ローレベルからハイレベルに遷移されるアクティブ信号ＡＣＴＩＶＥを反転遅延させて出力し、第１パルス信号出力部２１２は、第１遅延部２１１の出力信号とハイレベルのアクティブ信号ＡＣＴＩＶＥとを否定論理積演算し、第１遅延部２１１の遅延区間だけのパルス幅を持つローレベルの第１パルス信号ＥＮＰＢを出力する。
【００７６】
結果として、イネーブル信号生成部２は、アクティブ信号ＡＣＴＩＶＥがローレベルからハイレベルにイネーブルされる時に、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮをハイレベルにイネーブルさせて出力する。
【００７７】
第２駆動信号生成部５は、ハイレベルのイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによってイネーブルされ、オーバードライビングにより内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも高くなっているので、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮをハイレベルとして出力する。
【００７８】
こうすると、内部電圧駆動部１は、ハイレベルの第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答して内部電圧ＶＣＯＲＥをプルダウン駆動して下降させる。
【００７９】
次に、オーバードライビングにより上昇した内部電圧を下降させた以後、内部電圧を制御する動作について説明する。
【００８０】
第１駆動信号生成部４は、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも低くなると、第１駆動信号ＤＲＶ＿ＯＮＢをローレベルにイネーブルさせて出力する。
【００８１】
すると、第１プルアップ駆動部ＰＭ１は、ローレベルの第１駆動信号ＤＲＶ＿ＯＮＢに応答して内部電圧をプルアップ駆動して上昇させる。
【００８２】
第２駆動信号生成部５は、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも低くなると、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮをローレベルとして出力する。
【００８３】
こうすると、第１プルダウン駆動部ＮＭ１は、ローレベルの第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮに応答してディセーブルされる。
【００８４】
続いて、図６及び図８を参照すると、イネーブル信号生成部２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルにディセーブルされる時に、第２パルス発生部２２を通じてハイレベルの第２パルス信号ＥＮＢＰを生成する。
【００８５】
具体的に説明すると、第１パルス発生部２２は、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルにディセーブルされると、第２遅延部２２２の遅延区間だけのパルス幅を持つハイレベルの第２パルス信号ＥＮＢＰを出力する。
【００８６】
結果として、第２駆動信号ＲＥＬＥＡＳＥ＿ＯＮがハイレベルからローレベルにディセーブルされるとハイレベルの第２パルス信号ＥＮＢＰが生成されるので、イネーブル信号生成部２は、イネーブル信号ＲＥＬＥＡＳＥ＿ＥＮをローレベルにディセーブルさせて出力する。
【００８７】
続いて、第２駆動信号生成部５は、ローレベルのイネーブル信号ＲＥＬＥＡＳＥ＿ＥＮによってディセーブルされるので、内部電圧ＶＣＯＲＥが基準電圧ＶＲＥＦＣよりも高い場合にもディセーブルされて動作しない。
【００８８】
このように、本実施例による半導体メモリーの内部電圧制御回路は、オーバードライビングにより上昇した内部電圧ＶＣＯＲＥを、第２駆動信号生成部５をイネーブルさせて下降させた後に、次のオーバードライビングによる内部電圧上昇時まで第２駆動信号生成部５をディセーブルさせることによって、余分の動作を抑止し、電流消耗を低減することができる。
【符号の説明】
【００８９】
１    内部電圧駆動部
２    イネーブル信号生成部
３    駆動信号生成部
６    駆動部
４    第１駆動信号生成部
５    第２駆動信号生成部
１０    内部電圧制御部
２０    内部電圧生成部
２１    第１パルス発生部
２２    第２パルス発生部
２３    イネーブル信号駆動部
２４    ラッチ部
２５    バッファ部
２６    信号入力部
２７    第１信号生成部
２８    第２信号生成部
２９    パルス発生器
３０    センスアンプ
４１    第１比較部
４２    第１駆動信号出力部
５１    第２比較部
５２    第２駆動信号出力部
ＰＭ１    第１プルアップ駆動部
ＮＭ１    第１プルダウン駆動部
ＩＶ１    インバータ素子
ＰＭ２    第１プルアップ駆動素子
ＮＭ２    第１プルダウン駆動素子
ＰＭ３    第１プルアップ駆動素子
ＰＭ４    第２プルアップ駆動素子
【図１】
2010086644.tif 000003
【図２】
2010086644.tif 000004
【図３】
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【図４】
2010086644.tif 000006
【図５】
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【図６】
2010086644.tif 000008
【図７】
2010086644.tif 000009
【図８】
2010086644.tif 000010
【図９】
2010086644.tif 000011
【図１０】
2010086644.tif 000012
【図１１】
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