【手続補正書】
【提出日】平成17年2月14日(2005.2.14)
【手続補正１】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正２
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体記憶装置
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとして、フローティングゲート形のＥＥＰＲＯＭが用いられている。ＥＥＰＲＯＭは、図１６に示すメモリセルＭＣを行列配置することにより構成される。
【０００３】
図１６Ａに示すように、半導体基板４の上部には、ソースＳとドレインＤが形成されている。ソースＳとドレインＤとの間に形成されたチャネル領域ＣＨの上部には、トンネル酸化膜ＴＦ、フローテイングゲートＦＧ、層間膜ＬＦ、コントロールゲートＣＧが、この順に積み上げられている。これらで、メモリセルＭＣを構成している。
【０００４】
図１７Ａに、従来のＥＥＰＲＯＭ２の平面構成を示す。図１７Ｂは、図１７Ａに示す従来のＥＥＰＲＯＭ２の結線図である。図１７に示すように、ＥＥＰＲＯＭ２の第１列を構成するメモリセルＭＣ11〜ＭＣ31のコントロールゲートＣＧ11〜ＣＧ31は連続して形成され、ワードラインＷＬ１を構成している。第２列〜第４列も同様である。
【０００５】
第１行を構成するメモリセルＭＣ11〜ＭＣ14のドレイン領域Ｄ11〜Ｄ14は、ビットラインＢＬ１に接続されている。第２行〜第３行も同様である。すべてのメモリセルＭＣ11〜ＭＣ34のソース領域Ｓ11〜Ｓ34は、グランドに接地されている。
【０００６】
たとえば、ＥＥＰＲＯＭ２のメモリセルＭＣ23に情報”１”を書込む場合、つぎのように行なう。図１７Ｂに示すワードラインＷＬ３にのみ１２Ｖの電圧を印加するとともに、ビットラインＢＬ２にのみ６．５Ｖの電圧を印加する。
【０００７】
これにより、図１６Ａに示すように、加速された電子の一部が、メモリセルＭＣ(この場合はＭＣ23）のトンネル酸化膜ＴＦを飛び越えて、フローティングゲートＦＧに取込まれる。これが、”１”の状態である。これに対し、フローティングゲートＦＧに電子が取込まれていない状態が、”０”の状態である。なお、これらの状態は、電源を切っても保持され、消去、書込みをしない限り半永久的に持続する。
【０００８】
メモリセル２の情報を消去するには、図１７Ｂに示すワードラインＷＬ３のみを接地するとともに、グランドラインＧＬに１２Ｖの電圧を印加する。
【０００９】
これにより、図１６Ｂに示すように、メモリセルＭＣ(この場合はＭＣ13〜ＭＣ33）のフローティングゲートＦＧに取込まれていた電子が、トンネル酸化膜ＴＦを飛び越えて、ソース領域Ｓに引き抜かれる。これにより、メモリセルＭＣは”０”の状態に戻る。このようにして、ＥＥＰＲＯＭ２に対する情報の書込み、消去を行なうことができる。
【００１０】
なお、特開平５−３２６８９３号公報には、絶縁性を有するトラップ膜に電子を捕獲することにより情報を記憶するＭＮＯＳ型のメモリセルを有する不揮発性メモリが開示されている。
【特許文献１】特開平５−３２６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来のＥＥＰＲＯＭ２には、次のような問題点があった。図１７Ａに示すように、従来のＥＥＰＲＯＭ２は、隣接する２列のソース領域、例えばＳ12〜Ｓ32およびＳ13〜Ｓ33を接続するための活性領域Ａ２３を設けなければならないため、Ｘ方向の寸法を小さくすることが困難であった。
【００１２】
また、活性領域Ａ１、Ａ２３、Ａ４を接地するためのグランドラインＧＬ（図１７Ｂ参照）を、所定ビット（例えば１６ビット）ごとに、ビットラインＢＬ間に設けなければならないため、Ｙ方向の寸法を小さくすることが困難であった。このため、高集積化の要望にこたえることができないという問題があった。
【００１３】
この問題を解決するために、従来より、仮想グランドアレイ構造のＥＥＰＲＯＭ６が提案されている。
【００１４】
図１８Ａに、従来の仮想グランドアレイ構造のＥＥＰＲＯＭ６の平面構成を示す。図１８Ｂは、図１８Ａに示す従来の仮想グランドアレイ構造のＥＥＰＲＯＭ６の結線図である。図１８に示すように、ＥＥＰＲＯＭ６の第１列を構成するメモリセルＭＣ11〜ＭＣ31のコントロールゲートＣＧ11〜ＣＧ31は連続して形成され、ワードラインＷＬ１を構成している。第２列〜第３列も同様である。
【００１５】
第１行を構成するメモリセルＭＣ11〜ＭＣ13のソース領域Ｓ11〜Ｓ13と、第２行を構成するメモリセルＭＣ21〜ＭＣ23のドレイン領域Ｄ21〜Ｄ23とは同一の活性領域により形成され、この活性領域がビットラインＢＬ２を構成している。第１行、第３行も同様である。
【００１６】
このように、仮想グランドアレイ構造のＥＥＰＲＯＭ６によれば、図１７に示すＥＥＰＲＯＭ２のように、ワードライン間に活性領域Ａ１、Ａ２３、Ａ４を設ける必要がないため、Ｘ方向の寸法を小さくすることができる。また、グランドラインＧＬを、ビットラインＢＬ間に設ける必要がないため、Ｙ方向の寸法を小さくすることができる。このため、高集積化が可能となる。
【００１７】
しかし、この従来の仮想グランドアレイ構造のＥＥＰＲＯＭ６には次のような問題点があった。図１９Ａは、図１８Ａに示すＥＥＰＲＯＭ６を構成するメモリセルＭＣ（図１８ＡにおいてはＭＣ31）のＲ−Ｒ断面を示す図である。
【００１８】
図１８Ａに示すように、ＥＥＰＲＯＭ６においては、メモリセルＭＣのソース領域Ｓおよびドレイン領域Ｄは、コントロールゲートＣＧを接続して形成されるワードラインＷＬの真下にある。このため、製造工程において、図１９Ａに示すように、まずソース領域Ｓおよびドレイン領域Ｄが形成され、その後、トンネル酸化膜ＴＦ、フローティングゲートＦＧ、層間膜ＬＦ、コントロールゲートＣＧすなわちワードラインＷＬが形成される。
【００１９】
したがって、不純物の拡散によりいったん形成されたソース領域Ｓおよびドレイン領域Ｄが、その後の加熱工程で再び熱拡散するおそれがある。このため、後の拡散を見越して、メモリセルＭＣ間の寸法を大きく取らなければならず、高集積化に限界を生じていた。
【００２０】
また、ソース領域Ｓおよびドレイン領域Ｄを形成した後、トンネル酸化膜ＴＦを形成するため、不純物濃度の高いソース領域Ｓおよびドレイン領域Ｄに接するトンネル酸化膜ＴＦが厚くなる。このため、消去動作の際、フローティングゲートＦＧからソース領域Ｓに電子を引き抜きにくいという問題が生じていた。
【００２１】
この問題を解決するために、図１９Ｂに示すメモリセル８が提案されている。このメモリセル８は、図１８に示すＥＥＰＲＯＭ６において、図１９Ａに示すメモリセルＭＣの替りに用いる。メモリセル８は、トンネル酸化膜ＴＦ、フローティングゲートＦＧ、層間膜ＬＦ、コントロールゲートＣＧを形成した後、これらをマスクとして、ソース領域Ｓおよびドレイン領域Ｄを形成する。
【００２２】
したがって、ソース領域Ｓおよびドレイン領域Ｄが、再拡散するおそれはない。また、セルフアラインによりソース領域Ｓおよびドレイン領域Ｄを形成することができるため、位置決め精度が高い。このため、高集積化が可能となる。
【００２３】
しかし、各メモリセルのコントロールゲートＣＧを相互に接続するために、別途配線を施し、これをワードラインＷＬとしなければならない。このため、工程が増し、製造コストが増大する。
【００２４】
さらに、メモリセルＭＣ（図１９Ａ）、メモリセル８（図１９Ｂ）のいずれを用いるにせよ、図１８Ａに示す構成のＥＥＰＲＯＭ６においては、ビットラインＢＬ１〜ＢＬ４が埋め込み拡散層により形成されているため、電気抵抗が大きく、高速読み出しが困難であった。
【００２５】
この発明はこのような従来のＥＥＰＲＯＭなど半導体記憶装置の問題点を改良し、集積度が高く、高速読取りが可能で、かつ、安価な半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明に係る半導体記憶装置は、上部にコントロールゲートを有するチャネル領域をメモリセルに含んでおり、このメモリセルを行列状に配置した半導体基板上に、同一列のメモリセルのコントロールゲート同士をコントロールゲート上にて接続するワードラインを備えている半導体記憶装置において、前記メモリセルのワードラインと隣接する他のワードラインとの間に、前記メモリセルおよび前記他のワードラインのメモリセルで共用する、ソース領域またはドレイン領域として用いるための第１の活性領域を有しているとともに、前記メモリセルのワードラインと隣接するさらに他のワードラインとの間に、前記メモリセルおよび前記さらに他のワードラインのメモリセルで共用する、ソース領域またはドレイン領域として用いるための第２の活性領域を有しており、同一行のメモリセルの第１の活性領域に接続する第１のビットラインと、同一行のメモリセルの第２の活性領域に接続する第２のビットラインとを、それぞれ備えている構成である。
【００２７】
このように、隣接する行の隣接するビットラインを共用するように構成してもよく、つまり、仮想グランドアレイを採用した構成であってもよい。したがって、ソース領域を相互に接続するための活性領域をワードライン間に設ける必要はない。また、この活性領域を接地するためのグランドラインをビットライン間に設ける必要はない。このため、メモリセルの集積度を高めることができる。
【００２８】
また、隣接するワードライン間に独立活性領域を設けることを特徴とする。
【００２９】
したがって、ワードラインと、独立活性領域つまりソース領域およびドレイン領域とが重なり合うことはない。このため、ワードラインを形成した後、ソース領域およびドレイン領域を形成することができる。その結果、後の加熱工程によるソース領域およびドレイン領域の再拡散を考慮する必要がなく、メモリセルの集積度をさらに高めることができる。また、ワードラインをマスクとして、セルフアラインでソース領域およびドレイン領域を形成することができるため、チャネル領域とソース領域およびドレイン領域との位置合わせが正確になり、メモリセルの集積度をいっそう高めることができる。さらに、コントロールゲートとワードラインとを兼用することができる。このため、コントロールゲートの形成工程とワードラインの形成工程とを別々に設ける必要がなく、半導体記憶装置を安価に製造することができる。また、２つのメモリセル間においてのみ供用される独立活性領域を複数個設けるとともに、各活性領域を導体で構成されたビットラインにより接続することを特徴とする。したがって、多数のメモリセル間において供用される活性層を設け、この活性層自体をビットラインとする場合に比べ、ビットラインの電気抵抗が少なく、高速読取りが可能となる。すなわち、集積度が高く、高速読取りが可能で、かつ、安価な半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法を提供することができる。
【００３０】
また、本発明に係る半導体記憶装置は、上述の半導体記憶装置において、同一列を構成するメモリセルの配置方向と同一行を構成するメモリセルの配置方向とが直交するようメモリセルを配置し、ワードラインとビットラインとが直交するよう構成であってもよい。したがって、ビットラインおよびワードラインにそれぞれ接続されるデコーダなど周辺回路の配置が容易になる。すなわち、さらに集積度の高い半導体記憶装置を提供することができる。
【００３１】
また、上述の半導体記憶装置は、第１のビットラインおよび第２のビットラインが、前記メモリセルのワードラインの上をまたぐように設けられている構成であってもよい。また、第１の活性領域および第２の活性領域が、前記コントロールゲートのパターンをマスクとしたセルフアライン方式で作成されている構成であってもよい。また、前記ワードラインが、前記コントロールゲートと一体となり、前記コントロールゲートを延長するように設けられている構成であってもよい。また、前記ビットラインをポリシリコンまたはアルミニウム、アルミ・シリコン合金、アルミ・シリコン・銅合金など、埋め込み拡散層に比べて電気抵抗の小さい材質にて形成した構成であってもよい。また、前記メモリセルのコントロールゲート下のチャネル領域を挟んで設けられたソース領域とドレイン領域とを接続するキャリア移動方向が、前記メモリセルのワードラインと直交する角度で配置されており、前記ビットラインが、前記ワードラインと直交しない、傾斜した角度で配置されている構成であってもよい。また、前記メモリセルのコントロールゲート下のチャネル領域を挟んで設けられたソース領域とドレイン領域とを接続するキャリア移動方向が、前記メモリセルのワードラインと直交しない、傾斜した角度で配置されており、前記ビットラインが前記ワードラインと直交する角度で配置されている構成であってもよい。また、前記ワードラインのチャネル領域におけるキャリア移動方向と、隣接するワードラインのチャネル領域におけるキャリア移動方向とが、異なっている構成であってもよい。また、前記メモリセルのコントロールゲート下のチャネル領域を挟んで設けられたソース領域とドレイン領域とを接続するキャリア移動方向が、前記メモリセルのワードラインと直交する角度で配置されており、前記ビットラインが、前記ワードラインと直交する方向に伸びているとともに、隣接するビットラインに向かう方向に凸状の張り出し部を有することによって櫛状となっている構成であってもよい。
【発明の効果】
【００３２】
上述のように、半導体記憶装置は、同一行を構成するメモリセルのソース領域相互を接続することにより１のビットラインを形成し、同一行を構成するメモリセルのドレイン領域相互を接続することにより他の１のビットラインを形成し、隣接する行の隣接するビットラインを共用するようにした構成であってもよい。すなわち、仮想グランドアレイを採用した構成であってもよい。
【００３３】
したがって、ソース領域を相互に接続するための活性領域をワードライン間に設ける必要はない。また、この活性領域を接地するためのグランドラインをビットライン間に設ける必要はない。このため、メモリセルの集積度を高めることができる。
【００３４】
また、隣接するワードライン間に独立活性領域を設けることを特徴とする。したがって、ワードラインと、独立活性領域つまりソース領域およびドレイン領域とが重なり合うことはない。このため、ワードラインを形成した後、ソース領域およびドレイン領域を形成することができる。
【００３５】
その結果、後の加熱工程によるソース領域およびドレイン領域の再拡散を考慮する必要がなく、メモリセルの集積度をさらに高めることができる。また、ワードラインをマスクとして、セルフアラインでソース領域およびドレイン領域を形成することができるため、チャネル領域とソース領域およびドレイン領域との位置合わせが正確になり、メモリセルの集積度をいっそう高めることができる。
【００３６】
さらに、コントロールゲートとワードラインとを兼用することができる。このため、コントロールゲートの形成工程とワードラインの形成工程とを別々に設ける必要がなく、半導体記憶装置を安価に製造することができる。
【００３７】
また、２つのメモリセル間においてのみ供用される独立活性領域を複数個設けるとともに、各活性領域を導体で構成されたビットラインにより接続することを特徴とする。
【００３８】
したがって、多数のメモリセル間において供用される活性層を設け、この活性層自体をビットラインとする場合に比べ、ビットラインの電気抵抗が少なく、高速読取りが可能となる。
【００３９】
また、本発明に係る半導体記憶装置は、上述の半導体記憶装置において、同一列を構成するメモリセルの配置方向と同一行を構成するメモリセルの配置方向とが直交するようメモリセルを配置し、ワードラインとビットラインとが直交するようにした構成であってもよい。
【００４０】
したがって、ビットラインおよびワードラインにそれぞれ接続されるデコーダなど周辺回路の配置が容易になる。
【発明を実施するための最良の形態】
【００４１】
図１に、この発明の一実施例による半導体記憶装置であるＥＥＰＲＯＭ２０の平面構成を示す。図２は、図１における断面Ｐ−Ｐ、断面Ｑ−Ｑを示す図である。また、図３は、図１に表されたＥＥＰＲＯＭ２０を模式的に表した斜視図であり、図４は、その結線図である。
【００４２】
ＥＥＰＲＯＭ２０は、メモリセルＭＣ11〜ＭＣ74を半導体基板２２に行列配置することにより、構成される。図１に示す実施例においては、１６個のメモリセルＭＣ11〜ＭＣ74を７行４列の行列に配置している。行列の列内要素はＹ方向に配置されており、行内要素はＵ方向に配置されている。
【００４３】
ただし、図３に示すように、メモリセルＭＣ11〜ＭＣ74が形成される素子形成領域２８は、いずれも、Ｘ方向に長手寸法を有する直線状に形成されている。したがって、行列の行内要素の配置方向Ｕと、１つの素子形成領域２８に形成されるメモリセルの配置方向Ｘとが交差する関係になっている。すなわち、同一行を構成するメモリセルが、それぞれ異なる素子形成領域２８に形成されている。なお、図２Ａに示す断面Ｐ−Ｐは、ひとつの素子形成領域２８の縦断面を表している。
【００４４】
メモリセルＭＣ11〜ＭＣ74の構造を、ＭＣ53を例に説明する。図１における断面Ｐ−Ｐを表す図２Ａに示すように、半導体基板２２の上部には、ソース領域Ｓ53とドレイン領域Ｄ53が形成されている。ソース領域Ｓ53とドレイン領域Ｄ53との間に形成されたチャネル領域ＣＨ53の上部には、トンネル酸化膜ＴＦ53、フローテイングゲートＦＧ53、層間膜ＬＦ53、コントロールゲートを兼ねるワードラインＷＬ３が、この順に積み上げられている。これらで、メモリセルＭＣ53を構成している。
【００４５】
図１における断面Ｑ−Ｑを表す図２Ｂに示すように、第３列を構成するメモリセルＭＣ33〜ＭＣ63のコントロールゲートは、連続的に形成されワードラインＷＬ３を形成している。第１列、第２列、第４列についても同様である。
【００４６】
図２Ａに示すように、ワードラインＷＬ２、ＷＬ３間には、ワードラインＷＬ２、ＷＬ３にそれぞれ接続される２つのメモリセルＭＣ42、ＭＣ53のソース領域Ｓ42、Ｓ53が、連続的に設けられ、１つの独立活性領域Ｋ42を形成している。また、ワードラインＷＬ３、ＷＬ４間には、ワードラインＷＬ３、ＷＬ４にそれぞれ接続される２つのメモリセルＭＣ53、ＭＣ64のドレイン領域Ｄ53、Ｄ64が、連続的に設けられ、１つの独立活性領域Ｋ53を形成している。このように、図１に示す実施例においては、２０個の独立活性領域Ｋ00〜Ｋ74が形成されている。
【００４７】
図１に示すように、第４行を構成するメモリセルＭＣ41〜ＭＣ44のドレイン領域Ｄ41〜Ｄ44が形成されている独立活性領域Ｋ30〜Ｋ33を、ポリシリコンなど導体により接続することによりビットラインＢＬ３を形成している。ここで、独立活性領域Ｋ31〜Ｋ33は、それぞれ、第３行を構成するメモリセルＭＣ31〜ＭＣ33のドレイン領域Ｄ31〜Ｄ33を含んでいるから、ビットラインＢＬ３は、第３行を構成するメモリセルＭＣ31〜ＭＣ33のドレイン領域Ｄ31〜Ｄ33を相互に接続するビットラインでもある。
【００４８】
また、第４行を構成するメモリセルＭＣ41〜ＭＣ44のソース領域Ｓ41〜Ｓ44が形成されている独立活性領域Ｋ41〜Ｋ44を、導体により接続することによりビットラインＢＬ４を形成している。ビットラインＢＬ３の場合同様、ビットラインＢＬ４は、第５行を構成するメモリセルＭＣ52〜ＭＣ54のソース領域Ｓ52〜Ｓ54を相互に接続するビットラインでもある。ビットラインＢＬ０〜ＢＬ２、ＢＬ５〜ＢＬ７も同様に形成されている。
【００４９】
つぎに、ＥＥＰＲＯＭ２０の動作を、図４の結線図を参照しつつ図５に基づいて説明する。図４に示す第５行第３列のメモリセルＭＣ53に情報”１”を書込む場合、図５（ａ）欄に示すように、ワードラインＷＬ３にのみ１２Ｖの高電位を与え、その他のワードラインＷＬ１、ＷＬ２、ＷＬ４には接地電位０Ｖを与える。また、ビットラインＢＬ５に６．５Ｖの高電位を与えるとともに、ビットラインＢＬ４に接地電位０Ｖを与える。その他のビットラインＢＬ０〜ＢＬ３、ＢＬ６、ＢＬ７は開放する。また、半導体基板２２（図２Ａ参照）には接地電位０Ｖを与える。
【００５０】
このように接続することにより、メモリセルＭＣ53は、図１６Ａに示すメモリセルＭＣと同様の状態になる。したがって、加速された電子の一部が、メモリセルＭＣ53のトンネル酸化膜ＴＦ５３を飛び越えて、フローティングゲートＦＧ53に取込まれる（図２Ａ参照）。これにより、メモリセルＭＣ53は”１”の状態になる。このようにして、メモリセルＭＣ53にのみ”１”を書込むことができる。
【００５１】
メモリセルＭＣ53に書込まれた情報”１”を消去する場合は、図５（ｂ）欄に示すように、ワードラインＷＬ３にのみ接地電位０Ｖを与え、その他のワードラインＷＬ１、ＷＬ２、ＷＬ４は開放する。また、ビットラインＢＬ４にのみ１２Ｖの高電位を与え、その他のビットラインＢＬ０〜ＢＬ３、ＢＬ５〜ＢＬ７は開放する。また、半導体基板２２には接地電位を与える。
【００５２】
このように接続することにより、メモリセルＭＣ53は、図１６Ｂに示すメモリセルＭＣと同様の状態になる。したがって、メモリセルＭＣ53のフローティングゲートＦＧ53に取込まれていた電子が、トンネル酸化膜ＴＦ53を飛び越えて、ソース領域Ｓ53に引き抜かれる（図２Ａ参照）。これにより、メモリセルＭＣ53は”０”の状態に戻る。このようにして、メモリセルＭＣ53に書込まれた”１”のみを消去することができる。
【００５３】
なお、消去時にワードラインＷＬ１、ＷＬ２、ＷＬ４（図中＊１）を開放するよう構成したが、これらに、高電位たとえば５Ｖを印加するよう構成することもできる。このように構成すれば、確実にメモリセルＭＣ53の情報のみを消去することができ、好都合である。
【００５４】
また、ワードラインＷＬ１〜ＷＬ４の印加電圧Ｖｗを、０Ｖ≦Ｖｗ≦１２Ｖの範囲で適当に選択することにより、同一行内のメモリセルＭＣ52〜ＭＣ54のうち任意のメモリセルを選択的に消去することができる。たとえば、ビットラインＢＬ０〜ＢＬ７の条件を図５（ｂ）欄と同一にし、ワードラインＷＬ１、ＷＬ２に５Ｖの電圧を印加するとともに、ワードラインＷＬ３、ＷＬ４に０Ｖの電圧を印加すると、同一行内のメモリセルＭＣ52〜ＭＣ54のうち、メモリセルＭＣ53、ＭＣ54の情報のみを選択的に消去することができる。
【００５５】
また、図５（ｂ）欄の例では、ワードラインＷＬ３に接地電位０Ｖを与えるとともに、ビットラインＢＬ４に１２Ｖの高電位を与えるよう構成したが、これらの電位を負側にシフトさせることもできる。たとえば、ワードラインＷＬ３に−１０Ｖの負の高電位を与えるとともに、ビットラインＢＬ４に５Ｖの電位を与えるよう構成することができる。
【００５６】
このように構成すると、消去時における高電位側（半導体基板２２に対する電位の絶対値の大きい側）が、リーク電流を生じにくいワードライン側となる。このため、昇圧回路を用いて、５Ｖ電源から高圧（−１０Ｖ）をつくりだすことが可能となる。したがって、５Ｖ電源のみを用いる単一電源化が可能となる。
【００５７】
メモリセルＭＣ53の記憶内容を読み出す場合は、図５（ｃ）欄に示すように、ワードラインＷＬ３にのみ５Ｖの電位を与え、その他のワードラインＷＬ１、ＷＬ２、ＷＬ４には接地電位０Ｖを与える。また、ビットラインＢＬ５に１Ｖの電位を与えるとともに、ビットラインＢＬ６は開放するか１Ｖの電位を与えるかしておく。その他のビットラインＢＬ０〜ＢＬ４、ＢＬ７には接地電位を与える。また、半導体基板２２には接地電位を与える。
【００５８】
このように接続すると、メモリセルＭＣ53が”０”のときは、図２Ａに示すチャネル領域ＣＨ53にチャネルが形成されるため、メモリセルＭＣ53のソース領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ５間に電流が流れる。一方、メモリセルＭＣ53が”１”のときは、チャネル領域ＣＨ53にはチャネルが形成されないため、メモリセルＭＣ53のソース領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ５間には電流が流れない。したがって、ドレイン電流すなわちビットラインＢＬ５に流れる電流を検出することにより、メモリセルＭＣ53の記憶内容を読み出すことができる。
【００５９】
図５（ｃ）欄において、その他のビットラインＢＬ０〜ＢＬ４、ＢＬ７と異なり、ビットラインＢＬ６については、開放するか１Ｖの電位を与えるかするよう構成したのは、次の理由による。もしビットラインＢＬ６に接地電位を与えると、メモリセルＭＣ63が”０”状態である場合は、図４に示すように、ビットラインＢＬ５、ＢＬ６間の電位差によりメモリセルＭＣ63がオン状態となり、ビットラインＢＬ５、ＢＬ６間に電流が流れる。このため、仮にメモリセルＭＣ53が”１”状態であったとしても、ビットラインＢＬ５に流れる電流を検出して、メモリセルＭＣ53が”０”状態であると判断してしまうおそれがあるからである。
【００６０】
なお、図５（ｃ）欄において、その他のワードラインＷＬ１、ＷＬ２、ＷＬ４には接地電位０Ｖを与えるよう構成したが、ワードラインＷＬ１、ＷＬ２、ＷＬ４に負電圧たとえば−３Ｖを印加するよう構成することもできる。このように構成すると、同一行の他のメモリセルＭＣ52またはＭＣ54が過剰消去されている（しきい値が０Ｖ以下になっている）場合であっても、メモリセルＭＣ52またはＭＣ54の影響を排除することができ、好都合である。
【００６１】
このようにして、メモリセルＭＣ53に対して、書込み、消去、読み出し動作を行なわせることができる。すべてのメモリセルＭＣ11〜ＭＣ74に対して同様な動作を行なわせることができる。なお、上述の電圧のかけかたは一例であり、本発明はこれに限定されるものではない。
【００６２】
つぎに、ＥＥＰＲＯＭ２０の製造方法を、図６〜図１０および図１、図２に基づいて説明する。まず、図６に示すように、Ｐ型半導体で構成された半導体基板２２の素子分離領域２４にＬＯＣＯＳ膜２６を形成する。ＬＯＣＯＳ膜２６は、１０００℃程度の水蒸気雰囲気中で、素子分離領域２４のシリコン酸化膜のみを選択的に７０００オングストローム程度まで成長させることにより形成する。なお図６Ａは、ＥＥＰＲＯＭ２０の、この工程における平面図を表し、図６Ｂ、Ｃは、それぞれ、図６Ａにおける断面Ｐ−Ｐ、断面Ｑ−Ｑを表す。
【００６３】
つぎに、図７に示すように、素子分離領域２４間に挟まれた素子形成領域２８に、厚さが１００オングストローム程度のトンネル酸化膜ＴＦを形成し、その上部にポリシリコンにより構成されたフローティングゲートＦＧを形成する。フローティングゲートＦＧは、ＣＶＤ法により半導体基板２２の上部全面を覆うように形成したポリシリコン膜にリンを拡散ドープし、その後、ポリシリコン膜をフォトリソグラフィー法を用いてパターニングすることにより形成する。
【００６４】
つぎに、図８に示すように、半導体基板２２の上部全面を覆うように層間膜ＬＦを形成する。この実施例においては層間膜ＬＦとして、熱酸化法やＣＶＤ法により形成されたＯＮＯ膜（シリコン酸化膜＋シリコン窒化膜＋シリコン酸化膜の３層構造の膜）が用いられている。
【００６５】
つぎに、図９に示すように、コントロールゲートすなわちワードラインＷＬを形成する。まず、ＣＶＤ法により半導体基板２２の上部全面を覆うように、ワードラインＷＬとなるポリシリコン膜を形成する。この場合、ポリシリコン膜の厚さは４０００オングストローム程度に設定される。なお、ポリシリコン膜の替りにポリサイド膜（ポリシリコン＋シリサイドの２層構造の膜）を用いることもできる。つぎに、導電性を確保するために、形成したポリシリコン膜にリンを拡散ドープする。
【００６６】
つぎに、形成されたポリシリコン膜の上部を覆うように、シリコン酸化膜などにより構成された絶縁膜３０を形成する。この絶縁膜３０は、ワードラインＷＬと、後述するコンタクト用のポリシリコン３４との絶縁性を確保するためのものである。
【００６７】
その後、ポリシリコン膜などをフォトリソグラフィー法を用いてパターニングすることによりワードラインＷＬを形成する。この工程において、ワードラインＷＬと同時に、層間膜ＬＦおよびフローティングゲートＦＧもパターニングされる。
【００６８】
つぎに、図１０に示すソース領域Ｓ、ドレイン領域Ｄなどの独立活性領域Ｋを形成するために、トンネル酸化膜ＴＦ越しにイオンインプランテーションにより、Ｎ型不純物であるリン、ヒ素を打込む。この実施例では、ｎ-部を形成するために、ソース領域ＳにのみリンＰを１ｘ１０14個／ｃｍ2程度打込むとともに、ｎ+部を形成するために、ソース領域Ｓおよびドレイン領域にヒ素Ａｓを５ｘ１０15個／ｃｍ2程度打込む。
【００６９】
これらの不純物を打込む際、図９Ａに示すように、ワードラインＷＬとＬＯＣＯＳ膜２６とがマスクとなるため、図１に示す独立活性領域Ｋ00〜Ｋ74となるべき部分にのみ不純物が到達することとなる。したがって、図１０に示すように、チャネル領域ＣＨに対し、ソース領域Ｓ、ドレイン領域Ｄなどの独立活性領域Ｋが、セルフアラインで形成されることとなる。
【００７０】
つぎに、図１に示すように、同一行たとえば第４行を構成するメモリセルＭＣ41〜ＭＣ44の独立活性領域Ｋ30〜Ｋ33およびＫ41〜Ｋ44をそれぞれ接続するように、ビットラインＢＬ３およびＢＬ４を形成する。他のビットラインＢＬ０〜ＢＬ２、ＢＬ５〜ＢＬ７も同様に形成される。この工程を、以下にやや詳しく説明する。
【００７１】
図２Ａに示すように、まず、絶縁性を有するシリコン酸化物などによりサイドウォール３２を形成するとともに、各独立活性領域Ｋ00〜Ｋ74と接するように、コンタクト用のポリシリコン３４を形成する。
【００７２】
つぎに、ＣＶＤ法によりＢＰＳＧにより構成された層間絶縁膜３６を、半導体基板２２の上部全面を覆うように形成するとともに、平滑化等のためリフローを行なう。なお、リフロー工程における加熱により、前工程においてイオン注入されていたＮ型不純物であるリン、ヒ素が熱拡散され、図１０に示すソース領域Ｓ、ドレイン領域Ｄなどの独立活性領域Ｋが形成される。
【００７３】
つぎに、層間絶縁膜３６に、ポリシリコン３４に到達するコンタクトホール３８を設ける。なお、コンタクトホール３８は、層間絶縁膜３６をフォトリソグラフィー法を用いてパターニングし、ＲＩＥ法によりエッチングすることにより形成する。
【００７４】
つぎに、コンタクトホール３８を介してポリシリコン３４と接するように、ポリシリコンにより構成されたビットラインＢＬ０〜ＢＬ７を形成する。このようにして、各独立活性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７とが接続される。
【００７５】
なお、この実施例においては、図２に示すように、コンタクト用のポリシリコン３４を介して、各独立活性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７とを接続したが、各独立活性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７との距離が小さい場合には、コンタクト用のポリシリコン３４を設けることなく、各独立活性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７とを、直接、接続することもできる。
【００７６】
最後に、シリコン窒化膜により構成されたパッシベーション膜（図示せず）を、半導体基板２２の上部全面を覆うよう、プラズマＣＶＤ法により形成する。このようにして、ＥＥＰＲＯＮ２０を製造する。
【００７７】
つぎに、図１１Ａに、この発明の他の実施例によるＥＥＰＲＯＭ４０の平面構成を示す。図１１Ｂは、その結線図である。ＥＥＰＲＯＭ４０は、図２Ａに示すような断面構造のメモリセルを、半導体基板２２に行列配置しており、行列の列内要素はＹ方向に配置されており、かつ、同一行を構成するメモリセルが、それぞれ異なる素子形成領域４２に形成されたものである点で、図１に示すＥＥＰＲＯＭ２０と共通する。
【００７８】
しかし、ＥＥＰＲＯＭ４０においては、行列の行内要素がＸ方向に配置されており、かつ、素子形成領域４２は、いずれも、Ｖ１方向に長手寸法を有する直線状に形成されている点で、行列の行内要素がＵ方向に配置されており、かつ、素子形成領域２８は、いずれも、Ｘ方向に長手寸法を有する直線状に形成されているＥＥＰＲＯＭ２０（図１参照）と異なる。
【００７９】
このように、行列の行内要素をＸ方向に配置することにより、ビットラインＢＬ１〜ＢＬ４がＸ方向に長手寸法を持つよう設定することができる。このため、ビットラインＢＬ１〜ＢＬ４とワードラインＷＬ１〜ＷＬ４とが直交するよう構成することができ、デコーダ（図示せず）など周辺回路の配置が容易になる。
【００８０】
つぎに、図１２Ａに、この発明のさらに他の実施例によるＥＥＰＲＯＭ５０の平面構成を示す。図１２Ｂは、その結線図である。ＥＥＰＲＯＭ５０は、行列の行内要素をＸ方向に配置することにより、ビットラインＢＬ１〜ＢＬ４とワードラインＷＬ１〜ＷＬ４とが直交するよう構成している点で、図１１に示すＥＥＰＲＯＭ４０と共通する。
【００８１】
しかし、同一行を構成するメモリセルが、同一の素子形成領域５２に形成されたものである点で、同一行を構成するメモリセルが、それぞれ異なる素子形成領域４２に形成されたものであるＥＥＰＲＯＭ４０（図１１参照）と異なる。
【００８２】
つぎに、図１３Ａに、この発明のさらに他の実施例によるＥＥＰＲＯＭ６０の平面構成を示す。図１３Ｂは、その結線図である。ＥＥＰＲＯＭ６０は、同一行を構成するメモリセルが、同一の素子形成領域６２に形成されたものである点で、図１２に示すＥＥＰＲＯＭ５０と共通する。
【００８３】
しかし、素子形成領域６２が、Ｘ方向に長手寸法を有する直線状に形成されている点で、素子形成領域５２が、Ｖ１方向に長手寸法を有する直線とＶ２方向に長手方向を有する直線とを交互に連結した波状に形成されているＥＥＰＲＯＭ５０（図１２参照）と異なる。
【００８４】
つぎに、図１４に、この発明のさらに他の実施例によるＥＥＰＲＯＭ１００の断面構成を示す。ＥＥＰＲＯＭ１００の平面構成は、図１に示すＥＥＰＲＯＭ２０と同様である。結線図も図３と同様である。また、ワードラインＷＬ１〜ＷＬ４間に合計２０個の独立活性領域Ｋ00〜Ｋ74が形成されている点で、ＥＥＰＲＯＭ２０と共通する。
【００８５】
しかし、ＥＥＰＲＯＭ１００は、隣接する２つのメモリセルＭＣ42、ＭＣ53のドレイン領域Ｄ42とソース領域Ｓ53とが、連続的に設けられ、１つの独立活性領域Ｋ42を形成している点で、隣接する２つのメモリセルＭＣ42、ＭＣ53のソース領域Ｓ42、Ｓ53相互が、連続的に設けられて１つの独立活性領域Ｋ42を形成し、また、隣接する２つのメモリセルＭＣ53、ＭＣ64のドレイン領域Ｄ53、Ｄ64相互が、連続的に設けられて１つの独立活性領域Ｋ53を形成しているＥＥＰＲＯＭ２０（図２Ａ参照）と異なる。
【００８６】
なお、このように、隣接するメモリセルのドレイン領域とソース領域とを連続的に設けて１つの独立活性領域を形成する構造は、上述の図１に示すＥＥＰＲＯＭ２０に適用することができる他、図１１に示すＥＥＰＲＯＭ４０にも適用することができる。
【００８７】
また、ＥＥＰＲＯＭ１００は、各フローティングゲートＦＧ11〜ＦＧ74に、あらかじめ電子が注入されている点で、各フローティングゲートＦＧ11〜ＦＧ74に、あらかじめ電子が注入されていないＥＥＰＲＯＭ２０と異なる。
【００８８】
したがって、ＥＥＰＲＯＭ１００においては、フローティングゲートＦＧ11〜ＦＧ74に電子が注入された状態が”０”であり、フローティングゲートＦＧ11〜ＦＧ74から電子が引き抜かれた状態が”１”である点で、フローティングゲートＦＧ11〜ＦＧ74に電子が注入されていない状態が”０”であり、フローティングゲートＦＧ11〜ＦＧ74に電子が注入された状態が”１”であるＥＥＰＲＯＭ２０と異なる。
【００８９】
このため、ＥＥＰＲＯＭ１００に対し、書込み、消去、読み出しを行なう場合の条件も、ＥＥＰＲＯＭ２０に対する条件（図５参照）と異なる。たとえば、ＥＥＰＲＯＭ１００のメモリセルＭＣ53に対し、書込み、消去、読み出しを行なう場合の条件を、図１５に示す。
【００９０】
メモリセルＭＣ53に対し、情報”１”を書込む場合は、図１５（ｄ）欄に示す電圧を各ワードラインＷＬ１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７に印加する。これにより、図１４Ａに示すメモリセルＭＣ53のフローティングゲートＦＧ53に注入されていた電子が、トンネル酸化膜ＴＦ53を飛び越えて、ドレイン領域Ｄ53に引き抜かれ、”１”状態となる。
【００９１】
メモリセルＭＣ53に書込まれた情報”１”を消去する場合は、図１５（ｅ）欄に示す電圧を各ワードラインＷＬ１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７に印加する。これにより、メモリセルＭＣ53のチャネル領域ＣＨ53から、電子がトンネル酸化膜ＴＦ53を飛び越えて、フローティングゲートＦＧ53に注入され、”０”状態にもどる。
【００９２】
メモリセルＭＣ53の記憶内容を読み出す場合は、図１５（ｆ）欄に示す電圧を各ワードラインＷＬ１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７に印加する。これにより、メモリセルＭＣ53が”０”のときは、図１４Ａに示すチャネル領域ＣＨ53にはチャネルが形成されないため、メモリセルＭＣ53のソース領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ５間には電流が流れない。一方、メモリセルＭＣ53が”１”のときは、チャネル領域ＣＨ53にチャネルが形成されるため、メモリセルＭＣ53のソース領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ５間に電流が流れる。この関係は、図１に示すＥＥＰＲＯＭ２０の場合と逆である。
【００９３】
このようにして、メモリセルＭＣ53に対して、書込み、消去、読み出し動作を行なわせることができる。すべてのメモリセルＭＣ11〜ＭＣ74に対して同様な動作を行なわせることができる。
【００９４】
なお、上述の各実施例においては、コントロールゲートとワードラインとを兼用する場合を例に説明したが、この発明は、コントロールゲートとワードラインとを別個に設ける場合にも適用することができる。ただし、コントロールゲートとワードラインとを兼用すると、製造コストを低減することができるため好都合である。
【００９５】
また、ビットラインをポリシリコンで形成したが、ビットラインは、アルミニウム、アルミ・シリコン合金、アルミ・シリコン・銅合金など、埋め込み拡散層に比べて電気抵抗の小さい材質であればよい。
【００９６】
なお、上述の各実施例においては、フローティングゲート型のメモリセルを有するＥＥＰＲＯＭに、この発明を適用した場合を例に説明したが、この発明は、フローティングゲート型のメモリセルを有するＥＥＰＲＯＭに限定されるものではない。たとえば、絶縁性を有するトラップ膜に電子を捕獲することにより情報を記憶するＭＮＯＳ型のメモリセルを有する不揮発性メモリ（特開平５−３２６８９３号公報参照）などに適用することもできる。さらに、この発明は、不揮発性メモリに限定されるものではなく、揮発性メモリを含む半導体記憶装置全般に適用される。
【図面の簡単な説明】
【００９７】
【図１】この発明の一実施例による半導体記憶装置であるＥＥＰＲＯＭの平面構成を示す図面である。
【図２】この発明の一実施例によるＥＥＰＲＯＭの断面Ｐ−Ｐ、断面Ｑ−Ｑを示す図面である。
【図３】この発明の一実施例によるＥＥＰＲＯＭを模式的に表した斜視図である。
【図４】この発明の一実施例によるＥＥＰＲＯＭの結線図である。
【図５】この発明の一実施例によるＥＥＰＲＯＭの書込み、消去、読取り動作をさせる条件を表す図面である。
【図６】この発明の一実施例によるＥＥＰＲＯＭの製造工程の一部を示す図面である。
【図７】この発明の一実施例によるＥＥＰＲＯＭの製造工程の一部を示す図面である。
【図８】この発明の一実施例によるＥＥＰＲＯＭの製造工程の一部を示す図面である。
【図９】この発明の一実施例によるＥＥＰＲＯＭの製造工程の一部を示す図面である。
【図１０】この発明の一実施例によるＥＥＰＲＯＭの製造工程の一部を示す図面である。
【図１１】この発明の他の実施例によるＥＥＰＲＯＭの平面構成を示す図面および結線図である。
【図１２】この発明のさらに他の実施例によるＥＥＰＲＯＭの平面構成を示す図面および結線図である。
【図１３】この発明のさらに他の実施例によるＥＥＰＲＯＭの平面構成を示す図面および結線図である。
【図１４】この発明のさらに他の実施例によるＥＥＰＲＯＭの断面Ｐ−Ｐ、断面Ｑ−Ｑを示す図面である。
【図１５】この発明のさらに他の実施例によるＥＥＰＲＯＭの書込み、消去、読取り動作をさせる条件を表す図面である。
【図１６】従来のＥＥＰＲＯＭを構成するメモリセルの断面構成を示す図面である。
【図１７】従来のＥＥＰＲＯＭの平面構成を示す図面および結線図である。
【図１８】従来の他のＥＥＰＲＯＭの平面構成を示す図面および結線図である。
【図１９】従来の他のＥＥＰＲＯＭを構成するメモリセルの断面構成を示す図面である。
【符号の説明】
【００９８】
ＢＬ３、ＢＬ４・・・・・・・・・・・ビットライン
Ｄ41〜Ｄ44、Ｄ53、Ｄ64・・・・・・・ドレイン領域
Ｋ30〜Ｋ33、Ｋ41〜Ｋ44、Ｋ53・・・・独立活性領域
ＭＣ41〜ＭＣ44、ＭＣ53、ＭＣ64・・・メモリセル
Ｓ41〜Ｓ44、Ｓ53・・・・・・・・・・ソース領域
ＷＬ２、ＷＬ３、ＷＬ４・・・・・・・ワードライン