(57)【要約】【課題】隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようにする。【解決手段】シリコン基板２上にゲート絶縁膜５を介して多結晶シリコン層６、ＯＮＯ膜７、多結晶シリコン層８、シリサイド層９、ゲート加工用マスクを順に形成し、異方性エッチング処理することで分断加工して複数のゲート電極ＭＧ１、ＭＧ２を形成する。その後、ゲート加工用マスクを除去処理してシリサイド層９の上面を露出し、露出したシリサイド層９の上面上にＳＡＣ用マスクとしてシリコン窒化膜１０を形成し、シリコン窒化膜１０をマスクとして複数のゲート電極ＭＧ１、ＭＧ２間にシリコン基板２の上面に達するコンタクトホールＤＨ、ＳＨを形成する。【選択図】図１８
2010034291.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して、浮遊ゲート電極膜、第２のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、
前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、
前記複数のゲート電極間の分断加工領域内にゲート構造分離用絶縁膜を形成する工程と、
前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、
前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクを除去し、前記制御ゲート電極膜の上面を露出する工程と、
前記露出した制御ゲート電極膜の上面上にＳＡＣ（Self Aligned Contact）用マスクを形成する工程と、
前記ＳＡＣ用マスクをマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、
ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ゲート加工用マスクおよび前記ゲート構造分離用絶縁膜はシリコン酸化膜からなり、前記ＳＡＣ用マスクはシリコン窒化膜からなることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１のゲート絶縁膜を介して、浮遊ゲート電極膜、第２のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、
前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、
前記複数のゲート加工用マスクおよびゲート電極の積層構造を覆うように窒化膜による保護膜を形成する工程と、
前記保護膜上に酸化膜によるゲート構造分離用絶縁膜を形成する工程と、
前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、
前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクの上面を露出するように保護膜を除去処理する工程と、
前記ゲート加工用マスクを除去する工程と、
前記ゲート加工用マスクの除去領域内に窒化膜によるＳＡＣ用マスクを形成する工程と、
前記ＳＡＣ用マスクおよび保護膜をマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、
ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ＳＡＣ用マスクを形成する工程では、ゲート加工用マスクの除去領域内のうち前記保護膜の内面に沿ってＳＡＣ用マスクを形成し、ＳＡＣ用マスクの内側には酸化膜を埋込み、
ゲート構造分離用絶縁膜の上面をストッパとして前記ＳＡＣ用マスクを平坦化処理することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己整合的なコンタクトを採用した不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＯＲ型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、一般的に、次に示す製造方法が適用されている。まず、半導体基板上に第１のゲート絶縁膜を介して、浮遊ゲート電極膜、第２のゲート絶縁膜、制御ゲート電極膜によるゲート電極材料を積層し、ゲート電極材料を複数に分断加工して複数のゲート電極を形成する。この場合、制御ゲート電極膜などの構造および電気的特性を保持するため、ゲート加工用マスク（キャップ絶縁膜）を予め前記ゲート電極材料の上面上に積層してから分断する。そして、当該複数のゲート電極の両脇にソース／ドレイン領域を形成するためのイオンを注入する。次に、分断領域内にゲート構造分離用絶縁膜を形成し、半導体基板の上面上に達するコンタクトホールをゲート構造分離用絶縁膜に形成し前記ソース／ドレイン領域に通ずるコンタクトプラグを埋め込むことで上層配線との電気的接続を図っている（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示されている技術思想によれば、ゲート電極の上にキャップ絶縁膜を形成してさらに側壁絶縁膜を形成し、当該キャップ絶縁膜および側壁絶縁膜をマスクとして自己整合的にコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成することで、複数のゲート電極間に位置して所謂セルフアラインコンタクト構造を採用し、集積度の向上およびコンタクト抵抗の増加を抑制している。このような技術を適用すると、ゲート電極構造上から半導体基板の上面上に至るまでゲート電極の側壁に沿って自己整合的なエッチング処理によってコンタクトホールを形成する必要がある。
【０００４】
上記一般的な製造工程を適用すると、コンタクトホールを形成する前段階のゲート電極加工時にゲート加工用マスク（特許文献１のキャップ絶縁膜に相当）をマスクとして一旦加工しているためゲート加工用マスクが削られてしまう。この後、自己整合的なコンタクトホールを形成する場合に当該ゲート加工用マスクをマスクとして再度使用することを想定すると、当該ゲート加工用マスク上にエッチング選択性を有するハードマスクをさらに積層するか、またはゲート加工用マスクを格段に高く形成する必要がある。ゲート加工用マスク上にエッチング選択性を有するハードマスクを形成した場合には、当該ハードマスクを用いてゲート加工を行うことで、ゲート加工用マスクの材料膜がゲート加工時に削られることを防ぐことができ、当該ゲート加工用マスクの材料膜をＳＡＣ用マスクに代えて用いることができる。
【０００５】
しかしながら、近年の設計ルールの縮小化および素子の微細化の影響により、隣り合うゲート電極間距離はますます狭くなる傾向にあるため、上記のような対策手法では、ゲート電極のアスペクト比が高くなることで自己整合的に形成されたコンタクトホール内にコンタクトプラグを所望の特性を維持して形成できない虞がある。
【特許文献１】特開２００７−６７４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようにした不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して、浮遊ゲート電極膜、第２のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、前記複数のゲート電極間の分断加工領域内にゲート構造分離用絶縁膜を形成する工程と、前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクを除去し、前記制御ゲート電極膜の上面を露出する工程と、前記露出した制御ゲート電極膜の上面上にＳＡＣ（Self Aligned Contact）用マスクを形成する工程と、前記ＳＡＣ用マスクをマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えている。
【０００８】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して、浮遊ゲート電極膜、第２のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、前記複数のゲート加工用マスクおよびゲート電極の積層構造を覆うように窒化膜による保護膜を形成する工程と、前記保護膜上に酸化膜によるゲート構造分離用絶縁膜を形成する工程と、前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクの上面を露出するように保護膜を除去処理する工程と、前記ゲート加工用マスクを除去する工程と、前記ゲート加工用マスクの除去領域内に窒化膜によるＳＡＣ用マスクを形成する工程と、前記ＳＡＣ用マスクおよび保護膜をマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えている。
【発明の効果】
【０００９】
本発明によれば、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した第１の実施形態について図１ないし図１８を参照しながら説明する。尚、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。ＮＯＲ型フラッシュメモリ装置１は、ドレイン近傍で発生させたホットエレクトロンを用いて浮遊ゲート電極からソース側にＦ−Ｎトンネル電流を用いて消去処理を行うブロック消去可能なメモリである。
【００１１】
図１は、ＮＯＲ型フラッシュメモリ装置を構成するメモリセルアレイの一部の電気的構成の等価回路図を示しており、図２は、図１に示す電気的構成の一部に対応して平面図を示している。
【００１２】
ＮＯＲ型フラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示せず）とに区画されており、メモリセル領域Ｍ内に形成されるメモリセルアレイ（以下、セルアレイと略す）Ａｒを周辺回路領域の周辺回路（図示せず）によって駆動するように構成されている。
【００１３】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、トランジスタＴｍ２と略す）がＸＹ方向（シリコン基板２（図２参照）の表面内直交交差方向）に対してマトリクス状に配列されることによって構成されている。尚、トランジスタＴｍ１およびＴｍ２は説明の便宜上別符号を付しているがほぼ同一構造によって構成されている。
【００１４】
図１に示すように、Ｙ方向に隣り合う２個（一組）のトランジスタＴｍ１およびＴｍ２はＹ方向に対称配置されており、これらの一組のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用していると共に、当該ドレイン領域はＹ方向に延びるビット線ＢＬに電気的に接続されている。
【００１５】
これらの一組のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線（データ線）ＢＬに共通接続されている。尚、Ｙ方向に隣り合う２対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１６】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に行列状に配列されており、セルアレイＡｒを構成している。
【００１７】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間には間欠的にメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬはソース電位となる。
【００１８】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート電極（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート電極（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延伸されている。
【００１９】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソースがＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ１に共通接続されている。また同様に、Ｘ方向に配列されたトランジスタＴｍ２は、そのソースがＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ２に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されていると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００２０】
図１および図２に示すように、Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１−ＭＧ１間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２−ＭＧ２間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２１】
図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示しており、図４は、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。図２ないし図４に示すように、隣り合うワード線ＷＬ１−ＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインヴィアプラグＤＶおよびドレインコンタクトプラグ（以下、ドレインコンタクトと称す）ＤＣが設けられている。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、シリコン基板２直上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されている。ドレインコンタクトＤＣは、その上部が図２中Ｙ方向に長軸でＸ方向に短軸を有する楕円形状を含んでいる。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ（図３参照）とその縦方向の上方に配設されるビット線ＢＬとを電気的および構造的に接続するために設けられている。
【００２２】
尚、ドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、互いに電気的に接続されていれば、その平面方向の配設領域が異なっていても良い。また、図示しないが、メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１、ＬＳＬ２を構造的および電気的に接続するための構成が形成されている。
【００２３】
メモリセル領域Ｍ内においては、シリコン基板２に多層構造で構成されており、下層側から上層側に向けて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４の多層構造で構成されている。尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられる。これらの層（１）〜（４）内には、以下に示す電気的導電要素が多層構造で構成されている。
【００２４】
（１）シリコン基板２の表層ＬＹ１
ドレイン領域２ａ、ソース領域２ｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ローカルソース線ＬＳＬ１、ＬＳＬ２
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタのゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）、メモリセルトランジスタのゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ
以下、トランジスタＴｍ１の構造について図２中のＡ−Ａ線、Ｂ−Ｂ線に沿う断面構造の詳細を説明する。尚、図３に示すように、トランジスタＴｍ２は、トランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１の構造説明を行い、トランジスタＴｍ２の具体的な構造説明を省略する。
【００２５】
図４に示すように、半導体基板としてのｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３はＹ方向に沿って形成されており、シリコン基板２のアクティブエリアＳａをＸ方向に区画している。これらのアクティブエリアＳａは、図３に示すように、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ、ソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成されている。
【００２６】
図２に示すように、平面的には、ワード線ＷＬ１とアクティブエリアＳａとの交差領域に位置してトランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とアクティブエリアＳａとの交差領域に位置してトランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２はＸＹ方向に並設されている。尚、図２には図示しないが、図４に示すようにアクティブエリアＳａの上方に位置してビット線ＢＬの構造がそれぞれ構成されている。
【００２７】
図４に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、シリコン基板２の表面より上方に突出した突出上部４ａを備えている。素子分離溝３によって区画されたシリコン基板２のアクティブエリアＳａ上にはゲート絶縁膜５（第１のゲート絶縁膜）が形成されている。このゲート絶縁膜５は、例えば所定膜厚のシリコン酸化膜により形成されている。
【００２８】
ゲート絶縁膜５の上面上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンによる不純物がドープされた非晶質シリコンが多結晶化して構成されたものであり、その上面は素子分離絶縁膜４の上面よりも高く位置している。図４に示すように、この多結晶シリコン層６は、Ｘ方向断面において素子分離絶縁膜４の側面と面一に自己整合的に形成され、トランジスタＴｍ１の浮遊ゲート電極ＦＧとして構成される。
【００２９】
図４に示すように、多結晶シリコン層６の上面および側面上ならびに素子分離絶縁膜４の上面上を沿ってＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）７が形成されている。このＯＮＯ膜７は第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。このＯＮＯ膜７の上には多結晶シリコン層８が形成されている。この多結晶シリコン層８は、例えばリン等の不純物がドープされた非晶質シリコンが多結晶化して構成された層である。この多結晶シリコン層８の上にはタングステンなどの金属によるシリサイド層９が形成され、当該層８および９によって制御ゲート電極ＣＧが構成されており、その上にはキャップ膜としてシリコン窒化膜１０が形成されている。複数のビット線ＢＬはそれぞれ多結晶シリコン層６の直上方に位置してＹ方向に沿って構成されている。このようにして、シリコン基板２上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ（８、９）の積層構造によって積層ゲート電極ＭＧ１がゲート電極として構成されている。積層ゲート電極ＭＧ１の上面上にはシリコン窒化膜１０、シリコン酸化膜１１、ビット線ＢＬが順に構成されている。
【００３０】
また、図３に示すように、積層ゲート電極ＭＧ１を構成する浮遊ゲート電極ＦＧ（６）の側面、ゲート間絶縁膜７の側面、制御ゲート電極ＣＧ（８、９）の下部の側面には、ラジカル酸化処理または熱酸化処理によって形成されたシリコン酸化膜１２が後酸化膜、側壁絶縁膜として形成されている。このシリコン酸化膜１２は、積層ゲート電極ＭＧ１の側壁保護用に設けられている。このシリコン酸化膜１２は、その上端１２ａがゲート間絶縁膜７の上面より上方で且つシリサイド層９の上面より下方に位置して構成されている。
【００３１】
シリコン酸化膜１２の上面および外側面に沿ってシリコン窒化膜１３がバリア膜、保護膜として形成されている。このシリコン窒化膜１３は、シリコン酸化膜１２の外側壁に沿って直上方に向けて形成されており、その上端がシリコン窒化膜１０の上面より下方で且つシリサイド層９の上面より上方に位置して構成されている。したがって、ゲート電極ＭＧ１、ＭＧ２は、それぞれ、その上面がシリコン窒化膜１０に覆われており、その外側面がシリコン窒化膜１３に覆われている。
【００３２】
シリコン基板２の表層においてゲート電極ＭＧ１のＹ方向両脇には、一方にドレイン領域（ドレイン拡散層）２ａが形成され、他方にソース領域（ソース拡散層）２ｂが形成されている。ドレイン領域２ａおよびソース領域２ｂ上には、それぞれ、ゲート絶縁膜５を介してシリコン窒化膜１３が形成されている。したがって、このシリコン窒化膜１３は、ゲート電極ＭＧ１、ＭＧ２の各側壁に形成されたシリコン酸化膜１２の外面を覆うように形成されると共に、ゲート絶縁膜５の上面上に沿って形成されている。
【００３３】
図３に示すドレイン側においては、ゲート電極ＭＧ１−ＭＧ１間のシリコン窒化膜１３の内側にドレインコンタクトＤＣが構成されている。このドレインコンタクトＤＣは、シリコン基板２のドレイン領域２ａ直上に位置して形成されている。このドレインコンタクトＤＣは、その上部がシリコン窒化膜１０の上部側面（欠落面）、シリコン窒化膜１３の上面（欠落面）および側面に沿って形成されている。シリコン窒化膜１０の上部側面とシリコン窒化膜１３の上面とはなだらかな湾曲面で面一に形成されている。
【００３４】
図２に示すように、これらのドレインコンタクトＤＣはＸ方向に並設されている。これらのドレインコンタクトＤＣは、図３に示すように、タングステン（Ｗ）層１５と、当該タングステン（Ｗ）層１５の下面および側面を覆うように形成されたチタン（Ｔｉ）等によるバリアメタル膜１４とによって金属配線層として構成されている。
【００３５】
図示しないが、ソース側においては、ソース領域２ｂが素子分離絶縁膜４を挟んでＸ方向に複数並設されている。図３に示すように、これらのソース領域２ｂ上にローカルソース線ＬＳＬ１が形成されている。このローカルソース線ＬＳＬ１は、ソース領域２ｂ直上からＺ方向（シリコン基板２の上面の法線方向）に沿ってシリコン窒化膜１０の上面高さに至るまで延伸され、図３の掲載面に対して垂直方向となるＸ方向に沿って延伸されている。
【００３６】
このローカルソース線ＬＳＬ１は、図２に示すように、それぞれＸ方向に複数設けられたソース領域２ｂ上を連結して渡り、当該複数のソース領域２ｂに対して構造的および電気的に接続して構成されている。このローカルソース線ＬＳＬ１は、それぞれ複数のアクティブエリアＳａおよび素子分離領域Ｓｂの上を跨いでＸ方向に沿って形成されている。
【００３７】
シリコン窒化膜１０の上面上およびローカルソース線ＬＳＬ１の上面上にはシリコン酸化膜１１が形成されている。このシリコン酸化膜１１にはドレインコンタクトＤＣの上面に通ずるヴィアホールが形成されており、ヴィアホールの内面に沿ってバリアメタル膜１６が形成され当該バリアメタル膜１６の内側に金属層１７が形成されることによってドレインヴィアプラグＤＶが形成されている。ドレインヴィアプラグＤＶの上にはビット線ＢＬがＹ方向に沿って構成されている。
【００３８】
図２に示すように、ドレインコンタクトＤＣは、Ｙ方向に隣接したゲート電極ＭＧ１、ＭＧ２上に張り出して上部がＹ方向に長径でＸ方向に短径な楕円形状に構成されている。また図３に示すように、ドレインコンタクトＤＣは、その下側面がシリコン窒化膜１０の欠落部分１０ａからシリコン基板２の上面上に至るまで湾曲形成されている。また、図２に示すように、ドレインコンタクトＤＣは、その下端面が矩形状に構成されている。このようにしてドレインコンタクトＤＣは自己整合的に形成されている。
【００３９】
上記構造の製造方法について説明する。尚、本実施形態の特徴部分を中心に説明するが、図示しない他の領域を形成するのに必要な工程があれば付加しても良いし、後述説明する工程のいずれかは必要に応じて省いても良いし、必要に応じて各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜調整しても良い。
【００４０】
図５に示すように、ｐ型のシリコン基板２にウェルやチャネル形成のためのイオン注入を行った後、当該シリコン基板２上を熱酸化処理することでゲート絶縁膜５を形成し、減圧ＣＶＤ法により非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後の熱処理によって多結晶化するため、図中には多結晶シリコン層６として示している。次に、減圧ＣＶＤ法によりシリコン窒化膜１８、シリコン酸化膜１９を順次堆積する。
【００４１】
次に、フォトレジスト（図示せず）を塗布し、フォトレジストを通常の光蝕刻法により所望形状にパターンニングし、当該フォトレジストをマスクとして使用して、図６に示すように、シリコン酸化膜１９、シリコン窒化膜１８を異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）により加工する。次に、酸素（Ｏ２）プラズマ中にさらすことでフォトレジストを除去し、シリコン窒化膜１８をマスクとして多結晶シリコン層６、ゲート絶縁膜５、シリコン基板２の上部に素子分離溝３を形成する。
【００４２】
次に、図７に示すように、素子分離溝３内にシリコン酸化膜によって素子分離絶縁膜４を形成し、シリコン窒化膜１８をストッパとしてＣＭＰ（Chemical Mechanical Polish）法により素子分離絶縁膜４を平坦化処理し、素子分離絶縁膜４の上面高さをゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置するようにエッチングして高さを調整し、燐酸処理によりシリコン窒化膜１８を除去する。
【００４３】
次に、図８に示すように、ＣＶＤ（Chemical Vapor Deposition）法によりゲート間絶縁膜７としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層膜）をゲート電極材料として堆積し、さらにリン等の不純物がドープされた非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後に熱処理されることによって多結晶シリコン層８として変成される。次に、多結晶シリコン層８の上部をタングステンなどによる金属によってシリサイド化してシリサイド層９をゲート電極材料として形成し、さらにその上にＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いてＣＶＤ法によりゲート加工用マスクとしてシリコン酸化膜２０を堆積する。
【００４４】
図９は、この時点における斜視図を模式的に示している。この時点では、前述した図８に示す積層構造がＹ方向に沿って同一構造で形成されている。次に、シリコン酸化膜２０の上にフォトレジスト（図示せず）を塗布し、当該フォトレジストをパターンニングしてマスクパターンとし当該マスクパターンをマスクとして使用してシリコン酸化膜２０をＲＩＥ法によって異方性エッチング加工し、マスクパターンを除去する。
【００４５】
次に、ゲート加工用マスクとなるシリコン酸化膜２０をマスクとしてシリサイド層９、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６をＲＩＥ法などの異方性エッチング処理により順次除去処理加工し、各ゲート電極ＭＧ１およびＭＧ２を互いに分断する。この分断された領域が分断加工領域となる。このときの図２のＡ−Ａ線に沿う縦断面を図１０に示している。次に、図１１に示すように、ラジカル酸化処理を行うことでシリコン酸化膜２０の上面および側面、シリサイド層９、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６の側面に沿ってシリコン酸化膜１２を形成することで各層６〜９、２０を覆うように形成する。次に、ドレイン領域２ａ／ソース領域２ｂ形成用のｎ型の不純物をイオン注入する。この不純物イオンはその後熱処理によって活性化される。
【００４６】
次に、図１２に示すように、各ゲート電極ＭＧ１、ＭＧ２を覆うシリコン酸化膜１２を覆うようにシリコン窒化膜１３を減圧ＣＶＤ法により堆積する。このシリコン窒化膜１３は、シリコン酸化膜１２の上面上および側面上並びにゲート絶縁膜５の上面上に沿って形成される。尚、本実施形態では、このシリコン窒化膜１３もエッチング加工時のマスクとして機能する。
【００４７】
次に、図１３に示すように、常圧ＣＶＤ法によりゲート構造分離用絶縁膜としてＢＰＳＧ（Boro-phospho silicate glass：層間絶縁膜）２１を堆積し、ＣＭＰ法によりシリコン窒化膜１３をストッパとしてＢＰＳＧ膜２１の平坦化処理を行う。
【００４８】
次に、図１４に示すように、シリコン窒化膜１３上およびＢＰＳＧ膜２１上にレジスト２２を塗布し、当該レジスト２２のパターンニングを行う。このレジスト２２のパターンニングは、シリコン窒化膜１３の上面全体が露出するようにパターンニングされる。具体的には、レジスト２２はＢＰＳＧ膜２１の上面上の中央の一部にパターンニングされる。
【００４９】
次に、図１５に示すように、パターンニングされたレジスト２２をマスクとしてシリコン窒化膜１３を例えば異方性エッチング処理によって加工しシリコン酸化膜２０の上面が露出するまで除去する。
【００５０】
次に、図１６に示すように、上記レジスト２２をマスクとしてそのまま用いてシリコン窒化膜１３に対して選択性の高い条件においてシリコン酸化膜２０を除去処理することでシリサイド層９の上面を露出させる。このとき、シリサイド層９の上面および上側面の一部に接触したシリコン酸化膜１２も同時に除去処理される。
【００５１】
次に、図１７に示すように、パターンニングされたレジスト２２についてアッシングなどを用いて除去処理し、シリコン酸化膜２０が除去処理された領域内においてシリサイド層９の上面上にＳＡＣ用マスクとしてシリコン窒化膜１０をＣＶＤ法によって十分に堆積する。次に、ＣＭＰ法によりＢＰＳＧ膜２１をストッパとしてシリコン窒化膜１０を平坦化処理する。この場合、処理時間を調整することでシリコン窒化膜１０の上面位置を調整する。
【００５２】
次に、図１８に示すように、窒化膜に対して高選択性を有する条件にてドレイン側およびソース側のＢＰＳＧ膜２１をＲＩＥ法により加工処理することでシリコン窒化膜１０の上部側面、シリコン窒化膜１３の上面および側面に沿ってコンタクトホールＤＨ、ＳＨを形成する。尚、コンタクトホールＤＨ、ＳＨの形成タイミングは同時でも良いし何れか一方を先に行ってから他方を後で行っても良い。
【００５３】
次に、図３に示すように、スパッタ法によりチタン（Ｔｉ）によるバリアメタル膜１４をホールＤＨ、ＳＨの内面に沿って成膜し、ＣＶＤ法によりタングステン層１５を堆積し、シリコン窒化膜１０をストッパとしてＣＭＰ法によりタングステン層１５およびバリアメタル膜１４を平坦化処理することでドレインコンタクトＤＣを形成すると共にローカルソース線ＬＳＬ１、ＬＳＬ２を形成する。
【００５４】
次に、プラズマＣＶＤ法によりシリコン酸化膜１１を堆積し、当該シリコン酸化膜１１上にレジスト（図示せず）をパターンニングし、当該パターンニングされたレジストをマスクとして、ドレインコンタクトＤＣ直上に達するヴィアホールを形成し、当該ホール内にスパッタ法によりバリアメタル膜１６を形成し、当該バリアメタル膜１６の内側にタングステン等によって金属層１７を堆積し、シリコン酸化膜１１をストッパとして平坦化処理しドレイン側のヴィアプラグＤＶとして形成する。次に、ヴィアプラグＤＶの上層にビット線ＢＬ構造等を形成することでフラッシュメモリ装置１のメモリセル領域Ｍの構造を形成できるが、この後の工程については本実施形態の特徴とは直接関係しないため、その説明を省略する。
【００５５】
本実施形態に係る製造方法では、シリコン基板２上にゲート絶縁膜５を介して多結晶シリコン層６、ＯＮＯ膜７、多結晶シリコン層８、シリサイド層９、ゲート加工用マスクとしてシリコン酸化膜２０を順に形成し、異方性エッチング処理することでＸ方向に沿って分断加工することで複数のゲート電極ＭＧ１、ＭＧ２を形成し、当該複数のゲート電極ＭＧ１、ＭＧ２を覆うようにシリコン窒化膜１３を形成し、分断加工領域においてシリコン窒化膜１３上にＢＰＳＧ膜２１を形成し、ＢＰＳＧ膜２１の上にレジスト２２によるマスクパターンを形成し、シリコン窒化膜１３の露出上面を除去処理し、シリコン酸化膜２０を除去処理し、シリコン酸化膜２０の除去領域内にＳＡＣ用マスクとしてシリコン窒化膜１０を形成し、シリコン窒化膜１０、１３をマスクとして分断領域内のＢＰＳＧ膜２１を自己整合的にエッチング処理しシリコン基板２の上面上に達するコンタクトホールＤＨ、ＳＨを形成し、コンタクトホールＤＨ、ＳＨ内にコンタクトプラグＤＣ、ローカルソース線ＬＳＬ１、ＬＳＬ２を埋め込んでいる。シリコン酸化膜２０を一旦除去してから再度当該除去領域内にシリコン窒化膜１０を形成して当該シリコン窒化膜１０をマスクとしてＢＰＳＧ膜２１を異方性エッチング加工しているため、ゲート加工用マスクの上にハードマスクをさらに積層した状態でエッチング加工する必要がなくなり、エッチング加工時のアスペクト比を低くして自己整合的なコンタクトホールを形成でき、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようになる。
【００５６】
（第２の実施形態）
図１９ないし図２１は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところはＳＡＣ用マスクの埋込態様である。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。
【００５７】
図１９ないし図２１は、製造途中段階の縦断面図を模式的に示している。図１６に示すように、シリコン酸化膜２０を除去した後、図１９に示すように、当該除去領域内に対してシリコン窒化膜２３を等方的に形成することで、シリコン窒化膜１３の上面および内側面、シリサイド層９の上面および上側面、シリコン酸化膜１２の上面、ＢＰＳＧ膜２１の中上面および上側面に沿ってシリコン窒化膜２３を形成する。次に、シリコン窒化膜２３の内側にシリコン酸化膜２４を埋込む。
【００５８】
次に、図２０に示すように、ＢＰＳＧ膜２１の上面をストッパとしてシリコン窒化膜２３を平坦化処理する。次に、図２１に示すように、シリコン窒化膜２３の上側面、シリコン窒化膜１３の上面および外側面に沿うようにコンタクトホールＤＨ、ＳＨを形成する。この後の工程は前述実施形態とほぼ同様のためその説明を省略する。
【００５９】
このような実施形態によれば、シリコン窒化膜１３の内面に沿ってシリコン窒化膜２３を形成し、当該シリコン窒化膜２３の内側にシリコン酸化膜２４を埋込み、ＢＰＳＧ膜２１の上面をストッパとしてシリコン窒化膜２３を平坦化処理するため、前述実施形態と同様の作用効果を奏すると共に、前記実施形態に比較してシリコン窒化膜２３の平坦化処理時のエンドポイント検出が容易になる。
【００６０】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＯＲ型フラッシュメモリ装置１に適用したが、ＮＡＮＤ型フラッシュメモリ装置などの他の不揮発性半導体記憶装置に適用できる。
半導体基板はシリコン基板２に限られない。第２のゲート絶縁膜としてＯＮＯ膜７を適用したが、ＯＮＯ膜の成膜前後にラジカル窒化処理したＮＯＮＯＮ膜に適用しても良いし、アルミナを含有する膜に適用しても良い。制御ゲート電極ＣＧとして多結晶シリコン層８上にシリサイド層９を形成した構造を適用したが、ポリゲート、金属ゲートに適用しても良い。
【００６１】
保護膜としてシリコン窒化膜１３を適用したが必要に応じて設ければ良い。
ゲート加工用マスクはシリコン酸化膜２０に限らずその他の材質膜を適用できる。
ＢＰＳＧ膜２１をゲート構造分離用絶縁膜として適用したが、ＴＥＯＳ膜などの酸化膜を適用できる。窒化膜として、シリコン窒化膜１０、１３、２３を適用した実施形態を示したが、他材質を含有した窒化膜などの材質膜を適用できる。
【００６２】
素子分離領域Ｓｂ（素子分離溝３、素子分離絶縁膜４）を形成した後、ゲート電極ＭＧ１、ＭＧ２を分断加工したが、浮遊ゲート電極ＦＧの形成工程は素子分離領域Ｓｂの形成前後の何れに行っても良い。配線抵抗低減のためのシリサイド層９は必要に応じて設ければ良い。コンタクトプラグとしてドレインコンタクトＤＣに適用したが、ローカルソース線ＬＳＬ１、ＬＳＬ２にも適用できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面構造図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図５】一製造段階における縦断面構造を図４に対応して模式的に示す図（その１）
【図６】一製造段階における縦断面構造を図４に対応して模式的に示す図（その２）
【図７】一製造段階における縦断面構造を図４に対応して模式的に示す図（その３）
【図８】一製造段階における縦断面構造を図４に対応して模式的に示す図（その４）
【図９】一製造段階における構造を模式的に示す斜視図
【図１０】一製造段階における縦断面構造を図３に対応して模式的に示す図（その１）
【図１１】一製造段階における縦断面構造を図３に対応して模式的に示す図（その２）
【図１２】一製造段階における縦断面構造を図３に対応して模式的に示す図（その３）
【図１３】一製造段階における縦断面構造を図３に対応して模式的に示す図（その４）
【図１４】一製造段階における縦断面構造を図３に対応して模式的に示す図（その５）
【図１５】一製造段階における縦断面構造を図３に対応して模式的に示す図（その６）
【図１６】一製造段階における縦断面構造を図３に対応して模式的に示す図（その７）
【図１７】一製造段階における縦断面構造を図３に対応して模式的に示す図（その８）
【図１８】一製造段階における縦断面構造を図３に対応して模式的に示す図（その９）
【図１９】本発明の第２の実施形態について一製造段階における縦断面構造を図３に対応して模式的に示す図（その１０）
【図２０】一製造段階における縦断面構造を図３に対応して模式的に示す図（その１１）
【図２１】一製造段階における縦断面構造を図３に対応して模式的に示す図（その１２）
【符号の説明】
【００６４】
図面中、２はシリコン基板（半導体基板）、５はゲート絶縁膜（第１のゲート絶縁膜）、６は多結晶シリコン層（浮遊ゲート電極膜）、７はＯＮＯ膜（第２のゲート絶縁膜）、１０はシリコン窒化膜（ＳＡＣ用マスク）、２０はシリコン酸化膜（ゲート加工用マスク）、１３はシリコン窒化膜（保護膜）、２１はＢＰＳＧ膜（ゲート構造分離用絶縁膜）、２２はレジスト（マスクパターン）、２４はシリコン酸化膜（酸化膜）、ＣＧは制御ゲート電極（制御ゲート電極膜）、ＭＧ１、ＭＧ２はゲート電極、ＤＣはドレインコンタクト（コンタクトプラグ）を示す。
【図１】
2010034291.tif 000003
【図２】
2010034291.tif 000004
【図３】
2010034291.tif 000005
【図４】
2010034291.tif 000006
【図５】
2010034291.tif 000007
【図６】
2010034291.tif 000008
【図７】
2010034291.tif 000009
【図８】
2010034291.tif 000010
【図９】
2010034291.tif 000011
【図１０】
2010034291.tif 000012
【図１１】
2010034291.tif 000013
【図１２】
2010034291.tif 000014
【図１３】
2010034291.tif 000015
【図１４】
2010034291.tif 000016
【図１５】
2010034291.tif 000017
【図１６】
2010034291.tif 000018
【図１７】
2010034291.tif 000019
【図１８】
2010034291.tif 000020
【図１９】
2010034291.tif 000021
【図２０】
2010034291.tif 000022
【図２１】
2010034291.tif 000023