(57)【要約】【課題】リーク電流を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、素子領域２０と、素子領域２０上に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成された電荷蓄積絶縁膜４０と、電荷蓄積絶縁膜４０上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された制御ゲート電極７０と、を備えた第１及び第２のメモリセルと、第１及び第２のメモリセルの素子領域２０、トンネル絶縁膜３０及び電荷蓄積絶縁膜４０の間に形成された素子分離領域２０と、を具備し、ブロック絶縁膜６０は、金属元素及び酸素を主成分として含有する第１の絶縁膜６１と、シリコン及び酸素を主成分として含有する第２の絶縁膜６２とで形成され、ブロック絶縁膜６０の少なくとも一部は、素子分離領域５０上に形成されていることを特徴とする。【選択図】      図１
2010034234.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備えた第１及び第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタの素子領域、トンネル絶縁膜及び電荷蓄積絶縁膜と、前記第２のメモリセルトランジスタの素子領域、トンネル絶縁膜及び電荷蓄積絶縁膜との間に形成された素子分離領域と、
を具備し、
前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜は、金属元素及び酸素を主成分として含有する第１の絶縁膜と、シリコン及び酸素を主成分として含有する第２の絶縁膜との積層膜で形成され、
前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜の少なくとも一部は、前記素子分離領域上に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のメモリセルトランジスタのブロック絶縁膜の下部分と、前記第２のメモリセルトランジスタのブロック絶縁膜の下部分とは前記素子分離領域によって分離され、
前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜の上部分は、前記素子分離領域上に形成されている部分を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜の上部分及び下部分は、前記素子分離領域上に形成されている部分を含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ブロック絶縁膜は、前記電荷蓄積絶縁膜上に形成された前記第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第２の絶縁膜と、前記第２の絶縁膜上に形成され、且つ金属元素及び酸素を主成分として含有する第３の絶縁膜とを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１のメモリセルトランジスタのブロック絶縁膜の少なくとも第１の絶縁膜と、前記第２のメモリセルトランジスタのブロック絶縁膜の少なくとも第１の絶縁膜と、は前記素子分離領域によって分離されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電荷蓄積層に、電荷トラップ可能な電荷蓄積絶縁膜を用いた不揮発性半導体記憶装置が提案されている（特許文献１参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られている。
【０００３】
しかしながら、電荷トラップ型の不揮発性半導体記憶装置では、電荷蓄積絶縁膜と制御ゲート電極との間に設けられたブロック絶縁膜の構成や形成方法について、必ずしも最適化がはかられているとは言えない。
【特許文献１】特開２００４−１５８８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、最適化されたブロック絶縁膜を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の一視点に係る半導体装置は、素子領域と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備えた第１及び第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの素子領域、トンネル絶縁膜及び電荷蓄積絶縁膜と、前記第２のメモリセルトランジスタの素子領域、トンネル絶縁膜及び電荷蓄積絶縁膜との間に形成された素子分離領域と、を具備し、前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜は、金属元素及び酸素を主成分として含有する第１の絶縁膜と、シリコン及び酸素を主成分として含有する第２の絶縁膜との積層膜で形成され、前記第１及び第２のメモリセルトランジスタそれぞれのブロック絶縁膜の少なくとも一部は、前記素子分離領域上に形成されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、最適化されたブロック絶縁膜を有する半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を図面を参照して説明する。なお、以下の各実施形態では、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置について説明する。
【０００８】
（第１の実施形態）
図１は、本実施形態に係る半導体装置の基本的な構造を模式的に示したワード線方向に沿った断面図である。
【０００９】
まず、図１を用いて、本実施形態の概略的な構成を説明する。
【００１０】
図１に示すように、半導体基板（シリコン基板）１０には、素子領域２０が形成されている。素子領域２０上にはトンネル絶縁膜３０が形成され、トンネル絶縁膜３０上には電荷蓄積絶縁膜４０が形成されている。また、ワード線方向で隣接するメモリセルトランジスタの素子領域２０、トンネル絶縁膜３０及び電荷蓄積絶縁膜４０を分離するように素子分離領域５０が設けられている。電荷蓄積絶縁膜４０及び素子分離領域５０上には、積層構造のブロック絶縁膜６０が形成され、ブロック絶縁膜６０上には制御ゲート電極７０が形成されている。すなわち、隣接するメモリセルトランジスタのブロック絶縁膜６０が、素子分離領域５０上で接続されている。
【００１１】
トンネル絶縁膜３０は、シリコン酸化物を主成分とする膜で形成されている。電荷蓄積絶縁膜４０は、シリコン窒化膜を主成分とする膜で形成されている。素子分離領域５０は、シリコン酸化膜で形成されている。ブロック絶縁膜６０は、電荷蓄積絶縁膜４０及び素子分離領域５０上に形成された下層絶縁膜６１と、下層絶縁膜６１上に形成された中間絶縁膜６２と、中間絶縁膜６２上に形成された上層絶縁膜６３と、を有する。下層絶縁膜６１は金属酸化物を含有する膜で形成され、中間絶縁膜６２はシリコン酸化膜を主成分として含有する膜で形成され、上層絶縁膜６３は金属酸化物を含有する膜で形成されている。制御ゲート電極７０は、多結晶シリコン層及びタングステンシリサイド層の２層構造で形成されている。
【００１２】
上記実施形態によれば、隣接するメモリセルトランジスタの電荷蓄積絶縁膜４０が素子分離領域５０によって分離されている。そのため、電荷蓄積絶縁膜４０に蓄積された電荷は、隣接するメモリセルトランジスタ間で移動することがない。このため、電荷蓄積絶縁膜４０に起因する横方向のリーク電流を抑制することが可能である。
【００１３】
また、隣接するメモリセルトランジスタのブロック絶縁膜６０は、素子分離領域上でつながっている。このため、制御ゲート電極７０と半導体基板１０との間の縦方向のリーク電流を抑制することが可能である。すなわち、ブロック絶縁膜６０は素子分離領域５０によって分離されていないため、素子分離領域５０の界面をリークパスとする縦方向のリーク電流をブロック絶縁膜６０によって確実に抑制することが可能である。
【００１４】
また、本実施形態では、金属酸化物膜とシリコン酸化膜の積層構造でブロック絶縁膜を形成しているため、以下に述べるように、ブロック絶縁膜６０に流れるリーク電流を効果的に低減することができる。
【００１５】
金属酸化物膜は一般に、誘電率が高く、高電界（高電圧）印加時におけるリーク耐性（高電界リーク耐性）に優れている。しかしながら、金属酸化物膜は、シリコン酸化膜に比べてトラップ準位密度が高いため、低電界（低電圧）印加時におけるリーク耐性（低電界リーク耐性）はシリコン酸化膜よりも劣る。
【００１６】
本実施形態のブロック絶縁膜６０は、金属酸化物膜で形成された下層絶縁膜６１及び上層絶縁膜６３と、シリコン酸化膜で形成された中間絶縁膜６２との積層構造を有している。そのため、図２のエネルギーバンド図からもわかるように、下層絶縁膜６１及び上層絶縁膜６３によって高電界リーク耐性を確保し、中間絶縁膜６２によって低電界リーク耐性を確保することができる。したがって、ブロック絶縁膜６０のリーク電流を効果的に抑制することが可能である。
【００１７】
図３〜図８は、本実施形態に係る半導体装置の基本的な製造方法を模式的に示した断面図である。図３（ａ）〜図８（ａ）は、ビット線方向（チャネル長方向）に沿った断面図であり、図３（ｂ）〜図８（ｂ）は、ワード線方向（チャネル幅方向）に沿った断面図である。
【００１８】
図３に示すように、予め、所望の不純物がドーピングされた半導体基板（シリコン基板）１０の表面に、トンネル絶縁膜３０となる厚さ５ｎｍのシリコン酸化膜を熱酸化法で形成する。その後、電荷蓄積絶縁膜４０となる厚さ５ｎｍのシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法で堆積する。続いて、電荷蓄積絶縁膜４０上に、素子分離加工のためのマスク材となるアモルファスシリコン膜４１をＣＶＤ法で堆積する。
【００１９】
次に図４に示すように、第１のレジストマスク（図示せず）を用いたＲＩＥ（reactive ion etching）法により、アモルファスシリコン膜４１、電荷蓄積絶縁膜４０及びトンネル絶縁膜３０を順次エッチングする。さらに前記エッチングにより露出した半導体基板１０をエッチングして、深さ１００ｎｍの素子分離溝５００を形成する。
【００２０】
次に図５に示すように、全面に素子分離用のシリコン酸化膜を堆積し、素子分離溝５００をシリコン酸化膜で埋める。その後、表面部分のシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法で除去して、表面を平坦化し、素子分離領域５０を形成する。このとき、アモルファスシリコン膜４１が露出する。
【００２１】
次に図６に示すように、露出したアモルファスシリコン膜４１を化学薬液等で選択的にエッチング除去する。次いで素子分離領域５０のシリコン酸化膜の露出面を希フッ酸溶液を用いて、電荷蓄積絶縁膜４０と同じ高さまでエッチングする。その後、ブロック絶縁膜６０の下層絶縁膜６１として、厚さ４ｎｍのハフニウム酸化物膜をＡＬＤ（Atomic Layer deposition）法で形成する。続いて、下層絶縁膜６１上にブロック絶縁膜６０の中間絶縁膜６２となる厚さ４ｎｍのシリコン酸化膜をＣＶＤ法で堆積する。さらに、中間絶縁膜６２上に、ブロック絶縁膜６０の上層絶縁膜６３となるハフニウム酸化物膜をＡＬＤ法で堆積する。
【００２２】
次に図７に示すように、制御ゲート電極７０となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜７０をＣＶＤ法で堆積する。続いて、ＲＩＥのマスク材となるシリコン窒化膜８０をＣＶＤ法で堆積する。その後、第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜８０、導電膜７０、ブロック絶縁膜６０、電荷蓄積絶縁膜４０、トンネル絶縁膜３０を順次エッチングする。
【００２３】
次に図８に示すように、上記のようにして得られたゲート構造をマスクにして、半導体基板１０の露出部表面領域にイオン注入法などで、砒素などのドーパント元素を導入する。そして、熱アニール処理を施すことにより、ソース／ドレイン用の不純物拡散層２０を形成する。続いて、ＣＶＤ法などを用いて層間絶縁膜９０を形成する。さらに、公知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。
【００２４】
上記実施形態によれば、電荷蓄積絶縁膜４０を形成した後に、素子分離領域５０を形成している。そのため、隣接するメモリセルトランジスタの電荷蓄積絶縁膜４０は、素子分離領域５０によってワード線方向で分離されている。このため、隣接するメモリセルトランジスタ間での電荷の移動を抑制することができる。その結果、メモリセルトランジスタの閾値変動を抑制することが可能である。
【００２５】
また、素子分離領域５０を形成した後にブロック絶縁膜６０を形成するため、ブロック絶縁膜６０には素子分離溝は形成されない。そのため、素子分離溝形成の際のＲＩＥ加工ダメージに基づく素子分離領域５０界面のリーク電流をブロック絶縁膜６０によって抑制することができる。その結果、メモリセルトランジスタの電荷保持特性を向上させることが可能である。
【００２６】
（第２の実施形態）
図９は、本実施形態に係る半導体装置の基本的な構造を模式的に示したワード線方向に沿った断面図である。
【００２７】
なお、基本的な構造及び基本的な製造方法は、第１の実施形態と同様である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００２８】
図９に示すように、半導体基板（シリコン基板）１０には、素子領域２０が形成されている。素子領域２０上にはトンネル絶縁膜３０が形成され、トンネル絶縁膜３０上には電荷蓄積絶縁膜４０が形成されている。電荷蓄積絶縁膜４０上には、ブロック絶縁膜６０の下部分となる、下層絶縁膜６１が形成されている。また、隣接するメモリセルトランジスタの素子領域２０、トンネル絶縁膜３０、電荷蓄積絶縁膜４０及び下層絶縁膜６１を分離するように素子分離領域５０が設けられている。下層絶縁膜６１及び素子分離領域５０上には、ブロック絶縁膜６０の中間絶縁膜６２及び上層絶縁膜６３が設けられ、上層絶縁膜６３上には制御ゲート電極７０が形成されている。すなわち、隣接するメモリセルトランジスタのブロック絶縁膜６０の中間絶縁膜６２及び上層絶縁膜６３が、素子分離領域５０上で接続されている。
【００２９】
トンネル絶縁膜３０は、シリコン酸化膜で形成されている。電荷蓄積絶縁膜４０は、シリコン窒化膜で形成されている。素子分離領域５０は、シリコン酸化膜で形成されている。また、ブロック絶縁膜６０の下層絶縁膜６１は金属酸化物膜で形成され、中間絶縁膜６２はシリコン酸化膜で形成され、上層絶縁膜６３は金属酸化物膜で形成されている。制御ゲート電極７０は、多結晶シリコン層及びタングステンシリサイド層の２層構造で形成されている。
【００３０】
上記実施形態によれば、第１の実施形態と同様に、電荷蓄積絶縁膜４０は、素子分離領域５０によって分離されるため、隣接するメモリセルトランジスタ間での電荷の移動による閾値変動を抑制することが出来る。また、ブロック絶縁膜６０の中間絶縁膜６２及び上層絶縁膜６３はワード線方向で繋がっているため、第１の実施形態と同様に、素子分離領域５０の界面をリークパスとした縦方向のリーク電流を抑制することが可能である。
【００３１】
また、上記実施形態のブロック絶縁膜６０は、金属酸化物膜で形成された下層絶縁膜６１及び上層絶縁膜６３と、シリコン酸化膜で形成された中間絶縁膜６２との積層構造を有している。このため、第１の実施形態と同様に、下層絶縁膜６１及び上層絶縁膜６３によって高電界リーク耐性を確保し、中間絶縁膜６２によって低電界リーク耐性を確保することができる。したがって、ブロック絶縁膜６０のリーク電流を抑制することが可能である。
【００３２】
図１０〜図１５は、本実施形態に係る半導体装置の基本的な製造方法を模式的に示した断面図である。図１０（ａ）〜図１５（ａ）は、ビット線方向に沿った断面図であり、図１０（ｂ）〜図１５（ｂ）は、ワード線方向に沿った断面図である。
【００３３】
図１０に示すように、予め、所望の不純物がドーピングされた半導体基板（シリコン基板）１０の表面に、トンネル絶縁膜３０となる厚さ５ｎｍのシリコン酸化膜を熱酸化法で形成する。その後、電荷蓄積絶縁膜４０となる厚さ５ｎｍのシリコン窒化膜をＣＶＤ法で堆積する。続いて、電荷蓄積絶縁膜４０上に、ブロック絶縁膜の下層絶縁膜６１となる厚さ４ｎｍのハフニウム酸化物膜をＡＬＤ法で形成する。その後、素子分離加工のためのマスク材となるシリコン窒化膜４２をＣＶＤ法で堆積する。
【００３４】
次に図１１に示すように、第１のレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜４２、下層絶縁膜６１、電荷蓄積絶縁膜４０及びトンネル絶縁膜３０を順次エッチングする。さらに前記エッチングにより露出した半導体基板１０をエッチングして、深さ１００ｎｍの素子分離溝５００を形成する。
【００３５】
次に図１２に示すように、全面に素子分離用のシリコン酸化膜を堆積し、素子分離溝５００をシリコン酸化膜で埋める。その後、表面部分のシリコン酸化膜をＣＭＰ法で除去して、表面を平坦化し、シリコン窒化膜４２を露出させる。続いて、希フッ酸溶液を用い、前記シリコン酸化膜を下層絶縁膜６１の表面と同じ高さまでエッチングして、素子分離領域５０を形成する。
【００３６】
次に図１３に示すように、露出したシリコン窒化膜４２をドライエッチングにより選択的にエッチング除去する。続いて、素子分離領域５０及び下層絶縁膜６１上に、中間絶縁膜６２となる厚さ４ｎｍのシリコン酸化膜をＣＶＤ法で堆積する。さらに、中間絶縁膜６２上に、上層絶縁膜６３となるハフニウム酸化物膜をＡＬＤ法で堆積する。
【００３７】
次に図１４に示すように、制御ゲート電極７０となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電膜７０をＣＶＤ法で堆積する。続いて、ＲＩＥのマスク材となるシリコン窒化膜８０をＣＶＤ法で堆積する。その後、第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜８０、導電膜７０、ブロック絶縁膜６０、電荷蓄積絶縁膜４０及びトンネル絶縁膜３０を順次エッチングする。
【００３８】
次に図１５に示すように、上記のようにして得られたゲート構造をマスクにして、半導体基板１０の露出部表面領域にイオン注入法などで、砒素などのドーパント元素を導入する。そして、熱アニール処理を施すことによりソース／ドレイン用の不純物拡散層２０を形成する。続いて、ＣＶＤ法などを用いて層間絶縁膜９０を形成する。さらに、公知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。
【００３９】
上記実施形態によれば、電荷蓄積絶縁膜４０及び下層絶縁膜６１を形成した後に、素子分離領域５０を形成している。そのため、隣接するメモリセルトランジスタの電荷蓄積絶縁膜４０は、素子分離領域５０によってワード線方向で分離されている。このため、第１の実施形態と同様に、隣接するメモリセルトランジスタ間での電荷の移動を抑制することができる。
【００４０】
また、素子分離領域５０を形成した後にブロック絶縁膜６０の中間絶縁膜６２及び上層絶縁膜６３を形成するため、中間絶縁膜６２及び上層絶縁膜６３には素子分離溝は形成されない。そのため、第１の実施形態と同様に、素子分離溝形成の際のＲＩＥ加工ダメージに基づく素子分離領域５０界面のリーク電流を中間絶縁膜６２及び上層絶縁膜６３によって抑制することができる。その結果、メモリセルトランジスタの電荷保持特性を向上させることが可能である。
【００４１】
また、エッチングマスクとして用いたシリコン窒化膜４２を除去する際に、電荷蓄積絶縁膜４０上に下層絶縁膜６１が形成されているため、下層絶縁膜６１によって電荷蓄積絶縁膜４０を保護することができる。そのため、電荷蓄積絶縁膜４０の信頼性低下を防止することができる。
【００４２】
なお、本実施形態では、下層絶縁膜６１を形成した後に素子分離加工を行うことで、中間絶縁膜６２及び上層絶縁膜６３がメモリセルトランジスタ間で繋がっている。しかし、図１６に示すように、中間絶縁膜６２の形成後に素子分離加工を行っても、上層絶縁膜６３がメモリセルトランジスタ間で繋がるので、上述した実施形態と同様の効果を得ることができる。
【００４３】
一般的に言えば、ブロック絶縁膜６０の下部分が素子分離領域５０で分離され、ブロック絶縁膜６０の上部分が素子分離領域５０上でつながっていれば、本実施形態の効果を得ることが可能である。
【００４４】
また、本実施形態では、ブロック絶縁膜６０の表面が平坦化されるようにしたが、ブロック絶縁膜６０を構成している多層膜の一部がワード線方向で繋がっているのであれば、例えば図１７に示すように、制御ゲート電極７０とブロック絶縁膜６０の上層絶縁膜６３との界面が、メモリセルトランジスタの中央部で基板側に突出する構造でもよい。この場合、制御ゲート電極７０の突出部に電界が集中することで、チャネルに対する制御ゲート電極７０の支配力が大きくなるため、結果としてメモリセルトランジスタのオン電流を増大させることができる。
【００４５】
なお、上述した第１及び第２の実施形態では、ブロック絶縁膜の下層絶縁膜及び上層絶縁膜を金属酸化物膜で形成し、中間絶縁膜をシリコン酸化膜で形成したが、下層絶縁膜及び上層絶縁膜をシリコン酸化膜で形成し、中間絶縁膜を金属酸化物膜で形成しても良い。
【００４６】
また、ブロック絶縁膜は、２層構造でも良い。具体的には、下層絶縁膜を金属酸化物膜で形成し、上層絶縁膜をシリコン酸化膜で形成することが可能である。また、下層絶縁膜をシリコン酸化膜で形成し、上層絶縁膜を金属酸化物膜で形成することも可能である。
【００４７】
さらに、ブロック絶縁膜は４層以上の積層構造でも良い。例えば、５層の積層構造として、金属酸化物膜、シリコン酸化膜、金属酸化物膜、シリコン酸化膜、金属酸化物膜が順次積層された構造でも良い。
【００４８】
また、上述した各実施形態では、ブロック絶縁膜の上層絶縁膜及び下層絶縁膜として金属酸化物膜を用いたが、一般的には、金属元素及び酸素を主成分として含有する絶縁膜を用いることができる。そのため、金属酸化物膜にシリコン等の元素が添加されていても良い。例えば、金属酸化物膜としては、ハフニウム酸化物の他、ジルコニウム酸化物、アルミナ、ランタン酸化物、さらにはハフニウムアルミネイト、ランタンアルミネイト、ハフニウムシリケイトなどでもよい。
【００４９】
また、上述した実施形態では、ブロック絶縁膜の中間絶縁膜としてシリコン酸化膜を用いたが、一般的には、シリコン及び酸素を主成分として含有する絶縁膜を用いることが可能である。そのため、シリコン酸化膜に窒素等の元素が添加されていても良い。
【００５０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係り、書き込み動作時におけるエネルギーバンド構造を示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の変形例の構成を模式的に示した断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の変形例の構成を模式的に示した断面図である。
【符号の説明】
【００５２】
１０…半導体基板
２０…素子領域
３０…トンネル絶縁膜
４０…電荷蓄積絶縁膜
５０…素子分離領域
６０…ブロック絶縁膜
６１…下層絶縁膜
６２…中間絶縁膜
６３…上層絶縁膜
７０…制御ゲート電極
８０…シリコン窒化膜
９０…層間絶縁膜
【図１】
2010034234.tif 000003
【図２】
2010034234.tif 000004
【図３】
2010034234.tif 000005
【図４】
2010034234.tif 000006
【図５】
2010034234.tif 000007
【図６】
2010034234.tif 000008
【図７】
2010034234.tif 000009
【図８】
2010034234.tif 000010
【図９】
2010034234.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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