【手続補正書】
【提出日】平成16年4月20日(2004.4.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれの一端に第１基準電位が印加された第１〜ｎキャパシタと、
入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタの他端とのそれぞれの間に接続された第１１〜１ｎスイッチング素子と、
共通配線と、
該第１〜ｎキャパシタの他端と該共通配線との間に接続された第２１〜２ｎスイッチング素子と、
一端が該共通配線に接続され、他端に第２基準電位が印加されたリセット用スイッチング素子と、
を有し、該第１１〜１ｎスイッチング素子及び該リセット用スイッチング素子と該第２１〜２ｎスイッチング素子との一方がオンのとき他方がオフにされることにより、該入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ該第１〜ｎキャパシタに保持させ、次に該第１〜ｎキャパシタを並列接続させ、並列接続された該第１〜ｎキャパシタの電圧を平均値として出力することを特徴とする平均値算出回路。
【請求項２】
上記第１〜ｎキャパシタは、
一端に上記第１基準電位が印加された第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された第２１〜２ｎ容量素子と、
該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続された第３１〜３ｎスイッチング素子と、
を有することを特徴とする請求項１記載の平均値算出回路。
【請求項３】
請求項１又は２記載の平均値算出回路と、
信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有することを特徴とする相関値算出回路。
【請求項５】
請求項３記載の相関値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
を有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ遅延素子の出力信号Ｓ１〜Ｓｎであり、上記信号Ｐ１〜ＰｎはＰＮ符号系列であることを特徴とするマッチドフィルタ。
【請求項５】
上記第１〜ｎ遅延素子はいずれもフリップフロップであり、
上記第１〜ｎ一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである、
ことを特徴とする請求項４記載のマッチドフィルタ。
【請求項６】
上記第１〜ｎ遅延素子はいずれもサンプルホールド回路であり、
上記第１〜ｎ一致度演算回路は乗算回路である、
ことを特徴とする請求項４記載のマッチドフィルタ。
【請求項７】
請求項２記載の平均値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有し、上記第１〜ｎキャパシタは、
一端に第１基準電位が印加された互いに同一容量の第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された互いに同一容量の第２１〜２ｎ容量素子と、
該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続された第３１〜３ｎスイッチング素子と、
を有し、上記ＰＮ符号系列は各桁が２ビットであり、該２ビットの一方についての該ＰＮ符号系列の第１〜ｎ桁がそれぞれ上記第１〜ｎ一致度演算回路に供給され、該２ビットの他方についての該ＰＮ符号系列の第１〜ｎ桁でそれぞれ該第３１〜３ｎスイッチング素子がオン／オフ制御されることを特徴とするマッチドフィルタ。
【請求項８】
各桁がｍビットの入力データに対し該ｍビットの各々について請求項４記載のマッチドフィルタを有することを特徴とする多ビットマッチドフィルタ。
【請求項９】
上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各々について、第ｊマッチドフィルタの上記第１〜ｎキャパシタの容量がそれぞれ第（ｊ−１）マッチドフィルタの該第１〜ｎキャパシタの容量の２倍であり、該ｍ個のマッチドフィルタの各相関値出力端が共通に接続されていることを特徴とする請求項８記載の多ビットマッチドフィルタ。
【請求項１０】
上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、
ｊ＝２〜ｍの各々について第ｊマッチドフィルタの相関値出力に対する重みが第（ｊ−１）マッチドフィルタの相関値出力に対する重みの２倍になるようにして該第１〜ｍマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有することを特徴とする請求項８記載の多ビットマッチドフィルタ。
【請求項１１】
上記重み付き平均演算回路は、
上記第１〜ｍマッチドフィルタの出力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続され、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ２〜ｋｍ倍する第２〜ｍ乗算回路と、
該第１Ａ／Ｄ変換回路の出力と該第２〜ｍ乗算回路の出力との総和を算出する加算回路と、
を有し、ｊ＝２〜ｍの各々について、比ｒｊ＝ｋｊ／（第ｊＡ／Ｄ変換回路の分解能）が比ｒｊ−１の２倍であることを特徴とする請求項１０記載の多ビットマッチドフィルタ。
【請求項１２】
請求項４乃至１１のいずれか１つに記載のマッチドフィルタを有することを特徴とする通信機。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段及びその作用効果】
本発明の第１態様の平均値算出回路では、例えば図１において、
第１〜ｎキャパシタＣ１〜Ｃｎと、
入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ該第１〜ｎキャパシタＣ１〜Ｃｎに保持させ、次に該第１〜ｎキャパシタＣ１〜Ｃｎを並列接続させ、並列接続された該第１〜ｎキャパシタＣ１〜Ｃｎの電圧を平均値として出力するスイッチング回路２３とを有する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
この平均値算出回路は、キャパシタＣ１〜Ｃｎとスイッチング回路２３とで構成されているので、構成が従来よりも簡単になるという効果を奏し、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機の製造コスト低減に寄与するところが大きい。
本発明の第２態様の平均値算出回路では、第１態様において、
上記第１〜ｎキャパシタの一端には第１基準電位ＶＳＳが印加され、
上記スイッチング回路２３は、
上記入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタＣ１〜Ｃｎの他端とのそれぞれの間に接続された第１１〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎと、
共通配線ＣＯＭと、
該第１〜ｎキャパシタＣ１〜Ｃｎの他端と該共通配線ＣＯＭとの間に接続された第２１〜２ｎスイッチング素子ＳＷ２１〜ＳＷ２ｎと、
一端が該共通配線ＣＯＭに接続され、他端に第２基準電位ＶＴＴが印加されたリセット用スイッチング素子ＳＷｒとを有し、該第１１〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎ及び該リセット用スイッチング素子ＳＷｒと該第２１〜２ｎスイッチング素子ＳＷ２１〜ＳＷ２ｎとの一方がオンのとき他方がオフにされる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
第２基準電位は、第１基準電位と等しくてもよい。
本発明の第３態様の平均値算出回路では、第１又は２態様において、例えば図２に示す如く、
上記第１〜ｎキャパシタは、
一端に上記第１基準電位が印加された第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された第２１〜２ｎ容量素子と、
該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続された第３１〜３ｎスイッチング素子とを有する。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
第３基準電位は、第１基準電位と等しくてもよい。
この平均値算出回路によれば、第３１〜３ｎスイッチング素子をオン／オフ制御することにより、重み付き平均の重みが可変になるという効果を奏する。
本発明の第４態様の相関値算出回路では、例えば図１に示す如く、
第１乃至３のいずれか１つの態様の平均値算出回路と、
信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路Ｍ１〜Ｍｎとを有する。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の第５態様のマッチドフィルタでは、例えば図１に示す如く、
第４態様の相関値算出回路と、
第１〜ｎ遅延素子ＤＬ１〜ＤＬｎが縦続接続され、第１遅延素子ＤＬ１に入力信号ＤＩＮが供給され、各遅延素子がクロックＣＬＫに同期して入力値を保持するシフトレジスタ２０とを有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ遅延素子ＤＬ１〜ＤＬｎの出力信号Ｓ１〜Ｓｎであり、上記信号Ｐ１〜ＰｎはＰＮ符号系列である。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の第６態様のマッチドフィルタでは、第５態様において、例えば図２に示す如く、
上記第１〜ｎ遅延素子はいずれもフリップフロップであり、
上記第１〜ｎ一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の第７態様のマッチドフィルタでは、第５態様において、例えば図５に示す如く、
上記第１〜ｎ遅延素子はいずれもサンプルホールド回路であり、
上記第１〜ｎ一致度演算回路は乗算回路である。
本発明の第８態様のマッチドフィルタでは、例えば図４に示す如く、
本発明の第３態様の平均値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有し、上記第１〜ｎキャパシタは、
一端に上記第１基準電位が印加された互いに同一容量の第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された互いに同一容量の第２１〜２ｎ容量素子と、
該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続された第３１〜３ｎスイッチング素子とを有し、上記ＰＮ符号系列は各桁が２ビットであり、該２ビットの一方についての該ＰＮ符号系列の第１〜ｎ桁がそれぞれ上記第１〜ｎ一致度演算回路に供給され、該２ビットの他方についての該ＰＮ符号系列の第１〜ｎ桁でそれぞれ該第３１〜３ｎスイッチング素子がオン／オフ制御される。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第９態様の多ビットマッチドフィルタでは、各桁がｍビットの入力データに対し該ｍビットの各々について第５態様のマッチドフィルタを有する。
本発明の第１０態様の多ビットマッチドフィルタでは、第９態様において、上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各々について、第ｊマッチドフィルタの上記第１〜ｎキャパシタの容量がそれぞれ第（ｊ−１）マッチドフィルタの該第１〜ｎキャパシタの容量の２倍であり、該ｍ個のマッチドフィルタの各相関値出力端が共通に接続されている。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この多ビットマッチドフィルタによれば、ｍ個のマッチドフィルタの各相関値出力端を共通に接続すればよいので、多ビットマッチドフィルタの構成が簡単になるという効果を奏する。
本発明の第１１態様の多ビットマッチドフィルタでは、第９態様９において、上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、
ｊ＝２〜ｍの各々について第ｊマッチドフィルタの相関値出力に対する重みが第（ｊ−１）マッチドフィルタの相関値出力に対する重みの２倍になるようにして該第１〜ｍマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有する。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この多ビットマッチドフィルタによれば、互いに同一構成のｍ個のマッチドフィルタを用いることができるという効果を奏する。
本発明の第１２態様の多ビットマッチドフィルタでは、第１１態様において、上記重み付き平均演算回路は、
上記第１〜ｍマッチドフィルタの出力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続され、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ２〜ｋｍ倍する第２〜ｍ乗算回路と、
該第１Ａ／Ｄ変換回路の出力と該第２〜ｍ乗算回路の出力との総和を算出する加算回路とを有し、ｊ＝２〜ｍの各々について、比ｒｊ＝ｋｊ／（第ｊＡ／Ｄ変換回路の分解能）が比ｒｊ−１の２倍である。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この多ビットマッチドフィルタによれば、第２〜ｍ乗算回路を用いることにより、分解能が比較的低い第２〜ｍＡ／Ｄ変換回路を用いることができるという効果を奏する。
本発明の第１３態様の通信機では、第５乃至１２のいずれか１つの態様のマッチドフィルタを有する。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
シフトレジスタ２０Ａでは、ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａが縦続接続されており、これらのクロック入力端ＣＫにクロックＣＬＫが供給され、初段のＤフリップフロップＤＬ１Ａのデータ入力端Ｄに、スペクトラム拡散された信号ＤＩＮが供給される。ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａの出力Ｓ１〜Ｓ５はそれぞれ、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の入力端に供給され、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの他方の入力端にはそれぞれ、ＰＮ符号レジスタ２２ＡからＰＮ符号Ｐ１〜Ｐ５が供給される。例えば、Ｐ１＝Ｓ１のときＤ１＝‘１’となり、Ｐ１≠Ｓ１のときＤ１＝‘０’となる。イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５はそれぞれ、ＰＮ符号系列Ｐ１〜Ｐ５に対する遅延信号Ｓ１〜Ｓ５の一致度を示している。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（ｔｉ）クロックＣＬＫの立ち上がりのタイミングでスペクトラム拡散信号ＤＩＮ及び遅延信号Ｓ１〜Ｓ４がそれぞれフリップフロップＤＬ１Ａ〜ＤＬ５Ａに保持され、遅延信号Ｓ１〜Ｓ５として出力される。
例えば時刻ｔ＝ｔ１では、遅延信号Ｓ１〜Ｓ５が‘０１１０１’に変化ししようと、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘１１１１１’に変化しようとする。時刻ｔ＝ｔ３では、遅延信号Ｓ１〜Ｓ５が‘１０１１０’に変化しようとし、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘００１００’に変化しようとする。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３では、時刻ｔ＝ｔ３及び時刻ｔ＝ｔ１３で相関値ＤＯＵＴが「最大値」に変化しようとするので、図８の判定回路１１において、この変化後に１サイクル前の区間ｔ１〜ｔ１１が１シンボル区間であると判定される。また、判定回路１１により、相関値ＤＯＵＴが「最大値」のとき、この１シンボル区間でのベースバンドデータは‘１’であると判定され、相関値ＤＯＵＴが「最小値」のとき、この１シンボル区間でのベースバンドデータは‘０’であると判定される。実際には、ノイズの混入や受信電波の干渉を考慮して、「最大値」の替わりに、「最大値より少し小さい設定値以上」が用いられ、「最小値」の替わりに、「最小値より少し大きい設定値以下」が用いられる。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
マッチドフィルタ１０Ｂでは、キャパシタＣ１〜Ｃ５にそれぞれ、キャパシタＣ２１〜Ｃ２５がスイッチング素子ＳＷ３１〜ＳＷ３５を介して並列接続されている。キャパシタＣ１〜Ｃ５及びＣ２１〜Ｃ２５の容量は互いに同一である。
ＰＮ符号レジスタ２２Ａから出力されるＰＮ符号系列の各桁は２ビットであり、２ビットのうち上位ビットの全桁はＰ１〜Ｐ５としてそれぞれイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の入力端に供給され、下位ビットの全桁はＱ１〜Ｑ５としてそれぞれスイッチング素子ＳＷ３１〜ＳＷ３５の制御入力端に供給されている。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
上式（１）から、相関値ＤＯＵＴは、一致度Ｄ１〜Ｄ５の重み付け平均値に比例し、重みはＱ１〜Ｑ５により可変になっている。相関値ＤＯＵＴの最大値と最小値の平均値を０とすると、ｉ＝１〜５の各々について、ＰＮ符号系列の第ｉ桁の２ビットＰｉＱｉが例えば‘１１’、‘１０’、‘００’及び‘０１’のときそれぞれ重みは１、０．５、−０．５、−１となる。