(57)【要約】【課題】より少ない冗長配線で、データ転送処理の信頼性を向上させる。【解決手段】上記課題を解決するために、データ転送システム１００の送信ＬＳＩ１１０と受信ＬＳＩ１２０とを、データ用配線０〜Ｎ、予備配線、クロック用配線およびエラービット情報用配線により通信可能に接続し、受信ＬＳＩ１２０がエラーの検出を送信ＬＳＩ１１０に通知すると、送信ＬＳＩ１１０がエラーの発生したデータ用配線を予備配線に切替える。【選択図】図１
2010183196.tif 000002
【特許請求の範囲】
【請求項１】
第１の装置と第２の装置との間でデータの送受信を行なうデータ転送システムにおいて、
前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う複数の伝送線を有する第１の伝送路と、
前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置に前記データをビット単位で前記データの送信を行う第２の伝送路と、
を備え、
前記第１の装置は、前記データを前記第１の伝送路を介して第２の装置に送信し、前記第２の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を前記第２の装置から受信すると、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報と、前記エラービット情報で特定されるビット位置のデータと、を前記第２の伝送路を介して前記第２の装置に送信し、
前記第２の装置は、前記第１の装置から送信されたデータにエラーが発生したことを検出すると、前記エラービット情報を前記第１の装置に通知し、前記第１の装置から前記切替ビット情報を受信すると、切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信する、  ことを特徴とするデータ転送システム。
【請求項２】
前記第１の装置は、
前記エラービット情報から前記第２の伝送路に切替える前記第１の伝送路を特定し、前記第１の伝送路に送信したデータを前記第２の伝送路に送信する送信経路切替部と、
前記エラービット情報から前記切替ビット情報を生成して前記第２の装置に送信する切替ビット情報送信部と、
を備えることを特徴とする請求項１に記載のデータ転送システム。
【請求項３】
前記第２の装置は、
前記第１の装置から送信されたデータにエラーが発生しているか否かを判別し、エラーが発生したビット位置のエラー発生回数が所定回数以上の場合には、前記エラービット情報を生成して前記第１の装置に通知するエラー検出通知部と、    前記第１の装置から前記切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するように受信経路を切替える受信経路切替部と、
を備えることを特徴とする請求項１に記載のデータ転送システム。
【請求項４】
前記第２の伝送路は、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記第１の装置は、前記第２の装置からエラービット情報を受信すると、前記第２の伝送路が有する伝送線の中から１の伝送線を選択し、切替ビット情報と前記エラービット情報で特定されるビット位置のデータとを、前記選択した第２の伝送路を介して前記第２の装置に送信する、
ことを特徴とする請求項１に記載のデータ転送システム。
【請求項５】
接続先の装置との間でデータの送受信を行なうデータ送信装置において、
前記接続先の装置にビット単位で前記データの送信を行う第１の伝送路と、
前記接続先の装置にビット単位で前記データの送信を行う第２の伝送路と、
を備え、
前記データを前記第１の伝送路を介して前記接続先の装置に送信し、前記接続先の装置から前記接続先の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を受信すると、前記エラービット情報で特定されるビット位置であって前記第２
の伝送路に送信経路を切替えるビット位置に関する切替ビット情報を送信し、前記エラービット情報で特定されるビット位置のデータを前記第２の伝送路に送信する、
ことを特徴とするデータ送信装置。
【請求項６】
前記エラービット情報に基づいて、前記第２の伝送路に切替える前記第１の伝送路を特定し、前記第１の伝送路に送信していたデータを前記第２の伝送路に送信する伝送路切替部と、
前記エラービット情報に基づいて、前記切替ビット情報を生成して前記接続先の装置に送信する切替ビット情報送信部と、
を更に備えることを特徴とする請求項５に記載のデータ送信装置。
【請求項７】
前記第２の伝送路は、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記接続先の装置からエラービット情報を受信すると、前記第２の伝送路が有する伝送線の中から１の伝送線を選択し、切替ビット情報と前記エラービット情報で特定されるビット位置のデータとを、前記選択した第２の伝送路を介して前記接続先の装置に送信する、
ことを特徴とする請求項５に記載のデータ送信装置。
【請求項８】
接続先の装置と間でデータの送受信を行なうデータ受信装置において、
前記接続先の装置からビット単位で前記データの受信を行う複数の第１の伝送路と、
前記接続先の装置からビット単位で前記データの受信を行う第２の伝送路と、
を備え、
前記接続先の装置から送信されたデータにエラーが発生したことを検出すると、前記データに発生したエラーのビット位置に関するエラービット情報を前記接続先の装置に通知し、前記接続先の装置から前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信する、
ことを特徴とするデータ受信装置。
【請求項９】
前記接続先の装置から送信されたデータにエラーが発生しているか否かを判別し、エラーが発生したビット位置のエラー発生回数が所定回数以上の場合には、前記エラービット情報を生成して前記接続先の装置に通知するエラー検出通知部と、
前記接続先の装置から前記切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するように受信経路を切替える受信経路切替部と、
を備えることを特徴とする請求項８に記載のデータ受信装置。
【請求項１０】
前記第２の伝送路は、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記接続先の装置から前記エラービット情報で特定されるビット位置であって前記第２の伝送路が有する伝送線に送信経路を切替えるビット位置に関する切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを、前記切替ビット情報の送信に使用された第２の伝送路から受信する、
ことを特徴とする請求項８に記載のデータ受信装置。
【請求項１１】
第１の装置と第２の装置との間でデータの送受信を、前記第１の装置と前記第２の装置とに接続され、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う複数の伝送線を有する第１の伝送路と、前記第１の装置と前記第２の装置とに接続され、前記第１の装置から前記第２の装置に前記データをビット単位で前記データの送信を行
う第２の伝送路を介して行うデータ伝送方法において、
前記第１の装置が、前記データを前記第１の伝送路を介して第２の装置に送信するステップと、
前記第１の装置が、前記第２の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を前記第２の装置から受信するステップと、
前記第１の装置が、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報と、前記エラービット情報で特定されるビット位置のデータと、を前記第２の伝送路を介して前記第２の装置に送信するステップを有することを特徴とするデータ伝送方法。
【請求項１２】
前記データ伝送方法はさらに、
前記第２の装置が、前記第１の装置から送信されたデータにエラーが発生したことを検出するステップと、
前記第２の装置が、前記エラービット情報を前記第１の装置に通知するステップと、
前記第２の装置が、前記第１の装置から前記切替ビット情報を受信するとともに、切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するステップを有することを特徴とする請求項１１記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）間などでデータ転送処理を行うデータ送信装置およびデータ受信装置に関する。
【背景技術】
【０００２】
近年、半導体技術やＬＳＩの実装技術の進展に伴い、１枚の基板に複数のＣＰＵや大容量のメモリなどを搭載した装置が提供されている。例えば、ブレードサーバと称される装置である。
【０００３】
このような装置では、実装上の問題から、全てのＬＳＩ間の配線を等長配線にする等、同一の条件に配置することが難しい。このため、ＬＳＩ毎や伝送路が有するビット間において、データ送信側のＬＳＩからデータ受信側のＬＳＩまでのデータ伝送に要する伝送時間や配線容量等に「ばらつき」が生じる。
この「ばらつき」としては、具体的にスキュー（ｓｋｅｗ）やジッタ（ｊｉｔｔｅｒ）等が知られている。
【０００４】
このばらつきは、主に、ＬＳＩが実装されるボードにおける伝送路としてのボード配線の特性、ＬＳＩ間の距離、コネクタの特性、ＬＳＩチップの性能などに依存する。近年のデータ伝送速度の向上に伴い、このばらつきが無視できなくなって来ている。すなわち、このばらつきが信頼性の高い伝送を難しくしている。
【０００５】
そこで、近年、ＬＳＩ間のデータ転送に使用する第１の伝送路としての配線に対して、第２の伝送路としての冗長配線を持たせることにより、信頼性の高い伝送を実現することが、一般的に行われている。
【０００６】
例えば、（１）冗長配線を利用してパリティ、ＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）／ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）機能等によるエラー検出・訂正を行うデータ転送や、（２）伝送路そのものを２重化して行うデータ転送などが行われている。
【０００７】
どのようなデータ転送方法を用いるかは、求められる信頼性とコストのトレードオフによって決められる。すなわち、信頼性を高めるほどデータ転送に多くの冗長配線が必要となりコストも高くなる。
【０００８】
図１２は、ＬＳＩ間におけるデータ転送処理の従来例を説明する図である。なお、図１２は、送信ＬＳＩ１２１０から受信ＬＳＩ１２２０にＮ＋１ビットのデータ（データＤ［０］〜Ｄ［Ｎ］）を送信する場合について説明する。
【０００９】
データ送信側のＬＳＩである送信ＬＳＩ１２１０において、データ送信部１２１１は、転送対象のデータＤ［０］を、ＦＦ（フリップフロップ）１２１２−０に出力する。ＦＦ１２１２−０は、クロック信号ＣＬＫに同期して、データＤ［０］をドライバ１２１３−０に出力する。
【００１０】
ドライバ１２１３−０は、データ用配線０を介して、データ受信側のＬＳＩである受信ＬＳＩ１２２０のレシーバ１２２３−０にデータＤ［０］を送信する。また、ドライバ１２１４は、クロック用配線を介して、レシーバ１２２４にクロック信号ＣＬＫを送信する。
【００１１】
レシーバ１２２３−０は、受信したデータＤ［０］をＦＦ１２２２−０に出力する。ＦＦ１２２２−０は、レシーバ１２２４が出力するクロック信号ＣＬＫと同期して、データＤ［０］をエラー検出回路１２２５に出力する。エラー検出回路１２２５は、データＤ［０］をデータ受信部１２２１に出力する。
【００１２】
データＤ［１］〜Ｄ［Ｎ］についても、同様に、送信ＬＳＩ１２１０から受信ＬＳＩ１２２０に送信される。
ここで、データ用配線０〜Ｎおよびクロック用配線は、送信ＬＳＩ１２１０や受信ＬＳＩ１２２０が実装されているボードやコネクタなどを通ってＬＳＩ間を繋いでいる。そのため、様々なノイズなどの影響を受ける場合がある。
【００１３】
エラー検出回路１２２５は、送信ＬＳＩ１２１０が送信したデータＤ［０］〜Ｄ［Ｎ］が正常に受信できたことを確認する。エラー検出した場合は、エラー検出回路１２２５は、エラーが発生したビットを受信部１２２１等に通知する。
以下、受信ＬＳＩ１２２０が受信したデータＤ［０］〜Ｄ［Ｎ］の一部または全部を「受信データ」という。
【００１４】
図１３は、受信ＬＳＩ１２２０の動作または状態を説明するフローチャートである。
例えば、送信ＬＳＩ１２１０と受信ＬＳＩ１２２０に電源が投入されると、送信ＬＳＩ１２１０および受信ＬＳＩ１２２０は、両者間でデータ転送処理を正常に開始する（ステップＳ１３０１）。
【００１５】
エラー検出回路１２２５が受信データについて１ビットエラーを検出すると（ステップＳ１３０２）、エラー検出回路１２２５は、１ビットエラー訂正機能を使用して１ビットエラーを訂正する（ステップＳ１３０３）。
【００１６】
また、エラー検出回路１２２５が新たに１ビットエラーを検出すると（ステップＳ１３０４）、エラー検出回路１２２５は、エラー訂正機能の限界のため、１ビットエラーが生じた受信データを正常なデータに復旧することができない。この場合、送信ＬＳＩ１２１０−受信ＬＳＩ１２２０間で転送されたデータの信頼性が低下する（ステップＳ１３０５）。
【００１７】
その結果、送信ＬＳＩ１２１０−受信ＬＳＩ１２２０間でのデータの転送処理が停止する（ステップＳ１３０６）。すると、送信ＬＳＩ１２１０および受信ＬＳＩ１２２０を含む情報処理装置全体が動作停止状態となる（ステップＳ１３０７）。
【００１８】
上記技術に関連して、受信局から受信したエラー情報に基づいて、送信局が現用ラインから予備ラインに切り換える技術が知られている。また、ネットワークにおいて障害が発生した場合、予備線を活性化させる技術が知られている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平０５−２６８３３９号公報
【特許文献２】特開２０００−０７８１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
図１２に示したエラー検出回路１２２５には、上述したように、１ビットエラーを訂正する機能を有する。しかし、特定の配線（例えば、データ用配線０〜Ｎの何れか１つ）で固定エラー（０固定エラー／１固定エラー）が生じると、その配線で発生するエラーのために１ビットエラーの訂正機能が使用されてしまうことになる。特定の配線でエラーが頻発するときも同様である。
【００２１】
このような問題を解決するためには、更に多くの冗長配線が必要となる。その結果、さらに、コストが高くなってしまう。
また、エラー情報に基づいて現用ラインから予備ラインへ切り替えることが可能な構成を実現しようとすると、現用ラインと予備ラインを備えた完全２重化を実施する必要がある。その結果、同一資源が２つ必要となるためコスト高となってしまう。
【００２２】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、より少ない冗長配線で、データ転送処理の信頼性を向上させることである。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本データ転送システムは、第１の装置と第２の装置との間でデータの送受信を行なうデータ転送システムにおいて、以下の構成要素を備える。
第１の伝送路は、前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う伝送路。また、第２の伝送路は、前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う伝送路。
【００２４】
そして、前記第１の装置は、前記データを前記第１の伝送路を介して第２の装置に送信する。
また、前記第１の装置は、前記第２の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を前記第２の装置から受信する。すると、前記第１の装置は、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報を前記第２の伝送路を介して前記第２の装置に送信する。
【００２５】
また、前記第１の装置は、前記エラービット情報で特定されるビット位置のデータを前記第２の伝送路を介して前記第２の装置に送信する。
前記第２の装置は、前記第１の装置から送信されたデータの特定のビット位置に所定回数以上のエラーが発生したことを検出すると、前記エラービット情報を前記第１の装置に通知する。
【００２６】
また、前記第２の装置は、前記第１の装置から前記切替ビット情報を受信すると、切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信する。
本データ転送システムによると、第１の装置は、第２の装置からエラービット情報を受信すると、エラービット情報で特定されるビット位置のデータを第２の伝送路を介して第２の装置に送信する。
【００２７】
一方、第２の装置は、第１の装置から切替ビット情報を受信すると、切替ビット情報で特定されるビット位置のデータを第２の伝送路から受信する。
その結果、第１の伝送路に、固定エラーなどによりエラーが頻発するようになった場合でも、そのエラーが頻発する第１の伝送路から第２の伝送路に切替えてデータ送信を行なうことが可能となる。
【発明の効果】
【００２８】
以上に説明したように、本データ転送方法によると、より少ない冗長配線で、データ転送処理の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本実施例に係るデータ転送方法を実現するデータ転送システムの主要部の構成例を示す図である。
【図２】本実施例に係る選択回路の具体的な構成例を示す図である。
【図３】本実施例に係るエラー検出・切替回路の具体的な構成例を示す図である。
【図４】本実施例に係るエラービット通知・切替決定回路の具体的な構成例を示す図である。
【図５】本実施例に係る予備配線への切替え処理の概要を示すフローチャートである。
【図６】本実施例に係る受信ＬＳＩの予備配線への切替え処理を示すフローチャートである。
【図７】本実施例に係る送信ＬＳＩの予備配線への切替え処理を示すフローチャートである。
【図８】送信データＤ［０］のエラー発生回数が配線切替閾値を超えた場合の主要な信号のタイムチャートを示す図である。
【図９】本実施例に係るデータ転送方法を実現する構成の変形例を示す図である。
【図１０】予備配線を複数使用する場合の選択回路の具体的な構成例を示す図である。
【図１１】予備配線を複数使用する場合のエラー検出・切替回路の具体的な構成例を示す図である。
【図１２】ＬＳＩ間におけるデータ転送の従来例を説明する図である。
【図１３】図１２に示した受信ＬＳＩ１の動作または状態を説明するフローチャートである。
【発明を実施するための形態】
【００３０】
以下、本実施形態の一例について、図１〜図１１に基づいて説明する。
図１は、本実施例に係るデータ転送方法を実現するデータ転送システム１００の主要部の構成例を示す図である。
【００３１】
データ転送システム１００は、１ビット幅のデータＤ［０］〜Ｄ［Ｎ］で構成されるＮ＋１ビットのデータＤを送信する送信ＬＳＩ１１０と、送信ＬＳＩ１１０が送信したデータＤを受信する受信ＬＳＩ１２０と、を備える。
【００３２】
以下、データＤ［０］〜Ｄ［Ｎ］で構成されるデータを、必要に応じて「データＤ」という。また、データＤ［０］〜Ｄ［Ｎ］の［］内の数字は、データＤのビット位置を表す。例えば、データＤ［０］は、データＤのビット０のデータを表している。また、Ｎは０を含む自然数である。
【００３３】
送信ＬＳＩ１１０と受信ＬＳＩ１２０は、データ用配線０、１、・・・およびＮと、予備配線と、クロック用配線と、エラービット情報用配線と、により通信可能に接続されている。
【００３４】
データ用配線０、１、・・・、Ｎは、それぞれデータＤ［０］、Ｄ［１］、・・・、Ｄ［Ｎ］を送信する配線である。予備配線は、データ用配線の予備として備わる１ビット幅のデータを送信する配線である。クロック用配線は、クロック信号ＣＬＫを送信する配線である。エラービット情報用配線は、後述するエラービット情報Ｅなどを送信する配線である。
【００３５】
送信ＬＳＩ１１０は、選択回路１１１と、ＦＦ１１２−０〜１１２−Ｎと、ドライバ１１３−０〜１１３−Ｎと、ドライバ１１４と、レシーバ１１５と、ＦＦ１１６と、ドライバ１１７と、を備える。
【００３６】
選択回路１１１は、他のＬＳＩ等と接続するデータ入力用配線０、１、・・・、Ｎと接続している。また、選択回路１１１の出力端は、ＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎ、ＦＦ１１６と接続している。図示しないクロック信号ＣＬＫを出力するクロック信号生成回路の出力端も、ＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎ、ＦＦ１１６と接続している。
【００３７】
ＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎ、ＦＦ１１６の出力端は、それぞれドライバ１１３−０、ドライバ１１３−１、・・・、ドライバ１１３−Ｎ、ドライバ１１７と接続している。
【００３８】
ドライバ１１３−０、ドライバ１１３−１、・・・、ドライバ１１３−Ｎ、ドライバ１１４、ドライバ１１７の出力端は、それぞれデータ用配線０、１、・・・、Ｎ、クロック用配線、予備配線と接続している。
【００３９】
ドライバ１１４は、図示しないクロック信号生成回路の出力端と接続している。
レシーバ１１５の出力端は、選択回路１１１と接続している。また、レシーバ１１５は、エラービット情報用配線と接続している。
【００４０】
受信ＬＳＩ１２０は、レシーバ１２１−０〜１２１−Ｎと、ＦＦ１２２−０〜１２２−Ｎと、レシーバ１２３と、エラー検出・切替回路１２４と、エラービット通知・切替決定回路１２５と、ドライバ１２６と、レシーバ１２７と、ＦＦ１２８と、を備える。
【００４１】
レシーバ１２１−０、レシーバ１２１−１、・・・、レシーバ１２１−Ｎ、レシーバ１２３、レシーバ１２７は、それぞれデータ用配線０、１、・・・、Ｎ、クロック用配線、予備配線と接続している。
【００４２】
レシーバ１２１−０、レシーバ１２１−１、・・・、レシーバ１２１−Ｎ、レシーバ１２７の出力端は、それぞれＦＦ１２２−０、ＦＦ１２２−１、・・・、ＦＦ１２２−Ｎ、ＦＦ１２８と接続している。
【００４３】
ＦＦ１２２−０、ＦＦ１２２−１、・・・、ＦＦ１２２−Ｎの出力端は、エラー検出・切替回路１２４と接続している。そして、エラー検出・切替回路１２４は、他のＬＳＩ等に接続するデータ出力用配線０、１、・・・、Ｎと接続している。
【００４４】
レシーバ１２３の出力端は、ＦＦ１２２−０、ＦＦ１２２−１、・・・、ＦＦ１２２−Ｎ、ＦＦ１２８と接続している。
エラー検出・切替回路１２４の出力端のうちデータＤを出力するものは、受信ＬＳＩ１２０に接続される他のＬＳＩ等と接続している。また、エラー検出・切替回路１２４の出力端のうちエラービット情報や切替完了通知を出力するものは、エラービット通知・切替決定回路１２５と接続している。
【００４５】
エラービット通知・切替決定回路１２５の出力端は、ドライバ１２６と接続している。そして、ドライバ１２６の出力端は、エラービット情報用配線と接続している。
以上の構成において、送信ＬＳＩ１１０は、以下のデータ送信処理を行なう。
【００４６】
選択回路１１１は、他のＬＳＩ等が送信したＮ＋１ビットのデータＤ［０］〜Ｄ［Ｎ］を受信する。すると、例えば、選択回路１１１は、受信したデータＤ［０］を、ＦＦ１１２−０に出力する。
【００４７】
ＦＦ１１２−０は、選択回路１１１が出力したデータＤ［０］を受信すると、データＤ［０］を保持する。そして、ＦＦ１１２−０は、クロック信号ＣＬＫに同期して、データＤ［０］をドライバ１１３−０に出力する。
【００４８】
ドライバ１１３−０は、ＦＦ１１２−０が出力したデータＤ［０］を、データ用配線０を介して、レシーバ１２１−０に送信する。
以上の動作によって、送信ＬＳＩ１１０は、データＤ［０］を受信ＬＳＩ１０２０に送信する。
【００４９】
同様の動作により、送信ＬＳＩ１１０は、データＤ［１］、Ｄ［２］、・・・、Ｄ［Ｎ］を、それぞれレシーバ１２１−１、レシーバ１２１−２、・・・、レシーバ１２１−Ｎに送信する。
【００５０】
例えば、選択回路１１１は、データＤ［Ｎ］をＦＦ１１２−Ｎに出力する。ＦＦ１１２−Ｎは、選択回路１１１が出力したデータＤ［Ｎ］を受信すると、データＤ［Ｎ］を保持する。そして、ＦＦ１１２−Ｎは、クロック信号ＣＬＫに同期して、データＤ［Ｎ］をドライバ１１３−Ｎに出力する。
【００５１】
ドライバ１１３−Ｎは、ＦＦ１１２−Ｎが出力したデータＤ［Ｎ］を、データ用配線Ｎを介して、レシーバ１２１−Ｎに送信する。
ドライバ１４４は、クロック用配線を介して、クロック信号ＣＬＫをレシーバ１２３に送信する。
【００５２】
受信ＬＳＩ１２０は、以下のデータ受信処理を行なう。
例えば、レシーバ１２１−０は、データ用配線０を介して、ドライバ１１３−０が送信したデータＤ［０］を受信する。すると、レシーバ１２１−０は、受信したデータＤ［０］をＦＦ１２２−０に出力する。ＦＦ１２２−０は、レシーバ１２１−０が出力したデータＤ［０］を保持する。
【００５３】
一方、レシーバ１２３は、クロック用配線を介して送信されたクロック信号ＣＬＫを、ＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−ＮおよびＦＦ１２８に出力する。
【００５４】
ＦＦ１２２−０は、レシーバ１２３が出力するクロック信号ＣＬＫに同期して、データＤ［０］をエラー検出・切替回路１２４に出力する。
以上の動作によって、受信ＬＳＩ１２０は、送信ＬＳＩ１１０から送信されたデータＤ［０］を受信する。
【００５５】
同様の動作により、受信ＬＳＩ１２０は、送信ＬＳＩ１１０から送信されたデータＤ［１］、Ｄ［２］、・・・、Ｄ［Ｎ］を受信する。
例えば、レシーバ１２１−Ｎは、ドライバ１１３−Ｎが送信したデータＤ［Ｎ］を、データ用配線Ｎを介して受信する。すると、レシーバ１２１−Ｎは、受信したデータＤ［Ｎ］をＦＦ１２２−Ｎに出力する。
【００５６】
ＦＦ１２２−Ｎは、レシーバ１２１−Ｎが出力したデータＤ［Ｎ］を保持する。そして、ＦＦ１２２−Ｎは、レシーバ１２３が出力するクロック信号ＣＬＫに同期して、データＤ［Ｎ］をエラー検出・切替回路１２４に出力する。
【００５７】
エラー検出・切替回路１２４は、１ビット幅のデータＤ［０］〜Ｄ［Ｎ］で構成されるＮ＋１ビットのデータＤにエラーが生じているか否か、またはエラーが生じていたか否かを判別する。そして、エラー検出・切替回路１２４は、ビット毎に、エラー発生回数をカウントする。
【００５８】
なお、エラーが発生したビットを「エラービット」という。以下、エラービットがｉの場合について説明する。ただし、ｉは０を含むＮ以下の自然数である。
エラー検出・切替回路１２４は、パリティ、ＥＣＣ／ＣＲＣ機能等を利用してデータＤにエラーが生じているか、または生じていたかを判別する。
【００５９】
エラーを検出しない場合、エラー検出・切替回路１２４は、データＤをビット毎にデータ出力用配線０、１、・・・、Ｎに出力する。
エラーを検出すると、エラー検出・切替回路１２４は、エラービット情報Ｅを生成してエラービット通知・切替決定回路１２５に通知する。この時、エラー検出・切替回路１２４は、データＤをビット毎にデータ出力用配線０、１、・・・、Ｎに出力しても良い。
【００６０】
ここで、「エラービット情報Ｅ」とは、エラー検出・切替回路１２４が検出したデータＤのエラービットを特定する情報のことをいう。
エラービット通知・切替決定回路１２５は、エラー検出・切替回路１２４からエラービット情報Ｅの通知を受けると、エラービットについてのエラー発生回数をカウントする。例えば、データＤ［ｉ］にエラーが発生していた場合、エラービット通知・切替決定回路１２５は、ビットｉのエラー発生回数をカウントして記憶する。
【００６１】
エラービットｉのエラー発生回数が所定の回数以上になると、エラービット通知・切替決定回路１２５は、エラービット情報Ｅをシリアルデータにエンコードしてドライバ１２６に出力する。
【００６２】
ドライバ１２６は、エラービット情報用配線を介して、エラービット情報Ｅをレシーバ１１５に送信する。レシーバ１１５は、ドライバ１２６が送信したエラービット情報Ｅを選択回路１１１に出力する。
【００６３】
選択回路１１１は、レシーバ１１５からエラービット情報Ｅを受信すると、シリアルデータのエラービット情報Ｅをデコードしてエラービットｉを特定する。そして、選択回路１１１は、エラービットｉのデータＤ［ｉ］の出力先を、今まで出力していたＦＦ１１２−ｉからＦＦ１１６に切り替える。
【００６４】
同時に、選択回路１１１は、切替ビット情報を生成してＦＦ１１６に出力する。「切替ビット情報」とは、データＤのビット位置についての情報であって、出力先をＦＦ１１６、すなわち予備配線に切り替えられたビットを特定する情報のことをいう。したがって、エラービット情報がｉの場合、切替ビット情報もｉとなる。
【００６５】
その後、選択回路１１１は、他のＬＳＩ等から受信したデータＤ［０］、Ｄ［１］、・・・、Ｄ［Ｎ］を、それぞれＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎに出力する。ただし、選択回路１１１は、データＤ［ｉ］のみＦＦ１１６に出力する。
【００６６】
ＦＦ１１６は、選択回路１１１が出力する切替ビット情報を保持する。そして、ＦＦ１１６は、クロック信号ＣＬＫに同期して、切替ビット情報をドライバ１１７に出力する。ドライバ１１７は、予備配線を介してレシーバ１２７に切替ビット情報を送信する。
【００６７】
レシーバ１２７は、ドライバ１１７が送信した切替ビット情報を受信すると、データ切替ビット情報をＦＦ１２８に出力する。ＦＦ１２８は、切替ビット情報を保持する。そして、ＦＦ１２８は、レシーバ１２３が出力するクロック信号ＣＬＫと同期して、切替ビット情報をエラー検出・切替回路１２４に出力する。
【００６８】
データＤ［ｉ］も同様の処理によって、選択回路１１１からエラー検出・切替回路１２４に送信される。なお、データＤ［ｉ］を除くデータＤの転送処理については、既に説明した通りである。
【００６９】
エラー検出・切替回路１２４は、ＦＦ１２８が出力する切替ビット情報を受信すると、切替ビット情報で特定されるビットｉのデータＤ［ｉ］を転送するデータ用配線ｉを、予備配線に切り替える。そして、エラー検出・切替回路１２４は、エラービット通知・切替決定回路１２５に、切替完了通知を行う。
【００７０】
エラービット通知・切替決定回路１２５は、切替完了通知を受けると、切替完了通知をドライバ１２６に出力する。すると、ドライバ１２６は、エラービット情報用配線を介して、レシーバ１１５に切替完了通知を送信する。
【００７１】
図２は、本実施例に係る選択回路１１１の具体的な構成例を示す図である。
選択回路１１１は、切替ビット指定回路２０１と、切替信号選択回路２０２と、切替コード・切替ビット情報生成回路２０３と、セレクタ２０４と、を備える。
【００７２】
そして、切替信号選択回路２０２は、論理積回路（ＡＮＤ）２０２ａ−０、２０２ａ−１、・・・および２０２ａ−Ｎと、論理和回路（ＯＲ）２０２ｂと、を備える。
切替ビット指定回路２０１および切替コード・切替ビット情報生成回路２０３は、レシーバ１１５の出力端と接続している。
【００７３】
入力データ用配線０、１、・・・、Ｎは、それぞれ論理積回路２０２ａ−０、２０２ａ−１、・・・、２０２ａ−Ｎと接続している。また、入力データ用配線０、１、・・・、Ｎは、それぞれＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎと接続している。
【００７４】
後述する切替ビット指定用配線０、１、・・・、Ｎの一方は、切替ビット指定回路２０１と接続している。また、切替ビット指定用配線０、１、・・・、Ｎの他方は、それぞれ論理積回路２０２ａ−０、２０２ａ−１、・・・、２０２ａ−Ｎと接続している。
【００７５】
論理積回路２０２ａ−０、２０２ａ−１、・・・、２０２ａ−Ｎの出力端は、論理和回路２０２ｂと接続している。そして、論理和回路２０２ｂの出力端と切替コード・切替ビット情報生成回路２０３の出力端は、セレクタ２０４と接続している。セレクタ２０４の出力端は、ＦＦ１１６と接続している。
【００７６】
以上の構成において、切替ビット指定回路２０１は、後述するエラー発生コードを検出すると、エラービット通知・切替決定回路１２５がエラー発生コードに続いて送信するエラービット情報Ｅをレシーバ１１５から受信する。
【００７７】
そして、切替ビット指定回路２０１は、シリアルデータで送られてきたエラービット情報Ｅをデコードしてエラービットを特定する。そして、切替ビット指定回路２０１は、予備配線に切替えるデータ用配線を指定する切替ビット指定データＳを生成する。そして、切替ビット指定回路２０１は、切替信号選択回路２０２に切替ビット指定データＳを出力
する。
【００７８】
ここで、切替ビット指定データＳは、他のＬＳＩ等から入力されるデータＤと同じビット幅を有するデータである。本実施例に係るデータＤは、Ｎ＋１ビットのビット幅を有するデータなので、切替ビット指定データＳもＮ＋１ビットのビット幅を有するデータとなる。すなわち、切替ビット指定データＳは、１ビット幅のデータＳ［０］、Ｓ［１］、・・・、Ｓ［Ｎ］で構成される。［］内の数字は、切替ビット指定データＳのビット位置を表す。
【００７９】
例えば、エラービットがｉである場合、切替ビット指定回路２０１は、Ｓ［ｉ］のみを「１」に設定し、Ｓ［ｉ］以外のＳ［０]、Ｓ［１]、・・・、Ｓ［Ｎ］を「０」に設定した切替ビット指定データＳを生成する。
【００８０】
そして、切替ビット指定回路２０１は、切替ビット指定データＳ［０］、Ｓ［１］、・・・、Ｓ［Ｎ］を、それぞれ論理積回路（ＡＮＤ回路）２０２ａ−０、２０２ａ−１、・・・、２０２ａ−Ｎに出力する。
【００８１】
切替信号選択回路２０２において、例えば、論理積回路２０２ａ−０は、データ入力用配線０から入力されるデータＤ［０］と、切替ビット指定回路２０１から入力される切替ビット指定データＳ［０］と、の論理積を論理和回路２０２ｂに出力する。
【００８２】
他の論理積回路２０２ａ−１、２０２ａ−２、・・・および２０２ａ−Ｎも同様の処理によって論理積を論理和回路２０２ｂに出力する。
例えば、論理積回路２０２ａ−Ｎは、データ入力用配線Ｎから入力されるデータＤ［Ｎ］と、切替ビット指定回路２０１から入力される切替ビット指定データＳ［Ｎ］と、の論理積を論理和回路２０２ｂに出力する。
【００８３】
論理和回路２０２ｂは、論理積回路２０２ａ−０、２０２ａ−１、・・・および２０２ａ−Ｎの出力に対する論理和をセレクタ２０４に出力する。
一方、切替コード・切替ビット情報生成回路２０３は、後述するエラー発生コードを検出すると、エラービット通知・切替決定回路１２５がエラー発生コードに続いて送信するエラービット情報Ｅをレシーバ１１５から受信する。
【００８４】
そして、切替コード・切替ビット情報生成回路２０３は、シリアルデータで送られてきたエラービット情報Ｅをデコードしてエラービットを特定する。そして、切替コード・切替ビット情報生成回路２０３は、予備配線に切替えるデータ用配線を特定する切替ビット情報を生成する。
【００８５】
そして、切替コード・切替ビット情報生成回路２０３は、切替コードを生成するとともに、切替ビット情報をシリアルデータにエンコードする。そして、切替コード・切替ビット情報生成回路２０３は、切替コードと切替ビット情報をセレクタ２０４に出力する。この時、切替コード・切替ビット情報生成回路２０３は、切替コードに続けて切替ビット情報を出力する。
【００８６】
切替コードは、データ用配線の１つを予備配線に切り替えることを受信ＬＳＩ１２０に通知するためのデータである。したがって、あらかじめ決められた任意のコードでよく、他のデータと識別可能であればよい。
【００８７】
セレクタ２０４は、切替コード・切替ビット情報生成回路２０３からの出力信号が入力されると、切替コード・切替ビット情報生成回路２０３の出力信号を選択してＦＦ１１６
に出力する。切替コード・切替ビット情報生成回路２０３からの出力信号を受信しない場合、セレクタ２０４は、論理和回路２０２ｂからの出力信号をＦＦ１１６に出力する。
【００８８】
図３は、本実施例に係るエラー検出・切替回路１２４の具体的な構成例を示す図である。
エラー検出・切替回路１２４は、セレクタ３０１−０〜３０１−Ｎと、エラー検出・訂正回路３０２と、切替タイミング生成回路３０３と、論理和回路（ＯＲ）３０４と、を備える。
【００８９】
ＦＦ１２２−０、ＦＦ１２２−１、・・・、ＦＦ１２２−Ｎの出力端は、それぞれセレクタ３０１−０、３０１−１、・・・、３０１−Ｎと接続している。また、ＦＦ１２８の出力端は、セレクタ３０１−０、３０１−１、・・・、３０１−Ｎおよび切替タイミング生成回路３０３と接続している。
【００９０】
切替タイミング生成回路３０３の出力端は、セレクタ３０１−０、３０１−１、・・・、３０１−Ｎと接続している。また、切替タイミング生成回路３０３の出力端は、論理和回路３０４とも接続している。
【００９１】
なお、切替タイミング生成回路３０３と各セレクタ３０１−０、３０１−１、・・・、３０１−Ｎとを結ぶ各配線は、１ビット幅のデータを送信する配線である。切替タイミング生成回路３０３は、後述する切替指示データＩ［０］、Ｉ［１］、・・・、Ｉ［Ｎ］をそれぞれセレクタ３０１−０、３０１−１、・・・、３０１−Ｎに出力する。
【００９２】
セレクタ３０１−０、３０１−１、・・・および３０１−Ｎの出力端は、エラー検出・切替回路１２４と接続している。
エラー検出・切替回路１２４の出力端のうちデータＤを出力する出力端は、図示しない他のＬＳＩ等と接続しているデータ出力用配線０、１、・・・およびＮと接続している。
【００９３】
また、エラー検出・切替回路１２４の出力端のうちエラービット情報Ｅを出力するエラービット情報用配線は、エラービット通知・切替決定回路１２５と接続している。
論理和回路３０４の出力端は、エラービット通知・切替決定回路１２５と接続している。
【００９４】
以上の構成において、例えば、セレクタ３０１−０は、切替タイミング生成回路３０３が出力する切替指示データＩ［０］が「１」の場合、ＦＦ１２８が出力する出力信号を選択する。また、セレクタ３０１−０は、切替指示データＩ［０］が「０」の場合、ＦＦ１２２−０が出力する出力信号を選択する。そして、セレクタ３０１−０は、選択した信号をエラー検出・訂正回路３０２に出力する。
【００９５】
他のセレクタ３０１−１、３０１−２、・・・および３０１−Ｎも同様の動作が行なわれる。例えば、セレクタ３０１−Ｎは、切替指示データＩ［Ｎ］が「１」の場合、ＦＦ１２８が出力する出力信号を選択する。また、セレクタ３０１−Ｎは、切替指示データＩ［Ｎ］が「０」の場合、ＦＦ１２２−Ｎが出力する出力信号を選択する。そして、セレクタ３０１−Ｎは、選択した信号をエラー検出・訂正回路３０２に出力する。
【００９６】
エラー検出・訂正回路３０２は、各セレクタ３０１−０、３０１−０、・・・、３０１−Ｎが出力したデータＤ［０］、Ｄ［１］、・・・、Ｄ［Ｎ］を受信する。そして、エラー検出・訂正回路３０２は、データＤ［０］、Ｄ［１］、・・・およびＤ［Ｎ］からなるＮ＋１ビット幅のデータＤに対してエラーチェック処理を行なう。
【００９７】
例えば、エラー検出・訂正回路３０２は、パリティ、ＥＣＣ／ＣＲＣ機能等を用いてエラーチェック処理を行なう。
エラーを検出しない場合、エラー検出・訂正回路３０２は、データＤをビット毎にデータ出力用配線０、１、・・・、Ｎに出力する。例えば、エラー検出・訂正回路３０２は、データＤ［０］をデータ出力用配線０に出力し、データＤ［１］をデータ出力用配線１に出力する。
【００９８】
エラーを検出した場合、エラー検出・訂正回路３０２は、エラービットにのみ「１」をセットし、他のビットに「０」をセットしたＮ＋１ビットのエラービット情報Ｅを生成する。したがって、エラービット情報Ｅは、１ビット幅のデータＥ［０］、Ｅ［１］、・・・およびＥ［Ｎ］で構成されるデータである。例えば、Ｅ［０］が「１」の場合、データＤ［０］にエラーが生じたことを示す。
【００９９】
エラービット情報Ｅを生成すると、エラー検出・訂正回路３０２は、エラービット情報Ｅをエラービット通知・切替決定回路１２５に出力する。
一方、切替タイミング生成回路３０３は、ＦＦ１２８が出力する出力信号から、切替コードを検出する。そして、切替タイミング生成回路３０３は、切替コードの後に送信される切替ビット情報を取得する。
【０１００】
切替ビット情報を取得すると、切替タイミング生成回路３０３は、切替ビット情報に示されるビットにのみ「１」をセットし、他のビットに「０」をセットしたＮ＋１ビットの切替指示データＩを生成する。なお、切替指示データＩは、１ビット幅のデータＩ［０］、Ｉ［１］、・・・およびＩ［Ｎ］で構成されるデータである。例えば、Ｉ［０］が「１」の場合、データ用配線０を予備配線と切り替えることを意味する。
【０１０１】
切替指示データＩを生成すると、切替タイミング生成回路３０３は、切替指示データＩをビット毎に、セレクタ３０１−０、３０１−１、・・・３０１−Ｎに出力する。例えば、切替タイミング生成回路３０３は、切替指示データＩ［０］をセレクタ３０１−０に、切替指示データＩ［１］をセレクタ３０１−１に、・・・、切替指示データＩ［Ｎ］をセレクタ３０１−Ｎに、出力する。
【０１０２】
また、切替タイミング生成回路３０３は、切替指示データＩを論理和回路３０４に出力する。論理和回路３０４は、切替指示データＩを構成するデータＩ［０］、Ｉ［１］、・・・、Ｉ［Ｎ］の論理和をエラービット通知・切替決定回路１２５に出力する。この時論理和回路３０４が出力する論理和が「切替完了通知」となる。
【０１０３】
図４は、本実施例に係るエラービット通知・切替決定回路１２５の具体的な構成例を示す図である。
エラービット通知・切替決定回路１２５は、エラー発生回数カウンタ回路４０１と、配線切替閾値記憶回路４０２と、閾値比較・エラービット情報通知回路４０３と、セレクタ４０４と、を備える。
【０１０４】
エラー発生回数カウンタ回路４０１は、エラービット情報用配線を介してエラー検出・切替回路１２４と接続している。エラー発生回数カウンタ回路４０１の出力端と配線切替閾値記憶回路４０２の出力端は、閾値比較・エラービット情報通知回路４０３と接続している。
【０１０５】
セレクタ４０４は、閾値比較・エラービット情報通知回路４０３の出力端と、エラー検出・切替回路１２４が切替実行通知を行うための切替完了通知用配線と、接続している。
以上の構成において、エラー発生回数カウンタ回路４０１は、エラー検出・切替回路１
２４からエラービット情報Ｅを受信すると、エラービット情報Ｅの各ビットを参照する。そして、エラー検出・切替回路１２４は、「１」に設定されているビットを検出してエラービットを特定する。
【０１０６】
エラービットを特定すると、エラー発生回数カウンタ回路４０１は、内部に備わる図示しないエラー発生回数記憶部に記憶されているエラービットについてのエラー発生回数に１を加算する。
【０１０７】
エラー発生回数カウンタ回路４０１は、エラービット情報Ｅとともにエラー発生回数を閾値比較・エラービット情報通知回路４０３に通知する。
閾値比較・エラービット情報通知回路４０３は、エラー発生回数カウンタ回路４０１からエラー発生回数の通知を受けると、配線切替閾値記憶回路４０２から配線切替閾値を取得する。配線切替閾値記憶回路４０２は、エラーが発生したビット位置のデータを送信するデータ用配線を予備配線に切替えるか否かの基準となる閾値を記憶する。この閾値を「配線切替閾値」という。
【０１０８】
そして、閾値比較・エラービット情報通知回路４０３は、エラー発生回数と配線切替閾値とを比較する。エラー発生回数が配線切替閾値以上の場合、閾値比較・エラービット情報通知回路４０３は、エラー発生コードを生成するとともに、エラービット情報をシリアルデータにエンコードしてセレクタ４０４に出力する。
【０１０９】
エラー発生コードは、送信ＬＳＩ１１０に配線切替閾値で定めた回数以上のエラーが発生したことを通知するためのデータである。したがって、あらかじめ決められた任意のコードでよく、他のデータと識別可能であればよい。
エラー発生コードを生成すると、閾値比較・エラービット情報通知回路４０３は、エラー発生コードに続けてエラービット情報Ｅを出力する。
【０１１０】
セレクタ４０４は、閾値比較・エラービット情報通知回路４０３から出力信号が入力されると、閾値比較・エラービット情報通知回路４０３からの出力信号を選択する。したがって、エラー発生コードやエラービット情報Ｅの入力があると、セレクタ４０４は、エラー発生コードやエラービット情報Ｅをドライバ１２６に出力する。
また、セレクタ４０４は、エラー検出・切替回路１２４から切替完了通知を受けると、セレクタ４０４は、切替完了通知をドライバ１２６に出力する。
【０１１１】
図５は、本実施例に係る予備配線への切替え処理の概要を示すフローチャートである。
例えば、送信ＬＳＩ１１０と受信ＬＳＩ１２０に電源が投入されると、送信ＬＳＩ１１０および受信ＬＳＩ１２０は、両者間でデータ転送処理を正常に開始する（ステップＳ５０１）。
【０１１２】
ステップＳ５０２において、受信ＬＳＩ１２０は、送信ＬＳＩ１１０から送られたデータの任意のビットで配線切替閾値以上の回数のエラーを検出すると、エラービット情報Ｅを生成する。
ステップＳ５０３において、受信ＬＳＩ１２０は、エラービット情報Ｅを送信ＬＳＩ１１０に通知する。
【０１１３】
ステップＳ５０４において、送信ＬＳＩ１１０は、受信ＬＳＩ１２０からエラービット情報Ｅを受信すると、エラービット配線を予備配線に切替える処理を行なう。なお、「エラービット配線」とは、エラービットのデータの送信に使用していたデータ用配線である。
予備配線への切替えが完了すると、送信ＬＳＩ１１０および受信ＬＳＩ１２０は、両者間でデータ転送処理を再開する（ステップＳ５０６）。
【０１１４】
図６は、本実施例に係る受信ＬＳＩ１２０の予備配線への切替え処理を示すフローチャートである。
例えば、送信ＬＳＩ１１０と受信ＬＳＩ１２０に電源が投入されると、送信ＬＳＩ１１０および受信ＬＳＩ１２０は、両者間でデータ転送処理を正常に開始する（ステップＳ６０１）。
【０１１５】
ステップＳ６０２において、エラー検出・切替回路１２４は、データ用配線０、１、・・・、Ｎを介して送信ＬＳＩ１１０が送信したデータＤを受信すると、データＤに対してエラーチェック処理を行なう。
【０１１６】
同時に、エラー検出・切替回路１２４は、データＤを受信ＬＳＩ１２０に接続されている他のＬＳＩ等にデータ出力用配線０、１、・・・、Ｎを介して送信する。
ステップＳ６０２において、エラーを検出しない場合、エラー検出・切替回路１２４は、再度ステップＳ６０２の処理を繰り返す（ステップＳ６０２  ＮＯ）。
【０１１７】
ステップＳ６０２において、エラーを検出した場合、エラー検出・切替回路１２４は、エラーが発生したビットにのみ「１」を設定し、他のビットには「０」を設定したエラービット情報Ｅを生成する。そして、エラー検出・切替回路１２４は、エラービット情報Ｅをエラービット通知・切替決定回路１２５に出力する。
【０１１８】
エラービット情報Ｅの送信が完了すると、エラー検出・切替回路１２４は、処理をステップＳ６０３に移行する（ステップＳ６０２  ＹＥＳ）。
ステップＳ６０３において、エラービット通知・切替決定回路１２５は、受信したエラービット情報Ｅからエラービットを特定する。そして、エラービット通知・切替決定回路１２５は、ビット毎にエラー発生回数をカウントする。
【０１１９】
例えば、エラービット通知・切替決定回路１２５は、エラービット通知・切替決定回路１２５内部に備わるエラー発生回数記憶部に記憶されているビット毎のエラー発生回数を参照する。そして、エラービット通知・切替決定回路１２５は、エラービットのエラー発生回数に１を加算した値をエラー発生回数記憶部に記憶する。
【０１２０】
ステップＳ６０４において、エラービット通知・切替決定回路１２５は、エラービットに関し、あらかじめビット毎に設定された配線切替閾値とエラー発生回数とを比較する。
エラー発生回数が配線切替閾値より小さい場合、エラービット通知・切替決定回路１２５は、処理をステップＳ６０２に移行する（ステップＳ６０４  ＮＯ）。また、エラー発生回数が配線切替閾値以上の場合、エラービット通知・切替決定回路１２５は、処理をステップＳ６０５に移行する（ステップＳ６０４  ＹＥＳ）。
【０１２１】
ステップＳ６０５において、エラービット通知・切替決定回路１２５は、あらかじめ決められたエラー発生コードを生成する。そして、エラービット通知・切替決定回路１２５は、エラー発生コードとともにエラービット情報Ｅを、エラービット情報用配線を介して送信ＬＳＩ１１０に送信する。
【０１２２】
本実施例に係るエラービット情報用配線は、１ビット幅のデータを送信する配線である。したがって、エラービット通知・切替決定回路１２５は、エラービット情報Ｅをシリアルデータにエンコードし、エラー発生コードに続いてシリアルデータにエンコードされたエラービット情報Ｅを、ドライバ１２６に出力する。
【０１２３】
ただし、エラービット情報用配線は、１ビット幅のデータを送信する配線に限定されるものではない。例えば、エラービット情報用配線は、Ｎ＋１ビット幅のデータを送信する配線であってもよい。
【０１２４】
ステップＳ６０６において、エラー検出・切替回路１２４は、予備配線から切替コードを受信したか否かを判別する。
切替コードを受信しない場合、エラー検出・切替回路１２４は、処理をステップＳ６０５に移行する（ステップＳ６０６  ＮＯ）。また、切替コードを受信した場合、エラー検出・切替回路１２４は、処理をステップＳ６０７に移行する（ステップＳ６０６  ＹＥＳ）。
【０１２５】
ステップＳ６０７において、エラー検出・切替回路１２４は、切替コードに続いて受信する切替ビット情報で特定されるビットのデータを転送するデータ用配線を、予備配線に切り替える。すなわち、エラー検出・切替回路１２４は、切替ビット情報で特定されるビットのデータを、予備配線から受信する。
【０１２６】
ステップＳ６０７において、エラー検出・切替回路１２４は、予備配線への切替えが完了すると、送信ＬＳＩ１１０に対して切替完了通知を行なう。
以上の処理が完了すると、受信ＬＳＩ１２０は、予備配線への切替え処理を完了する（ステップＳ６０９）。
【０１２７】
図７は、本実施例に係る送信ＬＳＩ１１０の予備配線への切替え処理を示すフローチャートである。
例えば、送信ＬＳＩ１１０と受信ＬＳＩ１２０に電源が投入されると、送信ＬＳＩ１１０および受信ＬＳＩ１２０は、両者間でデータ転送処理を正常に開始する（ステップＳ７０１）。
【０１２８】
ステップＳ７０２において、選択回路１１１は、エラービット情報用配線を介してエラービット通知・切替決定回路１２５が送信するエラー発生コードを受信したか否かを判別する。
【０１２９】
エラー発生コードを受信しない場合、選択回路１１１は、再度ステップＳ７０２を実行する（ステップＳ７０２  ＮＯ）。また、エラー発生コードを受信した場合、選択回路１１１は、処理をステップＳ７０３に移行する（ステップＳ７０２  ＹＥＳ）。
【０１３０】
ステップＳ７０３において、選択回路１１１は、切替コードを生成する。そして、選択回路１１１は、生成した切替コードを、予備配線を介して受信ＬＳＩ１２０に送信する。
また、選択回路１１１は、エラー発生コードに続いて受信するエラービット情報Ｅから切替ビット情報を生成する。そして、選択回路１１１は、切替コードに続けて切替ビット情報を、予備配線を介して受信ＬＳＩ１２０に送信する。
【０１３１】
ステップＳ７０４において、選択回路１１１は、エラー発生コードおよびエラー発生コードに続く切替ビット情報の出力を完了すると、データＤのうち切替ビット情報で特定されるビット位置のデータを、予備配線を介して受信ＬＳＩ１２０に送信する。
【０１３２】
同時に、選択回路１１１は、データＤを、データ用配線０、１、・・・、Ｎを介して受信ＬＳＩ１２０に送信する。
ステップＳ７０５において、選択回路１１１は、エラービット情報用配線からエラービ
ット通知・切替決定回路１２５が送信する切替完了通知を受信したか否かを判別する。
【０１３３】
切替完了通知を受信しない場合、選択回路１１１は、処理をステップＳ７０３に移行する（ステップＳ７０５  ＮＯ）。また、切替完了通知を受信した場合、選択回路１１１は、処理をステップＳ７０６に移行する（ステップＳ７０５  ＹＥＳ）。そして、送信ＬＳＩ１１０は、予備配線への切替え処理を終了する（ステップＳ７０６）。
【０１３４】
図８は、送信ＬＳＩ１１０から受信ＬＳＩ１２０に送信する送信データＤ［０］のエラー発生回数が配線切替閾値を超えた場合の主要な信号のタイムチャートを示す図である。
図８は、予備配線、データ用配線０、データ用配線１〜Ｎおよびエラービット情報用配線における信号のタイムチャートを示している。
【０１３５】
（１）エラー検出・切替回路１２４は、データ用配線０を介して受信したデータＤ［０］にエラーが発生すると、データＤ［０］のエラーを検出する。そして、エラー検出・切替回路１２４は、ビット０のエラー発生回数が閾値を超えたことを検出する。
【０１３６】
（２）エラー検出・切替回路１２４は、エラー発生コードとエラービット情報Ｅをエラービット情報用配線を介して送信ＬＳＩ１１０に出力する。
（３）選択回路１１１は、エラー発生コードとエラービット情報Ｅを受信すると、エラービット情報Ｅで特定されるビット０のデータＤ［０］を送信する配線を予備配線に切替える。そして、選択回路１１１は、切替コードと切替ビット情報を予備配線を介して受信ＬＳＩ１２０に出力する。
【０１３７】
（４）エラー検出・切替回路１２４は、予備配線を介して切替コードと切替ビット情報を受信すると、切替ビット情報で特定されるビット０のデータＤ［０］を、予備配線から受信する。すると、エラービット通知・切替決定回路１２５がエラービット情報用配線を介して送信ＬＳＩ１１０に切替完了通知を送信する。
【０１３８】
以上に説明したデータ転送方法では、予備配線を１本だけ使用する場合について説明した。しかし、これは説明を簡単にするためであって、予備配線を１本だけ使用する場合に限定する趣旨ではない。
【０１３９】
図９は、本実施例に係るデータ転送方法を実現する構成の変形例を示す図である。
データ転送システム９００は、送信ＬＳＩ１１０と受信ＬＳＩ１２０とが、データ用配線０、１、・・・およびＮと、予備配線０、１、・・・およびＭと、クロック用配線と、エラービット情報用配線と、により通信可能に接続されている。なお、Ｍは１以上Ｎ以下の自然数である。
【０１４０】
送信ＬＳＩ１１０と受信ＬＳＩ１２０は、データ用配線０、１、・・・およびＮと、予備配線０、１、・・・およびＭと、クロック用配線と、エラービット情報用配線と、により通信可能に接続されている。
【０１４１】
予備配線０、１、・・・、Ｍは、それぞれがデータ用配線の予備として備わる１ビット幅のデータを送信する配線である。
送信ＬＳＩ９１０は、選択回路９１１と、ＦＦ１１２−０〜１１２−Ｎと、ドライバ１１３−０〜１１３−Ｎと、ドライバ１１４と、レシーバ１１５と、ＦＦ１１６−０〜１１６−Ｍと、ドライバ１１７−０〜１１７−Ｍと、を備える。
【０１４２】
選択回路１１１の出力端の一部は、ＦＦ１１６−０、１１６−１、・・・、１１６−Ｍと接続している。
ＦＦ１１６−０、ＦＦ１１６−１、・・・、ＦＦ１１６−Ｎの出力端は、それぞれドライバ１１７−０、ドライバ１１７−１、・・・、ドライバ１１７−Ｍと接続している。
【０１４３】
ドライバ１１７−０、ドライバ１１７−１、・・・、ドライバ１１７−Ｍの出力端は、それぞれ予備配線０、１、・・・、Ｍと接続している。
他の構成要素の接続関係は、図１に示した送信ＬＳＩ１１０と同様である。
【０１４４】
受信ＬＳＩ９２０は、レシーバ１２１−０〜１２１−Ｎと、ＦＦ１２２−０〜１２２−Ｎと、レシーバ１２３と、エラー検出・切替回路１２４と、エラービット通知・切替決定回路１２５と、ドライバ１２６と、レシーバ１２７−０〜１２７−Ｍと、ＦＦ１２８−０〜１２８−Ｍと、を備える。
【０１４５】
レシーバ１２７−０、レシーバ１２７−１、・・・、レシーバ１２７−Ｍは、それぞれ予備配線０、１、・・・、Ｍと接続している。
レシーバ１２７−０、レシーバ１２７−１、・・・、レシーバ１２７−Ｍの出力端は、それぞれＦＦ１２８−０、ＦＦ１２８−１、・・・、ＦＦ１２８−Ｍと接続している。
【０１４６】
ＦＦ１２８−０、ＦＦ１２８−１、・・・、ＦＦ１２８−Ｍの出力端は、エラー検出・切替回路９２１と接続している。
他の構成要素の接続関係は、図１に示した受信ＬＳＩ１２０と同様である。
【０１４７】
以上の構成において、送信ＬＳＩ９０１と受信ＬＳＩ９２０は、図１に示したデータ転送処理と同様の処理を行なう。
エラー検出・切替回路９２１は、１ビット幅のデータＤ［０］〜Ｄ［Ｎ］で構成されるＮ＋１ビットデータＤにエラーが生じているか否か、またはエラーが生じていたか否かを判別する。  エラーを検出しない場合、エラー検出・切替回路９２１は、データＤをビット毎にデータ出力用配線０、１、・・・、Ｎに出力する。
【０１４８】
エラーを検出すると、エラー検出・切替回路９２１は、エラービット情報Ｅを生成してエラービット通知・切替決定回路９２２に通知する。
エラービット通知・切替決定回路９２２は、エラー検出・切替回路９２１からエラービット情報Ｅの通知を受けると、エラービットについてのエラー発生回数をカウントする。例えば、データＤ［ｉ］にエラーが発生していた場合、エラービット通知・切替決定回路９２２は、ビットｉのエラー発生回数をカウントして記憶する。
【０１４９】
エラービットｉのエラー発生回数が所定の回数以上になると、エラービット通知・切替決定回路９２２は、エラービット情報Ｅをシリアルデータにエンコードしてドライバ１２６に出力する。
【０１５０】
ドライバ１２６は、エラービット情報用配線を介して、エラービット情報Ｅをレシーバ１１５に送信する。レシーバ１１５は、ドライバ１２６が送信したエラービット情報Ｅを選択回路９１１に出力する。
【０１５１】
選択回路９１１は、レシーバ１１５からエラービット情報Ｅを受信すると、シリアルデータのエラービット情報Ｅをエンコードしてエラービットｉを特定する。そして、選択回路９１１は、エラービットｉのデータＤ［ｉ］の出力先を、今まで出力していたＦＦ１１２−ｉから、ＦＦ１１６−０、１１６−１、・・・、１１６−Ｍのいずれかに切り替える。以下、切り替えられたＦＦを、ＦＦ−ｊとする。ｊは、０を含むＭ以下の自然数である。
【０１５２】
この時、選択回路９１１は、例えば、あらかじめ設定された順番にしたがって、ＦＦ１１６−０、１１６−１、・・・、１１６−Ｍのうち１つを選択してデータＤ［ｉ］を出力する。この場合、既に選択されて使用しているＦＦは、選択候補から除外される。
【０１５３】
同時に、選択回路９１１は、切替ビット情報を生成してＦＦ１１６−ｊに出力する。
その後、選択回路９１１は、他のＬＳＩ等から受信したデータＤ［０］、Ｄ［１］、・・・、Ｄ［Ｎ］を、それぞれＦＦ１１２−０、ＦＦ１１２−１、・・・、ＦＦ１１２−Ｎに出力する。ただし、選択回路９１１は、データＤ［ｉ］のみＦＦ１１６−ｊに出力する。
【０１５４】
ＦＦ１１６−ｊは、選択回路９１１が出力する切替ビット情報を保持する。そして、ＦＦ１１６−ｊは、クロック信号ＣＬＫに同期して、切替ビット情報をドライバ１１７−ｊに出力する。ドライバ１１７−ｊは、予備配線ｊを介してレシーバ１２７−ｊに切替ビット情報を送信する。
【０１５５】
レシーバ１２７−ｊは、ドライバ１１７−ｊが送信した切替ビット情報を受信すると、切替ビット情報をＦＦ１２８−ｊに出力する。ＦＦ１２８−ｊは、切替ビット情報を保持する。そして、ＦＦ１２８−ｊは、レシーバ１２３が出力するクロック信号ＣＬＫと同期して、切替ビット情報をエラー検出・切替回路９２１に出力する。
【０１５６】
データＤ［ｉ］も同様の処理によって、選択回路９１１からエラー検出・切替回路９２１に送信される。なお、データＤ［ｉ］を除くデータＤの転送処理については、既に説明した通りである。
【０１５７】
エラー検出・切替回路９２１は、ＦＦ１２８−ｊが出力する切替ビット情報を受信すると、切替ビット情報で特定されるエラービットｉのデータＤ［ｉ］を転送するデータ用配線ｉを、予備配線ｊに切り替える。そして、エラー検出・切替回路９２１は、エラービット通知・切替決定回路９２２に、切替完了通知を行う。
【０１５８】
エラービット通知・切替決定回路９２２は、切替完了通知を受けると、切替完了通知をドライバ１２６に出力する。すると、ドライバ１２６は、エラービット情報用配線を介して、レシーバ１１５に切替完了通知を送信する。
【０１５９】
図１０は、予備配線を複数使用する場合の選択回路９１１の具体的な構成例を示す図である。
選択回路９１１は、切替ビット指定回路１００１と、切替信号選択回路２０２−０、２０２−１、・・・および２０２−Ｍと、切替コード・切替ビット情報生成回路１００２と、セレクタ２０４−０、２０４−１、・・・および２０４−Ｍと、を備える。
【０１６０】
そして、切替信号選択回路２０２−０、２０２−１、・・・および２０２−Ｍは、論理積回路（ＡＮＤ）２０２ａ−０、２０２ａ−１、・・・および２０２ａ−Ｎと、論理和回路（ＯＲ）２０２ｂと、を備える。
【０１６１】
切替ビット指定回路１００１、切替信号選択回路２０２−０、切替コード・切替ビット情報生成回路１００２およびセレクタ２０４−０の構成は、図２に示した切替ビット指定回路２０１、切替信号選択回路２０２、切替コード・切替ビット情報生成回路２０３およびセレクタ２０４の構成と同じである。この場合、切替ビット指定用配線群０は、図２に示した切替ビット指定配線０〜Ｎで構成される。
【０１６２】
他の切替信号選択回路２０２−１、２０２−３、・・・、２０２−Ｍについても同様で
ある。
例えば、切替ビット指定回路１００１、切替信号選択回路２０２−Ｍ、切替コード・切替ビット情報生成回路１００２およびセレクタ２０４−Ｍの構成は、図２に示した切替ビット指定回路２０１、切替信号選択回路２０２、切替コード・切替ビット情報生成回路２０３およびセレクタ２０４の構成と同じである。この場合、切替ビット指定用配線群Ｍは、図２に示した切替ビット指定用配線０〜Ｎで構成される。
【０１６３】
以上の構成において、切替ビット指定回路１００１は、エラー発生コードを検出すると、エラービット通知・切替決定回路９２２がエラー発生コードに続いて送信するエラービット情報Ｅをレシーバ１１５から受信する。
【０１６４】
そして、切替ビット指定回路１００１は、シリアルデータで送られてきたエラービット情報Ｅをデコードしてエラービットを特定する。そして、切替ビット指定回路２０１は、切替ビット指定データＳを生成する。
【０１６５】
また、切替ビット指定回路１００１は、あらかじめ決められた順番にしたがって、切替ビット指定データＳを出力すべき切替信号選択回路２０２−ｊを切替信号選択回路２０２−０〜２０２−Ｍから選択する。そして、切替ビット指定回路２０１は、選択した切替信号選択回路２０２−ｊに切替ビット指定データＳを出力する。
【０１６６】
以後の切替信号選択回路２０２−ｊおよびセレクタ２０４−ｊの動作は、図２で説明した切替信号選択回路２０２およびセレクタ２０４の動作と同様である。
一方、切替コード・切替ビット情報生成回路１００２は、エラー発生コードを検出すると、エラービット通知・切替決定回路９２２がエラー発生コードに続いて送信するエラービット情報Ｅをレシーバ１１５から受信する。
【０１６７】
そして、切替コード・切替ビット情報生成回路１００２は、シリアルデータで送られてきたエラービット情報Ｅをデコードしてエラービットを特定する。そして、切替コード・切替ビット情報生成回路１００２は、切替ビット情報を生成する。
【０１６８】
また、切替コード・切替ビット情報生成回路１００２は、あらかじめ決められた順番にしたがって、切替ビット情報を出力すべきセレクタ２０４−ｊをセレクタ２０４−０〜２０４−Ｍから選択する。
【０１６９】
そして、切替コード・切替ビット情報生成回路１００２は、切替コードを生成するとともに、切替ビット情報をシリアルデータにエンコードする。そして、切替コード・切替ビット情報生成回路１００２は、切替コードと切替ビット情報をセレクタ２０４に出力する。この時、切替コード・切替ビット情報生成回路１００２は、切替コードに続けて切替ビット情報を出力する。
【０１７０】
セレクタ２０４−ｊは、切替コード・切替ビット情報生成回路１００２からの出力信号が入力されると、切替コード・切替ビット情報生成回路１００２の出力信号を選択してＦＦ１１６−ｊに出力する。切替コード・切替ビット情報生成回路１００２からの出力信号を受信しない場合、セレクタ２０４−ｊは、切替信号選択回路２０２−ｊの論理和回路２０２ｂからの出力信号をＦＦ１１６−ｊに出力する。
【０１７１】
図１１は、予備配線を複数使用する場合のエラー検出・切替回路９２１の具体的な構成例を示す図である。
エラー検出・切替回路９２１は、セレクタ１１０１−０〜１１０１−Ｎと、エラー検出・訂正回路１１０２と、切替タイミング生成回路１１０３と、論理和回路（ＯＲ）３０４−０〜３０４−Ｍと、を備える。
【０１７２】
ＦＦ１２２−０、ＦＦ１２２−１、・・・、ＦＦ１２２−Ｎの出力端は、それぞれセレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎと接続している。
ＦＦ１２８−０の出力端は、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎおよび切替タイミング生成回路１１０３と接続している。ＦＦ１２８−１、ＦＦ１２８−２、・・・およびＦＦ１２８−Ｍの出力端も、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎおよび切替タイミング生成回路１１０３と接続している。
【０１７３】
切替タイミング生成回路１１０３の出力端は、論理和回路３０４−０、３０４−１、・・・、３０４−Ｍと接続している。そして、論理和回路３０４−０、３０４−１、・・・、３０４−Ｍと接続する切替タイミング生成回路１１０３の各出力端は、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎと接続している。
【０１７４】
例えば、論理和回路３０４−０と接続する切替タイミング生成回路１１０３の出力端は、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎと接続している。この時、切替タイミング生成回路１１０３とセレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎとを結ぶ各配線は、１ビット幅のデータを送信する配線である。
【０１７５】
セレクタ１１０１−０、１１０１−１、・・・および１１０１−Ｎの出力端は、エラー検出・切替回路１１０２と接続している。
エラー検出・切替回路１１０２の出力端のうちデータＤを出力する出力端は、図示しない他のＬＳＩ等と接続しているデータ出力用配線０、１、・・・およびＮと接続している。また、エラー検出・切替回路１１０２の出力端のうちエラービット情報Ｅを出力するエラービット情報用配線は、エラービット通知・切替決定回路９２２と接続している。
【０１７６】
論理和回路３０４−０、３０４−１、・・・、３０４−Ｍの出力端は、エラービット通知・切替決定回路９２２と接続している。
以上の構成において、例えば、セレクタ１１０１−０は、切替タイミング生成回路１１０３が出力する切替指示データＩ０［０］、Ｉ１［０］、・・・またはＩＭ［０］のうちＩｊ［０］が「１」の場合、ＦＦ１２８−ｊが出力する出力信号を選択する。また、セレクタ１１０１−０は、切替指示データＩ０［０］、Ｉ１［０］、・・・およびＩＭ［０］が「０」の場合、ＦＦ１２２−０が出力する出力信号を選択する。そして、セレクタ１１０１−０は、選択した信号をエラー検出・訂正回路１１０２に出力する。
【０１７７】
他のセレクタ１１０１−１、１１０１−２、・・・および１１０１−Ｎも同様の動作が行なわれる。例えば、セレクタ１１０１−Ｎは、切替タイミング生成回路１１０３が出力する切替指示データＩ０［Ｎ］、Ｉ１［Ｎ］、・・・またはＩＭ［Ｎ］のうちＩｊ［Ｎ］が「１」の場合、ＦＦ１２８−ｊが出力する出力信号を選択する。また、セレクタ１１０１−Ｎは、切替指示データＩ０［Ｎ］、Ｉ１［Ｎ］、・・・およびＩＭ［Ｎ］が「０」の場合、ＦＦ１２２−Ｎが出力する出力信号を選択する。そして、セレクタ１１０１−０は、選択した信号をエラー検出・訂正回路１１０２に出力する。
【０１７８】
エラー検出・訂正回路１１０２は、各セレクタ１１０１−０、１１０１−０、・・・、１１０１−Ｎが出力したデータＤ［０］、Ｄ［１］、・・・、Ｄ［Ｎ］を受信する。そして、エラー検出・訂正回路１１０２は、データＤ［０］、Ｄ［１］、・・・およびＤ［Ｎ］からなるＮ＋１ビット幅のデータＤに対してエラーチェック処理を行なう。
【０１７９】
エラーを検出しない場合、エラー検出・訂正回路１１０２は、データＤをビット毎にデータ出力用配線０、１、・・・、Ｎに出力する。エラーを検出した場合、エラー検出・訂正回路１１０２は、エラービット情報Ｅを生成する。
【０１８０】
エラービット情報Ｅを生成すると、エラー検出・訂正回路１１０２は、エラービット情報Ｅをエラービット通知・切替決定回路９２２に出力する。
切替タイミング生成回路１１０３は、ＦＦ１２８−０が出力する出力信号から切替コードを検出すると、切替コードの後に送信される切替ビット情報を取得する。そして、切替タイミング生成回路１１０３は、切替指示データＩ０を生成する。なお、切替指示データＩ０は、図３で説明した切替指示データＩと同様である。
【０１８１】
切替指示データＩ０を生成すると、切替タイミング生成回路１１０３は、切替指示データＩ０をビット毎に、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎに出力する。例えば、切替タイミング生成回路１１０３は、切替指示データＩ０［０］をセレクタ１１０１−０に出力する。同様に、切替タイミング生成回路１１０３は、切替指示データＩ０［Ｎ］をセレクタ１１０１−Ｎに出力する。
【０１８２】
同様の処理によって、切替タイミング生成回路１１０３は、切替指示データＩ１、・・・、ＩＭも生成する。そして、切替タイミング生成回路１１０３は、切替指示データＩ１、・・・、ＩＭをビット毎に、セレクタ１１０１−０、１１０１−１、・・・、１１０１−Ｎに出力する。
【０１８３】
また、切替タイミング生成回路１１０３は、切替指示データＩ０、Ｉ１、・・・、ＩＭをそれぞれ論理和回路３０４−０、３０４−１、・・・、３０４−Ｍに出力する。
すると、例えば、論理和回路３０４−０は、切替指示データＩ０を構成するデータＩ０［０］、Ｉ０［１］、・・・、Ｉ０［Ｎ］の論理和をエラービット通知・切替決定回路９２２に出力する。同様に、論理和回路３０４−Ｍは、切替指示データＩＭを構成するデータＩＭ［０］、ＩＭ［１］、・・・、ＩＭ［Ｎ］の論理和をエラービット通知・切替決定回路９２２に出力する。
【０１８４】
この時論理和回路３０４−０、３０４−１、・・・、３０４−Ｍが出力する論理和が「切替完了通知」となる。
なお、エラービット通知・切替決定回路９２２は、図４に示したエラービット通知・切替決定回路１２５と同様の構成であるので、詳細な説明は省略する。ただし、エラー検出・切替回路９２１の論理和回路３０４−０、３０４−１、・・・、３０４−Ｍの出力端は、セレクタ４０４と接続する。そして、論理和回路３０４−０、３０４−１、・・・、３０４−Ｍから出力信号が入力された場合、セレクタ４０４は、その入力された出力信号を選択してドライバ１２６に出力する。
【０１８５】
以上に説明したように、データ転送システム１００は、データ用配線０、１、・・・、Ｎ、クロック用配線およびエラービット情報用配線の他に、予備配線を備える。
受信ＬＳＩ１２０は、受信したデータＤに発生するエラーをビット毎にカウントする。そして、受信ＬＳＩ１２０は、エラー発生回数が配線切替閾値以上となると、送信ＬＳＩ１１０にエラービット情報を通知する。すると、送信ＬＳＩ１１０は、受信したエラービット情報で特定されるエラービットのデータの出力先を予備配線に切替える。
【０１８６】
その結果、例えば、データ用配線の中の１つに固定エラーが生じた場合や、エラーが頻発する状態となった場合であっても、正常なデータ転送処理に復旧することが可能となる。
【０１８７】
また、データ転送システム１００に備わる予備配線は、１ビット幅のデータを送信する配線である。また、データ転送システム１００に備わる予備配線は、１本だけである。そ
の結果、冗長配線を最小限に抑えることが可能となる。また、製造コストの増大を抑えることが可能となる。
【０１８８】
以上のように、データ転送システム１００によると、より少ない冗長配線で、データ転送処理の信頼性を向上させることが可能となる。
また、データ転送システム９００は、データ用配線０、１、・・・、Ｎ、クロック用配線およびエラービット情報用配線の他に、予備配線０、１、・・・およびＭを備える。
【０１８９】
受信ＬＳＩ９２０は、受信したデータＤに発生するエラーをビット毎にカウントする。そして、受信ＬＳＩ９２０は、エラー発生回数が配線切替閾値以上となると、送信ＬＳＩ９１０にエラービット情報を通知する。すると、送信ＬＳＩ１１０は、予備配線０、１、・・・、Ｍから予備配線ｊを１つ選択し、受信したエラービット情報で特定されるエラービットのデータの出力先を予備配線ｊに切替える。
【０１９０】
その結果、データ転送システム１００と同様の効果を得ることが可能となる。
さらに、データ転送システム９００は、予備配線をＭ本備えるので、データ用配線の２本以上に固定エラー等が生じても、正常な転送処理に復旧することが可能となる。
【０１９１】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
第１の装置と第２の装置との間でデータの送受信を行なうデータ転送システムにおいて、
前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う複数の伝送線を有する第１の伝送路と、
前記第１の装置と前記第２の装置とに接続し、前記第１の装置から前記第２の装置に前記データをビット単位で前記データの送信を行う第２の伝送路と、
を備え、
前記第１の装置は、前記データを前記第１の伝送路を介して第２の装置に送信し、前記第２の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を前記第２の装置から受信すると、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報と、前記エラービット情報で特定されるビット位置のデータと、を前記第２の伝送路を介して前記第２の装置に送信し、
前記第２の装置は、前記第１の装置から送信されたデータにエラーが発生したことを検出すると、前記エラービット情報を前記第１の装置に通知し、前記第１の装置から前記切替ビット情報を受信すると、切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信する、
ことを特徴とするデータ転送システム。
（付記２）
前記第１の装置は、
前記エラービット情報から前記第２の伝送路に切替える前記第１の伝送路を特定し、前記第１の伝送路に送信したデータを前記第２の伝送路に送信する送信経路切替部と、
前記エラービット情報から前記切替ビット情報を生成して前記第２の装置に送信する切替ビット情報送信部と、
を備えることを特徴とする付記１に記載のデータ転送システム。
（付記３）
前記送信経路切替部は、前記エラービット情報で特定されるビット位置のデータを送信する前記第１の伝送路を、前記第２の伝送路に切替えるべき前記第１の伝送路と特定する、
ことを特徴とする付記２に記載のデータ転送システム。
（付記４）
前記切替ビット情報送信部が生成する前記切替ビット情報は、前記エラービット情報で特定されるビット位置に関する情報と同じ情報である、
ことを特徴とする付記２に記載のデータ転送システム。
（付記５）
前記切替ビット情報送信部は、前記切替ビット情報を前記第２の伝送路を介して前記第２の装置に送信する、
ことを特徴とする付記２に記載のデータ転送システム。
（付記６）
前記第２の装置は、
前記第１の装置から送信されたデータにエラーが発生しているか否かを判別し、エラーが発生したビット位置のエラー発生回数が所定回数以上の場合には、前記エラービット情報を生成して前記第１の装置に通知するエラー検出通知部と、
前記第１の装置から前記切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するように受信経路を切替える受信経路切替部と、
を備えることを特徴とする付記１に記載のデータ転送システム。
（付記７）
前記受信経路切替部は、前記切替ビット情報を前記第２の伝送路を介して前記第１の装置から受信する、
ことを特徴とする付記６に記載のデータ転送システム。
（付記８）
前記第２の伝送路は、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記第１の装置は、前記第２の装置からエラービット情報を受信すると、前記第２の伝送路が有する伝送線の中から１の伝送路を選択し、切替ビット情報と前記エラービット情報で特定されるビット位置のデータとを、前記選択した第２の伝送路を介して前記第２の装置に送信する、
ことを特徴とする付記１に記載のデータ転送システム。
（付記９）
接続先の装置との間でデータの送受信を行なうデータ送信装置において、
前記接続先の装置にビット単位で前記データの送信を行う第１の伝送路と、
前記接続先の装置にビット単位で前記データの送信を行う第２の伝送路と、
を備え、
前記データを前記第１の伝送路を介して前記接続先の装置に送信し、前記接続先の装置から前記接続先の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を受信すると、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報を送信し、前記エラービット情報で特定されるビット位置のデータを前記第２の伝送路に送信する、
ことを特徴とするデータ送信装置。
（付記１０）
前記エラービット情報に基づいて、前記第２の伝送路に切替える前記第１の伝送路を特定し、前記第１の伝送路に送信していたデータを前記第２の伝送路に送信する伝送路切替部と、
前記エラービット情報に基づいて、前記切替ビット情報を生成して前記接続先の装置に送信する切替ビット情報送信部と、
を更に備えることを特徴とする付記９に記載のデータ送信装置。
（付記１１）
前記伝送路切替部は、前記エラービット情報で特定されるビット位置のデータを送信する前記第１の伝送路を、前記第２の伝送路に切替えるべき前記第１の伝送路と特定する、
ことを特徴とする付記１０に記載のデータ送信装置。
（付記１２）
前記切替ビット情報送信部が生成する前記切替ビット情報は、前記エラービット情報で特定されるビット位置に関する情報と同じ情報である、
ことを特徴とする付記１０に記載のデータ送信装置。
（付記１３）
前記切替ビット情報送信部は、前記切替ビット情報を前記第２の伝送路を介して前記接続先の装置に送信する、
ことを特徴とする付記１０に記載のデータ送信装置。
（付記１４）
前記第２の伝送路は、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記接続先の装置からエラービット情報を受信すると、前記第２の伝送路が有する伝送線の中から１の伝送線を選択し、切替ビット情報と前記エラービット情報で特定されるビット位置のデータとを、前記選択した第２の伝送路を介して前記接続先の装置に送信する、
ことを特徴とする付記９に記載のデータ送信装置。
（付記１５）
接続先の装置と間でデータの送受信を行なうデータ受信装置において、
前記接続先の装置からビット単位で前記データの受信を行う複数の第１の伝送路と、
前記接続先の装置からビット単位で前記データの受信を行う第２の伝送路と、
を備え、
前記接続先の装置から送信されたデータの特定のビット位置に所定回数以上のエラーが発生したことを検出すると、前記データに発生したエラーのビット位置に関するエラービット情報を前記接続先の装置に通知し、前記接続先の装置から前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信する、
ことを特徴とするデータ受信装置。
（付記１６）
前記接続先の装置から送信されたデータにエラーが発生しているか否かを判別し、エラーが発生したビット位置のエラー発生回数が所定回数以上の場合には、前記エラービット情報を生成して前記接続先の装置に通知するエラー検出通知部と、
前記接続先の装置から前記切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するように受信経路を切替える受信経路切替部と、
を備えることを特徴とする付記１５に記載のデータ受信装置。
（付記１７）
前記受信経路切替部は、前記切替ビット情報を前記第２の伝送路を介して前記接続先の装置から受信する、
ことを特徴とする付記１６に記載のデータ受信装置。
（付記１８）
前記第２の伝送路を、２以上であって、前記データのビット数より小さい数の伝送線を備え、
前記接続先の装置から前記エラービット情報で特定されるビット位置であって前記第２の伝送路が有する伝送線に送信経路を切替えるビット位置に関する切替ビット情報を受信すると、前記切替ビット情報で特定されるビット位置のデータを、前記切替ビット情報の送信に使用された第２の伝送路から受信する、
ことを特徴とする付記１５に記載のデータ受信装置。
（付記１９）
第１の装置と第２の装置との間でデータの送受信を、前記第１の装置と前記第２の装置とに接続され、前記第１の装置から前記第２の装置にビット単位で前記データの送信を行う複数の伝送線を有する第１の伝送路と、前記第１の装置と前記第２の装置とに接続され、前記第１の装置から前記第２の装置に前記データをビット単位で前記データの送信を行う第２の伝送路を介して行うデータ伝送方法において、
前記第１の装置が、前記データを前記第１の伝送路を介して第２の装置に送信するステップと、
前記第１の装置が、前記第２の装置が受信したデータに発生したエラーのビット位置に関するエラービット情報を前記第２の装置から受信するステップと、
前記第１の装置が、前記エラービット情報で特定されるビット位置であって前記第２の伝送路に送信経路を切替えるビット位置に関する切替ビット情報と、前記エラービット情報で特定されるビット位置のデータと、を前記第２の伝送路を介して前記第２の装置に送信するステップを有することを特徴とするデータ伝送方法。
（付記２０）
前記データ伝送方法はさらに、
前記第２の装置が、前記第１の装置から送信されたデータにエラーが発生したことを検出するステップと、
前記第２の装置が、前記エラービット情報を前記第１の装置に通知するステップと、
前記第２の装置が、前記第１の装置から前記切替ビット情報を受信するとともに、切替ビット情報で特定されるビット位置のデータを前記第２の伝送路から受信するステップを有することを特徴とする付記１９に記載のデータ伝送方法。
【符号の説明】
【０１９２】
１００      データ転送システム１００
１１０      送信ＬＳＩ
１１１      選択回路
１１２−０〜１１２−Ｎ      ＦＦ
１１３−０〜１１３−Ｎ      ドライバ
１１４      ドライバ
１１５      レシーバ
１２０      受信ＬＳＩ
１２１−０〜１２１−Ｎ      レシーバ
１２２−０〜１２２−Ｎ      ＦＦ
１２３      レシーバ
１２４      エラー検出・切替回路
１２５      エラービット通知・切替決定回路
１２６      ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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