(57)【要約】【課題】  低消費電力化が図られた演算回路を提供することを目的とする。【解決手段】  第２の電源分離領域１２に対応して設けられた第２の電力制御回路２２が、第２の電源分離領域１２よりも一段だけ前段の第１の電源分離領域１１での情報パケットＡの処理の開始時点で、第２の電源分離領域１２への電力供給を開始するとともに、第２の電源分離領域１２での情報パケットＢの処理の終了時点で第２の電源分離領域１２への供給電力を遮断する。【選択図】  図１
2010183339.tif 000002
【特許請求の範囲】
【請求項１】
情報パケットを受け取り処理を施して出力する、縦続接続された複数の処理回路と、
前記複数の処理回路のうちの１つの処理回路での情報パケットの処理状況と、該１つの処理回路よりも前段側の処理回路での情報パケットの処理状況とに応じて、該１つの処理回路への電力の供給および供給電力の遮断を行なう、各処理回路に対応して設けられた複数の電力制御回路とを有することを特徴とする演算回路。
【請求項２】
前記１つの処理回路に対応して設けられた前記電力制御回路が、該１つの処理回路よりも所定段数だけ前段の処理回路での情報パケットの処理の開始時点で該１つの処理回路への電力供給を開始するとともに、該１つの処理回路での情報パケットの処理の終了時点で該１つの処理回路への供給電力を遮断するものであることを特徴とする請求項１記載の演算回路。
【請求項３】
前記１つの処理回路が、前段の処理回路から情報パケットの送信を予告する予告通知信号を受け取るとともに、後段の処理回路から情報パケットの受信を通知する受信通知信号を受け取るものであって、
前記１つの処理回路に対応して設けられた前記電力制御回路が、前段の処理回路からの予告通知信号を受けて該１つの処理回路への電力供給を開始するとともに、後段の処理回路からの受信通知信号を受けて該１つの処理回路への供給電力を遮断するものであることを特徴とする請求項１記載の演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の処理回路を備え、それら複数の処理回路への電力の制御を行なう演算回路に関する。
【背景技術】
【０００２】
従来より、複数の処理回路を備え、それら複数の処理回路それぞれへの電力の供給および供給電力の遮断を行なうことにより低消費電力化を図る演算回路が知られている。
【０００３】
図５は、従来の演算回路の構成を示す図である。
【０００４】
図５に示す演算回路１００には、第１，第２，第３の電源分離領域１１１，１１２，１１３が備えられている。これら第１，第２，第３の電源分離領域１１１，１１２，１１３は、受信パケットＡ１と呼ばれる一定の受信フォーマットの情報の列を断続的または間欠的に受信し、所定の処理を順次施して受信パケットＡ２として外部に出力する。ここで、所定の処理とは、受信パケットＡ１を構成するデータのフォーマットの変換、スクランブル／デスクランブル、暗号化／暗号化解除、およびビット誤りの訂正等を経て必要なデータやメッセージの取り出しを行なう処理をいい、それらのデータやメッセージは受信パケットＡ２としてさらに上位のアプリケーションで使用される。
【０００５】
また、演算回路１００には、第４，第５，第６の電源分離領域１１４，１１５，１１６が備えられている。これら第４，第５，第６の電源分離領域１１４，１１５，１１６は、送信パケットＢ１と呼ばれる一定の送信フォーマットの情報の列を断続的または間欠的に受信し、上記第１，第２，第３の電源分離領域１１１，１１２，１１３の処理と同様の処理を順次施して送信パケットＢ２として外部に出力する。尚、これら第１〜第６の電源分離領域１１１〜１１６では、以下に説明するＣＰＵ１３１ａにより電力の供給および供給電力の遮断が行なわれる。
【０００６】
さらに、演算回路１００には、電力が常に供給されているオン領域１３１が備えられている。このオン領域１３１には、ＣＰＵ１３１ａが設けられている。ＣＰＵ１３１ａは、第１〜第６の電源分離領域１１１〜１１６からの信号を監視することによって、第１〜第６の電源分離領域１１１〜１１６への電力の供給および供給電力の遮断を行なう。
【０００７】
ネットワークの分野においては、情報の取り扱いには特徴がある。即ち、第１，第２，第３の電源分離領域１１１，１１２，１１３では、受信パケットＡ１と呼ばれる一定の受信フォーマットの情報の列が、図５の左側から右側の方向（受信方向）に所定の処理が順次施されながら流れていく。また、第４，第５，第６の電源分離領域１１４，１１５，１１６では、送信パケットＢ１と呼ばれる一定の送信フォーマットの情報の列が、図５の右側から左側の方向（送信方向）に所定の処理が順次施されながら流れていく。このように、受信方向における処理と送信方向における処理とが独立に行なわれる。以下、詳細に説明する。
【０００８】
この演算回路１００では、低消費電力化を行なうために、受信方向における処理では、ＣＰＵ１３１ａにより、先ず第１の電源分離領域１１１にのみ電力が供給されて所定の処理が行なわれる。
【０００９】
次いで、ＣＰＵ１３１ａにより、第２の電源分離領域１１２への電力の供給が行なわれる。ここで、第１の電源分離領域１１１からの処理結果が第２の電源分離領域１１２に出力された時点で、ＣＰＵ１３１ａにより、第１の電源分離領域１１１への供給電力の遮断が行なわれる。
【００１０】
第２の電源分離領域１１２では、第１の電源分離領域１１１からの処理結果に基づいて所定の処理が行なわれる。さらに、ＣＰＵ１３１ａにより、第３の電源分離領域１１３への電力の供給が行なわれる。ここで、第２の電源分離領域１１２からの処理結果が第３の電源分離領域１１３に出力された時点で、第２の電源分離領域１１２への供給電力の遮断が行なわれる。
【００１１】
第３の電源分離領域１１３では、第２の電源分離領域１１２からの処理結果に基づいて所定の処理が行なわれる。ここで、第３の電源分離領域１１３で行なわれた処理結果が外部に出力された時点で、第３の電源分離領域１１３への供給電力の遮断が行なわれる。このように、受信方向における処理では、ＣＰＵ１３１ａにより、受信パケットＡ１の流れにしたがって電源分離領域への電力制御が行なわれる。尚、送信方向における第４，第５，第６の電源分離領域１１４，１１５，１１６への電力制御も、上述した受信方向における第１，第２，第３の電源分離領域１１１，１１２，１１３への電力制御と同様にして行なわれる。
【００１２】
このような演算回路１００の技術を採用して消費電力を低減させることができるようにした通信装置が、例えば特許文献１に提案されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２１４７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、従来の、図５に示す演算回路では、電力が常に供給されているオン領域に、複数の電源分離領域それぞれへの電力の供給および供給電力の遮断を行なうためのＣＰＵが設けられている。このようなＣＰＵの回路規模は大きく、従って低消費電力化に欠けるという問題がある。
【００１５】
本発明は、上記事情に鑑み、低消費電力化が図られた演算回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成する本発明の演算回路は、
情報パケットを受け取り処理を施して出力する、縦続接続された複数の処理回路と、
上記複数の処理回路のうちの１つの処理回路での情報パケットの処理状況と、その１つの処理回路よりも前段側の処理回路での情報パケットの処理状況とに応じて、その１つの処理回路への電力の供給および供給電力の遮断を行なう、各処理回路に対応して設けられた複数の電力制御回路とを有することを特徴とする。
【００１７】
本発明の演算回路は、複数の処理回路のうちの１つの処理回路での情報パケットの処理状況と、その１つの処理回路よりも前段側の処理回路での情報パケットの処理状況とに応じて、その１つの処理回路への電力の供給および供給電力の遮断を行なうものである。このため、１つの処理回路への電力制御を前段側の処理回路での情報パケットの処理状況に応じて行なうことができる。また、１つの処理回路への電力制御を自分自身で行なうこともできる。従って、複数の処理回路それぞれへの電力の供給および供給電力の遮断を行なうための大きな回路規模を有するＣＰＵを、電力が常に供給されているオン領域に設ける必要はなく、低消費電力化が図られる。
【００１８】
また、上記１つの処理回路に対応して設けられた上記電力制御回路が、その１つの処理回路よりも所定段数だけ前段の処理回路での情報パケットの処理の開始時点でその１つの処理回路への電力供給を開始するとともに、その１つの処理回路での情報パケットの処理の終了時点でその１つの処理回路への供給電力を遮断するものであることも好ましい態様である。
【００１９】
このようにすると、低消費電力化を実現しつつ、情報パケットの処理速度が速い処理回路に対応することができる。
【００２０】
さらに、上記１つの処理回路が、前段の処理回路から情報パケットの送信を予告する予告通知信号を受け取るとともに、後段の処理回路から情報パケットの受信を通知する受信通知信号を受け取るものであって、
上記１つの処理回路に対応して設けられた上記電力制御回路が、前段の処理回路からの予告通知信号を受けてその１つの処理回路への電力供給を開始するとともに、後段の処理回路からの受信通知信号を受けてその１つの処理回路への供給電力を遮断するものであることも好ましい。
【００２１】
このようにすると、低消費電力化を実現しつつ、情報パケットの処理速度が遅い処理回路に対応することができる。
【発明の効果】
【００２２】
本発明によれば、低消費電力化が図られた演算回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態の演算回路の構成を示す図である。
【図２】本発明の第２実施形態の演算回路の構成を示す図である。
【図３】本発明の第３実施形態の演算回路の構成を示す図である。
【図４】図３に示す演算回路の、電源分離領域への電力の供給および供給電力の遮断の制御を説明するための図である。
【図５】従来の演算回路の構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図１は、本発明の第１実施形態の演算回路の構成を示す図である。
【００２６】
図１に示す演算回路１には、第１，第２，第３の電源分離領域１１，１２，１３と、第１，第２，第３の電力制御回路２１，２２，２３と、電力供給線３０とが備えられている。
【００２７】
第１，第２，第３の電源分離領域１１，１２，１３は縦続接続されている。これら第１，第２，第３の電源分離領域１１，１２，１３が、本発明にいう複数の処理回路の一例に相当する。第１の電源分離領域１１は、外部から情報パケットＡを受け取り所定の処理を施して情報パケットＢを生成して出力する。また、第２の電源分離領域１２は、情報パケットＢを受け取り所定の処理を施して情報パケットＣを生成して出力する。さらに、第３の電源分離領域１３は、情報パケットＣを受け取り所定の処理を施して情報パケットＤを生成して外部に出力する。
【００２８】
また、第１，第２，第３の電源分離領域１１，１２，１３には、第１，第２，第３のパケットカウンタ１１ａ，１２ａ，１３ａが備えられている。第１，第２，第３のパケットカウンタ１１ａ，１２ａ，１３ａには、受け取った情報パケットＡ，Ｂ，Ｃの数（所定の処理を終えて次の電源分離領域に出力した情報パケットＡ，Ｂ，Ｃの数）が格納される。ここで、パケット数＞０の場合は、第１，第２，第３のパケットカウンタ１１ａ，１２ａ，１３ａから‘Ｈ’レベルの信号が出力される。一方、処理が終了してパケット数が０となった場合は‘Ｌ’レベルの信号が出力される。
【００２９】
一方、第１，第２，第３の電力制御回路２１，２２，２３は、上記第１，第２，第３の電源分離領１１，１２，１３に対応して設けられている。第１の電力制御回路２１には、オアゲート２１＿１と、ＮＭＯＳトランジスタ２１＿２と、第１の電源分離領域１１に電力を供給するための電力供給線２１＿３とが備えられている。また、第２の電力制御回路２２には、オアゲート２２＿１と、ＮＭＯＳトランジスタ２２＿２と、第２の電源分離領域１２に電力を供給するための電力供給線２２＿３とが備えられている。さらに、第３の電力制御回路２３には、オアゲート２３＿１と、ＮＭＯＳトランジスタ２３＿２と、第３の電源分離領域１３に電力を供給するための電力供給線２３＿３とが備えられている。また、この図１には、第４の電力制御回路２４に備えられたオアゲート２４＿１も示されている。ここで、オアゲート２１＿１，２２＿１，２３＿１，２４＿１、ＮＭＯＳトランジスタ２１＿２，２２＿２，２３＿２、および電力供給線３０には電力が常に供給されている。オアゲート２１＿１，２２＿１，２３＿１，２４＿１およびＮＭＯＳトランジスタ２１＿２，２２＿２，２３＿２の回路規模は小さいため、消費電力は極めて低い。
【００３０】
ここで、オアゲート２１＿１に図示しない前段の電源分離領域に備えられたパケットカウンタから‘Ｈ’レベルの信号ａ１が入力される。すると、オアゲート２１＿１から‘Ｈ’レベルの信号ａ２が出力される。この‘Ｈ’レベルの信号ａ２は、ＮＭＯＳトランジスタ２１＿２のゲートに入力される。これにより、ＮＭＯＳトランジスタ２１＿２がオン状態になり、電源供給線３０から第１の電源分離領域１１用の電力供給線２１＿３を経由して第１の電源分離領域１１に電力が供給される。次に、第１の電源分離領域１１に情報パケットＡが入力される。すると、第１の電源分離領域１１に備えられたパケットカウンタ１１ａに、情報パケットＡのパケット数が格納されて、そのパケットカウンタ１１ａから‘Ｈ’レベルの信号ａ３，ａ４が出力される。尚、これら信号ａ３，ａ４は同じ信号であるが、便宜上、２つの信号ａ３，ａ４として説明する。これら‘Ｈ’レベルの信号ａ３，ａ４は、オアゲート２１＿１，２２＿１に入力される。また、これら‘Ｈ’レベルの信号ａ３，ａ４は、第１の電源分離領域１１で所定の処理が終了してパケットカウンタ１１ａに格納されたパケット数が０になった時点で‘Ｌ’レベルに遷移する信号である。
【００３１】
‘Ｈ’レベルの信号ａ３がオアゲート２１＿１に入力されるため、前段の電源分離領域において処理が終了して信号ａ１が‘Ｈ’レベルから‘Ｌ’レベルに遷移しても第１の電源分離領域１１には電力の供給が持続され続ける。また、‘Ｈ’レベルの信号ａ４がオアゲート２２＿１に入力されるため、このオアゲート２２＿１から‘Ｈ’レベルの信号ｂ１が出力される。これにより、ＮＭＯＳトランジスタ２２＿２がオン状態になり、電源供給線３０から電力供給線２２＿３を経由して第２の電源分離領域１２に電力が供給される。また、第１の電源分離領域１１は、情報パケットＡを受け取って所定の処理を施して情報パケットＢを生成して第２の電源分離領域１２に出力する。
【００３２】
第２の電源分離領域１２には情報パケットＢが入力される。また、第２の電源分離領域１２に備えられたパケットカウンタ１２ａには、情報パケットＢのパケット数が格納される。これにより、そのパケットカウンタ１２ａから‘Ｈ’レベルの信号ｂ２，ｂ３が出力される。尚、これら信号ｂ２，ｂ３も同じ信号であるが、便宜上、２つの信号ｂ２，ｂ３として説明する。
【００３３】
‘Ｈ’レベルの信号ｂ２がオアゲート２２＿１に入力されるため、第１の電源分離領域１１において処理が終了してパケットカウンタ１１ａからの信号ａ４が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、第１の電源分離領域１１への供給電力が遮断されても、第２の電源分離領域１２には電力の供給が持続され続ける。また、‘Ｈ’レベルの信号ｂ３がオアゲート２３＿１に入力されるため、このオアゲート２３＿１から‘Ｈ’レベルの信号ｃ１が出力される。これにより、ＮＭＯＳトランジスタ２３＿２がオン状態になり、電源供給線３０から電力供給線２３＿３を経由して第３の電源分離領域１３に電力が供給される。また、第２の電源分離領域１２は、情報パケットＢを受け取って所定の処理を施して情報パケットＣを生成して第３の電源分離領域１３に出力する。
【００３４】
第３の電源分離領域１３には情報パケットＣが入力される。また、第３の電源分離領域１３に備えられたパケットカウンタ１３ａには、情報パケットＣのパケット数が格納されるとともに、そのパケットカウンタ１３ａから‘Ｈ’レベルの信号ｃ２，ｃ３が出力される。尚、これら信号ｃ２，ｃ３は同じ信号であるが、便宜上、２つの信号ｃ２，ｃ３として説明する。
【００３５】
‘Ｈ’レベルの信号ｃ２がオアゲート２３＿１に入力されるため、第２の電源分離領域１２において処理が終了してパケットカウンタ１２ａからの信号ｂ３が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、第２の電源分離領域１２への供給電力が遮断されても、第３の電源分離領域１３には電力の供給が持続され続ける。また、‘Ｈ’レベルの信号ｃ３がオアゲート２４＿１に入力されるため、このオアゲート２４＿１から‘Ｈ’レベルの信号ｄ１が出力される。これにより、図示しないＮＭＯＳトランジスタがオン状態になり、やはり図示しない次段の電源分離領域に電力が供給される。また、第３の電源分離領域１３は、情報パケットＣを受け取って所定の処理を施して情報パケットＤを生成して図示しない電源分離領域に出力する。
【００３６】
この演算回路１では、上述したようにして、第１，第２，第３のパケットカウンタ１１ａ，１２ａ，１３ａからの信号に応じて、第１，第２，第３の電源分離領域１１，１２，１３への電力制御が順次に行なわれる。従って、電力が常に供給されているオン領域に、複数の電源分離領域それぞれへの電力の供給および供給電力の遮断を行なうための大きな回路規模を有するＣＰＵを設ける必要はなく、低消費電力化が図られる。
【００３７】
図２は、本発明の第２実施形態の演算回路の構成を示す図である。
【００３８】
尚、図１に示す演算回路１と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００３９】
図２に示す演算回路２は、図１に示す演算回路１と比較し、第３の電力制御回路２３が第５の電力制御回路２５に置き換えられている。詳細には、第３の電力制御回路２３を構成するオアゲート２３＿１が、第５の電力制御回路２５を構成するオアゲート２５＿１に置き換えられている。
【００４０】
この演算回路２では、第１の電源分離領域１１に情報パケットＡが入力される。すると、パケットカウンタ１１ａに情報パケットＡのパケット数が格納され、そのパケットカウンタ１１ａから‘Ｈ’レベルの信号ａ３，ａ４が出力される。
【００４１】
また、‘Ｈ’レベルの信号ａ４は、オアゲート２２＿１およびオアゲート２５＿１に入力される。このため、オアゲート２２＿１から‘Ｈ’レベルの信号ｂ１が出力され、これによりＮＭＯＳトランジスタ２２＿２がオン状態になり、電源供給線２２＿３を経由して第２の電源分離領域１２に電力が供給される。また、オアゲート２５＿１から‘Ｈ’レベルの信号ｃ１が出力され、これによりＮＭＯＳトランジスタ２３＿２がオン状態になり、電源供給線２３＿３を経由して第３の電源分離領域１３にも電力が供給される。
【００４２】
第１の電源分離領域１１は、情報パケットＡを受け取って所定の処理を施して情報パケットＢを生成して第２の電源分離領域１２に出力する。第２の電源分離領域１２では、情報パケットＢを受け取るとともに、パケットカウンタ１２ａに情報パケットＢのパケット数が格納されてそのパケットカウンタ１２ａから‘Ｈ’レベルの信号ｂ２，ｂ３が出力される。このため、第１の電源分離領域１１において処理が終了してパケットカウンタ１１ａからの信号ａ４が‘Ｈ’レベルから‘Ｌ’レベルに遷移しても、第２の電源分離領域１２には電力の供給が持続され続けるとともに、第３の電源分離領域１３にも電力の供給が持続され続ける。ここで、第２の電源分離領域１２に電力の供給が持続され続ける条件としては、第２の電源分離領域１２において情報パケットＢの処理が進行している（パケットカウンタ１２ａに格納されたパケット数＞０）か、もしくは前段の第１の電源分離領域１１に進行中の情報パケットＡがある（パケットカウンタ１１ａに格納されたパケット数＞０）場合である。
【００４３】
次いで、第２の電源分離領域１２は、受け取った情報パケットＢに所定の処理を施して情報パケットＣを生成して第３の電源分離領域１３に出力する。第３の電源分離領域１３では、情報パケットＣを受け取るとともに、パケットカウンタ１３ａに情報パケットＣのパケット数が格納されてそのパケットカウンタ１３ａから‘Ｈ’レベルの信号ｃ２，ｃ３が出力される。このため、第２の電源分離領域１２において処理が終了してパケットカウンタ１２ａからの信号ｂ３が‘Ｈ’レベルから‘Ｌ’レベルに遷移しても、第３の電源分離領域１３には電力の供給が持続され続ける。ここで、第３の電源分離領域１３に電力の供給が持続され続ける条件としては、第３の電源分離領域１３において情報パケットＣの処理が進行している（パケットカウンタ１３ａに格納されたパケット数＞０）か、もしくは前段の第２の電源分離領域１２に進行中の情報パケットＢがある（パケットカウンタ１２ａに格納されたパケット数＞０）か、もしくは前々段の第１の電源分離領域１１に進行中の情報パケットＡがある（パケットカウンタ１１ａに格納されたパケット数＞０）場合である。
【００４４】
さらに、第３の電源分離領域１３は、受け取った情報パケットＣに所定の処理を施して情報パケットＤを生成して図示しない電源分離領域に出力する。
【００４５】
第２実施形態の演算回路２では、第１の電力制御回路２１が、第３の電源分離領域１３よりも２つの段数だけ前段の第１の電源分離領域１１での情報パケットＡの処理の開始時点で、第１，第２，第３の電源分離領域１１，１２，１３への電力供給を行なう。また、第１の電源分離領域１１での情報パケットＡの処理の終了時点で第１の電源分離領域１１への供給電力を遮断する。このため、第２の電源分離領域１２が情報パケットを処理する速度が速い場合であっても、低消費電力化を実現しつつ対応することができる。
【００４６】
尚、図２に示す信号ａ４，ｂ３，ｃ３を、電源分離領域間の転送プロトコルの転送リクエスト信号としてもよい。また、外部からの割り込み信号や電源分離領域からの特定の信号により各電源分離領域への電力の供給および供給電力の遮断を行なうことができる。
【００４７】
図３は、本発明の第３実施形態の演算回路の構成を示す図である。
【００４８】
図３に示す演算回路３には、電源分離領域４１と、電力制御回路５１と、電力供給線３０とが備えられている。
【００４９】
電源分離領域４１には、前段の電源分離領域から情報パケットの送信を予告する予告通知信号であるリクエスト信号ＲＥＱＩＮおよび前段の電源分離領域からの情報パケットを表わすデータ入力信号ＤＡＴＡＩＮが入力される。また、電源分離領域４１には、後段の電源分離領域からの、データ出力信号ＤＡＴＡＯＵＴの受信を通知する受信通知信号であるアクノリッジ信号ＡＣＫＯＵＴも入力される。
【００５０】
また、電源分離領域４１からは、前段の電源分離領域からのデータ入力信号ＤＡＴＡＩＮの受信を通知するアクノリッジ信号ＡＣＫＩＮと、後段の電源分離領域にデータ出力信号ＤＡＴＡＯＵＴの送信を予告するリクエスト信号ＲＥＱＯＵＴと、後段の電源分離領域に送信するためのデータ出力信号ＤＡＴＡＯＵＴとが出力される。
【００５１】
一方、電力制御回路５１には、正エッジ検出回路５１＿１と、オアゲート５１＿２と、フリップフロップ５１＿３と、ＮＭＯＳトランジスタ５１＿４と、負エッジ検出回路５１＿５と、電源分離領域４１に電力を供給するための電力供給線５１＿６とが備えられている。正エッジ検出回路５１＿１は、リクエスト信号ＲＥＱＩＮの立ち上がりエッジを受けると１つのパルスを出力する回路である。また、フリップフロップ５１＿３は、パルスが入力される毎に信号のレベルが反転するトグルフリップフロップである。さらに、負エッジ検出回路５１＿５は、アクノリッジ信号ＡＣＫＯＵＴの立ち下がりエッジを受けると１つのパルスを出力する回路である。このように構成された演算回路３の、電源分離領域４１への電力の供給および供給電力の遮断の制御について、図４を参照して説明する。
【００５２】
図４は、図３に示す演算回路の、電源分離領域への電力の供給および供給電力の遮断の制御を説明するための図である。
【００５３】
図４には、基本クロックＣＬＫが示されている。この基本クロックＣＬＫは、図３には示されていないが、この基本クロックＣＬＫに基づいて図３に示す演算回路３の各構成要素が動作する。
【００５４】
この演算回路３では、リクエスト信号ＲＥＱＩＮが入力される以前の時点では、電源分離領域４１には電力が供給されていない。尚、正エッジ検出回路５１＿１，オアゲート５１＿２，フリップフロップ５１＿３，ＮＭＯＳトランジスタ５１＿４，負エッジ検出回路５１＿５には電力が供給されているものの、これらの回路規模は小さく、従って消費電力は低い。
【００５５】
先ず、前段の電源分離領域からリクエスト信号ＲＥＱＩＮおよびデータ入力信号ＤＡＴＡＩＮが入力される。すると、リクエスト信号ＲＥＱＩＮの立ち上がりエッジを受けて正エッジ検出回路５１＿１からパルス信号ａが出力される。このパルス信号ａはオアゲート５１＿２に入力され、オアゲート５１＿２からパルス信号ｂが出力される。このパルス信号ｂはフリップフロップ５１＿３に入力される。これにより、フリップフロップ５１＿３から‘Ｈ’レベルの信号ｃが出力される。
【００５６】
この‘Ｈ’レベルの信号ｃはＮＭＯＳトランジスタ５１＿４のゲートに入力され、これによりＮＭＯＳトランジスタ５１＿４はオン状態になる。従って、電源供給線３０から電源分離領域４１用の電力供給線５１＿６を経由して電源分離領域４１に、図４に示すように、電力（ＰＯＷＥＲ）が供給される。
【００５７】
次いで、電源分離領域４１において、データ入力信号ＤＡＴＡＩＮの取り込みが基本クロックＣＬＫのタイミングで行なわれる。データ入力信号ＤＡＴＡＩＮの取り込みが終了すると、電源分離領域４１から前段の電源分離領域に向けてアクノリッジ信号ＡＣＫＩＮが出力される。前段の電源分離領域では、これを受けてリクエスト信号ＲＥＱＩＮを‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。
【００５８】
電源分離領域４１は、リクエスト信号ＲＥＱＩＮが‘Ｈ’レベルから‘Ｌ’レベルに遷移したことを受けて、アクノリッジ信号ＡＣＫＩＮを‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。さらに、電源分離領域４１において、取り込まれたデータ入力信号ＤＡＴＡＩＮに所定の処理が施される。所定の処理が施された後に、電源分離領域４１から、後段の電源分離領域にデータ出力信号ＤＡＴＡＯＵＴの送信を予告するリクエスト信号ＲＥＱＯＵＴと、後段の電源分離領域に送信するためのデータ出力信号ＤＡＴＡＯＵＴが出力される。後段の電源分離領域では、上述した電源分離領域４１と同様してデータ出力信号ＤＡＴＡＯＵＴの取り込みが行なわれその取り込みが終了すると、後段の電源分離領域から電源分離領域４１に向けてアクノリッジ信号ＡＣＫＯＵＴが出力される。
【００５９】
電源分離領域４１では、このアクノリッジ信号ＡＣＫＯＵＴの立ち上がりエッジを受けてリクエスト信号ＲＥＱＯＵＴを‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。すると、後段の電源分離領域では、アクノリッジ信号ＡＣＫＯＵＴを‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。
【００６０】
負エッジ検出回路５１＿５からは、アクノリッジ信号ＡＣＫＯＵＴの立ち下がりエッジを受けてパルス信号ｄが出力される。このパルス信号ｄはオアゲート５１＿２を経由してフリップフロップ５１＿３に入力される。すると、フリップフロップ５１＿３から出力されている‘Ｈ’レベルの信号Ｃが‘Ｌ’レベルに遷移する。これにより、ＮＭＯＳトランジスタ５１＿４がオン状態からオフ状態となり、電源分離領域４１への供給電力が遮断される。
【００６１】
この演算回路３では、上述したプロトコル処理が行なわれるため、電源分離領域４１が情報パケットを処理する速度が遅い場合であっても、低消費電力化を実現しつつ対応することができる。
【００６２】
上述した第１，第２，第３の演算回路１，２，３では、電力が常に供給されているオン領域に、複数の電源分離領域からの信号を監視する大きな回路規模を有するＣＰＵを設ける必要はない。従って、消費電力の低減化が図られる。また、監視アルゴリズムをＣＰＵ内に組み込むためのコストおよび監視アルゴリズムが組み込まれたＣＰＵを搭載するコストが不要である。さらに、ＣＰＵに組み込まれた監視アルゴリズムによる処理、あるいはＣＰＵの割り込み処理またはポーリング処理に伴って発生する遅延時間により、オン領域における消費電力の増加や電源分離領域への電力供給時間が長引くこともない。また、情報パケット間におけるギャップに対しても自在に対応することができるため、ＣＰＵで監視して電力制御する場合と比較し、電力制御をこまめに行なうことができる。
【００６３】
また、上述した各実施形態は、ネットワーク分野におけるパケット処理を行なうシステムに好適に組み込むことができる。しかし、本発明は、これに限られるものではなく、特定の方向にしかデータが流れないようなシステムや、ＣＰＵ内部においてパイプラインに沿ってデータが順次処理されていく回路、あるいは極めて小さなオン領域が必要とされる電池駆動によるシステムにも好適に採用することができる。
【符号の説明】
【００６４】
１，２，３  演算回路
１１  第１の電源分離領域
１１ａ  第１のパケットカウンタ
１２  第２の電源分離領域
１２ａ  第２のパケットカウンタ
１３  第３の電源分離領域
１３ａ  第３のパケットカウンタ
２１  第１の電力制御回路
２１＿１，２２＿１，２３＿１，２４＿１，２５＿１，５１＿２  オアゲート
２１＿２，２２＿２，２３＿２，５１＿４  ＮＭＯＳトランジスタ
２１＿３，２２＿３，２３＿３，３０，５１＿６  電力供給線
２２  第２の電力制御回路
２３  第３の電力制御回路
２４  第４の電力制御回路
２５  第５の電力制御回路
４１  電源分離領域
５１  電力制御回路
５１＿１  正エッジ検出回路
５１＿３  フリップフロップ
５１＿５  負エッジ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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