(57)【要約】【課題】異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、半導体基板１１と、半導体基板１１上に設けられ、複数の絶縁層１４と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体と、積層体を貫通して形成された貫通ホールの内部に設けられ、絶縁層１４と導電層ＷＬ１〜ＷＬ４との積層方向に延びる半導体層ＳＰと、導電層ＷＬ１〜ＷＬ４と半導体層ＳＰとの間に設けられた電荷蓄積層２６と、を備え、半導体層ＳＰにおける下部は上部よりも細く、導電層ＷＬ１〜ＷＬ４における少なくとも最下層は最上層よりも薄い。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、複数の絶縁層と複数の導電層とが交互に積層された積層体と、
前記積層体を貫通して形成された貫通ホールの内部に設けられ、前記絶縁層と前記導電層との積層方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
を備え、
前記半導体層における下部は上部よりも細く、前記導電層における少なくとも最下層は最上層よりも薄いことを特徴とする半導体記憶装置。
【請求項２】
前記半導体層は上部から下部にかけて段階的に細くなっていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記導電層は最上層から最下層にかけて段階的に薄くなっていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記導電層と、前記半導体層と、これら導電層と半導体層との間の前記電荷蓄積層とを含むメモリセルが、前記導電層の層数に対応して前記積層方向に複数直列接続され、
上層側の前記メモリセルと下層側の前記メモリセルは、スイッチング特性が略等しいことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記電荷蓄積層は絶縁膜であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に積層した電極膜に対して柱状の素子列を電極積層方向に高密度配列した３次元メモリセルアレイ構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていく構造で、一層あたりの製造工程が多く大容量化には不向きであった。
【０００３】
そこで、ゲート電極層と層間絶縁層とを交互に積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度にあけ、不純物を含むシリコンを柱状に埋め込み、高い製造効率でもって大容量化を図る技術が提案されている（特許文献１）。
【０００４】
これはシリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、ゲート電極層とシリコン柱との交差部にデータ保持用の電荷蓄積層を設けることでメモリセルトランジスタが形成される。しかし、電極層と絶縁層との多層構造に一括で貫通ホールを形成するに際して、その貫通ホールの径、すなわちそのホール内に埋め込まれるシリコン柱の径が下部ほど細くなる傾向があり、上層側と下層側とでメモリトランジスタの特性が異なってしまうという問題が懸念される。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、複数の絶縁層と複数の導電層とが交互に積層された積層体と、前記積層体を貫通して形成された貫通ホールの内部に設けられ、前記絶縁層と前記導電層との積層方向に延びる半導体層と、前記導電層と前記半導体層との間に設けられた電荷蓄積層と、を備え、前記半導体層における下部は上部よりも細く、前記導電層における少なくとも最下層は最上層よりも薄いことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置を例示する模式斜視図である。  
図２は、同半導体記憶装置における、１本（１列）のメモリストリングの模式断面図である。  
図３は、同１本のメモリストリングの模式斜視図である。  
なお、図１及び図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１０】
本実施形態に係る半導体記憶装置は、半導体基板上に、半導体層、絶縁層、導電層、配線などを形成した構造を有する。なお、本実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。
【００１１】
図２に示すように、シリコン基板１１上にはセルソースＣＳが設けられている。セルソースＣＳは、例えば比較的高濃度で不純物が導入され低抵抗化されたシリコン層である。セルソースＣＳの上には絶縁層１２が設けられ、その上には下部選択ゲートＬＳＧが設けられ、その上には絶縁層１３が設けられている。絶縁層１２、１３は例えば酸化シリコン層であり、下部選択ゲートＬＳＧは例えばシリコン層である。絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３により、積層体ＭＬ１が構成される。
【００１２】
積層体ＭＬ１の上には、例えばシリコン酸化物からなる複数の絶縁層１４と、例えば非晶質または多結晶シリコンからなる複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体ＭＬ２が設けられている。
【００１３】
導電層ＷＬ１〜ＷＬ４はワード線として機能する。絶縁層１４は導電層ＷＬ１〜ＷＬ４の上下及び相互間に設けられており、導電層ＷＬ１〜ＷＬ４どうしを絶縁する層間絶縁層として機能する。したがって、導電層ＷＬ１〜ＷＬ４の層数をｎ（ｎは自然数）とすると、絶縁層１４の層数は（ｎ＋１）である。導電層ＷＬ１〜ＷＬ４の層数ｎは任意であるが、本実施形態においては、ｎは４である。
【００１４】
積層体ＭＬ２上には、絶縁層１５が設けられ、その上には上部選択ゲートＵＳＧが設けられ、その上には絶縁層１６が設けられている。絶縁層１５、１６は例えば酸化シリコン層であり、上部選択ゲートＵＳＧは例えばシリコン層である。絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６により、積層体ＭＬ３が構成される。
【００１５】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁層１４及び導電層ＷＬ１〜ＷＬ４の積層方向をＺ方向とする。
【００１６】
図１に示すように、導電層ＷＬ１〜ＷＬ４は、上層に設けられたものほどＸ方向における長さが短くなっている。上方（＋Ｚ方向）から見て、導電層ＷＬ１〜ＷＬ４は、それより下方に設けられた下部選択ゲートＬＳＧ及びセルソースＣＳの内側に板状に広がっている。また、上部選択ゲートＵＳＧは最上層の導電層ＷＬ４の内側に位置している。したがって、セルソースＣＳから上部選択ゲートＵＳＧにかけての積層体の端部は階段状となっている。
【００１７】
積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数のブロックに分かれて設けられている。
【００１８】
上部選択ゲートＵＳＧは、１枚の板状の導電層（例えばシリコン層）がＹ方向に沿って複数に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。
【００１９】
導電層ＷＬ１〜ＷＬ４及び下部選択ゲートＬＳＧは、ＸＹ平面に対して平行な板状の導電層となっている。また、セルソースＣＳは、複数の積層体ＭＬのブロックの直下域をつなぐように、ＸＹ平面に対して平行な１枚の板状の導電層となっている。
【００２０】
積層体ＭＬには、積層体ＭＬ全体を貫き積層方向（Ｚ方向）に延びる複数本の貫通ホールが形成されている。複数本の貫通ホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されており、その配列周期は、Ｘ方向及びＹ方向のそれぞれにおいて一定である。
【００２１】
各貫通ホールの内部には、柱状の半導体層としてシリコンピラーＳＰが埋め込まれている。シリコンピラーＳＰは、不純物がドープされている若しくはノンドープの多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。
【００２２】
また、積層体ＭＬ３上には絶縁層１８が設けられており、その絶縁層１８上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、例えば金属材料によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。
【００２３】
各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配列されており、絶縁層１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。すなわち、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。各シリコンピラーＳＰは、ビット線ＢＬとセルソースＣＳとの間に接続されている。
【００２４】
ビット線ＢＬが配列されている領域よりも−Ｘ方向側には、Ｘ方向に延びる複数本の上部選択ゲート配線ＵＳＬが設けられている。上部選択ゲート配線ＵＳＬは、例えば金属材料によって形成されている。上部選択ゲート配線ＵＳＬの本数は、上部選択ゲートＵＳＧの本数と同じであり、各上部選択ゲート配線ＵＳＬが各ビア２０を介して各上部選択ゲートＵＳＧに接続されている。
【００２５】
ビット線ＢＬが配列されている領域よりも＋Ｘ方向側には、各積層体ＭＬのブロックごとに、Ｘ方向に延びる複数本のワード線ＷＬＬ、Ｘ方向に延びる１本の下部選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、例えば金属材料によって形成されている。
【００２６】
１つの積層体ＭＬのブロックに対応するワード線ＷＬＬの本数は、導電層ＷＬ１〜ＷＬ４の数と同じであり、各ワード線ＷＬＬはビア２１を介して各導電層ＷＬ１〜ＷＬ４に接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。ビア２１、２２及びコンタクト２３は、シリコンピラーＳＰが設けられたメモリセル領域よりも＋Ｘ方向側に外れた領域に形成されている。
【００２７】
各配線間は、図示しない層間絶縁膜によって絶縁されている。
【００２８】
導電層ＷＬ１〜ＷＬ４と絶縁層１４との積層構造からなる積層体ＭＬ２に形成された貫通ホールの内周壁には、図２に示すように、第１の絶縁膜２７、電荷蓄積層２６、および第２の絶縁膜２５がそれぞれ筒状に形成されている。第１の絶縁膜２７の内側にシリコンピラーＳＰが埋め込まれている。第１の絶縁膜２７はシリコンピラーＳＰに接し、第２の絶縁膜２５は導電層ＷＬ１〜ＷＬ４及び絶縁層１４に接している。第１の絶縁膜２７と第２の絶縁膜２５との間に電荷蓄積層２６が設けられている。
【００２９】
積層体ＭＬ２に設けられたシリコンピラーＳＰはチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層２６はシリコンピラーＳＰから注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラーＳＰと各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をゲート電極が取り囲んだＳＧＴ（Surrounding Gate Transistor）構造のメモリセルＭＣ１〜ＭＣ４が形成されている。
【００３０】
メモリセルＭＣ１〜ＭＣ４はチャージトラップ構造のメモリセルであり、電荷蓄積層２６は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。
【００３１】
第１の絶縁膜２７は、例えばシリコン酸化膜からなり、電荷蓄積層２６にシリコンピラーＳＰから電荷が注入される際、または、電荷蓄積層２６に蓄積された電荷がシリコンピラーＳＰへ拡散する際に電位障壁となる。
【００３２】
第２の絶縁膜２５は、例えばシリコン酸化膜からなり、電荷蓄積層２６に蓄積された電荷が、ゲート電極として機能する導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００３３】
前述した構造のメモリセルＭＣ１〜ＭＣ４において微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。したがって、本実施形態においては、メモリセルＭＣ１〜ＭＣ４はシリコンピラーＳＰ内に、導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、シリコンピラーＳＰは、メモリセルＭＣ１〜ＭＣ４におけるチャネル領域、ソース領域およびドレイン領域として機能する。また、導電層ＷＬ１〜ＷＬ４に印加する電圧を制御することで、導電層ＷＬ１〜ＷＬ４に対向するシリコンピラーＳＰ内をほぼ空乏化することでオフ状態を実現する。
【００３４】
図３に示すように、１本のシリコンピラーＳＰの周囲には、導電層ＷＬ１〜ＷＬ４と同数のメモリセルＭＣ１〜ＭＣ４がＺ方向に直列接続され、１本のメモリストリングが構成される。このようなメモリストリングがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００３５】
再び図２を参照すると、積層体ＭＬ２より下層の積層体ＭＬ１に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰをチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００３６】
また、積層体ＭＬ２より上層の積層体ＭＬ３に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰをチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００３７】
下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、それぞれ、上述のメモリセルＭＣ１〜ＭＣ４と同様にＳＧＴ構造であるが、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。
【００３８】
さらにまた、本実施形態に係る半導体記憶装置においては、ビット線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード線ＷＬＬ及びビア２１を介して各導電層ＷＬ１〜ＷＬ４に電位を印加するドライバ回路（いずれも図示せず）が設けられている。これらのドライバ回路が形成されている回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。
【００３９】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４０】
ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線としての導電層ＷＬ１〜ＷＬ４を選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。
【００４１】
次に、図４〜図１０を参照して、本発明の実施形態に係る半導体記憶装置の製造方法について説明する。
【００４２】
まず、シリコン基板１１におけるメモリアレイ領域に不純物を導入し、図４（ａ）に示すように、セルソースＣＳを形成する。一方、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレイン、さらにはそれらトランジスタのゲートを形成する。
【００４３】
次に、セルソースＣＳ上に絶縁層１２を形成し、その上に下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１３を形成する。これにより、絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３からなる積層体ＭＬ１が形成される。
【００４４】
次に、図４（ｂ）に示すように、積層体ＭＬ１に、Ｚ方向（積層方向）に延びセルソースＣＳまで到達する貫通ホール１７ａをエッチングにより形成する。このとき、複数個の貫通ホール１７ａを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。なお、このとき、貫通ホール１７ａの底面には、セルソースＣＳが一旦露出するが、この露出面上には自然酸化膜等のシリコン酸化膜３０が形成される。
【００４５】
次に、図４（ｃ）に示すように、積層体ＭＬ１の全面に、シリコン窒化膜３１を堆積させる。シリコン窒化膜３１は、積層体ＭＬ１の上面の他に、貫通ホール１７ａの底面及び側面にも成膜される。
【００４６】
次に、例えばＲＩＥ（Reactive Ion Etching）により、積層体ＭＬ１の上面及び貫通ホール１７ａの底面に形成されたシリコン窒化膜３１を除去する。これにより、図５（ａ）に示すように、貫通ホール１７ａの側面にはシリコン窒化膜３１が残り、ゲート絶縁膜ＧＤとなる。
【００４７】
次に、例えば、希フッ酸によるウェットエッチングにより、図５（ｂ）に示すように、貫通ホール１７ａの底面から自然酸化膜等のシリコン酸化膜３０を除去し、貫通ホール１７ａの底面にセルソースＣＳを露出させる。
【００４８】
次に、図５（ｃ）に示すように、貫通ホール１７ａの内部にシリコンを埋め込み、貫通ホール１７ａ内にシリコンピラーＳＰを形成する。これにより、下部選択トランジスタＬＳＴが形成される。
【００４９】
次に、図６に示すように、積層体ＭＬ１上に絶縁層１４及び導電層ＷＬ１〜ＷＬ４を交互に積層させて、積層体ＭＬ２を形成する。例えば、シリコン酸化物からなる５層の絶縁層１４と、非晶質もしくは多結晶シリコンからなる４層の導電層ＷＬ１〜ＷＬ４を交互に成膜する。
【００５０】
このとき、本実施形態では、下層の導電層ほど層厚を薄くする。図６に示す例では、最下層の導電層ＷＬ１が最も薄く、下から２層目の導電層ＷＬ２、下から３層目の導電層ＷＬ３、最上層の導電層ＷＬ４と、上層にいくにしたがって段階的に厚く形成している。絶縁層１４の厚さは任意である。
【００５１】
次に、図７に示すように、積層体ＭＬ２における、積層体ＭＬ１のシリコンピラーＳＰ直上部分に、Ｚ方向に延び積層体ＭＬ１のシリコンピラーＳＰにまで到達する貫通ホール１７ｂを形成する。
【００５２】
貫通ホール１７ｂはＲＩＥで形成される。現状のプロセス上、特にアスペクト比が大きい場合には貫通ホール１７ｂの径は深さ方向で一定にはならず、開口端側の上部から下部（底部）に向かうにつれて細くなる。より具体的には、貫通ホール１７ｂの側面には各層の境界で若干の段差が形成され、貫通ホール１７ｂは上部から下部にかけて段階的に細くなる。また、貫通ホール１７ｂの側面、すなわち貫通ホール１７ｂ内に露出する絶縁層１４及び導電層ＷＬ１〜ＷＬ４の側面は、下層側ほど貫通ホール１７ｂの径方向中心に近づくようにテーパーが付く。
【００５３】
貫通ホール１７ｂの形成後、積層体ＭＬ２の全面に、図８に示すように、第１の絶縁膜２５、電荷蓄積層２６及び第２の絶縁膜２７をこの順に成膜する。これら膜は、積層体ＭＬ２の上面の他に、貫通ホール１７ｂの底面及び側面にも形成される。
【００５４】
次に、積層体ＭＬ２の上面及び貫通ホール１７ｂの底面に形成された、第１の絶縁膜２５、電荷蓄積層２６及び第２の絶縁膜２７を除去する。これにより、貫通ホール１７ｂの側面のみに、第１の絶縁膜２５、電荷蓄積層２６及び第２の絶縁膜２７が残される。
【００５５】
そして、図９に示すように、貫通ホール１７ｂの内部にシリコンを埋め込むことにより、積層体ＭＬ２におけるシリコンピラーＳＰを形成する。これにより、シリコンピラーＳＰと導電層ＷＬ１〜ＷＬ４との交差部分にＳＧＴ構造のメモリセルが形成される。積層体ＭＬ２のシリコンピラーＳＰの下端は、積層体ＭＬ１のシリコンピラーＳＰの上端と接触する。なお、積層体ＭＬ２に形成されるシリコンピラーＳＰは、前述した貫通ホール１７ｂに合わせて、上部から下部にかけて段階的に細く形成される。
【００５６】
次に、積層体ＭＬ２上にレジスト膜（図示せず）を形成した後、このレジスト膜をマスクとしてＲＩＥを行い、最上層側から順に絶縁層１４及び導電層ＷＬ１〜ＷＬ４をパターニングする工程と、上記レジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、積層体ＭＬ２の端部を図１に示すように階段状に加工する。
【００５７】
次に、図１０に示すように、積層体ＭＬ２上に絶縁層１５を形成し、その上に上部選択ゲートＵＳＧとなるシリコン層を形成し、さらにその上に絶縁層１６を形成する。これにより、絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６からなる積層体ＭＬ３が形成される。
【００５８】
次に、積層体ＭＬ３に、Ｚ方向（積層方向）に延び積層体ＭＬ２のシリコンピラーＳＰまで到達する貫通ホール１７ｃをエッチングにより形成する。なお、このとき、貫通ホール１７ｃの底面には、下層のシリコンピラーＳＰの上面が一旦露出するが、この露出面上には自然酸化膜等のシリコン酸化膜３０が形成される。
【００５９】
次に、積層体ＭＬ３の全面にシリコン窒化膜を堆積させる。このシリコン窒化膜は、積層体ＭＬ３の上面の他に、貫通ホール１７ｃの底面及び側面にも成膜される。
【００６０】
次に、例えばＲＩＥにより、積層体ＭＬ３の上面及び貫通ホール１７ｃの底面に形成されたシリコン窒化膜を除去する。これにより、図１０に示すように、貫通ホール１７ｃの側面にシリコン窒化膜が残りゲート絶縁膜ＧＤとなる。
【００６１】
次に、例えば、希フッ酸によるウェットエッチングにより、貫通ホール１７ｃの底面から自然酸化膜等のシリコン酸化膜３０を除去し、貫通ホール１７ｃの底面に積層体ＭＬ２のシリコンピラーＳＰを露出させる。
【００６２】
次に、図２に示すように、貫通ホール１７ｃの内部にシリコンを埋め込み、貫通ホール１７ｃ内にシリコンピラーＳＰを形成する。これにより、上部選択トランジスタＵＳＴが形成される。積層体ＭＬ３のシリコンピラーＳＰの下端は、積層体ＭＬ２のシリコンピラーＳＰの上端と接触する。
【００６３】
次に、積層体ＭＬ３上に絶縁層１８を形成した後、絶縁層１８にビア１８ａを形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット線ＢＬを形成する。さらに、上部選択ゲート配線ＵＳＬ、ワード線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成し、図１に示す構造が得られる。
【００６４】
本実施形態によれば、前述したように、メモリセルトランジスタのチャネルとして機能する、積層体ＭＬ２におけるシリコンピラーＳＰは上部から下部にかけて同じ径で形成されているのではなく、下部の方がより細くされた形状となっている。そのシリコンピラーＳＰの径と、メモリセルトランジスタのＳファクターとの間には相関関係がある。
【００６５】
ここで、Ｓファクターは、どれだけすばやくトランジスタをオン・オフできるかの目安となるスイッチング特性を示し、素子電流を１桁上げるのに必要なゲート電圧と定義される。Ｓファクターが小さい方がスイッチング特性に優れる。
【００６６】
シリコンピラーＳＰが細い部分に形成されたメモリセルは、それよりもピラー径が太い部分に形成されたメモリセルよりも、Ｓファクターが小さくなる傾向にある。したがって、上層側のメモリセルトランジスタと下層側のメモリセルトランジスタとでスイッチング特性のばらつきが生じ、半導体記憶装置全体として所望の特性にするための設計難易度が増してしまう。
【００６７】
しかし、本実施形態では、コントロールゲートとして機能する導電層ＷＬ１〜ＷＬ４を、最上層ＷＬ４から最下層ＷＬ１にかけて段階的に薄く形成している。導電層ＷＬ１〜ＷＬ４の層厚はゲート長に対応し、ゲート長が短い、すなわち導電層が薄いほどＳファクターは大きい傾向にある。
【００６８】
本実施形態では、シリコンピラーＳＰの径とＳファクターとの相関関係だけに注目すれば上層側よりも下層側の方がＳファクターは小さくなるが、導電層ＷＬ１〜ＷＬ４の層厚（ゲート長）とＳファクターとの相関関係だけに注目すれば上層側よりも下層側の方がＳファクターが大きくなっている。すなわち、シリコンピラーＳＰの径に起因する、異なる階層間でのＳファクターのばらつきを、各導電層ＷＬ１〜ＷＬ４の厚さを下層側ほど薄くすることで、相殺する構造となっている。
【００６９】
シリコンピラーＳＰの径が細い部分に形成されたメモリセルほど導電層を薄く（ゲート長を短く）し、シリコンピラーＳＰの径が太い部分に形成されたメモリセルほど導電層を厚く（ゲート長を長く）することで、下層側と上層側とでメモリトランジスタのＳファクターを実質同じにそろえることができ、設計が容易になる。
【００７０】
下層側のピラー径が細くなることを考慮に入れず、貫通ホール開口端側の上部径でシリコンピラーＳＰの径がほぼ一定であるとしたものを比較例とすると、本実施形態では下層側のピラー径が細いことを考慮に入れその細くなったピラー径に応じて下層側の導電層を薄くする。そのため、比較例の場合と積層体ＭＬ２全体の厚さは同じとすると、本実施形態では下層側の導電層を薄くする分、さらなる導電層の層数増大、すなわちメモリセルの多層化を図れ、記憶容量の大容量化を実現できる。
【００７１】
また、最下層のメモリセルのシリコンピラーＳＰの径に応じて所望のＳファクターを得るべく決まる最下層の導電層ＷＬ１の厚さ（ゲート長）を最小値として、これを基準に、上層の導電層ＷＬ２〜ＷＬ４の厚さを順次段階的に長くしていってもよい。
【００７２】
なお、複数の導電層ＷＬ１〜ＷＬ４において、少なくとも、ピラー径差の最も大きい部分に対応する最下層と最上層との厚さ関係が、最上層より最下層が薄いという関係になっていれば、異なる階層間でのメモリセルのスイッチング特性のばらつき抑制に効果が得られる。したがって、必ずしもすべての導電層の厚さが互いに異なる必要はない。例えば、比較的ピラー径差が小さい、上下で隣り合う階層間では導電層を同じ厚さとしてもよい。例えば、図２の例では、２層目の導電層ＷＬ２と３層目の導電層ＷＬ３とは同じ厚さとしてもよいし、１層目の導電層ＷＬ１と２層目の導電層ＷＬ２とを同じ厚さ、あるいは３層目の導電層ＷＬ３と４層目の導電層ＷＬ４とを同じ厚さとしてもよい。
【００７３】
なお、各メモリセルにおけるシリコンピラーＳＰの径に対する導電層の厚さは、ターゲットサイズに応じて個々に調整した方が、より階層間メモリセルのスイッチング特性のばらつき抑制に効果的である。
【００７４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７５】
シリコンピラーＳＰは円柱状に限らず、角柱状であってもよい。あるいは、貫通ホール内のすべてを半導体層で埋め込むことに限らず、第１の絶縁膜２７に接する部分にだけ半導体層を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。
【００７６】
メモリセルにおける、導電層（コントロールゲート）とシリコンピラーとの間の膜構成は、前述した構成に限らない。例えば、電荷蓄積層（シリコン窒化膜）とゲート絶縁膜（シリコン酸化膜）との２層構造であってもよい。また、メモリセルはチャージトラップ構造に限らず、電荷蓄積層として導電層を用いた浮遊電極構造を採用してもよく、浮遊層は絶縁膜中のＳｉ微結晶であってもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体記憶装置を例示する模式斜視図。
【図２】同半導体記憶装置における、１本（１列）のメモリストリングの模式断面図。
【図３】同１本のメモリストリングの模式斜視図。
【図４】本発明の実施形態に係る半導体記憶装置の製造方法を例示する模式図。
【図５】図４に続く工程を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【図１０】図９に続く工程を示す模式図。
【符号の説明】
【００７８】
１１…半導体基板、１４…絶縁層、１７ｂ…貫通ホール、２５…絶縁膜、２６…電荷蓄積層、２７…絶縁膜、ＳＰ…半導体層、ＷＬ１〜ＷＬ４…導電層、ＷＬＬ…ワード線、ＢＬ…ビット線、ＭＣ１〜ＭＣ４…メモリセル、ＬＳＧ…下部選択ゲート、ＵＳＧ…上部選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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