(57)【要約】【課題】テスト時間を短縮し、テストコストを削減する。【解決手段】半導体ウェハ１０は、２次元マトリクス状に複数の半導体チップ１１を配置する。半導体チップ１１同士の間には、半導体チップ１１を切り離すための切断領域であるスクライブ領域１２が設けられる。スクライブ領域１２には、出力部１５と、加算部１３とが備えられる。出力部１５は、複数の半導体チップ１１のそれぞれに対応させて設けられ、半導体チップ１１のテストに係るアナログ量を送出する。加算部１３は、それぞれの出力部１５に接続されアナログ量を加算し、加算結果をテスト端子（ＰＡＤ）１４から外部に出力する。テスト端子１４は、半導体ウェハ１０の不要部に設けられ、半導体ウェハ１０のテスト時においてテスタ２０が接続される。【選択図】図１
2010034410.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップを形成した半導体ウェハにおいて、
前記複数の半導体チップのそれぞれに対応させて設けられ、半導体チップのテストに係るアナログ量を送出する出力部と、
それぞれの前記出力部に接続され前記アナログ量を加算する加算部と、
前記加算部の加算結果を外部に出力するテスト端子と、
を備えることを特徴とする半導体ウェハ。
【請求項２】
前記出力部は、前記アナログ量を電流として出力し、
前記加算部は、それぞれの前記電流を加算して前記テスト端子に出力する配線として構成されることを特徴とする請求項１記載の半導体ウェハ。
【請求項３】
前記出力部は、前記アナログ量を電流として出力するカレントミラー回路を含んで構成され、
前記加算部は、それぞれの前記カレントミラー回路によって出力されるミラー電流の出力配線を集線して前記テスト端子に接続される配線として構成されることを特徴とする請求項２記載の半導体ウェハ。
【請求項４】
前記出力部は、前記アナログ量を電圧として出力し、
前記加算部は、それぞれの前記電圧を加算する演算増幅器を含んで構成されることを特徴とする請求項１記載の半導体ウェハ。
【請求項５】
前記出力部は、前記アナログ量をＡＤ変換して出力するＡＤ変換器を含んで構成され、
前記加算部は、それぞれの前記ＡＤ変換器から出力されるディジタル信号を加算し前記テスト端子に出力するように構成されることを特徴とする請求項１記載の半導体ウェハ。
【請求項６】
前記半導体チップは、ＣＭＯＳ構造をなし、
前記出力部は、前記アナログ量としてＭＯＳトランジスタのオン電流を出力することを特徴とする請求項１、２、３、５のいずれか一に記載の半導体ウェハ。
【請求項７】
前記半導体チップは、ＣＭＯＳ構造をなし、
前記出力部は、前記アナログ量としてＭＯＳトランジスタの閾値電圧を出力することを特徴とする請求項１、４、５のいずれか一に記載の半導体ウェハ。
【請求項８】
前記出力部は、前記複数の半導体チップ中の一の半導体チップを特定可能とする独立した２経路に対してそれぞれ前記アナログ量を送出するように構成され、
前記加算部は、前記経路毎にそれぞれ備えられ、
前記テスト端子は、前記経路毎の前記加算部に対応してそれぞれ備えられることを特徴とする請求項１乃至７のいずれか一に記載の半導体ウェハ。
【請求項９】
前記出力部および加算部は、前記半導体ウェハにおけるスクライブ領域に配設されることを特徴とする請求項１乃至８のいずれか一に記載の半導体ウェハ。
【請求項１０】
前記複数の半導体チップは、２次元の格子状に前記半導体ウェハ内に配置され、
前記出力部および加算部への電源配線は、一の方向に並んだ前記半導体チップにそれぞれ対応する配線と、この配線を他の方向に対して接続する配線とからなる櫛状の配線から構成されることを特徴とする請求項１乃至９のいずれか一に記載の半導体ウェハ。
【請求項１１】
複数の半導体チップを形成し、複数の半導体チップのそれぞれに対応させて設けられ、半導体チップのテストに係るアナログ量を送出する出力部とテスト端子とを備える半導体ウェハのテスト方法であって、
それぞれの前記出力部における前記アナログ量を加算した信号を前記テスト端子に出力し、
テスタによって前記テスト端子の信号を観測することを特徴とする半導体ウェハのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハおよびそのテスト方法に関し、特に、半導体ウェハに形成された半導体チップに関して、その特性をテストするための技術に関する。
【背景技術】
【０００２】
従来より、半導体ウェハ上にテスト回路を組み込み、このテスト回路により半導体ウェハ上に形成された回路領域内の回路の動作テストを行なう技術が提案されている。例えば、特許文献１には、半導体ウェハのスクライブ領域に、複数のレジスタを互いに直列に接続してバウンダリスキャンレジスタを構成するとともに回路領域の配置が不能な領域に、そのバウンダリスキャンレジスタを用いた回路テスト用のテスト回路を備えた半導体ウェハが開示されている。このような半導体ウェハによれば、スクライブ領域にバウンダリスキャンレジスタが形成されているため、スクライブ領域に配線されるテスト用の配線パターンが少なくて済み、回路領域の面積の圧迫や回路数の削減が防止される。
【０００３】
また、関連して特許文献２には、バーンイン試験中であってもＢＩＳＴ試験ができるように半導体チップをウェハレベルで一括して試験する半導体装置の試験方法および半導体ウェハが記載されている。
【０００４】
【特許文献１】特開平７−２９７２４４号公報
【特許文献２】特開平９−５５４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
上述の従来技術では、バンダリスキャンレジスタを構成している。このため、バンダリスキャンレジスタに書き込まれたテスト結果を読み出すためには、クロックを各レジスタに入力できるようにし、クロックごとにレジスタの値をシフトさせ、テスト回路に転送しなくてはならない。そこで、各レジスタにクロックを入力するためのクロック線を用意し、レジスタごとに接続してクロックで動作させなければ、テスト結果を読み出すことができない。このようなテスト方法では、１つ１つの半導体チップ（ＬＳＩチップ）のテスト結果をレジスタでシフト動作させて読み出すため、所定のテスト時間が必要とされる。したがって、昨今の多数の半導体チップを形成する大型化した半導体ウェハでは、テスト時間が長くなって、テストコストが増大してしまう。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクト（側面）に係る半導体ウェハは、複数の半導体チップを形成した半導体ウェハにおいて、複数の半導体チップのそれぞれに対応させて設けられ、半導体チップのテストに係るアナログ量を送出する出力部と、それぞれの出力部に接続されアナログ量を加算する加算部と、加算部の加算結果を外部に出力するテスト端子と、を備える。
【０００８】
本発明の他のアスペクト（側面）に係る半導体ウェハのテスト方法は、複数の半導体チップを形成し、複数の半導体チップのそれぞれに対応させて設けられ、半導体チップのテストに係るアナログ量を送出する出力部とテスト端子とを備える半導体ウェハのテスト方法であって、それぞれの出力部におけるアナログ量を加算した信号をテスト端子に出力し、テスタによってテスト端子の信号を観測する。
【発明の効果】
【０００９】
本発明によれば、短時間でウェハ全体の特性を知ることができ、テスト時間の短縮がなされ、テストコストが大幅に削減される。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る半導体ウェハ（図１の１０）は、複数の半導体チップ（図１の１１）を形成している。半導体ウェハは、複数の半導体チップのそれぞれに対応させて設けられ、半導体チップのテストに係るアナログ量を送出する出力部（図１の１５）と、それぞれの出力部に接続されアナログ量を加算する加算部（図１の１３）と、加算部の加算結果を外部に出力するテスト端子（図１の１４）と、を備える。
【００１１】
出力部は、アナログ量を電流として出力し、加算部は、それぞれの電流を加算してテスト端子に出力する配線として構成されてもよい。
【００１２】
出力部は、アナログ量を電流として出力するカレントミラー回路（図３のＱ１ａとＱ２ａ、Ｑ１ｂとＱ２ｂ、Ｑ１ｃとＱ２ｃ、・・・）を含んで構成され、加算部は、それぞれのカレントミラー回路によって出力されるミラー電流の出力配線を集線してテスト端子に接続される配線として構成されてもよい。
【００１３】
出力部は、アナログ量を電圧として出力し、加算部は、それぞれのアナログ量を加算する演算増幅器（図６のＯＰａ、ＯＰｂ、ＯＰｃ、・・・）を含んで構成されてもよい。
【００１４】
出力部は、アナログ量をＡＤ変換して出力するＡＤ変換器（図７の２２ａ、２２ｂ、２２ｃ、・・・）を含んで構成され、加算部は、それぞれのＡＤ変換器から出力されるディジタル信号を加算しテスト端子に出力するように構成されてもよい。
【００１５】
半導体チップは、ＣＭＯＳ構造をなし、出力部は、アナログ量としてＭＯＳトランジスタ（図３のＮＭａ、ＮＭｂ、ＮＭｃ、・・・、図４のＰＭａ、ＰＭｂ、ＰＭｃ、・・・）のオン電流を出力してもよい。
【００１６】
半導体チップは、ＣＭＯＳ構造をなし、出力部は、アナログ量としてＭＯＳトランジスタ（図６のＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ、・・・）の閾値電圧を出力してもよい。
【００１７】
出力部は、複数の半導体チップ中の一の半導体チップを特定可能とする独立した２経路に対してそれぞれアナログ量を送出するように構成され、加算部は、経路毎にそれぞれ備えられ、テスト端子（図８のＪｘｉ、Ｊｙｊ）は、経路毎の加算部に対応してそれぞれ備えられてもよい。
【００１８】
出力部および加算部は、半導体ウェハにおけるスクライブ領域（図１の１２）に配設されてもよい。
【００１９】
複数の半導体チップは、２次元の格子状に半導体ウェハ内に配置され、出力部および加算部への電源配線は、一の方向に並んだ半導体チップにそれぞれ対応する配線と、この配線を他の方向に対して接続する配線とからなる櫛状の配線（図２の１６、１８）から構成されてもよい。
【００２０】
以上のような構成の半導体ウェハのテスト方法は、それぞれの出力部におけるアナログ量を加算した信号をテスト端子に出力し、テスタ（図１の２０）によってテスト端子の信号を観測する。
【００２１】
このようなテスト方法によれば、電源投入と同時に加算されたアナログ量がテスト端子に出力され、一瞬にして半導体ウェハにおける特性データを把握することができる。したがって、テスト時間の短縮が可能であり、テストコストが大幅に削減される。
【００２２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２３】
図１は、本発明の第１の実施例に係る半導体ウェハの構成を模式的に示す図である。図１において、半導体ウェハ１０は、２次元マトリクス状に複数の半導体チップ１１を配置する。半導体チップ１１同士の間には、半導体チップ１１を切り離すための切断領域であるスクライブ領域１２が設けられる。スクライブ領域１２には、出力部１５と、加算部１３とが備えられる。出力部１５は、複数の半導体チップ１１のそれぞれに対応させて設けられ、半導体チップ１１のテストに係るアナログ量を送出する。加算部１３は、それぞれの出力部１５に接続されアナログ量を加算し、加算結果をテスト端子（ＰＡＤ）１４から外部に出力する。テスト端子１４は、半導体ウェハ１０の不要部に設けられ、半導体ウェハ１０のテスト時においてテスタ２０が接続される。なお、図１において、加算部１３は、図示の簡略化のために半導体チップ１１の一部に対応した配置として図示しているが、半導体ウェハ１０のほとんどの半導体チップ１１に対応して配置されるものとする。
【００２４】
図２は、本発明の第１の実施例に係る半導体ウェハにおける加算部および電源配線の配置を示す図である。図２（ａ）において、加算部１３は、複数の半導体チップ１１を順に辿るようにスクライブ領域１２に一筆書きの経路として配置される。また、図２（ｂ）において、出力部１５と必要に応じて加算部１３とに電源を供給する高電位側と接地側の２つの配線１６、１８が、複数の半導体チップ１１を辿るようにスクライブ領域１２にそれぞれ櫛状の配線として配置される。高電位側の配線１６は、半導体ウェハ１０の不要部に設けられる端子（ＰＡＤ）１７に接続され、テスト時において外部から電源が供給される。接地側の配線１８は、半導体ウェハ１０の不要部に設けられる端子（ＰＡＤ）１９に接続され、テスト時において外部から接地電位が与えられる。
【００２５】
なお、加算部１３も、スクライブ領域１２に櫛状の経路をなして配置されてもよい。また、加算部１３は、アナログ量を加算して加算結果をテスト端子１４から外部に出力できればよいので、一筆書きや櫛状の経路に限定されない。さらに、配線１６、１８は、一筆書きの配線であってもよいが、この場合ＩＲドロップの影響を受けるので、端子１７、１９から配線の末端までの距離ができるだけ短くなるような櫛状などの配置が好ましい。配線１６、１８をそれぞれ一筆書きの配線とする場合、配線１６に係る電源供給用の端子１７と、配線１８に係る電源供給用の端子１９とは、一筆書きの両端に相当する位置にそれぞれ配置されることが好ましい。このような配置とすることで、配線の途中の位置において両端からのＩＲドロップの和をほぼ一定として相対的に同じ電位差とすることができるようになる。
【００２６】
図３は、本発明の第１の実施例に係る出力部および加算部の例を示す回路図である。図３において、出力部は、ＮＭＯＳトランジスタＮＭａ、ＮＰＮトランジスタＱ１ａ、Ｑ２ａを備える。ＮＭＯＳトランジスタＮＭａは、ドレインを高電位側の電源供給がなされる端子Ｊｖｄ（１７）に接続し、ゲートをテスタ２０から制御信号が供給される端子Ｊｃｎ１に接続し、ソースをＮＰＮトランジスタＱ１ａのコレクタおよびベース並びにＮＰＮトランジスタＱ２ａのベースに接続する。ＮＰＮトランジスタＱ２ａのコレクタは、テスト端子Ｊｏ１（１４）に接続される。ＮＰＮトランジスタＱ１ａ、Ｑ２ａのエミッタは接地される。
【００２７】
このような回路において、テスト時に端子Ｊｃｎ１の信号をハイレベルにして、チェックトランジスタとして機能するＮＭＯＳトランジスタＮＭａのオン電流Ｉ１ａを、ＮＰＮトランジスタＱ１ａ、Ｑ２ａで構成されるカレントミラー回路で反転してテスト端子Ｊｏ１（１４）に出力する。ＮＭＯＳトランジスタＮＭａのオン電流Ｉ１ａを直接テスト端子Ｊｏ１（１４）に供給してしまうと、配線容量やトランジスタ自体の駆動能力から正しい値を測定できない。そこでチェックトランジスタから流れる電流を一旦カレントミラー回路で受けることで上記の配線容量などの影響を最小限にすることができる。
【００２８】
ＮＭＯＳトランジスタＮＭｂ、ＮＰＮトランジスタＱ１ｂ、Ｑ２ｂで構成される出力部、ＮＭＯＳトランジスタＮＭｃ、ＮＰＮトランジスタＱ１ｃ、Ｑ２ｃで構成される出力部も上記と同様に構成され動作する。
【００２９】
以上のような回路構成において、共通に接続されるＮＰＮトランジスタＱ２ａ、Ｑ２ｂ、Ｑ２ｃ、・・・のコレクタの配線が加算部１３に相当する。ＮＭＯＳトランジスタＮＭａのオン電流Ｉ１ａ、ＮＭＯＳトランジスタＮＭｂのオン電流Ｉ１ｂ、ＮＭＯＳトランジスタＮＭｃのオン電流Ｉ１ｃ、・・・が加算され、電流ＩｏｎＮとしてテスト端子Ｊｏ１（１４）に出力される。テスタ２０は、電流ＩｏｎＮをチェックすることで半導体ウェハ１０全体のＮＭＯＳトランジスタのオン電流に係る特性値を把握し、瞬時にウェハの特性がスペックを満足するものかどうか判断することができる。
【００３０】
図４は、本発明の第１の実施例に係る出力部および加算部の他の例を示す回路図である。図４において、図３と同一の符号は、同一物を表し、その説明を省略する。出力部は、ＰＭＯＳトランジスタＰＭａ、ＮＰＮトランジスタＱ１ａ、Ｑ２ａを備える。ＰＭＯＳトランジスタＰＭａは、ソースを高電位側の電源供給が行われる端子Ｊｖｄ（１７）に接続し、ゲートをテスタ２０から制御信号が供給される端子Ｊｃｎ２に接続し、ドレインをＮＰＮトランジスタＱ１ａのコレクタおよびベース並びにＮＰＮトランジスタＱ２ａのベースに接続する。ＮＰＮトランジスタＱ２ａのコレクタは、テスト端子Ｊｏ２（１４）に接続される。
【００３１】
このような回路において、テスト時に端子Ｊｃｎ２の信号をローレベルにして、チェックトランジスタとして機能するＰＭＯＳトランジスタＰＭａのオン電流Ｉ２ａを、ＮＰＮトランジスタＱ１ａ、Ｑ１ｂで構成されるカレントミラー回路で反転してテスト端子Ｊｏ２（１４）に出力する。ＰＭＯＳトランジスタＰＭｂ、ＰＭＯＳトランジスタＰＭｃも同様な回路構成とされ、ＰＭＯＳトランジスタＰＭａのオン電流Ｉ２ａ、ＰＭＯＳトランジスタＰＭｂのオン電流Ｉ２ｂ、ＰＭＯＳトランジスタＰＭｃのオン電流Ｉ２ｃ、・・・が加算され、電流ＩｏｎＰとしてテスト端子Ｊｏ２（１４）に出力される。テスタ２０は、電流ＩｏｎＰをチェックすることで半導体ウェハ１０全体のＰＭＯＳトランジスタのオン電流に係る特性値を把握し、瞬時にウェハの特性がスペックを満足するものか否かを判断することができる。
【００３２】
図５は、電流ＩｏｎＮ、ＩｏｎＰの合計値の分布を模式的に示す図である。チェックトランジスタの電流ＩｏｎＮ、ＩｏｎＰの特性値に応じて合計値がどのような分布になるかをあらかじめシミュレーションなどによって把握しておく。そして、電流ＩｏｎＮ、ＩｏｎＰの合計値からテスト対象のウェハのＩｏｎの分布を把握し、例えばグレード選別などを行って、特性が悪いウェハの投入を控えたりすることができる。また、合計値がウェハごとにバラついているようであれば、この特性値の評価によって迅速に量産のＬＳＩ作成工程にフィードバックをかけ、バラツキを抑える対策を打つことができる。
【００３３】
以上のように本実施例におけるテスト方法では、アナログ量を加算していくため、ほぼ電源投入と同時に結果が出力される。また、テストの対象の数が増えたとしても、読み出す時間が比例して増すようなことは無く、ごくわずかな時間増で特性値を把握できることになる。
【実施例２】
【００３４】
図６は、本発明の第２の実施例に係る出力部および加算部の例を示す回路図である。図６において、出力部には、ＮＭＯＳトランジスタＮＭ１ａ、ＮＭＯＳトランジスタＮＭ１ｂ、ＮＭＯＳトランジスタＮＭ１ｃが相当する。加算部１３は、抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、演算増幅器ＯＰａ、抵抗素子Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ、演算増幅器ＯＰｂ、抵抗素子Ｒ１ｃ、Ｒ２ｃ、Ｒ３ｃ、演算増幅器ＯＰｃを備える。
【００３５】
ＮＭＯＳトランジスタＮＭ１ａは、ドレインを高電位側の電源供給がなされる端子Ｊｖｄ（１７）に接続し、ゲートをテスタから制御信号が供給される端子Ｊｃｎ３に接続し、ソースを抵抗素子Ｒ１ａの一端に接続する。演算増幅器ＯＰａは、反転端子（−）を抵抗素子Ｒ１ａの他端、抵抗素子Ｒ２ａの他端、および抵抗素子Ｒ３ａの一端に接続し、非反転端子（＋）を接地し、出力端子を抵抗素子Ｒ３ａの他端および後段の抵抗素子Ｒ２ｂの一端に接続する。
【００３６】
抵抗素子Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ、演算増幅器ＯＰｂ、および抵抗素子Ｒ１ｃ、Ｒ２ｃ、Ｒ３ｃ、演算増幅器ＯＰｃについても同様の構成とする。なお、初段の抵抗素子Ｒ２ａに相当する抵抗素子の一端は接地される。また、最終段の演算増幅器は、出力端子を端子Ｊｏ３（１４）に接続する。
【００３７】
以上のような回路構成において、各段の演算増幅器は、アナログ加算器として機能する。したがって、ＮＭＯＳトランジスタＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ、・・・のそれぞれのソース電位が加算されて端子Ｊｏ３（１４）に出力される。ここでＮＭＯＳトランジスタＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ、・・・のそれぞれのソース電位は、端子Ｊｃｎ３に供給される制御信号の電位からＮＭＯＳトランジスタＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ、・・・のそれぞれの閾値電圧を差し引いたものである。
【００３８】
テスタ２０は、端子Ｊｃｎ３の電圧をチェックすることで半導体ウェハ１０全体のＮＭＯＳトランジスタの閾値電圧に係る特性値を把握し、瞬時にウェハの特性がスペックを満足するものか否かを判断することができる。
【実施例３】
【００３９】
図７は、本発明の第３の実施例に係る出力部および加算部の例を示す回路図である。図７において、出力部には、ＡＤ変換器２２ａ、２２ｂ、２２ｃが相当する。加算部１３は、加算器２４ａ、２４ｂ、２４ｃを備える。
【００４０】
ＡＤ変換器２２ａは、図６のＰａ点（ＮＭＯＳトランジスタＮＭ１ａのソース）の電圧をＡＤ変換し、加算器２４ａに出力する。ＡＤ変換器２２ｂは、図６のＰｂ点（ＮＭＯＳトランジスタＮＭ１ｂのソース）の電圧をＡＤ変換し、加算器２４ｂに出力する。ＡＤ変換器２２ｃは、図６のＰｃ点（ＮＭＯＳトランジスタＮＭ１ｃのソース）の電圧をＡＤ変換し、加算器２４ｃに出力する。
【００４１】
加算器２４ａは、前段の加算器の出力とＡＤ変換器２２ａの出力とを加算し、加算器２４ｂに出力する。加算器２４ｂは、加算器２４ａの出力とＡＤ変換器２２ｂの出力を加算し、加算器２４ｃに出力する。加算器２４ｃは、加算器２４ｂの出力とＡＤ変換器２２ｃの出力を加算し、次段の加算器に出力する。最終段の加算器の出力は、端子Ｊｏ４（１４）に出力される。なお、初段の加算器の前段からの入力は０とする。
【００４２】
以上のような回路によれば、図６におけるＮＭＯＳトランジスタＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ、・・・のそれぞれのソース電位が加算されてディジタル信号として端子Ｊｏ４（１４）に出力される。
【００４３】
テスタ２０は、端子Ｊｃｎ４のディジタル信号をチェックすることで、実施例３と同様に半導体ウェハ１０全体のＮＭＯＳトランジスタの閾値電圧に係る特性値を把握し、瞬時にウェハの特性がスペックを満足するものか否かを判断することができる。
【００４４】
なお、図示しないが、実施例１のＭＯＳトランジスタのオン電流をＡＤ変換器によってディジタル信号に変換して加算するように構成すれば、実施例１と同様にテスト対象のウェハのＩｏｎの分布を把握することもできる。
【００４５】
すなわち、実施例１、２のようにアナログ信号の加算でアナログ特性値を取り出してもよいが、本実施例のようにＡＤ変換器とディジタルの加算器の組み合わせとしてもよい。スクライブ領域上に必要な数だけのＡＤ変換器および加算器を用意し、そこに各チェックトランジスタからのアナログ量をアナログ−ディジタル変換して加算器経由でパラレルな信号線につなぐ。これにより、最終的にはチェックトランジスタの特性に応じたディジタル値が取得できるようになり、これでもウェハ全体の特性を把握することができる。
【００４６】
以上のような構成であれば、クロックを入れる必要はなく、電源オンの状態から定常状態になるまで待つだけで特性を把握でき、バンダリスキャンレジスタの構成よりも短時間でウェハの特性を把握できるようになる。
【実施例４】
【００４７】
図８は、本発明の第４の実施例に係る半導体ウェハにおける加算部の配置を示す図である。実施例１〜３では、ウェハ上の全ての半導体チップを通るように加算部を数珠繋ぎにしている。したがって、ウェハ全体の特性を把握するのには適するが、個々のチップの特性を把握するのには困難である。そこで本実施例では、図８に示すように縦および横の１列の半導体チップに対する加算部を設ける構成にする。半導体ウェハ１０の端には、１列分の加算したアナログ量を取り出せるようにテスト端子（ＰＡＤ）Ｊｘ１、Ｊｘ２、Ｊｘ３、・・・、Ｊｙ１、Ｊｙ２、Ｊｙ３、・・・を設置してある。
【００４８】
以上のような構成の半導体ウェハにおいて、列ごとにアナログ量を取り出し、マトリックス上にアナログ量を集計した後、特性の悪いチップを特定することができる。具体的には、例えば図８（ｂ）に示すように、縦横（Ｊｘ６、Ｊｙ５）でオン電流が他に比べて低い箇所が１列だけある場合、縦横の組み合わせ（Ｘ点）で特性の悪い半導体チップ１１を特定することができる。
【００４９】
ここでＰＭＯＳトランジスタのオン電流をアナログ量として縦横方向に出力する場合の例を説明する。図９は、本発明の第４の実施例に係る出力部の回路図である。図９において、図４と同一の符号は同一物であり、その説明を省略する。図９では、１個分の出力部が示され、ＮＰＮトランジスタＱ２ａのコレクタは、テスト端子Ｊｘｉ（ｉ＝１、２、・・・）に接続される。ＮＰＮトランジスタＱ３ａは、コレクタをテスト端子Ｊｙｊ（ｊ＝１、２、・・・）に接続し、ベースをＮＰＮトランジスタＱ１ａのベースに接続し、エミッタを接地する。
【００５０】
このような回路において、テスト時に端子Ｊｃｎ２の信号をローレベルにして、チェックトランジスタとして機能するＰＭＯＳトランジスタＰＭａのオン電流Ｉ２ａを、ＮＰＮトランジスタＱ１ａ、Ｑ２ａで構成されるカレントミラー回路で反転してテスト端子Ｊｘｉに出力し、ＮＰＮトランジスタＱ１ａ、Ｑ３ａで構成されるカレントミラー回路で反転してテスト端子Ｊｙｊに出力する。
【００５１】
実施例１〜３では、テスタなどの針を端子に一回当てるだけで、ウェハ全体の特性を把握することができた。これに対して本実施例では、針当ての回数がテスト端子Ｊｘｉ（ｉ＝１、２、・・・）およびテスト端子Ｊｙｊ（ｊ＝１、２、・・・）に対応した複数回に増えることになるが、代わりに特定の半導体チップの特性を把握することができる。
【００５２】
また、実施例１〜３と同様にアナログ値あるいはディジタル信号を読み出しているだけであるので、データ自体はＰＡＤに針あてを行い、電源を投入した時点ですぐに取得することができる。したがって、バンダリスキャンを用いた場合よりも特性の悪いチップを早く特定することができる。
【００５３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施例に係る半導体ウェハの構成を模式的に示す図である。
【図２】本発明の第１の実施例に係る半導体ウェハにおける加算部および電源配線の配置を示す図である。
【図３】本発明の第１の実施例に係る出力部および加算部の例を示す回路図である。
【図４】本発明の第１の実施例に係る出力部および加算部の他の例を示す回路図である。
【図５】電流ＩｏｎＮ、ＩｏｎＰの合計値の分布を模式的に示す図である。
【図６】本発明の第２の実施例に係る出力部および加算部の例を示す回路図である。
【図７】本発明の第３の実施例に係る出力部および加算部の例を示す回路図である。
【図８】本発明の第４の実施例に係る半導体ウェハにおける加算部の配置を示す図である。
【図９】本発明の第４の実施例に係る出力部の回路図である。
【符号の説明】
【００５５】
１０  半導体ウェハ
１１  半導体チップ
１２  スクライブ領域
１３  加算部
１４、Ｊｏ１、Ｊｏ２、Ｊｏ３、Ｊｏ４、Ｊｘｉ、Ｊｙｊ、・・・  テスト端子（ＰＡＤ）
１５  出力部
１６、１８  配線
１７、１９、Ｊｃｎ１、Ｊｃｎ２、Ｊｃｎ３  端子
２０  テスタ
２２ａ、２２ｂ、２２ｃ  ＡＤ変換器
２４ａ、２４ｂ、２４ｃ  加算器
ＮＭａ、ＮＭｂ、ＮＭｃ、ＮＭ１ａ、ＮＭ１ｂ、ＮＭ１ｃ  ＮＭＯＳトランジスタ
ＯＰａ、ＯＰｂ、ＯＰｃ  演算増幅器
ＰＭａ、ＰＭｂ、ＰＭｃ  ＰＭＯＳトランジスタ
Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ１ｃ、Ｑ２ｃ  ＮＰＮトランジスタ
Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ、Ｒ１ｃ、Ｒ２ｃ、Ｒ３ｃ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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