(57)【要約】【課題】本発明は、高額な検査装置を使用することなく、製品とした場合にも表示機能の低下を招かず、効率的に検査し得るアクティブマトリックス型基板と、該検査方法を提供することを目的とする。【解決手段】アクティブマトリックス型基板において、複数のデータ線の一方の端にデータ線毎に検査用の検査用基準画素を作成し、検査用基準画素の出力と各データ線に接続された画素をデータ線を通じて比較する比較器を各データ線毎に設置し、比較器の出力を保持する 保持器兼シフトレジスターを配置し、表示領域の全画素に検査用データを書き込み、検査用基準画素に検査用基準画素用検査データを書き込み、順次表示領域の各画素内のデータと検査用基準画素内のデータとを比較し、比較の結果をシフトレジスタ−に格納し、表示領域の画素に欠陥がある場合には、シフトレジスタ−内のデータをシフトアウトして欠陥の画素を特定する。【選択図】図１
2010191114.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアクティブマトリックス基板であって、
検査終了後に共通電極を有する対向基板と液晶層を介して張り合される前記アクティブマトリックス型基板において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成し、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力ゲート線を設置し、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力ゲート線を設置し、
前記検査用基準画素の出力と各データ線に接続された画素内のデータをデータ線を通じて比較する比較器を各データ線毎に設置し、
前記比較器の出力を保持する保持器を有し、
前記保持器はシフトレジスターを形成していることを特徴とするアクティブマトリックス型基板。
【請求項２】
請求項１に記載のアクティブマトリックス型基板において、
前記複数のデータ線の一方の端に、データの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用スイッチング素子ゲート線を設置し、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線が接続されていることを特徴とするアクティブマトリックス型基板。
【請求項３】
絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアクティブマトリックス基板であって、
検査終了後に共通電極を有する対向基板と、液晶層を介して張り合される前記アクティブマトリックス型基板において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成し、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力ゲート線を設置し、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力ゲート線を設置し、
前記検査用基準画素の出力と各データ線に接続された画素をデータ線を通じて比較する比較器を各データ線毎に設置し、
前記比較器の出力を保持する保持器を有し、
前記保持器は比較器用シフトレジスターを形成し、
配設された複数の走査線の一方の端には走査線用シフトレジスターを設置し、
表示領域の全画素に検査用データを書き込み、
前記検査用基準画素に検査用基準画素用検査データを書き込み、
順次前記表示領域の各画素内のデータと前記検査用基準画素内のデータとを比較し、
前記比較の結果を前記比較器用シフトレジスタ−に格納し、表示領域の全画素内のデータと前記検査用基準画素内のデータとの比較が終了した場合には、前記比較器用シフトレジスタ−内のデータをシフトアウトして、前記表示領域の画素を検査することを特徴とするアクティブマトリックス型基板の検査方法。
【請求項４】
請求項３に記載のアクティブマトリックス型基板の検査方法において、
前記複数のデータ線に、テータの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用スイッチング素子ゲート線を設置し、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線を接続し、
前記データ線側奇数ショートリング線とデータ線側偶数ショートリング線に異なる検査用信号を与えることにより隣接する前記データ線間の欠陥を検査することを特徴とするアクティブマトリックス型基板の検査方法。
【請求項５】
請求項３または４に記載のアクティブマトリックス型基板の検査方法において、
前記検査用基準画素の信号線に起因する寄生 容量を前記アクティブマトリックス型基板の検査対象の信号線が形成する寄生容量と等価な値にすることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項６】
請求項３乃至５のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量を考慮して、前記検査用基準画素に前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量の１／２の寄生容量を付加することを特徴とするアクティブマトリックス型基板の検査方法。
【請求項７】
請求項３乃至６のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記アクティブマトリックス型基板の表示画素領域の外で、前記検査用 基準画素と前記検査用画素入力ゲート線および／または前記検査用画素出力ゲート線とを、交差させることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項８】
請求項６に記載のアクティブマトリックス型基板の検査方法において、
前記検査用基準画素に付加した前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量の１／２の寄生容量と、前記信号線に起因する実際の寄生容量の相違を調整するために、前記検査用基準画素へ書き込む電圧と前記アクティブマトリックス型基板のデータ線に接続された検査対象となる画素へ書き込む電圧を調整することを特徴とするアクティブマトリックス型基板の検査方法。
【請求項９】
請求項３乃至８のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
検査順序は、第１番目に、前記アクティブマトリックス型基板の各データ線に設置された画素と、該データ線に接続された検査用の検査用基準画素とに、略同じ電圧を印加する第１ステップであり、
次は第２番目に、前記アクティブマトリックス型基板の前記走査線と、前記アクティブマトリックス型基板の各データ線に設置された前記検査用基準画素用の前記検査用画素入力ゲート線とに検査対象の画素と前記検査用基準 画素のゲートが開く信号を与える第２ステップであり、
次は、第３番目に、前記アクティブマトリックス型基板の画素の電位は、画素用基準電圧とセンスアンプで比較し、前記検査用基準画素の電位は検査用基準画素用基準電圧とをセンスアンプで比較し、それらの結果をラッチ回路で保持する第３ステップであり、
次は、第４番目に、前記アクティブマトリックス型基板の画素の電位と、前記検査用基準画素の電位を比較し、前記アクティブマトリックス型基板の画素の電位と、前記検査用基準画素の電位の排他的論理和（両者が一致している場合は  ０、不一致の場合は、１  ）をとる第４ステップであり、
次は、第５番目に、前記第４ステップで取得した排他的論理和の出力の論理和をとり、出力（オープンドレイン電流出力）する第５ステップであり、
次は、第６番目が、前記排他的論理和の論理和出力が１である場合には、
走査専用シフトレジスターにより検査中のデータ線に接続された画素内のデータをスキャンして、欠陥が存在するアドレスを確定する第６ステップであることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項１０】
請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素とすべての前記検査用基準画素に１または０を書き込んで検査をすることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項１１】
請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には千鳥格子を構成するようなデータを書き込んで検査をすることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項１２】
請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に垂直方向に行列を構成するようなデータを書き込んで検査をすることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項１３】
請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に水平方向に行を構成するようなデータを書き込んで検査をすることを特徴とするアクティブマトリックス型基板の検査方法。
【請求項１４】
請求項１または２に記載のアクティブマトリックス型基板において、
前記複数の走査線の一方の端に走査専用シフトレジスターを設置して、
前記表示領域の各画素と、対応する前記検査用基準画素との間に相違があり画素に欠陥があると判断された場合に、走査専用シフトレジスターにより検査中のデータ線に接続された画素内のデータをスキャンして、欠陥が存在するアドレスを確定することを可能とすることを特徴とするアクティブマトリックス型基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にアクティブマトリックス型液晶パネルに使用されるＴＦＴアレイ基板（アクティブマトリックス型基板）に組み込まれた検査回路と検査方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置の主流はアクティブマトリックス型液晶表示装置である。このアクティブマトリックス型液晶表示装置が従来のブラウン管テレビにかわり液晶テレビとして家庭用のテレビとして普及するにつれて、表示画面の大型化とともに価格競争も厳しくなりつつある。
【０００３】
表示画面の大型化に伴い、表示装置あたりの画素数が増加し、画素電極の配列ピッチは年々微細なものとなりつつあり、不良が生じやすく、また、検査が困難となりつつある。
このＴＦＴアレイ基板の検査装置は非常に高額なものであり、アクティブマトリックス型液晶表示装置の製造コストにおける検査コストの占める割合が増加している。
【０００４】
このような状況下において、製造コストを低減するためには、 検査方法を考慮した設計をすることにより、製造の歩留まり維持しつつ、高額な検査装置への依存度を低くして、総合的な製造コストを低減することが必要である。
【０００５】
文献１にアクティブマトリックス型液晶パネルの検査に関して、アクティブマトリックス型液晶パネルのデータ線を2本毎のペアにして、前記2本毎のペアのデータ線の電圧を比較する手段を備えた検査回路・検査方法が開示されている（図７は文献１に開示されている図１である）。
【０００６】
しかし、この検査方法では前記2本毎のペアの間に短絡のような欠陥が存在した場合に、ペアのうち、どちらの信号線が欠陥を有するのかを特定できない等の問題がある。
【０００７】
また、文献２にアクティブマトリックス型液晶パネルの検査に関して、アクティブマトリックス型液晶パネルの各画素に順次、検査用の情報を書き込み、水平方向に走査回路を設け（文献２の図１、符号番号２参照）各画素情報を読み出すことにより、各画素の欠陥を検出する検査装置・ 検査方法が開示されている。
【０００８】
しかし、この検査回路・検査方法によると検査時間が長く、また画素の蓄積容量内の電荷が微小な場合に問題があると思われる。
【０００９】
さらに、文献３にアクティブマトリックス型液晶パネルのすべての画素に順次、検査用の情報を書き込み、一定時間後に、順次情報を読み出すことにより各画素データをセンスアンプで読み取り、それをAD変換(アナログデジタル変換）して、デジタルに変換されたデータをシフトレジスターに移して、順次、シフトアウトすることにより、欠陥画素を特定する方法が開示されている。
【００１０】
しかしながら、AD変換をおこなうことは現実的ではなく、また、具体的な検査回路が開示されていない。
【００１１】
さらに、文献４には前記文献１と同様に、アクティブ マトリックス型液晶パネルの信号線のペアに対してセンスアンプを配置し、前記文献１に類似した検査方法が開示されている。
【００１２】
しかし、この検査方法では、画素の諧調表示に 問題があり、十分な検査はできない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３８７９６６８号
【特許文献２】特許第２７２８７４８号
【特許文献３】特開２００５−２４５５８
【特許文献４】特開２００２−３５１４３０
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前記文献１乃至４等の長所と弱点を比較検討し、発明者は、アクティブマトリックス型液晶パネルの画素の構成は、図４に示すＤＲＡＭの構成に類似していることにも着目して、ＤＲＡＭの検査方法をアクティブマトリックス型液晶パネルの画素の検査に応用して、アクティブマトリックス型液晶パネルのデータライン毎に検査用の画素を設置し、検査用の画素と全ての画素に検査用のデータを書き込み、データライン毎に作成した画素と表示領域の画素に書き込まれたデータを比較器により、デジタル的に良否の判定し、その判定結果を一時的にシフトレジスターに格納し、後でシフトレジスター内のデータをシフトアウトすることにより、全画素の良否を、迅速に検査できることとともに、欠陥画素を準則に特定できる検査回路・検査方法を考案した。
なお、図４は公知のＤＲＡＭであるので説明は省略する。
【００１５】
そこで、本発明は、非常に高額な検査装置を使用することなく、また製品とした場合にコントラストの低下等の表示機能の低下を招くことなく、効率的に検査し得るアクティブマトリックス型基板とアクティブマトリックス型基板の検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１に記載の発明は、絶縁基板上に画素電極、 前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアクティブマトリックス基板であって、
検査終了後に共通電極を有する対向基板と、液晶層を介して張り合される前記アクティブマトリックス型基板において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成し、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力ゲート線を設置し、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力ゲート線を設置し、
前記検査用基準画素の出力と各データ線に接続された画素内のデータをデータ線を通じて比較する比較器を各データ線毎に設置し、
前記比較器の出力を保持する保持器を有し、
前記保持器はシフトレジスターを形成していることを特徴とする。
【００１７】
請求項２に記載の発明は、請求項１に記載された前記アクティブマトリックス基板に係り、
前記複数のデータ線の一方の端に、データの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用スイッチング素子ゲート線を設置し、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線が接続されていることを特徴とする。
【００１８】
請求項３に記載の発明は、絶縁基板上に画素電極、 前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアクティブマトリックス基板であって、
検査終了後に共通電極を有する対向基板と、液晶層を介して張り合される前記アクティブマトリックス基板の検査方法において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成し、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力ゲート線を設置し、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力ゲート線を設置し、
前記検査用基準画素の出力と各データ線に接続された画素内のデータをデータ線を通じて比較する比較器を各データ線毎に設置し、
前記比較器の出力を保持する保持器を有し、
前記保持器は比較器用シフトレジスターを形成し、
配設された複数の走査線の一方の端には走査線用シフトレジスターを設置し、
表示領域の全画素に検査用データを書き込み、
前記検査用基準画素に検査用基準画素用検査データを書き込み、
順次前記表示領域の各画素内のデータと前記検査用基準画素内のデータとを比較し、
前記比較の結果を前記比較器用シフトレジスタ−に格納し、表示領域の全画素内のデータと前記検査用基準画素内のデータとの比較が終了した場合には、前記比較器用シフトレジスタ−内のデータをシフトアウトして、前記表示領域の画素を検査することを特徴とする。
【００１９】
請求項４に記載の発明は、請求項３に記載の前記アクティブマトリックス基板の検査方法において、
前記複数のデータ線に、テータの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用スイッチング素子ゲート線を設置し、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線を接続し、
前記データ線側奇数ショートリング線とデータ線側偶数ショートリング線に異なる検査用信号を与えることにより隣接する前記データ線間の欠陥を検査することを特徴とする。
【００２０】
請求項５に記載の発明は、請求項３または４に記載のアクティブマトリックス基板の検査方法において、
前記検査用基準画素の信号線に起因する寄生 容量を前記アクティブマトリックス型液晶パネルの検査対象の信号線が形成する寄生容量と等価な値にすることを特徴とする。
【００２１】
請求項６に記載の発明は、請求項３乃至５のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量を考慮して、前記検査用基準画素に前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量の１／２の寄生容量を付加することを特徴とする。
【００２２】
請求項７に記載の発明は、請求項３乃至６のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記アクティブマトリックス型基板の表示画素領域の外で、前記検査用 基準画素と前記検査用画素入力ゲート線および／または前記検査用画素出力ゲート線とを、交差させることを特徴とする。ゲートカップリングの影響を等価にするためである。
【００２３】
請求項８に記載の発明は、請求項６に記載のアクティブマトリックス型基板の検査方法において、
前記検査用基準画素に付加した前記アクティブマトリックス型基板の画素と信号線が形成する寄生容量の１／２の寄生容量と、前記信号線に起因する実際の寄生容量の相違を調整するために、前記検査用基準画素へ書き込む電圧と、前記アクティブマトリックス型基板のデータ線に接続された検査対象となる画素へ書き込む電圧を調整することを特徴とする。
【００２４】
請求項９に記載の発明は、請求項３乃至８のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
検査順序は、第１番目に、前記アクティブマトリックス型基板の各データ線に設置された画素と、該データ線に接続された検査用の検査用基準画素とに、略同じ電圧を印加する第１ステップであり、
次は第２番目に、前記アクティブマトリックス型基板の前記走査線と、前記アクティブマトリックス型基板の各データ線に設置された前記検査用基準画素用の前記検査用画素入力ゲート線とに検査対象の画素と前記検査用基準 画素のゲートが開く信号を与える第２ステップであり、
次は、第３番目に、前記アクティブマトリックス型基板の画素の電位は、画素用基準電圧とセンスアンプで比較し、前記検査用基準画素の電位は検査用基準画素用基準電圧とをセンスアンプで比較し、それらの結果をラッチ回路で保持する第３ステップであり、
次は、第４番目に、前記アクティブマトリックス型基板の画素の電位と、前記検査用基準画素の電位を比較し、前記アクティブマトリックス型基板の画素の電位と、前記検査用基準画素の電位の排他的論理和（両者が一致している場合は  ０、不一致の場合は、１  ）をとる第４ステップであり、
次は、第５番目に、前記第４ステップで取得した排他的論理和の出力の論理和をとり、出力（オープンドレイン電流出力）する第５ステップであり、
次は、第６番目が、前記排他的論理和の論理和出力が１である場合には、
走査専用シフトレジスターにより検査中のデータ線に接続された画素内のデータをスキャンして、欠陥が存在するアドレスを確定する第６ステップであることを特徴とする。
【００２５】
請求項１０に記載の発明は、請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素とすべての前記検査用基準画素に１または０を書き込んで検査をすることを特徴とする。
【００２６】
請求項１１に記載の発明は、請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には千鳥格子を構成するようなデータを書き込んで検査をすることを特徴とする。
【００２７】
請求項１２に記載の発明は、請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に垂直方向に列を構成するようなデータを書き込んで検査をすることを特徴とする。
【００２８】
請求項１３に記載の発明は、請求項３乃至９のいずれか一つの請求項に記載のアクティブマトリックス型基板の検査方法において、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に水平方向に行を構成するようなデータを書き込んで検査をすることを特徴とする。
【００２９】
請求項１４に記載の発明は、
請求項１または２に記載のアクティブマトリックス型基板において、
前記複数の走査線の一方の端に走査専用シフトレジスターを設置して、
前記表示領域の各画素と、対応する前記検査用基準画素との間に相違があり画素に欠陥があると判断された場合に、走査専用シフトレジスターにより検査中のデータ線に接続された画素内のデータをスキャンして、欠陥が存在するアドレスを確定することを可能とすることを特徴とする。
【発明の効果】
【００３０】
本発明は、全ての画素の良否を非常に高額な検査装置を使用することなく、また製品とした場合にコントラストの低下等の表示機能の低下を招くことなく、効率的に検査し得るアクティブマトリックス型基板とアクティブマトリックス型基板の検査方法を提供することできる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態1に係るアクティブマトリックス型基板の配線の様子を示す模式図である。
【図２】図１に示された本発明の実施の形態に係るアクティブマトリックス型基板の回路図を例示的に示した模式図である。
【図３】本発明を実施するための形態にかかるフローチャートである。
【図４】公知のＤＲＡＭの検査回路の例示を示す模式図である。
【図５】図１、図２に示した検査方法を示すタイミングチャート図である。
【図６】検査対象であるアクティブマトリックス型基板のマトリックス状の画素に書き込む検査用のデータのパターンを図示した模式図である。
【図７】文献１に開示されている図１である。
【発明を実施するための形態】
【００３２】
以下、図を参照しつつ、本発明を実施するための形態につき 説明する。
【００３３】
図１は本発明の実施の形態に係るアクティブマトリックス型基板と検査方法の概要を示す説明図である。
【００３４】
図１において、１００は通常の画像が表示される画素マトリックスである。
１０１、１０２、１０３、１０４、１０５および１０６はデータ線である。
また、１９１は走査線であり、１９２、１９３も 同様に走査線である。
１５１はデータ線１０１と走査線１９１に接続された画素である。１６１はデータ線１０１と走査線１９２に接続された画素である。
１３１はデータ線１０１に接続された画素（例えば、画素１５１、画素１６１等）を検査するための検査用基準画素である。１３２はデータ線１０２に接続された画素（例えば、画素１５２）を検査するための検査用基準画素である。１３３はデータ線１０３と例えば走査線１９１に接続された画素（画素１５３）を検査するための検査用基準画素である。１３４はデータ線１０４と例えば走査線１９１に接続された画素（画素１５４）を 検査するための検査用基準画素である。１３５，１３６も同様の検査用基準画素である。１２５は検査用基準画素の出力を制御するためのゲート線である。１２６は検査用基準画素へ検査用のデータを書き込むための入力用のゲート線である。
【００３５】
１４１はデータ線１０１を通じて、データ線１０１に接続された画素を順次、走査線により選択し、該画素のデータと検査用基準画素１３１のデータと、を順次比較し、その比較結果を格納する比較・格納回路である。
１４２はデータ線１０２を通じて、データ線１０２に接続された画素を順次、走査線により選択し、該画素のデータと検査用基準画素１３２のデータと、を順次比較し、その比較結果を格納する比較・格納回路である。
同様に、１４３はデータ線１０３を通じて、データ線１０３に接続された画素を順次、走査線により選択し、該画素のデータと検査用基準画素１３３のデータと、を順次比較し、その比較結果を格納する比較・格納回路である。１４４、１４５、１４６も同様の比較・格納回路である。
比較・格納回路はシフトレジスターを構成している。１２７は該シフトレジスターのシフトクロック・インである。
また、１２８は走査線用シフトレジスターであり、検査により欠陥が存在すると判断された場合に、表示領域の画素内のデータをスキャンして、不良画素のアドレス（場所）を特定するためのものである。
【００３６】
２６１ＳＷ、２６２ＳＷ、２６３ＳＷ、２６４ＳＷ、２６５ＳＷ、および２６６ＳＷはデータ線の一方の端に設置された、検査用スイッチング素子であり、２６１ＳＷは画素マトリックス１００の列を成すデータ線のうち奇数番目のデータ線１０１に接続されており、２６２ＳＷは画素マトリックス１００の列を成すデータ線のうち偶数番目データ線１０２に接続されており、２６３ＳＷは画素マトリックス１００の列を成すデータ線のうち奇数番目のデータ線１３３に接続されており、２６４ＳＷは画素マトリックス１００の列を成すデータ線のうち偶数番目データ線１０４に接続されており、２６５ＳＷは画素マトリックス１００の列を成すデータ線のうち奇数番目のデータ線１０５に接続されており、２６６ＳＷは画素マトリックス１００の列を成すデータ線のうち偶数番目データ線１０６に接続されている。以下２６１ＳＷのように画素マトリックス１００の列を成すデータ線のうち奇数番目のデータ線に接続されているものを「奇数番目データ線検査用スイッチング素子」ともいい、２６２ＳＷのように画素マトリックス１００の列を成すデータ線のうち偶数番目のデータ線接続されているものを「偶数番目データ線検査用スイッチング素子」ともいう。
【００３７】
１２１および１２２はショートリングである。ショートリング１２１は前記奇数番目データ線検査用スイッチング素子に接続され、ショートリング１２２は前記偶数番目データ線検査用スイッチング素子に接続されている。１２３はすべての奇数番目データ線検査用スイッチング素子および偶数番目データ線検査用スイッチング素子に共通に接続され
ショートリングとデータ線の間を接続・遮断する。このショートリング１２１、１２２および前記奇数番目データ線検査用スイッチング素子、前記偶数番目データ線検査用スイッチング素子により、ショートリング１２２と１２１に異なる検査用の信号を与えることにより、隣接するデータ線間の欠陥を容易に発見し特定できる。
【００３８】
図２は図１に示された本発明の実施の形態に係るアクティブマトリックス型基板の回路図を例示的に示した模式図である。
図２において、１３１は検査用基準画素（図１の１３１同様）である。１４１は比較・格納回路（図１の１４１同様）である。１５１はデータ線１０１と走査線１９１に接続された画素である。ただし、図２に示した回路は本発明を実現するための例示であり、同様の機能を果たす回路であれば、他の回路であっても良い。
【００３９】
なお、図２に示した検査回路において、注意すべき事項としては、検査用基準画素の作成においては検査用の信号線の寄生容量を考慮する。信号線の寄生容量として、検査用基準画素の略５０％を付加する方法が考えられる。
【００４０】
ゲートカップリングの影響を等価にするために、検査用基準画素は表示領域以外の場所で検査用信号線と交差させる。検査用基準画素に関する寄生容量を検査用基準画素の容量の略５０％とする場合には、検査用基準画素と検査される画素への書き込み電圧に差を設けて調整する。
【００４１】
図３は本発明を実施するための形態にかかるフローチャートである。
最初にアクティブマトリックス型基板の表示領域の全画素へデータを書き込む（ステップ３０１）。この工程に要する時間は通常１／６０秒（１６ｍｓｅｃ）である。次に各データ線毎に設置された検査用基準画素に検査用のデータを書き込む（ステップ３０２）。この工程に要する時間は通常１０ｕｓｅｃである。
【００４２】
次に、アクティブマトリックス型基板の表示領域の全画素のうち１番目の 走査線
に接続された画素のデータをデータ線を通じて読み出し、該データ線に設置された検査用基準画素のデータと比較する（ステップ３０３、３０４）。通常、この工程に要する時間は通常３０ｕｓｅｃである。比較した結果、アクティブマトリックス型基板の表示領域の全画素のうち１番目の  走査線に接続された画素のデータをデータ線を通じて読み出したデータと、該データ線に設置された検査用基準画素のデータとが異なる場合（ステップ３０４のＮｏ）には、シフトレジスタにデータを転送し（ステップ３０５）、読み出して、アクティブマトリックス型基板内のどの画素が、検査用基準画素内のデータと異なるかを調べ、欠陥場所を特定する。この工程には１１．５ｍｓｅｃほどを要するが、通常、欠陥が存在する確率は低いので、欠陥率が異常に高い場合以外には、問題とならない。
比較した結果、アクティブマトリックス型基板の表示領域の全画素のうち１番目の走査線に接続された画素のデータをデータ線を通じて読み出したデータと、該データ線に設置された検査用基準画素のデータとがおなじ場合（ステップ３０４のＹｅｓ）には、その走査線に接続されたアクティブマトリックス型基板の表示領域の画素は正常であるので、次の走査線に接続されたアクティブマトリックス型基板の表示領域の画素の検査をする（ステップ３０６、３０７）。この 工程を繰り返して最後の走査線の検査を終了した場合には、検査を終了する。
【００４３】
ここで、走査線（ゲート線）が１０８０本で、不良画素数がｎであった場合のＴＡＣＴは
１６ｍｓｅｃ＋４０ｕｓｅｃ  ｘ  １０８０＋１１．５ｍｓｅｃ  ｘ  ｎ  
すなわち約６０ｍｓｅｃ  ＋１１．５ｍｓｅｃ  ｘ  ｎ（不良数）となり、現在、数億円もする高額な検査装置を使用しても１００秒程度の検査時間を要する検査を、数億円もする高額な検査装置を使用することなく１秒程度で終えてしまうことが可能となる。
【００４４】
なお、検査用基準画素、比較器等の検査用の回路は、一般的には、検査終了後には、切り落としてしまうこともできるので、製品の性能の劣化等には一切つながらない。
【００４５】
図５は図１、図２に示した検査方法を示すタイミングチャート図である。
図５において、４００は検査対象となる画素への書き込みを許可する線（Ｄａｔａ  Ｉｎ）であり、４０１は、検査用基準画素への書き込みを許可する線（Ｒｅｆ  Ｉｎ）であり、
４０２は、検査用基準画素へプリチャージするタイミングを示す線であり、４０３は、検査用基準画素用ゲート線（ＤｕｍｍｙＧａｔｅ）であり、４０４は検査用基準画素の内容をリセットする検査用基準画素用リセット線（Ｄｕｍｍｙ  Ｒｅｓｅｔ）であり、４０５はｎ番目の信号線に接続されている検査対象画素のゲート線（Ｇａｔｅ  ＃ｎ）であり、４０６は比較器が比較をさせる信号線（Ｓｅｎｓｅ  Ｓｅｔ）であり、４０７は信号線をシフトさせ選択する線（Ｓｉｇ  ｓｈｉｆｔ  Ｓｅｌｅｃｔ）であり、４０８はＥＯＲのＯＲ−ＯＵＴを選択する線（ＯＲ−ＯＵＴｓｅｌｅｃｔ）であり、４０９はシフトレジスターの内容を読み出す線（Ｓｈｉｆｔ−Ｏｕｔ  Ｒｅａｄ）である。
【００４６】
４１０は画素への書き込み   （Ｐｒｅ  ｃｈａｒｇｅ）をしめし、４１１は検査用基準画素からの読み込み（Ｒｅａｄ）をしめし、４１２は検査対象画素からの読み出し（Ｒｅａｄ）、４１３は表示画素の特定のデータ線が選択されていることを示している。
【００４７】
４２１は全画素と検査用基準画素へ書き込んで検査をした場合であって、欠陥がなかった場合の時間であり、最小４０ｕｓｅｃである、４２２は画素に欠陥があって、そのアドレスを確定する工程が必要であった場合の時間であり、それでも、トータルでも最大１０ｍｓｅｃであり、従来の方法で、高価なテスター（検査装置）を１００秒ほど占有してしまうことに比較して、劇的に検査に要するコストを低減できる。
【００４８】
図６は検査対象であるアクティブマトリックス型基板のマトリックス状の画素に書き込む検査用のデータのパターンを図示した模式図である。
図６において、６０１はすべての画素の１を書き込み、６０２はすべての画素の０を書き込んで検査をするものである。
６０３は検査対象であるアクティブマトリックス型基板のマトリックス状の画素に千鳥格子状の模様を形成するデータをかきこむものであり、６０４は６０３の千鳥格子状の模様を反転させたデータを書き込むものである。
また、６０５は検査対象であるアクティブマトリックス型基板のマトリックス状の画素に縦縞模様を書き込んで検査をするものであり、６０６は検査対象であるアクティブマトリックス型基板のマトリックス状の画素に横縞模様を書き込んで検査をするものである。このようの種々の検査パターンのより画素を欠陥をより効率的かつ確実に検査することができる。
【産業上の利用可能性】
【００４９】
液晶表示装置を効果的に検査でき、製造コストを 低減できる。
【符号の説明】
【００５０】
１００      画素マトリックス
１０１      データ線
１０２      データ線
１０３      データ線
１０４      データ線
１０５      データ線
１０６      データ線
１２１      ショートリング
１２２      ショートリング
１２３      データ線検査用スイッチング素子ゲート線
１２５      検査用基準画素の出力を制御するためのゲート線
１２６      検査用基準画素へ検査用のデータを書き込むための入力用のゲート線
１２７      シフトレジスターのシフトクロック・イン
１２８      走査線用シフトレジスター
１３１      データ線１０１に接続された画素を検査するための 検査用基準画素
１３２      データ線１０２に接続された画素（例えば、画素１５２）を検査するための検査用基準画素
１３３      データ線１０３と、例えば走査線１９１に接続された画素（画素１５３）を 検査するための検査用基準画素
１３４      データ線１０４と、例えば走査線１９１に接続された画素（画素１５４）を 検査するための検査用基準画素
１３５      検査用基準画素
１３６      検査用基準画素
１４１      比較結果を格納する比較・格納回路
１４２      比較結果を格納する比較・格納回路
１４３      比較結果を格納する比較・格納回路
１４４      比較結果を格納する比較・格納回路
１４５      比較結果を格納する比較・格納回路
１４６      比較結果を格納する比較・格納回路
１５１      データ線１０１と走査線１９１に接続された画素
１５２      データ線１０２と走査線１９１に接続された画素
１６１      データ線１０１と走査線１９２に接続された画素
１９１      走査線
１９２      走査線
１９３      走査線
【図１】
2010191114.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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