(57)【要約】【課題】抵抗変化層を用いた不揮発性半導体記憶装置に関し、製造工程による抵抗変化層の特性劣化を抑制する。【解決手段】複数の下層配線１５上に形成された抵抗変化層１６と、前記複数の下層配線１５と前記抵抗変化層１６とを含む前記基板上のうち、少なくとも前記抵抗変化層１６上に形成されたエッチングストッパ層１７と、前記エッチングストッパ層を含む前記基板上に形成された層間絶縁層１８と、前記層間絶縁層１８および前記エッチングストッパ層１７に、前記抵抗変化層１６に接続するように形成されたコンタクトホール２７と、前記抵抗変化層１６に接続し、前記コンタクトホール２７内に形成された埋め込み電極２０と、前記埋め込み電極２０に接続し、前記層間絶縁層１８上に形成された前記複数の下層配線１５に対して交差する複数の上層配線２１とを備え、前記抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含む。【選択図】図５
2010135581.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたストライプ形状の複数の下層配線と、
前記複数の下層配線上の少なくとも一部に形成された抵抗変化層と、
前記複数の下層配線と前記抵抗変化層とを含む前記基板上のうち、少なくとも前記抵抗変化層上に形成されたエッチングストッパ層と、
前記エッチングストッパ層を含む前記基板上に形成された層間絶縁層と、
前記層間絶縁層および前記エッチングストッパ層に、前記抵抗変化層に接続するように形成されたコンタクトホールと、
前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、
前記層間絶縁層上に、前記埋め込み電極に接続し、前記複数の下層配線に対して交差するストライプ形状を有する複数の上層配線とを備え、
前記抵抗変化層は少なくとも酸素不足型の遷移金属酸化物を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記エッチングストッパ層がシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜またはシリコン炭窒化（ＳｉＣＮ）膜のいずれかからなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記エッチングストッパ層が５ｎｍ以上の膜厚を有することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記抵抗変化層が、前記複数の下層配線上において、前記複数の下層配線と同様のストライプ形状に形成されていることを特徴とする請求項１から請求項３までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記抵抗変化層に直列に接続する非オーミック性素子をさらに備えることを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
基板上にストライプ形状の複数の下層配線を形成する工程（Ａ）と、
前記複数の下層配線上の少なくとも一部に、少なくとも酸素不足型の遷移金属酸化物を含む抵抗変化層を形成する工程（Ｂ）と、
前記複数の下層配線と前記抵抗変化層とを含む前記基板上のうち、少なくとも前記抵抗変化層上にエッチングストッパ層を形成する工程（C）と、
前記エッチングストッパ層を含む前記基板上に層間絶縁層を形成する工程（D）と、
前記層間絶縁層および前記エッチングストッパ層に、前記抵抗変化層に接続するコンタクトホールを形成する工程において、少なくともフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、前記エッチングストッパ層を露出するようにコンタクトホールを形成する工程（E）と、
前記エッチングストッパ層を、不活性ガスを用いたドライエッチングによって除去し、前記抵抗変化層に接続するようにコンタクトホールを形成する工程（F）と、
前記コンタクトホール内に、前記抵抗変化層に接続する埋め込み電極を形成する工程（G）と、
前記層間絶縁層上に前記埋め込み電極に接続し、前記複数の下層配線に交差するストライプ形状に複数の上層配線を形成する工程（H）と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記工程（F）において、前記エッチングストッパ層を、不活性ガスを用いたドライエッチングの代わりに、ウェットエッチングを用いて除去し、前記抵抗変化層に接続するように前記コンタクトホールを形成することを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記複数の下層配線上に、前記抵抗変化層を前記複数の下層配線と同様のストライプ形状に形成することを特徴とする請求項６または請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記工程（Ｇ）後に、前記埋め込み電極と前記複数の上層配線との間に非オーミック性素子を形成する工程（Ｉ）をさらに含むことを特徴とする請求項６から請求項８までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
抵抗変化層としては、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
例えば、ワード線とビット線の交点に抵抗変化層であるアクティブ層を介在させたクロスポイント型構成のＲｅＲＡＭが提案されている（第１の従来例。例えば、特許文献１参照）。このＲｅＲＡＭは、基板に下部電極が形成され、その上にアクティブ層が形成されており、さらにアクティブ層の上には下部電極に直交して上部電極が形成された構成からなる。そして、下部電極と上部電極とが交差している領域が個々の記憶素子を構成し、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。この例においては、抵抗変化層であるアクティブ層は個々の記憶素子ごとに分離されずに複数の記憶素子にまたがって連続的に形成されている。そのアクティブ層としては、印加される電気信号に応答して抵抗が変化する材料、例えば巨大磁気抵抗（ＧＭＲ）材料または高温超伝導材料等のペロブスカイト材料を用いることが示されている。
【０００５】
さらに、ワード線とビット線とが交差する領域に設けられたプラグ中に抵抗変化層からなる記憶素子と非線形の電流・電圧特性を有する２端子素子とを形成した構成も示されている（第２の従来例。例えば、特許文献２参照）。このような構成とすることで、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能なＲｅＲＡＭを実現できるとしている。
【特許文献１】特開２００３−６８９８４号公報
【特許文献２】特開２００６−２０３０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記第１の従来例では、下部電極と上部電極とで構成されるクロスポイント部分を含む領域にアクティブ層が連続的に形成されているので、高密度化するにつれて近接するクロスポイント間でのクロストークが生じやすくなり、大容量化が困難であるという課題を有している。
【０００７】
また、第２の従来例では、ワード線とビット線とが交差する領域に設けられたプラグ状のメモリセルと、メモリセルを構成する非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能となる。しかし、更なる高密度化、大容量化を実現するためには、ワード線とビット線とが交差する領域に設けられたコンタクトホールを用いてメモリセルを形成することが望ましい。しかし、通常コンタクトホール内に、特許文献２に示されるような、プラグ中に下部電極、抵抗変化層および上部電極、更には非線形素子を多層構造ですべて形成することは非常に困難である。また、抵抗変化層に用いられる遷移金属酸化物膜は、製造工程中のドライエッチングダメージ等上部電極、更には非線形素子を多層構造ですべて形成することは非常に困難である。また、抵抗変化層に用いられる遷移金属酸化物膜は、製造工程中のドライエッチングダメージ等の影響を受けやすく、記憶素子の特性のばらつきが大きくなりやすいという課題を有している。
【０００８】
そこで、本発明は、上記従来の課題を解決するもので、微細化かつ大容量化が可能な構造のＲｅＲＡＭにおいて、製造工程における抵抗変化層の変質を防止でき、安定動作が可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成されたストライプ形状の複数の下層配線と、前記複数の下層配線上の少なくとも一部に形成された抵抗変化層と、前記複数の下層配線と前記抵抗変化層とを含む前記基板上のうち、少なくとも前記抵抗変化層上に形成されたエッチングストッパ層と、前記エッチングストッパ層を含む前記基板上に形成された層間絶縁層と、前記層間絶縁層および前記エッチングストッパ層に、前記抵抗変化層に接続するように形成されたコンタクトホールと、前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、前記層間絶縁層上に、前記埋め込み電極と接続し、前記複数の下層配線に対して交差するストライプ形状を有する複数の上層配線とを備え、前記抵抗変化層は少なくとも酸素不足型の遷移金属酸化物を含む。
【００１０】
本発明の不揮発性半導体記憶装置は、高密度のメモリアレイを実現するため、コンタクトホール中に形成された前記埋め込み電極に、前記抵抗変化層の抵抗変化に適した材料を選択することで、埋め込み電極と接する領域の抵抗変化層の抵抗値を変化させるため、抵抗変化層形成後の層間絶縁層の成膜や熱処理、コンタクトホール形成のドライエッチング等のプロセスによる抵抗変化層の組成変化を防止し、また、コンタクトホール形成時の抵抗変化層の膜減りを抑制し、抵抗変化層の膜厚バラツキも低減できる構造を有する。
【００１１】
つまり、本発明の特徴である抵抗変化層上に酸素バリア機能を有するエッチングストッパ層を設けることで、層間絶縁層の成膜や熱処理時の酸化や、抵抗変化層へのエッチングガスプラズマ中に含まれるラジカルなフッ素の混入を抑え、かつ抵抗変化層の膜厚バラツキを低減できる製造方法が容易になる。詳細なコンタクトホール形成プロセスについては後述する。
【００１２】
また、このエッチングストッパ層には、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜またはシリコン炭窒化（ＳｉＣＮ）膜を用いることが好ましい。特に、ＳｉＮ膜は酸素バリアとしても機能するため、抵抗変化層上にＳｉＮ膜を形成することで、層間絶縁層の成膜工程におけるオゾンや基板加熱による抵抗変化層の酸化を防止する効果もある。
【００１３】
さらに、コンタクトホール中に埋め込み電極をＣＭＰによって埋め込み形成する際に、層間絶縁層を２層以上の積層構成にすることによって、層間絶縁層の上層側に、埋め込み電極材料のＣＭＰにおいて研磨されにくい膜種、例えばＳｉＯＮ膜を選択することで、層間絶縁層の研磨量を低減することが可能である。
【００１４】
また、上記構成において、ストライプ形状の複数の下層配線上に、抵抗変化層が複数の下層配線と同様のストライプ形状を有するようにしてもよい。このような構成とすることにより、複数の下層配線に、抵抗変化層に適した金属電極材料を選択することにより、複数の下層配線が記憶部の下部電極としても機能するため、製造工程を簡略化できる。
【００１５】
さらに、上記構成において、抵抗変化層に直列に接続する非オーミック性素子を備えるようにしてもよい。このような構成とすることにより、読み込み時あるいは書き込み時において選択メモリセルには十分な電流を流しながら、非選択メモリセルには、電流を流さない構成が実現でき、非選択メモリセルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を実現できる。
【００１６】
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の複数の下層配線を形成する工程（Ａ）と、前記複数の下層配線上に抵抗変化層を形成する工程（Ｂ）と、前記複数の下層配線と前記抵抗変化層とを含む前記基板上のうち、少なくとも前記抵抗変化層上にエッチングストッパ層を形成する工程（C）と、前記エッチングストッパ層を含む前記基板上に層間絶縁層を形成する工程（D）と、前記層間絶縁層および前記エッチングストッパ層に、前記抵抗変化層に接続するコンタクトホールを形成する工程において、少なくともフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、前記エッチングストッパ層を露出するようにコンタクトホールを形成する工程（E）と、前記エッチングストッパ層を、不活性ガスを用いたドライエッチングによって除去し、前記抵抗変化層に接続するようにコンタクトホールを形成する工程（F）と、前記抵抗変化層に接続し、前記コンタクトホール内に埋め込み電極を形成する工程（G）と、前記層間絶縁層上に前記埋め込み電極に接続し、前記複数の下層配線に交差するストライプ形状に複数の上層配線を形成する工程（H）とを含むことを特徴とする。
【００１７】
また、上記方法において、前記工程（F）が、前記エッチングストッパ層を、ウェットエッチングを用いて除去し、前記抵抗変化層に接続するように前記コンタクトホールを形成するようにしてもよい。
【００１８】
このような方法とすることにより、コンタクトホール形成時に、前記エッチングストッパ層にフッ素化合物ガスを含むエッチングガスでドライエッチングされにくい膜種を選択することで、層間絶縁層のドライエッチング時にオーバーエッチをかけることができ、層間絶縁層の膜厚バラツキによるコンタクトホール底部のホールサイズのばらつきを低減できる。そのため、次の工程で前記エッチングストッパ層を除去して抵抗変化層を露出させる工程の際に、オーバーエッチング量を低減することができ、抵抗変化層の掘れ込み量を抑制でき、抵抗変化層の膜厚バラツキが小さく、その特性バラツキも小さく、再現性が良好な不揮発性半導体記憶装置を製造することが可能になる。
【００１９】
また、コンタクトホール形成工程において、エッチングストッパ層を不活性ガスを用いたドライエッチングまたはウェットエッチングを用いて除去し、抵抗変化層を露出させることによって、抵抗変化層がフッ素化合物ガスを含むエッチングガスに曝されることがないため、その組成が変質することなく、安定な作動が可能な不揮発性半導体記憶装置を製造することが可能になる。
【００２０】
さらに、上記方法において、前記工程（Ｇ）後に抵抗変化層に直列に接続する非オーミック性素子を形成する工程（Ｉ）を追加してもよい。
【００２１】
このような方法とすることにより、読み込み時あるいは書き込み時において選択メモリセルには十分な電流を流しながら、非選択メモリセルには、電流を流さない構成が実現でき、非選択メモリセルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を製造することが可能になる。
【発明の効果】
【００２２】
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化に適した、コンタクトホールを用いたメモリセル構造において、製造工程による抵抗変化層の変質を抑制し、安定な作動が可能な不揮発性半導体記憶装置を実現できるという大きな効果を奏する。
【発明を実施するための最良の形態】
【００２３】
本発明者らは、より微細化が可能で、かつ安定な特性を有する不揮発性記憶装置およびその製造方法を提供することを目的として、図１９に記載された構造を提案した。
【００２４】
図１９に記載の構造は、基板と、前記基板上に形成されたストライプ形状の複数の下層配線と、前記複数の下層配線上の少なくとも一部に形成された抵抗変化層と、前記複数の下層配線を含む基板上に形成された層間絶縁層と、前記層間絶縁層に、前記抵抗変化層に接続するように形成されたコンタクトホールと、前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、前記層間絶縁層上に、前記埋め込み電極と接続し、前記複数の下層配線に対して交差するストライプ形状を有する複数の複数の上層配線とを備え、前記抵抗変化層は少なくとも酸素不足型のタンタル酸化物を含む構成のＲｅＲＡＭである。
【００２５】
ここで、本発明において、「基板の上に下層配線を形成する」とは、一般的な解釈に従って、基板の上に、直接、下層配線を形成する場合と、基板の上に他のものを介して下層配線を形成する場合との双方を意味する。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。
【００２６】
次に、図１９に記載のＲｅＲＡＭの製造方法を説明する。
【００２７】
まず、基板上に、主配線層１５と抵抗変化層１６の２層構成からなるストライプ形状の第１配線層１５を形成する。そして、層間絶縁層１８と、層間絶縁層１８に抵抗変化層１６に接続するコンタクトホール２０を形成する。
【００２８】
その後、コンタクトホール内に抵抗変化層に接続する上部電極層２０を埋め込み形成し、上部電極層２０と接続し、第１配線層と交差するストライプ形状の第２配線層２１を形成する。
【００２９】
図１９に記載の構造は、微細化かつ大容量化に適しており、コンタクトホールを用いたメモリセル構造において、安定した作動が可能である。
【００３０】
しかしながら、図１９に記載の抵抗変化素子は、抵抗変化特性が劣化することがあった。
【００３１】
図４は図１９に記載の抵抗変化素子を動作させたときの抵抗変化特性が悪いサンプルの一例を示す。
【００３２】
そこで、本発明者らは原因を検討したところ、抵抗変化層上の層間絶縁層にコンタクトホールを開口する際に、ＴａＯｘ膜がフッ素化合物ガスを含むエッチングガスを用いたドライエッチング工程に曝されることによって、抵抗変化層にエッチングガスプラズマ中に含まれるラジカルなフッ素が混入し、その組成が変化し、抵抗変化特性が劣化したのではないかと考えた。これは、抵抗変化特性を示す、他の酸素不足型の遷移金属酸化物についても同様のことがいえると考えられる。
【００３３】
本発明者らはフッ素化合物ガスを含むエッチングガスによる膜質に与える影響を調べるため、以下の実験を行った。
【００３４】
まず、基板上にタンタル酸化物を堆積したサンプルを用意して、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）を用いて測定した。
【００３５】
次に、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いてタンタル酸化物表面にドライエッチング処理を施した後、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）を用いて測定した。ＳＩＭＳで測定した元素は、Ｆ、Ｏ、Ａｒである。図１に、二次イオン質量分析法（ＳＩＭＳ）を用いて、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いてドライエッチング処理を施す前と後におけるのＴａＯｘ薄膜のフッ素の深さ方向濃度分布について調べた結果を示す。
【００３６】
縦軸にフッ素イオンカウント数（ｃｐｓ）、横軸にＴａＯｘ膜の表面からの深さ（ｎｍ）を示す。また白丸がドライエッチング前、黒丸印がドライエッチング後データを表す。この結果から、フッ素系ガスを用いたドライエッチング処理により、ＴａＯｘ薄膜の表層にフッ素が混入することが明らかになった。また、半値幅から見積もると、ＴａＯｘ膜の表層から５ｎｍ未満の深さ領域にフッ素が混入していることが分かった。また、他のフッ素化合物エッチングガス、例えば、ＣＦ４やＣＨＦ３、ＳＦ６を用いた場合にも同様の結果が得られた。なお、ドライエッチング処理前にも表面付近にフッ素イオンが観測されるが、これは、何等かの原因でドライエッチング前にＴａＯｘ膜の表層にフッ素が混入したことが考えられる。
【００３７】
また、図２、図３は同ガスを用いてドライエッチングを施す前後におけるＴａＯｘ薄膜のそれぞれ酸素及び炭素の深さ方向濃度分布について調べた結果を示す。
【００３８】
この結果から、ＴａＯｘ薄膜の表層に酸素及び炭素はほとんど混入していないことが分かる。したがって、抵抗変化層がフッ素化合物エッチングガスに曝されない製造方法やそれが可能な素子構造、もしくは抵抗変化層がフッ素系エッチングガスに曝されて抵抗変化層の組成が変質しても、その後に抵抗変化層の組成を元の状態に戻す追加処理が必須である。
【００３９】
また、抵抗変化層に接続するためのコンタクトホールを形成する際には、抵抗変化層の膜減りも起こるため、抵抗変化層の膜厚バラツキが増加し、セル抵抗のバラツキや動作バラツキの原因になる。
【００４０】
さらに、抵抗変化層上に層間絶縁層を成膜する工程によって、抵抗変化層が酸化されるという問題がある。例えば、抵抗変化層にＴａＯｘ膜を用い、ＴａＯｘ膜上に層間絶縁層としてＯ３−ＴＥＯＳによりＮＳＧ膜を成膜した場合に、成膜に用いる原料ガスや基板加熱によってＴａＯｘ膜がさらに酸化されて絶縁体である五酸化タンタル（Ｔａ２Ｏ５）に変質する。これにより、抵抗変化層が高抵抗化するために抵抗変化特性を示さなくなるという問題が生じる。
【００４１】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００４２】
（第１の実施の形態）
図５は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図５（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２２の一部を切り欠いて示している。また、図６は、記憶部１９の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す６Ａ−６Ａ線に沿う断面を矢印方向に見た断面図である。
【００４３】
本実施の形態の不揮発性半導体記憶装置１００は、基板１１と、この基板１１上に形成されたストライプ形状の複数の下層配線１５と、複数の下層配線１５上に形成された抵抗変化層１６と、複数の下層配線１５と抵抗変化層１６とを含む基板１１上に形成されたエッチングストッパ層１７と、エッチングストッパ層１７を含む基板１１上に形成された層間絶縁層１８と、エッチングストッパ層１７および層間絶縁層１８に、抵抗変化層１６に接続するように形成されたコンタクトホール２７と、上記コンタクトホール２７中に埋め込まれ、抵抗変化層１６と接続する埋め込み電極２０と、埋め込み電極２０に接続し、層間絶縁層１８上に形成された複数の上層配線２１とを備えている。
【００４４】
さらに、本実施の形態の場合には、複数の上層配線２１が層間絶縁層１８上で、ストライプ形状の複数の下層配線１５に対して交差するストライプ形状に形成されている。そして、複数の下層配線１５と埋め込み電極２０、この埋め込み電極２０に接続する領域の抵抗変化層１６とにより記憶部１９を構成している。抵抗変化層１６としては、電気信号の印加により不揮発的に抵抗変化を示す酸素不足型の遷移金属酸化物を含んだ材料で構成されるが、酸素不足型タンタル酸化物（ＴａＯｘ）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。なお、図５に示すように、複数の上層配線２１は、記憶部１９がマトリクス状に形成された領域外まで延在されている。
【００４５】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図５では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にメモリ回路に必要な素子および回路を含む。
【００４６】
複数の下層配線１５および複数の上層配線２１は、記憶部１９が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図５においては、複数の下層配線１５は、埋め込み導体２３、２４および配線２５を介して能動素子１２のソース領域１２ａに接続されている。なお、複数の上層配線２１についても、埋め込み導体２６を介して同様に別の能動素子（図示せず）に接続されている。
【００４７】
複数の下層配線１５は、例えばＴｉ−Ａｌ−Ｎ合金、アルミニウム（Ａｌ）あるいは銅（Ｃｕ）を用いてスパッタリングなどにより成膜し、露光プロセスとエッチングプロセス、あるいはダマシンプロセスを用いることで容易に形成できる。
【００４８】
また、本実施の形態においては、抵抗変化層１６上に形成するエッチングストッパ層１７としては、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等フッ素系エッチングガスを用いたドライエッチングに対し、エッチング耐性を有する膜を用いることができる。また、層間絶縁層１８としては、エッチングストッパ層１７以外の膜種の絶縁性酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００４９】
次に、記憶部１９を構成する抵抗変化層１６は、上記したＴａＯｘだけでなく、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タングステン酸化膜、ハフニウム酸化膜等の酸素不足型遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような酸素不足型遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００５０】
次に、図７から図１１を用いて本実施の形態の不揮発性半導体記憶装置１００の製造方法について説明する。
【００５１】
図７は、能動素子１２が形成された基板１１上に、半導体層間絶縁層１４までを形成し、さらに複数の下層配線１５と埋め込み導体２３を形成するまでの工程を示す図で、（ａ）は能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成した状態の断面図、（ｂ）は半導体層間絶縁層１４の所定の位置にストライプ形状の配線溝１５ａと、半導体電極配線２５に接続するためのコンタクトホール２３ａを形成した状態の断面図、（ｃ）はデュアルダマシン法によって複数の下層配線１５と埋め込み導体２３を半導体層間絶縁層１４中に埋め込み形成した状態の断面図である。
【００５２】
図８は、複数の下層配線１５上に抵抗変化層１６を形成し、さらに複数の下層配線１５と抵抗変化層１６とを含む半導体層間絶縁層１４上にエッチングストッパ層１７および層間絶縁層１８を形成するまでの工程を示す図で、（ａ）は複数の下層配線１５上に抵抗変化層１６を形成した状態の断面図、（ｂ）は複数の下層配線１５と抵抗変化層１６とを含む半導体層間絶縁層１４上にエッチングストッパ層１７と層間絶縁層１８を形成した状態の断面図である。
【００５３】
次に図９は、エッチングストッパ層１７および層間絶縁層１８の所定の位置にコンタクトホール２７を形成するまでの工程を示す図で、（ａ）は層間絶縁層の所定の位置にコンタクトホール２７を形成した状態の平面図、（ｂ）と（ｃ）は（ａ）に示す９Ａ−９Ａ線での断面を矢印方向に見た断面図である。（ｂ）では、コンタクトホール２７はエッチングストッパ層１７が露出するところまで形成している。また、（ｃ）ではエッチングストッパ層１７を除去して抵抗変化層１６が露出するところまでコンタクトホール２７を形成した状態の断面図である。なお、図７から図１０に示す断面図はすべて９Ａ−９Ａ線断面で示している。
【００５４】
図１０は、コンタクトホール２７中に埋め込み電極２０を埋め込み形成するまでの工程を示す図で、（ａ）はコンタクトホール２７を含む層間絶縁膜１８上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰによって層間絶縁膜１８上の電極薄膜層２０ａを除去した状態の断面図である。
【００５５】
さらに、図１１は、層間絶縁層１８上に埋め込み電極２０に接続するように複数の上層配線２１を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す１１Ａ−１１Ａ線での断面を矢印方向に見た断面図である。
【００５６】
はじめに、図７（ａ）に示すように、複数の能動素子１２、埋め込み導体２４、半導体電極配線２５および半導体層間絶縁層１３が形成されている基板１１上に、半導体層間絶縁層１４を形成する。埋め込み導体２４および半導体電極配線２５については、従来はＡｌが主に用いられていたが、最近では微細化しても低抵抗を実現できるＣｕが用いられている。また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２５としては、例えばＣｕを用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００５７】
次に、図７（ｃ）に示すように、複数の下層配線１５は半導体層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。図７（ｂ）に示すように、半導体層間絶縁層１４に複数の下層配線１５を埋め込むためのストライプ形状の配線溝１５ａと半導体電極配線２５に接続するためのコンタクトホール２３ａを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１５ａとコンタクトホール２３ａを形成後、複数の下層配線１５および埋め込み導体２３となる導体膜を形成した後、例えばＣＭＰを行うことで、図７（ｃ）に示すような形状の複数の下層配線１５と埋め込み導体２３を埋め込み形成することができる。なお、複数の下層配線１５は、記憶部１９の下部電極としても機能させるため、上記したＣｕ以外に、例えばＴｉ、ＴｉＮ、ＴａＮ、Ａｌ、Ｔｉ−Ａｌ合金、Ｔｉ−Ａｌ−Ｎ合金またはこれらの積層構成を用いてもよい。
【００５８】
次に、図８（ａ）に示すように、複数の下層配線１５上に抵抗変化層１６を形成する。この場合に、この抵抗変化層１６は複数の下層配線１５上に、複数の下層配線１５と同様のストライプ形状に形成する。抵抗変化層１６は酸素不足型タンタル酸化物（ＴａＯｘ）からなる。形成方法としては、タンタルのターゲット材料を用いた反応性スパッタリングを行い、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のＸの値を調整することができる。
【００５９】
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。膜厚は３０ｎｍ〜１００ｎｍが好ましい。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０％（ＴａＯ０．６６）から約７０%（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。好適な範囲としては、ＴａＯｘ（０．８≦ｘ≦１．９）である。
【００６０】
なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００６１】
次に、図８（ｂ）に示すように、この複数の下層配線１５と抵抗変化層１６とを含む基板１１上に、例えばＣＶＤ法を用いてＳｉＮからなるエッチングストッパ層１７と、プラズマＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２からなる層間絶縁層１８を積層形成する。このとき、エッチングストッパ層１７の膜厚は、層間絶縁層１８の膜厚に比べて十分に薄いことが好ましく、例えば５ｎｍ以上かつ３０ｎｍ以下程度が良い。なお、この層間絶縁層１８としては、先述したように種々の材料を用いることができる。
【００６２】
さらに、その後、図９（ａ）、（ｂ）、（ｃ）に示すように、抵抗変化層１６上のエッチングストッパ層１７および層間絶縁層１８に一定の配列ピッチでコンタクトホール２７を形成する。このコンタクトホール２７は、図９（ａ）からわかるように、複数の下層配線１５とその上に形成された抵抗変化層１６の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。
【００６３】
このコンタクトホール２７を形成する際には、図９（ｂ）に示すように、はじめに層間絶縁層１８をドライエッチングによって除去する。このドライエッチングにはコンタクトホール形状の垂直性を向上させるために、例えば、ＣＦ４やＣ４Ｆ６、Ｃ５Ｆ８などのフッ素系ガスを用いることが一般的である。
【００６４】
しかし、前述のように、フッ素系エッチングガスを用いたドライエッチングにより、ＴａＯｘ膜中にフッ素が混入してしまうため、抵抗変化層１６が露出してフッ素系エッチングガスに曝されることがないように、コンタクトホール２７をエッチングストッパ層１７で止める必要がある。
【００６５】
例えば、エッチングストッパ層１７としてＳｉＮ、層間絶縁層１８としてＴＥＯＳ−ＳｉＯ２を用いて、コンタクトホールをドライエッチングにより形成する場合、例えば、エッチングガスとしてＣ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で使用し、チャンバー圧力２．１Ｐａ、ＲＦ電力１８００Ｗという条件では、ＳｉＮのエッチングレートは、ＴＥＯＳ−ＳｉＯ２のそれと比べて１／１５と小さくなる。
【００６６】
したがって、比較的大きな膜厚バラツキをともなう層間絶縁層１８にドライエッチングによってコンタクトホール２７を形成する際に、十分にオーバエッチングを追加しても、コンタクトホール２７をエッチングストッパ層１７で止めることが可能である。
【００６７】
また、図１のＳＩＭＳ結果から、ＴａＯｘ膜の表層から５ｎｍ未満の深さ領域にフッ素が混入することが読み取れるが、エッチングストッパ層として用いることができるＳｉＮ膜やＳｉＯＮ膜、ＳｉＣＮ膜は膜構造が緻密なためフッ素が膜中へ混入しにくいと言える。従って、フッ素がエッチングストッパ層を透過してＴａＯｘ膜に混入する場合を考慮すると、エッチングストッパ層の膜厚は５ｎｍ以上あることが好ましい。
【００６８】
しかし、コンタクトホール底部に残ったエッチングストッパ層１７を不活性ガスを用いたドライエッチングやウェットエッチングによって除去し、抵抗変化層１６を露出させる必要があるため、コンタクトホール形状の垂直性を確保するためには、エッチングストッパ層の膜厚はなるべく薄い方が好ましい。
【００６９】
そこで、エッチングストッパ層の膜厚は、層間絶縁層にコンタクトホールを形成するフッ素系エッチングガスを用いたドライエッチング工程後にも、エッチングストッパ層が５ｎｍ以上残り、抵抗変化層が露出しないように設計すればよい。
【００７０】
そのため、例えば、層間絶縁層の膜厚が３００ｎｍの場合、その膜厚のウエハ面内バラツキを±１０％、エッチングストッパ層の層間絶縁層に対する選択比（エッチングレートの比）を１５、エッチングレートのウエハ面内バラツキを±１０％、エッチングストッパ層の成膜時のウエハ面内における膜厚バラツキを±１０％と仮定し、オーバエッチングを３０％追加とすると、エッチングストッパ層の膜厚は２０ｎｍ程度に設計することが望ましい。
【００７１】
さらに、ＳｉＮは酸素バリア性も有するので、抵抗変化層上にＳｉＮからなるエッチングストッパ層を設けることで、その上に層間絶縁層を形成する工程による抵抗変化層の酸化を防ぐことができる。したがって、ＳｉＮからなるエッチングストッパ層を設けることで、層間絶縁層の膜種や成膜方法、成膜温度などの選択肢の幅を広げることができるというメリットも生まれる。
【００７２】
さらに、図９（ｃ）に示すように、層間絶縁層１８の下層にあるエッチングストッパ層１７をアルゴン（Ａｒ）などの不活性ガスのみを用いたドライエッチングによって除去し、抵抗変化層１６が露出するようにコンタクトホール２７を形成する。
【００７３】
なお、エッチングストッパ層１７としてＳｉＮを用い、Ａｒガスを用いたドライエッチングで除去する場合には、Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗとすると、ＳｉＮ膜のエッチングレートは６０ｎｍ／ｍｉｎ．である。また、ＳｉＮ層の膜厚が５〜３０ｎｍ程度と十分に薄い場合にはコンタクトホール形状の垂直性を損なうことなく、エッチングストッパ層１７を除去し、抵抗変化層１６が露出するようにコンタクトホール２７を形成することができる。
【００７４】
また、エッチングストッパ層１７の膜厚は薄いことから、膜厚バラツキも小さく、オーバエッチングもあまり必要としないことから、エッチングストッパ層を挿入することで、コンタクトホール２７形成時の抵抗変化層１６の掘れ込み量を減少させることができる。そのため、抵抗変化層１６の膜厚バラツキが小さく、その抵抗値バラツキも小さくすることができる。
【００７５】
さらに、エッチングストッパ層１７を除去する際にフッ素系エッチングガスを用いないことから、抵抗変化層１６がフッ素系エッチングガスに曝されることがないため、抵抗変化層が変質することがなく、抵抗変化層の抵抗値バラツキを低減でき、その抵抗変化特性が劣化しない。
【００７６】
次に、図１０（ａ）に示すように、コンタクトホール２７を含む層間絶縁層１８上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、記憶部１９の上部電極となるもので、抵抗変化層に適した電極材料であるＰｔ、ＩｒまたはＣｕ等を用いる。
【００７７】
次に、図１０（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１８上の電極薄膜層２０ａを除去してコンタクトホール２７中に埋め込み電極２０を埋め込み形成する。なお、このように電極薄膜層２０ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
【００７８】
次に、図１１に示すように、埋め込み電極２０に接続するように複数の上層配線２１を形成する。この場合に、この複数の上層配線２１は層間絶縁層１８上に、少なくともコンタクトホール２７より大きな形状で、かつ複数の下層配線１５と交差するストライプ形状に形成する。複数の上層配線２１として、複数の下層配線１５と同様の材料を用いることができる。
【００７９】
そして、この複数の上層配線２１を形成するときに、埋め込み導体２６も同時に形成し、この埋め込み導体２６を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
【００８０】
この後、複数の上層配線２１を覆う絶縁保護層２２を形成することで、図５に示すような不揮発性半導体記憶装置１００を製造することができる。
【００８１】
（実施例）
本発明の実施の形態１に係る不揮発性記憶装置を実際に作製し、抵抗変化特性の測定を行った。
【００８２】
なお、複数の下層配線１５はＰｔ、埋め込み電極２０はＴａＮ、抵抗変化層１６はＴａＯ１．５、抵抗変化層１６の膜厚は５０ｎｍとした。
【００８３】
また、層間絶縁層１８はＴＥＯＳ−ＳｉＯ２、膜厚３００ｎｍとし、エッチングストッパ層１７をＳｉＮ、膜厚３０ｎｍとした。コンタクトホールをドライエッチングにより形成する際の条件は、層間絶縁層１８を除去する際には、Ｃ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で使用し、チャンバー圧力２．７Ｐａ、ＲＦ電力１８００Ｗという条件で行った。ＳｉＮを除去する際には、Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗという条件で行った。
【００８４】
以後、作製した抵抗変化特性の測定結果について述べる。
【００８５】
図１２は上記プロセスにより作製された抵抗変化装置に対して電気的パルスを加えた時の抵抗変化の測定結果である。横軸は加えた電気的なパルスの数であり、縦軸は抵抗値である。また測定時に加えた電気的パルスは、下部電極を基準として上部電極を１．５Ｖと−１．３Ｖとし、パルスの幅は１００ｎｓとした。
【００８６】
エッチングストッパー層を設けない構成における抵抗変化特性を示す図４に比べ飛躍的に安定して動作することが確認された。
【００８７】
このように本発明の不揮発性半導体記憶装置は、微細化かつ大容量化に適した、コンタクトホールを用いたメモリセル構造において、製造工程による抵抗変化層の変質を抑制し、安定な動作が可能な不揮発性半導体記憶装置を実現できるという大きな効果を奏することができる。
【００８８】
（第２の実施の形態）
図１３は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部１９と非オーミック性素子２８の構成を示すための要部の部分の拡大断面図である。
【００８９】
本実施の形態の不揮発性半導体記憶装置２００は、第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、記憶部１９と直列に接続する非オーミック性素子２８を備え、複数の下層配線１５と抵抗変化層１６およびエッチングストッパ層１７とを含む基板１１上の層間絶縁層１８が２層構成からなることが特徴である。
【００９０】
また、本実施の形態の不揮発性記憶素子の製造方法は、基本的なプロセスは実施の形態１の不揮発性記憶素子の製造方法と共通するので、その共通するプロセスは省略もしくは簡略化して説明する。
【００９１】
非オーミック性素子２８としては、半導体層とこの半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードのいずれかを用いるとよい。
【００９２】
抵抗変化層に対して直列に非オーミック性素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値の読み取りや書き込み時のクロストークを減少することができる。
【００９３】
次に、図１４から図１６を用いて、本実施の形態の製造方法について説明する。なお、図１４から図１６においては、図面の簡単化のために半導体層間絶縁層１４から上部の構成のみを示している。
【００９４】
図１４は、半導体層間絶縁層１４上に、スパッタリングと露光プロセス、エッチングプロセスによって複数の下層配線１５と抵抗変化層１６をストライプ形状に形成し、さらにその上にエッチングストッパ層１７および２層構成からなる層間絶縁層１８を形成し、そのエッチングストッパ層１７および層間絶縁層１８にコンタクトホール２７を形成するまでの工程を示す図で、（ａ）は層間絶縁層１４上にストライプ形状の複数の下層配線１５と抵抗変化層１６を形成した状態の断面図で、（ｂ）はその上にエッチングストッパ層１７および２層構成からなる層間絶縁膜１８を形成した状態の断面図、（ｃ）はドライエッチングを用いて、２層構成からなる層間絶縁層１８を除去し、エッチングストッパ層１７が露出するところまでコンタクトホール２７を形成した状態の断面図、（ｄ）はさらに前述のＡｒなどの不活性ガスを用いたドライエッチング、またはウェットエッチングによって、エッチングストッパ層１７を除去して、抵抗変化層１６が露出するところまでコンタクトホール２７を形成した状態の断面図である。
【００９５】
図１５は、コンタクトホール２７中に埋め込み電極２０を埋め込み形成する工程を示す図で、（ａ）はコンタクトホール２７を含む層間絶縁膜１８上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層１８上の電極薄膜層２０ａを除去した状態の断面図、（ｃ）はコンタクトホール２７中の埋め込み電極２０をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
【００９６】
図１６は、コンタクトホール２７中の埋め込み電極２０上に、非オーミック性素子２８の一部となる下部電極２９を埋め込み形成し、さらに下部電極２９を含む層間絶縁層１８上に非オーミック性素子２８の一部となる半導体層３０と上部電極３１、および複数の上層配線２１を積層形成するまでの工程を示す図で、（ａ）はコンタクトホール２７を含む層間絶縁膜１８上に非オーミック性素子２８の下部電極２９となる電極薄膜層２９ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層１８上の電極薄膜層２９ａを除去した状態の断面図、（ｃ）は下部電極２９を含む層間絶縁層１８上に非オーミック性素子２８の一部となる半導体層３０と上部電極３１、および複数の上層配線２１を積層形成した状態の断面図である。
【００９７】
はじめに、図１４（ａ）に示すように、半導体層間絶縁層１４上に、複数の下層配線１５と抵抗変化層１６とをストライプ形状に形成し、さらに、図１４（ｂ）に示すように、ＣＶＤ法等を用いてＳｉＮやＳｉＯＮ、あるいはＳｉＣＮ等からなるエッチングストッパ層１７と、エッチングストッパ層１７とは異なる膜種の絶縁膜、例えばＴＥＯＳ−ＳｉＯ等からなる第一層間絶縁層１８ａと、このＴＥＯＳ−ＳｉＯ２よりもＣＭＰにおいて研磨されにくい膜種、例えばＳｉＯＮからなる第二層間絶縁層１８ｂを積層形成する。この第一層間絶縁層１８ａと第二層間絶縁層１８ｂとにより層間絶縁層１８を構成している。また、エッチングストッパ層１７の膜厚は、層間絶縁層１８のそれと比べて十分に薄い３０ｎｍ程度とする。第二層間絶縁層１８ｂは、ＣＭＰプロセスにおけるストッパとして作用し、この第二層間絶縁層１８ｂを形成することで、後の埋め込み電極２０および下部電極２９をコンタクトホール２７中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
【００９８】
次に、図１４（ｃ）、（ｄ）に示すように、層間絶縁層１８に一定の配列ピッチで抵抗変化層１６に接続するためのコンタクトホール２７を形成する。このコンタクトホール２７は、複数の下層配線１５と抵抗変化層１６の幅より小さな外形としており、図９から図１１で説明した形状と同じである。
【００９９】
このコンタクトホール２７を形成する工程においても、コンタクトホール形状の垂直性を確保するためにフッ素系ガスによるドライエッチングを用いる必要があり、図１４（ｃ）に示すように、第二層間絶縁層１８ｂ、および第一層間絶縁層１８ａはフッ素系ガスを用いたドライエッチングにより除去し、エッチングストッパ層１７が露出するところまでコンタクトホール２７を形成する。
【０１００】
この場合にも、前述の本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１００の製造方法と同様に、エッチングストッパ層１７がコンタクトホール形成時のストッパとして機能する。
【０１０１】
さらに、図１４（ｄ）に示すように、エッチングストッパ層１７のみをウェットエッチングによって除去し、抵抗変化層１６を露出させる。このとき、例えば、０．４％程度の低ＨＦ濃度のバッファードフッ酸やリン酸、酸アミド系溶剤と有機カルボン酸塩とフッ素化合物と水とを混合したポリマー洗浄液（ＥＬＭ−Ｃ３０溶液）等を用いることにより、コンタクトホール径が拡張することなく、エッチングストッパ層１７を除去することができる。また、抵抗変化層１６の膜減りもなく、その組成が変質することなく、抵抗変化層１６に接続するためのコンタクトホール２７を形成することが可能である。ウェットエッチングの処理方法としては、バッチ式の浸漬方式やスプレー方式等を用いることができる。なお、エッチングストッパ層１７を除去する方法としては、前述の第１の実施の形態にかかる不揮発性半導体記憶装置１００の製造方法と同様に、Ａｒなどの不活性ガスを用いたドライエッチングでもよい。
【０１０２】
次に、図１５（ａ）に示すように、コンタクトホール２７を含む層間絶縁層１８上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、本実施の形態では記憶部１９の上部電極となるもので、ＰｔまたはＩｒを用いることができる。
【０１０３】
次に、図１５（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１８上の電極薄膜層２０ａを除去してコンタクトホール２７中に埋め込み電極２０を埋め込み形成する。この場合に、層間絶縁層１８には、第二層間絶縁層１８ｂが設けられているので、この第二層間絶縁層１８ｂがＣＭＰのストッパとして有効に作用し、層間絶縁層１８がほとんど研磨されずに電極薄膜層２０ａのみを確実に除去することができる。なお、このように層間絶縁層１８上の電極薄膜層２０ａを除去し、埋め込み電極２０を埋め込み形成する方法としては、ＣＭＰでなくエッチバックを用いてもよい。
【０１０４】
その後、図１５（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２７中の埋め込み電極２０の表層側の一部を除去する。このオーバポリッシュ時においても、第二層間絶縁層１８ｂを設けていることで層間絶縁層１８はほとんど研磨されることがない。なお、このように埋め込み電極２０の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
【０１０５】
次に、図１６（ａ）に示すように、コンタクトホール２７を含めて層間絶縁層１８上に、非オーミック性素子２８の下部電極２９となる電極薄膜層２９ａを形成する。本実施の形態においては、電極薄膜層２９ａとしてＴａＮ、ＴｉＮまたはＷをスパッタリングにより形成した。
【０１０６】
次に、図１６（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１８上の電極薄膜層２９ａを除去して、コンタクトホール２７中に下部電極２９を埋め込み形成する。この場合にも、層間絶縁層１８には、第二層間絶縁層１８ｂが設けられているので、この第二層間絶縁層１８ｂがＣＭＰプロセスにおけるストッパとして有効に作用し、層間絶縁層１８はほとんど研磨されずに電極薄膜層２９ａのみを確実に除去することができる。
【０１０７】
次に、図１６（ｃ）に示すように、層間絶縁層１８上に、下部電極２９に接続するように非オーミック性素子２８の一部となる半導体層３０と上部電極３１を積層形成し、さらに、非オーミック性素子２８上に複数の上層配線２１を形成する。本実施の形態では、半導体層３０と上部電極３１、および複数の上層配線２１を複数の下層配線１５と交差するストライプ形状に形成している。また、本実施の形態では、上部電極３１としてＴａＮ、ＴｉＮまたはＷを用い、複数の上層配線２１には複数の下層配線１５と同様の材料を用いることができる。また、半導体層３０として窒素不足型シリコン窒化物（ＳｉＮｘ）を用い、半導体層３０とそれを挟む下部電極２９と上部電極３１とによりＭＳＭダイオードを形成している。
【０１０８】
なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【０１０９】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置の非オーミック性素子として充分使用可能である。
【０１１０】
このような工程により、複数の下層配線１５、抵抗変化層１６および埋め込み電極２０により記憶部１９が構成され、下部電極２９、半導体層３０および上部電極３１により非オーミック性素子２８が構成される。さらに、その後、複数の上層配線２１を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置を作製することができる。
【０１１１】
（第３の実施の形態）
図１７は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置３００と４００の要部である記憶部１９の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置３００は、第１の実施の形態の不揮発性半導体記憶装置１００と基本構成は同じであるが、図１７（ａ）に示すように、記憶部１９を構成する抵抗変化層１６が、それぞれの記憶部１９ごとに分離して形成されていることが特徴である。
【０１１２】
さらに、図１７（ｂ）に示す本実施の形態にかかる不揮発性半導体記憶装置４００は、上記不揮発性半導体記憶装置３００と基本構成は同じであるが、エッチングストッパ層１７が抵抗変化層１６上で記憶部１９ごとに分離して形成されていることが特徴である。
【０１１３】
図１７（ｂ）のような構成とすることにより、複数の上層配線２０をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できることが特徴である。
【０１１４】
なお、本実施にかかる不揮発性半導体記憶装置３００では、抵抗変化層１６を記憶部１９ごとに分離して形成し、不揮発性半導体記憶装置４００では、抵抗変化層１６とエッチングストッパ層１７の両方を記憶部１９ごとに分離して形成しているが、エッチングストッパ層１７のみを分離して形成し、抵抗変化層１６は複数の下層配線１５と同様のストライプ形状に形成してもよい。さらに、本実施の形態では、抵抗変化層１６やエッチングストッパ層１７を記憶部１９ごとに分離して設けたが、複数個ずつまとめて分離してもよい。
【０１１５】
また、第３の実施の形態の不揮発性半導体記憶装置３００と４００においても、第２の実施の形態の不揮発性半導体記憶装置２００のように、記憶部と直列に接続する非オーミック性素子を備える構造にすることもできる。
【０１１６】
（第４の実施の形態）
これまでの実施形態では、Ｆを含むドライエッチングガスを用いると抵抗変化膜が劣化するという課題に対して、層間絶縁膜を除去する際には、Ｆを含むドライエッチングガスを用い、フッ素耐性のあるエッチングストッパー層を除去する際には不活性ガスを用いてエッチングを行う構成とした。これにより、抵抗変化特性のばらつきの原因となる、ＦとＴａＯｘの反応を未然に防止することができる。
【０１１７】
本発明者らはさらに、ＣｌがＴａＯｘ膜に対して混入することを発見している。
【０１１８】
図１８は、基板上にタンタル酸化物を堆積したサンプルを用意した後、Ｃｌ２、Ａｒ、ＣＨＦ３の混合ガスを用いてタンタル酸化物表面にドライエッチング処理を施した後、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）を用いて測定した結果である。
【０１１９】
ＳＩＭＳで測定した元素は、Ｃｌである。
【０１２０】
縦軸に塩素イオンカウント数（ｃｐｓ）、横軸にＴａＯｘ膜の表面からの深さ（ｎｍ）を示す。また白丸がドライエッチング前、黒丸印がドライエッチング後のデータを表す。この結果から、ＴａＯｘ薄膜がＣｌ２を含むドライエッチングガスに晒されると、表層に塩素が混入することが明らかになった。また、半値幅から見積もると、ＴａＯｘ膜の表層から８ｎｍ程度未満の深さ領域に塩素が混入していることが分かった。これは、抵抗変化層へのエッチングガスプラズマ中で塩素がラジカルな状態となり、抵抗変化層に混入したことが原因と考えられる。したがって、実施形態１〜４において説明した本願発明は、塩素を含む混合ガスを用いて層間絶縁膜をドライエッチングする場合にも適用できる。
【０１２１】
すなわち、コンタクトホール形成過程において、層間絶縁層を除去する際はＣｌ２を含むドライエッチングガスを用い、エッチングストッパー層のエッチングレートが、層間絶縁膜のそれと比べて小さい条件でエッチングを行う。そして、エッチングストッパ層１７を除去する際には、不活性ガスを用いたドライエッチングやウェットエッチングによって除去する。これにより、抵抗変化層の変質を抑制し、安定な動作が可能な不揮発性半導体記憶装置を実現できる。
【産業上の利用可能性】
【０１２２】
本発明の不揮発性半導体記憶装置は、微細化が容易で、かつ大容量化が可能なクロスポイント構造をもち、また、製造工程における素子特性のバラツキを小さくできるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【図面の簡単な説明】
【０１２３】
【図１】フッ素系エッチングガスによるドライエッチング処理を施したＴａＯｘ薄膜の二次イオン質量分析法（ＳＩＭＳ）を用いたフッ素濃度分布を示す図
【図２】フッ素系エッチングガスによるドライエッチング処理を施したＴａＯｘ薄膜の二次イオン質量分析法（ＳＩＭＳ）を用いた酸素濃度分布を示す図
【図３】フッ素系エッチングガスによるドライエッチング処理を施したＴａＯｘ薄膜の二次イオン質量分析法（ＳＩＭＳ）を用いた炭素濃度分布を示す図
【図４】図１９に記載の不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図
【図５】（ａ）は本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図、（ｂ）は（ａ）の５Ａ−５Ａ線の断面を矢印方向に見た断面図
【図６】（ａ）は第１の実施の形態における不揮発性半導体記憶装置の記憶部の構成を示すための要部の部分拡大図の平面図、（ｂ）は（ａ）の６Ａ−６Ａ線の断面を矢印方向に見た断面図
【図７】（ａ）から（ｃ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに複数の下層配線を形成するまでの工程を示す図
【図８】（ａ）と（ｂ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、複数の下層配線を含む層間絶縁膜上に抵抗変化層を形成し、さらにエッチングストッパ層および層間絶縁層を形成する工程を示す図
【図９】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、エッチングストッパ層および層間絶縁層の所定の位置にコンタクトホールを形成する工程を示す図で、（ａ）は平面図、（ｂ）と（ｃ）は（ａ）に示す９Ａ−９Ａ線での断面を矢印方向に見た断面図
【図１０】（ａ）と（ｂ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に埋め込み電極を埋め込み形成するまでの工程を示す図
【図１１】層間絶縁層上に埋め込み電極に接続するように複数の上層配線を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す１１Ａ−１１Ａ線での断面を矢印方向に見た断面図
【図１２】本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図
【図１３】（ａ）は本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する断面図、（ｂ）は第２の実施の形態における不揮発性半導体記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の断面図
【図１４】（ａ）から（ｄ）は第２の実施の形態の不揮発性半導体記憶装置の製造方法において、半導体層間絶縁層上に、複数の下層配線と抵抗変化層をストライプ形状に形成し、さらにその上にエッチングストッパ層および２層構成からなる層間絶縁層を形成し、そのエッチングストッパ層と層間絶縁層にコンタクトホールを形成するまでの工程を示す図
【図１５】（ａ）から（ｃ）は第２の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に埋め込み電極を埋め込み形成する工程を示す図
【図１６】（ａ）から（ｃ）は第２の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中の埋め込み電極上に、非オーミック性素子の一部となる下部電極を埋め込み形成し、さらに下部電極を含む層間絶縁層上に非オーミック性素子の一部となる半導体層と上部電極、および複数の上層配線を積層形成するまでの工程を示す図
【図１７】（ａ）と（ｂ）は本発明の第３の実施の形態にかかる不揮発性半導体記憶装置の記憶部の構成を示すための要部の部分拡大図の断面図
【図１８】塩素系エッチングガスによるドライエッチング処理を施したＴａＯｘ薄膜の二次イオン質量分析法（ＳＩＭＳ）を用いた塩素濃度分布を示す図
【図１９】（ａ）は本発明を説明するための不揮発性半導体記憶装置の構成を示す断面図、（ｂ）は（ａ）に示す１９Ａ−１９Ａ線での断面を矢印方向に見た断面図
【符号の説明】
【０１２４】
１００，２００，３００，４００，５００    不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１    基板
１２    能動素子
１２ａ    ソース領域
１２ｂ    ドレイン領域
１２ｃ    ゲート絶縁膜
１２ｄ    ゲート電極
１３，１４    半導体層間絶縁層
１５    複数の下層配線
１５ａ    配線溝
１６    抵抗変化層
１７    エッチングストッパ層
１８    層間絶縁層
１８ａ    第一層間絶縁層
１８ｂ    第二層間絶縁層
１９    記憶部
２０    埋め込み電極
２０ａ    電極薄膜層
２１    複数の上層配線
２２    絶縁保護層
２３，２４，２６    埋め込み導体
２３ａ，２７    コンタクトホール
２５    配線
２８    非オーミック性素子
２９    下部電極
３０    半導体層
３１    上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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