【手続補正書】
【提出日】令和2年11月2日(2020.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
強誘電体単結晶層において形成されたメモリセルアレーを有する強誘電体メモリアレー、及び、
シリコンベース読み書き回路を含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は、前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極と第2電極の間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成されるか、又は主にメモリセルアレーにおける一つの記憶ユニットと、該記憶ユニットに電気接続されて前記シリコンベース読み書き回路のシリコンベース基板上に形成された一つのトランジスタによって形成される強誘電体メモリ集積回路。
【請求項２】
前記強誘電体メモリ集積回路は、面内読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、ほぼ前記記憶ユニットの左右両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有する請求項1に記載の強誘電体メモリ集積回路。
【請求項３】
前記強誘電体メモリ集積回路は、面外読み書き強誘電体メモリ回路であり、前記第1電極と第2電極は、ほぼ前記記憶ユニットの上下両側に配置され、前記記憶ユニットのドメインの分極方向は、前記第1電極と第2電極との接続線方向において成分を有する請求項1に記載の強誘電体メモリ集積回路。
【請求項４】
前記強誘電体メモリ集積回路は、前記シリコンベース読み書き回路と前記強誘電体単結晶層の間に位置する絶縁質層をさらに含み、前記絶縁層の中にコンタクトホールが形成される請求項1に記載の強誘電体メモリ集積回路。
【請求項５】
前記強誘電体単結晶層は、強誘電体単結晶基板又は強誘電体単結晶薄膜層である請求項1に記載の強誘電体メモリ集積回路。
【請求項６】
各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する行の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、及び、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続されるビット線を含む請求項2に記載の強誘電体メモリ集積回路。
【請求項７】
各強誘電体メモリセルが主に前記一つの記憶ユニット及び前記一つのトランジスタによって形成される場合、前記強誘電体単結晶層は、強誘電体単結晶基板であり、前記シリコンベース読み書き回路は、前記強誘電体単結晶基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、
前記強誘電体メモリアレーの対応する行の強誘電体メモリセルのトランジスタのゲートに電気接続されるワード線、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタのソース/ドレインに電気接続されるビット線を含む請求項2に記載の強誘電体メモリ集積回路。
【請求項８】
前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項6に記載の強誘電体メモリ集積回路。
【請求項９】
前記プレート線は、前記強誘電体単結晶基板の上にパターン形成され、前記ビット線は、前記シリコンベース読み書き回路の上方にパターン形成され、前記トランジスタのドレイン/ソースは、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項7に記載の強誘電体メモリ集積回路。
【請求項１０】
各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶薄膜層であり、前記シリコンベース読み書き回路を形成するためのシリコンベース基板は単結晶シリコン基板であり、前記強誘電体単結晶基板は前記単結晶シリコン基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する行の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、及び、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続されるビット線を含む請求項1に記載の強誘電体メモリ集積回路。
【請求項１１】
各強誘電体メモリセルが主に前記一つの記憶ユニット及び前記一つのトランジスタによって形成される場合、前記強誘電体単結晶層は強誘電体単結晶薄膜層であり、前記シリコンベース読み書き回路を形成するためのシリコンベース基板は単結晶シリコン基板であり、前記強誘電体単結晶基板は、前記単結晶シリコン基板の上方に形成され、前記強誘電体メモリ集積回路はさらに、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルの記憶ユニットの第1電極/第2電極に電気接続されるプレート線、
前記強誘電体メモリアレーの対応する行の強誘電体メモリセルのトランジスタのゲートに電気接続されるワード線、及び、
前記強誘電体メモリアレーの対応する列の強誘電体メモリセルのトランジスタのソース/ドレインに電気接続されるビット線を含む請求項1に記載の強誘電体メモリ集積回路。
【請求項１２】
前記プレート線は、前記強誘電体単結晶薄膜層の上にパターン形成され、前記ビット線は、前記単結晶シリコン基板の上にパターン形成され、前記ビット線は、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項10に記載の強誘電体メモリ集積回路。
【請求項１３】
前記プレート線は、前記強誘電体単結晶薄膜層の上にパターン形成され、前記ビット線は、前記単結晶シリコン基板の上にパターン形成され、前記トランジスタのドレイン/ソースは、コンタクトホールを介して対応する列の強誘電体メモリセルの記憶ユニットの第2電極/第1電極に電気接続される請求項11に記載の強誘電体メモリ集積回路。
【請求項１４】
前記強誘電体単結晶層として使用される強誘電体材料は、タンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれるか、又はMgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3、ニオブ酸リチウム塩LiNbO3、マルチフェロイックBiFeO3のうちの1種又は複数から選ばれる請求項1に記載の強誘電体メモリ集積回路。
【請求項１５】
MgO、Mn2O5又はFe2O3をドープしたタンタル酸リチウム塩LiTaO3であり、ニオブ酸リチウム塩LiNbO3のドープ量は0.1〜10mol%である請求項14に記載の強誘電体メモリ集積回路。
【請求項１６】
前記記憶ユニットは、前記強誘電体単結晶層上にパターン形成された比較的に突き出しているプログラミングバンプである請求項2に記載の強誘電体メモリ集積回路。
【請求項１７】
前記第1電極及び第2電極の材料は、TiN、Pt、PtSi、NiSi、TiW、Ta、Ti、W、Mo、Al、Cu、Cr、SrRuO3、RuO2のうちの1種又は複数から選ばれる請求項1に記載の強誘電体メモリ集積回路。
【請求項１８】
前記強誘電体単結晶層のドメインの分極方向と、前記第1電極と第2電極との接続線方向とは夾角をなし、かつ前記ドメインに該接続線方向において成分を具備させる請求項1に記載の強誘電体メモリ集積回路。
【請求項１９】
前記強誘電体メモリアレーは、強誘電体単結晶層上に形成されたメモリセルアレーを含み、
前記メモリセルアレーにおける各記憶ユニットには、対応的に第1電極と第2電極が設置され、前記強誘電体単結晶層のドメインの分極方向は前記強誘電体単結晶層の法線方向と略平行とならず、前記第1電極と第2電極の間に電気信号を施す時に、前記第1電極及び第2電極との間にほぼ位置して前記記憶ユニットを形成するための強誘電体単結晶層のドメインを逆転させることができることにより、前記第1電極と第2電極をつなぐドメイン壁導電チャネルを形成でき、
前記強誘電体メモリアレーの各強誘電体メモリセルは、主にメモリセルアレーにおける一つの記憶ユニットによって形成される強誘電体メモリアレー。
【請求項２０】
前記記憶ユニットが前記ドメイン壁導電チャネルを既に形成した論理状態としてプログラミングされた場合、前記記憶ユニットは片方向導通特性を有する請求項19に記載の強誘電体メモリアレー。
【請求項２１】
前記第1電極と第2電極の間に第1方向の書き込み信号を施し、少なくとも一部の前記記憶ユニットのドメインを逆転させることにより、前記ドメイン壁導電チャネルを形成するという記憶情報「1」書き込みステップ、及び、
前記第1電極と第2電極の間に前記第1方向の読み出し信号を施し、前記読み出し信号の電圧が前記記憶ユニットの抗電圧より小さいという記憶情報読み出しステップを含む請求項1に記載の強誘電体メモリ集積回路の操作方法。
【請求項２２】
前記第1電極と第2電極の間に前記第1方向に反対する第2方向の書き込み信号を施し、前記記憶ユニットの中で既に逆転したドメインを初期分極方向に逆転させることにより、前記ドメイン壁導電チャネルを消すという記憶情報「0」書き込みステップをさらに含む請求項21に記載の操作方法。
【請求項２３】
各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットによって形成される場合、前記操作方法は、
操作しようとする強誘電体メモリセルに対応する行のプレート線及び操作しようとする強誘電体メモリセルに対応する列のビット線を選択するステップをさらに含み、
前記書き込み信号は選択されたプレート線又はビット線に施される請求項21に記載の操作方法。
【請求項２４】
各強誘電体メモリセルが主にメモリセルアレーにおける前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記操作方法は、
操作しようとする強誘電体メモリセルに対応する行のプレート線及びビット線を選択し、かつ操作しようとする強誘電体メモリセルに対応する列のワード線を選択するステップをさらに含み、
前記書き込み信号又は読み出し信号は選択されたプレート線及びビット線に施され、選択されたワード線には前記強誘電体メモリセルのトランジスタを導通させるスイッチ制御信号が施される請求項21に記載の操作方法。
【請求項２５】
強誘電体単結晶層として用いる強誘電体単結晶基板を提供するステップ、
前記強誘電体単結晶基板上に前記メモリセルアレーをパターン形成するステップ、
前記強誘電体単結晶基板の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップ、
前記強誘電体単結晶基板の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方にシリコンベース薄膜層を形成するステップ、及び
前記シリコンベース薄膜層上に前記シリコンベース読み書き回路及びビット線を形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。
【請求項２６】
各強誘電体メモリセルが主に前記一つの記憶ユニットと前記一つのトランジスタによって形成される場合、前記方法は、
前記シリコンベース読み書き回路及びビット線を形成する前に、前記シリコンベース薄膜層上に前記トランジスタのアレーを形成するステップ、及び、
前記トランジスタのアレーの上に前記トランジスタのゲートに接続するワード線をパターン形成するステップをさらに含む請求項25に記載の製造方法。
【請求項２７】
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方において強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、
前記強誘電体単結晶薄膜層上に前記メモリセルアレーをパターン形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に前記第1電極と第2電極、及び前記第1電極/第2電極に接続するプレート線をパターン形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。
【請求項２８】
単結晶シリコン基板を提供するステップ、
前記単結晶シリコン基板上に前記シリコンベース読み書き回路及びビット線を形成するステップ、
前記シリコンベース読み書き回路及びビット線の上に絶縁層を成長させるステップ、
前記絶縁層において第1電極を形成するステップ、
SOIプロセス又はエピタキシャル成長方法によって前記絶縁層の上方に強誘電体単結晶層として用いる強誘電体単結晶薄膜層を形成するステップ、及び、
前記強誘電体単結晶薄膜層の上に、前記第1電極とほぼ上下揃う前記第2電極及び前記第2電極に接続するプレート線をパターン形成するステップを含む請求項1に記載の強誘電体メモリ集積回路の製造方法。