(57)【要約】【課題】フレーム画像の分割後の各ブロック画像に対してそれぞれ巡回型の画像処理を行うことが可能な画像処理装置を提供することを目的とする。【解決手段】画像生成部２から出力されるフレーム画像を記憶部３に書き込む書込み部４と、記憶部３に書き込まれたフレーム画像を複数のブロック画像に分割して読み出す読出し部７と、画像処理後の複数のブロック画像を記憶部３に書き込む書込み部５と、記憶部３に書き込まれた複数のブロック画像を順次読み出す読出し部８と、読出し部７からのブロック画像と、読出し部８からのブロック画像とに基づいて、画像処理を行う巡回型画像処理部１０と、書込み部４、５のそれぞれの書込み動作を制御する書込み制御部６と、読出し部７、８のそれぞれの読出し動作を制御する読出し制御部９とを備えて画像処理装置１を構成する。【選択図】図１
2010135949.tif 000002
【特許請求の範囲】
【請求項１】
順次フレーム画像を生成し出力する画像生成手段と、
記憶手段と、
前記画像生成手段から出力されるフレーム画像を前記記憶手段に書き込む第１の書込み手段と、
前記記憶手段に書き込まれたフレーム画像を複数の第１のブロック画像に分割して読み出す第１の読出し手段と、
前記第１の読出し手段から順次読み出される前記複数の第１のブロック画像と、順次入力される複数の第２のブロック画像とに基づいて、画像処理を行う巡回型画像処理手段と、
前記巡回型画像処理手段により画像処理が行われた前記複数の第２のブロック画像を前記記憶手段に書き込む第２の書込み手段と、
前記記憶手段に書き込まれた前記複数の第２のブロック画像を順次読み出して前記巡回型画像処理手段に出力する第２の読出し手段手と、
前記第１及び第２の書込み手段のそれぞれの書込み動作を制御する書込み制御手段と、
前記第１及び第２の読出し手段のそれぞれの読出し動作を制御する読出し制御手段と、
を備えることを特徴とする画像処理装置。
【請求項２】
請求項１に記載の画像処理装置であって、
前記第２の書込み手段は、前記複数の第２のブロック画像のうちブロック画像間で重ならない部分を前記記憶手段の第１の記憶領域に書き込むとともに、前記複数の第２のブロック画像のうちブロック画像間の重なり部分を前記記憶手段の第２の記憶領域に書き込み、
前記第２の読出し手段は、前記巡回型画像処理手段から出力される第２のブロック画像と同じ並び順の画素になるように、前記第１及び第２の記憶領域から前記重ならない部分及び前記重なり部分を読み出して前記巡回型画像処理手段に出力する
ことを特徴とする画像処理装置。
【請求項３】
請求項２に記載の画像処理装置であって、
前記第１及び第２の記憶領域は、それぞれ、先頭画素位置から最終画素位置まで記憶すると前記先頭画素位置に戻り画素を上書きする記憶領域であり、
前記書込み制御手段は、前記画像生成手段により次に生成されるフレーム画像の前記重ならない部分又は前記重なり部分により前記第１及び第２の記憶領域に記憶されている画像のうちまだ利用される画素を上書きしないように、前記第２の書込み手段の書込み動作を制御する
ことを特徴とする画像処理装置。
【請求項４】
請求項２に記載の画像処理装置であって、
前記第２の書込み手段は、前記複数の第２のブロック画像のうち前ブロック画像との重なり部分と次ブロック画像との重なり部分とをそれぞれ前記記憶手段の第２及び第３の記憶領域に書き込み、
前記第２の読出し手段は、前記巡回型画像処理手段から出力される第２のブロック画像と同じ並び順の画素になるように、前記第１〜第３の記憶領域から前記重ならない部分、前記前ブロック画像との重なり部分、及び前記次ブロック画像との重なり部分を読み出して前記巡回型画像処理手段に出力する
ことを特徴とする画像処理装置。
【請求項５】
請求項４に記載の画像処理装置であって、
前記第１〜第３の記憶領域は、それぞれ、先頭画素位置から最終画素位置まで記憶する
と前記先頭画素位置に戻り画素を上書きする記憶領域であり、
前記書込み制御手段は、前記画像生成手段により次に生成されるフレーム画像の前記重ならない部分、前記前ブロック画像との重なり部分、又は前記次ブロック画像との重なり部分により前記第１〜第３の記憶領域に記憶されている画像のうちまだ利用される画素を上書きしないように、前記第２の書込み手段の書込み動作を制御する
ことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型画像処理部を備える画像処理装置に関する。
【背景技術】
【０００２】
デジタルカメラにおいて、フレーム画像を複数のブロック画像に分割して各ブロック画像に対してそれぞれ画像処理を行うことでフィルタ演算などに必要なラインメモリの容量を抑える方法が提案されている（例えば、特許文献１参照）。２次元の画像処理が必要な場合で、かつ、通常のラスタースキャンで画像を処理する場合、フレーム画像の横方向の各画素を記憶するためのラインメモリが必要である。近年では、デジタルカメラ内のイメージセンサが多画素化されており、ラインメモリが大型化することによるコストの増大が懸念されている。そこで、上述したように、フレーム画像を複数のブロック画像に分割して各ブロック画像に対してそれぞれ画像処理を行うことにより、ラインメモリのサイズを抑えている。
【０００３】
また、画像処理装置において、フレーム相関を利用した巡回型ノイズリダクションが提案されている（例えば、特許文献２参照）。動画像に対する画像処理において、前フレーム画像と現フレーム画像との相関を利用して、重み付け加算をすることでランダムノイズを低減するものである。
【特許文献１】特開２０００−３１２３２７号公報
【特許文献２】特開２０００−２０９５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、高解像度の画像を処理する場合、各ブロック画像に対してそれぞれ画像処理を行うことが、コスト上有利であるが、上記巡回型ノイズリダクションのような巡回型画像処理部を画像処理装置に組み込んでいるものは今までに存在していない。
【０００５】
そこで、本発明は、フレーム画像の分割後の各ブロック画像に対してそれぞれ巡回型の画像処理を行うことが可能な画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の画像処理装置は、順次フレーム画像を生成し出力する画像生成手段と、記憶手段と、前記画像生成手段から出力されるフレーム画像を前記記憶手段に書き込む第１の書込み手段と、前記記憶手段に書き込まれたフレーム画像を複数の第１のブロック画像に分割して読み出す第１の読出し手段と、前記第１の読出し手段から順次読み出される前記複数の第１のブロック画像と、順次入力される複数の第２のブロック画像とに基づいて、画像処理を行う巡回型画像処理手段と、前記巡回型画像処理手段により画像処理が行われた前記複数の第２のブロック画像を前記記憶手段に書き込む第２の書込み手段と、前記記憶手段に書き込まれた前記複数の第２のブロック画像を順次読み出して前記巡回型画像処理手段に出力する第２の読出し手段と、前記第１及び第２の書込み手段のそれぞれの書込み動作を制御する書込み制御手段と、前記第１及び第２の読出し手段のそれぞれの読出し動作を制御する読出し制御手段とを備える。
【０００７】
また、前記第２の書込み手段は、前記複数の第２のブロック画像のうちブロック画像間で重ならない部分を前記記憶手段の第１の記憶領域に書き込むとともに、前記複数の第２のブロック画像のうちブロック画像間の重なり部分を前記記憶手段の第２の記憶領域に書
き込み、前記第２の読出し手段は、前記巡回型画像処理手段から出力される第２のブロック画像と同じ並び順の画素になるように、前記第１及び第２の記憶領域から前記重ならない部分及び前記重なり部分を読み出して前記巡回型画像処理手段に出力するように構成してもよい。
【０００８】
また、前記第１及び第２の記憶領域は、それぞれ、先頭画素位置から最終画素位置まで記憶すると前記先頭画素位置に戻り画素を上書きする記憶領域として、前記書込み制御手段は、前記画像生成手段により次に生成されるフレーム画像の前記重ならない部分又は前記重なり部分により前記第１及び第２の記憶領域に記憶されている画像のうちまだ利用される画素を上書きしないように、前記第２の書込み手段の書込み動作を制御するように構成してもよい。
【０００９】
また、前記第２の書込み手段は、前記複数の第２のブロック画像のうち前ブロック画像との重なり部と次ブロック画像との重なり部とをそれぞれ前記記憶手段の第２及び第３の記憶領域に書き込み、前記第２の読出し手段は、前記巡回型画像処理手段から出力される第２のブロック画像と同じ並び順の画素になるように、前記第１〜第３の記憶領域から前記重ならない部分、前記前ブロック画像との重なり部分、及び前記次ブロック画像との重なり部分を読み出して前記巡回型画像処理手段に出力するように構成してもよい。
【００１０】
また、前記第１〜第３の記憶領域は、それぞれ、先頭画素位置から最終画素位置まで記憶すると前記先頭画素位置に戻り画素を上書きする記憶領域として、前記書込み制御手段は、前記画像生成手段により次に生成されるフレーム画像の前記重ならない部分、前記前ブロック画像との重なり部分、又は前記次ブロック画像との重なり部分により前記第１〜第３の記憶領域に記憶されている画像のうちまだ利用される画素を上書きしないように、前記第２の書込み手段の書込み動作を制御する構成してもよい。
【発明の効果】
【００１１】
本発明によれば、画像処理装置に備えられる巡回型画像処理部において、フレーム画像の分割後の各ブロック画像に対してそれぞれ巡回型の画像処理を行わせることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の第１実施形態の画像処理装置を示す図である。
図１に示す画像処理装置１は、画像生成部２と、記憶部３と、書込み部４、５と、書込み制御部６と、読出し部７、８と、読出し制御部９と、巡回型画像処理部１０と、画像処理部１１とを備えて構成されている。なお、本実施形態の画像処理装置は、例えば、デジタルカメラの動画処理部やライブビュー処理部に備えられてもよい。
【００１３】
画像生成部２は、例えば、デジタルカメラ内のイメージセンサやＴＶ受信機内の画像デコーダであり、順次フレーム画像を生成して出力する。
書込み部４は、画像生成部２から順次出力されるフレーム画像を、書込み制御部６により書込み先として設定される記憶部３のエリア１又はエリア２に書き込む。
【００１４】
読出し部７は、読出し制御部９により読出し元として設定される記憶部３のエリア１又はエリア２からフレーム画像を、ブロック画像単位で読み出し巡回型画像処理部１０に出力する。
【００１５】
書込み部５は、巡回型画像処理部１０から順次出力されるブロック画像を、書込み制御部６により書込み先として設定される記憶部３のエリア３又はエリア４に書き込む。
読出し部８は、読出し制御部９により読出し元として設定される記憶部３のエリア３又
はエリア４からフレーム画像をブロック画像単位で読み出し巡回型画像処理部１０に出力する。
【００１６】
巡回型画像処理部１０は、読出し部７、８からそれぞれ出力されるブロック画像に基づいて、画像処理を行い出力する。
画像処理部１１は、例えば、歪補正部、圧縮部、又はＬＰＦなどであり、巡回型画像処理部１０から順次出力されるブロック画像に対して画像処理を行う。画像処理部１１により画像処理が行われた画像は、その後、例えば、表示部に表示されたり、記憶部に記録されたりする。
【００１７】
図２は、画像処理装置１における書込み制御部６及び読出し制御部９の動作を説明するためのフローチャートである。
まず、書込み制御部６及び読出し制御部９は、画像生成部２からフレーム画像が出力されると、書込み部４におけるフレーム画像の書込み先として記憶部３のエリア１を、読出し部７におけるフレーム画像の読出し元として記憶部３のエリア２を、書込み部５におけるフレーム画像の書込み先として記憶部３のエリア３を、読出し部８におけるフレーム画像の読出し元として記憶部３のエリア４をそれぞれ設定し、書込み先及び読出し元の初期設定を行う（ＳＴＥＰ１）。
【００１８】
次に、書込み制御部６及び読出し制御部９は、書込み部４における１フレーム画像分の書込み動作が完了したか否かを判断する（ＳＴＥＰ２）。
書込み部４の書込み動作が完了していないと判断した場合（ＳＴＥＰ２がＮｏ）、書込み制御部６及び読出し制御部９は、ユーザによるスイッチ操作などにより画像処理装置１の動作終了指示が入力された、又は画像処理装置１の電源が切られたか否かを判断する（ＳＴＥＰ３）。
【００１９】
動作終了指示が入力された、又は画像処理装置１の電源が切られたと判断した場合（ＳＴＥＰ３がＹｅｓ）、書込み制御部６及び読出し制御部９は、動作を終了する。
一方、動作終了指示が入力されていない、又は画像処理装置１の電源が切られていないと判断した場合（ＳＴＥＰ３がＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ２に戻る。
【００２０】
また、書込み部４の書込み動作が完了したと判断した場合（ＳＴＥＰ２がＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部４の書込み先として現在エリア１が設定されているか否かを判断する（ＳＴＥＰ４）。
【００２１】
書込み部４の書込み先として現在エリア１が設定されていると判断した場合（ＳＴＥＰ４がＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部４の次の書込み先としてエリア２を設定する（ＳＴＥＰ５）。
【００２２】
一方、書込み部４の書込み先として現在エリア１が設定されていないと判断した場合（ＳＴＥＰ４がＮｏ）、書込み制御部６及び読出し制御部９は、書込み部４の次の書込み先としてエリア１を設定する（ＳＴＥＰ６）。
【００２３】
次に、書込み制御部６及び読出し制御部９は、巡回型画像処理部１０の画像処理を開始させるとともに、画像生成部２により生成される次のフレーム画像を書込み部４へ出力させる（ＳＴＥＰ７）。なお、最初に生成されるフレーム画像は、巡回型画像処理部１０及び書込み部５を介してそのまま記憶部３のエリア４に書き込まれる。
【００２４】
次に、書込み制御部６及び読出し制御部９は、巡回型画像処理部１０における１フレー
ム画像分の画像処理が完了したか否かを判断する（ＳＴＥＰ８）。
巡回型画像処理部１０の画像処理が完了していないと判断した場合（ＳＴＥＰ８がＮｏ）、書込み制御部６及び読出し制御部９は、ユーザによるスイッチ操作などにより画像処理装置１の動作終了指示が入力された、又は画像処理装置１の電源が切られたか否かを判断する（ＳＴＥＰ９）。
【００２５】
動作終了指示が入力された、又は画像処理装置１の電源が切られたと判断した場合（ＳＴＥＰ９がＹｅｓ）、書込み制御部６及び読出し制御部９は、動作を終了する。
一方、動作終了指示が入力されていない、又は画像処理装置１の電源が切られていないと判断した場合（ＳＴＥＰ９がＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ８に戻る。
【００２６】
また、巡回型画像処理部１０の画像処理が完了していると判断した場合（ＳＴＥＰ８がＹｅｓ）、書込み制御部６及び読出し制御部９は、読出し部７におけるフレーム画像の読出し元として現在エリア２が設定されているか否かを判断する（ＳＴＥＰ１０）。
【００２７】
読出し部７におけるフレーム画像の読出し元として現在エリア２が設定されていると判断した場合（ＳＴＥＰ１０がＹｅｓ）、書込み制御部６及び読出し制御部９は、読出し部７の次の読出し元としてエリア１を、書込み部５の次の書込み先としてエリア３を、読出し部８の次の読出し元としてエリア４をそれぞれ設定し（ＳＴＥＰ１１）、ＳＴＥＰ２に戻る。
【００２８】
一方、読出し部７における１フレーム画像の読出し元として現在エリア２が設定されていないと判断した場合（ＳＴＥＰ１１がＮｏ）、書込み制御部６及び読出し制御部９は、読出し部７の次の読出し元としてエリア２を、書込み部５の次の書込み先としてエリア４を、読出し部８の次の読出し元としてエリア３をそれぞれ設定し（ＳＴＥＰ１２）、ＳＴＥＰ２に戻る。
【００２９】
なお、図２に示すフローチャートでは、巡回型画像処理部１０の画像処理を開始させるタイミングを、書込み部４の書込み動作が完了したと判断された後にしているが書込み部４が書込み動作を完了させる前にしてもよい。
【００３０】
例えば、図３に示すように、画像生成部２からフレーム画像が出力されると、書込み部４によりエリア１にフレーム画像が書き込まれ、読出し部７によりエリア２からフレーム画像が読み出され、読出し部８によりエリア３からフレーム画像が読み出され、書込み部５によりエリア４にフレーム画像が書き込まれる。そして、次のフレーム画像が画像生成部２から出力されると、書込み部４によりエリア２にフレーム画像が書き込まれ、読出し部７によりエリア１からフレーム画像が読み出され、読出し部８によりエリア４からフレーム画像が読み出され、書込み部５によりエリア３にフレーム画像が書き込まれる。
【００３１】
図１に示す画像処理装置１では、書込み制御部６及び読出し制御部９により記憶部３の書込み先又は読出し元が設定されることで、画像生成部２から出力されるフレーム画像の分割後の複数のブロック画像と、巡回型画像処理部１０により画像処理が行われた後の複数のブロック画像とに基づいて、巡回型画像処理部１０が巡回型の画像処理を行うことができる。
【００３２】
また、図１に示す画像処理装置１では、巡回型画像処理部１０からブロック単位でフレーム画像が出力されるため、画像処理部１１や画像処理部１１以降の画像処理部（ＪＰＥＧ圧縮部など）においてブロック画像単位で画像処理が行われる場合、それらの画像処理をパイプラインで行うことができ、画像処理部１１や画像処理部１１以降の画像処理部における処理速度を向上させることができる。
【００３３】
また、図１に示す画像処理装置１では、フレーム画像の分割後の複数のブロック画像に対して巡回型画像処理部１０や画像処理部１１で画像処理を行う構成であるため、フレーム画像を分割せずに画像処理を行う場合に比べて、巡回型画像処理部１０や画像処理部１１に備えられるラインメモリを小さくすることができ、その分コストの増大を抑えることができる。
【００３４】
図４は、本発明の第２実施形態の画像処理装置を示す図である。なお。図１に示す構成と同じ構成には同じ符号を付している。
図４に示す画像処理装置１２において図１に示す画像処理装置１と異なる点は、ＨＶ変換部１３、１４と、ＶＨ変換部１５とを更に備えている点である。なお、図４に示す画像処理装置１２において記憶部３はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とする。また、画像処理装置１２における書込み制御部６及び読出し制御部９の動作は図２に示す動作と同じものとする。
【００３５】
図５は、ＨＶ変換部１３を示す図である。なお、ＨＶ変換部１４は、ＨＶ変換部１３と同じであるため図示を省略する。
図５に示すＨＶ変換部１３は、選択部１６、１７と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１８−１〜１８−ｎとを備えて構成されている。なお、ＳＲＡＭ１８−１〜１８−ｎの数は、ブロック画像の縦方向の画素（以下、ブロックラインという）の数と同じとする。
【００３６】
選択部１６は、読出し部７により記憶部３からバーストアクセス単位で読み出された各画素をＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎに順番に格納させていく。
ＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎに１ブロック画像分の画素が格納されると、ＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎからそれぞれ１画素ずつ出力される。
【００３７】
選択部１７は、元のブロックラインと同じ並び順になるように、ＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎからそれぞれ出力される各画素を順番に巡回型画像処理部１０に出力してく。このとき、記憶部３からバーストアクセス単位で読み出された新たな各画素が選択部１６を介してＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎに格納されていく。途切れる事無く画像データを出力する為には、ＳＲＡＭ１８−１〜ＳＲＡＭ１８−ｎは、それぞれ、少なくとも２回分のバーストアクセス単位の画素を格納することが可能な記憶容量を備えている必要がある。
【００３８】
このような動作を繰り返し行うことにより、記憶部３からバーストアクセス単位で読み出したフレーム画像をブロック画像単位で巡回型画像処理部１０に出力することができる。
【００３９】
図６は、ＶＨ変換部１５を示す図である。
図６に示すＶＨ変換部１５は、選択部１９、２０と、ＳＲＡＭ２１−１〜ＳＲＡＭ２１−ｎとを備えて構成されている。なお、ＳＲＡＭ２１−１〜２１−ｎは、それぞれ、バーストアクセス単位の各画素を格納することが可能な記憶容量を備えているものとし、ＳＲＡＭ２１−１〜２１−ｎの数は、ブロックライン内の画素数と同じとする。
【００４０】
選択部１９は、巡回型画像処理部１０から出力されるブロックラインの各画素を１画素ずつ対応するＳＲＡＭ２１−１〜ＳＲＡＭ２１−ｎに格納させていく。
ＳＲＡＭ２１−１〜ＳＲＡＭ２１−ｎにバーストアクセス単位の画素が格納されると、ＳＲＡＭ２１−１〜ＳＲＡＭ２１−ｎからそれぞれバーストアクセス単位の画素が出力される。
【００４１】
選択部２０は、元のブロック画像の横方向の各画素と同じ並び順になるように、ＳＲＡＭ２１−１〜ＳＲＡＭ２１−ｎからそれぞれ出力されるバーストアクセス単位の画素を順番に書込み部５に出力していく。
【００４２】
このような動作を繰り返し行うことにより、巡回型画像処理部１０から順次出力されるブロック画像をバーストアクセス単位で記憶部３に書き込んでいくことができる。
このように、図４に示す画像処理装置１２では、記憶部３からバーストアクセス単位で読み出したフレーム画像をブロック画像単位で巡回型画像処理部１０に出力するとともに、巡回型画像処理部１０から順次出力されるブロック画像をバーストアクセス単位で記憶部３に書き込んでいくことができるので、巡回型画像処理部１０において画像処理をブロック画像単位で行わせつつ、記憶部３のアクセス速度を上げることができる。
【００４３】
ところで、図１に示す画像処理装置１や図４に示す画像処理装置１２において、巡回型画像処理部１０又は画像処理部１１以降の画像処理部が、図７Ａに示すように、注目画素の周りの周辺画素を使用してその注目画素に対して画像処理を行う場合、図７Ｂに示すようなブロック画像の外周の各画素（破線が通る各画素）では、画像処理に必要な周辺画素が全て揃わないという問題が生じる。
【００４４】
そこで、図７Ｃに示すように、ブロック画像の外周の各画素をそれぞれ外側にコピーして画素の拡張を行うことが考えられる。例えば、図７Ｄに示すように、フレーム画像をブロック画像（１）〜ブロック画像（１２）に分割する場合を考える。ブロック画像（１）では上辺及び左辺のそれぞれの外側にそれぞれ拡張画素を生成する必要があり、ブロック画像（２）では上辺の外側のみに拡張画素を生成する必要がある。なお、ブロック画像（６）の外周の各画素に対しては、他のブロック画像の画素を周辺画素として使用することができるため新たに拡張画素を生成する必要がない。
【００４５】
以下、巡回型画像処理部１０において画素の拡張を行う場合を説明する。なお、巡回型画像処理部１０では、図７Ａに示すように、３×３の画素単位でブロック画像に対する拡張画素を生成していくものとする。
【００４６】
図８は、巡回型画像処理部１０に入力されるブロック画像の右辺及び左辺のそれぞれの外側に拡張画素を生成するための拡張部の一例を示す図である。また、図９は、図８に示す拡張部内の各構成の入出力を示すタイミングチャートである。なお、図９は、図７Ｄに示すブロック画像（２）、（３）が拡張部に入力されるときのタイミングチャートを示している。
【００４７】
図８に示す拡張部２２は、カウンタ２３と、Ｄｅｃｏｄｅ部２４と、Ｄｅｌａｙ部２５と、ラインメモリ２６、２７と、選択部２８、２９とを備えて構成されている。なお、拡張部２２は、選択部２９、ラインメモリ２６、及び選択部２８からそれぞれ出力される３つのブロックライン（Ｌｉｎｅ１〜３からそれぞれ出力される３つのブロックライン）を垂直方向（ブロックラインと同じ方向）に並列させて出力するものとする。
【００４８】
カウンタ２３は、最初のブロックラインが入力されるタイミングを示すＢｓｔパルス信号のパルスでリセットされ、ブロックラインが入力される度にカウントアップする。
Ｄｅｃｏｄｅ部２４は、カウンタ２３のカウント値とブロック画像の横方向のブロックライン数とが一致するタイミングを示す制御パルス信号Ｂを選択部２９及びＤｅｌａｙ部２５にそれぞれ出力する。
【００４９】
Ｄｅｌａｙ部２５は、制御パルス信号Ｂを１ブロックライン分遅延させて制御パルス信
号Ａとして選択部２８に出力する。
ラインメモリ２６は、拡張部２２に入力されるブロックラインを格納し、その格納したブロックラインを次のブロックラインの格納タイミングで出力する。
【００５０】
ラインメモリ２７は、ラインメモリ２６から出力されるブロックラインを格納し、その格納したブロックラインを次のブロックラインの格納タイミングで出力する。
選択部２８は、Ｄｅｌａｙ部２５から出力される制御パルス信号Ａのパルスが入力されると、ラインメモリ２６から出力されるブロックラインを選択して出力し、それ以外のとき、拡張部２２に入力されるブロックラインを選択して出力する。これにより、ブロック画像の右辺の外側に拡張画素を生成することができる。図９の例では、ブロック画像（２）の最終のブロックラインＢ２−ＬＮの外側にブロックラインＢ２−ＬＮを生成している。
【００５１】
選択部２９は、Ｄｅｃｏｄｅ部２４から出力される制御パルス信号Ｂのパルスが入力されるとき、ラインメモリ２６から出力されるブロックラインを選択して出力し、それ以外のとき、ラインメモリ２７から出力されるブロックラインを選択して出力する。これにより、ブロック画像の左辺の外側に拡張画素を生成することができる。図９の例では、ブロック画像（２）の最初のブロックラインＢ２−Ｌ１の外側にブロックラインＢ２−Ｌ１を生成し、ブロック画像（３）の最初のブロックラインＢ３−Ｌ１の外側にブロックラインＢ３−Ｌ１を生成している。
【００５２】
図１０は、巡回型画像処理部１０に入力されるブロック画像の上辺及び底辺（ブロックライン処理により、スキャン方向が縦になっている為）のそれぞれの外側に拡張画素を生成するための拡張部の一例を示す図である。また、図１１は、図１０に示す拡張部内の各構成の入出力を示すタイミングチャートである。なお、図１１は、図７Ｄに示すあるブロック画像において上から３つ目のブロックラインが拡張部に入力されるときを示している。
【００５３】
図１０に示す拡張部３０は、カウンタ３１と、Ｄｅｃｏｄｅ部３２と、Ｄｅｌａｙ部３３と、フリップフロップ（ＦＦ）３４〜３７と、選択部３８、３９とを備えて構成されている。なお、拡張部３０は、フリップフロップ３６、フリップフロップ３５、及びフリップフロップ３７からそれぞれ出力される３画素（Ｐ１〜３からそれぞれ出力される３画素）を水平方向（ブロック画像の横方向と同じ方向）に並列させて出力するものとする。
【００５４】
カウンタ３１は、ブロックラインの最初の画素が入力されるタイミングを示すＨｓｔパルス信号のパルスでリセットされ、画素が入力される度にカウントアップする。
Ｄｅｃｏｄｅ部３２は、カウンタ３１のカウント値とブロックラインの画素数とが一致するタイミングを示す制御パルス信号Ｃを選択部３８及びＤｅｌａｙ部３３にそれぞれ出力する。
【００５５】
Ｄｅｌａｙ部３３は、制御パルス信号Ｃを１画素分遅延させて制御パルス信号Ｄとして選択部３９に出力する。
フリップフロップ３４は、拡張部３０に入力されるブロックラインのうちの１画素を格納し、その格納した１画素を次の１画素の格納タイミングで出力する。
【００５６】
フリップフロップ３５は、フリップフロップ３４から出力される１画素を格納し、その格納した１画素を次の１画素の格納タイミングで出力する。
フリップフロップ３６は、選択部３８から出力される１画素を格納し、その格納した１画素を次の１画素の格納タイミングで出力する。
【００５７】
フリップフロップ３７は、選択部３９から出力される１画素を格納し、その格納した１画素を次の１画素の格納タイミングで出力する。
選択部３８は、Ｄｅｃｏｄｅ部３２から出力される制御パルス信号Ｃのパルスが入力されると、フリップフロップ３４から出力される１画素を選択して出力し、それ以外のとき、フリップフロップ３５から出力される１画素を選択して出力する。これにより、ブロック画像の上辺の外側に拡張画素を生成することができる。
【００５８】
選択部３９は、Ｄｅｌａｙ部３３から出力される制御パルス信号Ｄのパルスが入力されると、フリップフロップ３４から出力される１画素を選択して出力し、それ以外のとき、拡張部３０に入力されるブロックラインのうちの１画素を選択して出力する。これにより、ブロック画像の底辺の外側に拡張画素を生成することができる。
【００５９】
なお、巡回型画像処理部１０における画素の拡張処理は、上述した拡張処理以外を採用してもよい。
また、図４に示すように、巡回型画像処理部１０で現在処理されているブロック画像がフレーム画像のどのブロック画像であるかを示す位置情報を巡回型画像処理部１０に送るブロック位置情報部４０を画像処理装置１２に備え、その位置情報に基づいて巡回型画像処理部１０がブロック画像毎に拡張画素を生成するように構成してもよい。上記位置情報は、例えば、巡回型画像処理部１０の画像処理開始時にＣＰＵにより設定されてもよいし、巡回型画像処理部１０で画像処理が行われたブロック画像数をデコードした値としてもよい。
【００６０】
このように画素の拡張を行うことにより、巡回型画像処理部１０や画像処理部１１以降の画像処理部において周辺画素を使用して注目画素に対して画像処理を行う際に、入力されるブロック画像と同じサイズのブロック画像に対して画像処理を行うことができる。
【００６１】
図１２は、本発明の第３実施形態の画像処理装置を示す図である。なお、図４に示す構成と同じ構成には同じ符号を付している。また、図１２に示す画像処理装置４１では、画像処理部１１以降の画像処理部において周辺画素を使用した注目画素に対する画像処理が行われるものとし、巡回型画像処理部１０から出力される各ブロック画像にそれぞれ周辺画素が付加されるものとする。また、画像生成部２から出力されるフレーム画像が縦方向において複数のブロック画像に分割され巡回型画像処理部１０に出力されるものとする。
【００６２】
図１２に示す画像処理装置４１において、図４に示す画像処理装置１２と異なる点は、重なり部指示部４２を更に備え、ＨＶ変換部１４及びＶＨ変換部１５を削除している点である。また、記憶部３は、画像処理部１１以降の画像処理部において使用される周辺画素としてブロック間の重なり部分を記憶するためのエリア５、６を更に備えているものとする。また、画像処理装置４１における書込み制御部６及び読出し制御部９の動作は図２に示す動作と同じものとする。なお、書込み部５の書込み先又は読出し部８の読出し元としてエリア３とともにエリア５が設定され、書込み部５の書込み先又は読出し部８の読出し元としてエリア４とともにエリア６が設定されるものとする。
【００６３】
重なり部指示部４２は、画像生成部２により生成されるフレーム画像の縦幅及び横幅と、各ブロック画像の縦幅及び横幅と、上記重なり部分であるオーバーラップ部の縦幅とに基づいて、上のブロック画像との重なり部分である上オーバーラップ部の先頭画素位置（以下、上オーバーラップ部先頭画素位置という）、ブロック画像間で重ならない部分である内部画像の先頭画素位置（以下、内部画像先頭画素位置という）、及び下のブロック画像との重なり部分である下オーバーラップ部の先頭画素位置（以下、下オーバーラップ部先頭画素位置という）を求めるとともに、ブロックラインの画素数のうち内部画像に対応する「画素数Ａ」及びブロックラインの画素数のうち下オーバーラップ部に対応する「画
素数Ｂ」を求める。
【００６４】
図１３は、図１２に示す画像処理装置４１における書込み部５を示す図である。
図１３に示す書込み部５は、選択部４３、４４と、内部画像用ＳＲＡＭ４５と、下オーバーラップ部用ＳＲＡＭ４６と、ＳＲＡＭ管理部４７と、ＤＲＡＭ書込み制御部４８とを備えて構成されている。
【００６５】
ＳＲＡＭ管理部４７は、巡回型画像処理部１０から順次出力されるブロックラインの画素数をカウントし、そのカウント数と、重なり部指示部４２により求められる「画素数Ａ」及び「画素数Ｂ」とに基づいて、巡回型画像処理部１０から順次出力されるブロックラインの各画素を内部画像に対応する「画素Ａ」と下オーバーラップ部に対応する「画素Ｂ」とに分離するための分離用タイミングを求めるとともに、内部画像用ＳＲＡＭ４５に格納される「画素Ａ」がバーストアクセス単位の画素数になったことを示す内部画像バーストタイミング及び下オーバーラップ部用ＳＲＡＭ４６に格納される「画素Ｂ」がバーストアクセス単位の画素数になったことを示す下オーバーラップ部バーストタイミングを求める。
【００６６】
ＤＲＡＭ書込み制御部４８は、ＳＲＡＭ管理部４７により求められる内部画像バーストタイミング及び下オーバーラップ部バーストタイミングに基づいて、書込み先のエリアを切り替えるための書込みタイミングを求める。
【００６７】
選択部４３は、ＳＲＡＭ管理部４７により求められる分離用タイミングに基づいて、「画素Ａ」を内部画像用ＳＲＡＭ４５に格納するとともに、「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ４６に格納する。
【００６８】
内部画像用ＳＲＡＭ４５に格納された「画素Ａ」は、ＳＲＡＭ管理部４７により求められる内部画像バーストタイミングに基づいて、バーストアクセス単位で選択部４４に出力される。また、下オーバーラップ部用ＳＲＡＭ４６に格納された「画素Ｂ」は、ＳＲＡＭ管理部４７により求められる下オーバーラップ部バーストタイミングに基づいて、バーストアクセス単位で選択部４４に出力される。
【００６９】
選択部４４は、ＤＲＡＭ書込み制御部４８により求められる書込みタイミングに基づいて、内部画像用ＳＲＡＭ４５からバーストアクセス単位で出力される「画素Ａ」を記憶部３のエリア３又はエリア４に書き込むとともに、下オーバーラップ部用ＳＲＡＭ４６からバーストアクセス単位で出力される「画素Ｂ」を記憶部３のエリア５又はエリア６に書き込む。
【００７０】
図１４は、図１２に示す画像処理装置４１における読出し部８を示す図である。
図１４に示す読出し部８は、選択部４９、５０と、上オーバーラップ部用ＳＲＡＭ５１と、内部画像用ＳＲＡＭ５２と、下オーバーラップ部用ＳＲＡＭ５３と、ＤＲＡＭ読出し制御部５４と、ＳＲＡＭ管理部５５とを備えて構成されている。ここで選択部４３及び４９はＳＲＡＭへの書込みを制御すれば、必ずしも必要では無い。
【００７１】
ＤＲＡＭ読出し制御部５４は、重なり部指示部４２により求められる上オーバーラップ部先頭画素位置、内部画像先頭画素位置、及び下オーバーラップ部先頭画素位置に基づいて、記憶部３のエリア３又はエリア４からバーストアクセス単位で「画素Ａ」を、記憶部３のエリア５又はエリア６からバーストアクセス単位で「画素Ｂ」をそれぞれ読み出すとともに、上のブロック画像における「画素Ｂ」を上オーバーラップ部用ＳＲＡＭ５１に格納し、「画素Ａ」を内部画像用ＳＲＡＭ５２に格納し、「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ５３に格納するための格納用タイミングを求める。
【００７２】
ＳＲＡＭ管理部５５は、上オーバーラップ部用ＳＲＡＭ５１に格納された「画素Ｂ」を「画素数Ｂ」単位で読み出し、内部画像用ＳＲＡＭ５２に格納される「画素Ａ」を「画素数Ａ」単位で読み出し、下オーバーラップ部用ＳＲＡＭ５３に格納される「画素Ｂ」を「画素数Ｂ」単位で読み出すとともに、上オーバーラップ部用ＳＲＡＭ５１、内部画像用ＳＲＡＭ５２、及び下オーバーラップ部用ＳＲＡＭ５３からそれぞれ読み出された画素が元のブロックラインの画素の並び順で巡回型画像処理部１０に出力されるための出力タイミングを求める。
【００７３】
選択部４９は、ＤＲＡＭ読出し制御部５４により求められる格納用タイミングに基づいて、記憶部３のエリア５又はエリア６からバーストアクセス単位で読み出された上のブロック画像における「画素Ｂ」を上オーバーラップ部用ＳＲＡＭ５１に格納し、記憶部３のエリア３又はエリア４からバーストアクセス単位で読み出された「画素Ａ」を内部画像用ＳＲＡＭ５２に格納し、記憶部３のエリア５又はエリア６からバーストアクセス単位で読み出された「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ５３に格納する。
【００７４】
選択部５０は、ＳＲＡＭ管理部５５により求められる出力タイミングに基づいて、元のブロックラインの画素の並び順になるように、上オーバーラップ部用ＳＲＡＭ５１、内部画像用ＳＲＡＭ５２、及び下オーバーラップ部用ＳＲＡＭ５３からそれぞれ読み出される画素を巡回型画像処理部１０に出力する。
【００７５】
例えば、図１５に示すように、フレーム画像が縦方向に３つのブロック画像（１）〜（３）に分割される場合を考える。なお、フレーム画像の外周の外側に生成される周辺画素は省略している。
【００７６】
まず、ブロック画像（１）について説明する。
書込み部５の選択部４３は、巡回型画像処理部１０から順次出力されるブロックラインのうち「画素Ａ−１」を内部画像用ＳＲＡＭ４５に格納し、「画素Ｂ−１」を下オーバーラップ部用ＳＲＡＭ４６に格納する。
【００７７】
次に、書込み部５の選択部４４は、内部画像用ＳＲＡＭ４５に格納された「画素Ａ−１」をバーストアクセス単位で記憶部３のエリア３に書き込むとともに、下オーバーラップ部用ＳＲＡＭ４６に格納された「画素Ｂ−１」をバーストアクセス単位で記憶部３のエリア５に書き込む。
【００７８】
次に、読出し部８の選択部４９は、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−１」を内部画像用ＳＲＡＭ５２に格納し、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−１」を下オーバーラップ部用ＳＲＡＭ５３に格納する。
【００７９】
そして、読出し部８の選択部５０は、内部画像用ＳＲＡＭ５２に格納された「画素Ａ−１」を「画素数Ａ」単位で巡回型画像処理部１０に出力した後、下オーバーラップ部用ＳＲＡＭ５３に格納された「画素Ｂ−１」を「画素数Ｂ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【００８０】
次に、ブロック画像（２）について説明する。
書込み部５の選択部４３は、巡回型画像処理部１０から順次出力されるブロックラインのうち「画素Ａ−２」を内部画像用ＳＲＡＭ４５に格納し、「画素Ｂ−２」を下オーバーラップ部用ＳＲＡＭ４６に格納する。
【００８１】
次に、書込み部５の選択部４４は、内部画像用ＳＲＡＭ４５に格納された「画素Ａ−２」をバーストアクセス単位で記憶部３のエリア３に書き込むとともに、下オーバーラップ部用ＳＲＡＭ４６に格納された「画素Ｂ−２」をバーストアクセス単位で記憶部３のエリア５に書き込む。
【００８２】
次に、読出し部８の選択部４９は、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−１」を上オーバーラップ部用ＳＲＡＭ５１に格納し、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−２」を内部画像用ＳＲＡＭ５２に格納し、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−２」を下オーバーラップ部用ＳＲＡＭ５３に格納する。
【００８３】
そして、読出し部８の選択部５０は、上オーバーラップ部用ＳＲＡＭ５１に格納された「画素Ｂ−１」を「画素数Ｂ」単位で巡回型画像処理部１０に出力した後、内部画像用ＳＲＡＭ５２に格納された「画素Ａ−２」を「画素数Ａ」単位で巡回型画像処理部１０に出力し、その後、下オーバーラップ部用ＳＲＡＭ５３に格納された「画素Ｂ−２」を「画素数Ｂ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【００８４】
次に、ブロック画像（３）について説明する。
書込み部５の選択部４３は、巡回型画像処理部１０から順次出力されるブロックラインのうち「画素Ａ−３」を内部画像用ＳＲＡＭ４５に格納する。
【００８５】
次に、書込み部５の選択部４４は、内部画像用ＳＲＡＭ４５に格納された「画素Ａ−３」をバーストアクセス単位で記憶部３のエリア３に書き込む。
次に、読出し部８の選択部４９は、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−２」を上オーバーラップ部用ＳＲＡＭ５１に格納し、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−３」を内部画像用ＳＲＡＭ５２に格納する。
【００８６】
そして、読出し部８の選択部５０は、上オーバーラップ部用ＳＲＡＭ５１に格納された「画素Ｂ−２」を「画素数Ｂ」単位で巡回型画像処理部１０に出力した後、内部画像用ＳＲＡＭ５２に格納された「画素Ａ−３」を「画素数Ａ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【００８７】
このように、図１２に示す画像処理装置４１では、画像処理部１１以降の画像処理部で使用される周辺画素としてのブロック画像間の重なり部分を、ブロック画像間で重ならない部分とは別に記憶部３に記憶させておき、元のブロック画像と同じになるように、記憶部３から巡回型画像処理部１０に重なり部分及び重ならない部分を出力しているため、各ブロック画像にそれぞれ対応する周辺画素をすべて記憶部３に記憶させる必要がない。そのため、周辺画素用の記憶領域を記憶部３に増やすことを抑えることができるため、コストの増大を抑えることができる。
【００８８】
また、図１２に示す画像処理装置４１では、ＨＶ変換部１４及びＶＨ変換部１５を削除している分、図４に示す画像処理装置１２に比べて、コストを低減することができる。
図１６は、本発明の第４実施形態の画像処理装置を示す図である。なお、図１２に示す構成と同じ構成には同じ符号を付している。また、図１６に示す画像処理装置５６では、画像処理部１１以降の画像処理部の他に、巡回型画像処理部１０においても周辺画素を使用した注目画素に対する画像処理が行われるものとする。そのため、巡回型画像処理部１０から出力される各ブロック画像にそれぞれ画像処理部１１以降の画像処理部において必要な周辺画素と巡回型画像処理部１０において必要な周辺画素の２種類の周辺画素が付加されるものとする。
【００８９】
図１６に示す画像処理装置５６において、図１２に示す画像処理装置４１と異なる点は、巡回型画像処理部１０において使用される周辺画素を記憶するための記憶領域としてエリア７、８を更に記憶部３が備えている点である。また、画像処理装置５６における書込み制御部６及び読出し制御部９の動作は図２に示す動作と同じものとする。なお、書込み部５の書込み先又は読出し部８の読出し元としてエリア３とともにエリア５及びエリア７が設定され、書込み部５の書込み先又は読出し部８の読出し元としてエリア４とともにエリア６及びエリア８が設定されるものとする。
【００９０】
また、図１６に示す重なり部指示部４２は、画像生成部２により生成されるフレーム画像の縦幅及び横幅と、ブロック画像の縦幅及び横幅と、上記重なり部分であるオーバーラップ部の縦幅とに基づいて、画像処理部１１以降の画像処理部において使用される周辺画素であり、かつ、上のブロック画像との重なり部分である上オーバーラップ部の先頭画素位置（以下、上オーバーラップ部先頭画素位置という）、巡回型画像処理部１０において使用される周辺画素であり、かつ、上のブロック画像との重なり部分である巡回用上オーバーラップ部の先頭画素位置（以下、巡回用上オーバーラップ部先頭画素位置という）、ブロック画像間で重ならない部分である内部画像の先頭画素位置（以下、内部画像先頭画素位置という）、画像処理部１１以降の画像処理部において使用される周辺画素であり、かつ、下のブロック画像との重なり部分である下オーバーラップ部の先頭画素位置（以下、下オーバーラップ部先頭画素位置という）、巡回型画像処理部１０において使用される周辺画素であり、かつ、下のブロック画像との重なり部分である巡回用下オーバーラップ部の先頭画素位置（以下、巡回用下オーバーラップ部先頭画素位置という）を求めるとともに、ブロックラインの画素数のうち内部画像に対応する「画素数Ａ」、ブロックラインの画素数のうち下オーバーラップ部に対応する「画素数Ｂ」、及びブロックラインの画素数のうち巡回用上オーバーラップ部に対応する「画素数Ｃ」を求める。
【００９１】
図１７は、図１６に示す画像処理装置５６における書込み部５を示す図である。
図１７に示す書込み部５は、選択部５７、５８と、巡回上オーバーラップ部用ＳＲＡＭ５９と、内部画像用ＳＲＡＭ６０と、下オーバーラップ部用ＳＲＡＭ６１と、ＳＲＡＭ管理部６２と、ＤＲＡＭ書込み制御部６３とを備えて構成されている。
【００９２】
ＳＲＡＭ管理部６２は、巡回型画像処理部１０から順次出力されるブロックラインの画素数をカウントし、そのカウント数と、重なり部指示部４２により求められる「画素数Ａ」、「画素数Ｂ」、及び「画素数Ｃ」とに基づいて、巡回型画像処理部１０から順次出力されるブロックラインの各画素を巡回用上オーバーラップ部に対応する「画素Ｃ」と内部画像に対応する「画素Ａ」と下オーバーラップ部に対応する「画素Ｂ」とに分離するための分離用タイミングを求めるとともに、巡回上オーバーラップ部用ＳＲＡＭ５９に格納される「画素Ｃ」がバーストアクセス単位の画素数になったことを示す巡回用上オーバーラップ部バーストタイミング、内部画像用ＳＲＡＭ６０に格納される「画素Ａ」がバーストアクセス単位の画素数になったことを示す内部画像バーストタイミング、及び下オーバーラップ部用ＳＲＡＭ６１に格納される「画素Ｂ」がバーストアクセス単位の画素数になったことを示す下オーバーラップ部バーストタイミングを求める。
【００９３】
ＤＲＡＭ書込み制御部６３は、ＳＲＡＭ管理部６２により求められる巡回用上オーバーラップ部バーストタイミング、内部画像バーストタイミング、及び下オーバーラップ部バーストタイミングに基づいて、書込み先のエリアを切り替えるための書込みタイミングを求める。
【００９４】
選択部５７は、ＳＲＡＭ管理部６２により求められる分離用タイミングに基づいて、「画素Ｃ」を巡回上オーバーラップ部用ＳＲＡＭ５９に格納し、「画素Ａ」を内部画像用Ｓ
ＲＡＭ６０に格納し、「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ６１に格納する。
【００９５】
巡回上オーバーラップ部用ＳＲＡＭ５９に格納された「画素Ｃ」は、ＳＲＡＭ管理部６２により求められる巡回用上オーバーラップ部バーストタイミングに基づいて、バーストアクセス単位で選択部５８に出力される。また、内部画像用ＳＲＡＭ６０に格納された「画素Ａ」は、ＳＲＡＭ管理部６２により求められる内部画像バーストタイミングに基づいて、バーストアクセス単位で選択部５８に出力される。また、下オーバーラップ部用ＳＲＡＭ６１に格納された「画素Ｂ」は、ＳＲＡＭ管理部６２により求められる下オーバーラップ部バーストタイミングに基づいて、バーストアクセス単位で選択部５８に出力される。
【００９６】
選択部５８は、ＤＲＡＭ書込み制御部６３により求められる書込みタイミングに基づいて、巡回上オーバーラップ部用ＳＲＡＭ５９からバーストアクセス単位で出力される「画素Ｃ」を記憶部３のエリア７又はエリア８に書き込み、内部画像用ＳＲＡＭ６０からバーストアクセス単位で出力される「画素Ａ」を記憶部３のエリア３又はエリア４に書き込み、下オーバーラップ部用ＳＲＡＭ６１からバーストアクセス単位で出力される「画素Ｂ」を記憶部３のエリア５又はエリア６に書き込む。
【００９７】
図１８は、図１６に示す画像処理装置５６における読出し部８を示す図である。
図１８に示す読出し部８は、選択部６４、６５と、上オーバーラップ部用ＳＲＡＭ６６と、巡回上オーバーラップ部用ＳＲＡＭ６７と、内部画像用ＳＲＡＭ６８と、下オーバーラップ部用ＳＲＡＭ６９と、巡回下オーバーラップ部用ＳＲＡＭ７０と、ＤＲＡＭ読出し制御部７１と、ＳＲＡＭ管理部７２とを備えて構成されている。
【００９８】
ＤＲＡＭ読出し制御部７１は、重なり部指示部４２により求められる上オーバーラップ部先頭画素位置、巡回用上オーバーラップ部先頭画素位置、内部画像先頭画素位置、下オーバーラップ部先頭画素位置、及び巡回用下オーバーラップ部先頭画素位置に基づいて、記憶部３のエリア５又はエリア６からバーストアクセス単位で上のブロック画像における「画素Ｂ」を、記憶部３のエリア７又はエリア８からバーストアクセス単位で「画素Ｃ」を、記憶部３のエリア３又はエリア４からバーストアクセス単位で「画素Ａ」を、記憶部３のエリア５又はエリア６からバーストアクセス単位で「画素Ｂ」を、記憶部３のエリア７又はエリア８からバーストアクセス単位で下のブロック画像における「画素Ｃ」をそれぞれ読み出すとともに、上のブロック画像における「画素Ｂ」を上オーバーラップ部用ＳＲＡＭ６６に格納し、「画素Ｃ」を巡回上オーバーラップ部用ＳＲＡＭ６７に格納し、「画素Ａ」を内部画像用ＳＲＡＭ６８に格納し、「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ６９に格納し、下のブロック画像における「画素Ｃ」を巡回下オーバーラップ部用ＳＲＡＭ７０に格納するための格納用タイミングを求める。
【００９９】
ＳＲＡＭ管理部７２は、上オーバーラップ部用ＳＲＡＭ６６に格納された「画素Ｂ」を「画素数Ｂ」単位で読み出し、巡回上オーバーラップ部用ＳＲＡＭ６７に格納された「画素Ｃ」を「画素数Ｃ」単位で読み出し、内部画像用ＳＲＡＭ６８に格納された「画素Ａ」を「画素数Ａ」単位で読み出し、下オーバーラップ部用ＳＲＡＭ６９に格納された「画素Ｂ」を「画素数Ｂ」単位で読み出し、巡回下オーバーラップ部用ＳＲＡＭ７０に格納された「画素Ｃ」を「画素数Ｃ」単位で読み出すとともに、上オーバーラップ部用ＳＲＡＭ６６、巡回上オーバーラップ部用ＳＲＡＭ６７、内部画像用ＳＲＡＭ６８、下オーバーラップ部用ＳＲＡＭ６９、及び巡回下オーバーラップ部用ＳＲＡＭ７０からそれぞれ読み出された画素が元のブロックラインの画素の並び順で巡回型画像処理部１０に出力されるための出力タイミングを求める。
【０１００】
選択部６４は、ＤＲＡＭ読出し制御部７１により求められる格納用タイミングに基づい
て、記憶部３のエリア５又はエリア６からバーストアクセス単位で読み出された上のブロック画像における「画素Ｂ」を上オーバーラップ部用ＳＲＡＭ６６に格納し、記憶部３のエリア７又はエリア８からバーストアクセス単位で読み出された「画素Ｃ」を巡回上オーバーラップ部用ＳＲＡＭ６７に格納し、記憶部３のエリア３又はエリア４からバーストアクセス単位で読み出された「画素Ａ」を内部画像用ＳＲＡＭ６８に格納し、記憶部３のエリア５又はエリア６からバーストアクセス単位で読み出された「画素Ｂ」を下オーバーラップ部用ＳＲＡＭ６９に格納し、記憶部３のエリア７又はエリア８からバーストアクセス単位で読み出された下のブロック画像における「画素Ｃ」を巡回下オーバーラップ部用ＳＲＡＭ７０に格納する。
【０１０１】
選択部６５は、ＳＲＡＭ管理部７２により求められる出力タイミングに基づいて、元のブロックラインの画素の並び順になるように、上オーバーラップ部用ＳＲＡＭ６６、巡回上オーバーラップ部用ＳＲＡＭ６７、内部画像用ＳＲＡＭ６８、下オーバーラップ部用ＳＲＡＭ６９、及び巡回下オーバーラップ部用ＳＲＡＭ７０からそれぞれ読み出される画素を巡回型画像処理部１０に出力する。
【０１０２】
例えば、図１９に示すように、フレーム画像が縦方向に３つのブロック画像（１）〜（３）に分割される場合を考える。なお、フレーム画像の外周の外側に生成される周辺画素は省略している。
【０１０３】
まず、（１）のブロック画像処理時、書込み部５の選択部５７は、巡回型画像処理部１０から出力されるブロック画像の各ブロックラインのうち「画素Ａ−１」を内部画像用ＳＲＡＭ６０に格納し、「画素Ｂ−１」を下オーバーラップ部用ＳＲＡＭ６１に格納する。そして、書込み部５の選択部５８は、内部画像用ＳＲＡＭ６０に格納された「画素Ａ−１」をバーストアクセス単位で記憶部３のエリア３に書き込むとともに、下オーバーラップ部用ＳＲＡＭ６１に格納された「画素Ｂ−１」をバーストアクセス単位で記憶部３のエリア５に書き込む。
【０１０４】
次に（２）のブロック画像処理時、書込み部５の選択部５７は、巡回型画像処理部１０から出力されるブロック画像の各ブロックラインのうち「画素Ｃ−２」を巡回上オーバーラップ部用ＳＲＡＭ５９に格納し、「画素Ａ−２」を内部画像用ＳＲＡＭ６０に格納し、「画素Ｂ−２」を下オーバーラップ部用ＳＲＡＭ６１に格納する。そして、書込み部５の選択部５８は、巡回上オーバーラップ部用ＳＲＡＭ５９に格納された「画素Ｃ−２」をバーストアクセス単位で記憶部３のエリア７に書き込み、内部画像用ＳＲＡＭ６０に格納された「画素Ａ−２」をバーストアクセス単位で記憶部３のエリア３に書き込み、下オーバーラップ部用ＳＲＡＭ６１に格納された「画素Ｂ−２」をバーストアクセス単位で記憶部３のエリア５に書き込む。
【０１０５】
次に（３）のブロック画像処理時、書込み部５の選択部５７は、巡回型画像処理部１０から出力されるブロック画像の各ブロックラインのうち「画素Ｃ−３」を巡回上オーバーラップ部用ＳＲＡＭ５９に格納し、「画素Ａ−３」を内部画像用ＳＲＡＭ６０に格納する。そして、書込み部５の選択部５８は、巡回上オーバーラップ部用ＳＲＡＭ５９に格納された「画素Ｃ−３」をバーストアクセス単位で記憶部３のエリア７に書き込むとともに、内部画像用ＳＲＡＭ６０に格納された「画素Ａ−３」をバーストアクセス単位で記憶部３のエリア３に書き込む。
【０１０６】
これにより、記憶部３のエリア３に１フレーム分の「画素Ａ−１」、「画素Ａ−２」、及び「画素Ａ−３」が書き込まれ、記憶部３のエリア５に１フレーム分の「画素Ｂ−１」及び「画素Ｂ−２」が書き込まれ、記憶部３のエリア７に１フレーム画像分の「画素Ｃ−２」及び「画素Ｃ−３」が書き込まれる。
【０１０７】
また、読出し部８の選択部６４は、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−１」を内部画像用ＳＲＡＭ６８に格納し、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−１」を下オーバーラップ部用ＳＲＡＭ６９に格納し、記憶部３のエリア７からバーストアクセス単位で読み出された「画素Ｃ−２」を巡回下オーバーラップ部用ＳＲＡＭ７０に格納する。
【０１０８】
次に、読出し部８の選択部６５は、内部画像用ＳＲＡＭ６８に格納された「画素Ａ−１」を「画素数Ａ」単位で巡回型画像処理部１０に出力した後、下オーバーラップ部用ＳＲＡＭ６９に格納された「画素Ｂ−１」を「画素数Ｂ」単位で巡回型画像処理部１０に出力し、その後、巡回下オーバーラップ部用ＳＲＡＭ７０に格納された「画素Ｃ−２」を「画素数Ｃ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【０１０９】
次に、読出し部８の選択部６４は、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−１」を上オーバーラップ部用ＳＲＡＭ６６に格納し、記憶部３のエリア７からバーストアクセス単位で読み出された「画素Ｃ−２」を巡回上オーバーラップ部用ＳＲＡＭ６７に格納し、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−２」を内部画像用ＳＲＡＭ６８に格納し、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−２」を下オーバーラップ部用ＳＲＡＭ６９に格納し、記憶部３のエリア７からバーストアクセス単位で読み出された「画素Ｃ−３」を巡回下オーバーラップ部用ＳＲＡＭ７０に格納する。
【０１１０】
次に、読出し部８の選択部６５は、上オーバーラップ部用ＳＲＡＭ６６に格納された「画素Ｂ−１」を「画素数Ｂ」単位で巡回型画像処理部１０に出力した後、巡回上オーバーラップ部用ＳＲＡＭ６７に格納された「画素Ｃ−２」を「画素数Ｃ」単位で巡回型画像処理部１０に出力し、その後、内部画像用ＳＲＡＭ６８に格納された「画素Ａ−２」を「画素数Ａ」単位で巡回型画像処理部１０に出力した後、下オーバーラップ部用ＳＲＡＭ６９に格納された「画素Ｂ−２」を「画素数Ｂ」単位で巡回型画像処理部１０に出力し、その後、巡回下オーバーラップ部用ＳＲＡＭ７０に格納された「画素Ｃ−３」を「画素数Ｃ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【０１１１】
次に、読出し部８の選択部６４は、記憶部３のエリア５からバーストアクセス単位で読み出された「画素Ｂ−２」を上オーバーラップ部用ＳＲＡＭ６６に格納し、記憶部３のエリア７からバーストアクセス単位で読み出された「画素Ｃ−３」を巡回上オーバーラップ部用ＳＲＡＭ６７に格納し、記憶部３のエリア３からバーストアクセス単位で読み出された「画素Ａ−３」を内部画像用ＳＲＡＭ６８に格納する。
【０１１２】
そして、読出し部８の選択部６５は、上オーバーラップ部用ＳＲＡＭ６６に格納された「画素Ｂ−２」を「画素数Ｂ」単位で巡回型画像処理部１０に出力した後、巡回上オーバーラップ部用ＳＲＡＭ６７に格納された「画素Ｃ−３」を「画素数Ｃ」単位で巡回型画像処理部１０に出力し、その後、内部画像用ＳＲＡＭ６８に格納された「画素Ａ−３」を「画素数Ａ」単位で巡回型画像処理部１０に出力することをブロック画像の横幅分繰り返す。
【０１１３】
これにより、元のブロック画像（１）〜（３）を順次記憶部３から巡回型画像処理部１０に出力することができる。
なお、次に巡回型画像処理部１０から出力されるフレーム画像に対しては、記憶部３のエリア４、エリア６、及びエリア８が使用され、上述の動作と同じ動作が行われる。
【０１１４】
このように、図１６に示す画像処理装置５６では、画像処理部１１以降の画像処理部で
使用される周辺画素としてのブロック画像間の重なり部分と、巡回型画像処理部１０で使用される周辺画素としてのブロック画像間の重なり部分とをそれぞれブロック画像間で重ならない部分とは別に記憶部３に記憶させておき、元のブロック画像と同じになるように、巡回型画像処理部１０に重なり部分及び重ならない部分を出力しているため、各ブロック画像にそれぞれ対応する周辺画素をすべて記憶部３に記憶させる必要がない。そのため、周辺画素用の記憶領域を記憶部３に増やすことを抑えることができるため、コストの増大を抑えることができる。
【０１１５】
また、図１６に示す画像処理装置５６においても、ＨＶ変換部１４及びＶＨ変換部１５を削除している分、図４に示す画像処理装置１２に比べて、コストを低減することができる。
【０１１６】
また、図１６に示す画像処理装置５６では、巡回型画像処理部１０で使用される周辺画素としてのブロック画像間の重なり部分が記憶部３において飛び飛びの場所に記憶されないため、記憶部３のアクセス効率の低下を抑えることができ、記憶部３のスループットの劣化を抑えることができる。
【０１１７】
また、ここで巡回画像の記録時、内部画像用として、上下のオーバーラップ部も含めて書込んでも良い。例えば、図１９のブロック画像（２）の処理時、内部画像用として、Ｃ−２、Ａ−２、Ｂ−２を含む部分を１つの部分として保存し、Ｃ−２及びＢ−２は、それぞれ巡回用上オーバーラップ、下オーバーラップとして２重に保存する。
【０１１８】
この様にすれば、ＤＲＡＭに保存するデータ量は、若干増えるが、読み出し時は上オーバーラップ部と内部画像用と巡回用下オーバーラップ部を読み出せば良く、図１８の巡回用上オーバーラップ部用ＲＡＭ６７と下オーバーラップ部用ＲＡＭ６９及びこれらの制御部を削除でき、回路規模を削減できる。
【０１１９】
図２０は、本発明の第５実施形態の画像処理装置を示す図である。なお、図１６に示す構成と同じ構成には同じ符号を付している。また、図２０に示す画像処理装置７３においても、画像処理部１１以降の画像処理部と巡回型画像処理部１０で、周辺画素を使用した注目画素に対する画像処理が行われるものとする。そのため、巡回型画像処理部１０から出力される各ブロック画像にそれぞれ画像処理部１１以降の画像処理部において必要な周辺画素と巡回型画像処理部１０において必要な周辺画素の２種類の周辺画素が付加されるものとする。
【０１２０】
図２０に示す画像処理装置７３において、図１６に示す画像処理装置５６と異なる点は、画像生成部２から出力される各フレーム画像を記憶部３のエリア１αに順次上書きしていき、巡回型画像処理部１０から出力される各フレーム画像のそれぞれの「画素Ａ」を記憶部３のエリア３αに順次上書きしていき、巡回型画像処理部１０から出力される各フレーム画像のそれぞれの「画素Ｂ」を記憶部３のエリア５αに順次上書きしていき、巡回型画像処理部１０から出力される各フレーム画像のそれぞれの「画素Ｃ」を記憶部３のエリア７αに順次上書きしている点である。
【０１２１】
また、図２０に示す画像処理装置７３では、例えば、次のフレーム画像の「画素Ｂ」を記憶部３のエリア５αに上書きする場合において、まだ必要な、前のフレーム画像の「画素Ｂ」が上書きされないように、１ブロック画像の「画素Ｂ」分先頭画素書込みポインタ及び先頭画素読出しポインタをずらして次のフレーム画像の「画素Ｂ」を上書きする。そのため、記憶部３のエリア５αは、少なくとも１ブロック画像の「画素Ｂ」分以上の記憶容量を余分に備える。同様に、記憶部３のエリア７αは、少なくとも１ブロック画像の「画素Ｃ」分以上の記憶容量を余分に備える。また、図２０に示す画像処理装置７３の読出
し制御部６及び書込み制御部９は、画素のずらし量を考慮して先頭画素書込みポインタ及び先頭画素読出しポインタを設定するものとする。
【０１２２】
図２１は、画像処理装置７３における書込み制御部６及び読出し制御部９の動作を説明するためのフローチャートである。なお、図２２に示すように、記憶部３のエリア１αには先頭画素位置Ａｄｄ＿１１〜最終画素位置Ａｄｄ＿１２の記憶領域が割り当てられており、エリア３αには先頭画素位置Ａｄｄ＿２１〜最終画素位置Ａｄｄ＿２２の記憶領域が割り当てられており、エリア５αには先頭画素位置Ａｄｄ＿３１〜最終画素位置Ａｄｄ＿３２の記憶領域が割り当てられており、エリア７αには先頭画素位置Ａｄｄ＿４１〜最終画素位置Ａｄｄ＿４２の記憶領域が割り当てられているものとする。また、エリア１α、エリア３α、エリア５α、エリア７αは、それぞれ、リング状の記憶領域であり、図２３に示すように、下から上に画素が書き込まれていき記憶領域がなくなると、始めの記憶領域に戻って下から上に画素が上書きされていくものとする。フレーム画像を縦方向に３つのブロック画像に分割する場合は、図２４に示すように、エリア５α、エリア７αでそれぞれ重なり部分の画素分ずらして上書きを行う。
【０１２３】
まず、画像生成部２からフレーム画像が出力されると、書込み制御部６及び読出し制御部９は、書込み部４におけるフレーム画像の先頭画素書込みポインタＰｗ１＿１として記憶部３のエリア１αの先頭画素位置Ａｄｄ＿１１を、書込み部５における「画素Ａ」の先頭画素書込みポインタＰｗ２＿１として記憶部３のエリア３αの先頭画素位置Ａｄｄ＿２１を、書込み部５における「画素Ｂ」の先頭画素書込みポインタＰｗ２＿２として記憶部３のエリア５αの先頭画素位置Ａｄｄ＿３１を、書込み部５における「画素Ｃ」の先頭画素書込みポインタＰｗ２＿３として記憶部３のエリア７αの先頭画素位置Ａｄｄ＿４１をそれぞれ設定する（ＳＴＥＰ１α）。
【０１２４】
次に、書込み制御部６及び読出し制御部９は、書込み部４１におけるフレーム画像分の書込み動作が完了したか否かを判断する（ＳＴＥＰ２α）。
書込み部４の書込み動作が完了していないと判断した場合（ＳＴＥＰ２αがＮｏ）、書込み制御部６及び読出し制御部９は、ユーザによるスイッチ操作などにより画像処理装置１の動作終了指示が入力された、又は画像処理装置１の電源が切られたか否かを判断する（ＳＴＥＰ３α）。
【０１２５】
動作終了指示が入力された、又は画像処理装置１の電源が切られたと判断した場合（ＳＴＥＰ３αがＹｅｓ）、書込み制御部６及び読出し制御部９は、動作を終了する。
一方、動作終了指示が入力されていない、又は画像処理装置１の電源が切られていないと判断した場合（ＳＴＥＰ３αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ２に戻る。
【０１２６】
また、書込み部４の書込み動作が完了したと判断した場合（ＳＴＥＰ２αがＹｅｓ）、書込み制御部６及び読出し制御部９は、書込みされた画像の先頭ポインタを、次の巡回画像処理の為にＰｗ１＿１ｄとして記憶し、次にＰｗ１＿１の更新を行う（ＳＴＥＰ４α）。すなわち、書込み制御部６及び読出し制御部９は、Ｐｗ１＿１ｄ＝Ｐｗ１＿１を設定した後、書込み部４におけるフレーム画像の先頭画素書込みポインタＰｗ１＿１として（先頭画素書込みポインタＰｗ１＿１）−（Ｄ１（１フレームでの画素のずらし量））を設定する。なお、全フレームのＰｗ１＿１の値をＰｗ１＿１ｄに保持しておく必要がある。また、画素をずらす必要がない場合はＤ１をゼロに設定する。また、画像生成部２からの画像入力速度と、画像処理速度や処理の位相関係がハッキリ出来ない場合は、２フレーム分以上のＤＲＡＭ領域を確保し、書込み完了の都度、書込み開始ポインタを切り替えれば良く、先頭アドレス計算の為の、演算は不要となる。
【０１２７】
次に、書込み制御部６及び読出し制御部９は、先頭書込みポインタＰｗ１＿１が先頭画素位置Ａｄｄ＿１１よりも小さいか否かを判断する（ＳＴＥＰ５α）。
先頭書込みポインタＰｗ１＿１が先頭画素位置Ａｄｄ＿１１よりも小さいと判断した場合（ＳＴＥＰ５αがＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部４における１フレーム画像の先頭書込みポインタＰｗ１＿１として（先頭画素書込みポインタＰｗ１＿１）＋（（先頭画素位置Ａｄｄ＿１２）−（先頭画素位置Ａｄｄ−１１））を設定する（ＳＴＥＰ６α）。
【０１２８】
一方、先頭書込みポインタＰｗ１＿１が先頭画素位置Ａｄｄ＿１１よりも小さくないと判断した場合（ＳＴＥＰ５αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ７αに進む。
【０１２９】
次に、書込み制御部６及び読出し制御部９は、巡回型画像処理部１０の画像処理を開始させるとともに、画像生成部２により生成されるフレーム画像を書込み部４へ出力させる（ＳＴＥＰ７α）。なお、最初のフレーム画像は、巡回型画像処理部１０及び書込み部５を介してそのまま記憶部３のエリア３α、５α、７αに書き込まれる。
【０１３０】
次に、書込み制御部６及び読出し制御部９は、巡回型画像処理部１０における１フレーム画像分の画像処理が完了したか否かを判断する（ＳＴＥＰ８α）。
巡回型画像処理部１０における１フレーム画像分の画像処理が完了していないと判断した場合（ＳＴＥＰ８αがＮｏ）、書込み制御部６及び読出し制御部９は、ユーザによるスイッチ操作などにより画像処理装置１の動作終了指示が入力された、又は画像処理装置１の電源が切られたか否かを判断する（ＳＴＥＰ９α）。
【０１３１】
動作終了指示が入力された、又は画像処理装置１の電源が切られたと判断した場合（ＳＴＥＰ９αがＹｅｓ）、書込み制御部６及び読出し制御部９は、動作を終了する。
一方、動作終了指示が入力されていない、又は画像処理装置１の電源が切られていないと判断した場合（ＳＴＥＰ９αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ８αに戻る。
【０１３２】
また、巡回型画像処理部１０における１フレーム画像分の画像処理が完了していると判断した場合（ＳＴＥＰ８αがＹｅｓ）、書込み制御部６及び読出し制御部９は、読出し部７におけるフレーム画像の次の読み出しの先頭ポインタＰｒ１として、ＳＴＥＰ４αで記憶しておいた、Ｐｗ１＿１ｄを設定する（ＳＴＥＰ１０α）。
【０１３３】
次に、書込み制御部６及び読出し制御部９は、読出し部８における「画素Ａ」全体の先頭画素読出しポインタＰｒ２＿１として先頭画素書込みポインタＰｗ２＿１を、読出し部８における「画素Ｂ」全体の先頭画素読出しポインタＰｒ２＿２として先頭画素書込みポインタＰｗ２＿２を、読出し部８における「画素Ｃ」全体の先頭画素読出しポインタＰｒ２＿３として先頭画素書込みポインタＰｗ２＿３をそれぞれ設定するとともに、書込み部５における「画素Ａ」全体の先頭画素書込みポインタＰｗ２＿１として（先頭画素書込みポインタＰｗ２＿１）−（Ｄ２（１ブロック画像の「画素Ａ」分の画素のずらし量））を、書込み部５における「画素Ｂ」全体の先頭画素書込みポインタＰｗ２＿２として（先頭画素書込みポインタＰｗ２＿２）−（Ｄ３（１ブロック画像の「画素Ｂ」分の画素のずらし量））を、書込み部５における「画素Ｃ」全体の先頭画素書込みポインタＰｗ２＿３として（先頭画素書込みポインタＰｗ２＿３）−（Ｄ４（１ブロック画像の「画素Ｃ」分のずらし量））をそれぞれ設定する（ＳＴＥＰ１１α）。なお、１ブロック画像の「画素Ａ」分の画素をずらす必要がない場合はＤ２をゼロに設定し、１ブロック画像の「画素Ｂ」分の画素をずらす必要がない場合はＤ３をゼロに設定し、１ブロック画像の「画素Ｃ」分の画素をずらす必要がない場合はＤ４をゼロに設定する。
【０１３４】
次に、書込み制御部６及び読出し制御部９は、先頭書込みポインタＰｗ２＿１が先頭画素位置Ａｄｄ＿２１よりも小さいか否かを判断する（ＳＴＥＰ１２α）。
先頭書込みポインタＰｗ２＿１が先頭画素位置Ａｄｄ＿２１よりも小さいと判断した場合（ＳＴＥＰ１２αがＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部５における「画素Ａ」全体の先頭書込みポインタＰｗ２＿１として（先頭画素書込みポインタＰｗ２＿１）＋（（先頭画素位置Ａｄｄ＿２２）−（先頭画素位置Ａｄｄ−２１））を設定する（ＳＴＥＰ１３α）。
【０１３５】
一方、先頭書込みポインタＰｗ２＿１が先頭画素位置Ａｄｄ＿２１よりも小さくないと判断した場合（ＳＴＥＰ１２αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ１４αに進む。
【０１３６】
次に、書込み制御部６及び読出し制御部９は、先頭書込みポインタＰｗ２＿２が先頭画素位置Ａｄｄ＿３１よりも小さいか否かを判断する（ＳＴＥＰ１４α）。
先頭書込みポインタＰｗ２＿２が先頭画素位置Ａｄｄ＿３１よりも小さいと判断した場合（ＳＴＥＰ１４αがＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部５における「画素Ｂ」全体の先頭書込みポインタＰｗ２＿２として（先頭画素書込みポインタＰｗ２＿２）＋（（先頭画素位置Ａｄｄ＿３２）−（先頭画素位置Ａｄｄ−３１））を設定する（ＳＴＥＰ１５α）。
【０１３７】
一方、先頭書込みポインタＰｗ２＿２が先頭画素位置Ａｄｄ＿３１よりも小さくないと判断した場合（ＳＴＥＰ１４αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ１６αに進む。
【０１３８】
次に、書込み制御部６及び読出し制御部９は、先頭書込みポインタＰｗ２＿３が先頭画素位置Ａｄｄ＿４１よりも小さいか否かを判断する（ＳＴＥＰ１６α）。
先頭書込みポインタＰｗ２＿３が先頭画素位置Ａｄｄ＿４１よりも小さいと判断した場合（ＳＴＥＰ１６αがＹｅｓ）、書込み制御部６及び読出し制御部９は、書込み部５における「画素Ｃ」全体の先頭書込みポインタＰｗ２＿３として（先頭画素書込みポインタＰｗ２＿３）＋（（先頭画素位置Ａｄｄ＿４２）−（先頭画素位置Ａｄｄ−４１））を設定し（ＳＴＥＰ１７α）、ＳＴＥＰ２αに戻る。
【０１３９】
一方、先頭書込みポインタＰｗ２＿３が先頭画素位置Ａｄｄ＿４１よりも小さくないと判断した場合（ＳＴＥＰ１６αがＮｏ）、書込み制御部６及び読出し制御部９は、ＳＴＥＰ２αに戻る。
【０１４０】
なお、図２１に示すフローチャートでは、巡回型画像処理部１０の画像処理を開始させるタイミングを、書込み部４の書込み動作が完了したと判断された後にしているが、巡回型画像処理部１０の画像処理が、書込み部４からの画像書込を追い越さない程度であれば、巡回型画像処理部１０の画像処理を開始させるタイミングを、書込み部４が書込み動作を完了させる前にしてもよい。
【０１４１】
このように、図２０に示す画像処理装置５６では、まだ利用される画素を上書きされないようにすることができるため、記憶部３の各エリアを１つにまとめて構成することができ記憶部３の記憶容量を低減することができる。
【０１４２】
なお、上記実施形態では、画像処理部１１以降の画像処理部や巡回型画像処理部１０におけるフレームメモリの記憶容量を削減するために、フレーム画像を縦方向に分割する構成であるが、図２５Ａに示すように、フレーム画像をさらに横方向にも分割してもよい。
このように構成する場合、画像処理部１１以降の画像処理部や巡回型画像処理部１０におけるフレームメモリの数を削減することができコストの増大をさらに抑えることができる。また、フレーム画像の横方向のブロック画像間において、他のフレーム画像のブロック画像に対して画像処理を行うことができる。また、このような構成において、画像処理部１１以降の画像処理部や巡回型画像処理部１０において周辺画素を使用して注目画素を処理する場合、図２５Ｂに示すように、左右のブロック画像間の重なり部分は、右のブロック画像を巡回型画像処理部１０に出力するときに再度記憶部３から読み出して出力する。また、図２０に示す画像処理装置５６のように、記憶部３に画素を上書きしていく場合は、図２６に示すように、エリア１α、エリア３α、エリア５α、エリア７αでそれぞれ重なり部分の画素分ずらして上書きを行う。
【図面の簡単な説明】
【０１４３】
【図１】本発明の第１実施形態の画像処理装置を示す図である。
【図２】書込み制御部及び読込み制御部の動作を説明するためのフローチャートである。
【図３】エリア指定の一例を示す図である。
【図４】本発明の第２実施形態の画像処理装置を示す図である。
【図５】ＨＶ変換部を示す図である。
【図６】ＶＨ変換部を示す図である。
【図７Ａ】注目画素と周辺画素を示す図である。
【図７Ｂ】フレーム画像の一例を示す図である。
【図７Ｃ】拡張画素の生成方法の一例を示す図である。
【図７Ｄ】フレーム画像の分割例を示す図である。
【図８】拡張部を示す図である。
【図９】拡張部内の各構成の入出力を示すタイミングチャートである。
【図１０】拡張部を示す図である。
【図１１】拡張部内の各構成の入出力を示すタイミングチャートである。
【図１２】本発明の第３実施形態の画像処理装置を示す図である。
【図１３】書込み部を示す図である。
【図１４】読出し部を示す図である。
【図１５】フレーム画像の分割例を示す図である。
【図１６】本発明の第４実施形態の画像処理装置を示す図である。
【図１７】書込み部を示す図である。
【図１８】読出し部を示す図である。
【図１９】フレーム画像の分割例を示す図である。
【図２０】本発明の第５実施形態の画像処理装置を示す図である。
【図２１】書込み制御部及び読込み制御部の動作を説明するためのフローチャートである。
【図２２】記憶部の各エリアを示す図である。
【図２３】上書き動作を説明するための図である。
【図２４】上書きの一例を示す図である。
【図２５Ａ】フレーム画像の分割例を示す図である。
【図２５Ｂ】左右のブロック画像間の重なり部を示す図である。
【図２６】上書きの一例を示す図である。
【符号の説明】
【０１４４】
１  画像処理装置
２  画像生成部
３  記憶部
４、５  書込み部
６  書込み制御部
７、８  読出し部
９  読出し制御部
１０  巡回型画像処理部
１１  画像処理部
１２  画像処理装置
１３、１４  ＨＶ変換部
１５  ＶＨ変換部
１６、１７  選択部
１８  ＳＲＡＭ
１９、２０  選択部
２１  ＳＲＡＭ
４０  ブロック位置情報部
４１  画像処理装置
４２  重なり部指示部
５６  画像処理装置
７３  画像処理装置
【図３】
2010135949.tif 000003
【図５】
2010135949.tif 000004
【図６】
2010135949.tif 000005
【図７Ｄ】
2010135949.tif 000006
【図８】
2010135949.tif 000007
【図１０】
2010135949.tif 000008
【図１３】
2010135949.tif 000009
【図１７】
2010135949.tif 000010
【図１８】
2010135949.tif 000011
【図２２】
2010135949.tif 000012
【図２５Ａ】
2010135949.tif 000013
【図２６】
2010135949.tif 000014
【図１】
2010135949.tif 000015
【図２】
2010135949.tif 000016
【図４】
2010135949.tif 000017
【図７Ａ】
2010135949.tif 000018
【図７Ｂ】
2010135949.tif 000019
【図７Ｃ】
2010135949.tif 000020
【図９】
2010135949.tif 000021
【図１１】
2010135949.tif 000022
【図１２】
2010135949.tif 000023
【図１４】
2010135949.tif 000024
【図１５】
2010135949.tif 000025
【図１６】
2010135949.tif 000026
【図１９】
2010135949.tif 000027
【図２０】
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【図２１】
2010135949.tif 000029
【図２３】
2010135949.tif 000030
【図２４】
2010135949.tif 000031
【図２５Ｂ】
2010135949.tif 000032