【手続補正書】
【提出日】平成16年12月8日(2004.12.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項３】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、
第２の所定電流を生成する手段と、
前記第１の電流と前記第２の電流を比較する手段とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項４】
前記第２の電流を生成する手段は、前記第１の電流の増減する刻みと等しい電流値の刻みで設定でき、可変であることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項５】
前記第２の電流の最小値は、前記第１の電流の最小値よりも大きく、前記第２の電流の最大値は、前記第１の電流の最大値よりも小さいことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項６】
前記第１の電流と前記第２の電流を比較する手段は、前記第１の電流を流すダイオード接続の第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタとゲート電圧が等しく、ドレイン端が第２の電流を生成する手段に接続された第２のＭＯＳ型トランジスタとを備えたことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項７】
前記第１の電流を生成する手段は、ゲートに所定の固定電位が印加される第１のＭＯＳトランジスタと、前記第１のＭＯＳ型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第２のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トランジスタと直列に接続される第１のスイッチ素子からなる電流経路を並列に複数備え、
前記第２の電流を生成する手段は、ゲートに前記固定電位を受ける第１のＭＯＳ型トランジスタと同じ形状の第３のＭＯＳ型トランジスタと、前記第３のＭＯＳ型トランジスタに直列に接続され、第２の電流値の設定に関わる制御信号によりゲートを制御される第４のＭＯＳ型トランジスタと、前記第３のＭＯＳ型トランジスタと第４のＭＯＳ型トランジスタと直列に接続される第２のスイッチ素子からなる複数の電流経路と、前記第１の電流を生成する手段の１つの電流経路の電流値よりも小さい電流を生成する電流経路とを備えたことを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項８】
前記第１，第２のスイッチ素子は、それぞれフューズ素子であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１，第２のスイッチ素子は、それぞれゲートを制御されたＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１１】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
第２の所定電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１２】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
第２の所定電流を生成するように構成された第２の回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１３】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
所定の第２の電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１４】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
第２の所定電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【請求項１５】
電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイから読み出したデータ、またはメモリセルに書き込むデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成するように構成された第１の回路と、
第２の所定電流を生成するように構成された第２の回路と、
前記第１の回路と前記第２の回路に接続され、前記第１の電流と前記第２の電流の絶対値を決めるように構成された電流制御回路と、
前記第１の電流と前記第２の電流を比較するように構成された第３の回路とを備え、
前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出することを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“１”または“０”の数を検出する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
更に、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”に比例した第１の電流を生成する手段と、第２の所定電流を生成する手段と、前記第１の電流と前記第２の電流を比較する手段とを備え、前記第１の電流と前記第２の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“１”または“０”の数を検出する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記半導体記憶装置において、前記第２の電流を生成する手段は、前記第１の電流の増減する刻みと等しい電流値の刻みで設定でき、可変である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上記半導体記憶装置において、前記第２の電流の最小値は、前記第１の電流の最小値よりも大きく、前記第２の電流の最大値は、前記第１の電流の最大値よりも小さい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記半導体記憶装置において、前記第１の電流と前記第２の電流を比較する手段は、前記第１の電流を流すダイオード接続の第１のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタとゲート電圧が等しく、ドレイン端が第２の電流を生成する手段に接続された第２のＭＯＳ型トランジスタとを備える。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
上記半導体記憶装置において、前記第１の電流を生成する手段は、ゲートに所定の固定電位が印加される第１のＭＯＳトランジスタと、前記第１のＭＯＳ型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第２のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トランジスタと直列に接続される第１のスイッチ素子からなる電流経路を並列に複数備え、前記第２の電流を生成する手段は、ゲートに前記固定電位を受ける第１のＭＯＳ型トランジスタと同じ形状の第３のＭＯＳ型トランジスタと、前記第３のＭＯＳ型トランジスタに直列に接続され、第２の電流値の設定に関わる制御信号によりゲートを制御される第４のＭＯＳ型トランジスタと、前記第３のＭＯＳ型トランジスタと第４のＭＯＳ型トランジスタと直列に接続される第２のスイッチ素子からなる複数の電流経路と、前記第１の電流を生成する手段の１つの電流経路の電流値よりも小さい電流を生成する電流経路とを備える。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
上記半導体記憶装置において、前記第１，第２のスイッチ素子は、それぞれフューズ素子である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
上記半導体記憶装置において、前記第１，第２のスイッチ素子は、それぞれゲートを制御されたＭＯＳトランジスタである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上記のような構成によれば、書き込み動作後のベリファイ読み出し結果が保持されたラッチ回路の“１”あるいは“０”データを第１の電流に変換し、検出側では所定の第２の電流を流して、第１の電流と第２の電流を比較することによって、一括動作で所定数の“１”データあるいは“０”データがあるかどうかの判定ができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路に保持されているデータは、書き込みベリファイ読み出し後の結果であり、次の書き込みデータでもある。すなわち、書き込みデータはベリファイ読み出し結果を兼ねることが可能であるため、書き込みデータが保持されるラッチ回路のデータ“０”の数、あるいは“１”の数を数えることによっても、書き込みベリファイの結果を知ることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、上記のような構成によれば、データ“０”あるいは“１”を有するラッチ回路群を検出することによって、より短い時間での検出が可能である。複数のラッチ回路群とは、例えば１バイト分のラッチ回路を示す。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
例えば“０”データを保持するラッチ回路の数に比例した第１の電流の刻みと、所定の第２の電流の刻みが同じで且つ可変にすれば、“０”データを保持するラッチ回路の数を検出することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
フェイルデータを有するラッチ回路が０である場合に、第１の電流は最小の０となり、第２の電流の最小値が０より大きければフェイルデータが０個であることが検出できる。また、第２の電流の最大値が第１の電流の最大値よりも小さければ、フェイルデータが所定の数以上であることを検出できる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
第１の電流と第２の電流をトランジスタの動作点電圧に変換して出力することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
第１の電流と第２の電流を同じ構成に基づいて生成するため回路構成が容易になる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
第１，第２のスイッチ素子は、フューズ素子で構成できる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
第１，第２のスイッチ素子を回路に置き換えれば、ＥＰＲＯＭやＥＥＰＲＯＭにより、フューズの状態に相当するデータが保持されたシステムに対応することができる。