【手続補正書】
【提出日】平成16年3月3日(2004.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法：
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の内壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の酸化シリコン膜を形成する工程、
（ｄ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｅ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締める工程、
（ｆ）前記窒化シリコン膜の上部の前記第３の酸化シリコン膜を除去して前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１の酸化シリコン膜を形成するための熱酸化温度、前記第２の酸化シリコン膜を形成するための熱酸化温度、前記第３の酸化シリコン膜を焼き締めるための熱処理温度は、いずれも１０００℃以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２の酸化シリコン膜を形成するための熱酸化温度は、８００℃以上、１０００℃以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法であって、前記溝のテーパ角（θ）は、８５°以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程の後、前記（ｄ）工程に先立って、前記溝の内壁を酸窒化処理することにより、前記溝の内壁に形成された前記第２の酸化シリコン膜と前記半導体基板の活性領域との界面近傍に窒化シリコン層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程の後、前記（ｄ）工程に先立って、前記溝の内壁に形成された前記第２の酸化シリコン膜と前記半導体基板の素子分離領域との界面近傍に窒素をイオン打ち込みすることにより、前記溝の内壁に形成された前記第２の酸化シリコン膜と前記半導体基板の素子分離領域との界面近傍に窒化シリコン層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｅ）工程を前記（ｆ）工程の後に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程を窒素を含む雰囲気中で行い、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の窒化シリコン膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程の後、前記（ｄ）工程に先立って、少なくとも前記第２の酸化シリコン膜の表面に第２の窒化シリコン膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程において、前記（ｂ）工程で露出した部分の前記半導体基板上にも前記第２の酸化シリコン膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜を選択的にエッチングする工程、
（ｂ）前記（ａ）工程で露出した前記半導体基板の表面部分に等方性のエッチングを行う工程、
（ｃ）前記素子分離領域の前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記半導体基板を熱酸化することにより、前記溝の内壁に第２の酸化シリコン膜を形成する工程、
（ｅ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締める工程、
（ｇ）前記窒化シリコン膜の上部の前記第３の酸化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｈ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法であって、前記（ｂ）工程において、前記素子分離領域の端部の前記半導体基板にアンダーカットを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を堆積し、次いで、素子分離領域の前記第１の窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の酸化シリコン膜を形成する工程、
（ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法で第２の窒化シリコン膜を堆積する工程、
（ｅ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締める工程、
（ｇ）前記第１の窒化シリコン膜の上部の前記第３の酸化シリコン膜および前記第２の窒化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜および前記第２の窒化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｈ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記第１の窒化シリコン膜をエッチングで除去する工程、
（ｉ）前記素子分離溝の肩部の前記第３の酸化シリコン膜を熱酸化してその膜厚を厚くすることにより、前記第１の窒化シリコン膜をエッチングで除去する際に、前記素子分離溝の肩部の前記第２の窒化シリコン膜が同時に除去されることによって生じた凹みを塞ぐ工程、
（ｊ）前記活性領域に半導体素子を形成する工程。
【請求項１４】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を堆積し、次いで、素子分離領域の前記第１の窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の酸化シリコン膜を形成する工程、
（ｄ）前記溝の内部を含む前記半導体基板上にＣＶＤ法で第２の窒化シリコン膜を堆積する工程、
（ｅ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記第１の窒化シリコン膜の上部の前記第３の酸化シリコン膜および前記第２の窒化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜および前記第２の窒化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締めると共に、前記第１の窒化シリコン膜の表面および前記素子分離溝の肩部の前記第２の窒化シリコン膜の表面を酸化する工程、
（ｈ）前記素子分離溝で周囲を規定された活性領域の表面の上部の前記第１の窒化シリコン膜およびその表面の酸化膜をエッチングして除去する工程、
（ｉ）前記活性領域に半導体素子を形成する工程。
【請求項１５】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板の主面上に第２の酸化シリコン膜を堆積して前記溝を前記第２の酸化シリコン膜で埋め込む工程、
（ｄ）前記半導体基板を熱酸化することにより、前記溝に埋め込まれた前記第２の酸化シリコン膜を焼き締めると共に、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第３の酸化シリコン膜を形成する工程、
（ｅ）前記窒化シリコン膜の上部の前記第２の酸化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第２の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｆ）前記素子分離溝で周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項１６】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板の主面上に第２の酸化シリコン膜を堆積して前記溝を前記第２の酸化シリコン膜で埋め込む工程、
（ｄ）前記窒化シリコン膜の上部の前記第２の酸化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第２の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｅ）前記半導体基板を熱酸化することにより、前記溝に埋め込まれた前記第２の酸化シリコン膜を焼き締めると共に、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第３の酸化シリコン膜を形成する工程、
（ｆ）前記素子分離溝で周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項１７】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の酸化シリコン膜を形成する工程、
（ｄ）前記半導体基板の主面上に多結晶シリコン膜を堆積する工程、
（ｅ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締めると共に、前記多結晶シリコン膜を酸化して少なくともその一部を酸化シリコン膜に変える工程、
（ｇ）前記窒化シリコン膜の上部の前記第３の酸化シリコン膜および前記酸化シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜および前記酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｈ）前記素子分離溝で周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項１８】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の側壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第２の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の２倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第１の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の３倍もしくはそれ以下の膜厚を有する第２の酸化シリコン膜を形成する工程、
（ｄ）前記半導体基板の主面上に多結晶シリコン膜を堆積する工程、
（ｅ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｆ）前記窒化シリコン膜の上部の前記第３の酸化シリコン膜および前記多結晶シリコン膜を除去し、前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜および前記多結晶シリコン膜が埋め込まれた素子分離溝を形成する工程、（ｇ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締めると共に、前記多結晶シリコン膜を酸化して少なくともその一部を酸化シリコン膜に変える工程、
（ｈ）前記素子分離溝で周囲を規定された活性領域の表面の上部の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項１９】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の内壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱窒化することにより、前記溝の内壁に第２の窒化シリコン膜を形成する工程、
（ｄ）前記半導体基板の主面上に第２の酸化シリコン膜を堆積して前記溝を前記第２の酸化シリコン膜で埋め込む工程、
（ｅ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第２の酸化シリコン膜を焼き締める工程、
（ｆ）前記第１の窒化シリコン膜の上部の前記第２の酸化シリコン膜を除去して前記溝の内部のみに残すことにより、前記第２の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記第１の窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項２０】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の内壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を活性領域側に後退させる工程、
（ｃ）前記半導体基板を熱酸化することにより、前記溝の内壁に第２の酸化シリコン膜を形成した後、前記第２の酸化シリコン膜を窒化処理することにより、少なくともその一部を窒化シリコン膜に変える工程、
（ｄ）前記半導体基板の主面上に第３の酸化シリコン膜を堆積して前記溝を前記第３の酸化シリコン膜で埋め込む工程、
（ｅ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第３の酸化シリコン膜を焼き締める工程、
（ｆ）前記第１の窒化シリコン膜の上部の前記第３の酸化シリコン膜を除去して前記溝の内部のみに残すことにより、前記第３の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記第１の窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。
【請求項２１】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板を熱酸化してその主面に第１の酸化シリコン膜を形成した後、前記第１の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第１の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、
（ｂ）前記溝の内壁に露出した前記第１の酸化シリコン膜の一部をエッチングすることにより、前記第１の酸化シリコン膜を活性領域側に後退させる工程、
（ｃ）前記半導体基板上に多結晶シリコン膜を堆積した後、前記多結晶シリコン膜を窒化処理することにより、少なくともその一部を窒化シリコン膜に変える工程、
（ｄ）前記半導体基板の主面上に第２の酸化シリコン膜を堆積して前記溝を前記第２の酸化シリコン膜で埋め込む工程、
（ｅ）前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第２の酸化シリコン膜を焼き締める工程、
（ｆ）前記第１の窒化シリコン膜の上部の前記第２の酸化シリコン膜を除去して前記溝の内部のみに残すことにより、前記第２の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、
（ｇ）前記素子分離溝によって周囲を規定された活性領域の表面の上部の前記第１の窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。