【手続補正書】
【提出日】平成16年6月7日(2004.6.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
あらかじめ選択された論理状態を有する基準セルに対する抵抗性メモリデバイスにおけるメモリ・セルの論理状態を判定するための検知回路であって、
（ａ）第１のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セルに関連した第１のメモリ・セル・パラメータを求め、第２のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セルに関連した第２のメモリ・セル・パラメータを求めるように構成されたメモリ・セル検知回路と、
（ｂ）前記第１のバイアス電圧が前記基準セルに印加されたときに、前記基準セルに関連した第１の基準セル・パラメータを求め、前記第２のバイアス電圧が前記基準セルに印加されたときに、前記基準セルに関連した第２の基準セル・パラメータを求めるように構成された基準セル検知回路と、
（ｃ）前記第１のメモリ・セル・パラメータ及び／または前記第１の基準セル・パラメータを変更して、前記第１のバイアス電圧において、前記メモリ・セル・パラメータと前記基準セル・パラメータがほぼ等しくなるようにするための調整回路と、
（ｄ）前記第２のバイアス電圧における前記メモリ・セルの論理状態を判定するために、前記第２のメモリ・セル・パラメータと前記第２の基準セル・パラメータとの差を求めるための状態判定回路
を備える、検知回路。
【請求項２】
前記メモリ・セル検知回路が、前記第１のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セルに関連したメモリ・セル・ノードにおける第１のメモリ・セル電圧を求め、前記第２のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セル・ノードにおける第２のメモリ・セル電圧を求めるように構成されることからなる、請求項１に記載の検知回路。
【請求項３】
前記基準セル検知回路が、前記第１のバイアス電圧が前記基準セルに印加されたときに、前記基準セルに関連した基準・セル・ノードにおける第１の基準セル電圧を求め、前記第２のバイアス電圧が前記基準セルに印加されたときに、前記基準セル・ノードにおける第２の基準セル電圧を求めるように構成されることからなる、請求項２に記載の検知回路。
【請求項４】
前記状態判定回路に、前記メモリ・セル・パラメータと前記基準セル・パラメータとの差をあるしきい値とを比較して、前記メモリ・セルの論理状態を判定するための装置が含まれる、請求項１に記載の検知回路。
【請求項５】
前記状態判定回路が、前記メモリ・セルの論理状態を判定するために、前記メモリ・セル・パラメータと前記基準セル・パラメータの差が正極性であるかまたは負極性であるかを判定するための装置を備える、請求項１に記載の検知回路。
【請求項６】
前記メモリ・セル検知回路に、検知トランジスタが含まれ、前記基準セル検知回路に、前記検知トランジスタのゲートと共通であるゲートを有する基準トランジスタが含まれる、請求項３に記載の検知回路。
【請求項７】
前記調整回路に、前記検知トランジスタ及び／または前記基準トランジスタのバック・ゲートに接続され、前記検知トランジスタのバック・ゲートにおける電圧を選択的に変更して、前記第１の基準セル電圧が前記第１のメモリ・セル電圧にほぼ等しい均衡点に至るようにする電圧調整装置が含まれる、請求項６に記載の検知回路。
【請求項８】
前記バック・ゲートにおける電圧を前記均衡点に維持するために、前記バック・ゲートに関連付けられた電気的記憶装置をさらに備える、請求項７に記載の検知回路。
【請求項９】
前記電圧調整装置は、可変電圧発生器と、前記可変電圧発生器を前記バック・ゲートに選択的に接続するための装置を備えることからなる、請求項７に記載の検知回路。
【請求項１０】
前記可変電圧発生器、前記メモリ・セル・ノード、及び、前記基準セル・ノードと通信して、前記第１のメモリ・セル電圧と前記第１の基準セル電圧の差を決定し、及び、その差に応答して、前記可変電圧発生器を前記バック・ゲートに選択的に接続するための比較器をさらに備える、請求項９の検知回路。
【請求項１１】
前記メモリ・セル・ノード及び前記基準セル・ノードと通信して、前記第２のメモリ・セル電圧と前記第第２の基準セル電圧の差に応答して出力電圧を生成するための比較器回路をさらに備える請求項３の検知回路であって、その差が、前記メモリオ・セルの論理状態を示すことからなる、検知回路。
【請求項１２】
既知の論理状態に予め設定された基準セルを使用して、抵抗性メモリデバイスにおけるメモリ・セルの論理状態を判定するための検知回路であって、
（ａ）前記メモリ・セルと前記基準セルに第１のバイアス電圧を印加するための第１のバイアス電圧源と、
（ｂ）前記メモリ・セルに関連した第１のメモリ・セル・パラメータと、前記基準セルに関連した第１の基準セル・パラメータとを、いずれも前記第１のバイアス電圧において検知するための第１の検知装置と、
（ｃ）前記第１の基準セル・パラメータが前記第１のメモリ・セル・パラメータにほぼ等しくなるように、前記第１のメモリ・セル・パラメータ及び／または前記第１の基準セル・パラメータを変更するための調整装置と、
（ｄ）第２のバイアス電圧を前記メモリ・セル及び基準セルに印加するための第２のバイアス電圧源と、
（ｅ）前記メモリ・セルに関連した第２のメモリ・セル・パラメータと、前記基準セルに関連した第２の基準セル・パラメータとを、いずれも前記第２のバイアス電圧において検知するための第２の検知装置と、
（ｆ）前記第２のメモリ・セル・パラメータと前記第２の基準セル・パラメータの差を比較して、前記メモリ・セルの論理状態を決定するための比較回路
を備える、検知回路。
【請求項１３】
前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セルに関連したメモリ・セル・ノードにおける第１及び第２の電圧であり、前記第１及び第２の基準セル・パラメータが、前記基準セルに関連した基準セル・ノードにおける第１及び第２の基準セル電圧である、請求項１２の検知回路。
【請求項１４】
あらかじめ選択された論理状態を有する基準セルに対する抵抗性メモリデバイスにおけるメモリ・セルの論理状態を判定する方法であって、
（ａ）第１のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セルに関連した第１のメモリ・セル・パラメータを検知し、第２のバイアス電圧が前記メモリ・セルに印加されたときに、前記メモリ・セルに関連した第２のメモリ・セル・パラメータを検知するステップと、
（ｂ）前記第１のバイアス電圧が前記基準セルに印加されたときに、前記基準セルに関連した第１の基準セル・パラメータを検知し、前記第２のバイアス電圧が前記基準セルに印加されたときに、前記基準セルに関連した第２の基準セル・パラメータを検知するステップと、
（ｃ）前記第１のメモリ・セル・パラメータ及び／または前記第１の基準セル・パラメータを変更して、前記メモリ・セル・パラメータと前記基準セル・パラメータがほぼ等しくなるようにするステップと、
（ｄ）前記メモリ・セルの論理状態を判定するために、前記第２のメモリ・セル・パラメータと前記第２の基準セル・パラメータとの差を求めるステップ
を含む、方法。
【請求項１５】
前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セルに関連したメモリ・セル・ノードにおける第１及び第２の電圧であり、前記第１及び第２の基準セル・パラメータが、前記基準セルに関連した第１及び第２の電圧である、請求項１４に記載の方法。
【請求項１６】
前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セルに関連した第１及び第２の電流であり、前記第１及び第２の基準セル・パラメータが、前記基準セルに関連した第１及び第２の電流である、請求項１４に記載の方法。
【請求項１７】
前記比較するステップが、前記第１のメモリ・セル電圧と前記第１の基準セル電圧の差をある閾値と比較して、前記メモリ・セルの論理状態を決定するステップを含む、請求項１４の方法。
【請求項１８】
前記比較するステップが、前記第１のメモリ・セル電圧と前記第１の基準セル電圧の差が正極性であるか負極性であるかを判定して前記メモリ・セルの論理状態を決定するステップを含む、請求項１４の方法。
【請求項１９】
前記メモリ・セルを検知するために検知トランジスタが使用され、前記基準セルを検知するために、前記検知トランジスタのゲートと共通であるゲートを有する基準トランジスタが使用される、請求項１５に記載の方法。
【請求項２０】
前記変更するステップが、前記検知トランジスタ及び／または前記基準トランジスタのバック・ゲートに印加される電圧を調整することにより、該バック・ゲートにおける電圧を選択的に変更して、該バック・ゲートにおける電圧が、前記第１の基準セル電圧と前記第１のメモリ・セル電圧がほぼ等しい均衡点に至るようにするステップを含む、請求項１９に記載の方法。
【請求項２１】
前記バック・ゲートにおける電圧が、電気的記憶装置により前記均衡点に維持される、請求項２０の方法。
【請求項２２】
前記電圧が、前記バック・ゲートに可変電圧発生器を選択的に与えることにより、前記バック・ゲートにおいて調整される、請求項２０の方法。
【請求項２３】
既知の論理状態に予め設定された基準セルを使用して、抵抗性メモリデバイスにおけるメモリ・セルの論理状態を判定するための方法であって、
（ａ）第１のバイアス・電圧を前記メモリ・セルと前記基準セルに印加するステップと、
（ｂ）前記メモリ・セルに関連する第１のメモリ・セル・パラメータと、前記基準セルに関連する第１の基準セル・パラメータを、いずれも前記第１のバイアス・電圧において測定するステップと、
（ｃ）前記第１の基準セル・パラメータが前記第１のメモリ・セル・パラメータにほぼ等しくなるように、前記第１のメモリ・セル・パラメータ及び／または前記第１の基準セル・パラメータを調整するステップと、
（ｄ）第２のバイアス電圧を前記メモリ・セル及び基準セルに印加するステップと、
（ｅ）前記メモリ・セルに関連した第２のメモリ・セル・パラメータと、前記基準セルに関連した第２の基準セル・パラメータとを、いずれも前記第２のバイアス電圧において測定するステップと、
（ｆ）前記第２のメモリ・セル・パラメータと前記第２の基準セル・パラメータの差を比較して、前記メモリ・セルの論理状態を決定するステップ
を含む、方法。
【請求項２４】
前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セルに関連したメモリ・セル・ノードにおける第１及び第２の電圧であり、前記第１及び第２の基準セル・パラメータが、前記基準セルに関連した基準セル・ノードにおける第１及び第２の基準セル電圧である、請求項２３に記載の方法。