(57)【要約】      （修正有）【課題】キャパシタを含むメモリ素子において面積の縮小とジャンクション漏洩電流を抑制できるスイッチ及びその形成方法を提供する。【解決手段】メモリセルを含むメモリ素子において、メモリセルは、ストレージノード１０９ａ，１０９ｂ、第１電極１２４ａ及び第２電極１１４ａ，１１４ｂを含む。前記ストレージノード１０９ａ，１０９ｂは電荷を保存し、前記第１電極１２４ａは前記第２電極１１４ａ，１１４ｂに電圧が加わるとき、前記ストレージノード１０９ａ，１０９ｂと接続するように移動するメモリ素子。【選択図】図１
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【特許請求の範囲】
【請求項１】
ストレージノードと、
第１電極と、
第２電極を含むメモリセルと、を含み、
前記ストレージノードは電荷を保存するように形成し、前記第１電極は前記第２電極が活性化されたとき、前記ストレージノードと接続するように移動することを特徴とするメモリ素子。
【請求項２】
前記第１電極は、垂直部分、第１水平部分及び第２水平部分を含み、前記垂直部分は前記メモリセルが形成されている前記基板の平坦面に対して実質的に垂直で、前記第１及び第２水平部分は、前記基板の平坦面に対して実質的に平行であることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記垂直部分の第１端部は、前記第１水平部分の第１端部と接続され、前記第１水平部分の第２端部は前記第２電極上に形成された絶縁パターンに固定でき、前記垂直部分の第２端部は前記第２水平部分の第１端部と接続することを特徴とする請求項２に記載のメモリ素子。
【請求項４】
前記第１電極の垂直部分と前記ストレージノードと、前記第１電極の垂直部分と前記第２電極との間にはギャップが形成されることを特徴とする請求項３に記載のメモリ素子。
【請求項５】
前記垂直部分の第２端部は前記第２電極が活性化されなかったとき、前記ギャップによって前記ストレージノードと離隔することを特徴とする請求項４に記載のメモリ素子。
【請求項６】
前記垂直部分の第２端部は前記第２電極が活性化されたとき、前記ストレージノードと接触することを特徴とする請求項５に記載のメモリ素子。
【請求項７】
前記垂直部分の第２端部は前記ストレージノード側に突出することを特徴とする請求項３に記載のメモリ素子。
【請求項８】
前記第２電極は電圧が印加されたとき、活性化されることを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記ストレージノードは、キャパシタを含み、前記第１電極はビットラインを含み、前記第２電極はワードラインを含むことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
第１電極と
第２電極と、
ストレージノードと、を含むメモリセルから構成し、
前記第１電極は、第１ギャップによって前記第２電極と離隔し、第２ギャップによって前記ストレージノードと離隔し、前記第１電極は前記第２電極が活性化されたとき、前記ストレージノードと接続するように移動することを特徴とするメモリ素子。
【請求項１１】
前記第１及び第２ギャップは実質的に同一であることを特徴とする請求項１０に記載のメモリ素子。
【請求項１２】
前記第１ギャップは前記第２ギャップよりさらに大きいことを特徴とする請求項１０に記載のメモリ素子。
【請求項１３】
第１ワードライン第１キャパシタ及び第１ビットラインを含む第１メモリセルと、
第２ワードライン第２キャパシタ及び第１ビットラインと接続する第２ビットラインを含む第２メモリセルと、を含み、
前記第１ビットラインは、前記第１ワードラインが活性化されたとき、前記第１キャパシタと接続するように移動し、前記第２ビットラインは第２ワードラインが活性化されたとき、前記第２キャパシタと接続するように移動することを特徴とするメモリ素子。
【請求項１４】
前記第１メモリセルの前記第１ビットラインは第１垂直部分を含み、前記第２メモリセルの前記第２ビットラインは第２垂直部分を含み、前記第１及び第２垂直部分は、前記基板の平坦面に対して実質的に垂直し、前記第１及び第２メモリセルは、互いに実質的に平行に配置することを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
前記第１垂直部分の端部は、前記第１ワードラインが活性化されなかったとき、前記第１キャパシタから離隔され、前記第１垂直部分の端部は、前記第１ワードラインが活性化されたとき、前記第１キャパシタと接触することを特徴とする請求項１４に記載のメモリ素子。
【請求項１６】
前記第１垂直部分の端部は、前記第１キャパシタ側に突出することを特徴とする請求項１５に記載のメモリ素子。
【請求項１７】
前記第２垂直部分の端部は、前記第２ワードラインが活性化されなかったとき、前記第２キャパシタから離隔され、前記第２垂直部分の端部は、前記第２ワードラインが活性化されたとき、前記第２キャパシタと接触することを特徴とする請求項１４に記載のメモリ素子。
【請求項１８】
前記第２垂直部分の端部は、前記第２キャパシタ側に突出することを特徴とする請求項１７に記載のメモリ素子。
【請求項１９】
前記第１及び第２ワードラインは電圧を印加することによって活性化されることを特徴とする請求項１３に記載のメモリ素子。
【請求項２０】
前記絶縁パターンは、前記第１及び第２ワードライン上に形成され、前記第１及び第２ビットラインは前記絶縁パターンに固定されることを特徴とする請求項１３に記載のメモリ素子。
【請求項２１】
前記第１及び第２ビットラインは、前記絶縁パターンに対して実質的に対称することを特徴とする請求項２０に記載のメモリ素子。
【請求項２２】
基板と、
基板上に形成し、電荷を保存するキャパシタと、
前記キャパシタ上に配置されるワードラインと、
前記ワードライン上に形成され、絶縁パターンに固定されるビットラインを含み、
前記ビットラインは、ギャップによって前記ワードライン及び前記キャパシタから離隔し、前記ビットラインは前記基板の平坦面に対して実質的に垂直する垂直部分を含み、前記ビットラインの垂直部分は前記ワードラインが活性化されたとき、前記キャパシタと接触するように移動することを特徴とするメモリ素子。
【請求項２３】
前記ワードラインとキャパシタとの間に形成される第１層間絶縁膜をさらに含むことを特徴とする請求項２２に記載のメモリ素子。
【請求項２４】
前記ワードラインと絶縁パターンとの間に形成された第２層間絶縁膜をさらに含むことを特徴とする請求項２３に記載のメモリ素子。
【請求項２５】
前記ビットラインは水平部分をさらに含み、前記水平部分の第１端部は前記垂直部分の第１端部と接続され、前記水平部分の第２端部は前記絶縁パターンに固定されることを特徴とする請求項２２に記載のメモリ素子。
【請求項２６】
前記ビットラインの垂直部分の第２端部は、前記ワードラインが活性化されなかったとき、前記キャパシタから離隔することを特徴とする請求項２５に記載のメモリ素子。
【請求項２７】
前記ビットラインの垂直部分の第２端部は前記ワードラインが活性化されたとき、前記キャパシタと接触することを特徴とする請求項２６に記載のメモリ素子。
【請求項２８】
前記垂直部分の第２端部は、前記キャパシタ側に突出することを特徴とする請求項２７に記載のメモリ素子。
【請求項２９】
前記ワードラインは電圧が印加されたとき、活性化することを特徴とする請求項２２に記載のメモリ素子。
【請求項３０】
前記ビットラインは、少なくとも２階の膜を含むことを特徴とする請求項２２に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電機機械的スイッチ及びその形成方法に関する。より詳しくは、ストレージノードと接続された移動可能な電極を有する電気機械的スイッチ及びその形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭは、１つの状態（ｓｏｌｉｄ  ｓｔａｔｅ）のメモリで、セルに保存されたデータを維持するためにはリフレッシュ動作が要求される。ＤＲＡＭの、メモリセルは、ＭＯＳトランジスタとキャパシタを含む。前記キャパシタに保存された電荷は、漏洩電流によって損失され、前記メモリは前記損失された電荷を維持させるためのリフレッシュ動作を周期的に行わなければならない。前記ＭＯＳトランジスタは、メモリセル内でスイッチとして動作する。前記メモリに保存されたデータを読み出すためには、センス増幅器を使用して前記キャパシタの電圧をデータラインで検出しなければならない。書き込み動作またはリフレッシュ動作を行う場合には、前記データラインは入力ラインになる。ＤＲＡＭセル内に入力されたアドレスのＭＯＳトランジスタがターンオンされ、前記キャパシタは入力されるデータに従って電荷が充電されるかまたは放電されうる。
【０００３】
ＤＲＡＭの容量を増加させるための１つの方法として、ＭＯＳトランジスタの大きさが減少されるべきである。しかし、前記ＭＯＳトランジスタの大きさが減少されるほどショートチャネル効果及びジャンクション漏洩電流のような問題が発生するようになる。さらに、メモリセルで使用されるＭＯＳトランジスタは、半導体基板上に必ず形成されるべきである。また、前記ＤＲＡＭをなすセルアレイが積層構造を有する場合、前記半導体基板は、前記ＭＯＳトランジスタを有するメモリセルの上、下部アレイの間にも配置されるべきである。
【０００４】
よって、メモリ素子に使用されるさらに改善されたスイッチング素子が要求される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許６，６１１，０３３号明細書（２００３．０８．２６出願）
【特許文献２】特開２００４−０２５３２１号公報（２００４．０１．２９出願）
【特許文献３】特開２００６−１４７９９５号公報（２００６．０６．０８出願）
【発明の概要】
【課題を解決するための手段】
【０００６】
上述の本発明の一目的を達成するために、本発明の実施形態によるメモリ素子は、ストレージノードと、第１電極及び第２電極とを含むメモリセルを含み、前記ストレージノードは電荷を保存し、前記第１電極は前記第２電極が活性化されたとき、前記ストレージノードと接続するように移動する。
【０００７】
本発明の一実施形態によると、前記メモリ素子は、基板をさらに含み、前記基板上に前記メモリセルが形成される。
【０００８】
本発明の一実施形態によると、前記第１電極は、垂直部分、第１水平部分及び第２水平部分を含み、前記垂直部分は前記基板に対して実質的に垂直し、前記第１及び第２水平部分は、前記基板に対して実質的に平行する。
【０００９】
本発明の一実施形態によると、前記垂直部分の第１端部は、前記第１水平部分の第１端部と接続され、前記第１水平部分の第２端部は前記第２電極上に形成された絶縁パターンに固定でき、前記垂直部分の第２端部は前記第２水平部分の第１端部と接続する。
【００１０】
本発明の一実施形態によると、前記第１電極の垂直部分と前記ストレージノードとの間及び前記第１電極の垂直部分と前記第２電極との間にはギャップが形成されうる。
【００１１】
本発明の一実施形態によると、前記垂直部分の第２端部は前記第２電極が活性化されなかったとき、前記ギャップによって前記ストレージノードと離隔することができる。
【００１２】
本発明の一実施形態によると、前記垂直部分の第２端部は前記第２電極が活性化されたとき、前記ストレージノードと接触することができる。
【００１３】
本発明の一実施形態によると、前記垂直部分の第２端部は前記ストレージノード側に突出することができる。
【００１４】
本発明の一実施形態によると、前記第２電極は電圧が印加されることによって、活性化されうる。
【００１５】
本発明の一実施形態によると、前記ストレージノードは、キャパシタを含み、前記第１電極はビットラインを含み、前記第２電極はワードラインを含むことができる。
【００１６】
上述の他の目的を達成するために、本発明の一実施形態によるメモリ素子は、第１電極、第２電極と、及びストレージノードを含むメモリセルから構成され、前記第１電極は、第１ギャップによって前記第２電極と離隔され、第２ギャップによって前記ストレージノードと離隔され、前記第１電極は前記第２電極が活性化されたとき、前記ストレージノードと接続するように移動する。
【００１７】
本発明の一実施形態によると、前記第１ギャップ及び第２ギャップは実質的に同一であってもよい。
【００１８】
本発明の一実施形態によると、前記第１ギャップは前記第２ギャップよりはさらに大きくてもよい。
【００１９】
上述のまた他の目的を達成するための、本発明の一実施形態によるメモリ素子は、第１ワードライン、第１キャパシタ及びビットラインを含む第１メモリセルと、第２ワードライン、第２キャパシタ及びビットラインを含む第２メモリセルと、を含み、前記ビットラインは、前記第１ワードラインが活性化されたとき、前記第１キャパシタと接続するように移動し、前記ビットラインは第２ワードラインが活性化されたとき、前記第２キャパシタと接続するように移動する。
【００２０】
本発明の一実施形態によると、前記メモリセルは基板をさらに含み、前記第１メモリセル及び第２メモリセルは前記基板上に形成される。
【００２１】
本発明の一実施形態によると、前記第１メモリセルの前記ビットラインは第１垂直部分を含み、前記第２メモリセルの前記ビットラインは第２垂直部分を含み、前記第１及び第２垂直部分は、前記基板の平坦面に対して実質的に垂直し、前記第１及び第２垂直部分は、互いに実質的に平行する。
【００２２】
本発明の一実施形態によると、前記第１垂直部分の端部は、前記第１ワードラインが活性化されなかったとき、前記第１キャパシタから離隔し、前記第１垂直部分の端部は、前記第１ワードラインが活性化されたとき、前記第１キャパシタと接触する。
【００２３】
本発明の一実施形態によると、前記第１垂直部分の端部は、前記第１キャパシタ側に突出することができる。
【００２４】
本発明の一実施形態によると、前記第２垂直部分の端部は、前記第２ワードラインが活性化されなかったとき、前記第２キャパシタから離隔し、前記第２垂直部分の端部は、前記第２ワードラインが活性化されたとき、前記第２キャパシタと接触する。
【００２５】
本発明の一実施形態によると、前記第２垂直部分の端部は、前記第２キャパシタ側に突出することができる。
【００２６】
本発明の一実施形態によると、前記第１及び第２ワードラインは電圧を印加することによって活性化されうる。
【００２７】
本発明の一実施形態によると、絶縁パターンは、前記第１及び第２ワードライン上に形成されうる。また、前記ビットラインは前記絶縁パターンに固定されている。
【００２８】
本発明の一実施形態によると、前記ビットラインは、前記絶縁パターンに対して実質的に対称することができる。
【００２９】
上述の本発明のまた他の目的を達成するために、本発明の他の実施形態によるメモリ素子は、基板、基板上に形成されて、電荷を保存するキャパシタ、前記キャパシタ上に配置されるワードライン、及び前記ワードライン上に形成される絶縁パターンに固定されるビットラインを含み、前記ビットラインは、ギャップによって前記ワードライン及び前記キャパシタから離隔し、前記ビットラインは前記基板に対して実質的に垂直する垂直部分を含み、前記ビットラインの垂直部分は前記ワードラインが活性化されたとき、前記キャパシタと接触するように移動する。
【００３０】
本発明の一実施形態によると、前記メモリ素子は、前記ワードラインとキャパシタとの間に形成される第１層間絶縁膜をさらに含む。
【００３１】
本発明の一実施形態によると、前記メモリ素子は、前記ワードラインと絶縁パターンとの間に形成された第２層間絶縁膜をさらに含む。
【００３２】
本発明の一実施形態によると、前記ビットラインは水平部分をさらに含み、前記水平部分の第１端部は前記垂直部分の第１端部と接続し、前記水平部分の第２端部は前記絶縁パターンに固定する。
【００３３】
本発明の一実施形態によると、前記ビットラインの垂直部分の第２端部は、前記ワードラインが活性化されなかったとき、前記キャパシタから離隔する。
【００３４】
本発明の一実施形態によると、前記ビットラインの垂直部分の第２端部は前記ワードラインが活性化されたとき、前記キャパシタと接触することができる。
【００３５】
本発明の一実施形態によると、前記垂直部分の第２端部は、前記キャパシタ側に突出することができる。
【００３６】
本発明の一実施形態によると、前記ワードラインは電圧が印加されたとき、活性化することができる。
【００３７】
本発明の一実施形態によると、前記ビットラインは、少なくとも２つの膜を含むことができる。
【００３８】
上述の本発明のさらに他の目的を達成するために、本発明の他の実施形態によるメモリ素子は、キャパシタ、ワードライン及びビームラインを含むメモリセルで構成され、前記メモリセルは基板上に配置された導電プレート上に配置され、前記ビームラインの第１端部は前記導電プレート上に配置され、前記ビームラインは前記基板に対して実質的に垂直し、前記ビームラインの第２端部は前記ワードラインが活性化されたとき、前記キャパシタと電気的に接続するように移動する。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態による電気機械的スイッチを示す断面図である。
【図２】本発明の一実施形態による電気機械的スイッチを示す断面図である。
【図３】本発明の一実施形態による電気機械的スイッチを示す斜視図である。
【図４】本発明の一実施形態による図３のＡ−Ａ’ラインに沿って切断した電気機械的スイッチの断面図である。
【図５】本発明の一実施形態による電気機械的スイッチの断面図である。
【図６】本発明の一実施形態による電気機械的スイッチの断面図である。
【図７】本発明の一実施形態による電気機械的スイッチの断面図である。
【図８】本発明の一実施形態による電気機械的スイッチの断面図である。
【図９】本発明の一実施形態によるメモリ素子の断面図である。
【図１０】本発明の一実施形態によるメモリ素子の断面図である。
【図１１】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１２】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１３】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１４】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１５】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１６】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１７】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１８】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図１９】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２０】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２１】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２２】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２３】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２４】本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【図２５】本発明の一実施形態による埋立導電パターン形成方法を示す図である。
【図２６】本発明の一実施形態による埋立導電パターン形成方法を示す図である。
【図２７】本発明の一実施形態による埋立導電パターン形成方法を示す図である。
【図２８】本発明の一実施形態によるディンプルスイッチ構造の形成方法を示す図である。
【図２９】本発明の一実施形態による電気機械スイッチを有するメモリ素子を示す図である。
【図３０】本発明の一実施形態による電気機械スイッチを有するメモリ素子を示す図である。
【図３１】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３２】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３３】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３４】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３５】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３６】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３７】本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【図３８】本発明の一実施形態によるメモリ素子の断面図である。
【図３９】本発明の一実施形態によるメモリ素子の形成方法を示す図である。
【図４０】本発明の一実施形態によるメモリ素子の形成方法を示す図である。
【図４１】本発明の一実施形態によるメモリ素子を示す図である。
【図４２】本発明の一実施形態による電気機械的スイッチを示す図である。
【図４３】本発明の一実施形態によるメモリ素子を含むシステムを示す図である。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとするのではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００４１】
図１は、本発明の一実施形態による電気機械的スイッチを示す断面図である。前記電気機械的スイッチを例えば、ＤＲＡＭのようなメモリ素子を構成するメモリセルで使用することができる。前記電気機械的素子はまた、前記メモリ素子以外の別の電気素子にも使用することができる。
【００４２】
図１を参照すると、メモリセルは、ストレージノード、第１電極及び第２電極を含む。前記ストレージノードは、電荷を保存するための電気的ノードである。本発明の一実施形態として、前記ストレージノードは前記キャパシタの電気的ノードであってもよい。本発明の一実施形態として、前記ストレージノードは、絶縁体によって取り囲まれている導電パターンの１つのノードであってもよい。前記第１電極は、ワードライン１１４ａであってもよい。前記第２電極は、ビットライン１２４ａであってもよい。電圧センシング回路は前記ビットライン１２４ａの端部分に配置される。前記ビットライン１２４ａとストレージノードが電気的に接続されると、電荷は前記キャパシタ１１１ａから前記ビットライン１２４ａを介して前記電圧センシング回路まで移動できる。
【００４３】
前記キャパシタ１１１ａは、上部電極１０９ａ、下部電極１０５ａ、及び前記上部電極１０９ａと下部電極１０５ａとの間に形成された誘電膜１０７ａを含む。前記ビットライン１２４ａは、層間絶縁膜１１６ａを介して前記ワードライン１１４ａ上に配置されてもよい。前記ワードライン１１４ａは、層間絶縁膜１１２ａを介して前記キャパシタ１１１ａ上に配置されてもよい。前記基板１００は例えば、ガラス、半導体、またはプラスチックなどを含んでもよい。本発明の一実施形態として、前記下部電極１０５ａの第１面は前記基板１００と接続することができる。導電プレート１０２の第１面は前記基板上に形成される。前記下部電極１０５ａの第２面は前記導電プレート１０２の第２面と接続してもよい。
【００４４】
本発明の一実施形態として、第１メモリセル及び第２メモリセルは、Ｉ−Ｉ’のラインに対して互いに対称される形状（ｍｉｒｒｏｒ  ｉｍａｇｅ）を有することができる。前記第１メモリセルは、前記ビットライン１２４ａ、前記キャパシタ１１１ａ及び前記ワードライン１１４ａを含み、前記第２メモリセルは、前記ビットライン１２４ａ、キャパシタ１１１ｂ、及びワードライン１１４ｂを含む。前記ビットライン１２４ａは前記第１メモリセルの前記ワードライン１１４ａと前記第２メモリセルの前記ワードライン１１４ｂを横切る。前記第２メモリセルのキャパシタは、上部電極１０９ｂ、下部電極１０５ｂ、及び前記上部電極１０９ｂと下部電極１０５ｂとの間に形成された誘電膜１０７ｂを含む。
【００４５】
本発明の一実施形態として、前記ビットライン１２４ａは、前記第１メモリセルのワードライン１１４ａ及び前記キャパシタ１１１ａから離隔し、前記ビットライン１２４ａは前記第２メモリセルの前記ワードライン１１４ｂ及び前記キャパシタ１１１ｂとも離隔し、前記ビットライン１２４ａは間のギャップによって前記基板１００とも離隔される。前記ビットライン１２４ａは前記ワードライン１１４ａとビットライン１２４ａとの間に発生する電磁気力によって前記ギャップ内を移動することができる。本発明の一実施形態として、前記ビットライン１２４ａは前記層間絶縁膜１１６ａ上に形成されているマスクパターン１１８に固定されて前記マスクパターン１１８上に配置されてもよい。本発明の一実施形態として、前記ビットライン１２４ａが前記マスクパターン１１８上に蒸着される場合、前記ビットライン１２４ａは接着物を使用せずに前記マスクパターン１１８に固定されうる。このように、前記ビットラインＩ−Ｉ’のラインに対して互いに対称する形状を有することができる。
【００４６】
図２は、本発明の一実施形態による電気機械的スイッチを示す断面図である。
【００４７】
図１及び図２を参照すると、前記ビットライン１２４ａは前記ワードライン１１４ａを活性化したとき、前記キャパシタ１１１ａの上部電極１０９ａと接続するように作動することができる。前記ワードライン１１４ａは電圧が印加されることによって、活性化されうる。前記第１メモリセルで、前記ビットライン１２４ａは第１水平部分Ｈ１ａ、第２水平部分Ｈ２ａ及び垂直部分Ｖａを含む。前記第２メモリセルで、前記ビットライン１２４ａは第１水平部分Ｈ１ｂ、第２水平部分Ｈ２ｂ及び垂直部分Ｖｂを含む。第１メモリセルで、前記垂直部分Ｖａの上端部は前記第１水平部分Ｈ１ａの左側の端部と接触する。前記第１水平部分Ｈ１ａの右側の端部は前記マスクパターン１１８上に固定される。前記第２水平部分Ｈ２ａの右側の端部は前記垂直部分Ｖａの下端部と接触される。前記第２水平部分Ｈ２ａの左側の端部は隣接するメモリセルの垂直部分の他の下端部と接触する。本発明の一実施形態として、前記第１水平部分Ｈ１ａ、Ｈ１ｂは図１に示すように突出された部分及び凹んだ部分が形成されてもよい。本発明の一実施形態として前記第１水平部分Ｈ１ａ、Ｈ１ｂは、図６または図４２に示すように実質的に平坦な形状を有してもよい。
【００４８】
前記垂直部分Ｖａは、前記ワードライン１１４ａに電圧が印加されずに、前記ワードライン１１４ａが活性化されなかったとき、前記基板１００の平坦面に対して実質的に垂直に形成されてもよい。前記第１水平部分Ｈ１ａ及び第２水平部分Ｈ２ａは前記基板１００の平坦面に対して実質的に平行に形成されてもよい。前記ビットライン１２４ａの垂直部分Ｖａ、Ｖｂは、前記基板１００に対して実質的に垂直であるため、単位メモリセルが占める面積を減少することができる。このように、本発明の一実施形態によって高集積化されたメモリ素子を具現することができる。
【００４９】
前記垂直部分Ｖａの下端部は、前記ワードライン１１４ａが活性化されなかったとき、前記キャパシタ１１１ａの前記上部電極１０９ａから離隔される。前記垂直部分Ｖａの下端部は前記ワードライン１１４ａが活性化されたとき、前記上部電極１０９ａと接触するように移動する。これと類似して、前記第２メモリセルで、前記垂直部分Ｖｂの下端部は、前記ワードライン１１４ｂが活性化されたとき、前記上部電極１０９ｂと接触するように移動する。前記第１メモリセルで前記垂直部分Ｖａの移動は前記第２メモリセルでの垂直部分Ｖｂの移動に影響を与えない。つまり、前記第１メモリセルの垂直部分Ｖａの下端部は、前記第２メモリセルの垂直部分が動かないようにしつつ、前記上部電極Ｖｂと接触するように移動する。
【００５０】
前記キャパシタ１１１ａは前記ビットライン１２４ａの垂直部分Ｖａの下端部と隣接して配置されてもよい。前記上部電極１０９ａは、例えば、長方形状を有してもよい。前記垂直部分Ｖａの下端部は前記上部電極１０９ａの表面と接触する。本発明の一実施形態として、前記垂直部分Ｖａの下端部と前記上部電極１０９ａ表面との間の接触は、一地点、一ラインまたは一面からなってもよい。
【００５１】
前記ワードライン１１４ａが前記ビットライン１２４ａの垂直部分Ｖａを引っ張るとき、前記ワードライン１１４ａと前記垂直部分Ｖａとの間に離隔される距離は非常に小さいが、前記ワードライン１１４ａ及び前記垂直部分Ｖａは互いに接触しない。しかし、前記垂直部分Ｖａの下端部は、前記キャパシタ１１１ａの上部電極１０９ａと接触する。データを書込む動作で、前記接続によって、前記キャパシタ１１１ａは電荷を充電させる。データを読み出す動作で、前記ワードライン１１４ａは前記ビットライン１２４ａの垂直部分Ｖａを引っ張り、前記垂直部分Ｖａの下端部は、前記上部電極１０９ａと接触する。前記接触によって前記ビットライン１２４ａは前記キャパシタ１１１ａに存在する電荷をセンシングする。前記第２メモリセルで、前記ビットライン１２４ａの垂直部分Ｖｂは、前記ワードライン１１４ｂが前記垂直部分Ｖｂを引っ張るとき、前記キャパシタ１１１ｂと接触する。このように、前記第１メモリセルへのビットライン１２４ａの垂直部分Ｖａは前記ワードライン１１４ａが活性化されるとき、前記キャパシタ１１１ａと接触するように移動し、前記第２メモリセルのビットラインの１２４ａの垂直部分Ｖｂは前記ワードライン１１４ｂが活性化されるとき、前記キャパシタ１１１ｂと接触するように移動する。
【００５２】
前記垂直部分Ｖａの下端部の前記キャパシタ１１１ａ内に保存されている電荷を読み出すために、第１位置Ｐ１から第２位置Ｐ２に移動する。前記垂直部分Ｖａの下端部は、前記ワードライン１１４ａが活性化されたとき、前記キャパシタ１１１ａと接続するように前記第２位置Ｐ２に位置するようになる。本発明の一実施形態において、前記第１位置Ｐ１及び第２位置Ｐ２との間の第１距離Ｄ１は、前記ワードライン１１４ａと前記ワードライン１１４ａと対向する垂直部分との間の第２距離Ｄ２と実質的に同一である。本発明の一実施形態において、前記第１距離Ｄ１と第２距離Ｄ２は、約１０ｎｍ〜１５ｎｍであってもよい。
【００５３】
本発明の一実施形態において、前記ビットライン１２４ａは単一膜構造を有することができ、例えば、チタニウム、チタニウム窒化物、チタニウム金属合金、タンタル、タンタル窒化物、タンタル金属合金、または炭素ナノチューブであってもよい。本発明の一実施形態において、前記ビットライン１２４ａは第１膜が第２膜上に積層された２階構造を有してもよい。例えば、前記第１膜は、シリコン酸化物またはシリコン窒化物を含み、前記第２膜はチタン、チタン窒化物、チタニウム金属合金、タンタル、タンタル窒化物、タンタル金属合金、または炭素ナノチューブのような導電物質を含んでもよい。本発明の一実施形態において、前記ビットライン１２４ａは多層膜構造を有することができる。例えば、３層膜構造を有してもよく、前記第１膜はシリコン酸化物を含み、前記第２膜はチタン窒化物を含み、前記第３膜はタンタル窒化物を含んでもよい。互いに異なる物質からなる２つまたはそれ以上の膜を有する前記ビットライン１２４ａは単一物質膜からなるビットライン１２４ａに比べてさらに柔軟（ｆｌｅｘｉｂｌｅ）であってもよい。
【００５４】
図３は、本発明の一実施形態による電気機械的スイッチを示す斜視図である。第１対メモリセルＰＭ１は、第１メモリセル及び第２メモリセルを含む。第２対メモリセルＰＭ２は、第３メモリセル及び第４メモリセルを含む。前記第１対メモリセルＰＭ１及び前記第２対メモリセルＰＭ２は、前記ビットライン１２４ａを介して接触されている。このように、前記ビットライン１２４ａに従って、前記メモリセルの対がさらに多く接触させることができ、例えば、規則的な間隔を有し、配置させることもできる。前記ワードライン方向には、さらに多い前記メモリセルの対がそれぞれのビットライン１２４ａの間で間隔を有して配置されてもよい。また、メモリセルのアレイは前記基板１００上に形成されてもよい。前記Ａ−Ａ’は、前記ビットライン１２４ａが形成されているメモリ素子の領域を示す。前記Ｂ−Ｂ’は、前記ビットライン１２４ａが形成されていないメモリ素子の領域を示す。
【００５５】
図４は、本発明の一実施形態による図３のＡ−Ａ’ラインに沿って切断した電気機械的スイッチの断面図である。第３メモリセルは、ワードライン１１４ｃ、キャパシタ１１１ｃ及び前記ビットライン１２４ａの垂直部分Ｖｃを有し、前記第１メモリセルと隣接して形成される前記第３メモリセルの垂直部分Ｖｃは前記第１メモリセルの垂直部分Ｖｃと水平部分Ｈを介して接触されうる。前記ワードライン１１４ｃが前記垂直部分Ｖｃに引力を加えるとき、前記垂直部分Ｖｃの下端部は、前記キャパシタ１１１ｃの上部電極１０９ｃと接触するようになる。このとき、前記第１及び第３メモリセルのそれぞれの垂直部分Ｖａ、Ｖｃが互いに接触されているため、前記Ｄ１はさらに大きくなる。
【００５６】
図５は、本発明の一実施形態による電気機械的スイッチの断面図である。図５を参照すると、電気機械的スイッチは基板３５０上に形成され、前記基板３５０には埋立導電パターン３５２が形成されている。前記埋立導電パターン３５２上には層間絶縁膜３５４が形成されている。前記導電プレート１０２は、前記層間絶縁膜３５４を貫通して形成された導電パターン３６０を経由して前記埋立導電パターン３５２と接続される。前記導電パターン３６０と前記埋立パターン３５２との間にはバリア膜パターン３５８が形成されうる。本発明の一実施形態によると、前記埋立導電パターン３５２は、ＤＲＡＭの上部プレート電極（Ｐ−Ｐｌａｔｅ）としての役割をすることができる。
【００５７】
図６は、本発明の一実施形態による電気機械的スイッチの断面図である。図６を参照すると、前記垂直部分Ｖｄの下端部は前記キャパシタ１１１ｂ側に突出されている。前記キャパシタ１１１ｂと前記突出された垂直部分Ｖｄの下端部との間の第１距離Ｄ３は、前記ワードライン１１４ｂと前記ワードライン１１４ｂに対向する垂直部分Ｖｄの間の第２距離Ｄ４より小さい。本発明の一実施形態において、前記第１距離Ｄ３は、約１０〜１５ｎｍであってもよく、前記第２距離Ｄ４は、約２０〜２５ｎｍであってもよい。前記第２距離Ｄ４が前記第１距離Ｄ３よりさらに大きいため、前記ワードライン１１４ｂが前記垂直部分Ｖｄに引力を加えるとき、ビットライン３８２の垂直部分Ｖｄが前記ワードライン１１４ｂと接触することを防ぐことができる。つまり、前記第１距離Ｄ３が「０」である場合にも、前記第２距離Ｄ４は一定距離を維持することができる。万一、前記ワードライン１１４ｂが前記ビットライン３８２の垂直部分Ｖｄと接触したとき、前記ワードライン１１４ｂ及び／または前記ビットライン３８２の垂直部分にダメージが発生する可能性がある。本発明の一実施形態として、前記メモリ素子の動作電圧は、前記第２距離Ｄ４が一定距離ほど維持できる程度に低くなってもよい。
【００５８】
図７は、本発明の一実施形態による電気機械的スイッチの断面図である。図７を参照すると、第１水平部分Ｈ１、第２水平部分Ｈ２、及び垂直部分（Ｖａ、Ｖｂ、Ｖｃ）を含むビットライン４０２が基板４００上に形成される。前記２つの垂直部分Ｖａ、Ｖｂの間に、キャパシタ４１４ａ、導電プレート４１２、及びワードライン４０８ａ、４０８ｂが形成される。前記ビットライン４０２の第１水平部分Ｈ１は前記基板４００上に形成される。前記第１水平部分Ｈ１上には層間絶縁膜４０６が形成される。。前記ワードライン４０８ａ、４０８ｂは前記層間絶縁膜４０６上に形成される。前記ワードライン４０８ａ、４０８ｂ上には層間絶縁膜４１０が形成される。前記上部層間絶縁膜４１０上には、キャパシタ４１４ａ、４１４ｂが形成される。前記キャパシタ４１４ａ、４１４ｂと接触する前記導電プレート４１２は、前記上部層間絶縁膜４１０上に形成される。前記ワードライン４０８ａが前記垂直部分Ｖａに引力を加えるとき、前記垂直部分Ｖａの上端部は、前記キャパシタ４１４ａと接触するように移動する。また、上部ワードライン４０８ｂが別の垂直部分Ｖｂに引力を加えるとき、前記垂直部分Ｖｂの上段部は、前記キャパシタ４１４ｂと接触するように移動する。
【００５９】
図８は、本発明の一実施形態による電気機械的スイッチの断面図である。図８を参照すると、基板４００上に表面導電パターン４０２ｂが形成される。前記表面導電パターン４０２ｂ上に導電性ビーム４０２ａが形成される。前記導電性ビーム４０２ａは前記表面導電パターン４０２ｂ及び基板４００に対して実質的に垂直する。２つの導電性ビーム４０２ａの間に、キャパシタ４１４ａ、４１４ｂ、導電プレート４１２及びワードライン４０８ａ、４０８ｂが形成される。前記導電性ビーム４０２ａ及びキャパシタ４１４ａの間と前記導電性ビーム４０２ａ及び前記ワードライン４０８ｂの間には空間が存在する。このように、前記ワードライン４０８ｂが前記導電性ビーム４０２ａに引力を加えると、前記導電性ビーム４０２ａの上端部が前記キャパシタ４１４ａと接触するように移動する。前記ワードライン４０８ｂに電圧が印加されずに、前記ワードライン４０８ｂが活性化されないと、前記導電性ビーム４０２ａの上端部は元来の位置に戻る。前記導電性ビーム４０２ａの高さは対向している前記キャパシタの位置によって決まる。例えば、前記導電性ビーム４０２ａの上端部は、前記キャパシタ４１４ｂの上端部Ｐ５と下端部Ｐ６との間に位置することができる。
【００６０】
図９は、本発明の一実施形態によるメモリ素子の断面図である。図９を参照すると、セル領域には電気機械的スイッチを含むメモリセルが形成され、周辺領域にはＭＯＳスイッチが形成される。前記周辺領域には、半導体基板１００上にゲート絶縁膜２０２が形成される。前記ゲート絶縁膜２０２上にはゲート電極２０４が形成される。前記ゲート絶縁膜２０２と隣接してソース／ドレイン領域２０６が形成される。前記ゲート電極２０４及び前記ソース／ドレイン領域２０６上には層間絶縁膜２０８が形成される。前記層間絶縁膜２０８上には導電パターン２１０が形成される。前記導電パターン２１０は、コンタクトプラグ２３３を介して前記ソース／ドレイン領域２０６と接触される。前記半導体基板１００上にトレンチ素子分離１００ａのようなダミーパターンが形成されてもよい。前記基板１００が半導体を含むため、前記セル領域の基板１００上に絶縁膜１７０が形成される。
【００６１】
図１０は、本発明の一実施形態によるメモリ素子の断面図である。図１０を参照すると、セル領域には電気機械的スイッチを含むメモリセルが形成され、周辺領域には平面スイッチ３００が形成される。前記周辺領域で、前記基板１００上には導電パターン３０２が形成される。前記導電パターン３０２及び基板１００上には層間絶縁膜３０４が形成される。前記層間絶縁膜３０４を貫通して前記導電パターン３０２と接触するように前記コンタクトプラグ３０２が形成される。ワードライン３０８のような信号ライン及びキャパシタ３１０のような電極が前記層間絶縁膜３０４上に形成される。コンタクトプラグ３０６上にはビームライン３１２が形成される。前記ワードライン３０８は、前記ビームライン３１２の下に配置される。前記導電パターン３０２は前記コンタクトプラグ３０６を介して前記ビームライン３１２と電気的に接触される。
【００６２】
本発明の一実施形態において、前記ビームライン３１２は、第１柔軟延長部ＦＥ１及び前記第１柔軟延長部ＦＥ１の反対方向に延長される第２柔軟延長部ＦＥ２を含む。前記第１柔軟延長部ＦＥ１及び第２柔軟延長部ＦＥ２は、前記コンタクトプラグ３０６上に固定して配置される。前記ビームライン３１２は、前記コンタクトプラグ３０６に対して実質的に対称する形状を有することができる。前記第１柔軟延長部ＦＥ１は、前記第２柔軟延長部ＦＥ２と実質的に同一長さを有してもよい。前記第１柔軟延長部ＦＥ１及び第２柔軟延長部ＦＥ２は、実質的にまっすぐ形成されてもよい。これとは異なって、前記第１柔軟延長部ＦＥ１及び第２柔軟延長部ＦＥ２は前記第１柔軟延長部ＦＥ１及び第２柔軟延長部ＦＥ２の下に配置されたパターンの表面に従って、複数の凹んだ部分及び突出された部分を有してもよい。
【００６３】
本発明の一実施形態において、前記ワードライン３０８が活性化されたとき、前記ワードライン３０８は、前記ビームライン３１２の第１柔軟延長部ＦＥ１に引力を加える。このとき、前記第１柔軟延長部ＦＥ１の端部分は前記キャパシタ３１０と接触するように移動する。本実施形態において、前記ＭＯＳトランジスタが前記周辺領域に形成されないため、前記基板は、例えば、ガラス、プラスチックのような物質を使用してもよい。前記平面スイッチ３００が周辺領域に形成されるため、半導体基板が要求されない。
【００６４】
図１１〜図２４は、本発明の一実施形態による電気機械スイッチを有するメモリ素子の製造方法を示す図である。
【００６５】
図１１、図１２、及び図１３を参照すると、基板上にライン形状の導電パターン１０２を形成する。前記ライン形状の導電パターン１０２は、例えば、タングステンまたは銅のような導電物質を含んでもよい。本発明の一実施形態において、前記導電パターン１０２は、例えば、タングステンシリサイドまたはコバルトシリサイドのような金属シリサイドを含んでもよい。前記導電パターン１０２及び基板１００上に第１電極膜１０４、誘電膜１０６及び第２電極膜１０８を順次形成する。その次に前記第１電極膜１０４、前記誘電膜１０６及び前記第２電極膜１０８をパターニングして、第１電極膜パターン１０４ａ、誘電膜パターン１０６ａ及び第２電極膜パターン１０８ａを形成する。本発明の一実施形態において、前記言及されたパターンは、フォトリソグラフィー工程を通じて形成されてもよい。前記パターニング工程中に、前記導電パターン１０２の上部表面は、局部的に露出されうる。
【００６６】
図１４及び図１５を参照すると、前記第２電極膜パターン１０８ａ、導電パターン１０２及び基板１００上に絶縁膜１１０を形成する。本実施形態において、前記絶縁膜１１０は、前記導電パターン１０２の上部表面と平行に形成されうる。平坦化工程を通じて前記絶縁膜１１０上に形成された薄膜を除去することができる。前記導電パターン１０２及び絶縁膜１１０の平坦化された上部面上に層間絶縁膜１１２を形成する。前記層間絶縁膜１１２上に予備ワードライン膜を形成する。前記予備ワードライン膜をパターニングして、予備ワードライン１１４を形成する。
【００６７】
図１６、図１７、及び図１８を参照すると、前記予備ワードライン１１４上に層間絶縁膜１１６を形成する。前記層間絶縁膜１１６上にマスクパターン１１８を形成する。前記マスクパターン１１８を使用して下部膜をパターニングする。前記工程を通じてマスクパターン１１８、上部層間絶縁膜パターン１１６ａ、ワードライン１１４ａ、１１４ｂ、下部層間絶縁膜パターン１１２ａ、キャパシタ１１１ａ、１１１ｂ及び導電パターン１０２が形成される。
【００６８】
図１、図１９、及び図２０を参照すると、前記ワードライン１１４ａ、１１４ｂ、キャパシタ１１１ａ、１１１ｂ、マスクパターン１１８、層間絶縁膜パターン１１２ａ、１１６ａ及び基板１００上に第１犠牲膜１２２を形成する。前記第１犠牲膜１２２は前記マスクパターン１１８の上部表面を露出する開口部１２０を有する。前記第１犠牲膜１２２は、後続工程を通じて前記第１犠牲膜１２２上に形成されるビットライン１２４ａに含まれる物質と異なるエッチング選択比を有することができる。前記第１犠牲膜１２２として使用できる物質の例としてはポリシリコン、ＡＬＤ酸化物、シリコンゲルマニウム、シリコン窒化物、ドーピングされたシリコンまたはドーピングされたシリコン酸化物を挙げることができる。前記第１距離Ｄ１及び第２距離Ｄ２は前記第１犠牲膜１２２の厚さによって調節することができる。これは、前記第１距離Ｄ１及び第２距離Ｄ２は後続工程によって除去される前記第１犠牲膜１２２の厚さに対応するためである。本発明の一実施形態において、前記第１犠牲膜１２２は、前記開口部１２０部位を除き、全体セル領域に渡って実質的に同一厚さを有してもよい。これによって、前記第１距離Ｄ１及び第２距離Ｄ２は同一であってもよい。前記第１犠牲膜１２２上に導電膜１２４を形成する。前記導電膜１２４上に第２犠牲膜１２６を形成する。
【００６９】
図２１、図２２、及び図２３を参照すると、前記導電膜１２４及び第２犠牲膜１２６上にマスクパターン１２８を形成する。前記マスクパターン１２８を利用したパターニング工程を遂行してビットライン１２４ａを形成する。図２１は、本発明の一実施形態による図２３のＢ−Ｂ’ラインに沿って切断された断面図である。図２２は、本発明の一実施形態による図２３のＡ−Ａ’ラインに沿って切断された断面図である。
【００７０】
図２２及び図２４を参照すると、前記マスクパターン１２８と第１犠牲膜１２２及び第２犠牲膜１２６を除去する。本発明の一実施形態において、前記第１犠牲膜１２２及び第２犠牲膜１２６は同一物質を含む。前記２つの犠牲膜１２２、１２６が除去されると、前記ビットライン１２４ａ周辺には空間が生成される。前記空間が生成されると、前記ビットライン１２４ａが例えば、左右に移動することができる。前記空間は、真空状態であるかまたは窒素Ｎ２のような非活性化ガスで埋めることができる。本発明の一実施形態において、前記第１犠牲膜１２２及び第２犠牲膜１２６は湿式エッチングによって除去されてもよい。
【００７１】
図２５、図２６、及び図２７は、本発明の一実施形態による埋立導電パターン３５２形成方法を示す図である。図５、図２５、図２６、及び図２７を参照すると、基板３５０上に前記埋立導電パターン３５２を形成する。前記埋立導電パターン３５２にスリット３５６を有する絶縁膜３５４が形成される。前記スリット３５６の側壁に沿ってバリア膜パターン３５８を形成する。前記バリア膜パターン３５８上に前記スリット内部を埋めて、前記スリットの幅より広い幅を有する導電パターン３６０を形成する。前記導電パターン３６０及び絶縁膜３５４上に前記第１電極膜１０４、誘電膜１０６、及び第２電極膜１０８を順次形成する。
【００７２】
図６及び図２８は、本発明の一実施形態によるディンプルスイッチ構造を形成する方法を示す図である。前記ワードライン１１４ａ、１１４ｂ、キャパシタ１１１ａ、１１１ｂ、マスクパターン１１８、層間絶縁膜パターン１１２ａ、１１６ａ、及び基板１００上に第１犠牲膜３８０を形成する。前記第１犠牲膜３８０は前記マスクパターン１１８の上部表面を露出する開口部１２０を有する。前記第１犠牲膜３８０は、その後の工程で前記第１犠牲膜３８０上に形成されるビットラインに含まれる物質と互いに異なるエッチング選択比を有してもよい。例えば、犠牲膜３８０として使用できる物質は、ポリシリコン、ＡＬＤ酸化物、シリコンゲルマニウム、シリコン窒化物、ドーピングされたシリコンまたはドーピングされたシリコン酸化物などを挙げることができる。前記第３距離Ｄ３及び第４距離Ｄ４は、前記第１犠牲膜３８０の厚さｄ３、ｄ４によって調節することができる。これは、図６に示す第３距離Ｄ３及び第４距離Ｄ４は前記第１犠牲膜３８０が除去されることによって生成されるため、前記第３距離Ｄ３及び第４距離Ｄ４は前記第１犠牲膜３８０の厚さと対応するからである。本発明の一実施形態において、前記ビットライン３８２の突出された部位に該当する厚さｄ３は前記ディンプルギャップ構造を形成する厚さｄ４よりさらに小さい。
【００７３】
図２９及び図３０は、本発明の一実施形態による電気機械スイッチを有するメモリ素子を示す。図２９及び図３０は、メモリセルの下部アレイＬＭ上にメモリセル上部アレイＵＭが形成され、その間には層間絶縁膜１４６、１４８が具備される。図２９は、ビットラインが形成されていない領域のメモリ素子の断面図である。図３０は、ビットラインが形成される領域のメモリ素子の断面図である。本発明の一実施形態において、メモリセルの多層膜は、別のメモリセル上に積層されている。
【００７４】
前記メモリセル下部アレイＬＭ上には複数の微細気孔１４６ａを有する層間絶縁膜１４６が形成される。前記複数の微細気孔１４６ａを有する層間絶縁膜１４６上には上部層間絶縁膜１４８が形成される。前記上部層間絶縁膜１４８上にはメモリセル上部アレイＵＭが形成される。前記基板１００には下部メモリセルが具備される。しかし、本発明の一実施形態による電気機械的メモリ素子は、層間絶縁膜上に直接形成できるため、メモリセル上部アレイＵＭとメモリセル下部アレイＬＭとの間には前記メモリセル下部アレイＬＭで要求される基板１００が具備されないようにもできる。前記微細気孔１４６ａは、前記ビットライン１２４ａ周辺に形成された犠牲膜を除去するためのガス及びエッチング液を伝達するための経路として使用される。本発明の一実施形態として、前記ビットライン１２４ａの２つの垂直部分の間に絶縁パターン１４２ａが形成できる。前記絶縁パターン１４２ａは前記ビットライン１２４ａの移動を制御できる。例えば、前記ビットライン１２４ａは前記絶縁パターン１４２ａを越えて左右に移動することができない。
【００７５】
図３１〜図３７は、本発明の一実施形態によるメモリ素子の製造方法を示す図である。
【００７６】
図３１を参照すると、前記導電膜１２４上に前記第２犠牲膜１４０をコンフォーマルに形成する。図３２を参照すると、前記ビットライン１２４ａの２つの垂直部分の間の空間を埋めるように、前記第２犠牲膜１４０上に絶縁パターン膜１４２を形成する。図３３は、ビットラインが形成されていない領域のメモリ素子の断面図である。図３４は、ビットラインが形成されている領域のメモリ素子の断面図である。図３４を参照すると、前記絶縁パターン膜１４２及び第２犠牲膜１４０上にマスクパターン１４４を形成する。前記導電膜１２４を前記マスクパターン１４４を使用してパターニングして前記ビットライン１２４ａを形成する。前記絶縁パターン膜１４２をパターニングして前記絶縁パターン１４２ａを形成する。
【００７７】
図３５は、ビットラインが形成されていない領域のメモリ素子の断面図である。図３６は、ビットラインが形成されている領域のメモリ素子の断面図である。図３５を参照すると、複数の微細気孔１４６ａを有する前記層間絶縁膜１４６を下部の層間絶縁膜１４７上に形成する。図３６を参照すると、前記マスクパターン１４４を除去した後に、複数の微細気孔１４６ａを有する前記層間絶縁膜１４７を前記第２犠牲膜１４０及び前記絶縁パターン１４２ａ上に形成する。
【００７８】
図３７を参照すると、前記第１犠牲膜１２２及び第２犠牲膜１４０を除去する。前記微細気孔１４６ａは前記第１犠牲膜１２２及び第２犠牲膜１４０を除去するのに使用されるガスまたはエッチング液が移動する経路として使用される。前記除去された犠牲膜１２２、１４０は、また前記気孔を通じて移動することができる。例えば、前記犠牲膜１２２、１４０が湿式工程によって除去されるとき、エッチングケミカルは、前記微細気孔１４６ａを通じて伝達できる。前記それぞれの微細気孔１４６ａは、約１０〜２０ｎｍの直径を有することができる。本発明の一実施形態において、前記微細気孔１４６ａは、規則的パターン内で形成されてもよい。本発明の一実施形態において、前記第２犠牲膜１４０上に前記絶縁膜１４６を形成した後、前記絶縁膜１４６内に前記微細気孔１４６ａを形成することもできる。前記絶縁膜は例えば、ポリスチレンまたはポリメチルメタクリレートＰＭＭＡを含んでもよい。
【００７９】
図３８は、本発明の一実施形態によるメモリ素子の断面図である。図３８を参照すると、前記メモリセル下部アレイＬＭ上にメモリセル上部アレイＵＭが形成される。また、前記メモリセル上部アレイＵＭ及びメモリセル下部アレイＬＭの間には層間絶縁膜１４６、１４８が具備される。本発明の一実施形態において、前記メモリセルをなす多層膜は別のメモリセル上に積層される。本発明の一実施形態において、前記ビットライン１２４ａの２つの垂直部分の間には絶縁パターン（図３７の１４２ａ）が位置しない。
【００８０】
図３９及び図４０は、本発明の一実施形態によるメモリ素子の形成方法を示す図である。図３９は、ビットラインが形成されていない領域のメモリ素子の断面図である。図４０は、ビットラインが形成された領域のメモリ素子の断面図である。図４０は、前記絶縁パターン１４２ａが省略される。
【００８１】
図４１は、本発明の一実施形態によるメモリ素子を示す図である。図４１を参照すると、前記メモリセル下部アレイＬＭは周辺領域にＭＯＳトランジスタ及びセル領域に電気機械的スイッチを含む。前記メモリセル上部アレイＵＭはセル領域及び周辺領域に電気機械的スイッチを含む。前記メモリセル下部アレイＬＭと前記メモリセル上部アレイＵＭとの間には層間絶縁膜１４６、１４８が形成される。本発明の一実施形態において、図１０に示す前記平面スイッチ構造は、メモリセル下部アレイＬＭの周辺回路内のＭＯＳトランジスタに代替されうる。
【００８２】
図４２は、本発明の一実施形態による電気機械的スイッチを示す図である。スイッチ１０００の使用はメモリ素子に制限されない。図４２を参照すると、前記スイッチ１０００は、第１電極１２及び第２電極１６及び第３電極２０を含む。前記第１電極１２は、基板１０上に形成される。前記第２電極１６は層間絶縁膜１４を介して、前記第１電極１２上に形成される。前記第３電極２０は、上部層間絶縁膜を介して、前記第２電極１６上に形成される。前記第３電極２０は前記第１電極１２及び第２電極１６から離隔される。前記第３電極２０は、前記基板１０と離隔される。前記第３電極２０の下端部は前記第２電極１６が活性化されたとき、前記第１電極１２と接触するように移動する。前記第１電極１２及び第３電極２０が接続されれば、前記スイッチ１０００は、オン状態になる。前記スイッチ１０００は、前記スイッチの中心部を横切るラインに対して対称される形状を有することができる。
【００８３】
図４３は、本発明の一実施形態によるメモリ素子を含むシステムを示す図である。
【００８４】
図４３を参照すると、コントローラ５１０、入力及び出力素子５２０、メモリ５３０、インターフェース５４０及びバス５５０を含むシステム５００が設けられている。前記システム５００は、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）、携帯用コンピュータ、ウェブタブレット、無線電話、移動電話、デジタルミュジックプレイヤーまたはメモリカードのようなモバイルシステムを含む。本発明の一実施形態として、前記システム５００は、情報を送受信するシステムであってもよい。前記コントローラ５１０は、例えば、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラを含んでもよい。前記メモリ５３０は、例えば、ＤＲＡＭまたはフラッシュメモリを含んでもよい。前記メモリ５３０は、前記コントローラ５１０によって実行される命令を保存することができる。前記メモリ５３０及びインターフェース５４０は、前記バス５５０によって接続できる。前記システム５００はコミュニケーションネットワークからデータの入力を受信するかまたはコミュニケーションネットワークへデータを伝達するインターフェース５４０を使用してもよい。
【産業上の利用可能性】
【００８５】
本発明の一実施形態は、電気機械的スイッチを含むメモリ素子を提供し、前記メモリ素子は前記電気機械的スイッチがジャンクション漏洩が少ないかまたは無いため、電荷保有特性に優れる。
【００８６】
本発明の一実施形態は、垂直構造スイッチを有するメモリ素子を提供し、よって、単位セルが占める水平面積が減少する。
【００８７】
本発明の一実施形態は、電気機械的スイッチを含むメモリ素子を提供する。前記電気機械的スイッチが多様なタイプの基板にそれぞれ形成できるため、前記メモリ素子は多様なタイプの基板に提供される。
【００８８】
本発明の一実施形態は、メモリセルが積層された多層アレイを有するメモリ素子を提供する。前記メモリセルの隣接する２つのアレイの間に基板を省略することができるため、高集積化された多層アレイを具現することができる。
【００８９】
本発明の一実施形態は、回路の開放及び短絡のためのスイッチの一部分を電極として使用する電気機械的スイッチを提供する。従って、前記回路の開放及び短絡のための追加的スイッチ構成が省略できる。
【００９０】
本発明の一実施形態は、ＭＯＳトランジスタよりさらに小さい大きさの電気機械的スイッチを有するメモリ素子を提供する。従って、本発明の一実施形態による前記メモリ素子のサイズを減少することができる。
【００９１】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００９２】
１０  基板
１４  層間絶縁膜
１００  半導体基板
１００ａ  トレンチ素子分離
１０２  導電パターン
１０５ａ  下部電極
１０５ｂ  下部電極
１０６  誘電膜
１０６ａ  誘電膜パターン
１０７ａ  誘電膜
１０９ａ  上部電極
１０９ｂ  上部電極
１０９ｃ  上部電極
１１０  絶縁膜
１１１ａ  キャパシタ
１１１ｂ  キャパシタ
１１１ｃ  キャパシタ
１１２  層間絶縁膜
１１２ａ  層間絶縁膜
１１４  予備ワードライン
１１４ａ  ワードライン
１１４ｂ  ワードライン
１１４ｃ  ワードライン
１１６  層間絶縁膜
１１６ａ  層間絶縁膜
１１８  マスクパターン
１２０  開口部
１２２  犠牲膜
１２４  導電膜
１２４ａ  ビットライン
１２８  マスクパターン
１４０  第２犠牲膜
１４２  絶縁パターン膜
１４２ａ  絶縁パターン
１４４  マスクパターン
１４６  層間絶縁膜
１４６ａ  微細気孔
１４７  層間絶縁膜
１４８  上部層間絶縁膜
１７０  絶縁膜
２０２  ゲート絶縁膜
２０４  ゲート電極
２０６  ソース／ドレイン領域
２０８  層間絶縁膜
２１０  導電パターン
２３３  コンタクトプラグ
３００  平面スイッチ
３０２  導電パターン
３０４  層間絶縁膜
３０６  コンタクトプラグ
３０８  ワードライン
３１０  キャパシタ
３１２  ビームライン
３５０  基板
３５２  埋立導電パターン
３５４  層間絶縁膜
３５６  スリット
３５８  バリア膜パターン
３６０  導電パターン
３８０  犠牲膜
３８２  ビットライン
４００  基板
４０２  ビットライン
４０２ａ  導電性ビーム
４０２ｂ  表面導電パターン
４０６  層間絶縁膜
４０８ａ  ワードライン
４０８ｂ  上部ワードライン
４１０  層間絶縁膜
４１２  導電プレート
４１４ａ  キャパシタ
４１４ｂ  キャパシタ
５００  システム
５１０  コントローラ
５２０  出力素子
５３０  メモリ
５４０  インターフェース
５５０  バス
１０００  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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