(57)【要約】【課題】低オン抵抗のＦＥＴを提供する。【解決手段】本発明のＦＥＴは、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３の上に形成され、第１の窒化物半導体層１０３よりもバンドギャップエネルギーが大きい第２の窒化物半導体層１０４と、第２の窒化物半導体層１０４の上に形成された第３の窒化物半導体層１０５と、第３の窒化物半導体層１０５の上に形成され、第３の窒化物半導体層１０５よりもバンドギャップエネルギーが大きい第４の窒化物半導体層１０６とを備え、第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４のヘテロ接合界面には、チャネルが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第４の窒化物半導体層とを備え、
前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成される
電界効果トランジスタ。
【請求項２】
前記電界効果トランジスタのゲート電極は、前記第４の窒化物半導体層に設けられた凹部内に形成される
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記凹部は、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面を貫通している
請求項２に記載の電界効果トランジスタ。
【請求項４】
前記凹部は、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層の表面まで達し、
前記凹部の底面としての前記第２の窒化物半導体層の表面は、前記第２の窒化物半導体層及び前記第３の窒化物半導体層の界面と面一である
請求項３に記載の電界効果トランジスタ。
【請求項５】
前記凹部は、前記第２の窒化物半導体層、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第１の窒化物半導体層まで達する
請求項４に記載の電界効果トランジスタ。
【請求項６】
前記電界効果トランジスタは、さらに、前記凹部の底面に形成された絶縁膜を備える
請求項２〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記電界効果トランジスタは、さらに、
前記凹部の底面に形成された第５の窒化物半導体層と、
前記ゲート電極と前記第５の窒化物半導体層との間に形成された絶縁膜とを備える
請求項２〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
前記第５の窒化物半導体層は、ＡｌzＧａ1-zＮ（０＜ｚ≦１）からなる
請求項７に記載の電界効果トランジスタ。
【請求項９】
前記絶縁膜は、窒化シリコンからなる
請求項６〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
前記絶縁膜は、窒化シリコン及び窒化アルミニウムの積層構造体からなる
請求項６〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１１】
前記絶縁膜は、原子層堆積装置により形成される
請求項６〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１２】
前記第２の窒化物半導体層の膜厚は、前記第４の窒化物半導体層の膜厚よりも小さい
請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
【請求項１３】
前記電界効果トランジスタのソース電極及びドレイン電極は、それぞれ前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面と、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面とに接触する
請求項１〜１２のいずれか１項に記載の電界効果トランジスタ。
【請求項１４】
前記第１の窒化物半導体層は、ＧａＮからなり、
前記第２の窒化物半導体層は、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなり、
前記第３の窒化物半導体層は、ＧａＮからなり、
前記第４の窒化物半導体層は、ＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる
請求項１〜１３のいずれか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に、ＩＩＩ族窒化物半導体から構成される電界効果トランジスタに関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ族窒化物半導体はシリコンやガリウム砒素を凌ぐ、大きなバンドギャップ、高い破壊電界、及び高い飽和電子速度を有する。この物性的な優位性からＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）は次世代の高周波デバイスやハイパワースイッチングデバイスとして有望であり、盛んに研究開発されている。
【０００３】
上記のＦＥＴでは、高い耐圧と高いオン抵抗とを両立することが求められるが、一般的には同一材料において両者はトレードオフの関係にある。さらにハイパワースイッチングデバイスではノーマリーオフ型のＦＥＴが求められ、ゲート・ソース間、及びゲート・ドレイン間の寄生抵抗は更に大きくなる傾向である。また、ＩＩＩ族窒化物半導体の表面には高密度のトラップ準位が存在し、高速スイッチング動作時には捕獲されたトラップ準位がスイッチングに追随できず、ドレイン電流が減少する電流コラプスが生じることが知られている。
【０００４】
従来の窒化物半導体を用いたＦＥＴとしては、例えば、特許文献１及び２に記載のものが知られている。図８は特許文献１に記載のＦＥＴの構造を示す断面図である。
【０００５】
図８に示すように、特許文献１のＦＥＴでは、基板８０１上にキャリア走行層８０２及びキャリア供給層８０３が設けられ、さらにキャリア供給層８０３の上面にはＧａＮ系保護層８０４が設けられている。そして、ＧａＮ系保護層８０４の表面のうちゲート電極８０６とソース電極８０８との間、及びゲート電極８０６とドレイン電極８０７との間は、窒化シリコン（ＳｉＮ）からなる保護層８０５で被覆されている。これにより、ＩＩＩ族窒化物半導体の表面準位を低減することができ、ゲート電極８０６脇の表面トラップ準位による電流コラプスを低減することができる。
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００８−２１１１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＩＩＩ族窒化物半導体を用いたＦＥＴでは、オン抵抗が十分低いとは言えず、更なるオン抵抗の低減が求められている。また、素子の耐圧はゲート電極とドレイン電極との距離により決定され、その距離を大きくすることで耐圧は向上するがゲート・ドレイン間の寄生抵抗は増大し、オン抵抗が増大してしまう。
【０００７】
ここで、オン抵抗は高周波デバイスとハイパワースイッチングデバイスとのいずれにおいても電力ロスとなり十分低いことが望まれる。今後、ＦＥＴの高性能化に向けて、さらなるオン抵抗の低減が必要である。そして、オン抵抗の低減にはデバイス構造の改善が効果的である。
【０００８】
また、ノーマリーオフ型のＦＥＴでは、ゲート・ソース間、及びゲート・ドレイン間の寄生抵抗は大きくなる傾向であり、特許文献１のＦＥＴでは表面準位の影響を抑え、寄生抵抗の増大に配慮しているものの、一層の抵抗の低減が必要である。
【０００９】
そこで、本発明は、上記課題を解決するためになされたもので、低オン抵抗の電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る電界効果トランジスタは、第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上に形成された第３の窒化物半導体層と、前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第４の窒化物半導体層とを備え、前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成されることを特徴とする。
【００１１】
この構成によれば、第１の窒化物半導体層と第２の窒化物半導体層との間のヘテロ接合界面だけでなく、第３の窒化物半導体層と第４の窒化物半導体層との間のヘテロ接合界面にもチャネルが形成される。すなわち、従来のチャネルを形成する２次元電子ガスに加えて表面側にさらに２次元電子ガスが形成される。従って、シート抵抗を低減することができ、オン抵抗を低減することができる。
【００１２】
また、従来のＦＥＴと比較して、ＦＥＴの最表面側にある半導体層からチャネルが遠ざけられるため、チャネルへの表面準位による影響を低減できる。その結果、表面準位に起因した電流コラプスを抑制することができる。
【００１３】
また、２つのヘテロ接合界面は窒化物半導体により形成されるため、ヘテロ接合界面には格子不整合から生じるピエゾ分極と自発分極とにより２次元電子ガスが生成される。従って、チャネルの形成に不純物の添加が必要ないので、高耐圧のＦＥＴを実現できる。
【００１４】
ここで、前記電界効果トランジスタのゲート電極は、前記第４の窒化物半導体層に設けられた凹部内に形成されることが好ましい。
【００１５】
この構成によれば、ＦＥＴの最表面側にある半導体層からチャネルを遠ざけつつ、ゲート電極にチャネルを近付けることができる。その結果、電流コラプスを抑制しつつ、ゲートの閾値電圧の制御を容易にすることができる。
【００１６】
ここで、前記凹部は、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面を貫通していることが好ましい。特に、前記凹部は、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層の表面まで達し、前記凹部の底面としての前記第２の窒化物半導体層の表面は、前記第２の窒化物半導体層及び前記第３の窒化物半導体層の界面と面一であることが好ましい。
【００１７】
この構成によれば、第２の窒化物半導体層の膜厚及びＡｌ組成比によりゲートの閾値電圧が決定されるので、ゲートの閾値電圧の制御を容易にすることができる。従って、ウェハ面内で均一なゲートの閾値電圧を有するＦＥＴを実現できる。
【００１８】
また、前記電界効果トランジスタは、さらに、前記凹部の底面に形成された絶縁膜を備えることが好ましい。
【００１９】
この構成によれば、ＦＥＴをＭＩＳ（Metal Insulator Semiconductor）構造にしてゲートに流れ込む電流を抑制し、ゲート電極に正バイアスを印加できるので、ノーマリーオフ型ＦＥＴとして効果的な構造を実現できる。
【００２０】
また、前記電界効果トランジスタは、さらに、前記凹部の底面に形成された第５の窒化物半導体層と、前記ゲート電極と前記第５の窒化物半導体層との間に形成された絶縁膜とを備えることが好ましい。
【００２１】
この構成によれば、凹部内における第５の窒化物半導体層のエピタキシャル成長と連続して絶縁膜を形成することができるので、良好な絶縁特性の絶縁膜を実現できる。
【００２２】
また、前記絶縁膜は、窒化シリコン及び窒化アルミニウムの積層構造体からなることが好ましい。
【００２３】
この構成によれば、絶縁膜は熱伝導に優れたＡｌＮを含むため、特に大電力を駆動するデバイスに対して特に有効なＦＥＴを実現できる。
【００２４】
また、前記絶縁膜は、原子層堆積装置により形成されることが好ましい。
この構成によれば、絶縁膜の膜質の向上と、優れた膜厚の制御とが可能となる。
【００２５】
また、前記第２の窒化物半導体層の膜厚は、前記第４の窒化物半導体層の膜厚よりも小さいことが好ましい。
【００２６】
この構成によれば、第３の窒化物半導体層と第４の窒化物半導体層との間のヘテロ接合界面のチャネルの電子を、第１の窒化物半導体層と第２の窒化物半導体層との間のヘテロ接合界面のチャネルに効果的に導くことができる。その結果、さらにチャネル抵抗を低減することができ、オン抵抗を低減することができる。また、ゲート電極直下の第２の窒化物半導体層の膜厚を薄くすることができるので、ノーマリーオフ型のＦＥＴに対して有効な構成を実現できる。
【００２７】
また、前記電界効果トランジスタのソース電極及びドレイン電極は、それぞれ前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面と、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面とに接触することが好ましい。
【００２８】
この構成によれば、ソース電極及びドレイン電極のコンタクト抵抗を低減することができる。
【発明の効果】
【００２９】
本発明によれば、窒化物半導体から構成されるＦＥＴにおいて低オン抵抗を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態におけるＦＥＴについて、図面を参照しながら説明する。
【００３１】
（第１の実施の形態）
以下、本発明の第１の実施の形態におけるＦＥＴの構成及びその製造方法を説明する。
【００３２】
図１は、本実施の形態に係るＦＥＴの構成を示す断面図である。
このＦＥＴは、基板１０１と、バッファ層１０２と、第１の窒化物半導体層１０３と、第２の窒化物半導体層１０４と、第３の窒化物半導体層１０５と、第４の窒化物半導体層１０６と、絶縁膜１０７と、ドレイン電極１０８と、ソース電極１０９と、ゲート電極１１０と、素子分離層１１１とを備えている。
【００３３】
基板１０１は、例えば１０μｍ以上１０００μｍ以下の厚み（膜厚）のサファイア基板、ＳｉＣ基板、Ｓｉ基板、及びＧａＮ基板等である。
【００３４】
バッファ層１０２は、基板１０１に応じた厚み、例えば１００ｎｍのＡｌＮから構成され、基板１０１の上に形成される。
【００３５】
第１の窒化物半導体層１０３は、例えば２μｍの厚みのアンドープＧａＮから構成され、バッファ層１０２の上に形成される。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。
【００３６】
第２の窒化物半導体層１０４は、第１の窒化物半導体層１０３の上に形成され、第１の窒化物半導体層１０３よりもバンドギャップエネルギーが大きい。第２の窒化物半導体層１０４は、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成される。例えば、第２の窒化物半導体層１０４は、２０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００３７】
第３の窒化物半導体層１０５は、第２の窒化物半導体層１０４の上に形成され、第２の窒化物半導体層１０４よりもバンドギャップエネルギーが小さい。第３の窒化物半導体層１０５は、例えば２０ｎｍの厚みのアンドープＧａＮから構成される。
【００３８】
第４の窒化物半導体層１０６は、第３の窒化物半導体層１０５の上に形成され、第３の窒化物半導体層１０５よりもバンドギャップエネルギーが大きい。第４の窒化物半導体層１０６は、例えばアンドープＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成される。例えば、第４の窒化物半導体層１０６は、２５ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００３９】
第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４のヘテロ接合界面と、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６のヘテロ接合界面とには、自発分極及びピエゾ分極により例えば１×１０13ｃｍ-2程度の電荷が生じており、ゲートがオンの状態ではヘテロ接合界面を電子が走行し、特にＦＥＴにおいて横方向の抵抗を大きく下げることができる。
【００４０】
ドレイン電極１０８及びソース電極１０９は、ゲート電極１１０の両側方の領域に形成され、それぞれ第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４のヘテロ接合界面と、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６のヘテロ接合界面とに接触し、該界面領域に生成された電子走行領域（チャネル）と電気的に接続されている。ドレイン電極１０８及びソース電極１０９は、第１の窒化物半導体層１０３に接触している。
【００４１】
ドレイン電極１０８及びソース電極１０９は、例えばＴｉ及びＡｌの積層構造体から構成される。
【００４２】
第２の窒化物半導体層１０４、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６には、凹部１２０が形成されている。この凹部１２０は、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６を貫通、つまり第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６のヘテロ接合界面を貫通して第２の窒化物半導体層１０４の表面まで達している。そして、凹部１２０内には、ゲート電極１１０が形成されている。
【００４３】
ゲート電極１１０は、例えばパラジウム（Ｐｄ）、ニッケル（Ｎｉ）及び白金（Ｐｔ）等から構成される。なお、ゲート電極１１０は、ゲート電極１１０を構成する材料が絶縁膜１０７により窒化物半導体層に拡散しない場合にはＴｉから構成されてもよい。
【００４４】
絶縁膜１０７は、凹部１２０の底面及び側面並びに第４の窒化物半導体層１０６表面に形成されている。凹部１２０の底面及び側面に形成された絶縁膜１０７は、第２の窒化物半導体層１０４、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６とゲート電極１１０とに挟み込まれている。
【００４５】
絶縁膜１０７は、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）、窒化アルミニウム（ＡｌＮ）、酸化アルミ（ＡｌＯ）、ＳｉＮ及びＡｌＮの積層構造体、並びにＳｉＮ及びＡｌＯの積層構造体等から構成される。絶縁膜１０７がＳｉＮ又はＳｉＯから構成される場合、絶縁膜１０７は例えばプラズマ化学気相成長（ＣＶＤ）法や減圧ＣＶＤ法により成膜される。一方、絶縁膜１０７がＡｌＮ又はＡｌＯにより構成される場合、絶縁膜１０７は例えばスパッタ法や原子層堆積装置を用いた原子層堆積法（アトミックレイヤーデポジション：ＡＬＤ法）により成膜される。
【００４６】
素子分離層１１１は、例えば窒化物半導体層にホウ素（Ｂ）等の不純物をイオン注入することにより形成され、ＦＥＴを他の素子と電気的に分離する。
【００４７】
図２は本実施の形態に係るＦＥＴのエネルギーバンド図である。
ゲートバイアスがゼロの場合において、第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４のヘテロ接合界面には２次元電子ガスが発生し、チャネル（バルク側チャネルと呼ぶ）が形成されると共に、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６のヘテロ接合界面にも２次元電子ガスが発生することにより表面側にもチャネル（表面側チャネルと呼ぶ）が形成されている。このようにバルク側チャネルと表面側チャネルの２つのチャネルが形成されるため、トータルのチャネル抵抗は低減される。この２つのチャネル間にはポテンシャル障壁が存在するが、トンネリングにより電子の移動が可能であるため、表面側チャネルの電子もドレイン電流として寄与する。そのため、低減されたチャネル抵抗分だけオン抵抗を低減することができる。また、従来のＦＥＴと比較して、バルク側チャネルがＦＥＴの最表面側にある半導体層（第４の窒化物半導体層１０６表面）から遠ざけられているため、表面準位によるチャネルへの影響が低減される。その結果、表面準位に起因した電流コラプスを抑制することができる。
【００４８】
ここで、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、第４の窒化物半導体層１０６のＡｌ組成比は、第２の窒化物半導体層１０４のＡｌ組成比よりも大きい方が望ましく、さらに、第４の窒化物半導体層１０６の厚さは、第２の窒化物半導体層１０４の厚さよりも大きい方が望ましい。また、ゲート電極１１０直下の第２の窒化物半導体層１０４の膜厚を薄くし、ノーマリーオフ型のＦＥＴを実現するために、第２の窒化物半導体層１０４の厚さは、第４の窒化物半導体層１０６の厚さよりも小さい方が望ましい。
【００４９】
以上のように、本実施の形態のＦＥＴによれば、例えばＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造により２つのヘテロ接合界面が形成される。そして、２つのヘテロ接合界面には、ＡｌＧａＮとＧａＮとの間での格子不整合から生じるピエゾ分極とＧａＮ系層自体から生じる自発分極とにより２次元電子ガスが生成される。従って、ＡｌＧａＮ／ＧａＮのヘテロ接合界面で形成される電子走行層（チャネル）が複数備えられるため、ゲート電極１１０とソース電極１０９との間、及びゲート電極１１０とドレイン電極１０８との間のオン抵抗を低減することができる。
【００５０】
図３Ｃは、図３Ａの１つの電子走行層を有するシングルチャネル構造と、図３Ｂの２つの電子走行層を有するダブルチャネル構造とについて、ゲート電極１１０及びドレイン電極１０８のダイオード特性における耐圧及びオン抵抗の関係の実験結果を示したものである。
【００５１】
図３Ｃから、耐圧が両者でほぼ同等の場合、ダブルチャネル構造ではオン抵抗は約半分に低減可能であることがわかる。従って、例えばＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造を用いることで、ＧａＮ／ＡｌＧａＮの１つのヘテロ接合界面のみを備える従来のＦＥＴに対して走行する電子の量を増し、オン抵抗を低減することが可能である。このダブルチャネル構造をゲート電極１１０の両脇に設けることで、同一の耐圧を維持したまま、ＦＥＴのソース及びドレインの寄生抵抗を約半分に抑制することができる。特に、ドレイン側は通常電界が集中する箇所であるが、多層の電子走行層を備えても耐圧を低下させることはない。このとき、ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造の縦方向抵抗は各窒化物半導体層の膜厚や組成を設計することで低減することが可能である。
【００５２】
また、本実施の形態のＦＥＴによれば、ゲート電極１１０の下に絶縁膜１０７が設けられ、ＭＩＳ構造が採用されている。従って、ゲート電極１１０に流れ込む電流を抑制し、ゲート電極１１０に正バイアスを印加でき、ノーマリーオフ型ＦＥＴとして効果的な構造を実現できる。
【００５３】
なお、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６はＩｎを含んでいてもよい。
【００５４】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層１０３は、一部にドーピング層を備えていてもよい。この構造により、窒化物半導体層内での電荷量を制御し、ゲートの閾値電圧を調整することが容易となる。
【００５５】
また、上記実施の形態のＦＥＴにおいて、第４の窒化物半導体層１０６の上には、さらに別の半導体層が配置されてもよい。
【００５６】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４、第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６には、例えばＳｉ等のｎ型不純物のドーピングが施されていてもよい。
【００５７】
また、上記実施の形態のＦＥＴにおいて、凹部１２０の深さは第３の窒化物半導体層１０５及び第４の窒化物半導体層１０６を貫通する深さであるとしたが、ゲート電極１１０とバルク側チャネルとの距離が短くすることができれば、この深さに限られない。例えば、凹部１２０の深さは、第３の窒化物半導体層１０５に達することなく第４の窒化物半導体層１０６の途中で止まる深さ、又は第４の窒化物半導体層１０６を貫通し、第３の窒化物半導体層１０５の途中で止まる深さであってもよい。
【００５８】
（第２の実施の形態）
以下、本発明の第２の実施の形態におけるＦＥＴの構成及びその製造方法を説明する。
【００５９】
図４は、本実施の形態に係るＦＥＴの構成を示す断面図である。
このＦＥＴは、基板２０１と、バッファ層２０２と、第１の窒化物半導体層２０３と、第２の窒化物半導体層２０４と、第３の窒化物半導体層２０５と、第４の窒化物半導体層２０６と、絶縁膜２０７と、ドレイン電極２０８と、ソース電極２０９と、ゲート電極２１０と、素子分離層２１１とを備えている。
【００６０】
基板２０１は、例えば１０μｍ以上１０００μｍ以下の厚みのサファイア基板、ＳｉＣ基板、Ｓｉ基板、及びＧａＮ基板等である。
【００６１】
バッファ層２０２は、基板２０１に応じた厚み、例えば１００ｎｍのＡｌＮから構成され、基板２０１の上に形成される。
【００６２】
第１の窒化物半導体層２０３は、例えば２μｍの厚みのアンドープＧａＮから構成され、バッファ層２０２の上に形成される。
【００６３】
第２の窒化物半導体層２０４は、第１の窒化物半導体層２０３の上に形成され、第１の窒化物半導体層２０３よりもバンドギャップエネルギーが大きい。第２の窒化物半導体層２０４は、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成される。例えば、第２の窒化物半導体層２０４は、２０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００６４】
第３の窒化物半導体層２０５は、第２の窒化物半導体層２０４の上に形成され、第２の窒化物半導体層２０４よりもバンドギャップエネルギーが小さい。第３の窒化物半導体層２０５は、例えば２０ｎｍの厚みのアンドープＧａＮから構成される。
【００６５】
第４の窒化物半導体層２０６は、第３の窒化物半導体層２０５の上に形成され、第３の窒化物半導体層２０５よりもバンドギャップエネルギーが大きい。第４の窒化物半導体層２０６は、例えばアンドープＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成される。例えば、第４の窒化物半導体層２０６は、２５ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００６６】
第１の窒化物半導体層２０３及び第２の窒化物半導体層２０４のヘテロ接合界面と、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６のヘテロ接合界面とには、自発分極及びピエゾ分極により例えば１×１０13ｃｍ-2程度の電荷が生じており、ゲートがオンの状態ではヘテロ接合界面を電子が走行し、特にＦＥＴにおいて横方向の抵抗を大きく下げることができる。
【００６７】
ここで、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、第４の窒化物半導体層２０６のＡｌ組成比は、第２の窒化物半導体層２０４のＡｌ組成比よりも大きい方が望ましく、さらに、第４の窒化物半導体層２０６の厚さは、第２の窒化物半導体層２０４の厚さよりも大きい方が望ましい。また、ゲート電極２１０直下の第２の窒化物半導体層２０４の膜厚を薄くし、ノーマリーオフ型のＦＥＴを実現するために、第２の窒化物半導体層２０４の厚さは、第４の窒化物半導体層２０６の厚さよりも小さい方が望ましい。
【００６８】
ドレイン電極２０８及びソース電極２０９は、ゲート電極２１０の両側方の領域に形成され、それぞれ第１の窒化物半導体層２０３及び第２の窒化物半導体層２０４のヘテロ接合界面と、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６のヘテロ接合界面とに接触し、該界面領域に生成された電子走行領域と電気的に接続されている。ドレイン電極２０８及びソース電極２０９は、第１の窒化物半導体層２０３に接触している。
【００６９】
ドレイン電極２０８及びソース電極２０９は、例えばＴｉ及びＡｌの積層構造体から構成される。
【００７０】
第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６には、凹部２２０が形成されている。この凹部２２０は、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６を貫通、つまり第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６のヘテロ接合界面を貫通して第２の窒化物半導体層２０４の表面まで達している。そして、凹部２２０内には、ゲート電極２１０が形成されている。凹部２２０は、特に第２の窒化物半導体層２０４に対して第３の窒化物半導体層２０５を選択的にエッチングすることにより形成されている。
【００７１】
ここで、第２の窒化物半導体層２０４には凹部２２０は形成されておらず、凹部２２０の底面としての第２の窒化物半導体層２０４の表面は、第２の窒化物半導体層２０４及び第３の窒化物半導体層２０５の界面と面一である。ここでの面一とは、第２の窒化物半導体層２０４の表面に対するエッチングの精度による、数ｎｍ程度のずれがあっても良い。
【００７２】
ゲート電極２１０は、例えばＰｄ、Ｎｉ及びＰｔ等から構成される。なお、ゲート電極２１０は、ゲート電極２１０を構成する材料が絶縁膜２０７により窒化物半導体層に拡散しない場合にはＴｉから構成されてもよい。
【００７３】
絶縁膜２０７は、凹部２２０の底面及び側面並びに第４の窒化物半導体層２０６表面に形成されている。凹部２２０の底面及び側面に形成された絶縁膜２０７は、第２の窒化物半導体層２０４、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６とゲート電極２１０とに挟み込まれている。
【００７４】
絶縁膜２０７は、例えばＳｉＮ、ＳｉＯ、ＡｌＮ、ＡｌＯ、ＳｉＮ及びＡｌＮの積層構造体、並びにＳｉＮ及びＡｌＯの積層構造体等から構成される。絶縁膜２０７がＳｉＮ又はＳｉＯから構成される場合、絶縁膜２０７は例えばＣＶＤ法や減圧ＣＶＤ法により成膜される。一方、絶縁膜２０７がＡｌＮ又はＡｌＯから構成される場合、絶縁膜２０７は例えばスパッタ法や原子層堆積装置を用いたＡＬＤ法により成膜される。
【００７５】
素子分離層２１１は、例えば窒化物半導体層にＢ等の不純物をイオン注入することにより形成され、ＦＥＴを他の素子と電気的に分離する。
【００７６】
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、オン抵抗を低減することができる。
【００７７】
また、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、ノーマリーオフ型ＦＥＴとして効果的な構造を実現できる。
【００７８】
また、本実施の形態のＦＥＴによれば、選択エッチングにより凹部２２０が形成され、ゲート電極２１０直下の第２の窒化物半導体層２０４の膜厚を正確に制御することができる。従って、ゲートの閾値電圧を調整することが容易となる。
【００７９】
なお、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層２０３、第２の窒化物半導体層２０４、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６はＩｎを含んでいてもよい。
【００８０】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層２０３は、一部にドーピング層を備えていてもよい。この構造により、窒化物半導体層内での電荷量を制御し、ゲートの閾値電圧を調整することが容易となる。
【００８１】
また、上記実施の形態のＦＥＴにおいて、第４の窒化物半導体層２０６の上には、さらに別の半導体層が配置されてもよい。
【００８２】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層２０３、第２の窒化物半導体層２０４、第３の窒化物半導体層２０５及び第４の窒化物半導体層２０６には、例えばＳｉ等のｎ型不純物のドーピングが施されていてもよい。
【００８３】
（第３の実施の形態）
以下、本発明の第３の実施の形態におけるＦＥＴの構成及びその製造方法を説明する。
【００８４】
図５は、本実施の形態に係るＦＥＴの構成を示す断面図である。
このＦＥＴは、基板３０１と、バッファ層３０２と、第１の窒化物半導体層３０３と、第２の窒化物半導体層３０４と、第３の窒化物半導体層３０５と、第４の窒化物半導体層３０６と、絶縁膜３０７と、ドレイン電極３０８と、ソース電極３０９と、ゲート電極３１０と、素子分離層３１１と、第５の窒化物半導体層３１２とを備えている。
【００８５】
基板３０１は、例えば１０μｍ以上１０００μｍ以下の厚みのサファイア基板、ＳｉＣ基板、Ｓｉ基板、及びＧａＮ基板等である。
【００８６】
バッファ層３０２は、基板３０１に応じた厚み、例えば１００ｎｍのＡｌＮから構成され、基板３０１の上に形成される。
【００８７】
第１の窒化物半導体層３０３は、例えば２μｍの厚みのアンドープＧａＮから構成され、バッファ層３０２の上に形成される。
【００８８】
第２の窒化物半導体層３０４は、第１の窒化物半導体層３０３の上に形成され、第１の窒化物半導体層３０３よりもバンドギャップエネルギーが大きい。第２の窒化物半導体層３０４は、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成される。例えば、第２の窒化物半導体層３０４は、２０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００８９】
第３の窒化物半導体層３０５は、第２の窒化物半導体層３０４の上に形成され、第２の窒化物半導体層３０４よりもバンドギャップエネルギーが小さい。第３の窒化物半導体層３０５は、例えば２０ｎｍの厚みのアンドープＧａＮから構成される。
【００９０】
第４の窒化物半導体層３０６は、第３の窒化物半導体層３０５の上に形成され、第３の窒化物半導体層３０５よりもバンドギャップエネルギーが大きい。第４の窒化物半導体層３０６は、例えばアンドープＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成される。例えば、第４の窒化物半導体層３０６は、２５ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【００９１】
第１の窒化物半導体層３０３及び第２の窒化物半導体層３０４のヘテロ接合界面と、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６のヘテロ接合界面とには、自発分極及びピエゾ分極により例えば１×１０13ｃｍ-2程度の電荷が生じており、ゲートがオンの状態ではヘテロ接合界面を電子が走行し、特にＦＥＴにおいて横方向の抵抗を大きく下げることができる。
【００９２】
ここで、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、第４の窒化物半導体層３０６のＡｌ組成比は、第２の窒化物半導体層３０４及び第５の窒化物半導体層３１２のＡｌ組成比よりも大きい方が望ましく、さらに、第４の窒化物半導体層３０６の厚さは、第２の窒化物半導体層３０４及び第５の窒化物半導体層３１２の厚さよりも大きい方が望ましい。また、ゲート電極３１０直下の第５の窒化物半導体層３１２の膜厚を薄くし、ノーマリーオフ型のＦＥＴを実現するために、第５の窒化物半導体層３１２の厚さは、第４の窒化物半導体層３０６の厚さよりも小さい方が望ましい。
【００９３】
ドレイン電極３０８及びソース電極３０９は、ゲート電極３１０の両側方の領域に形成され、それぞれ第１の窒化物半導体層３０３及び第２の窒化物半導体層３０４のヘテロ接合界面と、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６のヘテロ接合界面とに接触し、該界面領域に生成された電子走行領域と電気的に接続されている。ドレイン電極３０８及びソース電極３０９は、第１の窒化物半導体層３０３に接触している。
【００９４】
ドレイン電極３０８及びソース電極３０９は、例えばＴｉ及びＡｌの積層構造体から構成される。
【００９５】
第１の窒化物半導体層３０３、第２の窒化物半導体層３０４、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６には、凹部３２０が形成されている。この凹部３２０は、第２の窒化物半導体層３０４、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６を貫通、つまり第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６のヘテロ接合界面と第１の窒化物半導体層３０３及び第２の窒化物半導体層３０４のヘテロ接合界面とを貫通して第１の窒化物半導体層３０３表面まで達している。そして、凹部３２０内には、ゲート電極３１０が形成されている。
【００９６】
ゲート電極３１０は、例えばＰｄ、Ｎｉ及びＰｔ等から構成される。なお、ゲート電極３１０は、ゲート電極３１０を構成する材料が絶縁膜３０７により窒化物半導体層に拡散しない場合にはＴｉから構成されてもよい。
【００９７】
第５の窒化物半導体層３１２は、凹部３２０の底面及び側面並びに第４の窒化物半導体層３０６表面に形成され、例えばアンドープＡｌzＧａ1-zＮ（０＜ｚ≦１）から構成される。例えば、第５の窒化物半導体層３１２は、１０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。第５の窒化物半導体層３１２は、例えば有機金属化学気相蒸着法（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ法）により凹部３２０内で窒化物半導体層をエピタキシャル成長させることにより形成される。絶縁膜３０７は、このエピタキシャル成長に連続して大気にさらすことなく（ｉｎ−ｓｉｔｕで）形成される。ゲート電極３１０は凹部３２０内で絶縁膜３０７に接している。
【００９８】
第５の窒化物半導体層３１２が存在することにより、絶縁膜３０７の結晶性を高め、また再現性よく形成することができる。凹部３２０の底面の窒化物半導体上に直接絶縁膜３０７を成長させるよりも、同じ窒化物半導体層である第５の窒化物半導体層３１２を形成してから連続成長により絶縁膜３０７を形成した方が、絶縁膜３０７の結晶性および再現性を向上できる。また、第５の窒化物半導体層３１２が例えばアンドープＡｌzＧａ1-zＮ（０＜ｚ≦１）層であり、凹部３２０の底面で接する層が例えばＧａＮ層である構成のように、第５の窒化物半導体層３１２のＡｌ組成Ｘが凹部３２０底面のＡｌ組成と比較して大きい場合に、第５の窒化物半導体層３１２下にチャネル層が形成される。その際に誘起される電荷量は、制御性の高いエピタキシャル成長で形成される第５の窒化物半導体層３１２の膜厚や組成で決定されることから、再現性を高くすることが可能となる。
【００９９】
絶縁膜３０７は、第５の窒化物半導体層３１２の上に形成されている。凹部３２０内の絶縁膜３０７は、第５の窒化物半導体層３１２とゲート電極３１０との間に形成され、挟み込まれている。
【０１００】
絶縁膜３０７は、例えば１〜５ｎｍの厚みのＳｉＮ、ＳｉＯ、ＡｌＮ、ＡｌＯ、ＳｉＮ及びＡｌＮの積層構造体、並びにＳｉＮ及びＡｌＯの積層構造体等から構成される。絶縁膜３０７がＳｉＮ又はＳｉＯから構成される場合、絶縁膜３０７は例えばＣＶＤ法や減圧ＣＶＤ法により成膜される。一方、絶縁膜３０７がＡｌＮ又はＡｌＯから構成される場合、絶縁膜３０７は例えばスパッタ法や原子層堆積装置を用いたＡＬＤ法により成膜される。
【０１０１】
素子分離層３１１は、例えば窒化物半導体層にＢ等の不純物をイオン注入することにより形成され、ＦＥＴを他の素子と電気的に分離する。
【０１０２】
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、オン抵抗を低減することができる。
【０１０３】
また、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、ノーマリーオフ型ＦＥＴとして効果的な構造を実現できる。
【０１０４】
また、本実施の形態のＦＥＴによれば、凹部３２０内における第５の窒化物半導体層３１２のエピタキシャル成長と連続して絶縁膜３０７を形成することができるので、良好な絶縁特性の絶縁膜３０７を実現できる。
【０１０５】
なお、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層３０３、第２の窒化物半導体層３０４、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６はＩｎを含んでいてもよい。
【０１０６】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層３０３は、一部にドーピング層を備えていてもよい。この構造により、窒化物半導体層内での電荷量を制御し、ゲートの閾値電圧を調整することが容易となる。
【０１０７】
また、上記実施の形態のＦＥＴにおいて、第４の窒化物半導体層３０６の上には、さらに別の半導体層が配置されてもよい。
【０１０８】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層３０３、第２の窒化物半導体層３０４、第３の窒化物半導体層３０５、第４の窒化物半導体層３０６及び第５の窒化物半導体層３１２には、例えばＳｉ等のｎ型不純物のドーピングが施されていてもよい。
【０１０９】
また、上記実施の形態のＦＥＴにおいて、凹部３２０の深さは第２の窒化物半導体層３０４、第３の窒化物半導体層３０５及び第４の窒化物半導体層３０６を貫通する深さであるとしたが、ゲート電極３１０とバルク側チャネルとの距離が短くすることができれば、この深さに限られない。例えば、凹部３２０の深さは、第３の窒化物半導体層３０５に達することなく第４の窒化物半導体層３０６の途中で止まる深さ、第４の窒化物半導体層３０６を貫通し、第３の窒化物半導体層３０５の途中で止まる深さ、又は第４の窒化物半導体層３０６及び第３の窒化物半導体層３０５を貫通し、第２の窒化物半導体層３０４の途中で止まる深さであってもよい。
【０１１０】
（第４の実施の形態）
以下、本発明の第４の実施の形態におけるＦＥＴの構成及びその製造方法を説明する。
【０１１１】
図６は、本実施の形態に係るＦＥＴの構成を示す断面図である。
このＦＥＴは、基板４０１と、バッファ層４０２と、第１の窒化物半導体層４０３と、第２の窒化物半導体層４０４と、第３の窒化物半導体層４０５と、第４の窒化物半導体層４０６と、ドレイン電極４０８と、ソース電極４０９と、ゲート電極４１０と、素子分離層４１１とを備えている。
【０１１２】
基板４０１は、例えば１０μｍ以上１０００μｍ以下の厚みのサファイア基板、ＳｉＣ基板、Ｓｉ基板、及びＧａＮ基板等である。
【０１１３】
バッファ層４０２は、基板４０１に応じた厚み、例えば１００ｎｍのＡｌＮから構成され、基板４０１の上に形成される。
【０１１４】
第１の窒化物半導体層４０３は、例えば２μｍの厚みのアンドープＧａＮから構成され、バッファ層４０２の上に形成される。
【０１１５】
第２の窒化物半導体層４０４は、第１の窒化物半導体層４０３の上に形成され、第１の窒化物半導体層４０３よりもバンドギャップエネルギーが大きい。第２の窒化物半導体層４０４は、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成される。例えば、第２の窒化物半導体層４０４は、３０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【０１１６】
第３の窒化物半導体層４０５は、第２の窒化物半導体層４０４の上に形成され、第２の窒化物半導体層４０４よりもバンドギャップエネルギーが小さい。第３の窒化物半導体層４０５は、例えば３０ｎｍの厚みのアンドープＧａＮから構成される。
【０１１７】
第４の窒化物半導体層４０６は、第３の窒化物半導体層４０５の上に形成され、第３の窒化物半導体層４０５よりもバンドギャップエネルギーが大きい。第４の窒化物半導体層４０６は、例えばアンドープＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成される。例えば、第４の窒化物半導体層４０６は、３０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【０１１８】
第１の窒化物半導体層４０３及び第２の窒化物半導体層４０４のヘテロ接合界面と、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６のヘテロ接合界面とには、自発分極及びピエゾ分極により例えば１×１０13ｃｍ-2程度の電荷が生じており、ゲートがオンの状態ではヘテロ接合界面を電子が走行し、特にＦＥＴにおいて横方向の抵抗を大きく下げることができる。
【０１１９】
ここで、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、第４の窒化物半導体層４０６のＡｌ組成比は、第２の窒化物半導体層４０４のＡｌ組成比よりも大きい方が望ましく、さらに、第４の窒化物半導体層４０６の厚さは、第２の窒化物半導体層４０４の厚さよりも大きい方が望ましい。
【０１２０】
ドレイン電極４０８及びソース電極４０９は、ゲート電極４１０の両側方の領域に形成され、それぞれ第１の窒化物半導体層４０３及び第２の窒化物半導体層４０４のヘテロ接合界面と、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６のヘテロ接合界面とに接触し、該界面領域に生成された電子走行領域と電気的に接続されている。ドレイン電極４０８及びソース電極４０９は、第１の窒化物半導体層４０３に接触している。
【０１２１】
ドレイン電極４０８及びソース電極４０９は、例えばＴｉ及びＡｌの積層構造体から構成される。
【０１２２】
第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６には凹部４２０が形成されている。この凹部４２０は、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６を貫通、つまり第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６のヘテロ接合界面を貫通して第２の窒化物半導体層４０４の表面まで達している。そして、凹部４２０内には、凹部４２０の底面及び側面を覆うようにゲート電極４１０が形成されている。従って、凹部４２０内のゲート電極４１０は、絶縁膜を介することなく、第２の窒化物半導体層４０４、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６に直接接している。凹部４２０は、特に第２の窒化物半導体層４０４に対して第３の窒化物半導体層４０５を選択的にエッチングすることにより形成されている。
【０１２３】
ここで、第２の窒化物半導体層４０４には凹部４２０は形成されておらず、凹部４２０の底面としての第２の窒化物半導体層４０４の表面は、第２の窒化物半導体層４０４及び第３の窒化物半導体層４０５の界面と面一である。
【０１２４】
ゲート電極４１０は、第２の窒化物半導体層４０４、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６とショットキー接合し、例えばＰｄ、Ｎｉ及びＰｔ等から構成される。
【０１２５】
素子分離層４１１は、例えば窒化物半導体層にＢ等の不純物をイオン注入することにより形成され、ＦＥＴを他の素子と電気的に分離する。
【０１２６】
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、オン抵抗を低減することができる。
【０１２７】
なお、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層４０３、第２の窒化物半導体層４０４、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６はＩｎを含んでいてもよい。
【０１２８】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層４０３は、一部にドーピング層を備えていてもよい。この構造により、窒化物半導体層内での電荷量を制御し、ゲートの閾値電圧を調整することが容易となる。
【０１２９】
また、上記実施の形態のＦＥＴにおいて、第４の窒化物半導体層４０６の上には、さらに別の半導体層が配置されてもよい。
【０１３０】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層４０３、第２の窒化物半導体層４０４、第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６には、例えばＳｉ等のｎ型不純物のドーピングが施されていてもよい。
【０１３１】
また、上記実施の形態のＦＥＴにおいて、凹部４２０の深さは第３の窒化物半導体層４０５及び第４の窒化物半導体層４０６を貫通する深さであるとしたが、ゲート電極４１０とバルク側チャネルとの距離が短くすることができれば、この深さに限られない。例えば、凹部４２０の深さは、第３の窒化物半導体層４０５に達することなく第４の窒化物半導体層４０６の途中で止まる深さ、又は第４の窒化物半導体層４０６を貫通し、第３の窒化物半導体層４０５の途中で止まる深さであってもよい。
【０１３２】
（第５の実施の形態）
以下、本発明の第５の実施の形態におけるＦＥＴの構成及びその製造方法を説明する。
【０１３３】
図７は、本実施の形態に係るＦＥＴの構成を示す断面図である。
このＦＥＴは、基板５０１と、バッファ層５０２と、第１の窒化物半導体層５０３と、第２の窒化物半導体層５０４と、第３の窒化物半導体層５０５と、第４の窒化物半導体層５０６と、絶縁膜５０７と、ドレイン電極５０８と、ソース電極５０９と、ゲート電極５１０と、素子分離層５１１とを備えている。
【０１３４】
基板５０１は、例えば１０μｍ以上１０００μｍ以下の厚みのサファイア基板、ＳｉＣ基板、Ｓｉ基板、及びＧａＮ基板等である。
【０１３５】
バッファ層５０２は、基板５０１に応じた厚み、厚さ例えば１００ｎｍのＡｌＮから構成され、基板５０１の上に形成される。
【０１３６】
第１の窒化物半導体層５０３は、例えば２μｍの厚みのアンドープＧａＮから構成され、バッファ層５０２の上に形成される。
【０１３７】
第２の窒化物半導体層５０４は、第１の窒化物半導体層５０３の上に形成され、第１の窒化物半導体層５０３よりもバンドギャップエネルギーが大きい。第２の窒化物半導体層５０４は、例えばアンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成される。例えば、第２の窒化物半導体層５０４は、２０ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【０１３８】
第３の窒化物半導体層５０５は、第２の窒化物半導体層５０４の上に形成され、第２の窒化物半導体層５０４よりもバンドギャップエネルギーが小さい。第３の窒化物半導体層５０５は、例えば２０ｎｍの厚みのアンドープＧａＮから構成される。
【０１３９】
第４の窒化物半導体層５０６は、第３の窒化物半導体層５０５の上に形成され、第３の窒化物半導体層５０５よりもバンドギャップエネルギーが大きい。第４の窒化物半導体層５０６は、例えばアンドープＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成される。例えば、第４の窒化物半導体層５０６は、２５ｎｍの厚みのアンドープＡｌ0.25Ｇａ0.75Ｎから構成される。
【０１４０】
第１の窒化物半導体層５０３及び第２の窒化物半導体層５０４のヘテロ接合界面と、第３の窒化物半導体層５０５及び第４の窒化物半導体層５０６のヘテロ接合界面とには、自発分極及びピエゾ分極により例えば１×１０13ｃｍ-2程度の電荷が生じており、ゲートがオンの状態ではヘテロ接合界面を電子が走行し、特にＦＥＴにおいて横方向の抵抗を大きく下げることができる。
【０１４１】
ここで、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、第４の窒化物半導体層５０６のＡｌ組成比は、第２の窒化物半導体層５０４のＡｌ組成比よりも大きい方が望ましく、さらに、第４の窒化物半導体層５０６の厚さは、第２の窒化物半導体層５０４の厚さよりも大きい方が望ましい。また、ゲート電極５１０直下の第２の窒化物半導体層５０４の膜厚を薄くし、ノーマリーオフ型のＦＥＴを実現するために、第２の窒化物半導体層５０４の厚さは、第４の窒化物半導体層５０６の厚さよりも小さい方が望ましい。
【０１４２】
ドレイン電極５０８及びソース電極５０９は、ゲート電極５１０の両側方の領域に形成され、それぞれ第１の窒化物半導体層５０３及び第２の窒化物半導体層５０４のヘテロ接合界面と、第３の窒化物半導体層５０５及び第４の窒化物半導体層５０６のヘテロ接合界面とに接触し、該界面領域に生成された電子走行領域と電気的に接続されている。ドレイン電極５０８及びソース電極５０９は、第１の窒化物半導体層５０３に接触している。
【０１４３】
ドレイン電極５０８及びソース電極５０９は、例えばＴｉ及びＡｌの積層構造体から構成される。
【０１４４】
絶縁膜５０７は、第４の窒化物半導体層５０６表面に形成され、例えばＳｉＮ、ＳｉＯ、ＡｌＮ、ＡｌＯ、ＳｉＮ及びＡｌＮの積層構造体、並びにＳｉＮ及びＡｌＯの積層構造体等から構成される。絶縁膜５０７がＳｉＮ又はＳｉＯから構成される場合、絶縁膜５０７は例えばＣＶＤ法や減圧ＣＶＤ法により成膜される。一方、絶縁膜５０７がＡｌＮ又はＡｌＯから構成される場合、絶縁膜５０７は例えばスパッタ法や原子層堆積装置を用いたＡＬＤ法により成膜される。
【０１４５】
ゲート電極５１０は、絶縁膜５０７の上に形成され、例えばＰｄ、Ｎｉ及びＰｔ等から構成される。なお、ゲート電極５１０は、ゲート電極５１０を構成する材料が絶縁膜５０７により窒化物半導体層に拡散しない場合にはＴｉから構成されてもよい。
【０１４６】
素子分離層５１１は、例えば窒化物半導体層にＢ等の不純物をイオン注入することにより形成され、ＦＥＴを他の素子と電気的に分離する。
【０１４７】
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、オン抵抗を低減することができる。
【０１４８】
また、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、ノーマリーオフ型ＦＥＴとして効果的な構造を実現できる。
【０１４９】
なお、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層５０３、第２の窒化物半導体層５０４、第３の窒化物半導体層５０５及び第４の窒化物半導体層５０６はＩｎを含んでいてもよい。
【０１５０】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層５０３は、一部にドーピング層を備えていてもよい。この構造により、窒化物半導体層内での電荷量を制御し、ゲートの閾値電圧を調整することが容易となる。
【０１５１】
また、上記実施の形態のＦＥＴにおいて、第４の窒化物半導体層５０６の上には、さらに別の半導体層が配置されてもよい。
【０１５２】
また、上記実施の形態のＦＥＴにおいて、第１の窒化物半導体層５０３、第２の窒化物半導体層５０４、第３の窒化物半導体層５０５及び第４の窒化物半導体層５０６には、例えばＳｉ等のｎ型不純物のドーピングが施されていてもよい。
【０１５３】
また、上記実施の形態のＦＥＴにおいて、第３の実施の形態のＦＥＴと同様に絶縁膜５０７が設けられないショットキー接合型のＦＥＴの形態がとられてもよい。
【０１５４】
以上、本発明のＦＥＴについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１５５】
本発明は、ＦＥＴに適用でき、特に携帯電話基地局等のハイパワー高周波装置やインバーター等のハイパワースイッチング装置等に適用できる。
【図面の簡単な説明】
【０１５６】
【図１】本発明の第１の実施の形態に係るＦＥＴの構成を示す断面図である。
【図２】同実施の形態に係るＦＥＴのエネルギーバンド図である。
【図３Ａ】シングルチャネル構造のＦＥＴを示す図である。
【図３Ｂ】ダブルチャネル構造のＦＥＴを示す図である。
【図３Ｃ】ゲート電極及びドレイン電極のダイオード特性における耐圧及びオン抵抗の関係の実験結果を示す図である。
【図４】本発明の第２の実施の形態に係るＦＥＴの構成を示す断面図である。
【図５】本発明の第３の実施の形態に係るＦＥＴの構成を示す断面図である。
【図６】本発明の第４の実施の形態に係るＦＥＴの構成を示す断面図である。
【図７】本発明の第５の実施の形態に係るＦＥＴの構成を示す断面図である。
【図８】従来のＦＥＴの構造を示す断面図である。
【符号の説明】
【０１５７】
１０１、２０１、３０１、４０１、５０１、８０１    基板
１０２、２０２、３０２、４０２、５０２    バッファ層
１０３、２０３、３０３、４０３、５０３    第１の窒化物半導体層
１０４、２０４、３０４、４０４、５０４    第２の窒化物半導体層
１０５、２０５、３０５、４０５、５０５    第３の窒化物半導体層
１０６、２０６、３０６、４０６、５０６    第４の窒化物半導体層
１０７、２０７、３０７、５０７    絶縁膜
１０８、２０８、３０８、４０８、５０８、８０７    ドレイン電極
１０９、２０９、３０９、４０９、５０９、８０８    ソース電極
１１０、２１０、３１０、４１０、５１０、８０６    ゲート電極
１１１、２１１、３１１、４１１、５１１    素子分離層
１２０、２２０、３２０、４２０    凹部
３１２    第５の窒化物半導体層
８０２    キャリア走行層
８０３    キャリア供給層
８０４    ＧａＮ系保護層
８０５    保護層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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