(57)【要約】【課題】生産性の向上を図った半導体メモリとその不良解析方法を提供する。【解決手段】半導体メモリは、次の各回路を有する。メモリ回路は、メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われる。テスト回路は、上記メモリアレイに対する書き込みと読み出しによる試験判定を行う。ラッチ回路は、判定された不良アドレスを記憶する。不良情報解析回路は、不良アドレスを解析して不良モードを判定する。不揮発性記憶回路は、上記不良モードに対応した不良モード情報を記憶する。上記不良モード情報は、メモリ制御回路を通して出力が可能される。テスタ・ハンドラによる試験において、上記不良解析時に不良製品について不揮発性記憶回路に記憶された不良モードを読み出して、解析に必要な不良モードを持つ不良製品を選別する。【選択図】図１
2010135030.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われるメモリ回路と、
上記メモリアレイに対する書き込みと読み出しによる試験判定を行うテスト回路と、
上記テスト回路により判定された不良アドレスを記憶するラッチ回路と、
上記ラッチ回路に保持された不良アドレスを解析して不良モードを判定する不良情報解析回路と、
上記不良モードに対応した不良モード情報を記憶する不揮発性記憶回路とを有し、
上記メモリ制御回路を通して上記不揮発性記憶回路に記憶された上記不良モード情報の出力が可能にされた、
半導体メモリ。
【請求項２】
請求項１において、
上記メモリアレイは、複数のメモリブロックを有し、
上記テスト回路は、上記複数のメモリブロックの特定のアドレスに対して同じデータを記憶させ、上記複数のメモリブロックの当該アドレスからの複数の読み出しデータを比較し、全データの一致か否かにより良／不良のテスト動作を行う、
半導体メモリ。
【請求項３】
請求項２において、
上記メモリアレイは、不良救済のための冗長回路を有し、
上記不揮発性記憶回路は、
上記ラッチ回路に記憶された不良アドレスと、
上記ラッチ回路を介した上記不良モード情報が書き込みまれ、
上記冗長回路は、上記不揮発性記憶回路に記憶された不良アドレスに対応したメモリアクセスにより不良部分に代えて動作可能にされて不良救済を行う、
半導体メモリ。
【請求項４】
メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われるメモリ回路と、
上記メモリアレイに対する書き込みと読み出しによる試験判定を行うテスト回路と、
上記テスト回路により判定された不良アドレスを記憶するラッチ回路と、
上記ラッチ回路に保持された不良アドレスを解析して不良モードを判定する不良情報解析回路と、
上記不良モードに対応した不良モード情報を記憶する不揮発性記憶回路とを有し、
上記メモリ制御回路を通して上記不揮発性記憶回路に記憶された不良モード情報の出力が可能にされた、
半導体メモリを製品として組み立てる工程の後のテスタ・ハンドラによる試験において、
上記半導体メモリの上記テスト回路を動作させて良／不良の判定を行うとともに、不良製品に対して上記不良モード情報を不揮発性記憶回路に記憶させ、
上記不良解析時に不良製品について上記不揮発性記憶回路に記憶された不良モード情報を読み出して、解析に必要な不良モードを持つ不良製品を選別する、
半導体メモリの不良解析方法。
【請求項５】
メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われるメモリ回路と、
上記メモリアレイに対する書き込みと読み出しによる試験判定を行うテスト回路と、
上記テスト回路により判定された不良アドレスを記憶するラッチ回路と、
上記ラッチ回路に保持された不良アドレスを解析して不良モードを判定する不良情報解析回路と、
を有する半導体メモリを製品として組み立てる工程の後のマーキング部を有するテスタ・ハンドラによる試験において、
上記半導体メモリの上記テスト回路を動作させて良／不良の判定を行うとともに、上記マーキング部によりパッケージ表面に上記不良モードに対応したマーキングを実施し、
上記不良解析時に不良製品について上記マーキングにより付されたマークにより、解析に必要な不良モードを持つ不良製品を選別する、
半導体メモリの不良解析方法。
【請求項６】
請求項４又は５において、
上記不良情報解析回路により判定された不良モードに対応した不良モード情報が上記テスタ・ハンドラに出力されて特異不良の判定が行われる、
半導体メモリの不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリと半導体メモリの不良解析方法に関し、例えば出荷前の半導体メモリの不良解析技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
量産における半導体メモリのウェハテストを妨げずに，当該ウェハ上に完成された半導体メモリチップより不良アドレスを取得し，不良分類ワークステーション及び解析ワークステーションからなる半導体不良解析システムを用いて上記半導体メモリチップの不良分類や解析を行うものが、特開２０００−３０６３９５号公報において提案されている。
【特許文献１】特開特開２０００−３０６３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体メモリの生産量は、工場の生産能力や各製品の出荷量等をもとにコントロールされる。そのため、組立から入庫・出荷までの後工程期間が短くなる傾向にある。このことから、本願発明者においては、選別工程での異常発生等による流動停止で出荷に支障をきたす危険性について検討した。つまり、出荷前試験において、異常等となり当該ロット中で良品とされた製品を出荷させるか否かの判断ができなくて停滞しているロットについては、早期に異常原因を究明し、当該ロット製品を流動させる必要がある。前記特許文献１のようなウェハテストに用いられる不良分類ワークステーション及び解析ワークステーションを上記出荷前試験に適用しようとすると、各テスタについて不良アドレスを取得・格納する機材及びデータを処理する機材を連結させてシステム構築する必要がある。選別工程等で同測数が多い場合には大きな費用を要するので現実的ではない。
【０００４】
不良解析対象となる製品（半導体メモリ）を取得するにあたり、出荷前試験での選別終了時に不良チップを不良項目毎に分離することが望まれるが、テスタ・ハンドラの制約に伴い分離できる項目数が限定される。そのため，不良とされた半導体メモリについて、不良解析前に再選別を行う必要があり，長時間の試験や再現性の悪い試験、少数取り数の解析テスタを使用する場合等に時間を要するため、前記のように選別工程での異常発生等による流動停止で出荷に支障をきたす危険性が生じる。そこで、本願発明者においては、選別工程にて不良モードまで確認する方法及び半導体メモリに不良情報等を付与し識別することを検討した。
【０００５】
この発明の目的は、生産性の向上を図った半導体メモリとその不良解析方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される１つの実施例は、以下の通りである。半導体メモリは、次の各回路を有する。メモリ回路は、メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われる。テスト回路は、上記メモリアレイに対する書き込みと読み出しによる試験判定を行う。ラッチ回路は、判定された不良アドレスを記憶する。不良情報解析回路は、不良アドレスを解析して不良モードを判定する。不揮発性記憶回路は、上記不良モードに対応した不良モード情報を記憶する。上記不良モード情報は、メモリ制御回路を通して出力が可能される。
【０００７】
本願において開示される他の１つの実施例は、以下の通りである。半導体メモリは、次の各回路を有する。メモリ回路は、メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われる。テスト回路は、上記メモリアレイに対する書き込みと読み出しによる試験判定を行う。ラッチ回路は、判定された不良アドレスを記憶する。不良情報解析回路は、不良アドレスを解析して不良モードを判定する。不揮発性記憶回路は、上記不良モードに対応した不良モード情報を記憶する。上記不良モード情報は、メモリ制御回路を通して出力が可能される。上記半導体メモリを製品として組み立てる工程の後のテスタ・ハンドラによる試験において、半導体メモリの上記テスト回路を動作させて良／不良の判定を行うとともに、不良製品に対して上記不良モードを不揮発性記憶回路に記憶させる。上記不良解析時に不良製品について不揮発性記憶回路に記憶された不良モードを読み出して、解析に必要な不良モードを持つ不良製品を選別する。
【０００８】
本願において開示される更に他の１つの実施例は、以下の通りである。半導体メモリは、次の各回路を有する。メモリ回路は、メモリアレイとメモリ制御回路とを有して記憶情報の書き込みと読み出しが行われる。テスト回路は、上記メモリアレイに対する書き込みと読み出しによる試験判定を行う。ラッチ回路は、上記テスト回路により判定された不良アドレスを記憶する。不良情報解析回路は、上記ラッチ回路に保持された不良アドレスを解析して不良モードを判定する。上記半導体メモリを製品として組み立てる工程の後のマーキング部を有するテスタ・ハンドラによる試験において、上記半導体メモリの上記テスト回路を動作させて良／不良の判定を行うとともに、上記マーキング部によりパッケージ表面に上記不良モードに対応したマーキングを実施する。上記不良解析時に不良製品について上記マーキングにより付されたマークにより、解析に必要な不良モードを持つ不良製品を選別する。
【発明の効果】
【０００９】
選別工程での異常発生等によるロットの流動停止時間の短縮化が図られて生産性の向上が可能になる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係る半導体メモリの一実施例の概略ブロック図が示されている。この実施例の半導体メモリは、データを保持するメモリアレイ１と、上記メモリアレイ１を制御してデータの書き込みや読み出しを行うメモリ制御回路２、不良情報を格納する不良情報ラッチ回路３、電源遮断後も不良情報を保持させるため不揮発性素子からなる不良情報記憶部４及び不良アドレス／情報をもとに不良モードを判定する不良情報解析回路５から構成される。
【００１１】
上記メモリ制御回路２は、外部からコマンド、アドレス及びデータを受けて、コマンドにより書き込み動作が指示されたなら上記アドレスによりメモリアレイ１のメモリセルを選択して上記入力されたデータの書き込みを行う。上記コマンドにより読み出し動作が指示されたなら、上記アドレスによりメモリアレイ１のメモリセルを選択して記憶されたデータの読み出しを行う。特に制限されないが、上記メモリ制御回路２には、テスト回路ＢＩＳＴ（ＢＩＳＴはビルト−イン−セルフ−テストの略）が設けられる。
【００１２】
上記テスト回路ＢＩＳＴは、テストアドレス信号生成回路、テストデータ生成回路及びテストデータ判定回路等を有しており、ＪＴＡＧ等のような標準テスト入力回路又は上記コマンド、アドレス等の入力信号の組み合わせからテストモードが指示されたときに動作状態とされる。このテストモードにおいて、テスト回路ＢＩＳＴは、上記メモリアレイ１に対してテストアドレスによりテストパターンの書き込みを行う。メモリアレイ１は、複数のメモリブロックを有し、上記テストパターンの書き込みは、上記複数のメモリブロックを同時に選択して同じテストデータの書き込みが行われる。テストデータの判定は、読み出しにより各メモリブロックからの出力された全データを比較し、全ビットが一致のときには良、１ビットでも他のビットと不一致のものがあれば不良と判定する。上記不一致のデータが出力されたのアドレスは、不良アドレスと判定されて上記不良情報ラッチ回路３に保持される。
【００１３】
図２には、半導体メモリの試験動作の一例を説明するためのフローチャート図が示されている。この試験動作は、半導体メモリの組み立て、つまりは後工程が完了した後に行われる。ステップ（１）では、テスタ・ハンドラ被試験半導体メモリが測定部に搬送され、テスタと電気的に接続されて試験開始可能となる。ステップ（２）では、テスタから被試験半導体メモリにテストモードが指示されて、不良アドレス収集動作・エントリが実施される。
【００１４】
ステップ（３）では、内部判定試験が実施される。つまり、前記テスト回路ＢＩＳＴが動作状態となり、上記メモリアレイ１に対してテストアドレスによりテストパターンの書き込みを行い、読み出しによるテストデータの判定が行われる。このテストデータの判定において、１ビットでも不一致のものがあればフェイルと判定されて、ステップ（４）において当該アドレスが不良情報ラッチ回路３に不良アドレスとしてラッチされる。ステップ（３）は、メモリアレイ１の全メモリセルについて論理１、論理０の記憶動作が正しく行われることの検証するために必要な複数回の書き込み及び読み出しが実施されるものであり、それぞれについてフェイル／パスの判定が実施される。同図では、その繰り返しが省略して示されており、フェイル／パスが全アドレスについて実施されるとステップ（５）の試験終了とされる。
【００１５】
ステップ（６）では、不良情報解析回路５が動作状態となり、不良モード判定動作にエントリする。ステップ（７）での不良モード判定動作は、不良情報ラッチ回路に格納された不良アドレスを用い，不良情報解析回路５により不良モード判定を行う。ステップ（８）の不良モード読み出しにおいて、判定された不良モードがメモリ制御回路２を介して外部のテスタ等に出力される。ステップ（９）の不良情報等書き込みにおいて、不良アドレス及び判定された不良モード等の情報は，アンチヒューズや不揮発性メモリ等からなる不良情報記憶部４にて不揮発性データとして保持する。
【００１６】
この実施例では、判定された不良モードがメモリ制御回路２を介して外部のテスタ等に出力される。したがって、テスタ側において１つのロット中の不良製品についての不良モードをリアルタイムで蓄積し、半導体メモリの後工程での通常発生する不良と、通常発生する不良とは明らかに異なる異常な不良発生を早い時期に検知することができる。このように出荷前の選別時の不良モード情報のリアルタイムでの取得のみで、組立起因又は劣化起因等が推定できる場合のように解析不要となる場合があるために当該ロット製品についての良品製品の出荷を停止させること、あるいは出荷させることの判定を早期に行うことができる。
【００１７】
選別工程終了後において、１つのロットについての不良製品数が多いときには、半導体メモリ毎に不良情報等の付与・保持ができているので、それを出力させることにより解析対象である特定の不良モードを持つ不良製品を全不良製品の中から特定でき、従来のような再選別等が不要となるために不良解析時間を短縮化することができる。また、選別時の不良モード情報により、組立起因又は劣化起因等が推定でき、品質管理基準の適正化が可能となるため、品質管理基準適正化ができる。
【００１８】
図３には、前記図１の不良情報ラッチ回路３に保持するデータの例の説明図が示されている。前記不良情報ラッチ回路３には、不良アドレスデータ及び不良モード判定用データ並びにその他不良情報データが格納できるようにされる。ロウ・アドレスは、マット選択用の３ビットと、ワード線選択用の９ビットからなる１２ビットで構成される。カラム・アドレスは、マット選択用の１ビットと、データ（ビット）線選択用の８ビットからなる９ビットで構成される。不良モード判定用データも、上記不良アドレスデータに対応してロウ・アドレス変化フラグが１２ビットから構成され、カラム・アドレス変化フラグが９ビットから構成される。不良アドレスデータは、複数のアドレスを格納できるようにしても良いが回路規模が大きくなる。そこで、この実施例では、上記のような不良モード判定用データを用い、１個の不良アドレスデータを後述するように重ね書きすることにより簡易な不良モードを判定させる。
【００１９】
図４には、図１の不良情報ラッチ回路の動作概要の説明図が示されている。試験時に１回目に不良となったアドレスを不良アドレスデータとして格納する。この場合には、不良モード判定用データは、各変化フラグが０のままである。この不良アドレスデータは、前記図１の不良情報記憶部４に保持しても良い。不良情報記憶部４に保持することで、電源遮断された後でも、選別時の不良アドレスを確認できる。
【００２０】
２回目以降に不良となったアドレスは、前記１回目の不良アドレスデータと比較される。この比較において不良アドレスに変化があった場合には、不良モード判定用データの該当する箇所に１データを格納する。つまり、１回目の不良アドレスがＸ＝＃００２（０００  ０００００００１０）、Ｙ＝＃９（０  ００００１００１）であり、２回目の不良アドレスがＸ＝＃０８４（０００  ０１００００１００）、Ｙ＝＃９（０  ００００１００１）であるなら、不良モード判定用データのロウ・アドレス変化フラグは、１回目から２回目かけて０から１又は１から０に変化したビットに対応したフラグ１にされて、（０００  ０１００００１１０）のようになる。これに対してカラム・アドレスは、１回目と２回目が同じ（０  ００００１００１）であるから変化があったビットが存在せず同じままである。同様なことが３回目以降として不良発生毎における不良アドレスデータについて行われる。３回目以降については、１つ前の不良アドレスデータと比較される。
【００２１】
図５には、この発明に係る不良モード判定方法の説明図が示されている。つまり、１つの半導体メモリにおける１ないし複数の不良アドレスから生成された上記不良モード判定用データのビットパターンをもとに６通りの不良モードが判定される。これにより前記１組の不良アドレスデータと不良モード判定用データにより簡易な不良モード判定が可能となる。
【００２２】
不良モード判定用データのロウ・アドレス（０００  ０００００００００）、カラム・アドレス（０  ００００００００）のように全ビット０（フラグなし）のとき、つまりは不良は存在するが１ないし複数回検出された不良が同じＸとＹアドレスのみで発生したことを示しているので、１ビット不良と判定される。
【００２３】
不良モード判定用データのロウ・アドレス（０００  ０００００００００）、カラム・アドレス（０  ０００００００１）のように、カラム・アドレスの最下位ビットのみが１である（フラグ少数（条件要））のとき、隣接ビット線の不良を表すのでペアビット不良と判定される。
【００２４】
不良モード判定用データのロウ・アドレス（０００  ＊＊＊＊＊＊＊＊＊）、カラム・アドレス（０  ００００００００）のように、カラム部分フラグなしのとき、複数のワード線に対して同じビット線選択のときに不良が発生するのでデータ（ビット）線不良とされる。ここで、＊は０でも１でもよい。ただし、全て０のときは前記１ビット不良であるので除くものとする。
【００２５】
不良モード判定用データのロウ・アドレス（０００  ０００００００００）、カラム・アドレス（０  ＊＊＊＊＊＊＊＊）のように、ロウ部分フラグなしのとき、複数のビット線に対して同じワード線選択のときに不良が発生するのでワード線不良とされる。ここでも、＊は０でも１でもよい。ただし、全て０のときは前記１ビット不良であるので除くものとする。
【００２６】
不良モード判定用データのロウ・アドレス（０００  ＊＊＊＊＊＊＊＊＊）、カラム・アドレス（０  ＊＊＊＊＊＊＊＊）のように、別マット部分フラグなしのときには、同一マット内不良と判定される。
【００２７】
不良モード判定用データのロウ・アドレス（＊＊＊  ＊＊＊＊＊＊＊＊＊）、カラム・アドレス（＊  ＊＊＊＊＊＊＊＊）のように、別マット部分フラグありのときには、その他の不良とされる。
【００２８】
この実施例の半導体メモリは、１つのメモリマットが複数ブロックに分けられ、前記のように同時選択によって読み出しデータの比較によって良／不良が判定される。このとき、複数のメモリマットも同時に選択し、比較対象ビットを多くしてテスト時間の短縮化を図るようにしてもよい。
【００２９】
判定された不良モード等は、特殊コマンドにより外部のテスタへ出力される。これにより選別中に不良モード等の統計データ等をテスタが取得し、前記のような早期の不良モード判定が可能となり、品質管理に使用できる。
【００３０】
判定された不良モード等は、不良情報記憶部に保持できる。これにより、電源遮断された後でも、選別時の状態を確認できる。つまり、特定ロットに異常不良な発生していると判断されたなら、不良製品から不良情報記憶部に記憶された不良モードを読み出し、更なる不良解析を行うべき不良モードを持つものを短時間で選別することができる。このような不良モードだけではなく、外部から任意の不良情報等（番号）を割り当てることができる。これにより、任意の試験で不良となったものに識別情報を付与し保持させることができる。
【００３１】
半導体メモリ内部に保持した不良情報等（ロット番号、製造年月日、製造ライン等）は特殊コマンドにより読み出す。これにより他のロットの不良判定された半導体メモリと混在した状態にある場合でも、同情報の読み出しにより解析対象の物を短時間で特定することができる。
【００３２】
図６には、この発明に用いられるテスタ・ハンドラの一実施例の概略構成図が示されている。この実施例では、投入部には試験前半導体メモリが半導体メモリトレイに収納されている。同図に示した太点線矢印で示した半導体メモリの流れのように、上記投入部の試験前半導体メモリトレイに収納された半導体メモリが搬送部により測定部に順次に搬送される。測定部では、半導体メモリがソケット等に挿入されてテスタと電気的に接続されて、半導体メモリがテスタから動作可能にされる。テスタは、処理部で代表されるように半導体メモリをテストモードとしてテストを実施する。
【００３３】
試験終了とされた半導体メモリは、搬送部により良／不良に選別されてそれぞれ排出部の試験後半導体メモリトレイに収納される。マーキング部は、処理部からの不良モード情報を受けて、不良と判定された試験後半導体メモリトレイに収納された半導体メモリのパッケージに不良モードに対応したマーキングを実施する。上記排出部においては、上記選別に対応して良品とされた半導体メモリが収納される試験後半導体メモリトレイと、不良品とされた半導体メモリが収納される試験後半導体メモリトレイとの２種類があるが、同図では１つで表している。
【００３４】
不良モードは、数値化されて、排出部で待機する半導体メモリのパッケージに、対応する２値数表記のパターン等をマーキングする。これにより半導体メモリ内の前記不良情報記憶部を構成する不揮発性素子が不要となり、回路規模を小型にすることができる。また、前記のような不揮発性素子に不良モードを記憶させるとともに、マーキングを行うようにするものであってもよい。
【００３５】
図７には、前記図６の試験後半導体メモリトレイとマーキングの一例の説明図が示されている。図７（Ａ）のように、試験後半導体メモリトレイは、特に制限されないが、５×７個の半導体メモリの収納部を有し、２７個の不良半導体メモリが収納されている状態が示されている。１つの半導体メモリが拡大して示されているように、パッケージの左端に縦方向に並ぶ白丸４個のマーギングが示されている。
【００３６】
図７（Ｂ）のマーキング例のように白丸５個（５ビット）の有無及び位置（桁）の組み合わせを２進表記に対応させることにより１０進法０〜３１のように３２通りの不良モード情報を表すことができる。例えば、前記図５に示したような６通りの不良モードを表示するなら３ビット（白丸３個）の組み合わせでよい。このようにマーキング行った場合には、目視により必要な解析対象製品を選別することができるし、試験後半導体メモリトレイに収納された不良製品のマークを観察するだけで当該ロット中の不良の傾向を簡易に判別することができる。
【００３７】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、不良アドレスを不揮発性の不良情報記憶部４に記憶し、メモリアレイ１に冗長回路を有するものであれば、上記不良アドレスを用いて不良部分、つまりは不良ワード線、不良データ（ビット線）を冗長ワード線、冗長データ（ビット）線に置き替えて不良救済を行うようにするものであってもよい。このような不良救済により不良状態が解消されたものは良品として判定される。
【００３８】
半導体メモリは、メモリセルが情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるダイナミック型メモリセルを用いるもの、あるいはＣＭＯＳインバータ回路の入力と出力とを互いに交差接続させたラッチ回路とアドレス選択用のＭＯＳＦＥＴからなるようなスタティック型メモリセルを用いるもの等のように、記憶情報の書き込みと読み出し動作が行われるものであればよい。テスト回路は、前記のようなメモリアレイ部の良／不良を判定できるものであれば何であってもよし、前記図１の実施例のようにメモリアレイの書き込みと読み出し動作を制御するメモリ制御回路に組み込まれていることが条件とはされない。このテスト回路は、半導体メモリチップが半導体ウェハ上に形成する前工程で行われるプローブテストにおいて使用するものであってもよい。また、上記プローブテストのときにも、上記不良情報解析回路も動作させて不良モードを判定させるものであってもよい。
【産業上の利用可能性】
【００３９】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）やスタティック型ＲＡＭのような書き込みと読み出しが行われる半導体メモリとその不良解析方法として広く利用できる。
【図面の簡単な説明】
【００４０】
【図１】この発明に係る半導体メモリの一実施例の概略ブロック図である。
【図２】半導体メモリの試験動作の一例を説明するためのフローチャート図である。
【図３】図１の不良情報ラッチ回路３に保持するデータの一例の説明図である。
【図４】図１の不良情報ラッチ回路の動作概要の説明図である。
【図５】この発明に係る不良モード判定方法の説明図である。
【図６】この発明に用いられるテスタ・ハンドラの一実施例の概略構成図である。
【図７】図６の試験後半導体メモリトレイとマーキングの一例の説明図である。
【符号の説明】
【００４１】
１…メモリアレイ、２…メモリ制御回路、３…不良情報ラッチ回路、４…不良情報記憶部、５…不良情報解析回路、ＢＩＳＴ…テスト回路、
【図１】
2010135030.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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