【手続補正書】
【提出日】平成17年5月2日(2005.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み酸化膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、  前記ＭＯＳトランジスタのゲート電極の平面視形状が、ゲート幅方向の少なくとも一方の端部がゲート長方向に広がってゲートコンタクトパッドを構成する形状を有し、
前記ボディコンタクト部が、前記ゲートコンタクトパッドのゲート幅方向の端部外方の前記ＳＯＩ層の表面内に設けられ、前記ＳＯＩ層を通じて、前記ゲート電極下部のチャネル形成領域に電気的に接続され、
前記ＭＯＳトランジスタのゲート絶縁膜が、ゲート幅方向において第１の厚さの第１の部分、第２の厚さの第２の部分を有し、前記第２の厚さが、前記第１の厚さよりも厚い半導体装置の製造方法であって、
(ａ)前記ＳＯＩ層上に、前記ゲート絶縁膜の第２の部分を含む前記第２の厚さの絶縁膜を選択的に形成する工程と、
(ｂ)前記第２の部分を含む前記第２の厚さの絶縁膜に連続するように、前記ＳＯＩ層上に、前記ゲート絶縁膜の第１の部分を含む前記第１の厚さの絶縁膜を選択的に形成する工程と、を備え、
前記工程(ａ)は、少なくとも前記ゲートコンタクトパッドの下部となる領域に、前記第２の厚さの絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項２】
前記ＭＯＳトランジスタは、
デュアルオキサイドプロセスにより、厚さの異なる第１および第２のゲート絶縁膜を有する第１および第２のＭＯＳトランジスタを形成する工程を兼用して形成され、
前記工程(ａ)は、
前記デュアルオキサイドプロセスにおいて、前記第１および第２のゲート絶縁膜のうち、厚さの厚い方を形成する工程を兼用して前記ゲート絶縁膜の第２の部分を含む前記第２の厚さの絶縁膜を形成する工程を含み、
前記工程(ｂ)は、
前記デュアルオキサイドプロセスにおいて、前記第１および第２のゲート絶縁膜のうち、厚さの薄い方を形成する工程を兼用して前記ゲート絶縁膜の第１の部分を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＭＯＳトランジスタの形成領域となる活性領域を規定するとともに、前記ＭＯＳトランジスタを電気的に分離するトレンチ分離絶縁膜を形成する工程をさらに備え、
前記工程(ａ)は、
(ａ−１)前記トレンチ分離絶縁膜の形成に際して前記ＳＯＩ層上に形成される補助膜の下敷き酸化膜を除去せずに残すことで、前記ゲート絶縁膜の第２の部分を含む前記第２の厚さの絶縁膜とする工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記ＭＯＳトランジスタは、第１および第２のＭＯＳトランジスタを含み、
前記工程(ａ−１)は、前記第１および第２のＭＯＳトランジスタのそれぞれの前記第２の部分を含む前記第２の厚さの絶縁膜を形成する工程に適用され、
前記第１および第２のＭＯＳトランジスタのそれぞれの前記第１の部分は、デュアルオキサイドプロセスにより異なる厚さに形成される、請求項３記載の半導体装置の製造方法。
【請求項５】
前記ＭＯＳトランジスタの形成領域となる活性領域、前記ボディコンタクト部の形成領域および前記活性領域と前記ボディコンタクト部の形成領域との接続部を規定するとともに、前記ＭＯＳトランジスタを電気的に分離するトレンチ分離絶縁膜を形成する工程をさらに備え、
前記工程(ａ)は、
(ａ−１)前記トレンチ分離絶縁膜の形成に際しての補助膜となる多層膜を前記ＳＯＩ層上に形成する工程と、
(ａ−２)前記多層膜上に、少なくとも前記ゲート絶縁膜の第２の部分を含む前記第２の厚さの絶縁膜の形成領域が開口部となったレジストマスクをパターニングする工程と、
(ａ−３)前記レジストマスクに覆われない領域を、前記ＳＯＩ層の表面に達するまでエッチングにより除去する工程と、
(ａ−４)露出した前記ＳＯＩ層の表面に比較的厚い酸化膜を形成し、前記開口部に対応する領域の前記比較的厚い酸化膜を、前記ゲート絶縁膜の第２の部分を含む前記第２の厚さの絶縁膜とする工程と、を含み、
前記(ａ−１)は、
前記多層膜の最下層膜として、前記ＳＯＩ層上に下敷き酸化膜を形成する工程を含み、
前記工程(ｂ)は前記工程(ａ)の後に実行され、前記下敷き酸化膜を除去した後、当該領域に前記第１の厚さの絶縁膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程(ａ−２)は、
前記トレンチ分離酸化膜の形成領域に対応する部分にも開口部を有するように前記レジストマスクをパターニングする工程を含み、
前記レジストマスクのパターニングより、前記ＭＯＳトランジスタのゲート幅を自己整合的に決定する、請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程(ａ−３)は、
前記ＳＯＩ層をオーバーエッチングとなるようにエッチングする工程を含む、請求項５記載の半導体装置の製造方法。
【請求項８】
前記工程(ａ−３)は、
ケミカルドライエッチングにより前記下敷き酸化膜を除去する工程を含む、請求項５記載の半導体装置の製造方法。
【請求項９】
前記ＳＯＩ層のオーバーエッチングは、
ケミカルドライエッチングにより行う工程を含む、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程(ａ−３)は、
前記トレンチ分離酸化膜の形成領域に対応する部分の前記多層膜を前記ＳＯＩ層の表面に達するまでエッチングする工程を含み、
前記工程(ａ)の後、前記トレンチ分離酸化膜の形成領域に対応する前記ＳＯＩ層を前記埋め込み酸化膜に達するまでエッチングして、前記トレンチ分離酸化膜形成のためのトレンチを形成する工程をさらに備える、請求項５記載の半導体装置の製造方法。
【請求項１１】
前記工程(ａ)の後、前記トレンチの形成に先だって、
前記多層膜の表面および前記比較的厚い酸化膜の表面に絶縁膜を形成した後、前記絶縁膜を異方性エッチングにより除去して、前記多層膜の側面に前記絶縁膜のスペーサを形成する工程を、さらに備え、
前記絶縁膜のスペーサを残した状態で前記トレンチを形成する、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜のスペーサを形成する工程は、ＣＶＤ法によりシリコン酸化膜を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜のスペーサを形成する工程は、
ＣＶＤ法によりシリコン窒化膜を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記工程(ａ−３)は、
前記トレンチ分離酸化膜の形成領域に対応する部分の前記多層膜を前記ＳＯＩ層の表面に達するまでエッチングする工程を含み、
前記工程(ａ−３)と(ａ−４)との間に、
前記ＳＯＩ層を前記埋め込み酸化膜に達するまでエッチングして、前記トレンチ分離酸化膜形成のためのトレンチを形成する工程をさらに備える、請求項５記載の半導体装置の製造方法。
【請求項１５】
前記トレンチの形成後、
前記トレンチの内壁に露出する前記ＳＯＩ層を酸化する工程をさらに含む、請求項１０または請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ＭＯＳトランジスタの形成領域となる活性領域を規定するとともに、前記ＭＯＳトランジスタを電気的に分離するトレンチ分離絶縁膜を形成する工程をさらに備え、
前記トレンチ分離絶縁膜を形成する工程は、
前記活性領域を規定する第１のマスクデータおよび前記ボディコンタクト部の形成領域を規定する第２のマスクデータを準備する工程と、
前記トレンチ分離酸化膜の非形成領域を規定する第３のマスクデータを準備する工程と、を含み、
前記第３のマスクデータを準備する工程は、
前記第１および第２のマスクデータを所定寸法だけアンダーサイズ処理して、第１および第２のアンダーサイズ済みデータとし、
該第１および第２のアンダーサイズ済みデータの間を接続する接続部のデータを入力する工程を有する、請求項１記載の半導体装置の製造方法。
【請求項１７】
半導体基板、埋め込み酸化膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、前記ＭＯＳトランジスタのゲート絶縁膜が、ゲート幅方向においてフッ素を有さない第１の部分と、フッ素を有する第２の部分を有する半導体装置の製造方法であって、
(ａ)前記ＳＯＩ層上に、前記ゲート絶縁膜の第２の部分を含むフッ素を有する絶縁膜を形成する領域が開口部となったレジストマスクをパターニングする工程と、
(ｂ)前記開口部から前記ＳＯＩ層内にフッ素イオンをイオン注入する工程と、
(ｃ)前記レジストマスクを除去した後、前記ＳＯＩ層上を酸化する工程と、を備える、半導体装置の製造方法。
【請求項１８】
半導体基板、埋め込み酸化膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、前記ＭＯＳトランジスタのゲート絶縁膜が、ゲート幅方向において第１の厚さの第１の部分、第２の厚さの第２の部分を有し、前記第２の厚さが、前記第１の厚さよりも厚い半導体装置の製造方法であって、
(ａ)前記ＳＯＩ層上に、前記ゲート絶縁膜の第１の部分を含めて前記第１の厚さの絶縁膜を形成する領域が開口部となったレジストマスクをパターニングする工程と、
(ｂ)前記開口部から前記ＳＯＩ層内に窒素イオンをイオン注入する工程と、
(ｃ)前記レジストマスクを除去した後、前記ＳＯＩ層上を、前記第２の厚さの絶縁膜を形成する条件で酸化する工程と、を備える、半導体装置の製造方法。
【請求項１９】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、
前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、
前記ＭＯＳトランジスタのゲート電極の平面視形状が、ゲート幅方向の少なくとも一方の端部がゲート長方向に広がってゲートコンタクトパッドを構成する形状を有し、
前記ボディコンタクト部が、前記ゲートコンタクトパッドのゲート幅方向の端部外方の前記ＳＯＩ層の表面内に設けられ、前記ＳＯＩ層を通じて、前記ゲート電極下部のチャネル形成領域に電気的に接続され、
前記ＭＯＳトランジスタのゲート絶縁膜は、ゲート幅方向において第１の厚さの第１の部分、第２の厚さの第２の部分を有し、
前記第２の厚さは、前記第１の厚さよりも厚く、
前記ゲート絶縁膜の前記第２の部分は、前記ゲートコンタクトパッドの下部に少なくとも配設される、半導体装置。
【請求項２０】
前記ゲート絶縁膜の前記第１および第２の部分は一体的に形成される、請求項１９記載の半導体装置。
【請求項２１】
前記ゲート絶縁膜の前記第２の部分を含めて、前記第２の厚さの絶縁膜は、前記ゲートコンタクトパッドの下部およびその周囲に配設される、請求項２０記載の半導体装置。
【請求項２２】
前記第２の厚さの絶縁膜は、
前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層の上部にまで配設される、請求項２１記載の半導体装置。
【請求項２３】
前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層のゲート長方向の長さは、前記ゲート電極のゲート長と、前記ゲート電極の側面に配設されるサイドウォール絶縁膜の幅の２倍の長さとを合わせた長さよりも短い、請求項２２記載の半導体装置。
【請求項２４】
前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層のゲート長方向の長さは、前記ゲートコンタクトパッドのゲート長方向の長さよりも短い、請求項２１記載の半導体装置。
【請求項２５】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、
前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、
前記ＭＯＳトランジスタのゲート絶縁膜は、ゲート幅方向において第１の厚さの第１の部分、第２の厚さの第２の部分を有し、
前記第２の厚さは、前記第１の厚さよりも厚く、
前記ボディコンタクト部は、
前記ＭＯＳトランジスタのソース領域の、ゲート幅方向の端縁部外側の前記ＳＯＩ層の表面内に、前記ソース領域に隣接して帯状に設けられ、
前記ゲート絶縁膜の前記第２の部分を含めて、前記第２の厚さの絶縁膜は、前記ＭＯＳトランジスタのゲート電極のゲート幅方向の２つの端部のうち、帯状の前記ボディコンタクト部が配設された側に配設される、半導体装置。
【請求項２６】
前記ゲート絶縁膜の前記第１および第２の部分は一体的に形成される、請求項２５記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
本発明に係る請求項１９記載の半導体装置は、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上に配設されたＭＯＳトランジスタと、前記ＳＯＩ層の表面内に設けられ、外部から電位固定可能なボディコンタクト部とを備え、前記ＭＯＳトランジスタのゲート電極の平面視形状が、ゲート幅方向の少なくとも一方の端部がゲート長方向に広がってゲートコンタクトパッドを構成する形状を有し、前記ボディコンタクト部が、前記ゲートコンタクトパッドのゲート幅方向の端部外方の前記ＳＯＩ層の表面内に設けられ、前記ＳＯＩ層を通じて、前記ゲート電極下部のチャネル形成領域に電気的に接続され、前記ＭＯＳトランジスタのゲート絶縁膜は、ゲート幅方向において第１の厚さの第１の部分、第２の厚さの第２の部分を有し、前記第２の厚さは、前記第１の厚さよりも厚く、前記ゲート絶縁膜の前記第２の部分は、前記ゲートコンタクトパッドの下部に少なくとも配設されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
本発明に係る請求項２１記載の半導体装置は、前記ゲート絶縁膜の前記第２の部分を含めて、前記第２の厚さの絶縁膜は、前記ゲートコンタクトパッドの下部およびその周囲に配設されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
本発明に係る請求項２２記載の半導体装置は、前記第２の厚さの絶縁膜が、前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層の上部にまで配設される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
本発明に係る請求項２３記載の半導体装置は、前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層のゲート長方向の長さが、前記ゲート電極のゲート長と、前記ゲート電極の側面に配設されるサイドウォール絶縁膜の幅の２倍の長さとを合わせた長さよりも短い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
本発明に係る請求項２４記載の半導体装置は、前記ボディコンタクト部と前記チャネル形成領域との接続部となる前記ＳＯＩ層のゲート長方向の長さが、前記ゲートコンタクトパッドのゲート長方向の長さよりも短い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
本発明に係る請求項２５記載の半導体装置は、ボディコンタクト部が、前記ＭＯＳトランジスタのソース領域の、ゲート幅方向の端縁部外側の前記ＳＯＩ層の表面内に、前記ソース領域に隣接して帯状に設けられ、前記ゲート絶縁膜の前記第２の部分を含めて、前記第２の厚さの絶縁膜は、前記ＭＯＳトランジスタのゲート電極のゲート幅方向の２つの端部のうち、帯状の前記ボディコンタクト部が配設された側に配設されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
ここで、図２９においては、レジストマスクＲＭ７は窒化膜２２上を完全には覆っていないが、これは、実際のプロセスではレジストマスクＲＭ７が重ね合わせずれを起こすことを考慮したものである。なお、このようにレジストマスクＲＭ７が重ね合わせずれを起こしたとしても、窒化膜２２が存在するのでエッチングマスクとして機能し、ＭＯＳトランジスタのゲート幅は、領域ＢＲの窒化膜２２の幅で決まり、レジストマスクＲＭ７が重ね合わせずれの影響を受けない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
その後、図３２に示す工程において、下敷き酸化膜４を除去した後、ＭＯＳトランジスタの活性領域ＡＲおよびボディコンタクト部の形成領域ＢＲ上に酸化膜４Ａを形成する。この酸化膜４Ａはゲート絶縁膜となり、その厚さは例えば、１〜１０ｎｍの範囲から選択すれば良い。そして、活性領域ＡＲの酸化膜４Ａ上にゲート電極１２をパターニングする。このとき、ゲート電極１２は、ゲート幅方向の一方の端部が酸化膜５上に係合し、他方の端部は完全トレンチ分離酸化膜ＦＴ上に係合するようにパターニングされ、領域ＢＲの酸化膜４Ａ上に形成される部分が、実質的なゲートとして機能する。なお、酸化膜５もゲート絶縁膜と呼称することができ、酸化膜４Ａと５とで連続したゲート絶縁膜を構成する。この後、ソース・ドレイン不純物の注入によりソース・ドレイン領域を形成し、また、ゲート絶縁膜５が設けられる側のゲート電極１２の端部の外方のＳＯＩ層３の表面内への不純物注入によりボディコンタクト部ＢＤを形成することで、ＭＯＳトランジスタＱ２１が得られる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２８９
【補正方法】変更
【補正の内容】
【０２８９】
本発明に係る請求項２１記載の半導体装置によれば、厚いゲート絶縁膜がゲートコンタクトパッドの下部およびその周囲に配設されるので、ソース−ドレイン間での電流リークパスが形成されることが防止される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０２９０
【補正方法】変更
【補正の内容】
【０２９０】
本発明に係る請求項２２記載の半導体装置によれば、第２の厚さの絶縁膜が、ボディコンタクト部とチャネル形成領域との接続部となるＳＯＩ層の上部にまで配設されるので、接続部に不要な不純物が注入されることを防止できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０２９１
【補正方法】変更
【補正の内容】
【０２９１】
本発明に係る請求項２３記載の半導体装置によれば、ボディコンタクト部とチャネル形成領域との接続部となるＳＯＩ層のゲート長方向の長さが、ゲート電極のゲート長と、ゲート電極の側面に配設されるサイドウォール絶縁膜の幅の２倍の長さとを合わせた長さよりも短いので、ゲート長が狭く、ゲート電極の下部に厚いゲート絶縁膜が存在する領域のＳＯＩ層に、ＬＤＤ注入の不純物およびソース・ドレイン注入の不純物が導入されることを極力防止でき、電流リークを低減することができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２９２
【補正方法】変更
【補正の内容】
【０２９２】
本発明に係る請求項２４記載の半導体装置によれば、ボディコンタクト部とチャネル形成領域との接続部となるＳＯＩ層のゲート長方向の長さが、ゲートコンタクトパッドのゲート長方向の長さよりも短いので、接続部がゲートコンタクトパッドで覆われることになり、ソース・ドレイン不純物の注入に際して、当該接続部に導入されることを防止できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２９３
【補正方法】変更
【補正の内容】
【０２９３】
本発明に係る請求項２５記載の半導体装置によれば、ソースタイ構造において、ボディコンタクト部とチャネル領域との接続部の上部に厚いゲート絶縁膜が設けられることになり、ゲート電極の電流が多く流れる領域のゲート絶縁膜の厚さは薄くすることで、ボディ固定が可能な構成でありながら、ゲート−ドレイン間の寄生容量を低減することができ、低消費電力かつ高速で安定な動作が可能なＭＯＳトランジスタを得ることができる。