(57)【要約】【課題】電源制御回路及びこれを用いた半導体メモリ装置を提供する。【解決手段】外部コマンドに応答してイネーブル区間が決定されるバッファイネーブル信号を生成するバッファイネーブル信号生成回路と、該バッファイネーブル信号に応答して外部コマンド及び外部アドレス信号をバッファリングして出力するバッファ回路と、を含む入力回路を提供する。【選択図】図２
2010135047.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイ状態でイネーブルされるスタンバイ信号を生成する制御信号生成部と、
内部回路に電源を供給するための電源ラインと外部電源との間に連結され、前記スタンバイ信号に応答して前記外部電源の供給を制御するスイッチ部と、
を含む電源制御回路。
【請求項２】
前記スタンバイ信号は、リード動作区間またはライト動作区間でディセーブルされる請求項１に記載の電源制御回路。
【請求項３】
前記制御信号生成部は、
全てのバンクがプリチャージされる場合にイネーブルされるアイドル信号を生成するアイドル信号生成部と、
ライト動作が始まったりリード動作が終了した後にイネーブルされるイネーブル信号を生成するイネーブル信号生成部と、
前記アイドル信号及び前記イネーブル信号に応答してノードを駆動する駆動部と、
前記ノードの信号をラッチして前記スタンバイ信号を生成するラッチ部と、
を含む請求項２に記載の電源制御回路。
【請求項４】
前記制御信号生成部は、少なくとも一つのバンクがアクティブ状態に進入する場合にディセーブルされるスタンバイ信号を生成する請求項３に記載の電源制御回路。
【請求項５】
前記制御信号生成部は、前記アイドル信号及び前記イネーブル信号が両方ともイネーブルされる場合にイネーブルされるスタンバイ信号を生成する請求項３に記載の電源制御回路。
【請求項６】
前記アイドル信号生成部は、
アクティブ信号またはプリチャージ信号に応答して状態信号を生成する状態信号生成部と、
前記状態信号を受信して前記アイドル信号を生成する第１論理素子と、
を含む請求項３に記載の電源制御回路。
【請求項７】
前記イネーブル信号生成部は、リード・ライト信号及び出力終了信号を受信して前記イネーブル信号を生成する第２論理素子を含む請求項３に記載の電源制御回路。
【請求項８】
前記出力終了信号は、リード動作が終了した後にイネーブルされる請求項７に記載の電源制御回路。
【請求項９】
前記スイッチ部は、前記スタンバイ信号がイネーブルされる場合に前記電源ラインに供給される外部電源を遮断する請求項１に記載の電源制御回路。
【請求項１０】
スタンバイ状態でイネーブルされるスタンバイ信号を生成する制御信号生成部と、
内部回路に電源を供給するための電源ラインと外部電源との間に連結され、前記スタンバイ信号及びディープパワーダウンモード信号に応答して前記外部電源の供給を制御するスイッチ部と、
を含む電源制御回路。
【請求項１１】
前記スタンバイ信号は、リード動作区間またはライト動作区間でディセーブルされる請求項１０に記載の電源制御回路。
【請求項１２】
前記制御信号生成部は、
全てのバンクがプリチャージされる場合にイネーブルされるアイドル信号を生成するアイドル信号生成部と、
ライト動作が始まったりリード動作が終了した後にイネーブルされるイネーブル信号を生成するイネーブル信号生成部と、
前記アイドル信号及び前記イネーブル信号に応答してノードを駆動する駆動部と、
前記ノードの信号をラッチして前記スタンバイ信号を生成するラッチ部と、
を含む請求項１１に記載の電源制御回路。
【請求項１３】
前記制御信号生成部は、少なくとも一つのバンクがアクティブ状態に進入する場合にディセーブルされるスタンバイ信号を生成する請求項１２に記載の電源制御回路。
【請求項１４】
前記制御信号生成部は、前記アイドル信号及び前記イネーブル信号が両方ともイネーブルされる場合にイネーブルされるスタンバイ信号を生成する請求項１２に記載の電源制御回路。
【請求項１５】
前記制御信号生成部は、
アクティブ信号またはプリチャージ信号に応答して状態信号を生成する状態信号生成部と、
前記状態信号を受信して前記アイドル信号を生成する第１論理素子と、
を含む請求項１２に記載の電源制御回路。
【請求項１６】
前記イネーブル信号生成部は、リード・ライト信号及び出力終了信号を受信して前記イネーブル信号を生成する第２論理素子を含む請求項１２に記載の電源制御回路。
【請求項１７】
前記出力終了信号は、リード動作が終了した後にイネーブルされる請求項１６に記載の電源制御回路。
【請求項１８】
前記スイッチ部は、前記スタンバイ信号または前記ディープパワーダウンモード信号がイネーブルされる場合に前記電源ラインに供給される外部電源を遮断する請求項１０に記載の電源制御回路。
【請求項１９】
前記スイッチ部は、
前記ディープパワーダウンモード信号及び前記スタンバイ信号のうち少なくとも一つがイネーブルされる場合にイネーブルされるスイッチイネーブル信号を生成するスイッチイネーブル信号生成部と、
前記スイッチイネーブル信号に応答して前記外部電源の電源ライン供給を制御するスイッチ素子と、
を含む請求項１０に記載の電源制御回路。
【請求項２０】
第１電源ラインを通じて外部電源を受けて駆動する第１内部回路と、
第２電源ラインを通じて前記外部電源を受けて駆動する第２内部回路と、
前記外部電源と第１電源ラインとの間に連結され、ディープパワーダウンモード時に前記外部電源の供給を制御するスイッチ素子と、
前記外部電源と第２電源ラインとの間に連結され、スタンバイ状態またはディープパワーダウンモード時に前記外部電源を遮断する電源制御回路と、
を含む半導体メモリ装置。
【請求項２１】
前記第２内部回路は、セルブロックのコラム経路を制御するために用いられる回路である請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記電源制御回路は、
スタンバイ状態でイネーブルされるスタンバイ信号を生成する制御信号生成部と、
第２内部回路に電源を供給するための第２電源ラインと外部電源との間に連結され、前記スタンバイ信号またはディープパワーダウンモード信号に応答して前記外部電源の供給を制御するスイッチ部と、
を含む請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記スタンバイ信号は、リード動作区間またはライト動作区間でディセーブルされる請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記制御信号生成部は、
全てのバンクがプリチャージされる場合にイネーブルされるアイドル信号を生成するアイドル信号生成部と、
ライト動作が始まったりリード動作が終了した後にイネーブルされるイネーブル信号を生成するイネーブル信号生成部と、
前記アイドル信号及び前記イネーブル信号に応答してノードを駆動する駆動部と、
前記ノードの信号をラッチして前記スタンバイ信号を生成するラッチ部と、
を含む請求項２２に記載の電源制御回路。
【請求項２５】
前記スイッチ部は、前記スタンバイ信号または前記ディープパワーダウンモード信号がイネーブルされる場合に第２内部回路に供給される外部電源を遮断する請求項２２に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものであり、より具体的には、スタンバイ（ｓｔａｎｄｂｙ）状態で発生する漏れ電流を減らすことができる電源制御回路及びこれを用いた半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置は技術の発達に伴って高集積化、高速化が進行しており、大型の家電製品から小型のモバイル製品に至るまで様々な製品に搭載されて使用されている。
【０００３】
図１は、従来の半導体メモリ装置の構成を示すブロック図である。
【０００４】
従来の半導体メモリ装置は、図１に示すように、外部電源ＶＤＤと接地電源との間に連結されて駆動する内部回路１及びディープパワーダウンモード信号ＳＤＰＤに応答して外部電源ＶＤＤの供給を制御するＰＭＯＳトランジスタＰ１を含む。
【０００５】
内部回路１は、入力バッファ、コマンドデコーダ、ワードライン信号生成回路、セルブロック及びデータパッドなど半導体メモリ装置内の全ての回路を含む。
【０００６】
ＰＭＯＳトランジスタＰ１は、ディープパワーダウンモード時に内部回路１で発生する漏れ電流を減らすために外部電源ＶＤＤと内部回路１との間に備えられてディープパワーダウンモード進入時に外部電源ＶＤＤの供給を遮断する。すなわち、ディープパワーダウンモードに進入する場合、ディープパワーダウンモード信号ＳＤＰＤがハイレベルになってＰＭＯＳトランジスタＰ１はターンオフされ、これによって外部電源ＶＤＤの供給が遮断される。
【０００７】
本出願と関連のある技術が、特許文献１及び２に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５３２１６５４号明細書
【特許文献２】米国特許第６６５７９１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、最近では、ディープパワーダウンモード時に発生する漏れ電流だけでなく、スタンバイ状態で発生する漏れ電流も次第に問題視されるようになってきた。特に、半導体メモリ装置の動作速度を上げるためにしきい（ｔｈｒｅｔｈｏｌｄ）電圧の低いトランジスタを使用することになったが、この場合、応答速度は改善されるものの、スタンバイ状態で漏れ電流はより増加してしまう。
【００１０】
そこで、本発明は、上記問題に鑑みて為されたものであり、本発明の目的の一例は、スタンバイ状態で半導体メモリ装置の内部回路への電源供給を遮断することによって、コラム経路を制御する回路にしきい電圧の低いスイッチング素子を適用して応答速度を上げながらも、それに伴う漏れ電流の発生は減少させるようにした電源制御回路及びこれを用いた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明は、スタンバイ状態でイネーブルされるスタンバイ信号を生成する制御信号生成部と、内部回路に電源を供給するためのラインと外部電源との間に連結され、スタンバイ信号に応答して外部電源の供給を制御するスイッチ部と、を含む。
【００１２】
また、本発明は、スタンバイ状態でイネーブルされるスタンバイ信号を生成する制御信号生成部と、内部回路に電源を供給するための電源ラインと外部電源との間に連結され、前記スタンバイ信号及びディープパワーダウンモード信号に応答して前記外部電源の供給を制御するスイッチ部と、を含む。
【００１３】
また、本発明は、第１電源ラインを通じて外部電源を受けて駆動する第１内部回路と、第２電源ラインを通じて前記外部電源を受けて駆動する第２内部回路と、前記外部電源と第１電源ラインとの間に連結され、ディープパワーダウンモード時に前記外部電源の供給を制御するスイッチ素子と、前記外部電源と第２電源ラインとの間に連結され、スタンバイ状態またはディープパワーダウンモード時に前記外部電源を遮断する電源制御回路と、を含む。
【発明の効果】
【００１４】
本発明によれば、スタンバイ状態で半導体メモリ装置の内部回路への電源供給を遮断するため、コラム経路を制御する回路にしきい電圧の低いスイッチング素子を適用して応答速度を上げながらも、それに伴う漏れ電流の発生は減少させることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】一般的な半導体メモリ装置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図３】図２の制御信号生成部を示す図である。
【図４】図３の状態信号生成部を示す図である。
【図５】図２の第１スイッチ部を示す図である。
【図６】本発明の第２実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図７】図６の第２スイッチ部を示す図である。
【図８】電源制御回路を用いた半導体メモリ装置の具体的な構成を示すブロック図である。
【図９】リード動作を行なった後にスタンバイ状態に進入する時における図６の動作を説明するための波形図である。
【図１０】ライト動作を行なった後にスタンバイ状態に進入する時における図６の動作を説明するための波形図である。
【発明を実施するための形態】
【００１６】
以下、実施形態を用いて本発明をより詳細に説明する。
【００１７】
これらの実施形態は単に本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１８】
先ず、本発明の第１実施形態に係る半導体メモリ装置の構成及び機能について、図２等を参照して説明する。
【００１９】
図２は、本発明の第１実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【００２０】
本実施形態に係る半導体メモリ装置は、図２に示すように、制御信号生成部２０及び第１スイッチ部２２からなる第１電源制御回路２と、内部回路２４と、で構成される。
【００２１】
制御信号生成部２０は、図３に示すように、アイドル信号生成部２００、イネーブル信号生成部２１０、第１駆動部２２０、第１ラッチ部２３０及びバッファ部２４０を含んでなる。
【００２２】
アイドル信号生成部２００は、第１〜第ｎアクティブ信号ＡＣＴ＜１：ｎ＞及び第１〜第ｎプリチャージ信号ＰＲＥ＜１：ｎ＞を受信してアイドル信号ＩＤＬＥＢを生成し、状態信号生成部２０２及びオアゲートＯＲ２０を含んでなる。
【００２３】
状態信号生成部２０２は、図４に示すように、第１〜第ｎアクティブ信号ＡＣＴ＜１：ｎ＞及び第１〜第ｎプリチャージ信号ＰＲＥ＜１：ｎ＞に応答してノードｎｄ２１を駆動する第２駆動部２０４と、ノードｎｄ２１の信号をラッチする第２ラッチ部２０６と、第２ラッチ部２０６の出力信号を反転させて第１〜第ｎ状態信号ＣＯＮ＜１：ｎ＞を生成するインバータＩＶ２７と、を含んでなる。ここで、第１〜第ｎアクティブ信号ＡＣＴ＜１：ｎ＞は、対応するバンクがアクティブ状態に進入する場合にハイレベルにイネーブルされる信号であり、第１〜第ｎプリチャージ信号ＰＲＥ＜１：ｎ＞は、対応するバンクがプリチャージされる場合にハイレベルにイネーブルされる信号である。例えば、第ｎバンクがアクティブ状態である場合、第ｎアクティブ信号ＡＣＴ＜ｎ＞はハイレベルであり、第ｎプリチャージ信号ＰＲＥ＜ｎ＞はローレベルになって、第ｎ状態信号ＣＯＮ＜ｎ＞はハイレベルになる。一方、第ｎバンクがプリチャージされる場合、第ｎアクティブ信号ＡＣＴ＜ｎ＞はローレベルであり、第ｎプリチャージ信号ＰＲＥ＜ｎ＞はハイレベルになって、第ｎ状態信号ＣＯＮ＜ｎ＞はローレベルになる。
【００２４】
このように構成されたアイドル信号生成部２００は、少なくとも一つのバンクがアクティブ状態に進入する場合にハイレベルにディセーブルされるアイドル信号ＩＤＬＥＢを生成し、全てのバンクがプリチャージされる場合にローレベルにイネーブルされるアイドル信号ＩＤＬＥＢを生成する。
【００２５】
イネーブル信号生成部２１０は、リード・ライト信号ＷＴＲＤＢ及び出力終了信号ＯＥ＿ＥＮＤＰを受信してこれらを否定論理和演算することでイネーブル信号ＥＮＢを生成するノアゲートＮＲ２０を含んでなる。ここで、リード・ライト信号ＷＴＲＤＢは、ライト動作時にハイレベルに遷移し、リード動作時にローレベルに遷移するレベル信号である。また、出力終了信号ＯＥ＿ＥＮＤＰは、リード動作時に全てのデータがデータパッドに出力されたのちハイレベルにイネーブルされる信号である。したがって、イネーブル信号ＥＮＢは、ライト動作が始まってリード・ライト信号ＷＴＲＤＢがハイレベルになったり、リード動作が終了して出力終了信号ＯＥ＿ＥＮＤＰがハイレベルにイネーブルされる場合にローレベルにイネーブルされる。
【００２６】
第１駆動部２２０は、アイドル信号ＩＤＬＥＢ及びイネーブル信号ＥＮＢに応答してノードｎｄ２０をプルアップ駆動するプルアップ駆動部２２２と、アイドル信号ＩＤＬＥＢに応答してノードｎｄ２０をプルダウン駆動するプルダウン駆動部２２４と、を含んでなる。
【００２７】
プルアップ駆動部２２２は、アイドル信号ＩＤＬＥＢに応答してターンオンされるＰＭＯＳトランジスタＰ２０と、イネーブル信号ＥＮＢに応答してターンオンされるＰＭＯＳトランジスタＰ２１と、で構成される。
【００２８】
プルダウン駆動部２２４は、アイドル信号ＩＤＬＥＢに応答してターンオンされるＮＭＯＳトランジスタＮ２０で構成される。
【００２９】
プルアップ駆動部２２２は、アイドル信号ＩＤＬＥＢがローレベルにイネーブルされてＰＭＯＳトランジスタＰ２０がターンオンされ、イネーブル信号ＥＮＢがローレベルにイネーブルされてＰＭＯＳトランジスタＰ２１がターンオンされる場合、ノードｎｄ２０をプルアップ駆動する。より具体的には、ライト動作時にハイレベルのリード・ライト信号ＷＴＲＤＢによってイネーブル信号ＥＮＢがローレベルになり、全てのバンクがプリチャージ動作を行なうようになってアイドル信号ＩＤＬＥＢがローレベルになってこそノードｎｄ２０はプールアップされる。一方、リード動作時に、全てのバンクがプリチャージ動作を行なうようになってアイドル信号ＩＤＬＥＢがローレベルになり、リード動作が終了してハイレベルの出力終了信号ＯＥ＿ＥＮＤＰによってイネーブル信号ＥＮＢがローレベルになってこそノードｎｄ２０はプールアップされる。すなわち、リード動作またはライト動作が終了する場合、イネーブル信号ＥＮＢとアイドル信号ＩＤＬＥＢはいずれもロー・イネーブル状態になり、ノードｎｄ２０はプルアップ駆動される。
【００３０】
一方、プルダウン駆動部２２４は、少なくとも一つのバンクがアクティブ状態に進入してアイドル信号ＩＤＬＥＢがハイレベルにディセーブルされる場合にターンオンされるＮＭＯＳトランジスタＮ２０を通じてノードｎｄ２０をプルダウン駆動する。すなわち、半導体メモリ装置がアクティブ状態に進入する場合、アイドル信号ＩＤＬＥＢはハイレベル状態になり、ノードｎｄ２０はプルダウン駆動される。
【００３１】
第１ラッチ部２３０はノードｎｄ２０の信号をラッチし、バッファ部２４０は第１ラッチ部２３０の出力信号をバッファリングすることで、スタンバイ信号ＳＴＢを生成する。
【００３２】
このように構成された制御信号生成部２０は、半導体メモリ装置がアクティブ状態に進入する場合、ハイレベルのアイドル信号ＩＤＬＥＢによってノードｎｄ２０をプルダウン駆動し、ハイレベルにディセーブルされるスタンバイ信号ＳＴＢを生成する。また、リード動作またはライト動作が終了する場合、ローレベルのアイドル信号ＩＤＬＥＢとローレベルのイネーブル信号ＥＮＢによってノードｎｄ２０をプルアップ駆動し、ローレベルにイネーブルされるスタンバイ信号ＳＴＢを生成する。すなわち、制御信号生成部２０は、リード動作区間またはライト動作区間でハイレベルにディセーブルされるスタンバイ信号ＳＴＢを生成し、リード動作区間またはライト動作区間が終了し、スタンバイ状態への進入時にローレベルにイネーブルされるスタンバイ信号ＳＴＢを生成する。
【００３３】
第１スイッチ部２２は、図５に示すように、外部電源ＶＤＤと第１電源ラインＬＩＮＥ１との間に備えられ、スタンバイ信号ＳＴＢに応答して外部電源ＶＤＤが第１電源ラインＬＩＮＥ１に供給されるのを制御するＮＭＯＳトランジスタＮ２２を含む。すなわち、第１スイッチ部２２は、アクティブ状態では第１電源ラインＬＩＮＥ１を通じて内部回路２４に外部電源ＶＤＤを供給する一方、スタンバイ状態では第１電源ラインＬＩＮＥ１を通じて内部回路２４に外部電源ＶＤＤが供給されるのを遮断する。
【００３４】
内部回路２４は、半導体メモリ装置でロー経路とコラム経路を制御するために使われる様々な回路が含まれることができ、例えば、セルブロックのコラム経路を制御するための出力イネーブル信号生成部及び活性化されたセルとデータを交換するデータ制御部などが含まれる。
【００３５】
次に、このように構成された本発明の第１実施形態に係る半導体メモリ装置の動作について説明するが、アクティブ状態及びスタンバイ状態に進入する場合を区分して説明するものとする。
【００３６】
まず、半導体メモリ装置がアクティブ状態に進入する場合について説明する。
【００３７】
第ｎバンクがアクティブ状態に進入する場合、第ｎアクティブ信号ＡＣＴ＜ｎ＞がハイレベルになって状態信号生成部２０２はハイレベルの第ｎ状態信号ＣＯＮ＜ｎ＞を生成する。この時、オアゲートＯＲ２０はハイレベルの第ｎ状態信号ＣＯＮ＜ｎ＞を受信してローレベルにディセーブルされるアイドル信号ＩＤＬＥＢを生成し、プルダウン駆動部２２４のノードｎｄ２０がプルダウン駆動されてスタンバイ信号ＳＴＢはハイレベルにディセーブルされる。
【００３８】
第１スイッチ部２２のＮＭＯＳトランジスタＮ２２は、ハイレベルのスタンバイ信号ＳＴＢに応答してターンオンされるので、外部電源ＶＤＤは第１電源ラインＬＩＮＥ１を通じて内部回路２４に供給される。
【００３９】
次いで、半導体メモリ装置がスタンバイ状態に進入する場合について説明する。
【００４０】
ここでは、アクティブ状態でライト動作が行なわれたのちスタンバイ状態に進入する場合と、アクティブ状態でリード動作が行なわれたのちスタンバイ状態に進入する場合とに区分して説明するものとする。
【００４１】
まず、ライト動作が行なわれたのちスタンバイ状態に進入する場合について説明すると、下記の通りである。
【００４２】
少なくとも一つのバンクがアクティブ状態に進入する場合、アイドル信号ＩＤＬＥＢはハイレベルにディセーブルされる。この時、ライト動作が始まると、リード・ライト信号ＷＴＲＤＢがハイレベルになってイネーブル信号ＥＮＢはノアゲートＮＲ２０を通じてローレベルにイネーブルされる。したがって、プルアップ駆動部２２２のＰＭＯＳトランジスタＰ２１は、ローレベルのイネーブル信号ＥＮＢに応答してターンオンされる状態になり、プルダウン駆動部２２４のＮＭＯＳトランジスタＮ２０はハイレベルのアイドル信号ＩＤＬＥＢに応答してターンオンされる。したがって、ノードｎｄ２０はプルダウン駆動され、スタンバイ信号ＳＴＢがハイレベルにディセーブルされる。
【００４３】
以降、全てのバンクがプリチャージされる場合に第１〜第ｎ状態信号ＣＯＮ＜１：ｎ＞はいずれもローレベルになるので、オアゲートＯＲ２０を通じてアイドル信号ＩＤＬＥＢはローレベルにイネーブルされる。この時、プルアップ駆動部２２２のＰＭＯＳトランジスタＰ２１は既にローレベルにイネーブルされたイネーブル信号ＥＮＢに応答してターンオン状態を維持しているので、ＰＭＯＳトランジスタＰ２０がローレベルのアイドル信号ＩＤＬＥＢに応答してターンオンされると同時にノードｎｄ２０がプルアップ駆動され、スタンバイ信号ＳＴＢはローレベルにイネーブルされる。
【００４４】
第１スイッチ部２２のＮＭＯＳトランジスタＮ２２は、ローレベルのスタンバイ信号ＳＴＢに応答してターンオフされ、第１電源ラインＬＩＮＥ１を通じて内部回路２４に供給される外部電源ＶＤＤを遮断する。
【００４５】
ここで、全てのバンクがプリチャージされる時点にライト動作区間を終了させ、半導体メモリ装置をスタンバイ状態に進入させる理由は、ライト動作開始後に外部データがセルに十分に格納されるように確保される区間であるライト回復時間（Ｗｒｉｔｅ  Ｒｅｃｏｖｅｒｙ  Ｔｉｍｅ：以下、‘ｔＷＲ’という。ｄａｔａ−iｎ  ｔｏ  ｐｒｅｃｈａｒｇｅ  ｃｏｍｍａｎｄ（ｔＤＰＬ）ともいう。）が確保された後に外部のプリチャージコマンドが入力され、データ損失の心配がないためである。
【００４６】
次に、リード動作が行なわれたのちスタンバイ状態に進入する場合について説明すると、下記の通りである。
【００４７】
少なくとも一つのバンクがアクティブ状態に進入する場合、オアゲートＯＲ２０を通じてアイドル信号ＩＤＬＥＢはハイレベルにディセーブルされる。この時、リード動作が始まると、リード・ライト信号ＷＴＲＤＢはローレベルになり、出力終了信号ＯＥ＿ＥＮＤＰもローレベルになるので、ノアゲートＮＲ２０を通じてイネーブル信号ＥＮＢはハイレベルにディセーブルされる。したがって、プルダウン駆動部２２４のＮＭＯＳトランジスタＮ２０はハイレベルのアイドル信号ＩＤＬＥＢに応答してターンオンされるので、ノードｎｄ２０がプルダウン駆動され、スタンバイ信号ＳＴＢはハイレベルにディセーブルされる。また、プルアップ駆動部２２２のＰＭＯＳトランジスタＰ２１はハイレベルのイネーブル信号ＥＮＢに応答してターンオフされ、ＰＭＯＳトランジスタＰ２０はハイレベルのアイドル信号ＩＤＬＥＢに応答してターンオフされる。
【００４８】
以降、全てのバンクがプリチャージされる場合、状態信号ＣＯＮ＜１：ｎ＞がいずれもローレベルになり、オアゲートＯＲ２０を通じてアイドル信号ＩＤＬＥＢはローレベルにイネーブルされる。これにより、ローレベルのアイドル信号ＩＤＬＥＢに応答してプルアップ駆動部２２２のＰＭＯＳトランジスタＰ２０はターンオンされる。反面、リード動作が終了する前にリード・ライト信号ＷＴＲＤＢと出力終了信号ＯＥ＿ＥＮＤＰは引き続きローレベル状態にあるので、ハイレベルのイネーブル信号ＥＮＢに応答してＰＭＯＳトランジスタＰ２１はターンオフ状態を維持する。全てのデータがデータパッドに出力され、出力終了信号ＯＥ＿ＥＮＤＰがハイレベルになると、イネーブル信号ＥＮＢがローレベルにイネーブルされてＰＭＯＳトランジスタＰ２１がターンオンされると同時に、ノードｎｄ２０はＰＭＯＳトランジスタＰ２１及びＰＭＯＳトランジスタＰ２０を通じてプルアップ駆動され、スタンバイ信号ＳＴＢはローレベルにイネーブルされる。
【００４９】
第１スイッチ部２２のＮＭＯＳトランジスタＮ２２は、ローレベルのスタンバイ信号ＳＴＢに応答してターンオフされ、第１電源ラインＬＩＮＥ１を通じて内部回路２４に供給される外部電源ＶＤＤを遮断する。
【００５０】
ここで、リード動作区間の終了を全てのバンクがプリチャージされる時点とせずに、出力終了信号ＯＥ＿ＥＮＤＰがハイレベルにイネーブルされる時点とする理由は、全てのデータがデータパッドに出力された後に内部回路２４に供給される外部電源ＶＤＤを遮断しないと、データ損失を防ぐことができないためである。
【００５１】
以上説明したように、本実施形態に係る半導体メモリ装置は、しきい電圧の低いトランジスタを適用してアクティブ状態で動作速度を改善する場合にも、スタンバイ状態では内部回路２４に供給される外部電源ＶＤＤを遮断するので、漏れ電流の発生を減らすことができる。
【００５２】
次に、本発明の第２実施形態に係る半導体メモリ装置の構成及び機能について、図６等を参照して説明する。
【００５３】
図６は、本発明の第２実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【００５４】
本実施形態に係る半導体メモリ装置は、図６に示すように、制御信号生成部３０及び第２スイッチ部３２からなる第２電源制御回路３と、内部回路３４と、で構成される。
【００５５】
制御信号生成部３０は、図３に示す第１実施形態のそれと同一に構成される。すなわち、制御信号生成部３０は、少なくとも一つのバンクがアクティブ状態に進入する場合、ハイレベルにディセーブルされるスタンバイ信号ＳＴＢを生成し、リード動作またはライト動作が終了した後にローレベルにイネーブルされるスタンバイ信号ＳＴＢを生成する。すなわち、リード動作区間またはライト動作区間ではスタンバイ信号ＳＴＢはハイレベルにディセーブルされる。
【００５６】
第２スイッチ部３２は、図７に示すように、ディープパワーダウンモード信号ＳＤＰＤ及びスタンバイ信号ＳＴＢを受信してスイッチイネーブル信号ＳＷＥを生成するスイッチイネーブル信号生成部３２０と、スイッチイネーブル信号ＳＷＥに応答して第１電源ラインＬＩＮＥ１に外部電源ＶＤＤが供給されるのを制御するＰＭＯＳトランジスタＰ３０と、を含んでなる。ここで、ディープパワーダウンモード信号ＳＤＰＤは、ディープパワーダウンモード進入時にハイレベルにイネーブルされる信号である。すなわち、スイッチイネーブル信号ＳＷＥは、半導体メモリ装置がスタンバイ状態に進入したりディープパワーダウンモードに進入する時にローレベルにイネーブルされる。
【００５７】
内部回路３４は、半導体メモリ装置でセルブロックのコラム経路を制御するために使われる様々な回路を含むことができる。
【００５８】
図８は、電源制御回路４を用いた半導体メモリ装置を具体的に示す図である。
【００５９】
本実施形態による半導体メモリ装置は、図８に示すように、電源制御回路４、内部回路３４、入力バッファ４０、コマンドデコーダ４１、ワードライン信号生成部４２、セルブロック４３及びデータパッド４４を含んでなる。
【００６０】
ここで、電源制御回路４は、図６に示す第２実施形態の第２電源制御回路３と同一の構成とする。
【００６１】
入力バッファ４０は、外部クロックＣＬＫ、外部コマンドＣＭＤ及び外部アドレス信号ＡＤＤを受信してバッファリングし、内部クロックＩＣＬＫ、内部コマンドＩＣＭＤ及び内部アドレス信号ＩＡＤＤを生成する。
【００６２】
コマンドデコーダ４１は、内部クロックＩＣＬＫ、内部コマンドＩＣＭＤ及び内部アドレス信号ＩＡＤＤを受信し、アクティブ状態でローアドレス信号ＡＸ＜０：k＞をワードライン信号生成部４２に伝達し、コラムアドレス信号ＡＹ＜０：ｌ＞を出力イネーブル信号生成部３４２に伝達する。また、コマンドデコーダ４１は、第１〜第ｎアクティブ信号ＡＣＴ＜１：ｎ＞、第１〜第ｎプリチャージ信号ＰＲＥ＜１：ｎ＞、リード・ライト信号ＷＴＲＤＢ及びディープパワーダウンモード信号ＳＤＰＤを生成する。ここで、第１〜第ｎアクティブ信号ＡＣＴ＜１：ｎ＞は、対応するバンクがアクティブ状態に進入する場合にハイレベルにイネーブルされる信号であり、第１〜第ｎプリチャージ信号ＰＲＥ＜１：ｎ＞は、対応するバンクがプリチャージされる場合にハイレベルにイネーブルされる信号である。また、リード・ライト信号ＷＴＲＤＢは、ライト動作が始まる時にハイレベルに遷移し、リード動作が始まる時にローレベルに遷移するレベル信号である。
【００６３】
ワードライン信号生成部４２は、ワードライン信号ＳＷＬによってセルブロック４３のロー経路を選択的に活性化させ、出力イネーブル信号生成部３４２は、出力イネーブル信号Ｙｉによってセルブロック４３のコラム経路を選択的に活性化させる。これにより、ワードライン信号ＳＷＬ及び出力イネーブル信号Ｙｉによって活性化されたセルとデータ制御部３４４間にはデータＤＡＴＡ交換が行なわれる。リード動作時にセルのデータＤＡＴＡはデータ制御部３４４とデータパッド４４を通じて外部に出力され、ライト動作時に外部のデータＤＡＴＡがデータパッド４４とデータ制御部３４４を通じてセルに格納される。
【００６４】
一方、出力イネーブル信号生成部３４２及びデータ制御部３４４は、外部電源ＶＤＤと電源制御回路４を介して連結された第１電源ラインＬＩＮＥ１を通じて電源供給を受けて動作する。また、コマンドデコーダ４１、ワードライン信号生成部４２、出力イネーブル信号生成部３４２及びセルブロック４３は、外部電源ＶＤＤとＰＭＯＳトランジスタＰ１００を介して連結された第２電源ラインＬＩＮＥ２を通じて電源供給を受けて動作する。
【００６５】
電源制御回路４は、リード動作区間またはライト動作区間で第１電源ラインＬＩＮＥ１を通じて内部回路３４に外部電源ＶＤＤを供給し、リード動作区間またはライト動作区間が終了した後、すなわち、スタンバイ状態に進入する時に第１電源ラインＬＩＮＥ１を通じて内部回路３４に供給される外部電源ＶＤＤを遮断する。
【００６６】
ＰＭＯＳトランジスタＰ１００は、ディープパワーダウンモード進入時にハイレベルに遷移するディープパワーダウンモード信号ＳＤＰＤに応答してターンオフされ、コマンドデコーダ４１、ワードライン信号生成部４２、出力イネーブル信号生成部３４２及びセルブロック４３に供給される外部電源ＶＤＤを遮断する。
【００６７】
このように構成された本実施形態に係る半導体メモリ装置の動作を、図９及び図１０の波形図に基づいて説明する。
【００６８】
ここでは、半導体メモリ装置がディープパワーダウンモードに進入する場合、リード動作が行なわれた後にスタンバイ状態に進入する場合、及びライト動作が行なわれた後にスタンバイ状態に進入する場合に区分して説明するものとする。
【００６９】
まず、図９に示すように、半導体メモリ装置がディープパワーダウンモード（ＤＰＤ）に進入する場合について説明する。
【００７０】
ディープパワーダウンモードＤＰＤ進入時にハイレベルに遷移するディープパワーダウンモード信号ＳＤＰＤに応答して図８に示すＰＭＯＳトランジスタＰ１００はターンオフされ、第２電源ラインＬＩＮＥ２はローレベルに遷移する。この時、電源制御回路４は、リード動作区間またはライト動作区間以外ではスタンバイ信号ＳＴＢをローレベルにイネーブルさせて第１電源ラインＬＩＮＥ１と外部電源ＶＤＤとの連結を遮断するので、第１電源ラインＬＩＮＥ１はローレベル状態を維持する。
【００７１】
以降、ディープパワーダウンモード終了時（ＤＰＤ Ｅｘｉｔ）に、ディープパワーダウンモード信号ＳＤＰＤはローレベルに遷移し、ＰＭＯＳトランジスタＰ１００はターンオンされるので、第２電源ラインＬＩＮＥ２は外部電源ＶＤＤを受けて再びハイレベルに遷移する。この時、電源制御回路４は、アクティブコマンドＡｃｔｉｖｅ ＣＭＤが入力されるまでは外部電源ＶＤＤを継続して遮断するので、第１電源ラインＬＩＮＥ１はローレベル状態を維持する。
【００７２】
次に、リード動作が行なわれた後にスタンバイ状態に進入する場合について説明する。
【００７３】
アクティブコマンドＡｃｔｉｖｅ ＣＭＤが入力されてアクティブ信号ＡＣＴ＜ｎ＞がハイレベルにイネーブルされると、アイドル信号ＩＤＬＥＢがハイレベルにイネーブルされる。これにより、スタンバイ信号ＳＴＢはハイレベルにディセーブルされ、半導体メモリ装置はアクティブ状態に進入する。したがって、電源制御回路４は、第１電源ラインＬＩＮＥ１を通じて内部回路３４に外部電源ＶＤＤを供給する。
【００７４】
リードコマンドＲｅａｄ ＣＭＤが入力されると、データ制御部３４４の出力ドライバ（図示せず）をイネーブルさせるためのドライバイネーブル信号ＯＤＥがハイレベルにイネーブルされ、このドライバイネーブル信号ＯＤＥのイネーブル区間でデータ制御部３４４はセルから読み取ったデータＤＡＴＡを出力ドライバを通じてデータパッド４４に出力する。
【００７５】
プリチャージコマンドＰｒｅｃｈａｒｇｅ ＣＭＤが入力されてプリチャージ信号ＰＲＥ＜ｎ＞がハイレベルにイネーブルされる場合にもスタンバイ信号ＳＴＢはハイレベル状態を維持する。以降、全てのデータＤＡＴＡがデータパッド４４に出力されたのち出力終了信号ＯＥ＿ＥＮＤＰがドライバイネーブル信号ＯＤＥの立ち下がりエッジに同期してハイレベルにイネーブルされる場合、スタンバイ信号ＳＴＢはローレベルにイネーブルされる。この時、半導体メモリ装置はスタンバイ状態に進入するので、電源制御回路４は、第１電源ラインＬＩＮＥ１を通じて内部回路３４に供給される外部電源ＶＤＤを遮断する。
【００７６】
次に、ライト動作が行なわれた後にスタンバイ状態に進入する場合を、図１０を参照して説明する。
【００７７】
アクティブコマンドＡｃｔｉｖｅ ＣＭＤが入力されてアクティブ信号ＡＣＴ＜ｎ＞がハイレベルになると、アイドル信号ＩＤＬＥＢはハイレベルになる。これにより、スタンバイ信号ＳＴＢがハイレベルにディセーブルされ、半導体メモリ装置はアクティブ状態に進入するので、電源制御回路４は第１電源ラインＬＩＮＥ１を通じて内部回路３４に外部電源ＶＤＤを供給する。
【００７８】
ライトコマンドＷｒｉｔｅ ＣＭＤが入力されると、外部から入力されたデータはデータパッド４４及びデータ制御部３４を通じてセルに伝達されて格納される。
【００７９】
ライト回復時間ｔＷＲの経過後にプリチャージコマンドＰｒｅｃｈａｒｇｅ ＣＭＤが入力されてプリチャージ信号ＰＲＥ＜ｎ＞がハイレベルにイネーブルされると、アイドル信号ＩＤＬＥＢはローレベルにイネーブルされる。これにより、スタンバイ信号ＳＴＢはローレベルにイネーブルされ、スタンバイ状態に進入するので、電源制御回路４は、第１電源ラインＬＩＮＥ１を通じて内部回路３４に供給される外部電源ＶＤＤを遮断する。
【００８０】
以上説明したように、本実施形態に係る第２電源制御回路３は、スタンバイ状態またはディープパワーダウンモード進入時に第１電源ラインＬＩＮＥ１を通じて内部回路３４に外部電源ＶＤＤが供給されるのを遮断する。したがって、スタンバイ状態またはディープパワーダウンモードで漏れ電流の発生を減らすことができる。
【符号の説明】
【００８１】
１  内部回路
２  第１電源制御回路
２０  制御信号生成部
２２  第１スイッチ部
２４  内部回路
３  第２電源制御回路
３０  制御信号生成部
３２  第２スイッチ部
３４  内部回路
４  電源制御回路
４０  入力バッファ
４１  コマンドデコーダ
４２  ワードライン信号生成部
４３  セルブロック
４４  データパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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