【手続補正書】
【提出日】平成17年3月28日(2005.3.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に形成され、第１の方向に延びる平面形状を有する容量領域と、容量絶縁膜を介して該容量領域と対向してＭＯＳ容量を形成する容量電極とを、複数、前記第１の方向と垂直な第２の方向に並べて電気的に並列に接続し、それぞれの前記容量領域の前記第１の方向に延びる２辺の少なくとも一方に沿って、かつ、隣り合う２つの前記容量領域間において該隣り合う２つの容量領域に共通に、前記第１導電型と異なる第２導電型の不純物拡散領域が設けられていることを特徴とするＭＯＳ型可変容量素子。
【請求項２】
それぞれの前記容量領域の、前記第１の方向に延びる２辺の一方に沿っては、前記第２導電型の不純物拡散領域が設けられ、該２辺の他方に沿っては、前記第１導電型の不純物を前記容量領域に比較して高濃度に含む、第１導電型の不純物拡散領域が設けられていることを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
【請求項３】
前記第２導電型の不純物拡散領域から前記容量領域のいずれの部分への距離も１０μｍ以下であることを特徴とする請求項１または２に記載のＭＯＳ型可変容量素子。
【請求項４】
前記容量電極と半導体基板との間に印加する制御電圧によって、該容量電極と半導体基板との間の容量値を制御するとともに、
前記第２導電型の不純物拡散領域に、前記制御電圧以下の同極性の電圧を印加することを特徴とする請求項１ないし３のいずれかに記載のＭＯＳ型可変容量素子。
【請求項５】
請求項１ないし４のいずれかに記載のＭＯＳ型可変容量素子と、該ＭＯＳ型可変容量素子の容量によって発振周波数が変化する発振回路とを同一半導体基板上に集積したことを特徴とする集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１導電型の半導体基板の表面に形成され、第１の方向に延びる平面形状を有する容量領域と、容量絶縁膜を介して該容量領域と対向してＭＯＳ容量を形成する容量電極とを、複数、前記第１の方向と垂直な第２の方向に並べて電気的に並列に接続し、それぞれの前記容量領域の前記第１の方向に延びる２辺の少なくとも一方に沿って、かつ、隣り合う２つの前記容量領域間において該隣り合う２つの容量領域に共通に、前記第１導電型と異なる第２導電型の不純物拡散領域が設けられていることを特徴とするＭＯＳ型可変容量素子を提供するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
ここで、それぞれの前記容量領域の、前記第１の方向に延びる２辺の一方に沿っては、前記第２導電型の不純物拡散領域が設けられ、該２辺の他方に沿っては、前記第１導電型の不純物を前記容量領域に比較して高濃度に含む、第１導電型の不純物拡散領域が設けられているのが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、容量素子２０は、水晶振動子１２の他方の端子とグランドとの間に接続され、容量素子２２，２４は、水晶振動子１２の一方の端子とグランドとの間に直列に接続されている。また、抵抗素子２６は、これらの容量素子２２，２４の接続点と入力端子３０との間に接続され、本発明のＭＯＳ型可変容量素子２８は、同じく容量素子２２，２４の接続点とグランドとの間に接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の集積回路では、水晶振動子１２を除く、発振回路１０の各構成要素は同一半導体基板上に集積される。抵抗素子１６，１８，２６の抵抗値、および容量素子２０，２２，２４の容量値は任意に設定可能な固定の値とされる。これに対し、ＭＯＳ型可変容量素子２８は、入力端子３０から、抵抗素子２６を介して供給される信号の電圧に応じて、その容量値が可変なものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
すなわち、発振回路１０では、集積回路の製造（設計）時に決定される抵抗素子１６，１８，２６の抵抗値（固定値）、容量素子２０，２２，２４の容量値（固定値）と共に、集積回路の製造後であっても、入力端子３０から供給される信号の電圧に応じて可変のＭＯＳ型可変容量素子２８の容量値に応じて、その発振周波数を適宜変更可能である。なお、発振回路１０は、図示例のものに限定されず、従来公知のものにいずれも適用可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
これらの容量領域３４、ｐ＋の不純物拡散領域３８およびｎ＋の不純物拡散領域４０は、半導体基板３２表面の共通のアクティブ領域３３内に形成される。アクティブ領域３３の外側は分離領域であり、その部分の半導体基板３２表面はシリコン酸化膜等のフィールド絶縁膜３５によって覆われている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
まず、ｐ−型半導体基板３２の表面の分離領域に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法によってフィールド絶縁膜３５を形成し、分離領域以外の部分をアクティブ領域３３とする。次に、アクティブ領域の表面に、例えば熱酸化法によって容量絶縁膜を形成する。そして、容量絶縁膜が形成された半導体基板表面上の全面に多結晶シリコン膜を堆積する。この多結晶シリコン膜にリン等の不純物を添加して容量電極として適切な抵抗値にし、レジストをマスクとしてパターニングし、容量電極３６を形成する。そして、レジストおよび容量電極３６をマスクとして、すなわち、図２において容量電極３６の左右のいずれかの一辺が開口部内に入るようなレジストマスクを形成して、ｐ型もしくはｎ型の不純物をイオン注入法によって導入して、ｐ＋の不純物拡散領域３８およびｎ＋の不純物拡散領域４０を形成する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
フィールド絶縁膜３５は、同一の半導体基板３２上に形成する集積回路のトランジスタその他の素子間を分離するためのフィールド絶縁膜と同時に形成することができる。容量絶縁膜および容量電極は、同一の半導体基板３２上に形成する集積回路のＭＯＳトランジスタのゲート絶縁膜およびゲート電極と同時に形成することができる。ｐ＋の不純物拡散領域３８およびｎ＋の不純物拡散領域４０は、同一の半導体基板３２上に形成する集積回路のｐチャンネルＭＯＳトランジスタおよびｎチャンネルＭＯＳトランジスタの高濃度ソース、ドレイン領域と同時に形成することができる。すなわち、図２のＭＯＳ型可変容量素子２８、および図２のＭＯＳ型可変容量素子２８を含む集積回路は、通常のＣＭＯＳ型集積回路製造のための工程と同一の工程を利用して、低コストで製造することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、容量領域３４の（上記のように、制御電圧が０Ｖの時の容量値を大きくするためにｐ型不純物を導入した領域を表面近傍に形成する場合には、その部分を除いた部分の）ｐ型不純物濃度を可能な限り低くすることも、制御信号の電圧が５Ｖの時の容量値を小さくするために有効な方法である。このためには、低濃度のｐ−型半導体基板３２を使用し、同一の半導体基板表面のｎチャンネル型ＭＯＳトランジスタを形成する領域にはｐウェルを形成する場合でも、ＭＯＳ型可変容量素子２８を形成する領域にはｐウェルを形成しない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図５に示すグラフのような特性を得るためには、例えば図６に示す測定系と同じように、ｎ＋の不純物拡散領域４０に対して、ｐ−の半導体基板３２とは別の系からバイアス電圧を供給する必要がある。しかし、これは実デバイスでは、構成が複雑化する。より実用的には、例えば、抵抗分圧によって、制御信号の電圧Ｖｇの可変範囲の最大値（上記の例では５Ｖ）よりも低い正のバイアス電圧、具体的には例えば、最大値の１／２以下の正のバイアス電圧を生成し、ｎ＋の不純物拡散領域４０に印加することが可能である。この場合、分割のために使用する抵抗の値を適切に選択することにより、例えば、図５に示したバイアス電圧１Ｖ固定の場合と同様に、制御信号の電圧Ｖｇが高い領域で容量値が大きく低下する特性を得ることができる。もしくは、ｎ＋の不純物拡散領域４０に制御電圧Ｖｇを直接印加するのではなく、例えば抵抗分割によって制御電圧Ｖｇよりも低い電圧を生成して、ｎ＋の不純物拡散領域４０に印加することも可能である。さらに、高い抵抗を介して０Ｖのバイアス電圧を印加することも考えられる。