(57)【要約】      （修正有）【課題】ＤＲＡＭとのインタフェースが高度化し、パフォーマンスが向上するに従って、インタフェースと、インタフェースをサポートするために必要な信号線を実現するコストがますます高くなる。そこで、インタフェースにおける信号線の高パフォーマンスを活かすための技術を提供する。【解決手段】信号線の数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。ＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合して情報を多重化し、且つ書き込み動作時の書き込みコマンドから、実書き込み動作までのレイテンシを選択可能として、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。【選択図】図１７
2010135065.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・アレイを有するダイナミック・ランダム・アクセス・メモリ装置であって、
上記メモリ・アレイ中の行アドレスおよび列アドレスで指定される位置に書込むべきデータを指定する書込みコマンドを受信するインターフェースを備え、
書込みコマンドに応じてメモリ・アレイにデータを、書込みアクセス中に書込む複数の列増幅器を備え、クロック信号の単一クロック・サイクルにおいて列増幅器で書込めるデータのビット数は、受信されるデータのビット数の少なくとも２倍であり、
クロック信号の単一のクロック・サイクル中に行アドレスを受信し、他の単一のクロック・サイクル中に列アドレスを受信する複数のピンを備え、
列アドレスの受信から書込みアクセスの開始までに経過する、クロック信号のクロック・サイクル数を表す値を記憶する第１のレジスタを備え、
上記インターフェースおよび上記第１のレジスタに接続され、上記第１のレジスタ内の値に応じて書込みアクセスの開始を遅延させる遅延回路を備える、ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と、そのアクセスの構造および方法に関する。具体的には、本発明はＤＲＡＭへのアクセスに必要な線数を削減することに関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子は、今日のコンピュータ・システムに廉価な半導体記憶技法を提供する。デジタル情報は、２次元配列コンデンサ上に格納された電荷の形でアレイ内に維持される。このアレイへのアクセスは２段階から成るプロセスである。まず、行アドレスを供給してラッチ内に保持する。この行アドレスによって、対応するワード線を選択することでＤＲＡＭの行の１つが選択される。他のワード線は選択されない。アレイに対する読取り動作を行う場合は、センス動作が行われ、選択されたトランジスタの行を介してコンデンサの行の内容が列増幅器によって検出される。書込み動作を行う場合は、再記憶動作が行われ、列増幅器の内容がトランジスタの選択された行を介して選択されたアレイのコンデンサの行に書き込まれる。
【０００３】
センス動作は破壊的であり、後でコンデンサの行を再記憶動作によって再充電させる必要がある。コンデンサの選択された行に再記憶されると、列増幅器がラッチされているため、内容は破壊されない。
【０００４】
第２図に、プロセッサまたはメモリ制御装置素子に接続する対応する制御線、アドレス線、およびデータ線を備えたＤＲＡＭを有する従来技術のメモリ・システムを図示する。ある種のＤＲＡＭでは、内部ラッチが制御信号とともにロードされる非同期（非クロック）インタフェースが使用される。現在一般的に使用されているのは、インタフェースが時間基準として外部供給クロック源を用いる内部ラッチとレジスタを備えた同期ＤＲＡＭである。これによって、ＤＲＡＭの情報送受信速度が高速化される。
【０００５】
書込みアクセスは、アドレス線に行アドレスを伝送し、センス制御信号（ＲＡＳ）を伝送することによって開始される。これによって、列増幅器によってｔＲＣＤ後に所望の行がセンスされる。列アドレスはアドレス線で伝送され、書込み制御信号（ＣＡＳ）が書込データＷＤａｔａ（ａ，１）の先頭ワードとともに伝送される。次にＤＲＡＭによってデータ・ワードが受け取られ、指定された列アドレスで列増幅器に書き込まれる。新しい行がセンスされるまで、このステップを現在センスされている行についてｎ回繰り返すことができる。新しい行をセンスする前に、古い行をメモリ・コアに再記憶し、ＤＲＡＭのビット線をプリチャージさせなければならない。一般に、ＤＲＡＭでこれを実現する方法は２通りある。非パルス・ワード線を有するＤＲＡＭでは、書込み動作のたびに、センスされた行がメモリ・アレイに再記憶される。したがって、次のセンス動作の前に１回のプリチャージのみが行われる。パルス・ワード線を有するＤＲＡＭでは、次のプリチャージ／センス動作の直前に１回、再記憶動作が行われる。
【０００６】
第３図に、伝送／受信ワードのサイズである「ｔｒ」ビットが読取り／書込みワードのサイズである「ｒｗ」ビットと等しい場合の同期書込みタイミングを図示する。図で、ａ、ｂ．．．は行アドレスを表し、１、２．．．ｎは列アドレス、ＷＤａｔａ［ｒｏｗ，ｃｏｌ］はデータ・ワード（ｒｗビット）のＤＲＡＭアドレスを表し、センス（ＲＡＳ）はセンス動作を開始する制御信号であり、ＷＲＩＴＥ（ＣＡＳ）およびＲＥＡＤ（ＣＡＳ）は列増幅器に対してそれぞれ書込み動作と読取り動作を開始する。この例では、行列アドレス遅延タイミング・パラメタｔＲＣＤは２クロック・サイクルである。最初のクロック・サイクルで行アドレスが表明されると、ｔＲＣＤ遅延後に列アドレスと書込みデータがＤＲＡＭアレイに書き込まれる。
【０００７】
読取りアクセスは、プロセッサが、アドレス線で行アドレスを送信し、センス制御信号（ＲＡＳ）を送信することによって開始される。これによって、所望の行が列増幅器によってセンスされる。ｔＲＣＤ後、アドレス線で列アドレスが送信され、読取り制御信号（ＣＡＳ）が送信される。ｔＣＡＡ後、ＤＲＡＭが読取りデータＲＤａｔａ（ａ，１）の先頭ワードを送信し、プロセッサがそれを受け取る。新しい行をセンスするまで、現在センスされている行についてこのステップをｎ回繰り返すことができる。新しい行がセンスされる前に、古い行をメモリ・アレイに再記憶しなければならない。
【０００８】
第４図のタイミング図に読取りタイミングを示す。ｔＣＡＡはＤＲＡＭの「列アドレス・アクセス」タイミング・パラメタであることに留意されたい。このパラメタによって、列アドレスの発行から読取りデータへのアクセスまでの遅延を指定する。これは、読取りアクセスと書込みアクセスとの間の実際の差のみを表す。
【０００９】
センス動作を行うのに要する時間の長さのために、アドレス・バスで行アドレスと列アドレスを同時に送信する必要がないことが認められている。したがって、ＤＲＡＭは、１組の入力データを使用してまず行アドレスを受け取り、次に列アドレスを受け取ることが可能である。これは一般に非同期ＤＲＡＭと、ある種のＤＲＡＭで行われる。したがって、大部分のＤＲＡＭの１アレイ当たりの行数は、１行当たりの列ビット数ｓｒとほぼ同じである（ｓｒは約ｂ０．５であり、ｂはアレイ内のビット数である）。これによって、行数と列アドレス信号線数はほぼ同じに維持される。
【００１０】
ＤＲＡＭ技術における１つの動向は、情報の送受信速度を高速化することである。この速度は絶対的に高速化しているだけでなく、センス／再記憶動作および読取り／書込みアクセスを行うことができる速度と比較した相対的な意味でも高速化している。第５図に、読取りアクセスまたは書込みアクセスを行うのに要する時間が、ＤＲＡＭとの間でデータが送信または受信される時間の半分の遅さであるときの、ｆ＝２の同期書込みタイミングを示す。したがって、ｒｗビットの読取りアクセスまたは書込みアクセスを行うのに要する時間に、それぞれｔｒビットのｆ個のワードを送信または受信することができる。図のｙ、ｚは、ｒｗビットの幅のデータ・ワードのｔｒビットの幅のサブフィールドを示す。さらに、ｔｃｙｃｌはＤＲＡＭ入出力ピンでｔｒビットが伝送／受信される時間を表す。ｔ読取り／書込みパラメタは、列増幅器との間のｒｗビットの読出し／書込み時間、ｔＲＣＤは行をセンスして列増幅器に入れる時間である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ＤＲＡＭにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのＤＲＡＭピンの情報率が常にほぼ等しくなるように使用効率を最大限にすることである。
【課題を解決するための手段】
【００１２】
ＤＲＡＭへのインタフェースが高度化し、パフォーマンスが向上するにつれて、インタフェースとインタフェースをサポートするのに必要な信号線を実現するコストがますます高くなる。したがって、インタフェースにおける信号線の高パフォーマンスを活かすために、信号線数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。本発明のＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。具体的には、この要件を満たすためにクロック・サイクルごとに受信する必要がある列アドレス・ビットの数を、以下の等式から求めることができる。
【００１３】
ｃａｐ＝上限（ｃａ／ｆ）
上式において、
・ ｃａｐはクロック・サイクルごとの受信アドレス・ビット数、
・ 上限は引き数以上の整数値を返す関数、
・ ｃａは各読み書きサイクルで使用される列アドレス・ビット数、
・ ｆはｒｗ／ｔｒの比を表す。
【００１４】
将来のＤＲＡＭ技術においてｆパラメタが増大するに従って、列アドレス・ビットを多重化することによって、さらに節約を実現することができる。また、ＤＲＡＭ内の１組のピンに接続された１組の線で行アドレスを列アドレスと多重化することによって、さらに利点が得られる。他の実施態様では、行アドレスを受信するときにはＤＲＡＭのデータ・ピンが使用されていないため、ＤＲＡＭのデータ・ピンを利用して行アドレスを送信する。さらに、センス動作、再記憶動作または読み書きアクセスを指定するために必要な制御信号も、ＤＲＡＭがデータの受信または送信を行う必要がある時点の前に、データ・ピンに多重化することができる。したがって、たとえば１６メガビットのＤＲＡＭでは、ＤＲＡＭの１１本のピンに接続された合計１１本の線を利用する。すなわち、データ、制御情報、行アドレス情報、および一部の列アドレス情報用のＢｕｓＤａｔａ［８：０］、列アドレス用のＢｕｓＥｎａｂｌｅ、データ線にデータまたはアドレス情報があるかどうかを指定するためのＢｕｓＣｔｒｌである。
【００１５】
他の実施態様では、読取り動作に必要な待ち時間を書込み動作の待ち時間に設定するために、書込み動作時の待ち時間がプログラム可能である。このようにして、読取りアクセスと書込みアクセスの混在に関係なく、アクセスをインターリーブすることによって、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。
【００１６】
さらに、パルス・ワード線を備えたＤＲＡＭでは、列増幅器がとることができる３つの状態を指定する。各状態は、新しい行をセンスするために行わなければならない様々な動作のセットを有する。このＤＲＡＭは、列増幅器に対して書き込みアクセスを行うときに立てられるダーティ・フラグを備える。このフラグは、再記憶動作によって列増幅器がメモリ・アレイ内の選択された行に書き込まれるとクリアされる。本発明では、１つの行に関する動作が完了した時点で、ＤＲＡＭの状態を３つの状態の内の１つに維持することができる。状態は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力によって選択することができる。アクセスが完了した後、列増幅器がダーティな場合、列増幅器をダーティ状態のままにしておくことができる。あるいは、再記憶動作では列増幅器をクリーン状態のままにしたり、再記憶／プリチャージ動作で列増幅器をプリチャージ状態にしておくこともできる。
【００１７】
同様に、１つの行へのアクセスの完了後、列増幅器がクリーンな場合は、増幅器をクリーンな状態にしたり、プリチャージ動作を行って列増幅器をプリチャージ状態にしたりすることができる。一般には、新しい行に対するセンス動作を行うのに要する時間を最小限にするために、行アクセスの終了時点でこれらの動作をできるだけ多く行った方がよいが、状況によっては、即時に実行する必要のある動作を処理し、新しい行をセンスする時点で待ち時間を生じさせることが好ましい場合もある。しかし、この３つの状態を使用すれば柔軟性が得られ、新しい行へのアクセスの待ち時間が短縮される。古い行がダーティな場合は、再記憶／プリチャージ／センス動作を行ってからでなければ別の行の読取り／書込みアクセスを開始することができない。古い行がクリーンな場合は、プリチャージ／センス動作を行うだけで別の行の読取り／書込みアクセスを開始することができ、古い行をプリチャージする場合にはセンス動作を行ってからでなければ別の行の読取り／書込みアクセスを開始することができないということになる。したがって、この３つの状態を設けることにより、ある状況では新しい行へのアクセスの待ち時間を最小限にし、他の状況ではコア動作を不必要に実行しないように、ＲＤＲＡＭを制御することができる。
【図面の簡単な説明】
【００１８】
【図１】第１図は、従来技術のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子のブロック図である。
【図２】第２図は、ＤＲＡＭシステムと、ＤＲＡＭにアクセスするための入出力ピンおよび信号線を示すブロック図である。
【図３】第３図は、読取り／書込みワードのサイズが送信／受信ワードのサイズと等しいときの同期書込みタイミングを示す、タイミング図である。
【図４】第４図は、送信／受信ワードのサイズが読取り／書込みワードのサイズと等しいときの同期読取りタイミングを示す、従来技術のタイミング図である。
【図５】第５図は、読取り／書込みワードのサイズが送信／受信ワードのサイズの二倍のときの同期書込みタイミングを示す、従来技術のタイミング図である。
【図６】第６図は、行アドレス情報と列アドレス情報を含む二重多重化アドレス線を示す、本発明の教示に従ったＤＲＡＭシステムのブロック図である。
【図７】第７図は、二重多重化行／列情報による同期書込みタイミングを図示するタイミング図である。
【図８】第８図は、二重多重化行／列情報による同期読取りタイミングを図示するタイミング図である。
【図９】第９図は、多重化データ／行情報を使用するＤＲＡＭシステムのブロック図である。
【図１０】第１０図は、多重化データ／行情報を使用する同期書込みタイミングを図示するタイミング図である。
【図１１】第１１図は、多重化データ／行／制御情報を図示するＤＲＡＭシステムのブロック図である。
【図１２】第１２図は、多重化データ／行／制御情報を使用する同期書込みタイミングを図示するタイミング図である。
【図１３】第１３図は、多重化データ／行／制御情報による同期読取りタイミングを図示するタイミング図である。
【図１４】第１４図は、本発明の教示に従って複数の強化点を組み込んだ同期書込みタイミングを図示する、タイミング図である。
【図１５】第１５図および１６図は、書込み動作時に発生する待ち時間が読取り動作時に発生する待ち時間よりも短い場合の同期書込みタイミングおよび同期読取りタイミングの図である。
【図１６】第１５図および１６図は、書込み動作時に発生する待ち時間が読取り動作時に発生する待ち時間よりも短い場合の同期書込みタイミングおよび同期読取りタイミングの図である。
【図１７】第１７図は、本発明の教示に従って待ち時間をプログラミングするための単純な構造の例である。
【図１８】第１８図は、読取り待ち時間が書込み待ち時間と等しい場合のインターリーブ読取り／書込み動作タイミングを図示する、タイミング図である。
【図１９】第１９図は、多重化データ／行／制御情報による同期インターリーブ読取りタイミングを図示する、タイミング図である。
【発明を実施するための形態】
【００１９】
以下の説明では、本発明を十分に理解することができるように、説明のため多くの詳細が記載されている。しかし、当業者には、これらの具体的な詳細は本発明を実施するために必須のものではないことは明らかであろう。本発明が不必要に不明瞭にならないように、他の例では周知の電気構造および回路をブロック図の形で示してある。
【００２０】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）にインタフェースするために必要なピンと制御情報線の数を最小限にする構造および方法を目的としている。以下の説明では、列アドレスの発行からＤＲＡＭからの読取りデータを受け取るまでの間に生ずる遅延は、列アドレス発行後にＤＲＡＭに情報を書込みのために発生する遅延とは異なる。しかしこれは読取りアクセスと書込みアクセスの間の相違に過ぎない。したがって、以下の説明は主として書き込みアクセスに焦点を合わせているが、開示されている概念は読取りアクセスにも等しく適用可能であることは明らかである。
【００２１】
（センス／再記憶動作および読取り／書込みアクセスを実行することができる速度と相対的に）情報の送受信の速度が高速化し続けるにつれて、送受信しなければならない読み書きデータ量と相対的に、ＤＲＡＭが受け取らなければならない制御情報量とアドレス情報量の不均衡が増大する。さらに、ＤＲＡＭシステムがより高速のデータ伝送速度で動作するように開発されるに従い、ＤＲＡＭシステムを必要な各線について実現するためのコストがますます高くなる。したがって、入出力ピンの速度だけでなく入出力ピンの使用効率も最大限にして、その速度を活かし、帯域幅を拡大すると同時に、実現のコストを削減することが望ましい。したがって、すべてのＤＲＡＭピンが常にほぼ均等な情報率になるように、データ／制御／アドレス情報を多重化することによって、信号線を削減する。
【００２２】
具体的には、ピンの使用効率を最大限にするために各クロック・サイクルで受信する必要がある列アドレス・ビット数は、以下の等式を用いて説明することができる。
【００２３】
ｃａｐ＝上限（ｃａ／ｆ）
上式において、
・ ｃａｐ＝クロック・サイクルｔＣｌｏｃｋＣｙｃｌｅごとの受信アドレス・ビット数、
・ 上限＝引き数以上の整数値を返す関数、
・ ｃａ＝読み書きサイクルｔＲｅａｄ／Ｗｒｉｔｅごとに使用される列アドレス・ビット数、
・ ｆ＝ｒｗ／ｔｒ、ここでｒｗ＝各読取り／書込みサイクルｔｒａｅｄ／Ｗｒｉｔｅ中に列増幅器との間で読み書きされるビット数、ｔｒ＝各クロック・サイクルｔＣｌｏｃｋＣｙｃｌｅ中にＤＲＡＭとの間で送受信されるビット数、
・ ｔＲｅａｄ／Ｗｒｉｔｅ＝ｆ・ｔＣｌｏｃｋＣｙｃｌｅである。
【００２４】
列アドレス・ビットを多重化すれば、ｆパラメタが大きくなるに従って多くのピンと信号線が節約される可能性がある。たとえば、ｆの値は現在の同期ＤＲＡＭでは２であり、将来の同期ＤＲＡＭでは８以上の値になると予想される。読取りアクセスのための列アドレス・アクセス・パラメタｔＣＡＡには（ｔＲｅａｄ／Ｗｒｉｔｅ−ｔＣｌｏｃｋＣｙｃｌｅ）の待ち時間が付加されるが、この遅延は、列増幅器の完全な列アドレスをアセンブルするのに必要なものであり、アクセスを行うのに必要なピンおよび信号線の数を削減することによって得られる利点から見れば、影響はごくわずかであるものと認められる。
【００２５】
さらに、ＤＲＡＭが行アドレスを受け取る方法に改良を加えることができる。考えられる１つの改良は、ＤＲＡＭに送られる行アドレスを、１クロック・サイクル当たりに受信する行アドレス・ビットｒａｐが１クロック・サイクル当たりに送信される列アドレス・ビット数ｃａｐと等しくなるようにして多重化することである。これによって、行アドレス・ビットの受信とアセンブルが行われる間、行アドレスの使用が時間（ｔＲｅａｄ／Ｗｒｉｔｅ−ｔＣｌｏｃｋＣｙｃｌｅ）だけ遅延される。
【００２６】
第６図に、行アドレス情報と列アドレス情報を列アドレス線（ｃａｐ）に「二重多重化」したＤＲＡＭを図示する。ここでｃａｐ＝上限（ｃａ／ｆ）である。第７図および第８図に、それぞれ、二重多重化行および列接続を使用した書込みタイミングと読取りタイミングを示す。パラメタＣｏｌ［ｍ，ｎ］は、列アドレス（合計幅ｃａビット）のｃａ／ｆビットのサブワードを表し、Ｒｏｗ［ｍ，ｎ］は行アドレスのｒａ／ｆビットのサブワードを表す。第８図には最初の３つのクロック・サイクルが図示されていないが、第７図に示す最初の３つのクロック・サイクルと同じであることに留意されたい。このタイミングはｆ＝２の場合の例である。つまり、各読取り／書込みサイクルに列増幅器との間で読み書きされるビット数は、各クロック・サイクルでＤＲＡＭとの間で送受信されるビット数の２倍である。より高度な送受信技法を用いた場合、ｆの値は８以上にすることが可能であり、アドレス線の数を１本または２本にまで削減することができる。この例では、アドレス線の数は半分に削減されており、行または列アドレスを受け取るために２クロック・サイクルを必要とする。１つの読取り／書込みサイクルも２クロック・サイクルを必要とする。したがって、クロック・サイクルが１つ追加されるという待ち時間の不利と引き換えに、情報にアクセスするのに必要なピンの数が大幅に削減される。その結果、ＤＲＡＭとのインタフェースのコストと複雑さが減少する。
【００２７】
ＤＲＡＭのピンの使用効率をさらに大きくするために、行アドレスをデータ・ピンで伝送する。これが可能なのは、ＤＲＡＭによって行アドレスが送受信されるときにＤＲＡＭのデータ・ピンが使用されていないためである。データピンを使用すると行アドレスは、ｃａｐ列アドレス・ピンで要する時間の約１／ｆの時間で受信することができる。これを、第９図のブロック図で示す。第９図には、データ線から着信する行アドレス情報と、列アドレス線で着信する列アドレス情報が示されている。
【００２８】
第１０図に、この概念を用いた同期書込みタイミングを図示する。第１０図に示すように、行アドレスは初期クロック・サイクル中にデータ線で伝送され、列情報は列アドレス線で伝送される。ｒａ＞ｔｒの場合、列アドレスは複数の初期クロック・サイクルにわたって伝送される。さらに、センス動作または再記憶動作、あるいは読取りアクセスまたは書込みアクセスを通知するために必要な制御信号も、ＤＲＡＭが実際にデータを送受信する必要がある時点の前に、データ・ピンに多重化することができる。データ線で制御情報と行情報を送信する時点を示すために、少なくとも１本の制御線を多重化せずに残しておく必要がある。この制御情報によって単に制御／行情報またはデータ情報だけを示すか、あるいは所定のプロトコルを使用してＤＲＡＭの内部状態と組み合わせて、ピンで入手可能な情報のタイプを示すことができる。たとえば、第１１図に示すように、ＤＲＡＭは、データ、行アドレス、および制御情報の間で多重化されるｔｒデータ・ピン、データ／制御選択ピン、および１つまたは２つの列アドレス・ピンを備えている。
【００２９】
第１２図に、データ、行、および制御情報が多重化された同期書込みタイミングを示し、第１３図に、データ、行、および制御情報が多重化された同期読取りタイミングを示す。たとえば列アドレス・ピンとデータ／制御選択ピンのように、非データ・ピンを２つしか使用しない場合、ＤＲＡＭをブロック指向プロトコルで動作させることが好ましいことに留意されたい。具体的には、３番目のクロック・サイクルにＷｒｉｔｅ（ＣＡＳ）アクセスが指定されている場合、伝送カウントを指定して、伝送するデータ・ワード（幅ｔｒ）の数を示す。第１３図の読取りタイミングを参照すると、Ｒｅａｄ（ＣＡＳ）アクセスが指定されている場合、同時に伝送カウントも指定されている。したがって、読取りアクセスと書込みアクセスの唯一の相違は、Ｒｅａｄ（ＣＡＳ）制御入力データの受信と最初の読取りデータ・ワードＲＤａｔａ（ａ，１ｙ）の送信の間の待ち時間ｔＣＡＡである。
【００３０】
読取りデータと書込みデータはｒｗ＝ｆ・ｔｒビットのブロック単位で処理されるため、データ／制御選択ピンは２つの組み合わせ（データまたは制御）を指定することには限定されない。そうではなく、プロセッサとＤＲＡＭがｆブロック・サイクル長バーストの適切なフレーミングについて一致することが可能であるとすれば、２f個の使用可能な組み合わせがあることになる。つまり、データ／制御選択ピン上のｆビット・ブロックは、データ・バス上のｆ・ｔｒビット・ブロックおよび列アドレス・バス上のｆ・ｃａｐビット・ブロックについて一致していなければならない。この余分の組み合わせによってコード化することができる機能の１つは、プロトコルでｆ・ｔｒビットのデータ・ブロック・サイズの倍数の伝送を指定することが可能な場合、ブロック伝送を終了させるコマンドである。
【００３１】
上記の新技法を採用した１６メガビットのＤＲＡＭの場合、合計１１本の線を使用することができる。パラメタは以下のように指定される。
【００３２】
・ ｓｒ＝２０４８×９ビット
・ ｒｗ＝８×９ビット
・ ｔｒ＝９ビット
・ ｆ＝８
・ ｒａ＝１０ビット（プラス１５ビットの装置アドレス）
・ ｃａ＝８ビット
・ ｃａｐ＝１ビット
ＢｕｓＤａｔａ［８：０］をデータ、制御、および行アドレス情報に使用する。ピンＢｕｓＥｎａｂｌｅは、多重クロック・サイクルの列アドレスを伝送するために使用し、ＢｕｓＣｔｒｌピンをデータ線上のデータまたはアドレスを指定するために使用する。ｆ＝８であるため、ＢｕｓＣｔｒｌ線をどの信号の伝送にも使用していないときにいくらかのクロック・サイクルがあるので、ＢｕｓＣｔｒｌ線をデータまたはアドレスの指定以外の機能に使用することができる。したがって、ブロック・データの伝送を早期終了する時点を示すなどの機能を実現することができる。
【００３３】
第１４図に、ｆ＝２の場合の単純化した例を示す。第１４図を参照すると、新技法によるタイミングの改善が見られる。具体的には、データと制御信号を対にしてデータ／行／制御信号線で伝送し、データ／制御信号線を使用して伝送する情報のタイプを識別する。さらに、行アドレスは複数のクロック・サイクルにわたって伝送され、必要な信号線の数が削減される。さらに、パフォーマンスを強化するために、最初の列アドレスをデータ／行／制御信号線で伝送し、パイプライン機能を提供する。それ以降の列アドレス情報は、列アドレス信号線で、図のようにｔｒｅａｄ／ｗｒｉｔｅクロック・サイクル早く伝送される。さらに、データ／行／制御信号線でカウント値が伝送され、ブロック回避プロトコルにおいて必要なカウント情報を提供する。最後に、データ／制御信号線を使用して、１つまたは複数（この例では２つ）のクロック・サイクルで送信するビットをコード化することによって他の制御情報を送信することができる。この例では、終了機能をコード化してデータのブロック動作を早期終了させる。
【００３４】
前述のように、読取りアクセスと書込みアクセスの間にはタイミングの相違がある。具体的には、列アドレスと読取りコマンドのあるクロック・サイクルと、読取りデータの先頭ワードのあるクロック・サイクルとの間の列アドレス・アクセス待ち時間ｔＣＡＡによって、読取りタイミングが書込みタイミングより長くなる。これを、第１５図および１６図に示す。第１５図および１６図では、ｆ＝１の場合の単純な事例が示してある。列アドレスと書込みコマンドのあるクロック・サイクルと書込みデータの先頭ワードのあるクロック・サイクルの間の待ち時間はゼロである。読取り状況では、ｔＣＡＡの遅延が生ずる。したがって、この待ち時間の相違により、読取りアクセスの後に書き込みアクセスが続くたびに、データ・バス上で無駄なクロック・サイクルがあることになる。信号線の使用効率を最大化し、信号線の帯域幅を拡大するために、書込み待ち時間をプログラム可能にして、読取り待ち時間と等しくなるように調節できるようにする。
【００３５】
待ち時間をプログラミングするための単純な構造の例を第１７図に示す。第１７図では、待ち時間制御レジスタ５１０にロードされた情報に応じて、動作（読取り／書込みの開始）５０５を開始する信号を一定のクロック・クロック数だけ遅延させるＤＲＡＭ制御論理回路５００が示してある。待ち時間制御レジスタ５１０にロードされた情報によって、マルチプレクサ５１５、５２０、５２５の動作が制御される。マルチプレクサ５１５、５２０、５２５の選択によって、フリップ・フロップ５３０、５３５、５４０を介して信号５０５を処理することにより信号５０５を所定の遅延の直後に出力するか入力するかを決定する。各フリップ・フロップ５３０、５３５、５４０は、信号を１クロック・サイクル遅延させる。待ち時間は他の構造を使用してプログラムすることも可能なことは容易に理解できる。たとえば、待ち時間は、プログラム可能カウンタを使用して遅延数をカウントすることによっても、プログラム可能にすることができる。あるいは、制御信号と制御信号の間に遅延を挿入して、所望の待ち時間を生ずるように制御信号を他の動作とともにパイプライン化することもできる。書込み待ち時間を読取り待ち時間と等しく設定すれば、行うアクセスのタイプに関係なく、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。これは、行うアクセスをインターリーブすることによって実現される。この技法によって、書込み待ち時間のわずかな犠牲でバスの帯域幅使用効率を最大限にすることができる。
【００３６】
第１８図に、読取りアクセスと書込みアクセスのインターリーブ・タイミングを示す。このように、インターリーブ構造によって、ＤＲＡＭへの読取りアクセスに別のＤＲＡＭへの書込みアクセスをインターリーブさせることができる。ＤＲＡＭが複数の独立したメモリ・アレイとそれに付随する列増幅器を備えている場合、１つのバンクへの読取りアクセスに同じＤＲＡＭ内の別のバンクへの書込みアクセスをインターリーブさせることができ、ＤＲＡＭ自体の帯域幅使用効率がさらに向上する。さらに、インターリーブは多重化アドレスおよび制御情報（前述のｆ＞１の場合）とともに作用して、ＤＲＡＭの動作をさらに強化する。
【００３７】
インターリーブの概念は、情報および行アドレスにおける制御を前述のようにデータ・バス線で多重化することができることを認識することによって、１段階進んでとらえることができる。したがって、読取りと書込みの待ち時間の範囲を大きくすることによって、（ブロック指向プロトコルを使用して）伝送カウントとコマンド情報をデータ・バス上でインターリーブさせることができるという利点もある。これは第１９図で、たとえばＣｏｌ［３ｍ］、Ｃｏｌ［３ｎ］に示されている。（ｆ＝２）５サイクルごとに４ワードの読取りまたは書込みアクセスを完了することができるようにするため、ＲＤａｔａ［ａ，３ｙ］ＲＤａｔａ「ａ，３ｚ］が使用可能な場合、第１のクロック・サイクルで発行された読取りコマンドからのデータを第７のクロック・サイクルまで意図的に遅延させる。これによって、読取りと書込みの待ち時間の犠牲だけでデータ・バスの帯域幅使用効率がさらに最大化される。
【００３８】
前述のように、非パルス・ワード線を使用したＤＲＡＭは、書込み動作のたびにセンスされた行がメモリ・コアに再記憶され、行に対する次のセンス動作の前にプリチャージ動作のみが行われる。このようなＤＲＡＭは、列増幅器にメモリ・アレイの行の１つのコピーが入っているセンス済み状態になっていることができるか、またはアレイは、列増幅器とビット線がプリチャージされて次のセンス動作を行うことが可能なプリチャージ状態になることができる。列増幅器のこの２つの状態の選択は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力データで行うことができる。おそらく、プリチャージ常態は、センスされた行に対する最終アクセスを行ったときに選択される。これにより、次の行をセンスするために時間ｔＲＣＤが得られるまでのプリチャージ時間ｔＲＰを費やさなくても済む。パルス・ワード線を使用するＤＲＡＭでは、通常、再記憶動作は次のプリチャージ／センス動作の直前に１回行われる。しかし、この再記憶動作は、列増幅器がメモリ・アレイ内の行とは異なる場合にのみ必要である。
【００３９】
したがって、列増幅器がとることができる状態が３通り設けられ、それぞれが、新しい行をセンスするために行わなければならない異なるセットの動作を用いる。第１の状態は、列増幅器とビット線がプリチャージされるプリチャージ状態である。行がプリチャージされる場合、センス動作を行ってからでなければ読取り／書込みアクセスを開始することができない。次の、クリーン状態と呼ぶ状態では、列増幅器にはメモリ・アレイ内の行と同じ情報が入っている。増幅器がクリーン状態の場合、プリチャージ／センス動作を行ってからでなければ、読取り／書込みアクセスを開始することができない。これには、当然、センス動作だけの場合よりも長い時間を要する。第３の状態は、列増幅器に行およびメモリ・アレイとは異なる情報が入っているダーティ状態である。したがって、新しい行への読取り／書込みアクセスを開始する前に、再記憶／プリチャージ／センス動作を行わなければならない。
【００４０】
行の状態を追跡するために、ダーティ・フラグを使用する。このフラグは、ＤＲＡＭ制御論理回路内にあるレジスタ内のビットであることが好ましく、列増幅器に対して書込みアクセスを行うときに設定されることが好ましい。あるいは、ダーティ・フラグを外部ＤＲＡＭ制御装置で維持することもできる。このビットは、再記憶動作によってメモリ・アレイ内の選択された行に列増幅器が書き込まれるとクリアされる。したがって、ＤＲＡＭの列増幅器は３つの状態のいずれか１つになっていることができる。この状態は、読取りまたは書込みアクセスコマンドを指定するときに制御入力データによって選択する。たとえば、６つの別個の読取りおよび書込みコマンド（読取り３、書込み３）を出し、それぞれでアクセスの完了時に列増幅器にとらせる状態を識別する。アクセス完了後、列増幅器がダーティの場合、列増幅器はダーティ状態を継続することができるか、または再記憶動作によって列増幅器がクリーン状態になるか、再記憶／プリチャージ動作によって列増幅器をプリチャージ状態になる。同様に、アクセス完了後、列増幅器がクリーンな場合、増幅器はクリーン状態を継続することができるか、またはプリチャージ動作によって列増幅器はプリチャージ状態になる。
【００４１】
これらの動作を新しい行をセンスする前に行うのではなく、アクセス終了時にこれらの動作の多くを行うことが好ましいが、ある種のタイミング制約によっては、動作を行うシーケンスに他の代替方法を用いる必要がある場合もある。この構造は、行を３つの状態のいずれか１つにしておき、行をセンスするのに先立って必要な動作を、古い行へのアクセスの終了時または新しい行へのアクセスの前に行う柔軟性を備える。
【００４２】
以上、本発明について好ましい実施例とともに説明した。当業者には、以上の説明に鑑みて多くの代替方法、修正、変更、および使用が明らかに理解できることは明白である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成22年3月1日(2010.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ・アレイを有するダイナミック・ランダム・アクセス・メモリ装置であって：
上記メモリ・アレイ中の行アドレスおよび列アドレスで指定される位置からのデータの読取りを指定する読取りコマンドを受信するインタフェースを備え；
読取りコマンドに応じて読み出されるデータを与える複数の列増幅器を備え、読取りサイクルにおいて上記複数の列増幅器により与えられるデータのビット数は、クロック信号の単一のクロック・サイクルにおいて複数のピンにおいて出力されるデータのビット数の少なくとも２倍であり；
クロック信号の単一のクロック・サイクル中に行アドレスを受信し、他の単一のクロック・サイクル中に列アドレスを受信する複数のピンを備え；
列アドレスの受信から読取りコマンドに応答したデータの出力までに経過する、クロック信号のクロック・サイクル数を表す値を記憶する第１のレジスタを備え；
上記インタフェースおよび上記第１のレジスタに接続され、上記第１のレジスタ内の値に応じて上記読取りコマンドに応答したデータの出力を遅延させる遅延回路を備え；
読取りコマンドを受信した時に、プリチャージ状態又はセンス済み状態を示す制御入力が、プリチャージ状態であれば、上記列増幅器が、読取りサイクルに続いてプリチャージされ、次のセンス動作が可能な状態にされ、センス済み状態であれば、上記列増幅器が、メモリ・アレイの行の１つのコピーを有しているセンス済み状態のままにされるようにする制御回路を備える、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項２】
請求項１記載の装置において：
書込みコマンドの受信からデータの書込みまでに経過する、クロック・サイクル数を表す値を記憶する第２のレジスタを備え；
インタフェースを介して受信した書込みコマンドおよび上記第２のレジスタ内の値に応じてデータを入力する入力回路を備える、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項３】
請求項１記載の装置において：
入力回路を更に備え；
列アドレスの受信から上記読取りコマンドに応じた上記データの出力までの遅延時間が、書込みコマンドの受信から、書込みコマンドに応じた上記入力回路からのデータの入力までの遅延時間にほぼ等しくなるよう、上記値が選択される、ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項４】
請求項２記載の装置において、上記第１および第２のレジスタそれぞれは、ダイナミック・ランダム・アクセス・メモリ装置の外部の信号源から値を受信する入力端子を含む、ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項５】
メモリ・アレイを有するダイナミック・ランダム・アクセス・メモリ装置を制御する方法であって：
上記メモリ・アレイ中の位置への読取りを指定する読取りコマンドを上記メモリ装置に与え、上記位置は行アドレスおよび列アドレスで指定され、読取りサイクル中に複数の列増幅器によって提供される上記データのデータ・ビット数は、クロック信号の単一クロック・サイクル中に複数のピンにおいて出力される上記データのビット数の少なくとも２倍であり；
上記クロック信号の所定の単一のクロック・サイクル中に上記行アドレスを上記メモリ装置に与え；
上記クロック信号の他の単一クロック・サイクル中に上記列アドレスを上記メモリ装置に与え；
列アドレスの受信から上記読取りコマンドに応答した上記データの出力までに経過する、上記クロック信号のクロック・サイクル数を表す値を、上記メモリ装置に与え；
上記インタフェースと上記第１のレジスタとに接続された遅延回路が、上記第１のレジスタの上記値に従って、読取り動作に応じてデータの出力を遅延させ、
上記読取りコマンドとともに、プリチャージ状態又はセンス済み状態を示す制御入力を与え、上記プリチャージ状態であれば、上記列増幅器が、上記読取りサイクルに続いてプリチャージされて、次のセンス動作が可能な状態にされ、上記センス済み状態であれば、上記列増幅器が、メモリ・アレイの行の１つのコピーを有しているセンス済み状態のままにされる；
ことを特徴とするメモリ装置を制御する方法。
【請求項６】
請求項５記載の方法において、メモリ装置における書込みコマンドの受信から、書込みコマンドに応じたデータの入力までの遅延時間に従って上記値が選択される、ことを特徴とするメモリ装置を制御する方法。
【請求項７】
請求項５または６記載の方法において、上記メモリ装置の上記メモリ・アレイに含まれる複数のバンクの異なるバンク間で、書込みアクセスと読取りアクセスをインターリーブさせる、ことを特徴とするメモリ装置を制御する方法。
【請求項８】
メモリ・アレイを有するダイナミック・ランダム・アクセス・メモリ装置であって：
上記メモリ・アレイ中の行アドレスおよび列アドレスで指定される位置にデータを書込むことを指定する書込みコマンドを受信するインタフェースを備え；
書込みコマンドに応じてデータが書込まれる複数の列増幅器を備え、クロック信号の複数のクロック・サイクルからなる書込み動作において列増幅器に書込めるデータのビット数は、クロック信号の単一のクロック・サイクルにおいて複数のピンに受信されるデータのビット数の少なくとも２倍であり；
クロック信号の単一のクロック・サイクル中に行アドレスを受信し、他の単一のクロック・サイクル中に列アドレスを受信する複数のピンを備え；
列アドレスの受信から書込み動作の開始までに経過する、クロック信号のクロック・サイクル数を表す値を記憶する第１のレジスタを備え；
上記インタフェースおよび上記第１のレジスタに接続され、上記第１のレジスタ内の値に応じて書込み動作の開始を遅延させる遅延回路を備え；
書込みコマンドを受信した時に、プリチャージ状態又はセンス済み状態を示す制御入力が、プリチャージ状態であれば、上記列増幅器が、書込み動作に続いてプリチャージされ、次のセンス動作が可能な状態にされ、センス済み状態であれば、上記列増幅器が、メモリ・アレイの行の１つのコピーを有しているセンス済み状態のままにされるようにする制御回路を備え；
出力回路を備え、列アドレスの受信から書込み動作の開始までの遅延時間が、読取りコマンドの受信から、読取りコマンドに応じた上記出力回路からのデータの出力までの遅延時間にほぼ等しくなるよう、上記値が選択される、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。