(57)【要約】【課題】電源投入時に各機能回路を確実に初期化する半導体装置を提供する。【解決手段】外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備える。降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられる。起動時停止降圧回路群は、パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなる。【選択図】図1
2010086642.tif 000002
【特許請求の範囲】
【請求項１】
外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、
電源投入時にリセット動作を必要とする複数の機能回路と、
前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、
前記降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、
前記起動時停止降圧回路群は、前記パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなる
ことを特徴とする半導体装置。
【請求項２】
外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、
電源投入時にリセット動作を必要とする複数の機能回路と、
前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、
前記降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、
前記パワーオンリセット回路は、前記複数の機能回路に比べて前記起動時動作降圧回路群に含まれる降圧回路からの配線距離が最も長い
ことを特徴とする半導体装置。
【請求項３】
外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、
電源投入時にリセット動作を必要とする複数の機能回路と、
前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、
前記降圧回路群の複数の降圧回路は、
電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、
前記起動時停止降圧回路群は、前記パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなり、
前記パワーオンリセット回路は、前記複数の機能回路に比べて前記起動時動作降圧回路群に含まれる降圧回路からの配線距離が最も長い
ことを特徴とする半導体装置。
【請求項４】
請求項1から請求項3のいずれかに記載の半導体装置において、
前記起動時停止降圧回路群に含まれる降圧回路は、前記パワーオンリセット回路からの前記リセット指令を受けるまでは動作の停止を継続し、前記リセット指令を受けて降圧動作を開始する
ことを特徴とする半導体装置。
【請求項５】
外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備える半導体装置に内部電源を供給する内部電源供給方法であって、
前記パワーオンリセット回路からの配線距離が短いものから順に選ばれた複数の降圧回路による内部電源の供給動作を電源投入時から前記リセット指令の出力時までは停止させる
ことを特徴とする半導体装置の内部電源供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の内部電源供給方法に関し、特に外部から供給される電源を降圧回路により内部電源として半導体装置内部の回路に供給する形態を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、たとえばDRAMメモリセルを用いた半導体メモリがある。半導体メモリは、集積度を向上させるため、メモリ素子や周辺回路を構成する周辺トランジスタの微細化が進められている。メモリ素子や周辺トランジスタの微細化が進むと、動作信頼性を保障するため、これらのデバイスに印加できる電圧は自ずと低電圧に制限されてくる。その一方、製品としては互換性を保つことが重要であるため、外部から供給される電源の電圧が従来のままであっても正確に動作させる必要がある。
たとえば、外部電源電圧として1.8Vの電圧が供給される仕様において、信頼性の観点からデバイスに印加可能な電源電圧が1.5Vまでとすると、外部電源電圧の1.8Vを半導体メモリ内部の降圧回路によって1.5Vの電圧まで降圧し、これを内部電源としてメモリ素子や周辺トランジスタに供給することが必要になる。
また、このように降圧回路によって周辺回路に供給する電圧を低く抑えることにより、信頼性の観点とは別に、周辺回路の動作電圧振幅を小さくし、半導体メモリの消費電流を削減する効果が得られる。
このように半導体装置においては、外部から供給される電源電圧を変換して内部回路で使用可能な内部電源を発生させることが必要であるところ、降圧回路を半導体装置に組み込むにあたっては、例えば半導体メモリではメモリ容量の増加に伴ってチップサイズの大型化が進み、また、高速動作に伴って周辺回路の消費電流が増加してきているため、複数台数の降圧回路をチップ上に分散配置することが行われている。
【０００３】
図11は、DRAMメモリセルを用いた従来の半導体メモリ1の構成を示したブロック図である。
半導体メモリ1は、周辺回路10と、メモリコア回路20とを備える。そして、半導体メモリ1には、外部からボンディングPADを介して入出力データ信号DQ0、DQ1〜DQ31、制御信号CE,WE〜CLK、アドレス信号A0,A1〜An、電源電圧VDD、接地電圧GNDが供給される。
周辺回路10としては、データ制御回路11、コマンド制御回路12、アドレス制御回路13およびデータ制御回路14が設けられている。
さらに同図では省略するが電源制御回路やテスト回路などが設けられていてもよい。
なお、データ制御回路11には入出力データ信号DQ0〜DQ15が入出力され、データ制御回路104には入出力データ信号DQ16〜DQ31が入出力される。
メモリコア回路20は、DRAMメモリセルアレイ25と、このDRAMメモリセルアレイ25を周辺回路10からのデータ、コマンド、アドレスに従って制御するためのアレイデータ系回路21、アレイ制御系回路22、アレイアドレス系回路23およびアレイデータ系回路24を備える。
なお、アレイデータ系回路21には入出力データ信号DQ0〜DG15が入出力され、アレイデータ系回路24には入出力データ信号DQ15〜DQ31が入出力される。
【０００４】
図12は、周辺回路10に電圧を供給する回路構成を示したブロック図である。
電源電圧VDDは降圧回路群16を介して内部電源VDLとなる。そして、この内部電源VDLがデータ制御回路11、コマンド制御回路12、アドレス制御回路13、データ制御回路14、さらに電源投入後の周辺回路を初期化するためのパワーオンリセット回路15に供給される。
降圧回路群16は、分散配置された降圧回路16V1〜16V8で構成されている。
このように複数の降圧回路16V1〜16V8が分散配置されることにより、半導体メモリ動作時に周辺回路の動作電流によって生じる内部電圧のドロップを所定のレベルで抑え、動作保証するように設計することができる。
ここで、データ制御回路11、コマンド制御回路12、アドレス制御回路13、データ制御回路14、およびパワーオンリセット回路15のそれぞれに供給される内部電源VDLの電圧をそれぞれVDL1、VDL2、VDL3、VDL4、VDLPとする。
【０００５】
図13は、パワーオンリセット回路15の回路図である。
図14は、パワーオンリセット回路15の動作を説明する電圧波形図である。
パワーオンリセット回路15は抵抗素子R1、R2、R3、R4と、P型MOSFET MP1、MP2と、N型MOSFET MN1、MN2と、を備えて構成されている。
ここで、図13中に示すように、抵抗R1とR2との接点における電位をVr1、P型MOSFET MP1と抵抗R3との接点における電位をVr2、抵抗R4とN型MOSFET MN1との接点における電位をVr3とする。
また、R1=R2、P型MOSFET MP1、MP2のしきい値電圧をVtp＝-0.4V、N型MOSFET MN1、MN2のしきい値電圧をVtn=0.4Vとする。
【０００６】
図14を参照してこのパワーオンリセット回路15の動作を説明する。
パワーオンリセット回路15の各接点は、内部電源電圧VDLPの立ち上げ前は接地レベル（0V）にある。そして、内部電源電圧VDLPが立ち上がっていく。このとき、Vｒ1は内部電源電圧VDLPが抵抗R1とR2により分圧された値によって決まる。
【０００７】
VR1=VDLP×R2/(R1+R2)
【０００８】
このようにVr1は、上式の比率で内部電源の電圧VDLPに追随して上昇してゆく。
【０００９】
内部電源VDLPが立ち上がる過程において、内部電源VDLPが0Vから0.8V未満の領域（時刻TRST以前の時間帯）ではP型MOSFET MP1のゲート〜ソース間電位差（Vｒ1-VDLP）はしきい値電圧Vtpを超えないので、MP1は非導通状態である。
この場合、Vr2は0Vに固定されるので、N型MOSFET MN1も非導通状態である。
Vｒ3は、抵抗R4によりＶＤＬにプルアップされるところ、N型MOSFET MN2の方がON状態になり、出力RSTは0Vに固定されたままを保つ。
【００１０】
内部電源の電圧VDLPが0.8Vを越えると（時刻TRST以降の時間帯）、MP1のゲート〜ソース間電位差（Vr1-VDLP)がしきい値電圧Vtpを超え、MP1が導通状態に変化する。すると、Vr2が上昇するため、MN1も導通状態に遷移し、Vr3がプルダウンされるところ、P型MOSFET MP2の方がON状態になって、出力RSTはハイレベルに変化する。
【００１１】
以上説明したように図13に示したパワーオンリセット回路15において、内部電源の電圧VDLPが0Vから0.8V未満の領域では出力RSTはロウレベルとなり、内部電源の電圧VDLPが0.8Vを越えると出力RSTはハイレベルとなる。
【００１２】
このパワーオンリセット回路15の反転レベル（上記例では0.8V）は、初期化信号RSTを受ける回路（例えば、データ制御回路11、14、コマンド制御回路12、アドレス制御回路13）が正常に初期化動作を実行できる内部電源電圧VDLのレベルにマージンを加えて設定されるのが一般的である。
例えば、データ制御回路11、14、コマンド制御回路12、アドレス制御回路13が内部電源VDL＝0.6V以上で正常に初期化できるのであれば、上記例のようにパワーオンリセット回路15の反転レベルは0.8V程度に設定するのが一般的である。
【００１３】
その一方、パワーオンリセット回路15の反転レベルを高くすると、初期化に対するマージンは十分に確保できるが、通常の回路動作時に内部電源VDLの僅かな電位ドロップに反応してパワーオンリセット回路15が再度初期化動作を発行してしまう誤動作が頻発しやすい。そのため、パワーオンリセット回路15の反転レベルを安易に高く設定することは出来ない。
【００１４】
図15は、従来の降圧回路16V1〜16V8の回路構成を示す図である。
降圧回路16V1〜16V8は、P型MOSFET MP12、MP13およびN型MOSFET MN12、MN13により構成される差動回路部16Aと、P型MOSFET MP11、抵抗R11、N型MOSFET MN11、MN14により構成される電流制御部16Bと、P型MOSFET MP14および抵抗R12、R13により構成される電圧供給部16Cと、を備える。さらに出力電圧VDLのレベルを設定するための基準電圧VREFがN型MOSFET MN12のゲートに入力される。
なお、抵抗R12とR１３との接点における電位をVMONとする。
【００１５】
この降圧回路16V1〜16V8で生成される内部電源VDLのレベルは、差動回路部16Aの入力となる基準電圧VREFと、抵抗R12とR13とによって決まる分圧VMONと、により設定される。
ここで、VMONのレベルは、
【００１６】
VMON=VDL×R13/(R12+R13)
【００１７】
で定義される。
【００１８】
差動回路部16Aの比較比率が1対1のとき、VREF=VMONが安定点となるので、
【００１９】
VREF=VMON=VDL×R13/(R12+R13)
【００２０】
である。ここから、次のようになる。
【００２１】
VDL=VREF×(R12+R13)/R13
【００２２】
外部電源VDDが1.8Vのときに内部電源VDLを1.5Vとする場合には、上記式から、例えばVREF=0.75V、R12=R13とすればよいことがわかる。
【００２３】
図16は、降圧回路16V1〜16V8の動作を説明する電圧波形図である。
図16を参照して降圧回路16V1〜16V8の動作を説明する。外部電源VDD投入後に基準電圧VREFが0.75Vに設定されると、降圧回路（16V1〜16V8）は内部電源VDLのレベルを上昇させる。VMONのレベルも内部電源VDLの上昇に追随して上昇し、内部電源VDLが1.5Vまで上昇するとVMONは0.75VとなりVREF=VMONとなることから内部電源VDLは1.5Vで制御されることになる。
【００２４】
しかしながら、図12において、それぞれの機能回路（11〜15）ごとに供給される内部電源の電圧VDL1、VDL2、VDL3、VDL4、VDLPはDC的には等しい電圧レベルであるが、電源投入過程や回路動作時のAC的な電圧レベルは、それぞれの機能回路の消費電流、寄生容量、電源配線抵抗の影響により異なる電圧レベルとなる。
ここで、図17は電源投入過程での内部電源VDLの立ち上がりに対する寄生容量の影響を表したグラフである。
図17において、横軸を時間、縦軸を内部電源VDLの電圧レベルとする。
ここで、電源投入過程に対応して降圧回路（16V1〜16V8）の電源供給能力が低い場合を仮定する。
図17中、L01は1mAの定電流で寄生容量CL=2000pFの回路を立ち上げる場合の電圧遷移を示す。L02は寄生容量CL=3000pFの回路を立ち上げる場合の電圧遷移を示す。L03は1mAの定電流で寄生容量CL=5000pFの回路を立ち上げる場合の電圧遷移を示す。
図17に示されるように、寄生容量が小さい場合（CL＝2000pFやCL=3000pF）には、電圧L01、L02はVDLに追随して比較的早く立ち上がる。しかし、寄生容量が大きいと（CL＝5000pF）、電圧L03はVDDからかなり遅れて立ち上がる。
【００２５】
図12で、内部電源VDL1が供給されるデータ制御回路11の寄生容量を2000pF、内部電源VDL2が供給されるコマンド制御回路12の寄生容量を5000pF、内部電源VDL3が供給されるアドレス制御回路13の寄生容量を3000pF、内部電源VDL4とVDLPが供給されるデータ制御回路14とパワーオンリセット回路15とを合わせた寄生容量を2000pFとし、説明を簡単にするためにそれぞれの寄生容量を1mAの定電流で立ち上げた場合を想定し、図17に示した特性図を元に内部電源（VDL１〜VDL4、VDLP）の立ち上がりを示したものが図18に示した電圧波形図となる。なお、図18には、パワーオンリセット回路15からの初期化信号RSTの変化もあわせて示している。
【００２６】
図18において、内部電源VDL1、VDL4、VDLPを受ける回路11、14、15は寄生容量が少ないのでVDL1、VDL4、VDLPは先行してレベルが上昇し、VDL2とVDL3を受ける回路12、13は寄生容量が大きいのでVDL2とVDL3は遅れてレベルが上昇してゆく。
ここでパワーオンリセット回路105に供給される内部電源の電圧VDLPが反転レベルである0.8Vまで上昇したとき（時刻T1）、パワーオンリセット回路105からの初期化信号RSTがロウレベルからハイレベルに変化する。すると、このRST信号のHレベルを受けて、各機能回路11、12、13、14が初期化動作を行う。
しかしながらその一方、この時刻T1においてVDL2とVDL3はそれぞれ0.32V、0.53Vまでしか上昇していない。VDL2,VDL3が低い電圧レベルであるにも関わらず初期化動作を終了してしまうと、これら内部電源VDL2、VDL3を受けるコマンド制御回路12、アドレス制御回路13の初期化動作が正常に実行されず、電源投入後の動作において不具合が発生する問題点がある。
【００２７】
このような電源投入時における初期化動作不具合に対する対策としては、例えば図19に示すような従来例が特許文献1（図4）に開示されている。
特許文献１に開示される構成では、周辺回路19Aに対して第1の内部電圧発生回路18Aとパワーオンリセット回路15Aが設けられ、周辺回路19Bに対して第2の内部電圧発生回路18Bとパワーオンリセット回路15Bが設けられている。
このようにそれぞれの機能回路19A,19Bごとにパワーオンリセット回路15A,15Bを設けることにより、それぞれの機能回路19A,19Bごとに初期化動作が実行されるため、各機能回路19A,19Bの寄生容量などに影響を受けることなくすべての機能回路を正常に初期化することができる。
【００２８】
【特許文献１】特開平9-153777号公報（図4）
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、特許文献1に開示された構成を単純に採用することには問題がある。
例えば図12に示した構成に特許文献1の内容を適用した場合を図20に示す。
すなわち、データ制御回路11、コマンド制御回路12、アドレス制御回路13およびデータ制御回路14に対し、それぞれパワーオンリセット回路15A〜15Dを付加する。
この場合、図20を見てわかるように、複数のパワーオンリセット回路（15A〜15D）が必要となる。すると、回路配置や配線が増えるという問題が生じる。また、製品の動作チェック時にパワーオンリセット回路（15A〜15D）の回路特性を評価して適正化するための手間が数倍に増えるという問題も生じる。さらに、データ制御回路11、コマンド制御回路12、アドレス制御回路13、データ制御回路14それぞれの初期化タイミングが異なってくるため、それぞれの機能回路間に信号のやり取りが存在する場合には半導体装置全体として初期化が正常に完了できるかどうかを保証することは困難となる。
【課題を解決するための手段】
【００３０】
本発明の半導体装置は、外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、前記降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、前記起動時停止降圧回路群は、前記パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなることを特徴とする。
【００３１】
このような構成において、電源投入時にパワーオンリセット回路の近傍の降圧回路が動作を停止するため、パワーオンリセット回路に供給される内部電源電圧は他の機能回路に供給される内部電源電圧よりも低い値となる。そのため、パワーオンリセット回路に供給される内部電源電圧の立ち上がりがワーストになる。したがって、内部電源の電圧が初期化動作に必要な電圧レベルを超えたことをパワーオンリセット回路が検出したときには他の機能回路では十分に電圧が上がっている。よって、パワーオンリセット回路からリセット指令が出たときには各機能回路が確実に初期化動作を実行することができる。
【００３２】
本発明の半導体装置は、外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、前記降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、前記パワーオンリセット回路は、前記複数の機能回路に比べて前記起動時動作降圧回路群に含まれる降圧回路からの配線距離が最も長いことを特徴とする。
【００３３】
このような構成において、電源投入時に動作する降圧回路からの配線距離が一番長くなるので、パワーオンリセット回路に供給される内部電源電圧は他の機能回路に供給される内部電源電圧よりも低い値となる。よって、パワーオンリセット回路からリセット指令が出たときには各機能回路が確実に初期化動作を実行することができる。
【００３４】
本発明の半導体装置は、外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備え、前記降圧回路群の複数の降圧回路は、電源投入時から降圧動作を実行して内部電源を供給する起動時動作降圧回路群と、電源投入時は動作を停止して内部電源を供給しない起動時停止降圧回路群と、に分けられ、前記起動時停止降圧回路群は、前記パワーオンリセット回路からの配線距離が短いものから順に選択された複数の降圧回路からなり、前記パワーオンリセット回路は、前記複数の機能回路に比べて前記起動時動作降圧回路群に含まれる降圧回路からの配線距離が最も長いことを特徴とする。
【００３５】
このような構成によれば、上記発明と同様の作用効果を奏することができる。すなわち、パワーオンリセット回路からリセット指令が出たときには各機能回路が確実に初期化動作を実行することができ、動作の安定を図ることができる。
【００３６】
本発明の半導体装置の内部電源供給方法は、外部電源を所定電圧に降圧する複数の降圧回路を有する降圧回路群と、電源投入時にリセット動作を必要とする複数の機能回路と、前記降圧回路群から供給される内部電源の電圧が初期化動作に必要な電圧レベルを超えたことを検出したときに前記複数の機能回路に対してリセット指令を出力するパワーオンリセット回路と、を備える半導体装置に内部電源を供給する内部電源供給方法であって、前記パワーオンリセット回路からの配線距離が短いものから順に選ばれた複数の降圧回路による内部電源の供給動作を電源投入時から前記リセット指令の出力時までは停止させることを特徴とする。
【００３７】
このような構成によれば、上記発明と同様の作用効果を奏することができる。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明の半導体装置に係る第1実施形態について説明する。
図1は、第１実施形態の構成を示すブロック図である。
図1において図12と同様の部分は説明を省略するが、本実施形態では複数台配置された降圧回路106V1〜106V8を起動時動作降圧回路群107Aと、起動時停止降圧回路群107Bに動作形態を分け、電源投入過程においてパワーオンリセット回路105が初期化動作を発行している期間（RST＝ロウレベルの期間）は起動時停止降圧回路群107Bの動作を停止するようにしている点に特徴を有する。
【００３９】
図1を参照して、降圧回路106V1〜106V8、周辺回路101〜104およびパワーオンリセット回路105の配置関係について説明する。
降圧回路群106は、内部電源Vint1〜Vint8を生成する8つの降圧回路106V1〜106V8からなる。そして、8つの降圧回路106V1〜106V8は二つのグループに分類され、すなわち、起動時動作降圧回路群107Aと、起動時停止降圧回路群107Bと、に分類される。
図1中においては、左側から、降圧回路106V1、降圧回路106V2、降圧回路106V3、降圧回路106V4、降圧回路106V5、降圧回路106V6、降圧回路106V7、降圧回路106V8、の順に降圧回路が配置されている。そして、左側のグループである降圧回路106V1、降圧回路106V2、降圧回路106V3、降圧回路106V4、は起動時動作降圧回路群107Aに分類され、右側のグループである降圧回路106V5、降圧回路106V6、降圧回路106V7、降圧回路106V8は起動時停止降圧回路群107Bに分類される。
【００４０】
また、図1中において、周辺回路100とパワーオンリセット回路105との配置について説明すると、左側からデータ制御回路101、コマンド制御回路102、アドレス制御回路103、データ制御回路104が配置され、さらに、これら周辺回路100の右側にパワーオンリセット回路105が配置されている。
【００４１】
すなわち、降圧回路106V1〜106V8のうち、パワーオンリセット回路105に近い側の降圧回路106V5〜106V8が起動時停止降圧回路群107Bに分類され、パワーオンリセット回路105から遠い側の降圧回路106V1〜106V4が起動時動作降圧回路群107Aに分類される。
その結果、起動時動作降圧回路群107Aから最も配線距離が長い位置にパワーオンリセット回路105が配置されることとなる。
【００４２】
ここで、起動時動作降圧回路群107Aに含まれる降圧回路106V1〜106V4は、図15に示した既知の降圧回路の構成を採用でき、外部からの電源電圧VDDを参照電圧VREFに応じて降圧して内部電源（VDL）を出力する構成である。
また、周辺回路100の構成およびその内部構成であるデータ制御回路101、コマンド制御回路102、アドレス制御回路103、データ制御回路104の構成は特に限定されるものではない。
パワーオンリセット回路105の構成は、図13にて説明した既知の構成を採用でき、パワーオンリセット回路105に供給される内部電源の電圧VDLPが所定の反転レベルを超えるまでは初期化信号RSTをロウレベルとし、パワーオンリセット回路に供給される内部電源の電圧VDLPが反転レベルを超えたところで初期化信号RST信号をHレベルにする。
【００４３】
一方、起動時停止降圧回路群107Bに含まれる降圧回路106V5〜106V8は、パワーオンリセット回路105が初期化動作を発行している期間（RST＝ロウレベルの期間）は動作を停止し、パワーオンリセット回路105が初期化動作を完了してRST信号をHレベルにしたことに応じて動作を開始するものである。
【００４４】
図2は、起動時停止降圧回路群107Bのうちの一つの降圧回路106V5〜106V8の内部構成を示す回路図である。
起動時停止降圧回路群107Bに含まれる降圧回路106V5〜106V8では、図15で示した降圧回路16に対して、パワーオンリセット回路105が出力する初期化信号RSTによって降圧回路106V1〜106V8の動作を停止させるために、N型MOSFET MN14、MN15、P型MOSFET MP15、MP16，インバータ INV11、INV12が追加されている。すなわち、起動時停止降圧回路群106Bに含まれる降圧回路106V5〜106V8は、図15で示した降圧回路16と同様に、差動回路部106A、電流制御部106Bおよび電圧供給部106Cを備え、さらに、パワーオンリセット回路105からの初期化信号RSTに応じてスタンバイ状態の設定と解除とを制御するスタンバイ制御部106Dを備える。
【００４５】
スタンバイ制御部106Dは、パワーオンリセット回路105からの初期化信号RSTに応じて、差動回路部106Aの動作電流のON／OFF制御と、電圧供給部106Cの出力トランジスタであるP型MOSFET MP14のリーク電流のカットと、を行う。
スタンバイ制御部106Dにおいて、パワーオンリセット回路105からの初期化信号RSTは、N型MOSFET MN14を介して入力され、さらに、インバータINV11を介して反転制御信号SIとなる。
ここで、反転制御信号SIは3つに分岐され、一つは電流制御部106BのP型MOSFET MP11のゲートに印加される。
また、反転制御信号SIの分岐は、電流制御部106BのN型MOSFET MN11とMN14のゲート間とGNDとの間に配設されたN型MOSFET MN15のゲートに印加される。さらに、反転制御信号SIの分岐は、インバータINV12を介してP型MOSFET MP16のゲートに印加され、P型MOSFET MP16のドレインは電圧供給部106Cの出力トランジスタであるP型MOSFET MP14 のゲートに印加されている。
また、N型MOSFET MN14とインバータINV11との接続点が外部電源VDDに繋がる経路上にP型MOSFET MP15が設けられているところ、インバータINV11からの出力は、MP15のゲートに印加されている。
【００４６】
図3は、起動時停止降圧回路群107Bに含まれる降圧回路（106V5〜106V8）の動作を説明する電圧波形図である。
図3の電圧波形図を参照して動作を説明する。
ここで、説明のために、図2中において、インバータINV11からの出力である反転制御信号SIの電圧をVA、インバータINV12の出力の電圧レベルをVB、N型MOSFET MN14のゲートにかかる電圧をVNG、P型MOSFET MP14のゲートにかかる電圧をVPGで表わす。そして、電源投入過程において、外部電源VDDが徐々に上昇する間に起動時動作降圧回路群107Aに含まれる降圧回路106V1〜106V4は内部電源（図１中のVDL１、VDL2に相当）の出力を徐々に上昇させるところ、時刻T2においてパワーオンリセット回路105に供給される内部電源電圧VDLPが反転レベルを超えるものとする。
【００４７】
電源投入過程において、電源投入から外部電源VDDは徐々に増加していく。
初期化信号RSTはロウレベルからスタートする。
初期化信号RSTがロウレベルである時刻T2以前の期間は、インバータINV11を介した出力レベルであるVAはハイレベルであり、さらにインバータINV12を介した出力レベルであるVBはロウレベルである。そして、VAがハイレベルであることからP型MOSFET MP11は非導通状態である一方、N型MOSFET MN15は導通状態となる。すると、VNGがGNDに接続されるためロウレベルとなり、N型MOSFET MN14を非導通として、差動回路部106Aの動作電流を止めるので、差動回路部106Aは動作停止状態となる。
また、VBがロウレベルであることからP型MOSFET MP16が導通状態となる。すると、VPGがハイレベルになることから、電圧供給部106Cの出力トランジスタであるP型MOSFET MP14は非導通状態となる。
従って、パワーオンリセット回路105からの初期化信号RSTがLレベルである期間（時刻T2まで）は、起動時停止降圧回路群107Bに含まれる降圧回路（106V5〜106V8）は動作停止状態を保持する。
【００４８】
次に、時刻T2以降でパワーオンリセット回路105からの初期化信号RSTがハイレベルに変化した場合を説明する。
パワーオンリセット回路からの初期化信号RSTがハイレベルに変化すると、VA＝ロウレベルになる。
このとき、P型MOSFET MN11はONになる一方、N型MOSFET MN15はOFFになる。すると、N型MOSFET MN14がONになるため、差動回路部106Aが作動を開始する。
また、VBはハイレベルとなることから、P型MOSFET MP16はOFF状態となる。従って、パワーオンリセット回路105からの初期化信号RSTがHレベルに変化すると（時刻T2以降）、起動時停止降圧回路群107Bに含まれる降圧回路（106V5〜106V8）は、通常の動作状態になり、内部電源電圧VDLを参照電圧VREFにあわせて出力する。
【００４９】
次に、図4の電圧波形図を参照して図1に示した半導体装置の動作（内部電源供給方法）を説明する。
なお、背景技術での説明と同様に、データ制御回路101、コマンド制御回路102、アドレス制御回路103、データ制御回路104、およびパワーオンリセット回路105のそれぞれに供給される内部電源VDLの電圧をそれぞれVDL1、VDL2、VDL3、VDL4、VDLPとする。
【００５０】
電源投入後、時刻T0から降圧回路106V1〜106V4による内部電源の上昇が開始するが、この時点ではパワーオンリセット回路105の出力である初期化信号RSTはロウレベルである。
したがって、起動時停止降圧回路群107Bに含まれる降圧回路106V5〜106V8は動作を停止し、起動時動作降圧回路群107Aに含まれる降圧回路106V１〜106V4だけが動作して内部電源を上昇させる。
そのため、図1中において、起動時停止降圧回路群107Bに近い側であるアドレス制御回路103、データ制御回路104およびパワーオンリセット回路105に供給される電圧（VDL3、VDL4、VDLP）は、基幹電源ラインWCを経由して供給されるものとなり、特に、パワーオンリセット回路105に供給される内部電源電圧VDLPは、電源ラインWCを最も長く経由したものとなる。
したがって、各回路101〜105に供給される内部電圧（VDL1、VDL2、VDL3、VDL4、VDLP）は、
【００５１】
（VDL1 or VDL2） > VDL3 > VDL4 > VDLP
【００５２】
の関係を保ったままそれぞれの電圧レベルが上昇してゆくことになる。
なお、図4中では、VDLPに対する寄生容量は非常に少ないとし、VDL4=VDLPとして図示している。
【００５３】
起動時動作降圧回路群107Aから供給される内部電圧の上昇が進み、時刻T2でパワーオンリセット回路105の内部電源VDLPが0.8Vまで上昇する。すると、パワーオンリセット回路105からの初期化信号RSTがロウレベルからハイレベルに変化し、各回路101〜104にリセット指令が与えられる。
このとき、パワーオンリセット回路105に供給される内部電圧VDLPの立ち上がりが一番遅いことから、各回路101〜104に供給される内部電圧VDL1〜VDL4は初期化動作に必要な電圧（0.8V）を超えている。したがって、この状態で各回路101〜104に供給されている内部電圧VDL1〜VDL4によって各回路101〜104の初期化動作は正常に完了することが保証される。
【００５４】
さらには、図2および図3において説明したように、パワーオンリセット回路105からの初期化信号RSTがHレベルに変化すると、起動時停止降圧回路群107Bの降圧回路106V5〜106V8が停止状態から動作状態に移行する。
したがって、時刻T2以降、周辺回路101〜104がリセット動作およびその後に継続する動作を実行するのに必要な所望の消費電流を供給出来るようになる。
【００５５】
このような構成を備える第1実施形態によれば、次の効果を奏することができる。
(1)本実施形態では、降圧回路群106を起動時動作降圧回路群107Aと起動時停止降圧回路群107Bとに分け、パワーオンリセット回路105の側である起動時停止降圧回路群107Bの降圧回路106V5〜106V8を起動時に停止させる構成を採用する。
これにより、起動時にパワーオンリセット回路105に供給される電圧VDLPの立ち上がりが遅くなるため、パワーオンリセット回路105において反転レベルの電圧(0.8V)を検出したときには、他の回路101〜104に供給されている電圧は十分に初期化動作（リセット動作）に必要な電圧（例えば0.6V）を超えているようにできる。
したがって、起動時にすべての回路101〜104の初期化動作を確実に実行し、その後の正常動作も保障することができる。
【００５６】
(2)本実施形態では、総ての回路101〜104の初期化動作を確実に行うにあたって各回路101〜104ごとにパワーオンリセット回路を設ける構成ではなく、全体としてパワーオンリセット回路105は一つしか設けていない。
したがって、本実施形態では、すべての回路101〜104に対して一斉に初期化信号RSTのHレベルを与え、総てのリセットタイミングを揃えることができる。
これにより、リセットタイミングの不揃いによる動作不良が生じることはなく、起動後の動作保障を確実なものとすることができる。
また、パワーオンリセット回路105は一つだけであるので、複数のパワーオンリセット回路を設ける場合に比べて、装置の小型化および製造コストの削減に資する。
【００５７】
(3)総ての回路101〜104の初期化動作を確実に行うにあたっては、パワーオンリセット回路の反転レベルに十分な余裕を持たせる構成も考えられるが、本実施形態では、パワーオンリセット回路の反転レベルとしては従来と同様に各回路の初期化動作保障ができるレベルに抑制することができる。
これにより、内部電源の急激な降圧が生じた場合でもパワーオンリセット回路が過剰に反応して誤作動を起こすことを回避し、システムの動作を安定させることができる。
【００５８】
(4)降圧回路群106を二つに分けて起動時停止降圧回路群107Bを設けるにあたって、起動時停止降圧回路群107Bに含まれる降圧回路106V5〜106V8に対してパワーオンリセット回路105からの初期化信号RSTを入力し、この初期化信号RSTのLレベルに対しては動作を停止させる構成を採用している。したがって、降圧回路106V5〜106V8の停止制御を行うための別個の回路を付加する必要がなく、サイズおよび製造コストを増加させることがない。そして、停止制御にあたって、降圧回路106V5〜106V8は、従来から設けられているパワーオンリセット回路105を他の回路101〜104と共通して使用するので、動作の複雑化に比して回路構成は簡易なままであり、本発明の適用にあたってのコストを最小限に抑えることができる。
また、起動時停止降圧回路群107Bに含まれる降圧回路106V5〜106V8の構成としても、従来の降圧回路の構成に対して、スタンバイ制御部106Dを付加することにより実現できるので、わずかな設計変更によって本発明を適用することができる。
【００５９】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
図5は、第2実施形態の構成を示す図である。
第2実施形態の基本的構成は前記第１実施形態に同様であるが、第2実施形態では、周辺回路101〜104とパワーオンリセット回路105の配置が第1実施形態と異なり、それに合わせて起動時停止降圧回路群207Bの配置が異なっている。
図5において、パワーオンリセット回路105は、周辺回路101〜104のなかの中央領域、すなわち、図5中では、コマンド制御回路102とアドレス制御回路103との間に配置している。
それに応じて、起動時動作降圧回路群207Aは図中の左側と右側とに配置し、中央部分に起動時停止降圧回路群207Bを配置する。
左側から順に降圧回路を206V1から206V8の符号で示すと、左側の2つである206V1および206V2と右側の2つである206V7および206V8を起動時動作降圧回路群207Aとし、中央部分の4つである206V3〜206V6を起動時停止降圧回路群207Bとする。
この構成により、パワーオンリセット回路105の側にある降圧回路206V3〜206V6が起動時停止降圧回路群207Bとなる。
【００６０】
この第2実施形態において、電源投入後の内部電圧の上昇は、起動時動作降圧回路群（206V1、206V2、206V7、206V8）に近い位置に配置されているデータ制御回路101、104に供給される内部電源電圧（VDL1、VDL4が先行して上昇し、起動時停止降圧回路群207Bに近い位置に配置されているパワーオンリセット回路105に供給される内部電源電圧VDLPは遅れて立ち上がる。
したがって、各回路に供給される内部電源の電圧（VDL1、VDL2、VDL3、VDL4、VDLP）は、
【００６１】
(VDL1、VDL4)>(VDL2、VDL3)>VDLP
【００６２】
の関係を保ったまま電圧レベルが上昇するので、第1実施形態（図1）と同様に正常な初期化動作が保証される。
【００６３】
（第3実施形態）
次に、本発明の第3実施形態について図6を参照して説明する。
第3実施形態では、アドレス制御回路103の電源（VDL3）が基幹電源ラインWCから分岐した電源支線WBに配置されている。
図6において、降圧回路306V1〜306V8は、起動時動作降圧回路群307A（306V1〜306V4、306V7、306V8）と、起動時停止降圧回路307B（306V5、306V6）と、に分けられている。そして、パワーオンリセット回路105は、起動時停止降圧回路群307Bが配置された電源支線WBの端部に配置されている。
【００６４】
この第3実施形態では、電源支線WBの一端が基幹電源ラインWCに接続されているため、電源支線WBの他端にパワーオンリセット回路105を配置するとともに、電源支線WBに内部電源を供給する降圧回路306V5、306V6を起動時停止降圧回路群307Bとしている。
これにより、パワーオンリセット回路105は、総ての回路（101〜105）のなかで起動時動作降圧回路群307Aから最も配線距離が長いところに位置することになる。
【００６５】
この第3実施形態において、電源投入後の内部電圧の上昇は、起動時動作降圧回路群307Aが配置された基幹電源ラインWCの電圧（VDL1、VDL2、VDL4）が先行して上昇し、パワーオンリセット回路105が配置されている電源支線WBの電圧（VDL3、VDLP）は遅れて立ち上がる。
したがって、内部電源の電圧は、
【００６６】
（VDL1、VDL2、VDL4）＞VDL3＞VDLP
【００６７】
の関係を保ったまま電圧レベルが上昇するので、第1実施形態（図1）と同様に正常な初期化動作が保証される。
【００６８】
（第4実施形態）
次に、本発明の第4実施形態について図7を参照して説明する。
第4実施形態では、コマンド制御回路102とアドレス制御回路103の電源（VDL2、VDL3）が基幹電源ラインWCから分岐した電源支線WBに配置されている。
図7において、降圧回路406V1〜406V8は、起動時動作降圧回路群407A（406V1、406V2、406V7、406V8）と、起動時停止降圧回路群407B(406V3〜406V6)と、に分けられている。そして、パワーオンリセット回路105は、起動時停止降圧回路群407Bが配置された電源支線WBの端部に配置されている。
【００６９】
この第4実施形態では、電源支線WBの一端が基幹電源ラインWCに接続されているため、電源支線WBの他端にパワーオンリセット回路105を配置するとともに電源支線WBに内部電源を供給する降圧回路406V3〜406V6を起動時停止降圧回路群407Bとしている。これにより、パワーオンリセット回路105は、総ての回路（101〜105）のなかで起動時動作降圧回路群407Aから最も配線距離が長いところに位置することになる。
【００７０】
この第4実施形態において、電源投入後の内部電圧の上昇は、起動時動作降圧回路群407Aが配置された基幹電源ラインの電圧（VDL1、VDL4）が先行して上昇し、パワーオンリセット回路105が配置された電源支線の電圧（VDL2、VDL3、VDLP）は遅れて立ち上がる。
したがって、内部電源の電圧は、
【００７１】
（VDL1、VDL4）＞VDL2＞VDL3＞VDLP
【００７２】
の関係を保ったまま電圧レベルが上昇するので、第1実施形態（図1）と同様に正常な初期化動作が保証される。
【００７３】
（第5実施形態）
次に、本発明の第5実施形態について図8を参照して説明する。
第5実施形態では、コマンド制御回路102とアドレス制御回路103の電源（VDL2、VDL3）が基幹電源ラインWCから分岐した電源支線WBに配置されているところ、電源支線WBの両端が基幹電源ラインWCに接続されている。
図8において、降圧回路506V1〜506V8は、起動時動作降圧回路群507A（506V1、506V2、506V7、506V8）と、起動時停止降圧回路群507B（506V3〜506V6）と、に分けられている。
パワーオンリセット回路105は、起動時停止降圧回路群507Bが配置された電源支線WBの中央に配置されている。
【００７４】
この第5実施形態では、電源支線WBの両端が基幹電源ラインWCに接続されているため、電源支線WBの中央にパワーオンリセット回路105を配置するとともに電源支線WBに内部電源を供給する降圧回路506V3〜506V6を起動時停止降圧回路群507Bとしている。これにより、パワーオンリセット回路105は、すべての回路101〜105のなかで起動時動作降圧回路群507Aから最も配線距離が長いところに位置することになる。
【００７５】
この第5実施形態において、電源投入後の内部電圧の上昇は、起動時動作降圧回路群507Aが配置された基幹電源ラインWCの電圧（VDL1、VDL4）が先行して上昇し、パワーオンリセット回路105が配置された電源支線WBの電圧（VDL2、VDL3、VDLP）は遅れて立ち上がる。
したがって、内部電源の電圧は、
【００７６】
(VDL1、VDL4）＞（VDL2、VDL3）＞VDLP
【００７７】
の関係を保ったまま電圧レベルが上昇するので、第1実施形態（図1）と同様に正常な初期化動作が保証される。
【００７８】
（第6実施形態）
次に、本発明の第6実施形態について図9および図10を参照して説明する。
図9は、第6実施形態に係る半導体メモリの構成を示すブロック図である。
図9において、半導体メモリ1の2辺にボンディングPADを配置し、コマンド制御回路102およびアドレス制御回路103が上辺に配置され、データ制御回路101、104が下辺に配置されている。
【００７９】
図10は、図9の周辺回路（101〜104）に電源を供給する降圧回路および電源ラインの配置を示す図である。
図10において、内部電源の基幹電源ラインWCはループ形状である。
降圧回路606V1〜606V8は、起動時動作降圧回路群607A（606V3〜606V6）と、起動時停止降圧回路群607B（606V1、606V2、606V7、606V8）と、に分けられている。
ここで、起動時動作降圧回路群607A（606V3、606V4、606V5、606V6）は半導体メモリ1の上辺側に配置されており、起動時停止降圧回路群607B（606V1、606V2、606V7、606V8）は半導体メモリ1の下辺側に配置されている。そして、パワーオンリセット回路105は、起動時停止降圧回路群607Bが配置されている下辺側において、データ制御回路101とデータ制御回路104との間に配置されている。このような配置により、パワーオンリセット回路105は、すべての回路101〜105のなかで起動時動作降圧回路群607Aから最も配線距離が長いところに位置する。
【００８０】
この第6実施形態において、電源投入後の内部電圧の上昇は、起動時動作降圧回路群607Aが配置された上辺部分の電圧（VDL2、VDL3）が先行して上昇し、パワーオンリセット回路105が配置されている下辺部分の電圧(VDL1、VDL4、VDLP)は遅れて立ち上がる。
したがって、内部電源の電圧は、
【００８１】
（VDL2、VDL3）＞（VDL1、VDL4）＞VDLP
【００８２】
の関係を保ったまま電圧レベルが上昇するので、第1実施形態（図1）と同様に正常な初期化動作が保証される。
【００８３】
本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
パワーオンリセット回路の反転レベルや各回路で初期化に必要な電圧（0.6V）は例示であり、このような数値に限定されないのはもちろんである。
また、上記実施形態では、パワーオンリセット回路がただ一つだけの場合を例示したが、モジュール単位で一つのパワーオンリセット回路が設けられていてもよく、システム全体でみれば複数のパワーオンリセット回路が必要に応じて設けられていてもよいことはもちろんである。
上記実施形態では、半導体メモリを例にして説明したが、本発明は半導体メモリに限らず半導体装置に広く適用できるものであり、上記実施形態に例示した周辺回路（機能回路）も限定されるものではない。
【００８４】
上記実施形態において、起動時動作降圧回路群に含まれる降圧回路としては既知の降圧回路の構成をそのまま採用する場合を例にした。
このようにすれば、従来の技術を適用でき、また、起動時停止降圧回路群の降圧回路に比べて回路サイズが小さいので、装置の小型化に資する。
その一方、起動時動作降圧回路群に含まれる降圧回路も起動時停止降圧回路群に含まれる降圧回路（図2）と同じ構成のものを採用してもよい。
ただし、この場合は、図２中の降圧回路に入力されるRST信号に代えて、入力信号は電源投入ととともにVDDに合わせて上昇し、所定のハイレベルで固定されるようにする。
このような構成によれば、起動時停止降圧回路群の降圧回路と起動時動作降圧回路群の降圧回路とは同じ構成でよいので、設計および製造時に容易さが増す。
【図面の簡単な説明】
【００８５】
【図１】第1実施形態の構成を示すブロック図。
【図２】起動時停止降圧回路群のうちの一つの降圧回路の内部構成を示す回路図。
【図３】起動時停止降圧回路群に含まれる降圧回路の動作を説明する電圧波形図。
【図４】第1実施形態の動作を説明する電圧波形図。
【図５】第2実施形態の構成を示す図。
【図６】第3実施形態の構成を示す図。
【図７】第4実施形態の構成を示す図。
【図８】第5実施形態の構成を示す図。
【図９】第6実施形態に係る半導体メモリの構成を示すブロック図。
【図１０】第6実施形態において、周辺回路に電源を供給する降圧回路および電源ラインの配置を示す図。
【図１１】DRAMメモリセルを用いた従来の半導体メモリの構成を示したブロック図。
【図１２】周辺回路に電圧を供給する回路構成を示したブロック図。
【図１３】パワーオンリセット回路の回路図。
【図１４】パワーオンリセット回路15の動作を説明する電圧波形図。
【図１５】従来の降圧回路の回路構成を示す図。
【図１６】降圧回路の動作を説明する電圧波形図。
【図１７】電源投入過程での内部電源VDLの立ち上がりに対する寄生容量の影響を表したグラフ。
【図１８】内部電源（VDL１〜VDL4、VDLP）の立ち上がりを示した図。
【図１９】従来のパワーオンリセット回路の配置を説明するための図。
【図２０】従来技術の問題点を説明するための図。
【符号の説明】
【００８６】
16V1-16V8…降圧回路、106V1-106V8…降圧回路、206V1-206V８…降圧回路、306V1-306V8…降圧回路、406V1-406V8…降圧回路、506V1-506V8…降圧回路、606V1-606V8…降圧回路、1…半導体メモリ、10…周辺回路、11…データ制御回路、12…コマンド制御回路、13…アドレス制御回路、14…データ制御回路、15…パワーオンリセット回路、15A…パワーオンリセット回路、15B…パワーオンリセット回路、16…降圧回路群、16A…差動回路部、16B…電流制御部、16C…電圧供給部、18A…内部電圧発生回路、18B…内部電圧発生回路、19A…周辺回路、19B…周辺回路、20…メモリコア回路、21…アレイデータ系回路、22…アレイ制御系回路、23…アレイアドレス系回路、24…アレイデータ系回路、25…メモリセルアレイ、100…周辺回路、101…データ制御回路、102…コマンド制御回路、103…アドレス制御回路、104…データ制御回路、105…パワーオンリセット回路、106…降圧回路群、106A…差動回路部、106B…起動時停止降圧回路群、106B…電流制御部、106C…電圧供給部、106D…スタンバイ制御部、107A…起動時動作降圧回路群、107B…起動時停止降圧回路群、207A…起動時動作降圧回路群、207B…起動時停止降圧回路群、307A…起動時動作降圧回路群、307B…起動時停止降圧回路、407A…起動時動作降圧回路群、407B…起動時停止降圧回路群、507A…起動時動作降圧回路群、507B…起動時停止降圧回路群、607A…起動時動作降圧回路群、607B…起動時停止降圧回路群、WB…電源支線、WC…基幹電源ライン。
【図１】
2010086642.tif 000003
【図２】
2010086642.tif 000004
【図３】
2010086642.tif 000005
【図４】
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【図５】
2010086642.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010086642.tif 000019
【図１８】
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【図１９】
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【図２０】
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