【手続補正書】
【提出日】令和3年9月24日(2021.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
タイミング信号を入力信号からリカバリするクロックリカバリ回路であって、
前記入力信号およびクロックリカバリ信号に応答し、位相誤り信号を提供する主位相検出器と、
前記位相誤り信号に応答し、同調信号を発生させる主ループフィルタと、
基準クロック信号および前記同調信号に応答する数値制御発振器（ＮＣＯ）回路であって、前記基準クロック信号およびフィードバッククロックリカバリ信号に応答して内側誤り信号を発生させる内側位相検出器、前記フィードバッククロックリカバリ信号を発生させるように前記同調信号によって定義されたプログラマブル値で前記クロックリカバリ信号を除算する、前記クロックリカバリ信号に応答するフィードバック除算器、前記内側誤り信号をフィルタリングするＮＣＯ回路ループフィルタ、前記フィルタリングされた内側誤り信号と前記同調信号とを合計し、合計信号を提供するＮＣＯ回路加算器、および前記クロックリカバリ信号を発生させるように前記合計信号によって調整されるＮＣＯ回路制御発振器を有する内側位相ロックループ（ＰＬＬ）を含む、ＮＣＯ回路とを備える、クロックリカバリ回路。
【請求項２】
前記ＮＣＯ回路が、前記基準クロック信号および前記同調信号に応答する変調器をさらに含み、前記変調器が、前記フィードバック除算器において前記フィードバッククロックリカバリ信号を発生させるのに使用される前記プログラマブル値を発生させ、前記プログラマブル値が整数の何分の１かであり得る平均分割比を含むことができる、請求項１に記載のリカバリ回路。
【請求項３】
前記変調器が、デジタルシグマデルタ変調器である、請求項２に記載のリカバリ回路。
【請求項４】
前記ＮＣＯ回路が、前記基準クロック信号をそれが前記内側ループ位相検出器に提供される前に除算する基準信号除算器をさらに含む、請求項１に記載のリカバリ回路。
【請求項５】
前記リカバリ回路が、前記入力信号をバーストフォーマットで受け取り、前記入力信号は周期的に存在しおよび存在しないものであり、
前記入力信号に応答し、前記入力信号が前記リカバリ回路によっていつ受け取られているのかを検出するバースト検出器と、
前記位相誤り信号に応答し、前記入力信号の存在を検出することに応答して前記バースト検出器によって閉じられるスイッチとをさらに備える、請求項１に記載のリカバリ回路。
【請求項６】
前記バースト検出器が、バースト検出器位相検出器と、バースト検出器ループフィルタと、バースト検出器制御発振器とを有するバースト検出器ＰＬＬを含む、請求項５に記載のリカバリ回路。
【請求項７】
前記主ループフィルタが、デジタル的に実装され、前記スイッチは、前記主ループフィルタが前記入力信号の存在中にだけ前記入力信号に応答することを有効にする、請求項５に記載のリカバリ回路。
【請求項８】
前記位相誤り信号を前記主ループフィルタに提供されるデジタル位相誤り信号に変換する、前記スイッチの上流に配置されたアナログ／デジタル（Ａ／Ｄ）変換器をさらに備える、請求項７に記載のリカバリ回路。
【請求項９】
前記主ループフィルタが、比例位相誤り信号を発生させるために前記位相誤り信号を比例利得信号で乗算する第１の乗算器と、前記位相誤り信号を積分利得信号で乗算する第２の乗算器と、積分位相誤り信号を発生させるために、前記乗算された積分信号を累算するための累算器とを含み、前記比例位相誤り信号および前記積分位相誤り信号が、前記同調信号を発生させるためにループフィルタ加算器において加算される、請求項１に記載のリカバリ回路。
【請求項１０】
前記ＮＣＯ回路が、前記同調信号をそれが前記ＮＣＯ回路加算器に送られる前にアナログ信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器をさらに含む、請求項９に記載のリカバリ回路。
【請求項１１】
バースト性入力信号からタイミング信号をリカバリするクロックリカバリ回路であって、前記入力信号は周期的に存在しおよび存在しないものであり、
前記入力信号およびクロックリカバリ信号に応答し、位相誤り信号を提供する主位相検出器と、
前記位相検出器からの前記位相誤り信号に応答し、前記位相誤り信号をデジタル位相誤り信号に変換するアナログ／デジタル（Ａ／Ｄ）変換器と、
前記入力信号に応答し、前記入力信号が前記リカバリ回路によっていつ受け取られているのかを検出するバースト検出器と、
前記デジタル位相誤り信号に応答し、前記入力信号の存在を検出することに応答して前記バースト検出器によって閉じられるスイッチと、
前記デジタル位相誤り信号に応答し、デジタル同調信号を発生させるデジタル主ループフィルタと、
基準クロック信号および前記デジタル同調信号に応答する数値制御発振器（ＮＣＯ）回路であって、前記基準クロック信号およびフィードバッククロックリカバリ信号に応答して内側誤り信号を発生させる内側位相検出器、前記フィードバッククロックリカバリ信号を発生させるように前記同調信号によって定義されるプログラマブル値で前記クロックリカバリ信号を除算する、前記クロックリカバリ信号に応答するフィードバック除算器、前記内側誤り信号をフィルタリングするＮＣＯ回路ループフィルタ、前記デジタル同調信号をアナログ同調信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器、前記フィルタリングされた内側誤り信号と前記アナログ同調信号とを合計し、合計信号を提供するＮＣＯ回路加算器、および前記クロックリカバリ信号を発生させるように前記合計信号によって調整されるＮＣＯ回路制御発振器を有する内側位相ロックループ（ＰＬＬ）を含む、ＮＣＯ回路とを備える、クロックリカバリ回路。
【請求項１２】
前記ＮＣＯ回路が、前記基準クロック信号および前記同調信号に応答する変調器をさらに含み、前記変調器が、前記フィードバック除算器において前記フィードバッククロックリカバリ信号を発生させるのに使用される前記プログラマブル値を発生させ、前記プログラマブル値が整数の何分の１かであり得る平均分割比を含むことができる、請求項１１に記載のリカバリ回路。
【請求項１３】
前記変調器が、デジタルシグマデルタ変調器である、請求項１２に記載のリカバリ回路。
【請求項１４】
前記ＮＣＯ回路が、前記基準クロック信号をそれが前記内側ループ位相検出器に提供される前に除算する基準信号除算器をさらに含む、請求項１１に記載のリカバリ回路。
【請求項１５】
前記バースト検出器が、バースト検出器位相検出器と、バースト検出器ループフィルタと、バースト検出器制御発振器とを有するバースト検出器ＰＬＬを含む、請求項１１に記載のリカバリ回路。
【請求項１６】
前記主ループフィルタが、比例位相誤り信号を発生させるために前記位相誤り信号を比例利得信号で乗算する第１の乗算器と、前記位相誤り信号を積分利得信号で乗算する第２の乗算器と、積分位相誤り信号を発生させるために前記乗算された積分信号を累算するための累算器とを含み、前記比例位相誤り信号および前記積分位相誤り信号が、前記同調信号を発生させるためにループフィルタ加算器において加算される、請求項１１に記載のリカバリ回路。
【請求項１７】
クロック信号およびデジタル同調信号に応答する数値制御発振器（ＮＣＯ）回路であって、前記クロック信号およびフィードバック信号に応答して誤り信号を発生させる位相検出器と、前記フィードバック信号を発生させるように前記デジタル同調信号によって定義されるプログラマブル値で出力信号を除算する、前記出力信号に応答するフィードバック除算器と、前記誤り信号をフィルタリングするループフィルタと、前記デジタル同調信号をアナログ同調信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器と、前記フィルタリングされた誤り信号と前記アナログ同調信号とを合計し、合計信号を提供する加算器と、前記出力信号を発生させるように前記合計信号によって調整される制御発振器とを有する位相ロックループ（ＰＬＬ）を含む、数値制御発振器（ＮＣＯ）回路。
【請求項１８】
前記クロック信号および前記デジタル同調信号に応答する変調器をさらに備え、前記変調器が、前記フィードバック除算器において前記フィードバック信号を発生させるのに使用される前記プログラマブル値を発生させ、前記プログラマブル値が整数の何分の１かであり得る平均分割比を含むことができる、請求項１７に記載のＮＣＯ回路。
【請求項１９】
前記変調器が、デジタルシグマデルタ変調器である、請求項１８に記載のＮＣＯ回路。
【請求項２０】
クロックリカバリ回路の一部である、請求項１７に記載のＮＣＯ回路。