(57)【要約】【課題】チップサイズの増分を抑えて、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止する。【解決手段】ビット線を選択する両端の選択ゲートトランジスタの間に直列に接続されてなる各メモリセルトランジスタにしきい値を設定することによりデータを記録する不揮発性のメモリセルアレイと、上記メモリセルトランジスタからビット線並びに、複数のビット線に共通に接続されたグローバルビット線を介してデータの読み出しを制御する制御回路１１とを備えた不揮発性半導体記憶装置において、上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続する接地トランジスタ２３を備え、上記制御回路１１は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記接地トランジスタ２３をオンする。【選択図】図２
2010146634.tif 000002
【特許請求の範囲】
【請求項１】
ビット線を選択する両端の選択ゲートトランジスタの間に直列に接続されてなる各メモリセルトランジスタにしきい値を設定することによりデータを記録する不揮発性のメモリセルアレイと、上記メモリセルトランジスタからビット線並びに、複数のビット線に共通に接続されたグローバルビット線を介してデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続するスイッチ素子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記スイッチ素子は上記グローバルビット線の偶数番と奇数番で独立に各々の所定電源線に接続することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記スイッチ素子をオンすることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
上記スイッチ素子は、上記選択ゲートトランジスタと同一の素子構造で形成されたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
上記電源線は、接地レベルの電源線であることを特徴とする請求項１乃至４のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
上記電源線は、上記メモリセルトランジスタのソース線であることを特徴とする請求項１乃至４のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
上記メモリセルアレイは、ＮＡＮＤ型ストリングの複数のメモリセルトランジスタで構成されたことを特徴とする請求項１乃至６のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。
【０００４】
ところで、ＮＡＮＤ型フラッシュメモリの低電圧化及び高集積化に伴い、ビット線間容量のカップリングノイズが読み出し時に与える影響が無視できない問題となっており、この問題を解決するために、ビット線間のカップリングノイズを低減するために、ビット線シールド技術が提案されている（例えば、非特許文献１参照。）。ビット線シールド技術では、ページ読み出しを行う際に、読み出しを行うビット線を１本おきとし、選択しないビット線を接地する。すなわち、制御ゲート線には、選択セルと、非選択セルとが交互に接続された構成をとる。
【０００５】
また、特許文献５においては、フラッシュメモリなどの不揮発性メモリの電気的特性の向上を図ることができる技術を提供するために以下の構成を提案している。配線層の第１層には、信号線を含む配線が形成されている。この信号線等配線はメモリマット領域のうち選択ゲートトランジスタが形成されている選択ゲートトランジスタ領域上に形成されている。そして、メモリマット領域のうち信号線等配線が形成されていない未配線領域にシールド配線を形成する。すなわち、シールド配線は信号線等配線が形成されていないメモリセルアレイ領域上に形成される。配線層の第２層には、複数のビット線に共通に接続されるグローバルビット線が形成されている。第１層にシールド配線を設けることにより、第２層のグローバルビット線をシールドし、グローバルビット線における隣々接間のカップリングノイズを低減する。
【０００６】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開２００７−１２３６５２号公報。
【非特許文献１】Tomoharu Tanaka et al., "A Quick Intelligent Page-Programming Architecture and a Shielded Bitline Sensing Method for 3 V-only NAND Flash Memory", IEEE Journal of Solid-State Circuits, Vol. 29, No. 11, pp.1366-1373, November 1994.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１に示すビット線シールド技術のように、ＮＡＮＤ型フラッシュメモリの読み出し／ベリファイ時においては、グローバルビット線を１本置きに接地してシールド線として機能させ、データを読み出す側のグローバルビット線に対する、隣接ビット線からの干渉を防ぐことが一般的に行われている。グローバルビット線を接地するトランジスタはページバッファの近端側、もしくは近端に加えて遠端側（グローバルビット線の両端）に配置される。
【０００８】
プロセス技術の微細化に伴い、グローバルビット線の抵抗、隣接ビット線間の容量は増加の一途をたどっており、接地トランジスタから最も遠い、グローバルビット線中央部においては、そのシールド効果が薄れてきており、グローバルビット線を分割することで、そのシールド効果を維持する必要が出てきている。その一方で、グローバルビット線の分割は、新たなページバッファ列を必要とし、チップサイズの増大をまねき、コスト増大の要因となっていた。以下、具体例について説明する。
【０００９】
図１０は従来例に係るメモリセルアレイの接地トランジスタ部１０Ａ，１０Ｂの構成を示す回路図であり、図１１は図１０の回路の動作を示すタイミングチャートである。図１０において、グローバルビット線の両端に接地トランジスタ部１０Ａ，１０Ｂの各接地トランジスタ２１，２２が設けられており、Ｃｃは隣接グローバルビット線ＧＢＬ間の容量を示す。図１１において、ＳＧＢＬはシールドされた非読み出しグローバルビット線を示し、ＤＧＢＬはメモリセルから電荷が放電される読み出しグローバルビット線を示し、ＮＤＧＢＬはメモリセルから電荷が放電されない読み出しグローバルビット線を示す。
【００１０】
図１０において、例えばＰｂ点に接続したＮＡＮＤストリングでグローバルビット線ＧＢＬを介して放電されると、そのカップリングノイズが、それに隣接するグローバルビット線ＧＢＬのＰｃ点−Ｐｄ点間のライン上に重畳され、そのノイズが、さらに隣接するグローバルビット線ＧＢＬのＰｅ点−Ｐｆ点間のラインに伝播する。影響を受けた隣接グローバルビット線ＧＢＬ上のＰｅ点−Ｐｆ点間のライン上で放電しないＮＡＮＤストリングを読み出している場合、ノイズ量が大きすぎると、図１１の１０１のようにビット線電圧が低下して誤読み出しとなるという問題点があった。
【００１１】
図１２は比較例に係るメモリセルアレイの接地トランジスタ部１０Ａ，１０Ｂの構成を示す回路図である。上記の問題点を解決するために、図１２に示すように、グローバルビット線ＧＢＬの長さを半分にし、その間にページバッファ１４群を追加することで、グローバルビット線ＧＢＬの抵抗は半減できるが、一方でチップサイズの増分が大きくなるという問題点があった。
【００１２】
本発明の目的は以上の問題点を解決し、チップサイズの増分を抑えて、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止することができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る不揮発性半導体記憶装置は、ビット線を選択する両端の選択ゲートトランジスタの間に直列に接続されてなる各メモリセルトランジスタにしきい値を設定することによりデータを記録する不揮発性のメモリセルアレイと、上記メモリセルトランジスタからビット線並びに、複数のビット線に共通に接続されたグローバルビット線を介してデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続するスイッチ素子を備えたことを特徴とする。
【００１４】
上記不揮発性半導体記憶装置において、上記スイッチ素子は上記グローバルビット線の偶数番と奇数番で独立に各々の所定電源線に接続することを特徴とする。
【００１５】
また、上記不揮発性半導体記憶装置において、上記制御回路は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記スイッチ素子をオンすることを特徴とする。
【００１６】
さらに、上記不揮発性半導体記憶装置において、上記スイッチ素子は、上記選択ゲートトランジスタと同一の素子構造で形成されたことを特徴とする。
【００１７】
また、上記不揮発性半導体記憶装置において、上記電源線は、接地レベルの電源線であることを特徴とする。
【００１８】
さらに、上記不揮発性半導体記憶装置において、上記電源線は、上記メモリセルトランジスタのソース線であることを特徴とする。
【００１９】
またさらに、上記不揮発性半導体記憶装置において、上記メモリセルアレイは、ＮＡＮＤ型ストリングの複数のメモリセルトランジスタで構成されたことを特徴とする。
【発明の効果】
【００２０】
本発明に係る不揮発性半導体記憶装置によれば、上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続するスイッチ素子を備え、上記制御回路は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記スイッチ素子をオンするので、チップサイズの増分を抑えて、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２２】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。
【００２３】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【００２４】
図２のメモリセルアレイ１０は、複数の接地トランジスタ２１を含む接地トランジスタ部１０Ａと、セルアレイ部１０Ｄと、複数の接地トランジスタ２３を含む接地トランジスタ部１０Ｃと、セルアレイ部１０Ｅと、複数の接地トランジスタ２２を含む接地トランジスタ部１０Ｂと、ページバッファ１４との順序で配置されて構成されている。ここで、本実施形態に係るメモリセルアレイ１０は、特に、接地トランジスタ部１０Ｃを設けたことを特徴としており、接地トランジスタ部１０Ｃはグローバルビット線ＧＢＬの途中の位置（好ましくは、中間の位置）において、グローバルビット線と所定の電源線ＶＩＲＰＷＲＥ又はＶＩＲＰＷＲＯとを接続するスイッチ素子である接地トランジスタ２３を備えて構成される。ここで、制御回路１１は、データの読み出しを行うグローバルビット線ＧＢＬに隣接する、データの読み出しを行うグローバルビット線ＧＢＬに接続された接地トランジスタ２３をオンすることによりグローバルビット線ＧＢＬを接地すること（もしくは、所定の接地電位近傍の低電圧に設定すること）を特徴としている。また、接地トランジスタ２３は、選択ゲートトランジスタ２４，２５，２６，２７と同一の素子構造で形成されたことを特徴としている。
【００２５】
メモリセルアレイ１０のメモリセルアレイ部１０Ｄ，１０Ｅにおいて、図２に示すように、複数個のスタックトゲート構造の電気的書き換え可能な不揮発性メモリセルを直列接続してＮＡＮＤストリング１０ｓが構成される。各ＮＡＮＤストリング１０ｓは複数のメモリセルトランジスタ２０が直列に接続されて構成され、ドレイン側が選択ゲートトランジスタ２５又は２６及びビット線を介してグローバルビット線ＧＢＬに接続され、ソース側が選択ゲートトランジスタ２４又は２７を介して共通ソース線である制御線ＣＳＬに接続される。ここで、各グローバルビット線ＧＢＬはページバッファ１４に接続されて、データの読み出し及び書き込みが行われる。なお、図１０において、１０ｄは複数のダミートランジスタが直列に接続されて構成されたＮＡＮＤダミーストリングであり、本実施形態では設けているが、本発明はこれに限らず、設けなくてもよい。また、メモリセルトランジスタ２０は、図１３に示すように、コントロールゲートＣＧとフローティングゲートが接続されずに構成される一方、選択ゲートトランジスタ２４〜２７は、図１４に示すように、コントロールゲートＣＧとフローティングゲートが接続されて構成される。ロウ方向に並ぶ各ＮＡＮＤストリング１０ｓの制御ゲートはそれぞれ共通にワード線に接続され、ここで、１本のワード線により選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤストリング１０ｓの範囲がデータ消去の単位である１ブロックとなる。図１の書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。
【００２６】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。図１において、メモリセルアレイ１０のワード線及びビット線の選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。また、制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２７】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【００２８】
以上のように構成されたメモリセルアレイ１０においては、セルアレイ部１０Ｄ，１０Ｅの間に、接地トランジスタ部１０Ｃを設け、接地トランジスタ部１０Ｃはグローバルビット線ＧＢＬの途中の位置（好ましくは、中間の位置）において、グローバルビット線と所定の電源線ＶＩＲＰＷＲＥ又はＶＩＲＰＷＲＯとを接続するスイッチ素子である接地トランジスタ２３を備えて構成される。ここで、制御回路１１は、データの読み出しを行うグローバルビット線ＧＢＬに隣接する、データの読み出しを行うグローバルビット線ＧＢＬに接続された接地トランジスタ２３をオンすることによりグローバルビット線ＧＢＬを接地し（もしくは、メモリセルトランジスタ２０のソース線を用いて、所定の接地電位近傍の低電圧に設定してもよい。）、また、接地トランジスタ２３は、選択ゲートトランジスタ２４，２５，２６，２７と同一の素子構造で形成されている。各接地トランジスタ２３は、図２の接地トランジスタ部１０Ｃにおいて、グローバルビット線ＧＢＬの偶数番と奇数番で独立に各々の所定の電源線ＶＩＲＰＷＲＥ又はＶＩＲＰＷＲＯとを接続するように構成されている。また、各接地トランジスタ２３はビット線電圧をリセットすることに使用してもよい。なお、図２において、２８は分離用トランジスタである。
【００２９】
以下、本実施形態に係るメモリセルアレイ１０の特徴について以下に詳述する。図３は図１のメモリセルアレイ１０において設けた接地トランジスタ２３によりグローバルビット線ＧＢＬを接地する概略構成を示す回路図である。図３に示すように、複数の接地トランジスタ２３を含む接地トランジスタ部１０Ｃを、各グローバルビット線ＧＢＬの途中に配置してシールド効果を維持することができる。メモリセルアレイ１０の作りやすさのため、接地トランジスタ部１０Ｃの各接地トランジスタ２３は選択ゲートトランジスタ２４，２５，２６，２７と同じレイアウト構造とする。このように構成することで、多少チップ面積は増えるが、図１２の比較例のごとく、新たなページバッファ列を追加するよりは、面積の増分は少ない。
【００３０】
図４は図１のメモリセルアレイ１０におけるグローバルビット線の電圧変化を示す図である。図４において、ＳＧＢＬはシールドされたグローバルビット線を示し、ＤＧＢＬはメモリセルから電荷が放電されるグローバルビット線を示し、ＮＤＧＢＬはメモリセルから電荷が放電されないグローバルビット線を示す。すなわち、図４のグラフは図１１の比較例と対比させて図示するものであり。図３において、グローバルビット線ＧＢＬの中央部のＰｄ点に接地トランジスタ２３を付加することで、図４から明らかなように、Ｐｄ点の波形はＰｃ点の波形とほぼ同一となり（図４において１０２）、Ｐｅ点−Ｐｆ点間のライン上へのカップリングノイズの伝播は無視できるほど小さくなり、Ｐｅ点に接続したページバッファ１４からのデータの誤読み出しの可能性は無くなる。結果として、チップサイズ増分を少なく抑えながら、シールドとして動作するグローバルビット線ＧＢＬを介してのカップリングノイズを低減し、誤読み出しを防止できる。
【００３１】
図５は図２の接地トランジスタ部１０Ｃを含むメモリセルアレイ１０の配置を示す平面図である。図５に示すように、メモリセルアレイ１０の内部は、特定のライン／スペースでワード線ＷＬ／ビット線ＢＬが形成されることを前提として、プロセス条件が最適化されているため、設計ルールの違う周辺トランジスタをメモリセルアレイ１０内に配置することは望ましくない。メモリセルアレイ１０内で使われている選択ゲートトランジスタと同じ素子構造を接地トランジスタ部１０Ｃの接地トランジスタ２３として使う。すなわち、選択ゲートトランジスタ２３の構造を借りて、接地トランジスタ２３を構成することでメモリセルアレイ１０内でコンパクトにかつプロセス時間の大幅増を招くことなく形成できる。
【００３２】
図６は図２の接地トランジスタ部１０Ｃとその周辺回路を含むメモリセルアレイ１０の配置を示す平面図である。図６から明らかなように、従来技術と同様に、グローバルビット線ＧＢＬ上の、ページバッファ１４寄りと最遠端に配置されている接地トランジスタ部１０Ａ，１０Ｂに加え、メモリセルアレイ１０の中央部（もしくは、その途中の複数個所に設けてもよい。）に接地トランジスタ部１０Ｃの接地トランジスタ２３を追加して形成する。
【００３３】
図７は図２の接地トランジスタ部１０Ａの構成を示す回路図である。接地トランジスタ部１０Ａは、ビット線ＢＬ０，ＢＬ１にそれぞれ接続された接地トランジスタＱ１，Ｑ２を備えて構成され、制御線ＹＢＬＥ又はＹＢＬＯのゲート電圧を制御することにより、電源線電圧ＶＩＲＰＷＲに接続される。すなわち、接地トランジスタ部１０Ａの接地トランジスタは、ページバッファ１４から遠端のグローバルビット線ＧＢＬに配置されかつ接続されている接地トランジスタであって、周辺トランジスタの設計ルールでレイアウトされており、メモリセルアレイ１０のプロセスルールで描かれたレイアウトに比べて大きいサイズを有する。
【００３４】
図８は図２の接地トランジスタ部１０Ｂ、ページバッファ１４及びその周辺回路を含む回路の構成を示す回路図である。接地トランジスタ部１０Ｂは、ビット線ＢＬ０，ＢＬ１にそれぞれ接続された接地トランジスタＱ１１，Ｑ１２を備えて構成され、制御線ＹＢＬＥ又はＹＢＬＯのゲート電圧を制御することにより、電源線電圧ＶＩＲＰＷＲに接続される。ビット線ＢＬ０，ＢＬ１は選択ゲートトランジスタＱ１３又はＱ１４及びビット線制御トランジスタＱ１５を介してページバッファ１４に接続される。ページバッファ１４は、公知のごとくラッチＬ１を含むラッチ部１４ａと、ラッチＬ２を含むラッチ部１４ｂとを備えて構成される。ページバッファ１４は選択トランジスタ、データ線５２及びデータ入出力バッファ５０を介してデータ入出力端子５１に接続される。なお、接地トランジスタ部１０Ｂは、接地トランジスタ部１０Ａと同様に、周辺トランジスタで構成され、グローバルビット線ＧＢＬのページバッファ１４側に配置される。
【００３５】
図９は図２乃至図８の回路の動作を示すタイミングチャートである。図９において、ＳＧは選択ゲートトランジスタの制御電圧を示す。図９において、データの読み出し動作中、電源線電圧ＶＩＲＰＷＲ（ＶＩＲＰＷＲＥ／ＶＩＲＰＷＲＯを含む。）にはＮＡＮＤストリング１０ｓのソース電位として０Ｖが供給されている。また、アイソレーション電極ＩＳＯＬＡＴＩＯＮにも電源線電圧ＶＩＲＰＷＲと同電位０Ｖが供給される。制御電圧ＹＢＬＥ／ＹＢＬＯは、データを読み出すグローバルビット線ＧＢＬに応じて、いずれか一方にハイレベルが供給され、残る一方にはＶＩＲＰＷＲと同電位０Ｖが供給されていずれか一方のトランジスタが選択される。ここで、データをメモリセルから読み出すときに、ビット線を所定のプリチャージ電圧にプリチャージした後、メモリセルからの電荷を放電させてビット線の検出電圧を所定のしきい値電圧と比較することによりメモリセル内のデータ値を判断する。本実施形態では、制御回路１１は、データの読み出しを行うグローバルビット線ＧＢＬに隣接する、データの読み出しを行わないグローバルビット線ＧＢＬに接続された接地トランジスタ２３をオンすることで未選択のグローバルビット線ＧＢＬをシールドする。これにより、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止することができる。
【産業上の利用可能性】
【００３６】
以上詳述したように、本発明に係る不揮発性半導体記憶装置によれば、上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続するスイッチ素子を備え、上記制御回路は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記スイッチ素子をオンするので、チップサイズの増分を抑えて、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】図１のメモリセルアレイ１０において設けた接地トランジスタ２３によりグローバルビット線ＧＢＬを接地する概略構成を示す回路図である。
【図４】図１のメモリセルアレイ１０におけるグローバルビット線の電圧変化を示す図である。
【図５】図２の接地トランジスタ部１０Ｃを含むメモリセルアレイ１０の配置を示す平面図である。
【図６】図２の接地トランジスタ部１０Ｃとその周辺回路を含むメモリセルアレイ１０の配置を示す平面図である。
【図７】図２の接地トランジスタ部１０Ａの構成を示す回路図である。
【図８】図２の接地トランジスタ部１０Ｂ、ページバッファ１４及びその周辺回路を含む回路の構成を示す回路図である。
【図９】図２乃至図８の回路の動作を示すタイミングチャートである。
【図１０】従来例に係るメモリセルアレイの接地トランジスタ部１０Ａ，１０Ｂの構成を示す回路図である。
【図１１】図１０の回路の動作を示すタイミングチャートである。
【図１２】比較例に係るメモリセルアレイの接地トランジスタ部１０Ａ，１０Ｂの構成を示す回路図である。
【図１３】図２のメモリセルトランジスタ２０の構成を示す断面図である。
【図１４】図２の選択ゲートトランジスタ２４〜２７の構成を示す断面図である。
【符号の説明】
【００３８】
１０…メモリセルアレイ、
１０Ａ，１０Ｂ，１０Ｃ…接地トランジスタ部、
１０Ｄ，１０Ｅ…セルアレイ部、
１０ｓ…ＮＡＮＤストリング、
１０ｄ…ＮＡＮＤダミーストリング、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２０…メモリセルトランジスタ、
２１，２２，２３…接地トランジスタ、
２４，２５，２６，２７…選択ゲートトランジスタ、
２８・・・分離用トランジスタ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…パッド。
【図１】
2010146634.tif 000003
【図２】
2010146634.tif 000004
【図３】
2010146634.tif 000005
【図４】
2010146634.tif 000006
【図５】
2010146634.tif 000007
【図６】
2010146634.tif 000008
【図７】
2010146634.tif 000009
【図８】
2010146634.tif 000010
【図９】
2010146634.tif 000011
【図１０】
2010146634.tif 000012
【図１１】
2010146634.tif 000013
【図１２】
2010146634.tif 000014
【図１３】
2010146634.tif 000015
【図１４】
2010146634.tif 000016