【手続補正書】
【提出日】平成16年11月9日(2004.11.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ装置用デコーダ回路であって、
少なくとも１個の入力選択信号を受け取るための少なくとも１個の入力ノードと論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第１供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が第１電圧範囲を有する前記論理デコード出力ノードについて論理デコード出力信号を供給する論理デコード回路、
前記論理デコード出力ノードに接続されるトランスレータ回路であって、
第１導電型の第１トランジスタであって、前記第１トランジスタはソース、ドレイン及びゲートを有し、前記第１トランジスタのソース‐ドレイン経路が第２供給電圧ノードと出力ノードの間に接続され、前記第２供給電圧ノードにおける第２供給電圧が前記第１供給電圧ノードにおける第１供給電圧より大きく、前記出力ノードにおける出力信号が第２電圧範囲を有し、前記第２電圧範囲の大きさが前記第１電圧範囲の大きさより大きい第１トランジスタ、
第２導電型の第２トランジスタであって、前記第２トランジスタはソース、ドレイン及びゲートを有し、前記第２トランジスタのソース‐ドレイン経路が前記出力ノードと第２参照電圧ノードとの間に接続され、前記第２トランジスタの前記ゲートが前記論理デコード出力ノードに接続される第２トランジスタ、
前記第１導電型の第３トランジスタであって、前記第３トランジスタはソース、ドレイン及びゲートを有し、前記第３トランジスタのソース‐ドレイン経路が前記第２供給電圧ノードと第４ノードの間に接続され、前記第３トランジスタの前記ゲートが前記出力ノードに接続される第３トランジスタ、
前記第２導電型の第４トランジスタであって、前記第４トランジスタはソース、ドレイン及びゲートを有し、前記第４トランジスタのソース‐ドレイン経路が前記第４ノードと前記第２トランジスタの前記ゲートの間に接続され、前記第４トランジスタの前記ゲートが前記出力ノードに接続される第４トランジスタ
を有するトランスレータ回路
を有するメモリ装置用デコーダ回路。
【請求項２】
請求項１記載のメモリ装置用デコーダ回路であって、前記第２導電型の第５トランジスタを更に有し、前記第５トランジスタはソース、ドレイン及びゲートを有し、前記第５トランジスタのソース‐ドレイン経路が前記第４ノードと前記参照電圧ノードの間に接続されることを特徴とするメモリ装置用デコーダ回路。
【請求項３】
請求項１記載のメモリ装置用デコーダ回路であって、前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とするメモリ装置用デコーダ回路。
【請求項４】
請求項１記載のメモリ装置用デコーダ回路であって、第２電圧範囲が負の消去電圧と正のプログラミング電圧との間にあることを特徴とするメモリ装置用デコーダ回路。
【請求項５】
請求項４記載のメモリ装置用デコーダ回路であって、前記第２供給電圧が前記正のプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。
【請求項６】
請求項３記載のメモリ装置用デコーダ回路であって、前記論理デコード回路がＮＯＲ論理回路を有することを特徴とするメモリ装置用デコーダ回路。
【請求項７】
請求項６記載のメモリ装置用デコーダ回路であって、前記論理デコード回路がスタティック論理回路であり、プリチャージ信号を受信しないことを特徴とするメモリ装置用デコーダ回路。
【請求項８】
請求項６記載のメモリ装置用デコーダ回路であって、前記論理デコード回路が、前記ＮＯＲ論理回路の出力に接続されるインバータを更に有することを特徴とするメモリ装置用デコーダ回路。
【請求項９】
請求項１記載のメモリ装置用デコーダ回路であって、前記参照電圧がアース電位とされ、前記第１供給電圧が、前記参照電圧より大きく、３．３Ｖより大きくないことを特徴とするメモリ装置用デコーダ回路。
【請求項１０】
請求項９記載のメモリ装置用デコーダ回路であって、前記第２供給電圧が前記供給電圧より大きく、１２Ｖより大きくないことを特徴とするメモリ装置用デコーダ回路。
【請求項１１】
請求項４記載のメモリ装置用デコーダ回路であって、前記デコーダ回路がフローティング・ゲート・メモリのワードラインを駆動する行デコーダ回路であって、前記参照電圧がアース電位とされ、前記第２参照ノードが負の消去電圧に接続され、前記第２供給電圧が前記供給電圧より実質的に大きなプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。
【請求項１２】
メモリ装置用デコーダ回路であって、
少なくとも１個の入力選択信号を受け取るための複数の入力ノードと論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第１供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が第１電圧範囲を有する前記論理デコード出力ノードについて論理デコード出力信号を供給する論理デコード回路、
前記論理デコード出力ノードに接続されるトランスレータ回路であって、
第１導電型の第１トランジスタであって、前記第１トランジスタはソース、ドレイン及びゲートを有し、前記第１トランジスタのソース‐ドレイン経路が第２供給電圧ノードと出力ノードの間に接続され、前記第２供給電圧ノードにおける第２供給電圧が前記第１供給電圧ノードにおける第１供給電圧より大きく、前記出力ノードにおける出力信号が第２電圧範囲を有し、前記第２電圧範囲の大きさが前記第１電圧範囲の大きさより大きい第１トランジスタ、
第２導電型の第２トランジスタであって、前記第２トランジスタはソース、ドレイン及びゲートを有し、前記第２トランジスタのソース‐ドレイン経路が前記出力ノードと前記参照電圧ノードと異なる第２参照電圧ノードとの間に接続され、前記第２トランジスタの前記ゲートが前記論理デコード出力ノードに接続される第２トランジスタ、
前記第１導電型の第３トランジスタであって、前記第３トランジスタはソース、ドレイン及びゲートを有し、前記第３トランジスタのソース‐ドレイン経路が前記第２供給電圧ノードと第４ノードの間に接続され、前記第３トランジスタの前記ゲートが前記出力ノードに接続される第３トランジスタ、
前記第２導電型の第４トランジスタであって、前記第４トランジスタはソース、ドレイン及びゲートを有し、前記第４トランジスタのソース‐ドレイン経路が前記第４ノードと前記第２トランジスタの前記ゲートの間に接続される第４トランジスタ
を有するトランスレータ回路
を有するメモリ装置用デコーダ回路。
【請求項１３】
請求項１２記載のメモリ装置用デコーダ回路であって、前記第２導電型の第５トランジスタを更に有し、前記第５トランジスタはソース、ドレイン及びゲートを有し、前記第５トランジスタのソース‐ドレイン経路が前記第４ノードと前記参照電圧ノードの間に接続され、前記第５トランジスタの前記ゲートが前記論理デコード出力ノードに接続されることを特徴とするメモリ装置用デコーダ回路。
【請求項１４】
請求項１２記載のメモリ装置用デコーダ回路であって、前記第４トランジスタの前記ゲートが前記出力ノードに接続されることを特徴とするメモリ装置用デコーダ回路。
【請求項１５】
請求項１３記載のメモリ装置用デコーダ回路であって、前記論理デコード回路が反転された論理デコード出力信号を通す反転論理デコード出力ノードを有し、前記第５トランジスタの前記ゲートが前記論理デコード出力ノードに接続され、前記第２トランジスタの前記ゲートが前記反転論理デコード出力ノードに接続されることを特徴とするメモリ装置用デコーダ回路。
【請求項１６】
請求項１２記載のメモリ装置用デコーダ回路であって、前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とするメモリ装置用デコーダ回路。
【請求項１７】
請求項１２記載のメモリ装置用デコーダ回路であって、前記第２参照電圧ノードが負の参照電圧に接続されることを特徴とするメモリ装置用デコーダ回路。
【請求項１８】
請求項１２記載のメモリ装置用デコーダ回路であって、前記論理デコード回路がスタティック論理回路であり、プリチャージ信号を受信しないことを特徴とするメモリ装置用デコーダ回路。
【請求項１９】
請求項１７記載のメモリ装置用デコーダ回路であって、前記デコーダ回路がフローティング・ゲート・メモリのワードラインを駆動する行デコーダ回路であって、前記参照電圧がアース電位とされ、前記負の参照電圧が消去電圧であり、前記第２供給電圧が前記供給電圧より実質的に大きなプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。