【手続補正書】
【提出日】平成17年3月10日(2005.3.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面に沿って列方向に連続して形成された第１コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置された、サイドウォール状の前記第１コントロールゲートと、
前記ワードゲートの他方の側面に沿って列方向に連続して形成された第２コントロールゲートであって、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置された、サイドウォール状の前記第２コントロールゲートと、を含み、
１つの前記不純物層を共有し行方向に隣り合う２つの不揮発性半導体記憶装置は、該不純物層を挟んで対向する１組の第１コントロールゲートと第２コントロールゲートとが、１つの共通コンタクト部に接続され、
前記共通コンタクト部は、前記第１および第２コントロールゲートと連続した第２コンタクト導電層と、前記第２コンタクト導電層上に形成されたパッド状の第３コンタクト導電層と、を含む、半導体装置。
【請求項２】
請求項１において、
前記共通コンタクト部は、さらに、前記第２コンタクト導電層の両側に形成された第１コンタクト導電層を含み、
前記第３コンタクト導電層は、前記第１コンタクト導電層上に延設されている、半導体装置。
【請求項３】
請求項２において、
前記第１コンタクト導電層は、前記ワードゲートと同一の材質からなり、
前記第２コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなり、
前記第３コンタクト導電層は前記ワードゲートに接続されるワード線と同一の材質からなる、半導体装置。
【請求項４】
請求項２または３において、
前記第１コンタクト導電層は、前記半導体層の上方に、第１コンタクト絶縁層を介して配置され、
前記第２コンタクト導電層は、前記半導体層の上方に、第２コンタクト絶縁層を介して配置され、
前記第１コンタクト絶縁層は、前記第１ゲート絶縁層と同一の材質からなり、
前記第２コンタクト絶縁層は、前記第２ゲート絶縁層と同一の材質からなる、半導体装置。
【請求項５】
請求項４において、
前記第２コンタクト導電層は、前記第１コンタクト導電層の内側に前記第２コンタクト絶縁層を介して配置されている、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第２コンタクト導電層は凹部を構成し、該凹部には第３コンタクト絶縁層が埋め込まれている、半導体装置。
【請求項７】
請求項４ないし６のいずれかにおいて、
前記第２コンタクト絶縁層は、前記サイド絶縁層と同一の材質からなる、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記サイド絶縁層は、その上端が前記第１および第２コントロールゲートより上方に位置する、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれている、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して設けられた、半導体装置。
【請求項１１】
請求項１０において、
前記共通コンタクト部が複数形成され、前記不純物層が複数配列され、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けられた、半導体装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、
前記第２ゲート絶縁層および前記サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜からなる、半導体装置。
【請求項１３】
不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第１ゲート絶縁層のための第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
少なくとも前記半導体層の上方に、第２ゲート絶縁層を形成する工程、
前記ゲート層の両側面にサイド絶縁層を形成する工程、
前記メモリ領域に第２導電層を形成する工程、
共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
前記メモリ領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内に第２コンタクト導電層を形成し、その後前記ストッパ層を除去する工程、
ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、および
前記メモリ領域に第３導電層を形成した後、前記ゲート層および前記第３導電層をパターニングして、ワードゲートおよび前記ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクト部の形成領域内に第１コンタクト導電層および第３コンタクト導電層を形成する工程。
【請求項１４】
請求項１３において、
前記第２ゲート絶縁層および前記サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１３または１４において、
前記第１コンタクト導電層は前記ワードゲートと同一の工程で成膜され、前記第２コンタクト導電層は前記第１および第２コントロールゲートと同一の工程で成膜され、前記第３コンタクト導電層は前記ワード線と同一の工程で成膜される、半導体装置の製造方法。
【請求項１６】
請求項１３ないし１５のいずれかにおいて、
前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方に第１コンタクト絶縁層を形成する工程と、前記半導体層の上方および前記第１コンタクト導電層の側面に第２コンタクト絶縁層を形成する工程とを含み、
前記第１コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、
前記第２コンタクト絶縁層の形成は、前記第２ゲート絶縁層および前記サイド絶縁層を形成する工程と同一工程にて行なわれる、半導体装置の製造方法。
【請求項１７】
請求項１３ないし１６のいずれかにおいて、
前記サイド絶縁層を、その上端が前記第１および第２コントロールゲートより上方に位置するように形成する、半導体装置の製造方法。
【請求項１８】
請求項１３ないし１７のいずれかにおいて、
前記第２絶縁層を化学的機械的研磨法によって研磨する工程において、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは埋込み絶縁層によって覆われるように形成される、半導体装置の製造方法。
【請求項１９】
請求項１３ないし１８のいずれかにおいて、
前記共通コンタクト部は、前記不純物層の端部に隣接して形成される、半導体装置の製造方法。
【請求項２０】
請求項１３ないし１９のいずれかにおいて、
前記共通コンタクト部を複数形成し、前記不純物層を複数配列させ、
前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成される、半導体装置の製造方法。