(57)【要約】【課題】自己インダクタンス及び相互インダクタンスを低減することが可能な半導体装置及び直流電圧変換装置を提供することを課題とする。【解決手段】この半導体装置は、低電位側に接続される第１のスイッチング素子と、高電位側に接続される第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子が実装される配線基板と、を有し、前記第１のスイッチング素子は前記配線基板の一方の面に、前記第２のスイッチング素子は前記配線基板の他方の面に実装され、前記第１のスイッチング素子内の第１の配線と、前記配線基板内の第２の配線とは第１のスイッチング電流が流れる経路をなし、前記第１の配線と前記第２の配線とは、平面視において重複する部分を有し、前記第２のスイッチング素子内の第３の配線と、前記配線基板内の第４の配線とは第２のスイッチング電流が流れる経路をなし、前記第３の配線と前記第４の配線とは、平面視において重複する部分を有することを要件とする。【選択図】図４
2010135612.tif 000002
【特許請求の範囲】
【請求項１】
低電位側に接続される第１のスイッチング素子と、高電位側に接続される第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子が実装される配線基板と、を有し、
前記第１のスイッチング素子は前記配線基板の一方の面に、前記第２のスイッチング素子は前記配線基板の他方の面に実装され、
前記第１のスイッチング素子内の第１の配線と、前記配線基板内の第２の配線とは第１のスイッチング電流が流れる経路をなし、
前記第１の配線と前記第２の配線とは、平面視において重複する部分を有し、
前記第２のスイッチング素子内の第３の配線と、前記配線基板内の第４の配線とは第２のスイッチング電流が流れる経路をなし、
前記第３の配線と前記第４の配線とは、平面視において重複する部分を有する半導体装置。
【請求項２】
前記第１の配線に流れる前記第１のスイッチング電流の方向と、前記第２の配線に流れる前記第１のスイッチング電流の方向とは反対であり、
前記第３の配線に流れる前記第２のスイッチング電流の方向と、前記第４の配線に流れる前記第２のスイッチング電流の方向とは反対である請求項１記載の半導体装置。
【請求項３】
前記第１の配線及び第３の配線は、ボンディングワイヤを含む請求項１又は２記載の半導体装置。
【請求項４】
前記第２の配線はビアホールを介して前記第１のスイッチング素子と電気的に接続され、前記第４の配線はビアホールを介して前記第２のスイッチング素子と電気的に接続されている請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
一組の低電位側に接続されるスイッチング素子及び高電位側に接続されるスイッチング素子を、複数組有する請求項１乃至４の何れか一項記載の半導体装置。
【請求項６】
請求項１乃至５の何れか一項記載の半導体装置を有する直流電圧変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチング素子を有する半導体装置及び直流電圧変換装置に関する。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴ等のスイッチング素子を夫々ハイサイド側スイッチング素子及びローサイド側スイッチング素子として用いた半導体装置が種々知られている。このような半導体装置は、例えば直流電圧変換装置（ＤＣ−ＤＣコンバータ）や、モータ等の駆動回路等に用いられている。このような半導体装置において、複数のスイッチング素子は、配線基板の同一の実装面に隣接して配置される場合がある（例えば、特許文献１参照）。
【特許文献１】特開２００７−２３４６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、複数のスイッチング素子が、配線基板の同一の実装面に隣接して配置される場合には、各スイッチング素子間を接続する配線長が長くなり、自己インダクタンスが大きくなる。自己インダクタンスが大きくなった結果、例えば半導体装置がスイッチング動作する際に大きなスイッチングサージが発生し、半導体装置が破壊に至る虞があるという問題があった。
【０００４】
上記の点に鑑みて、自己インダクタンス及び相互インダクタンスを低減することが可能な半導体装置及び直流電圧変換装置を提供することを課題とする。
【課題を解決するための手段】
【０００５】
この半導体装置は、低電位側に接続される第１のスイッチング素子と、高電位側に接続される第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子が実装される配線基板と、を有し、前記第１のスイッチング素子は前記配線基板の一方の面に、前記第２のスイッチング素子は前記配線基板の他方の面に実装され、前記第１のスイッチング素子内の第１の配線と、前記配線基板内の第２の配線とは第１のスイッチング電流が流れる経路をなし、前記第１の配線と前記第２の配線とは、平面視において重複する部分を有し、前記第２のスイッチング素子内の第３の配線と、前記配線基板内の第４の配線とは第２のスイッチング電流が流れる経路をなし、前記第３の配線と前記第４の配線とは、平面視において重複する部分を有することを要件とする。
【０００６】
この直流電圧変換装置は、本発明に係る半導体装置を有することを要件とする。
【発明の効果】
【０００７】
開示の半導体装置及び直流電圧変換装置によれば、自己インダクタンス及び相互インダクタンスを低減することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【０００９】
〈第１の実施の形態〉
［本発明の第１の実施の形態に係る半導体装置に含まれる回路］
始めに、本発明の第１の実施の形態に係る半導体装置に含まれる回路について説明する。図１は、本発明の第１の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。図１を参照するに、半導体装置１０は、半導体素子である第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、コンデンサＣｒ１と、コンデンサＣｒ２と、コンデンサＣｏ１と、コンデンサＣｏ２とを有する。半導体装置１０は、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２をスイッチング制御可能な制御手段（図示せず）や、リアクトルＬ１等と接続されることにより、入力部Ｖｉｎに印加される直流電圧を所定の直流電圧に変換（変圧）して出力部Ｖｏｕｔから出力する直流電圧変換装置（ＤＣ−ＤＣコンバータ）として機能する。
【００１０】
なお、第１のスイッチング素子Ｑ１をローサイド側スイッチング素子と、第２のスイッチング素子Ｑ２をハイサイド側スイッチング素子と称する場合がある。ローサイド側スイッチング素子とは低電位側（例えばＧＮＤ）に接続されるスイッチング素子であり、ハイサイド側スイッチング素子とは高電位側（例えば電源）に接続されるスイッチング素子である。
【００１１】
第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２は、例えば電界効果トランジスタ（ＦＥＴ）や絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）である。絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）は、ゲートにＭＯＳＦＥＴを組み込んだバイポーラ・トランジスタでありエミッタ、コレクタ及びゲートの３端子を備えている。以下、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が電界効果トランジスタ（ＦＥＴ）である場合を例にとり説明をする。
【００１２】
半導体装置１０において、第１のスイッチング素子Ｑ１は、ドレインＤ１と、ソースＳ１と、ゲートＧ１とを有する。Ｑ１内の寄生ダイオードＤｉ１は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。
【００１３】
第２のスイッチング素子Ｑ２は、ドレインＤ２と、ソースＳ２と、ゲートＧ２とを有する。Ｑ２内の寄生ダイオードＤｉ２は、整流用ダイオードである。整流用ダイオードは、電流を整流させるためのダイオードである。
【００１４】
第１のスイッチング素子Ｑ１のドレインＤ１は、第２のスイッチング素子Ｑ２のソースＳ２と接続されている。第１のスイッチング素子Ｑ１のドレインＤ１と、第２のスイッチング素子Ｑ２のソースＳ２との接続部を接続部Ｖｘとする。半導体装置１０の外部には、リアクトルＬ１が設けられている。リアクトルＬ１の一端は、入力部Ｖｉｎに接続されており、リアクトルＬ１の他端は、半導体装置１０の接続部Ｖｘと接続されている。入力部Ｖｉｎには、所定の電圧が印加される。リアクトルＬ１は、電気エネルギーを一時的に蓄積する機能を有する。
【００１５】
第１のスイッチング素子Ｑ１のソースＳ１は、基準電位ＧＮＤに接続されている。第２のスイッチング素子Ｑ２のドレインＤ２は、出力部Ｖｏｕｔに接続されている。コンデンサＣｒ１及びＣｒ２は、接続部Ｖｘと基準電位ＧＮＤとの間に並列に接続されている。コンデンサＣｒ１及びＣｒ２は、接続部Ｖｘと基準電位ＧＮＤとの間の電圧の変動を低減する機能を有する。コンデンサＣｏ１及びＣｏ２は、第２のスイッチング素子Ｑ２のドレインＤ２（出力部Ｖｏｕｔ）と基準電位ＧＮＤとの間に並列に接続されている。コンデンサＣｏ１及びＣｏ２は、出力部Ｖｏｕｔと基準電位ＧＮＤとの間の電圧の変動を低減し平滑化する機能を有する。
【００１６】
第１のスイッチング素子Ｑ１のゲートＧ１及び第２のスイッチング素子Ｑ２のゲートＧ２は、半導体装置１０の外部に設けられたスイッチング制御可能な制御手段（図示せず）に接続されている。制御手段（図示せず）は、例えばＣＰＵ、ＲＯＭ、メインメモリなどを含み、制御手段（図示せず）の各種機能は、ＲＯＭ等に記録された制御プログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、制御手段（図示せず）の一部又は全部は、ハードウェアのみにより実現されてもよい。又、制御手段（図示せず）は、物理的に複数の装置により構成されてもよい。以上が、本発明の第１の実施の形態に係る半導体装置１０に含まれる回路である。
【００１７】
［本発明の第１の実施の形態に係る半導体装置の構造］
続いて、本発明の第１の実施の形態に係る半導体装置１０の構造について説明する。図２は、本発明の第１の実施の形態に係る半導体装置を例示する平面図である。図３は、本発明の第１の実施の形態に係る半導体装置を例示する底面図である。図４は、本発明の第１の実施の形態に係る半導体装置を例示する図２のＥ−Ｅ線に沿う断面図である。図２〜図４において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、図２及び図３において、後述する配線層等の一部は省略されている。
【００１８】
図２〜図４を参照するに、半導体装置１０は、配線基板５０と、第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、コンデンサＣｒ１と、コンデンサＣｒ２と、コンデンサＣｏ１と、コンデンサＣｏ２とを有する。なお、図1に示す回路図との対応を明確化するために、一部の名称（Ｖｘ等）を示した。
【００１９】
半導体装置１０の構造の特徴は、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを、配線基板５０を挟んで向かい合わせに実装した点である。以下、半導体装置１０の構造について詳細に説明する。
【００２０】
半導体装置１０において、第１のスイッチング素子Ｑ１は、配線基板５０の一方の面５０ａに実装され、第２のスイッチング素子Ｑ２は、配線基板５０の他方の面５０ｂに実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板５０を介して対向するように配置されている。コンデンサＣｒ１及びコンデンサＣｒ２は、配線基板５０の一方の面５０ａに実装されている。コンデンサＣｏ１及びコンデンサＣｏ２は、配線基板５０の他方の面５０ｂに実装されている。
【００２１】
第１のスイッチング素子Ｑ１は、半導体チップ３４と、ワイヤボンディング３５と、封止部３６と、ドレイン電極Ｄｅ１と、ソース電極Ｓｅ１と、ゲート電極Ｇｅ１とを有する。半導体チップ３４は、例えばＳｉ等を含む半導体基板に、拡散層、絶縁層、ビアホール、及び配線等（図示せず）を含む半導体集積回路（ＦＥＴ）が形成されたものである。第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１、ソース電極Ｓｅ１、及びゲート電極Ｇｅ１を除く部分は、封止部３６により封止されている。封止部３６の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。
【００２２】
ドレイン電極Ｄｅ１は、半導体集積回路（ＦＥＴ）のドレインＤ１（図示せず）と電気的に接続されている。ドレイン電極Ｄｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ソース電極Ｓｅ１は、ワイヤボンディング３５を介して半導体集積回路（ＦＥＴ）のソースＳ１（図示せず）と電気的に接続されている。
【００２３】
ワイヤボンディング３５は、後述する第２配線層５２のＶｘに対応するパターンと平面視において重複する部分を有することが好ましい（両者が完全に重複する必要はない）。この場合、ワイヤボンディング３５と、後述する第２配線層５２のＶｘに対応するパターンとが平面視において重複する部分の距離（Ｚ方向）は、２００μｍ程度である。ただし、重複する部分を有さない場合でも、ワイヤボンディング３５と後述する第２配線層５２のＶｘに対応するパターンとの直線距離が５ｍｍ程度であれば、相互インダクタンスの低減を図ることができる。ここで、平面視とは図４のＺ方向（基板の厚み方向）から見た場合を指す（以下、同じ）。
【００２４】
ソース電極Ｓｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ワイヤボンディング３５の材料としては、例えばＡｕ等を用いることができるが、これに限られるものではなく、例えばＡｕを含む合金、Ａｌ、Ａｌを含む合金、Ｃｕ、Ｃｕを含む合金等他の材料を用いても構わない。ゲート電極Ｇｅ１は、半導体集積回路（ＦＥＴ）のゲートＧ１（図示せず）と電気的に接続されている。ゲート電極Ｇｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。なお、図２〜図４においてゲート電極Ｇｅ１に接続される配線は省略されている。
【００２５】
第２のスイッチング素子Ｑ２は、半導体チップ４４と、ワイヤボンディング４５と、封止部４６と、ドレイン電極Ｄｅ２と、ソース電極Ｓｅ２と、ゲート電極Ｇｅ２とを有する。半導体チップ４４は、例えばＳｉ等を含む半導体基板に、拡散層、絶縁層、ビアホール、及び配線等（図示せず）を含む半導体集積回路が（ＦＥＴ）形成されたものである。第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２、ソース電極Ｓｅ２、及びゲート電極Ｇｅ２を除く部分は、封止部４６により封止されている。封止部４６の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。
【００２６】
ドレイン電極Ｄｅ２は、半導体集積回路（ＦＥＴ）のドレインＤ２（図示せず）と電気的に接続されている。ドレイン電極Ｄｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ソース電極Ｓｅ２は、半導体集積回路（ＦＥＴ）のソースＳ２（図示せず）と電気的に接続されている。
【００２７】
ワイヤボンディング４５は、後述する第３配線層５３のＶｏｕｔに対応するパターンと平面視において重複する部分を有することが好ましい（両者が完全に重複する必要はない）。この場合、ワイヤボンディング４５と、後述する第３配線層５３のＶｏｕｔに対応するパターンとが平面視において重複する部分の距離（Ｚ方向）は、２００μｍ程度である。ただし、重複する部分を有さない場合でも、ワイヤボンディング４５と後述する第３配線層５３のＶｏｕｔに対応するパターンとの直線距離が５ｍｍ程度であれば、相互インダクタンスの低減を図ることができる。
【００２８】
ソース電極Ｓｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ワイヤボンディング４５の材料としては、例えばＡｕ等を用いることができるが、これに限られるものではなく、例えばＡｕを含む合金、Ａｌ、Ａｌを含む合金、Ｃｕ、Ｃｕを含む合金等他の材料を用いても構わない。ゲート電極Ｇｅ２は、半導体集積回路（ＦＥＴ）のゲートＧ２（図示せず）と電気的に接続されている。ゲート電極Ｇｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。なお、図２〜図４においてゲート電極Ｇｅ２に接続される配線は省略されている。
【００２９】
配線基板５０は、第１配線層５１と、第２配線層５２と、第３配線層５３と、第４配線層５４と、第１絶縁層５５と、第２絶縁層５６と、第３絶縁層５７と、第４絶縁層５８と、第５絶縁層５９とを有する４層の多層配線基板である。第１配線層５１は、第２絶縁層５６、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５６Ｘを介して、第４配線層５４と電気的に接続されている。又、第１配線層５１は、第２絶縁層５６を貫通するビアホール５６Ｙを介して、第２配線層５２と電気的に接続されている。
【００３０】
第２配線層５２は、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５７Ｘを介して、第４配線層５４と電気的に接続されている。第３配線層５３は、第４絶縁層５８を貫通するビアホール５８Ｘを介して、第４配線層５４と電気的に接続されている。第１配線層５１〜第４配線層５４のそれぞれの厚さは、例えば１０μｍとすることができる。第１配線層５１〜第４配線層５４の材料としては、例えばＣｕ等を用いることができる。第１絶縁層５５〜第５絶縁層５９のそれぞれの厚さは、例えば１００μｍとすることができる。第１絶縁層５５〜第５絶縁層５９の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。
【００３１】
次に、図５Ａ〜図５Ｄを参照しながら、各配線層（第１配線層５１〜第４配線層５４）のレイアウトについて例示する。図５Ａ〜図５Ｄは、配線層のレイアウトについて例示する平面図である。図５Ａ〜図５Ｄにおいて、図２〜図４に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、図５Ａ〜図５Ｄにおいて、図1に示す回路図との対応を明確化するために、一部の名称（Ｖｘ等）を示した。
【００３２】
図５Ａは、第１配線層５１のレイアウトを模式的に示している。図５Ａに示すように、第１配線層５１は、ＧＮＤに対応する配線パターンとＶｘに対応する配線パターンとを有する。第１配線層５１のＧＮＤに対応する配線パターンは、第１のスイッチング素子Ｑ１のソース電極Ｓｅ１及びコンデンサＣｒ１、Ｃｒ２の一端、並びに、第２絶縁層５６、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５６Ｘを介して、第４配線層５４のＧＮＤに対応する配線パターンと電気的に接続される。又、第１配線層５１のＶｘに対応する配線パターンは、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１、並びに、第２絶縁層５６を貫通するビアホール５６Ｙを介して、第２配線層５２のＶｘに対応する配線パターンと電気的に接続される。
【００３３】
図５Ｂは、第２配線層５２のレイアウトを模式的に示している。図５Ｂに示すように、第２配線層５２は、Ｖｘに対応する配線パターンを有する。第２配線層５２のＶｘに対応する配線パターンは、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５７Ｘを介して、第４配線層５４のＶｘに対応する配線パターンと電気的に接続される。
【００３４】
図５Ｃは、第３配線層５３のレイアウトを模式的に示している。図５Ｃに示すように、第３配線層５３は、Ｖｏｕｔに対応する配線パターンを有する。第３配線層５３のＶｏｕｔに対応する配線パターンは、第４絶縁層５８を貫通するビアホール５８Ｘを介して、第４配線層５４のＶｏｕｔに対応する配線パターンと電気的に接続される。
【００３５】
図５Ｄは、第４配線層５４のレイアウトを模式的に示している。図５Ｄに示すように、第４配線層５４は、ＧＮＤに対応する配線パターンと、Ｖｘに対応する配線パターンと、Ｖｏｕｔに対応する配線パターンとを有する。第４配線層５４のＧＮＤに対応する配線パターンは、コンデンサＣｏ１、Ｃｏ２の一端と電気的に接続される。第４配線層５４のＶｏｕｔに対応する配線パターンは、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２、並びに、コンデンサＣｏ１、Ｃｏ２の他端と電気的に接続される。第４配線層５４のＶｘに対応する配線パターンは、第２のスイッチング素子Ｑ２のソース電極Ｓｅ２と電気的に接続される。以上が、本発明の第１の実施の形態に係る半導体装置１０の構造である。
【００３６】
［本発明の第１の実施の形態に係る半導体装置の動作］
続いて、本発明の第１の実施の形態に係る半導体装置１０の動作について説明する。図１〜図５に例示する半導体装置１０を含んで構成される直流電圧変換装置（ＤＣ−ＤＣコンバータ）において、第１のスイッチング素子Ｑ１のゲートＧ１及び第２のスイッチング素子Ｑ２のゲートＧ２には、制御手段（図示せず）から所定のタイミングのスイッチング信号が供給される。その結果、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２は所定のタイミングでオン／オフし、入力部Ｖｉｎに印加される直流電圧を所定の直流電圧に変換（変圧）して出力部Ｖｏｕｔから出力する。
【００３７】
ところで、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長が長くなると寄生インダクタンス（自己インダクタンス及び相互インダクタンス）が大きくなる。ここでいう配線長とは第１のスイッチング素子Ｑ１のソースＳ１−基準電位ＧＮＤ間、第１のスイッチング素子Ｑ１のドレインＤ１−接続部Ｖｘ間、接続部Ｖｘ−第２のスイッチング素子Ｑ２のソースＳ２間、第２のスイッチング素子Ｑ２のドレインＤ２−出力部Ｖｏｕｔ間等の配線長をいう。
【００３８】
図６は、スイッチングサージ波形を例示する図である。第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長が長くなり寄生インダクタンス（自己インダクタンス及び相互インダクタンス）が大きくなると、変圧時に第１のスイッチング素子Ｑ１がオフした際に、接続部Ｖｘに図６に示すような非常に大きなスイッチングサージが発生する。第１のスイッチング素子Ｑ１の最大ドレイン−ソース間電圧を超える電圧が印加された場合には、第１のスイッチング素子Ｑ１が素子破壊に至る虞がある。
【００３９】
本発明の第１の実施の形態に係る半導体装置１０では、前述のように、第１のスイッチング素子Ｑ１は、配線基板５０の一方の面５０ａに実装され、第２のスイッチング素子Ｑ２は、配線基板５０の他方の面５０ｂに実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板５０を介して対向するように配置されている。このように、半導体装置１０では、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板５０を介して対向するように配置される構造を有することにより、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長を短くすることが可能となり、自己インダクタンスを大幅に低減することができる。例えば、半導体装置１０の自己インダクタンスを、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板５０の同一面に隣接して実装される場合と比較して、約１０分の１に低減することができる。
【００４０】
又、以下の理由により、半導体装置１０では、相互インダクタンスも大幅に低減することができる。図７及び図８は、相互インダクタンスについて説明するための図である。図７及び図８において、図４に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００４１】
図７において、Ｉ１はスイッチング電流を示している。第１のスイッチング素子Ｑ１において、スイッチング電流Ｉ１は、ソース電極Ｓｅ１側からワイヤボンディング３５を経由して半導体チップ３４のソースＳ１（図示せず）側に流れる。更に、スイッチング電流Ｉ１は半導体チップ３４のドレインＤ１（図示せず）側から第２配線層５２等を経由して第２のスイッチング素子Ｑ２のソース電極Ｓｅ２側に流れる。
【００４２】
前述のように、ワイヤボンディング３５は、第２配線層５２と平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成されている。第１のスイッチング素子Ｑ１内のスイッチング電流Ｉ１と、配線基板５０内の第２配線層５２のスイッチング電流Ｉ１とは、互いに逆向きに流れる（図７の矢印参照）ので、第１のスイッチング素子Ｑ１の相互インダクタンスを大幅に低減することができる。
【００４３】
図８において、Ｉ２はスイッチング電流を示している。第２のスイッチング素子Ｑ２において、スイッチング電流Ｉ２は、ソース電極Ｓｅ２側からワイヤボンディング４５を経由して半導体チップ４４のソースＳ２（図示せず）側に流れる。更に、スイッチング電流Ｉ２は半導体チップ４４のドレインＤ２（図示せず）側から第３配線層５３等を経由して出力部Ｖｏｕｔ側に流れる。
【００４４】
前述のように、ワイヤボンディング４５は、第３配線層５３と平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成されている。第２のスイッチング素子Ｑ２内のスイッチング電流Ｉ２と、配線基板５０内の第３配線層５３のスイッチング電流Ｉ２とは、互いに逆向きに流れる（図８の矢印参照）ので、第２のスイッチング素子Ｑ２の相互インダクタンスを大幅に低減することができる。
【００４５】
本発明の第１の実施の形態に係る半導体装置１０の効果を確認するために電磁界シミュレーションを行った。電磁界シミュレーションの結果の一例を示すと、９４ｍｍ（Ｘ方向）×１１４ｍｍ（Ｙ方向）×１ｍｍ（Ｚ方向）の配線基板の同一面に、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２を隣接して実装した場合の寄生インダクタンス（自己インダクタンス及び相互インダクタンス）は、約２０ｎＨであった。一方、８３ｍｍ（Ｘ方向）×１００ｍｍ（Ｙ方向）×１ｍｍ（Ｚ方向）の配線基板５０を介して第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２を対向するように実装した場合の寄生インダクタンス（自己インダクタンス及び相互インダクタンス）は、約２ｎＨであった。このように、本発明の第１の実施の形態に係る半導体装置１０では、寄生インダクタンス（自己インダクタンス及び相互インダクタンス）を大幅に低減できることが確認された。以上が、本発明の第１の実施の形態に係る半導体装置１０の動作である。
【００４６】
本発明の第１の実施の形態に係る半導体装置１０によれば、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを配線基板５０を介して対向するように配置することにより、配線長を短くすることが可能となる。その結果、半導体装置１０の自己インダクタンスを大幅に低減することができる。
【００４７】
又、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板５０内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板５０内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第１のスイッチング素子Ｑ１内及び第２のスイッチング素子Ｑ２内に流れる電流の方向と、配線基板５０の所定の配線層に流れる電流の方向を逆にすることが可能となる。その結果、半導体装置１０の相互インダクタンスを大幅に低減することができる。
【００４８】
又、半導体装置１０の自己インダクタンス及び相互インダクタンスを大幅に低減することにより、図６に示すような大きなスイッチングサージの発生を防止することが可能となる。その結果、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２の素子破壊を回避することができる。
【００４９】
〈第２の実施の形態〉
［本発明の第２の実施の形態に係る半導体装置に含まれる回路］
始めに、本発明の第２の実施の形態に係る半導体装置に含まれる回路について説明する。図９は、本発明の第２の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。図９において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００５０】
図９を参照するに、半導体装置２０は、半導体素子である第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、第３のスイッチング素子Ｑ３と、第４のスイッチング素子Ｑ４と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、Ｑ３内の寄生ダイオードＤｉ３と、Ｑ４内の寄生ダイオードＤｉ４とを有する。半導体装置２０は、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４をスイッチング制御可能な制御手段（図示せず）や、モータＭ等と接続されることにより、モータＭを所定の方向に回転させるモータ駆動装置として機能する。
【００５１】
なお、第１のスイッチング素子Ｑ１及び第３のスイッチング素子Ｑ３をローサイド側スイッチング素子と、第２のスイッチング素子Ｑ２及び第４のスイッチング素子Ｑ４をハイサイド側スイッチング素子と称する場合がある。
【００５２】
第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４は、例えば電界効果トランジスタ（ＦＥＴ）や絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）である。以下、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４が電界効果トランジスタ（ＦＥＴ）である場合を例にとり説明をする。
【００５３】
半導体装置２０において、第１のスイッチング素子Ｑ１は、ドレインＤ１と、ソースＳ１と、ゲートＧ１とを有する。Ｑ１内の寄生ダイオードＤｉ１は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。第２のスイッチング素子Ｑ２は、ドレインＤ２と、ソースＳ２と、ゲートＧ２とを有する。Ｑ２内の寄生ダイオードＤｉ２は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。
【００５４】
第３のスイッチング素子Ｑ３は、ドレインＤ３と、ソースＳ３と、ゲートＧ３とを有する。Ｑ３内の寄生ダイオードＤｉ３は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。第４のスイッチング素子Ｑ４は、ドレインＤ４と、ソースＳ４と、ゲートＧ４とを有する。Ｑ４内の寄生ダイオードＤｉ４は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。
【００５５】
第１のスイッチング素子Ｑ１のドレインＤ１は、第２のスイッチング素子Ｑ２のソースＳ２と接続されている。第１のスイッチング素子Ｑ１のドレインＤ１と、第２のスイッチング素子Ｑ２のソースＳ２との接続部を第１の出力部Ｖｏ１とする。第１のスイッチング素子Ｑ１のソースＳ１は、基準電位ＧＮＤに接続されている。第２のスイッチング素子Ｑ２のドレインＤ２は、第４のスイッチング素子Ｑ４のドレインＤ４及び電源Ｖｄに接続されている。
【００５６】
第３のスイッチング素子Ｑ３のドレインＤ３は、第４のスイッチング素子Ｑ４のソースＳ４と接続されている。第３のスイッチング素子Ｑ３のドレインＤ３と、第４のスイッチング素子Ｑ４のソースＳ４との接続部を第２の出力部Ｖｏ２とする。第３のスイッチング素子Ｑ３のソースＳ３は、基準電位ＧＮＤに接続されている。第４のスイッチング素子Ｑ４のドレインＤ４は、第２のスイッチング素子Ｑ２のドレインＤ２及び電源Ｖｄに接続されている。
【００５７】
半導体装置２０の外部には、モータＭが設けられている。モータＭの一端は半導体装置２０の第１の出力部Ｖｏ１に接続されており、モータＭの他端は、第２の出力部Ｖｏ２と接続されている。電源Ｖｄには、所定の電圧が印加される。
【００５８】
第１のスイッチング素子Ｑ１のゲートＧ１、第２のスイッチング素子Ｑ２のゲートＧ２、第３のスイッチング素子Ｑ３のゲートＧ３及び第４のスイッチング素子Ｑ４のゲートＧ４は、半導体装置２０の外部に設けられたスイッチング制御可能な制御手段（図示せず）に接続されている。制御手段（図示せず）は、例えばＣＰＵ、ＲＯＭ、メインメモリなどを含み、制御手段（図示せず）の各種機能は、ＲＯＭ等に記録された制御プログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、制御手段（図示せず）の一部又は全部は、ハードウェアのみにより実現されてもよい。又、制御手段（図示せず）は、物理的に複数の装置により構成されてもよい。以上が、本発明の第２の実施の形態に係る半導体装置２０に含まれる回路である。
【００５９】
［本発明の第２の実施の形態に係る半導体装置の構造］
本発明の第２の実施の形態に係る半導体装置２０の構造は、本発明の第１の実施の形態に係る半導体装置１０の構造と同様であるため、その説明は省略する。ただし、第１のスイッチング素子Ｑ１は、配線基板の一方の面に実装され、第２のスイッチング素子Ｑ２は、配線基板の他方の面に実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板を介して対向するように配置されている。又、第３のスイッチング素子Ｑ３は、配線基板の一方の面に実装され、第４のスイッチング素子Ｑ４は、配線基板の他方の面に実装されており、第３のスイッチング素子Ｑ３のドレイン電極Ｄｅ３と、第４のスイッチング素子Ｑ４のドレイン電極Ｄｅ４が配線基板を介して対向するように配置されている。第１のスイッチング素子Ｑ１と第３のスイッチング素子Ｑ３、及び第２のスイッチング素子Ｑ２と第４のスイッチング素子Ｑ４とは配線基板の何れかの面に隣接するように配置すればよい。以上が、本発明の第２の実施の形態に係る半導体装置２０の構造である。
【００６０】
［本発明の第２の実施の形態に係る半導体装置の動作］
続いて、本発明の第２の実施の形態に係る半導体装置２０の動作について説明する。図９に例示する半導体装置２０を含んで構成されるモータ駆動装置において、第１のスイッチング素子Ｑ１のゲートＧ１、第２のスイッチング素子Ｑ２のゲートＧ２、第３のスイッチング素子Ｑ３のゲートＧ３及び第４のスイッチング素子Ｑ４のゲートＧ４には、制御手段（図示せず）から所定のタイミングのスイッチング信号が供給される。その結果、第１のスイッチング素子Ｑ１及び第４のスイッチング素子Ｑ４をオン、第２のスイッチング素子Ｑ２及び第３のスイッチング素子Ｑ３をオフにすることによりモータＭは一方の方向に回転する。又、第１のスイッチング素子Ｑ１及び第４のスイッチング素子Ｑ４をオフ、第２のスイッチング素子Ｑ２及び第３のスイッチング素子Ｑ３をオンにすることによりモータＭは他方の方向に回転する。
【００６１】
本発明の第２の実施の形態に係る半導体装置２０によれば、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板を介して対向するように配置され、更に第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４が配線基板を介して対向するように配置される構造を有することにより、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長及び第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４とを接続する配線長を短くすることが可能となる。その結果、半導体装置２０の自己インダクタンスを大幅に低減することができる。
【００６２】
又、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第１のスイッチング素子Ｑ１内及び第２のスイッチング素子Ｑ２内に流れる電流の方向と、配線基板の所定の配線層に流れる電流の方向を逆にすることが可能となる。更に、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４と、配線基板内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４と、配線基板内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第３のスイッチング素子Ｑ３内及び第４のスイッチング素子Ｑ４内に流れる電流の方向と、配線基板の所定の配線層に流れる電流の方向を逆にすることが可能となる。その結果、半導体装置２０の相互インダクタンスを大幅に低減することができる。
【００６３】
又、半導体装置２０の自己インダクタンス及び相互インダクタンスを大幅に低減することにより、図６に示すような大きなスイッチングサージの発生を防止することが可能となる。その結果、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４の素子破壊を回避することができる。
【００６４】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００６５】
例えば、本発明の第１の実施の形態及び第２の実施の形態では、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４に電解効果トランジスタ（ＦＥＴ）を用いる例を示したが、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４には、電解効果トランジスタ（ＦＥＴ）以外のスイッチング素子を用いても構わない。例えば、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４として、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）等を用いることができる。
【００６６】
又、本発明の第１の実施の形態及び第２の実施の形態では、４つの配線層を有する４層の配線基板５０を用いる例を示したが、配線基板の配線層の数は４つには限定されない。例えば、配線基板５０の第２配線層５２と第３配線層５３との間にＧＮＤに接続される配線層を挿入し、５つの配線層を有する５層の配線基板としても構わない。
【００６７】
又、本発明の第１の実施の形態及び第２の実施の形態では、各スイッチング素子において、半導体チップと電極とをワイヤボンディングにより接続する例を示したが、各スイッチング素子において、半導体チップと電極との接続はワイヤボンディングには限定されず、他の接続方法を用いても構わない。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。
【図２】本発明の第１の実施の形態に係る半導体装置を例示する平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置を例示する底面図である。
【図４】本発明の第１の実施の形態に係る半導体装置を例示する図２のＥ−Ｅ線に沿う断面図である。
【図５Ａ】配線層のレイアウトについて例示する平面図（その１）である。
【図５Ｂ】配線層のレイアウトについて例示する平面図（その２）である。
【図５Ｃ】配線層のレイアウトについて例示する平面図（その３）である。
【図５Ｄ】配線層のレイアウトについて例示する平面図（その４）である。
【図６】スイッチングサージ波形を例示する図である。
【図７】相互インダクタンスについて説明するための図（その１）である。
【図８】相互インダクタンスについて説明するための図（その２）である。
【図９】本発明の第２の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。
【符号の説明】
【００６９】
１０，２０  半導体装置
３４，４４  半導体チップ
３５，４５  ワイヤボンディング
３６，４６  封止部
５０  配線基板
５０ａ，５０ｂ  面
５１  第１配線層
５２  第２配線層
５３  第３配線層
５４  第４配線層
５５  第１絶縁層
５６  第２絶縁層
５６Ｘ，５６Ｙ，５７Ｘ，５８Ｘ  ビアホール
５７  第３絶縁層
５８  第４絶縁層
５９  第５絶縁層
Ａ１，Ａ２，Ａ３，Ａ４  アノード
Ｃ１，Ｃ２，Ｃ３，Ｃ４  カソード
Ｃｒ１，Ｃｒ２，Ｃｏ１，Ｃｏ２  コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４  ドレイン
Ｄｅ１，Ｄｅ２  ドレイン電極
Ｄｉ１  Ｑ１内の寄生ダイオード
Ｄｉ２  Ｑ２内の寄生ダイオード
Ｄｉ３  Ｑ３内の寄生ダイオード
Ｄｉ４  Ｑ４内の寄生ダイオード
Ｇ１，Ｇ２，Ｇ３，Ｇ４  ゲート
Ｇｅ１，Ｇｅ２ゲート電極
ＧＮＤ  基準電位
Ｉ１，Ｉ２  スイッチング電流
Ｌ１  リアクトル
Ｍ  モータ
Ｑ１  第１のスイッチング素子
Ｑ２  第２のスイッチング素子
Ｑ３  第３のスイッチング素子
Ｑ４  第４のスイッチング素子
Ｓ１，Ｓ２，Ｓ３，Ｓ４  ソース
Ｓｅ１，Ｓｅ２  ソース電極
Ｖｄ  電源
Ｖｉｎ  入力部
Ｖｏｕｔ  出力部
Ｖｏ１  第１の出力部
Ｖｏ２  第２の出力部
Ｖｘ  接続部
【図１】
2010135612.tif 000003
【図２】
2010135612.tif 000004
【図３】
2010135612.tif 000005
【図４】
2010135612.tif 000006
【図５Ａ】
2010135612.tif 000007
【図５Ｂ】
2010135612.tif 000008
【図５Ｃ】
2010135612.tif 000009
【図５Ｄ】
2010135612.tif 000010
【図６】
2010135612.tif 000011
【図７】
2010135612.tif 000012
【図８】
2010135612.tif 000013
【図９】
2010135612.tif 000014