(57)【要約】【課題】各画素のサイズを小さくしても、感度の低下を抑制することができるＣＭＯＳの固体撮像素子及び撮像装置を提供する。【解決手段】画素回路Ｋ１は、転送トランジスタＴＱ等を含み、各画素Ｇに対して個別に設けられ、各画素Ｇの内部に配置されている。画素回路Ｋ２は、増幅トランジスタＧＱ、フローディングディフュージョン、及びリセットトランジスタＲＱ等を含み、各列の画素に対して共通に設けられ、画素列２１〜２３の外部に配置されている。【選択図】図２
2010135464.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が一次元に配列された画素列が複数行で配列されたＣＭＯＳの固体撮像素子であって、
各画素に対して個別に設けられ、各画素の内部に配置された第１の画素回路と、
各列の画素に対して共通に設けられた第２の画素回路とを備え、
前記第２の画素回路は、前記画素列の外部に配置されていることを特徴とする固体撮像素子。
【請求項２】
前記第１の画素回路は、
被写体を露光し信号電荷を蓄積する光電変換素子と、
前記光電変換素子により蓄積された信号電荷を転送する転送トランジスタとを備えていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第２の画素回路は、
前記転送トランジスタから転送される信号電荷を蓄積するフローティングディフュージョンと、
前記フローティングディフュージョンをリセットするリセットトランジスタと、
前記フローティングディフュージョンに蓄積された信号電荷を増幅し、画素信号として出力する増幅トランジスタとを備えることを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記転送トランジスタは、垂直走査回路から各行を選択するための行選択信号が入力されることを特徴とする請求項２又は３記載の固体撮像素子。
【請求項５】
前記第１の画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタを備えることを特徴とする請求項２記載の固体撮像素子。
【請求項６】
前記第２の画素回路は、
前記転送トランジスタから転送される信号電荷を蓄積するフローティングディフュージョンと、
前記フローティングディフュージョンをリセットするリセットトランジスタと、
前記フローティングディフュージョンに蓄積された信号電荷を増幅する増幅トランジスと、
垂直走査回路から各行を選択するための行選択信号が入力され、前記増幅トランジスタにより増幅された信号電荷を画素信号として出力する行選択トランジスタとを備えることを特徴とする請求項２記載の固体撮像素子。
【請求項７】
請求項１〜６のいずれかに記載された固体撮像素子を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳの固体撮像素子及びその固体撮像素子を備える撮像装置に関するものである。
【背景技術】
【０００２】
近年、１次元の画素列が複数行に配列されたＣＭＯＳイメージセンサを備える原稿読取装置が知られている。例えば特許文献１では、各画素列に原稿の同一ラインを読み取らせることを目的として、３行の画素列の行方向の配列ピッチを画素の開口部の行方向の幅Ｗの４／３倍としたＣＭＯＳイメージセンサが開示されている。
【０００３】
ところで、近年のＣＭＯＳイメージセンサは、高解像度化、小型化、低コスト化の要望から各画素のサイズの縮小化が図られている。
【特許文献１】特開２００７−３３６５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示すような従来のＣＭＯＳイメージセンサにおいては、図１１に示すように、受光素子、転送トランジスタ、リセットトランジスタ、フローティングディフュージョン（ＦＤ）、増幅トランジスタ、及び行選択トランジスタを含む画素回路が各画素内に配置されている。そのため、各画素はこの画素回路によって面積が専有され、受光素子が光を受光するための開口部の面積を十分に確保することができないという問題がある。そのため、十分なフォトンを取り込むことができず、ＣＭＯＳイメージセンサの感度が低下するという問題がある。
【０００５】
本発明の目的は、各画素のサイズを小さくしても、感度の低下を抑制することができるＣＭＯＳの固体撮像素子及び撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
（１）本発明の一局面による固体撮像素子は、複数の画素が一次元に配列された画素列が複数行で配列されたＣＭＯＳの固体撮像素子であって、各画素に対して個別に設けられ、各画素の内部に配置された第１の画素回路と、各列の画素に対して共通に設けられた第２の画素回路とを備え、前記第２の画素回路は、前記画素列の外部に配置されている。
【０００７】
この構成によれば、従来の構成において各画素に配置された画素回路は、各列で共通化できない第１の画素回路と、各列で共通化できる第２の画素回路とに分けられている。そして、第１の画素回路は各画素に配置され、第２の画素回路は画素列の外部に配置されている。したがって、第１の画素回路は、従来の画素回路に比べて回路規模が小さくされ、各画素での専有面積が小さくされる。
【０００８】
すなわち、各列で共有化できる第２の画素回路を画素列の外部に配置することで、第１の画素回路を構成するトランジスタの個数を省くことが可能となり、各画素に供給する配線数を大幅に減少させることができると共に、各画素のサイズを小さくしても各画素の開口部の面積を確保することができる。その結果、各画素の画素開口率を向上させ、感度を向上させることができる。
【０００９】
また、第１の画素回路を、画素列間に生じたスペースを利用し、そのスペースに配置することで、画素列の副走査方向のピッチに対する開口部の副走査方向の幅の割合を確保することができる。
【００１０】
（２）前記第１の画素回路は、被写体を露光し信号電荷を蓄積する光電変換素子と、前記光電変換素子により蓄積された信号電荷を転送する転送トランジスタとを備えていることが好ましい。
【００１１】
この構成によれば、第１の画素回路は光電変換素子と転送トランジスタとから構成されている。そのため、第１の画素回路の回路規模を従来の画素回路に比べて大幅に縮小することができる。
【００１２】
（３）前記第２の画素回路は、前記転送トランジスタから転送される信号電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンに蓄積された信号電荷を増幅し、画素信号として出力する増幅トランジスタとを備えることが好ましい。
【００１３】
この構成によれば、リセットトランジスタによりフローティングディフュージョンがリセットされ、リセットされたフローティングディフュージョンにより信号電荷が蓄積され、増幅トランジスタにより、フローティングディフュージョンに蓄積された信号電荷が増幅され、画素信号として出力される。そのため、第２の画素回路から画素信号を確実に取り出すことができる。
【００１４】
（４）前記転送トランジスタは、垂直走査回路から各行を選択するための行選択信号が入力されることが好ましい。
【００１５】
この構成によれば、転送トランジスタは、行選択信号に従って、受光素子に蓄積された信号電荷を転送するため、従来の画素回路のように行選択トランジスタが不要となり、第１又は第２の画素回路の回路規模の更なる縮小を図ることができる。
【００１６】
（５）前記第１の画素回路は、前記フローティングディフュージョンをリセットするリセットトランジスタを備えることが好ましい。
【００１７】
この構成によれば、第１の画素回路にリセットトランジスタが配置されるため、第１の画素回路の回路規模を従来の画素回路に比べて縮小することができると同時に、第２の画素回路の回路規模を縮小することができる。
【００１８】
（６）前記第２の画素回路は、前記転送トランジスタから転送される信号電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンに蓄積された信号電荷を増幅する増幅トランジスと、垂直走査回路から各行を選択するための行選択信号が入力され、前記増幅トランジスタにより増幅された信号電荷を画素信号として出力する行選択トランジスタとを備えることが好ましい。
【００１９】
この構成によれば、リセットトランジスタによりフローティングディフュージョンがリセットされ、リセットされたフローティングディフュージョンにより信号電荷が蓄積され、増幅トランジスタにより、フローティングディフュージョンに蓄積された信号電荷が増幅され、行選択トランジスタを介して画素信号として出力される。そのため、第２の画素回路から画素信号を確実に取り出すことができる。
【００２０】
（７）本発明の別の一局面による撮像装置は、上記固体撮像素子を備えている。
【００２１】
この構成によれば、各画素のサイズを小さくしても、各画素の画素開口率を向上させ、感度を向上させる固体撮像素子を備える撮像装置を提供することができる。
【発明の効果】
【００２２】
本発明によれば、各列で共通化できる第２の画素回路を画素列の外部に配置することで、第１の画素回路を構成するトランジスタの個数を省くことが可能となり、各画素に供給する配線数を大幅に減少させることができると共に、各画素のサイズを小さくしても各画素の開口部の面積を確保することができる。その結果、各画素の画素開口率を向上させ、感度を向上させることができる。
【００２３】
また、第１の画素回路を、画素列間に生じたスペースを利用し、そのスペースに配置することで、画素列の副走査方向のピッチに対する開口部の副走査方向の幅の割合を確保することができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
以下、図面を参照しつつ、本発明の実施の形態１による撮像装置について説明する。図１は、本発明の実施の形態１による撮像装置１の全体構成図である。図１に示すように撮像装置１は、画素アレイ２、垂直走査回路３、水平走査回路４、読出回路５、制御部６、及び差動アンプ７を備えている。そして、撮像装置１は、例えば副走査方向に相対的に移動する原稿等の被写体をスキャンする又は画素アレイ２が静止している被写体に対して副走査方向に相対的に移動することで被写体をスキャンする。
【００２５】
なお、固体撮像素子は、図１において制御部６を省いたもの、すなわち、画素アレイ２、垂直走査回路３、水平走査回路４、読出回路５、及び差動アンプ７により固体撮像素子が構成される。但し、制御部６を含んで図１の撮像装置がワンチップ化された場合は、図１の構成において制御部６を含ませたものを固体撮像素子としてもよい。
【００２６】
画素アレイ２は、３行の画素列２１〜２３を備えるＣＭＯＳの画素アレイである。画素列２１〜２３は、それぞれ、主走査方向（列方向）に複数個の画素Ｇが直線状に配列されたセンサである。また、画素列２１〜２３は、それぞれ、各画素Ｇの開口部にＢ（青），Ｇ（緑），Ｒ（赤）のカラーフィルタが取り付けられ、Ｂ，Ｇ，Ｒの画素信号を読み取る。
【００２７】
垂直走査回路３は、画素列２１〜２３のそれぞれと行選択信号線Ｌ１を介して接続され、制御部６から出力されるクロック信号ＣＬＫに従って、画素アレイ２の各行を選択するための行選択信号を副走査方向の上側から下側に向けて、又は下側から上側に向けて画素列２１〜２３に循環的に出力し、画素アレイ２の各行を走査する。本実施の形態では、垂直走査回路３は、シフトレジスタにより構成されているが、これに限定されず、ランダムアクセス回路により構成してもよい。
【００２８】
水平走査回路４は、例えばシフトレジスタから構成され、制御部６から出力されるクロック信号ＣＬＫに従って、画素アレイ２の各列を選択するための列選択信号を各読出回路５に循環的に出力し、各読出回路５を例えば、左側から右側に向けて、又は右側から左側に向けて走査する。垂直信号線Ｌ２は、画素アレイ２の各列に対応して複数本存在する。また、各垂直信号線Ｌ２は、対応する列の３つの画素Ｇのそれぞれと接続されている。
【００２９】
読出回路５は、画素アレイ２の各列の３つの画素Ｇに対して共通に設けられ、画素列２１〜２３から垂直信号線Ｌ２を介して画素信号を読み出す。ここで、読出回路５は、負荷トランジスタＱａ、シグナルサンプルホールド用スイッチＳ１、ノイズサンプルホールド用スイッチＳ２、シグナルサンプルホールドコンデンサＣ１、ノイズサンプルホールドコンデンサＣ２、及びアンプＡ１，Ａ２を備えている。
【００３０】
負荷トランジスタＱａは、例えば電界効果型トランジスタから構成され、制御部６の制御の下、ゲートに負荷電圧信号ＶＤが印加され、負荷として機能する。
【００３１】
ノイズサンプルホールド用スイッチＳ２は、制御部６の制御の下、オン・オフし、オンしたときに垂直走査回路３により選択された行の画素Ｇから画素信号のノイズ成分を読み出し、ノイズサンプルホールドコンデンサＣ２にサンプルホールドさせる。アンプＡ２は、水平走査回路４から出力される列選択信号に従って、ノイズサンプルホールドコンデンサＣ２にサンプルホールドされたノイズ成分を差動アンプ７に出力する。
【００３２】
シグナルサンプルホールド用スイッチＳ１は、制御部６の制御の下、オン・オフし、オンしたときに垂直走査回路３により選択された行の画素Ｇから画素信号のノイズ成分＋シグナル成分を読み出し、シグナルサンプルホールドコンデンサＣ１にサンプルホールドさせる。アンプＡ１は、水平走査回路４から出力される列選択信号に従って、シグナルサンプルホールドコンデンサＣ１にサンプルホールドされたノイズ成分＋シグナル成分を差動アンプ７に出力する。差動アンプ７は、アンプＡ２から出力されたノイズ成分とアンプＡ１から出力されたノイズ成分＋シグナル成分との差分をとり、画素信号からノイズ成分を除去し、例えば後段に設けられた図略のＡ／Ｄ変換部に出力する。
【００３３】
制御部６は、例えば専用のハードウエア回路、又はＣＰＵ（中央演算処理装置）、ＲＯＭ（リードオンリーメモリ）、及びＲＡＭ（ランダムアクセスメモリ）等かなるマイコンから構成され、撮像装置１全体制御を司る。
【００３４】
図２は、画素アレイ２の外観構成を簡略的に示した図である。図３は、実施の形態１の画素Ｇの回路図を示している。図２に示すように、画素Ｇは、矩形状の２つの領域Ｄ１，Ｄ２に区画されている。領域Ｄ１には、図３に示す光電変換素子ＰＤの開口部が配置されている。領域Ｄ２には、画素回路Ｋ１（第１の画素回路）が配置されている。領域Ｄ１の副走査方向の寸法Ｗ１と領域Ｄ２の副走査方向の寸法Ｗ２との比は、例えば３：１である。つまり、１つの画素列の副走査方向の寸法をＷとすると、Ｗ１＝（３／４）・Ｗ，Ｗ２＝（１／４）・Ｗである。
【００３５】
画素列２１〜２３は、副走査方向の上側から下側、すなわち、行方向に向けて隣接するように配列されている。そのため、各画素列２１〜２３の行方向の配列ピッチは、Ｗ＝（４／３）・Ｗ１とされている。
【００３６】
図３に示すように、各画素Ｇは、画素回路Ｋ１が内部に配置されている。画素回路Ｋ１は、光電変換素子ＰＤ及び転送トランジスタＴＱを備えている。
【００３７】
光電変換素子ＰＤは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。転送トランジスタＴＱは、光電変換素子ＰＤにより蓄積された信号電荷を転送する。
【００３８】
ここで、光電変換素子ＰＤはアノードが接地され、カソードが転送トランジスタＴＱのソースに接続されている。転送トランジスタＴＱのゲートは、行選択信号線Ｌ１を介して垂直走査回路３に接続され、行選択信号が入力される。以下、１〜３行目の各画素Ｇの転送トランジスタＴＱのゲートに入力される行選択信号をφＴＸ１〜φＴＸ３と表す。
【００３９】
また、転送トランジスタＴＱのドレインは、画素回路Ｋ２（第２の画素回路）のフローティングディフュージョン（以下、「ＦＤ」と呼ぶ。）に接続されている。
【００４０】
画素回路Ｋ２は、画素アレイ２の各列に対して共通に設けられている。すなわち、各画素回路Ｋ２は、画素アレイ２の列数分存在している。そして、画素回路Ｋ２は、リセットトランジスタＲＱ、ＦＤ、及び増幅トランジスタＧＱを備えている。リセットトランジスタＲＱは、ゲートにはリセットトランジスタＲＱをオン・オフするための信号であるφＲＳＴが入力され、ソースには駆動電圧であるＶＲＳＢが入力され、ドレインがＦＤを介して増幅トランジスタＧＱのゲートに接続されている。
【００４１】
そして、リセットトランジスタＲＱは、制御部６の制御の下、オン・オフし、ＦＤをリセットする。なお、ＶＲＳＢは図略の電圧源から出力され、φＲＳＴは、例えば制御部６から出力される。
【００４２】
増幅トランジスタＧＱは、ゲートがＦＤを介して転送トランジスタＴＱ及びリセットトランジスタＲＱに接続され、ソースには駆動電圧であるＶＤＤが入力され、ドレインが垂直信号線Ｌ２を介して読出回路５に接続されている。そして、増幅トランジスタＧＱは、ＦＤに蓄積された信号電荷を増幅して画素信号として垂直信号線Ｌ２に出力する。なお、ＶＤＤは、例えば図略の電圧源から出力される。
【００４３】
従来の構成では、図２に示す領域Ｄ２に、図１１に示す画素回路が配置されていた。一方、撮像装置１では、図３に示す光電変換素子ＰＤ及び転送トランジスタＴＱのみが領域Ｄ２に配置され、リセットトランジスタＲＱ、ＦＤ、及び増幅トランジスタＧＱは画素回路Ｋ１とは分けて画素回路Ｋ２とされ、領域Ｄ３に配置されている。なお、領域Ｄ３は、例えば、画素列２３の下側に隣接して設けられ、主走査方向の幅が画素列２３の主走査方向の幅とほぼ同一の矩形状の領域である。
【００４４】
そのため、従来の構成に比べて領域Ｄ１の面積を縮小化することができ、その分、領域Ｄ１、すなわち、光電変換素子ＰＤの開口部の面積を広くすることができる。その結果、各画素Ｇのサイズを小さくしても、光電変換素子ＰＤの開口部の面積を確保することができる。これにより、より多くのフォトンを取り込むことが可能となり、画素アレイ２の感度の低下を抑制することができる。
【００４５】
また、各画素Ｇで共有されなかった画素回路Ｋ１は、画素列間２１〜２３に生じたスペースを利用し、そのスペース（図２のＷ２で示す領域）に配置されている。この構成により、画素列２１〜２３の副走査方向のピッチ（図２で示すＷ）に対する開口部の副走査方向の幅（図２で示すＷ１）の割合を確保することができる。
【００４６】
また、従来、各画素Ｇ内に配置されていたリセットトランジスタＲＱ及び増幅トランジスタＧＱを画素回路Ｋ２に配置して、画素列２１〜２３で共通化したため、行選択制御が転送トランジスタＴＱのみで可能となり、従来、各画素に配置されていた行選択トランジスタを省くことが可能となる。そのため、各画素Ｇに供給する配線数が大幅に減少する。その結果、画素開口率が向上し、感度が向上する。
【００４７】
また、画素回路Ｋ２は各列に対して共通化されているため、リセットトランジスタＲＱ、ＦＤ、及び増幅トランジスタＧＱを各画素に設けた従来の構成に比べて、これらの素子の個数を大幅に削減することができ、低コスト化を図ることができると同時に画素アレイ２のサイズを小さくすることができる。
【００４８】
更に、転送トランジスタＴＱに行選択機能を持たせているため、図１１に示す行選択トランジスタが不要となり、更なる回路規模の縮小を図ることができる。
【００４９】
図４は、実施の形態１の撮像装置１の動作を示すタイミングチャートである。図５は、画素列２１〜２３と原稿のフレームＦ１〜Ｆ３との関係を示した模式図である。以下、図４及び図５を用いて撮像装置１の動作について説明する。なお、図４においては、撮像装置１は、図１において副走査方向の下側から上側に向けて搬送される被写体をスキャンしているものとする。
【００５０】
また、図４に示すＨ期間（水平走査期間）は、１画素列の画像データを読み出すのに必要な期間である。また、１フレーム期間は、画素アレイ２の全ての画像データを読み出すのに必要な期間である。したがって、本実施の形態では、画素アレイ２を構成する画素列が画素列２１〜２３の３本であるため、１フレーム期間は１Ｈ期間を３倍した期間となる。なお、画素列がｉ（ｉは２以上の整数）本以上存在すれば、１フレーム期間は１Ｈ期間のｉ倍になる。
【００５１】
まず、図４に示す時刻Ｔ１において、φＴＸ３がオンされると、画素列２３は、フレームＦ１の読み取りを開始する。このとき、図５に示すように、フレームＦ３の先端ｆ３は、画素列２３の領域Ｄ１の後端２３ｂに到達している。
【００５２】
次に、図４に示す時刻Ｔ１から１Ｈ期間が経過した時刻Ｔ２において、φＴＸ２がオンされ、画素列２２は、フレームＦ２の読み取りを開始する。このとき、図５に示すように、フレームＦ２の先端ｆ２は、画素列２２の領域Ｄ１の後端２２ｂに到達している。
【００５３】
次に、図４に示す時刻Ｔ２から１Ｈ期間が経過した時刻Ｔ３において、φＴＸ１がオンされ、画素列２１は、フレームＦ１の読み取りを開始する。このとき、図５に示すように、フレームＦ１の先端ｆ１は、画素列２１の領域Ｄ１の後端２１ｂに到達している。
【００５４】
次に、時刻Ｔ４においてφＲＳＴがオンされ、図３に示すリセットトランジスタＲＱがオンし、ＦＤがリセットされ、垂直信号線Ｌ２からリセットレベル（ＲＳＴレベル）の画素信号が出力される。読出回路５は、この画素信号をノイズ成分として読み出し、ノイズサンプルホールドコンデンサＣ２でサンプルホールドする。
【００５５】
次に、時刻Ｔ５において、φＴＸ３がオンされ、図３に示す３行目の転送トランジスタＴＱがオンされ、光電変換素子ＰＤにより蓄積された信号電荷がＦＤに転送される。これにより、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号が垂直信号線Ｌ２から出力される。そして、読出回路５は、この画素信号をノイズ成分＋シグナル成分として読み出し、シグナルサンプルホールドコンデンサＣ１でサンプルホールドする。
【００５６】
以上により、時刻Ｔ１〜Ｔ５のＲ読取期間で読み取られたフレームＦ３のＲの画素信号が時刻Ｔ５〜Ｔ６のＲ読出期間で読み出される。
【００５７】
次に、時刻Ｔ６において、φＲＳＴがオンされ、ＦＤがリセットされ、垂直信号線Ｌ２からＲＳＴレベルの画素信号がノイズ成分として出力される。次に、時刻Ｔ７において、φＴＸ２がオンされ、図３に示す２行目の転送トランジスタＴＱにより信号電荷がＦＤに転送される。これにより、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号が垂直信号線Ｌ２より出力される。以上により、時刻Ｔ２〜Ｔ７のＧ読取期間で読み取られたフレームＦ２のＧの画素信号が時刻Ｔ７〜Ｔ８のＧ読出期間で読み出される。
【００５８】
以下、同様にして、時刻Ｔ３〜Ｔ９のＢ読取期間で読み取られたフレームＦ１のＢの画素信号が時刻Ｔ９〜Ｔ１０のＢ読出期間で読み出される。以上の動作が繰り返され、被写体がスキャンされる。
【００５９】
このように、撮像装置１によれば、従来の構成において各画素に配置された画素回路は、各列で共通化できない画素回路Ｋ１と、各列で共通化できる画素回路Ｋ２とに分けられている。そして、画素回路Ｋ１は各画素Ｇに配置され、画素回路Ｋ２は画素列２１〜２３の外部の領域Ｄ３に配置されている。
【００６０】
すなわち、各列で共通化できる画素回路Ｋ２を画素列の外部に配置することで、画素回路Ｋ１を構成するトランジスタの個数を省くことが可能となり、各画素Ｇに供給する配線数を大幅に減少させることができると共に、各画素のサイズを小さくしても各画素Ｇの開口部の面積を確保することができる。その結果、各画素の画素開口率を向上させ、感度を向上させることができる。
【００６１】
（実施の形態２）
実施の形態２の画素アレイ２は、画素回路Ｋ１，Ｋ２が実施の形態１の構成と相違している。図６は、実施の形態２の画素Ｇの回路図を示している。なお、本実施の形態において、実施の形態１と同一のものは説明を省略する。
【００６２】
図６に示すように、本実施の形態では、リセットトランジスタＲＱが画素回路Ｋ１に設けられている。つまり、リセットトランジスタＲＱは画素Ｇの個数分存在している。そのため、実施の形態１では、φＲＳＴは１種類であったのが、本実施の形態では、１行目から３行目に対応するφＲＳＴ１〜φＲＳＴ３の３種類とされている。したがって、φＲＳＴ１〜φＲＳＴ３を流すための各行に対応する３本の信号線が設けられている。
【００６３】
図７は、実施の形態２による撮像装置１の動作を示すタイミングチャートである。まず、時刻Ｔ１において、φＲＳＴ３がオンされ、図６に示す３行目のリセットトランジスタＲＱがオンされＦＤがリセットされる。これにより、垂直信号線Ｌ２からＲＳＴレベルの画素信号がＲの画素信号のノイズ成分として出力される。
【００６４】
次に、時刻Ｔ２において、φＴＸ３がオンされ、図６に示す３行目の転送トランジスタＴＱがオンされ、光電変換素子ＰＤにより蓄積された信号電荷がＦＤに転送される。これにより、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号がＲの画素信号のノイズ成分＋シグナル成分として垂直信号線Ｌ２から出力される。
【００６５】
時刻Ｔ３において、φＲＳＴ２がオンされ、図６に示す２行目のリセットトランジスタＲＱがオンされＦＤがリセットされる。これにより、垂直信号線Ｌ２からＲＳＴレベルの画素信号がＧの画素信号のノイズ成分として出力される。
【００６６】
次に、時刻Ｔ４において、φＴＸ２がオンされ、図６に示す２行目の転送トランジスタＴＱがオンされ、光電変換素子ＰＤにより蓄積された信号電荷がＦＤに転送される。これにより、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号がＧの画素信号のノイズ成分＋シグナル成分として垂直信号線Ｌ２から出力される。
【００６７】
次に、時刻Ｔ５において、φＲＳＴ１がオンされると、時刻Ｔ１，Ｔ３と同様にして、Ｂの画素信号のノイズ成分が垂直信号線Ｌ２から出力される。次に、時刻Ｔ６において、φＴＸ１がオンされると、時刻Ｔ２，Ｔ４と同様にして、Ｂの画素信号のノイズ成分＋シグナル成分が垂直信号線Ｌ２から出力される。
【００６８】
このように、実施の形態２の撮像装置１によれば、リセットトランジスタＲＱが省かれた分、画素回路Ｋ２の回路規模を縮小することができる。
【００６９】
一方、リセットトランジスタＲＱが加わった分、画素回路Ｋ１は回路規模が増大するが、図１１に示す従来の画素回路に比べ、ＦＤ、行選択トランジスタ、増幅トランジスタが省かれている。そのため、各画素Ｇのサイズを小さくしても、開口部の面積を確保することが可能となり、画素アレイ２の感度の低下を抑制することができる。
【００７０】
（実施の形態３）
実施の形態３の撮像装置１は、画素回路Ｋ１，Ｋ２の構成が実施の形態１、２と相違している。図８は、実施の形態３の画素Ｇの回路図を示している。画素回路Ｋ１は、実施の形態１の画素回路Ｋ１と同一構成である。なお、本実施の形態で実施の形態１、２と同一のものは説明を省略する。
【００７１】
画素回路Ｋ２は、画素列２１〜２３のそれぞれに対応する３個の画素回路Ｋ２１，Ｋ２１，Ｋ２１を備えている。画素回路Ｋ２１はリセットトランジスタＲＱ、増幅トランジスタＧＱ、ＦＤ、及び行選択トランジスタＳＱを備えている。
【００７２】
リセットトランジスタＲＱは、ゲートにはリセットトランジスタＲＱをオン・オフするための信号であるφＲＳＴ１（２，３行目のリセットトランジスタＲＱにはφＲＳＴ２，φＲＳＴ３）が入力され、ソースにはＶＲＳＢが入力され、ドレインがＦＤを介して増幅トランジスタＧＱのゲートに接続されている。
【００７３】
増幅トランジスタＧＱは、ゲートがＦＤを介してリセットトランジスタＲＱに接続され、ソースにはＶＤＤが入力され、ドレインが行選択トランジスタＳＱに接続されている。
【００７４】
行選択トランジスタＳＱは、ゲートには行選択トランジスタＳＱをオン・オフするための信号であるφＶ１（２，３行目の行選択トランジスタＳＱにはφＶ２，φＶ３）が入力され、ソースが増幅トランジスタＧＱに接続され、ドレインが垂直信号線Ｌ２に接続されている。
【００７５】
図９は、実施の形態３による撮像装置１の動作を示すタイミングチャートである。まず、時刻Ｔ１において、φＲＳＴ３がオンされ、図８に示す３行目のリセットトランジスタＲＱがオンされ、ＦＤがリセットされる。
【００７６】
次に、時刻Ｔ２において、φＶ３がオンされ、図８に示す３行目の行選択トランジスタＳＱがオンされ、ＲＳＴレベルの画素信号がＲの画素信号のノイズ成分として出力される。
【００７７】
次に、時刻Ｔ３において、φＴＸ３がオンされ、図８に示す３行目の転送トランジスタＴＱがオンされ、光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。
【００７８】
次に、時刻Ｔ４において、φＶ３がオンされ、図８に示す３行目の行選択トランジスタＳＱがオンされ、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号がＲの画素信号のノイズ成分＋シグナル成分として垂直信号線Ｌ２から出力される。
【００７９】
次に、時刻Ｔ５において、φＲＳＴ２がオンされ、図８に示す２行目のリセットトランジスタＲＱがオンされ、ＦＤがリセットされる。
【００８０】
次に、時刻Ｔ６において、φＶ２がオンされ、図８に示す２行目の行選択トランジスタＳＱがオンされ、ＲＳＴレベルの画素信号がＧの画素信号のノイズ成分として出力される。
【００８１】
次に、時刻Ｔ７において、φＴＸ２がオンされ、図８に示す２行目の転送トランジスタＴＱがオンされ、光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。
【００８２】
次に、時刻Ｔ８において、φＶ２がオンされ、図８に示す２行目の行選択トランジスタＳＱがオンされ、ＲＳＴレベルから信号電荷に応じたレベル分低下した画素信号がＧの画素信号のノイズ成分＋シグナル成分として垂直信号線Ｌ２から出力される。
【００８３】
以下、時刻Ｔ９〜Ｔ１２において、時刻Ｔ１〜Ｔ４又は時刻Ｔ５〜Ｔ８と同様にして、Ｂの画素信号のノイズ成分とノイズ成分＋シグナル成分とが順次、垂直信号線Ｌ２から出力される。
【００８４】
このように、実施の形態３による撮像装置１によれば、画素回路Ｋ１が転送トランジスタＴＱ及び光電変換素子ＰＤより構成されているため、画素回路Ｋ１の回路規模を小さくすることができる。そのため、画素Ｇのサイズを小さくしても、開口部の面積を確保することができ、画素アレイ２の感度の低下を抑制することができる。
【００８５】
（実施の形態４）
実施の形態４の撮像装置１は、画素回路Ｋ２の配置が実施の形態１〜３と異なる。図１０は、実施の形態４の画素アレイ２の全体構成図を示している。
【００８６】
画素回路Ｋ２Ａは、画素アレイ２の例えば左側から数えて奇数列の各画素列に対応して共通に設けられている。すなわち、画素回路Ｋ２Ａは、画素アレイ２の奇数列数分存在している。
【００８７】
そして、画素回路Ｋ２Ａは、垂直走査回路３により選択された行の奇数列の画素Ｇにより読み取られた画素信号を読出回路５Ａに出力する。
【００８８】
画素回路Ｋ２Ｂは、画素アレイ２の例えば左側から数えて偶数列の各画素列に対応して共通に設けられている。すなわち、画素回路Ｋ２Ｂは、画素アレイ２の偶数列数分存在している。
【００８９】
そして、画素回路Ｋ２Ｂは、垂直走査回路３により選択された行の偶数列の画素Ｇにより読み取られた画素信号を読出回路５Ｂに出力する。
【００９０】
画素回路Ｋ２Ａ，Ｋ２Ｂの構成としては、実施の形態１〜３の画素回路Ｋ２の構成を採用すればよい。
【００９１】
読出回路５Ａは、画素回路２Ａの上側に配置され、画素回路Ｋ２Ａに対応して複数個存在し、画素回路Ｋ２Ａから出力される画素信号を読み出す。読出回路５Ｂは、画素回路２Ｂの下側に配置され、画素回路Ｋ２Ｂに対応して複数個存在し、画素回路Ｋ２Ｂから出力される画素信号を読み出す。
【００９２】
なお、読出回路５Ａ，５Ｂの構成としては、実施の形態１に示す読出回路５と同一構成のものを採用すればよい。
【００９３】
このように構成された撮像装置１は、次のように動作する。まず、垂直走査回路３により画素列が選択されると、画素回路Ｋ２Ａは、奇数列の画素Ｇにより読み取られた画素信号を対応する読出回路５Ａに出力する。
【００９４】
同時に、画素回路Ｋ２Ｂは、偶数列の画素Ｇにより読み取られた画素信号を対応する読出回路５Ｂに出力する。
【００９５】
次に、読出回路５Ａ，５Ｂは、読み出した画素信号からノイズ成分を除去し、各画素Ｇの画素信号を順次出力する。この場合、読出回路５Ａは、読出回路５Ｂが２列目の画素Ｇの画素信号を出力すると同時に、１列目の画素Ｇの画素信号を出力し、読出回路５Ｂが４列目の画素Ｇの画素信号を出力すると同時に、３列目の画素Ｇの画素信号を出力するというように、各画素Ｇの画素信号を出力すればよい。
【００９６】
これにより、読出回路５Ａ，５Ｂが１行分の画素信号を出力する時間が、従来の半分の時間となり、画素信号の高速読み出しが可能となる。
【００９７】
なお、実施の形態１〜４に示す撮像装置１は、以下の形態を採用してもよい。
【００９８】
（１）上記説明では、画素回路Ｋ１，Ｋ２は、転送トランジスタＴＱを有するいわゆる４Ｔｒの画素回路で構成されていたが、これに限定されない。例えば、転送トランジスタＴＱを有さない画素回路であるいわゆる３Ｔｒの画素回路を採用してもよい。
【００９９】
（２）上記説明では、画素列を３列としたが、これに限定されず、２列以上であれば何列であってもよい。
【０１００】
（３）上記説明では、画素列２１〜２３は、各列の画素位置が揃えて配置されているが、これに限定されない。例えば、画素列２１〜２３のうちいずれか１列の画素列（例えば画素列２２）を主走査方向に主走査方向の画素Ｇの配列ピッチの所定倍（例えば１／２倍）分ずらしてもよい。これにより、疑似ハニカム構造の画素アレイ２を実現することができる。また、画素列が４列以上存在する場合は、例えば偶数行の画素列を奇数行の画素列に対して画素Ｇの主走査方向の配列ピッチの１／２倍ずらすように、画素列を配置してもよい。
【０１０１】
（４）上記説明では、画素列２１〜２３の副走査方向の配列ピッチＴを（４／３）・Ｗ１としたがこれに限定されず、例えば、Ｔ＜（４／３）・Ｗ１としてもよい。また、画素列がｎ行存在する場合は、Ｔ＜（（ｎ＋１）／ｎ）・Ｗ１としてもよい。これにより、画素アレイ２の感度を更に高めることができる。
【０１０２】
（５）ＦＤが共有化された実施の形態１、２の画素回路Ｋ２において、φＴＸ１〜φＴＸ３のうち少なくとも２つを同時にオンしてもよい。これにより、同一列の少なくとも２つの画素Ｇから出力される画素信号が加算されて、垂直信号線Ｌ２から出力されるため、更なる高感度化を図ることができる。
【０１０３】
（６）また、ＦＤが共有化された実施の形態１，２の画素回路Ｋ２において、ＴＤＩ制御を適用してもよい。この場合、例えば、まず、φＴＸ１〜φＴＸ３のオン・オフタイミングを調節して、画素列２１〜２３に被写体の同一フレームを読み取らせればよい。
【０１０４】
そして、読出回路５は、画素列２１〜２３により読み取られた同一フレームの画素信号を加算して出力する。これにより、移動するフレームを感度良く読み取ることができる。
【０１０５】
なお、ＴＤＩ制御としては、例えばhttp://jp.hamamatsu.com/products/sensor-ssd/pd101/pd457/index_ja.html又はhttp://jp.hamamatsu.com/resources/products/ssd/pdf/tdi-ccd_kmpd9004j01.pdfに記載されたものを採用すればよい。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施の形態１による撮像装置の全体構成図である。
【図２】画素アレイの外観構成を簡略的に示した図である。
【図３】実施の形態１の画素の回路図を示している。
【図４】実施の形態１の撮像装置の動作を示すタイミングチャートである。
【図５】画素列と原稿のフレームとの関係を示した模式図である。
【図６】実施の形態２の画素の回路図を示している。
【図７】実施の形態２による撮像装置の動作を示すタイミングチャートである。
【図８】実施の形態３の画素の回路図を示している。
【図９】実施の形態３による撮像装置の動作を示すタイミングチャートである。
【図１０】実施の形態４の画素アレイの全体構成図を示している。
【図１１】従来の画素回路の回路図である。
【符号の説明】
【０１０７】
１  撮像装置
２  画素アレイ
３  垂直走査回路
４  水平走査回路
５  読出回路
６  制御部
７  差動アンプ
２１  画素列
Ｇ  画素
ＧＱ  増幅トランジスタ
Ｋ１，Ｋ２  画素回路
Ｌ１  行選択信号線
Ｌ２  垂直信号線
ＰＤ  光電変換素子
ＲＱ  リセットトランジスタ
ＴＱ  転送トランジスタ
【図１】
2010135464.tif 000003
【図２】
2010135464.tif 000004
【図３】
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【図４】
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【図５】
2010135464.tif 000007
【図６】
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【図７】
2010135464.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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