(57)【要約】【課題】ワイヤボンディング接続の半導体パッケージにおいて、配線抵抗に起因する電源電圧の低下および接地電圧の上昇を効果的に抑制することができる半導体装置を提供する。【解決手段】基板１０の周縁領域に外部接続端子１７Ｂと接続されて電源電圧ＶＤＤＢを受ける第１のボンディングパッド２２が設けられる。さらに、電源配線パターン１４に第２、第３のボンディングパッド２７，２８が設けられ、第２、第３のボンディングパッド２７，２８間が補助ワイヤ２９によって接続される。ここで、第２、第３のボンディングパッド２７，２８および補助ワイヤ２９は、電源配線パターン１４の配置が制限される領域４２に設けられる。これによって、配線抵抗に起因する半導体チップ１の中央部での電源電圧ＶＤＤＢの低下を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
装置外部から第１の電源電圧を受ける第１の外部接続端子と、
半導体チップとを備える半導体装置であって、
前記半導体チップは、
基板と、
前記基板上に形成された第１の半導体回路と、
表面保護膜と、
前記半導体チップ内に設けられ、基板上に形成され、前記第１の半導体回路と接続された第１の配線パターンとを含み、
前記第１の配線パターンは、互いに離間して設けられた第１〜第３のパッドを有し、
前記第１〜第３のパッドの各々は、前記第１の配線パターンの一部が前記表面保護膜から露出した部分であり、
前記第１のパッドは、前記基板の周縁領域に設けられ、
前記第２、第３のパッドは、前記第１のパッドよりも前記基板の内側に設けられ、
前記半導体装置は、
前記第２、第３のパッド間を接続する第１のボンディングワイヤと、
前記第１の外部接続端子と前記第１のパッドとの間を接続する第２のボンディングワイヤとをさらに備えた、半導体装置。
【請求項２】
前記半導体チップは、前記第１の電源電圧とは別個に装置外部から供給される１または複数の第２の電源電圧を受ける第２の半導体回路をさらに備え、
前記第２の半導体回路は、前記基板の周縁領域の少なくとも一部を含み、前記第１の半導体回路が設けられた第１の領域と異なる前記基板上の第２の領域に形成され、
前記第１、第２のパッドは、前記第２の領域に設けられる、請求項１に記載の半導体装置。
【請求項３】
前記第１の電源電圧は、前記１または複数の第２の電源電圧よりも低い正の電圧である、請求項２に記載の半導体装置。
【請求項４】
前記第１の配線パターンは、前記第２の領域に含まれる前記基板の周縁領域内を起点として前記基板の内側へ延び、前記第２の領域内を通過して前記第１の領域内に至る第１の配線を含み、
前記第１〜第３のパッドは、前記第１〜第３のパッドの順で前記第１の配線に設けられる、請求項２に記載の半導体装置。
【請求項５】
前記第３のパッドは、前記第２の領域内に設けられる、請求項２に記載の半導体装置。
【請求項６】
前記第３のパッドは、前記第１の領域内に設けられる、請求項２に記載の半導体装置。
【請求項７】
前記第１の配線は、前記第３のパッドよりも前記第１のパッドから離反し、かつ、互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第１の配線の一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、前記第４、第５のパッド間を接続する第３のボンディングワイヤをさらに備える、請求項４に記載の半導体装置。
【請求項８】
前記第１の配線パターンのうち、前記第１、第２のパッドを除く前記第１のパッドと前記第２のパッドとの間の部分の下層には、少なくとも１つの半導体素子が設けられる、請求項２に記載の半導体装置。
【請求項９】
前記少なくとも１つの半導体素子は、静電気放電保護回路を構成する、請求項８に記載の半導体装置。
【請求項１０】
前記第１、第２のパッドの下層には半導体素子が設けられていない、請求項８に記載の半導体装置。
【請求項１１】
前記第１の配線は、前記第２の領域内に第１、第２の屈曲部を有し、
前記第１の配線は、前記第１、第２の屈曲部の順で屈曲して前記第１の領域内に至り、
前記第２のパッドは、前記第１の配線のうち前記第２の屈曲部と前記第１、第２の領域の境界との間に設けられる、請求項４に記載の半導体装置。
【請求項１２】
前記第１の配線パターンは、前記第１の屈曲部と前記第２の屈曲部との間に互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第１の配線の一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、前記第４、第５のパッド間を接続する第３のボンディングワイヤをさらに備える、請求項１１に記載の半導体装置。
【請求項１３】
前記第１の配線パターンは、前記第２の領域内で前記第１の配線と接続し、前記第２の領域内を通過して前記第１の領域内に至る第２の配線をさらに含み、
前記第２のパッドは、前記第１の配線のうち前記第１、第２の配線の接続部と前記第１、第２の領域の境界との間に設けられ、
前記第２の配線は、互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第２の配線の一部が前記表面保護膜から露出した部分であり、
前記第４のパッドは、前記第２の領域内に設けられる、請求項４に記載の半導体装置。
【請求項１４】
装置外部から第２の電源電圧を受ける第２の外部接続端子をさらに備え、
前記第１、第２の電源電圧の一方は正電圧であり、他方は接地電圧であり、
前記半導体チップは、前記半導体チップ内に設けられ、前記基板上で前記第１の配線パターンと並行して配設され、前記第１の半導体回路と接続された第２の配線パターンをさらに含み、
前記第２の配線パターンは、前記第１〜第３のパッドにそれぞれ近接し、かつ、互いに離間して設けられた第４〜第６のパッドを有し、
前記第４〜第６のパッドの各々は、前記第２の配線パターンの一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、
前記第５、第６のパッド間を接続する第３のボンディングワイヤと、
前記第２の外部接続端子と前記第４のパッドとの間を接続する第４のボンディングワイヤとをさらに備えた、請求項１に記載の半導体装置。
【請求項１５】
前記半導体チップは、層間絶縁膜を間に挟んで前記基板の垂直な方向に積層されている複数の配線部を有し、
前記第１の配線パターンは、前記複数の配線部のうちの最も上の最上配線部を含み、
前記第１及び第２のパッドは、共通の前記最上配線部の表面が前記表面保護膜から露出した部分である、請求項１に記載の半導体装置。
【請求項１６】
前記第３のパッドは、共通の前記最上配線部の表面が前記表面保護膜から露出した部分である、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップ上の電極パッドにボンディングワイヤを介して外部電源からの電圧を供給する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large-Scale  Integrated  circuit）の電源は、半導体チップの周縁部に設けられたボンディングパッドに供給され、電源配線を介してチップの周縁部から中心部へと供給される。このとき、電源配線の抵抗に起因する電圧降下によって中心部に供給される電圧が低くなり、ＬＳＩが誤動作する場合がある。ＩＲドロップと呼ばれるこの現象を緩和するために、これまでいくつかの技術が提案されている。
【０００３】
たとえば、特開２００４−２２１２６０号公報（特許文献１）に開示される技術は、複数の機能領域が形成された半導体チップに関するものである。この従来技術では、周縁部に外部接続用端子に接続される第１のパッドが形成されるとともに、機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設ける。そして、第１のパッドと第２のパッドとをワイヤ接続する。第１のパッドと第２のパッドとは、ワイヤおよび配線パターンで並列接続することもできる。
【０００４】
また、特開２００５−８５８２９号公報（特許文献２）に開示される技術では、半導体チップの周辺部に周縁部パッドが設けられ、半導体チップの周縁部パッド以外の部分に、電源を供給する中央部パッドが設けられる。中央部パッドは複数個格子状に配置され、これら中央部パッド相互間がワイヤボンディングにより接続される。
【０００５】
また、特開平１１−３０７４８３号公報（特許文献３）に開示される技術は、課題が異なるが、上述の従来技術と類似する。この技術の目的は、チップが配線変更されてもパッケージや配線基板等を変更しなくて済むような半導体装置を提供することである。具体的には、半導体ウェハにチップを形成する際に、スクライブ線領域にボンディングパッドと同じ導電性材料からなる、不連続線状パターンを形成し中継パッドとする。パッケージする際に、チップのセンタパッドと中継パッド、および中継パッドとリードとをそれぞれワイヤボンディングする。
【０００６】
なお、上記の電源配線の問題は、接地配線にも同様に生じる。すなわち、接地配線の抵抗によって接地電位が上昇するために、ＬＳＩが誤動作する場合がある。
【特許文献１】特開２００４−２２１２６０号公報
【特許文献２】特開２００５−８５８２９号公報
【特許文献３】特開平１１−３０７４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年、高速のシリアルデータ転送を行なう様々なインターフェース回路が規格化されている。システムの性能アップのため、これらのインターフェース回路を半導体チップへ搭載することが要求されるようになってきている。
【０００８】
ところが、これらの高速のインターフェース回路は、従来のインターフェース回路に比べて回路面積が大きく、しかも、コア回路と異なる電源を必要とする。このため、高速インターフェース回路の周辺では、コア回路に接続される電源配線および接地配線の配置、ならびに、コア電源用のパッドの数が制限される。通常、ＩＲドロップを防止するためには、基板の周縁領域に多数のボンディングパッドを設けて、複数箇所から電源電圧および接地電圧をコア回路に供給するのであるが、そのような対策が困難になる。この結果、電源電圧や接地電圧が迂回してコア回路へ供給されることになり、コア回路の電圧に不均一が生じる。
【０００９】
この問題に対して、高速インターフェース回路の領域内にコア回路用の多数のパッドや電源配線などを追加することは、大幅な設計変更を伴なうのでコストや歩留まりの点で問題がある。しかも、チップサイズが増大することになるので好ましくない。また、ワイヤボンディング接続に代えてフリップチップ接続を採用すればＩＲドロップの問題は解消すると考えられるが、同時にパッケージの製造コストがかさむことになる。
【００１０】
また、上記の問題に対して前述の従来技術を用いたとしても、十分な効果は得られない。たとえば、前述の特開２００５−８５８２９号公報（特許文献２）に開示される技術は、多電源の場合には適していない。多電源で動作する半導体チップに対して格子状に配列したパッド間でワイヤボンディングを行なうと、異電源電圧間で短絡するおそれがあるからである。
【００１１】
したがって、この発明の目的は、ワイヤボンディング接続の半導体パッケージ（半導体装置）において、半導体チップの周縁領域に設けられるボンディングパッドの数や、電源配線および接地配線の配置に制約がある場合でも、配線抵抗に起因する電源電圧の低下および接地電圧の上昇を効果的に抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明は要約すれば半導体装置であって、装置外部から第１の電源電圧を受ける第１の外部接続端子と、半導体チップと、第１、第２のボンディングワイヤとを備える。ここで、半導体チップは、基板と、基板上に形成された第１の半導体回路と、表面保護膜と、半導体チップ内に設けられ、基板上に形成され、第１の半導体回路と接続された第１の配線パターンとを含む。第１の配線パターンは、互いに離間して設けられた第１〜第３のパッドを有する。第１〜第３のパッドの各々は、第１の配線パターンの一部が表面保護膜から露出した部分である。第１のパッドは、基板の周縁領域に設けられ、第２、第３のパッドは、第１のパッドよりも基板の内側に設けられる。第１のボンディングワイヤは、第２、第３のパッド間を接続する。第２のボンディングワイヤは、第１の外部接続端子と第１のパッドとの間を接続する。
【発明の効果】
【００１３】
この発明によれば、第２、第３のパッド間では、第１の配線パターンと並列に第１のボンディングワイヤが接続されるので、配線抵抗を低減することができる。このとき、第２、第３のパッドを第１の電源電圧の供給が不十分な配線に配置することによって、効果的に電源電圧の低下または接地電圧の上昇を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
［実施の形態１］
図１は、この発明の実施の形態１による半導体パッケージ１０１の主要部の構成を模式的に示す平面図である。図１において、図面の左右方向をＸ方向とし、上下方向をＹ方向とする。基板１０の左辺１０Ｌおよび右辺１０ＲはＹ方向に沿い、上辺１０Ｕおよび下辺１０ＤはＸ方向に沿う。
【００１６】
図１を参照して、半導体パッケージ１０１（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された矩形状の半導体チップ１と、半導体チップ１の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。なお、図１で、半導体チップ１の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。
【００１７】
図１に示す半導体パッケージ１０１の構造は、ワイヤボンディング接続によるＢＧＡ（Ball  Grid  Array）パッケージなどによく見られるものである。ＢＧＡパッケージでは、パッケージ基板１００の裏面に格子状に設けられたはんだボールによって実装用のプリント基板のパッドと接続される。パッケージ基板１００の表面には、はんだボールと電気的に接続された導体パターンが形成される。導体パターンは、外部接続端子１７として用いられ、半導体チップ１の周縁領域のパッドとワイヤボンディングによって接続される。これによって、半導体チップ１は、外部接続端子１７を介して外部との間でデータ信号の入出力を行なうとともに、半導体パッケージ１０１の外部の外部電源と電気的に接続される。図１の場合、外部接続端子１７を介して接続される外部電源には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣを出力する正電源、および接地ＧＮＤなどがある。この明細書では、これらの複数の電源電圧および接地電圧を総称して単に電源電圧とも称する。
【００１８】
半導体チップ１は、半導体基板１０と、半導体基板１０の上面１０Ａ上に形成された半導体回路および配線パターンと、半導体基板１０の表面を覆って半導体回路および配線パターンを保護する表面保護膜（図３の参照符号６９）とを含む。半導体回路は複数の機能ブロックによって構成される。ここでは、半導体回路としてマイクロプロセッサを例に挙げる。図１の場合、半導体回路は、演算装置やレジスタなどのコア回路１１と、周辺回路として高速インターフェース回路１２（高速Ｉ／Ｏ回路とも称する）および低速インターフェース回路１３（低速Ｉ／Ｏ回路とも称する）とを含む。
【００１９】
また、配線パターンには、コア回路１１に電源電圧ＶＤＤＢを供給するための電源配線パターン１４、コア回路１１を接地ＧＮＤと接続するための接地配線パターン１５、および高速Ｉ／Ｏ回路１２に電源電圧ＶＤＤＣを供給するための電源配線パターン１６などがある。これらの配線パターン１４，１５，１６は、たとえば、アルミニウムまたは銅などの薄膜を用いて形成される。
【００２０】
なお、この明細書において、配線パターンは、電気的につながっている配線全体を意味する。したがって、配線パターンは、コンタクトホールを介して相互に接続されることによって多層にわたって配置される場合もある。また、この明細書では、配線パターンの一部を示すときに配線と称し、さらに配線の一部を示すときに配線部と称することにする。したがって、配線には、複数の配線部がコンタクトホールを介して接続された場合も含まれる。
【００２１】
コア回路１１は、基板１０上の中央付近を含む領域４１に設けられるマイクロプロセッサの中核部分の回路である。
【００２２】
高速Ｉ／Ｏ回路１２は、基板１０の左辺１０Ｌおよび領域４１に隣接する領域４２に設けられ、約１Ｇｂ／ｓ以上の高速のシリアル転送によってデータ信号の入出力行なう。高速Ｉ／Ｏ回路１２が設けられた領域４２に含まれる基板周縁領域には、信号入出力用の複数のボンディングパッド２６が設けられる。
【００２３】
低速Ｉ／Ｏ回路１３は、高速Ｉ／Ｏ回路１２が設けられている領域４２を除く、基板１０の４辺１０Ｒ，１０Ｌ，１０Ｕ，１０Ｄの周縁領域に設けられ、１００Ｍｂ／ｓ程度の低速のパラレル転送によってデータ信号の入出力を行なう。低速Ｉ／Ｏ回路１３が設けられた基板１０の周縁領域には、データ入出力用の複数のボンディングパッド２５と、外部接続端子１７Ａから低速Ｉ／Ｏ回路１３用の電源電圧ＶＤＤＡの供給を受けるボンディングパッド２１が設けられる。ボンディングパッド２１は、外部接続端子１７Ａとボンディングワイヤ１８Ａによって接続される。
【００２４】
電源配線パターン１４および接地配線パターン１５の幹線部分は、コア回路１１に均等に電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを供給するために、基板１０上に格子状に配設されてコア回路１１に接続される。また、ノイズを抑制するために、電源配線パターン１４および接地配線パターン１５は互いに並行して配設される。基板１０の周縁領域には、コア回路１１用に電源電圧ＶＤＤＢを受ける複数のボンディングパッド２２と、接地電圧ＧＮＤを受ける複数のボンディングパッド２３とが設けられる。ボンディングパッド２２，２３は、それぞれ、電源配線パターン１４および接地配線パターン１５の表面の一部を表面保護膜から露出させた部分である。ボンディングパッド２２，２３は、それぞれ、ボンディングワイヤ１８Ｂ，１８Ｇを介して外部接続端子１７Ｂ，１７Ｇと接続される。通常、多数のボンディングパッド２２，２３を介して電源電圧ＶＤＤＢおよび接地電圧ＧＮＤをコア回路１１にそれぞれ供給することによって、電源配線パターン１４の抵抗に起因する電源電圧ＶＤＤＢの低下、ならびに接地配線パターン１５の抵抗に起因する接地電圧ＧＮＤの上昇を抑制する。
【００２５】
高速Ｉ／Ｏ回路１２用の電源配線パターン１６の幹線部分は、図１に示すように基板１０上の領域４２に格子状に配設されて高速Ｉ／Ｏ回路１２に接続される。また、電源配線パターン１６と並行して、高速Ｉ／Ｏ回路１２用の接地配線パターン（図示省略）も配設される。図１に示すように、領域４２の基板周縁領域には、データ入出力用の複数のボンディングパッド２６と、高速Ｉ／Ｏ回路１２用の電源電圧ＶＤＤＣを受ける複数のボンディングパッド２４とが設けられる。ボンディングパッド２４は、電源配線パターン１６の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｃを介して外部接続端子１７Ｃと接続される。
【００２６】
ここで、図１に示すように、高速Ｉ／Ｏ回路１２が設けられた領域４２では、コア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。この理由は、半導体チップ１は設計資産（ＩＰ：Intellectual  Property）を活用して設計されるので、既に設計された高速Ｉ／Ｏ回路１２に、コア回路１１用の電源配線、接地配線、およびボンディングパッドを新たに追加することが困難だからである。この結果、高速Ｉ／Ｏ回路１２の周辺では、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤのコア回路１１へ供給が制限されることになり、コア回路１１の電圧に不均一が生じる。そして、電圧の不均一が生じれば、電圧動作マージンの低下や半導体回路の誤動作などが生じる。特に、コア回路１１が、高速Ｉ／Ｏ回路１２などよりも低電圧で動作する場合には、電圧動作マージンの低下はより問題になる。
【００２７】
そこで、このような電圧の不均一を抑制するために、実施の形態１の半導体チップ１では、電源配線パターン１４のうち領域４２を通過する配線にボンディングパッド２７，２８が設けられ、これらのパッド２７，２８間がボンディングワイヤ２９によって接続される。さらに、接地配線パターン１５のうち領域４２を通過する配線にもボンディングパッド３１，３２が設けられ、これらのパッド３１，３２間がボンディングワイヤ３３によって接続される。半導体チップ１内に設けられたパッド間を接続するためのこれらのボンディングワイヤ２９，３３を補助ワイヤとも称する。以下、図２、図３を参照して詳しく説明する。
【００２８】
図２は、半導体チップ１の一部の領域を拡大して模式的に示す平面図である。図２において、図面の左右方向をＸ方向とし、上下方向をＹ方向とし、紙面に垂直な方向をＺ方向とする。基板１０の左辺１０ＬはＹ方向に沿う。
【００２９】
図２に示すように、基板１０の左辺１０Ｌに隣接する領域４２に高速Ｉ／Ｏ回路１２が設けられ、領域４２とＸ方向に隣接する領域４１にコア回路１１が設けられる。電源配線パターン１６のうち図２の領域４２には、Ｘ方向に直線状に延びる配線部１６Ａと、Ｙ方向に直線状に延びる配線部１６Ｂ，１６Ｃとが含まれる。配線部１６Ａは、最上層の金属層に形成され、その１層下の金属層に形成された配線部１６Ｂ，１６Ｃとコンタクトホール５３，５４をそれぞれ介して接続される。配線部１６Ａのうち基板１０の周縁領域には、電源電圧ＶＤＤＣを受けるボンディングパッド２４が形成される。
【００３０】
電源配線パターン１４のうち図２に示す領域には、基板１０の左辺１０Ｌ側の周縁領域内を起点として基板内側のＸ方向に略直線状に延び、領域４２内を通過して領域４１に至る配線部１４Ａと、領域４１に設けられＹ方向に延びる配線部１４Ｂとが含まれる。図２の場合、配線部１４Ａは最上層の金属層に形成され、その１層下の金属層に形成された配線部１４Ｂとコンタクトホール５１を介して接続される。図２の領域４１の配線部１４Ｂが、図１で格子状に設けられた電源配線パターン１４の幹線うち最外周の配線に対応する。配線部１４Ｂ上には、次図３に示すように、ボンディングパッド２２，２７，２８が設けられる。
【００３１】
図３は、図２の切断面線ＩＩＩ−ＩＩＩから見た断面図である。図３に示すように、最上層の金属層に配線部１４Ａが形成され、層間絶縁膜６８Ａを挟んで１層下の金属層に配線部１４Ｂ，１５Ｂ，１６Ｂ，１６Ｃが形成されている。配線部１４Ｂ，１５Ｂ，１６Ｂ，１６Ｃの下層側には層間絶縁膜６８Ｂが設けられる。このように半導体チップ１は、層間絶縁膜を間に挟んで複数の金属層が積層された構造を有する。
【００３２】
配線部１４Ａの表面の一部は表面保護膜６９から露出され、ボンディングパッド２２，２７，２８として用いられる。ボンディングパッド２２は、基板１０の周縁領域に設けられ、ボンディングワイヤ１８Ｂによって外部接続端子（図１の参照符号１７Ｂ）と接続される。これにより、ボンディングパッド２２は電源電圧ＶＤＤＢを受ける。ボンディングパッド２８は、基板厚み方向から見て配線部１５Ｂと配線部１６Ｃとの間に設けられる。ボンディングパッド２７は、基板厚み方向から見て配線部１６Ｂと重ならない位置で、ボンディングパッド２２に近接して設けられる。ボンディングパッド２７と２８とは、補助ワイヤ２９によって互いに接続される。ボンディングパッド２７，２８間の配線部１４Ａと並列に補助ワイヤ２９を設けることによって、配線部１４Ａの抵抗に起因する電圧降下を抑制することができる。これによって、コア回路１１に供給される電源電圧ＶＤＤＢの不均一を緩和する。
【００３３】
再び図２を参照して、接地配線パターン１５は、電源配線パターン１４と同様に、基板１０の周縁領域内を起点として基板１０の内側のＸ方向に略直線状に延び、領域４２内を通過して領域４１に至る配線部１５Ａと、領域４１に設けられＹ方向に延びる配線部１５Ｂとを含む。図２の場合、配線部１５Ａは最上層の金属層に形成され、その１層下の金属層に形成された配線部１５Ｂとコンタクトホール５２を介して接続される。配線部１５Ａ，１５Ｂは、配線部１４Ａ，１４Ｂとそれぞれ並行して設けられる。配線部１５Ａの表面の一部は、表面保護膜６９から露出され、ボンディングパッド２３，３１，３２として用いられる。ボンディングパッド２３，３１，３２は、ボンディングパッド２２，２７，２８にそれぞれ近接して設けられる。基板周縁領域のボンディングパッド２３は、ボンディングワイヤ１８Ｇによって外部接続端子（図１の参照符号１７Ｇ）と接続され、接地電圧ＧＮＤを受ける。基板周縁領域と領域４１との間に設けられるボンディングパッド３１，３２は、補助ワイヤ３３によって接続される。ボンディングパッド３１，３２間の配線部１５Ａと並列に補助ワイヤ３３を設けることによって、配線部１５Ａの抵抗に起因する接地電圧ＧＮＤの上昇を抑制することができる。これによって、コア回路１１に供給される接地電圧ＧＮＤの不均一を緩和する。
【００３４】
ここで、実施の形態１の半導体パッケージ１０１では、基板周縁領域に設けられたボンディングパッド２２，２３と、補助ワイヤ２９，３３が接続されるボンディングパッド２７，３１とを離間させて設けている点に特徴がある。さらに、基板周縁領域に設けられたボンディングパッド２２，２３には、それぞれ、ボンディングワイヤ１８Ｂ，１８Ｇのみがボンディングされている点にも特徴がある。この理由を次に説明する。
【００３５】
超音波や熱圧着などを用いるボンディング工程では、ボンディングパッドの下層側にダメージが及ぶ。このため、ボンディングパッドよりも下層側には、通常、トランジスタを配置することができない。また、ボンディングパッドの下層側に設けられる金属配線の幅にも制限がある。したがって、もし仮に、ボンディングパッド２２，２３とボンディングパッド２７，３１とを近接して配置すると、その部分には、高速Ｉ／Ｏ回路１２の部品や電源配線パターン１６の幹線部分などが配置できないことになる。ところが、通常、基板１０の周縁領域に設けられたボンディングパッド２２，２３に隣接する領域には、高速Ｉ／Ｏ回路１２用の最外周の配線部１６Ｂや、次図４に示すような静電気放電（ＥＳＤ：Electro  Static  Discharge）保護回路６１などを設ける必要がある。したがって、これらの回路部品や配線の配置が制約されることは好ましくない。
【００３６】
さらに、１つのボンディングパッド２２に対して、ボンディングワイヤ１８Ｂ，２９の両方のボンディングを行なうと、下層側へのダメージが大きくなるのでクラックなどが生じる問題もある。
【００３７】
図４は、ＥＳＤ保護回路６１の一例を示す回路図である。ＥＳＤ保護回路６１は、データ信号用のボンディングパッド２６に印加された静電気を電源配線パターン１６や接地配線に逃して内部回路を保護するための回路である。したがって、ＥＳＤ保護回路６１は、基板１０の周縁領域の電源配線パターン１６に近接して設ける必要がある。図４に示すように、ＥＳＤ保護回路６１は、接続ノード６６および電源ノードＶＤＤＣ間に逆バイアス方向に接続されるダイオード６２と、接続ノード６６および接地ノードＧＮＤ間に逆バイアス方向に接続されるダイオード６３とを含む。接続ノード６６は、ボンディングパッド２６と入出力用のバッファ回路６４，６５との間のノードである。ここで、ダイオード６２，６３は、たとえば、ダイオード接続されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field  Effect  Transistor）によって構成される。図４のＥＳＤ保護回路では、ボンディングパッド２６に印加された静電気による電圧が電源電圧ＶＤＤＣを超える場合は、ダイオード６２が導通するので静電気が電源配線に流れる。逆にボンディングパッド２６に印加された静電気による電圧が接地電圧ＧＮＤより小さくなる場合は、ダイオード６３が導通するので静電気が接地配線に流れる。これによって、内部回路を保護することができる。
【００３８】
このように、図２の基板周縁領域に設けられたボンディングパッド２２，２３に隣接する領域には、最外周の電源配線および接地配線や、ＥＳＤ保護回路用のトランジスタなどを設ける必要がある。そこで、図２のボンディングパッド２２，２３とボンディングパッド２７，３１とを離間させることによって、こららの配線やトランジスタを設置するスペースを確保する。
【００３９】
特に、実施の形態１の場合、ボンディングパッド２２，２３とボンディングパッド２７，３１との間隔は、自由に調整することができる。たとえば、補助ワイヤ２９，３３が長くなりすぎて、補助ワイヤ２９，３３が互いにショートするのを防止するために、ボンディングパッド２７，３１をさらにボンディングパッド２８，３２寄りに配置することもできる。
【００４０】
図５は、実施の形態１の変形例による半導体チップ１Ａの構成を模式的に示す平面図である。図５の半導体チップ１Ａは、ボンディングパッド２８，３２の配置が領域４２から領域４１に変更されている点で、図２の半導体チップ１と異なる。その他の点は図２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００４１】
高速Ｉ／Ｏ回路１２の回路構成によっては、下層にダメージを与える可能性があるボンディングパッド２８，３２を配置するスペースを、領域４２内にとれない場合がある。この場合、コア回路１１が設けられる領域４１にボンディングパッド２８，３２を設けてもよい。このように、補助ワイヤ２９，３３の開始点および着地点となるボンディングパッドの位置は、回路構成に応じて自由に変更することができる。
【００４２】
図６は、実施の形態１の他の変形例による半導体チップ１Ｂの構成を模式的に示す平面図である。図６の半導体チップ１Ｂでは、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４２内を通過して領域４１内に至る部分が並列化された部分を含む。この点で、図６の半導体チップ１Ｂは、図２の半導体チップ１と異なる。以下では、図２の半導体チップ１と異なる点について主に説明し、図２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００４３】
図６に示す電源配線パターン１４のうち、Ｘ方向に延びる配線部１４Ａ，１４Ｃ，１４Ｄは、領域４２内をＹ方向に延びる配線部１４Ｅとコンタクトホール５５Ａ，５５Ｂ，５５Ｃをそれぞれ介して接続される。また、配線部１４Ａ，１４Ｃ，１４Ｄは、領域４１内の最外周の配線である配線部１４Ｂとコンタクトホール５１Ａ，５１Ｂ，５１Ｃをそれぞれ介して接続される。したがって、図６では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１５Ａ）に、第１の配線の途中のコンタクトホール５５Ａを起点として領域４１内に至る第２の配線（配線部１４Ｅの一部と配線部１４Ｄ）が並列に接続されることになる。また、コンタクトホール５５Ａを起点として領域４１内に至る第３の配線（配線部１４Ｅの一部と配線部１４Ｃ）も、第１の配線に並列に接続されることになる。なお、図６では、Ｘ方向の配線部１４Ａ，１４Ｃ，１４Ｄが最上層の金属層に形成され、Ｙ方向の配線部１４Ｂ，１４Ｅがその１層下の金属層に形成される。
【００４４】
上記構成の電源配線パターン１４に対して、配線部１４Ａのうち基板１０の周縁領域にボンディングパッド２２が設けられ、外部から電源電圧ＶＤＤＢを受ける。さらに、配線部１４Ａには、補助ワイヤ２９Ａがボンディングパッド２７Ａ、２８Ａを介して接続される。また、配線部１４Ｃに補助ワイヤ２９Ｂがボンディングパッド２７Ｂ、２８Ｂを介して接続される。配線部１４Ｄに補助ワイヤ２９Ｃがボンディングパッド２７Ｃ、２８Ｃを介して接続される。ここで、ボンディングパッド２７Ａ，２７Ｂ，２７Ｃは、コンタクトホール５５Ａ，５５Ｂ，５５Ｃにそれぞれ近接して設けられる。ボンディングパッド２８Ａ，２８Ｂ，２８Ｃは、領域４１，４２の境界近傍で配線部１４Ｂと１６Ｃとの間に設けられる。
【００４５】
同様に、図６に示す接地配線パターン１５のうち、Ｘ方向に延びる配線部１５Ａ，１５Ｃ，１５Ｄは、領域４２内をＹ方向に延びる配線部１５Ｅとコンタクトホール５５Ａ，５５Ｂ，５５Ｃをそれぞれ介して接続される。また、配線部１５Ａ，１５Ｃ，１５Ｄは、領域４１内の最外周の配線である配線部１５Ｂとコンタクトホール５１Ａ，５１Ｂ，５１Ｃをそれぞれ介して接続される。したがって、図６では、第１の配線（配線部１５Ａ）に、第１の配線の途中のコンタクトホール５５Ａを起点として領域４１に至る第２の配線（配線部１５Ｅの一部と配線部１５Ｄ）が並列に接続されることになる。また、コンタクトホール５５Ａを起点として領域４１に至る第３の配線（配線部１５Ｅの一部と配線部１５Ｃ）も、第１の配線に並列に接続されることになる。なお、図６では、Ｘ方向の配線部１５Ａ，１５Ｃ，１５Ｄが最上層の金属層に形成され、Ｙ方向の配線部１５Ｂ，１５Ｅがその１層下の金属層に形成される。
【００４６】
上記構成の接地配線パターン１５に対して、配線部１５Ａのうち基板１０の周縁領域にボンディングパッド２３が設けられ、外部から接地電圧ＧＮＤを受ける。さらに、配線部１５Ａには、補助ワイヤ３３Ａがボンディングパッド３１Ａ、３２Ａを介して接続される。また、配線部１５Ｃに補助ワイヤ３３Ｂがボンディングパッド３１Ｂ、３２Ｂを介して接続される。配線部１５Ｄに補助ワイヤ３３Ｃがボンディングパッド３１Ｃ、３２Ｃを介して接続される。ここで、ボンディングパッド３１Ａ，３１Ｂ，３１Ｃは、コンタクトホール５６Ａ，５６Ｂ，５６Ｃにそれぞれ近接して設けられる。ボンディングパッド３２Ａ，３２Ｂ，３２Ｃは、領域４１，４２の境界近傍で配線部１５Ｂと１６Ｃの間に設けられる。
【００４７】
このように、上記変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分を並列化するとともに、並列化された各配線に補助ワイヤが設けられている。これによって、当該部分の配線の抵抗値をさらに低減することができる。この結果、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を緩和することができる。
【００４８】
図７は、実施の形態１のさらに他の変形例による半導体チップ１Ｃの構成を模式的に示す平面図である。図７の半導体チップ１Ｃも、図６の半導体チップ１Ｂと同様に、電源配線パターン１４および接地配線パターン１５のうち基板１０の周縁領域から領域４１，４２の境界に至る部分が並列化された部分を含む点で、図２の半導体チップ１と異なる。以下、図２の半導体チップ１と異なる点について主として説明し、図２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００４９】
図７に示す電源配線パターン１４のうち、Ｘ方向に延びる配線部１４Ａ，１４Ｃは、領域４２内をＹ方向に延びる配線部１４Ｅと接続される。また、配線部１４Ａ，１４Ｃは、領域４１内の最外周の配線である配線部１４Ｂとコンタクトホール５１Ａ，５１Ｂをそれぞれ介して接続される。したがって、図７では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１４Ａ）に、配線部１４Ａと１４Ｅとの接続部を起点として領域４１に至る第２の配線（配線部１４Ｅ，１４Ｃ）が並列に接続されることになる。なお、図７では、Ｘ方向の配線部部１４Ａ，１４Ｃが最上層の金属層に形成され、Ｙ方向の配線部１４Ｂ，１４Ｅがその１層下の金属層に形成される。
【００５０】
上記構成の電源配線パターン１４に対して、配線部１４Ａのうち基板１０の周縁領域にボンディングパッド２２が設けられ、外部から電源電圧ＶＤＤＢを受ける。さらに、配線部１４Ａに補助ワイヤ２９Ａがボンディングパッド２７Ａ，２８Ａを介して接続される。また、配線部１４Ｃに補助ワイヤ２９Ｂがボンディングパッド２７Ｂ，２８Ｂを介して接続される。ボンディングパッド２７Ａ，２７Ｂは、配線部１４Ｅに近接して設けられる。ボンディングパッド２８Ａ，２８Ｂは、領域４１，４２の境界近傍で配線部１４Ｂと１６Ｃとの間に設けられる。さらにまた、配線部１４Ｅに補助ワイヤ３６がボンディングパッド３４，３５を介して接続される。ボンディングパッド３４，３５は、配線部１４Ｅの両端に設けられる。
【００５１】
同様に、図７に示す接地配線パターン１５のうち、Ｘ方向に延びる配線部１５Ａ，１５Ｃは、領域４２内をＹ方向に延びる配線部１５Ｅとコンタクトホールを介して接続される。また、配線部１５Ａ，１５Ｃは、領域４１内の最外周の配線である配線部１５Ｂとコンタクトホール５１Ａ，５１Ｂをそれぞれ介して接続される。したがって、図７では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１５Ａ）に、配線部１５Ａと配線部１５Ｅとの接続部を起点として領域４１に至る第２の配線（配線部１５Ｅ，１５Ｃ）が並列に接続されることになる。なお、図７では、Ｘ方向の配線部部１５Ａ，１５Ｃが最上層の金属層に形成され、Ｙ方向の配線部１５Ｂ，１５Ｅがその１層下の金属層に形成される。
【００５２】
上記構成の接地配線パターン１５に対して、配線部１５Ａのうち基板１０の周縁領域にボンディングパッド２３が設けられ、外部から接地電圧ＧＮＤを受ける。さらに、配線部１５Ａに補助ワイヤ３３Ａがボンディングパッド３１Ａ，３２Ａを介して接続される。また、配線部１５Ｃに補助ワイヤ３３Ｂがボンディングパッド３１Ｂ，３２Ｂを介して接続される。ボンディングパッド３１Ａ，３１Ｂは、配線部１５Ｅに近接して設けられる。ボンディングパッド３２Ａ，３２Ｂは、領域４１，４２の境界近傍で配線部１５Ｂと１６Ｃとの間に設けられる。さらにまた、配線部１５Ｅに補助ワイヤ３９がボンディングパッド３７，３８を介して接続される。ボンディングパッド３７，３８は、配線部１５Ｅの両端に設けられる。
【００５３】
このように、この変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分が並列化されている。そして、並列化された各配線部ごとに複数の補助ワイヤが直列に接続されている。これによって、電源配線パターン１４および接地配線パターン１５の抵抗値をさらに低減することができるので、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制することができる。
【００５４】
［実施の形態２］
図８は、この発明の実施の形態２による半導体パッケージ１０２の構成を模式的に示す平面図である。図８の半導体パッケージ１０２の半導体チップ２は、領域４４に第２のコア回路４３をさらに含む点で、図１の半導体チップ１と異なる。ここで、領域４４は、右辺１０Ｒの低速Ｉ／Ｏ回路１３、下辺１０Ｄの低速Ｉ／Ｏ回路１３、および領域４１にそれぞれ隣接する。以下、図１と異なる点について主に説明する。図１と同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００５５】
半導体パッケージ１０２（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された半導体チップ２と、半導体チップ２の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。図８の外部接続端子１７には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣ，ＶＤＤＤを半導体チップ２にそれぞれ供給するための外部接続端子１７Ａ，１７Ｂ，１７Ｃ、１７Ｄ、半導体チップ２を接地ＧＮＤに接続するための外部接続端子１７Ｇ、および入出力信号用の端子（図示省略）などがある。なお、半導体チップ２の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。
【００５６】
半導体チップ２は、基板１０と、基板１０上に形成された第１のコア回路１１、第２のコア回路４３、高速Ｉ／Ｏ回路１２、低速Ｉ／Ｏ回路１３、および配線パターンとを含む。配線パターンには、第１のコア回路１１用の電源配線パターン１４および接地配線パターン１５、高速Ｉ／Ｏ回路１２用の電源配線パターン１６、ならびに第２のコア回路４３用の電源配線パターン７１などがある。
【００５７】
第２のコア回路４３は、第１のコア回路１１と同様にマイクロプロセッサの中核部分の回路であるが、第１のコア回路１１およびＩ／Ｏ回路１２，１３とは別電源で動作する。
【００５８】
コア回路４３用の電源配線パターン７１の幹線部分は、図８に示すように、領域４４内で格子状に配設されてコア回路４３に接続される。電源配線パターン７１と並行してコア回路４３用の接地配線パターン（図示省略）も配設される。電源配線パターン７１の幹線部分の一部は、基板１０の右辺１０Ｒおよび下辺１０Ｄの周縁領域まで延びる。電源配線パターン７１のうち基板１０の周縁領域には、コア回路４３用の電源電圧ＶＤＤＤを受ける複数のボンディングパッド７２が設けられる。ボンディングパッド７２は、電源配線パターン７１の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｄを介して外部接続端子１７Ｄと接続される。
【００５９】
ここで、高速Ｉ／Ｏ回路１２の場合と同様に、第２のコア回路４３が設けられた領域４４では、第１のコア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。このため、第２のコア回路４３の周辺では、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤの不均一が生じる可能性がある。
【００６０】
そこで、このような電圧の不均一を抑制するために、電源配線パターン１４のうち領域４４を通過する部分にボンディングパッド７３，７４が設けられ、これらのパッド間が補助ワイヤ７５によって接続される。さらに、接地配線パターン１５のうち領域４２を通過する部分にもボンディングパッド７６，７７が設けられ、これらのバッド７６，７７間が補助ワイヤ７８によって接続される。これによって、電源配線パターン１４および接地配線パターン１５のうち領域４４を通過する部分での電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制することができるので、回路の誤動作を防止することができる。
【００６１】
このように、異電源によって動作する機能ブロックの数が増加するにつれて、各機能ブロックに割当てられるボンディングパッドの数が制限される。さらに、電源配線パターン１４および接地配線パターン１５の配置が制約される。このため、配線抵抗に起因する電源電圧ＶＤＤＢの低下や接地電圧ＧＮＤの上昇が生じやすい。そこで、実施の形態２のように、電源電圧ＶＤＤＢの低下または接地電圧ＧＮＤの上昇をもたらす配線の部分と並列に補助ワイヤを設けることによって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。
【００６２】
図９は、実施の形態２の変形例による半導体パッケージ１０２Ａの構成を模式的に示す平面図である。図９の半導体パッケージ１０２Ａは、ボンディングパッド７９，８０間を接続する補助ワイヤ８１と、ボンディングパッド８２，８３を接続する補助ワイヤ８４とをさらに含む点で、図８の半導体パッケージ１０２と異なる。以下では、主として図８と異なる点について説明し、図８と同一または対応する部分については同一の参照符号を付して説明を繰返さない。
【００６３】
図９を参照して、半導体チップ２Ａの電源配線パターン１４のうち、ボンディングパッド７３，７４が設けられたＸ方向の配線上には、さらに、ボンディングパッド７９，８０が設けられる。ボンディングパッド７９，８０は、ボンディングパッド７３，７４よりも基板１０の周縁領域のボンディングパッド２２から離反する箇所に設けられる。ボンディングパッド７９，８０は、補助ワイヤ８１によって接続される。
【００６４】
同様に、接地配線パターン１５のうち、ボンディングパッド７６，７７が設けられたＸ方向の配線上には、さらに、ボンディングパッド８２，８３が設けられる。ボンディングパッド８２，８３は、ボンディングパッド７６，７７よりも基板１０の周縁領域のボンディングパッド２３から離反する箇所に設けられる。ボンディングパッド８２，８３は、補助ワイヤ８４によって接続される。
【００６５】
このように、複数の補助ワイヤを直列に設けることによって、半導体チップ２Ａのより中央の領域まで、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを低抵抗で供給することができる。したがって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。ここで、最も基板１０の右辺１０Ｒ寄りのボンディングパッド７３，７６と右辺１０Ｒから最も離反したボンディングパッド８０，８３とを直接ボンディングワイヤによってそれぞれ接続した場合には、ワイヤの湾曲によって短絡を引起こす可能性がある。そこで、図９のように複数の補助ワイヤを直列に配置することによって、補助ワイヤ間の短絡を防止している。
【００６６】
［実施の形態３］
図１０は、この発明の実施の形態３による半導体パッケージ１０３の構成を模式的に示す平面図である。図１０の半導体チップ３は、右辺１０Ｒおよび下辺１０Ｄに隣接する領域９５に第２の高速Ｉ／Ｏ回路９４をさらに含む点で、図１の半導体チップ１と異なる。半導体チップ３は、さらに、下辺１０Ｄの低速Ｉ／Ｏ回路１３と領域９５とに隣接した領域４６に第２のコア回路４５を含む点で、図１の半導体チップ１と異なる。以下、主として図１と異なる点について説明する。図１と同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００６７】
半導体パッケージ１０３（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された半導体チップ３と、半導体チップ３の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。図８の外部接続端子１７には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣ，ＶＤＤＥ，ＶＤＤＦを半導体チップ３にそれぞれ供給するための外部接続端子１７Ａ，１７Ｂ，１７Ｃ，１７Ｅ，１７Ｆ、半導体チップ３を接地ＧＮＤと接続するための外部接続端子１７Ｇ、および入出力信号用の端子（図示省略）などがある。なお、半導体チップ３の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。
【００６８】
半導体チップ３は、基板１０と、基板１０上に形成された第１のコア回路１１、第２のコア回路４５、第１の高速Ｉ／Ｏ回路１２、第２の高速Ｉ／Ｏ回路９４、低速Ｉ／Ｏ回路１３、および配線パターンとを含む。半導体基板１０上のこれらの半導体回路１１，４５，１２，９４，１３は互いに異なる電源で動作する。異電源で動作する各回路に対応して、第１のコア回路１１用の電源配線パターン１４および接地配線パターン１５、第１の高速Ｉ／Ｏ回路１２用の電源配線パターン１６、第２の高速Ｉ／Ｏ回路９４用の電源配線パターン９７、ならびに第２のコア回路４５用の電源配線パターン８５が設けられる。
【００６９】
第２のコア回路４５は、第１のコア回路１１と同様にマイクロプロセッサの中核部分の回路である。
【００７０】
第２の高速Ｉ／Ｏ回路９４は、第１の高速Ｉ／Ｏ回路１２と同様に、約１Ｇｂ／ｓ以上の高速のシリアル転送によってデータ信号の入出力行なうインターフェース回路である。高速Ｉ／Ｏ回路９４が設けられた領域９５のうちの基板周縁領域には、データ信号の入出力用の複数のボンディングパッド９８が設けられる。
【００７１】
高速Ｉ／Ｏ回路９４用の電源配線パターン９７の幹線部分は、図１０に示すように、領域９５内に格子状に配設されて高速Ｉ／Ｏ回路９４と接続される。電源配線パターン９７と並行して高速Ｉ／Ｏ回路９４用の接地配線パターン（図示省略）も配設される。領域９５のうちの基板周縁領域には、高速Ｉ／Ｏ回路９４用の電源電圧ＶＤＤＦを受ける複数のボンディングパッド９６が設けれる。ボンディングパッド９６は、電源配線パターン９７の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｆを介して外部接続端子１７Ｆと接続される。
【００７２】
コア回路４５用の電源配線パターン８５の幹線部分は、図１０に示すように領域４６内に格子状に配設されてコア回路４５に接続される。電源配線パターン８５の一部は、隣接する領域９５を通過して基板１０の右辺１０Ｒの周縁領域まで延びる。電源配線パターン８５のうち基板１０の周縁領域の配線上には、ボンディングパッド８６が設けられる。ボンディングパッド８６は、電源配線パターン８５の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｅを介して外部接続端子１７Ｅと接続される。また、コア回路４５には、コア回路１１と共通の接地ＧＮＤに接続される。したがって、領域４６には、領域４１と共通の接地配線パターン１５が格子状に配設される。
【００７３】
ここで、第１の高速Ｉ／Ｏ回路１２の場合と同様に、第２の高速Ｉ／Ｏ回路９４が設けられた領域９５では、第１のコア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。さらに、領域９５では、第２のコア回路４５用のボンディングパッド８６の数、ならびに電源配線パターン８５の配線数が制限される。このため、第２の高速Ｉ／Ｏ回路９４の周辺の領域では、電源電圧ＶＤＤＢ，ＶＤＤＥおよび接地電圧ＧＮＤの不均一が生じる。
【００７４】
そこで、このような電圧の不均一を抑制するために、電源配線パターン１４のうち領域９５を通過する部分にボンディングパッド７３，７４が設けられ、これらのパッド間が補助ワイヤ７５によって接続される。さらに、接地配線パターン１５のうち領域９５を通過する部分にボンディングパッド７６，７７が設けられ、これらのバッド７６，７７間が補助ワイヤ７８によって接続される。さらに、電源配線パターン８５のうち領域９５を通過する部分にボンディングパッド７６，７７が設けられ、これらのパッド７６，７７が補助ワイヤ８９によって接続される。
【００７５】
このように、異電源によって動作する機能ブロックの数が増加するにつれて、各機能ブロックに割当てられるボンディングパッドの数が制限される。また、電源配線および接地配線の配置が制約される。このため、配線抵抗に起因する電源電圧の低下や接地電圧の上昇が生じやすい。そこで、実施の形態２のように、電源電圧の低下または接地電圧の上昇をもたらす配線の部分と並列に補助ワイヤを設けることによって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。
【００７６】
図１１は、実施の形態３の変形例による半導体パッケージ１０３Ａの構成を模式的に示す平面図である。図１１の半導体パッケージ１０３Ａは、ボンディングパッド９０，９１間を接続する補助ワイヤ９２と、ボンディングパッド８２，８３を接続する補助ワイヤ８４とをさらに含む点で、図１０の半導体パッケージ１０３と異なる。以下では、主として図１０と異なる点について説明し、図１０と同一または対応する部分については同一の参照符号を付して説明を繰返さない。
【００７７】
図１１を参照して、半導体チップ３Ａの電源配線パターン８５のうち、ボンディングパッド８７，８８が設けられたＸ方向の配線上には、さらに、ボンディングパッド９０，９１が設けられる。ボンディングパッド９０，９１は、ボンディングパッド８７，８８よりも基板１０の周縁領域のボンディングパッド８６から離反する箇所に設けられる。ボンディングパッド９０，９１は、補助ワイヤ９２によって接続される。
【００７８】
同様に、接地配線パターン１５のうち、ボンディングパッド７６，７７が設けられたＸ方向の配線上には、ボンディングパッド８２，８３が設けられる。ボンディングパッド８２，８３は、ボンディングパッド７６，７７よりも基板１０の周縁領域のボンディングパッド２３から離反する箇所に設けられる。ボンディングパッド８２，８３は、補助ワイヤ８４によって接続される。
【００７９】
このように、複数の補助ワイヤを直列に設けることによって、半導体チップ３Ａのより中央の領域まで、電源電圧ＶＤＤＥおよび接地電圧ＧＮＤを低抵抗で供給することができる。したがって、効果的に電源電圧ＶＤＤＥの低下および接地電圧ＧＮＤの上昇を抑制することができる。ここで、最も基板１０の右辺１０Ｒ寄りのボンディングパッド８７，７６と右辺１０Ｒから最も離反したボンディングパッド９１，８３とを直接ボンディングワイヤによってそれぞれ接続した場合には、ワイヤの湾曲によって短絡を引起こす可能性がある。そこで、図１１のように複数の補助ワイヤを直列に配置することによって、補助ワイヤ間の短絡を防止している。
【００８０】
［実施の形態４］
図１２は、この発明の実施の形態４による半導体モジュールのうち半導体チップ４の一部を拡大して模式的に示す平面図である。図１２において、図面の左右方向をＸ方向とし、上下方向をＹ方向とする。基板１０の左辺１０ＬはＹ方向に沿う。
【００８１】
半導体チップ４は、基板１０の左辺１０Ｌに隣接する領域４２に設けられる高速Ｉ／Ｏ回路１２と、領域４２とＸ方向に隣接する領域４１，４６にそれぞれ設けられる第１のコア回路１１および第２のコア回路４５とを含む。ここで、領域４１と領域４６とはＹ方向に互いに隣接する。
【００８２】
半導体チップ４は、さらに、高速Ｉ／Ｏ回路１２に電源電圧ＶＤＤＣを供給するための電源配線パターン１６（１６Ａ，１６Ｂ，１６Ｃ）と、第１のコア回路１１に電源電圧ＶＤＤＢを供給するための電源配線パターン１４（１４Ｂ，１４Ｃ，１４Ｅ，１４Ｆ）と、第２のコア回路４５に電源電圧ＶＤＤＥを供給するための電源配線パターン８５（８５Ａ，８５Ｂ）とを含む。また、半導体チップ４は、さらに、高速Ｉ／Ｏ回路１２に接地電圧を供給するための接地配線パターン（図示省略）と、第１、第２のコア回路１１，４５に共通の接地電圧ＧＮＤを供給するための接地配線パターン１５（１５Ａ，１５Ｂ，１５Ｃ，１５Ｅ，１５Ｆ）とを含む。また、領域４２の基板周縁部には、外部とデータ信号の入出力を行なうための複数のボンディングパッド２６が設けられる。
【００８３】
既に説明したように、異電源で動作する複数の機能ブロックを含む場合、基板周縁領域の設けられるボンディングパッドの数や、電源配線および接地配線の配置などが制限される。特に、図１２の半導体チップ４の場合、基板１０の左辺１０Ｌの周縁領域に設けられるボンディングパッド２２，２３Ａ，２３Ｆ，８６の配置が制限される。このため、図１２に示すように、ボンディングパッド２２，２３Ｆと第１のコア回路１１とを接続するために、電源配線パターン１４および接地配線パターン１５のうち領域４２に設けられる部分を屈曲させる必要が生じる。以下、図１２の場合について具体的に説明する。なお、図１２の電源配線パターン１６（１６Ａ，１６Ｂ，１６Ｃ）の配置は、図２の場合と同一であるので説明を繰返さない。また、図１２の各配線部のうち、Ｘ方向に延びる配線部８５Ａ，１５Ａ，１４Ｆ，１５Ｆ，１４Ｃ，１５Ｃ，１６Ａは最上層の金属層に形成される。Ｙ方向に延びる配線部１６Ｂ，１６Ｃ，１４Ｅ，１５Ｅ，１４Ｂ，８５Ｂ，１５Ｂは、その１層下の金属層に形成される。
【００８４】
まず、第２のコア回路４５への電圧供給について説明する。図１２に示すように、基板１０の周縁領域のボンディングパッド８６，２３ＡのＸ方向の延長線上に、第２のコア回路４５が配置されている。したがって、電源電圧ＶＤＤＥ供給用の配線部８５Ａは、屈曲することなく、基板１０の左辺１０Ｌの周縁領域からＸ方向に直線状に延び、領域４２内を通過して領域４６内に至る。また、接地電圧ＧＮＤ用の配線部１５Ａは、基板１０の左辺１０Ｌの周縁領域からＸ方向に延び、領域４２内を通過して領域４６内に至る。領域４６内で、配線部８５Ａは、領域４６に設けられた配線部８５Ｂとコンタクトホール９９を介して接続される。また、配線部１５Ａは、領域４１，４６に設けられた配線部１５Ｂとコンタクトホール５２Ａを介して接続される。
【００８５】
配線部８５Ａ上には、基板１０の周縁領域のボンディングパッド８６の他、ボンディングパッド８７，８８が設けられる。両パッド８７，８８は補助ワイヤ８９によって接続される。これによって、配線抵抗に起因する電源電圧ＶＤＤＥの低下を抑制できる。同様に、配線部１５Ａ上には、基板１０の周縁領域のボンディングパッド２３Ａの他、ボンディングパッド３１Ａ，３２Ａが設けられる。両パッド３１Ａ，３２Ａは補助ワイヤ３３Ａによって接続される。これによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。
【００８６】
次に、第１のコア回路１１への電圧供給について説明する。図１２に示すように、基板１０の周縁領域のボンディングパッド２２，２３ＦのＸ方向の延長線上には、第１のコア回路が配置されていない。そこで、ボンディングパッド２２で受けた電源電圧ＶＤＤＢを第１のコア回路１１に供給するための配線を、領域４２内の第１、第２の屈曲部で屈曲させる必要がある。具体的には、基板１０の周縁領域からＸ方向に延びる配線部１４Ｆは、コンタクトホール５５Ｆを介してＹ方向に延びる配線部１４Ｅに接続される。さらに、配線部１４Ｅは、コンタクトホール５５Ｃを介してＸ方向に延びる配線部１４Ｃに接続される。配線部１４Ｃは、領域４１内に設けられた配線部１４Ｂとコンタクトホール５１Ｃを介して接続される。したがって、この場合、コンタクトホール５５Ｆの近傍が第１の屈曲部であり、コンタクトホール５５Ｃの近傍が第２の屈曲部である。第２の屈曲部と領域４１，４２の境界との間の配線部１４Ｃには、ボンディングパッド２７Ａ，２８Ａが設けられる。両パッド２７Ａ，２８Ａが補助ワイヤ２９Ａによって接続されることによって、配線抵抗に起因する電源電圧ＶＤＤＢの低下を抑制できる。
【００８７】
同様に、ボンディングパッド２３Ｆで受けた接地電圧ＧＮＤを第１のコア回路１１に供給するための配線は、領域４２内の第１、第２の屈曲部で屈曲させる必要がある。具体的には、基板１０の周縁領域からＸ方向に延びる配線部１５Ｆは、コンタクトホール５６Ｆを介してＹ方向に延びる配線部１５Ｅに接続される。さらに、配線部１５Ｅは、コンタクトホール５６Ｃを介してＸ方向に延びる配線部１５Ｃに接続される。配線部１５Ｃは、領域４１内で領域４１，４６に設けられた配線部１５Ｂとコンタクトホール５２Ｃを介して接続される。したがって、この場合、コンタクトホール５６Ｆの近傍が第１の屈曲部であり、コンタクトホール５６Ｃの近傍が第２の屈曲部である。第２の屈曲部と領域４１，４２の境界との間の配線部１５Ｃには、ボンディングパッド３１Ｂ，３２Ｂが設けられる。両パッド３１Ｂ，３２Ｂが補助ワイヤ３３Ｂによって接続されることによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。
【００８８】
このように、異電源によって動作する領域４２を通過して電圧を供給するときに、直線状に配線を設けることができない場合、配線を屈曲させる必要が生じる。この場合、屈曲させた配線にボンディングパッドを設けて補助ワイヤ２９Ａ，３３Ｂを接続することによって配線抵抗を低減させることができる。この結果、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制でき、電圧動作マージンの低下や回路の誤動作を防止することができる。
【００８９】
図１３は、この発明の実施の形態４の変形例による半導体チップ４Ａの一部を拡大して模式的に示す平面図である。図１３の半導体チップ４Ａは、配線部１４Ｅ，１５Ｅと並列に補助ワイヤ３６，３９がそれぞれ接続されている点で、図１２の半導体チップ４と異なる。以下、図１２の半導体チップ４と異なる点について主に説明し、図１２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００９０】
図１３の半導体チップでは、配線部１４Ｅにボンディングパッド３４，３５が形成され、両パッド３４，３５は補助ワイヤ３６によって接続される。また、配線部１５Ｅにボンディングパッド３７，３８が形成され、両パッド３７，３８は補助ワイヤ３９によって接続される。このように、この変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分に、それぞれ複数の補助ワイヤが直列に接続される。これによって、領域４２を通過する部分の配線抵抗をさらに低減することができるので、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇をさらに抑制することができる。
【００９１】
図１４は、この発明の実施の形態４の他の変形例による半導体チップ４Ｂの一部を拡大して模式的に示す平面図である。図１４の半導体チップ４Ｂは、図１２の場合と同様に、基板１０の左辺１０Ｌの周縁領域に設けられるボンディングパッド２２，２３Ａ，２３Ｆ，８６の配置が制限される。このため、図１４に示すように、領域４２内を通過する配線を屈曲させる必要が生じる。ただし、図１４の半導体チップ４Ｂは、領域４２に隣接して３つの領域４１Ａ，４６，４１ＢがＹ方向に並んで設けられている点で図１２の半導体チップ４と異なる。このため、図１２の場合には、ボンディングパッド２２，２３Ｆで受けた電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを、第２のコア回路４５を挟む両側の第１のコア回路１１Ａ，１１Ｂに供給する必要がある。以下、図１２の半導体チップ４と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【００９２】
図１４の配線部１４Ｅは、図１２の場合と異なり、配線部１４Ｆとの接続点であるコンタクトホール５５Ｆを起点としてＹ方向の両側に延びる。Ｘ方向に延びる配線部１４Ｃ，１４Ｄは、コンタクトホール５５Ｃ，５５Ｂをそれぞれ介して配線部１４Ｅの各端と接続される。配線部１４Ｃ，１４Ｄは、領域４２内を通過して領域４１Ａ，４１Ｂにそれぞれ至る。領域４１Ａ内で、配線部１４Ｃは配線部１４Ｂとコンタクトホール５１Ｃを介して接続される。また、領域４１Ｂ内で、配線部１４Ｃは配線部１４Ｇとコンタクトホール５１Ｂを介して接続される。このように、領域４２内を通過する電源電圧ＶＤＤＢ供給用の配線は、コンタクトホール５５Ｆで屈曲した後、コンタクトホール５５Ｃ，５５Ｂで屈曲する。図１２の場合と同様に、配線部１４Ｃには、ボンディングパッド２７Ａ，２８Ａが設けられ、両パッド２７Ａ，２８Ａは、補助ワイヤ２９Ａによって接続される。また、配線部１４Ｄには、ボンディングパッド２７Ｂ，２８Ｂが設けられ、両パッド２７Ｂ，２８Ｂは、補助ワイヤ２９Ｂによって接続される。これによって、配線抵抗に起因する電源電圧ＶＤＤＢの低下を抑制できる。
【００９３】
同様に、図１４の配線部１５Ｅは、図１２の場合と異なり、配線部１５Ｆとの接続点であるコンタクトホール５６Ｆを起点にＹ方向の両側に延びる。Ｘ方向に延びる配線部１５Ｃ，１５Ｄは、コンタクトホール５６Ｃ，５６Ｂをそれぞれ介して配線部１５Ｅの各端と接続される。配線部１５Ｃ，１５Ｄは、領域４２内を通過して領域４１Ａ，４１Ｂにそれぞれ至る。領域４１Ａ内で、配線部１５Ｃは、領域４１Ａ，４６，４１Ｂに共通に設けられた配線部１５Ｂとコンタクトホール５１Ｃを介して接続される。また、領域４１Ｂ内で、配線部１５Ｃは共通の配線部１５Ｂとコンタクトホール５１Ｂを介して接続される。このように、領域４２内を通過する接地電圧ＧＮＤ用の配線は、コンタクトホール５６Ｆで屈曲した後、コンタクトホール５６Ｃ，５６Ｂで屈曲する。図１２の場合と同様に、配線部１５Ｃには、ボンディングパッド３１Ｂ，３２Ｂが設けられ、両パッド３１Ｂ，３２Ｂは、補助ワイヤ３３Ｂによって接続される。また、配線部１５Ｄには、ボンディングパッド３１Ｃ，３２Ｃが設けられ、両パッド３１Ｃ，３２Ｃは、補助ワイヤ３３Ｃによって接続される。これによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。
【００９４】
［実施の形態５]
図１５は、この発明の実施の形態５に従う半導体チップ５の一部の構成を模式的に示す断面図である。図１５の半導体チップ５は、図３に示す半導体チップ１を変形したものである。なお、図１５において、半導体チップ５の基板面内方向をＸＹ方向とし、基板厚み方向をＺ方向とする。図面の左右方向がＸ方向になり、図面の上下方向がＺ方向になる。また、紙面に垂直な方向がＹ方向である。
【００９５】
図１５の場合、基板の周縁領域からＸ方向に延びる電源電圧供給用の配線は、基板の垂直方向（Ｚ方向）に積層された複数の配線部１１０Ａ，１１０Ｂ，１１０Ｃ（配線１１０と総称する）を含む。配線部１１０Ａ，１１０Ｂは最上層の金属層に形成され、その表面が表面保護膜６９によって覆われる。配線部１１０Ｃはその１層下の金属層に層間絶縁膜６８Ａを介在して形成される。配線部１１０Ａと配線部１１０Ｃとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ａを介して接続される。また、配線部１１０Ｂと配線部１１０Ｃとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｂ，１１２Ｃを介して接続される。配線部１１０Ｂと同一の金属層には、配線１１０とは別個の電源電圧を装置外部から受ける配線１１４も形成される。配線部１１０Ｃおよび配線１１４の下層には、層間絶縁膜６８Ｂを介在してさらに金属層（図示省略）が設けられる。
【００９６】
配線部１１０Ａは、表面保護膜６９から露出した部分であるボンディングパッド１２０，１２２を含む。ボンディングパッド１２０は基板周縁領域に設けられ、ボンディングパッド１２２は、ボンディングパッド１２０よりも基板の内側に設けられる。ボンディングパッド１２０には、外部から電源電圧を受けるためのボンディングワイヤ１１６がボンディングされる。ボンディングワイヤ１１６を介して受けた外部電圧は、配線部１１０Ａ、コンタクトホール１１２Ａ、および配線部１１０Ｃを順に介して内部回路に供給される。
【００９７】
配線部１１０Ｂは、表面保護膜６９から露出した部分であるボンディングパッド１２４を含む。ボンディングパッド１２２，１２４間には、ボンディングワイヤ（補助ワイヤ）１１８が設けられる。補助ワイヤ１１８を配線１１０のうちボンディングパッド１２２，１２４間を接続する部分と並列に設けることによって、配線１１０の配線抵抗によって生じる内部回路用の電源電圧の低下（または接地電圧の上昇）を抑制することができる。
【００９８】
図３の半導体チップ１の場合には、ボンディングパッド２２，２７，２８が共通の配線部１４Ａに設けられていた。これに対して、図１５のように、ボンディングパッド１２０，１２２，１２４を、コンタクトホールを介して相互に接続された多層配線１１０上に形成することもできる。この場合、実施の形態１で説明したように、基板周縁領域のボンディングパッド１２０には、外部電源電圧を受けるボンディングワイヤ１１６しかボンディングすることができない。したがって、基板周縁領域のボンディングパッド１２０とそれに隣接する１２２との間には補助ワイヤを設けることができない。このため、ボンディングパッド１２０とボンディングパッド１２２とは、多層配線で接続するのでなく、図１５のように共通の配線部１１０Ａを介して接続したほうが、配線抵抗が小さくなるので電源電圧の供給のためには好ましい。
【００９９】
なお、図１５の最上層の配線部１１０Ｂは、ボンディングパッド１２４を形成するために設けたものである。もし、層間絶縁膜６８Ａの一部を除去して配線部１１０Ｃの表面の一部を露出させる製造プロセスが可能であるならば、ボンディングワイヤ１１８を配線部１１０Ｃに直接ボンディングすることも可能である。
【０１００】
図１６は、この発明の実施の形態５の変形例に従う半導体チップ５Ａの一部の構成を模式的に示す断面図である。図１６の半導体チップ５Ａでは、配線部１１０Ｄ，１１０Ｅ，１１０Ｆの配置が図１５の半導体チップ５の配線部１１０Ａ，１１０Ｂ，１１０Ｃの配置と異なる。以下では、図１６と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない。
【０１０１】
図１６の場合、基板の周縁領域からＸ方向に延びる電源電圧供給用の配線は、基板の垂直方向（Ｚ方向）に積層された複数の配線部１１０Ｄ，１１０Ｅ，１１０Ｆ（配線１１０と総称する）を含む。配線部１１０Ｄ，１１０Ｅは最上層の金属層に形成され、その表面が表面保護膜６９によって覆われる。配線部１１０Ｆはその１層下の金属層に層間絶縁膜６８Ａを介在して形成される。配線部１１０Ｄと配線部１１０Ｆとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｄを介して接続される。また、配線部１１０Ｅと配線部１１０Ｆとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｅを介して接続される。
【０１０２】
配線部１１０Ｄは、表面保護膜６９から露出した部分であるボンディングパッド１２０，１２２を含む。ボンディングパッド１２０は基板周縁領域に設けられ、ボンディングパッド１２２は、ボンディングパッド１２０よりも基板の内側に設けられる。ボンディングパッド１２０には、外部から電源電圧の供給するためのボンディングワイヤ１１６がボンディングされる。ボンディングワイヤ１１６を介して受けた外部電圧は、配線部１１０Ｄ、コンタクトホール１１２Ｄ、配線部１１０Ｆ、コンタクトホール１１２Ｅ、および配線部１１０Ｅを順に介して内部回路に供給される。
【０１０３】
また、配線部１１０Ｅは、表面保護膜６９から露出した部分であるボンディングパッド１２４を含む。ボンディングパッド１２２，１２４間には、ボンディングワイヤ（補助ワイヤ）１１８が設けられる。補助ワイヤ１１８を配線１１０のうちボンディングパッド１２２，１２４間を接続する部分と並列に設けることによって、配線１１０の配線抵抗によって生じる内部回路用の電源電圧の低下（または接地電圧の上昇）を抑制することができる。
【０１０４】
このように、図１６の半導体チップ５Ａでは、図１５の場合と同様に、ボンディングパッド１２０，１２２，１２４が、コンタクトホールを介して相互に接続された多層配線１１０上に形成される。
【０１０５】
上記のとおり、この発明の実施の形態１〜５の半導体パッケージによれば、基板１０の周縁領域に設けられた第１のボンディングパッド２２とは別に、電源配線パターン１４に第２、第３のボンディングパッド２７，２８が設けられる。そして、第２、第３のボンディングパッド２７，２８間が補助ワイヤ２９によって接続される。したがって、第２、第３のボンディングパッド２７，２８間では、電源配線パターン１４の配線と補助ワイヤ２９とが並列接続されることになるので、これらのパッド２７，２８間の抵抗を減少させることができる。ここで、第２、第３のボンディングパッド２７，２８および補助ワイヤ２９は、電源配線パターン１４の配置が制限される領域に設けるようにする。このとき、ワイヤボンディング時に生じるボンディングパッド２７，２８の下層のダメージに配慮して、これらのパッド２７，２８を配置する。これによって、半導体チップ１の中央部での電源配線パターン１４の抵抗に起因する電源電圧ＶＤＤＢの低下を効果的に抑制することができる。この結果、電源電圧ＶＤＤＢの低下に伴なう電圧マージンの低下や回路の誤動作を防止することができる。
【０１０６】
また、第２、第３のボンディングパッド２７，２８は、第１のボンディングパッド２２よりも基板１０の内側の電源配線上に設けられるので、基板１０の周縁領域のボンディングパッドの数が増加することはない。したがって、ボンディングパッドの増加によってチップサイズの増加は生じない。むしろ、補助ワイヤ２９を設けることによって、電源電圧ＶＤＤＢの低下を効果的に抑制することができるので、基板１０の周縁領域に設けられる第１のボンディングパッド２２の数を減らすことも可能になる。したがって、電流消費量が大きいために基板周縁領域にボンディングパッド２２が多数設けられている半導体チップの場合には、チップサイズを削減することも可能になる。
【０１０７】
また、上記と同様の補助ワイヤ３３を接地配線パターン１５に設けることもできる。これによって、接地配線パターン１５の抵抗に起因する接地電圧ＧＮＤの上昇を抑制することできる。この結果、接地電圧ＧＮＤの上昇に伴なう電圧マージンの低下や回路の誤動作を防止することができる。
【０１０８】
また、ノイズ抑制の観点から電源配線パターン１４と接地配線パターン１５とは並行して配設されるので、電源配線パターン１４用の補助ワイヤ２９と接地配線パターン１５用の補助ワイヤ３３とは並行して設けられることが望ましい。このとき、補助ワイヤ２９，３３が湾曲することによって補助ワイヤ２９，３３間で短絡しないように、補助ワイヤ２９，３３の長さが長すぎないようにする。このため、基板１０の周辺から中央までを補助ワイヤ２９，３３によって接続する必要がある場合には、複数の補助ワイヤ２９，３３を直列に設けるのが望ましい。
【０１０９】
また、このように補助ワイヤ２９，３３を用いてＩＲドロップを抑制する方法は、互いに異なる電源によって動作する複数の機能ブロックが組合された回路に好適に用いることができる。この種の回路の場合、各機能ブロックに電源を供給するためのボンディングパッドの数が制限される。さらに、基板１０の周縁領域に配置されるインターフェース回路１２などによって基板１０の中央付近に設けられたコア回路１１への電源電圧ＶＤＤＢの供給が阻害される。このとき、電源電圧の低下が生じる配線に補助ワイヤを設けることによって、効果的にＩＲドロップを抑制することができる。実際の半導体チップの作製では、予めＩＲドロップの生じる可能性がある複数の配線にボンディングパッドを設けておく。そして、試作品の電気特性に応じて補助ワイヤの接続場所を決定するようにすることもできる。
【０１１０】
また、上記の各実施の形態では、ワイヤボンディング接続のパッケージ基板１００を含む半導体パッケージについて説明したけれども、ＱＦＰ（Quad  Flat  Package）などのリードフレームを用いた半導体パッケージにもこの発明を適用することができる。この場合、インナーリードが外部接続端子１７に対応する。
【０１１１】
また、補助ワイヤ２９，３３が接続されるボンディングパッドは、最上層の金属層に形成された配線に設けられるとは限らない。下層の金属層の形成された配線についても配線より上の絶縁膜を取り除くことによってボンディングパッドを形成することができる。さらに、補助ワイヤ２９，３３が接続されるボンディングパッドは、必ずしも単一の金属層に形成された配線上に設ける必要はなく、コンタクトホールを介して相互に接続された多層配線上に設けることもできる。
【０１１２】
また、上記の各実施の形態では、電源配線パターン１４の配線および接地配線パターン１５の配線とそれぞれ並列に補助ワイヤ２９，３３を設けたけれども、補助ワイヤは必ずしも配線と並列に設ける必要はない。たとえば、電気的に分離された複数の電源配線パターンまたは接地配線パターンを補助ワイヤによって接続することによって、電源電圧または接地電圧を供給することも可能である。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１４】
【図１】この発明の実施の形態１による半導体パッケージ１０１の主要部の構成を模式的に示す平面図である。
【図２】半導体チップ１の一部の領域を拡大して模式的に示す平面図である。
【図３】図２の切断面線ＩＩＩ−ＩＩＩから見た断面図である。
【図４】ＥＳＤ保護回路６１の一例を示す回路図である。
【図５】実施の形態１の変形例による半導体チップ１Ａの構成を模式的に示す平面図である。
【図６】実施の形態１の他の変形例による半導体チップ１Ｂの構成を模式的に示す平面図である。
【図７】実施の形態１のさらに他の変形例による半導体チップ１Ｃの構成を模式的に示す平面図である。
【図８】この発明の実施の形態２による半導体パッケージ１０２の構成を模式的に示す平面図である。
【図９】実施の形態２の変形例による半導体パッケージ１０２Ａの構成を模式的に示す平面図である。
【図１０】この発明の実施の形態３による半導体パッケージ１０３の構成を模式的に示す平面図である。
【図１１】実施の形態３の変形例による半導体パッケージ１０３Ａの構成を模式的に示す平面図である。
【図１２】この発明の実施の形態４による半導体モジュールのうち半導体チップ４の一部を拡大して模式的に示す平面図である。
【図１３】この発明の実施の形態４の変形例による半導体チップ４Ａの一部を拡大して模式的に示す平面図である。
【図１４】この発明の実施の形態４の他の変形例による半導体チップ４Ｂの一部を拡大して模式的に示す平面図である。
【図１５】この発明の実施の形態５に従う半導体チップ５の一部の構成を模式的に示す断面図である。
【図１６】この発明の実施の形態５の変形例に従う半導体チップ５Ａの一部の構成を模式的に示す断面図である。
【符号の説明】
【０１１５】
１〜５  半導体チップ、１０Ａ  主面、１０  半導体基板、１１，４３，４５  コア回路、１２，９４  高速Ｉ／Ｏ回路、１３  低速Ｉ／Ｏ回路、１４  電源配線、１４Ａ〜１４Ｆ  配線部、１５  接地配線、１５Ａ〜１５Ｆ  配線部、１６  電源配線、１６Ａ〜１６Ｃ  配線部、７１，８５，９７  電源配線、８５Ａ，８５Ｂ  配線部、１７  外部接続端子、１７Ａ〜１７Ｆ  外部接続端子、１７Ｇ  外部接続端子、１８Ａ〜１８Ｆ，１８Ｇ  ボンディングワイヤ、２１〜２５，７２，８６，９６，９８  ボンディングパッド、２７，２８，３１，３２，３４，３５，３７，３８  ボンディングパッド、２９，３３，３６，３９  ボンディングワイヤ（補助ワイヤ）、４１，４２，４６，９５  領域、６１  ＥＳＤ保護回路、６９  表面保護膜、７３，７４，７６，７７，７９，８０，８２，８３，８７，８８，９０，９１  ボンディングパッド、７５，７８，８１，８４，８９，９２  ボンディングワイヤ（補助ワイヤ）、１００  パッケージ基板、１０１〜１０３  半導体パッケージ、１１０Ａ〜１１０Ｆ  配線部、１１６，１１８  ボンディングワイヤ、１２０，１２２，１２４  ボンディングパッド、ＶＤＤＡ〜ＶＤＤＦ  電源電圧、ＧＮＤ  接地電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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