(57)【要約】【課題】従来の半導体装置は、閾値電圧が異なるトランジスタ毎にフォトレジストを形成しなければならず、工程に無駄が生じていた。【解決手段】本発明にかかる半導体装置は、高い閾値電圧を有する第１のトランジスタが形成される第１の領域と、低い閾値電圧を有する第２のトランジスタが形成される第２の領域と、を備え、第１の領域において隣接するトランジスタの拡散領域の間隔Ｌ１は、第２の領域において隣接するトランジスタの拡散領域の間隔Ｌ２のよりも広いことを特徴とするものである。【選択図】図２
2010034187.tif 000002
【特許請求の範囲】
【請求項１】
高い閾値電圧を有する高閾値トランジスタが形成される第１の領域と、
低い閾値電圧を有する低閾値トランジスタが形成される第２の領域と、
を備え、
前記第１の領域において隣接するトランジスタの拡散領域の間隔は、前記第２の領域において隣接するトランジスタの拡散領域の間隔のよりも広い
ことを特徴とする半導体装置。
【請求項２】
前記高閾値トランジスタ及び前記低閾値トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は、第１の導電型の半導体でチャネル領域が形成される第１のトランジスタ及び第２の導電型の半導体でチャネル領域が形成される第２のトランジスタを含み、
前記第２の領域は、前記第１の導電型の半導体でチャネル領域が形成される第３のトランジスタと前記第２の導電型の半導体でチャネル領域が形成される第４のトランジスタを含み、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル領域の不純物濃度は同一であって、
前記第２のトランジスタ及び前記第４のトランジスタのチャネル領域の不純物濃度が同一である
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の導電型の半導体で形成されたチャネル領域を有する複数の第１のトランジスタ及び第２の導電型の半導体で形成されたチャネル領域を有する複数の第２のトランジスタが形成される第１の領域と、
前記第１の領域よりも狭い間隔で、前記第１の導電型の半導体で形成されたチャネル領域を有する複数の第３のトランジスタ及び前記第２の導電型の半導体で形成されたチャネル領域を有する複数の第４のトランジスタが形成される第２の領域と、
を備える半導体装置の製造方法であって、
前記第１、第３トランジスタが配置される第３の領域に対応した開口部を有する第１のフォトレジストを形成する第１のフォトレジスト形成工程と、
前記第１のフォトレジストをマスクとして前記第１、第３のトランジスタのチャネル領域を形成する第１の不純物を半導体基板に注入する第１の不純物注入工程と、
前記第２、第４のトランジスタが配置される第４の領域に対応した開口部を有する第２のフォトレジストを形成する第２のフォトレジスト形成工程と、
前記第２のフォトレジストをマスクとして前記第２、第４のトランジスタのチャネル領域を形成する第２の不純物を前記半導体基板に注入する第２の不純物注入工程と、
前記半導体基板を加熱し、前記第１、第２の不純物注入工程において注入した前記第１、第２の不純物を活性化させるアニール工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第１、第２のトランジスタは、前記第３、第４のトランジスタよりも閾値が高い請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の表面に、前記第１〜第４のトランジスタのゲート電極を形成するゲート電極形成工程と、
前記第１、第３のトランジスタのソース又はドレイン領域となる第１の拡散領域を形成する第１の拡散領域形成工程と、
前記第２、第４のトランジスタのソース又はドレイン領域となる第２の拡散領域を形成する第２の拡散領域形成工程と、
を有する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、異なる閾値を有する複数のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置では、トランジスタの微細化が進んだことでリーク電流の増加が問題となってきている。そこで、トランジスタの閾値を高く設定し、リーク電流を抑制することが行われている。また、半導体装置は、動作電源電圧を低電圧化して低消費電力化を進めている。しかし、動作電源電圧を低電圧化すると、トランジスタの電流駆動能力が低下する問題がある。そこで、トランジスタの閾値電圧を低く設定し、トランジスタの電流駆動能力を向上させることが行われている。
【０００３】
つまり、近年の半導体装置では、半導体装置内の回路おけるトランジスタの役割に応じてトランジスタの閾値を適宜設定することで、半導体装置の低消費電力化と動作の高速化とを実現している。例えば、リーク電流の低減を実現したい箇所には高い閾値電圧のトランジスタを配置し、高速動作を実現したい箇所には低い閾値電圧のトランジスタを配置する。
【０００４】
そこで、１つの半導体装置内に異なる閾値を有する複数のトランジスタを形成する技術が特許文献１に開示されている。特許文献１に開示される半導体装置１００の断面図を図１４に示す。また、半導体装置１００の製造工程を示す断面図を図９〜図１３に示す。図１４に示すように、半導体装置１００は、ゲート電極１１１、ソース／ドレイン領域１１２を有するＰＭＯＳトランジスタと、ゲート電極１１１、ソース／ドレイン領域１１３を有するＮＭＯＳトランジスタとが形成される。そして、ＰＭＯＳトランジスタは、高閾値電圧トランジスタ(Ｈ−Ｖｔ  ＰＭＯＳ)及び低閾値電圧トランジスタ（Ｌ−Ｖｔ  ＰＭＯＳ）を含み、ＮＭＯＳトランジスタは、高閾値電圧トランジスタ(Ｈ−Ｖｔ  ＮＭＯＳ)及び低閾値電圧トランジスタ（Ｌ−Ｖｔ  ＮＭＯＳ）を含む。
【０００５】
ここで、半導体装置１００の製造工程について図９〜図１３を参照して説明する。図９に示すように、導体装置１００の製造工程では、まず、半導体基板１０１上において素子の間を分離する素子分離領域１０２を形成する。そして、ＰＭＯＳトランジスタが形成される領域に開口部を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、ＰＭＯＳトランジスタが形成される領域にＮウェル領域１０３を形成し、ＰＭＯＳトランジスタのチャネル領域となる不純物層１０５、１０６を形成する。
【０００６】
続いて、図１０に示すように、ＮＭＯＳトランジスタが形成される領域に開口部を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、ＮＭＯＳトランジスタが形成される領域にＰウェル領域１０７を形成し、ＮＭＯＳトランジスタのチャネル領域となる不純物層１０８を形成する。
【０００７】
次いで、図１１に示すように、半導体基板１０１表面にゲート酸化膜１０９及び多結晶ポリシリコン膜１１０を形成する。その後、図１２に示すように、高閾値電圧を有するＰＭＯＳトランジスタが形成される領域、及び、低閾値電圧を有するＮＭＯＳトランジスタが形成される領域に開口部を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、ポリシリコン膜１１０にリンイオン（Ｐ＋）の打ち込みを行う。
【０００８】
次いで、図１３に示すように、低閾値電圧を有するＰＭＯＳトランジスタが形成される領域、及び、高閾値電圧を有するＮＭＯＳトランジスタが形成される領域に開口部を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、ポリシリコン膜１１０にヒ素イオン（Ａｓ＋）の打ち込みを行う。その後、ゲート電極部分を形成し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース／ドレイン領域をそれぞれ形成することで、異なる閾値を有する複数のトランジスタを形成する。
【０００９】
このように、半導体装置１００では、図９、１０、１２、１３に示す４つの異なる開口部を有するフォトレジストを用いて異なる閾値を有するトランジスタを形成する。
【特許文献１】特開平１０−５０８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の半導体装置では、トランジスタの極性毎に設けられるフォトレジストに加え、トランジスタの閾値電圧の違いに応じて設けられるフォトレジストを形成しなければならない。このように特許文献１に記載の半導体装置では、トランジスタの極性とトランジスタの閾値電圧の種類が増加するとフォトレジストの種類が増加する。つまり、特許文献１に記載の半導体装置では、トランジスタの種類の数に応じてフォトレジストのパターンを形成するためのレチクルの枚数と製造工程とが増加する問題がある。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置の一態様は、高い閾値電圧を有する第１のトランジスタが形成される第１の領域と、低い閾値電圧を有する第２のトランジスタが形成される第２の領域と、を備え、前記第１の領域において隣接するトランジスタの拡散領域の間隔は、前記第２の領域において隣接するトランジスタの拡散領域の間隔のよりも広いことを特徴とするものである。
【００１２】
また、本発明にかかる半導体装置の製造方法の一態様は、第１の導電型の半導体で形成されたチャネル領域を有する複数の第１のトランジスタ及び第２の導電型の半導体で形成されたチャネル領域を有する複数の第２のトランジスタが形成される第１の領域と、前記第１の領域よりも狭い間隔で、前記第１の導電型の半導体で形成されたチャネル領域を有する複数の第３のトランジスタ及び前記第２の導電型の半導体で形成されたチャネル領域を有する複数の第４のトランジスタが形成される第２の領域と、を備える半導体装置の製造方法であって、前記第１、第３トランジスタが配置される第３の領域に対応した開口部を有する第１のフォトレジストを形成する第１のフォトレジスト形成工程と、前記第１のフォトレジストをマスクとして前記第１、第３のトランジスタのチャネル領域を形成する第１の不純物を半導体基板に注入する第１の不純物注入工程と、前記第２、第４のトランジスタが配置される第４の領域に対応した開口部を有する第２のフォトレジストを形成する第２のフォトレジスト形成工程と、前記第２のフォトレジストをマスクとして前記第２、第４のトランジスタのチャネル領域を形成する第２の不純物を前記半導体基板に注入する第２の不純物注入工程と、前記半導体基板を加熱し、前記第１、第２の不純物注入工程において注入した前記第１、第２の不純物を活性化させるアニール工程と、を有するものである。
【００１３】
半導体装置では、トランジスタを配置する間隔を調節することでアニール工程における半導体基板の最高到達温度に差が生じる。そのため、本発明にかかる半導体装置及びその製造方法では、トランジスタの閾値電圧の違いに応じてトランジスタの配置間隔を調節することで、フォトレジストの種類を増やすことなく異なる閾値電圧を有するトランジスタを形成することができる。
【発明の効果】
【００１４】
本発明にかかる半導体装置及びその製造方法によれば、フォトレジストの種類を増やすことなく異なる閾値電圧を有するトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置１を上面視した場合の概略図を示す。図１に示すように、半導体装置１は、１つの装置内に第１の領域（例えば、高閾値素子形成領域）及び第２の領域（例えば、低閾値素子形成領域）とその他の領域を有する。
【００１６】
高閾値素子形成領域は、複数の高閾値トランジスタが形成される。この複数の高閾値トランジスタは、低閾値素子形成領域及びその他の領域に形成されるトランジスタよりも高い閾値電圧を有する。低閾値素子形成領域は、複数の低閾値トランジスタが形成される。この複数の低閾値トランジスタは、高閾値素子形成領域及びその他の領域に形成されるトランジスタよりも低い閾値電圧を有する。なお、以下の説明では、高閾値トランジスタ及び低閾値トランジスタはいずれもＭＯＳトランジスタであるものとする。また、その他の領域には、閾値電圧が、高閾値トランジスタよりも低く、低閾値トランジスタよりも高い標準トランジスタが形成されるものとする。
【００１７】
高閾値トランジスタは、第１の半導体（例えば、Ｎ型の半導体）で形成されるチャネル領域を有する第１のトランジスタ（例えば、高閾値ＰＭＯＳトランジスタ）と、第２の半導体（例えば、Ｐ型の半導体）で形成されるチャネル領域を有する第２のトランジスタ（例えば、高閾値ＮＭＯＳトランジスタ）を含む。低閾値トランジスタは、Ｎ型の半導体で形成されるチャネル領域を有する第３のトランジスタ（例えば、低閾値ＰＭＯＳトランジスタ）と、Ｐ型の半導体で形成されるチャネル領域を有する第４のトランジスタ（例えば、低閾値ＮＭＯＳトランジスタ）を含む。
【００１８】
本実施の形態にかかる半導体装置１では、トランジスタの閾値をトランジスタの配置間隔により調整する。ここで、高閾値素子形成領域と低閾値素子形成領域とにおけるトランジスタのレイアウトの概略図を図２（ａ）、（ｂ）に示す。
【００１９】
図２（ａ）は、高閾値素子形成領域のトランジスタのレイアウトの概略図である。図２（ａ）に示すように、高閾値素子形成領域には、Ｐ型半導体で形成されるソース／ドレイン領域ＰＳＤとゲート電極Ｇを有するＰＭＯＳトランジスタＭＰと、Ｎ型半導体で形成されるソース／ドレイン領域ＮＳＤとゲート電極Ｇを有するＮＭＯＳトランジスタＭＮと、を有する。なお、図２（ａ）に示す例では、高閾値素子形成領域に１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタとによりインバータ回路が形成される例を示したため、ゲート電極ＧがＰＭＯＳトランジスタとＮＭＯＳトランジスタとで連続する形状となっている。また、高閾値素子形成領域では、各トランジスタの間隔はＬ１とする。
【００２０】
図２（ｂ）は、低閾値素子形成領域のトランジスタのレイアウトの概略図である。図２（ｂ）に示すように、低閾値素子形成領域には、Ｐ型半導体で形成される第１の拡散領域（例えば、ソース／ドレイン領域ＰＳＤ）とゲート電極Ｇを有するＰＭＯＳトランジスタＭＰと、Ｎ型半導体で形成される第２の拡散領域（例えば、ソース／ドレイン領域ＮＳＤ）とゲート電極Ｇを有するＮＭＯＳトランジスタＭＮと、を有する。なお、図２（ｂ）に示す例では、高閾値素子形成領域に１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタとによりインバータ回路が形成される例を示したため、ゲート電極ＧがＰＭＯＳトランジスタとＮＭＯＳトランジスタとで連続する形状となっている。また、低閾値素子形成領域では、各トランジスタの間隔はＬ２とする。
【００２１】
ここで、図２（ａ）、（ｂ）に示すように、高閾値素子形成領域のトランジスタの間隔Ｌ１は、低閾値素子形成領域のトランジスタの間隔Ｌ２よりも広くなるように設定される。なお、自動配置配線によりレイアウトにおいてトランジスタの配置間隔を閾値電圧に応じて変更する場合、レイアウト工程においてレイアウトマスクを利用する。レイアウトマスクは、トランジスタを配置する領域に制限をかけるレイアウト工程における論理マスクであって、製造工程で用いられるものではない。具体的には、高閾値トランジスタを配置する場合は、高閾値トランジスタを配置する高閾値素子形成領域にのみ素子の配置を許可するレイアウトマスクを利用する。そして、素子の配置間隔を広くした素子配置ルールを適用しながら自動配置配線を行う。また、低閾値トランジスタを配置する場合は、低閾値トランジスタを配置する低閾値素子形成領域にのみ素子の配置を許可するレイアウトマスクを利用する。そして、素子の配置間隔を狭く素子配置ルールを適用しながら自動配置配線を行う。
【００２２】
このように、トランジスタの拡散領域の間隔（又は、トランジスタの間隔）を領域毎に異なるようにレイアウトを行うことで、製造時のアニール工程（ＲＴＡ：Rapid Thermal anneal）でそれぞれの領域の最高到達温度に差が生じる。図３にアニール工程における最高到達温度の違いを示す。図３に示すグラフでは、横軸に加熱時間を示し、縦軸に半導体基板の温度を示した。図３に示すように、低閾値素子形成領域の最高到達温度は、高閾値素子形成領域の最高到達温度に比べ高くなる。この温度差が、チャネル領域の不純物の活性度の違いとなり、トランジスタの閾値電圧の差を生じさせる。なお、このように最高到達温度に差が生じることは発明者らの実験によって検証されたものである。
【００２３】
次に、本実施の形態にかかる半導体装置１の製造工程について説明する。図４〜図８に半導体装置１の製造工程を示す半導体装置の断面図を示す。図４〜図８に示す例では、高閾値ＰＭＯＳトランジスタ（Ｈ−Ｖｔ  ＰＭＯＳ）、高閾値ＮＭＯＳトランジスタ（Ｈ−Ｖｔ  ＮＭＯＳ）、低閾値ＰＭＯＳトランジスタ（Ｌ−Ｖｔ  ＰＭＯＳ）、低閾値ＮＭＯＳトランジスタ（Ｌ−Ｖｔ  ＮＭＯＳ）を示す。また、図４〜図８に示す断面図に示すように、各トランジスタは、それぞれ素子分離領域ＳＴＩで分離される。
【００２４】
図４では、第１のフォトレジスト形成工程及び第１の不純物注入工程を完了した後の半導体装置１の断面図を示す。第１のフォトレジスト形成工程では、半導体基板Ｐ−ｓｕｂの上層に高閾値ＰＭＯＳトランジスタ及び低閾値ＰＭＯＳトランジスタが形成される領域に開口部を有する第１のフォトレジスト（例えば、フォトレジスト２）を形成する。第１の不純物工程では、フォトレジスト２をマスクとして、半導体基板Ｐ−ｓｕｂに不純物を注入する。第１の不純物注入工程では、ＰＭＯＳトランジスタのウェル領域（例えばＮウェル）を形成するため不純物注入処理と、チャネル領域を形成するための２回の不純物注入処理の合計３回の不純物注入処理が行われる。Ｎウェルを形成する不純物注入処理では、例えばリンイオンの注入が行われる。チャネル領域を形成するための不純物注入処理では、まずチャネルストパー層１０を形成するためにＰ型の不純物を注入する処理が行われ、続いてチャネル領域１２を形成するために第１の不純物（例えばＮ型の不純物）を注入する処理が行われる。
【００２５】
図５では、第２のフォトレジスト形成工程及び第２の不純物注入工程を完了した後の半導体装置１の断面図を示す。第２のフォトレジスト形成工程では、半導体基板Ｐ−ｓｕｂの上層に高閾値ＮＭＯＳトランジスタ及び低閾値ＮＭＯＳトランジスタが形成される領域に開口部を有する第２のフォトレジスト（例えば、フォトレジスト３）を形成する。第２の不純物工程では、フォトレジスト３をマスクとして、半導体基板Ｐ−ｓｕｂに不純物を注入する。第２の不純物注入工程では、ＮＭＯＳトランジスタのウェル領域（例えばＰウェル）を形成するため不純物注入処理と、チャネル領域を形成するための不純物注入処理の合計２回の不純物注入処理が行われる。Ｐウェルを形成する不純物注入処理では、例えばボロンイオンの注入が行われる。チャネル領域を形成するための不純物注入処理では、まずチャネル領域２０を形成するために第２の不純物（例えばＰ型の不純物）を注入する処理が行われる。
【００２６】
図６では、再度、第１のフォトレジスト形成工程を行い、加えて第３の不純物注入工程を行った後の半導体装置１の断面図を示す。図６に示す第１のフォトレジスト形成工程では、再度フォトレジスト２を半導体基板Ｐ−ｓｕｂの上層に形成する。そして、第３の不純物工程では、フォトレジスト２をマスクとして、半導体基板Ｐ−ｓｕｂに不純物を注入する。第３の不純物注入工程において注入される不純物は、Ｐ型不純物である。第３の不純物工程では。Ｐ型不純物層１２が形成される。この、Ｐ型不純物層１２により、ＰＭＯＳトランジスタの閾値電圧Ｖｔの制御性を向上させることができる。
【００２７】
図７では、再度、第２のフォトレジスト形成工程を行い、加えて第４の不純物注入工程を行った後の半導体装置１の断面図を示す。図７に示す第２のフォトレジスト形成工程では、再度フォトレジスト３を半導体基板Ｐ−ｓｕｂの上層に形成する。そして、第４の不純物工程では、フォトレジスト３をマスクとして、半導体基板Ｐ−ｓｕｂに不純物を注入する。第４の不純物注入工程において注入される不純物は、Ｐ型不純物である。第４の不純物工程では。Ｐ型不純物層２１が形成される。この、Ｐ型不純物層２１により、ＮＭＯＳトランジスタの閾値電圧Ｖｔの制御性を向上させることができる。なお、図６、７に示した工程では、図４、５に示した工程と同一のフォトレジストが形成されるため、図６、７に示す工程を図４、５に示す工程と同時に行うことができる。この場合、図６、図７に示す工程を別途行う必要はない。
【００２８】
その後、半導体基板Ｐ−ｓｕｂを過熱してアニール処理を行う。このアニール処理では、高閾値素子形成領域と低閾値素子形成領域との間に図３に示すような最高到達温度の差が生じる。この温度差によって、第１、第３の不純物注入工程で高閾値素子形成領域に形成したチャネル領域と第２、第４の不純物注入工程で低閾値形成領域に形成したチャネル領域において、不純物の活性度に差が生じる。この活性度の違いにより、その後に形成されるトランジスタの閾値電圧に差が生じる。
【００２９】
アニール工程を経た後、ゲート電極及び拡散領域（例えば、ソース／ドレイン領域）を形成することでトランジスタが形成される。図８にトランジスタ形成後の半導体基板１の断面図を示す。図８に示すように、各トランジスタは、ゲート電極３１とゲート電極３１の上層に形成される酸化シリコン膜３２を有する。また、ＰＭＯＳトランジスタは、ソース／ドレイン領域１３を有し、ＮＭＯＳトランジスタは、ソース／ドレイン領域２２を有する。
【００３０】
上記説明より、本実施の形態にかかる半導体装置１は、異なる閾値電圧を有するトランジスタを形成する場合に、トランジスタの配置間隔の違いにより生じるアニール工程における最高到達温度の差に基づき閾値電圧の差を設定する。つまり本実施の形態にかかる半導体装置１では、閾値電圧の違いにより、不純物の濃度を調節する必要がない。従って、半導体装置１は、１類のフォトレジストに基づく不純物注入工程により異なる閾値を有するトランジスタを形成することができる。これにより、半導体装置１は、フォトレジストの種類を削減できるため、フォトレジストを形成するためのレチクルの枚数を削減することができる。なお、本実施の形態にかかる半導体装置１においても従来と同様にトランジスタの極性毎に異なるフォトレジストを準備する。
【００３１】
本実施の形態にかかる半導体装置１では、トランジスタの配置間隔によりトランジスタの閾値電圧に違いを設けた。一実験結果では、このような製造工程において形成したトランジスタでは、高閾値トランジスタと低閾値トランジスタのゲート電圧を同一にした場合に、高閾値トランジスタの電流駆動能力が低閾値トランジスタの電流駆動能力に比べて１５％程度低下することが確認されている。つまり、本実施の形態にかかる半導体装置１では、閾値電圧の異なるトランジスタ毎にチャネル領域の不純物濃度を変更することなく、有意な閾値電圧の差を有するトランジスタを形成することができる。
【００３２】
さらに、本実施の形態にかかる半導体装置１では、ＰＭＯＳトランジスタのチャネル領域及びＮＭＯＳトランジスタのチャネル領域をそれぞれ１種類のフォトレジストで形成できるため、製造工程を簡略化することができる。
【００３３】
また、半導体装置１において形成される閾値電圧が異なるトランジスタは、同じ不純物注入工程で不純物が注入される。そのため、半導体装置１は、閾値電圧が異なるトランジスタであってもチャネル領域の不純物濃度が同一である。
【００３４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、高閾値電圧のトランジスタと低閾値電圧のトランジスタを形成する場合について述べたが、トランジスタの配置間隔を高閾値素子形成領域において設定される間隔Ｌ１より狭く、低閾値素子形成領域において設定される間隔Ｌ２より広くすることで、高閾値トランジスタよりも低く、低閾値トランジスタよりも高い閾値電圧を有するトランジスタを形成することも可能である。また、上記実施の形態では、埋め込みチャネル型のトランジスタを形成する場合について説明したが、表面チャネル型のトランジスタであっても、上記実施の形態と同様にトランジスタの間隔により閾値電圧を制御することが可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１にかかる半導体装置を上面視した場合の概略図である。
【図２】実施の形態１にかかる半導体装置における高閾値素子形成領域及び低閾値素子形成領域のトランジスタ配置の概略図である。
【図３】実施の形態１にかかる半導体装置のアニール工程における半導体基板の温度変化を示すグラフである。
【図４】実施の形態１にかかる半導体装置の一工程を示す断面図である。
【図５】実施の形態１にかかる半導体装置の一工程を示す断面図である。
【図６】実施の形態１にかかる半導体装置の一工程を示す断面図である。
【図７】実施の形態１にかかる半導体装置の一工程を示す断面図である。
【図８】実施の形態１にかかる半導体装置の一工程を示す断面図である。
【図９】従来の半導体装置の一工程を示す断面図である。
【図１０】従来の半導体装置の一工程を示す断面図である。
【図１１】従来の半導体装置の一工程を示す断面図である。
【図１２】従来の半導体装置の一工程を示す断面図である。
【図１３】従来の半導体装置の一工程を示す断面図である。
【図１４】従来の半導体装置の一工程を示す断面図である。
【符号の説明】
【００３６】
１    半導体装置
２、３    レジスト
１０    ストッパー層
１１、２０    チャネル領域
１２、２１    Ｐ型不純物層
１３、２２    ソース／ドレイン領域
３１    ゲート電極
３２    酸化シリコン膜
【図１】
2010034187.tif 000003
【図２】
2010034187.tif 000004
【図３】
2010034187.tif 000005
【図４】
2010034187.tif 000006
【図５】
2010034187.tif 000007
【図６】
2010034187.tif 000008
【図７】
2010034187.tif 000009
【図８】
2010034187.tif 000010
【図９】
2010034187.tif 000011
【図１０】
2010034187.tif 000012
【図１１】
2010034187.tif 000013
【図１２】
2010034187.tif 000014
【図１３】
2010034187.tif 000015
【図１４】
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