【手続補正書】
【提出日】平成17年3月25日(2005.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線の方向に、前記複数のビット線のそれぞれと対をなすように配置された複数のサーチ線と、
前記複数のビット線に交差する方向に配置された複数のワード線と、
前記複数のワード線の方向に配置された複数のメインマッチ線と、
前記メインマッチ線の方向に、前記複数のメインマッチ線のそれぞれと対をなすように配置された複数のサブマッチ線と、
前記複数のビット線と前記複数のワード線のそれぞれの交点に配置されたメモリセルと、
前記複数のサブマッチ線のそれぞれに接続されたサブマッチ判定回路と、
前記複数のメインマッチ線のそれぞれに接続されたメインマッチ判定回路とを備え、
前記メモリセルは、対応する前記複数のサブマッチ線の一に接続されるとともに、対応するサブマッチ判定回路を介して前記複数のメインマッチ線の一に接続され、前記複数のサーチ線を介して入力された情報と前記メモリセルに保持された情報との比較を行うことを特徴とする半導体装置。
【請求項２】
前記メモリセルは、前記複数のサブマッチ線に偶数個接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセルは、メモリセル二つを用いて４通りの情報を記憶することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メモリセルは、前記複数のサブマッチ線のそれぞれと接地電極との間に電流経路を形成するように接続された第１および第２のＭＯＳトランジスタと、
二値情報を保持する記憶回路とをそれぞれ有し、
前記第１のＭＯＳトランジスタは、そのゲート電極に前記複数のサーチ線が接続され、
前記第２のＭＯＳトランジスタは、そのゲート電極に前記の記憶回路が接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記の記憶回路は、第３のＭＯＳトランジスタとキャパシタとを有し、読み出しと書き込みを所定の時間間隔毎にリフレッシュ動作を行いながら情報を保持することを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１の信号線群と第２の信号線群とを接続するように配置された入出力回路と、第１のレジスタと、エンコーダと、エントリ圧縮回路と、メモリアレイとを有する半導体装置において、
前記入出力回路は、第１または第２の情報を前記第２の信号線群に出力し、
前記第１のレジスタは、前記第１の情報を保持し、
前記エンコーダは、前記第２の信号線群を介して受信した前記第１および第２の情報に基づいて符号化した第３の情報を第３の信号線群に出力し、
前記エントリ圧縮回路は、前記第３の信号線群を介して連続して入力される複数の前記第３の情報に論理演算を行うことにより第４の情報を発生させて第４の信号線群に出力し、
前記のメモリアレイは、前記第４の信号線群を介して入力された前記第４の情報を記憶すると共に、前記第３の信号線群を介して入力された前記第３の情報との比較動作を行うことを特徴とする半導体装置。
【請求項７】
前記エンコーダは、複数のビット毎に符号化を行うことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記エントリ圧縮回路は、第１の複数のレジスタと、比較回路と、OR演算回路とを有し、
前記第１の複数のレジスタは、複数の前記第３の情報を記憶し、
前記比較回路は、前記第１の複数のレジスタにそれぞれ記憶された情報をビット毎に比較し、
前記のOR演算回路は、前記比較回路の比較結果に応じて、前記複数のレジスタにそれぞれ記憶された情報に対してビット毎にOR演算を行うことにより前記第４の情報を発生することを特徴とする請求項７に記載の半導体装置。
【請求項９】
第２および第３のレジスタと、デコーダと、エントリ展開回路とを有し、
前記エントリ展開回路は、前記第４の信号線群を介して前記メモリアレイから読み出した前記第４の情報を分割して第１の複数の情報を発生して記憶し、
前記デコーダは、第５の信号線群を介して受信した前記第１の複数の情報のそれぞれを復号して得られる複数の前記第１および第２の情報を記憶し、
前記第２のレジスタは、第５の信号線群を介して受信した複数の前記第１の情報を記憶し、
前記第３のレジスタは、前記第５の信号線群を介して受信した複数の前記第２の情報を記憶し、
前記第２および第３のレジスタに保持された複数の前記第１および第２の情報を、前記第２の信号線群から前記入出力回路を介して前記第１の信号線群に出力することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
カウンタと、ダイナミック型メモリセルからなるメモリアレイとを有し、
前記カウンタは、リフレッシュ動作において、前記複数のメモリセルを選択的に選択するためのロウ・アドレスを発生することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
複数のビット線と、
前記複数のビット線の方向に、前記複数のビット線のそれぞれと対をなすように配置された複数のサーチ線と、
前記複数のビット線に交差する方向に配置された複数のワード線と、
前記複数のワード線の方向に配置された複数のメインマッチ線と、
前記メインマッチ線の方向に、前記複数のメインマッチ線のそれぞれと対をなすように配置された複数のサブマッチ線と、
前記複数のビット線と前記複数のワード線のそれぞれの交点に配置されたメモリセルと、
前記複数のサブマッチ線のそれぞれに接続されたサブマッチ判定回路と、
前記複数のメインマッチ線のそれぞれに接続されたメインマッチ判定回路とを備え、
前記メモリセルは、前記複数のサブマッチ線に接続され、前記複数のサーチ線を介して入力された情報と前記メモリセルに保持された情報との比較動作において、前記複数のサブマッチ線が放電されることにより対応する情報が一致したと判定することを特徴とする半導体装置。
【請求項１２】
前記複数のサブマッチ線と、それに対応する前記複数のメインマッチ線との間に配置されたサブマッチ判定回路を複数有し、
前記サブマッチ判定回路は、第１および第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、該ＭＯＳトランジスタの一端子である第１電極と前記複数のサブマッチ線との間に電流経路を形成するように接続され、
前記第２のＭＯＳトランジスタは、該ＭＯＳトランジスタの一端子である第２電極と前記複数のメインマッチ線との間に電流経路を形成するように接続されるとともに、前記第２のＭＯＳトランジスタのゲート電極には、前記複数のサブマッチ線が接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１電極には第１の電源電圧が供給され、
前記第２電極には第２の電源電圧が供給され、
前記第１の電源電圧は前記第２の電源電圧よりも高電位であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
複数のビット線と、
前記複数のビット線に交差する方向に配置された複数のワード線と、
前記複数のビット線と前記複数のワード線のそれぞれの交点に配置されたメモリセルを備え、
前記メモリセルは、いずれかのビットが必ず論理値‘１’となるような共通のブロック符号による第一の情報と第二の情報との比較を行うことを特徴とする半導体装置。
【請求項１５】
前記複数のワード線の方向に配置された複数のメインマッチ線と、
前記メインマッチ線の方向に、前記複数のメインマッチ線のそれぞれと対をなすように配置された複数のサブマッチ線とを備え、
前記メモリセルは、対応する前記複数のサブマッチ線の一つに接続されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記複数のサブマッチ線のそれぞれに接続されたサブマッチ判定回路と、
前記複数のメインマッチ線のそれぞれに接続されたメインマッチ判定回路とを備え、
前記メモリセルは、対応する前記サブマッチ判定回路を介して前記複数のメインマッチ線の一つに接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項１７】
前記サブマッチ判定回路は、対応する符号ブロックにおける比較結果に応じて対応する前記複数のメインマッチ線の一つを駆動し、
前記メインマッチ判定回路は、対応する前記複数のメインマッチ線の一つに発生された微小信号を弁別することにより、エントリ全体の比較結果を判定することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
プロセッサと、
検索デバイスと、
コンテント・メモリを備え、
前記プロセッサは、データ・バスを介して前記検索デバイスと接続されると共に、
コンテント・バスを介して前記コンテント・メモリと接続され、
前記検索デバイスと前記コンテント・メモリは、コンテント・メモリ・アドレス・バスを介して接続され、
前記検索デバイスは、前記ネットワーク・プロセッサから入力された第一の情報および第二の情報を、いずれかのビットが必ず論理値‘1’となるような共通のブロック符号に変換して比較を行うことを特徴とする情報検索システム。
【請求項１９】
前記検索デバイスは、
複数のビット線と、
前記複数のビット線に交差する方向に配置された複数のワード線と、
前記複数のワード線の方向に配置された複数のメインマッチ線と、
前記メインマッチ線の方向に、前記複数のメインマッチ線のそれぞれと対をなすように配置された複数のサブマッチ線と、
前記複数のビット線と前記複数のワード線のそれぞれの交点に配置されたメモリセルを備え、
前記メモリセルは、対応する前記複数のサブマッチ線の一つに接続されることを特徴とする請求項１８に記載の情報検索システム。
【請求項２０】
前記プロセッサは、前記第一の情報に関する情報を、エントリ・カウント信号を介して前記検索デバイスと共有することを特徴とする講求項１８に記載の情報検索システム。
【請求項２１】
エンコーダと、
メモリアレイを備え、
前記エンコーダは、第１および第２の情報に基づいて、いずれかのビットが必ず論理値‘１’となるようなブロック符丹を発生すると共に、第１の信号線群を介して前記メモリアレイに出力し、
前記メモリアレイは、前記ブロック符号による第３の情報と第４の情報との比較を行うことを特徴とする半導体装置。
【請求項２２】
前記ブロック符号は、前記第３および第４の情報に共通であることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記メモリアレイは、
複数のビット線と、
前記複数のビット線に交差する方向に配置された複数のワード線と、
前記複数のビット線と前記複数のワード線のそれぞれの交点に配置されたメモリセルと、
前記複数のワード線の方向に配置された複数のメインマッチ線と、
前記メインマッチ線の方向に、前記複数のメインマッチ線のそれぞれと対をなすように配置された複数のサブマッチ線とを備え、
前記メモリセルは、対応する前記複数のサブマッチ線の一つに接続されることを特徴とする請求項２２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
非特許文献２は、別のＴＣＡＭセル構成を記載する。図４に非特許文献２のFig.2のセル構成を示す。このセルは、NMOSトランジスタT1、T2、T4、T6とキャパシタC1、C2により蓄積ノードN1、N2を構成し、三値情報を記憶する。また、トランジスタT3、T4、T5、T6によるXNOR演算機能を有し、記憶情報と入力情報との比較を行う。
まず、メモリ機能について説明する。三値情報は、情報‘1’、情報‘0’、 Don't care状態を表す情報‘X’である。高電圧を論理‘1’、低電圧を論理‘0’とすると、蓄積ノード（N1,N2）の論理値は、情報‘1’の場合（1,0）、情報‘0’の場合（0,1）、情報‘X’の場合（0,0）である。記憶情報のリフレッシュはトランジスタT1、T2を介して行われ、同図では省略されているが、ビット線BL1、BL2にそれぞれ接続されたセンスアンプを用いて読み出しと再書き込みが行われる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
次に、XNOR演算機能について説明する。記憶情報と比較される情報は、サーチ線SL1、SL2 を介して入力され、三値情報である。その内訳は、情報‘1’と情報‘0’、さらに、マスク状態を表す情報‘X’である。比較動作において双方の情報が一致した場合、高電圧にプリチャージされたマッチ線MLと低電圧（例えば接地電圧VSS）に固定された放電線DCLとの間に電流経路が形成されないので、マッチ線はプリチャージ電圧に保持される。一方、双方の情報が異なる場合、マッチ線MLと放電線DCLとの間に電流経路が形成されるので、マッチ線MLは放電される。以上の動作によるマッチ線MLの電圧変化を、図示されていないマッチ線センスアンプで弁別することにより、比較結果を判定する。なお、記憶情報や入力情報が‘X’の場合は、マッチ線MLと放電線DCLとの間に電流経路が形成されないので、一致と判定される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
特許文献１は、さらに別のＴＣＡＭセル構成を記載する。図５に特許文献１のFig.4のセル構成を示す。このセルTMCは、マッチ線MLと比較データ線C0〜C3との交点にそれぞれ配置された４つのメモリセルHMC0〜HMC3で構成される。メモリセルの各々は、NMOSトランジスタT51、T52と記憶回路SCで構成される。記憶回路SCとトランジスタT51のゲート電極とが接続されるノードを記憶ノードと呼び、同図ではメモリセル毎に区別するために、記憶ノードD0〜D3が明示されている。このようなセルTMCは、例えば図４に示したようなＴＣＡＭセル２つ分の回路構成に相当するので、ツインＴＣＡＭセルと呼ばれている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
非特許文献３は、ＩＰアドレスの検索アルゴリズムに使用する経路検索テーブルを記載する。インターネット・プロトコル・バージョン・４（ＩＰｖ４）では、ＩＰアドレスは、３２ビットの２進数で表記される。また、３２ビットの２進数で表記されたＩＰアドレスを、８ビットずつに区切って、４組の１０進数で表記することも可能である。例えば、10進数表記のＩＰアドレス130.86.16.66は、２進数で10000010_01010110_00010000_01000010と表される。ＩＰアドレスの上位ビット（左側の複数の桁）は、階層構造をなすインターネット網の上位レベルであるネットワーク、下位ビット（右側の桁）は、下位レベルであるホストを表している。特に、ネットワークを表す上位ビットをバイナリ値、それに続く下位ビットをアスタリスク記号‘＊’でそれぞれ表記したものをアドレス・プリフェックス（address prefix）と呼ぶ。例えば、address prefix：アドレス・プリフェックス1000001001010110*は、上位ビットが1000001001010110で始まる、２の１６乗通りのアドレスを示す。また、prefix：1000001001010110*は、ＩＰアドレスと同様に、１０進数で130.86/16と表記することも可能である。ここで、スラッシュ‘/’に続く数字はprefix長を示す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
なお、これまでは、エントリがターナリ表記で八つに展開される場合を例に、符号化と書き込み方法を説明してきた。しかし、入力されるエントリの数は様々であるので、エントリ数に依らず、符号化したエントリを二つのテンポラリ・エントリ・レジスタに転送しながら圧縮を行って正しくメモリアレイに書き込む必要がある。このため、特に、エントリがターナリ表記で一個であった場合は、そのエントリを２回入力することとする。例えば、３０（１０進数）だけを書き込む場合について説明すると、まず、マスク情報‘11111111’を入力し、マスク・レジスタに記憶する。このマスク情報と、次に入力する二値情報‘00011110’を用いて符号化を行い、ブロック符号‘0001 0010 1000 0100’を第一テンポラリ・エントリ・レジスタを介して第二テンポラリ・エントリ・レジスタに記憶する。次に、これらと同じ情報を入力して、ブロック符号‘0001 0010 1000 0100’を第一テンポラリ・エントリ・レジスタに記憶する。以上から、第一および第二テンポラリ・エントリ・レジスタに保持されたエントリをビット毎に比較して、データパターンの異なる符合ブロックの数を調べる。この場合、双方のテンポラリ・エントリ・レジスタに保持されたエントリは同じブロック符合であるので、異なるブロックはない。したがって、第一および第二テンポラリ・エントリ・レジスタに保持されたエントリについてビット毎にOR演算を行った結果は変わらず、OR演算する前と同じ符号が第一テンポラリ・エントリ・レジスタに記憶される。このような動作により、３０（１０進数）に対するブロック符号‘0001 0010 1000 0100’を、確実にメモリアレイに書き込むことが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
各種レジスタは、データ・バスDQの信号線数に応じた複数ビットのレジスタでそれぞれ構成される。同図では、データ・バスDBSを介してデータを受信するためのレジスタとして、マスク・レジスタMKREGとコンパランド・レジスタCPREGの二つが示されている。第一のマスク・レジスタMKREGは、ＴＣＡＭにおける第三の情報‘X’や‘MASK’を所望のビットに発生するための情報を記憶し、マスク信号バスMKBSを介して後述するエントリ・エンコーダENCDRに入力する。コンパランド・レジスタCPREGは、検索動作で入力された検索キーを記憶する。この検索キーは、検索動作で一致するエントリがなかった場合に、前述したエントリ圧縮回路CMPを介してメモリアレイMAへ書き込まれる。また、同図には、データ・バスDBSを介してデータを送信するためのレジスタとして、読み出しマスク・レジスタRMKREGと読み出し二値情報レジスタRBREGの二つが示されている。第一の読み出しマスク・レジスタRMKREGは、後述するエントリ・デコーダDCDRから第三のエントリ・バスTEBSを介して受信した第三の情報‘X’を記憶し、さらにデータ・バスDBSを介してデータ入出力回路DIOへ出力する。第二の読み出し二値情報レジスタRBREGは、読み出しマスク・レジスタRMSKREGと同様に、エントリ・デコーダDCDRから第三のエントリ・バスTEBSを介して受信した二値情報を記憶し、さらにデータ・バスDBSを介してデータ入出力回路DIOへ出力する。
データ・バスDBSを介してアドレス信号の授受を行うレジスタは、バースト・ライト・レジスタWREG、ネクスト・フリーアドレス・レジスタNREG、バースト・リード・レジスタRREGの三つが示されている。第一のバースト・ライト・レジスタWREGは、バースト・ライト動作における１サイクル目のロウ・アドレスとバースト長とを記憶し、バースト・ライト動作が始まるとエントリの圧縮動作と協調しながらカウントアップして２サイクル目以降のアドレスを発生する。第二のネクスト・フリーアドレス・レジスタNREGは、エントリが空のロウ・アドレスを記憶する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
サブマッチ判定回路SMD00は、二つのNMOSトランジスタT621、T622で構成される。一方のトランジスタT621は、サブマッチ線SML00をプリチャージ電圧VPCに充電する。ゲート電極をプリチャージ起動信号線PC、ドレイン電極をサブマッチ線SML00にそれぞれ接続し、ソース電極にプリチャージ電圧VPCを印加する。他方のトランジスタT622は、サブマッチ線の電圧変化に応じて、メインマッチ線MML0を駆動する。ゲート電極をサブマッチ線SML00、ドレイン電極をメインマッチ線MML0に接続する。また、接地電圧VSSをソース電極に印加する。なお、トランジスタT622は、待機時において、ゲート電極がプリチャージ電圧VPCに印加されているので導通状態にあり、メインマッチ線MML0を接地電圧VSSにプリチャージする役割も果たす。また、トランジスタT621をPMOSトランジスタとする構成もあり得るが、メモリアレイ内でウェル分離が複数必要になるので面積が大きくなる。このため、アレイ面積抑制の観点で、NMOSトランジスタを用いた方が望ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
《検索動作》
以下の動作説明においては、プリチャージ起動信号線PCに供給される電圧を、ワード線に供給する昇圧電圧と同じであるものとしてVPPと表す。この昇圧電圧VPPは、アレイ電圧VDLよりも高い電圧であり、その差がNMOSトランジスタのしきい値以上になるように設定されているものとする。また、メインマッチ判定回路内のセンスアンプSAが微小電圧の分別に用いる参照電圧をVREFと表す。この参照電圧VREFは、接地電圧VSSとアレイ電圧VDLとの間の電圧レベルに設定されているものとする。なお、メモリセル内の記憶ノードは、電源電圧VDDまたは接地電圧VSSに駆動されるものとする。高電圧レベルをアレイ電圧VDLとすることもできるが、十分な読み出し信号量を発生しながら確実に記憶情報を読み出すためには、アレイ電圧VDLよりも高い電源電圧VDDとすることが好ましい。また、検索動作における消費電力のためにも、後述するように、サーチ線の高電圧を電源電圧VDDよりも低い電圧とするのが望ましいので、記憶ノードの高電圧をアレイ電圧VDLとは別の電圧に設定するのが理想的である。これらの仮定に基づき、検索動作について説明する。
はじめに、図１０に従って、検索キーとエントリとが一致する場合の検索動作を説明する。ここでは、説明を簡単にするために、図１に示したメモリアレイが、１本のワード線あたり２つのメモリブロックを有する構成であるものと仮定する。また、注目するワード線WL0上には、１〜３（１０進数）の範囲に対応するエントリが記憶されており、１（１０進数）に対応する検索キーとの比較が行われるものと仮定する。したがって、図１０では、ブロック符号化されたエントリ‘0001 1110’に応じて、メモリブロックMB00内の記憶ノードN00およびメモリブロックMB01内の記憶ノードN11〜N13が接地電圧VSS、メモリブロックMB01内のN01〜N03およびメモリブロックMB00内の記憶ノードN10が電源電圧VDDに保持されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
＜実施例２＞
次に、実施例１で説明したOne-hot-spotブロック符号を用いた情報の検索動作を行うＴＣＡＭのメモリアレイ構造の別な例を説明する。この構造の特徴は、３ビット単位に符号化を行うのに対して、メモリブロックを八つのメモリセルで構成する点にある。図１２は、この点に注目して図９に対応させ、八つのメモリセルMCi（i=0,1,…,7）で構成されたメモリブロックTMB00が示されている。また、図２６は、図２３に対応させて、０〜３１（１０進数）に対する符号をそれぞれ示している。８ビットのバイナリ値に対応する符号は、１ブロックあたり８ビット（＝２の３乗ビット）の符号を３ブロック羅列した２４ビットからなるデータパターンである。ここで、三つの符号ブロックを左から降順でBTD2、BTD1、BTD0と表すことにする。また、符号ブロックBTDi（i=0,1,2）の要素を、エントリは左から降順で（Ni7,Ni6,…,Ni0）、検索キーは（SLi7,SLi6,…,SLi0）と示すことにする。なお、３ビット単位で符号化されていることを明示するために、以下では、各符号ブロックの間に空白が挿入されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
なお、本実施例による符号は、図２３に示した２ビット単位の符号と同様に、バイナリ値に対応して符号化された検索キーのデータパターンには論理値‘1’が一つしか含まれない。また、符号化するビット単位が大きいので、検索動作におけるサーチ線の充放電電力をより低減できるという効果が得られる。また、これまでは、１０進数が１増加する毎に、論理値‘1’を左へ１ビット移動させたデータパターンによる符号を説明してきた。しかし、データパターンはこれに限定されず、他のデータパターンも可能である。例えば、０〜７（１０進数）に対する符号ブロックBTD0を、図２６とは逆に、論理値‘1’がN07（またはSL07）からN00（またはSL00）へ右に１ビットずつ移動するようなデータパターンとすることも可能である。この場合も、図２６と同じように、１〜３０（１０進数）の範囲を３つのブロック符号で表記できる。さらに、これまでは説明を簡単にするため、０〜３１（１０進数）について考えてきた。しかし、隣り合う下位の符号ブロック（ここでは、ブロックBTD0およびBTD1）のデータパターンが共に‘10000000’に到達した場合、一つ上位の符号ブロック（ここではブロックBTD2）における論理値‘1’を左へ（ここではN30（またはSL30）からN31（またはSL31）へ）１ビット移動させた状態で、再び符号ブロックBTD0およびBTD1のデータパターンを割り振るというように、以上の手順を拡張すると、３１〜２５５（１０進数）に対する符号も定義可能なことは、容易に推測することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
次に、図１８に従って、検索キーとエントリとが一致する場合の検索動作を説明する。ここでは、注目するワード線WL0上には、２つのメモリブロックMB00、MB01が接続されており、対応するサブマッチ線SML00、SML01の各々に接続されたサブマッチ判定回路には、ブロックマスク信号BMSKB0、BMSKB1がそれぞれ接続されているものと仮定する。また、図１４と同様に、１〜３（１０進数）の範囲に対応するエントリが記憶されており、０〜３（１０進数）に対応する検索キーとの比較が行われるものと仮定する。したがって、図１８では、ブロック符号化されたエントリ‘0001 1110’に応じて、メモリブロックMB00内の記憶ノードN00およびメモリブロックMB01内の記憶ノードN11〜N13が接地電圧VSS、メモリブロックMB01内のN01〜N03およびメモリブロックMB01内の記憶ノードN10が電源電圧VDDに保持されている。
検索動作が始まると、符号化された検索キー‘0001 0000’に応じて、サーチ線SL00〜SL03、SL11〜SL13を接地電圧VSSにそれぞれ保持したまま、接地電圧VSSとなっているサーチ線SL10をアレイ電圧VDLに駆動する。ここで、メモリブロックMB01内のメモリセルMC0において、トランジスタT612、T613が共に導通状態となるので、プリチャージ電圧VPCとなっているサブマッチ線SML01が放電される。一方、メモリブロックMB00において導通状態となるトランジスタは、メモリセルMC1〜MC3内のトランジスタT613だけであるので、いずれのメモリセルにおいてもサブマッチ線SML00と接地電極との間に電流経路が形成されず、サブマッチ線SML00はプリチャージ電圧VPCに保たれる。しかし、アレイ電圧VDLとなっているブロックマスク信号BMSKB0が接地電圧VSSに駆動されることにより、サブマッチ判定回路SMD00内のトランジスタT624がカットオフされるので、接地電位VSSとなっているメインマッチ線MML0は、メインマッチ判定回路MMD0により充電されて、比較結果が一致と判定される。
以上の構成と動作により、サブマッチ判定回路SMD00に対応する検索キーが情報‘XX’だった場合に、サブマッチ線SML00をプリチャージ電圧VPCに保ちながら、マッチ線MML0と接地電極との間の電流経路を遮断することが可能となる。すなわち、検索キー‘XX’に応じたサーチ線の活性化本数を低減すると共に、サブマッチ線の充放電動作を停止することができて、検索動作の消費電力をさらに抑制することが可能となる。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2005190543.tif 000001
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2005190543.tif 000002
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2005190543.tif 000003
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2005190543.tif 000004
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2005190543.tif 000005
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2005190543.tif 000006
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2005190543.tif 000007
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図２９
【補正方法】変更
【補正の内容】
【図２９】
2005190543.tif 000008