(57)【要約】【課題】ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる。【解決手段】シリコン基板１上に高耐圧絶縁膜ＩＨ１を形成した後、高耐圧絶縁膜ＩＨ１の表面を削って膜厚を薄くし、高耐圧絶縁膜ＩＨ１と隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。高耐圧絶縁膜ＩＨ１は、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして形成し、中耐圧絶縁膜ＩＭ１は高耐圧絶縁膜ＩＨ１より薄くなるようにして形成する。高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜として、中耐圧絶縁膜ＩＭ１は中耐圧ＭＩＳトランジスタのゲート絶縁膜として形成する。【選択図】図９
2010183003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタを形成する工程は、
（ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜の表面を削って膜厚を薄くする工程と、
（ｃ）前記半導体基板上において前記第１絶縁膜を形成した領域とは別の領域に、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程とを有し、
前記（ａ）工程では、熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｃ）工程では、前記第１絶縁膜よりも薄くなるようにして、前記第２絶縁膜を形成し、
前記第１絶縁膜は前記第１トランジスタの前記ゲート絶縁膜として形成し、前記第２絶縁膜は前記第２トランジスタの前記ゲート絶縁膜として形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、更に、
（ｄ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｅ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｆ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｄ）〜（ｆ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記第１トランジスタと前記第２トランジスタとは、前記分離部によって隔てられるようにして形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｇ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｆ）工程の後に、更に、
（ｈ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｄ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｆ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｈ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタを形成する工程は、
（ａ）前記半導体基板上の一部に、他の領域よりも低い窪み部を形成する工程と、
（ｂ）前記半導体基板の窪み部に、第１絶縁膜を形成する工程と、
（ｃ）前記半導体基板上において前記第１絶縁膜を形成した領域とは別の領域に、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程とを有し、
前記（ａ）工程では、前記半導体基板上の一部にドライエッチングを施すことで、前記半導体基板の窪み部を形成し、
前記（ｂ）工程では、熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｃ）工程では、前記第１絶縁膜よりも薄くなるようにして、前記第２絶縁膜を形成し、
前記第１絶縁膜は前記第１トランジスタの前記ゲート絶縁膜として形成し、前記第２絶縁膜は前記第２トランジスタの前記ゲート絶縁膜として形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｂ）工程後、前記（ｃ）工程に至る前に、更に、
（ｄ）前記第１絶縁膜の下部の領域に位置する前記半導体基板の不純物濃度を調整する工程を有し、
前記（ｄ）工程では、前記第１絶縁膜を透過させるようにして前記半導体基板にイオン注入を施すことで、前記不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｂ）工程後、前記（ｄ）工程に至る前に、更に、
（ｅ）前記第１絶縁膜の表面を削って膜厚を薄くする工程を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、更に、
（ｆ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｇ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｈ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｆ）〜（ｈ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記第１トランジスタと前記第２トランジスタとは、前記分離部によって隔てられるようにして形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｆ）工程に至る前に、更に、
（ｉ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｈ）工程の後に、更に、
（ｊ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｆ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｈ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｊ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去する半導体装置の製造方法。
【請求項９】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタを形成する工程は、
（ａ）前記半導体基板上の一部に、他の領域よりも低い窪み部を形成する工程と、
（ｂ）前記半導体基板の前記窪み部の底を覆うように、第１酸化シリコン膜を形成する工程と、
（ｃ）前記半導体基板の前記窪み部を埋め込むようにして、第２酸化シリコン膜を形成する工程と、
（ｄ）前記半導体基板の前記窪み部以外に堆積した前記第２酸化シリコン膜を除去することで、前記第１酸化シリコン膜および前記第２シリコン膜からなる第１絶縁膜を形成する工程と、
（ｅ）前記半導体基板上において前記第１絶縁膜を形成した領域とは別の領域に、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程とを有し、
前記（ａ）工程では、前記半導体基板上の一部にドライエッチングを施すことで、前記半導体基板の前記窪み部を形成し、
前記（ｂ）工程では、熱酸化法によって、前記第１酸化シリコン膜を形成し、
前記（ｃ）工程では、化学気相成長法によって、前記第２酸化シリコン膜を形成し、
前記（ｄ）工程では、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｅ）工程では、前記第１絶縁膜よりも薄くなるようにして、前記第２絶縁膜を形成し、
前記第１絶縁膜は前記第１トランジスタの前記ゲート絶縁膜として形成し、前記第２絶縁膜は前記第２トランジスタの前記ゲート絶縁膜として形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程後、前記（ｃ）工程に至る前に、更に、
（ｆ）前記第１酸化シリコン膜の下部の領域に位置する前記半導体基板の不純物濃度を調整する工程を有し、
前記（ｆ）工程では、前記第１酸化シリコン膜を透過させるようにして前記半導体基板にイオン注入を施すことで、前記不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記化学気相成長法によって、前記（ｂ）工程の前記熱酸化法による前記第１酸化シリコン膜の形成温度よりも低い温度において、前記第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、更に、
（ｇ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｈ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｉ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｇ）〜（ｉ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記第１トランジスタと前記第２トランジスタとは、前記分離部によって隔てられるようにして形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程後、前記（ｇ）工程に至る前に、更に、
（ｊ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｉ）工程の後に、更に、
（ｋ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｇ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｉ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｋ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタを形成する工程は、
（ａ）前記半導体基板上に、熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、熱酸化シリコン膜を形成する工程と、
（ｂ）前記熱酸化シリコン膜を除去することで、前記半導体基板の一部に、他の領域よりも低い窪み部を形成する工程と、
（ｃ）前記半導体基板の前記窪み部に、第１絶縁膜を形成する工程と、
（ｄ）前記半導体基板上において前記第１絶縁膜を形成した領域とは別の領域に、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程とを有し、
前記（ｃ）工程では、前記熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｄ）工程では、前記第１絶縁膜よりも薄くなるようにして、前記第２絶縁膜を形成し、
前記第１絶縁膜は前記第１トランジスタの前記ゲート絶縁膜として形成し、前記第２絶縁膜は前記第２トランジスタの前記ゲート絶縁膜として形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｂ）工程では、ウェットエッチングによって前記熱酸化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｅ）前記第１絶縁膜の下部の領域に位置する前記半導体基板の不純物濃度を調整する工程を有し、
前記（ｅ）工程では、前記第１絶縁膜を透過させるようにして前記半導体基板にイオン注入を施すことで、前記不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｅ）工程に至る前に、更に、
（ｆ）前記第１絶縁膜の表面を削って膜厚を薄くする工程を有する、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｄ）工程の後に、更に、
（ｇ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｈ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｉ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｇ）〜（ｉ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記第１トランジスタと前記第２トランジスタとは、前記分離部によって隔てられるようにして形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｇ）工程に至る前に、更に、
（ｊ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｉ）工程の後に、更に、
（ｋ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｇ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｉ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｋ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタを形成する工程は、
（ａ）前記半導体基板上に、熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、熱酸化シリコン膜を形成する工程と、
（ｂ）前記熱酸化シリコン膜を除去することで、前記半導体基板の一部に、他の領域よりも低い窪み部を形成する工程と、
（ｃ）前記半導体基板の前記窪み部の底を覆うように、第１酸化シリコン膜を形成する工程と、
（ｄ）前記半導体基板の前記窪み部を埋め込むようにして、第２酸化シリコン膜を形成する工程と、
（ｅ）前記半導体基板の前記窪み部以外に堆積した前記第２酸化シリコン膜を除去することで、前記第１酸化シリコン膜および前記第２シリコン膜からなる第１絶縁膜を形成する工程と、
（ｆ）前記半導体基板上において前記第１絶縁膜を形成した領域とは別の領域に、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程とを有し、
前記（ｃ）工程では、前記熱酸化法によって、前記第１酸化シリコン膜を形成し、
前記（ｄ）工程では、化学気相成長法によって、前記第２酸化シリコン膜を形成し、
前記（ｅ）工程では、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｆ）工程では、前記第１絶縁膜よりも薄くなるようにして、前記第２絶縁膜を形成し、
前記第１絶縁膜は前記第１トランジスタの前記ゲート絶縁膜として形成し、前記第２絶縁膜は前記第２トランジスタの前記ゲート絶縁膜として形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｂ）工程では、ウェットエッチングによって前記熱酸化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｇ）前記第１酸化シリコン膜の下部の領域に位置する前記半導体基板の不純物濃度を調整する工程を有し、
前記（ｇ）工程では、前記第１酸化シリコン膜を透過させるようにして前記半導体基板にイオン注入を施すことで、前記不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記化学気相成長法によって、前記（ｃ）工程の前記熱酸化法による前記第１酸化シリコン膜の形成温度よりも低い温度において、前記第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｆ）工程の後に、更に、
（ｈ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｉ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｊ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｈ）〜（ｊ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記第１トランジスタと前記第２トランジスタとは、前記分離部によって隔てられるようにして形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｆ）工程後、前記（ｈ）工程に至る前に、更に、
（ｋ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｊ）工程の後に、更に、
（ｌ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｈ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｊ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｌ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２６】
（ａ）半導体基板に第１半導体領域を形成する工程と、
（ｂ）前記半導体基板上おいて、前記第１半導体領域の一部と平面的に重なる位置に第１絶縁膜を形成する工程と、
（ｃ）前記半導体基板上において、前記第１半導体領域の一部と平面的に重なり、かつ、前記第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜と前記第２絶縁膜との平面的な境界部において、前記半導体基板の深さ方向に延びる分離用溝部を形成する工程と、
（ｅ）前記分離用溝部を埋め込むようにして、分離用絶縁膜を形成する工程と、
（ｆ）前記分離用溝部以外に堆積した前記分離用絶縁膜を除去する工程とを有し、
前記（ｂ）工程では、熱酸化法によって、前記半導体基板の主面より内側から外側に至るようにして、前記第１絶縁膜を形成し、
前記（ｃ）工程では、前記第２絶縁膜を、前記第１絶縁膜よりも薄く、かつ、前記半導体基板の深さ方向において、その底部が前記第１絶縁膜の深さよりも浅い位置に配置されるようにして形成し、
前記（ｄ）〜（ｆ）工程によって、前記分離用溝部を前記分離用絶縁膜で埋め込んだ分離部を形成し、
前記（ｄ）工程では、前記分離用溝部を、前記半導体基板の深さ方向に延び、前記第１半導体領域内に留まる深さとなるように、異方性エッチングによって形成し、
前記（ｄ）工程では、前記第１絶縁膜と前記第１半導体領域とに対するエッチングレートが異なる条件で前記異方性エッチングを施し、
前記（ｄ）工程では、前記分離用溝部を、前記第１絶縁膜に近い部分と前記第２絶縁膜に近い部分とで異なる深さとなるように形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｇ）前記第１絶縁膜および前記第２絶縁膜を覆うようにして、順に保護シリコン膜および保護窒化シリコン膜を形成する工程と、
前記（ｆ）工程の後に、更に、
（ｈ）前記保護窒化シリコン膜を除去する工程とを有し、
前記（ｄ）工程では、前記保護シリコン膜および前記保護窒化シリコン膜を貫通させて、前記分離用溝部を形成し、
前記（ｆ）工程では、前記保護窒化シリコン膜をＣＭＰ停止膜として前記分離用絶縁膜にＣＭＰを施すことで、前記分離用絶縁膜を除去し、
前記（ｈ）工程では、前記保護シリコン膜をエッチング停止膜として前記保護窒化シリコンにエッチングを施すことで、前記保護窒化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、更に、
前記半導体基板上に第１トランジスタを形成する工程を有し、
前記（ａ）工程では、前記第１トランジスタのソースまたはドレイン領域として前記第１半導体領域を形成し、
前記（ｂ）工程では、前記第１トランジスタのゲート絶縁膜として前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２９】
半導体基板に形成された第１半導体領域と、
前記半導体基板上において、前記第１半導体領域の一部と平面的に重なる位置に形成された第１絶縁膜と、
前記第１絶縁膜の平面的な端部に配置され、前記半導体基板の深さ方向に延びるようにして配置された分離部とを有し、
前記第１絶縁膜は、前記半導体基板の主面より内側から外側に至るようにして配置され、
前記分離部は、前記第１絶縁膜に近い部分と遠い部分とで異なる深さを有していることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、更に、
前記半導体基板上に形成された第１トランジスタを有し、
前記第１半導体領域は前記第１トランジスタのソースまたはドレイン領域であり、
前記第１絶縁膜は前記第１トランジスタのゲート絶縁膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置には、半導体基板上に形成された様々な特性の素子を、配線によって電気的に接続して構成した集積回路が用いられる。集積回路には、制御用のロジック回路や駆動用回路、情報記憶用のメモリ回路などがある。これらは、所望の機能を発現し得るように、構成する半導体素子の種類と配線の方法などが設計されている。
【０００３】
集積回路を構成する半導体素子として、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などがある。電界効果トランジスタは、主に、半導体基板上に絶縁膜を介してゲート電極を形成した、ＭＩＳ（Metal Insulator Semiconductor）構造を有している。なお、絶縁膜として酸化シリコン膜などを用いる場合、ＭＯＳ（Metal Oxide Semiconductor）構造と称される。このようなＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）は、半導体基板上において層間絶縁膜に覆われ、それぞれ絶縁されている。また、層間絶縁膜を貫くようにしてコンタクトプラグが形成され、半導体素子の各端子に電気的に接続されている。そして、層間絶縁膜上には、所望のコンタクトプラグ同士を電気的に接続するような金属配線が形成されている。
【０００４】
本発明者らが検討した半導体装置として、例えば、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）を表示させるための駆動用の半導体装置であるＬＣＤドライバがある。ＬＣＤドライバは、動作制御回路、主記憶回路、不揮発性メモリ回路、および、電源制御回路など、様々な機能の集積回路を有しており、これらが１チップ上に混載されている。従って、種々の特性のＭＩＳトランジスタによって構成されている。特に、高速仕様のＭＩＳトランジスタ、高耐圧仕様のＭＩＳトランジスタ、不揮発性メモリの構成要素となるＭＩＳトランジスタなどがある。
【０００５】
上記の各仕様のＭＩＳトランジスタは、例えば、ゲート絶縁膜の厚さが異なる。定性的には、ゲート絶縁膜が薄いＭＩＳトランジスタほど高速での動作が可能となり、ゲート絶縁膜が厚いＭＩＳトランジスタほど高電圧での動作が可能となる。本発明者らの検討したＬＣＤドライバでは、要求される特性によって、２〜１００ｎｍの範囲でゲート絶縁膜厚の異なるＭＩＳトランジスタを用いている。従って、本発明者らが検討したＬＣＤドライバは、半導体基板上において高さの異なるゲートを備えた構造となっている。
【０００６】
例えば、特開２００４−２３５３１３号公報（特許文献１）には、分離部によって規定された活性領域を覆うゲート絶縁膜の端部に所望の大きさのバーズビークを形成する技術が開示されている。これにより、ゲート絶縁膜の電気特性に優れた半導体装置を提供できる。
【０００７】
また、例えば、特開２００５−１９７６５２号公報（特許文献２）には、高電圧素子領域に高電圧素子用酸化膜を形成した後、低電圧素子及びセル領域のパッド窒化膜ストリップ工程を調整して、高電圧素子用酸化膜の高さを低くする技術が開示されている。これにより、高電圧素子領域と低電圧素子領域及びセル領域との段差を減らすことができる。
【０００８】
また、例えば、特開２００８−１６４９９号公報（特許文献３）には、プラズマ窒化処理を施すことによって第２領域に位置する半導体基板の領域における所定の熱酸化処理による第２領域熱酸化を抑制して、第１領域に位置する半導体基板の領域における所定の熱酸化処理による第１領域熱酸化を第２領域熱酸化よりも深い位置にまで進める技術が開示されている。これにより、第１酸化膜の上面の位置とその第１酸化膜よりも薄い第２酸化膜の上面の位置とが同じ位置に近づいて、第１領域と第２領域との段差を大幅に軽減することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２３５３１３号公報
【特許文献２】特開２００５−１９７６５２号公報
【特許文献３】特開２００８−１６４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らが検討した半導体装置によれば、例えばＬＣＤドライバでは、２〜１００ｎｍの範囲でゲート絶縁膜厚の異なるＭＩＳトランジスタが適用されている。これにより、このような複数のＭＩＳトランジスタは、ゲート電極の厚さが同じであっても、上記の範囲で様々な標高のゲート電極を有している。半導体基板上の複数のＭＩＳトランジスタは、半導体基板上に形成された層間絶縁膜に覆われており、この層間絶縁膜中のコンタクトプラグを介して上層の配線層と電気的に接続している。
【００１１】
層間絶縁膜においては、ＭＩＳトランジスタのゲート電極と、その直上の第１配線層（配線層の中では最下層）とのショートマージンを防ぐために、所定の厚さが必要となる。ここで、複数のＭＩＳトランジスタのゲート電極の標高に差がある場合、層間絶縁膜の厚さは、最も標高の高いゲート電極と第１配線層とのショートマージンを確保し得る厚さに決められる。しかしながら、本発明者らが検討したＬＣＤドライバなどでは、上述のようにゲート電極の標高に１００ｎｍ近い差があるため、最も低いゲート電極から見た第１配線層までの層間絶縁膜の厚さは相当に厚くなる。このように厚い層間絶縁膜にコンタクトプラグを形成する場合、より高いアスペクト比でコンタクトホールを形成する必要があり、素子の微細化に伴って技術的に困難になる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりが低下する原因となる。
【００１２】
また、集積回路は複数のＭＩＳトランジスタをはじめ、種々の半導体素子によって構成され、これらを半導体基板上で分離する必要がある。このような分離部としては、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部がある。ＳＴＩ構造の分離部は、半導体基板に形成した浅い溝に酸化シリコン膜などの絶縁膜が埋め込まれた構造となっている。そして、このような分離部によって規定された半導体基板上の領域（活性領域）に種々の素子を形成する。
【００１３】
例えば、厚いゲート絶縁膜を要するＭＩＳトランジスタを形成する場合、高温での熱酸化を長い時間施す必要がある。このとき、ＳＴＩ分離部を構成する酸化シリコン膜と、隣接する活性領域を構成する単結晶シリコンとの間の熱膨張率の違いにより、応力が生じる。この応力が、活性領域に形成するＭＩＳトランジスタの特性に影響を及ぼすことが分かっている。
【００１４】
そこで、上記特許文献１には、熱酸化を要するゲート絶縁膜を形成した後に、ＳＴＩ分離部を形成する技術、所謂ＳＡ（Self Align）−ＳＴＩ技術が開示されている。しかしながら、本発明者らがこのようなＳＡ−ＳＴＩ工程の導入を検討したところ、以下のような課題が見出された。
【００１５】
ＳＴＩ構造の分離部を形成する工程では、まず、半導体基板に異方性エッチングで浅い溝を形成し、その溝を覆うように酸化シリコン膜を形成する。その後、酸化シリコン膜を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法によって表面研磨することで、溝内に埋め込むことで形成する。本発明者らが検討したＳＡ−ＳＴＩ工程では、ゲート絶縁膜を形成した後に、この工程を施してＳＴＩ構造の分離部を形成する。
【００１６】
ここで、上述のＬＣＤドライバのようにゲート絶縁膜厚に差があるような半導体装置の製造方法にＳＡ−ＳＴＩ工程を適用した場合、以下のような課題を生じることが本発明者らの更なる検討によって分かった。即ち、溝内に酸化シリコン膜を埋め込むためのＣＭＰ工程において、ゲート絶縁膜の段差部で酸化シリコン膜を除去し切れず、残ってしまう。このように、除去すべき絶縁膜がゲート絶縁膜上に残存する状態は、ＭＩＳトランジスタ特性ばらつきの原因となる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりが低下する原因となる。
【００１７】
以上のように、本発明者らが検討した半導体装置において生じ得る課題は、いずれも、半導体装置を構成するＭＩＳトランジスタが異なる膜厚のゲート電圧を有していることに起因する。
【００１８】
そこで、本発明の目的は、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２１】
半導体基板上に、それぞれ異なる厚さのゲート絶縁膜を有する第１トランジスタおよび第２トランジスタを形成する工程を有する半導体装置の製造方法であって、第１トランジスタおよび第２トランジスタを形成する工程は、半導体基板上に第１絶縁膜を形成し、第１絶縁膜の表面を削って膜厚を薄くし、第１絶縁膜と隣接するようにして第２絶縁膜を形成する工程を有する。特に、第１絶縁膜は、熱酸化法によって、半導体基板の内側から外側に至るようにして形成し、第２絶縁膜は第１絶縁膜よりも薄くなるようにして形成する。また、第１絶縁膜は第１トランジスタのゲート絶縁膜として形成し、第２絶縁膜は第２トランジスタのゲート絶縁膜として形成する。
【発明の効果】
【００２２】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００２３】
即ち、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図１２に続き、図１３に至る半導体装置の製造工程中における要部断面図である。
【図２３】本発明の実施の形態１の半導体装置の他の製造工程中であって、図２２に続く製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】本発明の実施の形態１の半導体装置の更に他の製造工程中であって、図２２に続く製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】本発明の実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】本発明の実施の形態３の半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】本発明の実施の形態４の半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】本発明の実施の形態３の半導体装置の製造工程中における要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
本実施の形態１の半導体装置の製造方法について、図１〜図２１を用いて説明する。図１〜図２１には、本実施の形態１の半導体装置の製造工程中における要部断面図を示している。特に、シリコン基板（半導体基板）１上において、高耐圧領域ＨＶ、中耐圧領域ＭＶ、低耐圧領域ＬＶには、それぞれ、後に説明する工程によって、高耐圧ＭＩＳトランジスタ（第１トランジスタ）、中耐圧ＭＩＳトランジスタ（第２トランジスタ）、低耐圧ＭＩＳトランジスタ（第２トランジスタ）を形成する。ここで、本実施の形態１で用いる図では、高耐圧領域ＨＶの隣に中耐圧領域ＭＶを配置しているが、高耐圧領域ＨＶの隣に低耐圧領域ＬＶを配置していても良い。
【００２７】
図１に示すように、シリコン基板１上に、１５ｎｍ程度の酸化シリコンを主体とする絶縁膜からなるパッド酸化膜２を形成する。これには、熱酸化法によってシリコン基板１の表面を酸化することで、パッド酸化膜２を形成する。
【００２８】
続いて、シリコン基板１における高耐圧領域ＨＶの表面側に、高耐圧ｐウェル領域ＨＰＷを形成する。高耐圧ｐウェル領域ＨＰＷは、ｐ型導電型の半導体領域である。後の工程では、この高耐圧ｐウェル領域ＨＰＷ内に高耐圧ＭＩＳトランジスタを形成する。
【００２９】
高耐圧ｐウェル領域ＨＰＷのようなｐ型の半導体領域は、シリコン基板１に対してＩＩ族やＩＩＩ族の不純物元素（例えば、ホウ素（Ｂ）など）をイオン注入法により導入し、熱処理により活性化することで形成する。ここでは、パッド酸化膜２を透過させるようなエネルギーで不純物イオンを注入する。イオン注入の際には、高耐圧領域ＨＶ以外の領域、例えば中耐圧領域ＭＶおよび低耐圧領域ＬＶの表面をイオン注入マスク（図示しない）で覆っておくことで、イオン注入が施されないようにしておく。イオン注入マスクは、フォトレジスト膜をフォトリソグラフィ法などによってパターニングすることで形成する。また、熱処理は他の工程で必要となる熱処理と同じ工程で施しても良い。以後、ｐ型の半導体領域を形成する工程は、特筆しない限り同様であるとする。
【００３０】
次に、図２に示すように、シリコン基板１における高耐圧ｐウェル領域ＨＰＷに平面的に内包されるようにして、高耐圧ｎ型ソースドレイン領域（第１半導体領域）ＨＮＬＤを形成する。高耐圧ｎ型ソースドレイン領域ＨＮＬＤは、ｎ型の半導体領域であり、高耐圧ｐウェル領域ＨＰＷの中で、距離を隔てて２箇所に形成する。高耐圧ｎ型ソースドレイン領域ＨＮＬＤは、高耐圧ＭＩＳトランジスタのソース、ドレイン領域となる。
【００３１】
高耐圧ｎ型ソースドレインＨＮＬＤのようなｎ型の半導体領域は、シリコン基板１に対してＶ族やＶＩ族元素（例えば、リン（Ｐ）やヒ素（Ａｓ）など）をイオン注入法により導入し、熱処理により活性化することで形成する。ここでは、パッド酸化膜２を透過させるようなエネルギーで不純物イオンを注入する。イオン注入の際には、イオン注入を施したくない領域の表面をイオン注入マスク（図示しない）で覆っておくことで、イオン注入が施されないようにしておく。イオン注入マスクは、フォトレジスト膜をフォトリソグラフィ法などによってパターニングすることで形成する。また、熱処理は他の工程で必要となる熱処理と同じ工程で施しても良い。以後、ｎ型の半導体領域を形成する工程は、特筆しない限り同様であるとする。
【００３２】
次に、図３に示すように、パッド酸化膜２を覆うようにして、保護窒化膜３を形成する。保護窒化膜３としては、５０ｎｍ程度の窒化シリコンを主体とする絶縁膜を化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。
【００３３】
次に、図４に示すように、保護窒化膜３を覆うようにしてフォトレジスト膜４を形成する。その後、フォトリソグラフィ法などによって、フォトレジスト膜４のうちの高耐圧領域ＨＶの一部が開口するように加工する。続いて、フォトレジスト膜４をエッチングマスクとして、フォトレジスト膜４から露出した部分の保護窒化膜３およびパッド酸化膜２を、順に、エッチング法によって除去する。以下で詳しく説明するように、この工程で露出した部分のシリコン基板１の表面に、高耐圧ＭＩＳトランジスタのゲート絶縁膜を形成する。従って、本工程では、高耐圧ＭＩＳトランジスタのゲート絶縁膜を形成すべき平面的な位置が開口するように、フォトレジスト膜４をパターニングする。本工程の後、フォトレジスト膜４を除去する。
【００３４】
次に、図５に示すように、シリコン基板１上のうち、高耐圧領域ＨＶの一部であり、パッド酸化膜２および保護窒化膜３に覆われていない領域に、酸化シリコンを主体とする絶縁膜からなる高耐圧絶縁膜（第１絶縁膜）ＩＨ１を形成する。例えば、厚さ１８０ｎｍ程度となるように、高耐圧絶縁膜ＩＨ１を形成する。ここでは、前の工程を終えた状態のシリコン基板１に熱酸化を施すことで、シリコン基板１が露出した部分が酸化されて、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１が形成される。他の領域のシリコン基板１の表面は、保護窒化膜３で覆われているため酸化され難い。ただし、本図５にも示しているように、シリコン基板１の表面ほどではないものの、保護窒化膜３の表面も僅かに酸化されて同様の酸化シリコン膜５が形成される。
【００３５】
上述のように、高耐圧絶縁膜ＩＨ１は、熱酸化法によってシリコン基板１の露出部分を酸化することで形成する。このような熱酸化の過程では、酸化シリコン膜は、シリコン基板１の外側だけでなく、内側にも同程度形成される。従って、例えば１８０〜２２０ｎｍ程度の酸化シリコン膜を形成した場合、元のシリコン基板１の表面よりも内側に８０〜１００ｎｍ程度、外側に１００〜１２０ｎｍ程度、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１が形成される。
【００３６】
本工程で形成した高耐圧絶縁膜ＩＨ１は、後に説明する工程によって加工されて、高耐圧ＭＩＳトランジスタのゲート絶縁膜となる絶縁膜である。
【００３７】
その後、高耐圧絶縁膜ＩＨ１の下部の領域に位置するシリコン基板１の不純物濃度を調整する。上述のように、高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜になる部材であるから、その下のシリコン基板１の領域は、チャネル領域となる部分である。ここでは、高耐圧絶縁膜ＩＨ１の下部の領域を、高耐圧チャネル領域Ｈｃｈと記述する。本工程によって高耐圧チャネル領域Ｈｃｈの不純物濃度を調整することで、高耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。これには、高耐圧絶縁膜ＩＨ１を透過させるようにして、シリコン基板１にイオン注入を施す。このとき、他の領域は、イオン注入マスクとしてフォトレジスト膜（図示しない）などで覆い、保護しておく。
【００３８】
次に、保護窒化膜３の上に形成された薄い酸化シリコン膜５、保護窒化膜３、および、パッド酸化膜２を、順にエッチングによって除去する。この工程では、高耐圧領域ＨＶにおいて特にエッチングマスクは形成しない。従って、保護窒化膜３上の酸化シリコン膜５とパッド酸化膜２とをエッチングする際には、同様の酸化シリコンからなる高耐圧絶縁膜ＩＨ１も、当該エッチングに晒されることになる。従って、本工程により、高耐圧領域ＨＶの高耐圧絶縁膜ＩＨ１は薄くなる。本工程を終えた後の構造を、図６に示している。
【００３９】
次に、図７に示すように、シリコン基板１の表面を覆うようにして、上記図１と同様の熱酸化法により、再度、パッド酸化膜６を形成する。このとき、シリコン基板１の表面が露出した領域に加え、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１が形成された領域でも同様に酸化が進む。従って、本工程により、高耐圧領域ＨＶの高耐圧絶縁膜ＩＨ１は厚くなる。
【００４０】
次に、図８に示すように、中耐圧領域ＭＶのシリコン基板１の主面側に不純物を導入し、ｐ型の半導体領域である中耐圧ｐウェル領域ＭＰＷを形成する。また、中耐圧領域ＭＶにおけるパッド酸化膜６の下部の領域のシリコン基板１の不純物濃度を調整する。この領域は、後に形成する中耐圧ＭＩＳトランジスタのチャネル領域となる。以下、当該領域を中耐圧チャネル領域Ｍｃｈと記述する。本工程によって中耐圧チャネル領域Ｍｃｈの不純物濃度を調整することで、中耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。
【００４１】
また、低耐圧領域ＬＶのシリコン基板１の主面側に不純物を導入し、ｐ型の半導体領域である低耐圧ｐウェル領域ＬＰＷを形成する。また、低耐圧領域ＬＶにおけるパッド酸化膜６の下部の領域のシリコン基板１の不純物濃度を調整する。この領域は、後に形成する低耐圧ＭＩＳトランジスタのチャネル領域となる。以下、当該領域を低耐圧チャネル領域Ｌｃｈと記述する。本工程によって低耐圧チャネル領域Ｌｃｈの不純物濃度を調整することで、低耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。
【００４２】
上記、中耐圧領域ＭＶへの不純物導入と、低耐圧領域ＬＶへの不純物導入とは、フォトレジスト膜などのイオン注入マスクをかけ分け、パッド酸化膜６を透過させるようなイオン注入を施すことで実現できる。なお、中耐圧ｐウェル領域ＭＰＷの形成と中耐圧チャネル領域Ｍｃｈの濃度調整とは、平面的に見て同じ領域へのイオン注入で行うことができるため、同一のイオン注入マスクを用いても良い。同様に、低耐圧ｐウェル領域ＬＰＷの形成と低耐圧チャネル領域Ｌｃｈの濃度調整とは、平面的に見て同じ領域へのイオン注入で行うことができるため、同一のイオン注入マスクを用いても良い。
【００４３】
上記のイオン注入工程を終えた後、パッド酸化膜６をウェットエッチング法などにより除去する。その際、パッド酸化膜６と同じ酸化シリコン膜である高耐圧絶縁膜ＩＨ１も、パッド酸化膜６と同様の厚さだけ除去される。このように、本実施の形態１の半導体装置の製造方法では、少なくとも上記図６や図８で説明したパッド酸化膜２，６を除去する工程によって、上記図５の工程で形成した高耐圧絶縁膜ＩＨ１はその表面が削られ、膜厚が薄くなる。
【００４４】
次に、図９に示すように、シリコン基板１が露出している表面（図９中では高耐圧絶縁膜ＩＨ１が形成されている領域以外の箇所）に、酸化シリコンを主体とする絶縁膜からなる中耐圧絶縁膜（第２絶縁膜）ＩＭ１を形成する。言い換えれば、高耐圧絶縁膜ＩＨ１を形成した領域とは別の領域に、高耐圧絶縁膜ＩＨ１と隣接するようにして、中耐圧絶縁膜ＩＭ１を形成する。ここでは、例えば、シリコン基板１に熱酸化を施すことで、当該領域に中耐圧絶縁膜ＩＭ１を形成できる。また、中耐圧絶縁膜ＩＭ１は、高耐圧絶縁膜ＩＨ１よりも薄くなるようにして形成する。例えば、厚さ１２〜１５ｎｍ程度となるように、中耐圧絶縁膜ＩＭ１を形成する。
【００４５】
本工程で形成した中耐圧絶縁膜ＩＭ１は、後に説明する工程によって加工されて、中耐圧ＭＩＳトランジスタのゲート絶縁膜となる絶縁膜である。
【００４６】
次に、図１０に示すように、シリコン基板１を覆うようにフォトレジスト膜７を形成し、フォトリソグラフィ法などによって、低耐圧領域ＬＶを開口するようにフォトレジスト膜７をパターニングする。その後、フォトレジスト膜７をエッチングマスクとして、フォトレジスト膜７から露出した部分の中耐圧絶縁膜ＩＭ１にエッチングを施す。これにより、低耐圧領域ＬＶに形成されていた中耐圧絶縁膜ＩＭ１を除去する。エッチング工程を終えた後、フォトレジスト膜７を除去する。
【００４７】
次に、図１１に示すように、シリコン基板１が露出している表面（図１１中では高耐圧絶縁膜ＩＨ１および中耐圧絶縁膜ＩＭ１が形成されている領域以外の箇所）に、酸化シリコンを主体とする絶縁膜からなる低耐圧絶縁膜（第２絶縁膜）ＩＬ１を形成する。ここで、前述のように、本実施の形態１で用いる図では、高耐圧領域ＨＶの隣に中耐圧領域ＭＶを配置しているが、高耐圧領域ＨＶの隣に低耐圧領域ＬＶを配置していても良い。この場合、本工程では、高耐圧絶縁膜ＩＨ１を形成した領域とは別の領域に、高耐圧絶縁膜ＩＨ１と隣接するようにして、低耐圧絶縁膜ＩＬ１を形成することになる。ここでは、例えば、シリコン基板１に熱酸化を施すことで、当該領域に低耐圧絶縁膜ＩＬ１を形成できる。また、低耐圧絶縁膜ＩＬ１は、高耐圧絶縁膜ＩＨ１および中耐圧絶縁膜ＩＭ１よりも薄くなるようにして形成する。例えば、厚さ２．０〜３．０ｎｍ程度となるように、低耐圧絶縁膜ＩＬ１を形成する。このように、中耐圧絶縁膜ＩＭ１と低耐圧絶縁膜ＩＬ１とでは、形成する膜厚が異なることを除いては、工程上、同様の方法によって形成する。
【００４８】
本工程で形成した低耐圧絶縁膜ＩＬ１は、後に説明する工程によって加工されて、低耐圧ＭＩＳトランジスタのゲート絶縁膜となる絶縁膜である。
【００４９】
以上の工程によって、高耐圧絶縁膜ＩＨ１、中耐圧絶縁膜ＩＭ１、および、低耐圧絶縁膜ＩＬ１を、それぞれが所望の膜厚となるように形成したことになる。それぞれ、２〜１００ｎｍ程度の膜厚の差がある絶縁膜であるが、本実施の形態１の製造方法によれば、その高低差を緩和できる。これは、本実施の形態１の製造方法では最終的に８０〜１００ｎｍ程度の厚さとなる高耐圧絶縁膜ＩＨ１をこの値よりも厚く形成し、その表面を削りながら、中耐圧絶縁膜ＩＭ１や低耐圧絶縁膜ＩＬ１を形成したことによる。即ち、本実施の形態１の製造方法では、熱酸化法によって、シリコン基板１の表面より深い位置に、所望の厚さよりも厚くなるように高耐圧絶縁膜ＩＨ１を形成する。そして、後の工程で表面側を削りながら、最終的に所望の厚さに揃える。これにより、膜厚の厚い高耐圧絶縁膜ＩＨ１が、他の領域よりも突起するのを防ぐことができる。特に、本発明者らの検証では、本実施の形態１の製造方法によれば、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１間の標高差は、１０〜１３ｎｍ程度とすることができる。従って、後の工程において生じ得る、配線とゲート間のショートマージンの確保や、ＳＴＩ分離構造形成時の絶縁膜の残留などが緩和される。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。これらの効果に関する詳細は、後の工程と共に説明する。
【００５０】
続く工程では、図１２に示すように、シリコン基板１を覆うように、順に、保護シリコン膜ｐｓ１および保護窒化シリコン膜ｐｎ１を形成する。保護シリコン膜ｐｓ１としては、例えばＣＶＤ法により、多結晶シリコンからなる導体膜を１５〜３０ｎｍ程度形成する。保護窒化シリコン膜ｐｎ１としては、例えばＣＶＤ法により、窒化シリコンからなる絶縁膜を９０ｎｍ程度形成する。それぞれの膜を形成する理由については、後の工程と共に説明する。
【００５１】
その後、シリコン基板１を覆うように、順に、裏面反射防止膜８およびフォトレジスト膜９を塗布する。裏面反射防止膜８は、所謂ＢＡＲＣ（Bottom Anti-Reflection Coating）であり、凹凸のある表面に形成したフォトレジスト膜をフォトリソグラフィ法などによってパターニングする際に、下地段差部における露光光の反射によって、意図しない領域が露光されるのを防ぐために、フォトレジスト膜の下に配置する反射防止用の膜である。ここでは、フォトレジスト膜９の下にＢＡＲＣからなる裏面反射防止膜８を形成している。
【００５２】
続いて、フォトレジスト膜９を以下のようにパターニングする。即ち、平面的に見て、高耐圧用絶縁膜ＩＨ１、中耐圧用絶縁膜ＩＭ１、および、低耐圧用絶縁膜ＩＬ１のそれぞれの境界部において開口部を有するように、フォトレジスト膜９をパターニングする。
【００５３】
次に、図１３に示すように、フォトレジスト膜９をエッチングマスクとして露出した部分に異方性エッチングを施す。ここでは、特に、シリコン基板１の深さ方向に偏向性を有するような異方性エッチングを施す。これにより、裏面反射防止膜８、保護窒化シリコン膜ｐｎ１、保護シリコン膜ｐｓ１、各耐圧絶縁膜ＨＶ，ＭＶ，ＬＶを貫通するようにして、かつ、シリコン基板１の深さ方向に延びるトレンチ（分離用溝部）ｔｒ１を形成する。言い換えれば、本工程によって、高耐圧絶縁膜ＨＶ、中耐圧絶縁膜ＭＶ、および、低耐圧絶縁膜ＬＶの間の、それぞれの平面的な境界部において、シリコン基板１の深さ方向に延びるトレンチを形成したことになる。異方性エッチング工程を終えた後、フォトレジスト膜９および裏面反射防止膜８を除去する。
【００５４】
次に、図１４に示すように、トレンチｔｒ１を埋め込むようにして、シリコン基板１上に分離用絶縁膜ＩＵ１を形成する。分離用絶縁膜ＩＵ１としては、例えばＣＶＤ法などによって、酸化シリコンを主体とする絶縁膜を形成する。ここでは、トレンチｔｒ１における分離用絶縁膜ＩＵ１の埋め込み性を高めるために、熱酸化を施してトレンチｔｒ１の内壁を酸化してから、高密度プラズマＣＶＤ法によって分離用絶縁膜ＩＵ１を形成しても良い。
【００５５】
次に、図１５に示すように、分離用絶縁膜ＩＵ１に対してＣＭＰを施すことで、表面を研磨する。このとき、保護窒化シリコン膜ｐｎ１をＣＭＰ停止膜（ＣＭＰストッパなどとも言う）として適用することで、保護窒化シリコン膜ｐｎ１が露出した時点でＣＭＰによる分離用絶縁膜ＩＵ１の研磨を停止する。
【００５６】
ここで、本実施の形態１の製造方法では、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１を比較したときに、中耐圧絶縁膜ＩＭ１の標高が一番高く、上記のＣＭＰ工程で最初に露出するのは、中耐圧絶縁膜ＩＭ１上の保護窒化シリコン膜ｐｎ１である。このとき、高耐圧絶縁膜ＩＨ１および低耐圧絶縁膜ＩＬ１上の保護窒化シリコン膜ｐｎ１は露出しておらず、分離用絶縁膜ＩＵ１で覆われている。
【００５７】
ここで、例えば、上記で課題として説明したように、本発明者らが検討した製造方法によれば、下地の各耐圧絶縁膜（各ゲート絶縁膜）の標高差は１００ｎｍ近くにも及ぶ。従って、保護窒化シリコン膜の上に残留する分離用絶縁膜ＩＵ１の量も多く、完全に除去するのは困難である。
【００５８】
これに対し、本実施の形態１の製造方法では、上述のように、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１間の標高差は、１０〜１３ｎｍ程度に抑えることができる。これにより、例えば、続く工程で分離用絶縁膜ＩＵ１に対してウェットエッチングを施すことなどにより、残留した分離用絶縁膜ＩＵ１を除去し易い。以上のように、本実施の形態１の製造方法によれば、厚さの異なる各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１の標高差を小さくすることができ、ＳＡ−ＳＴＩ工程の導入に対しても、意図しない酸化膜の残留を低減することができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【００５９】
次に、保護窒化シリコン膜ｐｎ１をウェットエッチングにより除去することで、図１６のような構造を形成する。このとき、本実施の形態１の製造方法では、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１と保護窒化シリコン膜ｐｎ１との間に、保護シリコン膜ｐｓ１を形成していた。本工程では、この保護シリコン膜ｐｓ１をエッチング停止層（エッチングストッパなどとも言う）として適用することで、下地の各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１にエッチングの影響を及ぼさないようにして、保護窒化シリコン膜ｐｎ１を除去する。以上の工程によって、トレンチｔｒ１を分離用絶縁膜ＩＵ１で埋め込んだ形状のＳＴＩ構造の分離部ＩＳ１を形成する。
【００６０】
ここで、ＳＴＩ構造の分離部ＩＳ１を形成するという観点からは、上述の各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１を形成する前に、分離部ＩＳ１を形成しても良い。ただし、上述のように、熱酸化における高温での熱処理による応力の発生を抑制するという観点からは、本実施の形態１の製造方法では、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１を形成した後に、ＳＴＩ構造の分離部を形成した方が、より好ましい。即ち、ＳＴＩ構造の分離部ＩＳ１を形成した後に各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１を形成すると、熱酸化法に要する高温での熱処理によって、トレンチｔｒ１に埋め込まれた分離用絶縁膜ＩＵ１とシリコン基板１との間の熱膨張率の違いにより、応力が生じる。このような応力は、活性領域に形成する素子の特性のばらつきの原因となる。従って、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１を形成した後に、ＳＴＩ構造の分離部ＩＳ１を形成する本実施の形態１の方法によれば、活性領域に形成する素子の特性をばらつき難くすることができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【００６１】
また、保護窒化シリコン膜ｐｎ１を正常に除去するという観点からは、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１の上に、直接保護窒化シリコン膜ｐｎ１を形成して、これを除去するときには、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１をエッチング停止層としても良い。ただし、本実施の形態１の半導体装置の製造方法では、保護シリコン膜ｐｓ１を形成した方が、より好ましい。なぜなら、保護シリコン膜ｐｓ１を形成しておくことで、保護窒化シリコン膜ｐｎ１のエッチングの影響を各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１に及ぼし難くすることができるからである。上述のように、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１は、後にＭＩＳトランジスタのゲート絶縁膜になる部材である。ゲート絶縁膜にエッチングの影響が及び、ゲート絶縁膜が薄膜化（シニング）され、絶縁破壊や、電界集中による特性変動が起こり易くなってしまう。本実施の形態１の製造方法では、これを防止することができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【００６２】
次に、図１７に示すように、シリコン基板１を覆うようにして多結晶シリコン膜１０を形成する。多結晶シリコン膜１０は、多結晶シリコンを主体とする導体膜であり、例えば、ＣＶＤ法などにより１４０〜１７０ｎｍ程度形成する。その後、所望の領域の多結晶シリコン膜が所望の導電性を有するように、フォトレジスト膜（図示しない）をマスクとしてイオン注入を施す。
【００６３】
続いて、多結晶シリコン膜１０のパターニングを行う。多結晶シリコン膜１０は、高耐圧領域ＨＶにおいては高耐圧絶縁膜ＩＨ１を覆うようにして、かつ、高耐圧絶縁膜ＩＨ１の平面的な端部に位置する分離部ＩＳ１の上面に重なるようにして残す。また、多結晶シリコン膜１０は、中耐圧領域ＭＶにおいては、中耐圧絶縁膜ＩＭ１の一部を覆うようにして残す。また、多結晶シリコン膜１０は、低耐圧領域ＬＶにおいては、低耐圧絶縁膜ＩＬ１の一部を覆うようにして残す。このようにして、各耐圧領域ＨＶ，ＭＶ，ＬＶに残した多結晶シリコン膜によって、ゲート電極を形成する。特に、高耐圧領域ＨＶに残した多結晶シリコン膜１０からなるゲート電極を、高耐圧ゲート電極ＧＨ１と記述する。また、中耐圧領域ＭＶに残した多結晶シリコン膜１０からなるゲート電極を、中耐圧ゲート電極ＧＭ１と記述する。また、低耐圧領域ＬＶに残した多結晶シリコン膜１０からなるゲート電極を、低耐圧ゲート電極ＧＬ１と記述する。
【００６４】
上記のような多結晶シリコン膜１０のパターニングには、フォトリソグラフィによりパターニングしたフォトレジスト膜（図示しない）などをエッチングマスクとして、多結晶シリコン膜１０に異方性エッチングを施すことで加工する。このとき、同様のマスクを用いて、露出した部分の保護シリコン膜ｐｓ１もエッチングにより除去する。
【００６５】
次に、図１８に示すように、シリコン基板１に対して不純物を導入することで、中耐圧領域ＭＶに中耐圧エクステンション領域１１、低耐圧領域ＬＶに低耐圧エクステンション領域１２を形成する。ここでは、前工程までの状態にあるシリコン基板１に対して、中耐圧絶縁膜ＩＭ１または低耐圧絶縁膜ＩＬ１を透過するようにして、下地のシリコン基板１にイオン注入を施す。このとき、例えば、中耐圧エクステンション領域１１を形成するためのイオン注入を施す際には、高耐圧領域ＨＶおよび低耐圧領域ＬＶはフォトレジスト膜（図示しない）を形成しておく。また、中耐圧領域ＭＶにおいては、イオン注入マスクは形成せずに、イオン注入を施す。これにより、中耐圧領域ＭＶでは中耐圧ゲート電極ＧＭ１がイオン注入マスクとなり、中耐圧ゲート電極ＧＭ１の側方下部の領域のシリコン基板１に、中耐圧エクステンション領域１１が形成される。低耐圧エクステンション領域１２に関しても、低耐圧領域ＬＶにおいて同様の工程を施すことで形成できる。
【００６６】
続く工程では、高耐圧ゲート電極ＧＨ１、中耐圧ゲート電極ＧＭ１、および、低耐圧ゲート電極ＧＬ１の側壁を覆うようにして、酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサｓｗを形成する。これには、シリコン基板１全面に、ＣＶＤ法などによって酸化シリコン膜を形成し、これを異方性エッチングによりエッチバックすることで形成できる。
【００６７】
この工程では、サイドウォールスペーサｓｗに覆われていない部分の酸化シリコン膜も同様にエッチングにより除去する。この時点で、各耐圧絶縁膜ＩＨ１，ＩＭ１，ＩＬ１は各耐圧ゲート電極ＧＨ１，ＧＭ１，ＧＬ１下に位置するゲート絶縁膜の形状となる。
【００６８】
その後、シリコン基板１の各領域にイオン注入を施す。このイオン注入工程でも、上記と同様に、フォトレジスト膜（図示しない）によるイオン注入マスクをかけ分けて行う。これにより、高耐圧領域ＨＶでは、高耐圧ゲート電極ＧＨ１に覆われていない領域、即ち、高耐圧ｎ型ソースドレイン領域ＨＮＬＤの表面にイオン注入が施され、高耐圧導通領域１３を形成する。また、中耐圧領域ＭＶでは、中耐圧ゲート電極ＧＭ１およびサイドウォールスペーサｓｗに覆われていない領域、即ち、中耐圧ゲート電極ＧＭ１およびサイドウォールスペーサｓｗの側方下部の領域にイオン注入が施され、中耐圧ソースドレイン領域１４を形成する。また、低耐圧領域ＬＶでは、中耐圧ゲート電極ＧＬ１およびサイドウォールスペーサｓｗに覆われていない領域、即ち、低耐圧ゲート電極ＧＬ１およびサイドウォールスペーサｓｗの側方下部の領域にイオン注入が施され、低耐圧ソースドレイン領域１５を形成する。なお、高耐圧導通領域１３と中耐圧ソースドレイン領域１４および低耐圧ソースドレイン領域１５とは、同様のイオン注入条件であれば、同一の工程でイオン注入を施しても良い。
【００６９】
以上の工程によって、シリコン基板１上に各種ＭＩＳトランジスタの基本構成を形成したことになる。より具体的には、シリコン基板１上の高耐圧領域ＨＶには、高耐圧絶縁膜ＩＨ１をゲート絶縁膜として有する高耐圧ＭＩＳトランジスタ（第１トランジスタ）ＱＨを形成した。また、シリコン基板１上の中耐圧領域ＭＶには、中耐圧絶縁膜ＩＭ１をゲート絶縁膜として有する中耐圧ＭＩＳトランジスタ（第２トランジスタ）ＱＭを形成した。また、シリコン基板１上の低耐圧領域ＬＶには、低耐圧絶縁膜ＩＬ１をゲート絶縁膜として有する低耐圧ＭＩＳトランジスタ（第２トランジスタ）ＱＬを形成した。このように、本実施の形態１の製造方法は、シリコン基板１上に、それぞれ異なる厚さのゲート絶縁膜を有する高耐圧ＭＩＳトランジスタＱＨ、中耐圧ＭＩＳトランジスタＱＭ、および、低耐圧ＭＩＳトランジスタＱＬを形成する工程を有している。
【００７０】
次に、図１９に示すように、高耐圧用ゲート電極ＧＨ１の上面を覆うようにして、保護酸化シリコン膜ＳＡＢを形成する。これには、保護酸化シリコン膜ＳＡＢとして、酸化シリコンを主体とする絶縁膜をＣＶＤ法などによって形成し、フォトリソグラフィ法やエッチング法などによりパターニングする。
【００７１】
その後、シリコン基板１の表面において露出しているシリコンの箇所を覆うように、金属シリサイド層ｓｃを形成する。これには、まず、シリコン基板１の表面を覆うようにして、金属膜（例えばコバルトやニッケルなど）をスパッタリング法などによって形成する。その後、シリコン基板１を加熱する。このとき、シリコンと金属膜とが接している箇所では、両者の化合が起こり、金属シリサイドが形成される。その後、金属シリサイドとならなかった部分の金属膜を除去して剥離する。これにより、シリコン基板１の表面において露出していたシリコンの箇所を覆うようにして、金属シリサイド層ｓｃを形成できる。具体的には、それぞれ、高耐圧領域ＨＶにおける高耐圧導通領域１３、中耐圧領域ＭＶにおける中耐圧ソースドレイン領域１４および中耐圧ゲート電極ＧＭ１、低耐圧領域ＬＶにおける低耐圧ソースドレイン領域１５および低耐圧ゲート電極ＧＬ１の表面に、金属シリサイド膜ｓｃを形成できる。このようにして、シリコンが露出している部分に自己整合的に金属シリサイド層ｓｃを形成する手法を、サリサイド（Self-Align Silicide）工程と称する。
【００７２】
ここで、上記の保護酸化シリコン膜ＳＡＢは、高耐圧ゲート電極ＧＨ１の表面に金属シリサイド層ｓｃを形成させないために形成した、所謂サリサイドブロック膜である。
【００７３】
次に、図２０に示すように、シリコン基板１の表面を覆うようにして、窒化シリコン膜からなるエッチングストッパ１６を形成する。その後、上記までの工程によってシリコン基板１の表面に形成した構造を覆うようにして、酸化シリコン膜からなる層間絶縁膜１７を形成する。その後、ＣＭＰ法などによって層間絶縁膜１７を表面研磨し、再度、層間絶縁膜１７を積み増す。
【００７４】
続く工程では、金属シリサイド層ｓｃを介して各ＭＩＳトランジスタＱＨ，ＱＭ，ＱＬに電気的に導通するようなコンタクトプラグｃｐを形成する。これには、まず、フォトリソグラフィ法および異方性エッチング法によって、層間絶縁膜１７を貫通して、金属シリサイド層ｓｃに達するようなコンタクトホール１８を形成する。その後、コンタクトホール１８を埋め込むようにして、埋め込み導体膜１９を形成し、コンタクトホール外の埋め込み導体膜１９をＣＭＰ法などにより除去することで、コンタクトホール１８と埋め込み導体膜１９からなるコンタクトプラグｃｐを形成する。
【００７５】
ここで、コンタクトホール１８を形成する異方性エッチングを自己整合的に停止させ、下地の構成要素へのオーバーエッチングを防止するために、層間絶縁膜１７の下にエッチングストッパ１６を形成している。また、埋め込み導体膜１９を形成する前には、埋め込み導体膜１９と層間絶縁膜１７との化学反応や相互拡散などを防ぐために、コンタクトホール１８の内壁にバリアメタルを形成しても良い。バリアメタルとしては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）やそれらの積層膜などが適している。また、埋め込み導体膜１９としては、タングステン（Ｗ）などが適している。
【００７６】
次に、図２１に示すように、層間絶縁膜１７上において、コンタクトプラグｃｐに電気的に接続するようにして、金属配線ＷＬを形成する。これには、まず、層間絶縁膜１７上に、バリアメタル２０、配線導体膜２１、バリアメタル２２の積層膜を形成する。その後、フォトリソグラフィ法やエッチング法などにより、上記の積層膜を所望の配線パターンとなるように加工することで、バリアメタル２０、配線導体膜２１、バリアメタル２２からなる金属配線ＷＬを形成する。バリアメタル２０，２２としては、チタン、窒化チタンやそれらの積層膜などが適している。また、配線導体膜２１としては、アルミニウム（Ａｌ）などが適している。
【００７７】
ここで、例えば、上記で課題として説明したように、本発明者らが検討した製造方法によれば、下地の各耐圧絶縁膜（各ゲート絶縁膜）の標高差は１００ｎｍ近くにも及ぶ。従って、最も標高の低いゲート電極から金属配線までの距離と比較して、最も標高の高いゲート電極から金属配線までの距離は近くなっている。従って、両者のショートマージンを確保する必要があり、層間絶縁膜を厚くする必要が生じている。しかしながら、層間絶縁膜を厚くすると、上記図２０を用いて説明したコンタクトホールの形成工程が困難になる。即ち、形成すべきコンタクトホールのアスペクト比が大きくなり、加工性が低下する。このようにコンタクトホールのアスペクト比が高いことは、素子の微細化、高集積化に伴って、より顕著な課題となっている。
【００７８】
これに対し、本実施の形態１の製造方法では、上述のように、各耐圧絶縁膜（各ゲート絶縁膜）ＩＨ１，ＩＭ１，ＩＬ１間の標高差は、１０〜１３ｎｍ程度に抑えることができる。これにより、層間絶縁膜１７を特別に厚くしなくとも、最も標高の高いゲート電極（例えば、中耐圧ゲート電極ＧＭ１）と金属配線ＷＬとの間のショートマージンを確保することができる。即ち、コンタクトホール１８のアスペクト比も特別に大きくなることはない。以上のように、本実施の形態１の製造方法によれば、厚さの異なる各耐圧絶縁膜（各ゲート絶縁膜）ＩＨ１，ＩＭ１，ＩＬ１の標高差を小さくすることができ、層間絶縁膜１７へのコンタクトホール１８の加工性を向上させることができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【００７９】
続く工程では、上記の工程と同様にして、層間絶縁膜、ビアプラグ、金属配線などを所望の構成となるように形成していく。以上が、本実施の形態１の半導体装置の製造方法である。
【００８０】
本実施の形態１の半導体装置の製造方法において形成した高耐圧ＭＩＳトランジスタＱＨの構成について、より詳しく説明する。本実施の形態１の高耐圧ＭＩＳトランジスタＱＨは、そのゲート絶縁膜である高耐圧絶縁膜ＩＨ１の端部が、単独で終端しない構造となっている。言い換えれば、高耐圧絶縁膜ＩＨ１の端部にはＳＴＩ構造の分離部ＩＳ１が配置されている。そして、高耐圧ゲート電極ＧＨ１の端部は、分離部ＩＳ１の上面に一部乗り上げるようにして形成されている。この様な構造とすることで、高電圧を印加する高耐圧ＭＩＳトランジスタＱＨにおいて、ゲート絶縁膜である高耐圧絶縁膜ＩＨ１の端部に電界が集中するのを防ぐことができる。
【００８１】
また、高耐圧絶縁膜ＩＨ１下の高耐圧チャネル領域Ｈｃｈに電荷担体（キャリア）を供給するための高耐圧ｎ型ソースドレイン領域（第１半導体領域）ＨＮＬＤは、上記の高耐圧絶縁膜ＩＨ１端部の分離部ＩＳ１を平面的に跨ぐように、かつ、当該分離部ＩＳ１よりも深く形成されている。言い換えれば、高耐圧絶縁膜ＩＨ１は高耐圧ｎ型ソースドレイン領域ＨＮＬＤの一部と平面的に重なる位置に形成され、その端部に配置される分離部ＩＳ１は、その深さが高耐圧ｎ型ソースドレイン領域ＨＮＬＤよりも深くならないように形成されている。そして、高耐圧ｎ型ソースドレイン領域ＨＮＬＤは、当該分離部ＩＳ１の外側に露出させて、その表面において、高耐圧導通領域１３および金属シリサイド層ｓｃを介して、コンタクトプラグｃｐと接続された構造となっている。これにより、コンタクトプラグｃｐから高耐圧ｎ型ソースドレイン領域ＨＮＬＤに供給されるキャリアは、高耐圧絶縁膜ＩＨ１端部の分離部ＩＳ１の下部を回りこむようにして、高耐圧チャネル領域Ｈｃｈに供給される。
【００８２】
上記の説明によって、本実施の形態１の高耐圧ＭＩＳトランジスタＱＨでは、そのゲート絶縁膜である高耐圧絶縁膜ＩＨ１の端部に配置された分離部ＩＳ１の深さによって、電流経路の断面積が変化し、電流量が変化することが分かる。より具体的には、高耐圧絶縁膜ＩＨ１端部の分離部ＩＳ１が深くなると、キャリアが移動する高耐圧ｎ型ソースドレイン領域ＨＮＬＤの幅が狭くなり、電流量は減少する。一方、高耐圧絶縁膜ＩＨ１端部の分離部ＩＳ１が浅くなると、キャリアが移動する高耐圧ｎ型ソースドレイン領域ＨＮＬＤの幅が広くなり、電流量は増加する。このように、高耐圧ＭＩＳトランジスタＱＨは、分離部ＩＳ１の底部の形状によって、電流量に関係する電気特性が変化する。
【００８３】
ここで、本実施の形態１の半導体装置の製造方法を応用することで、分離部ＩＳ１の底部の形状をコントロールできる。以下で、その技術に関して詳しく説明する。
【００８４】
本実施の形態１の製造方法では、上記図１２〜図１６の工程において説明したように、厚さの異なる高耐圧絶縁膜ＩＨ１と中耐圧絶縁膜ＩＭ１との平面的な境界部に分離部ＩＳ１を形成する。そのため、上述のように、高耐圧絶縁膜ＩＨ１の端部に分離部ＩＳ１を配置した構造を形成するためには、高耐圧ｎ型ソースドレイン領域ＨＮＬＤと平面的に重なる位置に、高耐圧絶縁膜ＩＨ１と中耐圧絶縁膜ＩＭ１との境界部を配置している。言い換えれば、上記図１２の工程までに、高耐圧ｎ型ソースドレイン領域ＨＮＬＤの一部と平面的に重なる位置に高耐圧絶縁膜ＩＨ１を形成し、更に、それに隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。
【００８５】
以下では、高耐圧絶縁膜ＩＨ１と中耐圧絶縁膜ＩＭ１との平面的な境界部に、分離部ＩＳ１を形成する工程に関して詳しく説明する。
【００８６】
図２２には、本実施の形態１の半導体装置の製造工程中における、高耐圧領域ＨＶのみの要部断面図を示している。本図２２は、特に、上記図１２の工程から上記図１３の工程に至るまでの工程中を示している。フォトレジスト膜９をエッチングマスクとして異方性エッチングを施し、裏面反射防止膜８、保護窒化シリコン膜ｐｎ１、保護シリコン膜ｐｓ１と、順に除去していく。そして、高耐圧絶縁膜ＩＨ１と中耐圧絶縁膜ＩＭ１とをエッチングする過程に至る。これらは、構造上分類しているが、両者とも酸化シリコンを主体とする絶縁膜であり、異方性エッチングを施す対象として分類されるものではない。
【００８７】
ここで、本実施の形態１の製造方法では、中耐圧絶縁膜ＩＭ１はその底部が、高耐圧絶縁膜ＩＨ１よりも浅い位置に配置されるようにして形成していた。従って、高耐圧絶縁膜ＩＨ１および中耐圧絶縁膜ＩＭ１のエッチングが進むと、図２２中の要部ｐ１００に示すように、中耐圧絶縁膜ＩＭ１が先に底部まで除去され、この部分で高耐圧ｎ型ソースドレイン領域ＨＮＬＤ（シリコン基板１）が露出する。この時点で、異方性エッチングの対象が、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１と、単結晶シリコンからなるシリコン基板１との２種類になる。
【００８８】
その後、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１と、単結晶シリコンからなるシリコン基板１とに対するエッチングレートが同等であるような条件で異方性エッチングを続けた場合、上記図１３で示すように、トレンチｔｒ１の底部はほぼ均等に平坦な形状となる。一方、酸化シリコン膜からなる高耐圧絶縁膜ＩＨ１と、単結晶シリコンからなるシリコン基板１とに対するエッチングレートが異なるような条件で異方性エッチングを続けた場合、トレンチの底部の形状は平坦にはならない。
【００８９】
例えば、単結晶シリコンに比べて酸化シリコン膜に対するエッチングレートが高い条件で異方性エッチングを施した場合、上記図２２の要部ｐ１００において、高耐圧ｎ型ソースドレイン領域ＨＮＬＤと比べて、高耐圧絶縁膜ＩＨ１の方がより速くエッチングされる。そして、高耐圧絶縁膜ＩＨ１が除去されて、高耐圧ｎ型ソースドレイン領域ＨＮＬＤが露出した時点から、エッチングレートは一定になる。
【００９０】
このような条件で異方性エッチングを施した場合、図２３に示すように、トレンチｔｒ２の底部の形状に特徴が現れる。即ち、平面的に見て高耐圧絶縁膜ＩＨ１に近い方がより深く、遠い方がより浅くなっている。その後、上記図１４〜上記図１７を用いて説明した工程と同様にして、分離用絶縁膜ＩＵ１によってトレンチｔｒ２を埋め込み、高耐圧ゲート電極ＧＨ１を形成して、図２４に示すような構造を形成する。上記の条件で異方性エッチングを施して形成したトレンチｔｒ２および分離用絶縁膜ＩＵ１からなる分離部ＩＳ２は、高耐圧絶縁膜ＩＨ１に近い部分でより深く、遠い部分でより浅い構造となる。
【００９１】
また、例えば、単結晶シリコンに比べて酸化シリコンに対するエッチングレートが低い条件で異方性エッチングを施した場合、上記図２２の要部ｐ１００において、高耐圧ｎ型ソースドレイン領域ＨＮＬＤと比べて、高耐圧絶縁膜ＩＨ１の方がより遅くエッチングされる。そして、高耐圧絶縁膜ＩＨ１が除去されて、高耐圧ｎ型ソースドレイン領域ＨＮＬＤが露出した時点から、エッチングレートは一定になる。
【００９２】
このような条件で異方性エッチングを施した場合、図２５に示すように、トレンチｔｒ３の底部の形状に特徴が現れる。即ち、平面的に見て高耐圧絶縁膜ＩＨ１に近い方がより浅く、遠い方がより深くなっている。その後、上記図１４〜上記図１７を用いて説明した工程と同様にして、分離用絶縁膜ＩＵ１によってトレンチｔｒ３を埋め込み、高耐圧ゲート電極ＧＨ１を形成して、図２４に示すような構造を形成する。上記の条件で異方性エッチングを施して形成したトレンチｔｒ３および分離用絶縁膜ＩＵ１からなる分離部ＩＳ３は、高耐圧絶縁膜ＩＨ１に近い部分でより浅く、遠い部分でより深い構造となる。
【００９３】
以上のように、本実施の形態１の半導体装置の製造方法では、上記図２２の要部ｐ１００において、高耐圧ｎ型ソースドレイン領域ＨＮＬＤと高耐圧絶縁膜ＩＨ１とに対するエッチングレートが異なる条件で、異方性エッチングを施す方が、より好ましい。なぜなら、これにより、高耐圧絶縁膜ＩＨ１の端部に配置される分離部ＩＳ１，ＩＳ２，ＩＳ３の深さを、高耐圧絶縁膜ＩＨ１に近い部分と遠い部分とで変えることができるからである。上述のように、本実施の形態１の高耐圧ＭＩＳトランジスタＱＨにおいて、当該分離部ＩＳ１，ＩＳ２，ＩＳ３の底部の形状は、高耐圧ＭＩＳトランジスタＱＨの電流量に関与する。従って、本実施の形態１の製造方法により、高耐圧ＭＩＳトランジスタＱＨの電流量に関係する電気特性を制御できる。これは、高耐圧ＭＩＳトランジスタＱＨを有する半導体装置を高性能化させられることを意味する。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置を高性能化させつつ、その製造歩留まりを向上させることができる。
【００９４】
（実施の形態２）
本実施の形態２の半導体装置の製造方法を説明する。本実施の形態２の製造方法においても、上記実施の形態１と同様、シリコン基板１上において、高耐圧領域ＨＶ、中耐圧領域ＭＶ、および、低耐圧領域ＬＶに、それぞれ、ゲート絶縁膜厚の異なる高耐圧ＭＩＳトランジスタＱＨ、中耐圧ＭＩＳトランジスタＱＭ、および、低耐圧ＭＩＳトランジスタＱＬを形成する。
【００９５】
まず、図２７に示すように、シリコン基板１上のうち、高耐圧領域ＨＶの一部に、他の領域よりも低い窪み部ＨＬ１を形成する。これには、まず、シリコン基板１上に、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜２３を形成する。続いて、フォトレジスト膜２３をエッチングマスクとして、シリコン基板１にドライエッチングを施す。ドライエッチング工程後、フォトレジスト膜２３を除去する。このようにして、窪み部ＨＬ１を形成する。例えば、シリコン基板１の表面から３０〜４０ｎｍ程度低い窪み部ＨＬ１を形成する。
【００９６】
次に、図２８に示すように、上記図１，２を用いて説明した工程と同様にして、順に、パッド酸化膜２、高耐圧ｐウェル領域ＨＰＷ、および、高耐圧ｎ型ソースドレイン領域ＨＮＬＤを形成する。
【００９７】
次に、図２９に示すように、上記図３，４を用いて説明した工程と同様にして、保護窒化膜３を形成し、保護窒化膜３およびパッド酸化膜２をパターニングする。本実施の形態２の製造方法では、上記の工程で形成した窪み部ＨＬ１が露出するように、保護窒化膜３およびパッド酸化膜２をパターニングする。
【００９８】
続く工程では、シリコン基板１の窪み部ＨＬ１に高耐圧絶縁膜（第１絶縁膜）ＩＨ２を形成する。ここでは、上記図５で高耐圧絶縁膜ＩＨ１を形成した方法と同じように、シリコン基板１を熱酸化することで、シリコン基板１が露出していた窪み部ＨＬ１の箇所に高耐圧絶縁膜ＩＨ２を形成する。本実施の形態２の製造方法では、熱酸化法によって１００〜１２０ｎｍ程度の厚さの高耐圧絶縁膜ＩＨ２を形成する。このとき、保護窒化膜３上も僅かに酸化されて酸化シリコン膜２４が形成される。
【００９９】
その後、上記図５で説明した方法と同様にして、保護窒化膜３の上に形成された薄い酸化シリコン膜２４、保護窒化膜３、および、パッド酸化膜２を、順にエッチングによって除去する。この工程では、高耐圧領域ＨＶにおいて特にエッチングマスクは形成しない。従って、保護窒化膜３上の酸化シリコン膜２４とパッド酸化膜２とをエッチングする際には、同様の酸化シリコンからなる高耐圧絶縁膜ＩＨ２も、当該エッチングに晒されることになる。従って、本工程により、高耐圧領域ＨＶの高耐圧絶縁膜ＩＨ２は薄くなる。
【０１００】
次に、図３０に示すように、高耐圧絶縁膜ＩＨ２の下部の領域に位置するシリコン基板１の不純物濃度を調整する。上述のように、高耐圧絶縁膜ＩＨ２は高耐圧ＭＩＳトランジスタのゲート絶縁膜になる部材であるから、その下のシリコン基板１の領域は、高耐圧チャネル領域Ｈｃｈとなる部分である。本工程によって高耐圧チャネル領域Ｈｃｈの不純物濃度を調整することで、高耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。これには、高耐圧絶縁膜ＩＨ２を透過させるようにして、シリコン基板１にイオン注入を施す。
【０１０１】
続く工程では、上記実施の形態１において上記図７を用いて説明した工程以降と同様の工程を施すことで、上記図２１に示す構造と同様の異なる膜厚のゲート絶縁膜を有する複数のＭＩＳトランジスタを形成できる。
【０１０２】
以上のように、本実施の形態２の半導体装置の製造方法では、高耐圧絶縁膜ＩＨ２を初めに厚く形成し、その表面を削りながら、それよりも薄い他の領域の絶縁膜を形成していく。この点は、上記実施の形態１の半導体装置の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。
【０１０３】
更に、本実施の形態２の半導体装置の製造方法においても、上記実施の形態１の製造方法と同様、ＳＡ−ＳＴＩ工程によって、ゲート絶縁膜を形成した後に分離部を形成する。この点でも、上記実施の形態１での説明と同様の作用、効果をもたらす。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１０４】
また、本実施の形態２の半導体装置の製造方法では、高耐圧絶縁膜ＩＨ２を形成する領域を予めエッチングにより削っておき、他の領域よりも低い窪み部ＨＬ１を形成し、そこに、高耐圧絶縁膜ＩＨ２を形成している。こうすることで、最初に熱酸化法によって形成する際の高耐圧絶縁膜ＩＨ２の厚さを、窪み部ＨＬ１を設けなかった場合に比べて薄くできる。本実施の形態２の例では、上記実施の形態１で高耐圧絶縁膜ＩＨ１を１８０〜２２０ｎｍ程度形成した（上記図５参照）のに対し、本実施の形態２では１００〜１２０ｎｍ程度形成すれば良い。後に高耐圧ＭＩＳトランジスタＱＨのゲート絶縁膜となる高耐圧絶縁膜ＩＨ２を薄く形成できることは、膜厚を制御し易くなることを意味し、特性のばらつきを低減できる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１０５】
一方、上記実施の形態１の半導体装置の製造方法では、予め窪み部を形成しない分、フォトリソグラフィ工程が少ない。従って、生産コストなどの生産性の観点からは、上記実施の形態１の製造方法の方が、より好ましい。
【０１０６】
また、高耐圧チャネル領域Ｈｃｈの濃度調整のためのイオン注入は、高耐圧絶縁膜ＩＨ１，ＩＨ２を透過させるようにして行う。イオン注入法では透過させる絶縁膜を薄くした方が、注入エネルギーを低く抑えられるため、制御性が向上し、信頼性も高まる。従って、本実施の形態２の製造方法のように、予め窪み部ＨＬ１を形成し、高耐圧絶縁膜ＩＨ２の膜厚を薄くさせることが出来れば、チャネル領域Ｈｃｈの濃度調整用のイオン注入工程の信頼性を向上させることができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。言い換えれば、ゲート絶縁膜を形成した後に、その絶縁膜を透過させてイオン注入を施す工程を有する半導体装置の製造方法においても、本技術を適用してより有効である。
【０１０７】
（実施の形態３）
本実施の形態３の半導体装置の製造方法を説明する。本実施の形態３の製造方法においても、上記実施の形態１，２と同様、シリコン基板１上において、高耐圧領域ＨＶ、中耐圧領域ＭＶ、および、低耐圧領域ＬＶに、それぞれ、ゲート絶縁膜厚の異なる高耐圧ＭＩＳトランジスタＱＨ、中耐圧ＭＩＳトランジスタＱＭ、および、低耐圧ＭＩＳトランジスタＱＬを形成する。
【０１０８】
まず、図３１に示すように、シリコン基板１上のうち、高耐圧領域ＨＶの一部に、他の領域よりも低い窪み部ＨＬ２を形成する。これには、上記図２７を用いて説明した工程と同様に、フォトレジスト膜２３をエッチングマスクとしてシリコン基板１にドライエッチングを施すことで、窪み部ＨＬ２を形成する。ただし、本実施の形態３の製造方法では、上記実施の形態２よりも深く、例えば、シリコン基板１の表面から７０〜９０ｎｍ程度低い窪み部ＨＬ２を形成する。
【０１０９】
次に、図３２に示すように、上記図２８を用いて説明した工程と同様にして、順に、パッド酸化膜２、高耐圧ｐウェル領域ＨＰＷ、および、高耐圧ｎ型ソースドレイン領域ＨＮＬＤを形成する。本実施の形態３の製造方法では、高耐圧ｎ型ソースドレイン領域ＨＮＬＤを形成するためのイオン注入を施した後、パッド酸化膜２を除去する。
【０１１０】
次に、図３３に示すように、シリコン基板１の表面全体に、少なくとも窪み部ＨＬ２の底を覆うように、第１酸化シリコン膜Ｉａ１を形成する。これには、熱酸化法によって、１０〜３０ｎｍ程度の酸化シリコンを主体とする絶縁膜からなる第１酸化シリコン膜Ｉａ１を形成する。この第１酸化シリコン膜Ｉａ１は、後に形成する高耐圧ＭＩＳトランジスタのゲート絶縁膜になる絶縁膜である。
【０１１１】
続く工程では、第１酸化シリコン膜Ｉａ１の下部の領域に位置するシリコン基板１の不純物濃度を調整する。上述のように、第１酸化シリコン膜Ｉａ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜になる部材であるから、その下のシリコン基板１の領域は、高耐圧チャネル領域Ｈｃｈとなる部分である。本工程によって高耐圧チャネル領域Ｈｃｈの不純物濃度を調整することで、高耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。これには、第１酸化シリコン膜Ｉａ１を透過させるようにして、シリコン基板１にイオン注入を施す。
【０１１２】
次に、図３４に示すように、シリコン基板１の表面全体に、少なくとも窪み部ＨＬ２を埋め込むようにして、第２酸化シリコン膜Ｉａ２を形成する。これには、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料としたＣＶＤ法により、酸化シリコンを主体とする絶縁膜を、９０〜１００ｎｍ程度堆積する。ＴＥＯＳを原材料としたＣＶＤ法では、通常の熱酸化法などによる酸化シリコン膜の形成温度よりも低い温度で、酸化シリコン膜を形成できる。ただし、熱酸化法のように、シリコン基板の内側に侵入するように酸化シリコン膜が形成されるのではなく、上部に堆積されるようにして形成される。
【０１１３】
次に、図３５に示すように、シリコン基板１の窪み部ＨＬ２以外に堆積した第２酸化シリコン膜Ｉａ２を除去する。これには、除去したくない部分の第２酸化シリコン膜Ｉａ２を覆うようにパターニングしたフォトレジスト膜２５をエッチングマスクとして、第２酸化シリコン膜Ｉａ２にエッチングを施す。その後、同様にして、露出した部分の第１酸化シリコン膜Ｉａ１をエッチングにより除去する。第１酸化シリコン膜Ｉａ１は第２酸化シリコン膜Ｉａ２と同様の酸化シリコン膜であるから、両者でエッチング条件を変えなくても良い。このようにして、第１酸化シリコン膜Ｉａ１および第２酸化シリコン膜Ｉａ２からなる高耐圧絶縁膜ＩＨ３を形成する。
【０１１４】
続く工程では、上記実施の形態１において上記図７を用いて説明した工程以降と同様の工程を施すことで、上記図２１に示す構造と同様の異なる膜厚のゲート絶縁膜を有する複数のＭＩＳトランジスタを形成できる。
【０１１５】
以上のように、本実施の形態３の半導体装置の製造方法では、高耐圧絶縁膜ＩＨ３を初めに厚く形成し、その表面を削りながら、それよりも薄い他の領域の絶縁膜を形成していく。この点は、上記実施の形態１の半導体装置の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。
【０１１６】
更に、本実施の形態３の半導体装置の製造方法においても、上記実施の形態１の製造方法と同様、ＳＡ−ＳＴＩ工程によって、ゲート絶縁膜を形成した後に分離部を形成する。この点でも、上記実施の形態１での説明と同様の作用、効果をもたらす。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１１７】
更に、本実施の形態３の半導体装置の製造方法では、他の領域よりも低い窪み部ＨＬ２に高耐圧絶縁膜ＩＨ３を形成している。こうすることで、最初に形成しておくべき高耐圧絶縁膜ＩＨ３の厚さを、窪み部ＨＬ２を設けなかった場合に比べて薄くできる。この点は、上記実施の形態２の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１１８】
また、本実施の形態３の製造方法では、窪み部ＨＬ２に形成する高耐圧絶縁膜ＩＨ３として、第１酸化シリコン膜Ｉａ１と第２酸化シリコン膜Ｉａ２との２層構造としている。これにより、一層目の第１酸化シリコン膜Ｉａ１を形成した後、二層目の第２酸化シリコン膜Ｉａ２を形成する前に、高耐圧チャネル領域Ｈｃｈの濃度変調を施すことができる。当該濃度変調のためのイオン注入は、第１酸化シリコン膜Ｉａ１を透過させて施すことになる。ここで、本実施の形態３の製造方法によれば、上記のように高耐圧絶縁膜ＩＨ３を二層に分けて形成しているため、透過させるべき一層目の第１酸化シリコン膜Ｉａ１を薄くすることができる（上記の例では１０〜３０ｎｍ程度）。従って、高耐圧チャネル領域Ｈｃｈの濃度変調用のイオン注入を低いエネルギーで施せることになり、制御性、信頼性を向上させることができる。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。言い換えれば、ゲート絶縁膜を形成した後に、その絶縁膜を透過させてイオン注入を施す工程を有する半導体装置の製造方法においても、本技術を適用してより有効である。
【０１１９】
また、本実施の形態３の製造方法では、高耐圧絶縁膜ＩＨ３を構成する二層目の第２酸化シリコン膜Ｉａ２は、ＴＥＯＳを原材料として用いた、成長温度の低いＣＶＤ法によって形成している。これにより、高耐圧チャネル領域Ｈｃｈの濃度変調のために注入した不純物の広範への拡散を防ぐことができる。これは、第１酸化シリコン膜Ｉａ１を薄く形成できるという効果をもたらす要素でもある。即ち、ＴＥＯＳを用いたＣＶＤであれば、第２酸化シリコン膜Ｉａ２を形成する際に過度な温度上昇を伴わないから、第２酸化シリコン膜Ｉａ２を厚く、即ち、第１酸化シリコン膜Ｉａ１を薄く形成できる。これにより、第１酸化シリコン膜Ｉａ１の膜厚がより薄ければ、それを透過して施すイオン注入の制御性、信頼性をより向上させることができる。このように、本実施の形態３の製造方法において、高耐圧絶縁膜ＩＨ３を２層構造にすることと、二層目の第２酸化シリコン膜Ｉａ２をＴＥＯＳ−ＣＶＤ法によって形成することとは、互いに相乗効果をもたらし、より効果的である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１２０】
なお、上記のようにして、シリコン基板１の内部には形成されないＣＶＤ法によって第２酸化シリコン膜Ｉａ２を形成しても、上記実施の形態１と同様の効果が消えないのは、シリコン基板１の窪み部ＨＬ２に高耐圧絶縁膜ＩＨ３を形成しているからである。即ち、通常、ＣＶＤ法によって形成する酸化シリコン膜は、基板面に堆積され、面内には形成されないが、本実施の形態３の製造方法では、窪み部ＨＬ２を形成してから、そこに第１、第２酸化シリコン膜Ｉａ１，Ｉａ２を形成している。従って、シリコン基板１の主面より内側から外側に至るようにして、高耐圧絶縁膜ＩＨ３を形成できる。これにより、表面側から削りながら、最終的に所望の厚さを有する高耐圧絶縁膜ＩＨ３を形成できるため、厚さの異なる絶縁膜を形成しても、標高差の小さい基板面とすることができる。
【０１２１】
（実施の形態４）
本実施の形態４の半導体装置の製造方法を説明する。本実施の形態４の製造方法においても、上記実施の形態１〜３と同様、シリコン基板１上において、高耐圧領域ＨＶ、中耐圧領域ＭＶ、および、低耐圧領域ＬＶに、それぞれ、ゲート絶縁膜厚の異なる高耐圧ＭＩＳトランジスタＱＨ、中耐圧ＭＩＳトランジスタＱＭ、および、低耐圧ＭＩＳトランジスタＱＬを形成する。
【０１２２】
まず、図３６に示すように、上記図１〜上記図４を用いて説明した方法と同様にして、パッド酸化膜２、高耐圧ｐウェル領域ＨＰＷ、高耐圧ｎ型ソースドレイン領域ＨＮＬＤ、保護窒化膜３の形成、および、保護窒化膜３およびパッド酸化膜２のパターニングを施す。ここでは、後の工程で高耐圧ＭＩＳトランジスタのゲート絶縁膜としての高耐圧絶縁膜を形成する領域が開口するように、保護窒化膜３およびパッド酸化膜２のパターニングを施す。
【０１２３】
次に、図３７に示すように、保護窒化膜３およびパッド酸化膜２の開口部に露出したシリコン基板１の部分に、熱酸化シリコン膜ＩＴ１を形成する。ここでは、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして、６０〜８０ｎｍ程度の厚さの酸化シリコンを主体とする絶縁膜として、熱酸化シリコン膜ＩＴ１を形成する。このとき、保護窒化膜３の表面も僅かに酸化されて、酸化シリコン膜２６が形成される。
【０１２４】
続く工程では、熱酸化シリコン膜ＩＴ１を除去することで、図３８に示す構造となる。即ち、シリコン基板１のうち熱酸化シリコン膜ＩＴ１が形成されていた領域では、その熱酸化シリコン膜ＩＴ１を除去することで、他の領域よりも低い窪み部ＨＬ３が形成される。ここでは、ウェットエッチングにより、熱酸化シリコン膜ＩＴ１を除去する。上記のように、６０〜８０ｎｍ程度の熱酸化シリコン膜ＩＴ１を形成した場合、シリコン基板１の主面の内側には３０〜４０ｎｍ程度侵入するようにして、熱酸化が進行する。従って、熱酸化シリコン膜ＩＴ１を除去した後の窪み部ＨＬ３の深さは３０〜４０ｎｍ程度である。
【０１２５】
次に、図３９に示すように、上記図２９を用いて説明した熱酸化法と同様の工程を施すことで、シリコン基板１の窪み部ＨＬ３に高耐圧絶縁膜ＩＨ４を形成する。ここでは、１０５ｎｍ程度の酸化シリコンを主体とする絶縁膜からなる高耐圧絶縁膜ＩＨ４を形成する。このとき、保護窒化膜３の表面も僅かに酸化されて、酸化シリコン膜２７が形成される。続いて、上記図２９を用いて説明したイオン注入法と同様の工程を施すことで、高耐圧絶縁膜ＩＨ４下の高耐圧チャネル領域Ｈｃｈの不純物濃度を調整する。
【０１２６】
続く工程では、上記実施の形態２において上記図３０を用いて説明した工程以降と同様の工程を施すことで、上記図２１に示す構造と同様の異なる膜厚のゲート絶縁膜を有する複数のＭＩＳトランジスタを形成できる。
【０１２７】
以上のように、本実施の形態４の半導体装置の製造方法では、高耐圧絶縁膜ＩＨ４を初めに厚く形成し、その表面を削りながら、それよりも薄い他の領域の絶縁膜を形成していく。この点は、上記実施の形態１の半導体装置の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。
【０１２８】
更に、本実施の形態４の半導体装置の製造方法においても、上記実施の形態１の製造方法と同様、ＳＡ−ＳＴＩ工程によって、ゲート絶縁膜を形成した後に分離部を形成する。この点でも、上記実施の形態１での説明と同様の作用、効果をもたらす。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１２９】
更に、本実施の形態４の半導体装置の製造方法では、他の領域よりも低い窪み部ＨＬ３に高耐圧絶縁膜ＩＨ４を形成している。こうすることで、最初に形成しておくべき高耐圧絶縁膜ＩＨ４の厚さを、窪み部ＨＬ３を設けなかった場合に比べて薄くできる。この点は、上記実施の形態２の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。他にも、窪み部ＨＬ３に形成した高耐圧酸化膜ＩＨ４を薄くしてから、高耐圧チャネル領域Ｈｃｈの濃度変調用のイオン注入を施すことの効果などにおいても、上記実施の形態２の製造方法と同様である。
【０１３０】
また、本実施の形態４の半導体装置の製造方法では、熱酸化によりシリコン基板１の内部にも形成した熱酸化シリコン膜ＩＴ１を、ウェットエッチングによって除去するという手法で、窪み部ＨＬ３を形成している。この手法によって窪み部ＨＬ３を形成することを目的とした場合、上記実施の形態２または上記実施の形態３のように、窪み部ＨＬ１，ＨＬ２をドライエッチングによって形成する場合に比べて、高耐圧ＭＩＳトランジスタＱＨのゲート絶縁膜を高品質化し得る。なぜなら、ドライエッチングによらず、ウェットエッチングによって形成した窪み部ＨＬ３の表面は、プラズマなどによるダメージが生じ難いからであり、ダメージが少ない箇所に高耐圧絶縁膜ＩＨ４を形成することで、高耐圧ＭＩＳトランジスタＱＨのゲート絶縁膜を高品質化し得る。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１３１】
（実施の形態５）
本実施の形態５の半導体装置の製造方法を説明する。本実施の形態５の製造方法においても、上記実施の形態１〜４と同様、シリコン基板１上において、高耐圧領域ＨＶ、中耐圧領域ＭＶ、および、低耐圧領域ＬＶに、それぞれ、ゲート絶縁膜厚の異なる高耐圧ＭＩＳトランジスタＱＨ、中耐圧ＭＩＳトランジスタＱＭ、および、低耐圧ＭＩＳトランジスタＱＬを形成する。
【０１３２】
まず、図４０に示すように、上記図１〜上記図４を用いて説明した方法と同様にして、パッド酸化膜２、高耐圧ｐウェル領域ＨＰＷ、高耐圧ｎ型ソースドレイン領域ＨＮＬＤ、保護窒化膜３の形成、および、保護窒化膜３およびパッド酸化膜２のパターニングを施す。ここでは、後の工程で高耐圧ＭＩＳトランジスタのゲート絶縁膜としての高耐圧絶縁膜を形成する領域が開口するように、保護窒化膜３およびパッド酸化膜２のパターニングを施す。
【０１３３】
続いて、保護窒化膜３およびパッド酸化膜２の開口部に露出したシリコン基板１の部分に、熱酸化シリコン膜ＩＴ２を形成する。ここでは、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして、１６０ｎｍ程度の厚さの酸化シリコンを主体とする絶縁膜として、熱酸化シリコン膜ＩＴ２を形成する。このとき、保護窒化膜３の表面も僅かに酸化されて、酸化シリコン膜２８が形成される。
【０１３４】
続く工程では、熱酸化シリコン膜ＩＴ２を除去することで、図４１に示す構造となる。即ち、シリコン基板１のうち熱酸化シリコン膜ＩＴ２が形成されていた領域では、その熱酸化シリコン膜ＩＴ２を除去することで、他の領域よりも低い窪み部ＨＬ４が形成される。ここでは、ウェットエッチングにより、熱酸化シリコン膜ＩＴ２を除去する。上記のように、１６０〜２００ｎｍ程度の熱酸化シリコン膜ＩＴ２を形成した場合、シリコン基板１の主面の内側には７０〜９０ｎｍ程度侵入するようにして、熱酸化が進行する。従って、熱酸化シリコン膜ＩＴ１を除去した後の窪み部ＨＬ４の深さは７０〜９０ｎｍ程度である。
【０１３５】
以上の工程は、熱酸化シリコン膜ＩＴ２の厚さ、および、窪み部ＨＬ４の深さを除いては、上記実施の形態４において熱酸化シリコン膜ＩＴ１、および、窪み部ＨＬ３を形成した工程と同様である。
【０１３６】
次に、図４２に示すように、シリコン基板１の表面全体に、少なくとも窪み部ＨＬ４の底を覆うように、第１酸化シリコン膜Ｉｂ１を形成する。これには、熱酸化法によって、１０〜３０ｎｍ程度の酸化シリコンを主体とする絶縁膜からなる第１酸化シリコン膜Ｉｂ１を形成する。この第１酸化シリコン膜Ｉｂ１は、後に形成する高耐圧ＭＩＳトランジスタのゲート絶縁膜になる絶縁膜である。
【０１３７】
続く工程では、第１酸化シリコン膜Ｉｂ１の下部の領域に位置するシリコン基板１の不純物濃度を調整する。上述のように、第１酸化シリコン膜Ｉｂ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜になる部材であるから、その下のシリコン基板１の領域は、高耐圧チャネル領域Ｈｃｈとなる部分である。本工程によって高耐圧チャネル領域Ｈｃｈの不純物濃度を調整することで、高耐圧ＭＩＳトランジスタの特性（例えば閾値電圧など）を調整できる。これには、第１酸化シリコン膜Ｉｂ１を透過させるようにして、シリコン基板１にイオン注入を施す。
【０１３８】
次に、図４３に示すように、シリコン基板１の表面全体に、少なくとも窪み部ＨＬ４を埋め込むようにして、第２酸化シリコン膜Ｉｂ２を形成する。これには、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料としたＣＶＤ法により、酸化シリコンを主体とする絶縁膜を、９０〜１１０ｎｍ程度堆積する。ＴＥＯＳを原材料としたＣＶＤ法では、通常の熱酸化法などによる酸化シリコン膜の形成温度よりも低い温度で、酸化シリコン膜を形成できる。ただし、熱酸化法のように、シリコン基板の内側に侵入するように酸化シリコン膜が形成されるのではなく、上部に堆積されるようにして形成される。
【０１３９】
続いて、シリコン基板１の窪み部ＨＬ４以外に堆積した第２酸化シリコン膜Ｉｂ２を除去する。これには、除去したくない部分の第２酸化シリコン膜Ｉｂ２を覆うようにパターニングしたフォトレジスト膜（図示しない）をエッチングマスクとして、第２酸化シリコン膜Ｉｂ２にエッチングを施す。その後、同様にして、露出した部分の第１酸化シリコン膜Ｉｂ１をエッチングにより除去する。第１酸化シリコン膜Ｉｂ１は第２酸化シリコン膜Ｉｂ２と同様の酸化シリコン膜であるから、両者でエッチング条件を変えなくても良い。このようにして、第１酸化シリコン膜Ｉｂ１および第２酸化シリコン膜Ｉｂ２からなる高耐圧絶縁膜ＩＨ５を形成する。
【０１４０】
以上、本実施の形態５の第１および第２酸化シリコン膜Ｉｂ１，Ｉｂ２からなる高耐圧絶縁膜ＩＨ５を形成する工程は、上記実施の形態３において第１および第２酸化シリコン膜Ｉａ１，Ｉａ２からなる高耐圧絶縁膜ＩＨ３を形成した工程と同様である。
【０１４１】
続く工程では、上記実施の形態１において上記図７を用いて説明した工程以降と同様の工程を施すことで、上記図２１に示す構造と同様の異なる膜厚のゲート絶縁膜を有する複数のＭＩＳトランジスタを形成できる。
【０１４２】
以上のように、本実施の形態５の半導体装置の製造方法では、高耐圧絶縁膜ＩＨ５を初めに厚く形成し、その表面を削りながら、それよりも薄い他の領域の絶縁膜を形成していく。この点は、上記実施の形態１の半導体装置の製造方法と同様であり、その作用、効果に関しても同様である。結果として、ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させることができる。
【０１４３】
更に、本実施の形態５の半導体装置の製造方法においても、上記実施の形態１の製造方法と同様、ＳＡ−ＳＴＩ工程によって、ゲート絶縁膜を形成した後に分離部を形成する。この点でも、上記実施の形態１での説明と同様の作用、効果をもたらす。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１４４】
更に、本実施の形態５の半導体装置の製造方法においても、上記実施の形態３の製造方法と同様、高耐圧絶縁膜ＩＨ５を第１酸化シリコン膜Ｉｂ１と第２酸化シリコン膜Ｉｂ２との２層に分けて形成している。この構成によって、上記実施の形態３で説明したものと同様の作用、効果がもたらされる。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１４５】
更に、本実施の形態５の半導体装置の製造方法においても、上記実施の形態４の製造方法と同様、熱酸化シリコン膜ＩＴ２を除去することによって、シリコン基板１に窪み部ＨＬ４を形成している。この構成によって、上記実施の形態４で説明したものと同様の作用、効果がもたらされる。結果としてゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを、より向上させることができる。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば、上記実施の形態１〜５では、形成するＭＩＳトランジスタをｎチャネル型であるとして説明したが、ｐチャネル型のＭＩＳトランジスタに適用しても、同様に効果的である。その場合には、各ウェルおよびソースドレイン領域の極性を逆にして本技術を適用する。
【産業上の利用可能性】
【０１４８】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【符号の説明】
【０１４９】
１  シリコン基板（半導体基板）
２，６  パッド酸化膜
３  保護窒化膜
４，７，９，２３，２５  フォトレジスト膜
５，２４，２６〜２８  酸化シリコン膜
８  裏面反射防止膜
１０  多結晶シリコン膜
１１  中耐圧エクステンション領域
１２  低耐圧エクステンション領域
１３  高耐圧導通領域
１４  中耐圧ソースドレイン領域
１５  低耐圧ソースドレイン領域
１６  エッチングストッパ
１７  層間絶縁膜
１８  コンタクトホール
１９  埋め込み導体膜
２０，２２  バリアメタル
２１  配線導体膜
ｃｐ  コンタクトプラグ
ＧＬ１  低耐圧ゲート電極
ＧＭ１  中耐圧ゲート電極
ＧＨ１  高耐圧ゲート電極
Ｈｃｈ  高耐圧チャネル領域
ＨＬ１，ＨＬ２，ＨＬ３，ＨＬ４  窪み部
ＨＮＬＤ  高耐圧ｎ型ソースドレイン領域（第１半導体領域）
ＨＰＷ  高耐圧ｐウェル領域
ＨＶ  高耐圧領域
Ｉａ１，Ｉｂ１  第１酸化シリコン膜
Ｉａ２，Ｉｂ２  第２酸化シリコン膜
ＩＵ１  分離用絶縁膜
ＩＨ１，ＩＨ２，ＩＨ３，ＩＨ４，ＩＨ５  高耐圧絶縁膜（第１絶縁膜）
ＩＬ１  低耐圧絶縁膜（第２絶縁膜）
ＩＭ１  中耐圧絶縁膜（第２絶縁膜）
ＩＳ１，ＩＳ２，ＩＳ３  分離部
ＩＴ１，ＩＴ２  熱酸化シリコン膜
Ｌｃｈ  低耐圧チャネル領域
ＬＰＷ  低耐圧ｐウェル領域
ＬＶ  低耐圧領域
Ｍｃｈ  中耐圧チャネル領域
ＭＰＷ  中耐圧ｐウェル領域
ＭＶ  中耐圧領域
ｐ１００  要部
ｐｎ１  保護窒化シリコン膜
ｐｓ１  保護シリコン膜
ＱＨ  高耐圧ＭＩＳトランジスタ（第１トランジスタ）
ＱＬ  低耐圧ＭＩＳトランジスタ（第２トランジスタ）
ＱＭ  中耐圧ＭＩＳトランジスタ（第２トランジスタ）
ＳＡＢ  保護酸化シリコン膜
ｓｃ  金属シリサイド層
ｓｗ  サイドウォールスペーサ
ｔｒ１，ｔｒ２，ｔｒ３  トレンチ（分離用溝部）
ＷＬ  金属配線
【図１】
2010183003.tif 000003
【図２】
2010183003.tif 000004
【図３】
2010183003.tif 000005
【図４】
2010183003.tif 000006
【図５】
2010183003.tif 000007
【図６】
2010183003.tif 000008
【図７】
2010183003.tif 000009
【図８】
2010183003.tif 000010
【図９】
2010183003.tif 000011
【図１０】
2010183003.tif 000012
【図１１】
2010183003.tif 000013
【図１２】
2010183003.tif 000014
【図１３】
2010183003.tif 000015
【図１４】
2010183003.tif 000016
【図１５】
2010183003.tif 000017
【図１６】
2010183003.tif 000018
【図１７】
2010183003.tif 000019
【図１８】
2010183003.tif 000020
【図１９】
2010183003.tif 000021
【図２０】
2010183003.tif 000022
【図２１】
2010183003.tif 000023
【図２２】
2010183003.tif 000024
【図２３】
2010183003.tif 000025
【図２４】
2010183003.tif 000026
【図２５】
2010183003.tif 000027
【図２６】
2010183003.tif 000028
【図２７】
2010183003.tif 000029
【図２８】
2010183003.tif 000030
【図２９】
2010183003.tif 000031
【図３０】
2010183003.tif 000032
【図３１】
2010183003.tif 000033
【図３２】
2010183003.tif 000034
【図３３】
2010183003.tif 000035
【図３４】
2010183003.tif 000036
【図３５】
2010183003.tif 000037
【図３６】
2010183003.tif 000038
【図３７】
2010183003.tif 000039
【図３８】
2010183003.tif 000040
【図３９】
2010183003.tif 000041
【図４０】
2010183003.tif 000042
【図４１】
2010183003.tif 000043
【図４２】
2010183003.tif 000044
【図４３】
2010183003.tif 000045