【手続補正書】
【提出日】平成16年6月11日(2004.6.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面にシリコン膜を形成する工程、
（ｃ）少なくとも前記第１領域の前記シリコン膜に第１導電型の不純物をイオン注入する工程、
（ｄ）前記シリコン膜上に第１絶縁膜を形成する工程、
（ｅ）ゲート電極パターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｆ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成する工程、
（ｇ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｈ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｉ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｊ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｋ）前記半導体基板の全面に金属膜を堆積する工程、
（ｌ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｍ）未反応の前記金属膜を除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｇ）工程と（ｈ）工程の間に、前記キャップ絶縁膜およびサイドウォールの存在下で、前記第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入し、また、前記第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｈ）工程と（ｊ）工程の間に、前記キャップ絶縁膜またはゲート電極、サイドウォールおよび第３絶縁膜の存在下で、前記第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入し、また、前記第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置の製造方法であって、
前記（ｂ）工程におけるシリコン膜はアモルファスシリコン膜であり、前記アモルファスシリコン膜への前記不純物の導入後に熱処理を施し、前記シリコン膜を結晶化することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面に第１シリコン膜を堆積する工程、
（ｃ）前記第１および第２領域の前記第１シリコン膜に第１導電型の不純物をイオン注入し、前記第３領域の前記第１シリコン膜に第２導電型の不純物をイオン注入する工程、
（ｄ）前記第１シリコン膜上に、第１導電型の不純物を含む第２シリコン膜を形成する工程、
（ｅ）前記第２シリコン膜上に第１絶縁膜を堆積する工程、
（ｆ）ゲート電極のパターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｇ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜、第１および第２シリコン膜をエッチングし、前記第１絶縁膜からなるキャップ絶縁膜および前記第１および第２シリコン膜からなるゲート電極を形成する工程、
（ｈ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｉ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記分離領域に囲まれた活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｊ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｋ）前記ゲート電極、サイドウォールおよび第３絶縁膜の存在下で、前記第２領域に第１導電型の不純物を高濃度にイオン注入し、また、前記第３領域に第２導電型の不純物を高濃度にイオン注入する工程、
（ｌ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｍ）前記半導体基板の全面に金属膜を堆積する工程、
（ｎ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｏ）未反応の前記金属膜を選択的に除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記（ｂ）工程における第１シリコン膜はアモルファスシリコン膜であり、前記アモルファスシリコン膜への前記不純物の導入後であって前記第２シリコン膜の形成前に熱処理を施し、前記第１シリコン膜を結晶化することを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体基板の主面上にゲート絶縁膜および多結晶または非晶質のシリコン膜を順次形成する工程、
（ｂ）前記シリコン膜上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜上にゲート電極パターンにパターニングされたフォトレジスト膜を形成し、前記フォトレジスト膜の存在下で前記第１絶縁膜およびシリコン膜をエッチングし、ゲート電極および前記ゲート電極上のキャップ絶縁膜を形成する工程、
（ｄ）前記半導体基板の全面に前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、前記第２絶縁膜を異方性エッチングすることにより前記キャップ絶縁膜およびゲート電極の側壁にサイドウォールを形成する工程、
（ｅ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板に熱処理を施し、分離領域に囲まれた活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｆ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｇ）前記半導体基板の全面に金属膜を堆積する工程、
（ｈ）前記半導体基板を熱処理し、前記ゲート電極の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｉ）未反応の前記金属膜を除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、
前記第１絶縁膜はシリコン窒化膜であり、前記第２および第３絶縁膜はシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、さらに、
（ａ）前記選択ＭＩＳＦＥＴならびに第１および第２ＭＩＳＦＥＴを覆う第１層間絶縁膜を形成し、前記選択ＭＩＳＦＥＴの一方のソース・ドレイン領域に接続する第１プラグを前記第１層間絶縁膜に形成する工程、
（ｂ）前記第１層間絶縁膜上に、前記第１プラグに接続するビット線を形成する工程、
（ｃ）前記ビット線を覆う第２層間絶縁膜を形成し、前記選択ＭＩＳＦＥＴの他方のソース・ドレイン領域に接続する第２プラグを前記第１および第２層間絶縁膜に形成する工程、
（ｄ）前記第２層間絶縁膜上に、前記第２プラグに接続する前記メモリセルのキャパシタ下部電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、さらに、
（ａ）多結晶シリコン膜からなるキャパシタ下部電極を形成する工程、
（ｂ）前記キャパシタ下部電極上にシリコン窒化膜からなるキャパシタ絶縁膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。