(57)【要約】【課題】オン電流を確保しつつ、オフ電流を低減した半導体素子を提供する。【解決手段】基板１１と、基板１１に支持された活性層１４Ａであって、チャネル領域と、チャネル領域の両側に形成された第１領域および第２領域とを有する活性層１４Ａと、活性層の第１領域および第２領域にそれぞれ接する第１コンタクト層１６ａおよび第２コンタクト層１６ｂと、第１コンタクト層を介して第１領域と電気的に接続された第１電極１７ａと、第２コンタクト層１６ｂを介して第２領域と電気的に接続された第２電極１７ｂと、チャネル領域に、ゲート絶縁層１３を介して対向するように配置されたゲート電極１２とを備える。活性層１４Ａは、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上である第１微結晶シリコン層１４ｍを有する。【選択図】図１
2010135502.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された活性層であって、チャネル領域と、前記チャネル領域の両側に形成された第１領域および第２領域とを有する活性層と、
前記活性層の第１領域および第２領域にそれぞれ接する第１コンタクト層および第２コンタクト層と、
前記第１コンタクト層を介して前記第１領域と電気的に接続された第１電極と、
前記第２コンタクト層を介して前記第２領域と電気的に接続された第２電極と、
前記チャネル領域に、ゲート絶縁層を介して対向するように配置されたゲート電極と
を備え、
前記活性層は、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上である第１微結晶シリコン層を有する、半導体素子。
【請求項２】
前記第１微結晶シリコン層は、ラマンスペクトルにおいて、４８０ｃｍ-1付近のアモルファス相に帰属されるピークと、５２０ｃｍ-1付近の結晶相に帰属されるピークとの間の５００ｃｍ-1付近にさらなるピークを有する、請求項１に記載の半導体素子。
【請求項３】
前記第１微結晶シリコン層は、２ｎｍ以上１０ｎｍ以下の直径を有するシリコンの粒子を含む、請求項１または２に記載の半導体素子。
【請求項４】
前記活性層は、前記第１微結晶シリコン層の単層で形成されている、請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記活性層は、さらにアモルファスシリコン層を有し、前記アモルファスシリコン層は前記第１微結晶シリコン層よりも前記ゲート電極に近い側に設けられている、請求項１から３のいずれかに記載の半導体素子。
【請求項６】
前記活性層は、さらに第２微結晶シリコン層とアモルファスシリコン層とを有し、
前記ゲート電極側から、前記第２微結晶シリコン層、前記アモルファスシリコン層、前記第１微結晶シリコン層の順で配置されている、請求項１から３のいずれかに記載の半導体素子。
【請求項７】
基板に支持された半導体素子の製造方法であって、
基板上に活性層を形成する工程を包含し、
前記活性層を形成する工程が、
プラズマＣＶＤで、Ｈ2ガスとＳｉＨ4ガスとを含む原料ガスを用いて、流量比Ｈ2／ＳｉＨ4が５００以上１０００以下、成膜圧力が７００Ｐａ以上１５００Ｐａ以下、成膜温度が２５０℃未満の条件で、微結晶シリコン膜を成膜する工程を包含する、
半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置に用いられるアクティブマトリクス基板は、画素毎にスイッチング素子を有している。スイッチング素子としては、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）が広く用いられている。ＴＦＴには、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」という。）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」という。）が用いられている。
【０００３】
多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高く、多結晶シリコンＴＦＴのオン電流は、アモルファスシリコンＴＦＴよりも高い。しかしながら、多結晶シリコンＴＦＴを作製するためには、アモルファスシリコン膜を結晶化させ多結晶シリコン膜を得るためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、製造コストが高いという問題がある。一方、アモルファスシリコンＴＦＴは、製造コストは低いものの、アモルファスシリコン膜の移動度が低いので、高性能化には限界がある。
【０００４】
そこで、製造コストを抑えつつ、より高性能なＴＦＴを実現するために、近年、微結晶シリコン（μｃ−Ｓｉ）膜を用いたＴＦＴ（以下、「微結晶シリコンＴＦＴ」という。）が注目されている（例えば、特許文献１、２）。なお、微結晶シリコンは、マイクロクリスタルシリコン、あるいは、セミアモルファスシリコンと呼ばれることもある。微結晶シリコン膜は、微細な結晶粒（結晶相）とアモルファス相とを有している。各結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。
【０００５】
微結晶シリコン膜は、原料ガスとして水素ガス（Ｈ2ガス）で希釈したシランガス（ＳｉＨ4ガス）を用いて、プラズマＣＶＤ法などの薄膜堆積法によって形成され得る。多結晶シリコン膜を形成する場合のように、薄膜堆積法によって形成されたアモルファスシリコン膜を結晶化する必要がない。したがって、微結晶シリコンＴＦＴは、従来のアモルファスシリコンＴＦＴを製造するための設備を用いて製造することができるという利点を有している。
【０００６】
微結晶シリコン膜は、アモルファスシリコン膜よりも移動度は高いので、微結晶シリコンＴＦＴはアモルファスシリコンＴＦＴよりもオン電流が大きいという特長を有している。例えば、特許文献１には、微結晶シリコンＴＦＴがアモルファスシリコンＴＦＴの１．５倍のオン電流を有すると記載されている。しかしながら、微結晶シリコンＴＦＴはオフ電流（リーク電流）が大きく、実用化の障害となっている。
【０００７】
そこで、特許文献２および３には、微結晶シリコン層とアモルファスシリコン層との積層構造を用いることによってオフ電流を低減させたＴＦＴが記載されている。なお、特許文献２および３のいずれに記載のＴＦＴにおいても、ゲート電極側に微結晶シリコン層が設けられている。
【特許文献１】特開平６−１９６７０１号公報
【特許文献２】特開２００８−１４０９８４号公報
【特許文献３】特開２００５−３２２８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献２および３に記載されている構成を採用しても、微結晶シリコンＴＦＴのオフ電流を十分に低減させることはできなかった。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、オン電流を確保しつつ、オフ電流を低減した微結晶シリコン層を備えた半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体素子は、基板と、前記基板に支持された活性層であって、チャネル領域と、前記チャネル領域の両側に形成された第１領域および第２領域とを有する活性層と、前記活性層の第１領域および第２領域にそれぞれ接する第１コンタクト層および第２コンタクト層と、前記第１コンタクト層を介して前記第１領域と電気的に接続された第１電極と、前記第２コンタクト層を介して前記第２領域と電気的に接続された第２電極と、前記チャネル領域に、ゲート絶縁層を介して対向するように配置されたゲート電極とを備え、前記活性層は、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上である第１微結晶シリコン層を有する。
【００１１】
ある実施形態において、前記第１微結晶シリコン層は、ラマンスペクトルにおいて、４８０ｃｍ-1付近のアモルファス相に帰属されるピークと、５２０ｃｍ-1付近の結晶相に帰属されるピークとの間の５００ｃｍ-1付近にさらなるピークを有する。
【００１２】
ある実施形態において、前記第１微結晶シリコン層は、２ｎｍ以上１０ｎｍ以下の直径を有するシリコンの粒子を含む。
【００１３】
ある実施形態において、前記活性層は、前記第１微結晶シリコン層の単層で形成されている。
【００１４】
ある実施形態において、前記活性層は、さらにアモルファスシリコン層を有し、前記アモルファスシリコン層は前記第１微結晶シリコン層よりも前記ゲート電極に近い側に設けられている。
【００１５】
ある実施形態において、前記活性層は、さらに第２微結晶シリコン層とアモルファスシリコン層とを有し、前記ゲート電極側から、前記第２微結晶シリコン層、前記アモルファスシリコン層、前記第１微結晶シリコン層の順で配置されている。
【００１６】
本発明の半導体素子の製造方法は、基板に支持された半導体素子の製造方法であって、基板上に活性層を形成する工程を包含し、前記活性層を形成する工程が、プラズマＣＶＤで、Ｈ2ガスとＳｉＨ4ガスとを含む原料ガスを用いて、流量比Ｈ2／ＳｉＨ4が５００以上１０００以下、成膜圧力が７００Ｐａ以上１５００Ｐａ以下、成膜温度が２５０℃未満の条件で、微結晶シリコン膜を成膜する工程を包含する。
【発明の効果】
【００１７】
本発明によると、オン電流を確保しつつ、オフ電流を低減した微結晶シリコン層を備えた半導体素子およびその製造方法が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明による実施形態の半導体素子およびその製造方法を説明する。ここでは、逆スタガー型のＴＦＴについて本発明の実施形態を説明するが、本発明はこれに限られない。
【００１９】
まず、従来の微結晶シリコン膜について説明する。
【００２０】
微結晶シリコン膜は、結晶質シリコン相と非晶質シリコン相とが混在した構造を有する。微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶質シリコンのピークである５２０ｃｍ-1の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1の波長でブロードなピークを有する。４８０ｃｍ-1付近のアモルファスシリコンのピーク高さは、５２０ｃｍ-1付近にみられる結晶質シリコンのピーク高さの例えば１／８以上１以下となる。
【００２１】
比較のため、多結晶シリコン膜に対してラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコンのピークの高さはほぼゼロとなる。なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
【００２２】
本発明による実施形態の微結晶シリコンＴＦＴの活性層が有する微結晶シリコン層（本発明による微結晶シリコン層ということがある）は、後述するように、従来の微結晶シリコン層よりも、シリコン原子間の結合（ネットワーク）が多く形成されており、その結果、優れた電気特性を有する。本発明による微結晶シリコン層は、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上であり、従来の微結晶シリコン層よりもシリコン原子間の結合が多い。また、本発明の微結晶シリコン層は、ラマンスペクトルにおいて、４８０ｃｍ-1付近のアモルファス相に帰属されるピークと、５２０ｃｍ-1付近の結晶相に帰属されるピークとの間の５００ｃｍ-1付近にさらなるピークを有する（もちろん、ラマンスペクトルのピーク分離解析による）。この５００ｃｍ-1付近に現れるピークは、アモルファス相と結晶相との中間の状態である。この中間相の存在によって、アモルファス相を介して、結晶相（結晶粒）間にシリコン原子間の結合のネットワークが形成されると考えられる。
【００２３】
以下、図１（ａ）〜（ｃ）を参照して、本発明による実施例の半導体素子の具体的な構成およびその製造方法を説明する。ここでは、ボトムゲート型（逆スタガー型）のＴＦＴを例示するが、本発明の半導体素子はこれに限られない。なお、本発明による本実施形態の半導体素子は、ボトムゲート構造を有する微結晶シリコンＴＦＴであることが好ましい。従来のアモルファスシリコンＴＦＴの多くはボトムゲート構造であるので、従来のアモルファスシリコンＴＦＴの作製に使用している製造設備を利用することができ、量産性の高いプロセスを実現できる。
【００２４】
図１（ａ）は、本発明による実施例１の微結晶シリコンＴＦＴ１０Ａの断面構造を模式的に示す図である。
【００２５】
ＴＦＴ１０Ａは、基板（例えばガラス基板）１１と、基板１１に支持された活性層１４Ａであって、チャネル領域（不図示）と、チャネル領域の両側に形成された第１領域および第２領域（いずれも不図示）とを有する活性層１４Ａと、活性層１４Ａの第１領域および第２領域にそれぞれ接する第１コンタクト層（例えばソースコンタクト層）１６ａおよび第２コンタクト層（例えばドレインコンタクト層）１６ｂと、第１コンタクト層１６ａを介して第１領域と電気的に接続された第１電極（例えばソース電極）１７ａと、第２コンタクト層１６ｂを介して第２領域と電気的に接続された第２電極（例えばドレイン電極）１７ｂと、チャネル領域に、ゲート絶縁層１３を介して対向するように配置されたゲート電極１２とを備えている。ＴＦＴ１０Ａは、さらに、活性層１４Ａと、第１コンタクト層１６ａおよび第２コンタクト層１６ｂとの間に、エッチストップ層１５を有している。また、ＴＦＴ１０Ａは、第１電極１７ａおよび第２電極１７ｂの上に、必要に応じて形成されるパッシベーション膜１８を有している。ＴＦＴ１０Ａを液晶表示装置の画素ＴＦＴとして用いる場合、例えば、ＴＦＴ１０Ａを含む基板１１のほぼ全体を覆う平坦化膜（不図示）が形成され、平坦化膜上に画素電極（不図示）が形成される。画素電極は、パッシベーション膜１８および平坦化膜に形成されるコンタクトホール内において、例えば第２電極１７ｂと電気的に接続される。
【００２６】
実施例１のＴＦＴ１０Ａの活性層１４Ａは、本発明による微結晶シリコン層１４ｍの単層で形成されている。ＴＦＴ１０Ａの活性層１４Ａ以外の構成は、従来のＴＦＴと同様であってよく、ここでは、詳細を省略する。例えば、ＴＦＴ１０Ａと同様のＴＦＴは、特開２００８−１２４３９２号公報（特に図５）に記載されている。参考のために、特開２００８−１２４３９２号公報の開示内容の全てを本明細書に援用する。
【００２７】
ＴＦＴ１０Ａは以下のようにして製造することができる。
【００２８】
まず、ガラス基板などの絶縁性基板１１の上に、スパッタリング法によりＴｉ膜を形成し、これをフォトリソグラフィプロセスによりパターニングしてゲート電極１２を形成する。ゲート電極１２の膜厚は例えば８００ｎｍである。
【００２９】
次に、プラズマＣＶＤ法によりゲート絶縁層１３として、例えば厚さ３５０ｎｍのシリコン窒化膜（ＳｉＮx膜）を成膜する。シリコン窒化膜は、平行平板型プラズマＣＶＤ装置により形成される。成膜温度は例えば２５０℃である。
【００３０】
その後、本発明の微結晶シリコン層１４ｍを形成する。微結晶シリコン層１４ｍの厚さは例えば５０ｎｍであり、３０ｎｍ以上７０ｎｍ以下の範囲内にあることが好ましい。微結晶シリコン層１４ｍは、例えば、特開２００７−１２３００８号公報に開示されているＣＶＤ装置を用いて形成される。参考のために特開２００７−１２３００８号公報の開示内容の全てを本明細書に援用する。
【００３１】
微結晶シリコン層１４ｍの成膜条件は、例えば、成膜温度（基板温度）２２０℃、成膜圧力１４４０Ｐａ、Ｈ2／ＳｉＨ4流量比Ｒを８００とする。種々検討した結果、この流量比Ｒは、この成膜温度において、最も効率的に結晶化する流量比であるＲ＝１０００よりも２０％小さい値である。このように、プラズマＣＶＤ法において、気相に形成される結晶粒の割合が最大となる条件よりも、Ｈ2の流量比を低下させることによって、結晶の生成にとって過剰となったＳｉＨ4がアモルファス相を形成する。この過剰となるＳｉＨ4の量を適切に制御することによって、中間相（ラマンスペクトルの５００ｃｍ-1付近にピークを示す）を生成させることができる。
【００３２】
図２（ａ）および（ｂ）を参照して、本発明の微結晶シリコン層１４ｍの特徴を説明する。従来は、微結晶シリコン膜の電気特性を向上させるために、結晶化度を高めることが重要であると考えられていた。しかしながら、本発明者が種々検討した結果、上述したように、アモルファス相が形成される条件とすることによって、従来の技術常識とは逆に、微結晶シリコン膜の電気特性が向上することが分かった。すなわち、図２（ａ）に模式的に示すように、プラズマＣＶＤ法において気相で生成される粒子２２が、結晶相２２ｃの周りに、中間相２２ｂを有し、さらにその周りにアモルファス相２２ａを有する構造とすることが好ましいことが分かった。このような構造は、シリコンの粒子２２が２ｎｍ以上１０ｎｍ以下の直径を有する場合に形成され易い。なお、従来は、シリコン粒子の直径は５０ｎｍ程度であった。
【００３３】
図２（ａ）に示した粒子２２が基板１１上に堆積すると、図２（ｂ）に模式的に示すように、アモルファス相２２ａで粒子間が密着し、中間相２２ｂおよびアモルファス相２２ａを介して、異なる粒子２２に属していた結晶相２２ｃがシリコン原子間の結合のネットワークによって、互いに連結された構造が形成される。その結果、本発明の微結晶シリコン層１４ｍの電気特性が優れたものとなる。従来のように、ＣＶＤ法において気相で生成される粒子中に占める結晶相の割合が多いと、堆積した微結晶シリコン層中において、シリコン原子間の結合のネットワークが十分に形成されず、その結果、電気特性が低下していたと考えられる。
【００３４】
微結晶シリコン層１４ｍを形成するとき、成膜温度は２５０℃未満であることが好ましく、このように低い温度で微結晶シリコン層１４ｍを成膜するためには、特開２００７−１２３００８号公報に開示されている電極構造を有するＣＶＤ装置を用いることが好ましい。
【００３５】
本発明の微結晶シリコン膜の形成方法は、流量比Ｈ2／ＳｉＨ4が５００以上１０００以下であり、成膜圧力が７００Ｐａ以上１５００Ｐａ以下と比較的高く（従来は３００Ｐａ以下であることが多い）、且つ、成膜温度が２５０℃未満（従来は２５０℃以上、特に３００℃以上であることが多い）である点に特徴がある。特に、成膜圧力が１０００Ｐａ未満のときには、成膜温度は２００℃以下であり１５０℃以上であることが好ましい。成膜圧力が１０００Ｐａ以上のときには、成膜温度は２００℃以上２５０℃未満であることが好ましい。本発明の微結晶シリコン膜の形成方法は、上記の条件に限定されないが、少なくとも上記の条件であれば、従来の形成方法よりも、電気特性の優れた微結晶シリコン層を得ることができる。なお、成膜温度が低いほど結晶性が向上するとともに、移動度が向上する。
【００３６】
次に、エッチストッパ層１５として、例えば、シリコン窒化膜（ＳｉＮx膜）を形成する。シリコン窒化膜の厚さは、例えば１５０ｎｍである。その後、コンタクト層（第１コンタクト層１６ａおよび第２コンタクト層１６ｂとなる）として、リン（Ｐ）が高濃度にドーピングされたシリコン膜（ｎ+シリコン層）を形成する。コンタクト層の厚さは、例えば５０ｎｍである。なお、シリコン窒化膜およびｎ+シリコン層は、一般的なａ−ＳｉＴＦＴプロセスと同様のプロセスで成膜される。
【００３７】
次に、微結晶シリコン層１４ｍおよびコンタクト層をフォトリソグラフィプロセスでパターニングすることによって、島状の微結晶シリコン層１４ｍから形成された活性層１４Ａおよび、第１コンタクト層１６ａおよび第２コンタクト層１６ｂが得られる。このパターニングの際に、エッチストッパ層１５が存在することによって、このドライエッチングによって活性層１４Ａのチャネル領域がダメージを受けることを防止することができる。
【００３８】
続いて、例えば、スパッタリング法によりチタン（Ｔｉ）膜を形成する。Ｔｉ膜の膜厚は、例えば２００ｎｍとする。フォトリソグラフィプロセスでパターニングすることによって、第１電極１７ａおよび第２電極１７ｂを形成する。次に、例えば、シリコン窒化膜等のパッシベーション膜１８を例えばプラズマＣＶＤ法で形成する。このようにして、ＴＦＴ１０Ａが得られる。必要に応じて、酸化シリコン膜や樹脂膜からなる平坦化膜を形成する。
【００３９】
上述の製造方法によって得られたＴＦＴ１０Ａのトランジスタ特性を図３（ａ）に示す。横軸はゲート電圧Ｖｇであり、縦軸はドレイン電流Ｉｄである。比較のために、参考例のＴＦＴのトランジスタを併せて示している。参考例のＴＦＴは、微結晶シリコン層の形成条件だけが実施例１のＴＦＴ１０Ａと異なり、成膜圧力が７０Ｐａである。成膜温度は２５０℃、Ｈ2／ＳｉＨ4流量比Ｒは１００である。
【００４０】
図３（ａ）の結果から明らかなように、実施例１のＴＦＴ１０Ａのトランジスタ特性は、参考例のＴＦＴのトランジスタ特性よりも優れている。参考例のＴＦＴのオフ電流が約１．５×１０-12Ａ、オン電流が１．０×１０-6Ａ以上、移動度が０．６７ｃｍ２／Ｖ・ｓであるのに対し、ＴＦＴ１０Ａのオフ電流は１．０×１０-13Ａ以下、オン電流が１．０×１０-6Ａ以上、移動度が０．８６ｃｍ２／Ｖ・ｓである。すなわち、ＴＦＴ１０Ａは参考例のＴＦＴに比べて、オン電流を維持したまま、オフ電流が１桁以上低減されている。また、移動度も向上している。
【００４１】
次に、図１（ｂ）を参照する。図１（ｂ）は、本発明による実施例２の微結晶シリコンＴＦＴ１０Ｂの断面構造を模式的に示す図である。ＴＦＴ１０Ｂは、活性層１４Ｂがアモルファスシリコン層１４ａをさらに有する点において、ＴＦＴ１０Ａと異なる。ＴＦＴ１０Ａと共通する構成および製造方法については説明を省略する。
【００４２】
ＴＦＴ１０Ｂの活性層１４Ｂは、アモルファスシリコン層１４ａと微結晶シリコン層１４ｍとを有し、アモルファスシリコン層１４ａは微結晶シリコン層１４ｍよりもゲート電極１２に近い側に設けられている。
【００４３】
アモルファスシリコン層１４ａは、成膜温度１８０℃で、従来の方法でゲート絶縁層１３の上に形成される。アモルファスシリコン層１４ａの厚さは例えば３ｎｍである。十分なトランジスタ特性を得るためには、アモルファスシリコン層１４ａの厚さは５ｎｍ以下であることが好ましい。アモルファスシリコン層１４ａの厚さの下限は特に設定されないが、微結晶シリコン層１４ｍに十分なシリコン原子間の結合ネットワークを形成させるためには、ゲート絶縁層１３と微結晶シリコン層１４ｍとの間に均一に存在することが好ましく、そのためには、成膜装置等にも依存するが、２ｎｍ以上とすることが好ましい。
【００４４】
アモルファスシリコン層１４ａの上に、本発明による微結晶シリコン層１４ｍを形成する。微結晶シリコン層１４ｍの厚さは例えば４７ｎｍである。例えば、成膜温度を１８０℃、Ｈ2／ＳｉＨ4流量比Ｒを８００とし、成膜圧力を７８０Ｐａとする。種々検討の結果、この成膜温度および流量比Ｒのとき、成膜圧力が７４０Ｐａのときに最も効率的に結晶化する。したがって、上記の流量比は、最も効率的に結晶化する流量比Ｒよりも、ＳｉＨ4が過剰に供給されることを意味している。このような条件で微結晶シリコン層１４ｍを形成することによって、実施例１と同様に、中間相を有する微結晶シリコン層１４ｍを得ることができる。
【００４５】
ＴＦＴ１０Ｂのトランジスタ特性を図３（ｂ）に示す。参考例は上述のものと同じである。
【００４６】
図３（ｂ）から明らかなように、実施例２のＴＦＴ１０Ｂのトランジスタ特性は、参考例のＴＦＴのトランジスタ特性よりも優れている。参考例のＴＦＴのオフ電流が約１．５×１０-12Ａ、オン電流が１．０×１０-6Ａ以上、移動度が０．６７ｃｍ２／Ｖ・ｓであるのに対し、ＴＦＴ１０Ｂのオフ電流は１．０×１０-13Ａ以下、オン電流が１．０×１０-6Ａ以上、移動度が０．７５ｃｍ２／Ｖ・ｓである。すなわち、ＴＦＴ１０Ｂは参考例のＴＦＴに比べて、オン電流を維持したまま、オフ電流が１桁以上低減されている。また、移動度も向上している。
【００４７】
次に、図１（ｃ）を参照する。図１（ｃ）は、本発明による実施例３の微結晶シリコンＴＦＴ１０Ｃの断面構造を模式的に示す図である。ＴＦＴ１０Ｃは、活性層１４Ｃが、第２微結晶シリコン層１４ｍ１とアモルファスシリコン層１４ａとをさらに有する点において、ＴＦＴ１０Ａと異なっている。活性層１４Ｃは、ゲート電極１２側から、第２微結晶シリコン層１４ｍ１、アモルファスシリコン層１４ａ、第１微結晶シリコン層１４ｍ２の順で配置されている。
【００４８】
第２微結晶シリコン層１４ｍ１は、例えば、成膜温度を１８０℃、Ｈ2／ＳｉＨ4流量比Ｒを８００とし、成膜圧力を７４０Ｐａで、ゲート絶縁層１３上に形成される。この第２微結晶シリコン層１４ｍ１は、最も効率的に結晶化する条件とし、ＴＦＴ１０Ｃの移動度の向上に寄与させる。第２微結晶シリコン層１４ｍ１の厚さは例えば３ｎｍであり、２ｎｍ以上５ｎｍ以下であることが好ましい。
【００４９】
次に、アモルファスシリコン層１４ａを、成膜温度１８０℃で、従来の方法で、第２微結晶シリコン層１４ｍ１の上に形成する。アモルファスシリコン層１４ａの厚さは例えば３ｎｍである。上述と同様の理由から、アモルファスシリコン層１４ａの厚さは２ｎｍ以上５ｎｍ以下であることが好ましい。
【００５０】
次に、アモルファスシリコン層１４ａの上に、第１微結晶シリコン層１４ｍ２を形成する。第１微結晶シリコン層１４ｍ２の厚さは例えば４４ｎｍである。第１微結晶シリコン層１４ｍ２は、例えば、実施例２のＴＦＴ１０Ｂの微結晶シリコン層１４ｍと同じ条件で成膜される。そのことによって、実施例１と同様に、中間相を有する第１微結晶シリコン層１４ｍ２を得ることができる。
【００５１】
ＴＦＴ１０Ｃのトランジスタ特性を図３（ｃ）に示す。参考例は上述のものと同じである。
【００５２】
図３（ｃ）から明らかなように、実施例３のＴＦＴ１０Ｃのトランジスタ特性は、参考例のＴＦＴのトランジスタ特性よりも優れている。参考例のＴＦＴのオフ電流が約１．５×１０-12Ａ、オン電流が１．０×１０-6Ａ以上、移動度が０．６７ｃｍ２／Ｖ・ｓであるのに対し、ＴＦＴ１０Ｃのオフ電流は１．０×１０-13Ａ以下、オン電流が１．０×１０-6Ａ以上、移動度が０．８８ｃｍ２／Ｖ・ｓである。すなわち、ＴＦＴ１０Ｃは参考例のＴＦＴに比べて、オン電流を維持したまま、オフ電流が１桁以上低減されている。また、移動度も向上している。
【００５３】
本発明による微結晶シリコン層は、中間相として帰属される、アモルファス相と結晶相との中間の状態を有する相を含んでいることに特徴があり、中間相を有する微結晶シリコン層を形成するためのプラズマＣＶＤの条件は上記の例に限定されない。
【００５４】
上述したように、本発明によると、オン電流を確保しつつ、オフ電流を低減した微結晶シリコン層を備えた半導体素子およびその製造方法が提供される。ここでは、逆スタガー型のＴＦＴを例示したが、本発明はこれに限られず、スタガー型のＴＦＴに適用することもできる。
【産業上の利用可能性】
【００５５】
本発明の半導体素子は、表示装置のアクティブマトリクス基板など種々の用途に用いることができる。
【図面の簡単な説明】
【００５６】
【図１】（ａ）〜（ｃ）は、それぞれ本発明による実施例のＴＦＴ１０Ａ、ＴＦＴ１０ＢおよびＴＦＴ１０Ｃの断面構造を模式的に示す図である。
【図２】（ａ）および（ｂ）は、本発明による微結晶シリコン層の構造を説明するための模式図である。
【図３】（ａ）〜（ｃ）は、それぞれ本発明による実施例のＴＦＴ１０Ａ、ＴＦＴ１０ＢおよびＴＦＴ１０Ｃのトランジスタ特性を示すグラフである。
【符号の説明】
【００５７】
１０Ａ、１０Ｂ、１０Ｃ  ＴＦＴ
１１  基板（例えばガラス基板）
１２  ゲート電極
１３  ゲート絶縁層
１４Ａ、１４Ｂ、１４Ｃ  活性層
１６ａ、１６ｂ  コンタクト層（ソースコンタクト層、ドレインコンタクト層）
１７ａ、１７ｂ  電極（ソース電極、ドレイン電極）
１８  パッシベーション膜
２２  粒子
２２ａ  アモルファス相
２２ｂ  中間相
２２ｃ  結晶相
【図１】
2010135502.tif 000003
【図２】
2010135502.tif 000004
【図３】
2010135502.tif 000005