【手続補正書】
【提出日】平成17年2月16日(2005.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】        明細書
【発明の名称】    モータの制御回路、および情報記憶ディスクを制御する回路
【特許請求の範囲】
【請求項１】  モータを運転状態にさせる磁界を発生させるため、モータのコイルに通ずる電流の流れを制御する制御回路であって、
前記コイルは前記制御回路の出力端子に結合され、前記制御回路は正の電源端子と負の電源端子との間に配置され、
前記負の電源端子と前記出力端子との間に配置されたＮＭＯＳ型のパワートランジスタと、
前記出力端子と前記正の電源端子との間に配置されたＰＭＯＳ型のパワートランジスタとを有し、このＰＭＯＳ型のパワートランジスタはＮ型拡散のウェルに埋め込まれ、このウェルが電気的に前記正の電源端子に結合され、前記ＰＭＯＳ型およびＮＭＯＳ型のパワートランジスタの導通は相補的な信号により制御される、制御回路において、
前記ＰＭＯＳ型のパワートランジスタのウェルは、分離ダイオードと呼ばれるダイオードを介して前記正の電源端子に結合され、前記分離ダイオードは、前記正の電源端子に接続されるアノードと、前記ウェルに接続されるカソードとを有する、ことを特徴とする制御回路。
【請求項２】  少なくとも一つのウェルに結合される少なくとも二つの端子を有し、モータを運転状態にさせる磁界を、電流が通過するとき発生させる、モータの制御回路であって、
前記モータの端子の一つにそれぞれ結合される、少なくとも二つの出力端子を有する制御ステージと、正の電源端子と、負の電源端子とを有し、また、少なくとも二つの分岐を有し、各分岐は、前記負の電源端子と前記出力端子との間に配置されたＮＭＯＳ型のパワートランジスタと、前記出力端子と前記正の電源端子との間に配置されたＰＭＯＳ型のパワートランジスタとを有し、このＰＭＯＳ型のパワートランジスタはＮ型拡散のウェルに埋め込まれ、このウェルが電気的に前記正の電源端子に結合され、分岐の前記ＰＭＯＳ型およびＮＭＯＳ型のパワートランジスタの導通は相補的な信号により制御される、制御装置において、
前記ＰＭＯＳ型のパワートランジスタのウェルのそれぞれは、分離ダイオードと呼ばれるダイオードを介して前記正の電源端子に結合され、前記分離ダイオードは、前記正の電源端子に接続されるアノードと、前記ウェルに接続されるカソードとを有する、ことを特徴とする制御回路。
【請求項３】  前記ＰＭＯＳ型のパワートランジスタのウェルのすべては、共通の分離ダイオードを介して、前記正の電源端子に結合される、ことを特徴とする請求項２に記載の制御回路。
【請求項４】  第１のモータおよび第２のモータを制御するために、情報記憶ディスクを制御する回路であって、
各モータは、モータを運転状態にさせる磁界を、電流が通過するとき発生させる少なくとも一つのコイルに結合される少なくとも二つの端子を有し、前記第１のモータは、前記ディスクに回転運動をさせるように適合され、前記第２のモータは、前記ディスクの表面上に少なくとも一つの情報読み出す／書き込みヘッドを保持するアームを移動させる、情報記憶ディスクを制御する回路において、
請求項２に記載の第１および第２の制御回路を有し、前記第１および第２の制御回路の出力端子のそれぞれは、前記第１および第２のモータの端子の一つにそれぞれ結合され、前記ＰＭＯＳ型のパワートランジスタのウェルのすべては、共通の分離ダイオードを介して、前記正の電源端子に結合され、前記第２の制御回路の出力端子の一つは、パーキングトランジスタと呼ばれるＰＭＯＳ型のパワートランジスタを介して前記分離ダイオードのカソードに結合され、前記パーキングトランジスタは、急な電力の減退の場合に、前記正の電源端子の電圧が零になる第１の時刻と、前記第１のモータにかかる電圧が零になる第２の時刻との間に、ターンオンされる、ことを特徴とする情報記憶ディスクを制御する回路。
【請求項５】  前記パーキングトランジスタのウェルは、このトランジスタのドレインに結合される、ことを特徴とする請求項４に記載の情報記憶ディスクを制御する回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータを運転状態にさせる磁界を発生させるため、モータのコイルに通ずる電流の流れを制御する制御回路であって、
前記コイルは前記制御回路の出力端子に結合され、前記制御回路は、正の電源端子と負の電源端子との間に配置され、
前記負の電源端子と前記出力端子との間に配置されたＮＭＯＳ型のパワートランジスタと、
前記出力端子と前記正の電源端子との間に配置されたＰＭＯＳ型のパワートランジスタとを有し、このＰＭＯＳ型のパワートランジスタはＮ型拡散のウェルに埋め込まれ、このウェルは電気的に前記正の電源端子に結合され、前記ＰＭＯＳ型およびＮＭＯＳ型のパワートランジスタの導通は相補的な信号により制御される、制御回路に関する。
【０００２】
【発明の開示】
このような制御回路は、情報記憶ディスク、特に、情報処理装置のためのハードディスクを利用する装置の制御に、一般に、使用される。この装置は、通常、そのディスクに回転運動を与えるのに使う第１のモータと、そのディスクの表面から情報を書き込み／読み出する一またはそれ以上のヘッドを保持するアームを移動させるのに使う第２のモータとを有する。それぞれのモータは、モータを駆動させることのできる磁界を発生させるコイルに結合される、電源端子と呼ばれる、入力端子を有する。電源端子のそれぞれは、制御回路の出力端子に結合される。
【０００３】
急な電力の減退、すなわち、その装置の作動中に正の電源電圧が零となるような場合には、第１のモータのロータは、その運動エネルギーによって駆動され、回転し続け、このモータの電源端子に起電力を生じさせ、そのとき、発電機としての動作をする。この起電力は、第２のモータの電源電圧の代わりをし、この第２のモータが、パーキング（ｐａｒｋｉｎｇ）ゾーンと呼ばれる、ディスクゾーンへ向かってアームを動かすのを可能にする。パーキングゾーンは、書き込み／読み出しヘッドにダメージを生じさせずに、アームがそこにパーキングされるのを可能にするために設けられる。
【０００４】
しかしながら、ＰＭＯＳパワートランジスタのドレインと、このトランジスタが埋め込まれたウェル（ｗｅｌｌ）との間に存するＰＮ接合は、寄生ダイオードを形成するということが見いだされている。正の電源端子の電圧が零になると、ウェルは、通常、それ自身がコイルの正の電源端子に結合されるソースに結合され、前記寄生ダイオードは、制御回路の出力端子を介して結合されているモータ端子を短絡し、したがって、かなりの漏れ電流が零電位の端子へ直接的に流れるのを許容する。これは、第１のモータによって生ずる起電力を、第２のモータを作動させるのに使用することを妨げる。
【０００５】
この問題を解決するため、種々の解決法が、提案されている。それは、基本的には、ＰＭＯＳトランジスタのソースと正の電源端子との間の漏れ電流を一方向に阻止することができるパワーコンポーネント（要素）の挿入からなる構成である。例えば、刊行物ＩＳＢＮ３−５４０−６０３３２−８「スマート・パワーＩＣ（Ｓｍａｒｔ  Ｐｏｗｅｒ  ＩＣｓ）」ＳＧＳトムソンに記述された、解決法では、パワーダイオードは、ＰＭＯＳトランジスタのソースに接続されるカソードと、正の電源端子に接続されるアノードとを有する。
【０００６】
この解決法は、２つの重要な欠点を有する。すなわち、そのようなパワーコンポーネントは高価であり、相当の電圧降下がパワーコンポーネントに生ずることである。実際、通常モードの動作における電源電圧の値は、現在は、一般に、５Ｖ程度であり、エネルギーの節約と電子回路の大きさの低減との二つの汎用目的で、この値を低減するために、しばしば、多くの開発努力が使われている。
パワーダイオードがショットキータイプのダイオードである、もっとも有利なケースでも、このパワーダイオードに０．５Ｖ程度の電圧降下が生ずるので、このダイオードは、モータに供給される電力を減少させ、その結果、この装置のエネルギー効率は少なくとも１０パーセント低減し、効率の上で、このパワーダイオードの不利な影響は、電源電圧の値が低下すると、かならず増加する傾向にある。
【０００７】
本発明の目的は、通常動作において、正の電源端子から、制御回路により制御されるモータへのエネルギーの流れに影響を及ぼさないよう配置された安価な要素を利用する解決法を提供することにより、これら２つの欠点を、同時に緩和することにある。
【０００８】
この目的のため、本発明によれば、冒頭の段落で明示したタイプの制御回路は、前記ＰＭＯＳ型のパワートランジスタのウェルは、分離ダイオードと呼ばれるダイオードを介して前記正の電源端子に結合され、前記分離ダイオードは、前記正の電源端子に接続されるアノードと、前記ウェルに接続されるカソードとを有することを特徴としている。
【０００９】
この制御回路において、電力は、通常モードの動作においては、ＰＭＯＳパワートランジスタを介して、直接的に、コイルに送られる。分離ダイオードは、正の電源端子の電圧が、出力端子の電圧よりも、一つのスレショルド電圧分だけ小さいときにだけ動作する。ここに、スレショルド電圧は、代表的には、０．７Ｖ程度である。
ドレイン−ウエル接合によって形成される寄生ダイオードは、潜在的に導通して、漏れ電流の通過を許す。しかし、この電流は、逆バイアスされた分離ダイオードによって阻止される。これは、短絡の可能性も妨げるので、モータによりコイルに生じた起電力は、モータのロータの運動エネルギーが放出されるまで、バックアップ電源電圧として使用することができる。
【００１０】
前述したように、複数の電源端子を有するモータを制御するため、いくつかの制御回路を使用する必要がある。したがって、本発明はまた、少なくとも一つのコイルに結合される少なくとも二つの端子を有し、モータを運転状態にさせる、活動的にさせた磁界を発生させる、モータのための制御回路であり、前記モータの端子の一つにそれぞれ結合される、少なくとも二つの出力端子を有する制御ステージと、正の電源端子と、負の電源端子とを有し、少なくとも二つの分岐を含み、各分岐は、前記負の電源端子と前記出力端子との間に配置されたＮＭＯＳ型のパワートランジスタと、前記出力端子と前記正の電源端子との間に配置されたＰＭＯＳ型のパワートランジスタとを有し、このＰＭＯＳ型のパワートランジスタはＮ型拡散のウェルに埋め込まれ、このウェルが電気的に前記正の電源端子に結合され、分岐の前記ＰＭＯＳ型およびＮＭＯＳ型のパワートランジスタの導通は相補的な信号により制御される、制御装置において、前記ＰＭＯＳ型のパワートランジスタのウェルのそれぞれは、分離ダイオードと呼ばれるダイオードを介して前記正の電源端子に結合され、前記分離ダイオードは、前記正の電源端子に接続されるアノードと、前記ウェルに接続されるカソードとを有することを特徴とする。
【００１１】
このような制御回路の変形例においては、前記ＰＭＯＳ型のパワートランジスタのウェルのすべては、共通の分離ダイオードを介して、前記正の電源端子に結合される。
この変形例は、経済的な視点から重要である。なぜならば、制御回路全体について一つの分離ダイオードだけしか必要とされないからである。
【００１２】
前述したように、本発明に従う制御回路の構成は、特に情報記憶ディスクを使用する装置におけるモータの制御に好適である。
【００１３】
したがって、特に有利な実施態様においては、本発明はまた、第１のモータおよび第２のモータを制御するために、情報記憶ディスクを制御する回路であって、各モータは、モータを運転状態にさせる、活動的にさせた磁界を発生させる少なくとも一つのコイルに結合される少なくとも二つの端子を有し、前記第１のモータは、前記ディスクに回転運動をさせ、前記第２のモータは、前記ディスクの表面上に少なくとも一つの情報読み出す／書き込みヘッドを保持するアームを移動させる、情報記憶ディスクを制御する回路において、上述した第１および第２の制御回路を有し、前記第１および第２の制御回路の出力端子のそれぞれは、前記第１および第２のモータの端子の一つにそれぞれ結合され、前記ＰＭＯＳ型のパワートランジスタのウェルのすべては、共通の分離ダイオードを介して、前記正の電源端子に結合され、前記第２の制御回路の出力端子の一つは、パーキングトランジスタと呼ばれるＰＭＯＳ型のパワートランジスタを介して前記分離ダイオードのカソードに結合され、前記パーキングトランジスタは、急な電力の減退の場合に、前記正の電源端子の電圧が零になる第１の時刻と、前記第１のモータにかかる電圧が零になる第２の時刻との間にターンオンされる、ことを特徴とする。
【００１４】
通常モードの動作においては、正の電源端子の電圧は、ＰＭＯＳ型のパワートランジスタを介して、この端子からモータに送られる。急な電力の減退の場合に、パーキングトランジスタはターンオンし、読み出し／書き込みヘッドを保持するアームをパーキングゾーンへ動かすのに要求される電力を第２のモータに供給することを可能にする。エネルギーは、発電機として機能する第１のモータの電源端子に生ずる起電力により与えられる。
分離ダイオードは、ＰＭＯＳトランジスタのドレイン−ウエル接合によって形成される寄生ダイオードを経ての正の電源端子へのエネルギーのいかなる漏れも、妨げる。
【００１５】
この制御回路の変形例においては、前記パーキングトランジスタのウェルは、このトランジスタのドレインに結合される。
この構成は、寄生ダイオードの存在を利用する。この寄生ダイオードは、この場合は、パーキングトランジスタのソース−ウエル接合によって形成される。実際、ウェルがドレインと結合されるならば、前記寄生ダイオードを形成するＰＮ接合は、ソースとウェルの間に配置される。第１のモータのロータの運動エネルギーがなくなると、このモータによって発生される起電力の値は、スレショルドにまで下がる。このスレショルドより小さいと、パーキングトランジスタの導通をもはや十分に維持できない。このとき導通している寄生ダイオードは、第１のモータにより供給されるエネルギーの残部が、このダイオードを通して流れる電流の形態で、第２のモータに達することが可能となる。
【００１６】
【発明の実施の形態】
本発明は、添付の図面に関して、以下のいくつかの実施態様（これは、限定的ではなく、例として提示される）の説明によって、一層十分に理解されるであろう。
【００１７】
図１は、正の電源端子ＶＣＣと負の電源端子ＧＮＤとの間に配置された既知の制御回路の基本構成を線図的に示す。
【００１８】
この制御回路は、モータを運転状態にさせる磁界を発生させるように、モータのコイルＥｉに通ずる電流の流れを制御することを意図している。このモータは、この分野においていわゆる当業者によく知られたものであり、図には示されていない。このコイルＥｉは、この制御回路の出力端子に結合されている。制御回路は、
・負の電源端子ＧＮＤと出力端子との間に配置されたＮＭＯＳパワートランジスタＮＭと、
・正の電源端子ＶＣＣと出力端子との間に配置されたＰＭＯＳパワートランジスタＰＭとを有し、このトランジスタＰＭは、Ｎ型拡散のウェルに埋め込まれ（ｉｍｐｌａｎｔ）、これが正の電源端子ＶＣＣに電気的に結合されている。
【００１９】
これらのＮＭＯＳおよびＰＭＯＳパワートランジスタの導通は、相補的な信号によって制御される。トランジスタＰＭおよびＮＭは、コイルＥｉが最も大きく発生する磁界の状態に依存して、それぞれ、ターンオンおよびターンオフされ、あるいはターンオフおよびターンオンされる。
【００２０】
破線で示されるダイオードＤは、実際のトランジスタＰＭの構造の結果形成された、寄生ダイオードである。実際は、このトランジスタのソースは、この回路の最も高い電位の点、すなわち正の電源端子ＶＣＣに結合される必要がある。接続端子に関連して実線で示される、ウェルＢは、トランジスタＰＭのソースにそれを結合することにより得られる、正電圧でバイアスされなければならない。ドレイン−ウェル接合は、ＰＮ接合を形成するので、図１に示されるように、正の電源端子に結合されるカソードと、トランジスタＰＭのドレインに結合されるアノードとを有する寄生ダイオードＤが形成される。
【００２１】
寄生ダイオードＤは、電力が、パワートランジスＰＭのソース−ドレインパス（経路）を介して、正の電源端子ＶＣＣからコイルＥｉに送られる通常モードの動作においては、影響しないが、急な停電のような場合には、有害なものとなりうる。そのとき、モータのロータ（その運動エネルギーによって駆動される）は、回転し続け、コイルＥｉに起電力を生じさせる。この起電力は、制御回路およびモータを含む全体の装置を、休止位置にセットするのに必要とされる期間の間、バックアップ電圧として利用される。
正の電源端子の電圧が今は、零であるので、コイルＥｉはダイオードＤによって短絡され、その結果、モータによりコイルＥｉに発生した起電力は利用され得ないことは明らかである。
【００２２】
図２は、本発明による制御回路を線図的に示す。
この制御回路もまた、上述した基本的な構成を有し、図１および２で共通の要素は、本明細書を一層良く理解するために、同一の参照符号が与えられている。
【００２３】
本制御回路においては、パワートランジスタＰＭのウェルＢは、もはや、トランジスタＰＭのソースには結合されずに、直接的に正の電源端子ＶＣＣに、いわゆる分離ダイオードＩＤを介して結合されている。この分離ダイオードは、そのアノードが正の電源端子ＶＣＣに接続され、そのカソードがウェルＢに接続される。この制御回路において、電力は、通常モードの動作においては、パワートランジスタＰＭのソース−ドレインパスを介して、直接的に、コイルＥｉに送られる。分離ダイオードＩＤは、正の電源端子ＶＣＣの電圧が、出力端子の電圧よりも、一つのダイオードＤのスレショルド電圧分だけ小さいときにだけ動作する。このスレショルド電圧は、代表的には、０．７Ｖ程度である。
【００２４】
したがって、寄生ダイオードＤは、潜在的に導通して、漏れ電流の通過を許すが、しかし、この電流は、逆バイアスされた分離ダイオードＩＤによって阻止される。
これは、いかなる短絡の可能性も妨げるので、モータによりコイルＥｉに生じた起電力は、モータのロータの運動エネルギーが放出されるまで、バックアップ電源電圧として使用することができる。
【００２５】
図３は、情報記憶ディスクを回転させることを意図した第１のモータの第１の制御回路を線図的に示す。
本例においては、第１のモータ（コイルＥ１１，Ｅ１２およびＥ１３だけが示される）は、それらコイルの一つにそれぞれ結合された３つの電源端子を有する３相モータである。
【００２６】
第１の制御回路は、第１のモータのそれら端子の一つにそれぞれ結合された３つの出力端子を有する制御ステージと、正の電源端子ＶＣＣと、負の電源端子ＧＮＤとを有する。
制御ステージは、負の電源端子ＧＮＤと出力端子の一つとの間にそれぞれが配置されたＮＭＯＳパワートランジスタＮＭ１１，ＮＭ１２およびＮＭ１３と、出力端子と正の電源端子ＶＣＣとの間にそれぞれが配置されたＰＭＯＳパワートランジスタＰＭ１１，ＰＭ１２およびＰＭ１３とを有する、それぞれ３つの分岐を有する。
【００２７】
これらＰＭＯＳトランジスタＰＭ１１，ＰＭ１２およびＰＭ１３は、Ｎ型の拡散でウェルＢ１１，Ｂ１２およびＢ１３に埋め込まれる。これらウェルは、共通の分離ダイオードＩＤを介して、正の電源端子ＶＣＣに電気的に結合されており、この分離ダイオードは、正の電源端子ＶＣＣに接続されたアノードと、各ウェルに接続されたカソードとを有する。
分離ダイオードＩＤは、ＰＭＯＳトランジスタＰＭ１１，ＰＭ１２およびＰＭ１３の各ドレイン−ウェル接合により形成された寄生ダイオードＤ１１，Ｄ１２およびＤ１３を介した、第１のモータの電源端子から正の電源端子ＶＣＣへの漏れ電流の通過を、妨げる。
【００２８】
この回路の構造的特徴が許すならば、ＰＭＯＳトランジスタＰＭ１１，ＰＭ１２およびＰＭ１３は、共通のウェル（ｃｏｍｍｏｎ  ｗｅｌｌ）に、有利に埋め込まれることができる。
【００２９】
これらＰＭＯＳおよびＮＭＯＳパワートランジスタの導通は、所定の時刻では、コイルＥ１１，Ｅ１２およびＥ１３のうちの２つだけが、専門家に良く知られた一連の順序で、励起されるように、相補的な信号により制御される。
急な電源電圧の減退、すなわち正の電源端子ＶＣＣの電位が零になるような場合には、第１のモータのロータは、その運動エネルギーによって動かされ、回転を継続し、したがって、第１のモータに、その電源端子に起電力を発生することを可能にし、モータは、ロータが停止するまで、発電機として動作する。このようにして発生されたエネルギーは、分離ダイオードのカノードと負の電源端子ＧＮＤとの間に生ずる電圧Ｖｍを生じ、電圧Ｖｍはバックアップ電源電圧として使用されうる。
【００３０】
図４は、情報記憶ディスクの表面の上に、一またはそれ以上の書き込み／読み出しヘッドを保持するアームを移動させることを意図した第２のモータの第２の制御回路を線図的に示す。
この２の制御回路は、情報記憶ディスクが使用されるその装置全体を制御できる共通の集積回路において、第１の制御回路に有利に付加される。
【００３１】
本例においては、第２のモータ（２つのハーフコイルＥ２１およびＥ２２だけが示される）は、ハーフコイルＥ２１およびＥ２２の一つにそれぞれ結合された２つの電源端子を有する２相モータである。
したがって、第２の制御回路は、第２のモータのそれら端子の一つにそれぞれ結合された２つの出力端子を有する制御ステージと、正の電源端子ＶＣＣと、負の電源端子ＧＮＤとを含む。電源端子ＶＣＣおよびＧＮＤは、第１の制御回路の電源端子ＶＣＣおよびＧＮＤへ結合される。
【００３２】
制御ステージは、負の電源端子ＧＮＤとそれら出力端子の一つとの間にそれぞれが配置されたＮＭＯＳパワートランジスタＮＭ２１およびＮＭ２２と、出力端子と正の電源端子ＶＣＣとの間にそれぞれが配置されたＰＭＯＳパワートランジスタＰＭ２１およびＰＭ２２とを含む、それぞれ２つの分岐を有する。
これらＰＭＯＳトランジスタＰＭ２１およびＰＭ２２は、Ｎ型拡散のウェルＢ２１およびＢ２２に埋め込まれる。これらウェルは、第１の制御回路の分離ダイオードＩＤを介して、正の電源端子ＶＣＣに電気的に結合される。分離ダイオードＩＤは、ＰＭＯＳトランジスタＰＭ２１およびＰＭ２２の各ドレイン−ウェル接合により形成された寄生ダイオードＤ２１およびＤ２２を介した、第２のモータの電源端子から正の電源端子ＶＣＣへの漏れ電流の通過を、妨げる。
【００３３】
この回路の構造的特徴が許すならば、ＰＭＯＳトランジスタＰＭ２１およびＰＭ２２は、同じウェルに、有利に埋め込まれることができる。同じウェルは、第１の制御回路の各ＰＭＯＳトランジスタに共通であるウェルであってもよい。
【００３４】
同じ分岐のＰＭＯＳおよびＮＭＯＳパワートランジスタの導通は、所定の瞬時では、一方の分岐のＰＭＯＳトランジスタと他方の分岐のＮＭＯＳトランジスタだけが、導通し、２つのハーフコイルを通って流れる電流の方向が、アームの動きの方向を決定するというように、相補的な信号により制御される。
第２の制御回路の出力端子の一つは、ＰＭＯＳパワートランジスタＰＭＰ（パーキングトランジスタと呼ばれる）を介して、分離ダイオードＩＤのカソードに結合される。トランジスタは、急な電源電圧の減退の場合に、正の電源端子ＶＣＣの電圧が零になる第１の時刻と、第１のモータにかかる電圧Ｖｍが零になる第２の時刻との間、ターンオンされ、第２のモータの電源電圧を、第１のモータにより発生された電圧Ｖｍによって置き換える。
【００３５】
この構成は、電圧Ｖｍが、アームのパーキングの間、一つのダイオードのスレショルド電圧、すなわち代表的には０．７Ｖよりも大きく保持されることを確実にする。これは、アームをパーキングゾーンに向けて動かすのに強い電流が必要である特定の用途において有効であることを証明している。
パーキングトランジスタへ結合されるべき、第２の制御回路の出力端子の選択は、情報記憶ディスクの構造、特に、パーキングゾーンの場所に依存する。
通常のように、このゾーンが、接線方向速度が最小であるディスクの中心に近接して配置されていると、アームをディスクの中心へ動かすのを可能にする出力端子が選ばれる。本例ではハーフコイルＥ２２が結合された端子である。
【００３６】
図４に示される実施態様において、パーキングトランジスタＰＭＰのウェルＢＰは、このトランジスタのドレインと結合される。したがって、寄生ダイオードＤＰを形成するＰＮ接合は、このトランジスタのソースとウェルの間に得られる。
【００３７】
第１のモータのロータの運動エネルギーがなくなると、電圧Ｖｍの値は、代表的に１Ｖ程度の値であるスレショルドに減少する。スレショルドより小さいと、もはや、パーキングトランジスタＰＭＰの導通を維持するには足りない。このとき導通している寄生ダイオードＤＰは、第１のモータにより供給されるエネルギーの残部が、このダイオードを通して流れる電流の形態で、第２のモータに達することが可能となる。
【図面の簡単な説明】
【図１】
既知の制御回路の基本構成を示す図である。
【図２】
本発明による制御回路を示す図である。
【図３】
情報記憶ディスクを回転させるためのモータの制御回路を示す図である。
【図４】
情報記憶ディスクの表面上に複数の書き込み／読み出しヘッドを保持するアームを移動させるためのモータの制御回路を示す図である。
【符号の説明】
ＶＣＣ  正の電源端子
ＧＮＤ  負の電源端子
Ｅｉ  コイル
Ｅ１１，Ｅ１２，Ｅ１３  コイル
Ｅ２１，Ｅ２２  ハーフコイル（ｈａｌｆ−ｃｏｉｌ）
ＮＭ  ＮＭＯＳパワートランジスタ
ＮＭ１１，ＮＭ１２，ＮＭ１３  ＮＭＯＳパワートランジスタ
ＮＭ２１，ＮＭ２２  ＮＭＯＳパワートランジスタ
ＰＭ  ＰＭＯＳパワートランジスタ
ＰＭ１１，ＰＭ１２，ＰＭ１３  ＰＭＯＳパワートランジスタ
ＰＭ２１，ＰＭ２２  ＰＭＯＳパワートランジスタ
Ｄ  寄生（ｐａｒａｓｔｉｃ）ダイオード
Ｄ１１，Ｄ１２，Ｄ１３  寄生ダイオード
Ｄ２１，Ｄ２２  寄生ダイオード
ＩＤ  分離（ｉｓｏｌａｔｉｏｎ）ダイオード
Ｂ  ウェル（ｗｅｌｌ）
Ｂ１１，Ｂ１２，Ｂ１３  ウェル
Ｂ２１，Ｂ２２  ウェル
ＰＭＰ  ＰＭＯＳパワートランジスタ
ＢＰ  ウェル
ＤＰ  寄生ダイオード