(57)【要約】【課題】多画素のＣＭＯＳセンサ等の固体撮像素子であっても、カラム毎のＣＤＳ回路にて水平信号線への読み出しに発生するオフセットを、デバイス面積を殆ど増加させない構成にて改善する。【解決手段】Ｃ点に出力された信号は、スイッチＳＷ５がＯＮの期間にコンデンサＣ４に充電される。続いて、コンデンサＣ５がＳＷ８を介してＶＲＥＦでリセットされ、そのコンデンサＣ５の端子電圧がアンプ１２及びＳＷ９を通して水平信号線１３へ出力される。続いて、コンデンサＣ４の端子電圧がＳＷ６を介して、リセット後のコンデンサＣ５に転送されて充電された後、水平信号線１３へ出力される。回路部１５は、ｋＴＣノイズを抑圧した信号を水平信号線端のＣＤＳ回路部１４へ供給する。ＣＤＳ回路部１４は、所定の時間間隔の水平信号線１３の出力電圧同士を減算するＣＤＳ処理を行い、オフセット補正を実現する。【選択図】図１
2010034813.tif 000002
【特許請求の範囲】
【請求項１】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素から読み出された信号を電荷として保持する第１の保持手段と、
列方向に配列された前記画素のリセット時の画素リセット信号を保持する第２の保持手段と、
前記第２の保持手段から転送された電荷を保持する第３の保持手段と、
列方向に配列されている第１の画素からの信号を前記第１の保持手段で保持し、アンプを用いて差動増幅して得た前記第１の画素から読み出された信号と前記第１の画素からの前記画素リセット信号との差分を、前記第２の保持手段で保持した後、前記第１の保持手段を特定の電位にすると共に、前記第２の保持手段に保持されている電荷を前記第３の保持手段に転送する第１の転送手段と、
前記第１の転送手段による電荷転送後に、前記第１の画素に対して列方向に隣接した第２の画素から読み出された信号を前記第１の保持手段で保持した後、前記アンプを用いて差動増幅して得た前記第２の画素から読み出された信号と前記第２の画素からの前記画素リセット信号との差分を、前記第２の保持手段で保持し、続いて前記第１の保持手段を特定の電位にすると共に、前記第２の保持手段に保持されている電荷を前記第３の保持手段に転送して、該第３の保持手段に保持されている前記第１の転送手段で転送した電荷に加算する第２の転送手段と、
前記第２の転送手段による電荷転送により電荷が加算保持された前記第３の保持手段の電位を保持する第４の保持手段と、
前記第４の保持手段に保持された電位を転送する第１のスイッチ手段と、
前記第１のスイッチを介して転送されて前記第４の保持手段に保持された電位を保持する第５の保持手段と、
前記第５の保持手段が前記第４の保持手段に保持された電位を保持する前に、該第５の保持手段を所定電位にリセットするリセット手段と、
水平信号線の端に設けられ、入力信号の減算動作を行う補正回路部と、
前記リセット手段による前記第５の保持手段のリセット開始後から前記第４の保持手段に保持された電位を保持するまでの期間、該第５の保持手段の保持電位を前記水平信号線に出力して前記補正回路部に前記入力信号として供給する第２のスイッチ手段と
を有することを特徴とする固体撮像素子のＣＤＳ回路。
【請求項２】
前記第１乃至第５の保持手段と、前記第１及び第２の転送手段と、前記第１及び第２のスイッチ手段と、前記リセット手段とは同一の集積回路内に設けられており、前記補正回路部は、前記集積回路の外部に設けられていることを特徴とする請求項１記載の固体撮像素子のＣＤＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子のＣＤＳ回路に係り、特にＣＭＯＳ(Complementary Metal-Oxide Semiconductor)型撮像素子（以下、ＣＭＯＳセンサ）等の固体撮像素子で用いられる、水平信号線への読み出し時に発生するオフセット等を改善する固体撮像素子のＣＤＳ回路に関する。
【背景技術】
【０００２】
従来ＣＭＯＳセンサの画素出力は画素別に分離して出力され、垂直方向に信号を取り出し、水平ライン単位で一度にＣＤＳ回路（相関二重サンプリング回路）による処理を行う事が多い。このＣＤＳ回路は垂直信号別（カラム毎）に用意され、ＣＤＳ回路の動作を高速に行わずともよいようにしている。
【０００３】
図１１は上記のＣＭＯＳセンサの一例の構成図を示す。同図において、画素１は二次元マトリクス状に複数個配置されており、その中の任意の画素を垂直選択回路２と水平選択回路３とを用いて選択する。その選択された画素から水平ライン毎にＣＤＳ回路４に信号が出力されて、カラム毎にあるＣＤＳ回路４で水平ライン同時に相関二重サンプリング動作が行われる。ＣＤＳ回路４でＣＤＳ処理された信号は、最終的にアンプ（ＡＭＰ）５を通して画素毎に出力される。
【０００４】
図１２は画素１の一例の等価回路図を示す。同図に示すように、１つの画素はフォトダイオードＰＤ１と３個のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３とから構成されている。この画素からの読み出しはＭＯＳトランジスタＴｒ１３のゲートへの入力信号ＲＯＷＳ１をＨＩＧＨ電圧にしてＭＯＳトランジスタＴｒ１３をオン（ＯＮ）状態にし、ＰＤ１で発生する電圧をソースフォロワを構成するＭＯＳトランジスタＴｒ１２のソースからＭＯＳトランジスタＴｒ１３を通して端子Ｓｏｕｔへ出力電圧Ｖｓｏｕｔとして出力する。このＶｓｏｕｔが図１１のＣＤＳ回路４に信号として入力される。
【０００５】
次に、リセット信号ＰＤＲＳＴ１をＭＯＳトランジスタＴｒ１１のゲートに印加してＭＯＳトランジスタＴｒ１１をＯＮ状態にすることで、フォトダイオードＰＤ１のカソードにＭＯＳトランジスタＴｒ１１のドレイン、ソースを介してＶｄｄが印加されてＰＤ１をリセットする。続いて、前記と同様にＭＯＳトランジスタＴｒ１３をＯＮにして選択状態とし、ソースフォロワのＭＯＳトランジスタＴｒ１２及びＭＯＳトランジスタＴｒ１３を介して端子Ｓｏｕｔへ信号Ｖｒｏｕｔを出力する。
【０００６】
ここで、光を電圧に変換した後の信号出力Ｖｓｏｕｔは次式で表される。
【０００７】
Ｖｓｏｕｔ＝Ｖｐｄ１−Ｖｔｈ１２−Ｖｏｎ１３          （１）
Ｖｐｄ１：ＰＤ１で変換された光信号電圧
Ｖｔｈ１２：Ｔｒ１２の閾値電圧
Ｖｏｎ１３：Ｔｒ１３のＯＮ電圧
また、ＰＤ１リセット後の信号出力Ｖｒｏｕｔは次式で表される。
【０００８】
Ｖｒｏｕｔ＝Ｖｄｄ−Ｖｔｈ１１−Ｖｔｈ１２−Ｖｏｎ１３    （２）
Ｖｄｄ：電源電圧
Ｖｔｈ１１：Ｔｒ１１の閾値電圧
Ｖｔｈ１２：Ｔｒ１２の閾値電圧
Ｖｏｎ１３：Ｔｒ１３のＯＮ電圧
ここで、ＣＭＯＳセンサがＨＤ（High Definition）クラスの多画素の場合、ＣＤＳ回路を各画素毎に１個ずつ設けた構成では、画素からの出力を高速にする必要があり、画素に配置されるアンプが複雑になる。この場合、画素の読み出しスピードを上げるのに限界があり、動画等に用いる場合フレームレートを上げられないという問題が発生する。よって、一般的には図１１に示すようにＣＤＳ回路４をカラム毎に設けることで、ＣＤＳ処理の時間を十分に取り、高速動作を可能としている。
【０００９】
カラム毎のＣＤＳ回路４は（１）コンデンサとスイッチのみで構成されカラムでは差分を算出せずに水平信号線へ信号を出力し、水平信号線の端にて差分を算出する構成や、（２）アンプをカラム毎に配置し、信号の差分を算出する事でＣＤＳ処理を行う構成が知られている。
【００１０】
しかしながら、上記（１）の構成のカラム毎のＣＤＳ回路では、画素からの信号に付加されるオフセット電圧と、画素からのリセット信号に付加されるオフセット電圧とがカラム毎に異なるため、カラム毎にオフセット電圧のバラツキが発生し、これが縦縞状の固定パターン雑音（ＦＰＮ;Fixed Pattern Noise）となって画質を悪化させるという問題がある。
【００１１】
一方、上記（２）の構成のカラム毎のＣＤＳ回路では、上記（１）の構成のカラム毎のＣＤＳ回路と同様にカラム毎のＣＤＳ回路で発生するオフセットの違いが縦縞状のＦＰＮを発生させ、またカラム毎のＣＤＳ回路等のゲインバラツキが縦縞状のノイズとなる、という問題が発生する。また、上記（２）に示す構成のＣＤＳ回路は、ゲインが１以下であるため、Ｓ／Ｎが悪化し、更に、ＣＤＳ動作を水平信号線の端に設けた差動アンプで行っているため、高速に動作できないという問題もある。なお、ソースフォロワの替わりにオペアンプ形式でバッファアンプを構成している場合もあるが、どちらの場合も素子のバラツキによるオフセットが発生し、これが縦縞状のＦＰＮとして残る。
【００１２】
そこで、従来はこれらの課題を解決するため、ＣＭＯＳセンサではＣＤＳ回路を水平信号線の出力部にも１個持ち、ＣＤＳ動作をもう一度行うＤＤＳ回路構成によりオフセットを抑圧したり、ＣＭＯＳセンサの光学的な黒レベルの信号を読み出した時に、その信号をカラム毎の回路のオフセット信号としてデジタル信号化した後でメモリに保持し、実信号読み出し時にデジタル的に減算処理を行って、オフセットを抑圧したりしている（例えば、特許文献１、非特許文献１参照）。また、電荷領域差分方式という読み出しをカラム毎に行う方法も提案されている。この方法は画素信号と画素部のリセット信号の差分を電荷によって計量する方法で、ＣＤＳでの読み出しにオフセットの影響が出ない方法である。
【００１３】
【特許文献１】特許第３５４０３４１号
【非特許文献１】米本和也著，「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」，ＣＱ出版株式会社，ｐ．１９５〜１９９
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の対策には以下のような課題がある。オフセットを抑圧するＤＤＳ回路の場合は水平信号線の端で２回目のＣＤＳ動作を高速に行う必要があるが、スピードに限界があり、ＨＤクラスの多画素の固体撮像素子では実現が難しい。
【００１５】
また、光学的な黒レベル、つまり遮光している画素の信号を読み出した時に、その信号をカラム毎のＣＤＳ回路のオフセット信号としてデジタル的にメモリに保持し、実信号読み出し時にデジタル的に引き算を行って抑圧する構成の従来のＣＤＳ回路では、回路の増加によるチップ面積の増大などでデジタル回路の規模が大きくなる可能性があり、場合によっては撮像素子の外部に回路を増設する必要があり、コスト上問題となる場合がある。更に、電荷領域差分方式は動作が難しく、電荷注入時のランダム雑音が増加する可能性がある。
【００１６】
本発明は以上の点に鑑みなされたもので、多画素のＣＭＯＳセンサ等の固体撮像素子であっても、カラム毎のＣＤＳ回路にて水平信号線への読み出しに発生するオフセットを、デバイス面積を殆ど増加させない構成にて改善し得る固体撮像素子のＣＤＳ回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的の達成のため、本発明は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素から読み出された信号を電荷として保持する第１の保持手段と、列方向に配列された画素のリセット時の画素リセット信号を保持する第２の保持手段と、第２の保持手段から転送された電荷を保持する第３の保持手段と、列方向に配列されている第１の画素からの信号を第１の保持手段で保持し、アンプを用いて差動増幅して得た第１の画素から読み出された信号と第１の画素からの画素リセット信号との差分を、第２の保持手段で保持した後、第１の保持手段を特定の電位にすると共に、第２の保持手段に保持されている電荷を第３の保持手段に転送する第１の転送手段と、第１の転送手段による電荷転送後に、第１の画素に対して列方向に隣接した第２の画素から読み出された信号を第１の保持手段で保持した後、アンプを用いて差動増幅して得た第２の画素から読み出された信号と第２の画素からの画素リセット信号との差分を、第２の保持手段で保持し、続いて第１の保持手段を特定の電位にすると共に、第２の保持手段に保持されている電荷を第３の保持手段に転送して、第３の保持手段に保持されている第１の転送手段で転送した電荷に加算する第２の転送手段と、第２の転送手段による電荷転送により電荷が加算保持された第３の保持手段の電位を保持する第４の保持手段と、第４の保持手段に保持された電位を転送する第１のスイッチ手段と、第１のスイッチを介して転送されて第４の保持手段に保持された電位を保持する第５の保持手段と、第５の保持手段が第４の保持手段に保持された電位を保持する前に、第５の保持手段を所定電位にリセットするリセット手段と、水平信号線の端に設けられ、入力信号の減算動作を行う補正回路部と、リセット手段による第５の保持手段のリセット開始後から第４の保持手段に保持された電位を保持するまでの期間、第５の保持手段の保持電位を水平信号線に出力して補正回路部に入力信号として供給する第２のスイッチ手段とを有することを特徴とする。
【００１８】
ここで、上記発明の第１乃至第５の保持手段と、第１及び第２の転送手段と、第１及び第２のスイッチ手段と、リセット手段とは同一の集積回路内に設けられており、上記補正回路部は、上記集積回路の外部に設けられていてもよい。
【発明の効果】
【００１９】
本発明によれば、デジタル回路の規模やデバイスの面積を従来に比べてあまり大きくすることなく、ＨＤクラスの多画素の固体撮像素子においてもオフセットを補正することができ、その結果、カラム毎に発生する縦縞状のＦＰＮを抑圧することができ、画質を改善できると共に、ｋＴＣノイズ等の低減により出力信号のＳ／Ｎの改善もできる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について図面と共に説明する。
【００２１】
図１は、本発明になる固体撮像素子のＣＤＳ回路の一実施の形態の要部の回路図を示す。図１において、画素１ａ、画素１ｂ等の列方向（垂直方向）に配列された複数の画素に共通に接続された１本の垂直信号線が２分岐され、一方はスイッチＳＷ１を介してオペアンプ１１の非反転入力端子に接続され、他方はスイッチＳＷ２及びコンデンサＣ２を直列に介してオペアンプ１１の反転入力端子に接続されている。ここで、上記画素１ａと画素１ｂとは任意の隣接する２本の水平ラインの画素である。また、オペアンプ１１の非反転入力端子は、コンデンサＣ１を介して接地されると共に、スイッチＳＷ７を介して基準電圧ＶＲＥＦが印加される構成とされている。また、オペアンプ１１の出力端子はスイッチＳＷ４及びコンデンサＣ３の直列回路とスイッチＳＷ３とを並列に介して反転入力端子に帰還接続されている。更に、オペアンプ１１の出力端子は、回路部１５及びスイッチＳＷ９を介して水平信号線１３に接続されている。水平信号線１３は更にＣＤＳ回路部１４に接続されている。
【００２２】
回路部１５は、スイッチＳＷ５、ＳＷ６及びＳＷ８と、スイッチＳＷ５及びＳＷ６の接続点と接地との間に接続されたコンデンサＣ４と、その非反転入力端子がスイッチＳＷ６及びＳＷ５を介してオペアンプ１１の出力端子に直列に接続されたオペアンプ１２と、オペアンプ１２の非反転入力端子とスイッチＳＷ６との接続点に接続されたコンデンサＣ５とからなる。スイッチＳＷ８の一端は基準電圧ＶＲＥＦが印加される。また、コンデンサＣ５の一端は接地されている。オペアンプ１２は出力端子が反転入力端子に帰還接続されてボルテージフォロワを構成している。また、オペアンプ１２の出力端子はスイッチＳＷ９を介して水平信号線１３に接続されている。なお、スイッチＳＷ１〜ＳＷ９は基本的にオン（ＯＮ）状態で信号を保持した後、オフ（ＯＦＦ）状態とする動作を行う。
【００２３】
本実施の形態のＣＤＳ回路１０は、スイッチＳＷ１及びＳＷ２の共通接続点であるＡ点からオペアンプ１１の出力端子のＣ点までの回路部による第１のＣＤＳ回路部と、第２のＣＤＳ回路部１４の計２つのＣＤＳ回路部を有する。この本実施の形態のＣＤＳ回路１０は、回路部１５とスイッチＳＷ９とＣＤＳ回路部１４とからなる回路に特徴がある。
【００２４】
次に、まず、本実施の形態のＣＤＳ回路１０中の上記第１のＣＤＳ回路部の動作について、図２のタイミングチャートを併せ参照して説明する。
【００２５】
同じ列方向に配列された画素１ａ、１ｂからの信号電圧は、図２（Ａ）に示すように変化するものとする。選択された画素１ａからの信号電圧ＶＳ１は、図２（Ｂ）にハイレベルで模式的に示すように時刻ｔ１でスイッチＳＷ１がＯＮ状態になると、コンデンサＣ１に保持される。これによりコンデンサＣ１に充電される電荷Ｑ１は次式で表される。なお、以下の各数式におけるＣｘ（ｘは番号）は、コンデンサＣｘの容量値を示すものとする。
Ｑ１＝Ｃ１×ＶＳ１          （３）
【００２６】
次に、図２（Ｂ）にローレベルで模式的に示すようにスイッチＳＷ１をＯＦＦ状態とした状態で、画素１ａをリセットした後の図２（Ａ）に示す画素リセット信号ＶＲ１を時刻ｔ２で読み出すと共に、図２（Ｃ）、（Ｄ）、（Ｅ）にそれぞれハイレベルで模式的に示すようにスイッチＳＷ２、ＳＷ４、ＳＷ３をＯＮ状態にし、コンデンサＣ２を信号ＶＲ１で充電する。この時、図１に示す点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄはそれぞれ次式で表される。
【００２７】
Ｖａ＝ＶＲ１                  （４）
Ｖｂ＝Ｖｃ＝Ｖｄ＝ＶＳ１      （５）
注）この時オペアンプ１１は理想的なオペアンプでオフセット等がないものと考える。
【００２８】
また、コンデンサＣ２、Ｃ３に充電される電荷Ｑ２、Ｑ３はそれぞれ次式で表される。
Ｑ２＝Ｃ２×（ＶＳ１−ＶＲ１）    （６）
Ｑ３＝Ｃ３×０＝０                （７）
【００２９】
次に、図２（Ｅ）にローレベルで模式的に示すようにスイッチＳＷ３をＯＦＦ状態とした状態で、図２（Ｂ）、（Ｃ）、（Ｄ）、（Ｆ）にハイレベルで模式的に示すように、時刻ｔ３でスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ７をそれぞれＯＮ状態として、点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ２の電荷は全てＳＷ４を介してコンデンサＣ３に移り、画素１ａから出力された信号ＶＳ１と画素リセット信号ＶＲ１との差分を、コンデンサＣ２とＣ３の各容量値で決まるゲイン倍した信号（差動増幅信号）がオペアンプ１１の出力端子のＣ点に出てくる。この時の点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ’、Ｖｂ’、Ｖｃ’、Ｖｄ’はそれぞれ次式で表される。
【００３０】
Ｖａ’＝Ｖｂ’＝Ｖｄ’＝ＶＲＥＦ                        （８）
Ｖｃ’＝（Ｃ２／Ｃ３）×（ＶＳ１−ＶＲ１）−ＶＲＥＦ    （９）
また、コンデンサＣ３に移動した電荷Ｑ３’は以下のようになる。
Ｑ３’＝Ｑ２＝Ｃ２×（ＶＳ１−ＶＲ１）                （１０）
【００３１】
次に、画素１ａの次の水平ラインの画素１ｂが図２（Ａ）に示すように時刻ｔ４で選択されて画素１ｂから信号ＶＳ２が出力される。この信号ＶＳ２はコンデンサＣ１に充電電圧として取り込まれる。つまり、図２（Ｂ）にハイレベルで模式的に示すように時刻ｔ４でスイッチＳＷ１をＯＮしてコンデンサＣ１を信号ＶＳ２で充電する。これにより、コンデンサＣ１の充電電荷Ｑ１’は次式で表される。
Ｑ１’＝Ｃ１×ＶＳ２      （１１）
【００３２】
次に、画素１ｂをリセットした後の図２（Ａ）に示す画素リセット信号ＶＲ２を時刻ｔ５で読み出すと共に、図２（Ｃ）、（Ｅ）にハイレベルで模式的に示すようにスイッチＳＷ２，ＳＷ３をＯＮ状態にして、コンデンサＣ２を充電する。この時、図１に示す点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ”、Ｖｂ”、Ｖｃ”、Ｖｄ”はそれぞれ次式で表される。
【００３３】
Ｖａ”＝ＶＲ２                        （１２）
Ｖｂ”＝Ｖｃ”＝Ｖｄ”＝ＶＳ２        （１３）
ここで、スイッチＳＷ４は図２（Ｄ）にローレベルで模式的に示すようにＯＦＦ状態にしているため、コンデンサＣ３の電荷は先に充電されたＱ３’が残っている。この結果、コンデンサＣ２及びＣ３に充電されている電荷Ｑ２’及びＱ３’は次式で表される。
Ｑ２’＝Ｃ２×（ＶＳ２−ＶＲ２）          （１４）
Ｑ３’＝Ｃ２×（ＶＳ１−ＶＲ１）          （１５）
【００３４】
次に、図２（Ｂ）、（Ｃ）、（Ｄ）、（Ｆ）にハイレベルで模式的に示すように、時刻ｔ６でスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ７をそれぞれＯＮ状態として、点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ２の電荷Ｑ２’は全てコンデンサＣ３に移り、画素１ｂから出力された信号ＶＳ２とリセット後の画素リセット信号ＶＲ２との差分をコンデンサＣ２とＣ３の各容量値で決まるゲイン倍した信号が、オペアンプ１１の出力端子のＣ点に出力される。この時の点Ａ、Ｂ、Ｄにおける電圧Ｖａ’、Ｖｂ’、Ｖｄ’はそれぞれ前記（８）式で表され、また点Ｃにおける電圧Ｖｃ'''は次式で表される。
Ｖｃ'''＝(Ｃ２/Ｃ３)×（ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２）−ＶＲＥＦ    （１６）  
【００３５】
また、コンデンサＣ３に移動した電荷Ｑ３”は次式で表される。
Ｑ３”＝Ｑ２’＋Ｑ３’
＝Ｃ２×（ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２）      （１７）
【００３６】
ここで、上記の（１６）式で表される第１のＣＤＳ回路部の出力電圧Ｖｃ'''で、仮に上記の時刻ｔ６の直後にオンとなるスイッチを通して、一端が接地されたコンデンサを充電し、その充電電圧をバッファアンプを通して、カラム毎に設けたスイッチＳＷ９をオンとして水平信号線１３に出力する構成とした場合は、カラム毎のオフセット電圧が水平信号線１３に出力される電圧に付加される。このオフセット電圧はカラム毎にばらつき、前述したように縦縞状の固定パターン雑音（ＦＰＮ）となって画質を悪化させる。
【００３７】
そこで、本発明者は、先に特願２００７−１４１８４５により、例えば図８又は図９に示すオフセット補正回路を上記の第１のＣＤＳ回路部の出力側の回路部１５の位置に接続することで、オフセット電圧を補正するＣＤＳ回路を提案した。
【００３８】
図８は、上記の提案になるオフセット補正回路の一例の回路図を示す。同図中、図１のＣ点がスイッチＳＷ１１及びＳＷ１２を直列に介してＮチャンネルＭＯＳトランジスタＴｒ７のゲートに接続される。スイッチＳＷ１２とＮチャンネルＭＯＳトランジスタＴｒ７のゲートとの接続点にはスイッチＳＷ１３を介して基準電圧ＶＲＥＦが入力される。また、ＭＯＳトランジスタＴｒ７のソースは信号出力端子と電流源３１とスイッチＳＷ１６の一端とにそれぞれ接続されている。上記の信号出力端子は図１のスイッチＳＷ９を介して水平信号線１３に接続される。
【００３９】
スイッチＳＷ１６の他端は、コンデンサ２１を介して接地されると共に、バッファアンプ３０の非反転入力端子に接続されている。バッファアンプ３０の出力端子はスイッチＳＷ１５及びコンデンサＣ２２を介してスイッチＳＷ１１とＳＷ１２との接続点に接続されると共に、スイッチＳＷ１５及びスイッチＳＷ１４を介して基準電圧ＶＲＥＦが入力される電源端子に接続されている。
【００４０】
図９は、上記の提案になるオフセット補正回路の他の例の回路図を示す。同図中、図８と同一回路部分には同一符号を付し、その説明を省略する。図９は、図８中のスイッチＳＷ１６、コンデンサＣ２１及びバッファアンプ３０の回路部を削除し、ＭＯＳトランジスタＴｒ７のソースをスイッチＳＷ１５に直接接続した構成である。図８及び図９に示したオフセット補正回路は、いずれも出力ソースフォロワ構成のオフセット補正回路である。
【００４１】
次に、図８及び図９に示すオフセット補正回路の動作について、図１０に示すタイミングチャートを併せ参照して説明する。図１０のタイミングチャートは図１に示した第１のＣＤＳ回路部のスイッチのＯＮ／ＯＦＦ動作や信号波形等も含んでいる。このうち図１０（Ａ）〜（Ｇ）は図２（Ａ）〜（Ｇ）と同じ図１の各回路部のタイミングチャートであり、その説明を省略する。なお、図８及び図９の動作は基本的には同じであるので、以下の説明では代表して図９の回路にて動作を説明する。
【００４２】
図１０（Ｈ）にハイレベルで模式的に示すように、時刻ｔａで図９のスイッチＳＷ１１がＯＮ状態にされる時と同タイミングで、図１０（Ｉ）にハイレベルで模式的に示すように、スイッチＳＷ１３とスイッチＳＷ１５とがＯＮ状態にされる。また、このときはスイッチＳＷ１２、ＳＷ１５はＯＦＦ状態にある。すると、図１に示したＣ点の電圧Ｖｃ'''が図９のスイッチＳＷ１１を介してコンデンサＣ２２のＳＷ１１側端子に印加される。また、図９のＭＯＳトランジスタＴｒ７のゲートにはスイッチＳＷ１３を介して基準電圧ＶＲＥＦが印加され、Ｔｒ７のソースには次式で表されるソース電圧Ｖｓｔｒ７が出力される。
Ｖｓｔｒ７＝ＶＲＥＦ−Ｖｔｈ７          （１８）
Ｖｔｈ７：Ｔｒ７の閾値電圧
【００４３】
このソース電圧Ｖｓｔｒ７はＯＮ状態のスイッチＳＷ１５を介してコンデンサＣ２２のＳＷ１５側端子に印加される。このとき、コンデンサＣ２２のＳＷ１１側端子には前記Ｃ点の電圧Ｖｃ'''がスイッチＳＷ１１を介して印加されている。従って、コンデンサＣ２２には次式で表される電圧Ｖｃ22が保持される。
Ｖｃ22＝Ｖｃ'''−Ｖｓｔｒ７＝Ｖｃ'''−ＶＲＥＦ＋Ｖｔｈ７      （１９）
【００４４】
次に、時刻ｔｂで図１０（Ｈ）、（Ｉ）にローレベルで模式的に示すようにスイッチＳＷ１１、ＳＷ１３、ＳＷ１５をＯＦＦ状態にし、かつ、図１０（Ｊ）にハイレベルで模式的に示すようにスイッチＳＷ１２及びＳＷ１４をＯＮ状態にする。これにより、コンデンサＣ２２のＳＷ１５側端子にはスイッチＳＷ１４を介して基準電圧ＶＲＥＦが印加されるため、コンデンサＣ２２からスイッチＳＷ１２を介してＭＯＳトランジスタＴｒ７のゲートに次式で表されるように、基準電圧ＶＲＥＦが相殺除去された電圧Ｖｇｔｒ７として印加される。
【００４５】
Ｖｇｔｒ７＝ＶＲＥＦ＋Ｖｃ22
＝ＶＲＥＦ＋Ｖｃ'''−ＶＲＥＦ＋Ｖｔｈ７
＝Ｖｃ'''＋Ｖｔｈ７                    （２０）
従って、この時のＴｒ７のソース電圧Ｖｓｔｒ７’は（２０）式を用いて整理すると、次式に示される。
【００４６】
Ｖｓｔｒ７’＝Ｖｇｔｒ７−Ｖｔｈ７＝Ｖｃ'''      （２１）
よって、ＭＯＳトランジスタＴｒ７のＶｔｈ７は除去され、図１のＣＤＳ回路中のＣ点から出力された信号電圧Ｖｃ'''のみとなる。このソース電圧Ｖｓｔｒ７’（＝Ｖｃ'''）は、時刻ｔｄで図１０（Ｇ）に示すように図１のスイッチＳＷ９がＯＮ状態とされることにより、図１０（Ｋ）に示す期間水平信号線１３へ出力される。
【００４７】
しかしながら、上記の本発明者が先に提案したＣＤＳ回路では、実際の読み出しは図９の信号出力の後に水平信号線の読み出し用ＳＷ（図１のＳＷ９）が接続され、カラム毎に選択して読み出す構成であるが、図９に示す定電流源３１はカラム毎に設けているため、水平信号線１３に接続されている、外部の定電流源と電流値が異なり消費電力の点から小さな電流となっている。よって（１８）式中のＶｔｈ７と（２１）式中のＶｔｈ７は異なる可能性があり、完全にＶｔｈ７を抑圧できない場合がある。
【００４８】
また、上記の先に提案したＣＤＳ回路では、水平信号線への信号読み出し時に図９のＳＷ１２を用いてＭＯＳトランジスタＴｒ７のゲートをドライブする場合、ｋＴＣノイズが発生する。このノイズは上記の回路構成と動作では抑圧することが難しい。
【００４９】
そこで、図１に示した実施の形態では、この本発明者が先に提案したＣＤＳ回路での問題点も従来の課題と共に解決するために、第１のＣＤＳ回路部の出力側とスイッチＳＷ９との間に補正回路部１５を設けたものである。次に、図１に示した実施の形態の第１のＣＤＳ回路部以降の回路部１５とスイッチＳＷ９からなるオフセット補正回路部の動作について、図２のタイミングチャートを併せ参照して説明する。
【００５０】
前述したように、図２の時刻ｔ６でスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ７をそれぞれＯＮ状態とすることで、（１６）式に示した電圧Ｖｃ'''がＣ点に出力される。ここで、上記の時刻ｔ６の後の時刻ｔ７の期間まで、図１のスイッチＳＷ５は、図２（Ｇ）にハイレベルで模式的に示すようにＯＮ状態にあり、かつ、スイッチＳＷ６は図２（Ｊ）にローレベルで模式的に示すようにＯＦＦ状態にあるので、上記の電圧Ｖｃ'''はスイッチＳＷ５を介してコンデンサＣ４に充電される。従って、このときのコンデンサＣ４の充電電圧Ｖｅは次式で表される。
Ｖｅ＝Ｖｃ'''＝(Ｃ２/Ｃ３)×（ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２）
−ＶＲＥＦ                    （２２）
【００５１】
続いて、時刻ｔ８で図２（Ｈ）及び（Ｉ）にハイレベルで模式的に示すように、スイッチＳＷ９及びＳＷ８がそれぞれＯＮ状態とされるため、コンデンサＣ５がスイッチＳＷ８を介して基準電圧ＶＲＥＦで充電され（リセットされ）、そのコンデンサＣ５の端子電圧がボルテージフォロワのアンプ１２及びスイッチＳＷ９を通して水平信号線１３へ出力される。この基準電圧ＶＲＥＦは、基本的にはカラム毎には変化しないため、カラム毎のオフセットは補正されていることになる。
【００５２】
続いて、時刻ｔ９で図２（Ｈ）、（Ｊ）にハイレベルで模式的に示すように、スイッチＳＷ９はＯＮ状態を継続し、かつ、スイッチＳＷ６がＯＮ状態となり、また、これと同時に図２（Ｉ）にローレベルで模式的に示すように、スイッチＳＷ８がＯＦＦ状態に変化するので、コンデンサＣ４の端子電圧ＶｅがスイッチＳＷ６を介して、リセット後のコンデンサＣ５に転送されて充電される。そのコンデンサＣ５の端子電圧は、ボルテージフォロワのアンプ１２及びスイッチＳＷ９を通して水平信号線１３へ出力される。この出力状態は、時刻ｔ１０で図２（Ｈ）にローレベルで模式的に示すように、スイッチＳＷ９がＯＦＦ状態となるまで行われる。図２（Ｋ）は、水平信号線１３の出力電圧を示す。
【００５３】
この水平信号線１３の出力電圧は、水平信号線端の第２のＣＤＳ回路部１４に供給される。なお、後述するように、回路部１５から水平信号線１３へ出力される出力電圧には、スイッチＳＷ５〜ＳＷ８のスイッチングにより発生するｋＴＣノイズが抑圧されて出力される。第２のＣＤＳ回路部１４は、時刻ｔ８〜ｔ９の期間の水平信号線１３の出力電圧から時刻ｔ９〜ｔ１０の期間の水平信号線１３の出力電圧を減算するＣＤＳ処理を行い、後述するように、スイッチＳＷ９の閾値電圧がカラム毎に異なることによるオフセットを補正した信号を出力する。
【００５４】
次に、図１に示した実施の形態の第１のＣＤＳ回路以降のオフセット補正回路部の各実施の形態について更に詳細に説明する。図３は、本発明の要部のオフセット補正回路部の一実施の形態の回路図を示す。同図において、図１のＣ点がスイッチＳ１、バッファアンプ２１及びスイッチＳ２を直列に介してＮチャンネルＭＯＳトランジスタＴｒ１のゲートに接続されている。スイッチＳ１とバッファアンプ２１の接続点には、コンデンサＣ１１が接続されている。また、スイッチＳ２とトランジスタＴｒ７のゲートとの接続点には、コンデンサＣ１２及びスイッチＳ３がそれぞれ接続されている。コンデンサＣ１１及びＣ１２の他端とスイッチＳ３の他端には基準電圧ＶＲＥＦが印加される。
【００５５】
また、ＭＯＳトランジスタＴｒ１のソースは、水平選択スイッチＳ４を介して信号出力端子と電流源２２とにそれぞれ接続されている。上記の信号出力端子は、図１の水平信号線を介して大規模半導体集積回路（ＬＳＩ）内の２段目のＣＤＳ回路部２４に接続されている。ＣＤＳ回路部２４は、コンデンサＣ１３、スイッチＳ５及びオペアンプ２３を有して構成されている。オペアンプ２３は、その非反転入力端子にコンデンサＣ１３及びスイッチＳ５が接続されており、また出力端子が反転入力端子に帰還接続されたボルテージフォロワを構成している。スイッチＳ５は一端に基準電圧ＶＲＥＦ’が印加される。
【００５６】
ここで、図３のスイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、図１のスイッチＳＷ５、ＳＷ６、ＳＷ８、ＳＷ９に相当する。また、図３のＣＤＳ回路部２４は、図１のＣＤＳ回路部１４に相当する。また、図３のコンデンサＣ１１、Ｃ１２は、図１のコンデンサＣ４、Ｃ５に相当する。また、図３のソースフォロワのＭＯＳトランジスタＴｒ１は、図１のボルテージフォロワのアンプ１２に相当する。なお、図３のバッファアンプ２１は、図１には図示されていない。
【００５７】
また、図１のコンデンサＣ４、Ｃ５の各一端は接地されている（ＧＮＤに接続されている）のに対し、図３のコンデンサＣ１１、Ｃ１２の各一端は基準電圧ＶＲＥＦの電源端子に接続されている点で相違する（これは、後述する図５、図６も同様）。しかし、コンデンサの基準電圧側を図１のようにＧＮＤにするか、図３や後述する図５、図６のようにＶＲＥＦにするかは、実際の場合は、ＶＲＥＦのＤＣ電圧やＶＲＥＦ側のインピーダンスによって性能に差が生じる場合もあるが、理論的な性能上の違いはないので、どちらでもよい。
【００５８】
次に、図３の実施の形態の動作について、図４のタイミングチャートを併せ参照して説明する。まず、図１に示した第１のＣＤＳ回路部からの信号であるＣ点の電圧Ｖｃ'''が図４（Ａ）に示すように時刻ｔ１１以降入力されると、図４（Ｂ）にハイレベルで模式的に示すように時刻ｔ１２でスイッチＳ１がＯＮ状態とされ、また、スイッチＳ２は図４（Ｄ）にローレベルで模式的に示すようにＯＦＦ状態であるため、スイッチＳ１を通してコンデンサＣ１１が電圧Ｖｃ'''で充電されて、これを保持する。図４（Ｃ）は、このコンデンサＣ１１に保持されている信号を示す。
【００５９】
次に、時刻ｔ１３で図４（Ｇ）にハイレベルで模式的に示すようにスイッチＳ４をＯＮ状態とすると共に、図４（Ｄ）にローレベルで模式的に示すようにスイッチＳ２を引き続きＯＦＦ状態とし、かつ、図４（Ｆ）にハイレベルで模式的に示すようにスイッチＳ３をＯＮ状態とする。これにより、基準電圧ＶＲＥＦがスイッチＳ３を介してコンデンサＣ１２に印加されて充電される。すなわち、コンデンサＣ１２は、基準電圧ＶＲＥＦによりリセットされる。このコンデンサＣ１２のリセット電圧は、ソースフォロワトランジスタＴｒ１のゲート、ソース及びスイッチＳ４を通して水平信号線へ出力される。ここで、スイッチＳ４は１カラムに１個あり、水平駆動回路の出力で走査するように１個ずつ選択していく。図３では１カラム分の信号しか水平信号線に出力しないように図示してあるが、実際はこの１カラム分の信号が連続して出力される。
【００６０】
水平信号線に出力された上記のリセット電圧は、基準電圧としてＣＤＳ回路部２４内のコンデンサＣ１３を充電する。ここで、ＣＤＳ回路部２４内のスイッチＳ５は、図４（Ｉ）にハイレベルで模式的に示す時刻ｔ１３から時刻ｔ１４までの期間ＯＮ状態とされ、このＯＮ状態の期間に基準電圧ＶＲＥＦ’をコンデンサＣ１３のオペアンプ２３側端子に印加する。従って、スイッチＳ４及びスイッチＳ５がＯＮ状態の時刻ｔ１３から時刻ｔ１４までの期間でのコンデンサＣ１３の充電電圧Ｖｃ１３は次式で表される。
Ｖｃ１３＝ＶＲＥＦ−Ｖｔｈ２−ＶＲＥＦ'        （２３）
Ｖｔｈ２：Ｔｒ１の閾値電圧
ＶＲＥＦ：カラムＣＤＳ回路１０の基準電圧
ＶＲＥＦ'：水平信号線端のＣＤＳ回路部２４の基準電圧
【００６１】
次に、スイッチＳ４がＯＮ状態にある時刻ｔ１４で図４（Ｄ）にハイレベルで模式的に示すようにスイッチＳ２がＯＮ状態とされ、かつ、図４（Ｆ）にローレベルで模式的に示すようにスイッチＳ３がＯＦＦ状態とされる。これにより、コンデンサＣ１１に保持されている第１のＣＤＳ回路部からの信号が、バッファアンプ２１を通してコンデンサＣ１２に転送される。この時、スイッチＳ３はＯＦＦ状態となっているため、コンデンサＣ１２の端子電圧Ｖｃ１２は次式で表される。
【００６２】
Ｖｃ１２＝｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝×（ＶＳ１−ＶＲＥＦ）＋ＶＲＥＦ  
（２４）
ＶＳ１−ＶＲＥＦ：第１のＣＤＳ回路部から入力される対ＧＮＤの信号電圧
ここでは、図３のバッファアンプ２１はなく、コンデンサＣ１１とスイッチＳ２が直接接続していると考えている。図４（Ｅ）は、コンデンサＣ１２に保持されている信号を示す。
【００６３】
この電圧Ｖｃ１２は、ソースフォロワトランジスタＴｒ１のゲート、ソース及びスイッチＳ４を通して水平信号線へ図４（Ｈ）に示すように出力される。水平信号線に出力された上記の電圧Ｖｃ１２は、コンデンサＣ１３を充電する。ここで、ＣＤＳ回路部２４内のスイッチＳ５は、図４（Ｉ）にローレベルで模式的に示す時刻ｔ１４からｔ１５の期間ＯＦＦ状態とされており、このＯＦＦ状態の期間のコンデンサＣ１３のオペアンプ２３側端子の端子電圧Ｖｃ１３'は次式で表される。
【００６４】
Ｖｃ１３'＝（Ｖｃ１２−Ｖｔｈ２）−Ｖｃ１３
＝Ｖｃ１２−Ｖｔｈ２−（ＶＲＥＦ−Ｖｔｈ２−ＶＲＥＦ'）
＝｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝×（ＶＳ１−ＶＲＥＦ）＋ＶＲＥＦ'  （２５）
なお、図３のようにバッファアンプ２１がカラム毎のＣＤＳ回路のオフセット補正回路部に入っていると、コンデンサＣ１１及びＣ１２による信号の分配が行われないため、入力信号ＶＳ１はそのままＶｃ１２となる。従って、この場合、（２５）式は次式で表される。
【００６５】
Ｖｃ１３'＝ＶＳ１−ＶＲＥＦ＋ＶＲＥＦ’        （２６）
上記の（２５）式又は（２６）式で表された端子電圧Ｖｃ１３'は、ボルテージフォロワのオペアンプ２３を通してＣＤＳ回路２４の出力信号として出力される。
【００６６】
このように、ＣＤＳ回路部２４は、時刻ｔ１３〜時刻ｔ１５のスイッチＳ４のＯＮ期間中に水平信号線を介して入力される信号（Ｖｃ１２−Ｖｔｈ２）及びＶｃ１３の減算処理を行って、（２５）式又は（２６）式で表された信号Ｖｃ１３'を出力する。
【００６７】
ここで、（２５）式及び（２６）式から分かるように、ＣＤＳ回路部２４の出力信号Ｖｃ１３'には閾値電圧Ｖｔｈ２は含まれておらず、また出力信号Ｖｃ１３'中の基準電圧ＶＲＥＦ及びＶＲＥＦ'は、基本的にはカラム毎に変化しないため、オペアンプ２３の出力信号Ｖｃ１３'はカラム毎のオフセットが補正されていることになる。図４（Ｊ）はＣＤＳ回路部２４から出力されたオフセットが補正された信号Ｖｃ１３'を示す。
【００６８】
次に、本発明の要部のオフセット補正回路部の他の実施の形態の回路について説明する。図５は、本発明の要部のオフセット補正回路部の他の実施の形態の回路図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明を省略する。
【００６９】
図５の実施の形態のオフセット補正回路部では、図１のＣＤＳ回路部１４を図３のようにＬＳＩ内に作らず、ＬＳＩの外部に信号出力端子２５に接続された外部ＣＤＳ回路部２６を用いた例を示している。この外部ＣＤＳ回路部２６は、例えばＣＣＤ（Charge Coupled Devise）などで用いられるアナログフロントエンドに入っているＣＤＳ回路等で代用できる。図５のオフセット補正回路部の動作は、図３のオフセット回路部の動作と同じ図４のタイミングチャートで表される。
【００７０】
ところで、図３及び図５に示したオフセット補正回路部では、オフセットだけではなくスイッチＳ１，Ｓ２，Ｓ３のスイッチ動作によりｋＴＣノイズが発生する。しかしながら、これらのｋＴＣノイズのうち、スイッチＳ３のスイッチ動作で発生するｋＴＣノイズは、水平信号線端のＣＤＳ回路部２４、外部ＣＤＳ回路部２６の動作でオフセット電圧と共に抑圧できる。
【００７１】
また、スイッチＳ１及びＳ２のスイッチ動作で発生するｋＴＣノイズＶｎｓ１及びＶｎｓ２は、以下の式で表される。
【００７２】
Ｖｎｓ１＝√（ｋＴ／Ｃ１１）        （２７）
Ｖｎｓ２＝√（ｋＴ／Ｃ１２）        （２８）
ただし、（２７）式、（２８）式中、ｋはボルツマン定数、Ｔは絶対温度を示す。
【００７３】
しかし、コンデンサＣ１１，Ｃ１２の各容量値をｐＦ程度に大きくしておけば、スイッチＳ１及びＳ２のスイッチ動作で発生するｋＴＣノイズＶｎｓ１及びＶｎｓ２は１００μＶ以下と極めて小さくできる。その結果、図３及び図５に示したオフセット補正回路部では、ｋＴＣノイズによる信号のＳ／Ｎ劣化を問題ないレベルにすることができる。
【実施例１】
【００７４】
次に、本発明になる固体撮像素子のＣＤＳ回路の実施例１について図面と共に説明する。図６は、本発明になる固体撮像素子のＣＤＳ回路の実施例１の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。
【００７５】
図６において、画素１ａ、画素１ｂ等の列方向（垂直方向）に配列された複数の画素に共通に接続された１本の垂直信号線が２分岐され、一方はＮチャンネルＭＯＳトランジスタＴＲ１及びコンデンサ２を介してＮチャンネルＭＯＳトランジスタＴＲ３及びＴＲ４の各ドレインとＰチャンネルＭＯＳトランジスタＴＲ７のゲートに接続され、他方はＮチャンネルＭＯＳトランジスタＴＲ２を介してＰチャンネルＭＯＳトランジスタＴＲ８のゲートとＮチャンネルＭＯＳトランジスタＴＲ１１のソースとコンデンサＣ１に接続されている。トランジスタＴＲ３のソースはコンデンサＣ３を介して、トランジスタＴＲ４のソースと共にＰチャンネルＭＯＳトランジスタＴＲ１４、ＴＲ１６、ＴＲ１７の共通接続点に接続されている。ここで、上記画素１ａと画素１ｂとは任意の隣接する２本の水平ラインの画素である。トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ１１は図１に示したスイッチＳＷ２、ＳＷ１、ＳＷ４、ＳＷ３、ＳＷ７に相当する。
【００７６】
また、上記トランジスタＴＲ７及びＴＲ８と、それらＴＲ７及びＴＲ８の各ドレインにソースが接続されたＰチャンネルＭＯＳトランジスタＴＲ５と、カレントミラー回路を構成するＰチャンネルＭＯＳトランジスタＴＲ６及びＴＲ１３と、カレントミラー回路を構成するＰチャンネルＭＯＳトランジスタＴＲ１５及びＴＲ１６と、トランジスタＴＲ１５のソース側に直列に接続された２つのＮチャンネルＭＯＳトランジスタＴＲ１２及びＴＲ９と、トランジスタＴＲ１６のソース側に直列に接続され、かつ、トランジスタＴＲ１２、ＴＲ９とそれぞれゲートが共通接続された２つのＮチャンネルＭＯＳトランジスタＴＲ１４及びＴＲ１０とは、図１のオペアンプ１１に相当するＣＭＯＳのフォールデットカスコードタイプのオペアンプを構成している。トランジスタＴＲ７のソースは、トランジスタＴＲ１４とＴＲ１０の共通接続点に接続されている。また、トランジスタＴＲ８のソースは、トランジスタＴＲ１２とＴＲ９の共通接続点に接続されている。
【００７７】
更に、コンデンサＣ３とトランジスタＴＲ４、ＴＲ１６及びＴＲ１４との共通接続点は、ＮチャンネルＭＯＳトランジスタＴＲ１７、ＴＲ１８を直列に介してＮチャンネルＭＯＳトランジスタＴＲ１９のソースとＮチャンネルＭＯＳトランジスタＴＲ２０のゲートとに接続されている。また、トランジスタＴＲ１８、ＴＲ１９の各ソース共通接続点は、コンデンサＣ５を介して基準電圧ＶＲＥＦの電源端子に接続されている。また、トランジスタＴＲ１７及びＴＲ１８の共通接続点は、コンデンサＣ４を介して基準電圧ＶＲＥＦの電源端子に接続されている。また更に、トランジスタＴＲ２０のソースは、ＮチャンネルＭＯＳトランジスタＴＲ２１のドレイン、ソースを介して水平信号線１７に接続されている。水平信号線１７には定電流源１６も接続されている。
【００７８】
上記のトランジスタＴＲ１７、ＴＲ１８、ＴＲ１９、ＴＲ２０は図１に示したスイッチＳＷ５、ＳＷ６、ＳＷ８、バッファアンプ１２に相当し、トランジスタＴＲ２１は図１に示したスイッチＳＷ９に相当する。また、水平信号線１７は、図１に示した水平信号線１３に相当する。
【００７９】
次に、本実施例の動作について図７のタイミングチャートと共に説明する。図７（Ａ）のＶＳ１、ＶＲ１は図６の画素１ａの出力信号電圧、リセット信号電圧であり、ＶＳ２、ＶＲ２は画素１ｂの出力信号電圧、リセット信号電圧である。また、図７（Ｂ）はトランジスタＴＲ２のゲート入力電圧ＳＨＳ、同図（Ｃ）はトランジスタＴＲ１のゲート入力電圧ＳＨＲを示す。また、図７（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）は、スイッチング用のトランジスタＴＲ３、ＴＲ４、ＴＲ１１、ＴＲ１７、ＴＲ２１のゲートに印加されるスイッチング信号ａ、ｂ、ｃ、ｄ、Ｈ１を示す。このスイッチング信号のハイレベル期間、そのスイッチング信号がゲートに印加されるトランジスタがＯＮ状態に制御される。
【００８０】
更に、図７（Ｉ）、（Ｊ）は、スイッチング用のトランジスタＴＲ１８、ＴＲ１９のゲートに印加されるスイッチング信号ｅ、ｆを示す。このスイッチング信号ｅ、ｆのハイレベル期間、そのスイッチング信号ｅ、ｆがゲートに印加されるトランジスタＴＲ１８、ＴＲ１９がＯＮ状態に制御される。そして、図７（Ｋ）は水平信号線１７に出力される信号電圧を示す。
【００８１】
本実施例の動作は図１と共に説明した動作と基本的には同じであり、図６の回路において画素１ａからの読み出しと、次の水平ラインの画素１ｂからの読み出しとを行い、コンデンサＣ３にて電荷加算を行う。最終的にオペアンプの出力トランジスタＴＲ１６のドレイン側出力には、次式で表される信号Ｖｔ１６ｓが出力される。
【００８２】
Ｖｔ１６ｓ＝（C2/C3）×（VS1−VR1＋VS2−VR2）−VREF      （２９）
この信号Ｖｔ１６ｓが読み出された後に図７（Ｇ）に示すスイッチング信号ｄにより、トランジスタＴＲ１７がＯＮ状態になっている期間に、コンデンサＣ４にこの信号Ｖｔ１６ｓが保持される。ここで、コンデンサＣ４のＴＲ１５側端子の電圧Ｖｃ４ｕは次式で表される。
【００８３】
Ｖｃ４ｕ＝Ｖｔ１６ｓ                                  （３０）
一方、コンデンサＣ４の下側の電圧Ｖｃ４ｌは、次式で表される。
【００８４】
Ｖｃ４ｌ＝ＶＲＥＦ                                    （３１）
よって、コンデンサＣ４に保持される電圧Ｖｃ４は次式で表される。
【００８５】
Ｖｃ４＝Ｖｃ４ｕ−Ｖｃ４ｌ＝Ｖｔ１６ｓ−ＶＲＥＦ      （３２）
次に、時刻ｔ７にて図７（Ｇ）に示すようにスイッチング信号ｄをローレベルとしてトランジスタＴＲ１７をＯＦＦ状態とした後、時刻ｔ８にて同図（Ｈ）に示すようにスイッチング信号Ｈ１をハイレベルとしてトランジスタＴＲ２１をＯＮ状態とすると共に、同図（Ｉ）に示すようにスイッチング信号ｆをハイレベルとしてトランジスタＴＲ１９をＯＮ状態とする。これにより、基準電圧ＶＲＥＦがトランジスタＴＲ１９のドレイン、ソース、ソースフォロワのトランジスタＴＲ２０のゲート、ソース及びトランジスタＴＲ２１のドレイン、ソースを経由して水平信号線１７へ出力される。このときの水平信号線１７の電圧は、次式で表される。
【００８６】
Ｖｒ１７＝ＶＲＥＦ−Ｖｔｈ２０                          （３３）
Ｖｔｈ２０：ＴＲ２０の閾値電圧
また、このとき、コンデンサＣ５が基準電圧ＶＲＥＦにより充電されてリセットされる。
【００８７】
続いて、トランジスタＴＲ１７がＯＦＦ状態で、かつ、トランジスタＴＲ２１がＯＮ状態である時刻ｔ９にて、トランジスタＴＲ１９をＯＦＦ状態にすると共に、図７（Ｊ）に示すようにスイッチング信号ｅをハイレベルにし、トランジスタＴＲ１８をＯＮ状態にすると、コンデンサＣ４に保持されている電荷は、トランジスタＴＲ１８のドレイン、ソースを通してコンデンサＣ５に分配される。これにより、コンデンサＣ５のＴＲ１８及びＴＲ１９側には次式で表される端子電圧Ｖｃ５が生じる。
【００８８】
Ｖｃ５＝｛Ｃ４/（Ｃ４＋Ｃ５）｝×（Ｖｔ１６ｓ−ＶＲＥＦ）＋ＶＲＥＦ
＝｛Ｃ４/（Ｃ４＋Ｃ５）｝×［｛（Ｃ２/Ｃ３）×（ＶＳ１-ＶＲ１
＋ＶＳ２−ＶＲ２）−ＶＲＥＦ｝−ＶＲＥＦ］＋ＶＲＥＦ    （３４）
この端子電圧Ｖｃ５は、ソースフォロワのトランジスタＴＲ２０のベースに供給され、ソースから出力される。このときのトランジスタＴＲ２０のソース電圧Ｖｔ２０ｓは次式で表される。
【００８９】
Ｖｔ２０ｓ＝Ｖｃ５−Ｖｔｈ２０
＝｛Ｃ４/（Ｃ４＋Ｃ５）｝×｛（Ｃ２/Ｃ３）×（ＶＳ１-ＶＲ１＋ＶＳ２
−ＶＲ２）−ＶＲＥＦ｝−ＶＲＥＦ＋ＶＲＥＦ−Ｖｔｈ２０    （３５）
このソース電圧Ｖｔ２０ｓは、トランジスタＴＲ２１がＯＮ状態の期間（ｔ９〜ｔ１０）、水平信号線１７へ出力される。これにより、水平信号線１７への出力信号は、図７（Ｋ）に示すようになる。
【００９０】
更に、上記の水平信号線１７の出力信号は、図１に示したＣＤＳ回路部１４、あるいは図３に示したＣＤＳ回路部２４、あるいは図５に示した外部ＣＤＳ回路部２６に供給されて減算されて出力される。このときのＣＤＳ回路部１４、２４又は２６の出力電圧Ｖｏｕｔは、トランジスタＴＲ２１のＯＮ電圧を無視すると、（３３）式〜（３５）式より次式で表される。
Ｖｏｕｔ＝Ｖｒ１７−Ｖｔ２０ｓ
＝ＶＲＥＦ−Ｖｔｈ２０−（Ｖｃ５−Ｖｔｈ２０）
＝ＶＲＥＦ−Ｖｃ５
＝−｛Ｃ４/（Ｃ４＋Ｃ５）｝×｛（Ｃ２/Ｃ３）×（ＶＳ１-ＶＲ１
＋ＶＳ２−ＶＲ２）−２×ＶＲＥＦ｝              （３６）
【００９１】
従って、本実施例１によれば、（３６）式より分かるように、出力信号Ｖｏｕｔ中のＶｔｈ２０を除去することができるので、カラム毎のＶｔｈ２０のオフセットを抑圧し、ＦＰＮを抑圧することができる。また、本実施例１によれば、（２８）式、（２９）式と同様の式により発生して画素部のＦＰＮを抑圧した信号にのるｋＴＣノイズは、前述したようにコンデンサＣ４，Ｃ５の各容量値をｐＦ程度に大きくしておけば、１００μＶ以下に小さくできるので、出力信号ＶｏｕｔのＳ／Ｎ劣化を抑圧することができる。
【００９２】
このように、以上説明した実施の形態及び実施例１によれば、水平信号線端に設けたＣＤＳ回路部１４、２４、２６にて、通常読み出し状態での読み出し信号のオフセットを減算して抑圧することができると共に、カラム毎のＣＤＳ回路（第１のＣＤＳ回路部）で画素部のＦＰＮを抑圧した信号にのるｋＴＣノイズをできる限り小さくして読み出すことができるので、出力信号のＳ／Ｎ劣化を抑圧することができる。
【００９３】
また、水平信号線端に設けたＣＤＳ回路部１４、２４、２６は高速に動作する必要があるが、ＨＤクラスの多画素センサでは、基本的に読み出しチャンネルを複数にする必要があるため、１チャンネル当たりの読み出しスピードを下げる事は可能である。従って、上記の実施の形態及び実施例１によれば、ＣＭＯＳセンサの性能を上げるために１チャンネル当たりの読み出しスピードを２０ＭＨｚ程度までにしても、水平信号線端に設けたＣＤＳ回路部１４、２４、２６のオフセット補正動作は問題なく行える。これにより、上記の実施の形態及び実施例１によれば、ＤＤＳ回路等では２段目のＣＤＳ回路を高速に動作させる事が難しいためにオフセット補正が困難であったＨＤクラスの多画素の固体撮像素子においてもオフセットを補正することができ、その結果、カラム毎に発生する縦縞状のＦＰＮを抑圧することができ、画質を改善できると共に、出力信号のＳ／Ｎの改善もできる。
【００９４】
また、上記の実施の形態及び実施例１によれば、トランジスタ４個（図３、図５のＳ２〜Ｓ５）と１個の電流源２２、更には必要に応じて１個のバッファアンプ２１を追加することでオフセットの補正とｋＴＣノイズの抑圧が可能になり、従来に比べてデバイスの面積も殆ど増加しない構成にできる。また、上記の実施の形態及び実施例１によれば、デジタル回路での補正よりもデバイス面積の増加を小さくできる。
【００９５】
更に、図５に示した実施の形態によれば、ＬＳＩの外部に設けた２段目の外部ＣＤＳ回路部２６として、ＣＣＤ用のアナログフロントエンド内のＣＤＳ回路を利用してオフセット補正を実現できるため、画質の点からＡＤＣをセンサチップ内に持たない場合などは非常に実用的である。
【図面の簡単な説明】
【００９６】
【図１】本発明の固体撮像素子のＣＤＳ回路の一実施の形態の要部の回路図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明の要部のオフセット補正回路部の一実施の形態の回路図である。
【図４】図３の動作説明用タイミングチャートである。
【図５】本発明の要部のオフセット補正回路部の他の実施の形態の回路図である。
【図６】本発明の固体撮像素子のＣＤＳ回路の実施例１の回路図である。
【図７】図６の動作説明用タイミングチャートである。
【図８】本発明者が先に提案したオフセット補正回路の一例の回路図である。
【図９】本発明者が先に提案したオフセット補正回路の他の例の回路図である。
【図１０】図８、図９の動作説明用タイミングチャートである。
【図１１】ＣＭＯＳセンサの一例の構成図である。
【図１２】図１１中の一つの画素の等価回路図である。
【符号の説明】
【００９７】
１ａ、１ｂ  画素
１０  ＣＤＳ回路
１１、１２、２３  オペアンプ
１３、１７  水平信号線
１４、２４  第２のＣＤＳ回路部
１５  オフセット補正回路部
２１  バッファアンプ
２２  電流源
２６  外部ＣＤＳ回路部
ＳＷ１〜ＳＷ９、Ｓ１〜Ｓ５  スイッチ
Ｃ１〜Ｃ５、Ｃ１１〜Ｃ１３  コンデンサ
Ｔｒ１、ＴＲ２０  ソースフォロワを構成するＭＯＳトランジスタ
ＴＲ１〜ＴＲ４、ＴＲ１１、ＴＲ１７〜ＴＲ１９、ＴＲ２１  スイッチング用ＭＯＳトランジスタ
ＴＲ５〜ＴＲ１０、ＴＲ１２〜ＴＲ１６  フォールデットカスコードタイプのオペアンプを構成するＭＯＳトランジスタ
【図１】
2010034813.tif 000003
【図２】
2010034813.tif 000004
【図３】
2010034813.tif 000005
【図４】
2010034813.tif 000006
【図５】
2010034813.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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