(57)【要約】【課題】基板上に形成された第１導電型のウェルと第２導電型のウェルとの間でデカップリング容量を形成する際に、高い周波数まで追随できるようにする。【解決手段】半導体装置１００は、Ｐ型基板１０２上に形成された埋込Ｐウェル１０４と、その上に形成され、互いに隣接して交互に設けられた複数のＰウェル１０６および複数のＮウェル１０８と、を含む。各Ｎウェル１０８が埋込Ｐウェル１０４と接する領域の幅は、２μｍ以下である。Ｐウェル１０６およびＮウェル１０８には、それぞれ接地電圧および電源電圧が印加される。Ｎウェル１０８と埋込Ｐウェル１０４との間でデカップリング容量が形成される。【選択図】図２
2010034296.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１導電型の埋込ウェルと、
前記第１導電型の埋込ウェル上に形成され、互いに隣接して交互に設けられた複数の前記第１導電型のウェルおよび複数の第２導電型のウェルと、
を含み、
各前記第２導電型のウェルが前記第１導電型の埋込ウェルと接する領域の幅は、２μｍ以下であって、前記第１導電型のウェルおよび前記第２導電型のウェルには、それぞれ接地電圧および電源電圧が印加され、前記第２導電型のウェルと前記第１導電型の埋込ウェルとの間でデカップリング容量が形成される半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板は、前記第１導電型である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１導電型のウェルおよび前記第２導電型のウェル上にそれぞれ形成された第１のゲート電極および第２のゲート電極をさらに含み、
前記第１のゲート電極および前記第２のゲート電極には、それぞれ接地電圧および電源電圧が印加され、前記第１導電型のウェルおよび前記第２導電型のウェルには、それぞれ前記第１のゲート電極および前記第２のゲート電極を介して接地電圧および電源電圧が印加される半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記基板上には、互いに絶縁して設けられたデジタル領域およびアナログ領域が形成されており、
前記デカップリング容量は、前記デジタル領域または前記アナログ領域に形成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記第１導電型は、Ｐ型であって、前記第２導電型は、Ｎ型である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の動作周波数が極めて高くなってきている。半導体集積回路装置を高周波で動作させると、一時的な電流スパイク等の電源電圧変動が発生しやすくなる。また、複数の回路からなる集積回路内において、回路間でノイズが伝搬し、回路の誤動作が生じることがある。従来、電源電圧変動を抑制するために、電源に並列にデカップリング容量を接続する技術が知られている。これにより、電源ノイズを低減し、電源電圧の変動を抑制することができ、電源ノイズおよび電源電圧変動に起因する半導体集積回路装着の誤動作を防止することができる。この目的を達成するためには、電源電圧変動に起因するデカップリング容量の大きさを、１個のチップまたはパッケージに対して数十ｎｍ程度の大きさとする必要がある。しかし、このようなデカップリング容量を設けると、装着面積が増大し、集積度が低減するという問題がある。
【０００３】
特許文献１（特開２００１−３６０１５号公報）には、Ｐ型シリコン基板上にボトムＮウェルが形成され、その表面上に互いに隣接するＮウェルとＰウェルが形成され、Ｎ拡散領域にＶｃｃをかけ、Ｐ拡散領域にＧＮＤをかけ、ＮウェルとＰウェルとの接触面、およびＰウェルとボトムＮウェルとの間で電源電圧Ｖｃｃ−接地電圧Ｖｓｓ間容量を形成する技術が記載されている。これにより、容量に必要な領域、配線が必要であり、デバイスを配置可能な有効面積が減少するという課題を解決できるとされている。
【０００４】
特許文献２（特開２００４−１４６６１３号公報）には、基板の裏面を電源端子に接続し、その上に形成された反対導電型のエピタキシャル層との間にｐｎ接合を形成してキャパシタを形成する構成が記載されている。これにより、デカップリング容量を設けるための専用配置領域を必要とせず、製造が容易な半導体集積回路装置が提供できるとされている。
【特許文献１】特開２００１−３６０１５号公報
【特許文献２】特開２００４−１４６６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、本発明者は、特許文献１に記載されたような構成で、デカップリング容量を形成する際に、ウェルのサイズを適切に設定しないと、デカップリング容量の周波数特性が劣化することを見出した。図７は、Ｐウェル２０６中にＮウェル２０８が形成された構成を示す断面図である。このような構成では、Ｎウェル２０８の底面において、Ｐウェル２０６との接面に容量成分が形成され、これらがデカップリング容量として機能する。しかし、Ｎウェル２０８の幅が広くなると、Ｎウェル２０８の外周部分の容量成分は高い周波数に対応可能であるが、Ｎウェル２０８中心部分の容量成分には高い抵抗が付加される。そのため、半導体装置に適用される周波数が高くなると、Ｎウェル２０８とＰウェル２０６とで形成されるデカップリング容量のインピーダンスに対して、Ｎウェル２０８の抵抗に起因する寄生抵抗が無視できなくなり、容量として機能しなくなってしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、
基板と、
前記基板上に形成された第１導電型の埋込ウェルと、
前記第１導電型の埋込ウェル上に形成され、互いに隣接して交互に設けられた複数の前記第１導電型のウェルおよび複数の第２導電型のウェルと、
を含み、
各前記第２導電型のウェルが前記第１導電型の埋込ウェルと接する領域の幅は、２μｍ以下であって、前記第１導電型のウェルおよび前記第２導電型のウェルには、それぞれ接地電圧および電源電圧が印加され、前記第２導電型のウェルと前記第１導電型の埋込ウェルとの間でデカップリング容量が形成される半導体装置が提供される。
【０００７】
このような構成とすることにより、第２導電型のウェルの全面にわたって第２導電型のウェルと第１導電型の埋込ウェルとの間の抵抗を低くすることができ、周波数が高くなっても、デカップリング容量のインピーダンスに対する抵抗に起因する寄生抵抗の影響を低減することができ、半導体装置に適用される高周波の周波数に追随可能な容量を得ることができる。
【０００８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、基板上に形成された第１導電型の埋込ウェルと第２導電型のウェルとの間でデカップリング容量を形成する際に、高い周波数まで追随できるようにすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
以下の実施の形態において、第１導電型がＰ型、第２導電型がＮ型である場合を例として示すが、これらは、逆とすることもできる。
【００１１】
図１は、本実施の形態における半導体装置の構成を示す平面図である。図２は、図１のＡ−Ａ’断面図である。図３は、図２のＢ−Ｂ’線で切断した半導体装置１００の平面図である。
図２に示すように、半導体装置１００は、Ｐ型基板１０２（基板）、Ｐ型基板１０２上に形成された埋込Ｐウェル１０４（第１導電型の埋込ウェル）、埋込Ｐウェル１０４上に形成され、互いに隣接して交互に設けられた複数のＰウェル１０６（第１導電型のウェル）および複数のＮウェル１０８（第２導電型のウェル）、ならびにＰウェル１０６およびＮウェル１０８表面に形成された素子分離絶縁膜１１０を含む基板構造１０１を含む。また、半導体装置１００は、基板構造１０１上のＰウェル１０６およびＮウェル１０８上にそれぞれ形成されたゲート１２０ａ（第１のゲート電極）およびゲート１２０ｂ（第２のゲート電極）と、ゲート１２０ａおよびゲート１２０ｂ上にそれぞれコンタクト１２６およびコンタクト１２８を介して形成されたメタル１２２およびメタル１２４とを含む。
【００１２】
埋込Ｐウェル１０４の不純物濃度は、Ｐ型基板１０２の不純物濃度よりも高く構成される。また、Ｐウェル１０６の不純物濃度は、埋込Ｐウェル１０４の不純物濃度よりも高く構成される。Ｐウェル１０６およびＮウェル１０８の深さは、たとえば０．１μｍ程度とすることができる。また、埋込Ｐウェル１０４の深さは、たとえば１μｍ程度とすることができる。
【００１３】
ここで、メタル１２２にはグランド電圧が印加されており、メタル１２４には電源電圧が印加されている。このような構成により、メタル１２２からコンタクト１２６を介してゲート１２０ａにグランド電圧が印加される。そのため、Ｐウェル１０６および埋込Ｐウェル１０４にもグランド電圧が印加される。また、メタル１２４からコンタクト１２８を介してゲート１２０ｂに電源電圧が印加される。そのため、Ｎウェル１０８にも電源電圧が印加される。これにより、Ｎウェル１０８と埋込Ｐウェル１０４との間でデカップリング容量が形成される。本実施の形態における半導体装置１００のデカップリング容量は、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタが形成された領域に適宜設けることができる。
【００１４】
また、本実施の形態において、Ｐ型基板１０２を埋込Ｐウェル１０４と同じ導電型とすることにより、基板構造１０１裏面からグランド電圧を印加して、埋込Ｐウェル１０４にグランド電圧を供給することもできる。たとえば、半導体装置１００をパッケージ化する際に、マザーボード等の半導体パッケージの基板にグランド電圧を印加することにより、基板構造１０１にグランド電圧を供給することができる。
【００１５】
本実施の形態において、Ｎウェル１０８が埋込Ｐウェル１０４と接する領域の幅Ｌは、２μｍ以下とすることができる。ここで、幅Ｌは、図３に示すように、互いに並行して形成されたＰウェル１０６とＮウェル１０８の延在方向に直角な方向の幅を示す。これにより、後述するように、Ｎウェル１０８の全面にわたってＮウェル１０８と埋込Ｐウェル１０４との間の抵抗を低くすることができ、高周波の周波数に追随可能な容量を得ることができる。また、Ｎウェル１０８の幅は、たとえば５μｍ以上とすることができる。これにより、Ｎウェル１０８と埋込Ｐウェル１０４との間のデカップリング容量を充分大きくすることができる。
【００１６】
図４は、Ｎウェル１０８の幅Ｌと、容量が追随できなくなる境界の周波数との関係のシミュレーション結果を示す図である。
容量のインピーダンスＺ＝１／（ｊωＣ）＝１／（２πｆＣｊ）に対して、Ｎウェル１０８の抵抗Ｒに起因する寄生抵抗が無視できなくなる周波数となった周波数を容量が追従できなくなる境界の周波数と判定してシミュレーションを行った。図示したように、Ｎウェル１０８の幅が２μｍ以下のときに、２０から３０ＧＨｚ程度の高い周波数にまで対応可能となる。
【００１７】
図５は、本実施の形態における半導体装置１００のＮウェル１０８がＰウェル１０６との間でデカップリング容量を形成した状態を示す断面図である。
図示したように、Ｎウェル１０８の幅Ｌを狭くすることにより、Ｎウェル１０８の全面にわたってＮウェル１０８と埋込Ｐウェル１０４およびＰウェル１０６との間の抵抗を低くすることができ、高周波の周波数に追随可能な容量を得ることができる。
【００１８】
図６は、半導体装置１００の基板構造１０１上に、互いに素子分離絶縁膜１１０で絶縁されたデジタル領域１５０およびアナログ領域１５２が設けられた例を示す図である。本実施の形態において、半導体装置１００は、このような構成とすることができる。ここで、上述したデカップリング容量は、デジタル領域１５０およびアナログ領域１５２の両方に設けられてもよく、いずれか一方にのみ設けられてもよい。このようにデジタル領域１５０およびアナログ領域１５２を分離することにより、ノイズの多いデジタル領域と、ノイズに弱いアナログ領域に、別々にデカップリング容量を形成することができる。これにより、アナログ領域において、デジタル領域のノイズの影響を防ぐことができ、アナログ領域の回路の誤動作をより確実に防ぐことができる。
【００１９】
以上、本実施の形態の半導体装置１００によれば、Ｎウェル１０８の全面にわたってＮウェル１０８と埋込Ｐウェル１０４との間の抵抗を低くすることができ、高周波の周波数に追随可能な容量を得ることができる。
【００２０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００２１】
なお、以上の実施の形態において、Ｐウェル１０６の幅は、Ｎウェル１０８の幅とひとしくてもよく、異なっていてもいずれでもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図２のＢ−Ｂ’線で切断した半導体装置の平面図である。
【図４】Ｎウェルの幅と、容量が追随する周波数との関係を示す図である。
【図５】本発明の実施の形態における半導体装置のＮウェルがＰウェルとの間でデカップリング容量を形成した状態を示す断面図である。
【図６】本発明の実施の形態における半導体装置上に形成されたデジタル領域およびアナログ領域を示す平面図である。
【図７】Ｎウェルの幅が広い場合に半導体装置のＮウェルがＰウェルとの間でデカップリング容量を形成した状態を示す断面図である。
【符号の説明】
【００２３】
１００ 半導体装置
１０１ 基板構造
１０２ Ｐ型基板
１０４ 埋込Ｐウェル
１０６ Ｐウェル
１０８ Ｎウェル
１１０ 素子分離絶縁膜
１２０ａ ゲート
１２０ｂ ゲート
１２２ メタル
１２４ メタル
１２６ コンタクト
１２８ コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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