(57)【要約】【課題】  従来のマルチコアプロセッサにおいて、互いに離れたコア同士を直接接続する方法では、コア数を増やすほどコア同士を接続する配線の規模が膨大となり、配線の占める面積が増大するとともに配線の制約条件も複雑となる。また隣接するコア同士を通信回路で接続する方法では、互いに離れたコア同士はその間のコアの通信回路をバケツリレーのように何度も経由する必要があり、処理遅延が増大する。【解決手段】  ソフトウェア処理に関する情報を入出力する第１の無線通信回路と上記第１の無線通信回路から上記情報が入出力されるとともに空中へ上記情報を送受信する第１の空中線とを有する第１のプロセッサコアと、上記第１の空中線と上記情報の授受を行う第２の空中線と上記第２の空中線から上記情報が入出力される第２の無線通信回路とを有する第２のプロセッサコアと、を備えることを特徴とする並列プロセッサである。【選択図】  図１
2010072832.tif 000002
【特許請求の範囲】
【請求項１】
ソフトウェア処理に関する情報を入出力する第１の無線通信回路と、上記第１の無線通信回路から上記情報が入出力されるとともに空中へ上記情報を送受信する第１の空中線と、を有する第１のプロセッサコアと、
上記第１の空中線と上記情報の授受を行う第２の空中線と、上記第２の空中線から上記情報が入出力される第２の無線通信回路と、を有する第２のプロセッサコアと、
を備えることを特徴とする並列プロセッサ。
【請求項２】
上記並列プロセッサは、外部機器と情報の送受信を行う外部装置接続回路を備えることを特徴とする請求項１記載の並列プロセッサ。
【請求項３】
上記空中線は、突起形状を有することを特徴とする請求項１記載の並列プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は並列プロセッサに関し、例えば、並列プロセッサに設けられた複数の中央演算処理部の間における通信方法に関する。
【背景技術】
【０００２】
マルチコアプロセッサでは、複数の中央演算処理部が同一シリコン上に形成され、コア間のデータ授受を高速に実行できるように、データ幅の確保とデータ転送の高速化が行われる。一般的には、各コアは、平面的にある一定の占有面積をもって実装されることから、コア間で通信するための通信回路に割り当てられる面積は、コアの数に比例して増加する。
【０００３】
ここで、コア間での通信経路を構成する方法として、同一チップ上に形成されたすべてのコア同士を通信回路で直接接続する方法と、互いに隣接するコア同士を通信回路で接続する方法とがある（特許文献１）。
【０００４】
すべてのコア同士を通信回路で直接接続する方法では、２次元的な配置の制約を受けるためコアは格子状に並べられ、Ｎ個のコア数に対して｛Ｎ×（Ｎ−１）｝÷２の配線経路を確保する必要がある。
【０００５】
一方、互いに隣接するコア同士を通信回路で接続する方法では、隣接するコア同士では、通信回路を１回だけ経由することで通信が行われ、遠方のコアと通信するためには、その間のコアの通信回路をバケツリレーのように経由して通信が行われる。
【０００６】
また、通信回路を改良し、その空間的配置の規則性を利用した光送受信により、複数の通信回路を経由することなく、隣接する実装ボード間における回路素子の通信を達成する方法もある（特許文献２）。
【０００７】
【特許文献１】特開平６−３３７８４９号公報（第２〜６頁、第１〜８図）
【特許文献２】特開平７−１５３８８号公報（第２〜４頁、第１〜５図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、チップ上に搭載されたコア同士を配線で直接接続する方法では、チップ上のコア数を増やせば増やすほど、これらのコア同士を接続する配線の規模が膨大になる。そのため、チップ全体での処理能力を向上させるためチップ上のコア数を増やすと、そのチップ上で配線の占める面積が増大するとともに、配線の制約条件も複雑となるという問題があった。
【０００９】
また、互いに隣接するコア同士を通信回路で接続する方法では、互いに隣接するコア同士では通信の遅延が少ないが、互いに離れたコア同士はその間のコアの通信回路をバケツリレーのように何度も経由する必要がある。そのため、コア同士の通信の遅延が増大し、チップ全体での処理能力の低下を引き起こす要因になるという問題があった。
【００１０】
また、通信回路の空間的配置の規則性を利用した光送受信によりコア間で通信を行う場合には、光送信側と光受信側は互いに対向配置されている必要があり、また同一チップ上に２次元的に配置されたコア同士での通信には適用することができないという問題があった。
【００１１】
この発明は係る課題を解決するためになされたものであり、同一チップ上のコア間の通信遅延が問題とならず、複数のコアが形成されたチップ上の配線を低減させ配線の制約条件を緩和させることが可能な並列プロセッサを得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る並列プロセッサは、
ソフトウェア処理に関する情報を入出力する第１の無線通信回路と、上記第１の無線通信回路から上記情報が入出力されるとともに空中へ上記情報を送受信する第１の空中線と、を有する第１のプロセッサコアと、
上記第１の空中線と上記情報の授受を行う第２の空中線と、上記第２の空中線から上記情報が入出力される第２の無線通信回路と、を有する第２のプロセッサコアと、
を備えることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、同一チップ上のプロセッサコア間の通信遅延が問題とならず、複数のプロセッサコアが形成されたチップ上の配線を低減させ配線の制約条件を緩和させることが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に係る並列プロセッサの実施の形態を図面に基づいて説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１は、本発明に係る並列プロセッサの実施の形態１の概略構成を示す斜視図である。また図２は、本発明に係る並列プロセッサの実施の形態１の概略構成を示す平面図である。なおＣ１はプロセッサコア（以下、コアと称す）の部分を拡大して示す平面図である。
【００１６】
図１において、マルチコアプロセッサ８は、空中線２が取り付けられている複数のコア１をＬＳＩパッケージ３に実装することにより形成される。図２において、ＬＳＩパッケージ３には、複数のコア１が設けられるとともに、コア１ごとに無線通信回路５が設けられている。なお実施の形態１においては、ＬＳＩパッケージ３に複数のコア１が設けられているマルチコアプロセッサ８のことを並列プロセッサと称する。
【００１７】
マルチコアプロセッサ８には、他のコアと通信を行う無線通信回路５がコア１ごとに形成されるとともに、無線通信回路５に接続された空中線２がコア１ごとに形成されている。そしてマルチコアプロセッサ８は、基板上に実装される。
【００１８】
各コア１はＬＳＩパッケージ３により保持されるとともに、ＬＳＩパッケージ３から電気的接続にて電源が供給され、各コア１の動作が可能となる。
【００１９】
各コア１には、例えば外部から周波数を供給される。ここで使用する周波数帯の一例としては数ＧＨｚから１０ＧＨｚ程度である。しかし周波数帯は上記に限定されるものではない。外部から供給された周波数は各コア１の無線通信回路５に供給され、無線通信回路５を動作させることにより無線通信を行う。無線通信は、通信元のコア１と通信先のコア１との間で双方向通信が可能であり、通信元のコア１が通信先のコア１を決定し、無線通信を行う。ここで通信処理は一般的な無線通信において用いられているプロトコルに従い、リンクを確立してコア間どうしの通信を行う。
【００２０】
また各コア１の間で無線通信を行う場合、電波干渉を考慮しなくてはならない。しかし電波干渉対策は、例えば各コア１ごとに異なるコードを付与して通信を行う符号分割や、通信時間を分割することが可能であるならば時分割での通信を行うなど、通常、無線通信において用いられる方法を行えばよい。
【００２１】
コア１（第１のプロセッサコア）に備えられる無線通信回路５（第１の無線通信回路）は、ソフトウェア処理に関する情報などを入出力する。そして無線通信回路５からソフトウェア処理に関する情報などが空中線２（第１の空中線）に入出力されるとともに空中線２から空中へ上記情報は送受信される。
【００２２】
コア１の空中線２は、他のコア１（第２のプロセッサコア）に備えられる空中線２（第２の空中線）と情報の授受を行う。他のコア１に備わる無線通信回路５（第２の無線通信回路）は、他のコア１の空中線２よりソフトウェア処理に関する情報などが入出力される。これにより、互いに連携しながらそれぞれのコアに要求される処理を実行することができる。
【００２３】
空中線２は、例えば図１に示すようにピン形状などの突起形状とすることにより、同時に放熱機能も果たし、コア１の動作にともなって発生する熱を空気中に放射することができる。従来、マルチコアプロセッサに実装するコア数が増えると、マルチコアプロセッサが動作することにより生じる熱がシリコン上の限られた箇所に集中し、効果的な廃熱が難しかった。しかし実施の形態１では、空中線２をヒートシンクとして用いることにより、コアごとに発熱箇所が分散でき、容易に廃熱が可能となる。
【００２４】
これにより、マルチコアプロセッサ８の各コアは、従来のように隣接する各コアの通信回路をバケツリレーのように何度も経由する必要がなくなる。このため、マルチコアプロセッサ８に搭載されたコアの個数が多い場合においても、コア同士の通信の遅延が増大するのを抑制することができ、プロセッサ全体での処理能力を向上させることができる。
【００２５】
なおコア間を無線通信にて通信内容を送受信するのにかかる時間は、コア間を連携させてソフトウェアを処理するのにかかる時間と比較して短くすることができるため、コア間の無線通信が複数のコアを用いたソフトウェアの処理に与える影響をなくす、または小さくすることができる。
【００２６】
また図２のように、マルチコアプロセッサ８には、マルチコアプロセッサ８の外部にある機器と情報の送受信を行うための外部装置接続回路６が少なくとも１個備わっており、マルチコアプロセッサ８の外部にある周辺デバイスや記憶装置とのデータ送受信は外部装置接続回路６を経由して行う。
【００２７】
実施の形態１によれば、コア間の通信内容を各コアに備わる無線通信回路５と空中線２を用いて授受するので、同一チップ上のコア間の通信遅延が問題とならず、複数のコアが形成されたチップ上の配線を低減させ配線の制約条件を緩和させることが可能となるという効果を奏する。
【００２８】
またマルチコアプロセッサ８に搭載されたコア１の個数が多い場合においても、配線の規模が膨大になるのを防ぐことができるため、配線に要する面積を削減でき、マルチコアプロセッサ８の面積が増大するのを抑制することができる。
【００２９】
また実施の形態１のコアは独立に動作することが可能であり、ＬＳＩパッケージ３に装着可能なコアの数を選択することが可能となる。従来であれば、供給者の仕様により決められたコア数のマルチコアプロセッサを用いることになるので、必要な性能に対して過剰なコア数を有し高額なマルチコアプロセッサを購入することにもなりうる。しかし実施の形態１によれば、利用者の経済性および要求処理性能とを勘案して、実装するコア数を削減することが可能となる。
【００３０】
また実施の形態１では、マルチコアプロセッサ８に形成された外部装置接続回路６を用いて直接周辺デバイスに接続された無線回路と通信することにより、コアの実装位置に関係なく通信遅延一定のアクセスが可能となる。これにより、周辺デバイスや記憶装置にアクセスを行うソフトウェアを動作させるコアがどこに配置されても、周辺デバイスや他のコアの位置に関係なくアクセスを行うことができるため、コアの配置や配線などを考慮する必要がなくなり、ソフトウェアの移植性が向上し、膨大なソフトウェア資産を有効活用することができる。
【００３１】
また実施の形態１は、各コアは無線通信を行うための空中線２を備え、空中線２を各コアが動作するときに発生する熱を外部へ放熱するためのヒートシンクとしても利用することができる。これにより、各コアで発生する熱を効率よく放熱することが可能となる。
【００３２】
実施の形態２．
図３は、本発明に係る並列プロセッサの実施の形態２の概略構成を示す斜視図である。図３において、マルチコアプロセッサ８は図２の構成と同様である。基板７には複数のマルチコアプロセッサ８が搭載され、マルチコアプロセッサ８は各々接続されている。図３では基板７に４個のマルチコアプロセッサ８が搭載されている例が示されている。またマルチコアプロセッサ８は、複数のコア１がＬＳＩパッケージ３に実装されている。なお実施の形態２においては、各々接続される複数のマルチコアプロセッサ８のことを並列プロセッサと称する。
【００３３】
従来のマルチコアプロセッサでは、基板上に複数のマルチコアプロセッサを接続する場合、専用の通信回路を基板７に設計する必要があった。しかし実施の形態２では、異なるマルチコアプロセッサ８同士も直接、無線にて通信が可能であるため、基板７に専用の通信回路を設ける必要がなくなる。なお各マルチコアプロセッサ８を区別するための簡易な識別コードを割り当てることにより、コア１同士が混乱することなく通信を行うことができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る並列プロセッサの実施の形態１の概略構成を示す斜視図である。
【図２】本発明に係る並列プロセッサの実施の形態１の概略構成を示す平面図である。
【図３】本発明に係る並列プロセッサの実施の形態２の概略構成を示す斜視図である。
【符号の説明】
【００３５】
１  コア
２  空中線
３  ＬＳＩパッケージ
５  無線通信回路
６  外部装置接続回路
７  基板
８  マルチコアプロセッサ
【図１】
2010072832.tif 000003
【図２】
2010072832.tif 000004
【図３】
2010072832.tif 000005