(57)【要約】【課題】簡単な回路構成でＤ級アンプの出力ショートを正確に検出できるショート検出回路を提供する。【解決手段】Ｄ級アンプへの入力パルス信号に基づいて生成され当該Ｄ級アンプの出力段へ入力される２つの出力段入力パルス信号の各々の信号レベルと所定の生成閾値に基づいて２つの比較パルス信号を生成し、当該比較パルス信号の各々のパルス幅に相当する期間内における当該Ｄ級アンプからの出力パルスの信号レベルと所定の検出閾値とを比較して得られたレベル比較結果に応じてショート検出信号を出力する。【選択図】図１
2010034775.tif 000002
【特許請求の範囲】
【請求項１】
アンプ入力パルス信号に基づいて２つの出力段入力パルス信号を生成する出力段入力パルス信号生成部と、前記２つの出力段入力パルス信号の入力に基づいて出力パルス信号を出力する出力部と、を含むＤ級アンプの出力ショートを検出するショート検出回路であって、
前記２つの出力段入力パルス信号のうちの一方の信号レベルとハイレベル生成閾値とを比較し且つ前記２つの出力段入力パルス信号のうちの他方の信号レベルとローレベル生成閾値とを比較して２つの比較パルス信号を生成する比較パルス生成部と、
前記２つの比較パルス信号の各々のパルス幅に相当する期間内における前記Ｄ級アンプからの出力パルス信号の信号レベルとハイ側検出閾値及びロー側検出閾値とを比較してレベル比較結果を得るパルスレベル比較部と、
前記レベル比較結果に応じてショート検出信号を出力するショート検出信号出力部と、を含むことを特徴とするショート検出回路。
【請求項２】
前記比較パルス生成部は、前記出力段入力パルス信号の信号レベルが前記ハイレベル生成閾値を上回った期間に相当するパルス幅のパルス信号を前記２つの比較パルス信号の一方として生成し且つ前記出力段入力パルス信号の信号レベルが前記ローレベル生成閾値を下回った期間に相当するパルス幅のパルス信号を前記２つの比較パルス信号の他方として生成することを特徴とする請求項１に記載のショート検出回路。
【請求項３】
前記比較パルス生成部は２つのインバータ回路を含み、
前記ハイレベル生成閾値は前記インバータ回路の一方の論理閾値であり且つ前記ローレベル生成閾値は前記インバータ回路の他方の論理閾値であることを特徴とする請求項２に記載のショート検出回路。
【請求項４】
前記２つのインバータ回路は電界効果トランジスタからなり、
前記論理閾値は前記電界効果トランジスタのゲートの論理閾値であることを特徴とする請求項３に記載のショート検出回路。
【請求項５】
前記前記インバータ回路の一方の論理閾値は前記出力段入力パルス信号の振幅の中間レベルよりも高く設定されており且つ前記前記インバータ回路の他方の論理閾値は前記出力段入力パルス信号の振幅の中間レベルよりも低く設定されていることを特徴とする請求項３又は４に記載のショート検出回路。
【請求項６】
前記パルスレベル比較部は、前記比較パルス信号の一方のパルス幅に相当する期間内に前記出力パルス信号の信号レベルと前記ハイ側検出閾値とを比較し且つ前記比較パルス信号の他方のパルス幅に相当する期間内に前記出力パルス信号の信号レベルと前記ロー側検出閾値とを比較し、
前記ショート検出信号出力部は、前記出力パルス信号の信号レベルが前記ハイ側検出閾値を下回った場合及び前記出力パルス信号の信号レベルが前記ロー側検出閾値を上回った場合に前記ショート検出信号を出力することを特徴とする請求項１に記載のショート検出回路。
【請求項７】
前記パルスレベル比較部は、
一方の入力が前記出力パルス信号であり且つ他方の入力が前記比較パルス信号の一方であり且つ出力が前記レベル比較結果であるＮＯＲ回路と、
一方の入力が前記出力パルス信号であり且つ他方の入力が前記比較パルス信号の他方であり且つ出力が前記レベル比較結果であるＮＡＮＤ回路と、からなり、
前記ハイ側検出閾値は前記ＮＯＲ回路の論理閾値であり且つ前記ロー側検出閾値は前記ＮＡＮＤ回路の論理閾値であることを特徴とする請求項６に記載のショート検出回路。
【請求項８】
前記ＮＯＲ回路及び前記ＮＡＮＤ回路の各々は電界効果トランジスタからなり、
前記論理閾値は前記電界効果トランジスタのゲートの論理閾値であることを特徴とする請求項７に記載のショート検出回路。
【請求項９】
前記ハイ側検出閾値は前記出力パルス信号の振幅の中間レベルよりも高く設定されており且つ前記ロー側検出閾値は前記出力パルス信号の振幅の中間レベルよりも低く設定されていることを特徴とする請求項７又は８に記載のショート検出回路。
【請求項１０】
前記ショート検出信号出力部は、前記レベル比較結果を表す信号の信号レベルと所定の出力レベル閾値との比較結果に応じて前記ショート検出信号を出力することを特徴とする請求項１に記載のショート検出回路。
【請求項１１】
前記ショート検出信号出力部は、
入力が前記レベル比較結果を表す信号である第１のインバータ回路と、
一方の入力が前記レベル比較結果を表す信号であり且つ他方の入力が前記第１のインバータ回路からの出力信号であるＮＯＲ回路と、
入力が前記ＮＯＲ回路からの出力信号であり出力が前記ショート検出信号である第２のインバータ回路と、からなり、
前記出力レベル閾値は前記第１及び第２のインバータ回路及び前記ＮＯＲ回路の各々の論理閾値であることを特徴とする請求項１０に記載のショート検出回路。
【請求項１２】
前記第１及び第２のインバータ回路及び前記ＮＯＲ回路の各々は電界効果トランジスタからなり、
前記論理閾値は前記電界効果トランジスタのゲートの論理閾値であることを特徴とする請求項１１に記載のショート検出回路。
【請求項１３】
前記第１及び第２のインバータ回路の論理閾値は前記レベル比較結果を表す信号の振幅の中間レベルよりも低く設定されており且つ前記ＮＯＲ回路の論理閾値は前記レベル比較結果を表す信号の振幅の中間レベルよりも高く設定されていることを特徴とする請求項１１又は１２に記載のショート検出回路。
【請求項１４】
前記２つの比較パルス信号の各々のパルス幅に相当する区間同士は互いに重複せず且つ前記区間同士は互いに隣接していないことを特徴とする請求項１又は２又は６に記載のショート検出回路。
【請求項１５】
前記２つの比較パルス信号の各々のパルス幅に相当する区間は前記出力パルス信号の信号レベルが安定している区間であり且つ前記区間同士の間の区間は前記出力パルス信号の信号レベルが遷移している区間であることを特徴とする請求項１４に記載のショート検出回路。
【請求項１６】
前記２つの比較パルス信号の各々のパルス幅は、前記出力段入力パルス信号のパルス幅よりも狭いことを特徴とする請求項１４又は１５に記載のショート検出回路。
【請求項１７】
前記出力部はＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳのインバータであり、前記ＰＭＯＳのゲートに前記２つの出力段入力パルス信号のうちの一方を入力し且つ前記ＮＭＯＳのゲートに前記２つの出力段入力パルス信号のうちの他方を入力し且つ前記ＰＭＯＳのドレインと前記ＮＭＯＳのドレインとの接合点から前記出力段入力パルス信号を出力することを特徴とする請求項１に記載のショート検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ級アンプの出力ショートを検出するショート検出回路に関する。
【背景技術】
【０００２】
近年、パルス幅変調方式などを用いたＤ級増幅回路が例えばオーディオなどの分野で用いられている。Ｄ級増幅回路の出力がショート（短絡）した場合、その出力に接続されている例えばスピーカなどの機器やＤ級増幅回路自体が損傷してしまうので、出力のショートを検出する必要がある。例えば、特許文献１には、出力信号の状態から出力短絡を判定し、出力短絡時にスイッチング動作を停止するパルス変調型電力増幅器が開示されている。
【０００３】
Ｄ級増幅回路は単純なバッファであるので、通常、その出力信号の信号レベルは入力信号の信号レベルと同一であると期待される。しかしながら、出力ショートによりＤ級増幅回路の出力に過大な電流が流れた場合、ドライブ能力が限界に達し、期待される信号レベルが出力されなくなる。このとき、出力信号がハイレベル期待のときはローレベルになり、また、ローレベル期待のときはハイレベルになる傾向がある。このような傾向を利用し、従来のショート検出回路においては、入力信号と出力信号とをＸＯＲ（排他的論理和）回路にてモニタし、両信号の信号レベルが一致しない場合にショート検出としていた。
【０００４】
また、従来のＤ級増幅回路においては、自身に過大な貫通電流が発生することを防ぐために、Ｈｉｚ（ハイインピーダンス）区間生成回路を用いて、信号レベルの遷移時における出力がＨｉｚとなるようにしていた。
【特許文献１】特開２００７−２３５５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した如き構成においては、Ｈｉｚとなる区間では出力信号のレベルが不定となるため、単純なＸＯＲ回路を用いた信号レベルの比較のみによるショート検出では、Ｈｉｚ区間でショートを誤検出していた。また、Ｈｉｚの状態から信号レベルがハイレベル又はローレベルへ移行するときも、Ｄ級増幅器の出力バッファの入力ゲート容量を充電するためにある程度の時間を要するので、その間の出力信号の信号レベルがハイレベルとローレベルの間のレベルとなり、Ｈｉｚ状態の解除後においてもしばらくは誤検出していた。また、クロック信号及びカウンタ回路を用いて、信号レベルの遷移区間で信号レベルの比較を行わないようにする（この遷移区間のマスクする）ことにより、これらの誤検出を防止する方法もあるが、この場合、回路構成が複雑になるとともに、回路を構成するための面積を確保しなければならないのでチップ面積が増大してしまっていた。
【０００６】
本発明は上記した如き問題点に鑑みてなされたものであって、簡単な回路構成で増幅回路の出力ショートを正確に検出できるショート検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によるショート検出回路は、アンプ入力パルス信号に基づいて２つの出力段入力パルス信号を生成する出力段入力パルス信号生成部と、前記２つの出力段入力パルス信号の入力に基づいて出力パルス信号を出力する出力部と、を含むＤ級アンプの出力ショートを検出するショート検出回路であって、前記２つの出力段入力パルス信号のうちの一方の信号レベルとハイレベル生成閾値とを比較し且つ前記２つの出力段入力パルス信号のうちの他方の信号レベルとローレベル生成閾値とを比較して２つの比較パルス信号を生成する比較パルス生成部と、前記２つの比較パルス信号の各々のパルス幅に相当する期間内における前記Ｄ級アンプからの出力パルス信号の信号レベルとハイ側検出閾値及びロー側検出閾値とを比較してレベル比較結果を得るパルスレベル比較部と、前記レベル比較結果に応じてショート検出信号を出力するショート検出信号出力部と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によるショート検出回路によれば、単純な回路構成で増幅回路の出力ショートを正確に検出できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は本実施例によるショート検出回路２０をＤ級アンプ１０と共に表すブロック図である。
【００１０】
Ｄ級アンプ１０は、出力段入力パルス信号生成部１１と、プリドライバ１２及び１３と、出力部１４と、を含むＤ級アンプであり、アンプ入力パルス信号ＤＩＮを増幅して出力パルス信号ＤＯＵＴを出力する。
【００１１】
出力段入力パルス信号生成部１１は、アンプ入力パルス信号ＤＩＮに基づいて２つの出力段入力パルス信号を生成する。以下、当該２つの出力段入力パルス信号のうち、プリドライバ１２へ入力される信号をＰｃｈ側パルス信号ＧＰ、プリドライバ１３へ入力される信号をＮｃｈ側パルス信号ＧＮ、とそれぞれ称する。
【００１２】
出力段入力パルス信号生成部１１は、アンプ入力パルス信号ＤＩＮの信号レベルを反転させたＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮを出力する。通常、出力段入力パルス信号生成部１１は、貫通電流の影響を回避するために、Ｎｃｈ側パルス信号ＧＮの信号レベルがハイレベル且つＰｃｈ側パルス信号ＧＰの信号レベルがローレベルとなる状態がないように遅延させている。言い換えると、出力段入力パルス信号生成部１１は、Ｐｃｈ側パルス信号ＧＰの立ち下がりエッジをアンプ入力パルス信号ＤＩＮの立ち上がりエッジから遅延させて出力すると共に、Ｎｃｈ側パルス信号ＧＮの立ち下がりエッジをアンプ入力パルス信号ＤＩＮの立ち下がりエッジに合わせて出力する。その結果、Ｐｃｈ側パルス信号ＧＰのパルス幅とＮｃｈ側パルス信号ＧＮのパルス幅とは相互に異なる。なお、貫通電流の影響を考慮しなければ、これら両信号のパルス幅は必ずしも相互に異なっている必要はない。
【００１３】
プリドライバ１２は、出力段入力パルス信号生成部１１からのＰｃｈ側パルス信号ＧＰをドライブして出力部１４のＰＭＯＳ回路ｐ１のゲートへ入力する。プリドライバ１３は、出力段入力パルス信号生成部１１からのＮｃｈ側パルス信号ＧＮをドライブして出力部１４のＮＭＯＳ回路ｎ１のゲートへ入力する。
【００１４】
出力部１４は、ＰＭＯＳ回路ｐ１及びＮＭＯＳ回路ｎ１からなるＣＭＯＳ回路のインバータである。ＰＭＯＳ回路ｐ１はＣＭＯＳ回路のいわゆるＰｃｈ側であり、ＮＭＯＳ回路ｎ１はＣＭＯＳ回路のいわゆるＰｃｈ側である。ＰＭＯＳ回路ｐ１のソースは電源電圧ＶＤＤ２に接続され、ドレインはＮＭＯＳ回路ｎ１のドレインと接続され、ゲートにはＰｃｈ側パルス信号ＧＰが入力される。ＮＭＯＳ回路ｎ１のソースは接地電圧ＧＮＤに接続され、ドレインはＰＭＯＳ回路ｐ１のドレインと接続され、ゲートにはＮｃｈ側パルス信号ＧＮが入力される。ＰＭＯＳ回路ｐ１及びＮＭＯＳ回路ｎ１の各々のドレイン同士の接続点からは出力パルス信号ＤＯＵＴが出力される。
【００１５】
ショート検出回路２０は、比較パルス生成部２１と、パルスレベル比較部２２と、ショート検出信号出力部２３と、を含む、Ｄ級アンプ１０の出力ショートを検出する回路である。出力ショートは、出力間短絡、出力−グランド間短絡、出力−電源間短絡のいずれかである。ショート検出回路２０は、単独の装置として構成しても良いが、典型的には半導体チップ内に形成される。
【００１６】
比較パルス生成部２１は、Ｐｃｈ側パルス信号ＧＰ、Ｎｃｈ側パルス信号ＧＮ、及び、アンプ入力パルス信号ＤＩＮに基づいて、２つの比較パルス信号を生成する。以下、当該比較パルス信号のうちの一方をＨ側比較パルス信号ＣＨと称し、他方をＬ側比較パルス信号ＣＬと称する。
【００１７】
より詳細には、比較パルス生成部２１は、Ｎｃｈ側パルス信号ＧＮの信号レベルが所定のハイレベル生成閾値を上回り且つアンプ入力パルス信号ＤＩＮの信号レベルがローレベルの期間に相当するパルス幅ＷＬを有するＬ側比較パルス信号ＣＬを生成する。また、比較パルス生成部２１は、Ｐｃｈ側パルス信号ＧＰの信号レベルが所定のローレベル生成閾値を下回り且つアンプ入力パルス信号ＤＩＮの信号レベルがハイレベルの期間に相当するパルス幅ＷＨを有するＨ側比較パルス信号ＣＨを生成する。生成されたＨ側比較パルス信号ＣＨ及びＬ側比較パルス信号ＣＬはパルスレベル比較部２２へ入力される。
【００１８】
パルスレベル比較部２２は、Ｈ側比較パルス信号ＣＨのパルス幅ＷＨ及びＬ側比較パルス信号ＣＬのパルス幅ＷＬに相当する期間内にのみ、Ｄ級アンプ１０からの出力パルス信号ＤＯＵＴの信号レベルと所定の検出閾値とを比較してレベル比較結果を得る。
【００１９】
より詳細には、パルスレベル比較部２２は、Ｈ側比較パルス信号ＣＨのパルス幅ＷＨに相当する期間内に、Ｄ級アンプ１０からの出力パルス信号ＤＯＵＴの信号レベルと、所定のハイ側検出閾値と、を比較してＨ側比較結果信号ＪＨを得る。また、パルスレベル比較部２２は、Ｌ側比較パルス信号ＣＬのパルス幅ＷＬに相当する期間内に、出力パルス信号ＤＯＵＴの信号レベルと、所定のロー側検出閾値と、を比較してＬ側比較結果信号ＪＬを得る。Ｈ側比較結果信号ＪＨ及びＬ側比較結果信号ＪＬはショート検出信号出力部２３へ入力される。
【００２０】
ショート検出信号出力部２３は、Ｈ側比較結果信号ＪＨ及びＬ側比較結果信号ＪＬに応じてショート検出信号ＤＴを出力する。より詳細には、Ｈ側比較結果信号ＪＨが、出力パルス信号ＤＯＵＴの信号レベルがハイ側検出閾値を下回ったことを表している場合に、ショート検出信号出力部２３はショート検出信号を出力する。また、Ｌ側比較結果信号ＪＬが、出力パルス信号ＤＯＵＴの信号レベルがロー側検出閾値を上回ったことを表している場合に、ショート検出信号出力部２３はショート検出信号ＤＴを出力する。
【００２１】
図２はショート検出回路２０を表す回路図である。
【００２２】
比較パルス生成部２１は、インバータ回路ＩＮ１及びＩＮ２と、ＮＡＮＤ回路ＮＤ１と、ＮＯＲ回路ＮＲ１と、からなる。
【００２３】
インバータ回路ＩＮ１にはＰｃｈ側パルス信号ＧＰが入力される。インバータ回路ＩＮ１の論理閾値ＩＮ１＿ｔｈはＰｃｈ側パルス信号ＧＰの振幅の中間レベルよりも低く設定されている。言い換えれば、インバータ回路ＩＮ１を動作させるための電源電圧ＶＤＤと接地電圧ＧＮＤの中間レベルよりも低く設定されている。論理閾値ＩＮ１＿ｔｈは上述したローレベル生成閾値である。つまり、Ｐｃｈ側パルス信号ＧＰの信号レベルが所定のローレベル生成閾値を下回るまでは、インバータ回路ＩＮ１から出力信号Ｖ１が出力されない。これにより、Ｐｃｈ側パルス信号ＧＰの信号レベルが所定のローレベル生成閾値を下回り且つアンプ入力パルス信号ＤＩＮの信号レベルがハイレベルの期間に相当するパルス幅ＷＨを有する出力信号Ｖ１が出力される。インバータ回路ＩＮ１からの出力信号Ｖ１はＮＡＮＤ回路ＮＤ１へ入力される。
【００２４】
インバータ回路ＩＮ２にはＮｃｈ側パルス信号ＧＮが入力される。インバータ回路ＩＮ２の論理閾値ＩＮ２＿ｔｈはＮｃｈ側パルス信号ＧＮの振幅の中間レベルよりも高く設定されている。言い換えれば、インバータ回路ＩＮ２を動作させるための電源電圧ＶＤＤと接地電圧ＧＮＤの中間レベルよりも高く設定されている。論理閾値ＩＮ２＿ｔｈは上述したハイレベル生成閾値である。つまり、Ｎｃｈ側パルス信号ＧＮの信号レベルが所定のハイレベル生成閾値を上回るまでは、インバータ回路ＩＮ２から出力信号Ｖ２が出力されない。これにより、Ｎｃｈ側パルス信号ＧＮの信号レベルが所定のハイレベル生成閾値を上回り且つアンプ入力パルス信号ＤＩＮの信号レベルがローレベルの期間に相当するパルス幅ＷＬを有する出力信号Ｖ２が出力される。インバータ回路ＩＮ２からの出力信号Ｖ２はＮＯＲ回路ＮＲ１へ入力される。
【００２５】
ＮＡＮＤ回路ＮＤ１は、一方の入力をインバータ回路ＩＮ１からの出力信号Ｖ１とし、他方の入力をアンプ入力パルス信号ＤＩＮとし、Ｈ側比較パルス信号ＣＨを出力する。図３は、ＮＡＮＤ回路ＮＤ１の真理値表である。表中のＨはハイレベル信号を表し、Ｌはローレベル信号を表す。出力信号Ｖ１及びアンプ入力パルス信号ＤＩＮの両方がハイレベルのときにのみローレベルのＨ側比較パルス信号ＣＨがＮＡＮＤ回路ＮＤ１から出力される。出力信号Ｖ１がパルス幅ＷＨの信号であるため、ＮＡＮＤ回路ＮＤ１からはパルス幅ＷＨのＨ側比較パルス信号ＣＨが出力される。
【００２６】
ＮＯＲ回路ＮＲ１は、一方の入力をインバータ回路ＩＮ２からの出力信号Ｖ２とし、他方の入力をアンプ入力パルス信号ＤＩＮとし、Ｌ側比較パルス信号ＣＬを出力する。図４は、ＮＯＲ回路ＮＲ１の真理値表である。出力信号Ｖ２及びアンプ入力パルス信号ＤＩＮの両方がローレベルのときにのみハイレベルのＬ側比較パルス信号ＣＬがＮＯＲ回路ＮＲ１から出力される。出力信号Ｖ２がパルス幅ＷＬの信号であるため、ＮＯＲ回路ＮＲ１からはパルス幅ＷＬのＬ側比較パルス信号ＣＬが出力される。
【００２７】
パルスレベル比較部２２は、ＮＡＮＤ回路ＮＤ２と、ＮＯＲ回路ＮＲ２と、からなる。
【００２８】
ＮＡＮＤ回路ＮＤ２は、一方の入力をＬ側比較パルス信号ＣＬとし、他方の入力を出力パルス信号ＤＯＵＴとし、Ｌ側比較結果信号ＪＬを出力する。図５は、ＮＡＮＤ回路ＮＤ２の真理値表である。Ｌ側比較パルス信号ＣＬ及び出力パルス信号ＤＯＵＴの両方がハイレベルのときにのみローレベルのＬ側比較パルス信号ＣＬがＮＡＮＤ回路ＮＤ２から出力される。
【００２９】
ＮＡＮＤ回路ＮＤ２の論理閾値ＮＤ２＿ｔｈは、出力パルス信号ＤＯＵＴの振幅の中間レベルよりも低く設定されている。言い換えれば、ＮＡＮＤ回路ＮＤ２を動作させるための電源電圧ＶＤＤ２と接地電圧ＧＮＤの中間レベルよりも低く設定されている。論理閾値ＮＤ２＿ｔｈは上述したロー側検出閾値である。つまり、出力パルス信号ＤＯＵＴの信号レベルが所定のロー側検出閾値を上回った場合にＬ側比較結果信号ＪＬを出力する。これにより、ローレベル出力期待時に出力ショートが発生して信号レベルが高くなったときの検出感度が上がる。
【００３０】
ＮＯＲ回路ＮＲ２は、一方の入力をＨ側比較パルス信号ＣＨとし、他方の入力を出力パルス信号ＤＯＵＴとし、Ｈ側比較結果信号ＪＨを出力する。図６は、ＮＯＲ回路ＮＲ２の真理値表である。Ｈ側比較パルス信号ＣＨ及び出力パルス信号ＤＯＵＴの両方がローレベルのときにのみハイレベルのＨ側比較パルス信号ＣＨがＮＯＲ回路ＮＲ２から出力される。
【００３１】
ＮＯＲ回路ＮＲ２の論理閾値ＮＲ２＿ｔｈは、出力パルス信号ＤＯＵＴの振幅の中間レベルよりも高く設定されている。言い換えれば、ＮＯＲ回路ＮＲ２を動作させるための電源電圧ＶＤＤ２と接地電圧ＧＮＤの中間レベルよりも高く設定されている。論理閾値ＮＲ２＿ｔｈは上述したハイ側検出閾値である。つまり、出力パルス信号ＤＯＵＴの信号レベルが所定のハイ側検出閾値を下回った場合にＬ側比較結果信号ＪＬを出力する。これにより、ハイレベル出力期待時に出力ショートが発生して信号レベルが低くなったときの検出感度が上がる。
【００３２】
ショート検出信号出力部２３は、インバータ回路ＩＮ３及びＩＮ４と、ＮＯＲ回路ＮＲ３と、からなる。
【００３３】
インバータ回路ＩＮ３には、Ｌ側比較結果信号ＪＬが入力され、その信号レベルが反転された出力信号Ｖ３が出力される。
【００３４】
ＮＯＲ回路ＮＲ３の一方の入力には出力信号Ｖ３が入力され、他方の入力にはＨ側比較結果信号ＪＨが入力され、出力信号Ｖ４が出力される。
【００３５】
インバータ回路ＩＮ４には、出力信号Ｖ４が入力され、その信号レベルが反転されたショート検出信号ＤＴが出力される。
【００３６】
図７はショート検出回路２３の真理値表を表す図である。アンプ入力パルス信号ＤＩＮの信号レベルと出力パルス信号ＤＯＵＴの信号レベルとが一致しなかった場合にハイレベルのショート検出信号ＤＴがインバータ回路ＩＮ４から出力される。
【００３７】
図８は、インバータ回路ＩＮ１及びＩＮ２、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２を詳細に表した回路図である。同図に示されるように、これらの回路は例えばＰＭＯＳやＮＭＯＳなどの電界効果トランジスタで構成できる。論理閾値は例えばトランジスタのチャネル領域の不純物濃度を調整することにより制御できる。不純物濃度はトランジスタの従来知られた通常の製造プロセスにより調整できる。なお、閾値電圧の制御は不純物濃度の調整によるものに限られず、例えばゲート電極やゲート酸化膜の材料や構造の適当な選択によっても良い。構造による制御の場合、例えば、ＰＭＯＳ及びＮＭＯＳのゲート長及びゲート幅を調整することにより閾値電圧を制御できる。
【００３８】
図９は各信号のタイムチャートである。以下、図９を参照しつつ、ショート検出回路２０の動作について説明する。時刻ｔ１までは出力がショートしておらず、時刻ｔ１に出力ショートが発生したものとする。ここでのショートは、出力−接地電圧（グランド）間の短絡とする。
【００３９】
ここでのアンプ入力パルス信号ＤＩＮはパルス幅ＷＩのハイレベルパルスとローレベルパルスが交互に繰り返される信号である。Ｐｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮの各々の信号レベルはアンプ入力パルス信号ＤＩＮを反転させたものである。通常、Ｐｃｈ側パルス信号ＧＰのパルス幅とＮｃｈ側パルス信号ＧＮのパルス幅は相互に異なる。ただし、必ずしもこれら両信号のパルス幅が異なっている必要はない。なお、これら両信号の立ち上がり及び立ち下がりエッジにはなまりが生じている。このなまりはゲートの容量チャージによって生じたものである。
【００４０】
Ｐｃｈ側パルス信号ＧＰはインバータＩＮ１に入力され、信号レベルが論理閾値ＩＮ１＿ｔｈを下回った区間に相当するパルス幅ＷＨの出力信号Ｖ１が出力される。Ｎ側パルス信号ＧＮインバータＩＮ２に入力され、信号レベルが論理閾値ＩＮ２＿ｔｈを上回った区間に相当するパルス幅ＷＬの出力信号Ｖ２が出力される。論理閾値ＩＮ１＿ｔはＰｃｈ側パルス信号ＧＰの振幅の中間レベルよりも低く設定されている。一方、論理閾値ＩＮ２＿ｔはＰｃｈ側パルス信号ＧＰの振幅の中間レベルよりも高く設定されている。
【００４１】
ＮＡＮＤ回路ＮＤ１からは、出力信号Ｖ１及びアンプ入力パルス信号ＤＩＮの各々の信号レベルが共にハイレベルのときにのみローレベルとなるパルス幅ＷＨのＨ側比較パルス信号ＣＨが出力される。ＮＯＲ回路ＮＤ１からは、出力信号Ｖ２及びアンプ入力パルス信号ＤＩＮの各々の信号レベルが共にローレベルのときにのみハイレベルとなるパルス幅ＷＬのＬ側比較パルス信号ＣＬが出力される。
【００４２】
Ｄ級アンプ１０はバッファなので出力パルス信号ＤＯＵＴの論理値はアンプ入力パルス信号ＤＩＮの論理値と同じになるが、立ち上がり及び立ち下がりエッジになまりが生じている。また、時刻ｔ１以降は出力ショートにより、出力パルス信号ＤＯＵＴのハイレベルが正常時よりも低下している。
【００４３】
ＮＡＮＤ回路ＮＤ２からは、Ｌ側比較パルス信号ＣＬ及び出力パルス信号ＤＯＵＴの各々の信号レベルが共にハイレベルのときにのみローレベルとなるＬ側比較結果信号ＪＬが出力される。Ｌ側比較パルス信号ＣＬがハイレベルである区間すなわちパルス幅ＷＬの区間においては、出力パルス信号ＤＯＵＴの信号レベルは論理閾値ＮＤ２＿ｔｈを下回っている（ローレベルである）ので、Ｌ側比較結果信号ＪＬの信号レベルはハイレベルとなる。
【００４４】
ＮＯＲ回路ＮＤ２からは、Ｈ側比較パルス信号ＣＨ及び出力パルス信号ＤＯＵＴの各々の信号レベルが共にローレベルのときにのみハイレベルとなるＨ側比較結果信号ＪＨが出力される。時刻ｔ１以前のＨ側比較パルス信号ＣＨがローレベルである区間すなわちパルス幅ＷＨの区間においては、出力パルス信号ＤＯＵＴの信号レベルは論理閾値ＮＤ２＿ｔｈを上回っている（ハイレベルである）ので、Ｈ側比較結果信号ＪＨの信号レベルはローレベルとなる。時刻ｔ１以降の出力パルス信号ＤＯＵＴは論理閾値ＮＤ２＿ｔｈを下回っている（ローレベルである）ので、Ｈ側比較結果信号ＪＨの信号レベルはパルス幅ＷＨに相当する区間においてハイレベルとなる。
【００４５】
論理閾値ＮＤ２＿ｔｈは出力パルス信号ＤＯＵＴの振幅の中間レベルよりも低く設定されており、ローイレベル出力期待時の出力ショートによる信号レベルの上昇に対する検出感度を向上させている。論理閾値ＮＲ２＿ｔｈは出力パルス信号ＤＯＵＴの振幅の中間レベルよりも高く設定されており、ハイレベル出力期待時の出力ショートによる信号レベルの低下に対する検出感度を向上させている。
【００４６】
インバータＩＮ３からの出力信号Ｖ３は、Ｌ側比較結果信号ＪＬの信号レベルを反転させたものである。ここでの出力信号Ｖ３の信号レベルはローレベルで一定しているので、ＮＯＲ回路ＮＲ３からの出力信号Ｖ４は、Ｈ側比較結果信号ＪＨの信号レベルを反転させたものとなっている。インバータＩＮ４からのショート検出信号ＤＴは、出力信号Ｖ４の信号レベルを反転させたものである。ここでのショート検出信号ＤＴは、時刻ｔ１以前においてはローレベルで一定であり、出力ショートを検出していない。一方、時刻ｔ１以降におけるショート検出信号ＤＴは、パルス幅ＷＨに相当する区間にハイレベルとなっており、出力ショートを正しく検出できている。
【００４７】
図９に示される如く、パルス幅ＷＨに相当する区間は出力パルス信号ＤＯＵＴの信号レベルがハイレベルに安定した区間であり、パルス幅ＷＬに相当する区間は出力パルス信号ＤＯＵＴの信号レベルがローレベルに安定した区間である。パルス幅ＷＨ及びパルス幅ＷＬはアンプ入力パルス信号ＤＩＮのパルス幅よりも狭くなっている。パルス幅ＷＨに相当する区間とパルス幅ＷＬに相当する区間とは互いに重複しておらず、また、これらの区間同士は互いに隣接してもいない。これらの区間の間には区間Ｓ１又はＳ２が存在する。区間Ｓ１は出力パルス信号ＤＯＵＴの信号レベルがハイからローへ遷移している区間であり、区間Ｓ２は出力パルス信号ＤＯＵＴの信号レベルがローからハイへ遷移している区間である。
【００４８】
このように出力パルス信号ＤＯＵＴの信号レベルがハイレベル又はローレベルに安定した区間のみにその信号レベルを比較できるのは、インバータＩＮ１の論理閾値ＩＮ１＿ｔｈを低く設定し、且つ、インバータＩＮ２の論理閾値ＩＮ２＿ｔｈを高く設定したことによるものである。このような設定とすることにより、パルス幅ＷＨ及びパルス幅ＷＬはアンプ入力パルス信号ＤＩＮのパルス幅のよりも狭くなり、アンプ入力パルス信号ＤＩＮのパルス幅の全区間に亘って出力パルス信号ＤＯＵＴの信号レベルを比較するのではなく、当該パルス幅の一部の区間すなわち出力パルス信号ＤＯＵＴの信号レベルが安定している区間のみにその信号レベルを比較できるようになる。
【００４９】
パルス幅ＷＨに相当する区間にのみ出力パルス信号ＤＯＵＴの信号レベルと論理閾値ＮＲ２＿ｔｈとを比較し、また、パルス幅ＷＬに相当する区間にのみ出力パルス信号ＤＯＵＴの信号レベルと論理閾値ＮＤ２＿ｔｈとを比較しているので、時刻ｔ１以前における区間Ｓ１及びＳ２においてはＨ側比較結果信号ＪＨ及びＬ側比較結果信号ＪＬの信号レベルは一定でありパルスが生じていない（記号Ｃ１及びＣ２）。これにより、時刻ｔ１以前におけるショート検出信号ＤＴは一定となり、出力ショートの誤検出は生じていない。
【００５０】
図１０は本実施例によるショート検出回路２０の各信号のシミュレーション波形である。図１０の（ａ）はアンプ入力パルス信号ＤＩＮ、（ｂ）はＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮ、（ｃ）はＬ側比較パルス信号ＣＬ、（ｄ）はＨ側比較パルス信号ＣＨ、（ｅ）は出力パルス信号ＤＯＵＴ、（ｆ）はショート検出信号ＤＴのシミュレーション結果である。
【００５１】
（ｂ）の論理閾値ＩＮ１＿ｔを低く設定することによりＮｃｈ側パルス信号ＧＮの信号レベルがローレベルに安定したことが判断される。一方、（ｂ）の論理閾値ＩＮ２＿ｔを高く設定することによりＰｃｈ側パルス信号ＧＰの信号レベルがハイレベルに安定したことを判断される。（ｃ）のパルス幅ＷＬに相当する区間が、ローレベル出力期待時に出力ショートを検出する区間である。（ｄ）のパルス幅ＷＨに相当する区間が、ハイレベル出力期待時に出力ショートを検出する区間である。区間Ｓ１及びＳ２は出力ショートを検出しない区間である。（ｅ）に点線で示される如く、出力パルス信号ＤＯＵＴの信号レベルは区間Ｓ１においてハイからローへ遷移し、区間Ｓ２においてローからハイへ遷移しているが、（ｆ）に点線で示される如く、この区間においては出力ショートが検出されていない。このように、出力パルス信号ＤＯＵＴの信号レベルが遷移する区間において出力ショートの誤検出がされないことがシミュレーションにより確かめられた。
【００５２】
上記したように本実施例によるショート検出回路によれば、Ｄ級増幅回路の出力バッファへの入力パルス信号を入力とするインバータＩＮ１及びＩＮ２の論理閾値を一方は高く他方は低く設定することにより、出力パルス信号ＤＯＵＴの信号レベルがハイレベル又はローレベルに安定した区間にのみその信号レベルを検出するので、信号レベルの遷移区間における出力ショートの誤検出を防止することができる。また、出力パルス信号ＤＯＵＴの信号レベルの比較のために、一方を高く他方を低く設定した２つの論理閾値を用いることにより、出力ショート発生時の検出感度を向上させることができる。本実施例によるショート検出回路は、クロック信号やカウンタ回路などは用いず、インバータなどによって構成された簡単な回路であるので、チップ面積を増大させることもない。
【００５３】
このように本実施例によるショート検出回路によれば、簡単な回路構成で増幅回路の出力ショートを正確に検出できる。
＜第２の実施例＞
本実施例によるショート検出回路２０の構成は第１の実施例と同じである。ショート検出信号出力部２３を構成するインバータＩＮ３などの論理閾値を調整することにより、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも出力ショートを正確に検出できるようにしたものである。具体的には論理閾値は以下のように設定されている。
【００５４】
インバータＩＮ３の論理閾値ＩＮ３＿ｔｈは、Ｌ側比較結果信号ＪＬの振幅の中間レベルよりも低く設定されている。ＮＯＲ回路ＮＲ３の論理閾値ＮＲ３＿ｔｈは、出力信号Ｖ３の振幅の中間レベルよりも高く設定されている。インバータＩＮ４の論理閾値ＩＮ４＿ｔｈは、出力信号Ｖ４の振幅の中間レベルよりも低く設定されている。
【００５５】
以下、このように設定した場合の効果について、ショート検出回路２０の各信号を表すタイムチャートである図１１を参照しつつ説明する。
【００５６】
アンプ入力パルス信号ＤＩＮのパルス幅ＷＩは通常時よりも極端に狭くなっている。この場合、Ｐｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮの振幅が小さくなってしまう。
【００５７】
Ｐｃｈ側パルス信号ＧＰの信号レベルは、比較的低く設定された論理閾値ＩＮ１＿ｔｈに達しないので、インバータＩＮ１からの出力信号Ｖ１はローレベルで一定である。また、出力信号Ｖ１はローレベルで一定であるので、Ｈ側比較パルス信号ＣＨはハイレベルで一定である。
【００５８】
一方、Ｎｃｈ側パルス信号ＧＮの信号レベルは、比較的高く設定された論理閾値ＩＮ２＿ｔｈに達するので、インバータＩＮ２からの出力信号Ｖ２はパルス信号となる。ＮＯＲ回路ＮＲ３は出力信号Ｖ２及びアンプ入力パルス信号ＤＩＮの各々の信号レベルがローレベルの場合にハイレベルのＬ側比較パルス信号ＣＬを出力する。区間Ｓ３においては、アンプ入力パルス信号ＤＩＮの信号レベルがローレベルであると共に、出力信号Ｖ２の信号レベルが論理閾値ＮＲ１＿ｔｈを下回っている、すなわちローレベルであるので、実際には出力ショートが発生していないにもかかわらず、区間Ｓ３に相当するパルス幅のハイレベルのパルスＤ１が発生する。
【００５９】
アンプ入力パルス信号ＤＩＮのパルス幅ＷＩが狭いので、出力パルス信号ＤＯＵＴの振幅は小さくなっているものの、論理閾値ＮＤ２＿ｔｈを越える程度の振幅は出ている。論理閾値ＮＤ２＿ｔｈを越えた区間における出力パルス信号ＤＯＵＴの信号レベルはハイレベルである。ＮＡＮＤ回路ＮＤ２は、Ｈ側比較パルス信号ＣＨ及び出力パルス信号ＤＯＵＴの各々の信号レベルが共にハイレベルである場合にローレベルのＬ側比較結果信号ＪＬを出力する。
【００６０】
インバータＩＮ３の論理閾値ＩＮ３＿ｔｈは、Ｌ側比較結果信号ＪＬの振幅が十分でない場合にその信号レベルが達しない程度の低さに設定されている。Ｌ側比較結果信号ＪＬの信号レベルは論理閾値ＩＮ３＿ｔｈに達しないので、インバータＩＮ３からの出力信号Ｖ３の信号レベルはローレベルで一定である。したがって、点線で示される如きパルスＣ３は出力されない。
【００６１】
ＮＯＲ回路ＮＲ３の論理閾値ＮＲ３＿ｔｈは、出力信号Ｖ３の振幅が十分でない場合にその信号レベルが達しない程度の高さに設定されている。出力信号Ｖ３の信号レベルは論理閾値ＮＲ３＿ｔｈに達しないので、ＮＯＲ回路ＮＲ３からの出力信号Ｖ４の信号レベルはハイレベルで一定である。したがって、点線で示される如きパルスＣ４は出力されない。
【００６２】
インバータＩＮ４の論理閾値ＩＮ４＿ｔｈは、出力信号Ｖ４の振幅が十分でない場合にその信号レベルが達しない程度の低さに設定されている。出力信号Ｖ４の信号レベルは論理閾値ＩＮ４＿ｔｈに達しないので、インバータＩＮ４からのショート検出信号ＤＴの信号レベルはローレベルで一定である。したがって、点線で示される如きパルスＣ５は出力されない。
【００６３】
図１２はショート検出回路の信号のシミュレーション結果を表す図である。図１２の（ａ）はアンプ入力パルス信号ＤＩＮ、（ｂ）はＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮ、（ｃ）は出力信号Ｖ２、（ｄ）はＬ側比較パルス信号ＣＬ及び出力パルス信号ＤＯＵＴ、（ｅ）はＬ側比較結果信号ＪＬ、（ｆ）はショート検出信号ＤＴのシミュレーション結果である。
【００６４】
（ａ）のアンプ入力パルス信号ＤＩＮのパルス幅が狭いので、（ｂ）のＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮの振幅が十分に出ていない。Ｐｃｈ側パルス信号ＧＰの信号レベルは論理閾値ＩＮ１＿ｔｈに達していないものの、Ｎｃｈ側パルス信号ＧＮの信号レベルは論理閾値ＩＮ２＿ｔｈに達している。それ故、（ｃ）の出力信号Ｖ２にハイレベルのパルスが発生している。出力信号Ｖ２の信号レベルが論理閾値ＮＲ１＿ｔｈを下回っており、すなわちローレベルであり、且つ、アンプ入力パルス信号ＤＩＮがローレベルである区間Ｓ３に相当するパルス幅のハイレベルのパルスが（ｄ）のＬ側比較パルス信号ＣＬに生じている。
【００６５】
区間Ｓ３において出力パルス信号ＤＯＵＴもハイレベルとなっているので、（ｅ）のＬ側比較結果信号ＪＬにはローレベルのパルスが生じている。Ｌ側比較結果信号ＪＬの信号レベルが論理閾値ＩＮ３＿ｔｈに達していないので、（ｆ）のショート検出信号ＤＴはローレベルで一定である。また、ＮＯＲ回路ＮＲ３の論理閾値ＮＲ３＿ｔｈ、及び、インバータＩＮ４の論理閾値ＩＮ４＿ｔｈも設定調整されているのでその効果によってもショート検出信号ＤＴはローレベルで一定となる。このように、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも出力ショートの誤検出がされないことがシミュレーションにより確かめられた。
【００６６】
上記したように本実施例によるショート検出回路によれば、ショート検出信号出力部２３を構成するインバータなどの論理閾値を、前段のパルスレベル比較部２２からの信号の振幅が十分でない場合に、その閾値に達しない程度のレベルに設定している。これによって、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短く振幅が十分に出ていない場合にも出力ショートの誤検出を防止することができる。
【００６７】
このように本実施例によるショート検出回路によれば、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも簡単な回路構成で増幅回路の出力ショートを正確に検出できる。
【００６８】
図１３は、アンプ入力パルス信号ＤＩＮのパルス幅が長いときのショート検出回路の信号のシミュレーション結果を表す図である。図１３の（ａ）はアンプ入力パルス信号ＤＩＮ、（ｂ）はＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮ、（ｃ）は出力信号Ｖ２、（ｄ）はＬ側比較パルス信号ＣＬ及び出力パルス信号ＤＯＵＴ、（ｅ）はショート検出信号ＤＴのシミュレーション結果である。（ｅ）に示される如く、アンプ入力パルス信号ＤＩＮのパルス幅が長い場合にも、出力ショートの誤検出は発生しないことが確かめられた。
＜第３の実施例＞
本実施例によるショート検出回路２０の構成は第１の実施例と同じである。比較パルス生成部２１に含まれるＮＡＮＤ回路ＮＤ１及びＮＯＲ回路ＮＲ１の論理閾値を調整することにより、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも出力ショートを正確に検出できるようにしたものである。具体的には論理閾値は以下のように設定されている。
【００６９】
ＮＡＮＤ回路ＮＤ１の論理閾値ＮＤ１＿ｔｈは、出力信号Ｖ１の振幅の中間レベルよりも高く設定されている。ＮＯＲ回路ＮＲ１の論理閾値ＮＲ１＿ｔｈは、出力信号Ｖ２の振幅の中間レベルよりも低く設定されている。
【００７０】
以下、このように設定した場合の効果について、ショート検出回路２０の各信号を表すタイムチャートである図１４を参照しつつ説明する。
【００７１】
アンプ入力パルス信号ＤＩＮのパルス幅ＷＩは通常時よりも極端に狭くなっており、Ｐｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮの振幅が小さくなっている。
【００７２】
Ｐｃｈ側パルス信号ＧＰの信号レベルは、比較的低く設定された論理閾値ＩＮ１＿ｔｈに達しないので、インバータＩＮ１からの出力信号Ｖ１はローレベルで一定である。また、出力信号Ｖ１はローレベルで一定であるので、Ｈ側比較パルス信号ＣＨはハイレベルで一定である。
【００７３】
一方、Ｎｃｈ側パルス信号ＧＮの信号レベルは、比較的高く設定された論理閾値ＩＮ２＿ｔｈに達するので、インバータＩＮ２からの出力信号Ｖ２はパルス信号となる。出力信号Ｖ２の信号レベルは時刻ｔ２の時点で、比較的低く設定されている論理閾値ＮＲ１＿ｔｈを上回っている。区間Ｓ４においては、第２の実施例とは異なり、アンプ入力パルス信号ＤＩＮ及びＮｃｈ側パルス信号ＧＮの各々の信号レベルが共にローレベルになることは無いので、Ｌ側比較パルス信号ＣＬにはハイレベルのパルスが発生していない（点線の楕円で示される部分）。
【００７４】
それ故、Ｌ側比較結果信号ＪＬ、出力信号Ｖ３及びＶ４の信号レベルはそれぞれ一定となる。ショート検出信号ＤＴもローレベルで一定であり、出力ショートの誤検出はされていない。
【００７５】
図１５は第３の実施例によるショート検出回路２０の信号のシミュレーション結果を表す図である。図１５の（ａ）はアンプ入力パルス信号ＤＩＮ、（ｂ）はＰｃｈ側パルス信号ＧＰ及びＮｃｈ側パルス信号ＧＮ、（ｃ）はＬ側比較パルス信号ＣＬ及び出力パルス信号ＤＯＵＴ、（ｄ）はＬ側比較結果信号ＪＬ、（ｅ）はショート検出信号ＤＴのシミュレーション結果である。
【００７６】
第２の実施例とは異なり、（ｃ）の区間Ｓ４においてはＬ側比較パルス信号ＣＬにはパルスが発生していない。これに伴い、（ｄ）のＬ側比較結果信号ＪＬの信号レベルはハイレベルでほぼ一定であり、（ｅ）のショート検出信号ＤＴの信号レベルはローレベルで一定となっている。このように、本実施例によるショート検出回路２０においても、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも出力ショートの誤検出がされないことがシミュレーションにより確かめられた。
【００７７】
上記したように本実施例によるショート検出回路によれば、比較パルス生成部２１に含まれるＮＡＮＤ回路及びＮＯＲ回路の論理閾値を調整することにより、不要なパルスを含まないＨ側比較パルス信号ＣＨ及びＬ側比較パルス信号ＣＬを生成することができる。これによって、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短く振幅が十分に出ていない場合にも出力ショートの誤検出を防止することができる。
【００７８】
このように本実施例によるショート検出回路によれば、アンプ入力パルス信号ＤＩＮのパルス幅が極端に短い場合にも簡単な回路構成で増幅回路の出力ショートを正確に検出できる。
【図面の簡単な説明】
【００７９】
【図１】本実施例によるショート検出回路をＤ級増幅回路と共に表すブロック図である。
【図２】ショート検出回路を表す回路図である。
【図３】ＮＡＮＤ回路ＮＤ１の真理値表である。
【図４】ＮＯＲ回路ＮＲ１の真理値表である。
【図５】ＮＡＮＤ回路ＮＤ２の真理値表である。
【図６】ＮＯＲ回路ＮＲ２の真理値表である。
【図７】ショート検出回路の真理値表を表す図である。
【図８】インバータ回路ＩＮ１及びＩＮ２、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２を詳細に表した回路図である。
【図９】第１の実施例によるショート検出回路の各信号を表すタイムチャートである。
【図１０】第１の実施例によるショート検出回路の信号のシミュレーション結果を表す図である。
【図１１】第２の実施例によるショート検出回路の各信号を表すタイムチャートである。
【図１２】第２の実施例によるアンプ入力パルス信号ＤＩＮのパルス幅が短いときのショート検出回路の信号のシミュレーション結果を表す図である。
【図１３】第２の実施例によるアンプ入力パルス信号ＤＩＮのパルス幅が長いときのショート検出回路の信号のシミュレーション結果を表す図である。
【図１４】第３の実施例によるショート検出回路の各信号を表すタイムチャートである。
【図１５】第３の実施例によるショート検出回路の信号のシミュレーション結果を表す図である。
【符号の説明】
【００８０】
１０  Ｄ級アンプ
１１  出力段入力パルス信号生成部
１２、１３  プリドライバ
１４  出力バッファ
２０  ショート検出回路
２１  比較パルス生成部
２２  パルスレベル比較部
２３  ショート検出信号出力部
ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４  インバータ
ＮＤ１、ＮＤ２  ＮＡＮＤ回路
ＮＲ１、ＮＲ２、ＮＲ３  ＮＯＲ回路
【図１】
2010034775.tif 000003
【図２】
2010034775.tif 000004
【図３】
2010034775.tif 000005
【図４】
2010034775.tif 000006
【図５】
2010034775.tif 000007
【図６】
2010034775.tif 000008
【図７】
2010034775.tif 000009
【図８】
2010034775.tif 000010
【図９】
2010034775.tif 000011
【図１０】
2010034775.tif 000012
【図１１】
2010034775.tif 000013
【図１２】
2010034775.tif 000014
【図１３】
2010034775.tif 000015
【図１４】
2010034775.tif 000016
【図１５】
2010034775.tif 000017