(57)【要約】【課題】  オン抵抗の低減を図った横型ＭＯＳトランジスタを提供する。【解決手段】  第１導電型の半導体層と、半導体層の第１領域に深さ方向に形成される第１酸化膜と、半導体層の第１領域とは離間した第２領域に深さ方向に形成される第２酸化膜と、半導体層内で第１酸化膜に隣接する領域に深さ方向に形成されるゲート電極と、半導体層内で第２酸化膜に隣接する領域に形成される制御電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第１酸化膜の近傍の領域に形成される第２導電型領域と、第２導電型領域の表面部のうちの第１酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域及び第２導電型領域の上に形成されるソース電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第２酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域の上に形成されるドレイン電極とを含む。【選択図】図１
2010135396.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の第１領域に深さ方向に形成される第１酸化膜と、
前記半導体層の前記第１領域とは離間した第２領域に深さ方向に形成される第２酸化膜と、
前記半導体層内で前記第１酸化膜に隣接する領域に深さ方向に形成されるゲート電極と、
前記半導体層内で前記第２酸化膜に隣接する領域に形成される制御電極と、
前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部のうちの前記第１酸化膜の近傍の領域に形成される第２導電型領域と、
前記第２導電型領域の表面部のうちの前記第１酸化膜の近傍の領域に形成される第１導電型領域と、
前記第１導電型領域及び前記第２導電型領域の上に形成されるソース電極と、
前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部のうちの前記第２酸化膜の近傍の領域に形成される第１導電型領域と、
前記第１導電型領域の上に形成されるドレイン電極と
を含む、横型ＭＯＳトランジスタ。
【請求項２】
前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部に絶縁層が形成される、請求項１に記載の横型ＭＯＳトランジスタ。
【請求項３】
前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域に、前記第１酸化膜が形成される深さよりも浅く形成されるトレンチの表面に形成される第３酸化膜と、
前記第３酸化膜で囲まれる領域内に形成され、前記ゲート電極と同一の電圧が印加される第２ゲート電極と
をさらに含む、請求項１又は２に記載の横型ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳ(Metal  Oxide  Semiconductor)トランジスタに関する。
【背景技術】
【０００２】
従来より、横型のＭＯＳトランジスタにおいて、電子の通流経路を深さ方向に拡大してＭＯＳトランジスタのオン抵抗を低減させることが行われている。具体的には、半導体層の厚さ方向に深いゲート電極及びドレイン領域を形成し、ドリフト領域の深い領域にまで電子の通流経路を形成することにより、単位面積あたりのオン抵抗を低減していた（例えば、特許文献１、２参照）。
【特許文献１】特許第３６４１５４７号公報
【特許文献２】特開２００１−２７４３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述のような横型ＭＯＳトランジスタは、ドレイン領域を形成するために半導体層の表面から不純物を拡散する際に、深さ方向だけでなく幅（横）方向にも不純物が拡散するため、ドレイン領域とソース領域が平面視で広くなってしまい、単位セルの幅が大きくなるという課題があった。
【０００４】
また、イオン注入によって不純物を拡散させる場合には、深い領域においても十分な注入度を確保するために高いエネルギでイオン注入を行う必要がある。このため、半導体層の表面部における損傷が多くなるという課題があった。
【０００５】
また、イオン注入の代わりにトレンチを形成してからドレイン領域を形成する製造方法も考えられるが、ゲート電極用のトレンチを形成する工程と、ドレイン領域用のトレンチを形成する工程とは別々の工程となり、製造工程が増えるため、コストが嵩むという課題があった。
【０００６】
そこで、本発明は、ドリフト領域の深部にキャリアを通流させることにより、オン抵抗の低減を図った横型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一局面の横型ＭＯＳトランジスタは、第１導電型の半導体層と、前記半導体層の第１領域に深さ方向に形成される第１酸化膜と、前記半導体層の前記第１領域とは離間した第２領域に深さ方向に形成される第２酸化膜と、前記半導体層内で前記第１酸化膜に隣接する領域に深さ方向に形成されるゲート電極と、前記半導体層内で前記第２酸化膜に隣接する領域に形成される制御電極と、前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部のうちの前記第１酸化膜の近傍の領域に形成される第２導電型領域と、前記第２導電型領域の表面部のうちの前記第１酸化膜の近傍の領域に形成される第１導電型領域と、前記第１導電型領域及び前記第２導電型領域の上に形成されるソース電極と、前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部のうちの前記第２酸化膜の近傍の領域に形成される第１導電型領域と、前記第１導電型領域の上に形成されるドレイン電極とを含む。
【０００８】
また、前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域の表面部に絶縁層が形成されてもよい。
【０００９】
また、前記半導体層の前記第１酸化膜と前記第２酸化膜で挟まれる領域に、前記第１酸化膜が形成される深さよりも浅く形成されるトレンチの表面に形成される第３酸化膜と、前記第３酸化膜で囲まれる領域内に形成され、前記ゲート電極と同一の電圧が印加される第２ゲート電極とをさらに含んでもよい。
【発明の効果】
【００１０】
本発明によれば、ドリフト領域の深部にキャリアを通流させることにより、オン抵抗の低減を図った横型ＭＯＳトランジスタを提供できるという特有の効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の横型ＭＯＳトランジスタを適用した実施の形態について説明する。
【００１２】
［実施の形態１］
図１は、実施の形態１の横型ＭＯＳトランジスタの断面構造を示す図である。
【００１３】
実施の形態１の横型ＭＯＳトランジスタは、ｐ型のシリコン基板１０の上に形成されるｎ−ドリフト層１１、ｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、ｎ＋ドレイン領域１５、ゲート酸化膜１６、制御酸化膜１７、ゲート電極１８、制御電極１９、ソース電極２０、及びドレイン電極２１を含む。
【００１４】
ｐ型のシリコン基板１０は、不純物（典型的にはボロン（Ｂ））が注入されることにより、導電型がｐ型にされたシリコンウエハで構成される。
【００１５】
ｎ−ドリフト層１１は、シリコンウエハの表面から不純物（典型的には燐（Ｐ））を拡散（注入）することにより、導電型がｎ−型にされるシリコン半導体層である。
【００１６】
ｐ−ベース層１２は、後にソース電極２０が形成される領域の下方に形成されるベース層であり、シリコンウエハの表面から不純物（典型的にはボロン（Ｂ））を拡散（注入）することにより、導電型がｐ−型にされるシリコン半導体層である。
【００１７】
ｐ＋コンタクト領域１３は、後にソース電極２０が形成される領域の直下に形成される領域であり、シリコンウエハの表面から不純物（典型的にはボロン（Ｂ））を拡散（注入）することにより、ｐ−ベース層１２よりも注入率の高いｐ＋型にされるシリコン半導体層である。このｐ＋コンタクト領域１３は、ｎ−ドリフト層１１とｐ−ベース層１２の間に配設される。
【００１８】
ｎ＋ソース領域１４は、ｐ−ベース層１２の上部の領域のうち、ｐ＋コンタクト領域１３が形成される領域以外の領域にシリコンウエハの表面から不純物（典型的には燐（Ｐ））を拡散（注入）することにより、導電型がｎ＋型にされるシリコン半導体層である。ｎ＋ソース領域１４は、横型ＭＯＳトランジスタのソースとなるシリコン半導体層である。
【００１９】
ｎ＋ドレイン領域１５は、ｎ−ドリフト層１１の表面部のうち、ｎ＋ソース領域１４が形成される領域とは反対側（図中右端側）に形成される領域であり、シリコンウエハの表面から不純物（典型的には燐（Ｐ））を拡散（注入）することにより、導電型がｎ＋型にされるシリコン半導体層である。ｎ＋ドレイン領域１５は、横型ＭＯＳトランジスタのドレインとなるシリコン半導体層である。
【００２０】
なお、ｎ＋ソース領域１４とｎ＋ドレイン領域１５は、ｎ−ドリフト層１１内に上述のｐ−ベース層１２及びｐ＋コンタクト領域１３を形成した後に、マスクを利用して、同時に形成することができる。
【００２１】
ここで、ｎ−ドリフト層１１内に、上述のｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、及びｎ＋ドレイン領域１５を形成した状態では、図中におけるゲート酸化膜１６、制御酸化膜１７、ゲート電極１８、制御電極１９、ソース電極２０、及びドレイン電極２１は未だ形成されておらず、ゲート酸化膜１６、制御酸化膜１７、ゲート電極１８、及び制御電極１９を示す領域は、ｎ−ドリフト層１１、ｐ−ベース層１２、ｎ＋ソース領域１４、及びｎ＋ドレイン領域１５が存在している。
【００２２】
ゲート酸化膜１６は、ｎ−ドリフト層１１内に、上述のｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、及びｎ＋ドレイン領域１５を形成した後に、図中ゲート電極１８を示す部分に形成されるトレンチ（第１トレンチ）内を熱酸化することによって形成されるシリコン酸化膜（ＳｉＯ２）である。
【００２３】
制御酸化膜１７は、ｎ−ドリフト層１１内に、上述のｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、及びｎ＋ドレイン領域１５を形成した後に、図中制御電極１９を示す部分に形成されるトレンチ（第２トレンチ）内を熱酸化することによって形成されるシリコン酸化膜（ＳｉＯ２）である。
【００２４】
なお、図中ゲート電極１８を示す部分に形成される第１トレンチと、制御電極１９を示す部分に形成される第２トレンチは、マスクを用いたドライエッチングによって形成することができる。
【００２５】
ゲート電極１８は、ゲート酸化膜１６を介してｎ−ドリフト層１１、ｐ−ベース領域１２、ｎ＋ソース領域１４に接続されるように、第１トレンチ内に形成される電極であり、横型ＭＯＳトランジスタのゲート電極となる電極である。このゲート電極１８は、例えば、ＣＶＤ（Chemical  Vapor  Deposition）法により形成されるポリシリコン製の電極であればよい。
【００２６】
制御電極１９は、制御酸化膜１７を介してｎ−ドリフト層１１及びｎ＋ドレイン領域１５に接続されるように、第２トレンチ内に形成される電極である。この制御電極１９は、例えば、ＣＶＤ法により形成されるポリシリコン製の電極であればよい。
【００２７】
なお、ゲート電極１８を埋め込むための第１トレンチと、制御電極１９を埋め込むための第２トレンチとは、図示しないマスクを用いて同時に形成することができる。
【００２８】
また、ゲート酸化膜１６と制御酸化膜１７は、図示しないマスクを用いて、第１トレンチ及び第２トレンチの各々の内部を熱酸化することにより、同時に形成することができる。
【００２９】
さらに、ゲート電極１８と制御電極１９は、図示しないマスクを用いて、第１トレンチ及び第２トレンチの各々の内部に同一材料で同時に形成することができる。
【００３０】
ソース電極２０は、ｎ−ドリフト層１１内に、ｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、ｎ＋ドレイン領域１５、ゲート酸化膜１６、制御酸化膜１７、ゲート電極１８、及び制御電極１９を形成した後に、ｐ＋コンタクト領域１３とｎ＋ソース領域１４の上部に形成される電極である。このソース電極２０は、例えば、ＣＶＤ法により形成されるポリシリコン製の電極であればよい。
【００３１】
ドレイン電極２１は、ｎ−ドリフト層１１内に、ｐ−ベース層１２、ｐ＋コンタクト領域１３、ｎ＋ソース領域１４、ｎ＋ドレイン領域１５、ゲート酸化膜１６、制御酸化膜１７、ゲート電極１８、及び制御電極１９を形成した後に、ｎ＋ドレイン領域の上部に形成される電極である。このドレイン電極２１は、例えば、ＣＶＤ法により形成されるポリシリコン製の電極であればよい。
【００３２】
以上のようにして、実施の形態１の横型ＭＯＳトランジスタが完成する。
【００３３】
次に、実施の形態１の横型ＭＯＳトランジスタの動作について説明する。
【００３４】
ソース電極２０に電圧Ｖ１、ドレイン電極２１に電圧Ｖ２（Ｖ２＞Ｖ１）を印加する。
【００３５】
また、横型ＭＯＳトランジスタをオンにさせる際には、ゲート電極１８に電圧Ｖ３（Ｖ３＞Ｖ１）を印加するとともに、制御電極１９に電圧Ｖ４（Ｖ４＞Ｖ２）を印加する。
【００３６】
ソース電極２０に電圧Ｖ１、ドレイン電極２１に電圧Ｖ２を印加し、ゲート電極１８及び制御電極１９に電圧を印加しない状態（横型ＭＯＳトランジスタがオフの状態）では、ｎ−ドリフト層１１のうちのｐ−ベース領域及びｐ＋コンタクト領域１３との界面近傍と、表面部とに空乏層が形成される。
【００３７】
また、横型ＭＯＳトランジスタをオンさせるために、ゲート電極１８に電圧Ｖ３を印加するとともに、制御電極１９に電圧Ｖ４を印加すると、ｎ−ドリフト層１１のうちのゲート酸化膜１６との界面近傍と、制御酸化膜１７との界面近傍に、正電圧Ｖ３、Ｖ４によって電子が蓄積される蓄積層１１Ｂ及び１１Ｃ（ｎ−ドリフト層１１内に太破線で示す領域）が形成される。また、ｐ−ベース領域１２のうちのゲート酸化膜１６との界面近傍には、チャネル１２Ａ（ｐ−ベース領域１２内に破線で示す領域）が形成される。
【００３８】
ソース電極２０と蓄積層１１Ｂとの間は、ｎ＋ソース領域１４とチャネル１２Ａによって導通され、また、蓄積層１１Ｂに蓄積される電子は、ゲート電極１８に印加される電圧Ｖ３と、制御電極１９に印加される電圧Ｖ４（Ｖ４＞Ｖ３）により、制御電極１９側の蓄積層１１Ｃに引き寄せられる。このため、横型ＭＯＳトランジスタには、ｎ−ドリフト層１１内に矢印で示すように電子が移動する。蓄積層１１Ｃ側に移動した電子は、ｎ＋ドレイン領域１５に到達し、さらにドレイン電極２１に到達する。これにより、ドレイン電流が流れる。
【００３９】
実施の形態１の横型ＭＯＳトランジスタでは、上述のように電子がソース電極２０側からドレイン電極２１側に移動する際に、厚さ方向に深い領域にまで形成されたゲート電極１８、ゲート酸化膜１６、制御電極１９、及び制御酸化膜１７により、ｎ−ドリフト層１１の深部にまで（シリコン基板１０との境界に到達する程の深部にまで）蓄積層１１Ｂ及び１１Ｃを形成することができ、これにより、深部にまで電子の通流経路を形成することができる。
【００４０】
この蓄積層１１Ｂ及び１１Ｃは、電子が蓄積されることにより、電子に対しては極めて抵抗の低い領域となるため、横型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００４１】
また、電子の取り出し側に位置する制御酸化膜１７及び制御電極１９は、ゲート酸化膜１６及びゲート電極１８と同一材料で同一工程によって作製されるため、製造工程を追加することなく作製可能で、製造コストの上昇を抑制しつつ、オン抵抗の低減を図った横型ＭＯＳトランジスタを提供することができる。
【００４２】
なお、以上では、ゲート電極１８、制御電極１９、ソース電極２０、及びドレイン電極２１がポリシリコンで構成される形態について説明したが、これらの電極は他の材料によって構成することができる。例えば、シリサイドとポリシリコンを積層構造にした電極を用いてもよい。シリサイドは、高融点金属あるいは遷移金属とシリコンを熱処理で合金化したものであり、例えば、ＷＳｉ２又はＭｏＳｉ２シリサイドを用いることができる。
【００４３】
［実施の形態２］
図２は、実施の形態２の横型ＭＯＳトランジスタの構成を示す図である。
【００４４】
実施の形態２の横型ＭＯＳトランジスタは、実施の形態１の横型ＭＯＳトランジスタのｎ−ドリフト層１１の表面から所定の深さの部分をドライエッチングにより除去し、層間絶縁層２００を形成した点が異なる。その他の構成は、実施の形態１の横型ＭＯＳトランジスタと同一であるため、同一の構成要素には同一符号を用い、その説明を省略する。
【００４５】
層間絶縁層２００は、例えば、シリコン酸化膜（ＳｉＯ２）で構成される。層間絶縁層２００を構成するシリコン酸化膜は、トレンチを形成した後に、ＣＶＤ法によって形成することができる。
【００４６】
このように、実施の形態２の横型ＭＯＳトランジスタでは、実施の形態１の横型ＭＯＳトランジスタにおいてソース電極２０とドレイン電極２１の間に存在していたｎ−ドリフト層１１のうちの上側の領域を除去し、層間絶縁層２００を形成した。
【００４７】
横型ＭＯＳトランジスタをオンさせるために、ゲート電極１８に電圧Ｖ３を印加するとともに、制御電極１９に電圧Ｖ４を印加すると、ｎ−ドリフト層１１のうちのゲート酸化膜１６との界面近傍と、制御酸化膜１７との界面近傍に、正電圧Ｖ３、Ｖ４によって電子が蓄積される蓄積層１１Ｂ及び１１Ｃ（ｎ−ドリフト層１１内に太破線で示す領域）が形成される。
【００４８】
ソース電極２０と蓄積層１１Ｂとの間は、ｎ＋ソース領域１４とチャネル１２Ａ（ｐ−ベース領域１２内に破線で示す領域）によって導通され、また、蓄積層１１Ｂに蓄積される電子は、ゲート電極１８に印加される電圧Ｖ３と、制御電極１９に印加される電圧Ｖ４（Ｖ４＞Ｖ３）により、制御電極１９側の蓄積層１１Ｃに引き寄せられる。このため、横型ＭＯＳトランジスタには、ｎ−ドリフト層１１内に矢印で示すように電子が移動する。蓄積層１１Ｃ側に移動した電子は、ｎ＋ドレイン領域１５に到達し、さらにドレイン電極２１に到達する。これにより、ドレイン電流が流れる。
【００４９】
実施の形態１の横型ＭＯＳトランジスタにおけるｎ−ドリフト層１１のうちの上側の領域は、図中左側にｐ−ベース層１２及びｐ＋コンタクト領域１３が存在するため、下側の領域に比べると電子の通流度合が低い領域である。
【００５０】
そこで、層間絶縁層２００に置き換えると、オフ時には電子が補償される領域が減り、空乏層が広がりやすくなるので、耐圧が上昇し、単位面積あたりのオン抵抗とのトレードオフ向上に有利になる。
【００５１】
以上、実施の形態２によれば、実施の形態１と同様に、ｎ−ドリフト層１１の深部にまで蓄積層１１Ｂ及び１１Ｃを形成することができ、これにより、深部にまで電子の通流経路が形成され、横型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００５２】
また、上述のように、層間絶縁層２００を形成することにより、空乏層が広がりやすくなり、オフ時の耐圧を上昇させることができる。
【００５３】
［実施の形態３］
図３は、実施の形態３の横型ＭＯＳトランジスタの構成を示す図である。
【００５４】
実施の形態３の横型ＭＯＳトランジスタは、実施の形態１の横型ＭＯＳトランジスタのｎ−ドリフト層１１の一部の領域において表面から所定の深さの部分にまで第２ゲート電極３００及び第２ゲート酸化膜３１０を形成した点と、シリコン基板１０の代わりに、ＳＯＩ（Silicon  On  Insulator）基板３３０を用いた点とが異なる。
【００５５】
なお、第２ゲート電極３００及び第２ゲート酸化膜３１０を形成することに伴い、ｐ＋コンタクト領域１３と第２ゲート酸化膜３１０との間にｎ＋ソース領域３２０を形成した。このｎ＋ソース領域３２０は、実施の形態１の横型ＭＯＳトランジスタにおけるｎ＋ソース領域４と同一のソース領域であり、同一工程で作製することができる。
【００５６】
その他の構成は、実施の形態１の横型ＭＯＳトランジスタと同一であるため、同一の構成要素には同一符号を用い、その説明を省略する。
【００５７】
図３に示すように、実施の形態３の横型ＭＯＳトランジスタは、ｎ−ドリフト層１１のうちのソース電極２０の近傍の領域を除去して第３トレンチを形成し、この第３トレンチの内部表面を熱酸化することによってゲート酸化膜３１０を形成し、さらにゲート酸化膜３１０で覆われた領域内に、ゲート電極３００を形成することによって作製することができる。
【００５８】
ゲート電極３００の深さは、ゲート電極２０よりも浅く、このため、ｎ−ドリフト層１１は、ゲート電極３００及びゲート酸化膜３１０によって分断されていない。
【００５９】
このゲート電極３００には、ゲート電極２０と同一の正電圧が印加される。
【００６０】
また、ＳＯＩ基板３３０は、シリコン層３３０Ａの上にシリコン酸化層３３０Ｂが形成された基板である。ｎ−ドリフト層１１は、シリコン酸化層３２１Ｂの上に存在する半導体層に不純物が拡散（注入）されることによって形成されている。
【００６１】
実施の形態３の横型ＭＯＳトランジスタをオンさせるために、ゲート電極１８及び３００に電圧Ｖ３を印加するとともに、制御電極１９に電圧Ｖ４を印加すると、蓄積層１１Ｂ及び１１Ｃに加えて、ｎ−ドリフト層１１のうちのゲート酸化膜３１０との界面近傍に電子が蓄積されることにより、蓄積層１１Ｄ（ｎ−ドリフト層１１内に太破線で示す領域）が形成される。
【００６２】
また、ｐ−ベース領域１２には、ゲート酸化膜３１０との界面近傍に、チャネル１２Ｂ（ｐ−ベース領域１２内に破線で示す領域）が形成される。
【００６３】
ソース電極２０と蓄積層１１Ｂとの間は、ｎ＋ソース領域１４とチャネル１２Ａによって導通され、また、蓄積層１１Ｂに蓄積される電子は、ゲート電極１８に印加される電圧Ｖ３と、制御電極１９に印加される電圧Ｖ４（Ｖ４＞Ｖ３）により、制御電極１９側の蓄積層１１Ｃに引き寄せられる。
【００６４】
また、ソース電極２０と蓄積層１１Ｄとの間は、ｎ＋ソース領域３２０とチャネル１２Ｂによっても導通されるため、蓄積層１１Ｄに蓄積される電子は、ゲート電極３００に印加される電圧Ｖ３と、制御電極１９に印加される電圧Ｖ４（Ｖ４＞Ｖ３）により、制御電極１９側の蓄積層１１Ｃに引き寄せられる。
【００６５】
このため、横型ＭＯＳトランジスタには、ｎ−ドリフト層１１内に矢印で示すように電子が移動する。蓄積層１１Ｃ側に移動した電子は、ｎ＋ドレイン領域１５に到達し、さらにドレイン電極２１に到達する。これにより、ドレイン電流が流れる。
【００６６】
以上、実施の形態３によれば、ゲート電極１８と制御電極２９との間に、第２のゲート電極としてのゲート電極３００を含むので、横型ＭＯＳトランジスタのオン時にはチャネルが増える。
【００６７】
このため、ｎ−ドリフト層１１内において電子がより効率よく蓄積層１１Ｃに通流することになり、横型ＭＯＳトランジスタのオン抵抗をさらに低減することができる。
【００６８】
また、ＳＯＩ基板３３０を用いることにより、オフ時に空乏層が広がりやすくし、耐圧を上昇させることができるとともに、オン時にはシリコン基板３３０Ａへのリーク電流を低減させることができる。
【００６９】
なお、以上の実施の形態１乃至３では、電子をキャリアとするｎチャネル型の横型ＭＯＳトランジスタについて説明したが、各領域の導電型を変更するとともに、各電極に印加する電圧の極性を反転させることにより、正孔をキャリアとするｐチャネル型の横型ＭＯＳトランジスタを提供することもできる。
【００７０】
以上、本発明の例示的な実施の形態の横型ＭＯＳトランジスタについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１の横型ＭＯＳトランジスタの断面構造を示す図である。
【図２】実施の形態２の横型ＭＯＳトランジスタの構成を示す図である。
【図３】実施の形態３の横型ＭＯＳトランジスタの構成を示す図である。
【符号の説明】
【００７２】
１０  シリコン基板
１１  ｎ−ドリフト層
１１Ｂ、１１Ｃ、１１Ｄ  蓄積層
１２  ｐ−ベース層
１２Ａ、１２Ｂ  チャネル
１３  ｐ＋コンタクト領域
１４  ｎ＋ソース領域
１５  ｎ＋ドレイン領域
１６  ゲート酸化膜
１７  制御酸化膜
１８  ゲート電極
１９  制御電極
２０  ソース電極
２１  ドレイン電極
２００  層間絶縁層
３００  ゲート電極
３１０  ゲート酸化膜
３２０  ｎ＋ソース領域
３３０  ＳＯＩ基板
３３０Ａ  シリコン層
３３０Ｂ  シリコン酸化層
【図１】
2010135396.tif 000003
【図３】
2010135396.tif 000004
【図２】
2010135396.tif 000005