(57)【要約】【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。【選択図】図１
2010034468.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板の上層部に選択的に形成された分離絶縁膜とを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
前記ＭＯＳトランジスタは、
前記活性領域上から前記分離絶縁膜上の一部にかけて形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極部を含み、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ＭＯＳトランジスタは第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のゲート絶縁膜上に形成される、前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記第１のゲート電極部は、
前記第１のＭＯＳトランジスタ用の第１の仕事関数制御金属層と、
前記第１の仕事関数制御金属層上に形成される第１のゲート主電極とを有し、
前記第１の仕事関数制御金属層は前記第１のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記ＭＯＳトランジスタは前記第１の導電型と異なる第２の導電型の第２のＭＯＳトランジスタをさらに含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のゲート絶縁膜上に形成される、前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記第２のゲート電極部は、
前記第２のＭＯＳトランジスタ用の第２の仕事関数制御金属層と、
前記第２の仕事関数制御金属層上に形成される第２のゲート主電極とを有し、
前記第２の仕事関数制御金属層は前記第２のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記ＭＯＳトランジスタは前記第１の導電型と異なる第２の導電型の第２のＭＯＳトランジスタをさらに含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のゲート絶縁膜上に形成される、前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記第２のゲート電極部は、
前記ディボット部内に前記第２のゲート絶縁膜を介して選択的に形成される前記第１の仕事関数制御金属層である第１の仕事関数制御金属部分領域と、
前記第１の仕事関数制御金属部分領域及び前記第２のゲート絶縁膜上に形成される第２のゲート主電極とを有する、
半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記ＭＯＳトランジスタは第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のゲート絶縁膜上に形成される、前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記第１のゲート電極部は、
前記ディボット部内に前記第１のゲート絶縁膜を介して選択的に形成される、第２の仕事関数制御金属部分領域と、
前記第２の仕事関数制御金属部分領域及び前記第１のゲート絶縁膜上に形成される第１のゲート主電極とを有し、
前記第２の仕事関数制御金属部分領域は前記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記ＭＯＳトランジスタは第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のゲート絶縁膜上に形成される、前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記第１のゲート電極部は、
前記ディボット部内に前記第１のゲート絶縁膜を介して選択的に形成される、第１の共通仕事関数制御金属部分領域と、
前記第１の共通仕事関数制御金属部分領域及び前記第１のゲート絶縁膜上に形成される第１のゲート主電極とを有し、
前記第１の共通仕事関数制御金属部分領域は前記第１のＭＯＳトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記ＭＯＳトランジスタは第２の導電型の第２のＭＯＳトランジスタをさらに含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のゲート絶縁膜上に形成される、前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記第２のゲート電極部は、
前記ディボット部内に前記第２のゲート絶縁膜を介して選択的に形成され、前記第１の共通仕事関数制御金属部分領域と同一材質の第２の共通仕事関数制御金属部分領域と、
前記第２の共通仕事関数制御金属部分領域及び前記第１のゲート絶縁膜上に形成される第１のゲート主電極とを有し、
前記第２の共通仕事関数制御金属部分領域は前記第２のＭＯＳトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項８】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成され、断面形状が略矩形状の活性領域凸部を含み、
前記ゲート絶縁膜及び前記ゲート電極部は前記活性領域凸部の上面及び側面を覆って形成され、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置。
【請求項９】
ゲート絶縁膜及びゲート電極部を有するＭＯＳトランジスタを含む半導体装置を製造する半導体装置の製造方法であって、
(a) 半導体基板を準備するステップと、
(b) 前記半導体基板の上層部に選択的に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
(c) 前記活性領域上から前記分離絶縁膜上の一部にかけて前記ゲート絶縁膜を形成するステップと、
(d) 前記ゲート絶縁膜上に前記ゲート電極部を形成するステップとをさらに備え、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記半導体基板は第１のＭＯＳ形成領域を有し、
前記ＭＯＳトランジスタは前記第１のＭＯＳ形成領域に形成される第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d) は、
(d-1) 前記第１のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第１のゲート絶縁膜上に前記第１のＭＯＳトランジスタ用の第１の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第１の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-2) 前記第１の仕事関数制御金属層上に第１のゲート主電極を形成するステップをさらに含み、前記第１のゲート電極部は前記第１の仕事関数制御金属層及び前記第１のゲート主電極を含み、
前記第１の仕事関数制御金属層は前記第１のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記半導体基板は第２のＭＯＳ形成領域を有し、
前記ＭＯＳトランジスタは前記第２のＭＯＳ形成領域に形成され、前記第１の導電型と異なる第２の導電型の第２のＭＯＳトランジスタをさらに含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記ステップ(d)は、
(d-3) 前記第２のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第２のゲート絶縁膜上に前記第２の導電型用の第２の仕事関数制御金属層をスパッタ法を用いて形成するステップをさらに含み、前記第２の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-4) 前記第２の仕事関数制御金属層上に第２のゲート主電極を形成するステップをさらに含み、前記第２のゲート電極部は前記第２の仕事関数制御金属層及び前記第２のゲート主電極を含み、
前記第２の仕事関数制御金属層は前記第２のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法であって、
前記半導体基板は第２のＭＯＳ形成領域を有し、
前記ＭＯＳトランジスタは前記第２のＭＯＳ形成領域に形成され、前記第１の導電型と異なる第２の導電型の第２のＭＯＳトランジスタをさらに含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記ステップ(d-1)は、
(d-1-1) 前記第１及び第２のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第１及び第２のゲート絶縁膜上に前記第１の導電型用の第１の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第１の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-1-2) 前記第２のＭＯＳ形成領域において、エッチバック処理により前記第１の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-1-2)後に、前記ディボット部内に前記第２のゲート絶縁膜を介して、前記第１の仕事関数制御金属層が第１の仕事関数制御金属部分領域として残存し、
前記ステップ(d-2)は、
前記第１の仕事関数制御金属部分領域及び前記第２のゲート絶縁膜上に第２のゲート主電極をさらに形成し、前記第２のゲート電極部は前記第１の仕事関数制御金属部分領域及び前記第２のゲート主電極を含む、
半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法であって、
前記半導体基板は第１のＭＯＳ形成領域を有し、
前記ＭＯＳトランジスタは前記第１のＭＯＳ形成領域に形成される第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第１のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第１のゲート絶縁膜上に第２の仕事関数制御金属層を形成するステップを含み、前記第２の仕事関数制御金属層は前記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタの閾値電圧の絶対値を低下させる特性を有し、
(d-2) 前記第１のＭＯＳ形成領域において、エッチバック処理により前記第２の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第１のゲート絶縁膜を介して、前記第２の仕事関数制御金属層が第２の仕事関数制御金属部分領域として残存し、
(d-3) 前記第２の仕事関数制御金属部分領域及び前記第１のゲート絶縁膜上に第１のゲート主電極を形成するステップをさらに含み、前記第１のゲート電極部は前記第２の仕事関数制御金属部分領域及び前記第１のゲート主電極を含む、
半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法であって、
前記半導体基板は第１のＭＯＳ形成領域を有し、
前記ＭＯＳトランジスタは第１の導電型の第１のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第１のＭＯＳトランジスタ用の第１のゲート絶縁膜を含み、
前記ゲート電極部は前記第１のＭＯＳトランジスタ用の第１のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第１のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第１のゲート絶縁膜上に共通仕事関数制御金属層を形成するステップと、
(d-2) 前記第１のＭＯＳ形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第１のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第１の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第１の共通仕事関数制御金属部分領域及び前記第１のゲート絶縁膜上に第１のゲート主電極を形成するステップをさらに含み、前記第１のゲート電極部は前記第１の仕事関数制御金属部分領域及び前記第１のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第１のＭＯＳトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記半導体基板は第２のＭＯＳ形成領域をさらに有し、
前記ＭＯＳトランジスタは、前記第１の導電型と異なる第２の導電型の第２のＭＯＳトランジスタを含み、
前記ゲート絶縁膜は前記第２のＭＯＳトランジスタ用の第２のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第２のＭＯＳトランジスタ用の第２のゲート電極部をさらに含み、
前記ステップ(d-1)は、前記第２のＭＯＳ形成領域において、前記エッジ近傍領域を含む前記第２のゲート絶縁膜上に前記共通仕事関数制御金属層を形成するステップを含み、
前記ステップ(d-2)は、前記第２のＭＯＳ形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第２のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第２の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第２の共通仕事関数制御金属部分領域及び前記第２のゲート絶縁膜上に第２のゲート主電極を形成するステップをさらに含み、前記第２のゲート電極部は前記第２の仕事関数制御金属部分領域及び前記第２のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第２のＭＯＳトランジスタの閾値電圧の絶対値を上昇させる特性をさらに有する、
半導体装置の製造方法。
【請求項１６】
請求項１４あるいは請求項１５記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、エッチバック処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項１７】
請求項１４あるいは請求項１５記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、ＣＭＰ処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項１８】
請求項９記載の半導体装置の製造方法であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成される、断面形状が略矩形状の活性領域凸部を含み、
前記ステップ(c) は、前記活性領域凸部の上面及び側面を覆って前記ゲート絶縁膜を形成するステップを含み、
前記ステップ(d) は、前記ゲート絶縁膜を介して、前記活性領域凸部の上面及び側面を覆って前記ゲート電極部を形成するステップを含み、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＴＩ(SharowTrenchIsolation)構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
最近の半導体CＭＯＳデバイスでは、ＳＴＩ技術を用い、トランジスタ素子を電気的に分離するような構造となっている。ＳＴＩ構造の半導体装置として例えば特許文献１に開示された半導体装置がある。しかし、ＳＴＩエッジの形状やゲート電極の電界集中によっては、狭チャネルトランジスタにおいて閾値電圧が低下するという現象が発生することがある。すなわち、エッジ部分の両側から電界を受けるため、ＳＴＩエッジ部分で電界集中が起こり、閾値電圧が低下する現象が発生することがある。これを解決するため、従来、ＳＴＩエッジの形状を最適化していくのが主流であった。
【０００６】
【特許文献１】特開２００６−１３５０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のはＳＴＩ構造の半導体装置において、微細化するとＳＴＩエッジ部分の素子形成領域に対する割合が増加するため、上述した電界集中による閾値電圧の低下が顕著になるという問題点があった。
【０００８】
ＳＴＩエッジ近傍領域に生じるディボット形状（窪み形状）を抑制することにより電界集中が起こりにくくする手法が考えられるが、通常のＳＴＩ構造を用い洗浄プロセスを繰り返すことにより、必然的にディボット形状ができてしまい、ディボット形状を抑制することは困難であった。
【０００９】
この発明は上記問題点を解決するためになされたもので、微細化しても電界集中による動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一実施の形態によれば、例えば、ＮＭＯＳトランジスタにおいて、ＮＭＯＳトランジスタのゲート電極部の一部にＮＭＯＳ仕事関数制御メタル層を用いている。ＮＭＯＳ仕事関数制御メタル層はスパッタ法により形成され、ディボット部が設けられるエッジ近傍領域における膜厚が、他の領域における膜厚より薄く形成される。
【発明の効果】
【００１１】
この実施の形態によれば、上記ＮＭＯＳ仕事関数制御メタル層を有するゲート電極部は、エッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定される。
【００１２】
その結果、上記ＮＭＯＳ仕事関数制御メタル層を有するＮＭＯＳトランジスタにおける閾値電圧等の特性変動が効果的に抑制され、微細化しても動作特性の劣化が生じない。
【発明を実施するための最良の形態】
【００１３】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のＡ−Ａ（ゲート主電極形成方向）断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜３上に直接形成される構造物を優先して図示している。また、(b) で示す断面図はシリコン基板１の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図２〜図２４においても同様である。
【００１４】
図１に示すように、シリコン基板１の上層部に分離絶縁膜２が選択的に形成されることにより、ＳＴＩ構造を実現している。分離絶縁膜２はエッジ部分にディボット部２ｄを有している。
【００１５】
また、シリコン基板１はＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐを有している。分離絶縁膜２を含むシリコン基板１上のシリコン酸化膜等によるゲート絶縁膜３が形成される。したがって、ゲート絶縁膜３はディボット部２ｄ上にも形成される。このように、ゲート絶縁膜３はＮＭＯＳトランジスタ用のゲート絶縁膜（第１のゲート絶縁膜）とＰＭＯＳトランジスタ用のゲート絶縁膜（第２のゲート絶縁膜）とを兼用する。
【００１６】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３上にゲート主電極５が形成される。このように、ゲート主電極５はＮＭＯＳトランジスタ用のゲート主電極（第１の主電極）とＰＭＯＳトランジスタ用のゲート主電極（第２の主電極）とを兼用する。
【００１７】
ＮＭＯＳ仕事関数制御メタル層７はＮＭＯＳトランジスタの閾値電圧（の絶対値）を下降させる働きを有し、例えば、タンタル系の金属が用いられる。
【００１８】
なお、図１(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、シリコン基板１の上層部の活性領域であるＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０Ｐにおいては、シリコン基板１の上層部の活性領域であるＰ型拡散領域１２を横断してゲート主電極５が形成されている。
【００１９】
ＮＭＯＳ仕事関数制御メタル層７はスパッタ法により形成されることにより、ディボット部２ｄ上における領域が他の領域より薄く形成される。スパッタ法は垂直方向に方向性が高いため、ディボット部２ｄの傾斜部分は必然的に薄く形成されることになるからである。
【００２０】
図４５は実施の形態１等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のＢ−Ｂ（ゲート主電極形成方向）断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜３上に直接形成される構造物を優先して図示している。また、(b)で示す断面図はシリコン基板１の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図４６〜図４９においても同様である。
【００２１】
図４５において、活性領域１０は図１のＮ型拡散領域１１に相当し、仕事関数制御メタル層４は図１のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図１で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【００２２】
図４５において、分離絶縁膜２，２間のシリコン基板１の上層部を含む活性領域１０と分離絶縁膜２との界面近傍領域であるエッジ近傍領域を領域ｂとし、領域ｂ以外の活性領域１０の領域を領域ａとする。このように、活性領域１０と分離絶縁膜２との界面近傍領域が領域ｂとなる。そして、領域ｂにおいて活性領域１０の中央部の表面より窪んだディボット部２ｄが形成されている。
【００２３】
図４６は活性領域１０のエッジ近傍領域を拡大して示す断面図である。同図に示すように、実施の形態１では、仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００２４】
すなわち、領域ａにおける実効仕事関数をｅＷＦ（ａ）、領域ｂにおける実効仕事関数をｅＷＦ（ｂ）とすると、以下の式(1)が成立する。なお、式(1)において、ｅＷＦ（ｍ．ｇ）はミッドギャップの実効仕事関数を意味する。
【００２５】
｜eWF(b)-eWF(m.g)｜<｜eWF(a)-eWF(m.g）｜…(1)
【００２６】
式(1)に示すように、仕事関数制御メタル層４及びゲート主電極５からなるゲート電極部は、エッジ近傍領域（領域ｂ）における実効仕事関数が、他の領域（領域ａ）における実効仕事関数に比べ、ミッドギャップよりに設定されることになる。
【００２７】
その結果、実施の形態１の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及び（第１の）ゲート電極部（ゲート主電極５（第１の主電極）及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００２８】
なぜならば、実効仕事関数ｅＷＦ（ｂ）がミッドギャップよりになる結果、領域ａに比べ領域ｂの閾値電圧が上昇する方向に作用し、領域ｂにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【００２９】
（製造方法の概略）
図１に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。
【００３０】
この方法により、ＮＭＯＳ形成領域２０Ｎのみエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７を薄く形成することができる。なお、実施の形態１の製造方法については、図３１〜図３６を用いて後に詳述する。
【００３１】
＜実施の形態２＞
図２はこの発明の実施の形態２であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００３２】
図２に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００３３】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３上にゲート主電極５が形成される。
【００３４】
なお、図２(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してゲート主電極５が形成されている。
【００３５】
ＰＭＯＳ仕事関数制御メタル層８はＰＭＯＳトランジスタの閾値電圧（の絶対値）を下降させる働きを有し、例えば、チタニウム系の金属が用いられる。なお、本明細書中でいう閾値電圧は絶対値として扱っている。
【００３６】
ＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、ディボット部２ｄ上の領域が他の領域より薄く形成される。
【００３７】
実施の形態２と図４５及び図４６との関係において、図４５の活性領域１０は図２のＰ型拡散領域１２に相当し、仕事関数制御メタル層４は図２のＰＭＯＳ仕事関数制御メタル層８に相当する。
【００３８】
実施の形態２においても、実施の形態１と同様、仕事関数制御メタル層４（ＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００３９】
その結果、実施の形態２の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及び（第２の）ゲート電極部（ゲート主電極５（第２の主電極）及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００４０】
（製造方法の概略）
図２に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＰＭＯＳ形成領域２０Ｐのみエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル層８を薄く形成することができる。
【００４１】
＜実施の形態３＞
図３はこの発明の実施の形態３であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００４２】
図３に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００４３】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３上にＰＭＯＳ仕事関数制御メタル層８が形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【００４４】
なお、図３(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＰＭＯＳ仕事関数制御メタル層８）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されている。
【００４５】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はそれぞれスパッタ法により形成されることにより、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐにおいてディボット部２ｄ上の領域が他の領域より薄く形成される。
【００４６】
図４５及び図４６と実施の形態３との関係において、図４５の活性領域１０は図３のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４５の仕事関数制御メタル層４は図３のＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８（ＰＭＯＳ形成領域２０Ｐ）に相当する。他は、図３で示したＮＭＯＳ形成領域２０ＮあるいはＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【００４７】
実施の形態３においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００４８】
その結果、実施の形態３の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００４９】
同様に、実施の形態３の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００５０】
なお、閾値電圧等の特性は、ゲート絶縁膜３と界面を形成する仕事関数制御メタル層４によって決定するため、ＮＭＯＳ形成領域２０ＮにおけるＰＭＯＳ仕事関数制御メタル層８がＮＭＯＳトランジスタに悪影響を与えることはない。
【００５１】
（製造方法の概略）
図３に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。さらに、全面にＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜する。その後、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。
【００５２】
この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８をそれぞれ薄く形成することができる。なお、実施の形態３の製造方法については、図３７，図３８等を用いて後に詳述する。
【００５３】
＜実施の形態４＞
図４はこの発明の実施の形態４であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００５４】
図４に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００５５】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３上にＮＭＯＳ仕事関数制御メタル層７が形成される。さらに、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【００５６】
なお、図４(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＭＯＳ仕事関数制御メタル層７，ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されている。
【００５７】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はそれぞれスパッタ法により形成されることにより、ディボット部２ｄ上の領域が他の領域より薄く形成される。
【００５８】
実施の形態４と図４５及び図４６との関係において、図４５の活性領域１０は図４のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、仕事関数制御メタル層４は図４のＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ）あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【００５９】
実施の形態４においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００６０】
その結果、実施の形態４の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００６１】
同様にして、実施の形態４の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００６２】
なお、閾値電圧等の特性は、ゲート絶縁膜３と界面を形成する仕事関数制御メタル層４によって決定するため、ＰＭＯＳ形成領域２０ＰにおけるＮＭＯＳ仕事関数制御メタル層７がＰＭＯＳトランジスタに悪影響を与えることはない。
【００６３】
（製造方法の概略）
図４に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。さらに、全面にＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜する。その後、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。
【００６４】
この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８をそれぞれ薄く形成することができる。
【００６５】
＜実施の形態５＞
図５はこの発明の実施の形態５であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００６６】
図５に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００６７】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【００６８】
なお、図５(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されている。
【００６９】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はそれぞれスパッタ法により形成されることにより、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐにおいてディボット部２ｄ上の領域が他の領域より薄く形成される。
【００７０】
図４５及び図４６と実施の形態５との関係において、図４５の活性領域１０は図５のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４５の仕事関数制御メタル層４は図５のＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。他は、図５で示したＮＭＯＳ形成領域２０ＮあるいはＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【００７１】
実施の形態５においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００７２】
その結果、実施の形態５の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００７３】
同様に、実施の形態５の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００７４】
また、実施の形態５の半導体装置は、ＮＭＯＳ形成領域２０Ｎおいて、ＰＭＯＳ仕事関数制御メタル層８を形成していないため、実施の形態３の半導体装置に比べ、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８との界面の存在に起因するゲート電極の抵抗値の増大を招くことはないという抵抗値増大抑制効果を有する。
【００７５】
（製造方法の概略）
図５に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。さらに、全面にＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８をそれぞれ薄く形成することができる。なお、実施の形態５の製造方法については、図３９〜図４２等を用いて後に詳述する。
【００７６】
上記実施の形態５の製造方法と比較的して、実施の形態３の半導体装置の製造方法は、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【００７７】
＜実施の形態６＞
図６はこの発明の実施の形態６であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００７８】
図６に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００７９】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【００８０】
なお、図６(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されている。
【００８１】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はそれぞれスパッタ法により形成されることにより、ディボット部２ｄ上の領域が他の領域より薄く形成される。
【００８２】
実施の形態６と図４５及び図４６との関係において、図４５の活性領域１０は図６のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、仕事関数制御メタル層４は図６のＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【００８３】
実施の形態６においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００８４】
その結果、実施の形態６の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００８５】
同様にして、実施の形態６の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００８６】
また、実施の形態６の半導体装置は、ＰＭＯＳ形成領域２０Ｐおいて、ＮＭＯＳ仕事関数制御メタル層７を形成していないため、実施の形態４の半導体装置に比べ、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８との界面の存在に起因するゲート電極の抵抗値の増大を招くことはない利点を有する。
【００８７】
（製造方法の概略）
図６に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。さらに、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択適時除去する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８をそれぞれ薄く形成することができる。
【００８８】
上記実施の形態６の製造方法と比較的して、実施の形態４の半導体装置の製造方法は、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【００８９】
＜実施の形態７＞
図７はこの発明の実施の形態７であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【００９０】
図７に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【００９１】
ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。一方、ＰＭＯＳ形成領域２０Ｐのみ選択的にディボット部２ｄ内にＮＭＯＳ仕事関数制御メタル層７の部分領域であるＮＭＯＳ仕事関数制御メタル残部７ｒが形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＭＯＳ仕事関数制御メタル残部７ｒ上にゲート主電極５が形成される。
【００９２】
なお、図７(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してゲート主電極５（ＮＭＯＳ仕事関数制御メタル残部７ｒ）が形成されている。
【００９３】
図４５及び図４６と実施の形態７との関係において、図４５の活性領域１０は図７のＮ型拡散領域１１に相当し、図４５の仕事関数制御メタル層４は図７のＮＭＯＳ仕事関数制御メタル層７に相当する。
【００９４】
実施の形態７においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【００９５】
その結果、実施の形態７の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【００９６】
図４７は実施の形態７等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のＣ−Ｃ（ゲート主電極形成方向）断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜３上に直接形成される構造物を優先して図示している。
【００９７】
図４７において、活性領域１０は図７のＰ型拡散領域１２に相当し、エッジ制御用仕事関数制御メタル残部１３は図７のＮＭＯＳ仕事関数制御メタル残部７ｒに相当し、ゲート絶縁膜３及びエッジ制御用仕事関数制御メタル残部１３上に形成される仕事関数制御メタル層４に相当する構成は図７には存在しない。他は、図７で示したＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【００９８】
図４７において、図４５と同様に、分離絶縁膜２，２間のシリコン基板１の上層部である活性領域１０のエッジ近傍領域を領域ｂとし、領域ｂ以外の活性領域１０の領域を領域ａとする。
【００９９】
図４８は活性領域１０のエッジ近傍領域を拡大して示す断面図である。同図に示すように、図４７及び図４８で示す構造は、領域ｂのみにおいて、他方の導電型のエッジ制御用仕事関数制御メタル残部１３が選択的に形成される。
【０１００】
したがって、図４７及び図４８で示す構造においても、実施の形態１で述べた式(1)が成立する。なぜなら、活性領域１０において、エッジ制御用仕事関数制御メタル残部１３を領域ｂに設けることより、ｅＷＦ（ｂ）をミッドギャップよりに仕向けることができるからである。
【０１０１】
すなわち、ＰＭＯＳ形成領域２０Ｐにおいて、エッジ近傍領域のみ、ＮＭＯＳ仕事関数制御メタル残部７ｒを設けることは、式(1)を満足させることになり、同様にして、ＮＭＯＳ形成領域２０Ｎにおいて、エッジ近傍領域のみ、ＰＭＯＳ仕事関数制御メタル層８の部分領域であるＰＭＯＳ仕事関数制御メタル残部８ｒを設けることは、式(1)を満足させることになる。
【０１０２】
その結果、実施の形態７の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＮＭＯＳ仕事関数制御メタル残部７ｒ）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１０３】
（製造方法の概略）
図７に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この際、ＮＭＯＳ仕事関数制御メタル残部７ｒとしてＰＭＯＳ形成領域２０Ｐのディボット部２ｄのみに残存するエッチバック条件を用いる。
【０１０４】
この方法により、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７を薄く形成することができるとともに、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル残部７ｒを残存させることができる。
【０１０５】
＜実施の形態８＞
図８はこの発明の実施の形態８であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１０６】
図８に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１０７】
ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。一方、ＮＭＯＳ形成領域２０Ｎのみ選択的にディボット部２ｄ内にＰＭＯＳ仕事関数制御メタル残部８ｒが形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＰＭＯＳ仕事関数制御メタル残部８ｒ上にゲート主電極５が形成される。
【０１０８】
なお、図８(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してゲート主電極５（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が形成されている。
【０１０９】
図４５及び図４６と実施の形態８との関係において、図４５の活性領域１０は図８のＰ型拡散領域１２に相当し、図４５の仕事関数制御メタル層４は図８のＰＭＯＳ仕事関数制御メタル層８に相当する。
【０１１０】
実施の形態８においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【０１１１】
その結果、実施の形態８の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１１２】
図４７及び図４８と実施の形態８との関係において、図４７の活性領域１０は図８のＮ型拡散領域１１に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図８のＰＭＯＳ仕事関数制御メタル残部８ｒに相当し、ゲート絶縁膜３及びエッジ制御用仕事関数制御メタル残部１３上に形成される仕事関数制御メタル層４に相当する構成は図８には存在しない。他は、図８で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０１１３】
実施の形態８においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が選択的に形成される。
【０１１４】
その結果、実施の形態８の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル残部８ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１１５】
（製造方法の概略）
図８に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この際、ＰＭＯＳ仕事関数制御メタル残部８ｒとしてＮＭＯＳ形成領域２０Ｎのディボット部２ｄのみに残存するエッチバック条件を用いる。この方法により、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル層８を薄く形成することができるとともに、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル残部８ｒを残存させることができる。
【０１１６】
＜実施の形態９＞
図９はこの発明の実施の形態９であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１１７】
図９に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１１８】
ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。一方、ＰＭＯＳ形成領域２０Ｐのみ選択的にディボット部２ｄ内にＮＭＯＳ仕事関数制御メタル残部７ｒが形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＭＯＳ仕事関数制御メタル残部７ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１１９】
なお、図９(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＰＭＯＳ仕事関数制御メタル層８，ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＭＯＳ仕事関数制御メタル残部７ｒ）が形成されている。
【０１２０】
図４５及び図４６と実施の形態９との関係において、図４５の活性領域１０は図９のＮ型拡散領域１１に相当し、図４５の仕事関数制御メタル層４は図９のＮＭＯＳ仕事関数制御メタル層７に相当する。
【０１２１】
実施の形態９においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【０１２２】
その結果、実施の形態９の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１２３】
図４７及び図４８と実施の形態９との関係において、図４７の活性領域１０は図９のＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図９のＮＭＯＳ仕事関数制御メタル残部７ｒに相当し、仕事関数制御メタル層４はＰＭＯＳ仕事関数制御メタル層８に相当する。他は、図９で示したＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【０１２４】
実施の形態９においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＭＯＳ仕事関数制御メタル残部７ｒ）が選択的に形成される。
【０１２５】
その結果、実施の形態９の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル残部７ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１２６】
（製造方法の概略）
図９に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この際、ＮＭＯＳ仕事関数制御メタル残部７ｒとしてＰＭＯＳ形成領域２０Ｐのディボット部２ｄのみに残存するエッチバック条件を用いる。その後、全面にＰＭＯＳ仕事関数制御メタル層８を形成する。そして、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。
【０１２７】
この方法により、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７を薄く形成することができるとともに、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル残部７ｒを残存させることができる。
【０１２８】
＜実施の形態１０＞
図１０はこの発明の実施の形態１０であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１２９】
図１０に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１３０】
ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。一方、ＮＭＯＳ形成領域２０Ｎのみ選択的にディボット部２ｄ内にＰＭＯＳ仕事関数制御メタル残部８ｒが形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＰＭＯＳ仕事関数制御メタル残部８ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成され、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【０１３１】
なお、図１０(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＭＯＳ仕事関数制御メタル層７，ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＰＭＯＳ仕事関数制御メタル残部８ｒ）が形成されている。
【０１３２】
図４５及び図４６と実施の形態１０との関係において、図４５の活性領域１０は図１０のＰ型拡散領域１２に相当し、図４５の仕事関数制御メタル層４は図１０のＰＭＯＳ仕事関数制御メタル層８に相当する。
【０１３３】
実施の形態１０においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【０１３４】
その結果、実施の形態１０の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１３５】
図４７及び図４８と実施の形態１０との関係において、図４７の活性領域１０は図１０のＮ型拡散領域１１に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１０のＰＭＯＳ仕事関数制御メタル残部８ｒに相当し、図４７の仕事関数制御メタル層４は図１０のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図１０で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０１３６】
実施の形態１０においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が選択的に形成される。
【０１３７】
その結果、実施の形態１０の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル残部８ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１３８】
（製造方法の概略）
図１０に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この際、ＰＭＯＳ仕事関数制御メタル残部８ｒとしてＮＭＯＳ形成領域２０Ｎのディボット部２ｄのみに残存するエッチバック条件を用いる。さらに、全面にＮＭＯＳ仕事関数制御メタル層７を形成する。その後、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。
【０１３９】
この方法により、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル層８を薄く形成することができるとともに、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル残部８ｒを残存させることができる。
【０１４０】
＜実施の形態１１＞
図１１はこの発明の実施の形態１１であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１４１】
図１１に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１４２】
ＮＭＯＳ形成領域２０Ｎのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。一方、ＰＭＯＳ形成領域２０Ｐのみ選択的にディボット部２ｄ内にＮＭＯＳ仕事関数制御メタル残部７ｒが形成される。さらに、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＭＯＳ仕事関数制御メタル残部７ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１４３】
なお、図１１(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＭＯＳ仕事関数制御メタル残部７ｒ）が形成されている。
【０１４４】
図４５及び図４６と実施の形態１１との関係において、図４５の活性領域１０は図１１のＮ型拡散領域１１に相当し、図４５の仕事関数制御メタル層４は図１１のＮＭＯＳ仕事関数制御メタル層７に相当する。
【０１４５】
実施の形態１１においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【０１４６】
その結果、実施の形態１１の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１４７】
図４７及び図４８と実施の形態１１との関係において、図４７の活性領域１０は図１１のＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１１のＮＭＯＳ仕事関数制御メタル残部７ｒに相当し、仕事関数制御メタル層４はＰＭＯＳ仕事関数制御メタル層８に相当する。他は、図１１で示したＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【０１４８】
実施の形態１１においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＭＯＳ仕事関数制御メタル残部７ｒ）が選択的に形成される。
【０１４９】
その結果、実施の形態１１の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル残部７ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１５０】
また、実施の形態１１の半導体装置は、ＮＭＯＳ形成領域２０Ｎおいて、ＰＭＯＳ仕事関数制御メタル層８を形成していないため、実施の形態９の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０１５１】
（製造方法の概略）
図１１に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この際、ＮＭＯＳ仕事関数制御メタル残部７ｒとしてＰＭＯＳ形成領域２０Ｐのディボット部２ｄのみに残存するエッチバック条件を用いる。その後、全面にＰＭＯＳ仕事関数制御メタル層８を形成した後、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７を薄く形成することができるとともに、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル残部７ｒを残存させることができる。
【０１５２】
上記実施の形態１１の製造方法と比較的して、実施の形態９の半導体装置の製造方法は、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０１５３】
＜実施の形態１２＞
図１２はこの発明の実施の形態１２であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１５４】
図１２に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１５５】
ＰＭＯＳ形成領域２０Ｐのみ選択的に、ディボット部２ｄ上の領域を含むゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。一方、ＮＭＯＳ形成領域２０Ｎのみ選択的にディボット部２ｄ内にＰＭＯＳ仕事関数制御メタル残部８ｒが形成される。さらに、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＰＭＯＳ仕事関数制御メタル残部８ｒ上にＮＭＯＳ仕事関数制御メタル層７が選択的に形成され、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１５６】
なお、図１２(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＰＭＯＳ仕事関数制御メタル残部８ｒ）が形成されている。
【０１５７】
図４５及び図４６と実施の形態１２との関係において、図４５の活性領域１０は図１２のＰ型拡散領域１２に相当し、図４５の仕事関数制御メタル層４は図１２のＰＭＯＳ仕事関数制御メタル層８に相当する。
【０１５８】
実施の形態１２においても、実施の形態１と同様、図４５で示す仕事関数制御メタル層４（ＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａにおける膜厚Ｘａより薄く形成される。
【０１５９】
その結果、実施の形態１２の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１６０】
図４７及び図４８と実施の形態１２との関係において、図４７の活性領域１０は図１２のＮ型拡散領域１１に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１２のＰＭＯＳ仕事関数制御メタル残部８ｒに相当し、図４７の仕事関数制御メタル層４は図１２のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図１２で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０１６１】
実施の形態１２においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が選択的に形成される。
【０１６２】
その結果、実施の形態１２の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル残部８ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１６３】
また、実施の形態１２の半導体装置は、ＰＭＯＳ形成領域２０Ｐにおいて、ＮＭＯＳ仕事関数制御メタル層７を形成していないため、実施の形態１０の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０１６４】
（製造方法の概略）
図１２に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この際、ＰＭＯＳ仕事関数制御メタル残部８ｒとしてＮＭＯＳ形成領域２０Ｎのディボット部２ｄのみに残存するエッチバック条件を用いる。さらに、全面にＮＭＯＳ仕事関数制御メタル層７を形成後、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この方法により、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル層８を薄く形成することができるとともに、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル残部８ｒを残存させることができる。
【０１６５】
上記実施の形態１２の製造方法と比較的して、実施の形態１０の半導体装置の製造方法は、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０１６６】
＜実施の形態１３＞
図１３はこの発明の実施の形態１３であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１６７】
図１３に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１６８】
ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がＣＶＤ法等のスパッタ法以外により形成される。一方、ＰＭＯＳ形成領域２０Ｐのみ選択的にディボット部２ｄ内にＮＭＯＳ仕事関数制御メタル残部７ｒが形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＭＯＳ仕事関数制御メタル残部７ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１６９】
なお、図１３(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＰＭＯＳ仕事関数制御メタル層８，ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＭＯＳ仕事関数制御メタル残部７ｒ）が形成されている。
【０１７０】
図４７及び図４８と実施の形態１３との関係において、図４７の活性領域１０は図１３のＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１３のＮＭＯＳ仕事関数制御メタル残部７ｒに相当し、仕事関数制御メタル層４はＰＭＯＳ仕事関数制御メタル層８に相当する。他は、図１３で示したＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【０１７１】
実施の形態１３においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＭＯＳ仕事関数制御メタル残部７ｒ）が選択的に形成される。
【０１７２】
その結果、実施の形態１３の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル残部７ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１７３】
（製造方法の概略）
図１３に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をＣＶＤ法等のスパッタ法以外の方法で成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この際、ＮＭＯＳ仕事関数制御メタル残部７ｒとしてＰＭＯＳ形成領域２０Ｐのディボット部２ｄのみに残存するエッチバック条件を用いる。その後、全面にＰＭＯＳ仕事関数制御メタル層８を形成する。そして、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。
【０１７４】
この方法により、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル残部７ｒを残存させることができる。
【０１７５】
＜実施の形態１４＞
図１４はこの発明の実施の形態１４であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１７６】
図１４に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１７７】
ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法以外の方法により形成される。一方、ＮＭＯＳ形成領域２０Ｎのみ選択的にディボット部２ｄ内にＰＭＯＳ仕事関数制御メタル残部８ｒが形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＰＭＯＳ仕事関数制御メタル残部８ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成され、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【０１７８】
なお、図１４(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＭＯＳ仕事関数制御メタル層７，ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＰＭＯＳ仕事関数制御メタル残部８ｒ）が形成されている。
【０１７９】
図４７及び図４８と実施の形態１４との関係において、図４７の活性領域１０は図１４のＮ型拡散領域１１に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１４のＰＭＯＳ仕事関数制御メタル残部８ｒに相当し、図４７の仕事関数制御メタル層４は図１４のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図１４で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０１８０】
実施の形態１４においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が選択的に形成される。
【０１８１】
その結果、実施の形態１４の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル残部８ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１８２】
（製造方法の概略）
図１４に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法以外の方法により成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この際、ＰＭＯＳ仕事関数制御メタル残部８ｒとしてＮＭＯＳ形成領域２０Ｎのディボット部２ｄのみに残存するエッチバック条件を用いる。さらに、全面にＮＭＯＳ仕事関数制御メタル層７を形成する。そして、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。
【０１８３】
この方法により、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル残部８ｒを残存させることができる。
【０１８４】
＜実施の形態１５＞
図１５はこの発明の実施の形態１５であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１８５】
図１５に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１８６】
ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法以外の方法によりにより形成される。一方、ＰＭＯＳ形成領域２０Ｐのみ選択的にディボット部２ｄ内にＮＭＯＳ仕事関数制御メタル残部７ｒが形成される。さらに、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＭＯＳ仕事関数制御メタル残部７ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１８７】
なお、図１５(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＭＯＳ仕事関数制御メタル残部７ｒ）が形成されている。
【０１８８】
図４７及び図４８と実施の形態１５との関係において、図４７の活性領域１０は図１５のＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１５のＮＭＯＳ仕事関数制御メタル残部７ｒに相当し、仕事関数制御メタル層４はＰＭＯＳ仕事関数制御メタル層８に相当する。他は、図１５で示したＰＭＯＳ形成領域２０Ｐにおける構造と同様である。
【０１８９】
実施の形態１５においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＭＯＳ仕事関数制御メタル残部７ｒ）が選択的に形成される。
【０１９０】
その結果、実施の形態１５の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル残部７ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０１９１】
また、実施の形態１５の半導体装置は、ＮＭＯＳ形成領域２０Ｎおいて、ＰＭＯＳ仕事関数制御メタル層８を形成していないため、実施の形態１３の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０１９２】
（製造方法の概略）
図１５に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法以外の方法により成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この際、ＮＭＯＳ仕事関数制御メタル残部７ｒとしてＰＭＯＳ形成領域２０Ｐのディボット部２ｄのみに残存するエッチバック条件を用いる。その後、全面にＰＭＯＳ仕事関数制御メタル層８を形成した後、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＰＭＯＳ形成領域２０Ｐのエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル残部７ｒを残存させることができる。
【０１９３】
上記実施の形態１５の製造方法と比較的して、実施の形態１３の半導体装置の製造方法は、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０１９４】
＜実施の形態１６＞
図１６はこの発明の実施の形態１６であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０１９５】
図１６に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０１９６】
ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法以外の方法により形成される。一方、ＮＭＯＳ形成領域２０Ｎのみ選択的にディボット部２ｄ内にＰＭＯＳ仕事関数制御メタル残部８ｒが形成される。さらに、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＰＭＯＳ仕事関数制御メタル残部８ｒ上にＮＭＯＳ仕事関数制御メタル層７が選択的に形成され、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０１９７】
なお、図１６(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＰＭＯＳ仕事関数制御メタル残部８ｒ）が形成されている。
【０１９８】
図４７及び図４８と実施の形態１６との関係において、図４７の活性領域１０は図１６のＮ型拡散領域１１に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１６のＰＭＯＳ仕事関数制御メタル残部８ｒに相当し、図４７の仕事関数制御メタル層４は図１６のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図１６で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０１９９】
実施の形態１６においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＰＭＯＳ仕事関数制御メタル残部８ｒ）が選択的に形成される。
【０２００】
その結果、実施の形態１６の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル残部８ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２０１】
また、実施の形態１６の半導体装置は、ＰＭＯＳ形成領域２０Ｐにおいて、ＮＭＯＳ仕事関数制御メタル層７を形成していないため、実施の形態１４の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０２０２】
（製造方法の概略）
図１６に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法以外の方法により成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この際、ＰＭＯＳ仕事関数制御メタル残部８ｒとしてＮＭＯＳ形成領域２０Ｎのディボット部２ｄのみに残存するエッチバック条件を用いる。さらに、全面にＮＭＯＳ仕事関数制御メタル層７を形成後、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この方法により、ＮＭＯＳ形成領域２０Ｎのエッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル残部８ｒを残存させることができる。
【０２０３】
上記実施の形態１６の製造方法と比較的して、実施の形態１４の半導体装置の製造方法は、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０２０４】
＜実施の形態１７＞
図１７はこの発明の実施の形態１７であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２０５】
図１７に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２０６】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内に、ＮＰ共通仕事関数制御メタル層の部分領域であるＮＰ共通仕事関数制御メタル残存部９ｒが形成される。
【０２０７】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２０８】
なお、図１７(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＰＭＯＳ仕事関数制御メタル層８，ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２０９】
図４７及び図４８と実施の形態１７との関係において、図４７の活性領域１０は図１７のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１７のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７，ＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２１０】
ＮＰ共通仕事関数制御メタル残存部９ｒは、ＮＭＯＳトランジスタに関し、ＮＭＯＳ仕事関数制御メタル層７よりも実効仕事関数がミッドギャップよりであり、ＰＭＯＳトランジスタに関し、ＰＭＯＳ仕事関数制御メタル層８よりも実効仕事関数がミッドギャップよりである性質を有する。ＮＰ共通仕事関数制御メタル残存部９ｒは例えばタングステンにより形成される。すなわち、ＮＰ共通仕事関数制御メタル残存部９ｒは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれの閾値電圧（の絶対値）を上昇させる性質を有する。
【０２１１】
実施の形態１７においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２１２】
その結果、実施の形態１７の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７、ＰＭＯＳ仕事関数制御メタル層８及びＮＰ共通仕事関数制御メタル残存部９ｒ（第１の共通仕事関数金属部分領域））からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２１３】
同様にして、実施の形態１７の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ（第２の共通仕事関数金属部分領域）及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２１４】
（製造方法の概略）
図１７に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐ及びＰＭＯＳ形成領域２０Ｐに形成されたＮＰ共通仕事関数制御メタル層９を選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のディボット部２ｄに残存するエッチバック条件を用いる。
【０２１５】
その後、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成し、全面にＰＭＯＳ仕事関数制御メタル層８を形成する。そして、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。
【０２１６】
この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。なお、実施の形態１７の製造方法については、図４３，図４４等を用いて後に詳述する。
【０２１７】
＜実施の形態１８＞
図１８はこの発明の実施の形態１８であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２１８】
図１８に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２１９】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。
【０２２０】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成され、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【０２２１】
なお、図１８(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＭＯＳ仕事関数制御メタル層７，ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２２２】
図４７及び図４８と実施の形態１８との関係において、図４７の活性領域１０は図１８のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１８のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７，ＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２２３】
実施の形態１８においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２２４】
その結果、実施の形態１８の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＰＭＯＳ仕事関数制御メタル層８、ＮＭＯＳ仕事関数制御メタル層７及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２２５】
同様にして、実施の形態１８の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２２６】
（製造方法の概略）
図１８に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎ及びＮＭＯＳ形成領域２０Ｎに形成されたＮＰ共通仕事関数制御メタル層９を選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのディボット部２ｄに残存するエッチバック条件を用いる。
【０２２７】
その後、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成し、全面にＮＭＯＳ仕事関数制御メタル層７を形成する。そして、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。
【０２２８】
この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２２９】
＜実施の形態１９＞
図１９はこの発明の実施の形態１９であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２３０】
図１９に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２３１】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。
【０２３２】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。同様にして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２３３】
なお、図１９(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２３４】
図４７及び図４８と実施の形態１９との関係において、図４７の活性領域１０は図１９のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図１９のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ），あるいはＰＭＯＳ仕事関数制御メタル層８（ＰＭＯＳ形成領域２０Ｐ）に相当する。
【０２３５】
実施の形態１９においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３が選択的に形成される。
【０２３６】
その結果、実施の形態１９の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７、及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２３７】
同様にして、実施の形態１９の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２３８】
また、実施の形態１９の半導体装置は、ＮＭＯＳ形成領域２０Ｎおいて、ＰＭＯＳ仕事関数制御メタル層８を形成していないため、実施の形態１７の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０２３９】
（製造方法の概略）
図１９に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、エッチバックによりＰＭＯＳ形成領域２０Ｐ及びＰＭＯＳ形成領域２０Ｐに形成されたＮＰ共通仕事関数制御メタル層９を選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのディボット部２ｄに残存するエッチバック条件を用いる。
【０２４０】
その後、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成し、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２４１】
上記実施の形態１９の製造方法と比較的して、実施の形態１７の半導体装置の製造方法は、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０２４２】
＜実施の形態２０＞
図２０はこの発明の実施の形態２０であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２４３】
図２０に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２４４】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。
【０２４５】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。同様にして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２４６】
なお、図２０(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２４７】
図４７及び図４８と実施の形態２０との関係において、図４７の活性領域１０は図２０のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図２０のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２４８】
実施の形態２０においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２４９】
その結果、実施の形態２０の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＰＭＯＳ仕事関数制御メタル層８及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２５０】
同様にして、実施の形態２０の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２５１】
また、実施の形態２０の半導体装置は、ＰＭＯＳ形成領域２０Ｐにおいて、ＮＭＯＳ仕事関数制御メタル層７を形成していないため、実施の形態１８の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０２５２】
（製造方法の概略）
図２０に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、エッチバックによりＮＭＯＳ形成領域２０Ｎ及びＮＭＯＳ形成領域２０Ｎに形成されたＮＰ共通仕事関数制御メタル層９を選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのディボット部２ｄに残存するエッチバック条件を用いる。
【０２５３】
その後、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成し、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２５４】
上記実施の形態２０の製造方法と比較的して、実施の形態１８の半導体装置の製造方法は、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０２５５】
＜実施の形態２１＞
図２１はこの発明の実施の形態２１であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２５６】
図２１に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２５７】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。ＮＰ共通仕事関数制御メタル残存部９ｒは表面が比較的平坦に形成される。
【０２５８】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２５９】
なお、図２１(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＰＭＯＳ仕事関数制御メタル層８，ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２６０】
図４７及び図４８と実施の形態２１との関係において、図４７の活性領域１０は図２１のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図２１のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７，ＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２６１】
実施の形態２１においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２６２】
その結果、実施の形態２１の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７、ＰＭＯＳ仕事関数制御メタル層８及びＮＰ共通仕事関数制御メタル残存部９）ｒからなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２６３】
同様にして、実施の形態２１の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２６４】
（製造方法の概略）
図２１に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、ＣＭＰ処理によりＰＭＯＳ形成領域２０Ｐ及びＰＭＯＳ形成領域２０Ｐに形成されたＮＰ共通仕事関数制御メタル層９をＣＭＰ法を用いて選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのディボット部２ｄに残存するＣＭＰ条件を用いる。
【０２６５】
その後、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成し、全面にＰＭＯＳ仕事関数制御メタル層８を形成する。そして、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２６６】
＜実施の形態２２＞
図２２はこの発明の実施の形態２２であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２６７】
図２２に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２６８】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。ＮＰ共通仕事関数制御メタル残存部９ｒは表面が比較的平坦に形成される。
【０２６９】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成され、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【０２７０】
なお、図２２(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＭＯＳ仕事関数制御メタル層７，ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２７１】
図４７及び図４８と実施の形態２２との関係において、図４７の活性領域１０は図２２のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図２２のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７，ＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２７２】
実施の形態２２においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２７３】
その結果、実施の形態２２の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８、ＮＭＯＳ仕事関数制御メタル層７及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２７４】
同様にして、実施の形態２２の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２７５】
（製造方法の概略）
図２２に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、ＣＭＰ処理によりＮＭＯＳ形成領域２０Ｎ及びＮＭＯＳ形成領域２０Ｎに形成されたＮＰ共通仕事関数制御メタル層９をＣＭＰ処理を用いて選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのディボット部２ｄに残存するＣＭＰ条件を用いる。
【０２７６】
その後、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成し、全面にＮＭＯＳ仕事関数制御メタル層７を形成する。そして、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２７７】
＜実施の形態２３＞
図２３はこの発明の実施の形態２３であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２７８】
図２３に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２７９】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。
【０２８０】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。同様にして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２８１】
なお、図２３(a)に示すように、ＮＭＯＳ形成領域２０Ｎにおいては、Ｎ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＰＭＯＳ形成領域２０ＰにおいてはＰ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２８２】
図４７及び図４８と実施の形態２３との関係において、図４７の活性領域１０は図２３のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図２３のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ），あるいはＰＭＯＳ仕事関数制御メタル層８（ＰＭＯＳ形成領域２０Ｐ）に相当する。
【０２８３】
実施の形態２３においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２８４】
その結果、実施の形態２３の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７、及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２８５】
同様にして、実施の形態２３の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２８６】
また、実施の形態２３の半導体装置は、ＮＭＯＳ形成領域２０Ｎおいて、ＰＭＯＳ仕事関数制御メタル層８を形成していないため、実施の形態２１の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０２８７】
（製造方法の概略）
図２３に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、ＣＭＰ処理によりＰＭＯＳ形成領域２０Ｐ及びＰＭＯＳ形成領域２０Ｐに形成されたＮＰ共通仕事関数制御メタル層９をＣＭＰ処理により選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのディボット部２ｄに残存するＣＭＰ条件を用いる。
【０２８８】
その後、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成し、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０２８９】
上記実施の形態２３の製造方法と比較的して、実施の形態２１の半導体装置の製造方法は、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０２９０】
＜実施の形態２４＞
図２４はこの発明の実施の形態２４であるＳＴＩ構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【０２９１】
図２４に示すように、シリコン基板１、分離絶縁膜２（ディボット部２ｄ）及びゲート絶縁膜３の構造は、図１で示した実施の形態１と同様である。
【０２９２】
ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれにおけるディボット部２ｄ内にＮＰ共通仕事関数制御メタル残存部９ｒが形成される。ＮＰ共通仕事関数制御メタル残存部９ｒは表面が比較的平坦に形成される。
【０２９３】
そして、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＰＭＯＳ仕事関数制御メタル層８が形成される。同様にして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３及びＮＰ共通仕事関数制御メタル残存部９ｒ上にＮＭＯＳ仕事関数制御メタル層７が形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０２９４】
なお、図２４(a)に示すように、ＰＭＯＳ形成領域２０Ｐにおいては、Ｐ型拡散領域１２を横断してＰＭＯＳ仕事関数制御メタル層８（ＮＰ共通仕事関数制御メタル残存部９ｒ、ゲート主電極５）が形成されており、ＮＭＯＳ形成領域２０ＮにおいてはＮ型拡散領域１１を横断してＮＭＯＳ仕事関数制御メタル層７（ゲート主電極５，ＮＰ共通仕事関数制御メタル残存部９ｒ）が形成されている。
【０２９５】
図４７及び図４８と実施の形態２４との関係において、図４７の活性領域１０は図２４のＮ型拡散領域１１あるいはＰ型拡散領域１２に相当し、図４７のエッジ制御用仕事関数制御メタル残部１３は図２４のＮＰ共通仕事関数制御メタル残存部９ｒに相当し、仕事関数制御メタル層４はＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【０２９６】
実施の形態２４においても、実施の形態７と同様、図４７で示す領域ｂにおいてエッジ制御用仕事関数制御メタル残部１３（ＮＰ共通仕事関数制御メタル残存部９ｒ）が選択的に形成される。
【０２９７】
その結果、実施の形態２４の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、Ｐ型拡散領域１２、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＰＭＯＳ仕事関数制御メタル層８及びＮＰ共通仕事関数制御メタル残存部９ｒ）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２９８】
同様にして、実施の形態２４の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、Ｎ型拡散領域１１、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＰ共通仕事関数制御メタル残存部９ｒ及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０２９９】
また、実施の形態２４の半導体装置は、ＰＭＯＳ形成領域２０Ｐにおいて、ＮＭＯＳ仕事関数制御メタル層７を形成していないため、実施の形態２２の半導体装置に比べ、実施の形態５で述べた抵抗値増大抑制効果を有する。
【０３００】
（製造方法の概略）
図２２に示すように、ゲート絶縁膜３の成膜後、ＮＰ共通仕事関数制御メタル層９を成膜し、ＣＭＰ処理によりＮＭＯＳ形成領域２０Ｎ及びＮＭＯＳ形成領域２０Ｎに形成されたＮＰ共通仕事関数制御メタル層９をＣＭＰ処理を用いて選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのディボット部２ｄに残存するＣＭＰ条件を用いる。
【０３０１】
その後、ＰＭＯＳ形成領域２０Ｐ上に選択的にＰＭＯＳ仕事関数制御メタル層８を形成し、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ双方のエッジ近傍領域（領域ｂ）でＮＰ共通仕事関数制御メタル残存部９ｒを残存させることができる。
【０３０２】
上記実施の形態２４の製造方法と比較的して、実施の形態２２の半導体装置の製造方法は、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【０３０３】
＜実施の形態２５＞
実施の形態２５では、実施の形態１〜実施の形態６で述べた構造を、フィン型構造のＭＯＳトランジスタに適用した半導体装置である。
【０３０４】
（第１の態様）
図２５はこの発明の実施の形態２５の第１の態様であるＳＴＩ構造の半導体装置を示す断面図である。第１の態様は実施の形態１の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３０５】
図２５は、シリコン基板１の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した特質は以下で述べる図２６〜図３０においても同様である。
【０３０６】
図２５に示すように、シリコン基板１の上層部に分離絶縁膜２が選択的に形成されることにより、ＳＴＩ構造を実現している。フィン型構造のＭＯＳトランジスタは、分離絶縁膜２の表面から突出した、断面形状が略矩形状のシリコン凸部１ａ（活性領域凸部）を有している。このシリコン凸部１ａに図２５を突き抜ける方向に沿ってＭＯＳトランジスタのドレイン、ソース及びチャネル領域（図示せず）が形成される。
【０３０７】
したがって、フィン型構造のＭＯＳトランジスタは、シリコン凸部１ａの上面及び両側面にチャネルを有する機能を有している。
【０３０８】
また、シリコン基板１はＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐを有している。シリコン凸部１ａの側面及び上面並びに分離絶縁膜２上を含むシリコン基板１上にゲート絶縁膜３が形成される。
【０３０９】
そして、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３上にゲート主電極５が形成される。
【０３１０】
ＮＭＯＳ仕事関数制御メタル層７はスパッタ法により形成されることにより、シリコン凸部１ａの上部エッジ部分が他の部分より薄く形成される。スパッタ法は垂直方向に方向性が高いため、上部エッジ部分は必然的に薄く形成されることになるからである。
【０３１１】
図４９は実施の形態２５の効果説明用の断面図である。同図にはシリコン凸部付近を着目領域としている。
【０３１２】
図４９において、仕事関数制御メタル層４は図２５のＮＭＯＳ仕事関数制御メタル層７に相当する。他は、図２５で示したＮＭＯＳ形成領域２０Ｎにおける構造と同様である。
【０３１３】
図４９において、シリコン凸部１ａの上面の端部近傍領域であるエッジ近傍領域を領域ｂとし、領域ｂ以外のシリコン凸部１ａの上面領域を領域ａ、領域ｂ以外のシリコン凸部１ａの側面領域を領域ｃとする。
【０３１４】
図４９に示すように、実施の形態２５では、仕事関数制御メタル層４の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃ（Ｘａ＝Ｘｃ）より薄く形成される。
【０３１５】
すなわち、領域ａにおける実効仕事関数をｅＷＦ（ａ）、領域ｂにおける実効仕事関数をｅＷＦ（ｂ）、領域ｃにおける実効仕事関数をｅＷＦ（ｃ）とすると、以下の式(2)が成立する。なお、式(2)において、ｅＷＦ（ｍ．ｇ）はミッドギャップの実効仕事関数を意味する。
【０３１６】
｜eWF(b)-eWF(m.g)｜<｜eWF(a)-eWF(m.g）｜＝｜eWF(c)-eWF(m.g）｜…(2)
【０３１７】
その結果、実施の形態２５の半導体装置の第１の態様は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３１８】
なぜならば、実効仕事関数ｅＷＦ（ｂ）がミッドギャップよりになる結果、領域ｂの閾値電圧が上昇する方向に作用し、領域ｂにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【０３１９】
（製造方法の概略）
図２５に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この方法により、ＮＭＯＳ形成領域２０Ｎのみシリコン凸部１ａの上面の端部近傍領域であるエッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７を薄く形成することができる。
【０３２０】
（第２の態様）
図２６はこの発明の実施の形態２５の第２の態様であるＳＴＩ構造の半導体装置を示す断面図である。第２の態様は実施の形態２の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３２１】
図２６に示すように、シリコン基板１（シリコン凸部１ａ）、分離絶縁膜２及びゲート絶縁膜３の構造は、図２５で示した第１の態様と同様である。
【０３２２】
ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３上にゲート主電極５が形成される。
【０３２３】
ＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、シリコン凸部１ａの上部エッジ近傍領域が他の領域より薄く形成される。
【０３２４】
第２の態様と図４９との関係において、図４９の仕事関数制御メタル層４は図２６のＰＭＯＳ仕事関数制御メタル層８に相当する。
【０３２５】
第２の態様においても、第１の態様と同様、仕事関数制御メタル層４（ＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃより薄く形成される。
【０３２６】
その結果、第２の態様の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３２７】
（製造方法の概略）
図２６に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＰＭＯＳ形成領域２０Ｐのみシリコン凸部１ａの上部エッジ近傍領域（領域ｂ）でＰＭＯＳ仕事関数制御メタル層８を薄く形成することができる。
【０３２８】
（第３の態様）
図２７はこの発明の実施の形態２５の第３の態様であるＳＴＩ構造の半導体装置を示す断面図である。第３の態様は実施の形態３の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３２９】
図２７に示すように、シリコン基板１（シリコン凸部１ａ）、分離絶縁膜２及びゲート絶縁膜３の構造は、図２５で示した第１の態様と同様である。
【０３３０】
ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０ＮにおいてＮＭＯＳ仕事関数制御メタル層７上に、ＰＭＯＳ形成領域２０Ｐにおいてゲート絶縁膜３上にＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成され、ＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０３３１】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、それぞれシリコン凸部１ａの上部エッジ近傍領域が他の領域より薄く形成される。
【０３３２】
第３の態様と図４９との関係において、図４９の仕事関数制御メタル層４は図２７のＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ）あるいはＰＭＯＳ仕事関数制御メタル層８（ＰＭＯＳ形成領域２０Ｐ）に相当する。
【０３３３】
第３の態様においても、第１の態様と同様、仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃより薄く形成される。
【０３３４】
その結果、第３の態様の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３３５】
同様にして、第３の態様の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３３６】
（製造方法の概略）
図２７に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。その後、全面にＰＭＯＳ仕事関数制御メタル層８をスパッタ法により形成する。そして、全面にゲート主電極５を形成後、ＰＭＯＳ仕事関数制御メタル層８はゲート主電極５と共にパターニングされる。
【０３３７】
この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのシリコン凸部１ａの上部エッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８を薄く形成することができる。
【０３３８】
（第４の態様）
図２８はこの発明の実施の形態２５の第４の態様であるＳＴＩ構造の半導体装置を示す断面図である。第４の態様は実施の形態４の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３３９】
図２８に示すように、シリコン基板１（シリコン凸部１ａ）、分離絶縁膜２及びゲート絶縁膜３の構造は、図２５で示した第１の態様と同様である。
【０３４０】
ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０ＰにおいてＰＭＯＳ仕事関数制御メタル層８上に、ＮＭＯＳ形成領域２０Ｎにおいてゲート絶縁膜３上にＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成され、ＮＭＯＳ仕事関数制御メタル層７上にゲート主電極５が形成される。
【０３４１】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、それぞれシリコン凸部１ａの上部エッジ近傍領域が他の領域より薄く形成される。
【０３４２】
第４の態様と図４９との関係において、図４９の仕事関数制御メタル層４は図２８のＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ）あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【０３４３】
第４の態様においても、第１の態様と同様、仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＮＰ共通仕事関数制御メタル層９）の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃより薄く形成される。
【０３４４】
その結果、第４の態様の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、ＮＭＯＳ仕事関数制御メタル層７、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３４５】
同様にして、第４の態様の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３４６】
（製造方法の概略）
図２８に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。その後、全面にＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜する。そして、全面にゲート主電極５を形成後、ＮＭＯＳ仕事関数制御メタル層７はゲート主電極５と共にパターニングされる。
【０３４７】
この方法により、ＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのシリコン凸部１ａの上部エッジ近傍領域（領域ｂ）にＰＭＯＳ仕事関数制御メタル層８及びＮＭＯＳ仕事関数制御メタル層７を薄く形成することができる。
【０３４８】
（第５の態様）
図２９はこの発明の実施の形態２５の第５の態様であるＳＴＩ構造の半導体装置を示す断面図である。第５の態様は実施の形態５の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３４９】
図２９に示すように、シリコン基板１（シリコン凸部１ａ）、分離絶縁膜２及びゲート絶縁膜３の構造は、図２５で示した第１の態様と同様である。
【０３５０】
ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。さらに、ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０３５１】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、それぞれシリコン凸部１ａの上部エッジ近傍領域が他の領域より薄く形成される。
【０３５２】
第５の態様と図４９との関係において、図４９の仕事関数制御メタル層４は図２９のＮＭＯＳ仕事関数制御メタル層７（ＮＭＯＳ形成領域２０Ｎ）あるいはＰＭＯＳ仕事関数制御メタル層８（ＰＭＯＳ形成領域２０Ｐ）に相当する。
【０３５３】
第５の態様においても、第１の態様と同様、仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃより薄く形成される。
【０３５４】
その結果、第５の態様の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３５５】
同様にして、第５の態様の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３５６】
（製造方法の概略）
図２９に示すように、ゲート絶縁膜３の成膜後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。その後、全面にＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。この方法により、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐのシリコン凸部１ａの上部エッジ近傍領域（領域ｂ）でＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８を薄く形成することができる。
【０３５７】
（第６の態様）
図３０はこの発明の実施の形態２５の第６の態様であるＳＴＩ構造の半導体装置を示す断面図である。第６の態様は実施の形態６の半導体装置に対応するフィン型構造のＭＯＳトランジスタを有している。
【０３５８】
図３０に示すように、シリコン基板１（シリコン凸部１ａ）、分離絶縁膜２及びゲート絶縁膜３の構造は、図２５で示した第１の態様と同様である。
【０３５９】
ＰＭＯＳ形成領域２０Ｐのみ選択的にゲート絶縁膜３上に直接、ＰＭＯＳ仕事関数制御メタル層８がスパッタ法により形成される。さらに、ＮＭＯＳ形成領域２０Ｎのみ選択的にゲート絶縁膜３上に直接、ＮＭＯＳ仕事関数制御メタル層７がスパッタ法により形成される。そして、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８上にゲート主電極５が形成される。
【０３６０】
ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８はスパッタ法により形成されることにより、それぞれシリコン凸部１ａの上部エッジ近傍領域が他の領域より薄く形成される。
【０３６１】
第６の態様と図４９との関係において、図４９の仕事関数制御メタル層４は図３０のＮＭＯＳ仕事関数制御メタル層７あるいはＰＭＯＳ仕事関数制御メタル層８に相当する。
【０３６２】
第６の態様においても、第１の態様と同様、仕事関数制御メタル層４（ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８）の領域ｂにおける膜厚Ｘｂは領域ａ及び領域ｃにおける膜厚Ｘａ及び膜厚Ｘｃより薄く形成される。
【０３６３】
その結果、第６の態様の半導体装置は、微細化しても、ＰＭＯＳ形成領域２０Ｐに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＰＭＯＳ仕事関数制御メタル層８）からなるＰＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３６４】
同様にして、第６の態様の半導体装置は、微細化しても、ＮＭＯＳ形成領域２０Ｎに形成され、シリコン凸部１ａ、ゲート絶縁膜３及びゲート電極部（ゲート主電極５、及びＮＭＯＳ仕事関数制御メタル層７）からなるＮＭＯＳトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【０３６５】
（製造方法の概略）
図３０に示すように、ゲート絶縁膜３の成膜後、ＰＭＯＳ仕事関数制御メタル層８をスパッタ法により成膜し、ＮＭＯＳ形成領域２０Ｎに形成されたＰＭＯＳ仕事関数制御メタル層８を選択的に除去する。その後、ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により成膜し、ＰＭＯＳ形成領域２０Ｐに形成されたＮＭＯＳ仕事関数制御メタル層７を選択的に除去する。この方法により、ＰＭＯＳ形成領域２０Ｐ及びＮＭＯＳ形成領域２０Ｎのシリコン凸部１ａの上部エッジ近傍領域（領域ｂ）にＰＭＯＳ仕事関数制御メタル層８及びＮＭＯＳ仕事関数制御メタル層７を薄く形成することができる。
【０３６６】
＜製造方法の詳細＞
（実施の形態１対応）
図３１〜図３６はこの発明の実施の形態１の半導体装置の製造方法の詳細を示す断面図である。なお、図３１〜図３６で示す断面図はシリコン基板１の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。以降の図３７〜図４４についても同様である。以下、これらの図を参照して、実施の形態１の製造方法の詳細を説明する。
【０３６７】
まず、図３１に示すように、シリコン基板１の上層部に選択的に分離絶縁膜２を形成する。この際、分離絶縁膜２のエッジ近傍領域においてシリコン基板１の上層部である活性領域の表面より窪んだディボット部２ｄが形成される。例えば、ゲート絶縁膜３の形成前に行われるチャネル注入時に行われる洗浄処理等により必然的にディボット部２ｄが形成される。
【０３６８】
次に、図３２に示すように、シリコン基板１及びディボット部２ｄ上を含む領域上にゲート絶縁膜３を形成する。
【０３６９】
その後、図３３に示すように、全面にスパッタ法によりＮＭＯＳ仕事関数制御メタル層７を形成する。図３４に示すように、ＮＭＯＳ形成領域２０ＮにおけるＮＭＯＳ仕事関数制御メタル層７上に選択的にパターニングされたレジスト１４を得る。
【０３７０】
そして、図３５に示すように、レジスト１４をマスクとしてＮＭＯＳ仕事関数制御メタル層７をパターニングして、ＮＭＯＳ形成領域２０Ｎにおけるゲート絶縁膜３上に選択的にＮＭＯＳ仕事関数制御メタル層７を残存させる。
【０３７１】
そして、図３６に示すように、全面にゲート主電極５を形成し、ＮＭＯＳ仕事関数制御メタル層７を含むＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐ上にゲート主電極５が残存するようにパターニングすることにより、実施の形態３の半導体装置の主要構造は完成する。
【０３７２】
（実施の形態３対応）
図３７，図３８はこの発明の実施の形態３の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態３の製造方法の詳細を説明する。
【０３７３】
まず、実施の形態１の製造方法と同様にして、図３５で示す構造を得る。その後、図３７に示すように、全面にスパッタ法によりＰＭＯＳ仕事関数制御メタル層８を成膜する。
【０３７４】
そして、図３８に示すように、全面にゲート主電極５を成膜し、ＮＭＯＳ形成領域２０ＮからＰＭＯＳ形成領域２０Ｐにかけて残存するようにゲート主電極５をパターニングする。この際、ＰＭＯＳ仕事関数制御メタル層８も同時にパターニングされる。その結果、実施の形態３の半導体装置の主要構造は完成する。
【０３７５】
（実施の形態５対応）
図３９〜図４２はこの発明の実施の形態５の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態５の製造方法の詳細を説明する。
【０３７６】
まず、実施の形態１の製造方法と同様にして、図３５で示す構造を得る。その後、図３９に示すように、全面にスパッタ法によりＰＭＯＳ仕事関数制御メタル層８を成膜する。
【０３７７】
その後、図４０に示すように、ＰＭＯＳ形成領域２０ＰにおけるＰＭＯＳ仕事関数制御メタル層８上に選択的にパターニングされたレジスト１５を得る。
【０３７８】
そして、図４１に示すように、レジスト１５をマスクとしてＰＭＯＳ仕事関数制御メタル層８をパターニングして、ＰＭＯＳ形成領域２０Ｐにおけるゲート絶縁膜３上に選択的にＰＭＯＳ仕事関数制御メタル層８を残存させる。
【０３７９】
そして、図４２に示すように、ＮＭＯＳ仕事関数制御メタル層７を含むＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ仕事関数制御メタル層８を含むＰＭＯＳ形成領域２０Ｐ上にゲート主電極５を選択的に形成することにより、実施の形態５の半導体装置の主要構造は完成する。
【０３８０】
（実施の形態１７（〜実施の形態２０）対応）
図４３，図４４はこの発明の実施の形態１７（〜実施の形態２０）の半導体装置製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態１７の製造方法の詳細を説明する。
【０３８１】
まず、実施の形態１の製造方法と同様にして、図３２で示す構造を得る。その後、図４３に示すように、全面にＮＰ共通仕事関数制御メタル層９を成膜する。
【０３８２】
そして、図４４に示すように、エッチバックによりＰＭＯＳ形成領域２０Ｐ及びＰＭＯＳ形成領域２０Ｐに形成されたＮＰ共通仕事関数制御メタル層９を選択的に除去する。この際、ＮＰ共通仕事関数制御メタル残存部９ｒとしてＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０Ｐそれぞれのディボット部２ｄに残存するエッチバック条件を用いる。
【０３８３】
その後、図示しないが、ＮＭＯＳ形成領域２０Ｎ上に選択的にＮＭＯＳ仕事関数制御メタル層７を形成し、ＮＭＯＳ形成領域２０Ｎ及びＰＭＯＳ形成領域２０ＰにかけてＰＭＯＳ仕事関数制御メタル層８を形成することにより、実施の形態１７の主要部が完成する。
【０３８４】
なお、図４４以降、ＮＭＯＳ仕事関数制御メタル層７及びＰＭＯＳ仕事関数制御メタル層８の形成方法を適宜変更することにより、実施の形態１８〜実施の形態２０の半導体装置を製造することができる。
【産業上の利用可能性】
【０３８５】
本発明は、ＭＯＳトランジスタを有するＬＳＩ等、ＭＯＳトランジスタを用いる半導体デバイス全般に適用することができる。
【図面の簡単な説明】
【０３８６】
【図１】この発明の実施の形態１である半導体装置を示す説明図である。
【図２】この発明の実施の形態２である半導体装置を示す説明図である。
【図３】この発明の実施の形態３である半導体装置を示す説明図である。
【図４】この発明の実施の形態４である半導体装置を示す説明図である。
【図５】この発明の実施の形態５である半導体装置を示す説明図である。
【図６】この発明の実施の形態６である半導体装置を示す説明図である。
【図７】この発明の実施の形態７である半導体装置を示す説明図である。
【図８】この発明の実施の形態８である半導体装置を示す説明図である。
【図９】この発明の実施の形態９である半導体装置を示す説明図である。
【図１０】この発明の実施の形態１０である半導体装置を示す説明図である。
【図１１】この発明の実施の形態１１である半導体装置を示す説明図である。
【図１２】この発明の実施の形態１２である半導体装置を示す説明図である。
【図１３】この発明の実施の形態１３である半導体装置を示す説明図である。
【図１４】この発明の実施の形態１４である半導体装置を示す説明図である。
【図１５】この発明の実施の形態１５である半導体装置を示す説明図である。
【図１６】この発明の実施の形態１６である半導体装置を示す説明図である。
【図１７】この発明の実施の形態１７である半導体装置を示す説明図である。
【図１８】この発明の実施の形態１８である半導体装置を示す説明図である。
【図１９】この発明の実施の形態１９である半導体装置を示す説明図である。
【図２０】この発明の実施の形態２０である半導体装置を示す説明図である。
【図２１】この発明の実施の形態２１である半導体装置を示す説明図である。
【図２２】この発明の実施の形態２２である半導体装置を示す説明図である。
【図２３】この発明の実施の形態２３である半導体装置を示す説明図である。
【図２４】この発明の実施の形態２４である半導体装置を示す説明図である。
【図２５】この発明の実施の形態２５である半導体装置の第１の態様を示す説明図である。
【図２６】この発明の実施の形態２５である半導体装置の第２の態様を示す説明図である。
【図２７】この発明の実施の形態２５である半導体装置の第３の態様を示す説明図である。
【図２８】この発明の実施の形態２５である半導体装置の第４の態様を示す説明図である。
【図２９】この発明の実施の形態２５である半導体装置の第５の態様を示す説明図である。
【図３０】この発明の実施の形態２５である半導体装置の第６の態様を示す説明図である。
【図３１】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３２】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３３】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３４】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３５】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３６】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３７】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図３８】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図３９】この発明の実施の形態５の半導体装置の製造方法を示す断面図である。
【図４０】この発明の実施の形態５の半導体装置の製造方法を示す断面図である。
【図４１】この発明の実施の形態５の半導体装置の製造方法を示す断面図である。
【図４２】この発明の実施の形態５の半導体装置の製造方法を示す断面図である。
【図４３】この発明の実施の形態１７の半導体装置の製造方法を示す断面図である。
【図４４】この発明の実施の形態１７の半導体装置の製造方法を示す断面図である。
【図４５】実施の形態１等の効果説明用の説明図である。
【図４６】図４５の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図４７】実施の形態７等の効果説明用の説明図である。
【図４８】図４７の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図４９】実施の形態２５の効果説明用の断面図である。
【符号の説明】
【０３８７】
１  シリコン基板、１ａ  シリコン凸部、２  分離絶縁膜、２ｄ  ディボット部、３  ゲート絶縁膜、４  仕事関数制御メタル層、５  ゲート主電極、７  ＮＭＯＳ仕事関数制御メタル層、７ｒ  ＮＭＯＳ仕事関数制御メタル残部、８  ＰＭＯＳ仕事関数制御メタル層、８ｒ  ＰＭＯＳ仕事関数制御メタル残部、９ ＮＰ共通仕事関数制御メタル層、９ｒ  ＮＰ共通仕事関数制御メタル残存部、１１  Ｎ型拡散領域、１２  Ｐ型拡散領域、２０Ｎ  ＮＭＯＳ形成領域、２０Ｐ  ＰＭＯＳ形成領域。
【図１】
2010034468.tif 000003
【図２】
2010034468.tif 000004
【図３】
2010034468.tif 000005
【図４】
2010034468.tif 000006
【図５】
2010034468.tif 000007
【図６】
2010034468.tif 000008
【図７】
2010034468.tif 000009
【図８】
2010034468.tif 000010
【図９】
2010034468.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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