【手続補正書】
【提出日】平成16年2月18日(2004.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、方形グリッドのビット対シンボルのマッピングに配置されて方形グリッドのシンボル・コンステレーションを生成する２の偶数乗個のシンボルを含み、ＩおよびＱ平面内のシンボル・コンステレーション集合ごとに個別コードを有し、前記方形グリッドのシンボル・コンステレーションのうち最大のものは２２ｙ個のシンボルを含み（ｙは所与の値が少なくとも２である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードの各々をデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記方形グリッドのビット対シンボルのマッピングは、前記方形グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記方形グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記方形グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記方形グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義するように行われ、（２）前記トレリス・デマッパは、
２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数よりも大きい所与の値を有する第２の正整数）を持ち、各記憶ロケーションは、少なくとも、ｂビット（ここでｂ＝ｙ−１）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実行幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、
２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、
第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、
２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されるサブセットを定義する第２の手段と、
前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩコンポーネントをマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されるようにする第３の手段と、
前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されるようにする第４の手段と
を備えたことを特徴とするコンボルーション・デコーダ。
【請求項２】
各コンステレーション集合の前記方形グリッドの前記ビット対シンボルのマッピングは、前記第３の手段が、グレー符号化した２進ビットを使用して前記ＩチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングし、前記第４の手段は、グレー符号化した２進ビットを使用して、前記ＱチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングすることを特徴とする請求項１に記載のコンボルーション・デコーダ。
【請求項３】
方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩおよびＱ平面内の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、
ｙの値は４であり、
ｘの値は６である
ことを特徴とする請求項２に記載のコンボルーション・デコーダ。
【請求項４】
前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッドのシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含むＩおよびＱ平面のシンボル・コンステレーション集合ごとに個別のコードをも含み、前記交差グリッドのシンボル・コンステレーションの最大のものは２ｚ個（ｚは所与の値が少なくとも５である第３の正整数）のシンボルを含み、前記第２の正整数の値ｘはｚ／２の値よりも大きく、各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、
前記ＩチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第３の手段によってプリロードされると、（１）前記４サブセット各々のＩ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットの単一サブセットにおける最大数の列であり、
前記ＱチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第４の手段によってプリロードされると、（１）前記４サブセット各々のＱ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、任意数の行は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットのうち１つのサブセットにおける最大数の行であり、
前記トレリス・デマッパはさらに、（１）前記２ビット入力、前記ＩチャネルＲＡＭの前記出力および前記ＱチャネルＲＡＭの前記出力が個々の入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力で方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパによって出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルを含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに対して隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと、（２）（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記コンステレーション集合のうち前記選択された集合が２の偶数乗個のシンボルであるのに応答して、前記ＩチャネルＲＡＭと前記ＱチャネルＲＡＭの前記個々の出力を前記トレリス・デマッパの出力として送出するセレクト手段とを備えることを特徴とするコンボルーション・デコーダ。
【請求項５】
特定のシンボル・コンステレーション集合が、５に等しい２の奇数乗個のシンボルを示し、
前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、
前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、前記３×３の方形グリッドの３行を定義し、
これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称形の８シンボルのサブセットが前記リマッパの出力に得られ、そこでは、複製ビットは、前記４サブセットの個々に対して単一の追加シンボル・セルをマッピングし、前記単一の追加シンボル・セルは、それぞれが前記４サブセットの個々に対応する個々の３×３方形グリッドの４コーナーの異なるコーナーに位置することを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項６】
特定のシンボル・コンステレーション集合が、５より大きい所与の２つの奇数乗個のシンボルを示し、それにより、５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、
前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、
前記ＱチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、
これにより、前記４サブセットそれぞれに同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッドのシンボル・サブセットが前記リマッパの出力に得られ、そこで、複製ビットは、前記４サブセットそれぞれについてｋ×ｋの方形グリッドの４コーナー各々に位置する少なくとも１つの追加シンボル・セルをマッピングすることを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項７】
前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化した２進ビットからなることを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項８】
方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、
交差グリッドに配置された２の奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションと、１２８シンボルＱＡＭコンステレーションを含み、
ｙの値は４であり、
ｚの値は７であり、
ｘの値は６である
ことを特徴とする請求項７に記載のコンボルーション・デコーダ。
【請求項９】
前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルからなる８−ＰＳＫコンステレーション集合についての個別コードも含み、前記８個のシンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°だけオフセットされ、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４つのサブセットに分割され、これら４サブセットの２つのシンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、
前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）のディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）のディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接する、前記８−ＰＳＫコンステレーションの前記４セブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出し、
前記セレクト手段はまた、前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送することを特徴とする請求項８に記載のコンボルーション・デコーダ。
【請求項１０】
８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされるように行われ、
前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では−４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項９に記載のコンボルーション・デコーダ。
【請求項１１】
前記コンボルーション・デコーダは、マルチチャネル受信装置のコンポーネントであることを特徴とする請求項１０に記載のコンボルーション・デコーダ。
【請求項１２】
前記マルチチャネル受信装置は、そこに伝送される順方向誤り訂正を行った圧縮ディジタル・テレビジョン・データを受信するディジタル・テレビジョン受信装置であることを特徴とする請求項１１に記載のコンボルーション・デコーダ。
【請求項１３】
同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッド状のシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含む、Ｉ、Ｑ平面のシンボル・コンステレーション集合ごとに個別のコードを含み、前記交差グリッドのシンボル・コンステレーションのうち最大のものは、２ｚ個のシンボルを含み（ｚは所与の値が少なくとも５である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードそれぞれをデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、（２）前記トレリス・デマッパは、
２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数の１／２よりも大きい所与の値を有する第２の正整数）を有し、各記ロケーションは、少なくとも、ｂビット（ｂ＝ｚ／２−１／２）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、
２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、
第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、
２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されたサブセットを定義する第２の手段と、
前記２の奇数乗個のシンボル・コンステレーション集合のうち選択された集合に従って、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩ成分をマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＩ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４つのサブセットの１つにおける最大数の列である第３の手段と、
前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合に従って、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＱ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、ここで任意数の行は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４サブセットの１つにおける最大数の行である第４の手段と、
前記２ビット入力、前記ＩチャネルＲＡＭの前記出力、および前記ＱチャネルＲＡＭの前記出力が各入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力における方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパから出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、前記リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルとの両方を含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと
を備えたことを特徴とするコンボルーション・デコーダ。
【請求項１４】
特定のシンボル・コンステレーション集合は、５に等しい２の奇数乗個のシンボルを示し、
前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、
前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は前記３×３の方形グリッドの３行を定義し、
これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称の８シンボル・サブセットが前記リマッパの出力に得られ、そこで複製ビットは、前記４サブセットそれぞれに１つの追加的なシンボル・セルをマッピングし、前記１つの追加シンボル・セルは、それぞれが前記４サブセットの各々に対応する個々の３×３の方形グリッドの４つのコーナーの異なるコーナーに位置することを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１５】
特定のシンボル・コンステレーションの集合は、５より大きい所与の２の奇数乗個のシンボルを示し、それにより５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、
前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、
前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、
これにより、前記４サブセットそれぞれについて同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッド・シンボル・サブセットが前記リマッパの出力に得られ、ここで複製ビットは、前記４サブセットそれぞれのｋ×ｋの方形グリッドの４コーナーの各々に位置する、少なくとも１つの追加的なシンボル・セルをマッピングすることを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１６】
前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化された２進ビットからなることを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１７】
交差グリッドに配置された奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションおよび１２８シンボルＱＡＭコンステレーションを含み、
ｚの値は７であり、
ｘの値は６である
ことを特徴とする請求項１６に記載のコンボルーション・デコーダ。
【請求項１８】
前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルの８−ＰＳＫコンステレーション集合についての個別のコードも含み、前記８シンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°オフセットされており、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４サブセットに分割され、これら４サブセットそれぞれの２シンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、
前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）ディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）ディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接している、前記８−ＰＳＫコンステレーションの前記４サブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出する８−ＰＳＫデマッパ・ロジック手段と、（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送するセレクト手段とを備えることを特徴とする請求項１７に記載のコンボルーション・デコーダ。
【請求項１９】
８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされ、
前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項１８に記載のコンボルーション・デコーダ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
請求項１に係る本発明は、同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、方形グリッドのビット対シンボルのマッピングに配置されて方形グリッドのシンボル・コンステレーションを生成する２の偶数乗個のシンボルを含み、ＩおよびＱ平面内のシンボル・コンステレーション集合ごとに個別コードを有し、前記方形グリッドのシンボル・コンステレーションのうち最大のものは２２ｙ個のシンボルを含み（ｙは所与の値が少なくとも２である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードの各々をデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記方形グリッドのビット対シンボルのマッピングは、前記方形グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記方形グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記方形グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記方形グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義するように行われ、（２）前記トレリス・デマッパは、２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数よりも大きい所与の値を有する第２の正整数）を持ち、各記憶ロケーションは、少なくとも、ｂビット（ここでｂ＝ｙ−１）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実行幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されるサブセットを定義する第２の手段と、前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩコンポーネントをマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されるようにする第３の手段と、前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されるようにする第４の手段とを備えたコンボルーション・デコーダである。
請求項２に係る本発明は、各コンステレーション集合の前記方形グリッドの前記ビット対シンボルのマッピングは、前記第３の手段が、グレー符号化した２進ビットを使用して前記ＩチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングし、前記第４の手段は、グレー符号化した２進ビットを使用して、前記ＱチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングすることを特徴とする請求項１に記載のコンボルーション・デコーダである。
請求項３に係る本発明は、方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩおよびＱ平面内の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、ｙの値は４であり、ｘの値は６であることを特徴とする請求項２に記載のコンボルーション・デコーダである。
請求項４に係る本発明は、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッドのシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含むＩおよびＱ平面のシンボル・コンステレーション集合ごとに個別のコードをも含み、前記交差グリッドのシンボル・コンステレーションの最大のものは２ｚ個（ｚは所与の値が少なくとも５である第３の正整数）のシンボルを含み、前記第２の正整数の値ｘはｚ／２の値よりも大きく、各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第３の手段によってプリロードされると、（１）前記４サブセット各々のＩ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットの単一サブセットにおける最大数の列であり、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第４の手段によってプリロードされると、（１）前記４サブセット各々のＱ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、任意数の行は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットのうち１つのサブセットにおける最大数の行であり、前記トレリス・デマッパはさらに、（１）前記２ビット入力、前記ＩチャネルＲＡＭの前記出力および前記ＱチャネルＲＡＭの前記出力が個々の入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力で方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパによって出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルを含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに対して隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと、（２）（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記コンステレーション集合のうち前記選択された集合が２の偶数乗個のシンボルであるのに応答して、前記ＩチャネルＲＡＭと前記ＱチャネルＲＡＭの前記個々の出力を前記トレリス・デマッパの出力として送出するセレクト手段とを備えることを特徴とするコンボルーション・デコーダである。
請求項５に係る本発明は、特定のシンボル・コンステレーション集合が、５に等しい２の奇数乗個のシンボルを示し、前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、前記３×３の方形グリッドの３行を定義し、これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称形の８シンボルのサブセットが前記リマッパの出力に得られ、そこでは、複製ビットは、前記４サブセットの個々に対して単一の追加シンボル・セルをマッピングし、前記単一の追加シンボル・セルは、それぞれが前記４サブセットの個々に対応する個々の３×３方形グリッドの４コーナーの異なるコーナーに位置することを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項６に係る本発明は、特定のシンボル・コンステレーション集合が、５より大きい所与の２つの奇数乗個のシンボルを示し、それにより、５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、前記ＱチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、これにより、前記４サブセットそれぞれに同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッドのシンボル・サブセットが前記リマッパの出力に得られ、そこで、複製ビットは、前記４サブセットそれぞれについてｋ×ｋの方形グリッドの４コーナー各々に位置する少なくとも１つの追加シンボル・セルをマッピングすることを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項７に係る本発明は、前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化した２進ビットからなることを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項８に係る本発明は、方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、交差グリッドに配置された２の奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションと、１２８シンボルＱＡＭコンステレーションを含み、ｙの値は４であり、ｚの値は７であり、ｘの値は６であることを特徴とする請求項７に記載のコンボルーション・デコーダである。
請求項９に係る本発明は、前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルからなる８−ＰＳＫコンステレーション集合についての個別コードも含み、前記８個のシンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°だけオフセットされ、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４つのサブセットに分割され、これら４サブセットの２つのシンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）のディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）のディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接する、前記８−ＰＳＫコンステレーションの前記４セブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出し、前記セレクト手段はまた、前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送することを特徴とする請求項８に記載のコンボルーション・デコーダである。
請求項１０に係る本発明は、８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされるように行われ、前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では−４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項９に記載のコンボルーション・デコーダである。
請求項１１に係る本発明は、前記コンボルーション・デコーダは、マルチチャネル受信装置のコンポーネントであることを特徴とする請求項１０に記載のコンボルーション・デコーダである。
請求項１２に係る本発明は、前記マルチチャネル受信装置は、そこに伝送される順方向誤り訂正を行った圧縮ディジタル・テレビジョン・データを受信するディジタル・テレビジョン受信装置であることを特徴とする請求項１１に記載のコンボルーション・デコーダである。
請求項１３に係る本発明は、同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッド状のシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含む、Ｉ、Ｑ平面のシンボル・コンステレーション集合ごとに個別のコードを含み、前記交差グリッドのシンボル・コンステレーションのうち最大のものは、２ｚ個のシンボルを含み（ｚは所与の値が少なくとも５である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードそれぞれをデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、（２）前記トレリス・デマッパは、２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数の１／２よりも大きい所与の値を有する第２の正整数）を有し、各記ロケーションは、少なくとも、ｂビット（ｂ＝ｚ／２−１／２）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されたサブセットを定義する第２の手段と、前記２の奇数乗個のシンボル・コンステレーション集合のうち選択された集合に従って、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩ成分をマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＩ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４つのサブセットの１つにおける最大数の列である第３の手段と、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合に従って、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＱ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、ここで任意数の行は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４サブセットの１つにおける最大数の行である第４の手段と、前記２ビット入力、前記ＩチャネルＲＡＭの前記出力、および前記ＱチャネルＲＡＭの前記出力が各入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力における方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパから出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、前記リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルとの両方を含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭとを備えたコンボルーション・デコーダである。
請求項１４に係る本発明は、特定のシンボル・コンステレーション集合は、５に等しい２の奇数乗個のシンボルを示し、前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は前記３×３の方形グリッドの３行を定義し、これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称の８シンボル・サブセットが前記リマッパの出力に得られ、そこで複製ビットは、前記４サブセットそれぞれに１つの追加的なシンボル・セルをマッピングし、前記１つの追加シンボル・セルは、それぞれが前記４サブセットの各々に対応する個々の３×３の方形グリッドの４つのコーナーの異なるコーナーに位置することを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１５に係る本発明は、特定のシンボル・コンステレーションの集合は、５より大きい所与の２の奇数乗個のシンボルを示し、それにより５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、これにより、前記４サブセットそれぞれについて同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッド・シンボル・サブセットが前記リマッパの出力に得られ、ここで複製ビットは、前記４サブセットそれぞれのｋ×ｋの方形グリッドの４コーナーの各々に位置する、少なくとも１つの追加的なシンボル・セルをマッピングすることを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１６に係る本発明は、前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化された２進ビットからなることを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１７に係る本発明は、交差グリッドに配置された奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションおよび１２８シンボルＱＡＭコンステレーションを含み、ｚの値は７であり、ｘの値は６であることを特徴とする請求項１６に記載のコンボルーション・デコーダである。
請求項１８に係る本発明は、前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルの８−ＰＳＫコンステレーション集合についての個別のコードも含み、前記８シンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°オフセットされており、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４サブセットに分割され、これら４サブセットそれぞれの２シンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）ディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）ディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接している、前記８−ＰＳＫコンステレーションの前記４サブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出する８−ＰＳＫデマッパ・ロジック手段と、（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送するセレクト手段とを備えることを特徴とする請求項１７に記載のコンボルーション・デコーダである。
請求項１９に係る本発明は、８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされ、前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項１８に記載のコンボルーション・デコーダである。