(57)【要約】【課題】工程数の増加を抑えつつ、トランジスタのオン電流の低下を抑える。【解決手段】半導体装置１００は、表面に凹部が形成された基板（１０２）と、基板の凹部１０３に形成された第１の酸化膜１０６と第１の酸化膜１０６上に形成され、第１の酸化膜１０６と膜密度が異なる第２の酸化膜１０８とで構成された素子分離絶縁膜１０５と、を含む。【選択図】図１
2010135433.tif 000002
【特許請求の範囲】
【請求項１】
表面に凹部が形成された基板と、
前記基板の凹部に形成された第１の酸化膜と当該第１の酸化膜上に形成され、前記第１の酸化膜と膜密度が異なる第２の酸化膜とで構成された素子分離絶縁膜と、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の酸化膜は、前記第２の酸化膜よりも膜密度が低い半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記基板表面には、ｎ型ＭＯＳＦＥＴが形成されたｎ型不純物拡散領域と、ｐ型ＭＯＳＦＥＴが形成されたｐ型不純物拡散領域とが形成されており、
前記ｎ型不純物拡散領域および前記ｐ型不純物拡散領域が、同じ構成の前記素子分離絶縁膜により囲まれた半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第１の酸化膜は、準常圧化学的気相成長法により形成されたシリコン酸化膜で、前記第２の酸化膜は、高密度プラズマ化学的気相成長法により形成されたシリコン酸化膜である半導体装置。
【請求項５】
基板に、素子分離絶縁膜を形成するための凹部を形成する工程と、
前記凹部の側壁および底面を覆うように前記基板上全面に第１の酸化膜を形成する工程と、
前記第１の酸化膜上の前記基板上全面に、前記第１の酸化膜とは膜密度が異なる第２の酸化膜を形成する工程と、
前記凹部の外部に露出した前記第２の酸化膜および前記第１の酸化膜を除去して、前記凹部内に、前記第１の酸化膜および前記第２の酸化膜により構成された素子分離絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１の酸化膜は、前記第２の酸化膜よりも膜密度が低い半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記基板表面には、ｎ型ＭＯＳＦＥＴが形成されたｎ型不純物拡散領域と、ｐ型ＭＯＳＦＥＴが形成されたｐ型不純物拡散領域とが形成されており、
前記凹部を形成する工程において、前記ｎ型不純物拡散領域および前記ｐ型不純物拡散領域の周囲にそれぞれ前記凹部を形成し、
前記第１の酸化膜を形成する工程および前記第２の酸化膜を形成する工程において、前記ｎ型不純物拡散領域および前記ｐ型不純物拡散領域の周囲の前記凹部に同様に前記第１の酸化膜および前記第２の酸化膜を形成する半導体装置の製造方法。
【請求項８】
請求項５から７いずれかに記載の半導体装置の製造方法において、
前記第１の酸化膜を形成する工程において、準常圧化学的気相成長法により前記第１の酸化膜を形成し、
前記第２の酸化膜を形成する工程において、高密度プラズマ化学的気相成長法により前記第２の酸化膜を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図９は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２４を含む一般的な半導体装置１０の構成を示す断面図である。図１０は、図９の半導体装置１０の平面図である。図９は、図１０のＢ−Ｂ’断面図に該当する。半導体装置１０は、半導体基板１２と、半導体基板１２上に形成されたゲート絶縁膜２０およびゲート電極２２とを含む。半導体装置１０は、半導体基板１２の表面において、ゲート電極２２が形成された領域の両側方に形成された不純物拡散領域１６と、さらにその側方に形成された素子分離絶縁膜１４を含む。図１０に示すように、各不純物拡散領域１６は、素子分離絶縁膜１４により分離されている。素子分離絶縁膜１４は、ＳＴＩ（Shallow Trench Isolation）により形成することができる。なお、図１０では、素子分離絶縁膜１４は白抜きで示している。
【０００３】
ところで、素子分離絶縁膜１４を構成する絶縁膜の種類により、ＭＯＳＦＥＴ２４のチャネル領域には、圧縮応力（compressive ストレス）または引っ張り応力（compressive ストレス）が与えられる。圧縮応力を与えるような絶縁膜により素子分離絶縁膜１４を構成した場合、隣接する不純物拡散領域１６の距離が近付きＳＴＩ幅（図１０のｄ３やｄ４）が狭くなると、トランジスタのチャネル領域に与えられる圧縮応力が増大し、ｎ型のＭＯＳＦＥＴのオン電流が低下するという問題が生じる。一方、引っ張り応力を与えるような絶縁膜により素子分離絶縁膜１４を構成した場合、隣接する不純物拡散領域１６の距離が近付きＳＴＩ幅が狭くなると、ＭＯＳＦＥＴ２４のチャネル領域に与えられる引っ張り応力が増大し、ｐ型のＭＯＳＦＥＴのオン電流が低下するという問題が生じる。
【０００４】
特許文献１（特開２００７−１８４４１８号公報）には、分離領域の埋め込み物質を領域により異なるものとした構成が記載されている。成膜条件を変え、ｐ型のトランジスタ（ＰＴｒ）では圧縮応力を生じるプラズマＳｉＮ膜、ｎ型のトランジスタ（ＮＴｒ）では引張応力を生じるプラズマＳｉＮ膜を形成している。
【特許文献１】特開２００７−１８４４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の技術では、ｐ型のトランジスタとｎ型のトランジスタとで素子分離絶縁膜の種類を異ならせているため、素子分離領域を別々に作り分けなければならず、工程数が増加するという問題があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
表面に凹部が形成された基板と、
前記基板の凹部に形成された第１の酸化膜と当該第１の酸化膜上に形成され、前記第１の酸化膜と膜密度が異なる第２の酸化膜とで構成された素子分離絶縁膜と、
を含む半導体装置が提供される。
【０００７】
本発明によれば、
基板に、素子分離絶縁膜を形成するための凹部を形成する工程と、
前記凹部の側壁および底面を覆うように基板上全面に第１の酸化膜を形成する工程と、
前記第１の酸化膜上の前記基板上全面に、前記第１の酸化膜とは膜密度が異なる第２の酸化膜を形成する工程と、
前記凹部の外部に露出した前記第２の酸化膜および前記第１の酸化膜を除去して、前記凹部内に、前記第１の酸化膜および前記第２の酸化膜により構成された素子分離絶縁膜を形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００８】
このように、素子分離絶縁膜を膜密度が異なる二種の酸化膜で構成することにより、圧縮応力と引っ張り応力とを調整することができるので、ｎ型ＭＯＳＦＥＴが形成される領域とｐ型ＭＯＳＦＥＴが形成される領域とで素子分離絶縁膜を作り分けることなく、工程数の増加を抑えつつ、双方の領域におけるトランジスタのオン電流等のＴｒ特性を良好な範囲に保つことができる。
【０００９】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明によれば、工程数の増加を抑えつつ、トランジスタのオン電流の低下を抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、半導体装置１００の構成を示す断面図である。
半導体装置１００は、半導体基板１０２（基板）と、半導体基板１０２上に形成されたｎ型ＭＯＳＦＥＴ１２４およびｐ型ＭＯＳＦＥＴ１２６とを含む。ｎ型ＭＯＳＦＥＴ１２４は、半導体基板１０２上に形成されたゲート絶縁膜１２０と、その上に形成されたゲート電極１２２と、半導体基板１０２の表面において、ゲート電極１２２が形成された領域の両側方に形成されたｎ型不純物拡散領域１１６ａとにより構成される。ｐ型ＭＯＳＦＥＴ１２６は、半導体基板１０２上に形成されたゲート絶縁膜１２０と、その上に形成されたゲート電極１２２と、半導体基板１０２の表面において、ゲート電極１２２が形成された領域の両側方に形成されたｐ型不純物拡散領域１１６ｂとにより構成される。ｎ型ＭＯＳＦＥＴ１２４とｐ型ＭＯＳＦＥＴ１２６とは、それぞれ、素子分離絶縁膜１０５により素子分離されている。
【００１３】
素子分離絶縁膜１０５は、ＳＴＩにより形成することができる。本実施の形態において、素子分離絶縁膜１０５は、第１の酸化膜１０６と、第１の酸化膜１０６上に形成され、第１の酸化膜１０６と膜密度が異なる第２の酸化膜１０８とで構成される。第１の酸化膜１０６および第２の酸化膜１０８は、シリコン酸化膜とすることができる。
【００１４】
本実施の形態において、第１の酸化膜１０６は、第２の酸化膜１０８よりも膜密度が低い膜により構成することができる。膜密度の低い酸化膜を下層に形成することにより、半導体基板１０２表面に形成された凹部への酸化膜の埋込を良好にすることができる。
【００１５】
第１の酸化膜１０６は、たとえば、準常圧化学的気相成長法（ＳＡＣＶＤ：Sub-Atmospheric Chemical Vapor Deposition）法で形成したＳＡＣＶＤシリコン酸化膜とすることができる。第２の酸化膜１０８は、たとえば、高密度プラズマ化学的気相成長法（ＨＤＰＣＶＤ：High Density Plasma Chemical Vapor Deposition）で形成したＨＤＰＣＶＤシリコン酸化膜とすることができる。
【００１６】
一般的に、ＨＤＰＣＶＤシリコン酸化膜等の膜密度の高い酸化膜は、圧縮応力（compressive ストレス）を与える。そのため、素子分離絶縁膜１０５としてＨＤＰＣＶＤシリコン酸化膜のみを用いると、ｎ型ＭＯＳＦＥＴ１２４のオン電流が低下するという問題が生じる。一方、ＳＡＣＶＤシリコン酸化膜等の膜密度の低い酸化膜は、引っ張り応力（compressive ストレス）を与える。そのため、素子分離絶縁膜１０５としてＳＡＣＶＤシリコン酸化膜のみを用いると、ｐ型ＭＯＳＦＥＴ１２６のオン電流が低下するという問題が生じる。本実施の形態において、膜密度の低い第１の酸化膜１０６と膜密度の高い第２の酸化膜１０８とを積層して混在して用いることにより、ｎ型ＭＯＳＦＥＴ１２４およびｐ型ＭＯＳＦＥＴ１２６の双方でのオン電流の低下を抑えることができる。
【００１７】
第１の酸化膜１０６と第２の酸化膜１０８との積層比率は、目的とする半導体装置１００において、ｎ型ＭＯＳＦＥＴ１２４とｐ型ＭＯＳＦＥＴ１２６のいずれの特性を重視するかによって決定することができる。たとえば、ｎ型ＭＯＳＦＥＴ１２４の特性を良好にすることが必要な場合、第１の酸化膜１０６の比率が高くなるように素子分離絶縁膜１０５を形成することができる。一方、たとえば、ｐ型ＭＯＳＦＥＴ１２６の特性を良好にすることが必要な場合、第２の酸化膜１０８の比率が高くなるように素子分離絶縁膜１０５を形成することができる。
【００１８】
次に、図２から図４を用いて、本実施の形態における素子分離絶縁膜１０５の製造手順を説明する。本実施の形態において、ｎ型ＭＯＳＦＥＴ１２４およびｐ型ＭＯＳＦＥＴ１２６の双方において、素子分離絶縁膜１０５は同一工程で製造することができる。
【００１９】
まず、半導体基板１０２上に、たとえばシリコン窒化膜等のマスク絶縁膜１０４を形成し、マスク絶縁膜１０４に素子分離領域を形成するための凹部１０３を形成するための開口を形成する。次いで、マスク絶縁膜１０４をマスクとして半導体基板１０２をエッチングして半導体基板１０２表面に凹部１０３を形成する（図２（ａ））。凹部１０３のサイズは、とくに制限されないが、たとえば幅約１５ｎｍ、深さ約３０ｎｍとすることができる。
【００２０】
次いで、凹部１０３の側壁および底面を覆うように半導体基板１０２上全面にＳＡＣＶＤ法により第１の酸化膜１０６を形成する（図２（ｂ））。ＳＡＣＶＤ法では、テトラエトキシシラン（ＴＥＯＳ）ガスとオゾン（Ｏ３）ガスとを用いて準常圧でシリコン酸化膜を形成する。つづいて、第１の酸化膜１０６上の半導体基板１０２上全面にＨＤＰＣＶＤ法により、第２の酸化膜１０８を形成し、凹部１０３を埋め込む（図３（ａ））。ＨＤＰＣＶＤ法では、高密度のプラズマイオンを生成してシリコン酸化膜を形成する。
【００２１】
この後、ＣＭＰ（chemical mechanical polish）により、凹部１０３の外部に露出した第２の酸化膜１０８および第１の酸化膜１０６を除去する。これにより、素子分離絶縁膜１０５が形成される（図３（ｂ））。
【００２２】
なお、上述したように、目的とする半導体装置１００において、ｎ型ＭＯＳＦＥＴ１２４とｐ型ＭＯＳＦＥＴ１２６のいずれの特性を重視するかによって、第１の酸化膜１０６と第２の酸化膜１０８との積層比率を適宜変更することができる。第１の酸化膜１０６と第２の酸化膜１０８との積層比率は、凹部１０３内に形成する酸化膜の成膜厚を変えることにより制御することができる。図４は、図２および図３に示した例よりも第１の酸化膜１０６の成膜厚を厚くした例を示す図である。
【００２３】
以上では、膜密度の低い第１の酸化膜１０６を先に形成する例を示したが、第１の酸化膜１０６と第２の酸化膜１０８との形成順序は逆にしてもよい。ただし、膜密度の低い第１の酸化膜１０６を先に形成することにより、凹部１０３への酸化膜の埋込を良好にすることができるため、埋込性の観点からは、第１の酸化膜１０６を先に形成することが好ましい。
【００２４】
この後、通常の手順でｎ型ＭＯＳＦＥＴ１２４およびｐ型ＭＯＳＦＥＴ１２６を形成し、図１に示した構成の半導体装置１００を得ることができる。
【００２５】
（シミュレーション）
第１の酸化膜１０６としてＨＤＰＣＶＤシリコン酸化膜を用い、第２の酸化膜１０８としてＳＡＣＶＤシリコン酸化膜を用いてｎ型ＭＯＳＦＥＴ１２４およびｐ型ＭＯＳＦＥＴ１２６を形成してシミュレーションを行った。ここで、第１の酸化膜１０６と第２の酸化膜１０８との成膜厚、およびＳＴＩ幅を種々に異ならせて、各トランジスタのオン電流を測定した。
【００２６】
図５に示すように、ＳＡＣＶＤシリコン酸化膜（第１の酸化膜１０６）：ＨＤＰＣＶＤシリコン酸化膜（第２の酸化膜１０８）＝
（ａ）０Å：７０００Å、
（ｂ）２０００Å：５０００Å、
（ｃ）５０００Å：２０００Å、
（ｄ）７０００Å：０Å
の条件とした。また、ここで、ＳＴＩの深さは３０００Åとした。
【００２７】
図６は、半導体装置１００の平面図である。ここでは、一つのゲート電極１２２のみ示す。ここで、図中横方向のＳＴＩ幅ｄ１＝図中縦方向のＳＴＩ幅ｄ２として、これらを０．１２〜０．８０μｍの範囲で変化させた。
【００２８】
図７は、ｎ型ＭＯＳＦＥＴ１２４（ＮＭＯＳ）の結果、図８は、ｐ型ＭＯＳＦＥＴ１２６（ＰＭＯＳ）の結果をそれぞれ示す。
図７に示すように、ＮＭＯＳにおいては、素子分離絶縁膜１０５をＨＤＰＣＶＤシリコン酸化膜のみで形成した（ａ）の条件では、ＳＴＩ幅ｄ１＝ｄ２が狭くなるに従い、オン電流が大きく低下した。しかし、素子分離絶縁膜１０５を構成する材料としてＳＡＣＶＤシリコン酸化膜の比率を高めるに従い、ＳＴＩ幅ｄ１＝ｄ２が狭くても、オン電流の低下が抑えられた。
【００２９】
同様に、図８に示すように、ＰＭＯＳにおいては、素子分離絶縁膜１０５をＳＡＣＶＤシリコン酸化膜のみで形成した（ａ）の条件では、ＳＴＩ幅ｄ１＝ｄ２が狭くなるに従い、オン電流が大きく低下した。しかし、素子分離絶縁膜１０５を構成する材料としてＨＤＰＣＶＤシリコン酸化膜の比率を高めるに従い、ＳＴＩ幅ｄ１＝ｄ２が狭くても、オン電流の低下が抑えられた。
【００３０】
素子分離絶縁膜１０５をＳＡＣＶＤシリコン酸化膜およびＨＤＰＣＶＤシリコン酸化膜で構成した（ｂ）および（ｃ）の条件では、オン電流の大幅な低下が抑えられた。たとえば、ＨＤＰＣＶＤシリコン酸化膜の割合が高い（ｂ）の条件では、ＰＭＯＳにおいて、ＨＤＰＣＶＤシリコン酸化膜のみを用いた（ａ）の条件よりもオン電流が低下しているが、ＮＭＯＳにおいて、ＨＤＰＣＶＤシリコン酸化膜のみを用いた（ａ）の条件よりもオン電流の低下を大きく抑制することができている。すなわち、（ｂ）の条件で素子分離絶縁膜１０５を構成することにより、ＰＭＯＳにおけるオン電流の低下量よりもＮＭＯＳにおけるオン電流の低下抑制量の方が大きくなっている。
【００３１】
また、たとえば、ＳＡＣＶＤシリコン酸化膜の割合が高い（ｃ）の条件では、ＮＭＯＳにおいて、ＳＡＣＶＤシリコン酸化膜のみを用いた（ｄ）の条件よりもオン電流が低下しているが、ＰＭＯＳにおいて、ＳＡＣＶＤシリコン酸化膜のみを用いた（ｄ）の条件よりもオン電流の低下を大きく抑制することができている。すなわち、（ｃ）の条件で素子分離絶縁膜１０５を構成することにより、ＮＭＯＳにおけるオン電流の低下量よりもＰＭＯＳにおけるオン電流の低下抑制量の方が大きくなっている。
【００３２】
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態における半導体装置１００によれば、素子分離絶縁膜１０５を膜密度が異なる二種の酸化膜で構成することにより、圧縮応力と引っ張り応力とを調整することができるので、ｎ型ＭＯＳＦＥＴが形成される領域とｐ型ＭＯＳＦＥＴが形成される領域とで素子分離絶縁膜を作り分けることなく、工程数の増加を抑えつつ、双方の領域におけるトランジスタのオン電流等のＴｒ特性を良好な範囲に保つことができる。
【００３３】
さらに、本実施の形態における半導体装置１００においては、素子分離絶縁膜１０５を酸化膜のみで埋め込むため、体積膨張による欠陥発生の危険性を回避することもできる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３５】
以上の実施の形態においては、素子分離絶縁膜１０５を第１の酸化膜１０６と第２の酸化膜１０８の二種の酸化膜で構成する例を示したが、素子分離絶縁膜１０５は、三種以上の酸化膜で構成することもできる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における素子分離絶縁膜の製造手順を説明する工程断面図である。
【図３】本発明の実施の形態における素子分離絶縁膜の製造手順を説明する工程断面図である。
【図４】本発明の実施の形態における素子分離絶縁膜の製造手順を説明する工程断面図である。
【図５】シミュレーションの条件を示す図である。
【図６】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図７】シミュレーションの結果を示す図である。
【図８】シミュレーションの結果を示す図である。
【図９】ＭＯＳＦＥＴを含む一般的な半導体装置の構成を示す断面図である。
【図１０】図９の半導体装置の平面図である。
【符号の説明】
【００３７】
１０  半導体装置
１２  半導体基板
１４  素子分離絶縁膜
１６  不純物拡散領域
２０  ゲート絶縁膜
２２  ゲート電極
２４  ＭＯＳＦＥＴ
１００ 半導体装置
１０２ 半導体基板
１０３ 凹部
１０４ マスク絶縁膜
１０５ 素子分離絶縁膜
１０６ 第１の酸化膜
１０８ 第２の酸化膜
１１６ａ ｎ型不純物拡散領域
１１６ｂ ｐ型不純物拡散領域
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ ｎ型ＭＯＳＦＥＴ
１２６ ｐ型ＭＯＳＦＥＴ
【図１】
2010135433.tif 000003
【図２】
2010135433.tif 000004
【図３】
2010135433.tif 000005
【図４】
2010135433.tif 000006
【図５】
2010135433.tif 000007
【図６】
2010135433.tif 000008
【図７】
2010135433.tif 000009
【図８】
2010135433.tif 000010
【図９】
2010135433.tif 000011
【図１０】
2010135433.tif 000012