【手続補正書】
【提出日】平成17年2月24日(2005.2.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】データを記憶するための装置及び不揮発性電荷蓄積セルのアレイをプログラムする方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するための装置であって、
メモリの複数のワードを有するメモリアレイ、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズム、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
複数の列ライン、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバス、前記データビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、
前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有することを特徴とするデータを記憶するための装置。
【請求項２】
データを記憶するための装置であって、
メモリの複数のワードを有するメモリアレイ、各ワードは、メモリの複数のサブワードを有し、且つメモリの各サブワードは、複数の不揮発性電荷蓄積メモリセルを有しており、
前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズム、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
複数の列ライン、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバス、前記データビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、
前記メモリのアドレスされたワードの１つのサブワードを一度に自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び
前記アドレスされたメモリのワードの１つのサブワードを一度にプログラムし、及び１つのサブワードを一度にプログラムするのに失敗した前記サブワードのセットのみを再プログラムするように前記電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有することを特徴とするデータを記憶するための装置。
【請求項３】
データを記憶するための装置であって、
メモリの複数のワードを有するメモリアレイ、各ワードは、メモリの複数のサブワードを有し、各サブワードは、メモリの複数のビットを有しており、且つメモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、
前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズム、前記アドレッシングメカニズムは、アドレスされたワードを特定し、
複数の列ライン、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、
データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバス、前記データビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、
メモリのアドレスされたワードを自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、
前記メモリのアドレスされたワードのプログラミングを個別に検証するために、且つ前記アドレスされたワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定するために、及びプログラムするのに失敗した前記サブワードのセットの各々内で、メモリの個々のビットのプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定するために、前記メモリアレイに結合されたプログラム検証ロジック、及び
前記アドレスされたメモリのワードをプログラムし、一度に１つのサブワードをプログラムするのに失敗した前記サブワードのセットのみを再プログラムするために、且つプログラムするのに失敗した前記サブワードのセットの各々内で、プログラムするのに失敗した前記ビットのセットのみを再プログラムするために、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、
を有することを特徴とするデータを記憶するための装置。
【請求項４】
前記アレイは、３．３ボルト以下の外部電源からの供給電圧を用いて、読み取られることができることを特徴とする請求項３に記載の装置。
【請求項５】
前記プログラミング電源回路は、更に、複数の列ドライバーを有し、それらの各々は前記データバスの関連するデータビットラインに結合された複数の列ラインに結合され、前記列ドライバーの各々は、前記メモリのアドレスされたワードのサブワード内のビットのプログラミングを個別にイネーブルするための前記制御回路に結合されたビットイネーブル入力とバイトイネーブル入力を有することを特徴とする請求項３に記載の装置。
【請求項６】
前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを含み、及び
前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とする請求項３に記載の装置。
【請求項７】
前記メモリの複数のサブワードは８つの不揮発性電荷蓄積メモリセルから成っていることを特徴とする請求項３に記載の装置。
【請求項８】
前記メモリの複数のワードの各々は、メモリの２つのサブワードから成っていることを特徴とする請求項７に記載の装置。
【請求項９】
前記アドレッシングメカニズムは、ワードラインデコーダと複数の列デコーダを有することを特徴とする請求項３に記載の装置。
【請求項１０】
前記メモリのアドレスされたワードにおける前記複数のサブワードの各々に対して列デコーダを有することを特徴とする請求項９に記載の装置。
【請求項１１】
メモリの複数のワードを含み、各ワードはメモリの複数のビットを含み、前記メモリセルのアレイは、前記メモリの複数のワードにおける個々のワードをアドレスするアドレッシングメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、
前記アドレスメカニズムでメモリのアドレスされたワードを選択するステップと、
前記メモリのアドレスされたワードをプログラムするステップと、
前記メモリのアドレスされたワードにおける前記複数のビットの各々のプログラミングを検証するステップと、
プログラムするのに失敗したビットのみを再プログラムするステップと、
を有することを特徴とする方法。
【請求項１２】
メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードは複数の不揮発性電荷蓄積メモリセルを含み、前記メモリアレイはメモリの前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、
前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、
前記メモリのアドレスされたワードの前記複数のサブワードの１つのサブワードを一度に自動的にプログラムするステップと、
前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップと、
１つのサブワードを一度にプログラムするのに失敗したサブワードのみを自動的に再プログラムするステップと、
を有することを特徴とする方法。
【請求項１３】
メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードはメモリの複数のビットを有し、メモリの各ビットは不揮発性電荷蓄積メモリセルを含み、前記メモリセルのアレイは前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、
前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、
メモリのアドレスされたワードの前記複数のサブワードの１つのサブワードを一度に自動的にプログラムするステップと、
前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップであって、前記検証するステップは、各前記サブワードにおける前記複数のビットの各々のプログラミングを検証するステップを含み、且つ
前記メモリのアドレスされたワード内で、プログラムするのに失敗したサブワードのみ一度に１つのサブワードを自動的に再プログラムするステップであって、前記再プログラムするステップはプログラムするのに失敗したビットのみを再プログラムするステップを含むことを特徴とする方法。
【請求項１４】
前記アレイは３．３ボルト以下の外部電源からの供給電圧を用いて読み取られることができることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記複数のサブワードの各々のプログラミングを検証するステップは、プログラムするのに失敗したビットのセットを示すために、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグをセットするステップを含み、且つ
プログラムするのに失敗したサブワードのみを自動的に再プログラミングするステップは、プログラムするのに失敗した前記ビットの前記再プログラミングを可能化するために、前記ビットプログラムフラッグを用いることを特徴とする請求項１３に記載の方法。
【請求項１６】
メモリの前記複数のサブワードの各々は８つの不揮発性電荷蓄積メモリセルを有することを特徴とする請求項１３に記載の方法。
【請求項１７】
前記メモリの複数のワードの各々は、メモリの２つのサブワードを有することを特徴とする請求項１６に記載の方法。