【手続補正書】
【提出日】平成17年2月10日(2005.2.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイのロウを選択するロウデコーダと、
複数アドレスに対応した、前記メモリセルアレイからの複数データをセンスするセンスアンプと、
前記メモリセルアレイのカラムを選択し、選択したカラムを前記センスアンプに電気的に接続する、２段以上直列接続されたカラムゲートと、
前記カラムゲートを選択して駆動するカラムゲート駆動回路と、
前記センスアンプでセンスされた前記複数データをラッチするデータラッチと、
前記データラッチにラッチされた前記複数データから、所定アドレスに対応したデータを順次選択するマルチプレクサと、
前記マルチプレクサが前記所定アドレスに対応したデータを順次選択している間、
前記複数アドレスの次に選択される次の複数アドレスで指定されるカラムを、前記２段以上直列接続されたカラムゲートのうちの少なくとも１段を駆動する駆動信号を反転させて選択するアドレス制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイのロウを選択するロウデコーダと、
ｎビットのアドレスに対応した、前記メモリセルアレイからの２ｎ個のデータをセンスする２ｎ個のセンスアンプと、
前記メモリセルアレイのカラムを選択し、選択したカラムを前記２ｎ個のセンスアンプに電気的に接続する、２段以上直列接続されたカラムゲートと、
前記カラムゲートを選択して駆動するカラムゲート駆動回路と、
前記２ｎ個のセンスアンプでセンスされた前記２ｎ個のデータをラッチする２ｎ個のデータラッチと、
前記２ｎ個のデータラッチにラッチされた前記２ｎ個のデータから、所定アドレスに対応したデータを順次選択するマルチプレクサと
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記ｎビットのアドレスを前記カラムゲートの開閉制御に使用し、２ｎ＋１アドレス分の循環的な連続シリアルアクセスを、その開始アドレスに関わらず遅延なしに実行することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ｎビットのアドレスを前記カラムゲートの開閉制御に使用し、２ｎ＋１アドレス分のメモリセルから任意の２ｎアドレス分のメモリセルを選択し、前記センスアンプでセンスすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
不揮発性メモリセルが集積されたメモリセルアレイと、
前記メモリセルアレイのロウを選択するロウデコーダと、
複数アドレスに対応した、前記メモリセルアレイからの複数データをセンスする読み出し用センスアンプと、
前記メモリセルアレイのカラムを選択し、選択したカラムを前記読み出し用センスアンプに電気的に接続する、２段以上直列接続された読み出し用カラムゲートと、
前記読み出し用カラムゲートを選択して駆動するカラムゲート駆動回路と、
前記読み出し用センスアンプでセンスされた前記複数データをラッチするデータラッチと、
前記データラッチにラッチされた前記複数データから、所定アドレスに対応したデータを順次選択するマルチプレクサと、
前記メモリセルアレイの少なくとも１つのアドレスに対応したデータをセンスするベリファイ用センスアンプと、
前記メモリセルアレイのカラムを選択し、選択したカラムを前記ベリファイ用センスアンプに電気的に接続する、前記読み出し用カラムゲートに並列接続されたベリファイ用カラムゲートと、
前記ベリファイ用カラムゲートを選択して駆動するベリファイ用カラムゲート駆動回路と
を具備することを特徴とする半導体記憶装置。
【請求項６】
複数のメモリセルと、
前記メモリセルアレイから、複数アドレスに対応した複数のメモリセルを選択する選択回路と、
前記選択された複数のメモリセルからの複数データをセンスするセンスアンプと、
前記センスアンプでセンスされた複数データをラッチするデータラッチと、
前記データラッチにラッチされた複数データから、所定アドレスに対応したデータを選択するマルチプレクサと、
前記マルチプレクサで選択されたデータを、外部クロックに同期して順次出力する出力回路とを備え、
前記選択されたデータが前記外部クロックに同期して順次出力されている間、前記複数のメモリセルから、前記複数アドレスの次に選択される次の複数アドレスに対応した複数のメモリセルを選択し、選択した複数のメモリセルからの複数データをセンスするパイプライン読み出しを行い、
前記複数データをラッチするタイミング、前記次の複数アドレスに対応したメモリセルを選択するタイミング、及び前記所定アドレスに対応したメモリセルを選択するタイミングは、前記外部クロックに同期して生成された信号によって制御され、
それ以外のデータ読み出しに関連するタイミングは、前記外部クロックとは無関係に生成された信号によって制御されることを特徴とする半導体記憶装置。
【請求項７】
複数のメモリセルと、
アドレスを制御するアドレス制御回路と、
前記メモリセルアレイから、複数アドレスに対応した複数のメモリセルを選択する選択回路と、
前記選択された複数のメモリセルからの複数データをセンスするセンスアンプと、
前記センスアンプでセンスされた複数データをラッチする第１データラッチと、
前記センスアンプでセンスされた複数データを前記第１データラッチに伝送する第１伝送ゲートと、
前記第１データラッチにラッチされた複数データから、いくつかのデータを選択するマルチプレクサと、
前記マルチプレクサで選択されたデータをラッチする第２データラッチと、
前記マルチプレクサで選択されたデータを前記第２データラッチに伝送する第２伝送ゲートと、
前記第２データラッチにラッチされたデータを、外部クロックに同期して順次出力する出力回路とを備え、
前記選択されたデータが前記外部クロックに同期して順次出力されている間、前記複数のメモリセルから、前記複数アドレスの次に選択される次の複数アドレスに対応した複数のメモリセルを選択し、選択した複数のメモリセルからの複数データをセンスするパイプライン読み出しを行い、
前記アドレス制御回路は、前記センスアンプでセンスされた複数データを前記第１データラッチに伝送してから、前記複数アドレスを前記次の複数アドレスに変更し、
前記マルチプレクサは、このマルチプレクサで選択されたデータが前記第２データラッチに伝送されている間、次に選択されるデータを選択することを特徴とする半導体記憶装置。
【請求項８】
第１乃至第８ビット線と、
前記第１乃至第８ビット線に接続された複数のメモリセルと、
前記第１乃至第８ビット線の対応する一つに、ソース及びドレインの一方を接続した第１乃至第８カラム選択トランジスタと、
前記第１、第２カラム選択トランジスタのソース及びドレインの他方に、ソース及びドレインの一方を接続した第９カラム選択トランジスタと、
前記第３、第４カラム選択トランジスタのソース及びドレインの他方に、ソース及びドレインの一方を接続した第１０カラム選択トランジスタと、
前記第５、第６カラム選択トランジスタのソース及びドレインの他方に、ソース及びドレインの一方を接続した第１１カラム選択トランジスタと、
前記第７、第８カラム選択トランジスタのソース及びドレインの他方に、ソース及びドレインの一方を接続した第１２カラム選択トランジスタと、
前記第９、第１０カラム選択トランジスタのソース及びドレインの他方に接続された第１センスアンプと、
前記第１１、第１２カラム選択トランジスタのソース及びドレインの他方に接続された第２センスアンプと、
前記第１、第３、第５、第７カラム選択トランジスタのゲートに接続された第１カラム選択線と、
前記第２、第４、第６、第８カラム選択トランジスタのゲートに接続された第２カラム選択線と、
前記第９乃至第１２カラム選択トランジスタのゲートの対応する一つに、それぞれ接続された第３乃至第６カラム選択線と
を具備することを特徴とする半導体記憶装置。
【請求項９】
第１乃至第４ビット線、及び第１冗長ビット線と、
前記第１、第２ビット線に接続された第１センスアンプと、
前記第３、第４ビット線に接続された第２センスアンプと、
前記第１冗長ビット線に接続された冗長センスアンプと、
前記第１ビット線に、電流通路の一端を接続した第１カラム選択トランジスタと、
前記第２ビット線に、電流通路の一端を接続した第２カラム選択トランジスタと、
前記第３ビット線に、電流通路の一端を接続した第３カラム選択トランジスタと、
前記第４ビット線に、電流通路の一端を接続した第４カラム選択トランジスタと、
前記第１冗長ビット線に、電流通路の一端を接続した第１冗長カラム選択トランジスタと、
前記第１カラム選択トランジスタのゲートに接続された第１カラム選択線と、
前記第２カラム選択トランジスタのゲートに接続され、前記第１ビット線と交差する第２カラム選択線と、
前記第３カラム選択トランジスタのゲートに接続され、前記第１、第２ビット線と交差する第３カラム選択線と、
前記第４カラム選択トランジスタのゲートに接続され、前記第１、第２、第３ビット線と交差する第４カラム選択線と、
前記第１冗長カラム選択トランジスタのゲートに接続され、前記第１、第２、第３、第４ビット線と交差する冗長カラム選択線と、
前記第１カラム選択トランジスタの電流通路の他端に、電流通路の一端を接続した第５、第６カラム選択トランジスタと、
前記第２カラム選択トランジスタの電流通路の他端に、電流通路の一端を接続した第７、第８カラム選択トランジスタと、
前記第３カラム選択トランジスタの電流通路の他端に、電流通路の一端を接続した第９、第１０カラム選択トランジスタと、
前記第４カラム選択トランジスタの電流通路の他端に、電流通路の一端を接続した第１１、第１２カラム選択トランジスタと、
前記第１冗長カラム選択トランジスタの電流通路の他端に、電流通路の一端を接続した第２、第３冗長カラム選択トランジスタと、
前記第５、第７、第９、第１１カラム選択トランジスタのゲート、及び前記第２冗長カラム選択トランジスタのゲートに接続された第５カラム選択線と、
前記第６、第８、第１０、第１２カラム選択トランジスタのゲート、及び前記第３冗長カラム選択トランジスタのゲートに接続された第６カラム選択線と
を具備することを特徴とする半導体記憶装置。