【手続補正書】
【提出日】令和3年9月13日(2021.9.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素回路であって、
駆動回路と、データ書き込み回路と、第１リセット回路と、第１発光制御回路と、発光素子とを含み、
前記駆動回路は、制御端と、第１端と、第２端とを含み、前記第１端及び前記第２端に流れて前記発光素子の発光を駆動するための駆動電流を制御するように構成され、
前記データ書き込み回路は、走査信号に応答してデータ信号を前記駆動回路に書き込むように構成され、
前記第１発光制御回路は、第１発光制御信号に応答して第１電圧を前記駆動回路の第１端に印加するように構成され、
前記第１リセット回路は、第１リセット信号に応答してリセット電圧を前記駆動回路の制御端に印加するように構成され、
前記リセット電圧と前記第１電圧とが共に印加される時に前記駆動回路が固定バイアス状態になることを特徴とする画素回路。
【請求項２】
前記第１リセット信号と前記第１発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号であることを特徴とする請求項１に記載の画素回路。
【請求項３】
前記駆動回路は、第１トランジスタを含み、
前記第１トランジスタのゲート電極は、前記駆動回路の制御端として第１ノードに接続され、前記第１トランジスタの第１電極は、前記駆動回路の第１端として第２ノードに接続され、前記第１トランジスタの第２電極は、前記駆動回路の第２端として第３ノードに接続され、
前記第１トランジスタは、前記リセット電圧と前記第１電圧とが共に印加される時に前記固定バイアス状態になることを特徴とする請求項１又は２に記載の画素回路。
【請求項４】
前記データ書き込み回路は、第２トランジスタを含み、
前記第２トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第２トランジスタの第１電極は、データ信号端に接続されて前記データ信号を受信するように構成され、前記第２トランジスタの第２電極は、前記第２ノードに接続されることを特徴とする請求項３に記載の画素回路。
【請求項５】
書き込まれる前記データ信号を記憶し且つ前記走査信号に応答して前記駆動回路に対して補償を行うように構成される補償回路を更に含むことを特徴とする請求項３に記載の画素回路。
【請求項６】
前記補償回路は、第３トランジスタと、蓄積コンデンサとを含み、
前記第３トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信するように構成され、前記第３トランジスタの第１電極は、前記第３ノードに接続され、前記第３トランジスタの第２電極は、前記蓄積コンデンサの第１電極に接続され、前記蓄積コンデンサの第２電極は、第１電圧端に接続されるように構成されることを特徴とする請求項５に記載の画素回路。
【請求項７】
前記第１リセット回路は、第４トランジスタを含み、
前記第４トランジスタのゲート電極は、第１リセット制御端に接続されて前記第１リセット信号を受信するように構成され、前記第４トランジスタの第１電極は、前記第１ノードに接続され、前記第４トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成されることを特徴とする請求項３乃至６のいずれか一項に記載の画素回路。
【請求項８】
前記第１発光制御回路は、第５トランジスタを含み、
前記第５トランジスタのゲート電極は、第１発光制御端に接続されて前記第１発光制御信号を受信するように構成され、前記第５トランジスタの第１電極は、第１電圧端に接続されて前記第１電圧を受信するように構成され、前記第５トランジスタの第２電極は、前記第２ノードに接続されることを特徴とする請求項３、４、５、７のいずれか一項に記載の画素回路。
【請求項９】
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路を更に含むことを特徴とする請求項１又は２に記載の画素回路。
【請求項１０】
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路を更に含むことを特徴とする請求項３乃至６のいずれか一項に記載の画素回路。
【請求項１１】
前記第２発光制御回路は、第６トランジスタを含み、
前記第６トランジスタのゲート電極は、第２発光制御端に接続されて前記第２発光制御信号を受信するように構成され、前記第６トランジスタの第１電極は、前記第３ノードに接続され、前記第６トランジスタの第２電極は、第４ノードに接続され、
前記発光素子の第１電極は、前記第４ノードに接続するように構成され、前記発光素子の第２電極は、第２電圧端に接続されて第２電圧を受信するように構成されることを特徴とする請求項１０に記載の画素回路。
【請求項１２】
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端に印加するように構成される第２リセット回路を更に含むことを特徴とする請求項１１に記載の画素回路。
【請求項１３】
前記第２リセット回路は、第７トランジスタを含み、
前記第７トランジスタのゲート電極は、第２リセット制御端に接続されて前記第２リセット信号を受信するように構成され、前記第７トランジスタの第１電極は、前記第４ノードに接続され、前記第７トランジスタの第２電極は、リセット電圧端に接続されて前記リセット電圧を受信するように構成されることを特徴とする請求項１２に記載の画素回路。
【請求項１４】
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端に印加するように構成される第２リセット回路を更に含むことを特徴とする請求項１乃至１０のいずれか一項に記載の画素回路。
【請求項１５】
前記第１発光制御信号と前記第２発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号であることを特徴とする請求項９乃至１３のいずれか一項に記載の画素回路。
【請求項１６】
表示装置であって、
アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号線と、複数本の発光制御線とを含み、
前記画素ユニットの各々は、請求項１に記載の画素回路を含み、
Ｎ（１より大きい整数）行目の走査信号線は、Ｎ行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、
Ｍ（０より大きい整数）列目のデータ信号線は、Ｍ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、
Ｎ−１行目の走査信号線は、Ｎ行目の画素回路における第１リセット回路に接続され、前記Ｎ−１行目の走査信号線に入力される走査信号は、前記第１リセット信号として前記第１リセット回路に提供され、
Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供することを特徴とする表示装置。
【請求項１７】
前記画素回路は、
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路と、
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含み、
Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、
Ｎ＋１行目の走査信号線は、Ｎ行目の画素回路における第２リセット回路に接続され、前記Ｎ＋１行目の走査信号線に入力される走査信号は、前記第２リセット信号として前記第２リセット回路に提供されることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
表示装置であって、
アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号線と、複数本のリセット制御線と、複数本の発光制御線とを含み、
前記画素ユニットの各々は、請求項１に記載の画素回路を含み、
Ｎ（０より大きい整数）行目の走査信号線は、Ｎ行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、
Ｍ（０より大きい整数）列目のデータ信号線は、Ｍ列目の画素回路におけるデータ書き込み回路に接続されて前記データ信号を提供し、
Ｎ行目のリセット制御線は、Ｎ行目の画素回路における第１リセット回路に接続されて前記第１リセット信号を提供し、
Ｎ＋１行目の発光制御線は、Ｎ行目の画素回路における第１発光制御回路に接続されて前記第１発光制御信号を提供することを特徴とする表示装置。
【請求項１９】
前記画素回路は、
前記第１発光制御信号とは異なる第２発光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第２発光制御回路と、
前記第１リセット信号とは異なる第２リセット信号に応答して前記リセット電圧を前記駆動回路の第２端及び前記補償回路に印加するように構成される第２リセット回路とを更に含み、
Ｎ行目の発光制御線は、Ｎ行目の画素回路における第２発光制御回路に接続されて前記第２発光制御信号を提供し、
Ｎ＋１行目のリセット制御線は、Ｎ行目の画素回路における第２リセット回路に接続されて前記第２リセット信号を提供することを特徴とする請求項１８に記載の表示装置。
【請求項２０】
請求項１に記載の画素回路の駆動方法であって、
前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階を含むことを特徴とする画素回路の駆動方法。
【請求項２１】
請求項１２に記載の画素回路の駆動方法であって、
前記第１リセット信号を入力して、前記第１リセット回路をオンし、前記リセット電圧を前記駆動回路の制御端に印加し、前記第１発光制御信号を入力して、前記第１発光制御回路をオンし、前記第１電圧を前記駆動回路の第１端に印加して、前記駆動回路が前記固定バイアス状態になるようにする初期化段階と、
前記走査信号及び前記データ信号を入力して、前記データ書き込み回路、前記駆動回路及び前記補償回路をオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が前記駆動回路に対して補償を行うデータ書き込み及び補償段階と、
前記第２発光制御信号及び前記第２リセット信号を入力して、前記第２発光制御回路及び前記第２リセット回路をオンし、前記駆動回路、前記補償回路及び前記発光素子をリセットするリセット段階と、
前記第１発光制御信号及び前記第２発光制御信号を入力して、前記第１発光制御回路、第２発光制御回路及び前記駆動回路をオンし、前記第２発光制御回路が前記駆動電流を前記発光素子に印加して前記発光素子を発光させる発光段階と
を含むことを特徴とする画素回路の駆動方法。