(57)【要約】【課題】アドレスデータの伝送に必要な配線本数を削減しつつ、アドレスデータの伝送に必要な時間を短縮する。【解決手段】アドレスデータＲＡ１〜ＲＡＭを保持する複数の不揮発性アドレス保持回路１１０と、不揮発性アドレス保持回路１１０の各々に保持されたアドレスデータＲＡ１〜ＲＡＭごとに逐次これらを転送するシリアル転送回路１２０と、シリアル転送回路１２０によって転送されるアドレスデータＲＡ１〜ＲＡＭを逐次受信するシリアル受信回路１３０と、シリアル受信回路１３０によって受信したアドレスデータＲＡ１〜ＲＡＭを保持するアドレスラッチ回路１４０と、アドレスラッチ回路１４０に保持されたアドレスデータＲＡ１〜ＲＡＭの各々と入力アドレスＡＤＤ１とを比較し、これらの一致又は不一致を判定するアドレス比較回路１５０とを備える。【選択図】図３
2010146649.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ不良メモリセルを指定するアドレスデータを保持する複数の不揮発性アドレス保持回路と、
前記不揮発性アドレス保持回路の各々に保持されたアドレスデータごとに逐次これらを転送するシリアル転送回路と、
前記シリアル転送回路によって転送される前記アドレスデータを逐次受信するシリアル受信回路と、
前記シリアル受信回路によって受信した前記複数のアドレスデータをそれぞれ保持する複数のアドレスラッチ回路と、
前記複数のアドレスラッチ回路に保持された前記アドレスデータの各々と入力アドレスとを比較し、これらの一致又は不一致を判定するアドレス比較回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記不良メモリセルを置換する冗長メモリセルと、
前記アドレス比較回路によって一致が判定されたことに応答して、アクセスパスを前記不良メモリセルから前記冗長メモリセルに切り替える切替回路と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレスデータは、レーザーヒューズ素子によって１次救済されたアドレスデータを含んでおり、前記冗長メモリセルによって２次救済することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の不揮発性アドレス保持回路は、前記アドレスデータを電気的に書き込み可能なアンチヒューズ素子を含んでいることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記アドレスデータは、前記不良メモリセルのロウアドレス及びカラムアドレスを含んでいることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
転送クロックを生成するクロックジェネレータをさらに備え、
前記シリアル転送回路は、前記転送クロックに同期して前記アドレスデータの転送を行うことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記クロックジェネレータは、ＤＬＬ回路のリセットを行う制御信号に基づいて動作することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記転送クロックのクロックパルス数をカウントするセット数カウンタをさらに備え、
前記セット数カウンタは、前記カウントの結果が所定の値に到達したことに応じて、前記クロックジェネレータから前記シリアル転送回路への前記転送クロック信号の供給を停止する信号を出力することを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
それぞれ不良メモリセルを指定するＮビットのアドレスデータを保持する複数の不揮発性アドレス保持回路と、
前記不揮発性アドレス保持回路に保持された前記Ｎビットのアドレスデータをパラレルに伝送するためのＮ本の転送配線と、
前記Ｎ本の転送配線を介して伝送された前記Ｎビットのアドレスデータと入力アドレスとを比較し、これらの一致又は不一致を判定するアドレス比較回路と、を備えることを特徴とする半導体記憶装置。
【請求項１０】
前記Ｎビットのアドレスデータは、ロウアドレス及びカラムアドレスを含んでいることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、散発的に発生するビット不良を救済可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。しかしながら、微細化が進むに連れて１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。このような欠陥アドレスは、ウェハ状態で行われる選別試験において検出され、検出された欠陥アドレスに応じてレーザビームを照射することにより、プログラムヒューズを切断する。
【０００４】
しかしながら、このようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。
【０００５】
このような問題を解決する方法として、レーザビームの照射による１次救済に加えて、パッケージング後に発見された少数の不良ビットを２次救済する方法が提案されている。この場合、２次救済するする不良アドレスを記憶する回路としては、レーザビームの照射が必要なレーザーヒューズ回路ではなく、電気的に書き込み可能な不揮発性の記憶回路が用いられる。このような記憶回路としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ回路」を用いることができる。
【０００６】
ここで、パッケージング後に発見される不良ビットの数は、選別試験時に発見される不良ビットに比べて、その数が極めて少数である。このため、アンチヒューズ素子を用いた２次救済は、ワード線単位又はビット線単位での置換を行うのではなく、メモリセル単位での置換を行うことが好ましい。
【０００７】
メモリセル単位での置換を行うためには、不良アドレスの検出においてロウアドレス及びカラムアドレスの両方を参照し、これらが全て一致したことを検出しなければならない。このことは、不良メモリセルを指定するためのアドレスのビット数が非常に大きいことを意味する。つまり、ワード線単位の置換であれば、ロウアドレスの一致を検出すれば足り、カラムアドレスを参照する必要はない。同様に、ビット線単位の置換であれば、カラムアドレスの一致を検出すれば足り、ロウアドレスを参照する必要はない。これに対し、メモリセル単位での置換においては、ロウアドレス及びカラムアドレスの両方を参照する必要があることから、アドレス比較に必要なビット数が必然的に多くなる。その結果、アドレスデータの伝送に必要な配線本数が多くなるという問題があった。
【０００８】
アドレスデータの伝送に必要な配線本数を削減する方法としては、特許文献１に記載された方法が知られている。特許文献１に記載された方法は、レーザーヒューズ回路に記憶されたアドレスデータを１ビットずつ伝送することにより、１本の信号線を用いてアドレスデータの伝送を実現している。
【特許文献１】特開２０００−１８２３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載されているのは、ワード線単位又はビット線単位で置換する１次救済である。上述の通り、１次救済においては、ロウアドレス及びカラムアドレスの一方のみが用いられるため、不良メモリセルを指定するためのアドレスデータのビット数は少なく、したがって、１本の信号線を用いてアドレスデータの伝送を行っても、伝送に要する時間はそれほどかからない。
【００１０】
これに対し、メモリセル単位で置換する２次救済においては、ロウアドレス及びカラムアドレスの両方が用いられるため、アドレスデータのビット数が多い。このため、１本の信号線を用いてアドレスデータの伝送を行うと、伝送に要する時間が長くなってしまい、所定の初期化期間内にアドレスデータの転送が完了しないおそれが生じる。
【００１１】
したがって、アドレスデータの伝送に必要な配線本数を削減しつつ、アドレスデータの伝送に必要な時間を短縮可能な半導体記憶装置が望まれている。
【課題を解決するための手段】
【００１２】
本発明の一側面による半導体記憶装置は、それぞれ不良メモリセルを指定するアドレスデータを保持する複数の不揮発性アドレス保持回路と、不揮発性アドレス保持回路の各々に保持されたアドレスデータごとに逐次これらを転送するシリアル転送回路と、シリアル転送回路によって転送されるアドレスデータを逐次受信するシリアル受信回路と、シリアル受信回路によって受信した複数のアドレスデータをそれぞれ保持する複数のアドレスラッチ回路と、複数のアドレスラッチ回路に保持されたアドレスデータの各々と入力アドレスとを比較し、これらの一致又は不一致を判定するアドレス比較回路と、を備えることを特徴とする。
【００１３】
本発明の他の側面による半導体記憶装置は、それぞれ不良メモリセルを指定するＮビットのアドレスデータを保持する複数の不揮発性アドレス保持回路と、不揮発性アドレス保持回路に保持されたＮビットのアドレスデータをパラレルに伝送するためのＮ本の転送配線と、Ｎ本の転送配線を介して伝送されたＮビットのアドレスデータと入力アドレスとを比較し、これらの一致又は不一致を判定するアドレス比較回路と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、１つの不良メモリセルを指定するアドレスデータを一単位として伝送を行っていることから、アドレスデータの伝送に必要な配線本数を削減しつつ、アドレスデータの伝送に必要な時間を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい実施形態における半導体記憶装置１０の２段階救済の方法を説明するための模式図である。
【００１７】
図１に示すように、本実施形態による半導体記憶装置１０は、外部から入力される入力アドレスＡＤＤを参照し、これに含まれる不良アドレスを救済する１次救済回路１１と、１次救済回路１１による救済後のアドレスＡＤＤ１にさらに含まれる不良アドレスを救済する２次救済回路１２とを有している。
【００１８】
１次救済回路１１は、ウェハ状態で行われる動作試験によって発見される欠陥アドレスを救済するための回路であり、その欠陥アドレスはレーザーヒューズ回路１１ａに保持される。一方、２次救済回路１２は、パッケージング後に発見される欠陥アドレスを救済するための回路であり、その欠陥アドレスはアンチヒューズ回路１２ａに保持される。レーザーヒューズ回路１１ａへの欠陥アドレスの書き込みは、レーザビームの照射によって行われる。これに対し、アンチヒューズ回路１２ａへの欠陥アドレスの書き込みは、アンチヒューズ素子に含まれる絶縁膜に高電圧を印加し、これを絶縁破壊することにより行う。いずれのヒューズ回路１１ａ，１２ａも、不揮発的且つ不可逆的なアドレス記憶が可能である。
【００１９】
１次救済回路１１による救済後のアドレスＡＤＤ１のうち、ロウアドレスについてはロウデコーダ２１に供給され、カラムアドレスについてはカラムデコーダ２２に供給される。ロウデコーダ２１は、メモリセルアレイ２０に含まれるワード線ＷＬを選択するための回路である。カラムデコーダ２２は、メモリセルアレイ２０に含まれるビット線ＢＬを選択するための回路である。ワード線ＷＬとビット線ＢＬの交点には、メモリセルＭＣが配置されている。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路であり、セルトランジスタＴのゲートは対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインは対応するビット線ＢＬに接続されている。
【００２０】
図２（ａ）に示すように、メモリセルアレイ２０内のワード線ＷＬには冗長ワード線ＲＷＬが含まれており、ウェハ状態で行われる動作試験によって不良のあるワード線（又は不良ビットＦに接続されたワード線）が発見されると、これが冗長ワード線ＲＷＬに置換される。この場合、不良のあるワード線を示すロウアドレス（欠陥ロウアドレス）がレーザーヒューズ回路１１ａに書き込まれる。そして、入力アドレスＡＤＤに含まれるロウアドレスが欠陥ロウアドレスと一致した場合には、１次救済回路１１によるアドレス変換が行われ、これにより不良のあるワード線ではなく冗長ワード線ＲＷＬに対して代替アクセスが行われる。
【００２１】
また、図２（ｂ）に示すように、メモリセルアレイ２０内のカラム選択線ＹＳには冗長カラム選択線ＲＹＳ線が含まれており、ウェハ状態で行われる動作試験によって不良のあるビット線（又は不良ビットＦに接続されたビット線）が発見されると、これに対応するカラム選択線ＹＳが冗長カラム選択線ＲＹＳに置換される。この場合、不良のあるビット線を示すカラムアドレス（欠陥カラムアドレス）がレーザーヒューズ回路１１ａに書き込まれる。そして、入力アドレスＡＤＤに含まれるカラムアドレスが欠陥カラムアドレスと一致した場合には、１次救済回路１１によるアドレス変換が行われ、これにより不良のあるビット線に対応するカラム選択線ＹＳではなく、冗長ビット線ＲＢＬに対応する冗長カラム選択線ＲＹＳが選択される。
【００２２】
このように、１次救済回路１１を用いアドレス救済においては、メモリセルアレイ２０内の冗長ワード線及び冗長ビット線が用いられる。
【００２３】
さらに、１次救済回路１１による救済後のアドレスＡＤＤ１は、２次救済回路１２にも供給される。２次救済回路１２は、１次救済回路１１によるアドレス救済を行った後、パッケージング時における熱ストレスなどにより散発的に発生する不良ビットを救済するための回路である。図２（ｃ）に示すように、２次救済回路１２による不良ビットの置換は、メモリセルアレイ２０の外部に設けられた冗長メモリセル３２が用いられる。
【００２４】
２次救済回路１２は、メモリセル単位の不良ビットを救済するものであるから、不良アドレスの検出には、ロウアドレスとカラムアドレスの両方が必要である。したがって、アンチヒューズ回路１２ａには、不良ビットを特定するために、ロウアドレスとカラムアドレスの両方を含むアドレスデータが書き込まれる。そして、１次救済後のアドレスＡＤＤ１とアンチヒューズ回路１２ａに書き込まれたアドレスが一致すると、ヒット判定信号ＨＩＴが活性化する。ヒット判定信号ＨＩＴが活性化すると、冗長ラッチ回路３０に含まれる切替回路３１によって、アクセスパスが不良メモリセルから冗長メモリセル３２に切り替えられる。これにより、メモリセルアレイ２０に含まれる不良ビットではなく、冗長メモリセル３２に対して代替アクセスがなされる。冗長メモリセル３２は例えばＳＲＡＭセルからなり、メインアンプ４０が設けられた回路領域に配置される。
【００２５】
図１に示すように、本実施形態による半導体記憶装置１０はＭＲＳ回路５０をさらに備えている。ＭＲＳ回路５０は、外部からモードレジスタセットコマンド（ＭＲＳコマンド）が入力されると、外部からアドレス信号として入力される所定のコードに応じて半導体記憶装置１０の各種動作モードを設定する信号を生成する回路である。図１では、ＭＲＳ回路５０が生成する信号の一つとして、ＤＬＬ回路のリセット信号（ＲＳＴ）を示している。後述するように、本実施形態ではＤＬＬ回路のリセット信号（ＲＳＴ）をアンチヒューズ回路１２ａの制御信号としても用いるため、ＤＬＬ回路のリセット信号（ＲＳＴ）がアンチヒューズ回路１２ａにも供給される構成となっている。
【００２６】
図３は、２次救済回路１２及びアンチヒューズ回路１２ａの大まかなブロック図である。
【００２７】
図３に示すように、アンチヒューズ回路１２ａは、Ｍ個のアンチヒューズ素子群１１０１〜１１０Ｍと、シリアル転送回路１２０とを備えている。アンチヒューズ素子群１１０１〜１１０Ｍは、不良メモリセルを指定するアドレスデータＲＡ１〜ＲＡＭをそれぞれ保持する回路であり、不揮発性アドレス保持回路を構成する。したがって、アンチヒューズ素子群１１０１〜１１０Ｍは、Ｍ個の不良アドレスを記憶することが可能である。
【００２８】
アンチヒューズ素子群１１０１〜１１０Ｍから出力されるアドレスデータＲＡ１〜ＲＡＭは、シリアル転送回路１２０によって２次救済回路１２に転送される。これらアドレスデータＲＡ１〜ＲＡＭは、それぞれロウアドレス、カラムアドレス、バンクアドレスの他、これらアドレスが有効か否かを示すイネーブルビットによって構成されている。これらロウアドレス、カラムアドレス、バンクアドレス及びイネーブルビットの合計は、Ｎビットである。
【００２９】
一方、２次救済回路１２は、シリアル転送回路１２０によって転送されるアドレスデータＲＡ１〜ＲＡＭを受信するシリアル受信回路１３０と、シリアル受信回路１３０によって受信したアドレスデータＲＡ１〜ＲＡＭを保持するアドレスラッチ回路１４０と、アドレスラッチ回路１４０に保持されたアドレスデータＲＡ１〜ＲＡＭの各々と１次救済回路１１による救済後の入力アドレスＡＤＤ１とを比較し、これらの一致又は不一致を判定するアドレス比較回路１５０とを備えている。アドレス比較回路１５０への入力アドレスＡＤＤ１は、ロウアドレスＸＡ、カラムアドレスＹＡ及びバンクアドレスＢＡを含んでいる。アドレス比較回路１５０は、上記比較の結果、アドレスＡＤＤ１とアドレスデータＲＡ１〜ＲＡＭのいずれかが一致すれば、該アドレスが不良アドレスであることを示すヒット判定信号ＨＩＴを活性化させる。ヒット判定信号ＨＩＴは、図１に示した冗長ラッチ回路３０に供給される。
【００３０】
図３に示すように、シリアル転送回路１２０とシリアル受信回路１３０とは、Ｎ本の転送配線１６０を介して接続されている。つまり、転送配線１６０の本数（＝Ｎ）は、アドレスデータＲＡ１〜ＲＡＭの各々を構成するビット数（＝Ｎ）に等しい。そして、後述するように、シリアル転送回路１２０はＮビットのアドレスデータＲＡ１〜ＲＡＭを転送配線１６０に逐次送出し、シリアル受信回路１３０は転送配線１６０を介して供給されるＮビットのアドレスデータＲＡ１〜ＲＡＭを逐次受信する。つまり、救済アドレス単位でシリアルに転送を行う。
【００３１】
ここで、２次救済回路１２とアンチヒューズ回路１２ａは、互いに隣接して配置されるのではなく、チップ上の離れた領域に配置される。これは、アンチヒューズ回路１２ａに含まれるアンチヒューズ素子のサイズが比較的大きいことから、図３に示す回路の全てをチップ上の一領域にまとめて配置することが困難だからである。
【００３２】
図４は、図３に示す回路をより詳細に示す図である。
【００３３】
図４に示すように、シリアル転送回路１２０はＮ個のシフトレジスタ１２０１〜１２０Ｎによって構成されている。シフトレジスタ１２０１〜１２０Ｎの各々はＭビット構成である。つまり、アンチヒューズ素子群１１０１〜１１０Ｍの数と等しい。アンチヒューズ素子群１１０１〜１１０Ｍからシフトレジスタ１２０１〜１２０Ｎへのアドレスデータの転送はパラレルに行われ、それぞれシフトレジスタ１２０１〜１２０Ｎの対応するビットにロードされる。例えば、１番目のアンチヒューズ素子群１１０１に保持されたアドレスデータは、シフトレジスタ１２０１〜１２０Ｎの１番目のビットにロードされ、２番目のアンチヒューズ素子群１１０２に保持されたアドレスデータは、シフトレジスタ１２０１〜１２０Ｎの２番目のビットにロードされる。
【００３４】
また、シリアル受信回路１３０もＮ個のシフトレジスタ１３０１〜１３０Ｎによって構成されており、シフトレジスタ１３０１〜１３０Ｎの各々はＭビット構成である。そして、シリアル転送回路１２０を構成するシフトレジスタ１２０１〜１２０Ｎと、シリアル受信回路１３０を構成するシフトレジスタ１３０１〜１３０Ｎとは、Ｎ本の転送配線１６０１〜１６０Ｎによってそれぞれ接続されている。つまり、対応する２つのシフトレジスタは、１本の転送配線１６０ｉ（ｉ＝１〜Ｎ）によって接続されている。
【００３５】
シリアル転送回路１２０からシリアル受信回路１３０へのアドレスデータの転送動作は、クロックジェネレータ１７０によって制御される。クロックジェネレータ１７０は、外部から供給される外部クロックＣＫと、後述するロードイネーブル信号ＬＥＮに基づき、転送クロックＴＣＫを発生する。転送クロックＴＣＫは、バッファ１７１を介してシリアル転送回路１２０及びシリアル受信回路１３０に供給される。そして、シリアル転送回路１２０は、転送クロックＴＣＫに同期してアドレスデータＲＡ１〜ＲＡＭの転送をシリアルに行う。同様に、シリアル受信回路１３０は、転送クロックＴＣＫに同期してアドレスデータＲＡ１〜ＲＡＭをシリアルに受信する。
【００３６】
転送クロックＴＣＫは、セット数カウンタ１７２にも供給される。セット数カウンタ１７２は、転送クロックＴＣＫをカウントし、そのカウントの結果が予め設定された所定の値に到達すると、ストップ信号ＳＴＰをバッファ１７１に出力する。ストップ信号ＳＴＰを受けてバッファ１７１は転送クロックＴＣＫの供給を停止する。本実施形態においては、セット数カウンタ１７２に予め設定される数はＭである。
【００３７】
シリアル受信回路１３０に転送された複数のアドレスデータは、アドレスラッチ回路１４０にパラレルにロードされる。アドレスラッチ回路１４０は、Ｍ個のアドレスラッチ回路１４０１〜１４０Ｍによって構成されており、それぞれ１つの不良ビットに対応するアドレスデータをラッチする。アドレスラッチ回路１４０１〜１４０Ｍはアドレスデータを揮発的に保持する回路であり、この点においてアドレスデータを不揮発的に保持するアンチヒューズ素子群１１０１〜１１０Ｍとは異なる。このような相違点により、記憶するアドレスデータのデータサイズは同じであるが、チップ上の占有面積については、アンチヒューズ素子群１１０１〜１１０Ｍよりもアドレスラッチ回路１４０１〜１４０Ｍの方が大幅に小さい。
【００３８】
そして、アドレスラッチ回路１４０１〜１４０ＭにそれぞれラッチされたアドレスデータＲＡ１〜ＲＡＭは、アドレス比較回路１５０によって入力アドレスＡＤＤ１と比較される。上述の通り、入力アドレスＡＤＤ１はロウアドレスＸＡ、カラムアドレスＹＡ及びバンクアドレスＢＡからなり、これらの全てがアドレスデータＲＡ１〜ＲＡＭのいずれかと一致した場合に、ヒット判定信号ＨＩＴが活性化する。
【００３９】
図５は、アンチヒューズ素子群１１０に含まれる１ビット分の記憶回路２００の構成を示すブロック図である。
【００４０】
図５に示すように、１ビット分の記憶回路２００は、図１に示したＭＲＳ回路５０から供給される制御信号ＲＳＴ及び外部クロックＣＫを受けて、ロードイネーブル信号ＬＥＮを生成する制御回路２０１を備えている。制御信号ＲＳＴは、ＤＬＬ回路のリセットを行う信号であり、半導体記憶装置の初期化時において活性化する。ロードイネーブル信号ＬＥＮは、図４に示したクロックジェネレータ１７０に供給されるとともに、アンチヒューズ素子２０２及びセンスアンプ回路２０３にも供給される。
【００４１】
アンチヒューズ素子２０２は、絶縁破壊によって１ビットのデータを不可逆的且つ不揮発的に記憶することが可能な素子であり、レーザーヒューズとは異なり、電気的な書き込みが可能である。アンチヒューズ素子２０２へのデータの書き込みは、制御回路２０１による制御のもと、レベル変換回路２０４によってアンチヒューズ素子２０２に含まれる絶縁膜に高電圧ＷＲＩＴＥを印加することにより行う。
【００４２】
アンチヒューズ素子２０２に書き込まれたデータは、ロードイネーブル信号ＬＥＮの活性化に応答して読み出され、センスアンプ回路２０３によって増幅される。増幅されたデータは、データラッチ２０５に取り込まれ、ヒューズデータＤＡＴＡとして出力される。ヒューズデータＤＡＴＡは、アドレスデータＲＡ１〜ＲＡＭの１ビットである。
【００４３】
図６は、本実施形態による半導体記憶装置１０の救済制御動作を示すタイミングチャートである。
【００４４】
図６に示すように、１次救済及び２次救済に用いられるアドレスデータのロードは、いずれも半導体記憶装置１０の初期動作（Initialization）期間に実施される。
【００４５】
１次救済に用いられるアドレスデータのロードは、電源の投入（Power On）又はリセット（Reset）の直後から、モードレジスタセット（ＭＲＳ）コマンドが入力されるまでの期間に実施される。この期間は比較的長い期間、例えば７００μｓｅｃを確保することが可能である。１次救済アドレスのロードは、約２００μｓｅｃ程度で完了する。
【００４６】
２次救済に用いられるアドレスデータのロードは、１つのモードレジスタセット期間中に実施される。本実施形態では、モードレジスタセットによる設定動作の一つであるDLL Reset期間中に行われる。DLL Reset期間は、ＤＬＬ回路をロックさせる必要があるために、他の設定動作と比較して長い期間を要する。具体的には、他の設定動作の多くは４ｔＣＫ（ｔＣＫは１クロックサイクル）で完了するが、DLL Reset期間は５１２ｔＣＫを要する。本実施形態では、これを利用して２次救済アドレスのロードを行っている。
【００４７】
しかしながら、他の設定動作と比較して長い期間を確保することが可能であるDLL Reset期間でも、電源の投入（Power On）又はリセット（Reset）の直後から、モードレジスタセット（ＭＲＳ）コマンドが入力されるまでの期間、すなわち、１次救済アドレスのロード期間と比較すると非常に短い。さらに、２次救済アドレスのロードにおいては、アンチヒューズ素子２０２に保持されたデータをセンスアンプ回路２０３によって増幅するための増幅期間を確保することも必要である。このため、１本の転送配線を用いてアドレスデータを１ビットずつ２次救済回路１２に転送するほどの時間的余裕はない。
【００４８】
図７は、２次救済アドレスのロード動作を示すタイミングチャートである。
【００４９】
図７に示すように、所定のモードレジスタセット（ＭＲＳ）コマンドが発行され、これによってＤＬＬ回路をリセットするための制御信号ＲＳＴが活性化すると、図５に示した制御回路２０１によってロードイネーブル信号ＬＥＮが一定期間活性化する。図７に示す例では、ロードイネーブル信号ＬＥＮの活性化期間は約２００ｎｓｅｃである。かかる期間は、制御信号ＲＳＴを遅延させる遅延回路によって規定することができる。これにより、アンチヒューズ素子２０２に記憶されていたデータがセンスアンプ回路２０３によって増幅され、データラッチ２０５に保持される。さらに、図４に示したアンチヒューズ素子群１１０１〜１１０Ｍからシリアル転送回路１２０にアドレスデータＲＡ１〜ＲＡＭが出力され、シリアル転送回路１２０を構成するＮ個のシフトレジスタ１２０１〜１２０Ｎにロードされる。
【００５０】
そして、ロードイネーブル信号ＬＥＮが非活性化すると、クロックジェネレータ１７０は、外部クロックＣＫに同期した転送クロックＴＣＫの出力を開始する。これにより、シリアル転送回路１２０とシリアル受信回路１３０との間でアドレスデータの転送が行われる。アドレスデータの転送は、上述の通り、Ｎ本の転送配線１６０を用いて１つの不良ビットに対応するアドレスデータごとに行われる。つまり、転送クロックＴＣＫが活性化するたびに、１つのアドレスデータがパラレル転送される。したがって、全てのアドレスデータのシリアル転送を完了するためには、転送クロックＴＣＫがＭ回活性化する必要がある。
【００５１】
そして、転送クロックＴＣＫがＭ回活性化すると、これがセット数カウンタ１７２によって検出され、ストップ信号ＳＴＰが出力される。これにより、シリアル転送回路１２０及びシリアル受信回路１３０への転送クロックＴＣＫの供給が停止される。そして、シリアル受信回路１３０に転送されたアドレスデータがアドレスラッチ回路１４０にロードされ、アドレス比較回路１５０による不良アドレスの検出が可能な状態となる。
【００５２】
このように、本実施形態においては、Ｎ本の転送配線１６０を用いてＮビットからなる１つのアドレスデータをパラレルに転送するとともに、これをＭ回に亘ってシリアルに転送していることから、転送配線１６０の本数を削減しつつ、アドレスデータの伝送に必要な時間を短縮することが可能となる。
【００５３】
図８は、比較のために１本の転送配線を用いて２次救済アドレスのロードを行う例を示すタイミングチャートである。
【００５４】
図８に示すように、１本の転送配線を用いてアドレスデータを１ビットずつ転送すると、全てのアドレスデータを転送するのに要するクロック数はＮ×Ｍ回となり、本実施形態に比べてＮ倍の時間が必要となる。そして、１次救済とは異なり、２次救済においてはアドレスデータにロウアドレス及びカラムアドレスの両方が含まれているため、１つの不良ビットを特定するためのアドレスデータのビット数（＝Ｎ）が大きい。その結果、DLL Reset期間中に転送が完了しないおそれが生じる。
【００５５】
これに対し、本実施形態では、Ｎ本の転送配線１６０を用いていることから、このような問題が生じることはない。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５７】
例えば、上記実施形態においては、不揮発性アドレス保持回路としてアンチヒューズ素子群を用いているが、アドレスデータを不揮発的且つ不可逆的に記憶可能な回路であれば、アンチヒューズ以外の回路を用いても構わない。
【図面の簡単な説明】
【００５８】
【図１】本発明の好ましい実施形態における半導体記憶装置１０の２段階救済の方法を説明するための模式図である。
【図２】（ａ）は１次救済によるワード線置換、（ｂ）は１次救済によるビット線置換、（ｃ）は２次救済によるメモリセル置換をそれぞれ説明するための模式図である。
【図３】２次救済回路１２及びアンチヒューズ回路１２ａの大まかなブロック図である。
【図４】図３に示す回路をより詳細に示す図である。
【図５】アンチヒューズ素子群１１０に含まれる１ビット分の記憶回路２００の構成を示すブロック図である。
【図６】半導体記憶装置１０の救済制御動作を示すタイミングチャートである。
【図７】２次救済アドレスのロード動作を示すタイミングチャートである。
【図８】比較例による２次救済アドレスのロード動作を示すタイミングチャートである。
【符号の説明】
【００５９】
１０      半導体記憶装置
１１      １次救済回路
１１ａ    レーザーヒューズ回路
１２      ２次救済回路
１２ａ    アンチヒューズ回路
２０      メモリセルアレイ
２１      ロウデコーダ
２２      カラムデコーダ
３０      冗長ラッチ回路
３１      切替回路
３２      冗長メモリセル
４０      メインアンプ
５０      ＭＲＳ回路
１１０    アンチヒューズ素子群
１２０    シリアル転送回路
１２０１〜１２０Ｎ    シフトレジスタ
１３０    シリアル受信回路
１３０１〜１３０Ｎ    シフトレジスタ
１４０    アドレスラッチ回路
１５０    アドレス比較回路
１６０    転送配線
１７０    クロックジェネレータ
１７１    バッファ
１７２    セット数カウンタ
２００    記憶回路
２０１    制御回路
２０２    アンチヒューズ素子
２０３    センスアンプ回路
２０４    レベル変換回路
２０５    データラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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