【手続補正書】
【提出日】平成17年8月11日(2005.8.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜と、
前記素子形成領域の前記半導体基板の前記主表面上に形成された第１の絶縁膜と、
前記分離絶縁膜に形成されたトレンチと、
前記第１の絶縁膜の表面および前記分離絶縁膜の表面上に前記トレンチの開口周近傍まで形成された第１の導電層と、
前記第１の導電層の端部に接して設けられ、前記トレンチ内側壁に沿って前記第１の導電層の上表面から前記トレンチの底面まで連続して形成された側壁導電層と、
前記第１の導電層を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜表面に沿って形成された第２の導電層とを備える、半導体装置。
【請求項２】
半導体基板の主表面に設けられた素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜と、
前記素子形成領域の前記半導体基板の前記主表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜および前記分離絶縁膜の上に形成された第１の導電層と、
前記第１の導電層の端部に接して設けられ、前記第１の導電層の上表面から前記分離絶縁膜まで連続して形成された側壁導電層と、
前記第１の導電層および側壁導電層の表面に沿って形成された第２の絶縁膜と、
前記第２の絶縁膜の表面に沿って形成された第２の導電層とを備える、半導体装置。
【請求項３】
前記第１の導電層の上表面および前記第２の導電層の下面が凹凸状である、請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、
前記素子形成領域の前記半導体基板の前記主表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面および前記分離絶縁膜の表面に沿って第１の導電層を形成する工程と、
前記第１の導電層を前記分離酸化膜上の所定の領域でエッチングすることにより第２の導電層を形成し、さらに、前記分離酸化膜をエッチングし、前記分離酸化膜にトレンチを形成する工程と、
前記第２の導電層を覆い、かつ、前記トレンチの内周面に沿うように第３の導電層を形成する工程と、
前記第２の導電層の上部を除去するまで前記第３の導電層および前記第２の導電層をエッチバックすることにより、前記第２の導電層の上部が除去された第４の導電層と、前記第４の導電層の端部および前記トレンチの内周側面に沿うように、前記第３の導電層の残部からなり、前記第４の導電層の上表面から前記トレンチの底面まで連続する側壁導電層を形成する工程と、
露出した前記トレンチの底面、前記第４の導電層および前記側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備える、半導体装置の製造方法。
【請求項５】
半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、
前記素子形成領域に前記半導体基板の前記主表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面および前記分離絶縁膜の表面に沿って第１の導電層を形成する工程と、
前記第１の導電層を前記分離酸化膜の表面が露出する程度までエッチングすることにより第２の導電層を形成する工程と、
前記第２の導電層および前記分離酸化膜の露出した表面を覆うように第３の導電層を形成する工程と、
前記第２の導電層の上部を除去するまで前記第３の導電層および前記第２の導電層をエッチバックすることにより、前記第２の導電層の上部が除去された第４の導電層と、該第４の導電層の端部に、前記第３の導電層の残部からなり、前記第４の導電層の上表面から前記分離酸化膜の上面まで連続する側壁導電層とを形成する工程と、
露出した部分の前記分離酸化膜、前記第４の導電層および前記側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備える、半導体装置の製造方法。
【請求項６】
前記第４の導電層および前記側壁導電層が多結晶シリコン膜からなり、該多結晶シリコン膜の上表面を熱燐酸を用いて粗面化する工程をさらに備える、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、
前記素子形成領域の前記半導体基板の前記主表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面および前記分離絶縁膜の表面に沿って第１の導電層を形成する工程と、
前記第１の導電層を前記分離酸化膜上の所定の領域でエッチングすることにより第２の導電層を形成し、さらに、前記分離酸化膜をエッチングし、前記分離酸化膜にトレンチを形成する工程と、
前記第２の導電層を覆い、かつ、前記トレンチの内周面に沿うように非晶質シリコン膜からなる第３の導電層を形成する工程と、
前記第３の導電層の下部を残し、前記第３の導電層の上部をエッチバックし、前記第２の導電層および前記第３の導電層からなる第４の導電層を形成する工程と、
前記第４の導電層の端部および前記トレンチの内周側面に沿うように、前記第４の導電層の上表面から前記トレンチの底面まで連続する非晶質シリコン膜からなる側壁導電層を形成する工程と、
前記第４の導電層および前記側壁導電層の上表面に、Ｓｉ2Ｈ6を気相分解することにより多結晶シリコンの核を形成し、加熱することにより多結晶シリコンの核を成長させて、前記第４の導電層および前記側壁絶縁膜を多結晶化して粗面化する工程と、
露出した前記トレンチの底面、粗面化された前記第４の導電層および前記側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備える、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【課題を解決するための手段】
請求項１に記載の本発明の半導体装置は、半導体基板の主表面に形成された素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜と、素子形成領域の半導体基板の主表面上に形成された第１の絶縁膜と、分離絶縁膜に形成されたトレンチと、第１の絶縁膜の表面および分離絶縁膜の表面上にトレンチの開口周近傍まで形成された第１の導電層と、第１の導電層の端部に接して設けられ、トレンチ内側壁に沿って第１の導電層の上表面からトレンチの底面まで連続して形成された側壁導電層と、第１の導電層を覆うように形成された第２の絶縁膜と、第２の絶縁膜表面に沿って形成された第２の導電層とを備えている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項２に記載の本発明の半導体装置は、半導体基板の主表面に設けられた素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜と、素子形成領域の半導体基板の主表面上に形成された第１の絶縁膜と、第１の絶縁膜および分離絶縁膜の上に形成された第１の導電層と、第１の導電層の端部に接して設けられ、第１の導電層の上表面から分離絶縁膜まで連続して形成された側壁導電層と、第１の導電層および側壁導電層の表面に沿って形成された第２の絶縁膜と、第２の絶縁膜の表面に沿って形成された第２の導電層とを備えている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
請求項４に記載の本発明の半導体装置の製造方法は、半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、素子形成領域の半導体基板の主表面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の表面および分離絶縁膜の表面に沿って第１の導電層を形成する工程と、第１の導電層を分離酸化膜上の所定の領域でエッチングすることにより第２の導電層を形成し、さらに、分離酸化膜をエッチングし、分離酸化膜にトレンチを形成する工程と、第２の導電層を覆い、かつ、トレンチの内周面に沿うように第３の導電層を形成する工程と、第２の導電層の上部を除去するまで第３の導電層および第２の導電層をエッチバックすることにより、第２の導電層の上部が除去された第４の導電層と、第４の導電層の端部およびトレンチの内周側面に沿うように、第３の導電層の残部からなり、第４の導電層の上表面からトレンチの底面まで連続する側壁導電層を形成する工程と、露出したトレンチの底面、第４の導電層および側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備えている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項５に記載の本発明の半導体装置の製造方法は、半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、素子形成領域に半導体基板の主表面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の表面および分離絶縁膜の表面に沿って第１の導電層を形成する工程と、第１の導電層を分離酸化膜の表面が露出する程度までエッチングすることにより第２の導電層を形成する工程と、第２の導電層および分離酸化膜の露出した表面を覆うように第３の導電層を形成する工程と、第２の導電層の上部を除去するまで第３の導電層および第２の導電層をエッチバックすることにより、第２の導電層の上部が除去された第４の導電層と、この第４の導電層の端部に、第３の導電層の残部からなり、第４の導電層の上表面から分離酸化膜の上面まで連続する側壁導電層とを形成する工程と、露出した部分の分離酸化膜、第４の導電層および側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備えている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
請求項７に記載の本発明の半導体装置の製造方法は、半導体基板の主表面上に素子形成領域を他の素子形成領域と分離形成するための分離絶縁膜を形成する工程と、素子形成領域の半導体基板の主表面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の表面および分離絶縁膜の表面に沿って第１の導電層を形成する工程と、第１の導電層を分離酸化膜上の所定の領域でエッチングすることにより第２の導電層を形成し、さらに、分離酸化膜をエッチングし、分離酸化膜にトレンチを形成する工程と、第２の導電層を覆い、かつ、トレンチの内周面に沿うように非晶質シリコン膜からなる第３の導電層を形成する工程と、第３の導電層の下部を残し、第３の導電層の上部をエッチバックし、第２の導電層および第３の導電層からなる第４の導電層を形成する工程と、第４の導電層の端部およびトレンチの内周側面に沿うように、第４の導電層の上表面からトレンチの底面まで連続する非晶質シリコン膜からなる側壁導電層を形成する工程と、第４の導電層および側壁導電層の上表面に、Ｓｉ2Ｈ6を気相分解することにより多結晶シリコンの核を形成し、加熱することにより多結晶シリコンの核を成長させて、第４の導電層および側壁絶縁膜を多結晶化して粗面化する工程と、露出したトレンチの底面、粗面化された第４の導電層および側壁導電層の表面を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の表面を覆うように第５の導電層を形成する工程とを備えている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
その後、レジスト１２を除去する。次に、図２に示すように、不純物がドープされた膜厚１０００Åの多結晶シリコン膜１３を多結晶シリコン膜４ａ，４ｂ，４ｃの表面およびトレンチ１０の表面を覆うように堆積させる。その後、多結晶シリコン膜１３のエッチングを行い、分離酸化膜２に形成されたトレンチ１０の側壁に沿って、不純物がドープされた多結晶シリコン膜からなる導電性を有する側壁導電層１３ａ，１３ｂ，１３ｃを形成する。また、側壁導電層１３ａ，１３ｂ，１３ｃの形成と同時に、多結晶シリコン膜４ａ，４ｂ，４ｃの上部を少し削り、多結晶シリコン膜４ｄ，４ｅ，４ｆを形成する。それにより、多結晶シリコン膜４ｄ，４ｅ，４ｆの角部に電界集中が発生することを防止するために、多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設けられ、多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面からトレンチ１０の底面まで連続する凸状の曲面で形成された表面を有する側壁導電層１３ａ，１３ｂ，１３ｃおよび多結晶シリコン膜４ｄ，４ｅ，４ｆからなるフローティングゲート電極３４ａ，３４ｂ，３４ｃを形成し、図３に示す状態となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
次に、本実施の形態の半導体装置の構造を図４を用いて説明する。本実施の形態の半導体装置は、半導体基板１に分離形成された素子形成領域となる分離酸化膜２と、素子形成領域の半導体基板１の主表面上に形成された、膜厚１００Åのゲート絶縁膜３と、分離酸化膜２に形成されたトレンチ１０と、ゲート酸化膜３の上面、および、分離酸化膜２の表面に沿って形成された、端部に角部を有する多結晶シリコン膜４ｄ，４ｅ，４ｆと、電界集中を防止するために、多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に、多結晶シリコン膜４ｄ，４ｅ，４ｆのそれぞれの上表面からトレンチ１０の底面まで連続して設けられた凸状の曲面からなる表面を有する導電性の側壁導電層１３ａ，１３ｂ，１３ｃとを備えている。これら、多結晶シリコン膜４ｄ，４ｅ，４ｆと側壁導電層１３ａ，１３ｂ，１３ｃとからフローティングゲート電極３４ａ，３４ｂ，３４ｃが構成されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
また、本実施の形態では、図３に示すように、多結晶シリコン膜４ｄ，４ｅ，４ｆの側面に側壁導電層１３ａ，１３ｂ，１３ｃを形成するため、フローティングゲート電極３４ａ，３４ｂ，３４ｃは、鋭角を形成する部分がない。その結果、フローティングゲート電極３４ａ，３４ｂ，３４ｃの一部で電界集中の発生を抑制でき、フローティングゲート電極３４ａ，３４ｂ，３４ｃの上でＯＮＯ膜５が薄くなれば発生すると予想されるＯＮＯ膜５の絶縁性の低下を防止できる。また、本実施の形態では、図５に示すように、ＯＮＯ膜５が、多結晶シリコン膜４ｄ，４ｅ，４ｆの両端では、端部の角部に丸みを持たせるよう形成された側壁導電層１３ａ，１３ｂ，１３ｃの表面上に形成されるため、図６に示すように、ＯＮＯ膜５をエッチバックする工程で、ＯＮＯ膜５は、全てエッチングされてしまい、図３０で示したようなＯＮＯ膜１０５の角状の残渣１１５ａ，１１５ｂ，１１５ｃは残らない。これは、従来では、図２５に示すように、本実施の形態のような側壁導電層１３ａ，１３ｂ，１３ｃが形成されず、ＯＮＯ膜１０５はその垂直成分が長かったが、本実施の形態では、図３に示すように、側壁導電層１３ａ，１３ｂ，１３ｃが、多結晶シリコン膜４ｄ，４ｅ，４ｆの側面に形成されることにより、ＯＮＯ膜５の半導体基板１に対して垂直方向に形成される成分が短くなるため、異方性エッチングにより、ＯＮＯ膜５は、ほぼ全て除去されるからである。その結果、ＯＮＯ膜の残渣による歩留まりの低下およびフローティングゲート電極同士の短絡を防止できる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
その後、図１の状態からレジスト１２を除去する。次に、図８に示すように、不純物がドープされていない膜厚１０００Åの非晶質シリコン膜１４を多結晶シリコン膜４ａ，４ｂ，４ｃおよびトレンチ１０の表面を覆うように堆積させる。その後、非晶質シリコン膜１４のエッチングを行い、非結晶シリコン膜１４の上部を削り、多結晶シリコン膜４ａ，４ｂ，４ｃの上に非結晶シリコン膜１４ｄ，１４ｅ，１４ｆを形成する。また、非結晶シリコン膜１４ｄ，１４ｅ，１４ｆの形成と同時に、分離酸化膜２に形成されたトレンチ１０の内周側面に沿って、非結晶シリコン膜１４ｄ，１４ｅ，１４ｆの上面からトレンチ１０の底面まで連続する凸状の曲面で形成された非晶質シリコン膜からなる側壁導電層１４ａ，１４ｂ，１４ｃを形成し、図９に示す状態となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
次に、本実施の形態の半導体装置の構造を図１１を用いて説明する。本実施の形態の半導体装置は、ＯＮＯ膜５の上下面、すなわち、フローティングゲート電極２４ａ，２４ｂ，２４ｃの上面およびコントロールゲート電極６７の下面に凹凸を備えていること以外は、実施の形態１の半導体装置の構造と同様である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
このような構造を備えることにより、フローティングゲート電極２４ａ，２４ｂ，２４ｃとコントロールゲート電極６７との対向する面積がより大きくなる。それにより、カップリング比がより大きくなるため、半導体基板１とコントロール電極６７との間の電位差が一定でも、フローティングゲート電極２４ａ，２４ｂ，２４ｃとコントロールゲート電極６７との間の電位差がより大きくなり、フローティングゲート電極２４ａ，２４ｂ，２４ｃへの電子の引き抜きがさらに高速で行える。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
また、本実施の形態では、粗面化された後に熱処理によって、活性領域上に形成された不純物がドープされた多結晶シリコン膜４ａ，４ｂ，４ｃから側壁導電層１４ａ，１４ｂ，１４ｃへ不純物がドープされる例を示したが、フローティングゲート電極２４ａ，２４ｂ，２４ｃの粗面化完了後に、たとえば、Ｐを多結晶シリコン膜４ａ，４ｂ，４ｃであった部分に２０ｋｅＶで４×１０15ｃｍ-12程度のイオン注入を行い、その後の熱処理によって活性化させて、側壁導電層１４ａ，１４ｂ，１４ｃであった部分に不純物をドープさせてもよい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
また、図１２に示すように、フローティングゲート電極２４ａ，２４ｂ，２４ｃの表面に凹凸が形成される場合も実施の形態１と同様に、図１３に示すように、エッチング工程でＯＮＯ膜５は全て除去される。それにより、図１４に示すように、ＯＮＯ膜５およびフローティングゲート電極２４ａ，２４ｂ，２４ｃとならない部分の多結晶シリコン膜２４ａ，２４ｂ，２４ｃを完全に除去でき、エッチング残渣は残らない。その結果、残渣による歩留まりの低下およびフローティングゲート電極同士の短絡を防止できる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
（実施の形態３）
本発明の実施の形態３の半導体装置およびその製造方法を図１５〜図１７を用いて説明する。本実施の形態の半導体装置の製造方法は、以下に示すとおりである。まず、従来と同様の分離酸化膜２にトレンチ１０を有していない状態で、図１５に示すように、多結晶シリコン膜４ａ，４ｂ，４ｃおよび分離酸化膜２の表面を覆うように、多結晶シリコン膜１３を形成する。その後、図１６に示すように、多結晶シリコン膜１３をエッチバックして側壁導電層１３ａ，１３ｂ，１３ｃを形成するとともに、多結晶シリコン膜４ａ，４ｂ，４ｃの上部を少し削り、多結晶シリコン膜４ｄ，４ｅ，４ｆを形成する。このとき、側壁導電層１３ａ，１３ｂ，１３ｃは、多結晶シリコン膜４ｄ，４ｅ，４ｆの角部に電界集中が発生することを防止するために、多結晶シリコン膜４ｄ，４ｅ，４ｆの端部に接して設けられ、多結晶シリコン膜４ｄ，４ｅ，４ｆの上表面から分離酸化膜２まで連続する凸状の曲面で形成された表面を有する。その後、多結晶シリコン膜４ｄ，４ｅ，４ｆと側壁導電層１３ａ，１３ｂ，１３ｃとを覆うように、ＯＮＯ膜５を形成し、コントロールゲート電極６７を構成する多結晶シリコン膜６およびタングステンシリサイド膜７を形成する。次に、ＣＶＤ酸化膜８をタングステンシリサイド膜７の上に形成し、図１７に示すような状態となる。その後、実施の形態１および２と同様の工程を経てフラッシュメモリを完成させる。