【手続補正書】
【提出日】平成17年8月23日(2005.8.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも充電可能な半導体素子部と高圧保持部を備え、
前記充電可能な半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層であることを特徴とする半導体装置。
【請求項２】
前記ブートストラップ回路の充電可能な半導体素子部において、埋込ｎ＋層をｎ−半導体層とｐ−基板間に介在させたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の両側にｐ−基板と同電位である１対のｐ＋層を設けたことを特徴とする請求項１〜２のいずれか１項に記載の半導体装置。
【請求項４】
前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の両側に設けられたｐ＋層の一方が、前記充電可能な半導体素子部と前記高圧保持部を接合分離するｐ＋拡散層であり、前記ｐ＋拡散層はｐ−基板と部分的に接していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ−ドリフト層において、前記接合分離するｐ＋拡散層でない前記高圧島開口部のｎ＋層の両側に設けられたｐ＋層の少なくとも一方をｐ−ウェルで覆うことを特徴とする請求項３〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の直下にｐ−基板と同電位のｐ＋層を前記ｎ−半導体層と前記ｐ−基板間に介在させたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ブートストラップ回路は、モノリシック高耐圧ＩＣに設けられていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ブートストラップ回路の充電可能な半導体素子部は少なくともダイオード領域を備え、前記ダイオード領域のアノード側が電源電圧に接続され、前記ダイオード領域のカソードが前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ダイオード領域は、前記ｎ−半導体層内にｐ＋層とｎ＋層を設け、前記ｎ−半導体層と前記ｐ−基板間に埋込ｎ＋層を介在し、前記ダイオードのｐ＋層が電源電圧に接続され、前記ダイオードのｎ＋層が前記高圧島開口部のｎ＋層に接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ダイオード領域は、前記ｎ−半導体層内にｐ−ウェルを設け、前記ｐ−ウェル内にｐ＋層とｎ＋層を設け、前記ｎ−半導体層と前記ｐ−基板間に埋込ｎ＋層を介在し、前記ダイオードのｐ＋層が電源電圧に接続され、前記ダイオードのｎ＋層が前記高圧島開口部のｎ＋層に接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記ダイオード領域は、前記ｎ−半導体層内に、さらにｎ＋層を備え、前記ｎ−半導体層内のｎ＋層と前記ｐ−ウェル内のｐ＋層とが接続されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ブートストラップ回路の充電可能な半導体素子部は少なくともｐｃｈ−ＭＯＳトランジスタを備え、前記ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１３】
前記ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層と前記ｐｃｈ−ＭＯＳトランジスタのバックゲート間に、前記ｐｃｈ−ＭＯＳトランジスタのオフに切り替え時にボディ・ドレインダイオードを介して流れる逆回復電流とは逆方向に、低圧ダイオードを設けたことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ｐｃｈ−ＭＯＳトランジスタ部の駆動タイミングと前記低圧側の電力素子を駆動するタイミングが同期することを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ｎ−ドリフト層の前記高圧島開口部のｎ＋層は前記ｐｃｈ−ＭＯＳトランジスタ部の第２のｐ＋層と接続され、前記第２のｐ＋層はさらに制限抵抗を介して前記ｐｃｈ−ＭＯＳトランジスタ部のゲートに接続され、前記ｐｃｈ−ＭＯＳトランジスタ部のゲートはさらにｎｃｈ−ＭＯＳトランジスタのドレインに接続され、前記ｎｃｈ−ＭＯＳトランジスタの駆動タイミングと前記低圧側の電力素子を駆動するタイミングが同期することを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記ｎ−ドリフト層の前記高圧島開口部のｎ＋層は前記ｐｃｈ−ＭＯＳトランジスタ部の第２のｐ＋層と接続され、前記第２のｐ＋層はさらに制限抵抗を介して前記ｐｃｈ−ＭＯＳトランジスタ部のゲートに接続され、前記ｐｃｈ−ＭＯＳトランジスタ部のゲートは前記制限抵抗以外のいずれにも接続されていないことを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
【請求項１７】
前記ブートストラップ回路の充電可能な半導体素子部において、前記ｎ−半導体層内に設けられているｎ＋層がさらに埋込ｎ＋層と部分的に接していることを特徴とする請求項９、１１〜１６のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図２６を用いて、充電可能な半導体素子部と高圧保持用ｎ−ドリフト層を接合分離でモノリシック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）チップに搭載したブートストラップ方式を例示して説明する。ただし、本発明はこれに限定されるものではなく、他のＭＯＳトランジスタ等を備える半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
（実施の形態１）
本発明の実施の形態１について図１及び図２を用いて説明する。図１は本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２は本実施の形態1に係るブートストラップ回路要部の断面構造を示す。図示の構成では、ダイオードＤ３領域６と高圧島を利用したｎ−ドリフト層Ｒｎ領域８をモノリシック高耐圧ＩＣチップに搭載したブートストラップ方式を示す。この方式では、ｎ−ドリフト層Ｒｎは高電圧を保持するために設けられ、ダイオードＤ３のカソード端子２２と高圧側駆動回路１１１の高圧側浮遊供給絶対電圧ＶＢ端子１１との間に接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノリシックＩＣチップ上のｎ−ドリフト層ＲｎとダイオードＤ３領域６を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下（ＶＦ）分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
このように、図１及び図２に示すモノリシック高耐圧ＩＣでは、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２からｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この外部コンデンサＣ１に充電されたＶ１を高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
このように構成されたブートストラップ回路の断面構造から明らかなように、ダイオードＤ３領域６はダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして従来構成における図２７に示した寄生ＰＮＰトランジスタ１０９のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
一方、高圧島ｎ−ドリフト層領域８は、多重浮遊フィールドプレートＭＦＦＰ（Multiple Floating Field Plate）の２重埋め込み構造を採用している。即ち、高圧側駆動用ＣＭＯＳ領域９には高電位側のｎ＋層１１がｎ−半導体層１０６内に形成され、高圧島ｎ−ドリフト層Ｒn領域８には、開口部のｎ＋層１２がｎ−半導体層１０６内に形成されている。さらに、ｎ＋層１２の両側にはｎ＋層１２を囲むように、ｐ−基板と同電位（接地電位ＧＮＤ）に固定された一対のｐ＋層１３と１４が設けられ、空乏層を広げ、開口部のｎ＋層１２の電界集中を緩和させている。従って、高圧側の電力素子がＯＮし低圧側の電力素子がＯＦＦすると、開口部のｎ＋層１２はフローティング電位となるが、その電位を低電位（約４０Ｖ以下）に抑制することができ、高電圧、即ち６００Ｖ以上の高電圧を保持することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
このように、本実施の形態１に係るブートストラップ方式では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層領域８を高耐圧ＩＣチップに搭載した構成により、回路消費電流を効果的に低減することが可能となる。また、図２において、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８を接合分離した構成により、モノリシック高耐圧ＩＣチップに搭載可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（実施の形態３）
本発明の実施の形態３について図４及び図５を用いて説明する。図４及び図５は本実施の形態３に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図４に示すように本実施の形態３の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、新たな埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させたことであり、図５に示す変形例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだことである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
実施の形態１との相違点は、図１及び図２に示す実施の形態１の構成では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８をモノリシック高耐圧ＩＣチップに搭載し、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われるブートストラップ方式であるが、図１８及び図１９に示す本実施の形態１３では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層Ｒｎ領域８をモノリシック高耐圧ＩＣチップに搭載し、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０を電源電圧Ｖｃｃに接続し、第２のｐ＋層１７をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電を行うブートストラップ方式である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノリシックＩＣチップ上のｎ−ドリフト層ＲnとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶccに接続され、下側トランジスタＴ２が導通（ＯＮ）状態となり出力端子ＯＵＴがほぼ接地電位に維持されたときに、充電電流を外部コンデンサＣ１に流す。外部コンデンサＣ１は電源電圧Ｖccを電圧降下させずにそのまま充電電圧として保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖccにより駆動されるとともに、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖccにより駆動される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に介在するコンデンサＣ１に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノリシックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
（実施の形態１６）
本発明の実施の形態１６について図２３及び図２４を用いて説明する。図２３は本発明の実施の形態１６に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２４は本実施の形態１６に係るブートストラップ回路要部の断面構造を示し、その基本構成は例えば図２１及び図２２に示す実施の形態１５と同様である。実施の形態１５との相違点は、図２３及び図２４に示す本実施の形態１６の構成では、さらに制限抵抗Ｒ２領域１５とＮｃｈ−ＭＯＳトランジスタ領域４１をモノリシック高耐圧ＩＣチップに追加搭載したことである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間のＣ１に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノリシックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。さらに、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
これにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持することができ、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノリシックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。また、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。