(57)【要約】【課題】キャパシタの静電容量を大きくすることができると共に、基板上で占めるキャパシタとインダクタの面積を小さくすることができる半導体装置を提供することである。【解決手段】本発明にかかる半導体装置は、第１の配線３と、第１の配線３上に配置され、第１の配線３に対応する場所に凹部を有する層間絶縁膜２と、層間絶縁膜２の凹部に配置された第２の配線４と、を有する。そして、第１の配線３と第２の配線４と第１の配線３及び第２の配線４の間にある絶縁膜とがキャパシタを構成する。また、第１の配線３と第２の配線４の少なくとも一方がインダクタを構成する。【選択図】図１
2010135453.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線上に配置され、当該第１の配線に対応する場所に凹部を有する層間絶縁膜と、
前記層間絶縁膜の凹部に配置された第２の配線と、を有し、
前記第１の配線と前記第２の配線と当該第１の配線及び当該第２の配線の間にある絶縁膜とがキャパシタを構成し、
前記第１の配線と前記第２の配線の少なくとも一方がインダクタである、半導体装置。
【請求項２】
前記半導体装置は、前記キャパシタと前記インダクタを有する受動素子部と、
第３の配線と当該第３の配線上に配置された層間絶縁膜と当該層間絶縁膜上に配置された第４の配線とを有する配線部と、を有し、
前記受動素子部における層間絶縁層にのみ前記凹部が形成されている請求項１に記載の半導体装置。
【請求項３】
前記第２の配線がインダクタである請求項１又は２に記載の半導体装置。
【請求項４】
前記キャパシタを構成する前記絶縁膜が前記層間絶縁膜である請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記キャパシタを構成する前記絶縁膜が前記層間絶縁膜とは別の絶縁膜である請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記インダクタと前記キャパシタとがローパスフィルタを構成する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記インダクタがスパイラルインダクタである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
基板上に第１の配線を形成し、
前記第１の配線上に層間絶縁膜を形成し、
前記層間絶縁膜上に第２の配線を形成する、半導体装置の製造方法であって、
前記層間絶縁膜には前記第１の配線に対応する場所に凹部が形成されており、
前記第１の配線と前記第２の配線と当該第１の配線及び当該第２の配線の間にある絶縁膜とがキャパシタを形成し、
前記第１の配線と前記第２の配線の少なくとも一方がインダクタを形成する、半導体装置の製造方法。
【請求項９】
前記キャパシタを形成する前記絶縁膜が前記層間絶縁膜である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の配線上に、前記キャパシタを形成する前記層間絶縁膜とは別の絶縁膜を形成する請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の製造方法に関し、特にインダクタやキャパシタを有する高周波半導体装置に関する。
【背景技術】
【０００２】
近年、マイクロ波モノリシックＩＣ（ＭＭＩＣ）等に代表されるような半導体装置は、小型化・高密度化が進んでいる。特に、半導体装置を構成する配線やインダクタ等の受動素子は半導体装置において広い面積を占めており、したがって、配線やインダクタ等の受動素子の更なる小型化・高密度化が必要とされている。
【０００３】
特許文献１、特許文献２には半導体基板上にインダクタを形成する際に、インダクタが占める面積をより小さい面積とするための技術が開示されている。図１１に特許文献１のインダクタを説明するための図を示す。特許文献１のインダクタは、第１層のスパイラル状伝送線路１１と第２層の伝送線路１２と第３層のスパイラル状伝送線路１３とを有する。伝送線路１１の出力部は接続点ｃｏｎ１において伝送線路１２の入力部に接続され、伝送線路１２の第１の出力部は接続点ｃｏｎ２において伝送線路１３の入力部に接続されている。また、伝送線路１２の第２の出力部は接続点ｃｏｎ４において半導体基板上に形成されたキャパシタ１５の１つの端子に接続されている。
【０００４】
図９は、２つのインダクタを直列接続したもの同士を、各インダクタの接続点においてキャパシタで接続した回路図である。また、図１０は図９に示す回路を具体的に実現するためのデバイスの構造を示したものである。図１０のインダクタとキャパシタ部は、下層配線２３と上層配線２４とを有し、下層配線２３と上層配線２４はそれぞれスパイラルインダクタを構成する。これらは基板２１上に形成されている。また、下層配線２３と上層配線２４との間には層間絶縁膜２２が形成されており、下層配線２３と層間絶縁膜２２と上層配線２４はＭＩＭキャパシタを構成している。また、配線部においても下層配線２５と上層配線２６が形成されている。このようなスパイラルインダクタとＭＩＭキャパシタを持つ回路構成においても、レイアウトをできるだけ小面積にする必要がある。
【特許文献１】特開２００６−２４５２７３号公報
【特許文献２】特開２００４−３０４１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０において、下層配線２３と層間絶縁膜２２と上層配線２４とで構成されるキャパシタの静電容量を大きくするためには、層間絶縁膜２２の厚さを薄くする必要がある。しかしながら、層間絶縁膜２２を薄くすると、配線部において下層配線２５と上層配線２６の距離も短くなるため、下層配線２５と上層配線２６の間に発生する寄生容量も大きくなる。
【０００６】
一方、特許文献１のようにキャパシタ１５を、スパイラルインダクタを構成する配線１１、１３とは異なる領域（基板面に垂直な方向からみて互いに重ならない領域）に形成することで、層間絶縁膜２２の厚さを薄くすることなくキャパシタの静電容量を大きくすることができる。しかしながら、このようにキャパシタをインダクタの配線とは別の領域に設けると、基板上で占めるキャパシタとインダクタの面積が大きくなるという問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、第１の配線と、前記第１の配線上に配置され、当該第１の配線に対応する場所に凹部を有する層間絶縁膜と、前記層間絶縁膜の凹部に配置された第２の配線と、を有する。そして、前記第１の配線と前記第２の配線と当該第１の配線及び当該第２の配線の間にある絶縁膜とがキャパシタを構成し、前記第１の配線と前記第２の配線の少なくとも一方がインダクタである。
【０００８】
上記構成により、キャパシタを形成する第１の配線と第２の配線の距離を短くできるので、キャパシタの静電容量を大きくすることができる。また、キャパシタとインダクタを、基板面に垂直な方向からみて互いに重なる領域に形成することができるので、基板上で占めるキャパシタとインダクタの面積を小さくすることができる。
【０００９】
本発明にかかる半導体装置の製造方法は、基板上に第１の配線を形成し、前記第１の配線上に層間絶縁膜を形成し、前記層間絶縁膜上に第２の配線を形成する、半導体装置の製造方法であって、前記層間絶縁膜には前記第１の配線に対応する場所に凹部が形成されており、前記第１の配線と前記第２の配線と当該第１の配線及び当該第２の配線の間にある絶縁膜とがキャパシタを形成し、前記第１の配線と前記第２の配線の少なくとも一方がインダクタを形成する。
【００１０】
上記製造方法により、キャパシタを形成する第１の配線と第２の配線の距離を短くできるのでキャパシタの静電容量を大きくすることができる。また、キャパシタとインダクタを、基板面に垂直な方向からみて互いに重なる領域に形成することができるので、基板上で占めるキャパシタとインダクタの面積を小さくすることができる。
【発明の効果】
【００１１】
本発明により、キャパシタの静電容量を大きくすることができると共に、基板上で占めるキャパシタとインダクタの面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
以下、図面を参照して本発明の実施の形態１について説明する。
図１は本実施の形態にかかる半導体装置の断面図である。本実施の形態にかかる半導体装置は、基板１上に配置された下層配線３（第１の配線）と、下層配線３上に配置され、下層配線３に対応する場所に凹部を有する層間絶縁膜２と、層間絶縁膜２の凹部に配置された上層配線４（第２の配線）と、を有する。そして、下層配線３と上層配線４と下層配線３及び上層配線４の間にある絶縁膜（本実施の形態では層間絶縁膜２）とがキャパシタを構成する。また、下層配線３と上層配線４の少なくとも一方はインダクタを構成する。
【００１３】
本実施の形態にかかる半導体装置では、層間絶縁膜２の下層配線３に対応する場所に凹部が形成されている。ここで、下層配線３に対応する場所とは、基板面と垂直な方向からみて下層配線３と重なる場所をいう。なお、下層配線３と上層配線４の距離が小さくなることで、下層配線３と上層配線４と層間絶縁膜２で構成されるキャパシタの静電容量が大きくなれば、層間絶縁膜２に形成される凹部は、下層配線３の幅よりも太くてもよいし、狭くてもよい。
【００１４】
上記構成により、キャパシタを形成する第１の配線と第２の配線の距離を短くできるので、キャパシタの静電容量を大きくすることができる。また、キャパシタとインダクタを、基板面に垂直な方向からみて互いに重なる領域に形成することができるので、基板上で占めるキャパシタとインダクタの面積を小さくすることができる。
【００１５】
また、本実施の形態にかかる半導体装置は、インダクタ＋キャパシタ部（受動素子部）の他に配線部を有する。配線部は基板１上に配置された下層配線７（第３の配線）と下層配線７上に配置された層間絶縁膜２と層間絶縁膜２上に配置された上層配線８（第４の配線）とを有する。そして、本実施の形態にかかる半導体装置では、インダクタ＋キャパシタ部における層間絶縁層にのみ凹部が形成されている。このような構成により、配線部の下層配線７と上層配線８の距離を変えることなく、インダクタ＋キャパシタ部の下層配線３と上層配線４の距離を短くすることができる。これにより、下層配線７と上層配線８との間に生じる寄生容量を大きくすることなくキャパシタの静電容量を大きくすることができる。
【００１６】
また、本実施の形態にかかる半導体装置では、下層配線３と上層配線４の少なくとも一方がインダクタを構成している。つまり、下層配線３と上層配線４の両方がインダクタを構成してもよいし、下層配線３のみ又は上層配線４のみがインダクタを構成してもよい。ここで、下層配線は、下層配線上に層間絶縁膜を形成する関係上、上層配線よりも薄く作製する場合が多い。この場合、上層配線４のほうが下層配線３よりも抵抗が小さくなる。よって、本実施の形態にかかる半導体装置では、上層配線３をインダクタとして用いることがより好ましい。
【００１７】
また、本実施の形態にかかる半導体装置のインダクタは、例えば配線がスパイラル状に配置されているスパイラルインダクタや、配線がメアンダ状に配置されているメアンダ型インダクタである。なお、本実施形態にかかる半導体装置では、配線がインダクタとして機能する配置であれば、スパイラル状やメアンダ状に限定されることはない。
【００１８】
また、図１において下層配線３や上層配線４は、例えばＷＳｉ、ＴｉＮ、Ｐｔ、Ａｕ、Ｔｉ、Ａｌ、Ｃｕ単独や、これらの中で任意の組合せの合金や積層構造を用いて形成することができる。また、層間絶縁膜２は例えばＳｉＯ２や、ＳｉＮを用いて形成することができる。また、基板１には例えばＧａＡｓや、Ｓｉを用いることができる。
上記半導体装置を構成する材料は一例であり、本実施の形態にかかる発明の効果を奏することができる限り、適宜変更することができる。
【００１９】
次に、本実施の形態にかかる半導体装置の一例として、スパイラルインダクタを上層配線４で構成し、キャパシタを下層配線３と層間絶縁膜２と上層配線４で構成した例を図２に示す。図２（ａ）は下層配線３のパターンを示す図である。また、図２（ｂ）は上層配線４のパターンを示す図である。また、図２（ｃ）は下層配線３と上層配線４を重ね合わせた状態の図である。
【００２０】
本実施の形態にかかる半導体装置のスパイラルインダクタは、図２（ｂ）に示す上層配線４で構成されている。このスパイラルインダクタの一端はポート１を介して他の回路と接続されている。また、スパイラルインダクタの他端は、ポート２を介して他の回路と接続されている。スパイラルインダクタの他端は、ビア５により下層配線と接続されており、更に、この下層配線はビア５によりポート２を有する上層配線と接続されている。
【００２１】
また、本実施の形態にかかる半導体装置のキャパシタは、図２（ａ）に示す下層配線３と図２（ｂ）に示す上層配線４と層間絶縁膜で構成されている。このとき、下層配線のパターンと上層配線のパターンは可能な限り一致されるように作製したほうが、キャパシタの静電容量が増加する。図２（ａ）では、ビア５を有する配線と接触しないように下層配線パターンが形成されている。
【００２２】
次に、本実施の形態にかかる半導体装置が、図１に示す断面構造と図２に示す配線レイアウトである場合の、Ｓパラメータとインダクタンスの周波数特性の計算結果をそれぞれ図３、図４に示す。この計算には、２．５次元電磁界シミュレータを用いた。また、インダクタンスはＳパラメータから計算した値である。本実施の形態にかかる回路はキャパシタとインダクタを用いたいわゆるローパスフィルタとして機能する。よって、図３、図４に示すシミュレーション結果では、Ｓパラメータとインダクタンスが低周波領域では殆どロスしないが高周波領域では大幅にロスするような特性となっている。
【００２３】
このとき、図１の下層配線３と上層配線４の幅は１０μｍとし、下層配線３の厚さは例えば０．７μｍとする。また、配線部における下層配線７の上面から層間絶縁膜２の表面までの距離は、０．８μｍとする。また、基板１と層間絶縁膜２を含めた厚さは５０μｍである。また、図２（ｃ）に示すように、配線のレイアウトは３００μｍ×１６０μｍとし、配線の幅は８μｍ、１０μｍとする。
【００２４】
ここで、Ｓパラメータからインダクタンスを計算する方法を以下に示す。図５に示すようなインピーダンスＺが直列接続された２端子対回路では、以下のようにしてインダクタンスを計算する。まず、一次側、二次側の電圧と電流を図のように定義すると、キルヒホッフの法則から、次のようになる。
2010135453.tif 000003
これを行列表記すると、次のようになる。
2010135453.tif 000004
一方、Ｙパラメータの定義式から、次のようになる。
2010135453.tif 000005
両者の右辺の行列要素を比較すると、次の式を求めることができる。
2010135453.tif 000006
Ｚがシリーズのインダクタなら、Ｚ＝ｊωＬより、次のように表すことができる。
2010135453.tif 000007
よって次の式を導くことができる。
2010135453.tif 000008
ここで、ＹパラメータはＳパラメータを用いて求めることができる。
【００２５】
本実施の形態にかかる半導体装置では、キャパシタを形成する下層配線３と上層配線４の距離を短くできるので、キャパシタの静電容量を大きくすることができる。また、キャパシタとインダクタを、基板面に垂直な方向からみて互いに重なる領域に形成することができるので、基板上で占めるキャパシタとインダクタの面積を小さくすることができる。
【００２６】
実施の形態２．
以下、図６を参照して本発明の実施の形態２について説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。
本実施の形態では下層配線３の幅を実施の形態１の場合と比べて太くしている。つまり、本実施の形態にかかる半導体装置では、図６に示すように、層間絶縁膜２の凹部の幅（つまり、上層配線４が充填される幅）に対して、下層配線３の幅を太くしている。このような構成とすることで、下層配線３と層間絶縁膜２の凹部を形成する際に加工誤差が生じた場合でも、対向する電極（つまり、下層配線３と上層配線４）の面積を一定にすることができ、キャパシタのキャパシタンスを一定にすることができる。
【００２７】
なお、図６では下層配線３の幅が上層配線４の幅よりも太い場合について説明したが、本実施の形態では、上層配線４の幅を下層配線３の幅よりも太くしても同様の効果が得られる。この場合、下層配線３の幅よりも太い幅の凹部を層間絶縁膜２に形成し、この凹部に上層配線４を充填する。
【００２８】
実施の形態３．
以下、図７を参照して本発明の実施の形態３について説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。
本実施の形態では、キャパシタを構成する絶縁膜に層間絶縁膜２とは別の絶縁膜６を用いている。
【００２９】
本実施の形態では、下層配線３を形成した後、層間絶縁膜２に凹部を形成する際に、凹部を下層配線３に達するまで形成する。そして、層間絶縁膜２の凹部に絶縁膜６を形成する。更に絶縁膜６の上に上層配線４を形成する。絶縁膜６には、例えば酸化シリコン、窒化シリコン、誘電率の高いチタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いることができる。
【００３０】
なお、図７では下層配線３の直上に絶縁膜６が形成されているが、下層配線３と絶縁膜６の間に層間絶縁膜２がある程度残留していてもよい。
本実施の形態にかかる構成により、下層配線３と上層配線４の距離を短くすることができ、キャパシタの静電容量をより大きくすることができる。また、絶縁膜６に層間絶縁膜２よりも誘電率の高い材料を用いることで、更にキャパシタの静電容量を大きくすることができる。
【００３１】
つまり、静電容量をＣ、面積をＳ、誘電体の厚さをｄ、真空の誘電率をε０、比誘電率をεｒとすると、Ｃ＝εｒε０Ｓ／ｄと表すことができる。そして、下層配線３と上層配線４の距離を短くすることで、ｄを小さくすることができる。また、絶縁膜６に誘電率の高い材料を用いることで、εｒを大きくすることができる。よって、本実施の形態にかかる構成により、キャパシタの静電容量Ｃを大きくすることができる。
【００３２】
実施の形態４．
以下、図８を参照して本発明の実施の形態４について説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。
本実施の形態でも、キャパシタを構成する絶縁膜に層間絶縁膜２とは別の絶縁膜６を用いている。
【００３３】
本実施の形態では、下層配線３を形成した後、層間絶縁膜２を形成する前に絶縁膜６を下層配線３上に形成している。このとき、絶縁膜６には、例えば酸化シリコン、窒化シリコン、誘電率の高いチタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いることができる。
絶縁膜６を形成した後、層間絶縁膜２を形成する。そして、層間絶縁膜２の下層電極と対応する部分に凹部を形成する。このとき、凹部は絶縁膜６に達するまで形成する。そして、層間絶縁膜２の凹部に上層配線４を充填する。
【００３４】
なお、図８では絶縁膜６の直上に上層配線４が形成されているが、絶縁膜６と上層配線４の間に層間絶縁膜２がある程度残留していてもよい。
本実施の形態にかかる構成により、下層配線３と上層配線４の距離を短くすることができ、キャパシタの静電容量をより大きくすることができる。また、絶縁膜６に層間絶縁膜２よりも誘電率の高い材料を用いることで、更にキャパシタの静電容量を大きくすることができる。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１にかかる半導体装置の断面図である。
【図２】実施の形態１にかかる半導体装置の上層配線と下層配線のレイアウトの一例を示す平面図である。（ａ）は下層配線のレイアウト図。（ｂ）は上層配線のレイアウト図。（ｃ）は下層配線と上層配線の図である。
【図３】実施の形態１にかかる半導体装置のＳパラメータと周波数の関係を示す図である。
【図４】実施の形態１にかかる半導体装置のインダクタンスと周波数の関係を示す図である。
【図５】Ｓパラメータからインダクタンスを計算する方法を説明するための図である。
【図６】実施の形態２にかかる半導体装置の断面図である。
【図７】実施の形態３にかかる半導体装置の断面図である。
【図８】実施の形態４にかかる半導体装置の断面図である。
【図９】インダクタとキャパシタの等価回路図である。
【図１０】背景技術を説明するための図である。
【図１１】背景技術を説明するための図である。
【符号の説明】
【００３６】
１  基板
２  層間絶縁膜
３  下層配線（第１の配線）
４  上層配線（第２の配線）
５  ビア
６  絶縁膜
７  配線部の下層配線（第３の配線）
８  配線部の上層配線（第４の配線）
【図１】
2010135453.tif 000009
【図２】
2010135453.tif 000010
【図３】
2010135453.tif 000011
【図４】
2010135453.tif 000012
【図５】
2010135453.tif 000013
【図６】
2010135453.tif 000014
【図７】
2010135453.tif 000015
【図８】
2010135453.tif 000016
【図９】
2010135453.tif 000017
【図１０】
2010135453.tif 000018
【図１１】
2010135453.tif 000019