【手続補正書】
【提出日】令和2年3月31日(2020.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された３つ以上の論理入力を有する入力段であって、前記入力段が、論理入力毎に当該論理入力に関連付けられた少なくとも１つのストレージループを含み、各ストレージループが少なくとも１つの入力ジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記ストレージループに共通とされている、前記入力段と、
前記論理入力の組み合わせに応じた前記論理決定ＪＪのトリガに基づいて出力をアサートするように構成された出力段と、
を備えるＲＱＬゲート回路。
【請求項２】
前記入力段の論理入力に関連付けられた各ストレージループが、当該ストレージループの関連する入力のアサートに基づいて超伝導電流を蓄積するように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項３】
前記出力段がさらに、前記入力段の閾値を設定するためのバイアス信号に基づいて前記論理決定ＪＪにバイアス電流を誘起するように構成されたバイアス入力を含む、請求項１に記載のＲＱＬゲート回路。
【請求項４】
前記バイアス信号が、ＡＣおよびＤＣバイアス信号である、請求項３に記載のＲＱＬゲート回路。
【請求項５】
前記出力段がさらに、論理入力の異なる組み合わせに応じた前記論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項６】
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項７】
前記出力段が、前記論理決定ＪＪを除いて単一のＪＪを含む、請求項６に記載のＲＱＬゲート回路。
【請求項８】
前記入力段と前記出力段は、すべての前記論理入力のアサートに基づいて前記出力をアサートし、アサートされた前記論理入力のいずれか１つのデアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項９】
前記入力段が実際に３つの論理入力を有する、請求項８に記載のＲＱＬゲート回路。
【請求項１０】
前記入力段と前記出力段は、前記論理入力のいずれか１つのアサートに基づいて前記出力をアサートし、アサートされたすべての前記論理入力のデアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項１１】
前記入力段が実際に３つの論理入力を有する、請求項１０に記載のＲＱＬゲート回路。
【請求項１２】
前記論理入力が、第１の論理入力と残りの複数の論理入力とからなり、
前記入力段と前記出力段が、
前記第１の論理入力のアサートと、
前記残りの複数の論理入力のうちの少なくとも１つのアサートと、
に基づいて前記出力をアサートするように構成されており、
前記入力段と前記出力段が、
アサートされた前記第１の論理入力のデアサート、または、
アサートされた前記残りの複数の論理入力のすべてのデアサート、
に基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項１３】
前記入力段が実際に３つの論理入力を有する、請求項１２に記載のＲＱＬゲート回路。
【請求項１４】
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、３つ以上の論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスの供給に基づいて前記ＲＱＬゲート内の１つ以上の入力ストレージループに１つ以上の正電流を流すことであって、前記ＲＱＬゲートが論理入力毎に少なくとも１つのストレージループを有する、前記正電流を流すこと、
前記正電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）を論理入力の組み合わせに応じてトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝搬すること、
を備える方法。
【請求項１５】
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループの１つ以上に１つ以上の負電流を流すこと、
前記１つ以上の負電流を流すことに基づいて、前記論理決定ＪＪを論理入力の異なる組み合わせに応じてトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からデアサート信号を伝搬すること、
をさらに備える請求項１４に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された３つ以上の論理入力を有する入力段であって、前記入力段が、論理入力毎に当該論理入力に関連付けられた少なくとも１つのストレージループを含み、各ストレージループが少なくとも１つの入力ジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記ストレージループに共通とされている、前記入力段と、
前記論理入力の組み合わせに応じた前記論理決定ＪＪのトリガに基づいて出力をアサートするように構成された出力段と、
を備えるＲＱＬゲート回路。
（付記２）
前記入力段の論理入力に関連付けられた各ストレージループが、当該ストレージループの関連する入力のアサートに基づいて超伝導電流を蓄積するように構成されている、付記１に記載のＲＱＬゲート回路。
（付記３）
前記出力段がさらに、前記入力段の閾値を設定するためのバイアス信号に基づいて前記論理決定ＪＪにバイアス電流を誘起するように構成されたバイアス入力を含む、付記１に記載のＲＱＬゲート回路。
（付記４）
前記バイアス信号が、ＡＣおよびＤＣバイアス信号である、付記３に記載のＲＱＬゲート回路。
（付記５）
前記出力段がさらに、論理入力の異なる組み合わせに応じた前記論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記６）
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記７）
前記出力段が、前記論理決定ＪＪを除いて単一のＪＪを含む、付記６に記載のＲＱＬゲート回路。
（付記８）
前記入力段と前記出力段は、すべての前記論理入力のアサートに基づいて前記出力をアサートし、アサートされた前記論理入力のいずれか１つのデアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記９）
前記入力段が実際に３つの論理入力を有する、付記８に記載のＲＱＬゲート回路。
（付記１０）
前記入力段と前記出力段は、前記論理入力のいずれか１つのアサートに基づいて前記出力をアサートし、アサートされたすべての前記論理入力のデアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記１１）
前記入力段が実際に３つの論理入力を有する、付記１０に記載のＲＱＬゲート回路。
（付記１２）
前記論理入力が、第１の論理入力と残りの複数の論理入力とからなり、
前記入力段と前記出力段が、
前記第１の論理入力のアサートと、
前記残りの複数の論理入力のうちの少なくとも１つのアサートと、
に基づいて前記出力をアサートするように構成されており、
前記入力段と前記出力段が、
アサートされた前記第１の論理入力のデアサート、または、
アサートされた前記残りの複数の論理入力のすべてのデアサート、
に基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記１３）
前記入力段が実際に３つの論理入力を有する、付記１２に記載のＲＱＬゲート回路。
（付記１４）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、３つ以上の論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスの供給に基づいて前記ＲＱＬゲート内の１つ以上の入力ストレージループに１つ以上の正電流を流すことであって、前記ＲＱＬゲートが論理入力毎に少なくとも１つのストレージループを有する、前記正電流を流すこと、
前記正電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）を論理入力の組み合わせに応じてトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝搬すること、
を備える方法。
（付記１５）
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループの１つ以上に１つ以上の負電流を流すこと、
前記１つ以上の負電流を流すことに基づいて、前記論理決定ＪＪを論理入力の異なる組み合わせに応じてトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からデアサート信号を伝搬すること、
をさらに備える付記１４に記載の方法。
（付記１６）
ＡＣ成分を有するバイアス信号をクロック信号として供給することをさらに備え、前記トリガすることが前記クロック信号にさらに基づいている、付記１４に記載の方法。
（付記１７）
回路であって、
ダブテールノードで交差する３つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１ノードにおいて入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、及び前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとの間の出力ＪＴＬと、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成された回路。
（付記１８）
前記出力ＪＴＬに提供されるＡＣおよびＤＣバイアスラインをさらに備える付記１７に記載の回路。
（付記１９）
３つの論理入力ＪＴＬを有し、前記論理出力信号が、前記論理入力信号に基づいて、ＯＲ論理決定、ＡＮＤ論理決定、ＯＲ−ＡＮＤ論理決定のうちの１つを提供する、付記１７に記載の回路。
（付記２０）
５つ以上の論理入力ＪＴＬを有し、前記論理出力信号が、前記論理入力信号に基づいて論理多数決決定を与える、付記１７に記載の回路。