(57)【要約】【課題】ＲＦＩＣシステムにおいて、異なるエアインタフェースを持つ複数の種類のＩＣカードの情報の読み取りを非接触に行うリマルチリーダ装置であって、専用ＩＣを用いずに、低コストで構成する。【解決手段】変調回路３７と、復調回路３８と、マイクロコンピュータで構成される制御回路３９とを有する。制御回路３９は、各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、変調回路３７に該符号化信号をシリアル出力する手段と、符号化信号と同期した同期クロックを変調回路３７へと出力する手段と、復調回路３８からの復調信号をシリアル入力する手段と、前記復調信号に同期した同期クロックを復調回路から受け取る手段と、使用するべきエアインタフェースを特定する選択信号を変調回路３７及び復調回路３８に送る手段と、備える。【選択図】図８Ａ
2010191640.tif 000002
【特許請求の範囲】
【請求項１】
異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、
各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、前記変調回路に該符号化信号をシリアル出力する手段と、
前記符号化信号と同期した同期クロックを変調回路へと出力する手段と、
前記復調回路からの復調信号をシリアル入力する手段と、
前記復調信号に同期した同期クロックを復調回路から受け取る手段と、
使用するべきエアインタフェースを特定する選択信号を変調回路及び復調回路に送る手段と、
備えることを特徴とするマルチリーダ装置。
【請求項２】
前記マイクロコンピュータからの符号化信号は特定の符号化方式による符号化信号であって、前記変調回路は、前記選択信号に応じて、該特定の符号化信号から各エアインタフェースに適した符号化信号を生成及び／または選択し、該適した符号化信号によってデジタル変調を行うことを特徴とする請求項１記載のマルチリーダ装置。
【請求項３】
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする請求項１または２記載のマルチリーダ装置。
【請求項４】
前記復調回路は、前記選択信号に応じて、同期クロックを生成するための基準クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする請求項１ないし３のいずれか１項に記載のマルチリーダ装置。
【請求項５】
前記非接触情報媒体は、該媒体を識別する識別データを格納しており、前記復調信号には該識別データが含まれており、前記マイクロコンピュータは、復調信号から該識別データを抽出する手段を備えることを特徴とする請求項１ないし４のいずれか１項に記載のマルチリーダ装置。
【請求項６】
前記マイクロコンピュータは、該抽出した識別データを外部へと所定のフォーマットで出力する手段をさらに備えることを特徴とする請求項５記載のマルチリーダ装置。
【請求項７】
異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、使用するべきエアインタフェースを特定する選択信号を復調回路に送る手段を備え、
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とするマルチリーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＣシステムにおいて、ＩＣカード、ＩＣタグといった非接触情報媒体との非接触通信を行うリーダ装置であって、異なるエアインタフェースによって複数の種類の非接触情報媒体の情報の読み取りを可能にするマルチリーダ装置に関する。
【背景技術】
【０００２】
非接触通信を行うＩＣカード、ＩＣタグが普及しており、キャッシュカード、交通機関の改札機を通過するための交通乗車券、住民基本台帳カード、財布の機能を持ったモバイル電話、電子マネーカード、各種免許証カード、入退室管理カード、その他の各種管理カードとして、多種類のＩＣカードが利用されており、これに対応して各種規格が決められている。
【０００３】
例えばＲＦＩＤのＩＳＯ／ＩＥＣ規格の電磁誘導方式には、１４４４３の近接型としてタイプＡ及びタイプＢの他、１８０９２、１５６９３が決められている。
【０００４】
ＩＳＯ／ＩＥＣ１４４４３タイプＡは、広く世界で普及されているＭｉｆａｒｅ(登録商標)カードに使用されていることが有名であり、ＩＳＯ／ＩＥＣ１４４４３タイプＢは公共用カードとしての住民基本台帳カード、ＩＣパスポート等に使用されており、ＩＳＯ／ＩＥＣ１８０９２に準拠するＦｅｌｉｃａ（登録商標）カードは交通機関、モバイル電話、電子マネーカード等に使用されている。また、ＩＳＯ／ＩＥＣ１５６９３は元々、物流などの多少リード距離の長いもののＩＣタグ用に利用されていたが、近年はカードにも利用されている。
【０００５】
また、これらの規格が一体になったＮＦＣ（ニアーフィールドコミュニケーション）と言われる規格もあり、いずれ統一化されてマルチカード、マルチリーダとして利用されるものと考えられる。
【０００６】
このような状況に対応して、各規格に対応した専用チップが開発されており、各種専用チップを搭載したマルチリーダ装置が開発されてきている。
【０００７】
マルチリーダ装置のための規格の異なるカードの対策として、特許文献１〜特許文献８では、次のような提案がなされている。
【０００８】
特許文献１では、規格の異なる非接触式ＩＣカードに対応するために、規格の異なる非接触式ＩＣカードに対応する複数種のポーリング信号をリーダライタから順次送出し、応答のあった非接触式ＩＣカードに対応した所定の読み取り処理及び書き込み処理を行うようにしている。
【０００９】
特許文献２でも、多種多様な非接触ＩＣカードを混在して利用できるようにするために、異なる非接触ＩＣカードに対応する探索信号をリーダライタから出力し、ＩＣカードが探索信号を受信して出力する応答信号を受信して、ＩＣカードを認識するようにしている。
【００１０】
特許文献３は、変復調方式が異なる非接触ＩＣカードを識別するために、非接触ＩＣカードからの応答信号を２値化し、２値化した信号から時間幅を計測し、その時間幅から特定の変調方式を決定するようにしている。
【００１１】
特許文献４は、ＩＳＯ／ＩＥＣ１４４４３タイプＡ用の符号化／復号化を行う回路と、ＩＳＯ／ＩＥＣ１４４４３タイプＢ用の符号化を行う回路とをそれぞれ備えた非接触ＩＣカード用リーダライタを提案する。
【００１２】
特許文献５は、ＩＳＯ／ＩＥＣ１４４４３タイプＡとタイプＢとの相違に対応するために、マイクロコンピュータの動作周波数を搬送波の周波数と同一にして、２値化回路の出力を直接マイクロコンピュータに入力して、マイクロコンピュータで通信方式を判別している。
【００１３】
特許文献６は、ＩＳＯ／ＩＥＣ１４４４３タイプＡ用の復調回路と、ＩＳＯ／ＩＥＣ１４４４３タイプＢ及びＦｅｌｉＣａ（登録商標）用の復調回路とを備えており、それぞれの方式の非接触ＩＣカードからの返信を受信している。
【００１４】
特許文献７は、複数種類のＩＣカードに対して探索信号列を発生する探索モードを切換えるようにしている。
【００１５】
特許文献８は、ＲＦＩＤリーダライタ装置が複数の変復調部を有しており、通信するＲＦＩＤタグの規格に対応する変復調部をＯＮするようにしている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００１−１４３０２３号公報
【特許文献２】特開２００１−２８３１６２号公報
【特許文献３】特開２００２−３４２７２５号公報
【特許文献４】特開２００４−２００９８２号公報
【特許文献５】特開２００４−２２０１１７号公報
【特許文献６】特開２００６−３３２８１号公報
【特許文献７】特開２００６−１８５０７８号公報
【特許文献８】特開２００８−５９５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以上のように従来のほとんどの提案では、マルチリーダ装置が複数の異なる種類のＩＣカードに対応して複数の変復調回路を備えている。つまり、各規格に対応した専用ＩＣに対して送信の際には、ＣＰＵからパラレル−シリアル変換を行って専用ＩＣへとデータが送信され、受信の際には、専用ＩＣからシリアル−パラレル変換を行ってＣＰＵへと供給されており、暗号化などのセキュリティ処理が行われる。
【００１８】
従って、従来のマルチリーダ装置の構成では、専用ＩＣが必要となるために、高価になるという問題がある。
【００１９】
また、マルチリーダ装置とホスト側のアプリケーションが複雑になり、処理時間がかかるという問題がある。
【００２０】
本発明は、かかる課題に鑑みなされたもので、低コストで構成することができるマルチリーダ装置を提供することをその目的とする。
【００２１】
また、本発明の他の目的は、短い処理時間で通信を行うことができるマルチリーダ装置を提供することをその目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明は、異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、
各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、前記変調回路に該符号化信号をシリアル出力する手段と、
前記符号化信号と同期した同期クロックを変調回路へと出力する手段と、
前記復調回路からの復調信号をシリアル入力する手段と、
前記復調信号に同期した同期クロックを復調回路から受け取る手段と、
使用するべきエアインタフェースを特定する選択信号を変調回路及び復調回路に送る手段と、
備えることを特徴とする。
【００２３】
請求項２記載の発明は、請求項１記載の前記マイクロコンピュータからの符号化信号が特定の符号化方式による符号化信号であって、前記変調回路は、前記選択信号に応じて、該特定の符号化信号から各エアインタフェースに適した符号化信号を生成及び／または選択し、該適した符号化信号によってデジタル変調を行うことを特徴とする。
【００２４】
請求項３記載の発明は、請求項１または２記載の前記復調回路が、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
【００２５】
請求項４記載の発明は、請求項１ないし３のいずれか１項に記載の前記復調回路が、前記選択信号に応じて、同期クロックを生成するための基準クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
【００２６】
請求項５記載の発明は、請求項１ないし４のいずれか１項に記載の前記非接触情報媒体が、該媒体を識別する識別データを格納しており、前記復調信号には該識別データが含まれており、前記マイクロコンピュータは、復調信号から該識別データを抽出する手段を備えることを特徴とする。
【００２７】
請求項６記載の発明は、請求項５記載の前記マイクロコンピュータが、該抽出した識別データを外部へと所定のフォーマットで出力する手段をさらに備えることを特徴とする。
【００２８】
請求項７記載の発明は、異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、使用するべきエアインタフェースを特定する選択信号を復調回路に送る手段を備え、
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
【発明の効果】
【００２９】
本発明によれば、マイクロコンピュータによって各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、それを変調回路へと同期クロックと共にシリアル出力し、また、変調回路からの復調信号を同期クロックと共にマイクロコンピュータにシリアル入力することにより、各エアインタフェースに対応する変復調回路の個別の専用ＩＣチップを不要とすることができ、低コストで構成することができる。
【００３０】
また、変調回路が選択信号に応じて各エアインタフェースに適した符号化信号を生成及び／または選択することにより、または復調回路が選択信号に応じて復調のための復調クロックの周波数または同期クロックを生成するための基準クロックの周波数として各エアインタフェースに適した周波数を選択することにより、異なるエアインタフェースに対して共通の変調回路または復調回路を使用することができる。
【００３１】
また、非接触情報媒体に格納され、該媒体を識別する識別データをマイクロコンピュータが復調信号から抽出することにより、該媒体及びその媒体を保持する者／物を特定することが可能になる。リーダ装置で非接触情報媒体から専ら識別データのみを読み出し、それ以外の複雑な処理を省き、該抽出した識別データに基づき、適宜管理等の処理を行うことで、リーダ装置での全体処理時間を短縮化することができる。
【００３２】
該抽出した識別データを外部へ所定のフォーマットで出力して、外部でその識別データを用いた個別処理を行うことにより、リーダ装置での処理を簡素化してリーダ装置での全体処理時間を短縮化することができる。
【図面の簡単な説明】
【００３３】
【図１】ＲＦＩＣシステムを構成する非接触情報媒体としてのＩＣカードと本発明に係るマルチリーダ装置とを表すブロック図である。
【図２】リーダ装置、ホストコンピュータ、ＩＣカード間のデータ伝送手順を表すタイミングチャートである。
【図３】（ａ）はＮＲＺ、マンチェスタ、ミラー、モディファイドミラー符号、（ｂ）はＰＰＭ（パルス位置変調方式）によるそれぞれの符号化信号の波形図例である。
【図４】ＩＳＯ／ＩＥＣ１４４４３タイプＡのエアインタフェースを表す波形図である。
【図５】ＩＳＯ／ＩＥＣ１４４４３タイプＢのエアインタフェースを表す波形図である。
【図６】ＩＳＯ／ＩＥＣ１８０９２のエアインタフェースを表す波形図である。
【図７】ＩＳＯ／ＩＥＣ１５６９３のエアインタフェースを表す波形図である。
【図８Ａ】ＩＳＯ／ＩＥＣ１４４４３タイプＡに対応する処理を行うときのリーダ装置の構成を表す機能ブロック図である。
【図８Ｂ】ＩＳＯ／ＩＥＣ１４４４３タイプＡに対応する処理を行うときのリーダ装置の制御回路から出される符号化信号等の波形図である。
【図８Ｃ】ＩＳＯ／ＩＥＣ１４４４３タイプＡに対応する処理を行うときのリーダ装置の制御回路の送信のための処理を表すフローチャートである。
【図８Ｄ】ＩＳＯ／ＩＥＣ１４４４３タイプＡに対応する処理を行うときのリーダ装置の制御回路の受信のための処理を表すフローチャートである。
【図９Ａ】ＩＳＯ／ＩＥＣ１４４４３タイプＢに対応する処理を行うときのリーダ装置の構成を表す機能ブロック図である。
【図９Ｂ】ＩＳＯ／ＩＥＣ１４４４３タイプＢに対応する処理を行うときのリーダ装置の制御回路から出される符号化信号等の波形図である。
【図９Ｃ】ＩＳＯ／ＩＥＣ１４４４３タイプＢに対応する処理を行うときのリーダ装置の制御回路の送信のための処理を表すフローチャートである。
【図９Ｄ】ＩＳＯ／ＩＥＣ１４４４３タイプＢに対応する処理を行うときのリーダ装置の制御回路の受信のための処理を表すフローチャートである。
【図１０Ａ】ＩＳＯ／ＩＥＣ１８０９２に対応する処理を行うときのリーダ装置の構成を表す機能ブロック図である。
【図１０Ｂ】ＩＳＯ／ＩＥＣ１８０９２に対応する処理を行うときのリーダ装置の制御回路から出される符号化信号等の波形図である。
【図１０Ｃ】ＩＳＯ／ＩＥＣ１８０９２に対応する処理を行うときのリーダ装置の制御回路の送信のための処理を表すフローチャートである。
【図１０Ｄ】ＩＳＯ／ＩＥＣ１８０９２に対応する処理を行うときのリーダ装置の制御回路の受信のための処理を表すフローチャートである。
【図１１Ａ】ＩＳＯ／ＩＥＣ１５６９３に対応する処理を行うときのリーダ装置の構成を表す機能ブロック図である。
【図１１Ｂ】ＩＳＯ／ＩＥＣ１５６９３に対応する処理を行うときのリーダ装置の制御回路から出される符号化信号等の波形図である。
【図１１Ｃ】ＩＳＯ／ＩＥＣ１５６９３に対応する処理を行うときのリーダ装置の制御回路の送信のための処理を表すフローチャートである。
【図１１Ｄ】ＩＳＯ／ＩＥＣ１５６９３に対応する処理を行うときのリーダ装置の制御回路の受信のための処理を表すフローチャートである。
【図１２】変調回路の回路構成図である。
【図１３】変調回路の作用を表すタイミングチャート図である。
【図１４】復調回路の構成ブロック図である。
【図１５】復調回路のセレクト部の回路構成図である。
【図１６】復調回路の回路構成図である。
【図１７】復調回路の回路構成図である。
【図１８】復調回路のタイミングチャートである。
【図１９】復調回路のタイミングチャートである。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、ＲＦＩＣシステムを構成する非接触情報媒体としてのＩＣカード１０と本発明に係るマルチリーダ装置１２（単にリーダ装置とも称する。）とを表すブロック図である。
【００３５】
図１に示すように、ＩＣカード１０は、送受信コイルＬ１、送受信コイルＬ１と共振回路を構成するコンデンサＣ１、送受信回路２２、電源回路２３、復調回路２４、変調回路２５、制御回路２６及びメモリ２７を有している。
【００３６】
ＩＣカード１０の制御回路２６のＲＯＭまたはメモリ２７のオープンエリアには、このＩＣカード１０を識別する識別ＩＤ（識別データ）が格納されている。この識別ＩＤとしては、そのＩＣカードのシリアル番号または固有ＩＤとすることができる。固有ＩＤとしては、例えば、ＵＩＤ（Unique Identification）（Ｍｉｆａｒｅカードの場合）、ＩＤｍ（Ｆｅｌｉｃａカードの場合）、疑似固有ＰＩＣＣ識別子（ＰＵＰＩ）（１４４４３タイプＢの場合）を例示することができる。
【００３７】
リーダ装置１２は、送受信コイルＬ２、コンデンサＣ２、Ｃ３、検波回路３４、増幅器３５、３６、変調回路３７、復調回路３８及び制御回路３９を有している。変調回路３７及び復調回路３８は１つのＣＰＬＤ制御チップで構成することができ、制御回路３９はＣＰＵ、ＲＡＭ、ＲＯＭを有するマイクロコンピュータで構成される。
【００３８】
リーダ装置１２は、さらにホストコンピュータ１４と接続することができる。
【００３９】
リーダ装置１２の変調回路３７で変調された信号は、増幅器３５で増幅された後、周波数ｆｃのキャリア信号で送受信コイルＬ２からＩＣカード１０へと送信される。ＩＣカード１０の送受信コイルＬ１に誘導された電圧は、電源回路２３で整流、平滑され直流電源となると同時に、復調回路２４によって受信信号の復調が行われ、制御回路２６で復調信号に含まれたコマンドに従った応答に応じて、変調回路２５において負荷変動により変調される。この応答信号をリーダ装置１２の送受信コイルＬ２で捉えて、検波回路３４、増幅器３６で増幅した後、復調回路３８で復調を行う。制御回路３９は、復調回路３８で復調された復調信号から必要なＩＣカード１０の情報を抽出して、ホストコンピュータ１４へと送出する。
【００４０】
ホストコンピュータ１４には、リーダ装置１２からの情報を受けて処理を行うアプリケーションを実行するプログラムが格納されており、ホストコンピュータ１４は、該プログラムによって各処理を実行するように機能する。
【００４１】
このリーダ装置１２では、１つの変調回路３７及び復調回路３８で、複数の規格に対応する処理を行うようになっており、例えば、ＩＳＯ／ＩＥＣ１４４４３タイプＡ、タイプＢ、ＩＳＯ／ＩＥＣ１８０９２及びＩＳＯ／ＩＥＣ１５６９３の規格または規格準拠のＩＣカードに対応可能となっている。
【００４２】
図２は、リーダ装置１２と、ＩＣカード１０と、ホストコンピュータ１４との間で伝送される情報を表す例である。
【００４３】
図２（ａ）は、通常レベルの情報伝送を、図２（ｂ）は簡易レベルの情報伝送を示している。
【００４４】
リーダ装置１２は、図２（ａ）に示すように、各規格に対応して「リクエスト」コマンドを順次送信している。送信した規格に該当するＩＣカード１０がリーダ装置１２に近づきＩＣカード１０からの応答信号が送受信コイルＬ１で受信されると、「衝突防止」コマンド（ＡＮＴＩ）、「セレクト」コマンド（ＳＥＬ）、「認証」コマンド（ＡＵＴＨ）、「読み取り」コマンド（ＲＥＡＤ）、「停止」コマンド（ＨＡＬＴ）の各コマンドがリーダ装置１２からＩＣカード１０へと出され、１つのカードとの情報伝送を完了し、次の規格に対応する「リクエスト」コマンドに該当するＩＣカード１０との情報伝送を行うようになっている。ホストコンピュータ１４からリーダ装置１２へと適宜タイミングで信号が送られる。
【００４５】
これに対して図２（ｂ）では、ホストコンピュータ１４からリーダ装置１２への信号は最低限しか行われず、リーダ装置１２は、各規格に対応して「リクエスト」コマンドを順次送信しており、送信した規格に該当するＩＣカード１０がリーダ装置１２に近づきＩＣカード１０からの応答信号が送受信コイルＬ１で受信されると、その信号からＩＣカード１０の識別ＩＤを抽出し、これをホストコンピュータ１４へと一方通行で送っている。
【００４６】
本発明のリーダ装置は、図２（ａ）、（ｂ）のいずれの情報伝送を行わせても良いが、好ましくは図２（ｂ）の情報伝送に適している。以下、詳細に説明する。
【００４７】
（各規格のエアインタフェース）
リーダ装置１２の詳細説明に先立って、各規格のエアインタフェースについて説明する。表１は、各規格のエアインタフェースの対照表である。
【００４８】
【表１】
2010191640.tif 000003
【００４９】
図３（ａ）は、ＮＲＺ、マンチェスタ、ミラー、モディファイドミラー符号、（ｂ）はＰＰＭ（パルス位置変調方式）によるそれぞれの符号化信号の波形を表す。
【００５０】
図４〜図７は、ＩＳＯ／ＩＥＣ１４４４３タイプＡ、１４４４３タイプＢ、１８０９２、１５６９３のそれぞれのエアインタフェースを表している。
【００５１】
図４は、ＩＳＯ／ＩＥＣ１４４４３タイプＡの場合のエアインタフェースである。リーダ装置からＩＣカードへの通信初期のリクエストコマンド、ウェークアップコマンドの送信の場合のみ、図に示すショートフレーム構成となり、スタートビットＳＢ、７ビットデータ、エンドビットＥＢで構成される。標準フレームは、スタートビットＳＢ、｛８ビットデータ、パリティ｝の繰り返し、巡回冗長符号ＣＲＣ、エンドビットＥＢで構成される。
【００５２】
また、ＩＣカードからリーダ装置へは、８４７ｋＨｚのサブキャリアを用いたマンチェスタで符号化され、フレームは、スタートビットＳＢ、データ、パリティＰ、エンドビットＥＢから構成される。
【００５３】
図５は、ＩＳＯ／ＩＥＣ１４４４３タイプＢの場合のエアインタフェースである。リーダ装置からＩＣカードへの送信では、１０〜１１ビットの「０」＋２〜３ビットの「１」のスタートフレーム検出コードＳＯＦ、｛スタート、８ビットデータ、ストップ｝の繰り返し、ＣＲＣ(図では省略)、１０〜１１ビットの「０」のエンドフレーム検出コードＥＯＦ、からフレームが構成される。
【００５４】
また、ＩＣカードからリーダ装置へは、８４７ｋＨｚのサブキャリアを用いたマンチェスタで符号化され、フレームは、プリアンブルＰＲＥＡＭＢＬＥ、スタートＳＴＡＲＴ、データ、ストップＳＴＯＰから構成される。スタートフレーム検出コードＳＯＦ及びエンドフレーム検出コードＥＯＦが有りと場合と無しの場合があり、有りの場合には、スタートの前にＳＯＦが、ストップの後にＥＯＦが入る。
【００５５】
図６は、ＩＳＯ／ＩＥＣ１８０９２の場合のエアインタフェースである。リーダ装置からＩＣカードへの送信及びＩＣカードからリーダ装置への送信では、最低限４８ビットのプリアンブルＰＲＥＡＭＢＬＥ、「Ｂ２」及び／又は「４Ｄ」の同期ＳＹＮＣ、データ、巡回冗長符号ＣＲＣからフレームが構成される。
【００５６】
図７は、ＩＳＯ／ＩＥＣ１５６９３の場合のエアインタフェースである。リーダ装置からＩＣカードへの送信及びＩＣカードからリーダ装置への送信では、スタートフレーム検出コードＳＯＦ、データ、エンドフレーム検出コードＥＯＦ、からフレームが構成される。
【００５７】
（リーダ装置１２の制御回路３９の処理）
図８〜図１１は、各規格に対応する処理を行うときのリーダ装置１２の構成を表す機能ブロック図、リーダ装置１２の制御回路３９から出される符号化信号等の波形図、制御回路３９の送信のための処理を表すフローチャート、制御回路３９の受信のための処理を表すフローチャートである。
【００５８】
リーダ装置１２の制御回路３９を構成するマイクロコンピュータは、プログラムによってエンコーダ部とデコーダ部として機能する。エンコーダ部３９０〜３９３は、各規格に対応して送信データのパラレル／シリアル変換を行い、シリアル変換されたＮＲＺデータ、同期クロック、送信制御信号である送信イネーブル／ディセーブル信号を変調回路３７に出力する。デコーダ部３９５〜３９８は、各規格に対応して受信制御信号である受信イネーブル／ディセーブル信号を復調回路３８に出力すると共に、復調回路３８からの受信データの同期シリアル／調歩同期シリアル変換を行い調歩同期シリアルによってＩＣカードから受信した受信データをホストコンピュータ１４に出力する。
【００５９】
また、リーダ装置１２の制御回路３９は、制御信号として、前記図２（ｂ）に示すシーケンスに従ってどの規格に対する送受信を行うかを表す規格選択信号を変調回路３７及び復調回路３８に出力する手段として機能する。
【００６０】
図８Ａ〜図８Ｄは、リーダ装置１２がＩＳＯ／ＩＥＣ１４４４３タイプＡに対応する場合を表す。
【００６１】
エンコーダ部３９０は、ＳＢ／ＥＢ付加部３９０Ａ、パリティ付加部３９０Ｂ、ＣＲＣ付加部３９０Ｃ、同期シリアルデータ／クロック出力部３９０Ｄを備えており、図８Ｃの処理を行う。即ち、ＣＰＵ内部のシリアルビット同期モードを使用し、内部同期クロックを出力する（Ｓ１０２）。通信８ビットデータをＲＡＭに格納し（Ｓ１０４）、パリティチェックを行いパリティをデータに付加する（Ｓ１０６）。送信バイト数に相当する回数、Ｓ１０４〜Ｓ１０６を繰り返し、送信バイト数に達したならば（Ｓ１０８）、ＣＲＣチェックを行って、ＣＲＣを付加し（Ｓ１１０）、ＳＢ／ＥＢを付加し（Ｓ１１２）、送信イネーブル信号を出力し（Ｓ１１４）、１０６ｋＨｚの同期クロックを出力すると共に同期クロックに同期して、シリアルデータを１０６ｋｂｉｔ／ｓで出力する（Ｓ１１６）。送信が終了すると（Ｓ１１８でＹｅｓ）、送信ディセーブルを出力し（Ｓ１２０）、終了する。
【００６２】
この処理によって、図８Ｂに示したように、ＩＳＯ／ＩＥＣ１４４４３タイプＡに適したフレーム構成のＮＲＺ信号を変調回路３７に出力する。
【００６３】
デコーダ部３９５は、ＳＢ／ＥＢ検出部３９５Ａ、パリティ検出部３９５Ｂ、ＣＲＣチェック部３９５Ｃ、データ抽出部３９５Ｄ、各種フォーマット変換部３９５Ｅ、同期クロック入力部３９５Ｆを備えており、図８Ｄの処理を行う。即ち、復調回路３８から同期クロックを入力し（Ｓ１５２）、受信イネーブルを出力する（Ｓ１５４）。ＳＢ／ＥＢチェックを行い（Ｓ１５６）、１０６ｋＨｚの同期クロックで受信８ビットデータ毎にデータをＲＡＭに格納する（Ｓ１５８）。受信バイト数に相当する回数、Ｓ１５６〜Ｓ１５８を繰り返し、受信バイト数に達したならば（Ｓ１６０）、受信ディセーブルを出力し（Ｓ１６２）、パリティチェックを行い（Ｓ１６４）、ＣＲＣチェックを行い（Ｓ１６６）、受信データを適したフォーマットに変換してホストコンピュータ１４に調歩同期シリアル出力を行い（Ｓ１６８）、送信を終了する（Ｓ１７０、Ｙｅｓ）。
【００６４】
図９Ａ〜図９Ｄは、リーダ装置１２がＩＳＯ／ＩＥＣ１４４４３タイプＢに対応する場合を表す。
【００６５】
エンコーダ部３９１は、ＳＯＦ／ＥＯＦ付加部３９１Ａ、ＳＴＡＲＴ／ＳＴＯＰ付加部３９１Ｂ、ＣＲＣ付加部３９１Ｃ、同期シリアルデータ／クロック出力部３９１Ｄを備えており、図９Ｃの処理（Ｓ２０２〜Ｓ２２０）を行う。この処理によって、図９Ｂに示したように、ＩＳＯ／ＩＥＣ１４４４３タイプＢに適したフレーム構成のＮＲＺ信号を変調回路３７に出力する。図９Ｃの処理は、図８Ｃの処理と同様であるが、ＩＳＯ／ＩＥＣ１４４４３タイプＢに適合するようにＳＯＦ／ＥＯＦを付加する処理（Ｓ２１２）などがタイプＡと異なっている。
【００６６】
また、デコーダ部３９６は、ＳＢ／ＥＢ検出部３９６Ａ、ＳＴＡＲＴ／ＳＴＯＰ検出部３９６Ｂ、ＣＲＣチェック部３９６Ｃ、データ抽出部３９６Ｄ、各種フォーマット変換部３９６Ｅ、同期クロック入力部３９６Ｆを備えており、図９Ｄの処理（Ｓ２５２〜Ｓ２７０）を行う。
【００６７】
図１０Ａ〜図１０Ｄは、リーダ装置１２がＩＳＯ／ＩＥＣ１８０９２に対応する場合を表す。
【００６８】
エンコーダ部３９２は、プリアンブル付加部３９２Ａ、「Ｂ２，４Ｄ」信号付加部３９２Ｂ、ＣＲＣ付加部３９２Ｃ、同期シリアルデータ／クロック出力部３９２Ｄを備えており、図１０Ｃの処理（Ｓ３０２〜Ｓ３２０）を行う。この処理によって、図１０Ｂに示したように、ＩＳＯ／ＩＥＣ１８０９２に適したフレーム構成のＮＲＺ信号を変調回路３７に出力する。図１０Ｃの処理は、図８Ｃまたは図９Ｃの処理と同様であるが、ＩＳＯ／ＩＥＣ１８０９２に適合するようにＰＲＥＡＭＢＬＥ，ＳＹＮＣを付加する処理（Ｓ３０８、Ｓ３１２）などがＩＳＯ／ＩＥＣ１８０９２独自の処理となっている。また、同期クロックは２１２ｋＨｚである。
【００６９】
また、デコーダ部３９７は、バイト数検出部３９７Ａ、「Ｂ２，４Ｄ」検出部３９７Ｂ、ＣＲＣチェック部３９７Ｃ、データ抽出部３９７Ｄ、各種フォーマット変換部３９７Ｅ、同期クロック入力部３９７Ｆを備えており、図１０Ｄの処理（Ｓ３５２〜Ｓ３７０）を行う。
【００７０】
図１１Ａ〜図１１Ｄは、リーダ装置１２がＩＳＯ／ＩＥＣ１５６９３に対応する場合を表す。
【００７１】
エンコーダ部３９３は、ＳＯＦ／ＥＯＦ付加部３９３Ａ、ビットパターン変換部３９３Ｂ、ＣＲＣ付加部３９３Ｃ、同期シリアルデータ／クロック出力部３９３Ｄを備えており、図１１Ｃの処理（Ｓ４０２〜Ｓ４２０）を行う。この処理によって、図１１Ｂに示したように、ＩＳＯ／ＩＥＣ１５６９３に適したフレーム構成のＮＲＺ信号を変調回路３７に出力する。図１１Ｃの処理は、図８Ｃ〜図１０Ｃの処理と同様であるが、ＩＳＯ／ＩＥＣ１５６９３に適合するように、２ビットずつ４組のビットパターンに変換する処理（Ｓ４０６）などがＩＳＯ／ＩＥＣ１５６９３独自の処理となっており、これによって、パルス位置変調信号をＮＲＺ信号として扱うことができる。同期クロックは１０６ｋＨｚである。
【００７２】
また、デコーダ部３９８は、ＳＯＦ／ＥＯＦ検出部３９８Ａ、ＣＲＣチェック部３９８Ｃ、データ抽出部３９８Ｄ、各種フォーマット変換部３９８Ｅ、同期クロック入力部３９８Ｆを備えており、図１１Ｄの処理（Ｓ４５２〜Ｓ４６８）を行う。
【００７３】
汎用のマイクロコンピュータは、内部に調歩同期ファンクションブロックと同期ファンクションブロックを備えているので、エンコーダ部３９０〜３９３では、同期ファンクションブロックを用いて、ＣＰＵがバイトデータを同期ファンクションブロックのバイトレジスタにロードする。ダブルバッファレジスタ構成となって連続的に書き込みが可能になっているので、８ビットのＮＲＺ信号を、ビット間隔を一定及びバイト間隔も一定の状態で、同期クロックと一緒に出力することができる。
【００７４】
また、デコーダ部３９４〜３９８は、調歩同期ファンクションブロックを用いて同期シリアル／調歩同期シリアル変換を行うことができる。
【００７５】
但し、マイクロコンピュータを汎用のもので構成する以外に、ＤＳＰ（ディジタル信号処理プロセッサ）またはＣＰＵ込みＡＳＩＣを追加して高速マイクロコンピュータで構成することで、該マイクロコンピュータで構成される制御回路３９からＮＲＺ信号の代わりに、各規格に合致した符号化信号を出力することにしてもよい。
【００７６】
（変調回路３７）
次に、図１２は、変調回路３７の具体例を示す。
【００７７】
以上に説明したように制御回路３９のエンコーダ部は、いずれの規格であってもＮＲＺ信号で符号化信号を出力するので、ＩＳＯ／ＩＥＣ１４４４３タイプＢ及びＩＳＯ／ＩＥＣ１５６９３以外については、適合する符号化信号に変換する必要がある。
【００７８】
そのために、変調回路３７は、ＤフリップフロップＤＦＦ１０〜１５、ＥＸＯＲゲートＥＸＯＲ１０、１１、ワンショット回路ＯＳ１０を備える。
【００７９】
変調回路３７は、制御回路３９からのＮＲＺデータと同期クロックを、それぞれＤフリップフロップＤＦＦ１０、ＤＦＦ１２において変調回路３７の基準クロックでラッチした後（図１３（ｂ）、（ｃ））、ＥＸＯＲ１０で排他的論理和をとって、ＤＦＦ１３を通過させることによりマンチェスタ信号を生成する（図１３（ｄ））。
【００８０】
さらに、マンチェスタ信号から、ＤＦＦ１４によりマンチェスタ信号の立ち下がりで状態が変化する信号を生成することによって、ミラー信号を生成する（図１３（ｆ））。このミラー信号と、ＤＦＦ１５を通過させたミラー信号Ｑ−出力（図１３（ｇ））との排他的論理和をとって、ミラー信号の立ち上がりと立ち下がりで変化する信号（図１３（ｈ））を生成し、この信号をワンショット回路ＯＳ０１を通過させてモディファイドミラー信号（図１３（ｉ））を生成することができる。
【００８１】
ＤＦＦ１０を通過したＮＲＺ信号、及びそれぞれ生成されたマンチェスタ信号、モディファイドミラー信号は、データセレクタＤＳ１０に入力される。
【００８２】
データセレクタＤＳ１０は、制御回路３９からの送信イネーブルを受けると共に制御回路３９からの制御信号である規格選択信号によっていずれかの符号化信号を選択する。
【００８３】
変調回路３７は、さらにこの符号化信号を変調信号として搬送波（１３．５６ＭＨｚ）の変調を行って、送受信コイルＬ２へと出力する。
【００８４】
以上の例は、各符号化信号が常時生成され、データセレクタＤＳ１０がいずれかの符号化信号を選択するようにしていたが、これに限るものではなく、選択された規格に対応する符号化信号を選択的に生成するようにしてもよい。
【００８５】
（復調回路３８）
送受信コイルＬ２で受けたＩＣカードの応答信号は、検波回路３４で検波され、二値化されて復調回路３８へと入力する。
【００８６】
図１４は、復調回路３８の構成ブロック図を示す。復調回路３８は、１つの回路で各規格に対応することができるものであり、セレクト部４０、リードゾーン信号生成部４１、基準クロック発振部４２、ラッチ部４４、同期パルス発生部４６、周波数セレクト部４８、復調用クロック生成部５０、復調部５２、立ち上がり・立ち下がりパルス生成部６２、同期クロック生成部６４及びラッチ部６６を備える。
【００８７】
セレクト部４０は、図１５のように構成することができ、データセレクタＤＳ１２、ＤフリップフロップＤＦＦ１８、ＤフリップフロップＤＦＦ２０、ＥＸＯＲゲートＥＸＯＲ２０及びＯＲゲートＧ２０で構成される。このセレクト部４０は、制御回路３９からの規格選択信号によって選択された規格がＩＳＯ／ＩＥＣ１４４４３タイプＡ及びＩＳＯ／ＩＥＣ１５６９３である場合に、応答信号から副搬送波を除去するためのものである。
【００８８】
そのため、データセレクタＤＳ１２は、制御回路３９からの規格選択信号に応じて、ＩＳＯ／ＩＥＣ１４４４３タイプＡ及びＩＳＯ／ＩＥＣ１５６９３の場合だけ別々のポートに出力する。そして、応答信号を、ＤフリップフロップＤＦＦ１８にて基準クロックでラッチした信号に対して、ＤフリップフロップＤＦＦ２０及びＥＸＯＲゲートＥＸＯＲ２０によって、それぞれ周波数セレクト部４８から得られた副搬送波の２倍の周波数の信号を用いて副搬送波の除去されたマンチェスタ信号とする。こうして、ＯＲゲートＧ２０からは、副搬送波の除去されたＩＳＯ／ＩＥＣ１４４４３タイプＡ及びＩＳＯ／ＩＥＣ１５６９３のマンチェスタ信号、または、ＩＳＯ／ＩＥＣ１４４４３タイプＢのＢＰＳＫ信号、ＩＳＯ／ＩＥＣ１８０９２のマンチェスタ信号のいずれかの応答信号が出力される。
【００８９】
周波数セレクト部４８は、制御回路３９からの規格選択信号によって選択された規格によって、基準クロック発振部４２の基準クロックを分周し、該当する周波数の信号を選択して出力するものである。
【００９０】
復調回路３８のその他の具体的な回路構成を図１６及び図１７に示す。この復調回路３８としては、特開２００１−１４８６９３公報記載の構成を基に構成することができる。
【００９１】
リードゾーン信号生成部４１は、リードゾーン信号を生成するものである。リーダ装置１２からＩＣカード１０へ出力したコマンドに対するＩＣカード１０のレスポンス時間は予めある程度分かっているので、リードゾーン信号生成部４１は、そのコマンドに応じてリーダライタ１２からの送信から所定時間経過後に立ち上がるリードゾーン信号（図１８（ｃ））を生成する。
【００９２】
同期パルス発生部４６は、リードゾーン信号生成部４１からのリードゾーン信号がＯＮとなった後の、セレクト部４０からの応答信号で同期パルスを発生するためのもので、具体的には、ＪＫフリップフロップＪＫＦＦ１、ＡＮＤゲートＧ１、ＪＫフリップフロップＪＫＦＦ２、ＡＮＤゲートＧ２及びインバータＩＮＶ１とから構成される。
【００９３】
ラッチ部４４は、応答信号を基準クロック分遅延させるためのものであり、ＤフリップフロップＤＦＦ１で構成される。
【００９４】
復調用クロック生成部５０は、前記同期パルス発生部４６で発生された同期パルスをリセット信号として、カウントを開始して、応答信号と略同じ周期で且つ９０°位相のずれた復調用クロックを発生するためのものであり、カウンタＣＯＵＮＴ１及びＤフリップフロップＤＦＦ２で構成される。
【００９５】
復調部５２は、前記復調用クロック生成部５０からの復調用クロックで応答信号を復調するもので、ＥＸＯＲゲートＥＸＯＲ１及びＤフリップフロップＤＦＦ３で構成される。
【００９６】
図１６の復調部５２までの動作を、図１８を参照しながら説明する。まず、同期パルス発生部４６では、ＡＮＤゲートＧ１で、リードゾーン信号（図１８（ｃ））がＯＮとなった後の応答信号を取り出すことで（図１８（ｄ））、この応答信号の手前に外部ノイズがあったとしても、影響を受けないようにする。
【００９７】
リードゾーン信号がＯＮとなった後の応答信号（図１８（ｄ））と、ＪＫフリップフロップＪＫＦＦ２とによって、リードゾーン信号がＯＮになった後の応答信号を受けて、１基準クロック後に信号が反転する信号を生成する（図１８（ｅ））。さらにＡＮＤゲートＧ２で、この信号（図１８（ｅ））と応答信号（図１８（ｄ））との論理積をとることにより、リードゾーン信号がＯＮとなった後の応答信号に同期し１基準クロック周期を持つ同期パルス（図１８（ｇ））を発生している。
【００９８】
この同期パルス（図１８（ｇ））は復調用クロック生成部５０に入り、カウンタＣＯＵＮＴ１をリセットする。カウンタＣＯＵＮＴ１は、この同期パルス（図１８（ｇ））を受けて計数を開始することにより、応答信号（図１８（ｄ））と同期のとれたカウント出力を出力し、応答信号の１／２周期のカウント出力（図１８（ｈ））を出力する。
【００９９】
尚、ここで、カウンタＣＯＵＮＴ１は、周波数セレクト部４８によって選択された周波数の信号を受けて、それをさらに分周して、それぞれ規格毎の応答信号に適合した周波数を出力する。例えば、ＩＳＯ／ＩＥＣ１４４４３タイプＡの場合には、１０６ｋＨｚの２倍の周波数、ＩＳＯ／ＩＥＣ１４４４３タイプＢの場合には、８４７．５ｋＨｚの２倍の周波数、ＩＳＯ／ＩＥＣ１８０９２の場合には、２１２ｋＨｚの２倍の周波数、ＩＳＯ／ＩＥＣ１５６９３の場合には、２６．４８ｋＨｚの２倍の周波数の信号が、それぞれカウンタＣＯＵＮＴ１のカウント出力ＱＢ（図１８（ｈ））から出力される。
【０１００】
さらに、カウンタＣＯＵＮＴ１のカウント出力ＱＢ（図１８（ｈ））は、ＤフリップフロップＤＦＦ２でラッチされ、応答信号に対して略同周期で且つ約９０°位相のずれた復調用クロック（図１８（ｉ））となる。
【０１０１】
復調部５２で、上記ＤフリップフロップＤＦＦ２からの復調用クロック（図１８（ｉ））と応答信号（図１８（ｂ））とをＥＸＯＲゲートＥＸＯＲ１に通し、排他的論理和をとり（図１８（ｊ））、ＤフリップフロップＤＦＦ３で、復調用クロックの立ち上がりのタイミングでラッチして、復調信号（図１８（ｋ））を出力する。
【０１０２】
復調部５２では、応答信号を、この応答信号に対して９０°位相のずれた復調用クロックで復調しているため、応答信号にジッタが生じても誤動作が生じないようになっている。
【０１０３】
尚、ここで図１８の構成によれば、応答信号がＢＰＳＫ変調によるＮＲＺ符号の例（即ちＩＳＯ／ＩＥＣ１４４４３タイプＢの場合）であっても、マンチェスタ符号の場合（その他の規格の場合）であっても同じに動作して、ＮＲＺの変調信号が得られることに留意されたい。
【０１０４】
次に、図１７に示すように、立ち上がり・立ち下がりパルス生成部６２は、復調信号の立ち上がり及び立ち下がりでパルスを生成するものであり、ＤフリップフロップＤＦＦ４，ＤＦＦ５、インバータＩＮＶ２，ＩＮＶ３、ＥＸＯＲゲートＥＸＯＲ１２、ＪＫフリップフロップＪＫＦＦ３及びＡＮＤゲートＧ４で構成される。
【０１０５】
同期クロック生成部６４は、同期クロック信号を出力するもので、ＣＯＵＮＴ１からのカウント出力をクロック信号とするカウンタＣＯＵＮＴ２、カウンタＣＯＵＮＴ２からのカウント出力をクロック信号とするＣＯＵＮＴ３及びデータセレクタ部ＤＳ２で構成される。
【０１０６】
ラッチ部６６は、前記同期クロック生成部６４から出力されるクロック信号で復調信号をラッチするものであり、ＤフリップフロップＤＦＦ６及びＮＡＮＤゲートＧ５で構成される。
【０１０７】
さらに、復調回路３８は、リードゾーン信号とリセット信号との論理積をとるＡＮＤゲートＧ３、ＪＫフリップフロップＪＫＦＦ４及びスイッチＳＷ１を有している。
【０１０８】
図１７の立ち上がり・立ち下がりパルス生成部６２以降の動作を、図１９を参照しながら説明する。復調信号（図１８（ｋ））は、立ち上がり・立ち下がりパルス生成部６２に入り、ＤフリップフロップＤＦＦ４でラッチされ（図１９（ｌ））、さらに、ＤフリップフロップＤＦＦ５でラッチされて反転されたもの（図１９（ｍ））との間でＥＸＯＲゲートＥＸＯＲ２で排他的論理和がとられる。こうして、ＥＸＯＲゲートＥＸＯＲ２から復調信号の立ち上がりと立ち下がりに同期したパルスが出力される（図１９（ｎ））。
【０１０９】
一方、リードゾーン信号とリセット信号との論理積を取ったもの（図１９（ｃ’））をＪＫフリップフロップＪＫＦＦ４のリセット信号として、カウンタＣＯＵＮＴ２からのＲＣＯ信号をＪＫフリップフロップＪＫＦＦ４のＪ入力とし、ＪＫフリップフロップＪＫＦＦ４でリードゾーン信号からＰＲＥＡＭＢＬＥの少なくとも一部に相当する所定時間経過後に立ち上がる信号を作る（図１９（ｓ））。但し、ＩＳＯ／ＩＥＣ１４４４３Ａ及び１５６９３の場合には、ＰＲＥＡＭＢＬＥがないので、スイッチＳＷ１でＶｃｃに切り換える（図１９（ｓ）の破線）。
【０１１０】
このＳＷ１通過後の出力は、立ち上がり・立ち下がりパルス生成部６２のＪＫフリップフロップＪＫＦＦ３のリセット信号となる。
【０１１１】
ＪＫフリップフロップＪＫＦＦ３では、ＳＷ１通過後のリセット信号を受けた後の復調信号の立ち上がりまたは立ち下がりでＯＮとなる信号を出力する（図１９（ｐ））。そして、この信号（図１９（ｐ））とＥＸＯＲゲートＥＸＯＲ２からの出力とをＡＮＤゲートＧ４に通す（図１９（ｔ））。
【０１１２】
同期クロック生成部６４のカウンタＣＯＵＮＴ３は、ＡＮＤゲートＧ４からの出力をＬＯＡＤ信号としてカウンタＣＯＵＮＴ２からの出力をクロック信号として計数する。
【０１１３】
データセレクタ部ＤＳ２は、制御回路３９からの規格選択信号に応じて、ＩＳＯ／ＩＥＣ１４４４３タイプＢの場合には、カウンタＣＯＵＮＴ３のカウント出力ＱＣを同期クロック（図１９（ｕ））として出力し、それ以外の規格の場合には、カウンタＣＯＵＮＴ２のカウント出力ＱＡを同期クロック（図１９（ｒ））として出力する。
【０１１４】
それぞれの同期クロックは、復調信号の１ビット周期とほぼ同じ周期となるように、周波数セレクト部４８の選択及びカウンタＣＯＵＮＴ１、２、３の分周で設定されている。
【０１１５】
この同期クロック（図１９（ｕ）または（ｒ））は、ラッチ部６６のＤフリップフロップＤＦＦ６のクロック信号となる。ＤフリップフロップＤＦＦ６は、同期クロックの立ち上がりでＤフリップフロップＤＦＦ４からの復調信号（図１９（ｌ））をラッチする。さらに、このラッチ信号と、スイッチＳＷ１の出力（図１９（ｓ））とをＮＡＮＤゲートＧ５に通すことにより、図１９（ｖ）または（ｖ’）の信号が得られる。
【０１１６】
ＮＡＮＤゲートＧ５出力（図１９（ｖ）または（ｖ’））と、同期クロック（図１９（ｕ））は、それぞれ制御回路３９に取り込まれ、制御回路３９において、同期クロックの立ち下がりでＮＡＮＤゲートＧ５の出力が取り込まれる。
【０１１７】
立ち上がり・立ち下がりパルス生成部６２を設けておくことにより、ＩＳＯ／ＩＥＣ１４４４３タイプＢの場合、復調信号のパルス幅が細くなっても、必ず復調信号の立ち上がりまたは立ち下がりと、同期クロックの立ち上がりとを一致させることができ、同期クロックの立ち下がりにおいて、復調信号のデータを取り込むことにより、復調信号のパルス幅が同期クロックの周期の１／２よりも小さくならない限り、確実に正しいデータを取り込むことができるようになっている。
【０１１８】
（応用例）
以上のように各規格に拘わらず、適宜、規格に応じて変調回路３７のデータセレクタＤＳ１０及び復調回路３８のセレクト部４０、周波数セレクト部４８、データセレクタＤＳ２の選択を行うことで、共通の変調回路３７及び復調回路３８を用いることができ、それ以外の処理は、制御回路３９のＣＰＵにおいてソフトウエア上で行うことにより、安価に構成することができる。
【０１１９】
この本発明の構成は、前述の図２（ｂ）に示したＩＣカードへのリクエストコマンドとして、ＩＣカードの識別ＩＤを読み出し、制御回路３９からホストコンピュータ１４へと読み出した識別ＩＤを一方通行に送出する場合に、制御回路３９において複雑な処理を要求されないので、特に有効である。この場合、ホストコンピュータ１４からリーダ装置１２への通信は低減されて、リーダ装置１２から一方通行でホストコンピュータ１４に情報を伝送するために、高速に処理を行うことができる。
【０１２０】
ホストコンピュータ１４には、識別ＩＤを受けて処理を行うアプリケーションを実行するプログラムが格納されており、該プログラムによって各処理を実行するように機能する。
【０１２１】
そのため、ホストコンピュータ１４には、識別ＩＤとそのＩＣカード保持者または保持物との属性とを関連付けるテーブルを格納することができ、上記アプリケーションに従い、テーブルを参照して、入退室管理、プリンタ管理、鍵管理、その他管理を実行することができる。
【０１２２】
このために制御回路３９における各種フォーマット変換部３９５Ｅ〜３９８Ｅは、管理に適したフォーマット、例えば、磁気カードフォーマット、バーコードフォーマット、ＣＳＶファイルフォーマットの各種フォーマットでホストコンピュータ１４へと出力することができる。
【０１２３】
（その他）
以上の説明は、ＩＣカードについてのＩＳＯ／ＩＥＣ１４４４３タイプＡ、タイプＢ、１８０９２、１５６９３の４種類の規格に適用可能なマルチリーダ装置について説明したが、これらに限るものではなく、ＩＳＯ１８０００−３ｍ１，３ｍ３についても同様に適用可能なマルチリーダ装置とすることもできる。
【０１２４】
また、リーダ装置１２が非接触通信を行う非接触情報媒体は、ＩＣカードのみならずＩＣタグであってもよい。
【符号の説明】
【０１２５】
１０  ＩＣカード（非接触情報媒体）
１２  マルチリーダ装置
３７  変調回路
３８  復調回路
３９  制御回路（マイクロコンピュータ）
【図１】
2010191640.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010191640.tif 000010
【図８Ａ】
2010191640.tif 000011
【図８Ｂ】
2010191640.tif 000012
【図８Ｃ】
2010191640.tif 000013
【図８Ｄ】
2010191640.tif 000014
【図９Ａ】
2010191640.tif 000015
【図９Ｂ】
2010191640.tif 000016
【図９Ｃ】
2010191640.tif 000017
【図９Ｄ】
2010191640.tif 000018
【図１０Ａ】
2010191640.tif 000019
【図１０Ｂ】
2010191640.tif 000020
【図１０Ｃ】
2010191640.tif 000021
【図１０Ｄ】
2010191640.tif 000022
【図１１Ａ】
2010191640.tif 000023
【図１１Ｂ】
2010191640.tif 000024
【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
2010191640.tif 000029
【図１５】
2010191640.tif 000030
【図１６】
2010191640.tif 000031
【図１７】
2010191640.tif 000032
【図１８】
2010191640.tif 000033
【図１９】
2010191640.tif 000034
【手続補正書】
【提出日】平成21年2月19日(2009.2.19)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2010191640.tif 000035