(57)【要約】【課題】コード捕捉およびコード追尾を行うための複数のレプリカコードを適宜出力できる遅延回路を実現する。【解決手段】コード遅延回路３２は、ＲＢシフトレジスタ３２０，３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂを備える。ＲＢシフトレジスタ３２１は、基準クロックに同期して１ｃｈｉｐよりも小さい位相差からなるレプリカコードを各段から出力する。ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂは、ＲＢシフトレジスタ３２１のレプリカコード群より位相の進んだもしくは位相の遅れたＲＢシフトレジスタ３２１の１０段分に相当する位相差からなる複数のレプリカコードを出力する。ＲＡＭシフトレジスタ３２３Ａ，３２３Ｂは、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂのレプリカコード群よりさらに位相の進んだもしくは位相の遅れたＲＢシフトレジスタの４０段分に相当する位相差からなる複数のレプリカコードを出力する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基準クロックに同期して、目的信号を各段毎に等間隔の位相差で遅延しながら該各段からそれぞれに異なる位相の目的信号として出力可能にするＲＢシフトレジスタと、
深さ方向と幅方向とからなる二次元のメモリ領域からなり、前記基準クロックに同期して前記深さ方向に沿って更新アドレスを切り替えながら前記等間隔の位相差で遅延して前記目的信号を更新記憶するとともに、前記幅方向に沿って外部読出アドレスを設定し、該外部読出アドレスにより前記深さ方向の遅延処理によって生じる位相差からなる複数の目的信号を出力可能にするＲＡＭシフトレジスタと、
を備え、
前記ＲＢシフトレジスタと前記ＲＡＭシフトレジスタとを接続し、各種位相差からなる複数の目的信号を出力する遅延回路。
【請求項２】
基準クロックに同期して位相の異なる複数のレプリカコードを各段からそれぞれ出力するＲＢシフトレジスタと、
深さ方向と幅方向との二次元でレプリカコードのビットデータを書き込むことができ、前記基準クロックに同期して順次深さ方向に沿って一つのビットデータ毎に書き込み処理を行うとともに前記基準クロックよりも長いタイミング間隔で前記幅方向に並ぶ特定の一行のビットデータを同時に読み出すことで、前記ＲＢシフトレジスタの初段から出力されるレプリカコードよりも遅れた位相からなり、前記ＲＢシフトレジスタの各段間の位相差よりも大きい位相差からなる複数のレプリカコードを出力する第１のＲＡＭシフトレジスタと、
深さ方向と幅方向との二次元でレプリカコードのビットデータを書き込むことができ、前記基準クロックに同期して順次深さ方向に沿って一つのビットデータ毎に書き込み処理を行うとともに前記基準クロックよりも長いタイミング間隔で前記幅方向に並ぶ特定の一行のビットデータを同時に読み出すことで、前記ＲＢシフトレジスタの最終段から出力されるレプリカコードよりも進んだ位相からなり、前記ＲＢシフトレジスタの各段間の位相差よりも大きい位相差からなる複数のレプリカコードを出力する第２のＲＡＭシフトレジスタと、
を備えたコード遅延回路。
【請求項３】
前記ＲＢシフトレジスタからの複数のレプリカコードと、前記第１のＲＡＭシフトレジスタからの複数のレプリカコードと、前記第２のＲＡＭシフトレジスタからの複数のレプリカコードとを入力し、選択的に所定数のレプリカコードを出力するセレクタ、を備えた請求項２に記載のコード遅延回路。
【請求項４】
前記ＲＢシフトレジスタの略中央段のレプリカコードのタイミングを時間軸上の中心として、
前記ＲＢシフトレジスタ、前記第１のＲＡＭシフトレジスタ、および前記第２のＲＡＭシフトレジスタから出力される複数のレプリカコードの各タイミングが、前記時間軸上の中心を基準に位相の遅れる側と位相の進む側とで対称に設定されている、請求項２または請求項３に記載のコード遅延回路。
【請求項５】
前記第１のＲＡＭシフトレジスタおよび前記第２のＲＡＭシフトレジスタは、それぞれ前記深さ方向への書き込み可能なビットデータ数が異なる複数の部分ＲＡＭシフトレジスタを有し、前記ＲＢシフトレジスタに時間軸上で近い部分ＲＡＭシフトレジスタほど、前記深さ方向への書き込み可能なビットデータ数が少ない、請求項２〜請求項４のいずれかに記載のコード遅延回路。
【請求項６】
前記第１のＲＡＭシフトレジスタおよび前記第２のＲＡＭシフトレジスタは、前記深さ方向へのビットデータ数が可変である、請求項２〜請求項５のいずれかに記載のコード遅延回路。
【請求項７】
前記第１のＲＡＭシフトレジスタおよび前記第２のＲＡＭシフトレジスタの特定の読み出し可能なビットデータを入力して、前記基準クロックに同期して複数のレプリカコードを各段からそれぞれ出力する局部ＲＢシフトレジスタを備えた、請求項２〜請求項６のいずれかに記載のコード遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一つの入力信号に対して不等間隔の位相差からなる複数の出力用信号を生成する遅延回路、特に、コード捕捉追尾回路を構成する複数の相関器へそれぞれ位相の異なる複数のレプリカコードを同時に供給するためのコード遅延回路に関するものである。
【背景技術】
【０００２】
従来、一つの入力信号に対して異なる遅延量（位相差）からなる複数の出力信号を生成する遅延回路が一般的に多くの分野で利用されている。その分野の一つとしてＧＰＳ等のＧＮＳＳの受信機がある。
【０００３】
ＧＮＳＳでは、ＧＮＳＳ衛星からの測位用信号に、拡散コードによるスペクトラム拡散信号が利用されている。したがって、ＧＮＳＳの受信機は拡散コードに基づくレプリカコードと受信信号との相関を取り、相関結果に基づいて受信信号とレプリカコードとが同期するコード位相を得て、受信信号を復調しなければならない。このような相関処理を行うために、受信機は、まず、概略のコード位相を得るためのコード捕捉をした後、受信信号とレプリカコードとを同期させる高精度なコード位相を得るコード追尾を行う。
【０００４】
この際、互いに所定の位相差を有する複数のレプリカコードを生成しなければならない。このため、コード発生器で一つの基準となるレプリカコードを生成し、コード遅延回路で基準となるレプリカコードから、位相の異なる複数のレプリカコードを生成する。そして、このようなコード遅延回路は、通常、図７に示すようなレジスタリソースのみを利用したシフトレジスタ（以下、「ＲＢシフトレジスタ」と称する。）により構成される。図７は従来のＲＢシフトレジスタのみからなる一般的なコード遅延回路の構成を示す図である。
【０００５】
ＲＢシフトレジスタは、既知の通り、入力される基準クロックに同期して、入力されるデータ（レプリカコード）を、各段（図７であればＡ０〜Ａ８００）で所定量ずつ遅延させて出力することができる回路である。したがって、位相差が分かれば、当該位相差に応じた段数だけ離れたアドレスからそれぞれレプリカコードを出力すれば、上述の異なる位相差からなる複数のレプリカコードを得ることができる。
【０００６】
また、位相量を調整してコードを出力する方法が特許文献１にも開示されている。特許文献１のマッチドフィルタは、サンプリングレートよりも遅いタイミングでレプリカコードを変化させて出力するためにＲＡＭリソースを利用したシフトレジスタを用いている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６４２１３７２Ｂ１明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のコード捕捉とコード追尾とをともに行える回路を形成する場合、次に示す課題が存在する。
コード捕捉は、長い拡散コードのうちの相関の高い概略のコード位相を検出する処理を行う。このため、各レプリカコード間の位相差を、最大値がコードの１ｃｈｉｐとなる範囲で大きく設定する方が効率は良い。
【０００９】
一方で、コード追尾の場合、Ｅａｒｌｙ−Ｌａｔｅ相関処理およびＰｒｏｍｐｔ相関処理を行いながら、高精度な位相同期を行わなければならないため、高い位相分解能が必要となり、レプリカコード間（Ｅａｒｌｙレプリカコード、Ｐｒｏｍｐｔレプリカコード、Ｌａｔｅレプリカコード間）等の位相差は１ｃｈｉｐよりも大幅に小さい方がよい。
【００１０】
ここで、シフトレジスタを用いてコード遅延回路を構成し、コード追尾時の位相分解能を保持するために、基準クロックを高速化して一段ごとにシフトされる位相量を小さくする。例えば、基準クロック８０ＭＨｚで可能な限り位相分解能を高くする場合、１ｃｈｉｐの位相シフト量を約８０段とすることで、０．０１２５ｃｈｉｐの位相シフト量を実現することができる。しかしながら、逆にこの場合、１ｃｈｉｐ分の位相シフトを行おうとすると、約８０段のシフトレジスタが必要となる。このため、相関器数を２個として１ｃｈｉｐずつ位相シフトすることによりコード捕捉を行うのであれば特に問題はないが、コード捕捉範囲を広範囲にしてコード捕捉を高速化しなければならない等の理由により、相関器数を多くした場合には、段数が大幅に多くなる。例えば、同時に動作させる相関器数が１１個の場合で１ｃｈｉｐ毎の位相差で相関器へレプリカコードを与えようとすれば、図７に示すように、シフトレジスタの段数が約８００段必要となる。このシフトレジスタをＲＢシフトレジスタのみで構成した場合、コード遅延回路だけでコード捕捉追尾回路のレジスタリソースを大きく使用してしまうこととなる。ここで、コード追尾時には、上述のように１ｃｈｉｐ以下の範囲でレプリカコードを発生するため、１ｃｈｉｐ以上の範囲の位相に対応するＲＢシフトレジスタの段は逆に必要なくなる。
【００１１】
一方、特許文献１に示すように、ＲＡＭシフトレジスタを用いれば、サンプリングレート（基準クロック）に同期した位相差よりも、レプリカコード間で大きな位相差を得られる。このために、上述のコード捕捉に利用する位相差の大きい複数のレプリカコードを生成する際には有効である。しかしながら、コード追尾で利用するようなサンプリングレートに同期した小さな位相差のレプリカコードを得るためには、このような大きな位相差を出力するＲＡＭシフトレジスタは有効ではなく、適していない。
【００１２】
ところで、近年のコード捕捉追尾回路は、デジタル処理化から一般的に各種ＩＣデバイスを用いている。そして、このようなＩＣデバイスでは、レジスタリソースの容量とメモリリソースの容量とを予め設定する必要があり、これらのリソースを各種の処理回路および記憶領域に適切に割り当てる必要がある。このため、上述のようなＲＢシフトレジスタのみで複数のレプリカコードを生成したり、ＲＡＭシフトレジスタのみで複数のレプリカコードを生成するような方法を用いると、ＩＣデバイス全体のリソースを有効に活用し切れない状態が発生し、他の回路等を実現するためのリソースを適切に確保できない可能性が生じる。
【００１３】
したがって、本発明の目的は、レジスタリソースとＲＡＭリソースを有効に活用しながら、不等間隔の出力が必要な遅延回路を効率良く構成すること、特に、コード捕捉およびコード追尾を行うための複数のレプリカコードを適宜出力できるコード遅延回路を効率良く構成することにある。
【課題を解決するための手段】
【００１４】
この発明の遅延回路は、ＲＢシフトレジスタとＲＡＭシフトレジスタとを接続してなる。ＲＢシフトレジスタは、基準クロックに同期して、目的信号を各段毎に等間隔の位相差で遅延しながら該各段からそれぞれに異なる位相の目的信号として出力可能な構成からなる。ＲＡＭシフトレジスタは、深さ方向と幅方向とからなる二次元のメモリ領域からなり、基準クロックに同期して深さ方向に沿って更新アドレスを切り替えながら等間隔の位相差で遅延して目的信号を更新記憶（読み書き）するとともに、幅方向に沿って外部読出アドレスが設定され、該外部読出アドレスにより深さ方向の遅延処理によって生じる位相差からなる複数の目的信号を出力可能にする構成からなる。遅延回路は、これらの構成により各種位相差からなる複数の目的信号を出力する。
【００１５】
この構成では、ＲＢシフトレジスタとＲＡＭシフトレジスタとが接続された状態で、それぞれに異なる位相差の目的信号が出力される。この際、ＲＡＭシフトレジスタはメモリの深さに応じて適宜出力する目的信号間の位相差が設定可能であるので、これらＲＢシフトレジスタとＲＡＭシフトレジスタとを適宜組み合わせることで、仕様に応じて各種の位相差からなる複数の目的信号を得る場合にも、その仕様に応じた効率的な設定が容易に可能になる。
【００１６】
この発明のコード遅延回路は、ＲＢシフトレジスタ、第１のＲＡＭシフトレジスタ、および第２のＲＡＭシフトレジスタを備える。
【００１７】
ＲＢシフトレジスタは、上述のようにレジスタリソースのみを利用して実現する一般的なシフトレジスタであり、異なる位相からなる複数のレプリカコードを各段からそれぞれ出力する。
【００１８】
第１のＲＡＭシフトレジスタおよび第２のＲＡＭシフトレジスタは、深さ方向と幅方向との二次元の記憶領域でレプリカコードのビットデータを書き込むことができるＲＡＭメモリを利用したシフトレジスタである。そして、第１のＲＡＭシフトレジスタおよび第２のＲＡＭシフトレジスタは、基準クロックに同期して順次深さ方向に沿って一つのビットデータ毎に書き込み処理を行うとともに基準クロックよりも長いタイミング間隔で、幅方向に並ぶ特定の一行のビットデータを同時に読み出す。
【００１９】
この際、第１のＲＡＭシフトレジスタは、ＲＢシフトレジスタの初段から出力されるレプリカコードよりも遅れた位相からなり、ＲＢシフトレジスタの各段間の位相差よりも大きい位相差からなる複数のレプリカコードを出力する。
【００２０】
一方、第２のＲＡＭシフトレジスタは、ＲＢシフトレジスタの最終段から出力されるレプリカコードよりも進んだ位相からなり、ＲＢシフトレジスタの各段間の位相差よりも大きい位相差からなる複数のレプリカコードを出力する。
【００２１】
この構成では、ＲＢシフトレジスタにより小さい位相差からなる複数のレプリカコードが生成され、第１のＲＡＭシフトレジスタと第２のＲＡＭシフトレジスタとにより、大きい位相差からなる複数のレプリカコードが生成される。例えば、ＲＢシフトレジスタからは、１ｃｈｉｐよりも大幅に小さい０．０１２５ｃｈｉｐ程度の位相差で複数のレプリカコードが出力され、ＲＡＭシフトレジスタからは、０．１２５ｃｈｉｐや０．５ｃｈｉｐ程度の位相差のレプリカコードが生成される。そして、時間軸上において、ＲＢシフトレジスタで生成される小さい位相差の複数のレプリカコード群が、第１、第２のＲＡＭシフトレジスタで生成される大きい位相差の複数のレプリカコード群の間に配置される。
【００２２】
これにより、ＲＢシフトレジスタ、第１、第２のＲＡＭシフトレジスタからのレプリカコードにより、時間軸上で広い範囲にそれぞれ異なる位相からなる複数のレプリカコードを生成することができる。この際、部分的にのみＲＢシフトレジスタが利用されるとともに、ＲＡＭシフトレジスタからの各レプリカコードはＲＢシフトレジスタの複数段分の位相差を有するので、コード捕捉時のレプリカコードの生成のためだけに、コード捕捉追尾回路を構成するＦＰＧＡの全体リソースにおけるシフトレジスタに割り当てられたリソース容量を大幅に使用しなくても済む。これにより、シフトレジスタとして割り当てられたリソース容量を有効に利用することができる。その上で、ＲＢシフトレジスタの領域にＰｒｏｍｐｔレプリカコードが合うようにレプリカコードを供給すれば、コード追尾時に生成するレプリカコード間の位相差を小さくすることができ、高い分解能を維持することができる。
【００２３】
また、この発明のコード遅延回路は、セレクタを備える。セレクタは、ＲＢシフトレジスタからの複数のレプリカコードと、第１のＲＡＭシフトレジスタからの複数のレプリカコードと、第２のＲＡＭシフトレジスタからの複数のレプリカコードとが入力され、選択的に所定数のレプリカコードを出力する。
【００２４】
この構成では、コード遅延回路の後段となる相関回路には、選択されたレプリカコードのみが与えられる。
【００２５】
また、この発明のコード遅延回路は、ＲＢシフトレジスタの略中央段のレプリカコードのタイミングを時間軸上の中心として、ＲＢシフトレジスタ、第１のＲＡＭシフトレジスタ、および第２のＲＡＭシフトレジスタから出力される複数のレプリカコードの各タイミングが、時間軸上の中心を基準に位相の遅れる側と位相の進む側とで対称に設定されている。
【００２６】
この構成では、シフトレジスタの略中央段のレプリカコードをＰｒｏｍｐｔ相関用のＰｒｏｍｐｔレプリカコードに設定すれば、コード追尾時のＥａｒｌｙレプリカコードとＬａｔｅレプリカコードとがＰｒｏｍｐｔレプリカコードに対して同じ位相差となるように、レプリカコードを出力することができる。これにより、ＥａｒｌｙレプリカコードとＬａｔｅレプリカコードの容易な設定が可能になる。
【００２７】
また、この発明のコード遅延回路の第１のＲＡＭシフトレジスタおよび第２のＲＡＭシフトレジスタは、深さ方向への読み書き可能なレプリカコードのビットデータ数が異なる複数の部分ＲＡＭシフトレジスタを有する。そして、ＲＢシフトレジスタに時間軸上で近い部分ＲＡＭシフトレジスタほど、深さ方向への読み書き可能なビットデータ数が少なく設定されている。
【００２８】
この構成では、第１、第２のＲＡＭシフトレジスタの各部分ＲＡＭシフトレジスタに対して、ＲＢシフトレジスタに近づくほど、出力されるレプリカコード間の位相差を小さくすることができる。このため、出力可能な全てのレプリカコードに対する時間軸上の中心のレプリカコードとして相関用のレプリカコードを出力した場合、中心に近づく程小さい位相差で、各レプリカコードを生成することができる。ここで、通常、コード捕捉時やコード追尾時には、時間軸上の中心に向けて合わせ込むようにレプリカコードをシフトして与えていくので、中心に近づく程、位相差の間隔を小さくすることで効果的なコード捕捉やコード追尾が可能になる。この際、メモリリソースを必要以上に使用せず、有効に活用することができる。
【００２９】
また、この発明のコード遅延回路の第１のＲＡＭシフトレジスタおよび第２のＲＡＭシフトレジスタは、深さ方向へのビットデータ数が可変である。
【００３０】
この構成では、コード捕捉時やコード追尾時の処理条件等に応じて、より適応性の有る位相差が設定されたレプリカコードを生成することができる。
【００３１】
また、この発明のコード遅延回路は、さらに、局部ＲＢシフトレジスタを備える。局部ＲＢシフトレジスタは、第１のＲＡＭシフトレジスタおよび第２のＲＡＭシフトレジスタの特定の読み出し可能なビットデータを入力して、基準クロックに同期して複数のレプリカコードを各段からそれぞれ出力する。
【００３２】
この構成では、第１、第２のＲＡＭシフトレジスタが対応する位相領域であっても、第１、第２のＲＡＭシフトレジスタでは出力できない位相のレプリカコードを出力することができる。これにより、より適応性の有る位相差が設定されたレプリカコードを生成することができる。
【発明の効果】
【００３３】
この発明によれば、レジスタリソースやメモリリソースを有効に活用しながら、コード捕捉時、コード追尾時でそれぞれの状況に応じて、適する複数のレプリカコードを出力することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態のコード遅延回路３２を備える測位装置の主要構成を示すブロック図である。
【図２】コード遅延回路３２の構成を示すブロック図である。
【図３】ＲＡＭシフトレジスタの動作原理を説明するための図である。
【図４】ＲＡＭシフトレジスタの動作原理を説明するための図である。
【図５】ＲＡＭシフトレジスタの動作原理を説明するための図である。
【図６】モード毎のレプリカコードの選択パターンの一例を示す図である。
【図７】従来のＲＢシフトレジスタのみからなるコード遅延回路の構成を示す図である。
【発明を実施するための形態】
【００３５】
本発明の実施形態に係るコード遅延回路について図を参照して説明する。
図１は本実施形態のコード遅延回路３２を備える測位装置の主要構成を示すブロック図であり、図１（Ａ）がコード捕捉時を示し、図１（Ｂ）がコード追尾時を示す。
【００３６】
本実施形態のコード遅延回路３２が搭載される測位装置は、ダウンコンバータ２０、コード捕捉追尾回路３０、制御部４０、測位部５０を備える。
【００３７】
ダウンコンバータ２０は、アンテナ１０に接続し、アンテナ１０で受信した測位用信号を中間周波数信号（ＩＦ信号）にダウンコンバートして、コード捕捉追尾回路３０へ与える。
【００３８】
コード捕捉追尾回路３０は、コード発生器３１、コード遅延回路３２、および相関器３３−１〜３３−Ｎ（Ｎは例えば１１等の正の整数）を備え、コード捕捉処理とコード追尾処理とを同じ相関器３３−１〜３３−Ｎを用いて連続的に実行する。ここで、コード追尾時には、相関器３３−１にＥａｒｌｙレプリカコードを与えることで当該相関器３３−１をＥａｒｌｙ相関器に設定する。同様に、コード追尾時には、相関器３３−２にＰｒｏｍｐｔレプリカコードを与えることで当該相関器３３−２をＰｒｏｍｐｔ相関器に設定し、相関器３３−３にＬａｔｅレプリカコードを与えることで当該相関器３３−３をＬａｔｅ相関器に設定する。
【００３９】
コード発生器３１は制御部４０からの位相情報に基づいて、測位用信号に利用されている拡散コードのレプリカコード（基準レプリカコード）を生成し、コード遅延回路３２へ与える。本発明の特徴部であるコード遅延回路３２は、ＲＢシフトレジスタ３２１とＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂとを組み合わせた構成からなり、詳細の構成及び動作は後述するが、与えられた基準レプリカコードに対して、それぞれ異なる位相差からなる複数のレプリカコードを生成し、相関器３３−１〜３３−Ｎへ与える。相関器３３−１〜３３−Ｎは、同じ構造からなり、ＩＦ信号とコード遅延回路３２から与えられるレプリカコードとの相関処理を行い、相関結果を制御部４０へ出力する。ここで、ＲＢシフトレジスタとは、コード捕捉追尾回路３０を構成するためのＩＣデバイスの全体リソースにおけるレジスタリソースのみを利用したシフトレジスタである。一方、ＲＡＭシフトレジスタは、ＩＣデバイスの全体リソースにおけるメモリリソースを利用したシフトレジスタである。
【００４０】
制御部４０は、各相関器３３−１〜３３−Ｎからの相関結果に基づいて、コード発生器３１に与えるコード制御情報を生成する。また、制御部４０は、各相関器３３−１〜３３−Ｎの相関結果に基づいて、コード捕捉モードとコード追尾モードとの切り替えを行うとともに、各モード時での各相関器３３−１〜３３−Ｎへ与えるレプリカコードの選択情報を生成し、コード遅延回路３２へ与える。例えば、コード捕捉モード時には、広い位相範囲内において等間隔の位相差からなる複数のレプリカコードを全ての相関器３３−１〜３３−Ｎに対して与えるような選択情報を生成して、コード遅延回路３２へ与える。また、コード追尾モード時には、Ｅａｒｌｙレプリカコード、Ｐｒｏｍｐｔレプリカコード、Ｌａｔｅレプリカコードとなる三つのレプリカコードを選択して、相関器３３−１，３３−２，３３−３の三つの相関器に与えるような選択情報を生成して、コード遅延回路３２へ与える。
【００４１】
また、制御部４０は、各相関器３３−１〜３３−Ｎからの相関結果に基づいてコード擬似距離を算出したり、航法メッセージを取得して、測位部５０へ与える。測位部５０は、擬似距離や航法メッセージに基づいて測位演算を行い、測位装置の位置を算出する。
【００４２】
次に、コード遅延回路３２の具体的な構成および動作について図を参照して説明する。
図２はコード遅延回路３２の構成を示すブロック図である。
【００４３】
コード遅延回路３２は、ＲＢシフトレジスタ３２０，３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂ、セレクタ３２４を備える。なお、以下の説明におけるＲＢシフトレジスタ３２１の段数や、ＲＡＭシフトレジスタの３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂのデータ深さおよびデータ幅、さらには基準クロックの周波数は一例であり、仕様に応じて適宜設定すればよい。また、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂが本発明の「部分ＲＡＭシフトレジスタ」に相当し、ＲＡＭシフトレジスタ３２２Ａ，３２３Ａの組み合わせが本発明の「第１のＲＡＭシフトレジスタ」に相当し、ＲＡＭシフトレジスタ３２２Ｂ，３２３Ｂの組み合わせが本発明の「第２のＲＡＭシフトレジスタ」に相当する。
【００４４】
ＲＢシフトレジスタ３２１は、８０段からなり、各段に対してＡ３８１〜Ａ４２０の領域が割り当てられている。ＲＢシフトレジスタ３２１は、８０ＭＨｚの基準クロックに同期して１段当たりレプリカコードを０．０１２５ｃｈｉｐ分の時間長だけ遅延して出力する。これにより、ＲＢシフトレジスタ３２１の各段（Ａ３８１〜Ａ４２０）からは０．０１２５ｃｈｉｐずつ位相遅延されたレプリカコードが出力され、ＲＢシフトレジスタ３２１の初段から出力されるレプリカコードと最終段から出力されるレプリカコードとの位相差は、当該コードの１ｃｈｉｐ分となる。言い換えれば、ＲＢシフトレジスタ３２１は、コードの１ｃｈｉｐ分の範囲内に存在する、それぞれが０．０１２５ｃｈｉｐの位相差からなる複数（８１個）のレプリカコードを出力する。
【００４５】
ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂは、データ深さが１０ビットでデータ幅が１０ビットからなるＲＡＭにより形成されるシフトレジスタである。ＲＡＭシフトレジスタ３２２Ａには、ＲＡＭシフトレジスタ３２３ＡのＡ２８０の領域からレプリカコードを表すビットデータが基準クロックに同期して順次入力される。また、ＲＡＭシフトレジスタ３２２Ａは、自身のレプリカコードを表すビットデータをＲＢシフトレジスタ３２１の初段であるＡ３８１に出力する。
【００４６】
図３〜図５はそれぞれＲＡＭシフトレジスタ３２２Ａの動作原理を説明するための図である。
ＲＡＭシフトレジスタ３２２Ａは、基準クロック（８０ＭＨｚ）に同期してデータ深さ方向に沿った行アドレス（ｒ０〜ｒ９）を順次選択することで、更新アドレスを深さ方向へ変化させていく。ＲＡＭシフトレジスタ３２２Ａは、基準クロックの一回のタイミングで、更新アドレスにより指定された一行のデータ幅方向へ並ぶ１０ビットのビットデータを同時に更新することができる。この際、ＲＡＭシフトレジスタ３２２Ａは、新たなビットデータが他のＲＡＭシフトレジスタ３２３Ａから入力されると、指定された行アドレスに既に記憶されているデータ幅方向のビットデータを幅方向に順次シフトさせながらビットデータを読み書きする。
【００４７】
具体的には、図４に示すように、あるタイミングｔ＝Ｔ（Ｎ０）でレプリカコードのビットデータＤｃ（Ｍ）が入力されるタイミングになると、ＲＡＭシフトレジスタ３２２Ａは、行アドレスｒ９を更新アドレスに設定し、データ幅方向の列アドレスｃ０〜ｃ８に予め記憶されていたＤｃ（Ｍ−１０），Ｄｃ（Ｍ−２０），・・・，Ｄｃ（Ｍ−９０）を、それぞれ列アドレスｃ１〜ｃ９へデータ幅方向にシフトさせながら読み書きする。例えば、列アドレスｃ８に記憶されていたＤｃ（Ｍ−９０）が列アドレスｃ９にシフトされて記憶され、列アドレスｃ０に記憶されていたＤｃ（Ｍ−１０）が列アドレスｃ１にシフトされて記憶される。そして、列アドレスｃ０には、新たなビットデータＤｃ（Ｍ）が記憶される。
【００４８】
次のタイミングｔ＝Ｔ（Ｎ１）レプリカコードのビットデータＤｃ（Ｍ＋１）が入力されるタイミングになると、ＲＡＭシフトレジスタ３２２Ａは、行アドレスｒ０を更新アドレスに設定し、データ幅方向の列アドレスｃ０〜ｃ８に予め記憶されていたＤｃ（Ｍ−９），Ｄｃ（Ｍ−１９），・・・，Ｄｃ（Ｍ−８９）を、上述のように、それぞれ列アドレスｃ１〜ｃ９へデータ幅方向にシフトさせながら読み書きする。
【００４９】
このようなデータ深さ方向へ更新アドレスを切り替えながらビートデータを読み書きする処理は、基準クロックに同期して行われ、タイミングｔ＝Ｔ（Ｎ０）から１０基準クロック分後のタイミングｔ＝Ｔ（Ｎ１０）でレプリカコードのビットデータＤｃ（Ｍ＋１０）が入力されるタイミングになると、ＲＡＭシフトレジスタ３２２Ａは、再び行アドレスｒ９を更新アドレスに設定し、データ幅方向の列アドレスｃ０〜ｃ８に予め記憶されていたＤｃ（Ｍ），Ｄｃ（Ｍ−１０），・・・，Ｄｃ（Ｍ−８０）を、それぞれ列アドレスｃ１〜ｃ９へデータ幅方向にシフトさせながら読み書きする。例えば、列アドレスｃ８に記憶されていたＤｃ（Ｍ−８０）が列アドレスｃ９にシフトされて記憶され、列アドレスｃ０に記憶されていたＤｃ（Ｍ）が列アドレスｃ１にシフトされて記憶される。そして、列アドレスｃ０には、新たなビットデータＤｃ（Ｍ＋１０）が記憶される。
【００５０】
このような構造により、ＲＡＭシフトレジスタ３２２Ａは、１０基準クロック分、すなわち、０．０１２５ｃｈｉｐ×１０＝０．１２５ｃｈｉｐずつの位相差を有する１０個のビットデータを、データ幅方向に列べて記憶することができる。
【００５１】
また、ＲＡＭシフトレジスタ３２２Ａは、上述の更新アドレスの設定と同時に、基準クロックに同期して、データ深さ方向における特定の行アドレスを外部出力用アドレスに設定し、当該外部出力用アドレスで指定される行アドレスのデータ幅方向に列ぶビットデータ群をセレクタ３２４へ出力する。この際、図４に示すように、次の基準クロックで更新アドレスとなるアドレスを外部出力用アドレスに設定することで、ＲＡＭシフトレジスタ３２３Ａから入力されるビットデータよりも１０基準クロック分ずつすなわち０．１２５ｃｈｉｐ分ずつ位相の進んだビットデータ群をセレクタ３２４へ出力することができる。
【００５２】
このような処理を行うことで、上述のＲＢシフトレジスタ３２１のように、レプリカコードのビットデータのアドレスに置き換えれば、図５に示すように、基準クロックに同期して、Ａ２８１〜Ａ２９０がデータ深さ方向に沿って順次切り替わり、同様に、Ａ２９１〜Ａ３００，Ａ３０１〜Ａ３１０，Ａ３１１〜Ａ３２０，Ａ３２１〜Ａ３３０，Ａ３３１〜Ａ３４０，Ａ３４１〜Ａ３５０，Ａ３５１〜Ａ３６０，Ａ３６１〜Ａ３７０，Ａ３７１〜Ａ３８０がデータ深さ方向に沿ってそれぞれ順次切り替わる構造となる。そして、図３、図５に示すように、ＲＡＭシフトレジスタ３２２Ａは、Ａ２８１からＡ３８０までの範囲のビットデータを基準クロックに同期して順次読み書きしながら、データ幅方向に並ぶ１０ビットデータ、具体的には図３、図５の網掛け部であるＡ２９０，Ａ３００，Ａ３１０，Ａ３２０，Ａ３３０，Ａ３４０，Ａ３５０，Ａ３６０，Ａ３７０，Ａ３８０のビットデータを常に出力することができる。これより、ＲＡＭシフトレジスタ３２２Ａは、基準クロックに同期してＡ２９０から読み出されるレプリカコードを最も位相の遅れたレプリカコードとするとともにＡ３８０から読み出されるレプリカコードを最も位相の進んだレプリカコードとして、互いに０．１２５ｃｈｉｐずつ位相差を有する１０個のレプリカコードを出力する。
【００５３】
次に、ＲＡＭシフトレジスタ３２２Ｂについて説明する。ＲＡＭシフトレジスタ３２２Ｂには、ＲＢシフトレジスタ３２１の最終段であるＡ４２０の領域のレプリカコードを表すビットデータが、基準クロックに同期して順次入力される。また、ＲＡＭシフトレジスタ３２２Ｂは、自身のＡ５２０の領域のレプリカコードを表すビットデータをＲＡＭシフトレジスタ３２３Ｂへ出力する。
【００５４】
ＲＡＭシフトレジスタ３２２Ｂは、ＲＡＭシフトレジスタ３２２Ａと同じ構造からなり、Ａ４２１〜Ａ５２０の領域が割り当てられている。そして、ＲＡＭシフトレジスタ３２２Ｂは、基準クロックに同期してＡ４３０から読み出されるレプリカコードを最も位相の遅れたレプリカコードとするとともにＡ５２０から読み出されるレプリカコードを最も位相の進んだレプリカコードとして、互いに０．１２５ｃｈｉｐずつ位相差を有する１０個のレプリカコードを出力する。
【００５５】
（書き換えました）→
なお、これらＲＡＭシフトレジスタ３２２Ａ，３２２Ｂは同じデータ深さであり、ＲＡＭシフトレジスタ３２２Ａのみの容量と、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂを合わせた容量が、一つのＲＡＭブロックとして処理される容量内となるように設定されているので、ＲＡＭシフトレジスタ３２２Ａのみを用いてもＲＡＭシフトレジスタ３２２Ａ，３２２Ｂを合わせても一つのＲＡＭブロックとして認識されるからである。これにより、ＲＡＭシフトレジスタ３２２ＡとＲＡＭシフトレジスタ３２２Ｂのそれぞれで個別にＲＡＭブロックを消費するよりもＲＡＭリソースの消費を抑制することができる。
【００５６】
ＲＡＭシフトレジスタ３２３Ａ，３２３Ｂは、データ深さが４０ビットでデータ幅が７ビットからなるＲＡＭにより形成されるシフトレジスタである。ＲＡＭシフトレジスタ３２３Ａ，３２３Ｂは、データ深さおよびデータ幅が異なるだけであり、データ処理はＲＡＭシフトレジスタ３２２Ａ，３２２Ｂと同じである。
【００５７】
ＲＡＭシフトレジスタ３２３Ａは、Ａ１〜Ａ２８０の領域が割り当てられている。ＲＡＭシフトレジスタ３２３Ａには、ＲＢシフトレジスタ３２０であるＡ０の領域からのレプリカコードを表すビットデータが基準クロックに同期して順次入力される。また、ＲＡＭシフトレジスタ３２３Ａは、自身のＡ２８０の領域のレプリカコードを表すビットデータをＲＡＭシフトレジスタ３２２Ａに出力する。
【００５８】
そして、ＲＡＭシフトレジスタ３２３Ａは、基準クロックに同期してＡ４０から読み出されるレプリカコードを最も位相の遅れたレプリカコードとするとともにＡ２８０から読み出されるレプリカコードを最も位相の進んだレプリカコードとして、互いに０．０１２５ｃｈｉｐ×４０段（領域）＝０．５ｃｈｉｐずつ位相差を有する７個のレプリカコードを出力する。
【００５９】
ＲＡＭシフトレジスタ３２３Ｂは、Ａ５２１〜Ａ８００の領域が割り当てられている。ＲＡＭシフトレジスタ３２３Ｂには、ＲＡＭシフトレジスタ３２２ＢのＡ５２０の領域からのレプリカコードを表すビットデータが基準クロックに同期して順次入力される。
【００６０】
そして、ＲＡＭシフトレジスタ３２３Ｂは、基準クロックに同期してＡ５６０から読み出されるレプリカコードを最も位相の遅れたレプリカコードとするとともにＡ８００から読み出されるレプリカコードを最も位相の進んだレプリカコードとして、互いに０．５ｃｈｉｐずつ位相差を有する７個のレプリカコードを出力する。
【００６１】
なお、これらＲＡＭシフトレジスタ３２３Ａ，３２３Ｂも同じデータ深さであるので、一つのＲＡＭブロックとして認識することができ、ＲＡＭリソースの消費を抑制することができる。
【００６２】
以上のような構成を用いることで、ＲＢシフトレジスタ３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂからなる回路は、Ａ０の領域からＡ８００の領域までを有し、所定の位相差からなる複数のレプリカコードを出力する回路を実現することができる。より具体的には、ＲＢシフトレジスタ３２０およびＲＡＭシフトレジスタ３２３Ａからなる回路では、Ａ０の領域から出力されるレプリカコードを基準レプリカコードとして、Ａ４０，Ａ８０，Ａ１２０，Ａ１６０，Ａ２４０，Ａ２８０，Ａ２８０の各領域から順次０．５ｃｈｉｐずつ位相が進んだレプリカコードを出力する。また、ＲＡＭシフトレジスタ３２２Ａでは、ＲＡＭシフトレジスタ３２３ＡのＡ２８０から出力されるレプリカコードを基準にして、Ａ２９０，Ａ３００，Ａ３１０，Ａ３２０，Ａ３３０，Ａ３４０，Ａ３５０，Ａ３６０，Ａ３７０，Ａ３８０の各領域から順次０．１２５ｃｈｉｐずつ位相が進んだレプリカコードを出力する。また、ＲＢシフトレジスタ３２１では、ＲＡＭシフトレジスタ３２２ＡのＡ３８０から出力されるレプリカコードを基準にして、ＲＢシフトレジスタ３２１を構成する各段に相当するＡ３８１〜Ａ４２０の各領域から順次０．０１２５ｃｈｉｐずつ位相が進んだレプリカコードを出力する。また、ＲＡＭシフトレジスタ３２２Ｂでは、ＲＢシフトレジスタ３２１の最終段であるＡ４２０から出力されるレプリカコードを基準にして、Ａ４３０，Ａ４４０，Ａ４５０，Ａ４６０，Ａ４７０，Ａ４８０，Ａ４９０，Ａ５００，Ａ５１０，Ａ５２０の各領域から順次０．１２５ｃｈｉｐずつ位相が進んだレプリカコードを出力する。さらに、ＲＡＭシフトレジスタ３２３Ｂでは、ＲＡＭシフトレジスタ３２２ＢのＡ５２０の領域から出力されるレプリカコードを基準レプリカコードとして、Ａ５６０，Ａ６００，Ａ６４０，Ａ６８０，Ａ７２０，Ａ７６０，Ａ８００の各領域から順次０．５ｃｈｉｐずつ位相が進んだレプリカコードを出力する。
【００６３】
このように、ＲＢシフトレジスタ３２０，３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂからなる回路は、時間軸上の中心付近、領域に言い換えればＡ４００の領域付近（Ａ３８１〜Ａ４２０の領域）では、ＲＢシフトレジスタ３２１により、１ｃｈｉｐに対して極小さい０．０１２５ｃｈｉｐの位相差で複数のレプリカコードを出力することができ、時間軸上の中心（領域のＡ４００）から離れたＡ０〜Ａ３８０の領域およびＡ４２０〜Ａ８００の領域では、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂにより、０．０１２５ｃｈｉｐよりも大きい位相差で複数のレプリカコードを出力することができる。この際、ＲＢシフトレジスタ３２１に近い領域、すなわちＲＡＭシフトレジスタ３２２Ａ，３２２ＢによるＡ２８０〜Ａ３８０，Ａ４２０〜Ａ５２０の領域では、０．１２５ｃｈｉｐの位相差で複数のレプリカコードを出力する。そして、ＲＢシフトレジスタ３２１から遠い領域、すなわちＲＡＭシフトレジスタ３２３Ａ，３２３Ｂにより、Ａ０〜Ａ２８０，Ａ５２０〜Ａ８００の領域では、０．５ｃｈｉｐのさらに大きい位相差で複数のレプリカコードを出力する。
【００６４】
このようにＲＢシフトレジスタ３２０，３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂから出力された各レプリカコードは、セレクタ３２４へ入力される。
【００６５】
セレクタ３２４は、制御部４０からのモードに応じた選択情報に基づいて、各相関器３３−１〜３３−Ｎへ出力するレプリカコードを選択する。図６はモード毎のレプリカコードの選択パターンの一例を示す図であり、（Ａ）がコード捕捉モードの初期状態での選択パターンを示し、（Ｂ）はコード追尾モード中の選択パターンの一例を示す。
【００６６】
まず、コード捕捉モード時には、隣り合うレプリカコードの位相差が１ｃｈｉｐを超えない範囲で、可能な限り広い範囲についてコードの相関結果を得ることで、高速且つ確実なコード捕捉を行うことができる。したがって、例えば、１１個の相関器が備えられている場合であれば、位相の異なるレプリカコードを１ｃｈｉｐの位相差で１１個同時生成して、各相関器へ与える必要が有る。この場合、セレクタ３２４は、Ａ０〜Ａ８００の領域内でＡ４００を中心のタイミングとして等間隔かつ最長の位相差からなる１１個のレプリカコードを出力する。すなわち、図６（Ａ）に示すように、それぞれが１ｃｈｉｐの位相差を有する、Ａ０，Ａ８０，Ａ１６０，Ａ２４０，Ａ３２０，Ａ４００，Ａ４８０，Ａ５６０，Ａ６４０，Ａ７２０，Ａ８００の領域からのレプリカコードをレプリカコードＲＣ（Ａ１）〜ＲＣ（Ａ１１）として相関器３３−１〜３３−Ｎ（Ｎ＝１１）へ出力する設定を行う。これにより、同時にレプリカコードすなわち拡散コードの１１ｃｈｉｐ分にあたる範囲を同時に相関処理して、コード捕捉処理を効果的に行うことができる。ここで、例えば、Ｌ１Ｃ／Ａ信号であればＣ／Ａコードは１０２３ｃｈｉｐであるので、基準レプリカコードの位相を１１ｃｈｉｐ分ずらしながら約１００回コード捕捉処理を行うことで、Ｃ／Ａコードの全体を捕捉処理して、例えば最もＰｒｏｍｐｔ相関値が高くなるように新たな基準レプリカコードの位相を合わせ込むことができる。なお、この処理は、従来の相関器が２個の場合であれば、約５００回のコード捕捉処理を行わなければならないので、本実施形態の構成を用いることで、従来よりも高速なコード捕捉が可能になる。
【００６７】
また、レプリカコードを出力する回路の一部にのみレジスタリソースを利用したＲＢシフトレジスタが使用されているので、コード遅延回路としてのシフトレジスタの全体をＲＢシフトレジスタで構成するよりも、レジスタリソースの消費を抑制し、効率的なコード捕捉追尾回路を構成することができる。
【００６８】
次に、コード追尾モード中の高精度な位相処理の際には、Ｅａｒｌｙレプリカコード、Ｌａｔｅレプリカコード、Ｐｒｏｍｐｔレプリカコードを生成して、Ｅ−Ｌ相関処理およびＰ相関処理を用いる。この場合、Ｐｒｏｍｐｔレプリカコードを中心として、それぞれ異なる位相差方向に同じ位相差でＥａｒｌｙレプリカコードとＬａｔｅレプリカコードとを生成して、三つの相関器へ与える必要が有る。この場合、セレクタ３２４は、時間軸上の中心であるＡ４００からのレプリカコードをＰｒｏｍｐｔレプリカコードに設定するとともに、例えば、Ａ４００のＰｒｏｍｐｔレプリカコードに対してそれぞれ０．１２５ｃｈｉｐの位相差からなるＡ３９０のレプリカコードとＡ４１０のレプリカコードをＥａｒｌｙレプリカコードとＬａｔｅレプリカコードに設定する。これにより、１ｃｈｉｐよりも極小さい位相差で設定されたＥａｒｌｙレプリカコードとＬａｔｅレプリカコードとを用いてＥ−Ｌ相関処理を行うことができるとともに、Ｐｒｏｍｐｔレプリカコードを１ｃｈｉｐより極小さい０．０１２５ｃｈｉｐの分解能で設定できるので、高精度なコード追尾処理を行うことができる。この際、ＲＢシフトレジスタ３２１により出力される位相差の小さいレプリカコードをそのまま用いることができるので、ＲＡＭシフトレジスタでは実現できないコード追尾用の高分解能のレプリカコードを容易に相関器へ与えることができる。
【００６９】
また、上述のように、時間軸上の中心に向かって近づく程、出力されるレプリカコード間の位相差が小さくなるように設定することで、コード捕捉時には徐々に時間軸上の中心に合わせ込む処理を行うので、徐々に分解能を上げながら、円滑にコード追尾へ移行することができる。同様に、コード追尾時にも徐々に時間軸上の中心に合わせ込む必要があるので、徐々に分解能を上げて結果的に高精度なコード追尾を実現することができる。これにより、コード捕捉時やコード追尾時に、時間軸上の中心（Ａ４００の領域）にＰｒｏｍｐｔレプリカコードを合わせ込む処理を円滑にすることができる。
【００７０】
また、上述のように、時間軸上の中心であるＡ４００を中心に、位相の進む方向と位相の遅れる方向とで対称にレプリカコードを出力できる構成としていることで、Ｐｒｏｍｐｔレプリカコードに対するＥａｒｌｙレプリカコードとＬａｔｅレプリカコードの設定を容易に行うことができる。
【００７１】
以上のように、本実施形態の構成および処理を用いることで、コード捕捉の初期のように位相差が長く且つ広い位相領域に亘る複数のレプリカコードを必要とする場合には、このような位相差が大きい複数のレプリカコードを出力し、コード追尾時のようにレプリカコード間の位相分解能の高い少数のレプリカコードを必要とする場合には、極小さい位相差からなる少数のレプリカコードを出力することができる。すなわち、コード捕捉時やコード追尾時等の状況に応じて適するレプリカコードを容易に出力することができる。
【００７２】
なお、上述の説明では、時間軸上の中心（Ａ４００の領域に相当）を基準にして、位相の進む側と位相の遅れる側とで、出力されるレプリカコードの位相が対称になるように設定されているが、仕様に応じて位相の進む側と位相の遅れる側とでレプリカコードの位相が非対称になるように設定しても良い。すなわち、ＲＢシフトレジスタの段数を適宜設定したり、各ＲＡＭシフトレジスタを異なる構成にしてもよい。
【００７３】
また、上述の説明では、深さの異なるＲＡＭシフトレジスタを、位相の進む側と位相の遅れる側とのそれぞれに配置する例を示したが、位相の進む側と位相の遅れる側にそれぞれ１種類のＲＡＭシフトレジスタを配置する構成にしてもよい。この場合、これらのＲＡＭシフトレジスタの深さを一致させることで、一つのＲＡＭブロックとして処理することが可能になり、ＲＡＭリソースの消費を抑制することができる。また、上述のように二種類のＲＡＭシフトレジスタだけではなく、三種類以上のＲＡＭシフトレジスタを用いるようにしてもよい。
【００７４】
また、上述の説明では、ＲＡＭシフトレジスタのデータ深さおよびデータ幅を固定にした例を示したが、ＲＡＭのデータ深さ及びデータ幅の仕様の範囲において、データ深さおよびデータ幅を可変にすることもできる。これにより、よりフレキシブルな位相差のレプリカコードを出力することができる。
【００７５】
また、上述の説明では、ＲＢシフトレジスタや各ＲＡＭシフトレジスタの最も位相の進んだレプリカコードのビットデータを次のＲＢシフトレジスタやＲＡＭシフトレジスタに与える方法を示したが、途中の位相のレプリカコードのビットデータを次のＲＢシフトレジスタやＲＡＭシフトレジスタに与えるようにしてもよい。
【００７６】
また、上述の説明では、ＲＢシフトレジスタによる位相領域をＲＡＭシフトレジスタによる位相領域で挟み込む構成を用いたが、ＲＡＭシフトレジスタによる位相領域内に部分的にシフトレジスタを配置し（本発明の「局部ＲＢシフトレジスタ」に相当）、当該ＲＢシフトレジスタによる位相制御の領域を局所的に設けるようにしても良い。これにより、レプリカコードの位相をより細かく自由に設定することができ、さらに適応性に富んだレプリカコードを出力することができる。
【００７７】
また、上述の説明では、コード遅延回路にセレクタが含まれる例を示したが、当該セレクタをコード遅延回路に含まず独立の回路として形成したり、相関器に含ませるようにしてもよい。
【００７８】
また、上述の説明は、コード遅延回路を例に説明したが、他の遅延回路に対しても、上述のコード遅延回路の構成を適用することができる。すなわち、ＲＢシフトレジスタとＲＡＭシフトレジスタとを接続して目的信号を与えることで、それぞれに異なる位相差（遅延量）からなる複数の目的信号を出力することができる。この際、ＲＡＭシフトレジスタはメモリの深さに応じて適宜出力する目的信号間の位相差が設定可能であるので、これらＲＢシフトレジスタとＲＡＭシフトレジスタとを適宜組み合わせることで、仕様に応じて各種の位相差からなる複数の目的信号を得る場合にも、その仕様に応じた効率的な設定を容易に実現することができる。
【符号の説明】
【００７９】
１０−アンテナ、２０−ダウンコンバータ、３０−コード捕捉追尾回路、３１−コード発生器、３２−コード遅延回路、３３Ａ〜３３Ｎ−相関器、４０−制御部、５０−測位部
３２０，３２１−ＲＢシフトレジスタ、３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂ−ＲＡＭシフトレジスタ、３２４−セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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