【手続補正書】
【提出日】平成17年1月7日(2005.1.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置と半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対と、該第１差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴとを含む第１増幅部と、
上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対と、該第２差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む第２増幅部と、
上記第１差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第２導電型の第１ＭＯＳＦＥＴ対と、上記第２差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第１導電型の第２ＭＯＳＦＥＴ対とを有する回路を含む第１の回路と、
一対の第２入力端子にそれぞれゲートが接続された第１導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３増幅部と、
上記一対の第２入力端子にそれぞれゲートが接続された第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む第４増幅部と、
上記第３差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第２導電型の第３ＭＯＳＦＥＴ対と、上記第４差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第１導電型の第４ＭＯＳＦＥＴ対とを有する回路を含む第２の回路とを備え、
上記第２の回路の出力は、上記第１ないし第４電流源ＭＯＳＦＥＴのゲート及び第１ないし第４ＭＯＳＦＥＴ対のゲートに供給してなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１差動ＭＯＳＦＥＴ対のドレインと上記第１ＭＯＳＦＥＴ対のドレインとが接続され、
上記第２差動ＭＯＳＦＥＴ対のドレインと上記第２ＭＯＳＦＥＴ対のドレインとが接続され、
上記第１ＭＯＳＦＥＴ対の一方と、上記第２ＭＯＳＦＥＴ対の一方との間に、第２導電型の第５ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦＥＴが直列に接続され、
上記第１ＭＯＳＦＥＴ対の他方と、上記第２ＭＯＳＦＥＴ対の他方との間に、第２導電型の第７ＭＯＳＦＥＴ及び第１導電型の第８ＭＯＳＦＥＴが直列に接続され、
上記第３差動ＭＯＳＦＥＴ対のドレインと上記第３ＭＯＳＦＥＴ対のドレインとが接続され、
上記第４差動ＭＯＳＦＥＴ対のドレインと上記第４ＭＯＳＦＥＴ対のドレインとが接続され、
上記第３ＭＯＳＦＥＴ対の一方と、上記第４ＭＯＳＦＥＴ対の一方との間に、第２導電型の第９ＭＯＳＦＥＴ及び第１導電型の第１０ＭＯＳＦＥＴが直列に接続され、
上記第３ＭＯＳＦＥＴ対の他方と、上記第４ＭＯＳＦＥＴ対の他方との間に、第２導電型の第１１ＭＯＳＦＥＴ及び第１導電型の第１２ＭＯＳＦＥＴが直列に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記一対の第１入力端子には、互いに相補の一対の入力信号が供給され、
上記一対の第２入力端子には、互いに相補の一対の入力信号が供給されてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記一対の第１入力端子には、一方の入力端子に入力信号が供給され、
他方の入力端子には、前記入力信号レベルを判定する参照電圧が供給され、
上記一対の第２入力端子には上記参照電圧が供給されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項２において、
上記第１及び第２のＭＯＳＦＥＴ対及び上記第５ないし第８ＭＯＳＦＥＴのサイズはそれぞれ等しい、または上記第３及び第４のＭＯＳＦＥＴ対及び上記第９ないし第１２ＭＯＳＦＥＴのサイズよりも大きいことを特徴とする半導体集積回路装置。
【請求項６】
請求項２において、
スタンバイモードにおいて上記第１の回路と上記第２の回路とを互いに切り離す第１スイッチ回路と、
上記第１ないし第４電流源ＭＯＳＦＥＴオフ状態にさせる第２スイッチ回路と、
上記第１ないし第４ＭＯＳＦＥＴ対のゲートに電源電圧を供給する第３スイッチ回路とを更に有することを特徴とするスタンバイモードを備えた半導体集積回路装置。
【請求項７】
請求項６において、
上記スタンバイモードにおいて上記第１スイッチ回路により上記第１の回路と上記第２の回路とを互いに切り離し、
上記スタンバイモードにおいて上記第２スイッチ回路により上記第１ないし第４電流源ＭＯＳＦＥＴをオフ状態にさせることを特徴とする半導体集積回路装置。
【請求項８】
一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対と、該第１差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴを含む第１増幅部と、
上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対と、該第２差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む第２増幅部と、
上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部と、
上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部と、
上記第１出力部の第１ＭＯＳＦＥＴ対の一方と、上記第２出力部の第２ＭＯＳＦＥＴ対の一方との間に設けられ、第１出力端子に接続された、第２導電型の第５ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦＥＴと、
上記第１出力部の第１ＭＯＳＦＥＴ対の他方と、上記第２出力部の第２ＭＯＳＦＥＴ対の他方との間に設けられ、第２出力端子に接続された、第２導電型の第７ＭＯＳＦＥＴ及び第１導電型の第８ＭＯＳＦＥＴとを具備して成り、
上記第１増幅部の第１差動ＭＯＳＦＥＴ対のドレインと上記第１出力部の第１ＭＯＳＦＥＴ対のドレインとが接続され、
上記第２増幅部の第２差動ＭＯＳＦＥＴ対のドレインと上記第２出力部の第２ＭＯＳＦＥＴ対のドレインとが接続され、
上記第１電流源ＭＯＳＦＥＴは、上記第１差動ＭＯＳＦＥＴ対に比べてオン抵抗値が大きくなるように形成され、
上記第２電流源ＭＯＳＦＥＴは、上記第２差動ＭＯＳＦＥＴ対に比べてオン抵抗値が大きくなるように形成されている特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
一対の第２入力端子にそれぞれゲートが接続された第１導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３増幅部と、
上記一対の第２入力端子にそれぞれゲートが接続された第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む第４増幅部と、
上記第３差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第３ＭＯＳＦＥＴ対を含む第３出力部と、
上記第４差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第４ＭＯＳＦＥＴ対を含む第４出力部とを含むバイアス回路を更に備え、
上記バイアス回路の出力は、上記第１ないし第４電流源ＭＯＳＦＥＴのゲート及び第１ないし第４ＭＯＳＦＥＴのゲートに供給してなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記第５ないし第８ＭＯＳＦＥＴは、上記第１ないし第４ＭＯＳＦＥＴ対及び差動ＭＯＳＦＥＴ対に比べてゲート長が短く形成されていることを特徴とする半導体集積回路装置。
【請求項１１】
第１の電圧に設定された第１電圧端子と、
上記第１の電圧よりも高い電圧の第２の電圧に設定された第２電圧端子と、
増幅回路とを具備して成り、
上記増幅回路は、
第１入力端子と、第２入力端子と、第１出力端子とを有する第１の回路と、
第３入力端子と第４入力端子とを有する第２の回路とを含んで成り、
上記第１の回路は、第１導電型の第１ないし第５のトランジスタと、上記第１導電型とは異なる第２導電型の第６ないし第１０のトランジスタと、第３の回路と、第４の回路とを含んで成り、
上記第２の回路は、第１導電型の第１１ないし第１５のトランジスタと、上記第１導電型とは異なる第２導電型の第１６ないし第２０のトランジスタと、第５の回路と、第６の回路とを有して成り、
上記第１のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第２のトランジスタは、上記第１入力端子に接続されたゲートと、上記第１のトランジスタのドレインに接続されたソースとを含んで成り、
上記第３のトランジスタは、上記第１のトランジスタのドレインに接続されたソースを含んで成り、
上記第４のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第５のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第６のトランジスタは、上記第１電圧端子に接続されたソースを含んで成り、
上記第７のトランジスタは、上記第４のトランジスタのドレインに接続されたドレインと、上記第６のトランジスタのドレインに接続されたソースと、上記第１入力端子に接続されたゲートとを含んで成り、
上記第８のトランジスタは、上記第５のトランジスタのドレインに接続されたドレインと、上記第６のトランジスタのドレインに接続されたソースと、上記第２入力端子に接続されたゲートとを含んで成り、
上記第９のトランジスタは、上記第２のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
上記第１０のトランジスタは、上記第３のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
上記第３の回路は、上記第４のトランジスタのドレインと上記第９のトランジスタのドレインとの間の電流経路と、上記第１出力端子に接続された出力端子とを含んで成り、
上記第４の回路は、上記第５のトランジスタのドレインと上記第１０のトランジスタのドレインとの間の電流経路を含んで成り、
上記第１１のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第１２のトランジスタは、上記第３入力端子に接続されたゲートと、上記第１１のトランジスタのドレインに接続されたソースとを含んで成り、
上記第１３のトランジスタは、上記第１１のトランジスタのドレインに接続されたソースを含んで成り、
上記第１４のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第１５のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
上記第１６のトランジスタは、上記第１電圧端子に接続されたソースを含んで成り、
上記第１７のトランジスタは、上記第１４のトランジスタのドレインに接続されたドレインと、上記第１６のトランジスタのドレインに接続されたソースと、上記第３入力端子に接続されたゲートとを含んで成り、
記第１８のトランジスタは、上記第１５のトランジスタのドレインに接続されたドレインと、上記第１６のトランジスタのドレインに接続されたソースと、上記第４入力端子に接続されたゲートとを含んで成り、
上記第１９のトランジスタは、上記第１２のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
上記第２０のトランジスタは、上記第１３のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
上記第５の回路は、上記第１４のトランジスタのドレインと上記第１９のトランジスタのドレインとの間の電流経路と、出力端子とを含んで成り、
上記第６の回路は、上記第１５のトランジスタのドレインと上記第２０のトランジスタのドレインとの間の電流経路と、出力端子とを含んで成り、
上記第４、第５、第９、第１０、第１４、第１５、第１９、及び第２０のトランジスタのゲートは、前記第５及び第６の回路の出力端子と接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
上記第１及び第１１のトランジスタのゲートが、上記第２電圧端子に接続され、
上記第６及び第１６のトランジスタのゲートが、上記第１電圧端子に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１１において、
上記第１の電圧は接地電位であり、
上記第２の電圧は電源電圧であることを特徴とする半導体装置。
【請求項１４】
請求項１１において、
上記第１入力端子には、第１の信号が入力され、
上記第２入力端子には、上記第１の信号の相補の信号に使用される第２の信号が入力され、
上記第３入力端子には、上記第１の信号が入力され、
上記第４入力端子には、上記第２の信号が入力されることを特徴とする半導体装置。
【請求項１５】
請求項１１において、
上記第１入力端子には、第１の信号が入力され、
上記第２ないし第４入力端子には、参照電圧が入力されることを特徴とする半導体装置。
【請求項１６】
請求項１１において、
上記第１ないし第１０のトランジスタは、上記第１１ないし２０のトランジスタのサイズと略同じサイズのトランジスタであることを特徴とする半導体装置。
【請求項１７】
請求項１１において、
上記第１ないし第１０のトランジスタは、上記第１１ないし２０のトランジスタのサイズよりも大きいサイズのトランジスタであることを特徴とする半導体装置。
【請求項１８】
請求項１１において、
上記第１導電型はＰ導電型であり、
上記第２導電型はＮ導電型であり、
上記第１ないし第５及び上記第１１ないし第１５のトランジスタはそれぞれＰ導電型のＭＯＳＦＥＴであり、
上記第６ないし第１０及び上記第１６ないし第２０のトランジスタはそれぞれＮ導電型のＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１９】
請求項１１において、
上記第３の回路は、
上記第４のトランジスタのドレインに接続されたソースと、上記第１出力端子に接続されたドレインとを含んで成る、上記第１導電型の第２１のトランジスタと、
上記第２１のトランジスタのドレインに接続されたドレインと、上記第２のトランジスタのドレインに接続されたソースとを含んで成る、上記第２導電型の第２２のトランジスタとを含んで成り、
上記第４の回路は、
上記第５のトランジスタのドレインに接続されたソースを含んで成る、上記第１導電型の第２３のトランジスタと、
上記第２３のトランジスタのドレインに接続されたドレインと、上記第３のトランジスタのドレインに接続されたソースとを含んで成る、上記第２導電型の第２４のトランジスタとを含んで成り、
上記第５の回路は、
上記第１４のトランジスタのドレインに接続されたソースと、上記第５の回路の出力端子に接続されたドレインとを含んで成る、上記第１導電型の第２５のトランジスタと、
上記第２５のトランジスタのドレインに接続されたドレインと、上記第１２のトランジスタのドレインに接続されたソースとを含んで成る、上記第２導電型の第２６のトランジスタとを含んで成り、
上記第６の回路は、
上記第１５のトランジスタのドレインに接続されたソースと、上記第６の回路の出力端子に接続されたドレインとを含んで成る、上記第１導電型の第２７のトランジスタと、
上記第２７のトランジスタのドレインに接続されたドレインと、上記第１３のトランジスタのドレインに接続されたソースとを含んで成る、上記第２導電型の第２８のトランジスタとを含んで成り、
上記第２１ないし第２８のトランジスタのゲートは、上記第５の回路の出力端子及び上記第６の回路の出力端子にそれぞれ接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１１において、
上記第４、第５、第９、第１０、第１４、第１５、第１９、及び第２０のトランジスタのゲートは、前記第５及び第６の回路の出力端子とそれぞれ接続されていることを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
この実施例の入力回路は、前記レール・ツー・レール回路が利用される。すなわち、Ｐチャネル型の差動ＭＯＳＦＥＴＱ１とＱ２、その動作電流を形成するＰチャネル型の電流源ＭＯＳＦＥＴＱ３からなる第１増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ４とＱ５、その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴＱ６により第２増幅部が構成される。上記Ｐチャネル型の電流源ＭＯＳＦＥＴＱ３のソースは、電源電圧ＶＤＤＱが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ６のソースには、回路の接地電位ＶＳＳが与えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記第１増幅部，第２増幅部の電流源ＭＯＳＦＥＴＱ３とＱ６、及び上記第１出力部と第２出力部のＭＯＳＦＥＴＱ７〜Ｑ１４のゲートには、バイアス電圧ＶＢが共通に接続される。このように、電流源ＭＯＳＦＥＴＱ３、Ｑ６及び及び上記第１出力部と第２出力部のＭＯＳＦＥＴＱ７〜Ｑ１４のゲート共通のバイアス電圧を供給する構成は、前記図１４に示した自己バイアス型のレール・ツー・レール回路と同様である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図５には、本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例の回路図が示されている。この実施例の入力回路は、前記レール・ツー・レール回路と、ＣＭＯＳ回路との２通りの入力動作に切り換えることが可能な機能が付加される。前記図３（図４）の回路において、入力端子ＩＮと、出力信号を形成するカスコード部の各ＭＯＳＦＥＴのゲートとの間に、スイッチ１２が設けられる。同様に、他方のカスコード部のＭＯＳＦＥＴのゲートと、それに対応した入力端子ＩＮＢとの間にスイッチ１３が設けられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図７には、本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例の回路図が示されている。この実施例は、前記のようなレール・ツー・レール回路ではなく、Ｎチャネル差動ＭＯＳＦＥＴ、Ｎチャネル電流源ＭＯＳＦＥＴ及びＰチャネル負荷ＭＯＳＦＥＴにより第１差動増幅回路を構成し、同様にＰチャネル差動ＭＯＳＦＥＴ、Ｐチャネル電流源ＭＯＳＦＥＴ及びＮチャネル負荷ＭＯＳＦＥＴにより第２差動増幅回路を構成し、上記第１と第２の差動増幅回路の入力端子を共通にして入力端子ＣＫ，ＣＫＢに接続する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
バイアス回路は、前記レール・ツー・レール回路に設けられたバイアス回路と同様に、入力回路と同じ回路構成のものが用いられる。つまり、前記図７の入力回路の第１ないし第４差動増幅回路と同じ回路構成にされた４つの差動増幅回路が用いられる。前段の２つの差動増幅回路には、それぞれ入力回路と同じく入力端子ＣＫとＣＫＢに接続される。前段の差動増幅回路の差動出力が後段の差動増幅回路の入力端子に接続されるまでは前記入力回路と同様である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
上記のようなＭＯＳＦＥＴのサイズのゲート長Ｌｇ、ゲート幅Ｗ設定は、前記実施例のレール・ツー・レール回路の他に、前記図１３や図１４の示されたレール・ツー・レール回路にも適用することによって、高速化や動作の安定化を図るようにすることができる。