(57)【要約】【課題】本発明は、正確に位相を調整することが可能なＰＬＬ回路およびそれを用いた角速度センサを提供することを目的とするものである。【解決手段】本発明のＰＬＬ回路およびそれを用いた角速度センサは、ＡＤ変換器２１が電圧制御発振器２６の出力するタイミング信号により動作し、かつＤＡ変換器２４が分周器２７の出力するタイミング信号でのＡＤ変換器２１の出力する値に応じたアナログ信号を出力する構成としたものである。【選択図】図１
2010034722.tif 000002
【特許請求の範囲】
【請求項１】
ＡＤ変換器と、このＡＤ変換器からの出力が入力されるＤＡ変換器と、このＤＡ変換器の出力信号をフィルタリングするフィルタ回路と、このフィルタ回路からの出力信号に応じて異なる周波数の信号を出力する電圧制御発振器と、この電圧制御発振器の出力する信号を分周する分周器とを備え、前記ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつ前記ＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としたＰＬＬ回路。
【請求項２】
ＡＤ変換器からの出力信号が入力される位相監視手段を設け、かつこの位相監視手段が、前記ＡＤ変換器からの出力信号の位相を監視し、フィルタ回路への入力信号を制御する構成とした請求項１記載のＰＬＬ回路。
【請求項３】
ＡＤ変換器とＤＡ変換器との間に位相補正回路を設け、かつこの位相補正回路により、前記ＡＤ変換器からの出力信号の値を補正する構成とした請求項１記載のＰＬＬ回路。
【請求項４】
ＤＡ変換器が、分周器の出力するタイミング信号からＡＤ変換器のＡＤ変換に必要なクロック数だけずれたタイミングでのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成とした請求項１記載のＰＬＬ回路。
【請求項５】
駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子からの出力信号をＡＤ変換するＡＤ変換器と、このＡＤ変換器からの出力信号をもとに駆動信号を所定の振幅に設定するＡＧＣ回路と、このＡＧＣ回路からの出力信号を基に、前記センサ素子における駆動電極に電圧を印加する駆動手段とからなるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記タイミング制御回路を、ドライブ回路におけるＡＤ変換器と、このＡＤ変換器からの出力信号が入力されるＤＡ変換器と、このＤＡ変換器の出力信号を平滑するフィルタ回路と、このフィルタ回路からの出力信号に応じて異なる周波数の矩形波を前記ＡＤ変換器に入力する電圧制御発振器と、この電圧制御発振器からの出力信号を分周させるとともに分周した出力信号を前記ＤＡ変換器に入力する分周回路とからなるＰＬＬ回路で構成し、さらに前記ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつ前記ＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成とした角速度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられるＰＬＬ回路およびそれを用いた角速度センサに関するものである。
【背景技術】
【０００２】
以下、従来のこの種のＰＬＬ回路について、図面を参照しながら説明する。
【０００３】
図７は従来のＰＬＬ回路の回路図である。
【０００４】
図７において、１は同期分離回路で、この同期分離回路１は外部より入力した信号から同期信号を抜き取っている。２は位相比較器で、この位相比較器２は一方の入力がＬの区間に他方の入力の高低の割合に応じて出力電圧を変動させている。３はローパスフィルタで、このローパスフィルタ３は前記位相比較器２の出力信号からノイズ信号を除去して出力信号を出力している。４は増幅器で、この増幅器４は前記ローパスフィルタ３からの出力信号を増幅している。５は電圧制御発振器で、この電圧制御発振器５は前記増幅器４からの出力信号の電圧を基に出力周波数を変動させている。６は分周器で、この分周器６は前記電圧制御発振器５からの出力信号を１／ｎに分周しているものである。
【０００５】
以上のように構成された従来のＰＬＬ回路について、次にその動作を説明する。
【０００６】
図８（ａ）に示すように、同期分離回路１は、一定時間ローとなる出力信号を位相比較器２に出力する。
【０００７】
そして、図８（ｂ）、図８（ｃ）に示すように、位相比較器２は同期分離回路１からの入力信号ａがローの時に、他方の入力信号ｂがハイであれば、その期間、位相比較器２の出力電圧を低くしていき、かつ他方の入力信号ｂがローであれば、その期間、位相比較器２の出力電圧を高くしていく。
【０００８】
上記同期分離回路１からの入力信号ａおよび他方の入力信号ｂによって、レベル変動を受けた信号ｃはローパスフィルタ３、増幅器４を通って、電圧制御発振器５を駆動する。そして、電圧制御発振器５は入力信号のｎ倍の周波数で発振し、分周器６でｎ分の１に分周する。
【０００９】
そして、同期分離回路１の後段にＡＤ変換器（図示せず）を接続し、位相比較器２にデジタル信号を入力すれば、アナログ信号の替わりに、矩形波信号により、位相同期をすることができるものであった。
【００１０】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開昭６２−１３１６３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来の構成においては、位相比較器２への入力信号をデジタル信号とすると、このデジタル信号のサンプリング間隔により、位相比較器２の一方の入力の期間が短くなるため、レベル変動を受けた信号ｃの出力は小さくなることになり、これにより、出力周波数の変動量が不安定となるため、正確に位相を調整することができなくなってしまうという課題を有していた。
【００１２】
本発明は上記従来の課題を解決するもので、正確に位相を調整することが可能なＰＬＬ回路およびそれを用いた角速度センサを提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は以下の構成を有するものである。
【００１４】
本発明の請求項１に記載の発明は、ＡＤ変換器と、このＡＤ変換器からの出力が入力されるＤＡ変換器と、このＤＡ変換器の出力信号をフィルタリングするフィルタ回路と、このフィルタ回路からの出力信号に応じて異なる周波数の信号を出力する電圧制御発振器と、この電圧制御発振器の出力する信号を分周する分周器とを備え、前記ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつ前記ＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としたもので、この構成によれば、ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としているため、分周器の出力するタイミング信号でのＡＤ変換器の出力値それ自体が、分周器の出力する正弦波信号の中央値との位相ずれ量に応じた値となり、これにより、デジタル信号による時間遅れが発生しても、正確に位相を調整することができるという作用効果を有するものである。
【００１５】
本発明の請求項２に記載の発明は、特に、ＡＤ変換器からの出力信号が入力される位相監視手段を設け、かつこの位相監視手段が、前記ＡＤ変換器からの出力信号の位相を監視し、フィルタ回路への入力信号を制御する構成としたもので、この構成によれば、ＡＤ変換器からの出力信号が入力される位相監視手段を設け、かつこの位相監視手段が、前記ＡＤ変換器からの出力信号の位相を監視し、フィルタ回路への入力信号を制御する構成としているため、一定範囲内のアナログ信号が電圧制御発振器に入力されることになり、これにより、電圧制御発振器が出力する信号の周波数が制限されるため、ＰＬＬ回路全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外でロックされることがなくなるという作用効果を有するものである。
【００１６】
本発明の請求項３に記載の発明は、特に、ＡＤ変換器とＤＡ変換器との間に位相補正回路を設け、かつこの位相補正回路により、前記ＡＤ変換器からの出力信号の値を補正する構成としたもので、この構成によれば、ＡＤ変換器とＤＡ変換器との間に位相補正回路を設け、かつこの位相補正回路により、前記ＡＤ変換器からの出力信号の値を補正する構成としているため、位相比較値をロックする位相をデジタル値の分解能の分だけ微調整することができるという作用効果を有するものである。
【００１７】
本発明の請求項４に記載の発明は、特に、ＤＡ変換器が、分周器の出力するタイミング信号からＡＤ変換器のＡＤ変換に必要なクロック数だけずれたタイミングでのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としたもので、この構成によれば、ＤＡ変換器が、分周器の出力するタイミング信号からＡＤ変換器のＡＤ変換に必要なクロック数だけずれたタイミングでのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としているため、分周器からのタイミング信号が、入力されるアナログ信号の中央値を通るタイミングと同期することになり、これにより、正確にアナログ信号の中央値であるゼロ点と同期して検出することができるという作用効果を有するものである。
【００１８】
本発明の請求項５に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子からの出力信号をＡＤ変換するＡＤ変換器と、このＡＤ変換器からの出力信号をもとに駆動信号を所定の振幅に設定するＡＧＣ回路と、このＡＧＣ回路からの出力信号を基に、前記センサ素子における駆動電極に電圧を印加する駆動手段とからなるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記センス回路と前記ドライブ回路とにタイミング信号を出力するタイミング制御回路とを備え、前記タイミング制御回路を、ドライブ回路におけるＡＤ変換器と、このＡＤ変換器からの出力信号が入力されるＤＡ変換器と、このＤＡ変換器の出力信号を平滑するフィルタ回路と、このフィルタ回路からの出力信号に応じて異なる周波数の矩形波を前記ＡＤ変換器に入力する電圧制御発振器と、この電圧制御発振器からの出力信号を分周させるとともに分周した出力信号を前記ＤＡ変換器に入力する分周回路とからなるＰＬＬ回路で構成し、さらに前記ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつ前記ＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としたもので、この構成によれば、ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としているため、分周器の出力するタイミング信号でのＡＤ変換器の出力値それ自体が、分周器の出力する正弦波信号の中央値との位相ずれ量に応じた値となり、これにより、デジタル信号による時間遅れが発生しても、正確に位相を調整することができるという作用効果を有するものである。
【発明の効果】
【００１９】
以上のように本発明のＰＬＬ回路は、ＡＤ変換器と、このＡＤ変換器からの出力が入力されるＤＡ変換器と、このＤＡ変換器の出力信号をフィルタリングするフィルタ回路と、このフィルタ回路からの出力信号に応じて異なる周波数の信号を出力する電圧制御発振器と、この電圧制御発振器の出力する信号を分周する分周器とを備え、前記ＡＤ変換器が電圧制御発振器の出力するタイミング信号により動作し、かつ前記ＤＡ変換器が分周器の出力するタイミング信号でのＡＤ変換器の出力する値に応じたアナログ信号を出力する構成としているため、分周器の出力するタイミング信号でのＡＤ変換器の出力値それ自体が、分周器の出力する正弦波信号の中央値との位相ずれ量に応じた値となり、これにより、デジタル信号による時間遅れが発生しても、正確に位相を調整することができるという優れた効果を奏するものである。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
以下、本発明の実施の形態１におけるＰＬＬ回路について、図面を参照しながら説明する。
【００２１】
図１は本発明の実施の形態１におけるＰＬＬ回路の回路図である。
【００２２】
図１において、２１はＡＤ変換器で、このＡＤ変換器２１は入力されるアナログ信号をデジタル信号に変換するものである。２２は位相監視手段で、この位相監視手段２２には前記ＡＤ変換器２１の出力するデジタル信号が入力され、そして、この位相監視手段２２は入力された値とそのタイミングに応じて所定の上限値もしくは下限値か、入力された値のいずれかの値を出力するものである。２３は位相補正回路で、この位相補正回路２３には前記位相監視手段２２の出力する信号が入力され、そして、この位相補正回路２３は所定の値だけ入力信号を補正した値を出力するものである。２４はＤＡ変換器で、このＤＡ変換器２４には前記位相補正回路２３の出力する信号が入力され、そして、このＤＡ変換器２４は入力された値に応じたアナログ信号を出力するものである。
【００２３】
２５はループフィルタからなるフィルタ回路で、このフィルタ回路２５には前記ＤＡ変換器２４の出力するアナログ信号が入力され、そして、このフィルタ回路２５は所定の特性でフィルタリングして出力するものである。２６は電圧制御発振器で、この電圧制御発振器２６には前記フィルタ回路２５の出力する信号が入力され、そして、この電圧制御発振器２６は入力されたアナログ値に応じて異なる周波数の第１のタイミング信号を出力するものである。２７は分周器で、この分周器２７には前記電圧制御発振器２６の出力する信号が入力され、そして、この分周器２７はこの信号を所定の値で分周した第２のタイミング信号を出力するものである。このように、前記電圧制御発振器２６の出力する第１のタイミング信号によりＡＤ変換器２１が動作し、かつ前記分周器２７の出力する第２のタイミング信号により位相監視手段２２が動作する構成としたものである。
【００２４】
以上のように構成された本発明の実施の形態１におけるＰＬＬ回路について、次にその動作を図２、図３を参照しながら説明する。
【００２５】
前記ＡＤ変換器２１に正弦波のアナログ信号を入力すると、前記電圧制御発振器２６の出力する第１のタイミング信号のタイミングでサンプリングして入力されたアナログ信号の大きさに応じたデジタル値に変換され、そして、このデジタル値が位相監視手段２２に入力される。この時は、例えば、正弦波信号の中央値を“０”とした正負のデジタル信号に変換される。この位相監視手段２２からは、第２のタイミング信号のタイミングで入力されたデジタル値を出力することになり、そして、これが位相補正回路２３に入力され、所定の値に補正された後、ＤＡ変換器２４に入力され、そして、このＤＡ変換器２４で入力されたデジタル値に応じたアナログ値に変換されて出力される。また、このアナログ信号は、ループフィルタからなるフィルタ回路２５を通して電圧制御発振器２６に入力され、そして、入力されたアナログ信号に応じた周波数の信号がこの電圧制御発振器２６より出力され、これがＡＤ変換器２１のタイミング信号としてフィードバックされることになる。この時、第２のタイミング信号は第１のタイミング信号を分周した同期信号であり、第２のタイミング信号のタイミングでのＡＤ変換器２１の出力値それ自体が、第２のタイミング信号の正弦波信号の中央値、つまりゼロ点との位相ずれ量に応じた値となる。すなわち、通常のＰＬＬ回路における位相比較器（図示せず）から出力される値と同じ意味をもつことになる。そして、位相監視手段２２の出力するデジタル値が負の場合には電圧制御発振器２６の出力する周波数が減少する方向のアナログ信号を、一方、位相監視手段２２の出力するデジタル値が正の場合には電圧制御発振器２６の出力する周波数が増加する方向のアナログ信号をＤＡ変換器２４より出力する。そして、ＰＬＬ回路のループとしては、このＤＡ変換器２４の出力するアナログ信号が一定となるように、つまり第２のタイミング信号のタイミングでのデジタル値が“０”となるようにループ制御がかかることになる。これにより、ＡＤ変換器２１のサンプリングタイミングが、入力されるアナログ信号の中央値を通るタイミングと同期することになるため、正確にアナログ信号の中央値つまりゼロ点と同期することが可能となるものである。
【００２６】
また、前記位相監視手段２２では入力されるデジタル値が、所定の上限値及び下限値を超えるかどうかを監視している。上記第２のタイミング信号が入力されたタイミングにより出力する値を変化させる。具体的には、第２のタイミング信号が入力されてから、入力されたデジタル値が所定の上限値を下回った後に次に所定の下限値を下回り、さらに下限値を上回るまでの期間をフェーズ１とし、そして、フェーズ１の終わりから入力されたデジタル値が所定の上限値を超えるまでをフェーズ２とし、それ以降の次に、上限値を下回るまでをフェーズ３とすると、フェーズ１で第２のタイミング信号が入力された場合には所定の下限値の信号を出力し、フェーズ２で第２のタイミング信号が入力された場合にはその第２のタイミング信号のタイミングで入力されたデジタル値を出力し、フェーズ３で第２のタイミング信号が入力された場合には所定の上限値の信号を出力することになる。そして、ＤＡ変換器２４には、前記位相監視手段２２の出力するデジタル値が入力され、かつこのＤＡ変換器２４は、このデジタル値に応じた大きさのアナログ信号を出力し、そして、このアナログ信号はループフィルタからなるフィルタ回路２５に入力され、かつこのフィルタ回路２５でフィルタリングされた後に電圧制御発振器２６に入力されることになる。このようにして、位相監視手段２２の出力するデジタル値に応じたアナログ信号をフィルタリングした信号によって決まる周波数が電圧制御発振器２６より出力されることになる。位相監視手段２２が上記のようなフェーズの判定及び出力信号の上限及び下限を設定していることにより、一定範囲内のアナログ信号が電圧制御発振器２６に入力されることになり、その結果、電圧制御発振器２６が出力する信号の周波数が制限されることになる。これにより、ＰＬＬ回路全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外でロックする、いわゆる倍周波数ロック等の誤動作を防止して、ＰＬＬ回路を所定の周波数でロックさせることができることになる。
【００２７】
そしてまた、位相監視手段２２の出力する信号が入力される位相補正回路２３では、入力された位相比較値を所定の値分だけ増減させて出力することにより、ロックする位相をデジタル値の分解能の分だけ微調整することが可能となる。例えば、位相補正回路２３において、正の値を加算して出力したとすると、電圧制御発振器２６は加算しない場合と比べて加算した分だけ増加した周波数を出力することになり、その結果として位相を早めた点にロックすることになる。
【００２８】
さらに、ＡＤ変換器２１においては、ＡＤ変換もしくは演算等により所定のクロック数だけ遅延が生じて出力される場合、その遅延分だけずれた位相でロックすることになるが、位相監視手段２２の出力する値を第２のタイミング信号のタイミングから遅延分のクロック数だけずれたタイミングでの値を出力する構成にすることにより、第２のタイミング信号が、入力されるアナログ信号の中央値を通るタイミングと同期することになり、これにより、正確にアナログ信号の中央値つまりゼロ点と同期させることが可能となるものである。
【００２９】
（実施の形態２）
以下、本発明の実施の形態２におけるＰＬＬ回路を利用した角速度センサについて、図面を参照しながら説明する。
【００３０】
図４は本発明の実施の形態２におけるＰＬＬ回路を利用した角速度センサの回路図である。
【００３１】
図４において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。４１はドライブ回路で、このドライブ回路４１は入力切替手段４２と、ＤＡ変換手段４３、積分手段４４、比較手段４５、デジタルフィルタからなるフィルタ回路４６、ＡＧＣ回路４７および駆動回路４８とで構成されている。また、前記ドライブ回路４１における入力切替手段４２は、振動体３１におけるモニタ電極３３と接続され、そして、第２のタイミングΦ２で動作するアナログスイッチで構成されているものである。そしてまた、前記ドライブ回路４１におけるＤＡ切替手段４９は、第１の基準電圧５０および第２の基準電圧５１を有し、そしてこの第１の基準電圧５０と第２の基準電圧５１を第２のタイミングΦ２で所定の信号により切り替えている。さらに、前記ドライブ回路４１にはＤＡ出力手段５２を設けており、このＤＡ出力手段５２は前記ＤＡ切替手段４９の出力信号が入力されるコンデンサ５３と、このコンデンサ５３の両端に接続され、かつ前記第１のタイミングΦ１で動作してコンデンサ５３の電荷を放電するＳＷ５４，５５とで構成されている。そして、前記ＤＡ切替手段４９とＤＡ出力手段５２とでＤＡ変換手段４３を構成し、かつこのＤＡ変換手段４３は第１のタイミングΦ１で前記コンデンサ５３の電荷を放電し、さらに前記第２のタイミングΦ２で前記ＤＡ切替手段４９が出力する基準電圧に応じた電荷を入出力するものである。５６はＳＷで、このＳＷ５６には前記入力切替手段４２とＤＡ変換手段４３の出力が入力され、そして、このＳＷ５６は前記第２のタイミングΦ２で出力するものである。
【００３２】
４４は積分手段で、この積分手段４４には前記ＳＷ５６の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に接続されるコンデンサ５８とにより構成されている。そして、第２のタイミングΦ２で動作し、前記積分手段４４への入力信号がコンデンサ５８により積分されるものである。４５は比較手段で、この比較手段４５には前記積分手段４４が出力する積分信号が入力され、そして、この比較手段４５はこの積分信号と所定の値とを比較する比較器５９と、この比較器５９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６０とにより構成されている。また、前記Ｄ型フリップフロップ６０は前記第１のタイミングΦ１の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４３のＤＡ切替手段４９に入力されて、第１の基準電圧５０と第２の基準電圧５１とを切り替えるものである。そして、前記入力切替手段４２、ＤＡ変換手段４３、積分手段４４および比較手段４５によりΣΔ変調器からなるＡＤ変換器６１を構成している。
【００３３】
また、前記ＡＤ変換器６１の出力するパルス密度変調記号はフィルタ回路４６に入力され、前記振動体３１の共振周波数の信号を抽出し、ノイズ成分を除去したマルチビット信号を出力する。そして、このマルチビット信号をＡＧＣ回路４７に設けた半波整流フィルタ回路（図示せず）に入力することにより、振幅情報信号に変換する。そしてＡＧＣ回路４７はこの振幅情報信号が大の場合には前記フィルタ回路４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記フィルタ回路４６の出力マルチビット信号を増幅させた信号を駆動回路４８に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。
【００３４】
前記駆動回路４８は、２値を保持しているデジタル値出力手段６２と、ＡＧＣ回路４７からの出力信号と前記デジタル値出力手段６２の出力を加算し積分する加積分演算手段６３と、この加積分演算手段６３からの出力を比較定数値６４と比較する値比較手段６５と、この値比較手段６５の出力に応じて前記デジタル値出力手段６２の出力するデジタル値を切り替える値切り替え手段６６と、前記値比較手段６５の出力を所定のタイミングでラッチするフリップフロップ６７とにより構成されるデジタルΣΔ変調器６８を有している。前記デジタルΣΔ変調器６８により前記ＡＧＣ回路４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力され、かつこのパルス密度変調信号はアナログフィルタ６９に入力され、さらにセンサ素子３０を駆動するのに有害な周波数成分はフィルタリングされて、センサ素子３０に出力される。
【００３５】
７１はタイミング制御回路で、このタイミング制御回路７１は前記ドライブ回路４１におけるフィルタ回路４６が出力するマルチビット信号を入力し、第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成してドライブ回路４１に、また第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号をセンス回路８１に出力するものである。
【００３６】
なお、上記タイミング制御回路７１の内部構成については後述する。
【００３７】
前記センス回路８１はΣΔ変調器からなるＡＤ変換器８２および演算手段８３により構成されている。８４は入力切替手段で、この入力切替手段８４は前記センサ素子３０における第１のセンス電極３４と接続され前記第４のタイミングΦ４で動作するアナログスイッチ８５（以下、ＳＷと記す）、第２のセンス電極３５と接続され前記第６のタイミングΦ６で動作するアナログスイッチ８６とで構成されている。この構成により、入力切替手段８４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第４のタイミングΦ４または第６のタイミングΦ６で切り替えて出力することになる。８７はＤＡ切替手段で、このＤＡ切替手段８７は、第１の基準電圧８８および第２の基準電圧８９を有し、そしてこの第１の基準電圧８８と第２の基準電圧８９を所定の信号により切り替えるものである。９０はＤＡ出力手段で、このＤＡ出力手段９０は前記ＤＡ切替手段８７の出力信号が入力されるコンデンサ９１と、このコンデンサ９１の両端に接続され、かつ前記第３のタイミングΦ３と第５のタイミングΦ５で動作してコンデンサ９１の電荷を放電するＳＷ９２，９３により構成されている。そして、前記ＤＡ切替手段８７とＤＡ出力手段９０とでＤＡ変換手段９４を構成し、かつこのＤＡ変換手段９４は第３のタイミングΦ３と第５のタイミングΦ５で前記コンデンサ９１の電荷を放電し、さらに前記第４のタイミングΦ４と第６のタイミングΦ６で前記ＤＡ切替手段８７が出力する基準電圧に応じた電荷を入出力するものである。
【００３８】
９５はＳＷで、このＳＷ９５には前記入力切替手段８４とＤＡ変換手段９４の出力が入力され、前記第４のタイミングΦ４と第６のタイミングΦ６で出力するものである。９６は積分回路で、この積分回路９６には前記ＳＷ９５の出力が入力されるものであり、そして、この積分回路９６は演算増幅器９７と、この演算増幅器９７の帰還に並列に接続される一対のコンデンサ９８，９９と、このコンデンサ９８，９９に接続される一対のＳＷ１００，１０１とにより構成されている。また、ＳＷ１００は第３のタイミングΦ３と第４のタイミングΦ４で動作し、前記積分回路９６への入力信号がコンデンサ９８に積分されて積分値が保持されることになる。そしてまた、ＳＷ１０１は前記第５のタイミングΦ５と第６のタイミングΦ６で動作し、前記積分回路９６への入力信号がコンデンサ９９に積分されて積分値が保持されることになる。ＳＷ９５と積分回路９６により積分手段１０２を構成している。
【００３９】
１０３は比較手段で、この比較手段１０３には前記積分手段１０２が出力する積分信号が入力され、そして、この比較手段１０３はこの積分信号と所定の値とを比較する比較器１０４と、この比較器１０４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１０５とで構成されている。また、前記Ｄ型フリップフロップ１０５は前記第４のタイミングΦ４と第６のタイミングΦ６の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段９４のＤＡ切替手段８７に入力されて基準電圧８８，８９を切り替えるものである。そして、前記入力切替手段８４、ＤＡ変換手段９４、積分手段１０２および比較手段１０３によりＡＤ変換器８２を構成している。
【００４０】
またこのＡＤ変換器８２は上記構成により、前記センサ素子３０における第１のセンス電極３４および第２のセンス電極３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。
【００４１】
１０６はラッチ回路で、このラッチ回路１０６には前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が入力され、かつ前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ１０７，１０８により構成されている。また、Ｄ型フリップフロップ１０７は第４のタイミングΦ４で前記１ビットデジタル信号をラッチするものであり、Ｄ型フリップフロップ１０８は第６のタイミングΦ６で前記１ビットデジタル信号をラッチするものである。１０９は差分演算手段で、この差分演算手段１０９は前記ラッチ回路１０６における一対のＤ型フリップフロップ１０７，１０８がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段１０９に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。１１０は補正演算手段で、この補正演算手段１１０には前記差分演算手段１０９が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものであり、つまり、上記したように補正演算手段１１０に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。１１１はデジタルフィルタからなるフィルタ回路で、このフィルタ回路１１１には前記補正演算手段１１０より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路１０６、差分演算手段１０９、補正演算手段１１０およびフィルタ回路１１１により演算手段８３を構成している。また、この演算手段８３は、第４、第６のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力している。
【００４２】
そして、タイミング制御回路７１は、ＰＬＬ回路１２１と、タイミング生成回路１２２，１２３と、振幅判定回路１２４とで構成されている。
【００４３】
前記ＰＬＬ回路１２１は、前記ドライブ回路４１におけるフィルタ回路４６が出力するマルチビット信号の周波数を逓倍し、位相ノイズを時間的に積分し低減して、タイミング生成回路１２２，１２３に信号を出力するものである。位相監視手段１２６には、フィルタ回路４６が出力するマルチビット信号を波形整形した矩形波信号と分周器１２６ａの出力信号が入力される。そして、分周器１２６ａによる第２のタイミング信号は後述する電圧制御発振器１２９による第１のタイミング信号を分周した同期信号であり、第２のタイミング信号のタイミングでの、ＡＤ変換器であるドライブ回路４１の出力値それ自体が、第２のタイミング信号の正弦波信号の中央値、つまりゼロ点との位相ずれ量に応じた値となる。位相監視手段１２６から出力される信号は位相補正回路１２６ｂを介してループフィルタからなるフィルタ回路１２７に入力され、そしてこのフィルタ回路１２７は交流成分の少ない直流信号に変換するもので、このフィルタ回路１２７の出力信号と定電圧値とがタイミング切替手段１２８に入力される。そしてまた、このタイミング切替手段１２８の一方は、前述したように、フィルタ回路１２７に接続されるとともに、他方は定電圧出力器と電気的に接続されている。
【００４４】
また、前記振幅判定回路１２４にはフィルタ回路４６から出力されるマルチビット信号が入力される。そして、この振幅判定回路１２４はフィルタ回路４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅以上である場合には、タイミング切替手段１２８はフィルタ回路１２７の出力信号を選択するように、一方、フィルタ回路４６から出力されるマルチビット信号の振幅情報が目標振幅以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替えている。
【００４５】
前記タイミング切替手段１２８の出力電圧は電圧制御発振器１２９に入力される。この電圧制御発振器１２９は入力電圧に応じた周波数信号を発振する可変周波数発振器であり、この電圧制御発振器１２９より出力される発振信号は、分周器１２６ａと、タイミング生成回路１２２，１２３に入力される。
【００４６】
前記タイミング生成回路１２２は前記ＰＬＬ回路１２１から出力される信号をもとに、第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成してドライブ回路４１に出力するものであり、またタイミング生成回路１２３はモニタ信号の２周期間を第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６に分割してこのタイミング信号を生成してセンス回路８１に出力するものである。
【００４７】
以上のようにして構成された本発明の実施の形態２におけるＰＬＬ回路を利用した角速度センサについて、次にその動作を説明する。
【００４８】
前記センサ素子３０の駆動電極３２に駆動信号を加えると、振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷はドライブ回路４１におけるＡＤ変換器６１に入力され、パルス密度変調信号へと変換される。そしてこのパルス密度変調信号はフィルタ回路４６に入力され、前記振動体３１の共振周波数を抽出し、ノイズ成分を除去したマルチビット信号を出力する。
【００４９】
この場合におけるＡＤ変換器６１の動作を以下に説明する。このＡＤ変換器６１はタイミング制御回路７１より出力されるモニタ信号に同期したタイミングである第１のタイミングΦ１、第２のタイミングΦ２を繰り返すことによって動作するもので、第１のタイミングΦ１ではセンサ素子３０におけるモニタ電極３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００５０】
上記した２つのタイミングでの動作をひとつずつ説明する。まず第１タイミングΦ１では、積分手段４４におけるコンデンサ５８に保持されている積分値を比較する前記比較手段４５の比較器５９に入力し、この比較器５９より出力される１ビットデジタル信号が、第１のタイミングΦ１の立ち上がり時にＤ型フリップフロップ６０にラッチされ、このラッチ信号が前記ＤＡ変換手段４３のＤＡ切替手段４９に入力される。また、ＤＡ出力手段５２におけるＳＷ５４とＳＷ５５がＯＮになって、コンデンサ５３に保持されている電荷が放電される。
【００５１】
次に第２のタイミングΦ２では、前記ＤＡ切替手段４９に入力されたラッチ信号に応じて第１の基準電圧５０および第２の基準電圧５１が切り替えられてコンデンサ５３に入力され、かつＤＡ変換手段４３より切り替えられた基準電圧に応じた電荷が出力される。また、入力切替手段４２がＯＮになり、前記センサ素子３０のモニタ電極３３より発生する電荷が入力される。さらに、積分手段４４におけるＳＷ５６がＯＮになり、前記入力切替手段４２とＤＡ変換手段４３から出力される電荷が積分手段４４に入力される。これにより第２のタイミングΦ２では、積分手段４４におけるコンデンサ５８に、図５（ａ）の斜線部で示される電荷量とＤＡ変換手段４３より出力される電荷量の総和が積分されて保持されることになる。
【００５２】
上記した第１のタイミングΦ１および第２のタイミングΦ２での以上の動作によりセンサ素子３０のモニタ電極３３から出力される振幅値に相当する電荷量がΣΔ変調され、第１のタイミングΦ１の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。
【００５３】
以上の動作により、センサ素子３０におけるモニタ電極３３から出力される電荷量がＡＤ変換器６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力されることになる。
【００５４】
そしてまた、前記ドライブ回路４１におけるフィルタ回路４６より出力される図５（ｂ）に示すマルチビット信号をＡＧＣ回路４７に設けた半波整流フィルタ回路（図示せず）に入力することにより、振幅情報信号に変換する。また、このＡＧＣ回路４７は振幅情報信号が大の場合には前記フィルタ回路４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記フィルタ回路４６の出力するマルチビット信号を増幅させた信号を駆動回路４８に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。
【００５５】
前記デジタルΣΔ変調器６８の加積分演算手段６３には、前記ＡＧＣ回路４７から出力されるマルチビット信号と、所定の２値を保持してデジタル値出力手段６２のどちらかの値を出力する値切り替え手段６６より出力される定数値が入力され、加算して積分される。この加積分演算手段６３から出力される積分値は比較定数値６４と値比較手段６５により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ６７により所定のタイミングでラッチされて出力される。このフリップフロップ６７の出力により値切り替え手段６６より出力される定数値が切り替えられることになる。この時、加積分演算手段６３の出力値が比較定数値６４より小さい場合には、デジタル値出力手段６２の２値のうちの大きい方の値が、逆の場合には小さい方の値が選択されて出力されるように動作する。この動作を繰り返すことによりフリップフロップ６７より、前記ＡＧＣ回路４７が出力するマルチビット信号が、１ビットのパルス密度変調信号に変調されて出力されることになる。ここで、デジタルΣΔ変調器６８に入力される信号が例えば、１０ｂｉｔ（＝±９ｂｉｔ）である場合、比較定数値６４を“０”、デジタル値出力手段６２の２値を“５１１”“−５１１”以上とすることが望ましい。
【００５６】
なお、ΣΔ変調ではオーバーサンプリングを行い、その量子化ノイズが高域にノイズシェーピングされるため、高周波成分のノイズ成分を含むが、センサ素子３０の応答がそのような高周波に応答できないため、パルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子３０の高周波での応答ゲインが高くて、このような高周波成分のノイズが問題になる場合には、デジタルΣΔ変調器６８の出力信号のうち問題となる周波数成分を低減するように設定されたアナログフィルタ６９を追加することによって、さらに低ノイズで、高精度のドライブ回路４１を実現することが可能となるものである。
【００５７】
また、前記センサ素子３０が図４に図示している駆動方向に速度Ｖで屈曲振動している状態において、振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図６（ａ）および図６（ｂ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が９０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図６（ａ）および図６（ｂ）に示す通り、正極性信号と負極性信号の関係にある。
【００５８】
この場合におけるＡＤ変換器８２の動作を以下に説明する。このＡＤ変換器８２は第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５および第６のタイミングΦ６を繰り返すことによって動作するもので、第３のタイミングΦ３および第４のタイミングΦ４ではセンサ素子３０におけるセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第５のタイミングΦ５および第６のタイミングΦ６では負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００５９】
上記した４つのタイミングでの動作をひとつずつ説明する。まず第３のタイミングΦ３では、積分手段１０２におけるコンデンサ９８と接続されているＳＷ１００がＯＮになり、このコンデンサ９８に保持されている積分値が比較手段１０３における比較器１０４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段９４におけるＳＷ９２と９３がＯＮになりコンデンサ９１に保持されている電荷が放電される。
【００６０】
次に第４のタイミングΦ４では、前記比較手段１０３の比較器１０４より出力される１ビットデジタル信号が第４のタイミングΦ４の立ち上がり時にＤ型フリップフロップ１０５にラッチされ、このラッチ信号が前記ＤＡ変換手段９４のＤＡ切替手段８７に入力される。この入力されたラッチ信号に応じて基準電圧８８，８９が切り替えられてコンデンサ９１に入力され、ＤＡ変換手段９４より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段８４ではＳＷ８５がＯＮになり、前記センサ素子３０の第１のセンス電極３４より発生する電荷が出力される。さらに、積分手段１０２におけるＳＷ９５がＯＮになり、前記入力切替手段８４とＤＡ変換手段９４から出力される電荷が積分回路９６に入力される。これにより第４のタイミングΦ４では、積分回路９６におけるコンデンサ９８に、図６（ａ）の斜線部で示される電荷量とＤＡ変換手段９４より出力される電荷量の総和が積分されて保持されることになる。
【００６１】
上記した第３のタイミングΦ３および第４のタイミングΦ４での以上の動作によりセンサ素子３０の第１のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調されることになる。
【００６２】
また、第３のタイミングΦ３および第４のタイミングΦ４での動作と同様に、第５のタイミングΦ５および第６のタイミングΦ６では、センサ素子３０の第２のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調される。
【００６３】
以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅幅の半分に相当する電荷量が一つのＡＤ変換器８２によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。
【００６４】
そしてまた、センサ素子３０における一対のセンス電極３４，３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における一対のセンス電極３４，３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図６（ａ）（ｂ）で示され、そして上記で説明した通り、第４のタイミングΦ４と第６のタイミングΦ６で、積分回路９６により図６（ａ）（ｂ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極３４，３５より発生する不要信号は図６（ｃ）（ｄ）で示され、そして前記センス信号と同様に第４のタイミングΦ４と第６のタイミングΦ６で、図６（ｃ）（ｄ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第４のタイミングΦ４と第６のタイミングΦ６での積分手段１０２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ＡＤ変換器８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。
【００６５】
以上の動作により、センサ素子３０における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のＩＶ変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。
【００６６】
次に、演算手段８３について、その動作を説明する。まず、第４のタイミングΦ４で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０７にラッチされる。また、第６のタイミングΦ６で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０８にラッチされる。
【００６７】
この一対のＤ型フリップフロップ１０７，１０８にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路１０６が出力する一対の１ビットデジタル信号が１ビット差分演算手段１０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第３のタイミングΦ３での１ビット差分信号は、一つ前の同期における第４のタイミングΦ４、第６のタイミングΦ６でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図６（ａ）（ｂ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の不要信号を除いた振幅値を表す記号となる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される正極性信号と負極性信号の関係にある一対の入力信号が同じ１つの積分手段１０２を用いて積分されるため、２つの積分回路で別々に積分を行う場合よりも個々の積分回路の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減されるものである。これと同様に、ＤＡ変換手段９４も一対の入力信号の信号処理に対し同じ１つのＤＡ変換手段を用いる構成となっている。また、比較手段１０３でも一対の積分結果を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、一対の入力信号を同一の積分回路９６、ＤＡ変換手段９４、比較手段１０３を用いて信号処理するようにしているため、複数の各手段を用いて信号処理した場合と比べて各手段の相対誤差の影響が大きく低減されるものである。
【００６８】
また、電源電圧変化や温度変化の影響による各手段における基準電圧変動等の影響も、一対の入力信号に対して同様に加わるため、演算手段８３が有する１ビット差分演算手段１０９により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差をＡＤ変換できるという効果が得られるものである。
【００６９】
そしてまた、それと同時に、センサ素子３０における一対のセンス電極３４，３５より出力されてＡＤ変換器８２に入力される一対の入力信号を含んでいる同相ノイズ成分やオフセット成分の影響もキャンセルでき、これにより、精度良く一対の入力信号の差信号を形成できるという効果が得られるものである。
【００７０】
さらに、一対の入力信号の差をとる１ビット差分演算は、比較手段１０３の出力信号が“１”“０”からなる１ビット信号である場合、差分演算手段１０９に入力される一対の比較信号が“００”“０１”“１０”“１１”の４種類に限られ、差をとった結果もそれぞれ“０”“−１”“１”“０”と予め決まっていることを利用して、非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算である。このように、減算処理を行った一対の入力信号を１つの差分信号とした後に、デジタルフィルタからなるフィルタ回路１１１によるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタからなるフィルタ回路によりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算手段１０９、デジタルフィルタからなるフィルタ回路１１１などの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度の信号処理を実現できるという効果が得られるものである。
【００７１】
次に、１ビット差分演算手段１０９が出力する１ビット差分信号が補正演算手段１１０に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。
【００７２】
そして、フィルタ回路４６が出力するマルチビット信号がタイミング制御回路７１における振幅判定回路１２４と、波形整形した矩形波信号として位相監視手段１２６とに入力される。この振幅判定回路１２４はフィルタ回路４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅の５０％以上である場合には、タイミング切替手段１２８がループフィルタからなるフィルタ回路１２７の出力信号を選択するように切り替わる。このときＰＬＬ回路１２１は閉ループとなり、音叉駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力するため、センサ素子３０の固有駆動周波数に同期した信号がタイミング生成回路１２２，１２３に入力されることになる。
【００７３】
一方、フィルタ回路４６から出力されるマルチビット信号の振幅情報が目標振幅の５０％以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替わり、電圧制御発振器１２９からは定電圧値に応じた固定周波数の信号が出力され、この信号がタイミング生成回路１２２，１２３に入力されることになる。
【００７４】
以上の条件でＰＬＬ回路１２１より出力される信号をもとに、タイミング生成回路１２２は、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０の切替タイミングとなる図５（ｃ）に示すような第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成して出力する。また、タイミング生成回路１２３は、センス回路８１における入力切替手段８４、ＤＡ切替手段８７、ＳＷ９２、ＳＷ９３、ＳＷ９５、ＳＷ１００、ＳＷ１０１およびＤ型フリップフロップ１０５の切替タイミングとなる第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号を生成して出力するものである。
【産業上の利用可能性】
【００７５】
本発明に係るＰＬＬ回路は、デジタル信号による時間遅れが発生しても、正確に位相を調整することができるという効果を有するものであり、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に適用することにより有用となるものである。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１におけるＰＬＬ回路の回路図
【図２】同ＰＬＬ回路が動作する状態を示す図
【図３】同ＰＬＬ回路が動作する状態を示す図
【図４】本発明の実施の形態２におけるＰＬＬ回路を利用した角速度センサの回路図
【図５】（ａ）〜（ｃ）同角速度センサの動作状態を示す図
【図６】（ａ）〜（ｄ）同角速度センサの動作状態を示す図
【図７】従来のＰＬＬ回路の回路図
【図８】（ａ）〜（ｃ）従来のＰＬＬ回路の動作状態を示す回路図
【符号の説明】
【００７７】
２１  ＡＤ変換器
２２  位相監視手段
２３  位相補正回路
２４  ＤＡ変換器
２５  フィルタ回路
２６  電圧制御発振器
２７  分周器
３０  センサ素子
３２  駆動電極
３３  モニタ電極
３４，３５  センス電極
４１  ドライブ回路
４６  フィルタ回路
４７  ＡＧＣ回路
６１，８２  ＡＤ変換器
７１  タイミング制御回路
８１  センス回路
９４  ＤＡ変換手段
１２１  ＰＬＬ回路
１２９  電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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