(57)【要約】【課題】接続される負荷への電流容量が小さく、かつ安全上給電をスイッチングする必要のある小型の記録装置及び搬送装置に搭載するインターロックシステムについて、回路を簡潔かつコストを増大させずに、またスイッチング回路の発熱等に対して問題のない、突入電流を適切に制御したインターロックシステムを提供する。【解決手段】開閉状態検出回路が、給電ラインを開閉するインターロックスイッチが開状態から閉状態に切り替ったことを検出した直後には、電源から負荷への給電ラインを、給電用トランジスタを含まず抵抗素子のみを通る経路に切り替え、このときに給電ラインに流れる突入電流によって、給電ラインとグランドとの間に接続されたコンデンサを充電して突入電流が負荷へ流れることを抑制し、インターロックスイッチが開状態から閉状態に切り替ったことを検出してから予め定められたディレイ時間が経過した後に、給電ラインを、給電用トランジスタを通る経路に切り替えることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
電源と、前記電源からの電力を負荷に供給する給電ライン上に設けられ、ユーザの操作により前記給電ラインを開閉するインターロックスイッチと、
前記インターロックスイッチの開閉状態を検出する開閉状態検出回路と、
前記給電ライン上に設けられ、検出された前記インターロックスイッチの開閉状態に基づいて、前記電源から前記負荷への電力の供給／遮断をスイッチングにより切り替える給電用トランジスタと、前記給電ライン上に設けられ、前記給電用トランジスタをバイバスするように接続された抵抗素子とを含む給電スイッチング回路と、
前記給電ラインとグランドとの間に接続されたコンデンサと、
を備え、
前記給電スイッチング回路は、
前記開閉状態検出回路が前記インターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、前記給電ラインを、前記給電用トランジスタを含まず前記抵抗素子のみを通る経路に切り替え、このときに前記給電ラインに流れる突入電流によって前記コンデンサを充電して前記突入電流が前記負荷へ流れることを抑制し、前記インターロックスイッチが開状態から閉状態に切り替ったことを検出してから予め定められたディレイ時間が経過した後に、前記給電ラインを、前記給電用トランジスタを通る経路に切り替えることを特徴とするインターロックシステム。
【請求項２】
前記ディレイ時間は、検出した前記インターロックスイッチの開閉状態に基づいて、前記給電用トランジスタをオン状態とするための信号が入力されてから、前記給電用トランジスタが実際にオン状態となるまでのスイッチング遅延時間を含む請求項１に記載のインターロックシステム。
【請求項３】
前記給電スイッチング回路は、前記開閉状態検出回路が検出した前記インターロックスイッチの開閉状態に基づいてスイッチング動作を行い、このスイッチング動作により前記給電用トランジスタをスイッチングさせるトランジスタ回路を含み、
前記ディレイ時間は、前記トランジスタ回路のスイッチング動作に要するスイッチング時間を含む請求項２に記載のインターロックシステム。
【請求項４】
前記開閉状態検出回路が検出した前記インターロックスイッチの開閉状態を入力する開閉状態入力回路と、
入力された前記インターロックスイッチの開閉状態に基づいて、前記給電用トランジスタのスイッチングを制御する給電スイッチング制御信号を前記給電スイッチング回路に出力する制御信号出力回路と、
を備え、
前記制御信号出力回路は、前記開閉状態検出回路が前記インターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、前記給電用トランジスタをオフ状態のままとする給電スイッチング制御信号を出力して、前記給電スイッチング回路が前記給電スイッチング制御信号に基づいて、前記給電ラインを前記抵抗素子のみを通る経路に切り替え、
また、前記制御信号出力回路は、前記インターロックスイッチが開状態から閉状態に切り替ってから前記ディレイ時間が経過した後に、前記給電用トランジスタをオン状態とする給電スイッチング制御信号を出力して、前記給電スイッチング回路が前記給電スイッチング制御信号に基づいて、前記給電ラインを前記給電用トランジスタを通る経路に切り替える請求項１ないし請求項３のいずれか１項に記載のインターロックシステム。
【請求項５】
前記給電用トランジスタの前記負荷側の端子の電圧の状態と、前記開閉状態検出回路が検出した前記インターロックスイッチの開閉状態との論理積信号を出力する論理積回路を備え、
前記給電スイッチング回路は、前記論理積回路が出力した前記論理積信号に基づいて、前記電源から前記負荷への電力の供給／遮断を行い、
前記ディレイ時間は、前記論理積回路内部で前記論理積信号を生成するために要する時間を含む請求項１ないし請求項３のいずれか１項に記載のインターロックシステム。
【請求項６】
前記給電用トランジスタとしてＦＥＴを用いる請求項１ないし請求項５のいずれか１項に記載のインターロックシステム。
【請求項７】
前記トランジスタ回路としてデジタルトランジスタを用いる請求項１ないし請求項６のいずれか１項に記載のインターロックシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターロックシステムに関し、特に記録媒体搬送装置および画像形成装置、さらに詳しくは、プリンタ，複写機，ＦＡＸ，印刷機等及びそれらを複数搭載した複合機等に用いられる静電吸着方式の記録媒体搬送装置および該記録媒体搬送装置を搭載した小型の画像形成装置に備えられたインターロックシステム関する。
【背景技術】
【０００２】
プリンタ，ファクシミリ，複写装置等の画像形成装置として用いるインクジェット記録装置は、一般的には、インク滴を吐出する記録へッドを被記録媒体（用紙）の搬送方向に対して直交する方向にシリアルスキャンさせるとともに、被記録媒体を記録幅に応じて間歇的に搬送し、搬送と記録を交互に繰り返すことによって被記録媒体に画像を形成している。
【０００３】
このような画像形成装置において、ローラ間に掛け渡した搬送ベルトに被記録媒体全面を吸着させて搬送することで、被記録媒体のヘッドに対する平面度を確保し、形成画像の品質の向上を図るものが知られている（特許文献１〜３参照）。
【０００４】
このような画像形成装置においては、従来より搬送ベルトの帯電からのオペレータ保護のために、インターロック回路が給電装置内に設けられている。このインターロック回路は、画像形成装置のドア開閉に連動して開閉動作するインターロックスイッチを含み、ドアが開いている場合には、インターロックスイッチが開状態となって高電圧を発生する駆動部や定着部への給電が中止され、オペレータにとって感電等の危険な状態が発生しないようにしている。
【０００５】
しかし、このようなインターロック回路においては、ドアを閉めたときに高圧生成部に搭載されているコンデンサに急峻な電流（突入電流）が流れ込むことにより、インターロックスイッチが溶着してしまう問題がある。
【０００６】
そこで、突入電流を低減させる策として、インターロック回路と並列に突入電流対策素子を搭載した突入電流低減回路が広く知られている（特許文献４，５参照）。これら特許文献４，５に記載の技術は、インターロック回路に接続される負荷の電流容量が大きいため、リレーを用いたインターロック回路を採用している。すなわち、電源をスイッチングするリレーと並列にＮＴＣサーミスタやＰＴＣサーミスタを接続し、突入電流によるリレーの接点溶着を防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２３８９２５号公報
【特許文献２】特開２００３−１０３８５７号公報
【特許文献３】特開２００１−２０６５７４号公報
【特許文献４】特開２００６−０９４５８０号公報
【特許文献５】特開２００７−２３６１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４にあるような、リレーを用いた給電のスイッチング回路は、回路が複雑になり、必然的にコストアップにつながってしまう。また、特許文献４の技術では、給電スイッチング回路のオンタイミングが任意に設定できず、負荷への容量が変更になった際に給電のスイッチング回路のオンタイミングを変更することができないという問題もある。
【０００９】
また、特許文献５では、ＮＰＮトランジスタを用いて給電スイッチング回路を構成しているが、消費電力や発熱の増大等に懸念が残る。
【００１０】
上記問題点を背景として、本発明の課題は、接続される負荷への電流容量が小さく、かつ安全上給電をスイッチングする必要のある小型の記録装置及び搬送装置に搭載するインターロックシステムについて、回路を簡潔かつコストを増大させずに、またスイッチング回路の発熱等に対して問題のない、突入電流を適切に制御したインターロックシステムを提供することにある。
【課題を解決するための手段及び発明の効果】
【００１１】
上記課題を解決するためのインターロックシステムは、電源と、電源からの電力を負荷に供給する給電ライン上に設けられ、ユーザの操作により給電ラインを開閉するインターロックスイッチと、インターロックスイッチの開閉状態を検出する開閉状態検出回路と、給電ライン上に設けられ、検出されたインターロックスイッチの開閉状態に基づいて、電源から負荷への電力の供給／遮断をスイッチングにより切り替える給電用トランジスタと、給電ライン上に設けられ、給電用トランジスタをバイバスするように接続された抵抗素子とを含む給電スイッチング回路と、給電ラインとグランドとの間に接続されたコンデンサと、を備え、
給電スイッチング回路は、
開閉状態検出回路がインターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、給電ラインを、給電用トランジスタを含まず抵抗素子のみを通る経路に切り替え、このときに給電ラインに流れる突入電流によってコンデンサを充電して突入電流が負荷へ流れることを抑制し、インターロックスイッチが開状態から閉状態に切り替ったことを検出してから予め定められたディレイ時間が経過した後に、給電ラインを、給電用トランジスタを通る経路に切り替えることを特徴とする。
【００１２】
上記構成によって、給電用トランジスタ，インターロックスイッチや負荷等に突入電流が流れることを抑制できるため、これらを構成する部品への影響（例えば、電気的ストレス）を抑えることができる。また、耐電流値の低い部品を使用することができるので、低コストで本発明の構成を実現できる。
【００１３】
また、本発明のインターロックシステムにおけるディレイ時間は、検出したインターロックスイッチの開閉状態に基づいて、給電用トランジスタをオン状態とするための信号が入力されてから、給電用トランジスタが実際にオン状態となるまでのスイッチング遅延時間を含むように構成される。
【００１４】
上記構成によって、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間と同じあるいは短いときには、給電用トランジスタ以外の部品は必要なく、簡易かつ低コストで本発明の構成を実現できる。
【００１５】
また、本発明のインターロックシステムにおける給電スイッチング回路は、開閉状態検出回路が検出したインターロックスイッチの開閉状態に基づいてスイッチング動作を行い、このスイッチング動作により給電用トランジスタをスイッチングさせるトランジスタ回路を含み、ディレイ時間は、トランジスタ回路のスイッチング動作に要するスイッチング時間を含むように構成される。
【００１６】
上記構成によって、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間よりも長いときには、トランジスタ回路のスイッチング時間をディレイ時間に含めることで、負荷等に突入電流が流れることを抑制できる。また、ディレイ時間の調整をトランジスタ回路のスイッチング時間によって行うこともでき、インターロックシステムに最適な給電用トランジスタを用いることができる。
【００１７】
また、本発明のインターロックシステムは、開閉状態検出回路が検出したインターロックスイッチの開閉状態を入力する開閉状態入力回路と、入力されたインターロックスイッチの開閉状態に基づいて、給電用トランジスタのスイッチングを制御する給電スイッチング制御信号を給電スイッチング回路に出力する制御信号出力回路と、を備え、
制御信号出力回路は、開閉状態検出回路がインターロックスイッチが開状態から閉状態に切り替ったことを検出したときには、給電用トランジスタをオフ状態のままとする給電スイッチング制御信号を出力して、給電スイッチング回路が給電スイッチング制御信号に基づいて、給電ラインを抵抗素子のみを通る経路に切り替え、
また、制御信号出力回路は、インターロックスイッチが開状態から閉状態に切り替ってからディレイ時間が経過した後に、給電用トランジスタをオン状態とする給電スイッチング制御信号を出力して、給電スイッチング回路が給電スイッチング制御信号に基づいて、給電ラインを給電用トランジスタを通る経路に切り替えるように構成される。
【００１８】
上記構成によって、給電用トランジスタのスイッチング遅延時間、あるいはトランジスタ回路のスイッチング時間によらず、別途設けられた、開閉状態入力回路および制御信号出力回路によって任意にディレイ時間を設定できるので、負荷等に突入電流が流れることをより確実に抑制できる。また、給電用トランジスタあるいはトランジスタ回路を、インターロックシステムに応じて最適なものとすることができる。
【００１９】
また、本発明のインターロックシステムは、給電用トランジスタの負荷側の端子の電圧の状態と、開閉状態検出回路が検出したインターロックスイッチの開閉状態との論理積信号を出力する論理積回路を備え、
給電スイッチング回路は、論理積回路が出力した論理積信号に基づいて、電源から負荷への電力の供給／遮断を行い、
ディレイ時間は、論理積回路内部で論理積信号を生成するために要する時間を含むように構成される。
【００２０】
上記構成によって、より確実にインターロックスイッチの開閉状態を検出することができる。また、突入電流が流れる時間が給電用トランジスタのスイッチング遅延時間よりも長いときには、論理積回路内部で論理積信号を生成するために要する時間をディレイ時間に含めることで、負荷等に突入電流が流れることを抑制できる。
【００２１】
また、本発明のインターロックシステムは、給電用トランジスタとしてＦＥＴを用いるように構成される。
【００２２】
ＦＥＴは、スイッチング素子として広く用いられていて、ＭＯＳＦＥＴのようにバイポーラトランジスタよりも大きな電流を流すことのできるものもある。上記構成によって、比較的簡易かつ安価に本発明の構成を実現できる。
【００２３】
また、本発明のインターロックシステムは、トランジスタ回路としてデジタルトランジスタを用いるように構成される。
【００２４】
デジタルトランジスタはトランジスタチップに抵抗を内蔵したものである。上記構成によって、回路基板におけるトランジスタ回路の占有面積を小さくでき、インターロックシステムの小型化に寄与することができる。
【図面の簡単な説明】
【００２５】
【図１】インターロックシステムが用いられるインクジェットプリンタにおける印刷基幹プロセスを示す図。
【図２】図１の搬送ベルト上での帯電の様子を表す模式図。
【図３】高電圧電源の構成の一例を示す図。
【図４】従来のインターロックシステムの構成を示す図。
【図５】本発明のインターロックシステムの構成を示す図（実施例１）。
【図６】図５の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例１）。
【図７】本発明のインターロックシステムの構成を示す図（実施例２）。
【図８】図７の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例２）。
【図９】本発明のインターロックシステムの構成を示す図（実施例３）。
【図１０】図９の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例３）。
【図１１】給電ライン開閉制御処理を説明するフロー図（実施例３）。
【図１２】本発明のインターロックシステムの構成を示す図（実施例４）。
【図１３】図１２の構成におけるＦＥＴのオン／オフにかかわるの信号のタイミングチャート（実施例４）。
【発明を実施するための形態】
【００２６】
以下、本発明に係るインターロックシステムの実施形態を、本発明の好適な実施例として、小型のプリンタ、特にインクジェットプリンタを例に挙げて、図面を参照しつつ説明する。図１に、インクジェットプリンタ２００における印刷基幹プロセスの説明図を示す。図２に、図１における搬送ベルト２１上での帯電の様子を表す模式図を示す。
【００２７】
図１に示すように、インクジェットプリンタ２００では、図示しない左右の側板に横架したガイド部材であるガイドロッド１と、図示しないガイドステーとでキャリッジ３をキャリッジ主走査方向に摺動自在に保持し、主走査モータ４で駆動プーリ６ａと従動プーリ６ｂ間に架け渡したタイミングベルト５を介して、キャリッジ主走査方向に移動走査する。なお、キャリッジ３とガイドロッド１との間にはガイドブッシュ（軸受）３ａ，３ａをそれぞれ介在させている。
【００２８】
このキャリッジ３には、例えばイエロー（Ｙ），シアン（Ｃ），マゼンタ（Ｍ），ブラック（Ｂｋ）の各色のインク滴を吐出する４個のインクジェットヘッドからなる記録ヘッド７を複数のインク吐出口を主走査方向と交叉する方向に配列し、インク滴吐出方向を下方（印刷用紙１２側）に向けて装着している。
【００２９】
記録ヘッド７を構成するインクジェットヘッドとしては、圧電素子などの圧電アクチュエータ、発熱抵抗体などの電気熱変換素子を用いて液体の膜沸騰による相変化を利用するサーマルアクチュエータ、温度変化による金属相変化を用いる形状記憶合金アクチュエータ、静電力を用いる静電アクチュエータなどをインクを吐出するためのエネルギー発生手段として備えたものなどを使用できる。なお、異なる色を吐出する複数のノズル列を備えた１または複数の液滴吐出ヘッドで記録ヘッドを構成することもできる。
【００３０】
搬送ベルト２１は、無端または繋ぎ合わされた（これらを「無端状」という）ベルトであり、搬送ローラ２７とテンションを与えたテンションローラ２８との間に掛け渡されて、副走査モータ３１からタイミングベルト３２およびタイミングローラ３３を介して搬送ローラ２７が回転されることで、ベルト搬送方向（副走査方向）に周回するように構成している。
【００３１】
このインクジェットプリンタ２００における用紙搬送装置は、搬送ベルト２１および搬送ローラ２７、高電圧電源５０などによって構成される。
【００３２】
図３のように、高電圧電源５０は、２個のＤＣトランス（Ｔ１）５１、５２が１枚の基板５３上に配設されており、制御部１００からの制御信号に応じて、これらのＤＣトランス５１、５２によって生成した矩形波高電圧を、高圧ケーブル５４を介して帯電ローラ２６に印加する。
【００３３】
制御部１００は、周知のＣＰＵ，ＲＯＭ，ＲＡＭおよびその周辺回路を含むマイクロコンピュータとして構成され、ＣＰＵがＲＯＭ等に記憶された制御プログラムを実行することで、インクジェットプリンタの各種機能を実現する。
【００３４】
図３のように、帯電ローラ２６は、搬送ベルト２１の表層に接触し、搬送ベルト２１の回動に従動して回転するように配置されている。よって、図２のように、帯電ローラ２６が１回転したときに搬送されたベルト２１の長さ（つまり、円筒状の帯電ローラ２６の断面を形成する円の円周の長さ）が帯電幅となる。また、搬送ローラ２７はアースローラの役目も担っており、搬送ベルト２２の中抵抗層と接触配置され、図示しない接地ラインを介して接地している。
【００３５】
また、搬送ローラ２７の軸には、スリット円板３４を取り付け、このスリット円板３４のスリットを検知するセンサ３５を設けて、これらのスリット円板３４およびセンサ３５によってエンコーダ３６を構成している（図１，図２参照）。
【００３６】
図４に、従来のインターロックシステムの構成を示す。電源ＶＨと負荷である高電圧電源５０とを結ぶ給電ラインＬには、給電ラインＬを開閉するためのインターロックスイッチ６と、インターロックスイッチ６を挟むようにコネクタ２ａ，２ｂが設けられている。このインターロックスイッチ６は、インクジェットプリンタのドアあるいはカバーの開閉に連動して開閉動作するものである。また、インターロックスイッチ６は、制御部１００等が含まれる制御基板（図示せず）のコネクタ２ａと高電圧電源５０側のコネクタ２ｂとを接続するハーネス上に組み込まれることが多い。
【００３７】
また、インターロックスイッチ６の開閉を検知することを目的とし、高電圧電源５０へ給電された電圧を監視するための信号を生成するために、抵抗４ａと４ｂとが配置されている。すなわち、インターロックスイッチ６が閉状態であるときには、抵抗４ｂの電位Ｖｂは、抵抗４ａと４ｂとの分圧比による値となり、インターロックスイッチ６が開状態であるときには、抵抗４ｂの電位Ｖｂは、０Ｖとなる。
【００３８】
また、インターロックスイッチ６は、安全規格の要求により、機械的に接点同士の沿面距離を必要とすることが多い。そこで、インクジェットプリンタ全体に通電されているときにドアを閉めると、インターロックスイッチ６が開→閉状態となり、高電圧電源５０上のコンデンサ１４に対してインターロックスイッチ６を介して突発的な電流（突入電流）が流れ込む。この突入電流により、インターロックスイッチ６が接点の溶着を起こしたり、各基板上のコネクタ２ａないし２ｂの端子が溶着する等して、正常に高電圧が搬送ベルト２７に供給されなくなってしまう。
【実施例１】
【００３９】
図５に、本発明のインターロックシステムの構成の一例を示す。本構成においては、図４の構成に加えて、給電ラインＬの電源ＶＨとコネクタ２ａとの間に、給電スイッチング回路１３ｄが設けられている。給電スイッチング回路１３ｄは、給電側にて、給電ラインＬを電気的に遮断することのできるＦＥＴ１１を含んで構成される。ＦＥＴ１１のソース端子Ｓが給電ラインＬ上の電源ＶＨ側に接続され、ドレイン端子Ｄが給電ラインＬ上の負荷すなわち高電圧電源５０側に接続され、ＦＥＴ１１のゲート端子Ｇは、静電気やサージ電圧による破壊防止用のゲート保護抵抗９ｂを介して、抵抗４ａ，４ｂの接続点に接続されている。つまり、ＦＥＴ１１は、インターロックスイッチ６の開閉に応じて変化する抵抗４ｂの電位Ｖｂに応じて、オン／オフの状態が切り替る。また、ゲート端子Ｇ〜ソース端子Ｓ間に接続された抵抗９ａは、ＦＥＴ１１内部に溜まった電荷を放電させて、ＦＥＴ１１の動作を確実にするためのものである。なお、抵抗４ａ，４ｂが本発明の開閉状態検出回路に相当する。また、ＦＥＴ１１が本発明の給電用トランジスタに相当し、本実施例ではＭＯＳ  ＦＥＴを用いている。
【００４０】
また、給電ラインＬには、ＦＥＴ１１をバイパスするように抵抗９が接続されている。また、高電圧電源５０側の給電ラインＬとグランドとの間には、コンデンサ１４が接続されている。なお、抵抗９が本発明の抵抗素子に相当する。
【００４１】
また、高電圧電源５０は、図３のＤＣトランス５１、５２が実装された基板５３および高電圧を発生するために必要な他の回路を含んでいる。
【００４２】
図６に、図５の構成におけるインターロックスイッチ６とＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、ゲート端子Ｇ（すなわち電位Ｖｂ）への入力電圧がほぼ０Ｖとなるので、ＦＥＴ１１はオン→オフ状態となる。
【００４３】
その後、インターロックスイッチ６が開→閉状態となった直後には、ＦＥＴ１１は直ちにオフ→オン状態とはならず、インターロックスイッチ６が開→閉状態となってから時間Ｔ１１（詳細は後述）だけ遅れてオン状態となる。その間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電される。これにより、高電圧電源５０へ流れる突入電流を抑制できるので、高電圧電源５０を保護することができる。また、抵抗９の値を調整して突入電流の一部を熱として消費させることで、インターロックスイッチ６の溶着を防ぐこともできる。そして、時間Ｔ１１が経過した後にＦＥＴ１１がオン状態となって、電源ＶＨからの電流（定格電流）は、抵抗９ではなくＦＥＴ１１を流れ、コンデンサ１４への充電が終わると、高圧生成回路８で所定の高電圧を発生することが可能となる。
【００４４】
なお、上述の時間Ｔ１１が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ１１は、インターロックスイッチ６が開→閉状態となってから、実際にＦＥＴ１１がオン状態となるまでのスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。
【実施例２】
【００４５】
図７に、本発明のインターロックシステムの構成の別例を示す。図７の例は、図５の給電スイッチング回路１３ｄにおけるＦＥＴ１１のゲート端子Ｇより抵抗９ｂを介して、トランジスタチップに抵抗を内蔵したデジタルトランジスタ１０のコレクタ端子Ｃに接続し、エミッタ端子Ｅを接地したもので、その他の構成は図５と同様であるため、ここでの詳細な説明は割愛する。なお、デジタルトランジスタ１０が本発明のトランジスタ回路に相当する。また、デジタルトランジスタ１０のトランジスタ以外の構成要素については、図示を省略している。
【００４６】
後述のように、デジタルトランジスタ１０は、インターロックスイッチ６の開閉状態すなわち抵抗４ｂの電位Ｖｂに基づいてオン／オフのスイッチングを行い、デジタルトランジスタ１０のスイッチング動作に基づいて、ＦＥＴ１１のスイッチングを行う。
【００４７】
図８に、図７の構成におけるインターロックスイッチ６，デジタルトランジスタ１０，ＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂがほぼ０Ｖとなり、デジタルトランジスタ１０がオン→オフ状態となって、ＦＥＴ１１もオン→オフ状態となる。
【００４８】
その後、インターロックスイッチ６が開→閉状態となったときには、時間Ｔ２１だけ遅れてデジタルトランジスタ１０がオフ→オン状態となる。さらに、デジタルトランジスタ１０がオフ→オン状態となってから時間Ｔ２２だけ遅れてＦＥＴ１１がオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ２（＝Ｔ２１＋Ｔ２２）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例１と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。
【００４９】
なお、上述の時間Ｔ２１とＴ２２との和であるＴ２が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ２１は、インターロックスイッチ６が開→閉状態となってから、実際にデジタルトランジスタ１０がオン状態となるまでのスイッチング時間に相当している。また、時間Ｔ２２は、デジタルトランジスタ１０がオン状態となってから、実際にＦＥＴ１１がオン状態となるまでのスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。
【実施例３】
【００５０】
図９に、本発明のインターロックシステムの構成の別例を示す。図９の例は、図７の構成において、インターロックスイッチ６の開閉検知信号となる抵抗４ｂの電位Ｖｂが制御部１００の入力端子Ｉｎに入力され、制御部１００の出力端子Ｏｕｔとデジタルトランジスタ１０のベース端子とが接続されている。
【００５１】
制御部１００は、ＣＰＵ１０１，ＲＯＭ１０２，ＲＡＭ１０３，および周知の入出力回路であるＩ／Ｏ１０４がバスライン１０５で接続されたマイクロコンピュータとして構成されている。そして、ＣＰＵ１０１が、ＲＯＭ１０２に記憶された制御プログラムを実行し、Ｉ／Ｏ１０４を介して、入力端子Ｉｎに入力された抵抗４ｂの電位Ｖｂの値に応じて、出力端子Ｏｕｔの状態を切り替え、デジタルトランジスタ１０のオン／オフの状態を切り替える。なお、ＲＡＭ１０３は、制御プログラムを実行する際のワークエリアとして用いられる。
【００５２】
図１０に、図９の構成におけるインターロックスイッチ６，入力端子Ｉｎ，出力端子Ｏｕｔ，デジタルトランジスタ１０，ＦＥＴ１１の動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂが０Ｖとなるので、入力端子ＩｎにはＬレベルが入力される。制御プログラムでは、入力端子ＩｎがＬレベルになったことを検知した場合、直ちに出力端子ＯｕｔからＬレベル（０Ｖ）を出力する。これにより、デジタルトランジスタ１０がオン→オフ状態となって、これに伴いＦＥＴ１１もオン→オフ状態となる。
【００５３】
その後、インターロックスイッチ６が開→閉状態となったときには、電位Ｖｂが例えば５Ｖとなるので、入力端子ＩｎにはＨレベルが入力される。制御プログラムでは、入力端子ＩｎがＬ→Ｈレベルになったことを検知した場合、タイマを作動させる。タイマ値Ｔ３１は、例えば突入電流が発生する時間と同じかその時間よりも大きい値を設定する。そして、タイマの値が設定値を超えたときに出力端子ＯｕｔからＨレベル（すなわち、例えば５Ｖのようなデジタルトランジスタ１０をオン状態とすることができる電圧値）を出力する。
【００５４】
出力端子ＯｕｔからＨレベルが出力されたときには、時間Ｔ３２だけ遅れてデジタルトランジスタ１０がオフ→オン状態となる。さらに、デジタルトランジスタ１０がオフ→オン状態となってから時間Ｔ３３だけ遅れてＦＥＴ１１がオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ３（＝Ｔ３１＋Ｔ３２＋Ｔ３３）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例１と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。
【００５５】
なお、上述の時間（Ｔ３１＋Ｔ３２＋Ｔ３３）が、本発明のディレイ時間に相当する。また、上述の実施例２と同様に、時間Ｔ３２は、デジタルトランジスタ１０のスイッチング時間に相当している。また、時間Ｔ３３は、ＦＥＴ１１のスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。
【００５６】
図１１を用いて、制御部１１０において、ＲＯＭ１０２に記憶された制御プログラムに含まれてＣＰＵ１０１が実行する給電ライン開閉制御処理について説明する。なお、本処理は、制御プログラムに含まれる他の処理とともに繰り返し実行される。
【００５７】
まず、入力端子Ｉｎの状態をモニタする（Ｓ１１）。そして、インターロックスイッチ６が閉状態となり、入力端子Ｉｎの状態がＬレベルからＨレベルに変化した場合（Ｓ１２：Ｙｅｓ）、ディレイ時間を計測するためのタイマをスタートさせる（Ｓ１３）。
【００５８】
なお、入力端子Ｉｎの状態がＬレベルからＨレベルに変化しない場合（Ｓ１２：Ｎｏ）、ステップＳ１１に戻るようになっているが、無限ループを形成するものではなく、適宜他の処理が実行されている。
【００５９】
タイマがスタートして、予め定められた時間Ｔ３１を経過した場合（Ｓ１４：Ｙｅｓ）、出力端子Ｏｕｔの状態をＬレベルからＨレベルに変化させる（Ｓ１５）。上記と同様に、ディレイ時間を経過しない場合（Ｓ１４：Ｎｏ）も、無限ループを形成するものではない。
【００６０】
本実施例において、Ｔ３１，Ｔ３２，Ｔ３３の和であるＴ３をディレイ時間としているが、ディレイ時間Ｔ３の生成を制御部１０のみで行うようにしてもよい。このようにすると、ＦＥＴ１１のゲート遅延時間（Ｔ３３）およびデジタルトランジスタ１０のスイッチング時間（Ｔ３２）に関係なく、インターロックシステムに最適な部品を選択することができる。また、出力端子ＯｕｔとＦＥＴ１１のゲート端子Ｇを直接接続することもでき、デジタルトランジスタ１０を使用する必要もなくなり、部品コストを低減することもできる。
【実施例４】
【００６１】
図１２に、本発明のインターロックシステムの構成の別例を示す。図１２の例は、図９の構成において、インターロックスイッチ６の開閉検知信号となる抵抗４ｂの電位Ｖｂと、抵抗１５ａ，１５ｂにより分圧されたＦＥＴ１１のドレイン端子Ｄの電位Ｖｄとが論理積回路であるＡＮＤ回路１６に入力されている。そして、このＡＮＤ回路１６の出力端子とデジタルトランジスタ１０のベース端子とが接続される。そして、デジタルトランジスタ１０は、ＡＮＤ回路１６の出力状態に基づいてオン／オフのスイッチングを行い、デジタルトランジスタ１０のスイッチング動作に基づいて、ＦＥＴ１１のスイッチングを行う。
【００６２】
図１３に、図１２の構成におけるインターロックスイッチ６，ＡＮＤ回路１６，デジタルトランジスタ１０，ＦＥＴ１１との、動作の関係を表すタイミングチャートを示す。インターロックスイッチ６が閉→開状態となったときには、抵抗４ｂの電位Ｖｂがほぼ０Ｖ（Ｌレベル）となり、ＦＥＴ１１のドレイン端子Ｄの電位Ｖｄの状態によらずＡＮＤ回路１６はＬレベルを出力し、デジタルトランジスタ１０がオン→オフ状態となって、ＦＥＴ１１もオン→オフ状態となる。
【００６３】
その後、インターロックスイッチ６が開→閉状態となったときには、抵抗４ｂの電位ＶｂおよびＦＥＴ１１のドレイン端子Ｄの電位Ｖｄは、ＦＥＴ１１をオン状態可能となる値（Ｈレベル）となり、ＡＮＤ回路１６は、双方の電位のＨレベルが入力されてから時間Ｔ４１遅れてＨレベルを出力する。そして、デジタルトランジスタ１０は、ＡＮＤ回路１６がＨレベルを出力してから時間Ｔ４２遅れてオフ→オン状態となる。そして、ＦＥＴ１１は、デジタルトランジスタ１０がオン状態となってから時間Ｔ４３遅れてオフ→オン状態となる。つまり、インターロックスイッチ６が開→閉状態となってから、時間Ｔ４（＝Ｔ４１＋Ｔ４２＋Ｔ４３）の間は、電源ＶＨからの電流（突入電流）は、抵抗９を流れてコンデンサ１４に充電され、上述の実施例３と同様に、高電圧電源５０を保護したり、インターロックスイッチ６の溶着を防ぐことができる。
【００６４】
なお、上述の時間Ｔ４が、本発明のディレイ時間に相当する。また、上述の例では、時間Ｔ４１は、ＡＮＤ回路１６で出力信号（すなわちＡＮＤ信号）を生成するために要する時間に相当している。また、上述の実施例２と同様に、時間Ｔ４２は、デジタルトランジスタ１０のスイッチング時間に相当している。また、時間Ｔ４３は、ＦＥＴ１１のスイッチング遅延時間（いわゆる、ゲート遅延時間）に相当している。
【００６５】
図１２の構成で、ディレイ時間Ｔ４が時間Ｔ４１と時間Ｔ４３の和で十分な場合は、デジタルトランジスタ１０を使用しなくてもよい。この場合、ＡＮＤ回路１６の出力端子とＦＥＴ１１のゲート端子Ｇとが接続される。
【００６６】
また、ディレイ時間Ｔ４を、ＡＮＤ回路１６，デジタルトランジスタ１０，ＦＥＴ１１の特性によらず任意の値としたい場合には、ＡＮＤ回路１６の出力端子と制御部１００の入力端子Ｉｎとを接続し、さらに、制御部１００の出力端子Ｏｕｔとデジタルトランジスタ１０のベース端子とを接続する。そして、図１１のような給電ライン開閉制御処理を実行し、入力端子Ｉｎの状態（すなわちＡＮＤ回路１６の出力状態）に基づいて、出力端子Ｏｕｔの状態を変化させる。また、ディレイ時間Ｔ４を制御部１００で任意に決定できるため、デジタルトランジスタ１０を使用しなくてもよい。この場合、出力端子ＯｕｔとＦＥＴ１１のゲート端子Ｇとが接続される。
【００６７】
以上、本発明の実施の形態を説明したが、これらはあくまで例示にすぎず、本発明はこれらに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。
【符号の説明】
【００６８】
６    インターロックスイッチ
２ａ，２ｂ  コネクタ
４ａ，４ｂ    抵抗（開閉状態検出回路）
９    抵抗（抵抗素子）
８    高圧生成回路
１０    デジタルトランジスタ（トランジスタ回路）
１１    ＦＥＴ（給電用トランジスタ）
１３ｄ  給電スイッチング回路
１４    コンデンサ
１６    ＡＮＤ回路
５０    高電圧電源（負荷）
１００    制御部（開閉状態入力回路，制御信号出力回路）
２００    インクジェットプリンタ
Ｌ    給電ライン
ＶＨ    電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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