【手続補正書】
【提出日】平成16年2月17日(2004.2.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
読み出し専用の第１のポートと、
読み出し及び書き込み用の第２のポートと、
前記第１及び第２のポートに対応してそれぞれ設けられる第１及び第２のビット線と、
各々が前記第１及び第２のポートに対応してそれぞれ設けられる複数の第１及び第２のワード線とを備え、前記複数の第１及び第２のワード線は互いに１対１に対応し、
前記第１及び第２のビット線間に設けられる複数のメモリセルをさらに備え、前記複数のメモリセルはそれぞれ論理的に反転した関係にある信号が得られる第１及び第２のノードを有し、前記複数の第１のワード線のうち自身に対応する第１のワード線が活性状態のとき前記第１のビット線に前記第１のノードが接続され、前記複数の第２のワード線のうち自身に対応する第２のワード線が活性状態のとき前記第２のビット線に前記第２のノードが接続され、
前記第１のビット線に接続され前記第１のビット線の電位に基づき第１の増幅信号を出力する第１のセンスアンプと、
前記第２のビット線に接続され前記第２のビット線の電位に基づき第２の増幅信号を出力する第２のセンスアンプと、
外部より入力信号を受け、前記入力信号に基づき書き込み信号を出力部より出力するとともに前記書き込み信号を論理的に反転した反転書き込み信号を反転出力部より出力する書き込み信号出力手段とをさらに備え、
前記第２のポートの書き込み動作を第１及び第２の書き込みサイクルを連続して行うことにより実行し、
前記第１の書き込みサイクルは、
前記複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態にして前記第１の増幅信号を前記第１のポートの出力信号とし、前記複数の第２のワード線のうち一の第２のワード線である第２の選択ワード線を活性状態にして、前記書き込み信号出力手段の反転出力部と前記第２のビット線とを電気的に接続し、前記複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの前記第２のノードに前記反転書き込み信号を付与し、
前記第２の書き込みサイクルは、
前記複数の第２のワード線のうち前記第１の選択ワード線に対応する第２のワード線を活性状態にして前記第２の増幅信号を前記第１のポートの出力信号とし、前記複数の第１のワード線のうち前記第２の選択ワード線に対応する第１のワード線を活性状態にして、前記書き込み信号出力手段の出力部と前記第１のビット線とを電気的に接続し、前記書き込み対象メモリセルの前記第１のノードに前記書き込み信号を付与する、
半導体記憶装置。
【請求項２】
前記第１のセンスアンプは、基準電位を受け、前記第１のビット線の電位と前記基準電位との電位差を検出・増幅して前記第１の増幅信号を出力し、
前記第２のセンスアンプは、前記基準電位を受け、前記第２のビット線の電位と前記基準電位との電位差を検出・増幅して前記第２の増幅信号を出力し、
前記第２のポートの読み出し動作を、
前記複数の第１のワード線のうち一の第１のワード線を活性状態にして前記第１の増幅信号を前記第１のポートの読み出し信号とし、前記複数の第２のワード線のうち一の第２のワード線を活性状態にして、前記第２の増幅信号を前記第２のポートの出力信号とする読み出しサイクルを実行することにより行う、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１の書き込みサイクルの少なくとも一部の期間は第１の状態、前記第２の書き込みサイクルの少なくとも一部の期間は第２の状態となるポート交換信号を生成するポート交換信号生成手段と、
前記複数の第１及び第２のワード線にそれぞれ１対１に対応して活性化させる複数の第１及び第２のワード選択信号と前記ポート交換信号とを受け、前記ポート交換信号が前記第１の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第１及び第２のワード線に与え、前記ポート交換信号が前記第２の状態のとき前記複数の第１及び第２のワード線選択信号をそれぞれ前記複数の第２及び第１のワード線に与えるワード線切り替え手段と、
をさらに備える請求項１記載の半導体記憶装置。
【請求項４】
第１及び第２の読み出し時ビット線選択信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第１及び第２のビット線と前記第１及び第２のセンスアンプの入力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の読み出し時ビット線選択信号それぞれの制御下で前記第２及び第１のビット線と前記第２及び第１のセンスアンプの入力部との導通／遮断を制御する読み出し時ビット線切り替え手段を、
さらに備える請求項３記載の半導体記憶装置。
【請求項５】
書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記書き込み時ビット線選択信号の制御下で前記第２のビット線と前記書き込み信号出力手段の反転出力部との導通／遮断を制御し、前記ポート交換信号が前記第２の状態のとき前記書き込み時ビット線選択信号の制御下で前記第１のビット線と前記書き込み信号出力手段の出力部との導通／遮断を制御する書き込み時ビット線切り替え手段を、
さらに備える請求項４記載の半導体記憶装置。
【請求項６】
前記第１及び第２の増幅信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第１及び第２のポートの出力信号として出力し、前記ポート交換信号が前記第２の状態のとき前記第１及び第２の増幅信号をそれぞれ前記第２及び第１のポートの出力信号として出力する出力信号切り替え手段を、
さらに備える請求項５記載の半導体記憶装置。
【請求項７】
第１及び第２のプリチャージ信号並びに前記ポート交換信号を受け、前記ポート交換信号が前記第１の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第１及び第２のビット線を所定電位にプリチャージし、前記ポート交換信号が前記第２の状態のとき前記第１及び第２のプリチャージ信号の制御下で前記第２及び第１のビット線を前記所定電位にプリチャージするプリチャージビット線切り替え手段を、
さらに備える請求項６記載の半導体記憶装置。
【請求項８】
前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記書き込み時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成される、
請求項７記載の半導体記憶装置。
【請求項９】
前記第１及び第２のプリチャージ信号はそれぞれ独立した周期を有する信号であり、前記第１のポートにおける前記読み出しサイクルは前記第１のプリチャージ信号に同期して実行され、前記第２のポートにおける読み出しサイクル並びに第１及び第２の書き込みサイクルは前記第２のプリチャージ信号に同期して実行され、
前記第１及び第２のプリチャージ信号はそれぞれその周期の前半は非活性状態、後半は前記所定電位へのプリチャージ動作を指示する活性状態となり、
前記ポート交換信号生成手段は、書き込み動作か否かを指示する書き込み許可信号並びに前記第１及び第２のプリチャージ信号を受け、前記書き込み許可信号が書き込み動作を指示する時、前記第１の書き込みサイクルの後半の一部から前記第２の書き込みサイクルの前半の一部に至る期間を含んでポート交換可能期間を設定し、該ポート交換可能期間おける前記第１あるいは第２のプリチャージ信号の非活性状態へのエッジ変化検出をトリガとして、前記ポート交換信号を前記第１の状態から前記第２の状態に変更する、
請求項７記載の半導体記憶装置。
【請求項１０】
前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化を開始時とし、前記の第２の書き込みサイクルにおける前記第２のプリチャージ信号の非活性状態へのエッジ変化を終了時として、前記ポート交換可能期間を設定する、
請求項９記載の半導体記憶装置。
【請求項１１】
前記ポート交換信号生成手段は、前記第１の書き込みサイクルにおける前記第２のプリチャージ信号の活性状態へのエッジ変化から所定時間経過時を開始時とし、前記第２の書き込みサイクルにおける前記第２のプリチャージ信号の非活性状態へのエッジ変化から前記所定時間経過時を終了時として、前記ポート交換可能期間を設定する、
請求項９記載の半導体記憶装置。
【請求項１２】
前記ワード線切り替え手段、前記読み出し時ビット線切り替え手段、前記出力信号切り替え手段及び前記プリチャージビット線切り替え手段はそれぞれ前記ポート交換信号を制御入力とした２入力２出力の同一の回路構成で形成され、
前記書き込み時ビット線切り替え手段は、
前記書き込み信号出力手段の出力部と前記第１のビット線との間に介挿される第１のトランジスタと、
前記書き込み信号出力手段の反転出力部と前記第２のビット線との間に介挿される第２のトランジスタと、
前記書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第２の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第１の論理信号を前記第１のトランジスタの制御電極に出力する第１の論理回路と、
書き込み時ビット線選択信号及び前記ポート交換信号を受け、前記ポート交換信号が第１の状態を指示する時のみ前記書き込み時ビット線選択信号に基づき導通／遮断を指示する第２の論理信号を前記第２のトランジスタの制御電極に出力する第２の論理回路と、
を備える請求項７記載の半導体記憶装置。
【請求項１３】
前記第１のプリチャージ信号を受け、第１のプリチャージ信号の非活性状態の期間を、前記第２のプリチャージ信号の周期の１／２以下に波形変形するプリチャージ信号波形変形手段を、
さらに備える請求項７記載の半導体記憶装置。
【請求項１４】
前記出力信号切り替え手段は、
書き込み許可信号に関連した書き込み許可関連信号を受け、書き込み時に前記第２のセンスアンプの出力部を電気的に遮断するセンスアンプ出力遮断手段を含む、
請求項７記載の半導体記憶装置。
【請求項１５】
前記出力信号切り替え手段は、
前記書き込み許可関連信号及びポート交換信号の制御下で、前記第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含む、
請求項１４記載の半導体記憶装置。
【請求項１６】
それぞれが論理的に反転した関係にある信号が得られる第１及び第２のノードと、前記第１のノードに接続される第１のトランジスタと、前記第２のノードに接続される第２のトランジスタとを有し、行列状に配列される複数のメモリセルと、
前記複数のメモリセルの列ごとに設けられ、前記各列のメモリセルの前記第１のトランジスタに接続される複数の第１のビット線と、
前記各列の前記メモリセルの前記第２のトランジスタに接続される複数の第２のビット線と、
前記複数のメモリセルの行ごとに設けられ、前記各行のそれぞれの前記メモリセルの前記第１のトランジスタのゲートに接続される複数の第１のワード線と、
前記各行のそれぞれの前記メモリセルの前記第２のトランジスタのゲートに接続される複数の第２のワード線と、
前記第１のビット線の信号に基づき第１の増幅信号を出力する第１のセンスアンプと、
前記第２のビット線の信号に基づき第２の増幅信号を出力する第２のセンスアンプと、
前記メモリセルに書き込むデータに対応する書き込みデータ信号を前記第１のビット線に伝達し、前記書き込みデータ信号を論理的に反転した反転書き込みデータ信号を前記第２のビット線に伝達する書き込み手段とを備え、
読み出し動作は、ワード線を選択するワード線選択信号に対応して前記第１のワード線を選択し、前記第１のビット線および前記第１のセンスアンプを介して行われる第１の読み出し動作、もしくは、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記第２のビット線および前記第２のセンスアンプを介して行われる第２の読み出し動作、のいずれか一方の読み出し動作により行われ、
書き込み動作は、前記ワード線選択信号に対応して前記第１のワード線を選択し、前記書き込み手段および前記第１のビット線を介して選択されたメモリセルに前記書き込みデータ信号を伝達する第１の書き込み動作、および、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記書き込み手段および前記第２のビット線を介して前記選択されたメモリセルに前記反転書き込みデータ信号を伝達する第２の書き込み動作、の２つの書き込み動作が１組の書き込み動作として行われる、
半導体記憶装置。
【請求項１７】
前記書き込み動作に並行して前記書き込み動作と異なる行の同じ列のメモリセルに前記読み出し動作を行う並行動作の場合、
前記第１の書き込み動作に並行して前記第２の読み出し動作を行い、もしくは、前記第２の書き込み動作に並行して前記第１の読み出し動作を行う、
請求項１６記載の半導体記憶装置。
【請求項１８】
前記ワード線選択信号が伝達されるワード線選択信号線と前記第１および第２のワード線の間に設けられ、前記並行動作において、一方の動作において前記第１のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第２のワード線に伝達し、一方の動作において前記第２のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第１のワード線に伝達する、ワード線選択切換手段をさらに備える、
請求項１７記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、読み出し専用の第１のポートと、読み出し及び書き込み用の第２のポートと、前記第１及び第２のポートに対応してそれぞれ設けられる第１及び第２のビット線と、各々が前記第１及び第２のポートに対応してそれぞれ設けられる複数の第１及び第２のワード線とを備え、前記複数の第１及び第２のワード線は互いに１対１に対応し、前記第１及び第２のビット線間に設けられる複数のメモリセルをさらに備え、前記複数のメモリセルはそれぞれ論理的に反転した関係にある信号が得られる第１及び第２のノードを有し、前記複数の第１のワード線のうち自身に対応する第１のワード線が活性状態のとき前記第１のビット線に前記第１のノードが接続され、前記複数の第２のワード線のうち自身に対応する第２のワード線が活性状態のとき前記第２のビット線に前記第２のノードが接続され、前記第１のビット線に接続され前記第１のビット線の電位に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線に接続され前記第２のビット線の電位に基づき第２の増幅信号を出力する第２のセンスアンプと、外部より入力信号を受け、前記入力信号に基づき書き込み信号を出力部より出力するとともに前記書き込み信号を論理的に反転した反転書き込み信号を反転出力部より出力する書き込み信号出力手段とをさらに備え、前記第２のポートの書き込み動作を第１及び第２の書き込みサイクルを連続して行うことにより実行し、前記第１の書き込みサイクルは、前記複数の第１のワード線のうち一の第１のワード線である第１の選択ワード線を活性状態にして前記第１の増幅信号を前記第１のポートの出力信号とし、前記複数の第２のワード線のうち一の第２のワード線である第２の選択ワード線を活性状態にして、前記書き込み信号出力手段の反転出力部と前記第２のビット線とを電気的に接続し、前記複数のメモリセルのうち活性状態の第２の選択ワード線に接続される書き込み対象メモリセルの前記第２のノードに前記反転書き込み信号を付与し、前記第２の書き込みサイクルは、前記複数の第２のワード線のうち前記第１の選択ワード線に対応する第２のワード線を活性状態にして前記第２の増幅信号を前記第１のポートの出力信号とし、前記複数の第１のワード線のうち前記第２の選択ワード線に対応する第１のワード線を活性状態にして、前記書き込み信号出力手段の出力部と前記第１のビット線とを電気的に接続し、前記書き込み対象メモリセルの前記第１のノードに前記書き込み信号を付与している。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、請求項１５記載の半導体記憶装置のように、前記出力信号切り替え手段は、前記書き込み許可関連信号及びポート交換信号の制御下で、前記第１及び第２の増幅信号をそれぞれ受ける第１及び第２のラッチ回路をさらに含んでもよい。
この発明に係る請求項１６記載の半導体記憶装置は、それぞれが論理的に反転した関係にある信号が得られる第１及び第２のノードと、前記第１のノードに接続される第１のトランジスタと、前記第２のノードに接続される第２のトランジスタとを有し、行列状に配列される複数のメモリセルと、前記複数のメモリセルの列ごとに設けられ、前記各列のメモリセルの前記第１のトランジスタに接続される複数の第１のビット線と、前記各列の前記メモリセルの前記第２のトランジスタに接続される複数の第２のビット線と、前記複数のメモリセルの行ごとに設けられ、前記各行のそれぞれの前記メモリセルの前記第１のトランジスタのゲートに接続される複数の第１のワード線と、前記各行のそれぞれの前記メモリセルの前記第２のトランジスタのゲートに接続される複数の第２のワード線と、前記第１のビット線の信号に基づき第１の増幅信号を出力する第１のセンスアンプと、前記第２のビット線の信号に基づき第２の増幅信号を出力する第２のセンスアンプと、前記メモリセルに書き込むデータに対応する書き込みデータ信号を前記第１のビット線に伝達し、前記書き込みデータ信号を論理的に反転した反転書き込みデータ信号を前記第２のビット線に伝達する書き込み手段とを備え、読み出し動作は、ワード線を選択するワード線選択信号に対応して前記第１のワード線を選択し、前記第１のビット線および前記第１のセンスアンプを介して行われる第１の読み出し動作、もしくは、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記第２のビット線および前記第２のセンスアンプを介して行われる第２の読み出し動作、のいずれか一方の読み出し動作により行われ、書き込み動作は、前記ワード線選択信号に対応して前記第１のワード線を選択し、前記書き込み手段および前記第１のビット線を介して選択されたメモリセルに前記書き込みデータ信号を伝達する第１の書き込み動作、および、前記ワード線選択信号に対応して前記第２のワード線を選択し、前記書き込み手段および前記第２のビット線を介して前記選択されたメモリセルに前記反転書き込みデータ信号を伝達する第２の書き込み動作、の２つの書き込み動作が１組の書き込み動作として行われる。
また、請求項１７記載の半導体記憶装置のように、前記書き込み動作に並行して前記書き込み動作と異なる行の同じ列のメモリセルに前記読み出し動作を行う並行動作の場合、前記第１の書き込み動作に並行して前記第２の読み出し動作を行い、もしくは、前記第２の書き込み動作に並行して前記第１の読み出し動作を行うようにしてもよい。
また、請求項１８記載の半導体記憶装置のように、前記ワード線選択信号が伝達されるワード線選択信号線と前記第１および第２のワード線の間に設けられ、前記並行動作において、一方の動作において前記第１のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第２のワード線に伝達し、一方の動作において前記第２のワード線が選択されている場合、他方の動作において前記ワード線選択信号を前記第１のワード線に伝達する、ワード線選択切換手段をさらに備えてもよい。