【手続補正書】
【提出日】平成17年5月31日(2005.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１信号と、前記第１信号と反転した位相を持つ信号を受けて、前記第１信号よりも大きな振幅の第２信号を出力する差動型レベル変換回路を含む半導体装置であって、
前記差動型レベル変換回路は、
前記第１信号と、前記第１信号と反転した位相を持つ信号を受けるための第１ＭＩＳＦＥＴ対と、
前記第１ＭＩＳＦＥＴ対に対する耐圧緩和のための第２ＭＩＳＦＥＴ対と、
出力すべき前記第２信号をラッチするためのものであって、交差結合されたゲートを持つ第３ＭＩＳＦＥＴ対とを有し、
前記第２ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚よりも厚く、
前記第３ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚よりも厚く、
前記第２ＭＩＳＦＥＴ対のしきい値電圧の絶対値は、前記第３ＭＩＳＦＥＴ対のしきい値電圧の絶対値よりも小さく、
前記第１ＭＩＳＦＥＴ対のしきい値電圧の絶対値は、前記第３ＭＩＳＦＥＴ対のしきい値電圧の絶対値よりも小さく、
前記第１信号は、第１電位をロウレベルとし第２電位をハイレベルとする信号であって、
前記第１信号を受けて、前記第２電位よりも高い電位の第３信号を形成して前記第２ＭＩＳＦＥＴ対の一方のＭＩＳＦＥＴのゲートに供給する第１昇圧回路と、
前記第１信号と反転した位相を持つ信号を受けて、前記第２電位よりも高い電位の第４信号を形成して前記第２ＭＩＳＦＥＴ対の他方のＭＩＳＦＥＴのゲートに供給する第２昇圧回路とを有する半導体装置。
【請求項２】
請求項１において、前記第２ＭＩＳＦＥＴ対の絶縁膜及び前記第３ＭＩＳＦＥＴ対の絶縁膜は同じ第１工程で形成され、前記第１ＭＩＳＦＥＴ対の絶縁膜は他の第２工程で形成される半導体装置。
【請求項３】
請求項１において、前記第２ＭＩＳＦＥＴ対は、前記第１ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対の間に挿入されている半導体装置。
【請求項４】
請求項１において、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜は、二酸化シリコンよりも誘電率の高い高誘電率絶縁膜である半導体装置。
【請求項５】
請求項１において、前記差動型レベル変換回路は、第１差動出力及び第２差動出力から前記第２信号を出力し、
前記半導体装置は、前記第１及び第２差動出力のうち早く遷移した方の信号を出力するレベル遷移検出回路をさらに有する半導体装置。
【請求項６】
請求項５において、
前記レベル遷移検出回路は、ＲＳフリップフロップ回路とインバータとＯＲゲートとＮＡＮＤゲートを含み、
前記第１差動出力が前記ＲＳフリップフロップの第１入カノードと前記インバータに入力され、
前記第２差動出力が前記ＲＳフリップフロップの第２入カノードと前記ＯＲゲートの第１入力ノードに入力され、
前記ＲＳフリップフロップの出力が前記ＯＲゲートの第２入力ノードに入力され、
前記ＯＲゲートの出力と前記インバータの出力が前記ＮＡＮＤゲートへ入力される半導体装置。
【請求項７】
請求項５において、
前記レベル遷移検出回路は、ＲＳフリップフロップ回路とＮＡＮＤゲートとＤフリップフロップとを含み、
前記第１差動出力が前記ＲＳフリップフロップの第１入力ノードに入力され、
前記第２差動出力が前記ＲＳフリップフロップの第２入カノードに入力され、
前記第１差動出力を反転した信号が前記ＮＡＮＤゲートの第１入力ノードに入力され、
前記第２差動出力を反転した信号が前記ＮＡＮＤゲートの第２入力ノードに入力され、
前記ＮＡＮＤゲートの出力がクロックとして前記Ｄフリップフロップに入力され、
前記ＲＳフリップフロップの出力がデータとして前記Ｄフリップフロップに入力される半導体装置。
【請求項８】
請求項１において、
前記第１信号は、第１電位をロウレベルとし第２電位をハイレベルとする信号であり、
前記第２信号は、前記第１電位をロウレベルとし第３電位をハイレベルとする信号であって、
前記差動型レベル変換回路は、第１差動出力及び第２差動出力から前記第２信号及び前記第２信号を反転した位相を持つ相補第２信号をそれぞれに出力し、
前記半導体装置は、前記第１及び第２差動出力を受けて前記第１電位よりも電位の低い第４電位と前記第３電位との間に振幅を持つ第３信号を出力するための第２レベル変換回路を更に有する半導体装置。
【請求項９】
請求項１において、前記第１ＭＩＳＦＥＴ対と前記第２ＭＩＳＦＥＴ対はＮ型ＭＩＳＦＥＴであり、
前記第３ＭＩＳＦＥＴ対はＰ型ＭＩＳＦＥＴである半導体装置。
【請求項１０】
第１電位と第２電位との間の振幅を持つ第１信号を受けて、前記第１電位と第３電位との間の振幅を持つ前記第１振幅よりも大きな第２信号を出力するレベル変換回路を含む半導体装置であって、
前記レベル変換回路は、前記第１電位と前記第３電位の間に直列にソースドレイン経路が接続された第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、第３ＭＩＳＦＥＴ、及び第４ＭＩＳＦＥＴと、前記第１電位と前記第３電位の間に直列にソースドレイン経路が接続された第５ＭＩＳＦＥＴ、第６ＭＩＳＦＥＴ、第７ＭＩＳＦＥＴ、及び第８ＭＩＳＦＥＴとを有し、
前記第１及び第３ＭＩＳＦＥＴのゲートには前記第１信号が供給され、
前記第５及び第７ＭＩＳＦＥＴのゲートには前記第１信号を反転した位相を持つ相補第１信号が供給され、
前記第４ＭＩＳＦＥＴのゲートは前記第７ＭＩＳＦＥＴのドレインに結合され、
前記第８ＭＩＳＦＥＴのゲートは前記第３ＭＩＳＦＥＴのドレインに結合され、
前記第３ＭＩＳＦＥＴのドレインは前記第２信号を出力する第１差動出力であり、
前記第７ＭＩＳＦＥＴのドレインは前記第２信号を反転した位相を持つ相補第２信号を出力する第２差動出力であり、
前記第１及び第５ＭＩＳＦＥＴのそれぞれは、第１導電型で第１膜厚のゲート絶縁膜を持ち、
前記第３、第４、第７、及び第８ＭＩＳＦＥＴのそれぞれは、第２導電型で前記第１膜厚よりも厚い膜厚のゲート絶縁膜を有し、
前記第２及び第６ＭＩＳＦＥＴのそれぞれは、前記第１膜厚よりも厚い膜厚のゲート絶縁膜を有し、
かつ前記第３、第４、第７、及び第８ＭＩＳＦＥＴのしきい値電圧の絶対値よりも小さなしきい値電圧の絶対値を有する半導体装置。
【請求項１１】
請求項１０において、
前記第２及び第６ＭＩＳＦＥＴのそれぞれは、第１導電型である半導体装置。
【請求項１２】
請求項１０において、
前記第１及び第５ＭＩＳＦＥＴのゲート絶縁膜は第１の作成工程で形成され、前記第２から第４、及び第６から第８ＭＩＳＦＥＴのゲート絶縁膜は前記第１の作成工程とは異なった第２の作成工程で形成される半導体装置。
【請求項１３】
請求項１０において、
前記レベル変換回路は、ゲートに前記第１信号が供給されソースに前記第２電位が供給されそのドレインが前記第１ＭＩＳＦＥＴのドレインに接続された第９ＭＩＳＦＥＴと、ゲートに前記相補第１信号が供給されソースに前記第２電位が供給されそのドレインが前記第５ＭＩＳＦＥＴのドレインに接続された第１０ＭＩＳＦＥＴとを含み、
前記第２ＭＩＳＦＥＴのゲートには前記第１信号が供給され、
前記第６ＭＩＳＦＥＴのゲートには前記相補第１信号が供給される半導体装置。
【請求項１４】
請求項１０において、
前記レベル変換回路は、前記第３ＭＩＳＦＥＴのドレイン及び前記第７ＭＩＳＦＥＴのドレインの電位を確定するためのスレーブラッチ回路を更に有する半導体装置。
【請求項１５】
請求項１０において、
前記半導体装置は、前記レベル変換回路の前段に設けられたリセット回路を有し、
前記リセット回路は、前記第１信号の元となる信号と制御信号との論理否定積をとった信号を前記第１信号として前記レベル変換回路に供給し、
前記制御信号によってそのゲートが制御され、前記制御信号がリセット状態を示す場合に前記レベル変換回路の前記第１差動出力を所定の前記第３電位に固定するための第１１ＭＩＳＦＥＴを有する半導体装置。
【請求項１６】
請求項１０において、
前記半導体装置は、前記第１ＭＩＳＦＥＴ及び第５ＭＩＳＦＥＴのドレインノードの電位を前記第２電位よりも低い電位に保つためのレベル保持回路を有する半導体装置。
【請求項１７】
請求項１０において、
前記半導体装置は、前記第１ＭＩＳＦＥＴのドレインと前記第２電位との間にソースドレイン経路が接続されそのゲートが前記第２電位に接続された第１２ＭＩＳＦＥＴと、前記第５ＭＩＳＦＥＴのドレインと前記第２電位との間にソースドレイン経路が接続されそのゲートが前記第２電位に接続された第１３ＭＩＳＦＥＴとを含むレベル保持回路を有する半導体装置。
【請求項１８】
請求項１０おいて、
前記第１導電型はＮ型であり、前記第２導電型はＰ型である半導体装置。
【請求項１９】
請求項１０において、
前記半導体装置は、前記レベル変換回路内に電源遮断用の第１スイッチと、前記レベル遷移検出回路の出力を所定の電位に固定するための第２スイッチを含むリセット回路を有し、
制御信号がリセット状態を示す場合に、前記第１及び第２スイッチが制御されて、前記レベル変換回路と前記遷移検出回路の電源が遮断されるとともに、前記レベル遷移検出回路の出力が所定の電位に固定されることを特徴とする半導体装置。
【請求項２０】
第１信号を受け、前記第１信号の振幅よりも大きい振幅を有する第２信号を出力する差動型レベル変換回路を含む半導体装置であって、
前記差動型レベル変換回路は、
第１信号を受けるＮ型の第１ＭＩＳＦＥＴ対と、
前記第１ＭＩＳＦＥＴ対に対する耐圧緩和を行うためのＮ型の第２ＭＩＳＦＥＴ対と、
出力すべき前記第２信号をラッチするためのものであって、交差結合されたゲートを持つＰ型の第３ＭＩＳＦＥＴ対と、
電源電圧を遮断するためのＰ型の第４ＭＩＳＦＥＴとを有し、
前記第２ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚よりも厚く、
前記第３ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚よりも厚く、
前記第４ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴ対のゲート絶縁膜の膜厚よりも厚く、
前記第２ＭＩＳＦＥＴ対のしきい値電圧の絶対値は、前記第３ＭＩＳＦＥＴ対のしきい値電圧の絶対値よりも小さく、
前記第１ＭＩＳＦＥＴ対のしきい値電圧の絶対値は、前記第３ＭＩＳＦＥＴ対のしきい値電圧の絶対値よりも小さい半導体装置。
【請求項２１】
請求項２０において、
前記第２ＭＩＳＦＥＴ対のゲート絶縁膜、前記第３ＭＩＳＦＥＴ対のゲート絶縁膜、及び前記第４ＭＩＳＦＥＴのゲート絶縁膜は同じ第１工程で形成され、前記第１ＭＩＳＦＥＴ対の絶縁膜は他の第２工程で形成される半導体装置。
【請求項２２】
請求項２０において、
前記第１信号は、第１電位をロウレベルとし第２電位をハイレベルとする信号であって、
前記第１信号を受けて、前記第２電位よりも高い電位の第３信号を形成して前記第２ＭＩＳＦＥＴ対の一方のＭＩＳＦＥＴのゲートに供給する第１昇圧回路と、
前記第１信号と反転した位相を持つ信号を受けて、前記第２電位よりも高い電位の第４信号を形成して前記第２ＭＩＳＦＥＴ対の他方のＭＩＳＦＥＴのゲートに供給する第２昇圧回路とを有する半導体装置。
【請求項２３】
請求項２０において、
請求項１において、前記第２ＭＩＳＦＥＴ対は、前記第１ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対の間に挿入されている半導体装置。
【請求項２４】
請求項２０において、
前記第１ＭＩＳＦＥＴ対のゲート絶縁膜は、二酸化シリコンよりも誘電率の高い高誘電率絶縁膜である半導体装置。
【請求項２５】
請求項２０において、
前記差動型レベル変換回路は、第１差動出力及び第２差動出力から前記第２信号を出力し、
前記半導体装置は、前記第１及び第２差動出力のうち早く遷移した方の信号を出力するレベル遷移検出回路をさらに有する半導体装置。
【請求項２６】
請求項２５において、
前記レベル遷移検出回路は、ＲＳフリップフロップ回路と、インバータと、ＯＲゲートと、ＮＡＮＤゲートと、前記電源電圧を遮断するＮ型の第５ＭＩＳＦＥＴとを含み、
前記第１差動出力が前記ＲＳフリップフロップの第１入カノードと前記インバータに入力され、
前記第２差動出力が前記ＲＳフリップフロップの第２入力ノードと前記ＯＲゲートの第１入カノードに入力され、
前記ＲＳフリップフロップの出力が前記ＯＲゲートの第２入カノードに入力され、
前記ＯＲゲートの出力と前記インバータの出力が前記ＮＡＮＤゲートへ入力される半導体装置。
【請求項２７】
請求項２６において、
前記レベル遷移検出回路は、前記レベル遷移検出回路の出カレベルを制御するＰ型の第６ＭＩＳＦＥＴをさらに有する半導体装置。
【請求項２８】
請求項２７において、
前記第５ＭＩＳＦＥＴ及び第６ＭＩＳＦＥＴを制御する信号は、前記第４ＭＩＳＦＥＴを制御する信号の相補信号である半導体装置。
【請求項２９】
請求項２０において、
前記第１信号は、第１電位をロウレベルとし第２電位をハイレベルとする信号であり、
前記第２信号は、前記第１電位をロウレベルとし第３電位をハイレベルとする信号であって、
前記差動型レベル変換回路は、第１差動出力及び第２差動出力から前記第２信号及び前記第２信号を反転した位相を持つ相補第２信号をそれぞれに出力し、
前記半導体装置は、前記第１及び第２差動出力を受けて前記第１電位よりも電位の低い第４電位と前記第３電位との間に振幅を持つ第３信号を出力するための第２レベル変換回路を更に有する半導体装置。