(57)【要約】【課題】半導体記憶装置の動作テスト時に出力する判定信号をクロック信号に同期させる。【解決手段】メモリセルアレイ５０から読み出されたリードデータの誤りを判定することによって判定信号Ｅを生成する判定回路６０と、データ入出力端子ＤＱを介してリードデータ又は判定信号を外部に出力するＩ／Ｏ回路５４とを備える。Ｉ／Ｏ回路５４は、通常動作モード時においてはリードデータを第１のタイミングで外部に出力し、テストモード時においては、判定信号をより遅い第２のタイミングで外部に出力する。第１及び第２のタイミングの差は、クロック信号のサイクルの整数倍である。このように、リードデータの出力タイミングよりも判定信号の出力タイミングが遅くなるよう、内部でタイミング制御していることから、テストモード時における判定信号の出力を正しく行うことが可能となる。【選択図】図１
2010198715.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイから読み出されたリードデータの誤りを判定することによって判定信号を生成する判定回路と、クロック信号に同期して動作し、出力端子を介して前記リードデータ又は前記判定信号を外部に出力する出力回路とを備える半導体記憶装置であって、
前記出力回路は、
通常動作モード時においては、リードコマンドが発行された後、前記リードデータを第１のタイミングで外部に出力し、
テストモード時においては、前記リードコマンドが発行された後、前記判定信号を前記第１のタイミングよりも遅い第２のタイミングで外部に出力し、
前記第１のタイミングと前記第２のタイミングとの差は、前記クロック信号のサイクルの整数倍であることを特徴とする半導体記憶装置。
【請求項２】
前記出力端子を複数備えており、
前記判定回路は、前記複数の出力端子から並列に出力すべき複数のリードデータに誤りが含まれているか否かを判定することによって前記判定信号を生成し、
前記判定信号は、前記複数の出力端子のいずれか一つから出力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のタイミングは、前記クロック信号のサイクルの整数倍であるレイテンシによって定義されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記レイテンシが設定されるモードレジスタと、前記出力回路の動作タイミングを制御するための第１のリードタイミング信号を生成するレイテンシ制御回路とをさらに備え、
前記レイテンシ制御回路は、
前記通常動作モード時においては、前記モードレジスタに設定されたレイテンシに基づいて前記第１のリードタイミング信号を生成し、
前記テストモード時においては、前記モードレジスタに設定されたレイテンシよりも大きいレイテンシに基づいて、前記第１のリードタイミング信号を生成することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記リードデータ又は前記判定信号を前記出力回路に供給するＦＩＦＯ回路と、前記ＦＩＦＯ回路の出力動作を制御するための第２のリードタイミング信号を生成するタイミング回路とをさらに備え、
前記タイミング回路は、前記テストモード時に前記第２のリードタイミング信号を遅延させる遅延回路を有しており、
前記遅延回路による遅延量は、前記判定回路による判定動作に要する時間よりも長いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記遅延回路は、前記クロック信号とは非同期に動作することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
メモリセルアレイと、前記メモリセルアレイから読み出されたリードデータの誤りを判定することによって判定信号を生成する判定回路と、出力端子を介して前記リードデータ又は前記判定信号を外部に出力する出力回路と、前記出力回路の動作タイミングを制御するためのリードタイミング信号を生成するレイテンシ制御回路とを備え、
前記レイテンシ制御回路は、
通常動作モード時においては、リードコマンドが発行された後、第１のタイミングで前記リードタイミング信号を生成し、
テストモード時においては、前記リードコマンドが発行された後、前記第１のタイミングよりも遅い第２のタイミングで前記リードタイミング信号を生成することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、テストモード時においてリードデータの誤りを判定する判定回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置は、製造段階において種々の動作試験を経て出荷される。多くの動作試験は、複数の半導体記憶装置に対して並列に実行されるため、ピン数の多い半導体記憶装置ほど並列に試験可能なチップ数が少なくなるという問題があった。
【０００３】
このような問題を解決する方法として、いわゆるパラレルテストが可能な判定回路を備えた半導体記憶装置が知られている（特許文献１参照）。パラレルテストとは、複数のＩ／Ｏ端子から並列に出力すべき複数のリードデータに誤りが含まれているか否かを判定するテストであり、テストの結果は１個のＩ／Ｏ端子から出力される。これにより、Ｉ／Ｏ端子の数が多い場合であっても、テスタに接続すべきＩ／Ｏ端子は１個で足りるため、並列に試験可能なチップ数を増やすことが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１１６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、パラレルテスト時においては判定回路による判定動作が加わることから、通常動作時においてリードデータが出力回路に到達するタイミングに比べ、パラレルテスト時において判定信号が出力回路に到達するタイミングが遅れてしまう。一方、近年の半導体記憶装置はクロック信号に同期して動作するタイプが主流であり、このようなタイプの半導体記憶装置においてはクロック信号に同期して出力回路が動作する。このため、判定信号の到達が遅れると、出力回路は判定信号を外部に出力することができなくなってしまう。
【０００６】
もちろん、通常動作時における動作マージンに十分な余裕があれば、判定動作による遅延を吸収することが可能であることから、リードデータの出力タイミングと同じタイミングで判定信号の出力が可能である。しかしながら、クロック信号の周波数が高くなると、通常動作時における動作マージンが小さくなるため、判定動作による遅延を吸収することができず、その結果、判定信号の出力ができなくなってしまう。
【０００７】
上記の問題は、パラレルテストに限らず、半導体記憶装置の内部でリードデータに対して何らかの判定動作を行う場合において共通に生じる問題である。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイから読み出されたリードデータの誤りを判定することによって判定信号を生成する判定回路と、クロック信号に同期して動作し、出力端子を介して前記リードデータ又は前記判定信号を外部に出力する出力回路とを備える半導体記憶装置であって、前記出力回路は、通常動作モード時においては、リードコマンドが発行された後、前記リードデータを第１のタイミングで外部に出力し、テストモード時においては、前記リードコマンドが発行された後、前記判定信号を前記第１のタイミングよりも遅い第２のタイミングで外部に出力し、前記第１のタイミングと前記第２のタイミングとの差は、前記クロック信号のサイクルの整数倍であることを特徴とする。
【０００９】
本発明の他の側面による半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイから読み出されたリードデータの誤りを判定することによって判定信号を生成する判定回路と、出力端子を介して前記リードデータ又は前記判定信号を外部に出力する出力回路と、前記出力回路の動作タイミングを制御するためのリードタイミング信号を生成するレイテンシ制御回路とを備え、前記レイテンシ制御回路は、通常動作モード時においては、リードコマンドが発行された後、第１のタイミングで前記リードタイミング信号を生成し、テストモード時においては、前記リードコマンドが発行された後、前記第１のタイミングよりも遅い第２のタイミングで前記リードタイミング信号を生成することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、判定動作による遅延を吸収するのではなく、リードデータの出力タイミングよりも判定信号の出力タイミングが遅くなるよう、内部でタイミング制御していることから、通常動作時における動作マージンの大小にかかわらず、テストモード時における判定信号の出力を正しく行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体記憶装置の全体構造を示すブロック図である。
【図２】判定回路６０の回路図である。
【図３】ＦＩＦＯ回路５３０の回路図である。
【図４】タイミング回路７０の回路図である。
【図５】Ｉ／Ｏ回路５４ｘの回路図である。
【図６】レイテンシ制御回路４０の回路図である。
【図７】通常動作モード時における動作を示すタイミング図である。
【図８】テストモード時における動作を示すタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体記憶装置の全体構造を示すブロック図である。
【００１４】
本実施形態による半導体記憶装置は、ＤＤＲ（Double Data Rate）型のシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子ＤＱ０〜ＤＱＮを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００１５】
クロック端子１１は外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、内部クロック発生回路２１に供給される。内部クロック発生回路２１は、外部クロック信号ＣＫに基づいて内部クロック信号ＩＣＬＫを発生する回路である。内部クロック信号ＩＣＬＫは、リードタイミング信号発生回路３０に供給される。内部クロック信号ＩＣＬＫはその他の各種内部回路にも供給されるが、図１においては図示を省略している。
【００１６】
コマンド端子１２は、ロウアドレスストローブ信号やカラムアドレスストローブ信号などのコマンド信号ＣＭＤが入力される端子である。これらのコマンド信号ＣＭＤは、コマンドデコーダ２２に供給される。コマンドデコーダ２２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤ及びテストモード信号ＴＥＳＴを生成する回路である。生成された内部コマンドＩＣＭＤは、リードタイミング信号発生回路３０、行アドレスデコーダ３１、列アドレスデコーダ３２、モードレジスタ３３に供給される。また、テストモード信号ＴＥＳＴは、レイテンシ制御回路４０に供給される。
【００１７】
アドレス端子１３はアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ２３に供給される。アドレスバッファ２３は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスバッファ２３にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについては行アドレスデコーダ３１に供給され、カラムアドレスについては列アドレスデコーダ３２に供給される。また、モードレジスタセットにエントリしている場合（コマンド信号ＣＭＤがモードレジスタセットを示している場合）には、アドレス信号ＡＤＤはモードレジスタ３３に供給され、これによってモードレジスタ３３の内容が更新される。モードレジスタ３３は、レイテンシ（ＣＬ）やバースト長（ＢＬ）などが設定されるレジスタであり、テストモードへのエントリも、モードレジスタ３３への設定によって行われる。
【００１８】
行アドレスデコーダ３１は、メモリセルアレイ５０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路５１内の対応するセンスアンプＳＡに接続されている。
【００１９】
また、列アドレスデコーダ３２は、いずれかのセンスアンプＳＡを選択する回路である。列アドレスデコーダ３２によって選択されたセンスアンプＳＡは、アンプ回路５２に接続される。アンプ回路５２は、センスアンプＳＡによって増幅されたリードデータをさらに増幅し、これをＦＩＦＯ回路５３０〜５３Ｎ及び判定回路６０に供給する。
【００２０】
データ入出力端子（出力端子）ＤＱ０〜ＤＱＮは、リードデータの出力及びライトデータの入力を行うための端子であり、それぞれ対応するＩ／Ｏ回路（出力回路）５４０〜５４Ｎに接続されている。Ｉ／Ｏ回路５４０〜５４Ｎは、それぞれ対応するＦＩＦＯ回路５３０〜５３Ｎに接続されており、リード動作時においてはＦＩＦＯ回路５３０〜５３Ｎより供給されるリードデータをそれぞれ対応するデータ入出力端子ＤＱ０〜ＤＱＮを介して出力する。したがって、本実施形態による半導体記憶装置は、Ｎ＋１ビットのデータを並列に入出力することが可能な半導体メモリである。Ｎ＋１の値については特に限定されるものではないが、多ビット品であれば１２８ビットや２５６ビットといった値になる。
【００２１】
ＦＩＦＯ回路５３０〜５３Ｎの動作は、タイミング回路７０によって制御される。図１に示すように、タイミング回路７０には、テストモード信号ＴＥＳＴ及びリードタイミング信号ＲＴ２が供給されている。タイミング回路７０の回路構成については後述する。リードタイミング信号ＲＴ２は、リードタイミング信号発生回路３０の出力であるリードタイミング信号ＲＴ２ａを遅延回路８０によって遅延させた信号であり、内部クロック信号ＩＣＬＫの半サイクルだけ位相の異なるリードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆによって構成されている。
【００２２】
また、Ｉ／Ｏ回路５４０〜５４Ｎの動作は、リードタイミング信号ＲＴ３によって制御される。リードタイミング信号ＲＴ３は、レイテンシ制御回路４０より供給される信号であり、内部クロック信号ＩＣＬＫの半サイクルだけ位相の異なるリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−Ｆによって構成されている。
【００２３】
アンプ回路５２とＦＩＦＯ回路５３０〜５３Ｎとを結ぶリードライトバスＲＷＢＳは、１Ｉ／Ｏ当たり２本設けられている。本実施形態では、Ｉ／Ｏ数がＮ＋１であることから、２×（Ｎ＋１）本のリードライトバスＲＷＢＳが設けられていることになる。したがって、Ｎ＋１＝１２８であればリードライトバスＲＷＢＳは２５６本となり、Ｎ＋１＝２５６であればリードライトバスＲＷＢＳは５１２本となる。
【００２４】
アンプ回路５２は１Ｉ／Ｏ当たり２ビットのデータを同時に読み出し、これらを対応するリードライトバスＲＷＢＳに供給する。これら２ビットのデータのうち、一方はクロック信号の立ち上がりエッジに同期して出力されるべきデータであり、他方はクロック信号の立ち下がりエッジに同期して出力されるべきデータである。したがって、アンプ回路５２と各ＦＩＦＯ回路５３０〜５３Ｎはそれぞれ２本のリードライトバスＲＷＢＳによって接続されることになる。具体的には、アンプ回路５２とＦＩＦＯ回路５３ｘ（ｘ＝０〜Ｎ）は２本のリードライトバスＲＷＢＳ−Ｒｘ，ＲＷＢＳ−Ｆｘによって接続されている。但し、図面の見やすさを考慮して、図１ではこれら一対のリードライトバスＲＷＢＳ−Ｒｘ，ＲＷＢＳ−Ｆｘを１本の線で表示している。
【００２５】
これらリードライトバスＲＷＢＳは、ＦＩＦＯ回路５３０〜５３Ｎのみならず、判定回路６０にも接続されている。判定回路６０は、テストモード時においてパラレルテストを行うための回路である。
【００２６】
図２は、判定回路６０の回路図である。判定回路６０は、リードライトバスＲＷＢＳ−Ｒｘ用（ライズ用）の回路部と、リードライトバスＲＷＢＳ−Ｆｘ用（フォール用）の回路部の２つによって構成されるが、これらは同じ回路構成を有していることから、図２にはライズ用の回路部のみを示している。
【００２７】
図２に示すように、判定回路６０（のライズ用回路部）は、Ｎ＋１個のＥＯＲ（排他的論理和）回路６１０〜６１Ｎと、これらＥＯＲ回路６１０〜６１Ｎの出力をまとめるＯＲ（論理和）回路６２とを備えている。各ＥＯＲ回路６１０〜６１Ｎには、対応するリードライトバスＲＷＢＳ−Ｒ０〜ＲＷＢＳ−ＲＮの信号と、これに対応する期待値ＲＥ０〜ＲＥＮが入力されている。期待値ＲＥ０〜ＲＥＮは、図１に示すライトレジスタライト回路９０より供給される信号である。ライトレジスタライト回路９０は、テストモード時においてデータ入出力端子ＤＱ０からシリアルに供給されるライトデータを一時的に保持し、これを期待値ＲＥ０〜ＲＥＮとして判定回路６０に供給する回路である。すなわち、期待値ＲＥ０〜ＲＥＮは、リードデータに対応するライトデータである。
【００２８】
したがって、対応するリードデータとライトデータが全て一致すれば、ＥＯＲ回路６１０〜６１Ｎの出力は全てローレベルとなることから、ＯＲ回路６２の出力もローレベルとなる。これに対し、対応するリードデータとライトデータが一つでも不一致であれば、ＥＯＲ回路６１０〜６１Ｎの出力にハイレベルが含まれることから、ＯＲ回路６２の出力はハイレベルとなる。
【００２９】
ＯＲ回路６２の出力はラッチ回路６３にてラッチされ、インバータ６４にて反転された後に、判定信号Ｅとして判定信号用バスＴＲＢＳ−Ｒに出力される。ラッチ回路６３のラッチタイミングはリードタイミング信号ＲＴ１によって制御される。リードタイミング信号ＲＴ１は、図１に示すリードタイミング信号発生回路３０によって生成される。尚、判定回路６０に含まれるフォール用の回路部は、判定信号Ｅを図１に示す判定信号用バスＴＲＢＳ−Ｆに出力する。
【００３０】
図１に示すように、判定信号用バスＴＲＢＳ−Ｒ，ＴＲＢＳ−Ｆは、セレクタ１００の一方の入力端に接続されている。セレクタ１００の他方の入力端には、一対のリードライトバスＲＷＢＳ−Ｒ０，ＲＷＢＳ−Ｆ０が接続されており、セレクタ１００は、これらのうちいずれか一方をＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０，ＰＦＩＦＯ−Ｆ０に接続する。具体的には、テストモード信号ＴＥＳＴが非活性状態である場合（通常動作モード時である場合）は、リードライトバスＲＷＢＳ−Ｒ０，ＲＷＢＳ−Ｆ０が選択され、これらがＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０，ＰＦＩＦＯ−Ｆ０にそれぞれ接続される。逆に、テストモード信号ＴＥＳＴが活性状態である場合（テストモード時である場合）は、判定信号用バスＴＲＢＳ−Ｒ，ＴＲＢＳ−Ｆが選択され、これらがＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０，ＰＦＩＦＯ−Ｆ０にそれぞれ接続される。
【００３１】
ＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０，ＰＦＩＦＯ−Ｆ０は、ＦＩＦＯ回路５３０に接続されるバスである。したがって、ＦＩＦＯ回路５３０は、通常動作モード時においてはリードライトバスＲＷＢＳ−Ｒ０，ＲＷＢＳ−Ｆ０より供給されるリードデータを受け取り、テストモード時においては判定信号用バスＴＲＢＳ−Ｒ，ＴＲＢＳ−Ｆより供給される判定信号Ｅを受け取る。他のＦＩＦＯ回路５３１〜５３Ｎについては、判定回路６０に接続されておらず、アンプ回路５２に直接接続されている。つまり、他のＦＩＦＯ回路５３１〜５３Ｎに判定信号Ｅが供給されることはない。
【００３２】
図３は、ＦＩＦＯ回路５３０の回路図である。
【００３３】
図３に示すように、ＦＩＦＯ回路５３０は、ＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０とＦＩＦＯ出力バスＦＩＦＯ−Ｒ０との間に接続されたラッチ回路２０１，２０２と、これらラッチ回路２０１，２０２の間に設けられたトランスファゲート２１１とを有している。トランスファゲート２１１は、リードタイミング信号ＲＴ２−Ｒに同期してデータを通過させる回路である。したがって、ＦＩＦＯ出力バスＦＩＦＯ−Ｒ０より出力されるデータは、リードタイミング信号ＲＴ２−Ｒに同期した信号となる。
【００３４】
また、ＦＩＦＯ回路５３０は、ＦＩＦＯ入力バスＰＦＩＦＯ−Ｆ０とＦＩＦＯ出力バスＦＩＦＯ−Ｆ０との間に接続されたラッチ回路２０３〜２０５と、これらラッチ回路２０４，２０５の間に設けられたトランスファゲート２１２とを有している。ラッチ回路２０３，２０４の間には、トランスファゲート２１１も介在している。トランスファゲート２１２は、リードタイミング信号ＲＴ２−Ｆに同期してデータを通過させる回路である。したがって、ＦＩＦＯ出力バスＦＩＦＯ−Ｆ０より出力されるデータは、リードタイミング信号ＲＴ２−Ｆに同期した信号となる。
【００３５】
他のＦＩＦＯ回路５３１〜５３Ｎについても、ＦＩＦＯ入力バスＰＦＩＦＯ−Ｒ０の代わりにリードライトバスＲＷＢＳ−Ｒ１〜ＲＮに接続され、ＦＩＦＯ入力バスＰＦＩＦＯ−Ｆ０の代わりにリードライトバスＲＷＢＳ−Ｆ１〜ＦＮに接続されている他は、図３に示したＦＩＦＯ回路５３０と同じ回路構成を有している。
【００３６】
トランスファゲート２１１，２１２に供給されるリードタイミング信号ＲＴ２（ＲＴ２−Ｒ，ＲＴ２−Ｆ）は、タイミング回路７０を介して供給される信号である。
【００３７】
図４は、タイミング回路７０の回路図である。
【００３８】
図４に示すように、タイミング回路７０は、リードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆをそれぞれ遅延させる遅延回路７１，７２と、セレクタ回路７３，７４とを備えている。セレクタ回路７３，７４にはテストモード信号ＴＥＳＴが供給されており、テストモード信号ＴＥＳＴが非活性状態である場合（通常動作モード時である場合）には、遅延されていないリードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆが選択され、逆に、テストモード信号ＴＥＳＴが活性状態である場合（テストモード時である場合）には、遅延回路７１，７２によって遅延されたリードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆが選択される。したがって、テストモード信号ＴＥＳＴが活性化すると、リードタイミング信号ＲＴ２−Ｒ，ＲＴ２−ＦがＦＩＦＯ回路５３０〜５３Ｎに供給されるタイミングが遅くなる。
【００３９】
遅延回路７１，７２の遅延量としては、判定回路６０による判定動作に要する時間よりもわずかに長く設定することが好ましい。これによれば、判定信号ＥがＩ／Ｏ回路５４０に供給されるタイミングが最適となる。遅延回路７１，７２は、クロック信号とは非同期に動作する回路である。これは、判定動作に要する時間がクロック信号に同期しないことによる。したがって、クロック信号とは無関係に、判定動作に要する時間に合わせて遅延量が設計される。
【００４０】
図５は、Ｉ／Ｏ回路５４ｘの回路図である。
【００４１】
図５に示すように、Ｉ／Ｏ回路５４ｘは、ＦＩＦＯ出力バスＦＩＦＯ−Ｒｘとデータ入出力端子ＤＱｘとの間に設けられた出力バッファ３０１と、ＦＩＦＯ出力バスＦＩＦＯ−Ｆｘとデータ入出力端子ＤＱｘとの間に設けられた出力バッファ３０２とを有している。その他、Ｉ／Ｏ回路５４ｘには入力レシーバなども設けられているが、これらについては図示を省略する。
【００４２】
出力バッファ３０１は、リードタイミング信号ＲＴ３−Ｒに同期して、ＦＩＦＯ出力バスＦＩＦＯ−Ｒｘ上のデータを出力する回路である。同様に、出力バッファ３０２は、リードタイミング信号ＲＴ３−Ｆに同期して、ＦＩＦＯ出力バスＦＩＦＯ−Ｆｘ上のデータを出力する回路である。
【００４３】
上述の通り、これらリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−Ｆは、レイテンシ制御回路４０より供給される。
【００４４】
図６はレイテンシ制御回路４０の回路図である。
【００４５】
図６に示すように、レイテンシ制御回路４０は、直列接続された４つのセレクタ回路４１Ｒ〜４４Ｒと、各セレクタ回路間に設けられたラッチ回路４５Ｒ〜４７Ｒとを有している。セレクタ回路４１Ｒ〜４３Ｒは、一方の入力端に前段の出力（初段のセレクタ回路４１Ｒにあっては接地電位ＶＳＳ）が供給され、他方の入力端にリードタイミング信号ＲＴ２−Ｒが供給されている。セレクタ回路４１Ｒ〜４３Ｒによる選択は、モードレジスタ３３に設定されたレイテンシ（ＣＬ）によって定められる。
【００４６】
図６に示す例では、モードレジスタ３３に設定されたレイテンシに基づき、いずれか一つがアクティブレベルとなるレイテンシ信号ＣＬ３、ＣＬ２．５、ＣＬ２がセレクタ回路４１Ｒ〜４３Ｒにそれぞれ供給されており、アクティブなレイテンシ信号が入力されているセレクタ回路においてリードタイミング信号ＲＴ２−Ｒが選択される。これに対し、非アクティブなレイテンシ信号が入力されているセレクタ回路においては、前段の出力が選択される。
【００４７】
ここで、ラッチ回路４５Ｒ，４７Ｒは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して入力信号を取り込む回路である。一方、ラッチ回路４６Ｒは、内部クロック信号ＩＣＬＫの立ち下がりエッジに同期して入力信号を取り込む回路である。
【００４８】
さらに、ラッチ回路４７Ｒとセレクタ回路４４Ｒとの間には、ラッチ回路４８Ｒが設けられている。ラッチ回路４８Ｒは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して入力信号を取り込む回路であり、その出力はセレクタ回路４４Ｒに供給される。セレクタ回路４４Ｒによる選択はテストモード信号ＴＥＳＴによって定められ、テストモード信号ＴＥＳＴが非活性状態である場合（通常動作モード時である場合）は、ラッチ回路４７Ｒの出力を選択し、逆に、テストモード信号ＴＥＳＴが活性状態である場合（テストモード時である場合）は、ラッチ回路４８Ｒの出力を選択する。セレクタ回路４４Ｒの出力は、リードタイミング信号ＲＴ３−Ｒとして用いられる。
【００４９】
図６に示すように、レイテンシ制御回路４０は、リードタイミング信号ＲＴ２−Ｆに対応する同様の回路（セレクタ回路４１Ｆ〜４４Ｆ，ラッチ回路４５Ｆ〜４８Ｆ）をさらに備えている。リードタイミング信号ＲＴ２−Ｆに対応する回路のうち、ラッチ回路４５Ｆ，４７Ｆ，４８Ｆは、内部クロック信号ＩＣＬＫの立ち下がりエッジに同期して入力信号を取り込む回路である。一方、ラッチ回路４６Ｆは、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して入力信号を取り込む回路である。
【００５０】
かかる構成により、レイテンシ制御回路４０は、テストモード信号ＴＥＳＴが非活性状態である場合（通常動作モード時である場合）は、リードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆをレイテンシ分遅延させたリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−Ｆを生成し、これを出力することになる。これに対し、テストモード信号ＴＥＳＴが活性状態である場合（テストモード時である場合）は、リードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆをレイテンシ＋１クロックサイクル分遅延させたリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−Ｆを生成し、これを出力する。
【００５１】
以上が本実施形態による半導体記憶装置の構成である。次に、本実施形態による半導体記憶装置の動作について説明する。
【００５２】
図７は、通常動作モード時における動作を示すタイミング図である。本例ではモードレジスタ３３に設定されたレイテンシの値が３（ＣＬ＝３）、バースト長が４（ＢＬ＝４）である場合の動作を示している。
【００５３】
図７に示すように、通常動作モード時においてリードコマンドＲＥＡＤが発行されると、入力アドレスにより指定されたリードデータＱ０，Ｑ１がメモリセルアレイ５０から読み出され、２クロックサイクル後にリードライトバスＲＷＢＳ−Ｒｘ，ＲＷＢＳ−Ｆｘに供給される。続いてリードデータＱ２，Ｑ３が読み出され、リードコマンド発行から３クロックサイクル後にリードライトバスＲＷＢＳ−Ｒｘ，ＲＷＢＳ−Ｆｘに供給される。
【００５４】
本例では、テストモード信号ＴＥＳＴが非活性状態であることから、セレクタ１００はリードライトバスＲＷＢＳ−Ｒ０，ＲＷＢＳ−Ｆ０側を選択する。このため、リードライトバスＲＷＢＳ−Ｒｘ，ＲＷＢＳ−Ｆｘに供給されたリードデータＱ０〜Ｑ３は、そのままＦＩＦＯ回路５３０〜５３Ｎに供給される。
【００５５】
ＦＩＦＯ回路５３０〜５３Ｎは、内部クロック信号ＩＣＬＫの１／２サイクルごとに交互に発生するリードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆに同期して２ビットのパラレル−シリアル変換を行い、シリアルに変換したリードデータＱ０〜Ｑ３をＩ／Ｏ回路５４０〜５４Ｎに出力する。本例ではバースト長が４であることから、リードタイミング信号ＲＴ２−Ｒ，ＲＴ２−Ｆは合計で４回活性化する。そして、Ｉ／Ｏ回路５４０〜５４Ｎは、内部クロック信号ＩＣＬＫの１／２サイクルごとに交互に合計４回発生するリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−Ｆに同期して、リードデータＱ０〜Ｑ３をデータ入出力端子ＤＱ０〜ＤＱＮへ出力する。最初のリードデータＱ０が出力されるタイミングは、リードコマンドの発行から３クロックサイクル後（＝ＣＬ）である。
【００５６】
このように通常動作モードにおいては、Ｎ＋１個のデータ入出力端子ＤＱ０〜ＤＱＮから、リードデータＱ０〜Ｑ３が並列且つ連続的に出力されることになる。そして、最初のリードデータＱ０が出力されるタイミングは、モードレジスタ３３に設定されたレイテンシと一致する。
【００５７】
図８は、テストモード時における動作を示すタイミング図である。本例においても、モードレジスタ３３に設定されたレイテンシの値が３（ＣＬ＝３）、バースト長が４（ＢＬ＝４）である場合の動作を示している。
【００５８】
図８に示すように、テストモード時においてはリードタイミング信号ＲＴ１が活性化する。リードタイミング信号ＲＴ１は、判定回路６０に含まれるラッチ回路６３のラッチ信号である。これにより、ＥＯＲ回路６１０〜６１Ｎ及びＯＲ回路６２による比較の結果がラッチ回路６３に取り込まれ、判定信号Ｅ０〜Ｅ３として判定信号用バスＴＲＢＳ−Ｒ，ＴＲＢＳ−Ｆに供給される。
【００５９】
かかる判定動作が行われる分、判定信号用バスＴＲＢＳ−Ｒ，ＴＲＢＳ−Ｆに判定信号Ｅ０〜Ｅ３が供給されるタイミングは、通常動作モードにおいてリードライトバスＲＷＢＳ−Ｒ０，ＲＷＢＳ−Ｆ０にリードデータＱ０〜Ｑ３が供給されるタイミングよりも遅くなる。この遅延を考慮して、タイミング回路７０によって遅延されたリードタイミング信号ＲＴ２−Ｒ，ＲＴ２−ＦがＦＩＦＯ回路５３０に供給される。
【００６０】
さらに、レイテンシ制御回路４０によって１クロックサイクル遅延されたリードタイミング信号ＲＴ３−Ｒ，ＲＴ３−ＦがＩ／Ｏ回路５４０に供給され、これに同期して判定信号Ｅ０〜Ｅ３がデータ入出力端子ＤＱ０から出力される。最初の判定信号Ｅ０が出力されるタイミングは、リードコマンドの発行から４クロックサイクル後（＝ＣＬ＋１）である。
【００６１】
このようにテストモードにおいては、データ入出力端子ＤＱ０のみから、判定信号Ｅ０〜Ｅ３が連続的に出力されることになる。そして、最初のリードデータＱ０が出力されるタイミングは、モードレジスタ３３に設定されたレイテンシよりも多く、本実施形態ではＣＬ＋１のタイミングで出力される。
【００６２】
このように、本実施形態による半導体記憶装置では、判定動作の加わるテストモード時にエントリすると、レイテンシを内部で自動的に増加させていることから、クロック信号に同期してデータの入出力を行うシンクロナス型の半導体記憶装置であっても、パラレルテストの結果を正しく出力することが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上記実施形態では、判定回路６０によってパラレルテストを行う場合を例に説明したが、パラレルテストに限らず、半導体記憶装置の内部でリードデータに対して何らかの判定動作を行うことによって遅延が生じる全てのケースに対し、本発明は適用可能である。
【００６５】
また、上記実施形態では、データ入出力端子及びＩ／Ｏ回路を用いているが、データの入力部と出力部が別端子及び別回路であっても構わない。したがって、上記実施形態におけるデータ入出力端子及びＩ／Ｏ回路は、少なくとも出力端子及び出力回路であれば足りる。
【符号の説明】
【００６６】
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
２１      内部クロック発生回路
２２      コマンドデコーダ
２３      アドレスバッファ
３０      リードタイミング信号発生回路
３１      行アドレスデコーダ
３２      列アドレスデコーダ
３３      モードレジスタ
４０      レイテンシ制御回路
４１Ｒ〜４４Ｒ，４１Ｆ〜４４Ｆ    セレクタ回路
４５Ｒ〜４８Ｒ，４５Ｆ〜４８Ｆ    ラッチ回路
５０      メモリセルアレイ
５１      センス回路
５２      アンプ回路
５３０〜５３Ｎ    ＦＩＦＯ回路
５４０〜５４Ｎ    Ｉ／Ｏ回路
６０      判定回路
７０      タイミング回路
７１，７２    遅延回路
７３，７４    セレクタ回路
８０      遅延回路
９０      ライトレジスタライト回路
１００    セレクタ
２０１〜２０５    ラッチ回路
２１１，２１２    トランスファゲート
３０１，３０２    出力バッファ
ＲＴ１    リードタイミング信号
ＲＴ２    リードタイミング信号（第２のリードタイミング信号）
ＲＴ３    リードタイミング信号（第１のリードタイミング信号）
【図１】
2010198715.tif 000003
【図２】
2010198715.tif 000004
【図３】
2010198715.tif 000005
【図４】
2010198715.tif 000006
【図５】
2010198715.tif 000007
【図６】
2010198715.tif 000008
【図７】
2010198715.tif 000009
【図８】
2010198715.tif 000010