【手続補正書】
【提出日】平成16年7月14日(2004.7.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体基板材料上に形成される交点メモリアレイからなるデータ記憶装置であって、前記交点メモリアレイが、少なくとも１つの半導体層を含む記憶層によって分離される第１および第２の組の横断電極を含み、前記記憶層が、前記第１および前記第２の組からの電極の各交点において不揮発性メモリエレメントを形成し、各メモリエレメントが、前記メモリエレメントを介して所定の電流密度の形の書込み信号を加えることにより、それぞれ二値データ状態を表す、低インピーダンス状態と高インピーダンス状態との間で切替え可能であり、各メモリエレメントが、少なくとも前記低インピーダンス状態である限り、前記記憶層内に形成されたダイオード接合を含む、データ記憶装置。
【請求項２】
前記誘電体基板がポリマー材料である、請求項１に記載のデータ記憶装置。
【請求項３】
前記記憶層が、前記ポリマー基板材料の処理温度より低い温度で処理することができる材料から形成される、請求項２に記載のデータ記憶装置。
【請求項４】
前記誘電体基板が、ポリイミド、ポリエーテルスルフォン（ＰＥＳ）、ポリアクリレート（ＰＡＲ）、ポリエーテルイミド（ＰＥＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエステルテレフタレート、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリカーボネートおよびポリ塩化ビニル（ＰＶＣ）から選択される材料である、請求項２に記載のデータ記憶装置。
【請求項５】
前記基板が、その上に誘電体材料のコーティングを有する金属フィルムからなる、請求項１に記載のデータ記憶装置。
【請求項６】
前記記憶層の少なくとも１つの半導体層が、有機半導体材料から形成される、請求項１に記載のデータ記憶装置。
【請求項７】
前記有機半導体材料が、銅フタロシアニン（ＣｕＰｃ）、ＰＴＢＣＩ（ペリレン−３，４，９，１０−テトラカルボキシリック−ビス−ベンゾイミダゾール）、ＰＴＣＤＡ（ペリレン−３，４，９，１０−テトラカルボキシリックジアンハイドライド）、ＢＴＱＢＴ［ビス（１，２，５−チアジアゾール）−ｐ−キノビス（１，３−ジチオール）］、ＴＰＤ（Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）１−１’ビフェニル−４，４’−ジアミン）、α−ＮＰＤ（４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］ビフェニル）およびＴＰＰ（５，１０，１５，２０−テトラフェニル−２１Ｈ，２３Ｈ−ポルフィン）から選択される、請求項６に記載のデータ記憶装置。
【請求項８】
前記記憶層の前記少なくとも１つの半導体層が、アモルファス無機半導体材料から形成される、請求項１に記載のデータ記憶装置。
【請求項９】
前記第１および第２の組のメモリアレイ電極に結合されるアドレス復号回路をさらに含み、前記アドレス復号回路が、前記第１および第２の組の電極をそれぞれアドレス指定するための第１および第２の組の入力線を有する、請求項１に記載のデータ記憶装置。
【請求項１０】
前記第１および第２の組の入力線が、ダイオードエレメントを介して、前記第１および第２の組のメモリアレイ電極のうちのそれぞれ選択された電極に結合される、請求項９に記載のデータ記憶装置。
【請求項１１】
前記第１および／または前記第２の組のメモリアレイ電極それぞれへのダイオード接続を有する少なくとも１つのデータセンス線をさらに含む、請求項１０に記載のデータ記憶装置。
【請求項１２】
前記第１および第２の組のメモリアレイ電極が、前記記憶層によって分離される別個の層内に形成され、前記第１および前記第２の組の入力線が、それぞれ前記第２および前記第１の組の電極と同じ層内に形成される、請求項１０に記載のデータ記憶装置。
【請求項１３】
前記第１および第２の組の入力線が、前記記憶層によって分離される、前記第１および第２の組のメモリアレイ電極をそれぞれ横切るように配置され、それぞれの入力線と電極との間の選択されたダイオード接続が、その交点にある前記記憶層によって形成される、請求項１２に記載のデータ記憶装置。
【請求項１４】
前記第１および第２の組のメモリアレイ電極に結合された電源ストライピング回路をさらに含む、請求項９に記載のデータ記憶装置。
【請求項１５】
前記電源ストライピング回路が、各抵抗エレメントを介して結合され、かつ選択的な電源ストライプ線にグループをなしてともに結合される電極の端部を含む、請求項１４に記載のデータ記憶装置。
【請求項１６】
前記第１および／または前記第２の組のメモリアレイ電極それぞれへのダイオード接続を有する少なくとも１つのデータセンス線をさらに含む、請求項１５に記載のデータ記憶装置。
【請求項１７】
メモリモジュールであって、請求項１に記載されるようなデータ記憶装置をそれぞれ有する複数のモジュール層からなる、メモリモジュール。
【請求項１８】
メモリモジュールであって、請求項１１に記載されるようなデータ記憶装置をそれぞれ有する複数のモジュール層からなる、メモリモジュール。
【請求項１９】
メモリモジュールであって、請求項１６に記載されるようなデータ記憶装置をそれぞれ有する複数のモジュール層からなる、メモリモジュール。
【請求項２０】
前記モジュール層が、ともに積層されてブロックを形成し、各モジュール層の前記第１および第２の組の入力線、前記少なくとも１つのセンス線および前記電源ストライプ線との相互接続を行うために、前記ブロックの少なくとも１つの外面上に電気的接点が設けられる、請求項１９に記載のメモリモジュール。
【請求項２１】
前記複数のモジュール層のそれぞれからの対応する入力線が、前記メモリモジュール内の前記メモリアレイを並列にアドレス指定するために、アドレス接点に並列に接続される、請求項２０に記載のメモリモジュール。
【請求項２２】
単一パッケージ内に形成された複数のメモリ回路を備えるメモリモジュールであって、各メモリ回路が、共通の非半導体基板上に製作された不揮発性交点メモリアレイおよびアドレス復号回路からなる、メモリモジュール。
【請求項２３】
前記各メモリ回路が、少なくとも１つの半導体材料層を含む記憶層によって分離される、第１および第２の層の横断導体線路から形成される、請求項２２に記載のメモリモジュール。
【請求項２４】
前記各メモリ回路のメモリアレイが、メモリエレメントのマトリクスからなり、各メモリエレメントが、その交点における前記第１および前記第２の層からの導体線路の部分と、それらの間にある前記記憶層の一部とを重ね合わせることにより形成される、請求項２３に記載のメモリモジュール。
【請求項２５】
前記各メモリエレメントが、前記メモリエレメントを介して所定の電流密度の形の書込み信号を加えることにより、各二値データ状態を表す、低インピーダンス状態と高インピーダンス状態との間で切り替えられることができ、前記各メモリエレメントが、少なくとも前記低インピーダンス状態である限り、前記記憶層内に形成されたダイオード接合を含む、請求項２４に記載のメモリモジュール。
【請求項２６】
前記各メモリ回路のアドレス復号回路が、交点において、前記第１および第２の層からの導体線路の重なり合う部分の間の前記記憶層を介して形成される、選択されたダイオード配線を含む、請求項２５に記載のメモリモジュール。
【請求項２７】
前記メモリモジュールが複数のモジュール層から構成され、各モジュール層が前記複数のメモリ回路のうちの少なくとも１つを有する、請求項２６に記載のメモリモジュール。
【請求項２８】
前記モジュール層がともに積層されてブロックを形成し、前記メモリ回路の導体線路との相互接続を行うために、前記ブロックの少なくとも１つの外面上に電気的接点が設けられる、請求項２７に記載のメモリモジュール。
【請求項２９】
複数のモジュール層の前記アドレス復号回路への入力がともに、外部の電気的接点に並列に結合される、請求項２８に記載のメモリモジュール。
【請求項３０】
メモリシステムであって、
請求項２８に記載されるメモリモジュールと、及び
データ処理装置との相互接続のために適合したインターフェースカードとからなり、前記インターフェースカードが、前記メモリモジュールに対するアドレス指定、書込みおよび読出しのための制御回路と、前記メモリモジュールを収容し、かつ外部の電気的接点を介して前記制御回路と前記メモリ回路とを相互接続するように適合されたメモリモジュールインターフェースとを含む、メモリシステム。
【請求項３１】
デジタルデータメモリシステムであって、
単一のパッケージ内に形成される複数の不揮発性交点メモリアレイを有するメモリモジュールと、及び
データ処理装置との相互接続のために適合したインターフェースカードとからなり、前記インターフェースカードが、前記メモリモジュールに対するアドレス指定、書込みおよび読出しのための制御回路と、前記メモリモジュールを収容し、かつ前記制御回路と前記メモリアレイとを相互接続するように適合したメモリモジュールインターフェースとを含む、デジタルデータメモリシステム。