(57)【要約】【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。構造と原理を根本的に見直し、高速化・低消費電力化・微細化を進展させる。【解決手段】サブミクロンスケールの微細加工技術を用い、新しい原理と構造のトランジスタによる半導体集積回路を形成する。【選択図】図２０
2010135709.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、Ｐ型またはＮ型のシリコンウエハの表面上に形成した同じ型の分離領域で囲まれた所定の数の異なる型の領域上に、またはＰ型またはＮ型のシリコンウエハ上に、所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、この形成過程を所定の数だけ実施し、前記の形成過程でバイポーラトランジスタのベースの機能を持つ場所をその領域中に異なる型の領域を形成し表面に残されたパターンの幅を１μｍ以下に形成することを特徴とする方法。
【請求項２】
請求項１において低濃度領域の表面上でショットキー・バリア・ダイオードを形成し、高濃度領域の表面上でショットキー・バリア・ダイオードの電極および金属配線とのオーミック・コンタクトを形成することを特徴とする方法。
【請求項３】
ＭＯＳＩＣの形成において、Ｐ型またはＮ型のシリコンウエハ上で所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、これを所定の数だけ実施する形成過程で、または請求項１述べた形成過程で、ＭＯＳトランジスタのソース・ドレインをＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成し、ゲート電極のパターンをソースとドレインのパターンから離すことを特徴とする方法。
【請求項４】
ショットキー・バリア・ダイオードとＭＯＳトランジスタのソース・ドレインとして形成したショットキー・バリア・ダイオードの電極周辺の下にその基板がＰ型ならＮ型、その基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
【請求項５】
シリコンに代えて、ＧａＡｓ等の化合物半導体、他の半導体にも適用可能であり、前記の請求項１および請求項２および請求項３および請求項４に述べた形成方法、および請求項１に述べた表面上残されたベースのパターンの幅を１μｍより大に形成する方法および請求項３に述べたゲート電極のパターンをソースとドレインのパターンから離さない形成方法の併用から必要な方法を用いて、バイポーラＩＣ、ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等の集積回路および個別半導体素子を形成することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。
【背景技術】
【０００２】  最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】  現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、Ｐ型またはＮ型のシリコンウエハの表面上に形成した同じ型の分離領域で囲まれた所定の数の異なる型の領域上に、またはＰ型またはＮ型のシリコンウエハ上に、所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、この形成過程を所定の数だけ実施し、前記の形成過程でバイポーラトランジスタのベースの機能を持つ場所をその領域中に異なる型の領域を形成し表面に残されたパターンの幅を１μｍ以下に形成することを特徴とする方法。
（２）（１）において低濃度領域の表面上でショットキー・バリア・ダイオードを形成し、高濃度領域の表面上でショットキー・バリア・ダイオードの電極および金属配線とのオーミック・コンタクトを形成することを特徴とする方法。
（３）ＭＯＳＩＣの形成において、Ｐ型またはＮ型のシリコンウエハ上で所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、これを所定の数だけ実施する形成過程で、または（１）で述べた形成過程で、ＭＯＳトランジスタのソース・ドレインをＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成し、ゲート電極のパターンをソースとドレインのパターンから離すことを特徴とする方法。
（４）ショットキー・バリア・ダイオードとＭＯＳトランジスタのソース・ドレインとして形成したショットキー・バリア・ダイオードの電極周辺の下にその基板がＰ型ならＮ型、その基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
（５）シリコンに代えて、ＧａＡｓ等の化合物半導体、他の半導体にも適用可能であり、前記の（１）および（２）および（３）および（４）に述べた形成方法、および（１）に述べた表面上残されたベースのパターンの幅を１μｍより大に形成する方法および（３）に述べたゲート電極のパターンをソースとドレインのパターンから離さない形成方法の併用から必要な方法を用いて、バイポーラＩＣ、ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等の集積回路および個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】  バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。
【発明を実施するための最良の形態】
【０００６】（１）バイポーラＩＣの形成において、Ｐ型またはＮ型のシリコンウエハの表面上に形成した同じ型の分離領域で囲まれた所定の数の異なる型の領域上に、またはＰ型またはＮ型のシリコンウエハ上に、所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、この形成過程を所定の数だけ実施し、前記の形成過程でバイポーラトランジスタのベースの機能を持つ場所をその領域中に異なる型の領域を形成し表面に残されたパターンの幅を１μｍ以下に形成することを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成においてシリコンウエハ中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の長さを１μｍ以下にすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）における低濃度領域の表面上でショットキー・バリア・ダイオードを形成し、高濃度領域の表面上でショットキー・バリア・ダイオードの電極および金属配線におけるオーミック・コンタクトを形成することを特徴とする方法。（図６）
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（３）ＭＯＳＩＣの形成において、Ｐ型またはＮ型のシリコンウエハ上で所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、これを所定の数だけ実施する形成過程で、または（１）で述べた形成過程で、ＭＯＳトランジスタのソース・ドレインをＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成し、ゲート電極のパターンをソースとドレインのパターンから離すことを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０）  基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（４）ショットキー・バリア・ダイオードとＭＯＳトランジスタのソース・ドレインとして形成したショットキー・バリア・ダイオードの電極周辺の下にその基板がＰ型ならＮ型、その基板がＮ型ならＰ型の領域を形成することを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（５）シリコンに代えて、ＧａＡｓ等の化合物半導体、他の半導体にも適用可能であり、前記の（１）および（２）および（３）および（４）に述べた形成方法、および（１）に述べた表面上残されたベースのパターンの幅を１μｍより大に形成する方法および（３）に述べたゲート電極のパターンをソースとドレインのパターンから離さない形成方法の併用から必要な方法を用いて、バイポーラＩＣ、ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等の集積回路および個別半導体素子を形成することを特徴とする方法。（図１９）（図２０）
【図面の簡単な説明】
【０００７】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図
【図２】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６】  本発明のＳＢＤを使用した集積回路を示した断面図
【図７】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図８】  本発明でのＭＯＳトランジスタの配置を示した断面図
【図９】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【符号の説明】
【０００８】    １  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【図１】
2010135709.tif 000003
【図２】
2010135709.tif 000004
【図３】
2010135709.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010135709.tif 000021
【図２０】
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【手続補正書】
【提出日】平成21年8月21日(2009.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
【請求項２】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項３】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項４】
Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項６】
シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。
【背景技術】
【０００２】  最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】  現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。バイポーラＩＣにおいてバイポーラトランジスタの構造は基板に対して水平方向に伸びている。これは拡散層が基板の表面から拡散され横型に形成されるという従来の常識による。この常識から脱却しバイポーラトランジスタを新しい縦型の構造で考案した。従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造に関してはドレインからソースの間をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタの動作原理を深く考察し新しい構造のものを考案した。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】  バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。集積度が高くなり、微細化されたことより動作速度が向上する。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。
【発明を実施するための最良の形態】
【０００６】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成においてシリコンウエハ中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来は基板に対して横方向にバイポーラトランジスタを形成していたが、本発明では縦方向に形成するため集積度が向上する。
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の幅を１μｍ以下に小さくすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。（図６）
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０）
基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。（図１９）（図２０）
【図面の簡単な説明】
【０００７】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図
【図２】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６】  本発明のＳＢＤを使用した集積回路を示した断面図
【図７】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図８】  本発明でのＭＯＳトランジスタの配置を示した断面図
【図９】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【符号の説明】
【０００８】１  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【手続補正書】
【提出日】平成22年2月19日(2010.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内においてベース領域を形成し、その領域内にエミッタ領域を形成し、キャリアがベース領域を基板に対して水平方向のみに移動し、ベースの機能を持つように表面に残されたベース領域におけるパターンの幅を１μｍ以下に形成することを特徴とする方法。
【請求項２】
請求項１による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードをコレクタ領域の表面にベース領域の表面と接続して形成することを特徴とする方法。
【請求項３】
請求項１による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードの周辺部分に沿ってコレクタ領域内にその領域がＰ型ならＮ型の領域をＮ型ならＰ型の領域を形成することを特徴とする方法。
【請求項４】
ＭＯＳＩＣの形成において、ＮチャネルまたはＰチャネルのＭＯＳトランジスタにおけるゲート電極のパターンをソースとドレインのパターンと離して配置し、ソース領域およびドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ソースおよびドレインとして形成したショットキー・バリア・ダイオードの周辺部分に沿ってその基板がＰ型ならＮ型をその基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
【請求項６】
請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、半導体装置を形成することを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。
【背景技術】
【０００２】  最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】  現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。バイポーラＩＣにおいてバイポーラトランジスタの構造は基板に対して水平方向に伸びている。これは拡散層が基板の表面から拡散され横型に形成されるという従来の常識による。この常識から脱却しバイポーラトランジスタを新しい縦型の構造で考案した。従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造に関してはドレインからソースの間をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタの動作原理を深く考察し新しい構造のものを考案した。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内においてベース領域を形成し、その領域内にエミッタ領域を形成し、キャリアがベース領域を基板に対して水平方向のみに移動し、ベースの機能を持つように表面に残されたベース領域におけるパターンの幅を１μｍ以下に形成することを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードをコレクタ領域の表面にベース領域の表面と接続して形成することを特徴とする方法。
（３）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードの周辺部分に沿ってコレクタ領域内にその領域がＰ型ならＮ型の領域をＮ型ならＰ型の領域を形成することを特徴とする方法。
（４）ＭＯＳＩＣの形成において、ＮチャネルまたはＰチャネルのＭＯＳトランジスタにおけるゲート電極のパターンをソースとドレインのパターンと離して配置し、ソース領域およびドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ソースおよびドレインとして形成したショットキー・バリア・ダイオードの周辺部分に沿ってその基板がＰ型ならＮ型をその基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
（６）（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、半導体装置を形成することを特徴とする方法。
【発明の効果】
【０００５】  バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。集積度が高くなり、微細化されたことより動作速度が向上する。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。
【発明を実施するための最良の形態】
【０００６】（１）バイポーラＩＣの形成において、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内においてベース領域を形成し、その領域内にエミッタ領域を形成し、キャリアがベース領域を基板に対して水平方向のみに移動し、ベースの機能を持つように表面に残されたベース領域におけるパターンの幅を１μｍ以下に形成することを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成において半導体中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来は基板に対して横方向にバイポーラトランジスタを形成していたが、本発明では縦方向に形成するため集積度が向上する。
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の幅を１μｍ以下に小さくすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードをコレクタ領域の表面にベース領域の表面と接続して形成することを特徴とする方法。（図６）
（３）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードの周辺部分に沿ってコレクタ領域内にその領域がＰ型ならＮ型の領域をＮ型ならＰ型の領域を形成することを特徴とする方法。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（４）ＭＯＳＩＣの形成において、ＮチャネルまたはＰチャネルのＭＯＳトランジスタにおけるゲート電極のパターンをソースとドレインのパターンと離して配置し、ソース領域およびドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
最近、多いＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｏｒｅｉｎ  の略）では、ドレイン端に設けた低濃度領域によって空乏層の電界が高くならないようにする。この場合、ゲート電極のパターンに対してソースとドレインのパターンが隣接しています。本発明を適用するにはゲート電極のパターンを対してソースとドレインのパターンの位置を適切な長さだけ開けて設計することになります。
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０）
基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）（４）による構造のＭＯＳトランジスタにおいて、ソースおよびドレインとして形成したショットキー・バリア・ダイオードの周辺部分に沿ってその基板がＰ型ならＮ型をその基板がＮ型ならＰ型の領域を形成することを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（６）（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、半導体装置を形成することを特徴とする方法。
（図１９）（図２０）
シリコン以外のＧａＡｓ等の化合物半導体または他の半導体も使用可能である。形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ等の個別半導体素子を形成することも可能である。
【図面の簡単な説明】
【０００７】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図である。
【図２】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６】  本発明のＳＢＤを使用した集積回路を示した断面図である。
【図７】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図８】  本発明でのＭＯＳトランジスタの配置を示した断面図である。
【図９】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【符号の説明】
【０００８】  １  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2010135709.tif 000023