(57)【要約】【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。【解決手段】クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、第１周波数信号と第２周波数信号との位相差が制御信号に応じた値になるように第１入力電圧と第２入力電圧とを制御する位相調整回路と、第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、第２周波数信号に同期して受信信号を検出して出力する第２判定回路と、第１判定回路の出力と第２判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧と第２入力電圧とを制御する位相検出器とを含む。【選択図】図１
2010183452.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、
前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第１制御信号とを加算して出力する第１加算回路と、
前記比較結果と第２制御信号とを加算して出力する第２加算回路と、
前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、
前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、
前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
【請求項２】
前記第１周波数信号は、第３周波数信号と第４周波数信号とを含み、
前記第２周波数信号は、第５周波数信号と第６周波数信号とを含むこと
を特徴とする請求項１に記載のクロック生成回路。
【請求項３】
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
前記第４周波数信号と前記第６周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第７周波数信号と前記第８周波数信号をフィルタリングするフィルタと、
第１位相制御信号に基づいて前記フィルタから出力される前記第７周波数信号のフィルタリング後の信号を重み付けする第１重み付け回路と、
第２位相制御信号に基づいて前記フィルタから出力される前記第８周波数信号のフィルタリング後の信号を重み付けする第２重み付け回路と、
前記第１重み付け回路の出力と前記第２重み付け回路の出力とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする請求項２に記載のクロック生成回路。
【請求項４】
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
前記第４周波数信号と前記第５周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第３周波数信号と前記第５周波数信号とが供給されて第９周波数信号を出力する第３ミキサと、
前記第４周波数信号と前記第６周波数信号とが供給されて第１０周波数信号を出力する第４ミキサと、
前記第７周波数信号と前記第８周波数信号とを加算する第３加算回路と、
前記第９周波数信号と前記第１０周波数信号とを加算する第４加算回路と、
第１位相制御信号に基づいて前記第３加算回路の出力を重み付けする第１重み付け回路と、
第２位相制御信号に基づいて前記第４加算回路の出力を重み付けする第２重み付け回路と、
前記第１重み付け回路の出力と前記第２重み付け回路の出力とを加算する第５加算回路と、
前記第５加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする請求項２に記載のクロック生成回路。
【請求項５】
前記第２位相制御信号の値をＸ（０＜Ｘ＜１）とすると，前記第１位相制御信号の値は１−Ｘであることを特徴とする請求項３または４に記載のクロック生成回路。
【請求項６】
前記第１制御信号と前記第２制御信号とは相補信号であることを特徴とする請求項１乃至請求項５の何れか一に記載のクロック生成回路。
【請求項７】
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、
前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第１制御信号とを加算して出力する第１加算回路と、
前記比較結果と第２制御信号とを加算して出力する第２加算回路と、
前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、
前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、
前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
【請求項８】
第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、
第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、
制御信号を受け取り、前記第１周波数信号と前記第２周波数信号との位相差が前記制御信号に応じた値になるように前記第１入力電圧と前記第２入力電圧とを制御する位相調整回路と、
前記第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、
前記第２周波数信号に同期して前記受信信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第１入力電圧と前記第２入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
【請求項９】
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項８記載のクロック生成回路。
【請求項１０】
前記第１判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項８記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に受信回路に関し、詳しくは受信側で生成したクロック信号に基づいてデータを復元するクロック・データ復元回路及び方法に関する。
【背景技術】
【０００２】
一般に高速信号伝送では、受信側において受信データからクロックを発生（復元）し、この復元したクロックを用いてデータの０／１判定を行なう。この際、正しい信号受信が行なえるよう、回路内部のフィードバック回路により復元クロックの位相を調整し、復元クロックと受信データとが一定の位相関係となるように設定する。このようにクロックを復元し、それを使ってデータを判定することをＣＤＲ（Clock and Data Recovery）という。クロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。
【０００３】
従来、クロック・データリカバリの方式として、bang-bang制御クロック・データリカバリ方式が多く用いられる。このbang-bang制御クロック・データリカバリ方式では、受信器内部のクロックを用いて、受信信号の１単位時間（ユニットインターバル）当り２つのサンプル点（データ中心想定位置及びデータ境界想定位置）において、受信信号をサンプリングする。得られたサンプリングデータの値に基づいて、サンプリングクロックが常に受信データの中心にくるようにフィードバック制御を行う。この方式では、内部クロック信号の周波数を受信信号の２倍まで高くするか、又は、内部クロック信号の周波数を高くする代りに多相クロックを用いる必要が生じる。受信信号が高速な場合には、一般に、後者の多相クロック方式が用いられる。
【０００４】
多相クロック方式のbang-bang制御クロック・データリカバリ回路では、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）により４相のクロック信号を生成する。この４相のクロック信号に基づいて、位相補間器（ＰＩ：Phase Interpolator）が、データ中心想定位置をサンプリングするための多相クロック信号と、データ境界想定位置をサンプリングするための多相クロック信号とを生成する。得られたサンプリングデータに基づいて、データ位相に対してクロック位相が早いのか遅いのかを判定し、その判定に応じて前記の電圧制御発振器への制御電圧を調節する。
【０００５】
従来のbang-bang制御クロック・データリカバリ方式では、高周波で正確に動作する位相補間回路が必要となり、これがボトルネックとなる。即ち、高周波の入力クロック信号に基づいて高周波の出力クロック信号を正確な位相で出力することが要求されるが、そのような要求を満たす位相補間回路は設計困難である。また帯域制限等のために受信データの波形が歪み、整った矩形波形ではなくなってしまい、データ最大振幅の位置がデータ中心のタイミングからずれる場合がある。このような場合には、ビット誤り率が増大する結果となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１１１７３号公報
【特許文献２】特開２００６−３３８２４号公報
【特許文献３】特開２００６−１０１２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路が望まれる。また受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成するクロック生成回路が望まれる。
【課題を解決するための手段】
【０００８】
クロック生成回路は、入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第１制御信号とを加算して出力する第１加算回路と、前記比較結果と第２制御信号とを加算して出力する第２加算回路と、前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路とを備えることを特徴とする。
【０００９】
システムは、外部からの入力信号を受信する受信回路と、前記入力信号を処理する信号処理回路とを備え、前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、前記クロック生成回路は、入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第１制御信号とを加算して出力する第１加算回路と、前記比較結果と第２制御信号とを加算して出力する第２加算回路と、前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路とを備えることを特徴とする。
【００１０】
クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、前記第１周波数信号と前記第２周波数信号との位相差が前記制御信号に応じた値になるように前記第１入力電圧と前記第２入力電圧とを制御する位相調整回路と、前記第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、前記第２周波数信号に同期して前記受信信号を検出して出力する第２判定回路と、前記第１判定回路の前記出力と前記第２判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第１入力電圧と前記第２入力電圧とを制御する位相検出器とを含むことを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、２つの判定回路においてサンプリングクロックとしてそれぞれ用いる２つの周波数信号として、２つの電圧制御発振回路が発生した２つの周波数信号を用いている。そしてこれら２つの周波数信号の間の位相差を所定値に調整するために、制御信号に応じた値に位相差を調整する位相調整回路を用いている。判定回路においてサンプリングクロックとして用いる信号を生成するために位相補間器（ミキサ回路）を用いていないので、正確なサンプリングクロックを容易に生成することができる。また制御信号に応じて位相差を調整できるので、受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成することができる。
【図面の簡単な説明】
【００１２】
【図１】クロック・データリカバリ回路の第１実施例の構成の一例を示す図である。
【図２】位相調整回路の第１実施例の構成を示す図である。
【図３】帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。
【図４】位相調整回路の第２実施例の構成を示す図である。
【図５】位相調整回路の第３実施例の構成を示す図である。
【図６】位相調整回路の第４実施例の構成を示す図である。
【図７】位相調整回路の第５実施例の構成を示す図である。
【図８】位相調整回路の第６実施例の構成を示す図である。
【図９】位相調整回路の第７実施例の構成を示す図である。
【図１０】位相調整回路の第８実施例の構成を示す図である。
【図１１】ミキサ回路の構成の一例を示す図である。
【図１２】重み付け回路及び加算回路の構成の一例を示す図である。
【図１３】データ位相検出器の構成の一例を示す図である。
【図１４】データ判定値及び境界判定値の一例を模式的に示す図である。
【図１５】クロック・データリカバリ回路の第２実施例の構成の一例を示す図である。
【図１６】クロック・データリカバリ回路の第３実施例の構成の一例を示す図である。
【図１７】クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図１は、クロック・データリカバリ回路の第１実施例の構成の一例を示す図である。なおクロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。図１に示すクロック・データリカバリ回路は、電圧制御発振器１０（ＶＣＯ１）、電圧制御発振器１１（ＶＣＯ２）、位相調整回路１２、データ判定器１３、境界判定器１４、データ位相検出器１５、分周器１６、分周器１７、加算回路１８、加算回路１９、デマルチプレクサ２０、及びデマルチプレクサ２１を含む。
【００１５】
電圧制御発振器１０は、第１入力電圧Ｖｃ１に応じて第１周波数信号Ｆ１を出力する。ここで第１周波数信号Ｆ１は例えば４相のクロック信号である。電圧制御発振器１１は、第２入力電圧Ｖｃ２に応じて第２周波数信号Ｆ２を出力する。ここで第２周波数信号Ｆ２は例えば４相のクロック信号である。位相調整回路１２は、制御信号ＣＴＬを受け取り、第１周波数信号Ｆ１と第２周波数信号Ｆ２との位相差が制御信号ＣＴＬに応じた値になるように第１入力電圧Ｖｃ１と第２入力電圧Ｖｃ２とを制御する。具体的には、第１周波数信号Ｆ１の位相が、受信信号の最適データ位置（例えばデータ中心位置）をサンプルするような位相となり、第２周波数信号Ｆ２の位相が、受信信号のデータ境界位置をサンプルするような位相となればよい。なお最適データ位置は、例えばデータ信号の振幅が最大となる位置であり、必ずしもデータアイの中心（隣接する２つのデータ境界の中間位置）とは限らない。
【００１６】
データ判定器１３は、第１周波数信号Ｆ１に同期して受信信号を検出して出力する。具体的には、例えば第１周波数信号Ｆ１のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を０／１判定して得られる値を出力する。言葉を換えて言えば、データ判定器１３は、入力信号を受信して、第１周波数信号Ｆ１に基づいて第１位相位置で入力信号を検出して出力する。データ判定器１４は、第２周波数信号Ｆ２に同期して受信信号を検出して出力する。具体的には、例えば第２周波数信号Ｆ２のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を０／１判定して得られる値を出力する。言葉を換えて言えば、データ判定器１４は、入力信号を受信して、第２周波数信号Ｆ２に基づいて第２位相位置で入力信号を検出して出力する。データ判定器１３の出力はデータ判定値（受信データが存在すべき位置における受信信号の判定値）であり、境界判定器１４の出力は境界判定値（隣接する受信データの間の境界が存在すべき位置における受信信号の判定値）である。
【００１７】
データ位相検出器１５は、データ判定器１３の出力と境界判定器１４の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧Ｖｃ１と第２入力電圧Ｖｃ２とを制御する。具体的には、例えば先行するデータ判定値と後続する境界判定値とが等しいか異なるかを検出するとともに、先行する境界判定値と後続するデータ判定値とが等しいか異なるかを検出する。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が早すぎることを意味する。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が遅すぎることを意味する。このような検出結果に応じて、第１入力電圧Ｖｃ１と第２入力電圧Ｖｃ２とを制御することにより、受信信号の位相に対して第１周波数信号Ｆ１の位相と第２周波数信号Ｆ２の位相とを調整する。言葉を換えて言えば、データ位相検出器１５は、データ判定器１３の出力と境界判定器１４の出力とを比較して比較結果を出力する回路である。
【００１８】
なお具体的には、加算回路１８が、データ位相検出器１５の出力である比較結果を示す電圧と、位相調整回路１２の出力である負極性側の第１制御信号の電圧とを加算して、第１入力電圧Ｖｃ１を生成する。また加算回路１９が、データ位相検出器１５の出力である比較結果を示す電圧と、位相調整回路１２の出力である正極性側の第２制御信号の電圧とを加算して、第２入力電圧Ｖｃ２を生成する。第１制御信号と第２制御信号とは、絶対値が同一で極性（符号）の異なる信号である。この構成により、データ位相検出器１５の出力電圧が増大すると第１周波数信号Ｆ１及び第２周波数信号Ｆ２の周波数が高くなり、データ位相検出器１５の出力電圧が減少すると第１周波数信号Ｆ１及び第２周波数信号Ｆ２の周波数が低くなる。また位相調整回路１２の出力電圧が増大すると第１周波数信号Ｆ１と第２周波数信号Ｆ２との周波数差が大きくなり、位相調整回路１２の出力電圧が減少すると第１周波数信号Ｆ１と第２周波数信号Ｆ２との周波数差が小さくなる。なお周波数が高くなると位相が進み、周波数が低くなると位相が遅れる結果となる。また周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。このような周波数調整により、周波数信号の位相調整を行なうことができる。
【００１９】
分周器１６、分周器１７、デマルチプレクサ２０、及びデマルチプレクサ２１は、図１のクロック・データリカバリ回路の動作において本質的な部分ではない。デマルチプレクサ２０及び２１により、データ判定値と境界判定値とをデマルチプレクスして周波数を落とし、パラレルデータとしてデータ位相検出器１５に供給する。図１のクロック・データリカバリ回路のデータ出力は、デマルチプレクサ２０の出力のパラレルデータである。また図１のクロック・データリカバリ回路のクロック出力は、デマルチプレクス後のデータ判定値の周波数に合わせて、電圧制御発振器１０の出力する第１周波数信号Ｆ１を分周器１６で分周した分周クロック信号である。なお分周器１６の出力分周クロック信号はデマルチプレクサ２０とデータ位相検出器１５とで用いられる。また電圧制御発振器１１の出力する第２周波数信号Ｆ２を分周器１７で分周した分周クロック信号は、デマルチプレクサ２１において用いられる。
【００２０】
図１に示すクロック・データリカバリ回路では、データ判定器１３及び境界判定器１４においてそれぞれサンプリングクロックとして用いる２つの周波数信号として、２つの電圧制御発振器１０及び１１が発生した２つの周波数信号Ｆ１及びＦ２を用いている。そしてこれら２つの周波数信号Ｆ１及びＦ２の間の位相差を所定値（例えば９０°）に調整するために、制御信号ＣＴＬに応じた値に位相差を調整する位相調整回路１２を用いている。データ判定器１３及び１４においてサンプリングクロックとして用いる信号を生成するために位相補間器（ミキサ回路）を用いていないので、正確なサンプリングクロックを容易に生成することができる。
【００２１】
図２は、位相調整回路１２の第１実施例の構成を示す図である。図２の位相調整回路１２は、ミキサ回路３１、ミキサ回路３２、フィルタ３３、フィルタ３４、重み付け回路３５、重み付け回路３６、加算回路３７、及び出力回路３８を含む。なお図１に示すクロック・データリカバリ回路は差動信号を対象として動作する回路を想定しており、図２に示す位相調整回路１２は差動入力及び差動出力を有する構成となっている。なお差動信号を対象とすることは必ずしも必要ではなく、単相信号を対象として動作する回路構成としてもよい。
【００２２】
電圧制御発振器（ＶＣＯ１）１０が出力する第１周波数信号Ｆ１は４相の信号である。これら４相の周波数信号は、互いに位相が９０°ずれており、それぞれ０°、９０°、１８０°、２７０°の位相を有する。また電圧制御発振器（ＶＣＯ２）１１が出力する第２周波数信号Ｆ２も４相の信号である。これら４相の周波数信号は、互いに位相が９０°ずれており、それぞれ０°、９０°、１８０°、２７０°の位相を有する。ミキサ回路３１は、４相の第１周波数信号Ｆ１のうちの０°及び１８０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）とを受け取る。ミキサ回路３１は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路３２は、４相の第１周波数信号Ｆ１のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）とを受け取る。ミキサ回路３２は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。なお４相の第２周波数信号Ｆ２のうちの０°及び１８０°の周波数信号（互いに差動関係の信号）は、図２の構成では使用しない。
【００２３】
フィルタ３３はローパスフィルタであり、ミキサ回路３１の出力信号をローパスフィルタリングすることにより、２倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。同様にフィルタ３４はローパスフィルタであり、ミキサ回路３２の出力信号をローパスフィルタリングすることにより、２倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。重み付け回路３５は乗算器であり、フィルタ３３が出力する位相差を示す直流電圧成分に一対の制御信号ＣＴＬの一方の値１−ｘを乗算する。同様に重み付け回路３６は乗算器であり、フィルタ３４が出力する位相差を示す直流電圧成分に一対の制御信号ＣＴＬの一方の値ｘを乗算する。ここでｘは０以上及び１以下の値をとる。加算回路３７は、重み付け後の直流電圧成分同士を加算する。出力回路３８は出力信号駆動回路（例えば増幅回路）であり、加算回路３７が出力する加算結果に応じた差動信号を出力する。
【００２４】
ｘが１の場合には、出力回路３８の出力信号は、第１周波数信号Ｆ１のうちの９０°位相の周波数信号（及びその逆相の信号）と第２周波数信号Ｆ２のうちの９０°位相の周波数信号（及びその逆相の信号）との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。また前述のように、位相調整回路１２の出力電圧が増大すると第１周波数信号Ｆ１と第２周波数信号Ｆ２との周波数差が大きくなり、位相調整回路１２の出力電圧が減少すると第１周波数信号Ｆ１と第２周波数信号Ｆ２との周波数差が小さくなる。更に周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。従って、ｘが１の場合には、第１周波数信号Ｆ１と第２周波数信号Ｆ２とが同一の周波数で且つ第１周波数信号Ｆ１のうちの９０°位相の周波数信号と第２周波数信号Ｆ２のうちの９０°位相の周波数信号との位相差がゼロになるように調整される。
【００２５】
ｘが０の場合には、出力回路３８の出力信号は、第１周波数信号Ｆ１のうちの０°位相の周波数信号（及びその逆相の信号）と第２周波数信号Ｆ２のうちの９０°位相の周波数信号（及びその逆相の信号）との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。従って、ｘが０の場合には、第１周波数信号Ｆ１と第２周波数信号Ｆ２とが同一の周波数で且つ第１周波数信号Ｆ１のうちの０°位相の周波数信号と第２周波数信号Ｆ２のうちの９０°位相の周波数信号との位相差がゼロになるように調整される。言葉を換えて言えば、第１周波数信号Ｆ１のうちの０°位相の周波数信号と第２周波数信号Ｆ２のうちの０°位相の周波数信号との位相差が９０°になるように調整される。
【００２６】
ｘが０より大きく１より小さい中間的な値の場合には、上記説明したｘが０の場合の位相差９０°とｘが１の場合の位相差０°との間の位相差となるように調整される。例えばｘが０．５であれば、第１周波数信号Ｆ１と第２周波数信号Ｆ２とが同一の周波数で且つ第１周波数信号Ｆ１のうちの０°位相の周波数信号と第２周波数信号Ｆ２のうちの０°位相の周波数信号との位相差が４５°になるように調整される。ｘの値を適宜調整することにより、位相差０°から９０°までの所望の位相差を実現することができる。
【００２７】
図３は、帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。このように歪んだ波形の場合には、データ信号振幅が最大となる位置Ｄ０は、データ境界位置Ｂ０及びＢ１の間の中心からずれた位置にある。従ってこのような歪んだ受信波形の場合には、データアイの中心点ではなく、中心からずれた位置にある最大信号振幅の点においてデータ信号をサンプリングして検出することが好ましい。即ち、第１周波数信号Ｆ１のうちの０°位相の周波数信号と第２周波数信号Ｆ２のうちの０°位相の周波数信号との位相差を９０°とするのではなく、例えば６０°等の位相差に設定して、データサンプリング及び検出を行なうことが好ましい。図１のクロック・データリカバリ回路では、制御信号ＣＴＬを適宜調整することにより、所望の位相差を実現することができる。
【００２８】
なお上記の構成では位相調整回路１２においてミキサ回路３１及び３２を用いているが、ミキサ回路３１及び３２の出力信号成分のうちで後段の制御動作において用いられる信号成分は、入力信号の位相差に依存した直流信号成分である。この直流信号成分は、入力周波数信号のような高速に振動する周波数信号ではなく、位相差が一定であれば一定の値を保持する信号であり、また位相差が変化する場合にはその変化に応じて緩やかに変化する信号である。従ってミキサ回路３１及び３２は、上記の位相差に応じた直流信号成分を十分な精度で生成できればよく、従来技術の位相補間回路のように高速な周波数信号を精度良く生成する必要はない。
【００２９】
図４は、位相調整回路１２の第２実施例の構成を示す図である。図４の位相調整回路において、図２の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第１実施例の位相調整回路１２では、重み付け回路３５及び３６がそれぞれ、フィルタ３３及び３４の出力と加算回路３７の入力との間に設けられていた。それに対して第２実施例の位相調整回路１２では、重み付け回路３５及び３６がそれぞれ、電圧制御発振器（ＶＣＯ１）１０の出力とミキサ回路３１及び３２の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器１０の出力に制御信号ＣＴＬ（ｘ及びｘ−１）に応じた重みを乗算しても、図２の第１実施例の構成の場合と同一の出力が得られる。
【００３０】
図５は、位相調整回路１２の第３実施例の構成を示す図である。図５の位相調整回路において、図２の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第１実施例の位相調整回路１２では、重み付け回路３５及び３６がそれぞれ、フィルタ３３及び３４の出力と加算回路３７の入力との間に設けられていた。それに対して第２実施例の位相調整回路１２では、重み付け回路３５及び３６がそれぞれ、電圧制御発振器（ＶＣＯ２）１１の出力とミキサ回路３１及び３２の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器１１の出力に制御信号ＣＴＬ（ｘ及びｘ−１）に応じた重みを乗算しても、図２の第１実施例の構成の場合と同一の出力が得られる。
【００３１】
図６は、位相調整回路１２の第４実施例の構成を示す図である。図３の位相調整回路１２は、ミキサ回路４１乃至４４、反転回路４５、加算回路４６及び４７、重み付け回路４８及び４９、加算回路５０、及び出力回路５１を含む。ミキサ回路４１は、４相の第１周波数信号Ｆ１のうちの０°及び１８０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）とを受け取る。ミキサ回路４１は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路４２は、４相の第１周波数信号Ｆ１のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの０°及び１８０°の周波数信号（互いに差動関係の信号）の反転信号とを受け取る。この反転信号は、正負が反転された信号であり、反転回路４５により生成される。ミキサ回路４２は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【００３２】
ミキサ回路４３は、４相の第１周波数信号Ｆ１のうちの０°及び１８０°の周波数信号と、４相の第２周波数信号Ｆ２のうちの０°及び１８０°の周波数信号とを受け取る。ミキサ回路４３は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路４４は、４相の第１周波数信号Ｆ１のうちの９０°及び２７０°の周波数信号と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号とを受け取る。ミキサ回路４４は、入力周波数信号同士を掛け合わせて、入力信号周波数の２倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【００３３】
加算回路４６は、ミキサ回路４１の出力とミキサ回路４２の出力とを加算することにより、２倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。同様に加算回路４７は、ミキサ回路４３の出力とミキサ回路４４の出力とを加算することにより、２倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。重み付け回路４８は、加算回路４６が出力する位相差を示す直流電圧成分に一対の制御信号ＣＴＬの一方の値１−ｘを乗算する。同様に重み付け回路４８は、加算回路４７が出力する位相差を示す直流電圧成分に一対の制御信号ＣＴＬの一方の値ｘを乗算する。ここでｘは０以上及び１以下の値をとる。加算回路５０は、重み付け後の直流電圧成分同士を加算する。出力回路５１は出力信号駆動回路（例えば増幅回路）であり、加算回路５０が出力する加算結果に応じた差動信号を出力する。
【００３４】
前述の場合と同様にｘの値を０から１の間で所望の値に設定することにより、第１周波数信号Ｆ１と第２周波数信号Ｆ２とが同一の周波数で且つ所望の位相差を有するように制御することができる。即ちｘの値を適宜調整することにより、位相差０°から９０°までの所望の位相差を実現することができる。図６の構成では電圧制御発振器１０及び１１において出力の負荷が均等になり、回路の対称性が保たれるため、安定した動作を実現することができる。
【００３５】
図７は、位相調整回路１２の第５実施例の構成を示す図である。図７において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。図６に示す第４実施例の位相調整回路１２では、ミキサ回路４１及び４２の出力同士を加算した後に重み付け回路４８により重み付けし、ミキサ回路４３及び４４の出力同士を加算した後に重み付け回路４９により重み付けしていた。それに対して第５実施例の位相調整回路１２では、ミキサ回路４１及び４２の出力に対してそれぞれ重み付け回路５２及び５３により１−ｘを乗算し、ミキサ回路４３及び４４の出力に対してそれぞれ重み付け回路５４及び５５によりｘを乗算する。そして重み付け後の４つの信号を加算回路５６により加算して１つの和に纏めている。この構成のように、ミキサ回路の出力を重み付けしてから総和をとる構成としても、図６の第４実施例の構成の場合と同一の出力が得られる。
【００３６】
図８は、位相調整回路１２の第６実施例の構成を示す図である。図８の位相調整回路において、図７の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第５実施例の位相調整回路１２では、重み付け回路５２乃至５５がそれぞれ、ミキサ回路４１乃至４４の出力と加算回路５６の入力との間に設けられていた。それに対して図８に示す第６実施例の位相調整回路１２では、重み付け回路５２乃至５５がそれぞれ、電圧制御発振器（ＶＣＯ１）１０の出力とミキサ回路４１乃至４４の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器１０の出力に制御信号ＣＴＬ（ｘ及びｘ−１）に応じた重みを乗算してもよい。なお図８の構成では、フィルタ６１乃至６４により、ミキサ回路４１乃至４４のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【００３７】
図９は、位相調整回路１２の第７実施例の構成を示す図である。図９の位相調整回路において、図７の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第５実施例の位相調整回路１２では、重み付け回路５２乃至５５がそれぞれ、ミキサ回路４１乃至４４の出力と加算回路５６の入力との間に設けられていた。それに対して図９に示す第７実施例の位相調整回路１２では、重み付け回路５２乃至５５がそれぞれ、電圧制御発振器（ＶＣＯ２）１１の出力とミキサ回路４１乃至４４の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器１１の出力に制御信号ＣＴＬ（ｘ及びｘ−１）に応じた重みを乗算してもよい。なお図９の構成では、フィルタ６１乃至６４により、ミキサ回路４１乃至４４のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【００３８】
図１０は、位相調整回路１２の第８実施例の構成を示す図である。図１０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２に示す位相調整回路１２の第１の実施例では、ミキサ回路３１及び３２により、第１周波数信号Ｆ１（ＶＣＯ１出力）と第２周波数信号Ｆ２（ＶＣＯ２出力）との位相差を示す信号成分を生成していた。それに対して図１０に示す位相調整回路１２の第８実施例では、ミキサ回路３１及び３２の代りに位相比較器７１及び７２を用いて、位相差を示す信号成分を生成する。
【００３９】
位相比較器７１は、４相の第１周波数信号Ｆ１のうちの０°及び１８０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）とを受け取る。位相比較器７１は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。データ並び替え部７２は、４相の第１周波数信号Ｆ１のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）と、４相の第２周波数信号Ｆ２のうちの９０°及び２７０°の周波数信号（互いに差動関係の信号）とを受け取る。データ並び替え部７２は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。それ以外の構成は、図２の位相調整回路と図１０の位相調整回路とで同一であり、説明を省略する。
【００４０】
上記の位相比較器７１及び７２としては、最も簡単な構成としては、例えばＸＯＲ回路等を用いることができる。ＸＯＲ回路を用いた場合、入力周波数信号同士で周波数が等しいとすると、それら入力周波数信号の位相差に応じた幅を有するパルスからなるパルス列信号を出力することになる。従って、そのパルス列信号をフィルタ３３及び３４によりローパスフィルタリングすれば、位相差に応じた電圧を有する直流電圧信号を生成することができる。
【００４１】
図１１は、ミキサ回路の構成の一例を示す図である。図１１に示すミキサ回路を、上記の各実施例の構成で用いたミキサ回路とすることができる。図１１のミキサ回路はギルバートセル型ミキサ回路であり、ＭＯＳトランジスタ８１乃至８６、容量素子８７及び８８、及び抵抗素子Ｒ１及びＲ２を含む。このミキサ回路は、第１周波数信号Ｆ１の差動信号と第２周波数信号Ｆ２の差動信号の積に相当する電流を生成し、その電流信号を抵抗素子Ｒ１及びＲ２により電圧信号に変換し、一対の差動信号ｏｕｔ及びｏｕｔｘとして出力する。抵抗素子Ｒ１及びＲ２と容量素子８７及び８８とにより、フィルタリングの機能も備わっている。
【００４２】
図１２は、重み付け回路及び加算回路の構成の一例を示す図である。図１２に示す重み付け回路及び加算回路を、上記の各実施例の構成で用いた重み付け回路及び加算回路とすることができる。図１２の重み付け回路及び加算回路は、ＭＯＳトランジスタ９１乃至９４、電流源９５及び９６、及び抵抗素子９７及び９８を含む。ＭＯＳトランジスタ９１及び９２並びに電流源９５が第１の重み付け回路に相当し、差動入力信号ｉｎａ及びｉｎａｘに対して重みｘを掛けた値に相当する電流を生成する。ここで電流源９５は、ｘの大きさに応じた電流を流す素子であり、例えば電圧値ｘをゲートに印加されるＭＯＳトランジスタ等で実現してよい。またＭＯＳトランジスタ９３及び９４並びに電流源９６が第２の重み付け回路に相当し、差動入力信号ｉｎｂ及びｉｎｂｘに対して重み１−ｘを掛けた値に相当する電流を生成する。ここで電流源９６は、１−ｘの大きさに応じた電流を流す素子であり、例えば電圧値１−ｘをゲートに印加されるＭＯＳトランジスタ等で実現してよい。第１の重み付け回路の生成した電流と第２の重み付け回路の生成した電流とが抵抗素子９７及び９８において重ね合わされ、加算後の電流値に相当する電圧信号が生成される。この電圧信号を、一対の差動信号ｏｕｔ及びｏｕｔｘとして出力する。
【００４３】
図１３は、データ位相検出器１５の構成の一例を示す図である。図１３のデータ位相検出器１５は、ＸＯＲ回路１０１−１乃至１０１−８、先行カウンタ１０２、遅延カウンタ１０３、フリップフロップ１０４、加算回路１０５、ローパスフィルタ１０６（ＬＰＦ）を含む。ＸＯＲ回路１０１−１乃至１０１−８には、図１のデータ判定器１３が検出したデータ判定値ｄ０乃至ｄ３と境界判定器１４が検出した境界判定値ｂ０乃至ｂ３が入力される。なお前述のようにデータ判定値及び境界判定値はデマルチプレクサ２０及び２１により並列化されるので、図１３に示すようにパラレルデータとしてＸＯＲ回路１０１−１乃至１０１−８に供給することができる。
【００４４】
図１４は、データ判定値ｄ０乃至ｄ３及び境界判定値ｂ０乃至ｂ３の一例を模式的に示す図である。内部クロックのエッジに同期したタイミング（図において矢印で示すタイミング）で受信信号をサンプリングして信号値を判定することで、データ判定値ｄ０乃至ｄ３と境界判定値ｂ０乃至ｂ３が得られる。図１４に示す例では、境界判定値ｂ０乃至ｂ３か受信信号のデータ境界で検出され、データ判定値ｄ０乃至ｄ３が受信信号のデータアイの中心部分付近で検出されている。図１に示すクロック・データリカバリ回路では、受信信号に対して図１４に示すようなタイミング関係（位相関係）を有する内部クロック信号を生成することで、受信データを正しく検出することができる。具体的には、例えば図１３に示すデータ位相検出器１５により内部クロックと受信信号との位相関係を検出し、その検出結果に基づいて内部クロック信号の位相を調整する。
【００４５】
図１３を再び参照し、先行カウンタ１０２は、先行するデータ判定値と後続する境界判定値（例えば図１４に示すデータ判定値ｄ１と境界判定値ｂ２）とのＸＯＲ（排他的論理和）をとった値を全て加算することで、ＸＯＲ値の１の個数をカウントする。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行カウンタ１０２の出力するカウント値は小さくなる。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行カウンタ１０２の出力するカウント値は大きくなる。また遅延カウンタ１０３は、先行する境界判定値と後続するデータ判定値（例えば図１４に示す境界判定値ｂ１とデータ判定値ｄ１）とのＸＯＲ（排他的論理和）をとった値を全て加算することで、ＸＯＲ値の１の個数をカウントする。先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合は、遅延カウンタ１０３の出力するカウント値は大きくなる。先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合は、遅延カウンタ１０３の出力するカウント値は小さくなる。
【００４６】
加算回路１０５は、先行カウンタ１０２のカウンタ値から遅延カウンタ１０３のカウンタ値を減算し、減算結果を出力する。ローパスフィルタ１０６は、加算回路１０５の出力する減算結果をローパスフィルタリングすることにより、余分な雑音成分を除去する。こうして得られる出力電圧Ｖｏｕｔは、先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は大きな電圧となり、先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は小さな電圧となる。このような出力電圧Ｖｏｕｔの変化により、図１の電圧制御発振器１０及び１１の発振周波数を制御して、受信信号の位相に対するクロックの位相が適切な関係になるように調整する。
【００４７】
図１５は、クロック・データリカバリ回路の第２実施例の構成の一例を示す図である。図１５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５のクロック・データリカバリ回路は、図１の構成に加え更に、試験信号比較器２２、エラーカウンタ２３、及び最適タイミング検出回路２４を含む。このクロック・データリカバリ回路に例えば疑似ランダムビットシーケンス（ＰＲＢＳ：Pseudorandom Bit Sequence）等の試験信号を入力する。試験信号比較器２２は、例えば疑似ランダムビットシーケンス検出回路であり、データ判定器１３により検出されたビットシーケンスが、期待値シーケンスと一致するか否かを判定する。着目ビットの検出値が期待値と異なるとき試験信号比較器２２は１を出力し、着目ビットの検出値が期待値と等しいとき試験信号比較器２２は０を出力する。エラーカウンタ２３は、受信信号の各検出ビットに対する試験信号比較器２２の出力を監視し、出力の１の個数をカウントする。カウント値が大きいほど、エラーが多いことを示す。最適タイミング検出回路２４は、カウント値の大小に応じて、制御信号ＣＴＬ（前述のｘ及び１−ｘ）を調整する。例えばカウント値が小さくなる方向に制御信号ＣＴＬを徐々に移動させていき、カウント値が最小となる点に制御信号ＣＴＬを固定すればよい。このようにして、図１５の構成では、受信信号に基づき制御信号ＣＴＬを生成することができる。
【００４８】
図１６は、クロック・データリカバリ回路の第３実施例の構成の一例を示す図である。図１６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６のクロック・データリカバリ回路は、図１の構成に加え更に、オンチップアイモニタ２５及びアイ最大値検出回路２６を含む。オンチップアイモニタ２５は受信信号を監視して、受信信号の波形に関するデータを出力する。アイ最大値検出回路２６は、オンチップアイモニタ２５からのデータに基づいて、受信信号のアイ（データ波形）の最大振幅値の位置を検出する。アイ最大値検出回路２６は、最大振幅値の位置に基づいて制御信号ＣＴＬ（前述のｘ及び１−ｘ）を調整する。例えば最大振幅値の位置がデータアイの中心に存在する場合にはデータ判定用クロックと境界判定用クロックとの位相差が９０°となるようにｘの値を設定すればよい。
【００４９】
図１７は、クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。図１７のシステムは画像機器１１０であり、受信器１１１、送信器１１２、信号処理回路１１３、モニタ１１４、及び記憶装置１１５を含む。図１、図１５、又は図１６に示すクロック・データリカバリ回路が受信器１１１内部に設けられている。受信器１１１は、クロック・データリカバリ回路を用いて適切なタイミングのクロック信号を復元し、復元したクロック信号を用いて入力信号を検出・判定する。受信器１１１が検出・判定することにより受信した信号は、信号処理回路１１３に供給され、信号処理回路１１３により所定の信号処理が実行される。信号処理の結果は、モニタ１１４に表示されたり、記憶装置１１５に格納されたりする。また信号処理回路１１３が出力する信号は、送信器１１２を介して外部に出力される。
【００５０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５１】
なお本願発明は、以下の内容を含むものである。
（付記１）
入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、
前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第１制御信号とを加算して出力する第１加算回路と、
前記比較結果と第２制御信号とを加算して出力する第２加算回路と、
前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、
前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、
前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
（付記２）
前記第１周波数信号は、第３周波数信号と第４周波数信号とを含み、
前記第２周波数信号は、第５周波数信号と第６周波数信号とを含むこと
を特徴とする付記１に記載のクロック生成回路。
（付記３）
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
前記第４周波数信号と前記第６周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第７周波数信号と前記第８周波数信号をフィルタリングするフィルタと、
第１位相制御信号に基づいて前記フィルタから出力される前記第７周波数信号のフィルタリング後の信号を重み付けする第１重み付け回路と、
第２位相制御信号に基づいて前記フィルタから出力される前記第８周波数信号のフィルタリング後の信号を重み付けする第２重み付け回路と、
前記第１重み付け回路の出力と前記第２重み付け回路の出力とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記４）
前記位相調整回路は、
第１位相制御信号に基づいて前記第３周波数信号を重み付けする第１重み付け回路と、
前記第１重み付け回路の出力と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
第２位相制御信号に基づいて前記第４周波数信号を重み付けする第２重み付け回路と、
前記第２重み付け回路の出力と前記第６周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記７周波数信号と前記第８周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第７周波数信号のフィルタリング後の信号と第８周波数信号のフィルタリング後の信号とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号および前記第２制御信号を出力する出力回路と
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記５）
前記位相調整回路は、
第１位相制御信号に基づいて前記第６周波数信号を重み付けする第１重み付け回路と、
前記第１重み付け回路の出力と前記第３周波数信号が供給されて第７周波数信号を出力する第１ミキサと、
第２位相制御信号に基づいて前記第６周波数信号を重み付けする第２重み付け回路と、
前記第２重み付け回路の出力と前記第４位相制御信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第７周波数信号と前記第８周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第７周波数信号のフィルタリング後の信号と第８周波数信号のフィルタリング後の信号とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号および前記第２制御信号を出力する出力回路と
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記６）
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
前記第４周波数信号と前記第５周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第３周波数信号と前記第５周波数信号とが供給されて第９周波数信号を出力する第３ミキサと、
前記第４周波数信号と前記第６周波数信号とが供給されて第１０周波数信号を出力する第４ミキサと、
前記第７周波数信号と前記第８周波数信号とを加算する第３加算回路と、
前記第９周波数信号と前記第１０周波数信号とを加算する第４加算回路と、
第１位相制御信号に基づいて前記第３加算回路の出力を重み付けする第１重み付け回路と、
第２位相制御信号に基づいて前記第４加算回路の出力を重み付けする第２重み付け回路と、
前記第１重み付け回路の出力と前記第２重み付け回路の出力とを加算する第５加算回路と、
前記第５加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記７）
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１ミキサと、
前記第４周波数信号と前記第５周波数信号とが供給されて第８周波数信号を出力する第２ミキサと、
前記第３周波数信号と前記第５周波数信号とが供給されて第９周波数信号を出力する第３ミキサと、
前記第４周波数信号と前記第６周波数信号とが供給されて第１０周波数信号を出力する第４ミキサと、
第１位相制御信号に基づいて前記第７周波数信号を重み付けする第１重み付け回路と、
前記第１位相制御信号に基づいて前記第８周波数信号を重み付けする第２重み付け回路と、
第２位相制御信号に基づいて前記第９周波数信号を重み付けする第３重み付け回路と、
前記第２位相制御信号に基づいて前記第１０周波数信号を重み付けする第４重み付け回路と、
前記重み付けされた第７周波数信号、第８周波数信号、第９周波数信号および第１０周波数信号を加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記８）
前記位相調整回路は、
第１位相制御信号に基づいて前記第３周波数信号を重み付けする第１重み付け回路と、
前記第１位相制御信号に基づいて前記第４周波数信号を重み付けする第２重み付け回路と、
第２位相制御信号に基づいて前記第３周波数信号を重み付けする第３重み付け回路と、
前記第２位相制御信号に基づいて前記第４周波数信号を重み付けする第４重み付け回路と、
前記第１重み付け回路の出力と前記第６周波数信号が供給されて第７周波数信号を出力する第１ミキサと、
前記第２重み付け回路の出力と前記第５周波数信号が供給されて第８周波数信号を出力する第２ミキサと、
前記第３重み付け回路の出力と前記第５周波数信号が供給されて第９周波数信号を出力する第３ミキサと、
前記第４重み付け回路の出力と前記第６周波数信号が供給されて第１０周波数信号を出力する第４ミキサと、
前記第７周波数信号と、前記第８周波数信号と、前記第９周波数信号と、前記第１０周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力されるフィルタリング後の第７周波数信号と、第８周波数信号と、第９周波数信号と、第１０周波数信号とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記９）
前記位相調整回路は、
前記第３周波数信号と前記第６周波数信号とが供給されて第７周波数信号を出力する第１位相比較器と、
前記第４周波数信号と前記第６周波数信号とが供給されて第８周波数信号を出力する第２位相比較器と、
前記第７周波数信号と前記第８周波数信号をフィルタリングするフィルタと、
第１位相制御信号に基づいて前記フィルタから出力される前記第７周波数信号のフィルタリング後の信号を重み付けする第１重み付け回路と、
第２位相制御信号に基づいて前記フィルタから出力される前記第８周波数信号のフィルタリング後の信号を重み付けする第２重み付け回路と、
前記第１重み付け回路の出力と前記第２重み付け回路の出力とを加算する第３加算回路と、
前記第３加算回路の出力に基づいて前記第１制御信号と前記第２制御信号を出力する出力回路と、
を備えることを特徴とする付記２に記載のクロック生成回路。
（付記１０）
前記第２位相制御信号の値をＸ（０＜Ｘ＜１）とすると，前記第１位相制御信号の値は１−Ｘであることを特徴とする付記３乃至付記９の何れか一に記載のクロック生成回路。
（付記１１）
前記第１制御信号と前記第２制御信号とは相補信号であることを特徴とする付記１乃至付記１０の何れか一に記載のクロック生成回路。
（付記１２）
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第１周波数信号に基づいて第１位相位置で前記入力信号を検出して出力する第１判定回路と、
前記入力信号を受信して、第２周波数信号に基づいて第２位相位置で前記入力信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第１制御信号とを加算して出力する第１加算回路と、
前記比較結果と第２制御信号とを加算して出力する第２加算回路と、
前記第１加算回路の前記出力が入力され前記第１周波数信号を出力する第１電圧制御発振回路と、
前記第２加算回路の前記出力が入力され前記第２周波数信号を出力する第２電圧制御発振回路と、
前記第１周波数信号と前記第２周波数信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
（付記１３）
第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、
第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、
制御信号を受け取り、前記第１周波数信号と前記第２周波数信号との位相差が前記制御信号に応じた値になるように前記第１入力電圧と前記第２入力電圧とを制御する位相調整回路と、
前記第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、
前記第２周波数信号に同期して前記受信信号を検出して出力する第２判定回路と、
前記第１判定回路の前記出力と前記第２判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第１入力電圧と前記第２入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
（付記１４）
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記１３記載のクロック生成回路。
（付記１５）
前記第１判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記１３記載のクロック生成回路。
【符号の説明】
【００５２】
１０、１１  電圧制御発振器
１２  位相調整回路
１３  データ判定器
１４  境界判定器
１５  データ位相検出器
１６、１７  分周器
１８、１９  加算回路
２０、２１  デマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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