(57)【要約】【課題】  電源の投入時に、外部電圧を用いて昇圧電圧を安定して生成し、昇圧電圧を使用している内部回路の誤動作を防止する。【解決手段】  半導体デバイスは、第１昇圧回路および第１回路を有する。第１昇圧回路は、外部電圧を昇圧することで第１昇圧電圧を生成し第１昇圧電圧を内部回路に供給する。第１回路は、電源投入時に外部電圧を第１昇圧回路の出力に供給し、外部電圧が所定電圧になったときに第１昇圧電圧を第１昇圧回路の出力に供給する。電源の投入時に、第１昇圧回路が安定した第１昇圧電圧を生成するまでの期間に、外部電圧を第１昇圧電圧とすることで、第１昇圧電圧を安定して生成し、内部回路に供給できる。これにより、第１昇圧電圧を使用している内部回路の誤動作を防止できる。【選択図】    図６
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【特許請求の範囲】
【請求項１】
外部電圧を昇圧することで第１昇圧電圧を生成し前記第１昇圧電圧を内部回路に供給する第１昇圧回路を有する半導体デバイスにおいて、
電源投入時に前記外部電圧を前記第１昇圧回路の出力に供給し、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１昇圧回路の出力に供給する第１回路を含むこと
を特徴とする半導体デバイス。
【請求項２】
前記第１回路は、ＣＭＯＳトランスファーゲートを含むこと
を特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１回路が制御されること
を特徴とする請求項１に記載の半導体デバイス。
【請求項４】
電源投入時に前記外部電圧に追従する基板電位が前記第１回路に供給されること
を特徴とする請求項１乃至請求項３の何れか一に記載の半導体デバイス。
【請求項５】
前記第１回路に基板電位を供給する基板電位生成回路を含み、
前記基板電位生成回路は、
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号のレベルを変換するレベルコンバータと、
前記レベルコンバータの出力に基づいて、前記外部電圧と前記昇圧電圧との何れか一方を選択する選択回路と
を備えることを特徴とする請求項１乃至請求項３の何れか一に記載の半導体デバイス。
【請求項６】
外部電圧が昇圧された第１昇圧電圧が供給される内部回路を含む半導体デバイスにおいて、
電源投入時に前記外部電圧を前記第１昇圧電圧の第１電源線に供給するとともに、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする半導体デバイス。
【請求項７】
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする請求項６に記載の半導体デバイス。
【請求項８】
コントローラと、
前記コントローラからの制御信号に基づいて制御される半導体デバイスと、
を含み、
前記半導体デバイスは、
外部電圧が昇圧された第１昇圧電圧が供給される内部回路を含み、
電源投入時に前記外部電圧を前記第１昇圧電圧の第１電源線に供給するとともに、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とするシステム。
【請求項９】
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする請求項８に記載のシステム。
【請求項１０】
電源投入時に前記外部電圧に追従する基板電位を前記半導体デバイスの基板に供給すること
を特徴とする請求項８又は至請求項９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電圧を用いて内部電圧を生成する電圧生成回路を有する半導体デバイスに関する。
【背景技術】
【０００２】
外部電圧を用いて内部電圧を生成する電圧生成回路を有する半導体デバイスでは、電源の投入時に内部電圧を安定して生成するために、内部電圧線は、一時的に外部電圧線に接続される（例えば、特許文献１および特許文献２参照）。
【特許文献１】特開平１１−２９７０６９号公報
【特許文献２】特開２０００−３３９９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、内部電圧が外部電圧より高い昇圧電圧であるとき、電源の投入時に昇圧電圧を安定して生成する手法は提案されていない。電源の投入時に昇圧電圧が期待するカーブで上昇しないと、昇圧電圧を使用している内部回路が誤動作するおそれがある。
【０００４】
本発明の目的は、電源の投入時に、外部電圧を用いて昇圧電圧を安定して生成することである。さらに、本発明の目的は、昇圧電圧を使用している内部回路の誤動作を防止することである。
【課題を解決するための手段】
【０００５】
半導体デバイスは、第１昇圧回路および第１回路を有する。第１昇圧回路は、外部電圧を昇圧することで第１昇圧電圧を生成し第１昇圧電圧を内部回路に供給する。第１回路は、電源投入時に外部電圧を第１昇圧回路の出力に供給し、外部電圧が所定電圧になったときに第１昇圧電圧を第１昇圧回路の出力に供給する。
【発明の効果】
【０００６】
電源の投入時に、第１昇圧回路が安定した第１昇圧電圧を生成するまでの期間に、外部電圧を第１昇圧電圧とすることで、第１昇圧電圧を安定して生成し、内部回路に供給できる。これにより、第１昇圧電圧を使用している内部回路の誤動作を防止できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００８】
図１は、一実施形態における半導体デバイスを示している。例えば、半導体デバイスは、擬似ＳＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。
【０００９】
半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドデコーダ１４、モードレジスタ１６、コア制御部１８、パワーオン制御部２０、内部電源制御部２２、内部電源生成部２４、データ入出力バッファ２６、データ制御部２８およびメモリコア３０を有している。
【００１０】
クロックバッファ１０は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。
【００１１】
コマンドデコーダ１４は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア３０を動作させるための内部コマンド信号を出力する。コマンド信号ＣＭＤは、例えば、チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥを含む。コマンドデコーダ１４は、受けた信号を解読し、メモリコア３０を動作させるための内部コマンド信号を出力する。内部コマンド信号は、読み出し信号ＲＤ、書き込み信号ＷＲおよびモードレジスタ設定信号等を含む。
【００１２】
モードレジスタ１６は、モードレジスタ設定コマンドとともに供給されるアドレス信号ＡＤに応じて設定される。モードレジスタ１６により、バースト長やリードレイテンシなどの半導体メモリＭＥＭの動作仕様が変更される。コア制御部１８は、読み出し信号ＲＤ、書き込み信号ＷＲおよびモードレスジタ１６からの設定信号に応じて、メモリコア３０の動作を制御する制御信号ＣＴＬを出力する。
【００１３】
パワーオン制御部２０は、電源端子を介して外部電源電圧ＶＤＤおよび接地電圧ＶＳＳを受け、内部電源生成部２４から内部電源電圧ＶＩＮおよび昇圧電圧ＶＰＰを受けている。パワーオン制御部２０は、電源電圧ＶＤＤより低い参照電圧ＶＲＥＦを生成する。また、パワーオン制御部２０は、電源電圧ＶＤＤの供給が開始される電源の投入期間に、所定の期間高レベルに設定された後に低レベルに変化する起動信号ＳＴＴＰＺ、ＳＴＴＯＺを生成する。
【００１４】
図９に示すように、起動信号ＳＴＴＰＺ、ＳＴＴＯＺの高レベル期間は互いに異なる。なお、外部電源電圧ＶＤＤは、外部端子に接続された他の回路および内部電源生成部２２に供給される。接地電圧ＶＳＳは、他のほとんどの回路に供給される。特に限定されないが、外部電源電圧ＶＤＤは１．８Ｖである。
【００１５】
内部電源制御部２２は、起動信号ＳＴＴＰＺ、ＳＴＴＯＺ、電源電圧ＶＤＤ、昇圧電圧ＶＰＰ、ＶＯＯおよび参照電圧ＶＲＥＦを受けて、内部電源生成部２４の動作を制御するための複数の起動制御信号を出力する。内部電源生成部２４は、内部電源制御部２２からの起動制御信号および電源電圧ＶＤＤを受けて、内部電源電圧ＶＩＮおよび昇圧電圧ＶＰＰ、ＶＯＯを生成する。特に限定されないが、内部電源電圧ＶＩＮは１．８Ｖであり、昇圧電圧ＶＰＰは２．７Ｖであり、昇圧電圧ＶＯＯは２．１Ｖである。内部電源電圧ＶＩＮは、電源電圧ＶＤＤが供給されないほとんどの回路に供給される。
【００１６】
例えば、昇圧電圧ＶＰＰは、メモリコア３０内のｐＭＯＳトランジスタの基板（ｎ型ウエル領域）に供給される。あるいは、昇圧電圧ＶＰＰは、ワード線ＷＬの高レベル電圧として使用するために、ロウデコーダＲＤＥＣに供給される。例えば、昇圧電圧ＶＯＯは、メモリコア３０内において、ビット線ＢＬ（または／ＢＬ）をセンスアンプＳＡに接続するｎＭＯＳトランジスタをオンするためのゲート電圧として使用される。あるいは、昇圧電圧ＶＯＯは、メモリコア３０内において、ビット線ＢＬ（または／ＢＬ）をプリチャージ電圧線に接続するためのｎＭＯＳトランジスタをオンするためのゲート電圧として使用される。
【００１７】
データ入出力バッファ２６は、読み出し動作時に、メモリコア３０からデータバスＤＢ、ＩＤＱを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ２６は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをデータバスＩＤＱ、ＤＢを介してメモリコア３０に転送する。
【００１８】
データ制御部２８は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有する。並列直列変換回路は、メモリコア３０からデータバスＤＢに出力される並列の読み出しデータを直列データに変換し、データバスＩＤＱに順次に出力する。直列並列変換回路は、データバスＩＤＱに順次に供給される直列の書き込みデータを並列データに変換し、データバスＤＢに出力する。特に限定されないが、データバスＤＢとデータバスＩＤＱのビット数の比率は、４：１である。
【００１９】
メモリコア３０は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。
【００２０】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。なお、メモリセルアレイＡＲＹは、互いに独立に動作する複数のメモリブロックを有していてもよい。
【００２１】
ロウデコーダＲＤＥＣは、読み出し動作、書き込み動作およびリフレッシュ動作時にアクセスされるメモリセルＭＣに接続されたワード線ＷＬを選択するために、ロウアドレス信号ＲＡＤをデコードする。プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、読み出し動作、書き込み動作およびリフレッシュ動作時に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。
【００２２】
コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号に応じて、ビット線対ＢＬ、／ＢＬをリードアンプＲＡまたはライトアンプＷＡに接続する。
【００２３】
リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２４】
図２は、図１に示したパワーオン制御部２０の例を示している。パワーオン制御部２０は、電源検出回路ＶＤＤＤＥＴ、参照電圧生成回路ＲＥＦＧＥＮおよび起動信号生成回路ＳＴＴＰＧＥＮ１、ＳＴＴＯＧＥＮ１を有している。電源検出回路ＶＤＤＤＥＴおよび参照電圧生成回路ＲＥＦＧＥＮは、電源電圧ＶＤＤを受けて動作する。
【００２５】
電源検出回路ＶＤＤＤＥＴは、電源電圧ＶＤＤが所定値以下のときに低レベルの起動信号ＳＴＴＤＸを出力し、電源電圧ＶＤＤが所定値を超えたときに高レベルの起動信号ＳＴＴＤＸを出力する。参照電圧生成回路ＲＥＦＧＥＮは、起動信号ＳＴＴＤＸが高レベルのときに、電源電圧ＶＤＤより低い参照電圧ＶＲＥＦを生成する。参照電圧生成回路ＲＥＦＧＥＮは、参照電圧ＶＲＥＦが所定値以下のときに高レベルの起動信号ＳＴＴＲＦＺを出力し、参照電圧ＶＲＥＦが所定値を超えたときに低レベルの起動信号ＳＴＴＲＦＺを出力する。
【００２６】
起動信号生成回路ＳＴＴＰＧＥＮ１は、抵抗Ｒ１、Ｒ２、コンパレータＣＯＭＰ１およびＯＲ回路を有している。コンパレータＣＯＭＰ１およびＯＲ回路は、電源電圧ＶＤＤを受けて動作する。抵抗Ｒ１、Ｒ２は、内部電源線ＶＩＮと接地線ＶＳＳの間に直列に配置され、抵抗分割により生成されるモニタ電圧をコンパレータＣＯＭＰ１に出力する。コンパレータＣＯＭＰ１は、モニタ電圧が、参照電圧ＶＲＥＦ以下のときに高レベルを出力する。コンパレータＣＯＭＰ１は、モニタ電圧が、参照電圧ＶＲＥＦより高いときに低レベルを出力する。ＯＲ回路は、起動信号ＳＴＴＲＦＺが高レベルのとき、高レベルの起動信号ＳＴＴＰＺを出力する。ＯＲ回路は、起動信号ＳＴＴＲＦＺが低レベルのときに、コンパレータＣＯＭＰ１の出力を起動信号ＳＴＴＰＺとして出力する。
【００２７】
起動信号生成回路ＳＴＴＯＧＥＮ１は、抵抗Ｒ３、Ｒ４、コンパレータＣＯＭＰ２およびＯＲ回路を有している。コンパレータＣＯＭＰ２およびＯＲ回路は、電源電圧ＶＤＤを受けて動作する。抵抗Ｒ３、Ｒ４は、昇圧電圧線ＶＰＰと接地線ＶＳＳの間に直列に配置され、抵抗分割により生成されるモニタ電圧をコンパレータＣＯＭＰ２に出力する。コンパレータＣＯＭＰ２は、モニタ電圧が、参照電圧ＶＲＥＦ以下のときに高レベルを出力する。コンパレータＣＯＭＰ２は、モニタ電圧が、参照電圧ＶＲＥＦより高いときに低レベルを出力する。ＯＲ回路は、起動信号ＳＴＴＲＦＺが高レベルのとき、高レベルの起動信号ＳＴＴＯＺを出力する。ＯＲ回路は、起動信号ＳＴＴＲＦＺが低レベルのときに、コンパレータＣＯＭＰ２の出力を起動信号ＳＴＴＯＺとして出力する。
【００２８】
図３は、図１に示した内部電源制御部２２の例を示している。内部電源制御部２２は、電圧検出回路ＶＰＰＤＥＴ１、ＶＯＯＤＥＴ１、レベルコンバータＬＶＬＣ１、ＬＶＬＣ２、電圧生成回路ＶＰＰＧＧＥＮ１および論理回路を有している。レベルコンバータＬＶＬＣ１、ＬＶＬＣ２、レベルコンバータＬＶＬＣ１、ＬＶＬＣ２の出力に接続されたインバータおよび電圧生成回路ＶＰＰＧＧＥＮ１は、昇圧電圧ＶＰＰＧを受けて動作する。これ等以外の回路は、電源電圧ＶＤＤを受けて動作する。
【００２９】
内部電源制御部２２は、起動信号ＳＴＴＰＺをバッファＢＵＦ１で受けた信号を起動制御信号ＤＰＮＺ、ＰＯＮＺとして出力する。内部電源制御部２２は、起動信号ＳＴＴＰＺをバッファＢＵＦ２で受けた信号を内部電圧イネーブル信号ＶＩＮＥＮＺとして出力する。また、内部電源制御部２２は、起動信号ＳＴＴＯＺをバッファＢＵＦ３で受けた信号を起動制御信号ＯＩＮＺとして出力する。
【００３０】
電圧検出回路ＶＰＰＤＥＴ１は、起動信号ＳＴＴＰＺが高レベルの期間、または昇圧電圧ＶＰＰが所定値を超えたときに低レベルの昇圧イネーブル信号ＶＰＰＥＮＺを出力する。電圧検出回路ＶＰＰＤＥＴ１は、起動信号ＳＴＴＰＺが低レベルの期間で、昇圧電圧ＶＰＰが所定値以下のときに高レベルの昇圧イネーブル信号ＶＰＰＥＮＺを出力する。
【００３１】
電圧検出回路ＶＯＯＤＥＴ１は、起動信号ＳＴＴＯＺが高レベルの期間、または昇圧電圧ＶＯＯが所定値を超えたときに低レベルの昇圧イネーブル信号ＶＯＯＥＮＺを出力する。電圧検出回路ＶＯＯＤＥＴ１は、起動信号ＳＴＴＯＺが低レベルの期間で、昇圧電圧ＶＯＯが所定値以下のときに高レベルの昇圧イネーブル信号ＶＯＯＥＮＺを出力する。
【００３２】
レベルコンバータＬＶＬＣ１およびレベルコンバータＬＶＬＣ１の出力に接続されたインバータは、起動制御信号ＤＰＮＺ、ＰＯＮＺの高レベル電圧を電源電圧ＶＤＤから昇圧電圧ＶＰＰＧに変換し、起動制御信号ＤＰＰＸ、ＰＯＰＸとして出力する。レベルコンバータＬＶＬＣ２およびレベルコンバータＬＶＬＣ２の出力に接続されたインバータは、起動制御信号ＯＩＮＺの高レベル電圧を電源電圧ＶＤＤから昇圧電圧ＶＰＰＧに変換し、起動制御信号ＯＩＰＸとして出力する。電圧生成回路ＶＰＰＧＧＥＮ１は、起動信号ＳＴＴＰＺの電圧に応じて、昇圧電圧線ＶＰＰＧを電源線ＶＤＤまたは昇圧電圧ＶＰＰのいずれかに接続する。
【００３３】
昇圧電圧ＶＰＰＧは、後述するように、電源の投入直後に電源電圧ＶＤＤに設定され、図６に示すポンピング回路ＶＰＰＰＭＰが動作を開始した後に昇圧電圧ＶＰＰに設定される。このため、図６に示すスイッチＳＷ１−ＳＷ３のｐＭＯＳトランジスタにおいて、ゲートに供給される起動制御信号ＤＰＰＸ、ＰＯＰＸ、ＯＩＰＸの電圧（ＶＰＰＧ）がソース電圧（ＶＤＤ、ＶＰＰ等）より低くなることを防止できる。すなわち、起動制御信号ＤＰＮＺ、ＰＯＮＺ、ＯＩＰＸの高レベル電圧を昇圧電圧ＶＰＰＧに設定することで、図６に示すスイッチＳＷ１−ＳＷ３のｐＭＯＳトランジスタを確実にオフできる。
【００３４】
図４は、図３に示した電圧検出回路ＶＰＰＤＥＴ１、ＶＯＯＤＥＴ１の例を示している。電圧検出回路ＶＰＰＤＥＴ１は、抵抗Ｒ５、Ｒ６、ｎＭＯＳトランジスタＮ１、コンパレータＣＯＭＰ３およびバッファ回路ＢＵＦ４を有している。抵抗Ｒ５、Ｒ６およびトランジスタＮ１は、昇圧電圧線ＶＰＰと接地線ＶＳＳの間に直列に配置され、抵抗分割により生成されるモニタ電圧をコンパレータＣＯＭＰ３に出力する。コンパレータＣＯＭＰ３は、モニタ電圧が、参照電圧ＶＲＥＦ以下のときに高レベルを出力する。コンパレータＣＯＭＰ３は、モニタ電圧が、参照電圧ＶＲＥＦより高いときに低レベルを出力する。バッファ回路４は、コンパレータＣＯＭＰ３の出力を昇圧イネーブル信号ＶＰＰＥＮＺとして出力する。ｎＭＯＳトランジスタＮ１の基板（ｐ形ウエル領域）は、接地線ＶＳＳに接続されている。
【００３５】
電圧検出回路ＶＯＯＤＥＴ１は、抵抗Ｒ７、Ｒ８、ｎＭＯＳトランジスタＮ２、コンパレータＣＯＭＰ４およびバッファ回路ＢＵＦ５を有している。抵抗Ｒ７、Ｒ８およびトランジスタＮ２は、昇圧電圧線ＶＯＯと接地線ＶＳＳの間に直列に配置され、抵抗分割により生成されるモニタ電圧をコンパレータＣＯＭＰ４に出力する。コンパレータＣＯＭＰ４は、モニタ電圧が、参照電圧ＶＲＥＦ以下のときに高レベルを出力する。コンパレータＣＯＭＰ４は、モニタ電圧が、参照電圧ＶＲＥＦより高いときに低レベルを出力する。バッファ回路ＢＵＦ５は、コンパレータＣＯＭＰ４の出力を昇圧イネーブル信号ＶＯＯＥＮＺとして出力する。ｎＭＯＳトランジスタＮ２の基板は、接地線ＶＳＳに接続されている
図５は、図３に示した電圧生成回路ＶＰＰＧＧＥＮ１の例を示している。電圧生成回路ＶＰＰＧＧＥＮ１は、レベルコンバータＬＶＬＣ３、および電源線ＶＤＤと昇圧電圧線ＶＰＰの間に直列に配置されたｐＭＯＳトランジスタＰ１、Ｐ２を有している。レベルコンバータＬＶＬＣ３は、起動信号ＳＴＴＰＺの高レベル電圧を電源電圧ＶＤＤから昇圧電圧ＶＰＰＧに変換する。トランジスタＰ１のゲートは、インバータを介してレベルコンバータＬＶＬＣ３の出力に接続されている。トランジスタＰ２のゲートは、レベルコンバータＬＶＬＣ３の出力に接続されている。トランジスタＰ１、Ｐ２のドレインおよび基板は昇圧電圧線ＶＰＰＧに接続されている。
【００３６】
トランジスタＰ１は、起動信号ＳＴＴＰＺが高論理レベルのときにオンし、昇圧電圧線ＶＰＰＧを電源線ＶＤＤに接続する。トランジスタＰ２は、起動信号ＳＴＴＰＺが低論理レベルのときにオンし、昇圧電圧線ＶＰＰＧを昇圧電圧線ＶＰＰに接続する。すなわち、トランジスタＰ１、Ｐ２は、起動信号ＳＴＴＰＺの論理レベルに応じて、昇圧電圧線ＶＰＰＧを電源線ＶＤＤまたは昇圧電圧線ＶＰＰに選択的に接続する。
【００３７】
図６は、図１に示した内部電源生成部２４の例を示している。内部電源生成部２４は、ポンピング回路ＶＰＰＰＭＰ、ＶＯＯＰＭＰ、レギュレータＶＩＮＲＧＬおよびスイッチＳＷ１、ＳＷ２、ＳＷ３を有している。
【００３８】
ポンピング回路ＶＰＰＰＭＰは、昇圧イネーブル信号ＶＰＰＥＮＺが高レベルのときに、昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、例えば、カップリング容量を利用して、ポンピング動作により内部電源電圧ＶＩＮを昇圧することで生成される。ポンピング回路ＶＯＯＰＭＰは、昇圧イネーブル信号ＶＯＯＥＮＺが高レベルのときに、昇圧電圧ＶＯＯを生成する。昇圧電圧ＶＯＯは、例えば、カップリング容量を利用して、ポンピング動作により内部電源電圧ＶＩＮを昇圧することで生成される。
【００３９】
レギュレータＶＩＮＲＧＬは、ｐＭＯＳトランジスタＰ３を有している。トランジスタＰ３は、ゲートで内部電圧イネーブル信号ＶＩＮＥＮＺを受けている。トランジスタＰ３のソースおよび基板は、外部電源線ＶＤＤに接続され、トランジスタＰ３のドレインは、内部電源線ＶＩＮに接続されている。
【００４０】
各スイッチＳＷ１、ＳＷ２、ＳＷ３は、ＣＭＯＳトランスファーゲートを有している。各ＣＭＯＳトランスファーゲートは、ｐＭＯＳトランスファーゲートＰ４、Ｐ５、Ｐ６およびｎＭＯＳトランスファーゲートＮ４、Ｎ５、Ｎ６を有する。以降の説明では、ｐＭＯＳトランスファーゲートおよびｎＭＯＳトランスファーゲートを、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタとも称する。
【００４１】
スイッチＳＷ１、ＳＷ２、ＳＷ３は、外部電源線ＶＤＤと内部電源線ＶＩＮの間にノードＶＰＰ、ＶＯＯを介して直列に配置されている。各スイッチＳＷ１、ＳＷ２、ＳＷ３において、ｎＭＯＳトランジスタＮ４、Ｎ５、Ｎ６の基板は接地線ＶＳＳに接続されている。各スイッチＳＷ１、ＳＷ２、ＳＷ３において、ｐＭＯＳトランジスタトランスファーゲートＰ４、Ｐ５、Ｐ６の基板は昇圧電圧線ＶＰＰＧに接続されている。
【００４２】
スイッチＳＷ１は、高レベルの起動制御信号ＤＰＮＺと低レベルの起動制御信号ＤＰＰＸを受けたときにオンし、昇圧電圧線ＶＰＰを外部電源線ＶＤＤに接続する。起動制御信号ＤＰＮＺ、ＤＰＰＸは、相補の信号である。スイッチＳＷ２は、高レベルの起動制御信号ＰＯＮＺと低レベルの起動制御信号ＰＯＰＸを受けたときにオンし、昇圧電圧線ＶＯＯを昇圧電圧線ＶＰＰに接続する。起動制御信号ＰＯＮＺ、ＰＯＰＸは、相補の信号である。スイッチＳＷ３は、高レベルの起動制御信号ＯＩＮＺと低レベルの起動制御信号ＯＩＰＸを受けたときにオンし、内部電源線ＶＩＮを昇圧電圧線ＶＯＯに接続する。起動制御信号ＯＩＮＺ、ＯＩＰＸは、相補の信号である。
【００４３】
図７は、図１に示したメモリコア３０内のトランジスタのレイアウトの例を示している。図の左側はレイアウトに対応する断面を示し、図の右側はレイアウトに対応する回路を示す。斜線で示した領域は、トランジスタのゲート配線を示している。実線で囲まれた領域は、金属配線を示している。破線で囲まれた領域は、ｎ形拡散層ｎ＋またはｐ形拡散層ｐ＋を示している。一点鎖線で囲まれた領域は、ｎ形ウエル領域ＮＷを示している。ｎ形ウエル領域ＮＷの周囲は、ｐ形ウエル領域ＰＷである。ｎ形ウエル領域ＮＷは、ｐＭＯＳトランジスタの基板であり、ｐ形ウエル領域ＰＷは、ｎＭＯＳトランジスタの基板である。ｐ形ウエル領域ＮＷ（ｎＭＯＳトランジスタの基板）は、接地電圧ＶＳＳに設定される。
【００４４】
この実施形態では、メモリコア３０内に形成された２種類のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を示している。ＣＭＯＳインバータＩＮＶ１のｐＭＯＳトランジスタＰ７のソースは、昇圧電圧線ＶＰＰに接続されている。ＣＭＯＳインバータＩＮＶ２のｐＭＯＳトランジスタＰ８のソースは、内部電圧線ＶＩＮに接続されている。異なるソース電圧を受けるｐＭＯＳトランジスタＰ７、Ｐ８を共通のｎ形ウエル領域ＮＷ内に形成することで、チップサイズを小さくできる。ソース電圧が異なるｐＭＯＳトランジスタＰ７、Ｐ８が共通のウエル領域ＮＷに形成されるとき、ウエル領域ＮＷは、最も高い電圧、すなわち昇圧電圧ＶＰＰに設定する必要がある。
【００４５】
これに対して、ウエル領域ＮＷの電圧が、ｐＭＯＳトランジスタＰ７、Ｐ８のソース電圧またはドレイン電圧より低くなると、ｐｎ接合に順方向電圧が掛かり、基板電流が流れる。基板電流により、ラッチアップ等の誤動作が起きる可能性がある。このため、上述したように、ウエル領域ＮＷの電圧は、ソース電圧およびドレイン電圧以上に設定する必要がある。すなわち、ウエル領域ＮＷに供給される昇圧電圧ＶＰＰは、電源の投入時等の不安定な期間にも内部電源線ＶＩＮより常に高い必要がある。
【００４６】
図８は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。
【００４７】
システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。システムＳＹＳは、電源線ＶＤＤおよび接地線ＶＳＳに接続されている。
【００４８】
例えば、ＳｏＣは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。ＣＰＵ、半導体メモリＭＥＭ、フラッシュメモリＦＬＡＳＨおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、電源電圧ＶＤＤを受けて動作する。
【００４９】
ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。半導体メモリＭＥＭがＤＲＡＭのとき、メモリコントローラＭＣＮＴは、周期的にリフレッシュコマンドを半導体メモリＭＥＭに出力する。
【００５０】
ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするために、読み出しパケット（読み出しアクセス要求）、書き込みパケット（書き込みアクセス要求）および消去パケット（消去要求）をメモリコントローラＦＣＮＴに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからの指示に応じて、コマンド信号ＣＭＤおよび書き込みデータ信号ＤＴをフラッシュメモリＦＬＡＳＨに出力し、読み出しデータ信号ＤＴおよびビジー信号ＢＳＹをフラッシュメモリＦＬＡＳＨから受ける。アドレス信号は、データ線ＤＴを介してフラッシュメモリＦＬＡＳＨに伝達される。
【００５１】
なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＣＰＵは、メモリコントローラとして動作する。
【００５２】
図９は、図１に示した半導体メモリＭＥＭの電源の投入時の動作の例を示している。図８に示したシステムＳＹＳに電源が投入されると、電源電圧ＶＤＤが徐々に上昇する（図９（ａ））。図２に示した電源検出回路ＶＤＤＤＥＴは、電源電圧ＶＤＤが所定値を超えたときに起動信号ＳＴＴＤＸを低レベルから高レベルに変化する（図９（ｂ））。
【００５３】
図２に示した参照電圧生成回路ＲＥＦＧＥＮは、電源電圧ＶＤＤに追従する起動信号ＳＴＴＲＦＺを生成する（図９（ｃ））。図２に示した起動信号生成回路ＳＴＴＰＧＥＮ１は、起動信号ＳＴＴＲＦＺが高レベルの間、電源電圧ＶＤＤに追従する起動信号ＳＴＴＰＺを生成する（図９（ｄ））。起動信号生成回路ＳＴＴＯＧＥＮ１は、電源電圧ＶＤＤに追従する起動信号ＳＴＴＯＺを生成する（図９（ｅ））。図２に示したＯＲ回路により、起動信号ＳＴＴＰＺ、ＳＴＴＯＺは、起動信号ＳＴＴＲＦＺが高レベルの間に高レベルに設定される。これにより、図２に示したコンパレータＣＯＭＰ１−２の動作が不安定になる電源の投入期間に、起動信号ＳＴＴＰＺ、ＳＴＴＯＺがコンパレータＣＯＭＰ１−２の出力を受けて低レベルに変化することを防止できる。
【００５４】
次に、参照電圧生成回路ＲＥＦＧＥＮは、起動信号ＳＴＴＤＸの立ち上がりエッジに同期して参照電圧ＶＲＥＦの生成を開始する（図９（ｆ））。参照電圧生成回路ＲＥＦＧＥＮは、参照電圧ＶＲＥＦが所定値を超えたときに、起動信号ＳＴＴＲＦＺを低レベルに変化する（図９（ｇ））。これ以降、起動信号ＳＴＴＰＺ、ＳＴＴＯＺは、コンパレータＣＯＭＰ１−２の出力に応答して変化する。
【００５５】
起動信号ＳＴＴＰＺが高レベルの期間、起動制御信号ＤＰＮＺ、ＰＯＮＺおよび内部電圧イネーブル信号ＶＩＮＥＮＺは高レベルに設定され、起動制御信号ＤＰＰＸ、ＰＯＰＸは低レベルに設定される。起動制御信号ＤＰＰＸ、ＰＯＰＸの論理レベルは、起動制御信号ＤＰＮＺ、ＰＯＮＺの論理レベルの逆である。起動信号ＳＴＴＯＺが高レベルの期間、起動制御信号ＯＩＮＺは高レベルに設定され、起動制御信号ＯＩＰＸは低レベルに設定される。起動制御信号ＯＩＰＸの論理レベルは、起動制御信号ＯＩＮＺの論理レベルの逆である。これにより、図６に示したスイッチＳＷ１−３はオンし、レギュレータＶＩＮＲＧＬはオフする。
【００５６】
スイッチＳＷ１−３のオンにより、電源線ＶＤＤは、昇圧電圧線ＶＰＰ、昇圧電圧線ＶＯＯおよび内部電源線ＶＩＮに順次に接続される。昇圧電圧ＶＰＰ、ＶＯＯおよび内部電源電圧ＶＩＮは、電源電圧ＶＤＤに追従して上昇する（図９（ｈ、ｉ））。ここで、昇圧電圧ＶＰＰ、ＶＯＯおよび内部電源電圧ＶＩＮは、スイッチＳＷ１−３のＣＭＯＳトランスファーゲートを介して電源線ＶＤＤに接続される。このため、昇圧電圧ＶＰＰ、ＶＯＯおよび内部電源電圧ＶＩＮは、トランジスタの閾値電圧の影響を受けることはなく、電源電圧ＶＤＤに等しくできる。
【００５７】
なお、昇圧電圧線ＶＯＯは、昇圧電圧線ＶＰＰを介して電源線ＶＤＤに接続されているため、上昇の途中で昇圧電圧ＶＰＰより高くなることはない。同様に、内部電源電圧ＶＩＮは、昇圧電圧線ＶＯＯ、ＶＰＰを介して電源線ＶＤＤに接続されているため、上昇の途中で昇圧電圧ＶＯＯより高くなることはない。したがって、電源の投入期間に、例えば、図７に示したｐＭＯＳトランジスタＰ８のドレイン電圧ＶＩＮが基板電圧ＶＰＰ（ＮＷ）より高くなることを防止できる。すなわち、ｐＭＯＳトランジスタＰ８のｐｎ接合に順方向電流が流れることを防止でき、半導体メモリＭＥＭが誤動作することを防止できる。具体的には、順方向電流がきっかけとなりラッチアップが生じることを防止できる。
【００５８】
図５に示した電圧生成回路ＶＰＰＧＧＥＮ１は、起動信号ＳＴＴＰＺが高レベルの間、昇圧電圧線ＶＰＰＧを電源線ＶＤＤに接続する。昇圧電圧ＶＰＰＧは、電源電圧ＶＤＤに追従して上昇する（図９（ｊ））。電源の投入期間の最初に、昇圧電圧ＶＰＰＧを、昇圧電圧ＶＰＰでなく電源電圧ＶＤＤに設定することで、例えば、スイッチＳＷ２のｐＭＯＳトランジスタＰ５のドレイン電圧（ＶＰＰ）が、一時的に基板電圧（ＶＰＰＧ）より高くなることを防止できる。これにより、スイッチＳＷ２のｐＭＯＳトランジスタのｐｎ接合に順方向電圧が掛かり、基板電流が流れることを防止できる。
【００５９】
これに対して、図５に示したｐＭＯＳトランジスタＰ２のみを用いて、昇圧電圧線ＶＰＰＧを昇圧電圧線ＶＰＰに常に接続すると、昇圧電圧ＶＰＰＧは、昇圧電圧ＶＰＰより一時的に低くなる可能性がある。このとき、スイッチＳＷ２のｐＭＯＳトランジスタＰ５のｐｎ接合に順方向電流が流れると、半導体メモリＭＥＭは誤動作するおそれがある。図５に示した電圧生成回路ＶＰＰＧＧＥＮ１により、この誤動作を防止できる。
【００６０】
起動信号生成回路ＳＴＴＰＧＥＮ１は、起動信号ＳＴＴＲＦＺが低レベルに変化した後、モニタ電圧が参照電圧ＶＲＥＦより高くなったときに、起動信号ＳＴＴＰＺを低レベルに変化する（図９（ｋ））。参照電圧ＶＲＥＦは、電源電圧ＶＤＤに追従する電圧である。このため、起動信号ＳＴＴＰＺは、内部電源電圧ＶＩＮから抵抗分割により生成されるモニタ電圧が所定の電圧まで上昇したときに低レベルに変化する。
【００６１】
起動信号ＳＴＴＰＺの低レベルへの変化に応答して、起動制御信号ＤＰＮＺ、ＰＯＮＺおよび内部電圧イネーブル信号ＶＩＮＥＮＺは低レベルに設定され、起動制御信号ＤＰＰＸ、ＰＯＰＸは高レベルに設定される。これにより、図６に示したスイッチＳＷ１−２はオフし、レギュレータＶＩＮＲＧＬはオンする。スイッチＳＷ１のオフにより、昇圧電圧線ＶＰＰは、電源線ＶＤＤから切り離される。スイッチＳＷ２のオフにより、昇圧電圧線ＶＯＯは、電源線ＶＤＤおよび昇圧電圧線ＶＰＰから切り離される。スイッチＳＷ３はオンし、レギュレータＶＩＮＲＧＬはオンしている。このため、昇圧電圧ＶＯＯおよび内部電源電圧ＶＩＮは、電源電圧ＶＤＤに保持される（図９（ｌ、ｍ））。
【００６２】
ここまでの動作において、昇圧電圧ＶＰＰ、ＶＰＰＧ、ＶＯＯおよび内部電源電圧ＶＩＮは、外部電源電圧ＶＤＤの上昇とともに上昇し、外部電源電圧ＶＤＤに等しい。このため、トランジスタのｐｎ接合にリーク電流が流れることを防止でき、半導体メモリＭＥＭの誤動作を防止できる。
【００６３】
図４に示した電圧検出回路ＶＰＰＤＥＴ１は、起動信号ＳＴＴＰＺが低レベルに変化してから昇圧電圧ＶＰＰが所定の電圧に上昇するまで昇圧イネーブル信号ＶＰＰＥＮＺを高レベルに保持する（図９（ｎ））。図６に示したポンピング回路ＶＰＰＰＭＰは、昇圧イネーブル信号ＶＰＰＥＮＺが高レベルの期間、ポンピング動作を実施する。これにより、昇圧電圧ＶＰＰは上昇する（図９（ｏ））。
【００６４】
電圧生成回路ＶＰＰＧＧＥＮ１は、起動信号ＳＴＴＰＺの低レベルへの変化に応答して、昇圧電圧線ＶＰＰＧを電源線ＶＤＤから切り離し、昇圧電圧線ＶＰＰに接続する。これ以降、昇圧電圧ＶＰＰＧは、昇圧電圧ＶＰＰに追従して変化する。なお、ポンピング回路ＶＰＰＰＭＰが昇圧電圧ＶＰＰの生成を開始する時点で、電源電圧ＶＤＤおよび昇圧電圧ＶＰＰの値は既に安定している。このため、昇圧電圧ＶＰＰは、昇圧電圧ＶＰＰＧより大幅に高くなることはない。すなわち、スイッチＳＷ２のｐＭＯＳトランジスタのｐｎ接合に順方向降下電圧以上の電圧が掛かることはなく、半導体メモリＭＥＭは誤動作しない。
【００６５】
図２に示した起動信号生成回路ＳＴＴＯＧＥＮ１は、起動信号ＳＴＴＲＦＺが低レベルに変化した後、モニタ電圧が参照電圧ＶＲＥＦより高くなったときに、起動信号ＳＴＴＯＺを低レベルに変化する（図９（ｐ））。参照電圧ＶＲＥＦは、電源電圧ＶＤＤに追従する電圧である。このため、起動信号ＳＴＴＯＺは、昇圧電圧ＶＰＰから抵抗分割により生成されるモニタ電圧が所定の電圧まで上昇したときに低レベルに変化する。起動信号ＳＴＴＯＺの低レベルへの変化に応答して、起動制御信号ＯＩＮＺは低レベルに設定され、起動制御信号ＯＩＰＸは高レベルに設定される。これにより、スイッチＳＷ３はオフする。スイッチＳＷ３のオフにより、昇圧電圧線ＶＯＯは、内部電源線ＶＩＮおよび電源線ＶＤＤから切り離される。
【００６６】
図４に示した電圧検出回路ＶＯＯＤＥＴ１は、起動信号ＳＴＴＯＺが低レベルに変化してから昇圧電圧ＶＯＯが所定の電圧に上昇するまで昇圧イネーブル信号ＶＯＯＥＮＺを高レベルに保持する（図９（ｑ））。図６に示したポンピング回路ＶＯＯＰＭＰは、昇圧イネーブル信号ＶＯＯＥＮＺが高レベルの期間、ポンピング動作を実施する。これにより、昇圧電圧ＶＯＯは上昇する（図９（ｒ））。
【００６７】
昇圧電圧ＶＰＰが所定の電圧まで上昇すると、昇圧イネーブル信号ＶＰＰＥＮＺは低レベルに変化する（図９（ｓ））。ポンピング回路ＶＰＰＰＭＰは、昇圧イネーブル信号ＶＰＰＥＮＺの低レベルへの変化に応答してポンピング動作を停止する。これ以降、昇圧電圧ＶＰＰに応じてポンピング回路ＶＰＰＰＭＰが動作または停止し、昇圧電圧ＶＰＰは、一定の電圧に保持される。同様に、昇圧電圧ＶＯＯが所定の電圧まで上昇すると、昇圧イネーブル信号ＶＯＯＥＮＺは低レベルに変化する（図９（ｔ））。ポンピング回路ＶＯＯＰＭＰは、昇圧イネーブル信号ＶＯＯＥＮＺの低レベルへの変化に応答してポンピング動作を停止する。これ以降、昇圧電圧ＶＯＯに応じてポンピング回路ＶＯＯＰＭＰが動作または停止し、昇圧電圧ＶＯＯは、一定の電圧に保持される。
【００６８】
以上、この実施形態では、電源の投入時に昇圧電圧ＶＰＰ、ＶＯＯ、ＶＰＰＧおよび内部電源電圧ＶＩＮを、一時的に外部電源電圧ＶＤＤと等しくすることで、ｐＭＯＳトランジスタのｐｎ接合に基板電流が流れることを防止できる。特に、基板（ｎ形ウエル領域ＮＷ）に昇圧電圧ＶＰＰまたはＶＰＰＧが供給されるｐＭＯＳトランジスタのｐｎ接合に基板電流が流れることを防止できる。この結果、ｐＭＯＳトランジスタを含む内部回路の電源の投入時の誤動作を防止でき、半導体メモリＭＥＭの誤動作を防止できる。スイッチＳＷ１−３のＣＭＯＳトランスファーゲートにより、昇圧電源線ＶＰＰ、ＶＯＯおよび内部電源線ＶＩＮを電源線ＶＤＤに接続することで、昇圧電圧ＶＰＰ、ＶＯＯ、ＶＰＰＧおよび内部電源電圧ＶＩＮを、電源電圧ＶＤＤと確実に等しくできる。
【００６９】
図１０は、別の実施形態における半導体デバイスの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体デバイスは、擬似ＳＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、図１のパワーオン制御部２０および内部電源制御部２２の代わりにパワーオン制御部２０Ａおよび内部電源制御部２２Ａを有している。また、半導体メモリＭＥＭは、パワーダウン制御部３２を有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。
【００７０】
半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図８に示したシステムＳＹＳに搭載される。
【００７１】
パワーダウン制御部３２は、低レベルのチップイネーブル信号ＣＥ２を外部端子を介して受けている間、ローパワー信号ＵＬＰＺを高レベルに活性化する。ローパワー信号ＵＬＰＺは、パワーオン制御部２０Ａおよび内部電源制御部２２Ａ等に供給される。パワーダウン制御部３２は、高レベルのチップイネーブル信号ＣＥ２を受けている間、ローパワー信号ＵＬＰＺを低レベルに非活性化する。高レベルのローパワー信号ＵＬＰＺにより、半導体メモリＭＥＭは、動作モードを通常動作モードＮＲＭから低消費電力モードＰＤに移行する。チップイネーブル信号ＣＥ２は、半導体メモリＭＥＭを低消費電力モードＰＤに設定するための制御信号であり、図８に示したＣＰＵまたはメモリコントローラＭＣＮＴから出力される。チップイネーブル信号ＣＥ２は、コマンド信号ＣＭＤとして扱われてもよい。
【００７２】
図１１は、図１０に示したパワーオン制御部２０Ａの例を示している。図２と同じ要素については、詳細な説明は省略する。パワーオン制御部２０Ａは、図２に示した起動信号生成回路ＳＴＴＰＧＥＮ１、ＳＴＴＯＧＥＮ１の代わりに起動信号生成回路ＳＴＴＰＧＥＮ２、ＳＴＴＯＧＥＮ２を有している。起動信号生成回路ＳＴＴＰＧＥＮ２、ＳＴＴＯＧＥＮ２は、ＯＲ回路が３入力になっていることを除き、図２に示した起動信号生成回路ＳＴＴＰＧＥＮ１、ＳＴＴＯＧＥＮ１と同じである。パワーオン制御部２０Ａのその他の構成は、パワーオン制御部２０と同じである。
【００７３】
ＯＲ回路は、追加された入力端子でローパワー信号ＵＬＰＺを受ける。起動信号生成回路ＳＴＴＰＧＥＮ２は、高レベルのローパワー信号ＵＬＰＺを受けているとき、起動信号ＳＴＴＰＺを高レベルに保持する。同様に、起動信号生成回路ＳＴＴＯＧＥＮ２は、高レベルのローパワー信号ＵＬＰＺを受けているとき、起動信号ＳＴＴＯＺを高レベルに保持する。
【００７４】
図１２は、図１０に示した内部電源制御部２２Ａの例を示している。図３と同じ要素については、詳細な説明は省略する。内部電源制御部２２Ａは、図３のバッファＢＵＦ１、ＢＵＦ３、電圧検出回路ＶＰＰＤＥＴ１、ＶＯＯＤＥＴ１および電圧生成回路ＶＰＰＧＧＥＮ１の代わりにバッファＢＵＦ６、ＢＵＦ７、電圧検出回路ＶＰＰＤＥＴ２、ＶＯＯＤＥＴ２および電圧生成回路ＶＰＰＧＧＥＮ２を有している。バッファＢＵＦ６、ＢＵＦ７はＡＮＤ回路である。
【００７５】
バッファＢＵＦ６は、ローパワー信号ＵＬＰＺの論理を反転した信号と起動信号ＳＴＴＰＺとを受け、演算結果を起動制御信号ＤＰＮＺ、ＰＯＮＺとして出力する。バッファＢＵＦ７は、ローパワー信号ＵＬＰＺの論理を反転した信号と起動信号ＳＴＴＯＺとを受け、演算結果を起動制御信号ＯＩＮＺとして出力する。ローパワー信号ＵＬＰＺが高レベルの間、起動制御信号ＤＰＮＺ、ＰＯＮＺ、ＯＩＮＺは低レベルに保持され、起動制御信号ＤＰＰＸ、ＰＯＰＸ、ＯＩＰＸは高レベルに保持される。これにより、低消費電力モードＰＤ中に、図６に示したスイッチＳＷ１、ＳＷ２、ＳＷ３はオフする。
【００７６】
低消費電力モードＰＤ中、起動信号ＳＴＴＰＺは高レベルに保持されるため、内部電圧イネーブル信号ＶＩＮＥＮＺも高レベルに保持される。図６に示したレギュレータＶＩＮＲＧＬは、高レベルの内部電圧イネーブル信号ＶＩＮＥＮＺを受けてオフする。以上より、低消費電力モードＰＤ中に、昇圧電圧線ＶＰＰ、ＶＯＯおよび内部電源線ＶＩＮは、電源線ＶＤＤから切り離される。
【００７７】
電圧検出回路ＶＰＰＤＥＴ２は、ローパワー信号ＵＬＰＺが高レベルの期間、昇圧イネーブル信号ＶＰＰＥＮＺを低レベルに保持する。電圧検出回路ＶＯＯＤＥＴ２は、ローパワー信号ＵＬＰＺが高レベルの期間、昇圧イネーブル信号ＶＯＯＥＮＺを低レベルに保持する。これにより、低消費電力モードＰＤ中に、図６に示したポンピング回路ＶＰＰＰＭＰ、ＶＯＯＰＭＰによる昇圧電圧ＶＰＰ、ＶＯＯの生成動作が禁止される。
【００７８】
電圧生成回路ＶＰＰＧＧＥＮ２は、ローパワー信号ＵＬＰＺが高レベルの期間、昇圧電圧線ＶＰＰＧを電源線ＶＤＤに強制的に接続する。ローパワー信号ＵＬＰＺが低レベルの期間（通常動作モード）の内部電源制御部２２Ａの動作は、図３に示した内部電源制御部２２の動作と同じである。
【００７９】
図１３は、図１２に示した電圧検出回路ＶＰＰＤＥＴ２、ＶＯＯＤＥＴ２の例を示している。電圧検出回路ＶＰＰＤＥＴ２は、バッファＢＵＦ４のＮＯＲゲートの一方の入力を、接地線ＶＳＳではなくローパワー信号線ＵＬＰＺに接続している。電圧検出回路ＶＰＯＯＤＥＴ２は、バッファＢＵＦ５のＮＯＲゲートの一方の入力を、接地線ＶＳＳではなくローパワー信号線ＵＬＰＺに接続している。これにより、ローパワー信号ＵＬＰＺが高レベルの期間、昇圧イネーブル信号ＶＰＰＥＮＺ、ＶＯＯＥＮＺは、低レベルに固定される。電圧検出回路ＶＰＰＤＥＴ２、ＶＯＯＤＥＴ２のその他の構成は、図４に示した電圧検出回路ＶＰＰＤＥＴ１、ＶＯＯＤＥＴ１と同じである。
【００８０】
図１４は、図１２に示した電圧生成回路ＶＰＰＧＧＥＮ２の例を示している。電圧生成回路ＶＰＰＧＧＥＮ２のレベルコンバータＬＶＬＣ３は、ＯＲ回路を介して起動信号ＳＴＴＰＺまたはローパワー信号ＵＬＰＺを受ける。これにより、ローパワー信号ＵＬＰＺが高レベルの期間、トランジスタＰ１がオンし、トランジスタＰ２がオフする。昇圧電圧線ＶＰＰＧは、電源線ＶＤＤに接続される。電圧生成回路ＶＰＰＧＧＥＮ２のその他の構成は、図５に示した電圧生成回路ＶＰＰＧＧＥＮ１と同じである。
【００８１】
図１５は、図１０に示した半導体メモリＭＥＭの低消費電力モードＰＤ時の動作の例を示している。電源の投入時の動作は、図９と同じである。図９と同じ動作については、詳細な説明は省略する。
【００８２】
図８に示したＣＰＵまたはメモリコントローラＭＣＮＴは、半導体メモリＭＥＭを通常動作モードＮＲＭから低消費電力モードＰＤに移行するときに、チップイネーブル信号ＣＥ２を高レベルから低レベルに変化させる(図１５(ａ））。チップイネーブル信号ＣＥ２の低レベルへの変化により、ローパワー信号ＵＬＰＺは、高レベルに変化する(図１５（ｂ））。なお、システムＳＹＳは、低消費電力モードＰＤ中に、電源電圧ＶＤＤ（１．８Ｖ）を半導体メモリＭＥＭに供給し続ける。図１１に示した電源検出回路ＶＤＤＤＥＴは、起動信号ＳＴＴＤＸを高レベルに保持する。図１１に示した参照電圧生成回路ＲＥＦＧＥＮは、高レベルの起動信号ＳＴＴＤＸを受け、参照電圧ＶＲＥＦを出力し続ける。
【００８３】
高レベルのローパワー信号ＵＬＰＺにより起動信号ＳＴＴＰＺ、ＳＴＴＯＺは、高レベルに変化する(図１５（ｃ、ｄ））。内部電圧イネーブル信号ＶＩＮＥＮＺの波形は、起動信号ＳＴＴＰＺの波形と同じである。
【００８４】
高レベルのローパワー信号ＵＬＰＺにより昇圧イネーブル信号ＶＰＰＥＮＺ、ＶＯＯＥＮＺは、低レベルに固定される(図１５(ｅ、ｆ）)。これにより、図６に示したポンピング回路ＶＰＰＰＭＰ、ＶＯＯＰＭＰは、昇圧電圧ＶＰＰ、ＶＯＯの生成動作を停止する。高レベルのローパワー信号ＵＬＰＺにより、起動制御信号ＤＰＮＺ、ＰＯＮＺ、ＯＩＮＺは低レベルに保持され（図１５（ｇ、ｈ））、起動制御信号ＤＰＰＸ、ＰＯＰＸ、ＯＩＰＸは高レベルに保持される（図１５（ｉ、ｊ））。スイッチＳＷ１−３は、オフし続けるため、昇圧電圧ＶＰＰ、ＶＯＯおよび内部電源電圧ＶＩＮは、徐々に接地電圧ＶＳＳまで低下する(図１５（ｋ、ｌ））。
【００８５】
図１４に示した電圧生成回路ＶＰＰＧＧＥＮ２は、ローパワー信号ＵＬＰＺが高レベルの間、昇圧電圧線ＶＰＰＧを電源線ＶＤＤに接続する。昇圧電圧ＶＰＰＧは、低消費電力モードＰＤ中に電源電圧ＶＤＤに保持される（図１５（ｍ））。これにより、図１２に示したレベルコンバータＬＶＬＣ１−２と、レベルコンバータＬＶＬＣ１−２の出力にそれぞれ接続されたインバータとを、低消費電力モードＰＤ中に正常に動作できる。具体的には、インバータから高レベルＶＰＰＧの起動制御信号ＤＰＰＸ、ＰＯＰＸ、ＯＩＰＸを確実に出力できる。この結果、図６に示したスイッチＳＷ１−３を確実にオフできる。
【００８６】
図６に示したスイッチＳＷ１のｐＭＯＳトランジスタＰ４は、低消費電力モードＰＤ中に、ソースで電源電圧ＶＤＤを受け、基板で昇圧電圧ＶＰＰＧ（＝ＶＤＤ）を受けている。昇圧電圧ＶＰＰＧを電源電圧ＶＤＤに設定することで、スイッチＳＷ１のｐＭＯＳトランジスタＰ４のｐｎ接合に順方向電圧が掛かることを防止でき、基板電流が流れることを防止できる。
【００８７】
図１４に示したｐＭＯＳトランジスタＰ１、Ｐ２の基板は、昇圧電圧線ＶＰＰＧに接続されている。低消費電力モードＰＤ中に昇圧電圧線ＶＰＰＧを電源電圧ＶＤＤに設定することで、ソースに電源電圧ＶＤＤが供給されるｐＭＯＳトランジスタＰ１のｐｎ接合に順方向電圧が掛かることを防止でき、基板電流が流れることを防止できる。これに対して、トランジスタＰ１の基板が昇圧電圧線ＶＰＰに接続されていると、低消費電力モードＰＤ中にトランジスタＰ１のｐｎ接合に順方向電圧が掛かり、基板電流が流れてしまう。以上より、低消費電力モードＰＤ中に基板電流が流れることを防止することで、半導体メモリＭＥＭの誤動作を防止できる。さらに、スタンバイ電流が増加することを防止できる。
【００８８】
ＣＰＵまたはメモリコントローラＭＣＮＴは、半導体メモリＭＥＭを低消費電力モードＰＤから通常動作モードＮＲＭに移行するときに、チップイネーブル信号ＣＥ２を低レベルから高レベルに変化させる(図１５(ｎ））。チップイネーブル信号ＣＥ２の高レベルへの変化により、ローパワー信号ＵＬＰＺは、低レベルに変化する(図１５（ｏ））。
【００８９】
通常動作モードＮＲＭに戻ったとき、昇圧電圧ＶＰＰ、ＶＯＯは、接地電圧ＶＳＳである。図１１に示した起動信号生成回路ＳＴＴＰＧＥＮ２、ＳＴＴＯＧＥＮ２のコンパレータＣＯＭＰ１−２は、高レベルを出力する。このため、起動信号ＳＴＴＰＺ、ＳＴＴＯＺは、高レベルに維持される（図１５（ｐ、ｑ））。起動信号ＳＴＴＰＺ、ＳＴＴＯＺの高レベルおよびローパワー信号ＵＬＰＺの低レベルにより、起動制御信号ＤＰＮＺ、ＰＯＮＺ、ＯＩＮＺは高レベルに変化し（図１５（ｒ、ｓ））、起動制御信号ＤＰＰＸ、ＰＯＰＸ、ＯＩＰＸは低レベルに変化する（図１５（ｔ、ｕ））。これにより、図６に示したスイッチＳＷ１−３はオンし、昇圧電源線ＶＰＰ、ＶＯＯおよび内部電源電圧ＶＩＮは、電源電圧ＶＤＤまで上昇する（図１５（ｖ、ｗ））。これ以降の動作は、図９の（ｋ）以降の動作と同じである。
【００９０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、電圧生成回路ＶＰＰＧＧＥＮ２およびスイッチＳＷ１−３のｐＭＯＳトランジスタの基板に昇圧電圧ＶＰＰＧを供給することで、低消費電力モードＰＤ中にこれ等回路が誤動作することを防止できる。具体的には、電圧生成回路ＶＰＰＧＧＥＮ２およびスイッチＳＷ１−３のｐＭＯＳトランジスタのｐｎ接合に基板電流が流れることを防止でき、ラッチアップが発生することを防止できる。低消費電力モードＰＤ中、電源電圧ＶＤＤが半導体メモリＭＥＭに常に供給されている。このため、ラッチアップ対策は重要である。
【００９１】
図１６は、別の実施形態における半導体デバイスの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体デバイスは、擬似ＳＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、図１のパワーオン制御部２０、内部電源制御部２２および内部電源生成部２４の代わりにパワーオン制御部２０Ｂ、内部電源制御部２２Ｂおよび内部電源生成部２４Ｂを有している。この半導体メモリＭＥＭは、昇圧電圧ＶＯＯを生成する機能を有していない。半導体メモリＭＥＭのその他の構成は、図１と同じである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図８に示したシステムＳＹＳに搭載される。
【００９２】
図１７は、図１６に示したパワーオン制御部２０Ｂの例を示している。パワーオン制御部２０Ｂは、図２に示したパワーオン制御部２０から起動信号生成回路ＳＴＴＯＧＥＮ１を削除している。パワーオン制御部２０Ｂのその他の構成は、図２に示したパワーオン制御部２０と同じである。
【００９３】
図１８は、図１６に示した内部電源制御部２２Ｂの例を示している。内部電源制御部２２Ｂは、図３に示した内部電源制御部２２から電圧検出回路ＶＯＯＤＥＴ１、バッファＢＵＦ３およびレベルコンバータＬＶＬＣ２を削除している。このため、内部電源制御部２２Ｂは、図３に示した起動制御信号ＯＩＮＺ、ＯＩＰＸおよび昇圧イネーブル信号ＶＯＯＥＮＺを生成しない。内部電源制御部２２Ｂのその他の構成は、図３に示した内部電源制御部２２と同じである。
【００９４】
図１９は、図１６に示した内部電源生成部２４Ｂの例を示している。内部電源生成部２４Ｂは、図６に示した内部電源生成部２４からポンピング回路ＶＯＯＰＭＰおよびスイッチＳＷ３を削除している。内部電源線ＶＩＮは、スイッチＳＷ２に直接接続されている。内部電源生成部２４Ｂのその他の構成は、図６に示した内部電源生成部２４と同じである。
【００９５】
この実施形態では、半導体メモリＭＥＭの電源の投入時の動作は、図９から昇圧電圧ＶＯＯ、起動信号ＳＴＴＯＺ、起動制御信号ＯＩＮＺおよび昇圧イネーブル信号ＶＯＯＥＮＺの波形を除くことで示される。
【００９６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、昇圧電圧ＶＯＯが生成されない半導体メモリＭＥＭにおいても、ｐＭＯＳトランジスタを含む内部回路の電源の投入時の誤動作を防止でき、半導体メモリＭＥＭの誤動作を防止できる。
【００９７】
図２０は、別の実施形態における半導体デバイスの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体デバイスは、擬似ＳＲＡＭ等の半導体メモリＭＥＭである。半導体メモリＭＥＭは、図１０のパワーオン制御部２０Ａ、内部電源制御部２２Ａおよび内部電源生成部２４の代わりにパワーオン制御部２０Ｃ、内部電源制御部２２Ｃおよび図１６に示した内部電源生成部２４Ｂを有している。この半導体メモリＭＥＭは、図１６に示した半導体メモリＭＥＭと同様に、昇圧電圧ＶＯＯを生成する機能を有していない。半導体メモリＭＥＭのその他の構成は、図１０と同じである。
【００９８】
半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図８に示したシステムＳＹＳに搭載される。
【００９９】
図２１は、図２０に示したパワーオン制御部２０Ｃの例を示している。パワーオン制御部２０Ｃは、図１１に示したパワーオン制御部２０Ａから起動信号生成回路ＳＴＴＯＧＥＮ２を削除している。パワーオン制御部２０Ｃのその他の構成は、図１１に示したパワーオン制御部２０Ａと同じである。
【０１００】
図２１２は、図２０に示した内部電源制御部２２Ｃの例を示している。内部電源制御部２２Ｃは、図１２に示した内部電源制御部２２Ａから電圧検出回路ＶＯＯＤＥＴ２、バッファＢＵＦ７およびレベルコンバータＬＶＬＣ２を削除している。このため、内部電源制御部２２Ｃは、図１２に示した起動制御信号ＯＩＮＺ、ＯＩＰＸおよび昇圧イネーブル信号ＶＯＯＥＮＺを生成しない。内部電源制御部２２Ｃのその他の構成は、図１２に示した内部電源制御部２２Ａと同じである。
【０１０１】
この実施形態では、半導体メモリＭＥＭの電源の投入時の動作は、図９から昇圧電圧ＶＯＯ、起動信号ＳＴＴＯＺ、起動制御信号ＯＩＮＺおよび昇圧イネーブル信号ＶＯＯＥＮＺの波形を除くことで示される。また、半導体メモリＭＥＭの低消費電力モードＰＤ時の動作は、図１５から昇圧電圧ＶＯＯ、起動信号ＳＴＴＯＺおよび昇圧イネーブル信号ＶＯＯＥＮＺの波形を除くことで示される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１０２】
図２３は、別の実施形態における半導体デバイスＳＥＭＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体デバイスＳＥＭＩは、図９に示したＣＰＵ、メモリコントローラＭＣＮＴ、ＦＣＮＴ、フラッシュメモリＦＬＡＳＨのいずれかである。半導体デバイスＳＥＭＩは、図１６に示したクロックバッファ１０、パワーオン制御部２０Ｂ、内部電源制御部２２Ｂおよび内部電源生成部２４Ｂと、入力バッファ４０、出力バッファ４２および内部回路４４とを有している。
【０１０３】
半導体デバイスＳＥＭＩは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体デバイスＳＥＭＩは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体製品として設計されてもよい。
【０１０４】
入力バッファ４０は、外部端子を介して入力信号ＳＩＮを受け、受けた信号を内部回路４４に出力する。出力バッファ４２は、内部回路から出力される信号を出力信号ＳＯＵＴとして外部端子に出力する。パワーオン制御部２０Ｂ、内部電源制御部２２Ｂおよび内部電源生成部２４Ｂは、図１７、図１８および図１９と同じである。
【０１０５】
内部回路４４は、図７と同じレイアウト構造を有している。半導体デバイスＳＥＭＩの電源の投入時の動作は、昇圧電圧ＶＯＯに関連する信号がないことを除き、図９と同じである。
【０１０６】
なお、半導体デバイスＳＥＭＩが、昇圧電圧ＶＯＯを使用するとき、パワーオン制御部２０Ｂ、内部電源制御部２２Ｂおよび内部電源生成部２４Ｂの代わりに、図１に示したパワーオン制御部２０、内部電源制御部２２および内部電源生成部２４が設けられる。半導体デバイスＳＥＭＩが、低消費電力モードＰＤを有するとき、パワーオン制御部２０Ｂおよび内部電源制御部２２Ｂの代わりに、図２０に示したパワーオン制御部２０Ｃおよび内部電源制御部２２Ｃが設けられる。半導体デバイスＳＥＭＩが、昇圧電圧ＶＯＯを使用し、かつ低消費電力モードＰＤを有するとき、パワーオン制御部２０Ｂ、内部電源制御部２２Ｂおよび内部電源生成部２４Ｂの代わりに、図１０に示したパワーオン制御部２０Ａ、内部電源制御部２２Ａおよび内部電源生成部２４が設けられる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１０７】
なお、上述した示した実施形態は、擬似ＳＲＡＭ等の半導体メモリＭＥＭに適用する例について述べた。しかし、例えば、ＤＲＡＭや不揮発性メモリに適用してもよい。
【０１０８】
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
外部電圧を昇圧することで第１昇圧電圧を生成し前記第１昇圧電圧を内部回路に供給する第１昇圧回路を有する半導体デバイスにおいて、
電源投入時に前記外部電圧を前記第１昇圧回路の出力に供給し、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１昇圧回路の出力に供給する第１回路を含むこと
を特徴とする半導体デバイス。
（付記２）
前記第１回路は、ＣＭＯＳトランスファーゲートを含むこと
を特徴とする付記１に記載の半導体デバイス。
（付記３）
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１回路が制御されること
を特徴とする付記１に記載の半導体デバイス。
（付記４）
電源投入時に前記外部電圧に追従する基板電位が前記第１回路に供給されること
を特徴とする付記１乃至付記３の何れか一に記載の半導体デバイス。
（付記５）
前記第１回路に基板電位を供給する基板電位生成回路を含み、
前記基板電位生成回路は、
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号のレベルを変換するレベルコンバータと、
前記レベルコンバータの出力に基づいて、前記外部電圧と前記昇圧電圧との何れか一方を選択する選択回路と
を備えることを特徴とする付記１乃至付記３の何れか一に記載の半導体デバイス。
（付記６）
前記選択回路は、
前記内部回路が低消費電力モードにあるときは、前記外部電圧を選択すること
を特徴とする付記５に記載の半導体デバイス。
（付記７）
前記第１回路を制御する第１制御回路を含み、
前記第１制御回路は、
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号のレベルを変換するレベルコンバータと、
前記レベルコンバータの出力を論理演算する論理回路と
を備えることを特徴とする付記１乃至付記６の何れか一に記載の半導体デバイス。
（付記８）
前記第１昇電圧よりも低い第２昇圧電圧を生成し前記第２昇圧電圧を前記内部回路に供給する第２昇圧回路を含み、
電源投入時に前記外部電圧を前記第２昇圧回路の出力に供給し、前記外部電圧が所定電圧になったときに前記第２昇圧電圧を前記第２昇圧回路の出力に供給する第２回路を含むこと
を特徴とする付記１乃至付記７の何れか一に記載の半導体デバイス。
（付記９）
前記第１回路は前記外部電圧が供給される外部電圧線に接続され、
前記第２回路は前記第１回路を介して前記外部電圧線に接続されること
を特徴とする付記８に記載の半導体デバイス。
（付記１０）
前記第２回路は、ＣＭＯＳトランスファーゲートであること
を特徴とする付記８又は付記９に記載の半導体デバイス。
（付記１１）
前記ＣＭＯＳトランスファーゲートはｐＭＯＳトランスファーゲートを含む
を特徴とする付記２又は付記１０に記載の半導体デバイス。
（付記１２）
ｎＭＯＳトランスファーゲートを更に備え、
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて前記ｐＭＯＳトランジスタを制御する第１制御信号を生成する第１制御回路と、
前記起動制御信号に基づいて前記ｎＭＯＳトランジスタを制御する第２制御信号を生成する第２制御回路と
を備えること特徴とする付記１１に記載の半導体デバイス。
（付記１３）
外部電圧が昇圧された第１昇圧電圧が供給される内部回路を含む半導体デバイスにおいて、
電源投入時に前記外部電圧を前記第１昇圧電圧の第１電源線に供給するとともに、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする半導体デバイス。
（付記１４）
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする付記１３に記載の半導体デバイス。
（付記１５）
電源投入時に前記外部電圧に追従する基板電位を基板に供給すること
を特徴とする付記１４又は至付記１５に記載の半導体デバイス。
（付記１６）
コントローラと、
前記コントローラからの制御信号に基づいて制御される半導体デバイスと、
を含み、
前記半導体デバイスは、
外部電圧が昇圧された第１昇圧電圧が供給される内部回路を含み、
電源投入時に前記外部電圧を前記第１昇圧電圧の第１電源線に供給するとともに、前記外部電圧が所定電圧になったときに前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とするシステム。
（付記１７）
前記外部電圧が前記所定電圧になったことを検知して生成される起動制御信号に基づいて、前記第１昇圧電圧を前記第１電源線に供給すること
を特徴とする付記１６に記載のシステム。
（付記１８）
電源投入時に前記外部電圧に追従する基板電位を前記半導体デバイスの基板に供給すること
を特徴とする付記１６又は至付記１７に記載のシステム。
（付記１９）
前記ＣＰＵは低消費電力モードを設定する制御信号を前記半導体デバイスに供給し、
前記制御信号に基づいて、
前記内部回路が低消費電力モードにあるときは、前記半導体デバイスの基板に外部電圧を供給すること
を特徴とする付記１６乃至付記１８に記載のシステム。
【０１０９】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【０１１０】
【図１】一実施形態における半導体デバイスを示している。
【図２】図１に示したパワーオン制御部の例を示している。
【図３】図１に示した内部電源制御部の例を示している。
【図４】図３に示した電圧検出回路の例を示している。
【図５】図３に示した電圧生成回路の例を示している。
【図６】図１に示した内部電源生成部の例を示している。
【図７】図１に示したメモリコア内のトランジスタのレイアウトの例を示している。
【図８】図１に示した半導体メモリの電源の投入時の動作の例を示している。
【図９】図１に示した半導体メモリが搭載されるシステムの例を示している。
【図１０】別の実施形態における半導体デバイスの例を示している。
【図１１】図１０に示したパワーオン制御部の例を示している。
【図１２】図１０に示した内部電源制御部の例を示している。
【図１３】図１２に示した電圧検出回路の例を示している。
【図１４】図１２に示した電圧生成回路の例を示している。
【図１５】図１０に示した半導体メモリの低消費電力モード時の動作の例を示している。
【図１６】別の実施形態における半導体デバイスの例を示している。
【図１７】図１６に示したパワーオン制御部の例を示している。
【図１８】図１６に示した内部電源制御部の例を示している。
【図１９】図１６に示した内部電源生成部の例を示している。
【図２０】別の実施形態における半導体デバイスの例を示している。
【図２１】図２０に示したパワーオン制御部の例を示している。
【図２２】図２０に示した内部電源制御部の例を示している。
【図２３】別の実施形態における半導体デバイスの例を示している。
【符号の説明】
【０１１１】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥コマンドデコーダ；１６‥モードレジスタ；１８‥コア制御部；２０、２０Ａ、２０Ｂ、２０Ｃ‥パワーオン制御部；２２、２２Ａ、２２Ｂ、２２Ｃ‥内部電源制御部；２４、２４Ｂ‥内部電源生成部；２６‥データ入出力バッファ；２８‥データ制御部；３０‥メモリコア；３２‥パワーダウン制御部；４０‥入力バッファ；４２‥出力バッファ；４４‥内部回路；ＤＰＮＺ、ＤＰＰＸ‥起動制御信号；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；ＬＶＬＣ１−３‥レベルコンバータ；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＯＩＮＺ、ＯＩＰＸ‥起動制御信号；ＰＯＮＺ、ＰＯＰＸ‥起動制御信号；ＲＥＦＧＥＮ‥参照電圧生成回路；ＳＥＭＩ‥半導体デバイス；ＳＴＴＯＺ、ＳＴＴＰＺ‥起動信号；ＳＴＴＯＧＥＮ１−２、ＳＴＴＰＧＥＮ１−２‥起動信号生成回路；ＳＷ１−３‥スイッチ；ＳＹＳ‥システム；ＵＬＰＺ‥ローパワー信号；ＶＤＤ‥外部電源電圧；ＶＤＤＤＥＴ‥電源検出回路；ＶＩＮＲＧＬ‥レギュレータ；ＶＯＯ‥昇圧電圧；ＶＯＯＤＥＴ１−２‥電圧検出回路；ＶＯＯＰＭＰ‥ポンピング回路；ＶＰＰ、ＶＰＰＧ‥昇圧電圧；ＶＰＰＤＥＴ１−２‥電圧検出回路；ＶＰＰＧＧＥＮ１−２‥電圧生成回路；ＶＰＰＰＭＰ‥ポンピング回路
【図１】
2010135015.tif 000003
【図２】
2010135015.tif 000004
【図３】
2010135015.tif 000005
【図４】
2010135015.tif 000006
【図５】
2010135015.tif 000007
【図６】
2010135015.tif 000008
【図７】
2010135015.tif 000009
【図８】
2010135015.tif 000010
【図９】
2010135015.tif 000011
【図１０】
2010135015.tif 000012
【図１１】
2010135015.tif 000013
【図１２】
2010135015.tif 000014
【図１３】
2010135015.tif 000015
【図１４】
2010135015.tif 000016
【図１５】
2010135015.tif 000017
【図１６】
2010135015.tif 000018
【図１７】
2010135015.tif 000019
【図１８】
2010135015.tif 000020
【図１９】
2010135015.tif 000021
【図２０】
2010135015.tif 000022
【図２１】
2010135015.tif 000023
【図２２】
2010135015.tif 000024
【図２３】
2010135015.tif 000025