(57)【要約】【課題】  両極特性電界効果型トランジスタ及び半導体集積回路装置に関し、作製時ではなく使用時に極性を制御することにより、ＦＥＴに種々の機能を持たせる。【解決手段】  基板上に設けたチャネル領域上に前記チャネル領域のキャリア濃度を制御するゲート電極を設けるとともに、前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段を設ける。【選択図】          図１
2010135471.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けたチャネル領域と、
前記チャネル領域上に設けられて前記チャネル領域のキャリア濃度を制御するゲート電極と、
前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段と
を有する両極特性電界効果型トランジスタ。
【請求項２】
前記チャネル領域がグラファイト薄膜或いはカーボンナノチューブのいずれかからなる請求項１に記載の両極特性電界効果型トランジスタ。
【請求項３】
前記極性を変更する電圧印加手段が、前記チャネル領域の前記ゲート電極を設けた面と反対側の面に設けた第２ゲート電極である請求項１または２に記載の両極特性電界効果型トランジスタ。
【請求項４】
前記基板が、前記第２ゲート電極を構成する請求項１乃至３のいずれか１項に記載の両極特性電界効果型トランジスタ。
【請求項５】
前記極性を変更する電圧印加手段が、前記ゲート電極に対して容量結合或いは抵抗結合のいずれかで結合した電圧源である請求項１または２に記載の両極特性電界効果型トランジスタ。
【請求項６】
請求項１乃至５のいずれか１項に記載の両極特性電界効果型トランジスタを同一基板上に複数個配置し、前記複数個の両極特性電界効果型トランジスタの内の少なくとも２個を接続して所定回路機能を持たせるとともに、前記少なくとも２個の両極特性電界効果型トランジスタの内の１個の両極特性電界効果型トランジスタの極性と、残りの他の両極特性電界効果型トランジスタの極性とが互いに異なるように前記電圧印加手段を制御する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は両極特性電界効果型トランジスタ及び半導体集積回路装置に関するものであり、例えば、チャネル領域をグラフェン等のグラファイト薄膜で構成した両極性を示す電界効果型トランジスタの極性を制御するための構成に関するものである。
【背景技術】
【０００２】
シリコン半導体は微細化により集積度を向上させることにより、多様な機能を一つのチップ内に組み込むことができるようになった。しかし、近年、加工技術の限界および発熱のため、集積規模に上限が見えてきた。
【０００３】
これまでのシリコン集積回路装置は、ＣＭＯＳインバータという単一の機能を持った部品を数多く組み合わせることにより多種多様な機能を実現してきた。一方、個々の部品に機能を持たせることにより、同一の機能を少数の部品で実現するという「機能化デバイス」というアプローチが存在する。
【０００４】
このようなアプローチによる集積回路装置では、部品数が少ないため高速且つ低消費電力で動作し、また、同一の部品数を仮定した場合にはより多くの機能を集積化できるというメリットがある。
【０００５】
このような機能化の一つとして、これまで、シリコン以外の材料を用いたトランジスタが種々研究されてきている。その内、ペンタセンに代表される各種有機半導体材料、カーボンナノチューブやグラフェンといったカーボン系材料で作製した電界効果型トランジスタ（ＦＥＴ）が両極性を持つことが知られている。
【０００６】
例えば、有機半導体材料を用いたＦＥＴにおいては、物理的な電圧制御層をチャネルに接して配置することにより有機半導体ＦＥＴのしきい値電圧を制御する方法が提案されている（例えば、特許文献１参照）。
【０００７】
一方、本発明者はグラフェンをチャネル領域とするＦＥＴを試作して両極特性を確認している。図１６は、本発明者等が作製したグラフェンチャネルＦＥＴのドレイン電流−ゲート電圧特性（伝達特性）図である。あるゲート電圧値を境としてドレイン電流の変化する向きが逆になる。このような特性は「両極性」特性と呼ばれている。
【０００８】
図１６の場合、ゲート電圧が−５Ｖ以上のときはｎチャネル型ＦＥＴとして働き、−５Ｖ以下のときはｐチャネル型ＦＥＴとして働く。なお、グラフェンの作製方法としては、基板上に直接化学気相成長法などを用い成長する方法（例えば、特許文献２或いは特許文献３参照）や、グラファイト結晶から剥がしたグラフェン膜を貼り付ける方法、カーボンナノチューブの先端部に成長したグラフェンシートを絶縁基板に転写する方法などが知られている。
【特許文献１】特開２００５−２６８７２１号公報
【特許文献２】特開平０７−００２５０８号公報
【特許文献３】特開平０８−２６０１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、これまではこの「両極性」が積極的に活用されることはなく、ＦＥＴはｎチャネル型或いはｐチャネル型のいずれかの領域の一方のみで使われており、「機能化デバイス」というアプローチが有効に活用されていないのが現状である。
【００１０】
また、上記の特許文献１の場合には、ＦＥＴの極性は作製時に決定され、以後、変更されることはないため、使用時にはＦＥＴはｎチャネル型あるいはｐチャネル型のいずれかの極性でのみ動作するだけで、両極特性が生かされていないという問題がある。
【００１１】
したがって、本発明は、作製時ではなく使用時に極性を制御することにより、ＦＥＴに種々の機能を持たせることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一観点からは、基板上に設けたチャネル領域と、前記チャネル領域上に設けられて前記チャネル領域のキャリア濃度を制御するゲート電極と、前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段とを有する両極特性電界効果型トランジスタが提供される。
【００１３】
また、本発明の別の観点からは、上述の両極特性電界効果型トランジスタを同一基板上に複数個配置し、前記複数個の両極特性電界効果型トランジスタの内の少なくとも２個を接続して所定回路機能を持たせるとともに、前記少なくとも２個の両極特性電界効果型トランジスタの内の１個の両極特性電界効果型トランジスタの極性と、残りの他の両極特性電界効果型トランジスタの極性とが互いに異なるように前記電圧印加手段を制御する半導体集積回路装置が提供される。
【発明の効果】
【００１４】
開示の両極特性電界効果型トランジスタ及び半導体集積回路装置によれば、使用中に制御入力によって極性を切り替えることによって単体トランジスタに機能を持たせることができる。それによって、集積回路装置の高機能化、低消費電力化、高速化、チップ面積の低減による小型化と低価格化に寄与するところが大きい。
【発明を実施するための最良の形態】
【００１５】
ここで、図１乃至図４を参照して、本発明の実施の形態の両極特性電界効果型トランジスタを説明する。図１は、本発明の実施の形態の両極特性電界効果型トランジスタの概略的断面図であり、バックゲート電極を兼ねる基板１１上に第２ゲート絶縁膜となるＳｉＯ２膜等の絶縁膜１２を形成し、この絶縁膜１２上にグラフェン膜１３を形成する。
【００１６】
このグラフェン膜の形成方法としては、公知の各種の方法を用いる。例えば、基板１１上に直接化学気相成長法などを用い成長する方法や、グラファイト結晶からはがしたグラフェン膜を貼り付ける方法、カーボンナノチューブの先端部に成長したグラフェンシートを絶縁基板に転写する方法を用いる。
【００１７】
次いで、グラフェン膜１３の両端部に、Ｔｉ／Ａｕ構造等からなるソース電極１４及びドレイン電極１５を設ける。次いで、全面にＨｆＯ２膜等からなる第１ゲート絶縁膜１６を形成し、その上にＴｉ／Ａｕ構造等からなるトップゲート電極１７を設けることにより両極特性電界効果型トランジスタの基本的構成が完成する。
【００１８】
なお、基板１１の裏面にはＴｉ／Ａｕ構造等のコンタクト電極１８を設けておく。この本発明の実施の形態の両極特性電界効果型トランジスタで特徴的なのは、２つのゲート電極を備えていることである。
【００１９】
図２は、両極特性電界効果型トランジスタの伝達特性図であり、ここでは、トップゲート及びバックゲートに同時に電圧をかけた場合の特性を示している。このとき、トップゲートからの電界とバックゲートからの電界の和の電界に相当する電荷がチャネル中に誘起される。
【００２０】
即ち、バックゲート電圧をＶc 、バックゲート容量をＣｂ、トップゲート電圧をＶｇ，トップゲート容量をＣｔとすると、全体の電荷Ｑは：
Ｑ＝Ｃｂ・Ｖｃ＋Ｃｔ・Ｖｇ
となる。例えば、バックゲートに正の電界をかけ、トップゲートに負の電界をかけた場合、全体としては打ち消され、電荷は誘起しない。この現象を利用すれば、一方のゲートによる伝達特性を他方のゲートにより制御することが可能となる。
【００２１】
図３は、トップゲートの伝達特性のバックゲート電圧Ｖｃ依存性の説明図であり、ここではバックゲート電圧Ｖｃによるトップゲートの伝達特性のシフトの様子を模式的に示している。図をよく見ると、トップゲートの伝達特性の極性が、バックゲート電圧によって反転する領域が正側及び負側の２か所あることがわかる（図の点線内）。
【００２２】
図４は、本発明の実施の形態の両極特性電界効果型トランジスタのシンボル図である。
ここでは、入力信号Ｖｉｎはトップゲートに接続し、制御信号Ｖｃはバックゲートに接続している。もちろん、逆に、バックゲートにＶｉｎを入力し、トップゲートに制御信号Ｖｃを入力しても動作可能である。
【００２３】
本発明の実施の形態においては、基板１１は、ｐ型Ｓｉ基板やｎ型Ｓｉ基板等の半導体基板を用いても良いし、ＳＵＳ基板等の金属基板を用いても良い。さらには、ガラス基板やサファイア基板等の絶縁基板を用いても良い。
【００２４】
但し、絶縁基板を用いる場合には、絶縁基板上にバックゲート電極を設ければ良く、複数の両極特性電界効果型トランジスタを集積化した場合には、各両極特性電界効果型トランジスタに対する制御信号Ｖｃを独立して印加することができる。また、Ｓｉ基板の表面に絶縁膜を形成した絶縁性基板を用いる場合にも、絶縁膜上に各両極特性電界効果型トランジスタに対して別個のバックゲートを設けても良い。
【００２５】
また、上記の実施の形態においては、ゲート絶縁膜に接する側のゲート電極材料の仕事関数は特に考慮していないため、例えば、Ｔｉを用いている。しかし、ゲート絶縁膜に接する側のゲート電極材料の仕事関数を考慮することによって伝達特性をより制御することができる。
【００２６】
さらに、第１ゲート絶縁膜及び第２ゲート絶縁膜を構成する材料或いは膜厚は任意であり、動作速度や耐圧等の必要とする電気的特性に応じて任意に選択すれば良い。
【００２７】
また、上述の説明においては、両極特性を制御するために、バックゲートを設けているが、両極特性の制御手段はバックゲートに限られるものではない。例えば、バックゲートを設けない両極特性電界効果型トランジスタの単一のゲート電極に対して、制御電圧Ｖｃと入力信号Ｖｉｎとを容量結合或いは抵抗結合により並列接続して印加しても良い。
【実施例１】
【００２８】
以上を前提として、次に、図５及び図６を参照して本発明の実施例１の両極特性グラフェンチャネルＦＥＴを説明する。図５は本発明の実施例１の両極特性グラフェンチャネルＦＥＴの構成説明図であり、図５（ａ）は概略的平面図であり、図５（ｂ）は図５（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００２９】
まず、厚さが、例えば、０．６ｍｍ（＝６００μｍ）のｐ型シリコン基板２１上に熱酸化法により厚さが、例えば、３００ｎｍのＳｉＯ２膜２２を形成する。なお、このＳｉＯ２膜２２の膜厚は任意であるが、後述する工程においてグラフェン膜を干渉を利用して視覚的に確認し易くするためには３００ｎｍ或いは９０ｎｍ等の膜厚が好適となる。
【００３０】
次いで、ＳｉＯ２膜２２上に、４層以下、例えば、２層の厚さのグラフェン膜を形成する。ここでは、成膜方法としては、グラファイト結晶から粘着テープを用いて剥離したグラフェン膜を貼り付ける。
【００３１】
次いで、グラフェン膜を例えば、フォトリソグラフィ法と酸素イオンエッチング法により１０μｍ×１０μｍの大きさにパターニングすることによって島状グラフェン膜２３とし、互いを素子分離する。
【００３２】
次いで、フォトリソグラフィ法によりソース・ドレイン電極形成領域となる例えば、５０μｍ×１０μｍの開口部を設けたレジストパターン（図示は省略）を形成したのち、厚さが、例えば、１０ｎｍのＴｉ膜２４及び厚さが、例えば、５０ｎｍのＡｕ膜２５を真空蒸着法により順次堆積する。
【００３３】
次いで、レジストパターンとともにレジストパターン上に堆積したＴｉ／Ａｕ膜をリフトオフにより除去することによって、Ｔｉ／Ａｕ膜構造のソース電極２６及びドレイン電極２７を形成する。なお、ソース電極２６とドレイン電極２７との間隔は、例えば、５μｍとする。
【００３４】
次いで、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって、厚さが、例えば、５０ｎｍのＨｆＯ２膜２８を形成してゲート絶縁膜とする。この場合のＨｆＯ２膜２８の膜厚は任意であるが、厚くなれば高い駆動電圧が必要になり、薄い場合にはピンホール等の発生による絶縁耐圧の低下を招くので精度の高い成膜工程が必要になる。
【００３５】
次いで、ソース・ドレイン電極の形成工程と同様なリフトオフ工程を用いて、例えば、厚さが、例えば、１０ｎｍＴｉ膜２９と厚さが、例えば、５０ｎｍのＡｕ膜３０との積層構造からなり、幅が例えば、１μｍのトップゲート電極３１を形成する。
【００３６】
以降は、適宜に配線工程を行った後、ｐ型シリコン基板２１の裏面に厚さが、例えば、１０ｎｍのＴｉ膜３２及び厚さが、例えば、５０ｎｍのＡｕ膜３３を真空蒸着法により順次堆積させてＴｉ／Ａｕ構造のバックゲート電極３４を形成する。なお、実効的なバックゲートはｐ型シリコン基板２１であり、バックゲートに対するゲート絶縁膜はＳｉＯ２膜２２となる。
【００３７】
図６は、作製した両極特性グラフェンチャネルＦＥＴの極性制御特性の説明図である。
図６に示すように、バックゲート電極３４に印加する制御電圧Ｖｃを−２０Ｖにした場合には、ＦＥＴはｎチャネル型として働く。一方、制御電圧Ｖｃを−４０Ｖにした場合には、ＦＥＴはｐチャネル型として働くことが確認された。
【００３８】
このように、素子作製後に制御人力Ｖc によってＦＥＴの極性を切り替えることが可能となった。なお、図６から明らかなように、両極特性を制御するためには制御電圧Ｖｃに大きな電圧が必要であるとともに、ドレイン電流の変調量は小さい。
【００３９】
前者については、バックゲートに対するゲート絶縁膜となるＳｉＯ２膜２２の厚さが３００ｎｍと厚いことによるものであるので、このＳｉＯ２膜を薄くすれば制御電圧Ｖｃをより小さくすることができる。後者については、グラフェンチャネルのキャリア移動度が約５００ｃｍ2 ／Ｖ・ｓと低いことが原因であり、今後のプロセス技術の進歩により改善が可能である。
【００４０】
以上説明したように、本発明の実施例１の両極特性グラフェンチャネルＦＥＴにおいては、バックゲート電極に印加する制御電圧Ｖｃを制御することによって、ＦＥＴの導電型をｐチャネル型或いはｎチャネル型に任意に制御することができる。
【実施例２】
【００４１】
次に、図７を参照して、本発明の実施例２の両極特性グラフェンチャネルＦＥＴを説明するが、基本的な製造工程及び素子サイズは上記の実施例１と同様であるので構造のみ説明する。図７は、本発明の実施例２の両極特性グラフェンチャネルＦＥＴの概略的断面図であり、ｐ型シリコン基板２１上に熱酸化によりＳｉＯ２膜２２を形成したのち、厚さが、例えば、５０ｎｍのＴｉ膜からなるバックゲート電極３５をリフトオフ法により形成する。
【００４２】
次いで、例えば、ＳｉＯ２膜からなるバックゲート絶縁膜３６を堆積したのち、上記の実施例１と同様野工程により、島状グラフェン膜２３、ソース電極２６、ドレイン電極２７、ＨｆＯ２膜からなるゲート絶縁膜２８、トップゲート電極３１を順次形成する。以降は、適宜に配線工程を行うことによって、本発明の実施例２の両極特性グラフェンチャネルＦＥＴの基本構成が完成する。
【００４３】
この本発明の実施例２においては、バックゲートをＦＥＴ毎に分離した埋め込みゲートとして形成しているので、素子間分離が可能である。したがって、ＦＥＴ毎に任意の導電チャネル型のＦＥＴとして動作させることができるので任意の基本回路を構成することが可能になり、この基本回路を適宜組み合わせることによって集積回路の作製が可能になる。
【実施例３】
【００４４】
次に、図８を参照して、本発明の実施例３の両極特性グラフェンチャネルＦＥＴを説明するが、基本的な製造工程及び素子サイズは上記の実施例１と同様であるので構造のみ説明する。図８は、本発明の実施例３の両極特性グラフェンチャネルＦＥＴの概略的断面図であり、ｐ型シリコン基板２１上に熱酸化によりＳｉＯ２膜２２を形成したのち、島状グラフェン膜２３、ソース電極２６、ドレイン電極２７、ＨｆＯ２膜からなるゲート絶縁膜２８、例えば、Ｔｉ／Ａｕ構造のゲート電極３７を順次形成する。
【００４５】
以降は、適宜に配線工程を行うことによって、本発明の実施例３の両極特性グラフェンチャネルＦＥＴの基本構成が完成する。この時、ゲート電極３７に対して、制御電圧Ｖｃと入力信号Ｖｉｎとが容量結合により並列に接続されるように所定の配線を形成する。
【００４６】
この本発明の実施例３においては、バックゲートを用いることなく、単一のゲート電極に対して、制御電圧Ｖｃと入力信号Ｖｉｎとを容量結合により並列に接続するだけであるので、製造工程が簡素化されるとともに、ＦＥＴ毎に任意に特性を制御することができる。
【実施例４】
【００４７】
次に、図９を参照して、本発明の実施例４の両極特性グラフェンチャネルＦＥＴを説明するが、基本的な製造工程及び素子サイズは上記の実施例１と同様であるので構造のみ説明する。図９は、本発明の実施例４の両極特性グラフェンチャネルＦＥＴの概略的断面図であり、ｐ型シリコン基板２１上に熱酸化によりＳｉＯ２膜２２を形成したのち、島状グラフェン膜２３、ソース電極２６、ドレイン電極２７、ＨｆＯ２膜からなるゲート絶縁膜２８、例えば、Ｔｉ／Ａｕ構造のゲート電極３７を順次形成する。
【００４８】
以降は、適宜に配線工程を行うことによって、本発明の実施例３の両極特性グラフェンチャネルＦＥＴの基本構成が完成する。この時、ゲート電極３７に対して、制御電圧Ｖｃと入力信号Ｖｉｎとが抵抗結合により並列に接続されるように所定の配線を形成する。
【００４９】
この本発明の実施例４においては、バックゲートを用いることなく、単一のゲート電極に対して、制御電圧Ｖｃと入力信号Ｖｉｎとを抵抗結合により並列に接続するだけであるので、製造工程が簡素化されるとともに、ＦＥＴ毎に任意に特性を制御することができる。
【実施例５】
【００５０】
次に、図１０を参照して、本発明の実施例５の両極特性グラフェンチャネルＦＥＴを用いたソース接地回路を説明する。図１０（ａ）は、本発明の実施例５の両極特性グラフェンチャネルＦＥＴを用いたソース接地回路の回路図であり、両極特性グラフェンチャネルＦＥＴのソースを接地するとともに、ドレインを抵抗Ｒを介して高電圧源ＶＨに接続する。
【００５１】
図１０（ｂ）は、バックゲートに印加する制御電圧Ｖｃをハイレベルにした場合のソース接地回路の伝達特性図であり、制御電圧Ｖc がハイレベルの場合にはｎチャネル型ＦＥＴとして動作するので、インバータとしての伝達特性を示す。一方、図１０（ｃ）は、バックゲートに印加する制御電圧Ｖｃをローレベルにした場合のソース接地回路の伝達特性図であり、制御電圧Ｖｃがローレベルの場合にはｐ型ャネル型ＦＥＴとして動作するので、増幅器としての伝達特性を示す。
【００５２】
このように、一個の両極特性グラフェンチャネルＦＥＴと一個の抵抗との簡単な基本回路により、制御電圧Ｖｃを制御することによって異なった伝達特性を得ることができるので、この基本回路を用いることによって各種の多機能化が可能になる。
【実施例６】
【００５３】
次に、図１１を参照して、本発明の実施例６の位相変調器を説明するが、この位相変調器は上記の本発明の実施例６のソース接地回路の応用例である。図１１は、本発明の実施例６の位相変調器の回路構成図と、入出力特性の説明図であり、制御電圧Ｖｃとしてディジタルデータを用い、入力信号Ｖｉｎとしてアナログ正弦波を印加する。図に示すように、ディジタルデータに応じて位相が１８０°異なる正弦波が得られる。
【００５４】
このように、本発明の実施例６においては、本発明の両極特性グラフェンチャネルＦＥＴを用いることにより２値の位相変調器が一つの両極特性グラフェンチャネルＦＥＴと一つの抵抗からなる簡単な基本回路によって実現することができる。
【実施例７】
【００５５】
次に、図１２を参照して、本発明の実施例７の基本ゲート回路を説明する。図１２（ａ）は、本発明の実施例７の基本ゲート回路の回路構成図であり、２つの両極特性グラフェンチャネルＦＥＴを２段縦積みにして一方を正電源に、他方を接地電位に接続し、入力端子を共通にしたいわゆるＣＭＯＳインバータの配置とする。なお、図１２（ｂ）は基本ゲート回路のシンボル図である。
【００５６】
ここで、一方のトランジスタＦＥＴ１に対する制御電圧Ｖｃ１をハイレベルとしてｎチャネル型ＦＥＴとして動作させ、他方のトランジスタＦＥＴ２に対する制御電圧Ｖｃ２をローレベルとしてｐチャネル型ＦＥＴとして動作させる。このような制御電圧の設定により通常のＣＭＯＳと同じインバータ（反転）動作をする。
【００５７】
逆に、Ｖｃ１をローレベル、Ｖｃ２をハイレベルに設定すると、ＦＥＴ１はｐチャネル型ＦＥＴ、ＦＥＴ２はｎチャネル型ＦＥＴとなり、反転せずにそのまま信号を伝える。このような特性を有する基本ゲート回路は各種のディジタル回路に応用することができる。
【実施例８】
【００５８】
次に、図１３及び図１４を参照して、本発明の実施例８の二入力基本ゲート回路を説明する。図１３（ａ）は、本発明の実施例８の二入力基本ゲート回路の回路構成図であり、図１３（ｂ）は二入力基本ゲート回路のシンボル図である。
【００５９】
図１４は、本発明の実施例８の二入力基本ゲート回路の真理値表であり、図１４（ａ）は、Ｖｃ１をハイレベル、Ｖｃ２をローレベルに設定した場合の真理値表であり、図１４（ｂ）は、Ｖｃ１をローレベル、Ｖｃ２をハイレベルに設定した場合の真理値表である。
【００６０】
図１４（ａ）から明らかなように、Ｖｃ１をハイレベル、Ｖｃ２をローレベルに設定した場合には、通常のＣＭＯＳ回路と同様、ＮＯＲ動作を行う。逆に、Ｖｃ１をローレベル、Ｖｃ２をハイレベルに設定した場合には極性が反対になり、図１４（ｂ）から明らかなようにＡＮＤ動作を行う。
【００６１】
このように、ある演算結果によってデータの和をとるか積をとるか切り替えるといった論理動作は、従来はプログラミングによってしか実現できなかった。しかし、本発明の両極特性グラフェンチャネルＦＥＴを用いることにより単一のゲート回路でハードウェア的に実現することが可能になる。
【実施例９】
【００６２】
次に、図１５を参照して、本発明の実施例９の８通りの論理動作を行う論理回路を説明する。図１５（ａ）は、本発明の実施例９の論理回路の回路構成図であり、図１５（ｂ）は論理回路の真理値表である。図１５（ａ）に示すように、本発明の実施例９の論理回路は、実施例７の基本ゲート回路を３つ、実施例８の二入力基本ゲート回路を１つ組み合わせることによって構成する。
【００６３】
図１５（ａ）において前段の一方の基本ゲート回路からの出力Ａ′は、バックゲートに加える制御入力Ｄ１，Ｄ２の値により、Ａ又はＡ否定（真理値表においては”Ａバー”で表示）のいずれかとなる。前段の他方の基本ゲート回路からの出力Ｂ′も同様である。
【００６４】
中段に設けた二入力基本ゲート回路からの出力Ｃ′は二入力基本ゲート回路のバックゲートに加える制御入力Ｄ５，Ｄ６の値によりＡ′とＢ′のＮＯＲまたＡＮＤのいずれかとなる。最後に、後段に設けた基本ゲート回路からの出力Ｃは、基本ゲート回路のバックゲートに加える制御入力Ｄ７，Ｄ８の値によりＣ′またはＣ′の否定のいずれかとなる。
【００６５】
図１５（ｂ）は、以上の入出力の制御入力依存性を纏めた真理値表であり、各バックゲートに加える８つの制御信号Ｄ１〜Ｄ８により８通りの論理動作が可能になることが分かる。
【００６６】
なお、上記の各実施例においては、チャネル領域をグラフェン膜で形成しているが、グラフェン膜に限られるものではなく、カーボンナノチューブをチャネル領域に用いても良いものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態の両極特性電界効果型トランジスタの概略的断面図である。
【図２】両極特性電界効果型トランジスタの伝達特性図である。
【図３】トップゲートの伝達特性のバックゲート電圧Ｖｃ依存性の説明図である。
【図４】本発明の実施の形態の両極特性電界効果型トランジスタのシンボル図である。
【図５】本発明の実施例１の両極特性グラフェンチャネルＦＥＴの構成説明図である。
【図６】作製した両極特性グラフェンチャネルＦＥＴの極性制御特性の説明図である。
【図７】本発明の実施例２の両極特性グラフェンチャネルＦＥＴの概略的断面図である。
【図８】本発明の実施例３の両極特性グラフェンチャネルＦＥＴの概略的断面図である。
【図９】本発明の実施例４の両極特性グラフェンチャネルＦＥＴの概略的断面図である。
【図１０】本発明の実施例５の両極特性グラフェンチャネルＦＥＴを用いたソース接地回路の説明図である。
【図１１】本発明の実施例６の位相変調器の説明図である。
【図１２】本発明の実施例７の基本ゲート回路の説明図である。
【図１３】本発明の実施例８の二入力基本ゲート回路の説明図である。
【図１４】本発明の実施例８の二入力基本ゲート回路の真理値表である。
【図１５】本発明の実施例９の８通りの論理動作を行う論理回路の説明図である。
【図１６】グラフェンチャネルＦＥＴの伝達特性図である。
【符号の説明】
【００６８】
１１  基板
１２  絶縁膜
１３  グラフェン膜
１４  ソース電極
１５  ドレイン電極
１６  第１ゲート絶縁膜
１７  トップゲート電極
１８  コンタクト電極
２１  ｐ型シリコン基板
２２  ＳｉＯ２膜
２３  島状グラフェン膜
２４  Ｔｉ膜
２５  Ａｕ膜
２６  ソース電極
２７  ドレイン電極
２８  ＨｆＯ２膜
２９  Ｔｉ膜
３０  Ａｕ膜
３１  トップゲート電極
３２  Ｔｉ膜
３３  Ａｕ膜
３４  バックゲート電極
３５  バックゲート電極
３６  バックゲート絶縁膜
３７  ゲート電極
【図１】
2010135471.tif 000003
【図２】
2010135471.tif 000004
【図３】
2010135471.tif 000005
【図４】
2010135471.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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