【手続補正書】
【提出日】平成17年2月10日(2005.2.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のフラッシュメモリセルから構成されるデータの消去や書き込みのなされる記憶単位群を備え、前記記憶単位群から読み出されるデータのうちの所定数のエラーを検出・訂正可能であって、前記記憶単位群へのデータの変更をした際、前記記憶単位群のデータが所望の記憶状態になっているか否か検査の結果、所望の記憶状態にできなかったエラーがあり、かつこのエラーが前記所定数の範囲内に収まっているとき、前記記憶単位群に対して正常な記憶状態になっているとして処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項２】
複数のフラッシュメモリセルから構成されるメモリクラスタと、前記メモリクラスタを構成する、少なくとも１以上のメモリセクタとを備え、
前記メモリセクタから読み出されるデータのうち、ｎ個（ｎ≧１）のメモリセルに起因するエラーを検出・訂正可能であって、前記メモリクラスタを消去し、前記メモリクラスタの消去状態を検査し、消去できなかったメモリセルをｍ個以上（２≦ｍ≦ｎ＋１）含むメモリセクタが１つ以上ある、あるいは消去できなかったメモリセルをｍ個以上（２≦ｍ≦ｎ＋１）含むメモリセクタが１つ以上ある可能性がある、と判断すると、前記メモリクラスタに対して正常な消去が行なえなかった、と処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項３】
前記ｍは２であることを特徴とする請求項２記載のエラー訂正可能なフラッシュメモリシステム。
【請求項４】
複数のフラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、少なくとも１以上のメモリセクタとを備え、
前記メモリセクタから読み出されるデータのうち、ｎシンボル（ｎ≧１、１シンボル＝ｋビット、ｋ≧２）エラーを検出・訂正可能であって、前記メモリクラスタを消去し、前記メモリクラスタの消去状態を検査し、エラーをｍシンボル以上（２≦ｍ≦ｎ＋１）含むメモリセクタが１つ以上ある、あるいはエラーをｍシンボル以上（２≦ｍ≦ｎ＋１）含むメモリセクタが１つ以上ある可能性がある、と判断すると、前記メモリクラスタに対して正常な消去が行なえなかった、と処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項５】
前記ｍは２であることを特徴とする請求項４記載のエラー訂正可能なフラッシュメモリシステム。
【請求項６】
複数のフラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、少なくとも１以上のメモリセクタと、
前記メモリセクタから読み出されるデータのエラーを検出・訂正するエラー検出・訂正ユニットとを備え、
前記メモリクラスタを消去し、前記メモリクラスタの消去状態を検査し、前記メモリクラスタに含まれる全てのメモリセクタそれぞれの消去エラー状況が所定の基準を満たすと正常に消去されたと処理するものであって、前記所定の基準は前記エラー検出・訂正ユニットで検出・訂正可能である消去エラー状況に含まれることを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項７】
複数のフラッシュメモリセルから構成されるメモリセクタを備え、前記メモリセクタから読み出されるデータのうち、ｎ個（ｎ≧１）のメモリセルに起因するエラーを検出・訂正可能であって、前記メモリセクタにデータを書き込み、前記メモリセクタの書き込み状態を検査し、書き込みできなかったメモリセルがｍ個以上（２≦ｍ≦ｎ＋１）ある、あるいは書き込みできなかったメモリセルがｍ個以上（２≦ｍ≦ｎ＋１）ある可能性がある、と判断すると、前記メモリセクタに対して正常な書き込みが行なえなかった、と処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項８】
前記ｍは２であることを特徴とする請求項７記載のエラー訂正可能なフラッシュメモリシステム。
【請求項９】
複数のフラッシュメモリセルから構成されるメモリセクタを備え、前記メモリセクタから読み出されるデータのうち、ｎシンボル（ｎ≧１、１シンボル＝ｋビット、ｋ≧２）エラーを検出・訂正可能であって、前記メモリセクタにデータを書き込み、前記メモリセクタの書き込み状態を検査し、エラーがｍシンボル以上（２≦ｍ≦ｎ＋１）ある、あるいはエラーがｍシンボル以上（２≦ｍ≦ｎ＋１）ある可能性がある、と判断すると、前記メモリセクタに対して正常な書き込みが行なえなかった、と処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項１０】
前記ｍは２であることを特徴とする請求項９記載のエラー訂正可能なフラッシュメモリシステム。
【請求項１１】
複数のフラッシュメモリセルから構成されるメモリセクタを備え、前記メモリセクタから読み出されるデータのうち、ｎビット（ｎ≧１）のエラーを検出・訂正可能であって、前記メモリセクタにデータを書き込み、前記メモリセクタの書き込み状態を検査し、エラーがｍビット以上（２≦ｍ≦ｎ＋１）あると判断すると、前記メモリセクタに対して正常な書き込みが行なえなかった、と処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項１２】
前記ｍは２であることを特徴とする請求項１１記載のエラー訂正可能なフラッシュメモリシステム。
【請求項１３】
複数のフラッシュメモリセルから構成されるメモリセクタと、
前記メモリセクタから読み出されるデータのエラーを検出・訂正するエラー検出・訂正ユニットとを備え、
前記メモリセクタにデータを書き込み、前記メモリセクタの書き込み状態を検査し、前記メモリセクタの書き込みエラー状況が所定の基準を満たすと正常に書き込みされたと処理するものであって、前記所定の基準は前記エラー検出・訂正ユニットで検出・訂正可能である書き込みエラー状況に含まれることを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項１４】
複数のフラッシュメモリセルから構成される情報データの消去や書き込みがなされる記憶単位群と、
前記記憶単位群に書き込まれている情報データを読み出し、エラーの検出を行うエラー検出ユニットと、
前記エラー検出ユニットで検出されたエラー数を数え、数えられたエラー数が、エラーチェックコードによって訂正可能な数で以下である場合に、データの変更処理が正常に行われたと判定するエラー判定部とを具備してなることを特徴とするフラッシュメモリシステム。
【請求項１５】
複数のフラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、少なくとも１以上のメモリセクタと、
前記メモリクラスタに書き込まれている情報データの消去を指令するフラッシュメモリ制御ユニットと、
メモリクラスタからデータを読み出して消去エラーを検出し、ｎ個（ｎはエラーチェックコードにより訂正可能な前記メモリセクタ内のメモリセルの数）以下のメモリセルに起因する消去エラーを有する情報データの訂正を行うエラー検出・訂正ユニットと、
一つのメモリセクタに含まれる消去エラーであったメモリセルの数を数え、各メモリセクタの不消去であったメモリセルの数がそれぞれｍ（２≦ｍ≦ｎ＋１）個以下で有れば、消去処理が正常に行われたと判定するエラー判定部と、
を具備してなることを特徴とするフラッシュメモリシステム。
【請求項１６】
複数のフラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、少なくとも１以上のメモリセクタと、
前記メモリクラスタに対して、書き込まれている情報データの消去を指令するフラッシュメモリ制御ユニットと、
メモリクラスタから読み出される情報データの消去エラーを検出し、ｎ｛ｎはエラーチェックコードにより訂正可能な前記メモリセクタ内のシンボルの数（１シンボル＝ｋビット、ｋ≧２）｝シンボル以下の情報データに起因する消去エラーの訂正を行うエラー検出・訂正ユニットと、
一つのメモリセクタに含まれる消去エラーであったシンボルの数を数えるカウンタユニットと、
各メモリセクタに含まれる消去エラーを含むシンボル数がそれぞれｍ（１≦ｍ≦ｎ）シンボル以下であれば、データの変更処理が正常に行われたとして処理するユニットと
を具備してなることを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項１７】
複数の外部フラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、１以上のメモリセクタと、
前記メモリセクタに対して、情報データの書き込みを指令するフラッシュメモリ制御ユニットと、
メモリクラスタから読み出される情報データのエラーを検出し、ｎ（ｎはエラーチェックコードにより訂正可能な前記メモリセクタ内のメモリセルの数）個以下のフラッシュメモリセルに起因する書き込みエラーの訂正を行うエラー検出・訂正ユニットと、
各メモリセクタに含まれる書き込み不良であったメモリセルの数を数え、各メモリセクタに含まれる書き込み不良であったメモリセルの数が、それぞれｎ個以下であれば、メモリセクタへのデータの書き込み処理が正常に行われたと判定するエラー判定部と、
を具備してなることを特徴とするフラッシュメモリシステム。
【請求項１８】
複数のフラッシュメモリセルから構成されるメモリセクタと、
前記メモリセクタに対して、情報データの書き込みを指令するフラッシュメモリ制御ユニットと、
メモリクラスタから読み出される情報データの書き込みエラーを検出し、ｎ｛ｎはエラーチェックコードにより訂正可能な前記メモリセクタ内のシンボルの数（１シンボル＝ｋビット、ｋ≧２）｝ビット以下の情報データに起因する書き込みエラーの訂正を行うエラー検出・訂正ユニットと、
前記検査ユニットが検出した書き込み不良を有するシンボル数を数え、各メモリセクタに含まれるエラーの数がそれぞれｍ（２≦ｍ≦ｎ＋１）シンボル以下で有れば、データの変更処理が正常に行われたと判定するエラー判定部と、
を具備してなることを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項１９】
複数の外部フラッシュメモリセルから構成されるメモリクラスタと、
前記メモリクラスタを構成する、少なくとも１以上のメモリセクタと、
前記メモリセクタに対して、情報データの書き込みを指令するフラッシュメモリ制御ユニットと、
メモリクラスタから読み出される情報データの書き込みエラーを検出し、ｎ（ｎはエラーチェックコードにより訂正可能な前記メモリセクタ内のビット数）ビット以下の情報データに起因する書き込みエラーの訂正を行うエラー検出・訂正ユニットと、
一つのメモリセクタに含まれる書き込みエラーが生じているビット数を数え、各メモリセクタに含まれる書き込み不良である情報データのビット数がそれぞれｍ（２≦ｍ≦ｎ＋１）ビット以下で有れば、データの書き込み処理が正常に行われたと判定するエラー判定部と
を具備してなることを特徴とするエラー訂正可能なフラッシュメモリシステム。
【請求項２０】
複数のフラッシュメモリセルを含み、電気的に変更可能なデータを記憶する記憶単位と、
前記記憶単位に記憶されたデータを読み出し、このデータを変更させるよう前記記憶単位を制御する制御回路と、
前記制御回路に含まれ、前記記憶単位に正しく変更されなかった失敗データの数をカウントするエラー判定部とを具備し、
前記失敗データの数が所定の数よりも大きくないとき、前記制御回路は、データの変更が正しくなされたことを意味するステータスデータを出力するフラッシュメモリシステム。
【請求項２１】
前記所定の数は１であることを特徴とする請求項２０記載のフラッシュメモリシステム。
【請求項２２】
前記記憶単位に記憶された各データのデータ長は１ビットであることを特徴とする請求項２０記載のフラッシュメモリシステム。
【請求項２３】
前記記憶単位に記憶された各データのデータ長は1ビットより長いことを特徴とする請求項２０記載のフラッシュメモリシステム。
【請求項２４】
データの消去や書き込みをなすよう構成された複数のフラッシュメモリセルをそれぞれ持つ記憶単位群と、
前記記憶単位群に書き込まれたデータ内、エラー検出ユニットによって検出されたエラーの数が、訂正可能な範囲内のエラーの数より大きくない場合に、データの変更が正常になされたと判定するエラー判定部とを具備してなることを特徴とするフラッシュメモリシステム。
【請求項２５】
データの消去や書き込みをなすよう構成された複数のフラッシュメモリセルを具備する記憶単位群と、
前記記憶単位群からデータを読み取ってエラーを検出するエラー検出ユニットと、
前記エラー検出ユニットによって検出されたエラーの数をカウントし、カウントされたエラーの数がエラーチェックコードによって訂正可能なエラーの数以下の場合、前記記憶単位群に対して行われたデータの変更が正常に行われたと判断するエラー判定部とを具備するフラッシュメモリシステム。
【請求項２６】
フラッシュメモリセルアレイと、
前記メモリセルアレイの指定部分のデータの消去、又は前記メモリセルアレイの与えられた部分へのデータの書き込みを行った後、前記メモリセルアレイの指定又は与えられた部分からデータを読み取り、前記メモリセルアレイの指定又は与えられた部分内にエラーが何個生じているかを検出可能な制御回路と、
前記消去又は書き込みの後で前記制御回路によって読み取られたデータに基づきエラーの数をカウントするカウンタと、
前記与えられた部分に書き込まれるデータに応じた
前記カウントされたエラーの数が、エラーチェックコードに従って訂正可能な数より小さい場合には、正しく消去又は書き込みがなされたという情報を出力するエラー判定部と、
前記メモリセルアレイの前記指定又は与えられた部分から読み取られたデータ内に存するエラーを訂正する、エラー検出・訂正ユニットとを具備し、
前記エラーチェックコードは、前記メモリセルアレイの与えられた部分に書き込まれるデータに応じて前記エラー判定部で生成され、前記メモリセルアレイの与えられた部分に書き込まれるデータと共に生成されたエラーチェックコードが書き込まれることを特徴とするフラッシュメモリシステム。
【請求項２７】
前記エラーの数は、エラーチェックコードに従って訂正可能な数である１個であることを特徴とする請求項２６記載のフラッシュメモリシステム。
【請求項２８】
前記メモリセルアレイに記憶されたデータは複数のシンボル（１シンボル＝ｋビット；ｋ＞０）に切り分けられ、
前記カウンタは、消去又は書き込みに失敗したビットが一つでもあるシンボルを、消去又は書き込みに失敗したシンボルとして数えることを特徴とする請求項２６に記載のフラッシュメモリシステム。
【請求項２９】
エラーチェックコードに従って訂正可能な前記エラーの数は１である請求項２８記載のフラッシュメモリシステム。
【請求項３０】
フラッシュメモリセルアレイと、
前記メモリセルアレイの指定部分からデータの消去、外部から入力された入力データ及び該入力データに対応するチェックコードの前記メモリセルアレイの与えられた部分への書き込み、前記メモリセルアレイの指定又は与えられた部分からのデータの読み取り、消去又は書き込みの後、前記前記メモリセルアレイの指定又は与えられた部分内にエラーが何個生じているかを検出可能な制御回路と、
前記消去又は書き込みの後で前記制御回路によって読み取られたデータに基づきエラーの数をカウントするカウンタと、
前記カウントされたエラーの数が、エラーチェックコードに従って訂正可能な数より小さい場合には、正しく消去又は書き込みされたという情報を出力するエラー判定部とを具備するフラッシュメモリシステムであって、
読み取り指示およびアドレスが前記フラッシュメモリシステムに入力されるとき、前記アドレスによってアドレスされた前記メモリセルアレイの一部分に記憶された入力データおよびチェックコードは、前記制御回路によって読み出され、修正されることなく外部に出力されるフラッシュメモリシステム。
【請求項３１】
前記エラーチェックコードにより訂正可能なエラーの数は１である請求項３０記載のフラッシュメモリシステム。
【請求項３２】
前記メモリセルアレイに記憶されたデータは複数のシンボル（１シンボル＝ｋビット；ｋ＞０）に切り分けられ、
前記カウンタは、消去又は書き込みに失敗したビットが一つでもあるシンボルを、消去又は書き込みに失敗したシンボルとして数えることを特徴とする請求項３０に記載のフラッシュメモリシステム。
【請求項３３】
前記エラーチェックコードに従って訂正可能なエラーの数は、１である請求項３２記載のフラッシュメモリシステム。
【請求項３４】
複数のフラッシュメモリセルから構成され、データの消去や書き込みのなされる記憶単位群に対して情報データの変更を行うステップと、
前記記憶単位群に対して行われた情報データの変更が正常に行われていないエラーの有無を検査するステップと、
検査の結果、エラーがあると判断された場合に、エラーの訂正が可能であれば、前記記憶単位群に対して行われたデータの変更が正常に行われたと判定するステップとを含むことを特徴とするフラッシュメモリシステムの制御方法。
【請求項３５】
複数のフラッシュメモリセルから構成されるデータの消去や書き込みのなされる記憶単位群に対して書き込まれているデータを消去するステップと、
前記データの消去が行われた記憶単位群のデータを読み込み、正常に消去が行われたかを検査するステップと、
前記検査の結果、正常に消去が行われていないと判定された場合、正常な消去が行われなかったエラーの数を数えるステップと、
数えられたエラーの数が訂正可能な数であれば、前記記憶単位群に対してデータの消去が正常に行われたと判定するステップとを含むことを特徴とするフラッシュメモリシステムの制御方法。