(57)【要約】【課題】低電圧ＳＲＡＭおよびレジスタファイルのためのセンス増幅器スキームを提供する。【解決手段】ＳＲＡＭのためのセンス増幅器スキームが開示される。本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさであり、ビット線の電圧レベルを維持し、ノイズ閾値制御回路は、センス増幅器出力のトリップ点を低くする。【選択図】図２
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【特許請求の範囲】
【請求項１】
センス増幅器回路であって、
ビット線と、
センス増幅器出力と、
ＮＭＯＳトランジスタを含み、前記ビット線に接続されるキーパ回路とを備え、前記キーパ回路は、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記ビット線の電圧レベルを維持し、前記センス増幅器回路は、
前記センス増幅器出力および前記ビット線に接続されるノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を低くし、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、センス増幅器回路。
【請求項２】
前記ＮＭＯＳトランジスタのゲートノードは電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは前記ビット線に接続される、請求項１に記載のセンス増幅器回路。
【請求項３】
前記ＮＭＯＳトランジスタのドレインノードは、ＰＭＯＳトランジスタを介して、前記電源供給ノードに接続される、請求項２に記載のセンス増幅器回路。
【請求項４】
前記ＮＭＯＳトランジスタのゲートノードおよびドレインノードは電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは、ＰＭＯＳトランジスタを介して、前記ビット線に接続される、請求項１に記載のセンス増幅器回路。
【請求項５】
前記ＮＭＯＳトランジスタのゲートノードとドレインノードとを接続することによりダイオードとして構成される前記ＮＭＯＳトランジスタのドレインノードは、ＰＭＯＳトランジスタを介して電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは前記ビット線に接続される、請求項１に記載のセンス増幅器回路。
【請求項６】
前記ＮＭＯＳトランジスタのソースノードは、ＰＭＯＳトランジスタを介して、電源供給ノードに接続され、前記ＮＭＯＳトランジスタのドレインノードは前記ビット線に接続され、前記ＮＭＯＳトランジスタのゲートノードは前記電源供給ノードに接続され、前記ＮＭＯＳトランジスタのゲートノードは前記ＮＭＯＳトランジスタの前記ソースノードに接続される、請求項１に記載のセンス増幅器回路。
【請求項７】
前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項１に記載のセンス増幅器回路。
【請求項８】
センス増幅器回路を有するメモリであって、前記センス増幅器回路は、
ビット線と、
センス増幅器出力と、
ＮＭＯＳトランジスタを含み、前記ビット線に接続されるキーパ回路とを備え、前記キーパ回路は、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記ビット線の電圧レベルを維持し、前記センス増幅器回路は、
前記センス増幅器出力に接続されるノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を制御し、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、メモリ。
【請求項９】
前記ＮＭＯＳトランジスタのゲートノードは電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは前記ビット線に接続される、請求項８に記載のメモリ。
【請求項１０】
前記ＮＭＯＳトランジスタのゲートノードおよびドレインノードは電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは、ＰＭＯＳトランジスタを介して、前記ビット線に接続される、請求項８に記載のメモリ。
【請求項１１】
前記ＮＭＯＳトランジスタのゲートノードとドレインノードとを接続することによりダイオードとして構成される前記ＮＭＯＳトランジスタのドレインノードは、ＰＭＯＳトランジスタを介して電源供給ノードに接続される、請求項８に記載のメモリ
【請求項１２】
前記ＮＭＯＳトランジスタのソースノードは、ＰＭＯＳトランジスタを介して、電源供給ノードに接続され、前記ＮＭＯＳトランジスタのドレインノードは前記ビット線に接続される、請求項８に記載のメモリ。
【請求項１３】
前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項８に記載のメモリ。
【請求項１４】
センス増幅器回路であって、
ビット線と、
センス増幅器出力と、
電源供給電圧を有する電源供給ノードと、
ＮＭＯＳトランジスタを含むキーパ回路とを備え、前記キーパ回路は、前記ビット線の電圧レベルを維持するために、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記ＮＭＯＳトランジスタのゲートノードは前記電源供給ノードに接続され、前記ＮＭＯＳトランジスタのソースノードは前記ビット線に接続され、前記センス増幅器回路は、
ノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を低くし、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、センス増幅器回路。
【請求項１５】
前記ＮＭＯＳトランジスタのドレインノードは、ＰＭＯＳトランジスタを介して前記電源供給ノードに接続される、請求項１４に記載のセンス増幅器回路。
【請求項１６】
前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項１４に記載のセンス増幅器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互参照
本願は、２００９年２月２６日に出願された米国仮出願６１／１５５，８０１の優先権を主張し、米国仮出願６１／１５５，８０１は全文が引用によって本明細書に援用される。
【０００２】
技術分野
本願は、一般に半導体装置に関するものであって、特にメモリアレイに関し、さらに詳細には、シングルエンド感知を用いてビットセル中のデータを感知するスタティックランダムアクセスメモリ（static random access memory）（ＳＲＡＭ）アレイおよび/またはレジスタファイルの設計および動作に関するものである。
【背景技術】
【０００３】
背景
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、通常、集積回路に用いられる。ＳＲＡＭセルの長所は、リフレッシュの必要なしに、データを保持できることである。ＳＲＡＭセルは異なる数のトランジスタを含んでいてもよく、よって、トランジスタの数によって、例えば、６−トランジスタ（６Ｔ）  ＳＲＡＭ、８−トランジスタ（８Ｔ）  ＳＲＡＭなどといわれることが多い。トランジスタは、一般に、データビットを保存するデータラッチを形成する。追加のトランジスタが加えられて、トランジスタへのアクセスを制御してもよい。ＳＲＡＭセルは、通常、ロウおよびカラムを有するアレイとして配列される。一般に、ＳＲＡＭセルの各ロウはワード線に接続され、使用中のＳＲＡＭセルが選択されるか否かを判断する。ＳＲＡＭセルの各カラムはビット線（または、一対のビット線）に接続され、データビットを選択されたＳＲＡＭセルに保存するか、または、選択されたＳＲＡＭセルから保存されたデータビットを読み取るのに用いられる。
【０００４】
レジスタファイルは、中央処理ユニット（central processing unit）（ＣＰＵ）中のプロセッサレジスタのアレイである。集積回路ベースのレジスタファイルは、通常、複数のポートを有する高速ＳＲＡＭにより実行される。このようなＳＲＡＭは、専用の読み取りおよび書き込みポートを有することにより識別されるのに対して、普通のマルチポートＳＲＡＭは、通常、同一ポートにより、書き込みおよび読み取りを実行する。
【０００５】
集積回路のスケールが減少するにつれて、集積回路の動作電圧が減少し、同様にメモリ回路の動作電圧も減少する。よって、ＳＲＡＭセルのデータビットをそれぞれいかに確実に読み取り、書き込むことができるかを評価するために用いられるＳＲＡＭセルの読み取りおよび書き込みマージンは減少する。スタティックノイズの存在により、縮小した読み取りおよび書き込みマージンは、読み取りおよび書き込みのそれぞれの動作時のエラーの可能性を増加させ得る。
【０００６】
メモリセルのシングルエンド感知では、プリチャージされたローカルビット線は、ビットセルに保存されるデータに応じて、プリチャージレベルで留まるか、接地レベルに放電される。セルがローカルビット線を放電するデータ値を有しない場合にローカルビット線が浮動状態に維持されているとき、パスゲート（あるカラム中の全セル）からの漏れが、低周波数動作中にローカルビット線をゼロまで放電し、これにより、誤認感知を生じる。この誤認感知問題を回避するため、弱い（小電流）プリチャージャ装置（つまり、「キーパ」回路）によりローカルビット線をVddで維持する。
【０００７】
図１は、従来のセンス増幅器回路１００を示す図であり、センス増幅器回路１００は、ＳＲＡＭアレイまたはレジスタファイルの一部となることができ、キーパ回路１０２を含む。ビットセルの電圧がキーパ１０２を超過して、正常な読み取り動作ができるように確保するため、キーパ１０２の素子の大きさは非常に重要である。回路１００は、ビット線、つまり、トップビット線１０８ａおよびボトムビット線１０８ｂに接続される。読み取り動作がない時、プリチャージャ１１０は、制御信号１１４に従って、ローカルビット線１０８ａおよび１０８ｂを高状態に充電する。図１に開示されるメモリの製造中は、パフォーマンスパラメータの許容可能な変動がある。プロセスコーナー（Process  corner）とは、望ましい最低のおよび/または最高のパフォーマンスパラメータを有する集積回路のことである。スキューコーナー（Skew  corner）とは、それらのサブ回路中の、望ましい最低のパフォーマンスパラメータおよび望ましい最高のパフォーマンスパラメータを両方とも有する集積回路のことである。低電圧、かつ、スキューコーナー（例えば、ビット線１０８ａまたは１０８ｂ中の遅いアレイトランジスタおよびキーパ１０２中の高速周辺トランジスタ）では、ビット線１０８ａまたは１０８ｂに接続されるビットセルは、このキーパ１０２を圧倒することができない。したがって、エラーなく動作させるための回路の望ましい最低の電源供給電圧、つまりVdd_minには制約がある。
【０００８】
低電圧下でこの回路１００を正常に作動させる一つの方法は、キーパ１０２の抵抗を増加させることであり、キーパトランジスタ１０４のチャンネル長さを増加させるか、または、幅を減少させることなどである。これは、キーパ１０２の電圧を、さらに容易に、ビット線１０８ａまたは１０８ｂに接続されるビットセルより小さくすることができる。しかし、この方法には、キーパトランジスタ１０４が占める面積のせいで、また、パスゲートからのリーク電流を提供して動作可能にするためにキーパ１０２に必要な電流レベルのせいで、限界がある。
【０００９】
低電圧下で回路１００を動作可能にするもう一つの方法は、ＮＡＮＤゲート１０６のトリップ点（trip  point）電圧を高くすることであり、トリップ点は、センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である。上述の目的を達成するため、例えば、ＮＡＮＤゲート１０６がＮＭＯＳおよびＰＭＯＳを備える時、ＮＡＮＤゲート１０６の値βを増加させることができ、ここで、βはWp/Wnの比率であり、WpおよびWnは、それぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート幅である。この比率βはＣＭＯＳ回路のトリップ点を決定する。しかし、トリップ点が高くなるので、これは回路１００が高状態電圧に近いノイズの影響を受けやすくなるようにする。例えば、ビット線１０８ａまたは１０８ｂに、高状態に近いノイズがある場合、出力電圧は、ＮＡＮＤゲート１０６のトリップ点より低いノイズによって低下する可能性があり、誤動作を導く。
【００１０】
したがって、ＳＲＡＭおよび/またはレジスタファイルの低電圧下でのローカルビット線の誤認感知を回避する方法が望まれている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、シングルエンド感知を用いてビットセル中のデータを感知するスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイおよび/またはレジスタファイルの設計および動作を提供し、上述の問題を改善することを目的とする。
【課題を解決するための手段】
【００１２】
概要
ＳＲＡＭのためのセンス増幅器スキームが開示される。本発明の一局面によると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路（または、センス増幅器レシーバ）とを含む。キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさであり、ビット線の電圧レベルを維持し、ノイズ閾値制御回路は、センス増幅器出力のトリップ点を低くする。トリップ点は、センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である。
【００１３】
一実施例中、キーパ回路中のＮＭＯＳトランジスタのゲートノードは電源供給ノードに接続され、そのソースノードはビット線に接続される。ＮＭＯＳトランジスタのドレインノードは、フィードバックＰＭＯＳトランジスタを介して電源供給ノードに接続されることができる。別の実施例中、ＮＭＯＳトランジスタのゲートおよびドレインノードは電源供給ノードに接続され、そのソースノードは、ＰＭＯＳトランジスタを介してビット線に接続される。さらに別の実施例中、ＮＭＯＳトランジスタのゲートノードとドレインノードとを接続することによりダイオードとして構成されるＮＭＯＳトランジスタのドレインノードは、ＰＭＯＳトランジスタを介して電源供給ノードに接続される。ＮＭＯＳトランジスタのソースノードは、ビット線に接続されることができる。
【００１４】
別の実施例中、ＮＭＯＳトランジスタのソースノードは、ＰＭＯＳトランジスタを介して電源供給ノードに接続され、そのドレインノードはビット線に接続される。ＮＭＯＳトランジスタのゲートノードは、ＮＭＯＳトランジスタの電源供給ノードまたはソースノードに接続されることができる。
【００１５】
一実施例中、ノイズ閾値制御回路（または、センス増幅器レシーバ）は、ハーフシュミットトリガ回路またはシュミットトリガ回路であることができる。しかし、記述される特定の実施例は、単に、本発明を実現する特定の方法を示すものであって、本発明の範囲を限定するものではない。当業者は他の代替的実現方法を理解する。
【００１６】
本発明の別の局面によると、メモリ回路はＳＲＡＭアレイを含み、本明細書で説明するセンス増幅器回路を含む。メモリ回路は、レジスタファイル、または別の回路、装置および/またはシステムの一部となることもできる。
【００１７】
本発明およびその利点をさらに完全に理解するために、添付の図面に関連してなされる以下の説明をここで参照する。
【発明の効果】
【００１８】
本発明は、低トリップ点を配置することにより、低い電源電圧下で、ビット線読み取り動作の実行時の誤認感知を回避することができる。
【図面の簡単な説明】
【００１９】
【図１】従来のセンス増幅器回路の概略図である。
【図２】本発明の一実施例に係るセンス増幅器回路の概略図である。
【図３】図２中の例示的なノイズ閾値制御回路２０６として用いられるハーフシュミットトリガ回路の概略図である。
【図４】（１）β＝３．３の先行技術の回路、（２）β＝１６．７の先行技術の回路、および、（３）β＝３．３の本発明の一実施例に係る本発明の回路に対して同じビット線勾配でセンス増幅器レシーバが切り換わるトリップ点または電圧を示すビット線読み取り／センス増幅器／読み取りの出力のグラフである。
【図５】（１）β＝３．３の先行技術の回路、（２）β＝１６．７の先行技術の回路、および、（３）β＝３．３の本発明の一実施例に係る本発明の回路に対するビット線勾配を示すビット線読み取り／センス増幅器／読み取りの出力のグラフであり、先行技術の回路と本発明の回路とはビット線電圧線が異なる。
【図６】本発明の一局面に係るセンス増幅器回路の別の実施例の概略図である。
【図７Ａ】本発明に係るセンス増幅器回路のさらに別の実施例の概略図である。
【図７Ｂ】図７Ａに示された実施例に係るセンス増幅器回路の変化例の概略図である。
【図８】本発明に係るセンス増幅器回路のさらに別の実施例の概略図である。
【発明を実施するための形態】
【００２０】
詳細な説明
現時点で好ましい実施例の回路を以下で詳細に説明する。しかし、本発明が幅広い種類の特定の文脈で実施できる多くの適用可能な概念を提供することが理解されよう。記載される特定の実施例は、単に例示であり、本発明の範囲を限定するものではない。当業者は、代替的な実現例を理解する。
【００２１】
図２は、本発明の一実施例に係るセンス増幅器回路２００の概略図である。センス増幅器回路２００は、キーパ回路２０２を有する。回路２００は、ビット線、つまり、トップビット線２０８ａおよびボトムビット線２０８ｂに接続される。読み取り動作がない時、プリチャージャ２１０は制御信号２１４に従って、ローカルビット線２０８ａおよび２０８ｂを高状態に充電する。
【００２２】
さらに、キーパ回路２０２は、ＮＭＯＳトランジスタ２０４と、ノイズ抵抗ＮＡＮＤゲート２０６とを有する。この特定の例中、キーパ回路２０２中のＮＭＯＳトランジスタ２０４のゲートノードは、電源供給ノードに接続され、そのソースノードはビット線に接続される。ＮＭＯＳトランジスタ２０４のドレインノードは、ＰＭＯＳトランジスタを介して電源供給ノードに接続される。ＮＭＯＳトランジスタ２０４は、ビット線読み取り電圧がVdd-VT（VTはトランジスタの閾値電圧）に達するまで、サブ閾値にあるのみであり、よって、効果的にキーパ回路２０２のレベルを弱くし、つまり、電圧が減少するにつれて、キーパ回路２０２は、さらに容易に、ビット線のレベルより低くできる。一実施例中、ノイズ抵抗ＮＡＮＤゲート２０６（または、ノイズ閾値制御回路）はハーフシュミットトリガであり、別の実施例中、ノイズ抵抗ＮＡＮＤゲート２０６は、図２に示されるようなシュミットトリガである。しかし、代替の実施例中、β比率が減少するかまたはトリップ点が低下するように装置を再配置することにより、代替の回路が形成されてもよい。
【００２３】
図３は、ハーフシュミットトリガ回路を用いる、図２ではＮＡＮＤゲートの記号で示されたノイズ閾値制御回路２０６の一例の概略図である。
【００２４】
センス増幅器回路のトリップ点を低下させることにより、ビット線上で低いプリチャージ電圧レベルを用い、ビット線読み取りの誤認感知を回避することができる。トリップ点は、センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である。新たな回路設計のビット線勾配が改善されたため、ビット線の出力に対する応答時間は減少する。センス増幅器出力の応答時間は、新しいスキームのために速くなる。さらに、少なくともいくつかの実施例中、ローカルビット線は、Vddではなく、Vdd-VTにプリチャージされる。
【００２５】
図２に示されるようにＮＭＯＳトランジスタを用いたキーパ回路２０４は、キーパ回路２０２のレベルを効果的に弱くし、つまり、さらに容易に、ビット線より低くする。しかし、これにより、先行技術の回路が、ビット線１０８ａまたは１０８ｂ上で電圧変動がある時に、ノイズの影響を受けやすくなる可能性がある。このノイズ感受性を回避するため、ノイズ閾値制御回路２０６、例えば、ハーフシュミットトリガまたはシュミットトリガ回路が先行技術のＮＡＮＤゲート１０６の代わりに用いられる。このスキームは、低いトリップ点を有することにより、低い電源電圧下で誤認感知を引起すことなくビット線読み取り動作を実行することができるようにする。
【００２６】
図４は、（１）β＝３．３の先行技術の回路、（２）β＝１６．７の先行技術の回路、および、（３）β＝３．３の本発明の回路に対して同じビット線勾配でセンス増幅器レシーバが切り換わるトリップ点または電圧のグラフである。ビット線読み取り図は、図１に示された先行技術の回路１００に基づく。図４中、β＝３．３の先行技術の回路１００は点（１）がトリップ点である。β＝１６．７の先行技術の回路１００は点（２）がトリップ点である。β値増加の目的は、キーパ回路１０２のレベルを弱くして、ビット線読み取りが、低電源供給電圧で、キーパ回路１０２のレベルを克服することができるようにすることである。図４に示されるように、トリップ点（２）の電圧はトリップ点（１）より高い。実施例のうちの一つに係る、電源供給電圧が０．７Ｖのある回路シミュレーションでは、電圧差は約３４ｍＶである。しかし、トリップ点を増加させることにより、センス増幅器出力は、ノイズにより生じるビット線読み取り電圧の変動に対し敏感になる。これは、先行技術の回路の低電圧下での動作を困難にする。相対して、実施例のうちの一つに係るβ＝３．３の本発明の回路２００は点（３）がトリップ点である。トリップ点（３）は、（１）または（２）より低い。電源供給電圧が０．７Ｖであるシミュレーションでは、トリップ点（３）と（１）との間の電圧差は約７７ｍＶであり、トリップ点（３）と（２）との間の電圧差は約１１１ｍＶである。これは、本発明の回路の低電圧下での動作を容易にする。同様に、電源供給電圧が０．６Ｖの別のシミュレーションでは、先行技術に係るセンス増幅器回路は両方とも作動せず、つまり、ビット線電圧が下落するとセンス増幅器出力は切り換わらないが、本発明の回路は正常に動作する。
【００２７】
図５は、（１）β＝３．３の先行技術の回路、（２）β＝１６．７の先行技術の回路、および、（３）β＝３．３の本発明の回路に対するビット線勾配を示すビット線読み取り/センス増幅器／読み取りの出力のグラフであり、先行技術の回路と本発明の回路とはビット線電圧線が異なる。図５は、実施例のうちの一つに係る回路２００について別個のビット線読み取り電圧図を示す。図１に示された先行技術の回路１００に基づくビット線読み取り電圧は、理解を容易にするために示されている。示されるように、β＝３．３の先行技術の回路１００のトリップ点（１）の応答時間と比較して、β＝１６．７の先行技術の回路は、短い応答時間（トリップ点（２）が位置する時間）を有する。しかし、本発明の回路の応答時間（トリップ点（３）が位置する時間）は、β＝１６．７の先行技術の回路の応答時間（トリップ点（２）が位置する時間）よりさらに短い。電源供給電圧が０．７Ｖのあるシミュレーションでは、トリップ点（３）と（１）との応答時間差は約０．９ｎｓであり、トリップ点（３）と（２）との応答時間差は約０．２ｎｓである。
【００２８】
図６は、本発明に係るセンス増幅器回路６００の別の実施例の概略図である。この実施例中、キーパ回路６０２中のＮＭＯＳトランジスタ６０４は、ＮＭＯＳトランジスタ６０４のゲートノードとドレインノードとを接続することにより、ダイオードとして構成される。ＮＭＯＳトランジスタ６０４のドレインノードは、ＰＭＯＳトランジスタ６０６を介して電源供給ノードVddに接続される。ＮＭＯＳトランジスタ６０４のソースノードはビット線２０８ａおよび／または２０８ｂに接続される。
【００２９】
図７Ａは、本発明に係るセンス増幅器回路７００のさらに別の実施例の概略図である。この実施例中、キーパ回路７０２中のＮＭＯＳトランジスタ７０４のゲートおよびドレインノードは電源供給ノードVddに接続され、そのソースノードはＰＭＯＳトランジスタ７０６を介してビット線２０８ａおよび/または２０８ｂに接続される。
【００３０】
図７Ｂは、図７Ａに示されたセンス増幅器回路の変化例の概略図である。この実施例中、キーパ回路７１２中のＮＭＯＳトランジスタ７１４のゲートおよびドレインノードは電源供給ノードVddに接続され、そのソースノードはＰＭＯＳトランジスタ７１６を介してビット線１０８ａおよび/または１０８ｂに接続される。
【００３１】
図８は、本発明に係るセンス増幅器回路８００のさらに別の実施例の概略図である。この実施例中、キーパ回路８０２中のＮＭＯＳトランジスタ８０４のソースノードは、ＰＭＯＳトランジスタ８０６を介して電源供給ノードに接続され、そのドレインノードはビット線２０８ａおよび/または２０８ｂに接続される。ＮＭＯＳトランジスタ８０４のゲートノードは電源供給ノードVddに接続される。この実施例によると、強いＮＭＯＳトランジスタ８１０を含むノイズ閾値制御回路８０８は従来のＮＡＮＤゲート２０６に並列接続されて、効果的にＮＡＮＤゲート２０６のβ値を低下させることにより、センス増幅器出力２１２のトリップ点を低下させる。
【００３２】
本発明およびその長所について詳細に説明したが、添付の特許請求の範囲によって規定される本発明の精神および範囲から逸脱することなく各種の変化、置換および変更を加えることができることが理解されよう。例えば、図２、図３、図６〜図９に示される一対のビット線回路に代わる単一のビット線回路は、二入力端を有するＮＡＮＤゲートの代わりに、単一入力端および出力端を有するインバータを使用することができる。さらに、本願の範囲は、本明細書に記載された本発明の特定の実施例に限定されるように意図されるものではない。当業者が本発明の開示から容易に理解するので、本明細書に記載された対応する実施例と実質的に同じ機能を実行する、または本明細書に記載された対応する実施例と実質的に同じ結果を達成するいかなる開発の成果、現在既存の成果または後に開発される成果も、本発明に従って利用されてもよい。よって、添付の特許請求の範囲は、このような開発の成果をその範囲内に含むように意図される。
【符号の説明】
【００３３】
１００  従来のセンス増幅器回路
１０２  キーパ回路
１０４  キーパトランジスタ
１０６  ＮＡＮＤゲート
１０８ａ、１０８ｂ  ビット線
１１０  プリチャージャ
１１４  制御信号
２００  センス増幅器回路
２０２  キーパ回路
２０４  ＮＭＯＳトランジスタ
２０６  ノイズ抵抗ＮＡＮＤゲート
６００  センス増幅器回路
６０２  キーパ回路
６０４  ＮＭＯＳトランジスタ
６０６  ＰＭＯＳトランジスタ
７００  センス増幅器回路
７０２  キーパ回路
７０４  ＮＭＯＳトランジスタ
７０６  ＰＭＯＳトランジスタ
７１２  キーパ回路
７１４  ＮＭＯＳトランジスタ
７１６  ＰＭＯＳトランジスタ
８００  センス増幅器回路
８０２  キーパ回路
８０４  ＮＭＯＳトランジスタ
８０６  ＰＭＯＳトランジスタ
８０８  ノイズ閾値制御回路
８１０  強いＮＭＯＳトランジスタ
【図１】
2010198724.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010198724.tif 000008
【図７Ａ】
2010198724.tif 000009
【図７Ｂ】
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【図８】
2010198724.tif 000011