(57)【要約】【課題】出力電流雑音の変動しない可変型アクティヴインダクタを提供すること。【解決手段】トランジスタのゲート−ソース間に並列に容量素子とスイッチを直列接続した素子を接続する。すなわち、ＰＭＯＳトランジスタＭ２のドレインとキャパシタＣ１の一方の端子を接続する。また、端子ＶｉｎとキャパシタＣ１のもう一方の端子にスイッチＳ１の一方の端子を直列接続し、スイッチＳ１のもう１方の端子をＰＭＯＳトランジスタＭ２のゲートと接続する。スイッチＳ１を開閉する事で見かけ上のトランジスタのゲート−ソース間容量を変化させてインダクタンス値を変動させるが、ＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化せず、そのため出力電流雑音は変らない。【選択図】図１
2010183362.tif 000002
【特許請求の範囲】
【請求項１】
ドレインに入力端子が接続され、ゲートに電圧が印加される第１のＭＯＳトランジスタと、
前記入力端子に接続された第１の電流源と、
前記第１のＭＯＳトランジスタのソースに接続された第２の電流源と、
ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記入力端子に接続され、ソースが電源に接続された第２のＭＯＳトランジスタと、
を備えるアクティヴインダクタであって、
前記入力端子からみたインダクタンス値を制御するインダクタンス制御手段を備えたことを特徴とするアクティヴインダクタ。
【請求項２】
前記インダクタンス制御手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に接続された可変容量手段であることを特徴とする請求項１に記載のアクティヴインダクタ。
【請求項３】
前記可変容量手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に直列接続された容量素子及びスイッチであることを特徴とする請求項２に記載のアクティヴインダクタ。
【請求項４】
前記可変容量手段は、一端が前記第２のＭＯＳトランジスタのゲートに接続された容量素子と、一端が前記容量素子の他端に接続され他端が前記第２のＭＯＳトランジスタのドレインに接続された可変容量素子と、前記可変容量素子の一端に接続された抵抗素子と、を備えたことを特徴とする請求項２に記載のアクティヴインダクタ。
【請求項５】
前記第１の電流源は可変であることを特徴とする請求項１乃至４のいずれかに記載のアクティヴインダクタ。
【請求項６】
前記第２の電流源は可変であることを特徴とする請求項１乃至５のいずれかに記載のアクティヴインダクタ。
【請求項７】
ゲートに入力端子が接続された第１のＭＯＳトランジスタと、
前記入力端子に接続された第１の電流源と、
前記第１のＭＯＳトランジスタのソースに接続された第２の電流源と、
ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記入力端子に接続され、ソースが電源に接続された第２のＭＯＳトランジスタと、
を備えるアクティヴインダクタであって、
前記入力端子からみたインダクタンス値を制御するインダクタンス制御手段を備えたことを特徴とするアクティヴインダクタ。
【請求項８】
前記インダクタンス制御手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に接続される可変容量手段であることを特徴とする請求項７に記載のアクティヴインダクタ。
【請求項９】
前記可変容量手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に直列接続された容量素子及びスイッチであることを特徴とする請求項８に記載のアクティヴインダクタ。
【請求項１０】
前記可変容量手段は、一端が前記第２のＭＯＳトランジスタのゲートに接続された容量素子と、一端が前記容量素子の他端に接続され他端が前記第２のＭＯＳトランジスタのドレインに接続された可変容量素子と、前記可変容量素子の一端に接続された抵抗素子と、を備えたことを特徴とする請求項８に記載のアクティヴインダクタ。
【請求項１１】
前記第１のＭＯＳトランジスタのソースと前記第２の電流源との間に、ドレインが前記第１のＭＯＳトランジスタのソースに接続され、ソースが前記第２の電流源に接続され、ゲートに電圧が印加される第３のＭＯＳトランジスタを、更に備えることを特徴とする請求項７乃至１０のいずれかに記載のアクティヴインダクタ。
【請求項１２】
前記第３のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのゲートとの間に接続される抵抗素子を、更に備えたことを特徴とする請求項１１に記載のアクティヴインダクタ。
【請求項１３】
前記第１の電流源は可変であることを特徴とする請求項７乃至１２のいずれかに記載のアクティヴインダクタ。
【請求項１４】
前記第２の電流源は可変であることを特徴とする請求項７乃至１３のいずれかに記載のアクティヴインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティヴインダクタに関し、より詳細には、その雑音特性を変える事無くインダクタンス値を変化させるアクティヴインダクタに関する。
【背景技術】
【０００２】
図１１のアクティヴインダクタにおけるインダクタンス値はＬｅｑ＝Ｃｇｓ２／（ｇｍ１＊ｇｍ２）で表され（非特許文献１参照）、インダクタンス値の可変は図１１におけるＭ１で示される相互コンダクタンスｇｍ１若しくは、Ｍ２で示される相互コンダクタンスｇm2を変化させることで行われてきた（特許文献１参照）。
【０００３】
他方ＭＯＳのドレイン電流雑音のパワースペクトル密度は、
Ｓｉｗ＝４＊ｋ＊Ｔ＊［（２／３）＊（Ｗ／Ｌ）＊μ＊Ｃｏｘ’＊（ＶＧＳ−ＶＴ）］
＝（８／３）＊ｋ＊Ｔ＊ｇｍ
で表され（非特許文献２参照）、相互コンダクタンスに比例する成分を持つ事がわかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７２５３７０７号明細書
【非特許文献】
【０００５】
【非特許文献１】“ＣＭＯＳ  Ａｃｔｉｖｅ  Ｉｎｄｕｃｔｏｒｓ  ａｎｄ  Ｔｒａｎｓｆｏｒｍｅｒｓ”，Ｆｅｉ  Ｙｕａｎ  Ｓｐｒｉｎｇｅｒ  Ｓｃｉｅｎｃｅ  ＋  Ｂｕｓｉｎｅｓｓ  Ｍｅｄｉａ，  ＬＬＣ，  ２００８，ｐｐ７７〜ｐｐ８１．
【非特許文献２】“Ｏｐｅｒａｔｉｏｎ  ａｎｄ  Ｍｏｄｅｌｉｎｇ  ｏｆ  Ｔｈｅ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ２nd  Ｅｄｉｔｉｏｎ“，Ｙ．  Ｔｓｉｖｉｄｉｓ  １９９９，  ＭｃＧｒｏｗＨｉｌｌ，ｐｐ４１９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のアクティヴインダクタは、相互コンダクタンスを可変する事でインダクタンスを変化させていた為、アクティヴインダクタ自身のインダクタンス値の変動に伴って、相互コンダクタンスの関数である自らの出力雑音も変動するという問題があった。
【０００７】
そこで本発明は上記の点に鑑みてなされたもので、その目的とするところは、アクティヴインダクタのインダクタンス可変に際して出力電流雑音の変動しないアクティヴインダクタを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決して本発明の目的を達成するため、請求項１に記載の発明は、アクティヴインダクタであって、ドレインに入力端子が接続され、ゲートに電圧が印加される第１のＭＯＳトランジスタと、前記入力端子に接続された第１の電流源と、前記第１のＭＯＳトランジスタのソースに接続された第２の電流源と、ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記入力端子に接続され、ソースが電源に接続された第２のＭＯＳトランジスタと、を備えるアクティヴインダクタであって、前記入力端子からみたインダクタンス値を制御するインダクタンス制御手段を備えたことを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載のアクティヴインダクタにおいて、前記インダクタンス制御手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に接続された可変容量手段であることを特徴とする。
【００１０】
請求項３に記載の発明は、請求項２に記載のアクティヴインダクタにおいて、前記可変容量手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に直列接続された容量素子及びスイッチであることを特徴とする。
【００１１】
請求項４に記載の発明は、請求項２に記載のアクティヴインダクタにおいて、前記可変容量手段は、一端が前記第２のＭＯＳトランジスタのゲートに接続された容量素子と、一端が前記容量素子の他端に接続され他端が前記第２のＭＯＳトランジスタのドレインに接続された可変容量素子と、前記可変容量素子の一端に接続された抵抗素子と、を備えたことを特徴とする。
【００１２】
請求項５に記載の発明は、請求項１乃至４のいずれかに記載のアクティヴインダクタにおいて、前記第１の電流源は可変であることを特徴とする。
【００１３】
請求項６に記載の発明は、請求項１乃至５のいずれかに記載のアクティヴインダクタにおいて、前記第２の電流源は可変であることを特徴とする。
【００１４】
請求項７に記載の発明は、アクティヴインダクタであって、ゲートに入力端子が接続された第１のＭＯＳトランジスタと、前記入力端子に接続された第１の電流源と、前記第１のＭＯＳトランジスタのソースに接続された第２の電流源と、ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記入力端子に接続され、ソースが電源に接続された第２のＭＯＳトランジスタと、を備えるアクティヴインダクタであって、前記入力端子からみたインダクタンス値を制御するインダクタンス制御手段を備えたことを特徴とする。
【００１５】
請求項８に記載の発明は、請求項７に記載のアクティヴインダクタにおいて、前記インダクタンス制御手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に接続される可変容量手段であることを特徴とする。
【００１６】
請求項９に記載の発明は、請求項８に記載のアクティヴインダクタにおいて、前記可変容量手段は、前記第２のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間に直列接続された容量素子及びスイッチであることを特徴とする。
【００１７】
請求項１０に記載の発明は、請求項８に記載のアクティヴインダクタにおいて、前記可変容量手段は、一端が前記第２のＭＯＳトランジスタのゲートに接続された容量素子と、一端が前記容量素子の他端に接続され他端が前記第２のＭＯＳトランジスタのドレインに接続された可変容量素子と、前記可変容量素子の一端に接続された抵抗素子と、を備えたことを特徴とする。
【００１８】
請求項１１に記載の発明は、請求項７乃至１０のいずれかに記載のアクティヴインダクタにおいて、前記第１のＭＯＳトランジスタのソースと前記第２の電流源との間に、ドレインが前記第１のＭＯＳトランジスタのソースに接続され、ソースが前記第２の電流源に接続され、ゲートに電圧が印加される第３のＭＯＳトランジスタを、更に備えることを特徴とする。
【００１９】
請求項１２に記載の発明は、請求項１１に記載のアクティヴインダクタにおいて、前記第３のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのゲートとの間に接続される抵抗素子を、更に備えたことを特徴とする。
【００２０】
請求項１３に記載の発明は、請求項７乃至１２のいずれかに記載のアクティヴインダクタにおいて、前記第１の電流源は可変であることを特徴とする。
【００２１】
請求項１４に記載の発明は、請求項７乃至１３のいずれかに記載のアクティヴインダクタにおいて、前記第２の電流源は可変であることを特徴とする。
【発明の効果】
【００２２】
本発明は、アクティヴインダクタのインダクタンス値の調整時に出力電流雑音を変動させないことを可能とする。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態１に係るスイッチとキャパシタをそれぞれ１つ備えたアクティヴインダクタを示す図である。
【図２】本発明の実施形態１に係るスイッチとキャパシタを複数備えたアクティヴインダクタを示す図である。
【図３】本発明の実施形態１に係るスイッチとキャパシタを複数備えたアクティヴインダクタにおけるディジタル制御信号をパラメータとした周波数対インピーダンス（虚部）に関するシミュレーション結果を示す図である。
【図４】本発明の実施形態２に係るバイアス印加用抵抗を備えたアクティヴインダクタを示す図である。
【図５】本発明の実施形態３に係るスイッチとキャパシタをそれぞれ１つ備えたアクティヴインダクタを示す図である。
【図６】本発明の実施形態３に係るスイッチとキャパシタを複数備えたアクティヴインダクタを示す図である。
【図７】本発明の実施形態３におけるディジタル制御信号をパラメータとした周波数対インピーダンス（虚部）に関するシミュレーション結果を示す図である。
【図８】本発明の実施形態４に係るバイアス印加用抵抗を備え、ＮＭＯＳトランジスタのみを用いたアクティヴインダクタを示す図である。
【図９】本発明の実施形態５に係るＮＭＯＳトランジスタのみを用い、フィードバック抵抗を備えたアクティヴインダクタを示す図である。
【図１０】本発明の実施形態６に係るバイアス印加用抵抗とフィードバック抵抗を備えたアクティヴインダクタを示す図である。
【図１１】従来のアクティヴインダクタを示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。
【００２５】
＜実施形態１＞
図１に、本発明の実施形態１に係るアクティヴインダクタを示す。図１に示すように、ソースが正電源ＶＤＤに接続されたＰＭＯＳトランジスタＭ２のドレインとキャパシタＣ１の一方の端子を接続する。端子ＶｉｎとキャパシタＣ１のもう一方の端子にスイッチＳ１の一方の端子を直列接続し、スイッチＳ１のもう１方の端子をＰＭＯＳトランジスタＭ２のゲートを接続して端子１００とする。端子１００と正電源ＶＤＤとの間に電流源Ｊ２を接続し、更に端子１００にゲート接地のＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のソースと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のソースがＰＭＯＳトランジスタＭ２のドレインすなわち端子Ｖｉｎと接続されている。スイッチＳ１を開閉する事で、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２の相互インダクタンスを変えることなく端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。
【００２６】
例えば、スイッチＳ１が開いている場合ＰＭＯＳトランジスタＭ２の等価ゲート―ソース間容量Ｖｇｓ２’は、キャパシタＣ１が存在しない時と同様Ｖｇｓ２’＝Ｖｇｓ２であり、アクティヴインダクタのインダクタンス値ＬｅｑはＬｅｑ＝Ｃｇｓ２／（ｇｍ１＊ｇｍ２）と表される（非特許文献１参照）。
【００２７】
他方スイッチＳ１が閉じている場合Ｖｇｓ２’は、Ｖｇｓ２’＝Ｖｇｓ２＋Ｃ１と増加する為、Ｌｅｑ’も
Ｌｅｑ’＝Ｃｇｓ２’／（ｇｍ１＊ｇｍ２）＝（Ｃｇｓ２＋Ｃ１）／（ｇｍ１＊ｇｍ２）と、ＭＯＳスイッチＳＷ１が開いている場合に比べて大きな値を取る。
【００２８】
しかしながら上記２ケースにおける相互コンダクタンス値は同じである為、トランジスタＭ１とＭ２の雑音は変化せず、従って図１のアクティヴインダクタの出力電流雑音も変化しない。
【００２９】
図２に、本発明の実施形態１に係る多値可変のアクティヴインダクタを示す。ソースが正電源ＶＤＤに接続されたＰＭＯＳトランジスタＭ２のドレインとＭＯＳキャパシタＭＣ１のソースとドレインを接続している。端子ＶｉｎとしＰＭＯＳキャパシタＭＣ０のゲートにＮＭＯＳスイッチＳＷ０の一方のドレインを直列接続し、ＮＭＯＳスイッチＳＷ０のソースをＰＭＯＳトランジスタＭ２のゲートを接続して端子ＰＶＧ１とする。この端子ＰＶＧ１と正電源ＶＤＤとの間に電流源Ｊ２を接続し、更に端子ＰＶＧ１にゲート接地のＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のソースと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のソースがＰＭＯＳトランジスタＭ２のドレインすなわち端子Ｖｉｎと接続されている。
【００３０】
図２の構成では図１の構成に対して、ＮＭＯＳスイッチＳＷ０とＰＭＯＳキャパシタＭＣ０のスイッチとキャパシタペアと並列に、ＮＭＯＳスイッチＳＷ１〜４とＰＭＯＳキャパシタＭＣ１〜４のスイッチとキャパシタペアが更に接続されている。すなわち、ＮＭＯＳスイッチＳＷ１とＰＭＯＳキャパシタＭＣ１、ＮＭＯＳスイッチＳＷ２とＰＭＯＳキャパシタＭＣ２、ＮＭＯＳスイッチＳＷ３とＰＭＯＳキャパシタＭＣ３更にはＮＭＯＳスイッチＳＷ４とＰＭＯＳキャパシタＭＣ４とが、ＮＭＯＳスイッチＳＷ０とＰＭＯＳキャパシタＭＣ０に対して並列にそれぞれ接続されている。
【００３１】
本実施形態１のアクティヴインダクタは、ＮＭＯＳスイッチＳＷ０のゲート端子にＤ［０］に印加される電圧ＶＤ［０］、同じくＮＭＯＳスイッチＳＷ１のゲート端子にＤ［１］に印加される電圧ＶＤ［１］、ＮＭＯＳスイッチＳＷ２のゲート端子にＤ［２］に印加される電圧ＶＤ［２］、ＮＭＯＳスイッチＳＷ３のゲート端子にＤ［３］に印加される電圧ＶＤ［３］、ＮＭＯＳスイッチＳＷ４のゲート端子にＤ［４］に印加される電圧ＶＤ［４］に印加する電圧を可変する事で端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。すなわち本発明は、インダクタンス値の変動時に出力電流雑音が変化しない特徴を有し、かつ、ディジタル信号によってインダクタンス値が制御できるという特徴をも有している。
【００３２】
次にもう一つの特徴であるディジタル信号に依るインダクタンス値の可変原理について説明を加える。
【００３３】
以下では図２のＰＭＯＳトランジスタＭ２のゲート−ソース間容量ＣｇｓをＣｇｓ２とし、ＰＭＯＳキャパシタＭＣ０の容量値をＣ０、ＰＭＯＳキャパシタＭＣ１の容量値をＣ１Ａ、ＰＭＯＳキャパシタＭＣ２の容量値をＣ２Ａ、ＰＭＯＳキャパシタＭＣ３の容量値をＣ３Ａ、ＰＭＯＳキャパシタＭＣ４の容量値をＣ４Ａと置き、ＮＭＯＳスイッチＳＷ０〜ＳＷ４のスイッチのＯＮ抵抗を無視すると、端子Ｖｉｎから見たＰＭＯＳトランジスタＭ２の等価容量Ｃｇｓ２’は、全てのスイッチがＯＮしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｈ］の時
Ｃｇｓ２’＝Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ＋Ｃ４Ａ
となる。従ってＶｉｎから見たインダクタンス値Ｌｅｑは、ＮＭＯＳトランジスタＭ１の相互コンダクタンスをｇｍ１、ＰＭＯＳトランジスタＭ２の相互コンダクタンスをｇｍ２とすると、
Ｌｅｑ＝（Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ＋Ｃ４Ａ）／（ｇｍ１＊ｇｍ２）
となる。ＮＭＯＳスイッチＳＷ４だけＯＦＦしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｌ］の時は
Ｌｅｑ＝（Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ）／（ｇｍ１＊ｇｍ２）
ＮＭＯＳスイッチＳＷ３、ＳＷ４がＯＦＦしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｌ，Ｌ］の時は
Ｌｅｑ＝（Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ）／（ｇｍ１＊ｇｍ２）
ＮＭＯＳスイッチＳＷ２、ＳＷ３、ＳＷ４がＯＦＦしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝（Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ）／（ｇｍ１＊ｇｍ２）  
ＮＭＯＳスイッチＳＷ０だけＯＮしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｌ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝（Ｃｇｓ２＋Ｃ０Ａ）／（ｇｍ１＊ｇｍ２）
そして、全てのスイッチがＯＦＦしている状態、すなわちＤ［０，１，２，３，４］＝［Ｌ，Ｌ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝Ｃｇｓ２／（ｇｍ１＊ｇｍ２）
となる。図３に、本発明の実施形態１におけるディジタル制御信号をパラメータとした周波数対インピーダンス（虚部）に関するシミュレーション結果を示す。ここで横軸は周波数、縦軸はＶｉｎから見たインピーダンスの虚部である。この図３で、５００ＭＨｚ以下の任意の周波数においてＶｉｎから見た図２の回路のインピーダンスの虚部、すなわちインダクタンスＬｅｑが、Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｈ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｌ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｌ，Ｌ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｌ，Ｌ，Ｌ，Ｌ，Ｌ］である事が確認された。
【００３４】
＜実施形態２＞
図４に、本発明の実施形態２に係るバイアス印加用抵抗を備えたアクティヴインダクタを示す。
【００３５】
実施形態２は、ソースが正電源ＶＤＤに接続されたＰＭＯＳトランジスタＭ２のドレインと可変容量コンデンサＶＣ１のソースとドレインを接続して端子Ｖｉｎとする。可変容量コンデンサＶＣ１のゲートとコンデンサＣ２の一方の端子とバイアス印加用抵抗Ｒｃｎｔ１の片端子を接続し、コンデンサＣ２のもう一方の端子とＰＭＯＳトランジスタＭ２のゲートを接続して端子１０３とする。端子１０３と正電源ＶＤＤとの間に電流源Ｊ２を接続する。更に端子１０３にゲート接地のＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のソースと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のソースがＰＭＯＳトランジスタＭ２のドレインすなわち端子Ｖｉｎと接続している。
【００３６】
このように構成することにより本実施形態２に係るアクティヴインダクタは、バイアス印加用抵抗Ｒｃｎｔ１端子のもう片方の端子Ｖｃｎｔ１に印加される制御電圧を変化させることで端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。この場合も実施形態１と同様に、インダクタンス値が変動しても図４のＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化せず、そのため出力電流雑音は変らない。
【００３７】
＜実施形態３＞
図５に、本発明の実施形態３に係るＮＭＯＳトランジスタのみを用いたアクティヴインダクタを示す。実施形態３は、ＰＭＯＳトランジスタを使用せず、ＮＭＯＳトランジスタのみを用いている点で実施形態１と異なる。
【００３８】
実施形態３は、ドレインが正電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ２のソースとキャパシタＣ３の一方の端子を接続して端子Ｖｉｎとする。キャパシタＣ３のもう一方の端子にスイッチＳ３の一方の端子を直列接続し、スイッチＳ３のもう１方の端子をＮＭＯＳトランジスタＭ２のゲート端子を接続して端子２００とする。端子２００と正電源ＶＤＤとの間に電流源Ｊ２を接続し、更に端子２００にソースが基準電位ＶＳＳに接地されたＮＭＯＳトランジスタＭ１のドレインを接続する。ＮＭＯＳトランジスタＭ１のゲートと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続し、更にＮＭＯＳトランジスタＭ１のゲートがＮＭＯＳトランジスタＭ２のソースすなわち端子Ｖｉｎと接続されている。
【００３９】
このように構成することで、本実施形態３に係るアクティヴインダクタは、スイッチＳ３を開閉する事で端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。このインダクタンス値が変動しても図５のＮＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化せず、そのため出力電流雑音も変らない。
【００４０】
次に図６に、本発明の実施形態３に係るＮＭＯＳトランジスタのみを用いた多値可変のアクティヴインダクタを示し、そのインダクタンス値可変手段に関する説明を加える。
【００４１】
本実施形態３は、ドレインが正電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ２のソースとＭＯＳキャパシタＭＣ１のソースとドレインを接続して端子Ｖｉｎとする。ＭＯＳキャパシタＭＣ０のゲートにＮＭＯＳスイッチＳＷ０のドレインを直列接続し、ＮＭＯＳスイッチＳＷ０のソースをＮＭＯＳトランジスタＭ２のゲートと接続して端子ＰＶＧ１とする。端子ＰＶＧ１と正電源ＶＤＤとの間に電流源Ｊ２を接続し、更に端子ＰＶＧ１にソースが基準電位に接地されたＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のゲートと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のゲートがＮＭＯＳトランジスタＭ２のソースすなわち端子Ｖｉｎと接続されている。
【００４２】
図６の構成では図５の構成に対して、ＮＭＯＳスイッチＳＷ０とＭＯＳキャパシタＭＣ０のスイッチとキャパシタペアと並列に、ＮＭＯＳスイッチＳＷ１〜４とＭＯＳキャパシタＭＣ１〜４のスイッチとキャパシタペアが更に接続されている。すなわち、ＮＭＯＳスイッチＳＷ１とＭＯＳキャパシタＭＣ１、ＮＭＯＳスイッチＳＷ２とＭＯＳキャパシタＭＣ２、ＮＭＯＳスイッチＳＷ３とＭＯＳキャパシタＭＣ３、ＮＭＯＳスイッチＳＷ４とＭＯＳキャパシタＭＣ４とが、ＮＭＯＳスイッチＳＷ０とＭＯＳキャパシタＭＣ０に対して並列にそれぞれ接続されている。
【００４３】
本実施形態３のアクティヴインダクタは、ＮＭＯＳスイッチＳＷ０のゲート端子にＤ［０］に印加される電圧ＶＤ［０］、同じくＮＭＯＳスイッチＳＷ１のゲート端子にＤ［１］に印加される電圧ＶＤ［１］、ＮＭＯＳスイッチＳＷ２のゲート端子にＤ［２］に印加される電圧ＶＤ［２］、ＮＭＯＳスイッチＳＷ３のゲート端子にＤ［３］に印加される電圧ＶＤ［３］、ＮＭＯＳスイッチＳＷ４のゲート端子にＤ［４］に印加される電圧ＶＤ［４］に印加する電圧を可変することで端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。すなわち本実施形態３も、実施形態１とは異なる回路構成でありながら、実施形態１と同様に、インダクタンス値の変動時に出力電流雑音が変化しない特徴を有し、かつ、ディジタル信号によってインダクタンス値が制御できるという特徴をも有している。
【００４４】
図６の構成において、ＮＭＯＳトランジスタＭ２のゲート−ソース間容量ＣｇｓをＣｇｓ２とし、ＭＯＳキャパシタＭＣ０の容量値をＣ０、ＭＯＳキャパシタＭＣ１の容量値をＣ１Ａ、ＭＯＳキャパシタＭＣ２の容量値をＣ２Ａ、ＭＯＳキャパシタＭＣ３の容量値をＣ３Ａ、ＭＯＳキャパシタＭＣ４の容量値をＣ４Ａと置く。ＮＭＯＳスイッチＳＷ０〜ＳＷ４のスイッチのＯＮ抵抗を無視すると、端子Ｖｉｎから見たＭ２の等価容量Ｃｇｓ２’は、全てのスイッチがＯＮしている状態、すなわちＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｈ］の時
Ｃｇｓ２’＝Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ＋Ｃ４Ａ  となる。従ってＶｉｎから見たインダクタンス値Ｌｅｑは、Ｍ１の相互コンダクタンスをｇｍ１、Ｍ２の相互コンダクタンスをｇｍ２とすると、
Ｌｅｑ＝  （Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ＋Ｃ４Ａ）／（ｇｍ１＊ｇｍ２）
同様にＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｌ］の時は
Ｌｅｑ＝  （Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ＋Ｃ３Ａ）／（ｇｍ１＊ｇｍ２）
Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｌ，Ｌ］の時は
Ｌｅｑ＝  （Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ）／（ｇｍ１＊ｇｍ２）
Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝  （Ｃｇｓ２＋Ｃ０Ａ＋Ｃ１Ａ＋Ｃ２Ａ）／（ｇｍ１＊ｇｍ２）
Ｄ［０，１，２，３，４］＝［Ｈ，Ｌ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝  （Ｃｇｓ２＋Ｃ０Ａ）／（ｇｍ１＊ｇｍ２）
Ｄ［０，１，２，３，４］＝［Ｌ，Ｌ，Ｌ，Ｌ，Ｌ］の時は
Ｌｅｑ＝  Ｃｇｓ２／（ｇｍ１＊ｇｍ２）
と実施形態１と全く同じ結果が得られる。
【００４５】
図７に、本発明の実施形態３におけるディジタル制御信号をパラメータとした周波数対インピーダンス（虚部）に関するシミュレーション結果を示す。ここで横軸は周波数、縦軸はＶｉｎから見たインピーダンスの虚部である。この図で２ＧＨｚ以下の任意の周波数においてＶｉｎから見た図６の回路のインピーダンスの虚部すなわちインダクタンスＬｅｑがＤ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｈ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｈ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｈ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｈ，Ｌ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｈ，Ｌ，Ｌ，Ｌ，Ｌ］＞Ｄ［０，１，２，３，４］＝［Ｌ，Ｌ，Ｌ，Ｌ，Ｌ］である事が確認された。
【００４６】
他方本実施形態３は、実施形態１の様に速度の遅いＰＭＯＳを使用していない事から高速の回路を実現するのに適すると共に、インダクタンス値を決める３つの定数Ｃｇｓ２・ｇｍ１・ｇｍ２全てが同じ種類のトランジスタのものであるため、製造上の変動・電源電圧の変動及び温度変動に対してインダクタンス値の変動の少ない設計が容易となると言う２次発生的特徴を有する。
【００４７】
＜実施形態４＞
図８に、本発明の実施形態４に係るバイアス印加用抵抗を備え、ＮＭＯＳトランジスタのみを用いたアクティヴインダクタを示す。
【００４８】
本実施形態４は、ドレインが正電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ２のソースと可変容量コンデンサＶＣ２のソースとドレインを接続して端子Ｖｉｎとする。可変容量コンデンサＶＣ２のゲートとコンデンサＣ４の一方の端子とバイアス印加用抵抗Ｒｃｎｔ２の片端子を接続し、コンデンサＣ４のもう１方の端子とＮＭＯＳトランジスタＭ２のゲートを接続して端子２０３とする。端子２０３と正電源ＶＤＤとの間に電流源Ｊ２を接続し、更に端子２０３にソースが基準電位に接地されたＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のゲートと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のゲートがＮＭＯＳトランジスタＭ２のソースすなわち端子Ｖｉｎと接続されている。
【００４９】
このように構成することにより本実施形態４に係るアクティヴインダクタは、Ｒｃｎｔ２端子のもう片方の端子Ｖｃｎｔ２に印加される制御電圧を変化させることで端子Ｖｉｎから見たインダクタンス値を直接変化させる事ができる。そして、インダクタンス値が変動しても図８のＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化しないので出力電流雑音も変らない。
【００５０】
＜実施形態５＞
図９に、本発明の実施形態５に係るＮＭＯＳトランジスタのみを用い、フィードバック抵抗を備えたアクティヴインダクタを示す。
本実施形態５は、ドレインが正電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ２のソースとキャパシタＣ５の一方の端子を接続して端子Ｖｉｎとする。キャパシタＣ５のもう一方の端子にスイッチＳ５の一方の端子を直列接続し、スイッチＳ５のもう１方の端子をＮＭＯＳトランジスタＭ２のゲート端子を接続して端子３００とする。端子３００とフィードバック抵抗Ｒｆ１の片方の端子を接続し、フィードバック抵抗Ｒｆ１のもう一方の端子と正電源ＶＤＤとの間に電流源Ｊ２を接続して端子３０３を形成する。端子３０３にゲート接地のＮＭＯＳトランジスタＭ３のドレインを接続しＮＭＯＳトランジスタＭ３のソースとソースが基準電位に接地されたＮＭＯＳトランジスタＭ１のドレインを接続し、ＮＭＯＳトランジスタＭ１のゲートと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続する。更にＮＭＯＳトランジスタＭ１のゲートがＮＭＯＳトランジスタＭ２のソースすなわち端子Ｖｉｎと接続されている。
【００５１】
このように構成することにより本実施形態５に係るアクティヴインダクタは、スイッチＳ５を開閉する事で端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。そして、インダクタンス値が変動しても図９のＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化しないので出力電流雑音も変らない。
【００５２】
＜実施形態６＞
図１０に、本発明の実施形態６に係るバイアス印加用抵抗とフィードバック抵抗を備えたアクティヴインダクタを示す。
【００５３】
本実施形態６は、ドレインが正電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ２のソースと可変容量コンデンサＶＣ３のソースとドレインを接続して端子Ｖｉｎとする。可変容量コンデンサＶＣ３のゲートとコンデンサＣ６の一方の端子とバイアス印加用抵抗Ｒｃｎｔ２の片端子を接続し、コンデンサＣ６のもう１方の端子とＮＭＯＳトランジスタＭ２のゲートを接続して端子３０４とする。端子３０４にフィードバック抵抗Ｒｆ２の片端子を接続し、フィードバック抵抗Ｒｆ２のもう一方の端子と正電源ＶＤＤとの間に電流源Ｊ２を接続して端子３０６を形成する。端子３０６にゲート接地のＮＭＯＳトランジスタＭ３のドレインを接続し、ＮＭＯＳトランジスタＭ３のソースとソースが基準電位に接地されたＮＭＯＳトランジスタＭ１のドレインを接続する。ＮＭＯＳトランジスタＭ１のゲートと基準電源ＶＧＡＴＥとの間に電流源Ｊ１を接続し、更にＮＭＯＳトランジスタＭ１のゲートがＮＭＯＳトランジスタＭ２のソースすなわち端子Ｖｉｎと接続されている。
【００５４】
このように構成することにより本実施形態６に係るアクティヴインダクタは、Ｒｃｎｔ３端子のもう片方の端子Ｖｃｎｔ３に印加される制御電圧を変化させることで端子Ｖｉｎから見たインダクタンス値を直接変化させることができる。そして、インダクタンス値が変動しても図１０のＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化しないので出力電流雑音も変らない。
【００５５】
以上の発明には能動素子としてＭＯＳトランジスタを用いて説明したが、ＮＭＯＳトランジスタの代わりにＮ型バイポーラートランジスタを使うことが出来るし、ＰＭＯＳトランジスタの代わりにＰ型バイポーラートランジスタを使っても問題ない。更に付け加えるならＭＯＳ・バイポーラートランジスタの代わりに接合型や化合物半導体による能動素子の使用も可能である。また、本発明における電流源Ｊ１、Ｊ２は、定電流源だけでなく可変電流源とすることもできる。
【符号の説明】
【００５６】
Ｊ１、Ｊ２    電流源
Ｍ１、Ｍ２、Ｍ３    トランジスタ
Ｌｅｑ、Ｌｅｑ’    Ｖｉｎから見たアクティヴインダクタの等価インダクタンス
Ｃｇｓ２、Ｃｇｓ２’    ゲート−ソース間のキャパシタ
ｇｍ１、ｇｍ２    相互コンダクタンス
Ｖｉｎ    アクティヴインダクタ出力端子
ＶＤＤ    正電源
ＶＧＡＴＥ    基準電源
ＶＳＳ    基準電位
Ｖｇａｔｅ    ゲート接地トランジスタバイアス電圧
Ｄ［０：４］    インダクタンスディジタル制御端子
Ｖｃｎｔ１〜Ｖｃｎｔ３    インダクタンスアナログ制御端子
Ｓ１〜Ｓ３    スイッチ
ＳＷ１〜ＳＷ４    ＮＭＯＳスイッチ
Ｃ１〜Ｃ６    容量素子
ＶＣ１〜ＶＣ３    可変容量素子
ＭＣ０〜ＭＣ４    ＭＯＳ容量素子
Ｃ０Ａ〜Ｃ４Ａ    ＭＯＳ容量素子ＭＣ０〜ＭＣ４の容量値
Ｒｆ１，Ｒｆ２    フィードバック抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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