(57)【要約】【課題】フラッシュメモリを用いたメモリカードにおいて、データのメモリへの書き込みに際し間欠的に大きな電源電流が流れることで電流が変動し、電源ラインやグランドラインを通じてメモリカードを使用するホスト機器でノイズを発生し悪影響を及ぼす課題があった。【解決手段】インタフェース手段、フラッシュメモリ、メモリ制御手段に加え、電流検出手段、電流制御手段、可変負荷手段を備える。電流検出手段で電源電流をモニタし、電流制御手段ではメモリ制御手段からの信号に基づき動作モードに応じたリファレンス電流値と検出した電流値との差分を誤差信号として可変負荷手段に対する制御信号を生成する。可変負荷手段が制御信号に応じた電流を分岐させることで負帰還制御が働き、電源電流の変動成分を抑制しホスト機器に対する妨害を抑える。【選択図】図２
2010191740.tif 000002
【特許請求の範囲】
【請求項１】
ホスト装置との間で信号の送信および受信のうち少なくともいずれかを行うインタフェース手段と、
前記信号に基づいて所定の制御を行うと共に、制御内容を示す制御モード信号を出力する制御手段と、
前記ホスト装置から供給される電源の消費電流量をモニタする電流検出手段と、
前記制御モード信号および前記電流検出手段による検出電流量に基づいて電流制御信号を発生する電流制御手段と、
前記電流制御信号に応じた電流を流す可変負荷手段と、
を備えた電子機器。
【請求項２】
前記電流制御手段は、前記制御モード信号に応じて基準電流量を設定する基準電流設定手段と、前記検出電流量と前記基準電流量との差を求める演算手段とを備え、
前記演算手段の演算結果に基づき前記電流制御信号を発生する請求項１記載の電子機器。
【請求項３】
ホスト装置からの制御信号を受信すると共にデータの送信および受信のうち少なくともいずれかを行うインタフェース手段と、
前記データを保持する記録媒体と、
前記制御信号に基づいて前記記録媒体への記録および再生のうち少なくともいずれかを制御すると共に、制御内容を示す制御モード信号を出力する記録媒体制御手段と、
前記ホスト装置から供給される電源の消費電流量をモニタする電流検出手段と、
前記制御モード信号および前記電流検出手段による検出電流量に基づいて電流制御信号を発生する電流制御手段と、
前記電流制御信号に応じた電流を流す可変負荷手段と、
を備えた記憶装置。
【請求項４】
前記電流制御手段は、前記制御モード信号に応じて基準電流量を設定する基準電流設定手段と、前記検出電流量と前記基準電流量との差を求める演算手段とを備え、
前記演算手段の演算結果に基づき前記電流制御信号を発生する請求項１記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト装置に接続してデータの書き込みないし読み出しを行い、ホスト装置から着脱して記憶したデータの持ち運びや保管が可能な記憶装置に関する。
【背景技術】
【０００２】
近年、オーディオレコーダ／プレーヤ、デジタルスチルカメラ、ムービー、携帯電話等における映像や音声を含むディジタル情報の記録メディアとして、不揮発性半導体メモリを用いたメモリカード（半導体記憶装置）が広く用いられている。これらのメモリカードは、ホスト機器からの取り外しが可能なように構成されており、取り外すことでデータの持ち運びや保管、他の機器へのデータ移動ができる。また、記録に際して容量が一杯になった場合には、取り外して別のメモリカードに交換することで、同じホスト機器で継続して新たな記録が可能となる。
【０００３】
メモリカードに用いる不揮発性メモリとしては現在フラッシュメモリが主流であり、メモリカード内にはフラッシュメモリと、フラッシュメモリを制御する制御ＩＣとを装備するのが一般的な構成である。このようなメモリカードの例は、例えば特許文献１に開示されている。
【特許文献１】米国特許第５６６３９０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ホスト機器に従来のメモリカードを接続して使用すると、メモリカードの動作により電源電流が大きく変動し、ホスト機器の動作に影響を及ぼすことがあるという課題があった。以下、この課題について具体的に説明する。
【０００５】
ホスト機器からメモリカードへの音声データや映像データ等の書き込みは、数Ｋバイトから数Ｍバイトのまとまったブロック単位で行われる。このため、ホスト機器はバッファメモリを持ち、所定単位のデータ量がバッファメモリに蓄積される毎に間欠的にメモリカードに対して書き込み動作を行う。
【０００６】
また、メモリカード内においては、フラッシュメモリへのデータ書き込みがページと呼ばれる数Ｋバイト単位のブロックで行われるため、メモリカード内の制御ＩＣからフラッシュメモリへはこの単位で間欠的にデータを転送することになる。すなわち、制御ＩＣから数Ｋバイトのデータをフラッシュメモリへ転送すると共にフラッシュメモリに対し書き込み指示を出し、制御ＩＣはフラッシュメモリのステータス信号を監視して書き込みが完了するまで待機し、書き込みが完了してステータス信号の状態が変わった後で次の数Ｋバイトのデータを書き込む、という動作を繰り返すことになる。
【０００７】
さらに、フラッシュメモリ内でのページ単位のデータ書き込みは、フラッシュメモリのフローティングゲートに高電圧を印加することで行われる。これはより具体的には、フローティングゲートに所定の電荷量が注入されるまで間欠的に短時間の電圧印加を繰り返すことで行う。
【０００８】
以上のように、メモリカードへのデータの書き込みにおいては、ホスト機器とメモリカードとの間のデータ転送、メモリカード内の制御ＩＣとフラッシュメモリとの間のデータ転送、およびフラッシュメモリ内での電荷注入が、それぞれ間欠的に動作することになる。またこれらの間欠的な動作状況は、フラッシュメモリのメモリセルの物理的な状態によって変化するため、不規則かつ複雑な動作となる。その結果、メモリカードの電源電流は、間欠的に大きな振幅で複雑な変動を繰り返すことになる。またこの電源電流の変動は、近年のメモリカードの大容量化や高速化に伴い、より大きなものとなっている。
【０００９】
メモリカードの電源電流はホスト機器側から供給される。このため、メモリカード側で電源電流がこのように大きく変動すると、この変動が電源供給ラインやグランドラインを通じてホスト機器のアナログ信号を扱う回路にノイズとして混入する。その結果、微弱な音声信号や映像信号等のアナログ信号を扱うホスト機器では、音声信号や映像信号に妨害が混入することとなる。すなわち従来のメモリカードには、メモリカードへの書き込みに伴い発生するメモリカードの電流変動がホスト機器の動作に影響を及ぼすことがあるという課題があった。特に、メモリカードは必要に応じてホスト機器から取り外され交換され、またどのような回路構成のメモリカードがホスト機器に接続されるかもわからないため、ホスト機器とメモリカードとを対にして電流変動に対する妨害抑制策を講じることは困難である。したがって、容量や内蔵するフラッシュメモリの世代によらず妨害が混入しないようにメモリカード側で対策を講じなければならない。
【００１０】
そこで、本発明の目的は、記録媒体への書き込みや読み出しに伴う電流変動を抑え、ホスト機器への妨害を生じさせない記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
この目的のために本発明の記憶装置は、ホスト装置からの制御信号を受信すると共にデータの送信および受信のうち少なくともいずれかを行うインタフェース手段と、データを保持する記録媒体と、制御信号に基づいて記録媒体への記録および再生のうち少なくともいずれかを制御すると共に、制御内容を示す制御モード信号を出力する記録媒体制御手段と、ホスト装置から供給される電源の消費電流量をモニタする電流検出手段と、制御モード信号および電流検出手段による検出電流量に基づいて電流制御信号を発生する電流制御手段と、電流制御信号に応じた電流を流す可変負荷手段とを備えたものである。
【００１２】
また、電流制御手段は、制御モード信号に応じて基準電流量を設定する基準電流設定手段と、検出電流量と基準電流量との差を求める演算手段とを備え、演算手段の演算結果に基づき電流制御信号を発生する構成としてもよい。
【発明の効果】
【００１３】
本発明の記憶装置は、消費電流量をモニタして可変負荷手段を負帰還制御することによって、半導体記憶装置を構成する各部の間欠的な動作に伴う不規則な電流の変動を抑制することができ、電流変動に伴うホスト機器への妨害を抑えることができる。また、記憶装置の消費電流の変動を抑えつつ、変動抑制に伴う消費電流の増加を動作状態に応じて最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。本実施の形態では、記憶装置の一実施形態として、記録媒体に不揮発性半導体メモリを使用した半導体記憶装置について説明する。
【００１５】
図１は、本発明の半導体記憶装置の実施の形態の構成を示すブロック図である。図１において、メモリカード等の半導体記憶装置１は、カメラレコーダ等のホスト装置１００に接続されている。半導体記憶装置１はカード形状に形成され、ホスト装置１００に対して必要に応じて着脱できるリムーバブル型の不揮発性記憶メディアとして機能する。半導体記憶装置１とホスト装置１００とは、コマンドやデータを伝送するインタフェースバス１０１、ホスト装置１００から半導体記憶装置１に電源を供給する電源供給ライン１０２、およびグランドライン１０３で接続される。
【００１６】
半導体記憶装置１においてインタフェース回路１０は、インタフェースバス１０１を通じてホスト装置１００との間で通信を行う回路である。インタフェース回路１０は、ライトやリード等のコマンド、ライトするデータ、およびリードしたデータをホスト装置１００と通信する。フラッシュメモリ１２は、データを不揮発的に記憶する。メモリ制御回路１１は、データを一時的に記憶するバッファメモリを備え、インタフェース回路１０を経由したホスト装置１００との通信に呼応して、フラッシュメモリ１２の書き込み、読み出し等の制御や、後述する他の構成要素の動作を制御する。またメモリ制御回路１１は、半導体記憶装置１の動作モードを示す動作モード信号３１を電流制御回路１４に通知する。動作モードについては後述する。
【００１７】
電流センサ１３は、電源ライン２０によりホスト装置１００から半導体記憶装置１へ供給される総電流である電流Ｉ２０の電流値を検出し、この電流値を指し示す電圧を電流値情報３２として出力する。なお電流センサ１３における電流値の検出方法は、微少抵抗に電流Ｉ２０を流してこれによる電圧降下量を測定する方法、電流Ｉ２０による電磁誘導量をホール素子で測定する方法等が考えられる。電流制御回路１４は、電流値情報３２と、メモリ制御回路１１からの動作モード信号３１とに基づいて帰還制御信号３３を出力する。電源ライン２０は、電流センサ１３の先で電源分岐ライン２１および電源分岐ライン２２に分岐する。可変電流負荷回路１５は、電源ライン２０から分岐された電源分岐ライン２２とグランドラインとの間に接続され、帰還制御信号３３に応じた電流値の電流Ｉ２２が流れるように自身に流れる電流値を制御する。この可変電流負荷回路１５は、例えば電界効果トランジスタ（ＦＥＴ）により構成され、帰還制御信号３３に応じた電圧をゲートに印加することでソースとドレイン間に流れる電流の大きさを制御して電流Ｉ２２の大きさを変化させる。電源ライン２０から分岐された電源分岐ライン２１は、インタフェース回路１０、メモリ制御回路１１およびフラッシュメモリ１２に接続され、これらの回路動作に必要な電流Ｉ２１を供給する。すなわち、ホスト装置から供給される電力を消費する負荷は、インタフェース回路１０、メモリ制御回路１１、フラッシュメモリ１２および可変電流負荷回路１５であり、半導体記憶装置１の総電流Ｉ２０は、電流Ｉ２１と電流Ｉ２２とを加算した和となる。
【００１８】
以上の構成において、電流Ｉ２０の電流変動を抑制する動作について図面を参照して説明する。
【００１９】
図２は、半導体記憶装置１の各部における、動作モードに応じた電流波形の例を示す図である。図２（ａ）は電流Ｉ２１の波形例であり、インタフェース回路１０、メモリ制御回路１１、フラッシュメモリ１２の動作で消費される総電流を、横軸を時間経過にして示している。また、図２（ｂ）は、時間と共に変化する半導体記憶装置１の動作モードを示している。ここで動作モードとは、半導体記憶装置１が置かれている動作状態を示したものである。本実施の形態においては、中速ライト動作モード（以下、Ｗ１モードと称す）、高速ライト動作モード（以下、Ｗ２モードと称す）および一時停止モード（以下、ＳＴＢモードと称す）の３つのモードがあるものとして説明する。Ｗ１モードおよびＷ２モードはいずれもホスト装置１００が半導体記憶装置１のフラッシュメモリ１２へデータを記録中であることを示すモードである。Ｗ２モードはＷ１モードよりも高速に記録動作を行うモードであり、そのために消費する電流もＷ１モードより多くなっている。ＳＴＢモードは、ホスト装置１００が書き込み動作を停止した状態を示すモードである。
【００２０】
この例において半導体記憶装置１は、時刻ｔ０から時刻ｔ１までは、Ｗ１モードで動作している。この期間に、ホスト装置１００から半導体記憶装置１（より具体的にはその内部のメモリ制御回路１１）への書き込みデータ転送、メモリ制御回路１１からフラッシュメモリ１２への書き込み指示とデータ転送、さらにフラッシュメモリ１２内でのレジスタ間データ転送やメモリセルへの電荷注入が間欠的に行われ、その結果として電流Ｉ２１は図２（ａ）に示すように不規則に変動する。また時刻ｔ１から時刻ｔ２まではＳＴＢモードであって、ホスト装置１００が書き込み動作を停止した状態である。この期間には、Ｉ２１は一定値の小電流となる。また、時刻ｔ２から時刻ｔ３まではＷ２モードで動作している。この期間にはＷ１モードと同様に各部が間欠的に動作するが、Ｗ１モードと比べそれらの動作がより高速に行われ、その結果として電流Ｉ２１も図２（ａ）に示すようにより大きく不規則に変動する。次に時刻ｔ３から時刻ｔ４までは、時刻ｔ０からｔ１までと同様に、再びＷ１モードとなっている。
【００２１】
このような時間の経過に伴う動作モードの変化は、ホスト装置１００からのコマンドによって制御されることもあれば、半導体記憶装置１のメモリ制御回路１１自身が、内蔵するバッファメモリの状況やフラッシュメモリ１２のステータスに応じて動作モードを制御することもある。いずれの場合においても、メモリ制御回路１１は動作モード信号３１によってこれらの動作モードを電流制御回路１４に対して通知する。
【００２２】
次に、電流制御回路１４の構成および動作について説明する。図３は、電流制御回路１４の構成を示すブロック図である。図３において、Ｗ１モード電流リファレンス５１は、動作モードがＷ１モードのときに対応してあらかじめ定めた基準電流値ＩｒｅｆＷ１を指し示す電圧を出力する。またＷ２モード電流リファレンス５２は、動作モードがＷ２モードのときに対応してあらかじめ定めた基準電流値ＩｒｅｆＷ２を指し示す電圧を出力する。同様にＳＴＢモード電流リファレンス５３は、動作モードがＳＴＢモードのときに対応してあらかじめ定めた基準電流値ＩｒｅｆＳＴＢを指し示す電圧を出力する。選択回路５４は、動作モード信号３１によって制御され、動作モード信号３１がＷ１モードを示すときにはＷ１モード電流リファレンス５１の出力を、動作モード信号３１がＷ２モードを示すときにはＷ２モード電流リファレンス５２の出力を、また動作モード信号３１がＳＴＢモードを示すときにはＳＴＢモード電流リファレンス５３の出力をそれぞれ選択し、基準電流値Ｉｒｅｆを指し示す電圧として出力する。減算回路５５は、選択回路５４の出力する基準電流値Ｉｒｅｆを指し示す電圧と、電流Ｉ２０の電流値を示す電圧値である電流値情報３２との差を求める。低域通過フィルタ５６は、減算回路５５の出力信号の高域成分を低域成分に対して相対的に抑圧し、帰還制御信号３３として出力する。
【００２３】
ここで、選択回路５４が出力する基準電流値Ｉｒｅｆの時間に伴う変化を図２（ｃ）に実線で示す。また同図には破線にて電流値Ｉ２１も併せて示している。動作モード信号３１によって選択回路５４が制御されることで、Ｉｒｅｆは時刻ｔ０から時刻ｔ１まではＩｒｅｆＷ１となる。ＩｒｅｆＷ１は動作モードがＷ１モードのときに不規則に変動する電流Ｉ２１の電流値を下回らないようあらかじめ設定された値である。また、Ｉｒｅｆは時刻ｔ１から時刻ｔ２まではＩｒｅｆＳＴＢとなるが、この例ではＩｒｅｆＳＴＢはゼロに設定されている。次に、時刻ｔ２から時刻ｔ３まではＩｒｅｆの値はＩｒｅｆＷ２となる。ＩｒｅｆＷ２は、動作モードがＷ２モードのときに不規則に変動する電流Ｉ２１の電流値を下回らないようあらかじめ設定された値である。時刻ｔ３から時刻ｔ４まではＩｒｅｆの値は再びＩｒｅｆＷ１となる。
【００２４】
図２（ｃ）に実線で示したＩｒｅｆと実際の総電流Ｉ２０の電流値との誤差を低域通過フィルタ５６で処理した帰還制御信号３３は、可変電流負荷回路１５に入力される。可変電流負荷回路１５は、帰還制御信号３３が示す電流値に比例する電流を電流Ｉ２２として流す。その結果として負帰還制御がかかり、誤差が小さくなるよう、すなわち電流Ｉ２０がＩｒｅｆに近づくように電流Ｉ２２が制御され、電流Ｉ２２は図２（ｄ）に時間に伴う変化を示すごとくとなる。なお、時刻ｔ１から時刻ｔ２の期間は帰還制御信号３３が示すべき誤差が負の値となるが、可変電流負荷回路１５は負の電流を流すことができないため、電流値をゼロに近づけることで誤差を最小にする。例えば、可変電流負荷回路１５がＦＥＴにより構成されている場合には、誤差を示す負の電圧がゲートに印加されると、ソース〜ドレイン間の抵抗値が最大、すなわち電流値が０に近づくように負帰還制御される。これにより、電流Ｉ２１と電流Ｉ２２との和である総電流Ｉ２０は、図２（ｅ）の実線で示すごとくとなる。すなわち、同図に破線で示したＩ２１と比較し、高い周波数での不規則な変化の少ない電流波形となる。
【００２５】
なお、メモリ制御回路１１からの動作モード情報３１に基づいて動作モード毎に基準電流値を選択する構成のため、基準電流値が一定（例えば常にＩｒｅｆＷ２）である場合と比較して、変動抑制に伴う消費電流の増加を最小限に抑えることができる。さらに基準値と実際の電流値との誤差情報をフィードバックする負帰還制御による構成であるため、帰還ループにより素子のバラツキ等の影響が吸収される。また、低域通過フィルタ５６により、急峻な電流変化に対する過度な応答を抑圧するとともに制御結果の残留誤差を少なくし、安定で正確な負帰還制御が可能となる。
【００２６】
以上の動作の結果、半導体記憶装置１の消費電流、すなわちホスト装置１００から供給される電源供給ライン１０２を流れる電流には、ホスト装置１００と半導体記憶装置１との間の通信、半導体記憶装置内のメモリ制御回路１１の動作やフラッシュメモリ１２との通信、さらにフラッシュメモリ１２内での電荷注入がそれぞれ間欠的に動作することに伴う不規則な高周波成分が抑えられる。これによって、電源供給ラインやグランドラインを通じてホスト機器に混入するノイズを抑え、ホスト機器で扱う微弱な音声信号や映像信号に妨害が混入することを防ぐことができる。また、半導体記憶装置側で電流変動を抑える構成のため、ホスト機器と半導体記憶装置とを対にして電流変動に対する妨害抑制策を講じる必要がなく、必要に応じて半導体記憶装置をホスト機器から取り外して交換しても妨害状況が変わることはない。
【００２７】
なお、本実施の形態では半導体記憶装置への書き込み動作を例に説明したが、読み出し時についても同様な構成で電流変動を抑えることができる。この場合には、電流制御回路１４が読み出しの各モードに応じた基準電流値を保持するようにすればよい。また本発明は、記録媒体を不揮発性半導体メモリとした半導体記憶装置に限らず、記録媒体を磁気ディスク等とした記憶装置に対しても同様に適用可能である。さらに本発明は、ホスト機器から供給される電流を使用して制御対象を制御するような電子機器に対しても適用可能である。この場合にも、電流制御回路１４が、制御対象に対する制御モードに応じた基準電流値を保持するようにすればよい。
【産業上の利用可能性】
【００２８】
本発明の記憶装置は、電流変動に伴うホスト機器への妨害を抑えることができるので、各種用途のメモリカードやメモリパック、半導体ディスク等へも適用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の記憶装置の一実施形態の構成を示すブロック図
【図２】本発明の記憶装置の一実施形態における各部の波形を示す図
【図３】本発明の記憶装置の一実施形態における電流制御回路の構成を示すブロック図
【符号の説明】
【００３０】
１  半導体記憶装置
１０  インタフェース回路
１１  メモリ制御回路
１２  フラッシュメモリ
１３  電流センサ
１４  電流制御回路
１５  可変電流負荷回路
３１  動作モード信号
３２  電流値情報
３３  帰還制御信号
１００  ホスト装置
１０１  インタフェースバス
１０２  電源供給ライン
１０３  グランドライン
【図１】
2010191740.tif 000003
【図２】
2010191740.tif 000004
【図３】
2010191740.tif 000005