(57)【要約】【課題】工数を増加させることなく、一方の導電型のトランジスタのみにキャップ膜の効果を与えた半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１に形成された第１のトランジスタ１５と、第２のトランジスタ１６とを備えている。第１のトランジスタ１５は、第１のゲート絶縁膜２２Ａと、第１のゲート絶縁膜２２Ａの上に形成された第１のゲート電極２７とを有している。第２のトランジスタ１６は、第２のゲート絶縁膜２２と、第２のゲート絶縁膜２２の上に形成された第２のゲート電極２８とを有し、第１のゲート絶縁膜２２Ａは、第１の元素が拡散した第１の絶縁材料を含み、第２のゲート絶縁膜２２は、第１の絶縁材料を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のトランジスタと第２のトランジスタとを備え、
前記第１のトランジスタは、
前記半導体基板の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
前記第２のトランジスタは、
前記半導体基板の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
前記第１のゲート絶縁膜は、第１の元素が拡散した第１の絶縁材料を含み、
前記第２のゲート絶縁膜は、前記第１の絶縁材料を含み、
前記第１のゲート絶縁膜に含まれる前記第１の元素の量は、前記第２のゲート絶縁膜に含まれる前記第１の元素の量よりも多いことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタと前記第２のトランジスタとが接する境界領域においては、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とが連続して形成され、前記第１のゲート電極と前記第２のゲート電極の少なくとも一部が連続して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の元素は、ランタンであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜及び第２のゲート絶縁膜のうちの少なくとも第２のゲート絶縁膜は、第２の元素を含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の元素は、アルミニウム又はタンタルであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び第２のゲート電極は、窒化チタンを含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２のゲート電極は前記第２のゲート絶縁膜側から順次形成された第１の電極膜と第２の電極膜との積層膜を有し、
前記第１のゲート電極は前記第１のゲート絶縁膜と接して形成された前記第２の電極膜を有していることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１のゲート電極と前記第２のゲート電極とは同一の構造を有していることを特徴とする請求項１に記載の半導体装置。
【請求項９】
第１の領域と第２の領域とを有する半導体基板上の全面に、絶縁膜と第１の電極膜とを前記半導体基板側から順次形成する工程（ａ）と、
前記第１の電極膜における、前記第１の領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板上の全面に第１の元素を含む第１のキャップ膜を形成した後、熱処理を行うことにより、前記絶縁膜における前記第１の領域の上に形成された部分及び前記第１の電極膜の少なくとも上部に前記第１の元素を拡散する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に第２の電極膜を形成する工程（ｄ）と、
少なくとも前記第２の電極膜及び絶縁膜をエッチングすることにより、前記第１の領域の上に前記第１の元素が拡散した前記絶縁膜を含む第１のゲート絶縁膜及び前記第２の電極膜を含む第１のゲート電極を形成すると共に、前記第２の領域の上に前記絶縁膜を含む第２のゲート絶縁膜及び前記第２の電極膜を含む第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のキャップ膜と共に、前記第１の電極膜における前記第１の元素が拡散した領域を除去する工程（ｆ）をさらに備え、
前記工程（ｅ）では、前記第２の電極膜と前記第１の電極膜の残存部分とを含む前記第２のゲート電極を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）では、前記絶縁膜と前記第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、
前記工程（ｅ）では、前記絶縁膜と前記第２のキャップ膜とを含む前記第２のゲート絶縁膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２の元素はアルミニウム又はタンタルであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）と前記工程（ｄ）との間に、前記第１のキャップ膜及び前記第１の電極膜を除去する工程（ｇ）をさらに備え、
前記工程（ｄ）では、前記半導体基板上の全面に第２の元素を含む第２のキャップ膜を形成した後、前記第２の電極膜を形成し、
前記工程（ｅ）では、前記第１の元素が拡散した前記絶縁膜と前記第２のキャップ膜とを含む前記第１のゲート絶縁膜を形成すると共に、前記絶縁膜と前記第２のキャップ膜とを含む前記第２のゲート絶縁膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のキャップ膜と共に、前記第１の電極膜における前記第１の元素が拡散した領域を除去する工程（ｈ）と、
前記工程（ｉ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１の電極膜の残存部分を除去する工程（ｉ）とをさらに備え、
前記工程（ａ）では、前記絶縁膜と前記第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、
前記工程（ｅ）では、前記絶縁膜と前記第２のキャップ膜とを含む前記第２のゲート絶縁膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｈ）と前記工程（ｉ）とは連続した１つの工程であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の元素はランタンであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１７】
前記第１の電極膜及び第２の電極膜は窒化チタンであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１８】
第１の領域と第２の領域とを有する半導体基板上の全面に、絶縁膜と第１の電極膜とハードマスクとを前記半導体基板側から順次形成する工程（ａ）と、
前記ハードマスクにおける前記第１の領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板上の全面に第１の元素を含む第１のキャップ膜を形成した後、熱処理を行うことにより、前記絶縁膜における前記第１の領域の上に形成された部分及び前記ハードマスクの少なくとも上部に前記第１の元素を拡散する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１のキャップ膜及びハードマスクを除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上の全面に第２の電極膜を形成する工程（ｅ）と、
少なくとも前記第２の電極膜、第１の電極膜及び絶縁膜をエッチングすることにより、前記第１の領域の上に前記第１の元素が拡散した前記絶縁膜を含む第１のゲート絶縁膜及び前記第２の電極膜を含む第１のゲート電極を形成すると共に、前記第２の領域の上に前記絶縁膜を含む第２のゲート絶縁膜及び前記第２の電極膜と前記第１の電極膜とを含む第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記工程（ａ）では、前記絶縁膜と前記第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、
前記工程（ｆ）では、前記絶縁膜と前記第２のキャップ膜とを含む前記第２のゲート絶縁膜を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２の元素はアルミニウム又はタンタルであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｄ）と前記工程（ｅ）との間に、前記第１の電極膜を除去する工程（ｇ）をさらに備え、
前記工程（ａ）では、前記絶縁膜と前記第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、
前記工程（ｆ）では、前記絶縁膜と前記第２のキャップ膜とを含む前記第２のゲート絶縁膜を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に微細化された２種類のトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させ、駆動電流を増加させる方法が知られている。
【０００３】
ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度まで薄膜化されている。
【０００４】
ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。ゲートリークを低減するために、従来から使用されてきたシリコン酸化物（ＳｉＯ2）系の材料の代わりに、ハフニウム（Ｈｆ）を含む酸化物等の誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。ゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ2）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ2の場合には、膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きい。
【０００６】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となる。ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
【０００８】
このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにすることができるが、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
【０００９】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極として使用できる金属材料の探索が盛んに行われており、近年いくつかの有力候補が見出されている。ｎ−ＭＩＳＦＥＴ電極用の有力候補としてはＴａＣ電極又はＴａＮ等のＴａ系電極とＬａ等のランタノイド系材料を含むゲート絶縁膜との組み合わせ（含むゲート絶縁膜のキャップとしての使用）がある。また、ｐ−ＭＩＳＦＥＴ電極の有力候補としてはＰｔやＩｒ等の貴金属又はＭｏＯ等がある。
【００１０】
これらのメタル材料を実際にトランジスタに適用する場合に、従来プロセスとの整合性や、微細加工の見地から、ＭＩＰＳ（Metal Inserted Poly-Si）構造を用いることが検討されている。ＭＩＰＳ構造とは、１０ｎｍ以下程度のメタル材料の上に１００ｎｍ以下程度のポリシリコンを堆積した複層構造である。
【００１１】
互いに材料又は組成が異なるゲート電極を有するｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同一の半導体基板に形成し、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）等の半導体装置を形成する場合には、複雑な工程を経る必要がある。例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用の金属を堆積させ、ｐ−ＭＩＳＦＥＴ領域部分に形成されたｎ−ＭＩＳＦＥＴ用の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用の金属をｐ−ＭＩＳＦＥＴ領域部分に形成されたゲート絶縁膜上に堆積させる（例えば、非特許文献１を参照。）。
【００１２】
このような工程は、工程数が多くなるだけでなく、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＭＩＳＦＥＴ用金属の除去及びｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＭＩＳＦＥＴ用金属の除去のために２回リソグラフィ工程を行う必要があるため、合わせずれの増大も無視できない。
【００１３】
ｐ−ＭＩＳＦＥＴ領域とｎ−ＭＩＳＦＥＴ領域との境界においてｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とに重なりが生じると、ゲートエッチングの際にメタル残りが発生する。このため、ｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とを連続して形成することができない。現在、素子分離領域（ＳＴＩ）の最小幅は１００ｎｍ以下とすることが要求されている。素子分離領域の最小幅が狭くなると、ｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とが必ず接触せず、且つ金属の境界面が素子分離領域上から素子形成領域上へずれ込まないだけのあわせマージンを確保するのは実質上困難である。また、各々のエッチング時に発生する素子分離領域のほれ込みも深刻な課題である。
【００１４】
プロセス簡略化の方向として、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とを同一の金属材料により形成することが試みられている。この場合、ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴの一方においてゲート絶縁膜とゲート電極との間に厚さが１ｎｍ程度のキャップ膜を挟むことにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴのそれぞれに要求される最適に実効仕事関数（ｅＷＦ）が得られる。また、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれにおいて互いに異なるキャップ膜を用いることも検討されてている。（例えば、非特許文献２を参照。）。この構造の場合、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とは同一の材料からなるため、ゲートエッチング等の加工は大幅に簡略化される。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】F. Ootsuka, et al.、"extended abstract of the 2006 international conference on solid state device and materials、Yokohama"、２００６年、ｐ．１１１６−１１１７
【非特許文献２】N.Mise et al IEDM 2007 pp. 527-530
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来のキャップ膜を用いた半導体装置には以下のような問題がある。ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴの一方だけにキャップ膜を形成したり、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれに互いに異なるキャップ膜を形成したりすることは非常に困難である。
【００１７】
例えば、ｎ−ＭＩＳＦＥＴにのみキャップ膜を形成する場合には、まず、厚さが１ｎｍ程度のキャップ膜を全面に形成した後、ｐ−ＭＩＳＦＥＴ側のキャップ膜だけを除去する必要がある。薄いキャップ膜に対して選択的な除去を精度良く行うことは非常に困難である。キャップ膜の膜厚がｅＷＦに与える影響は非常に大きいため、キャップ膜の膜減り又は膜残りが生じるとｅＷＦが大きくばらつき、ひいては閾値電圧が大きく変化してしまう。また、これらの工程において、キャップ膜及びゲート絶縁膜にダメージが生じてしまうという問題もある。
【００１８】
一方、例えばｐ−ＭＩＦＥＴのゲートスタックを形成した後、ｎ−ＭＩＳＦＥＴについてはゲート絶縁膜から再度形成するようなプロセスを採用すると（例えば、非特許文献２を参照。）ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とに異なる材料採用した場合（例えば、非特許文献１を参照）と同程度の工数がかかってしまう。
【００１９】
本発明は、前記の問題を解決し、工数を増加させることなく、一方の導電型のトランジスタのみにキャップ膜の効果を与えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明は半導体装置を、第１のトランジスタはキャップ膜材料が拡散したゲート絶縁膜を有し、第２のトランジスタはキャップ膜材料をほとんど含まないゲート絶縁膜を有する構成とする。
【００２１】
具体的に、本発明に係る半導体装置は、半導体基板に形成された第１のトランジスタと第２のトランジスタとを備え、第１のトランジスタは、半導体基板の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第２のトランジスタは、半導体基板の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜は、第１の元素が拡散した第１の絶縁材料を含み、第２のゲート絶縁膜は、第１の絶縁材料を含み、第１のゲート絶縁膜に含まれる第１の元素の量は、第２のゲート絶縁膜に含まれる第１の元素の量よりも多いことを特徴とする。
【００２２】
本発明に係る半導体装置は、第１のゲート絶縁膜が第１の元素が拡散した第１の絶縁材料を含み、第１のゲート絶縁膜に含まれる第１の元素の量が第２のゲート絶縁膜に含まれる第１の元素の量よりも多い。このため、例えば第１の元素がｅＷＦを低下させる効果を有する場合には、第１のトランジスタのｅＷＦは低下する。しかし、第２のトランジスタのｅＷＦは変動しない。逆に、第１の元素がｅＷＦを増大させる効果を有する場合には、第１のトランジスタのｅＷＦは増大する。しかし、第２のトランジスタのｅＷＦは変動しない。また、第１ゲート絶縁膜と第２のゲート絶縁膜とは、第１の元素の量を除く基本的な構成は同一であるため、薄いキャップ膜の選択的なエッチングをすることなく形成することができる。
【００２３】
本発明の半導体装置において、第１のトランジスタと第２のトランジスタとが接する境界領域においては、第１のゲート絶縁膜と第２のゲート絶縁膜とが連続して形成され、第１のゲート電極と第２のゲート電極の少なくとも一部が連続して形成されていてもよい。
【００２４】
本発明の半導体装置において、第１の元素は、ランタンであってもよい。
【００２５】
本発明の半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜のうちの少なくとも第２のゲート絶縁膜は、第２の元素を含んでいてもよい。
【００２６】
本発明の半導体装置において、第２の元素は、アルミニウム又はタンタルとしてもよい。
【００２７】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極は、窒化チタンを含んでいてもよい。
【００２８】
本発明の半導体装置において、第２のゲート電極は第２のゲート絶縁膜側から順次形成された第１の電極膜と第２の電極膜との積層膜を有し、第１のゲート電極は第１のゲート絶縁膜と接して形成された第２の電極膜を有していてもよい。
【００２９】
本発明の半導体装置において、第１のゲート電極と第２のゲート電極とは同一の構造を有していてもよい。
【００３０】
本発明に係る第１の半導体装置の製造方法は、第１の領域と第２の領域とを有する半導体基板上の全面に、絶縁膜と第１の電極膜とを半導体基板側から順次形成する工程（ａ）と、第１の電極膜における、第１の領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に第１の元素を含む第１のキャップ膜を形成した後、熱処理を行うことにより、絶縁膜における第１の領域の上に形成された部分及び第１の電極膜の少なくとも上部に第１の元素を拡散する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に第２の電極膜を形成する工程（ｄ）と、少なくとも第２の電極膜及び絶縁膜をエッチングすることにより、第１の領域の上に第１の元素が拡散した絶縁膜を含む第１のゲート絶縁膜及び第２の電極膜を含む第１のゲート電極を形成すると共に、第２の領域の上に絶縁膜を含む第２のゲート絶縁膜及び第２の電極膜を含む第２のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００３１】
第１の半導体装置の製造方法は、第２の領域にのみ第１の電極膜を残存させた状態で第１のキャップ膜を形成し、第１の元素を熱拡散させている。このため、ゲート絶縁膜となる絶縁膜における第１の領域に形成された部分には第１の元素が拡散するが、第２の領域に形成された部分には第１の元素はほとんど拡散しない。従って、第１のキャップ膜を選択的に加工することなく、第１のトランジスタの第１のゲート絶縁膜にのみ、ｅＷＦの値を変化させる第１の元素を導入することができる。
【００３２】
第１の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第１のキャップ膜と共に、第１の電極膜における第１の元素が拡散した領域を除去する工程（ｆ）をさらに備え、工程（ｅ）では、第２の電極膜と第１の電極膜の残存部分とを含む第２のゲート電極を形成してもよい。
【００３３】
第１の半導体装置の製造方法において、工程（ａ）では、絶縁膜と第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、工程（ｅ）では、絶縁膜と第２のキャップ膜とを含む第２のゲート絶縁膜を形成してもよい。
【００３４】
第１の半導体装置の製造方法において、第２の元素はアルミニウム又はタンタルであってもよい。
【００３５】
第１の半導体装置の製造方法は、工程（ｃ）と工程（ｄ）との間に、第１のキャップ膜及び第１の電極膜を除去する工程（ｇ）をさらに備え、工程（ｄ）では、半導体基板上の全面に第２の元素を含む第２のキャップ膜を形成した後、第２の電極膜を形成し、工程（ｅ）では、第１の元素が拡散した絶縁膜と第２のキャップ膜とを含む第１のゲート絶縁膜を形成すると共に、絶縁膜と第２のキャップ膜とを含む第２のゲート絶縁膜を形成してもよい。
【００３６】
第１の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第１のキャップ膜と共に、第１の電極膜における第１の元素が拡散した領域を除去する工程（ｈ）と、工程（ｉ）よりも後で且つ工程（ｄ）よりも前に、第１の電極膜の残存部分を除去する工程（ｉ）とをさらに備え、工程（ａ）では、絶縁膜と第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、工程（ｅ）では、絶縁膜と第２のキャップ膜とを含む第２のゲート絶縁膜を形成してもよい。
【００３７】
第１の半導体装置の製造方法において、工程（ｈ）と工程（ｉ）とは連続した１つの工程であってもよい。
【００３８】
第１の半導体装置の製造方法において、第１の元素はランタンであってもよい。
【００３９】
第１の半導体装置の製造方法において、第１の電極膜及び第２の電極膜は窒化チタンであってもよい。
【００４０】
本発明に係る第２の半導体装置の製造方法は、第１の領域と第２の領域とを有する半導体基板上の全面に、絶縁膜と第１の電極膜とハードマスクとを半導体基板側から順次形成する工程（ａ）と、ハードマスクにおける第１の領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に第１の元素を含む第１のキャップ膜を形成した後、熱処理を行うことにより、絶縁膜における第１の領域の上に形成された部分及びハードマスクの少なくとも上部に第１の元素を拡散する工程（ｃ）と、工程（ｃ）よりも後に、第１のキャップ膜及びハードマスクを除去する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上の全面に第２の電極膜を形成する工程（ｅ）と、少なくとも第２の電極膜、第１の電極膜及び絶縁膜をエッチングすることにより、第１の領域の上に第１の元素が拡散した絶縁膜を含む第１のゲート絶縁膜及び第２の電極膜を含む第１のゲート電極を形成すると共に、第２の領域の上に絶縁膜を含む第２のゲート絶縁膜及び第２の電極膜と第１の電極膜とを含む第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする。
【００４１】
第２の半導体装置の製造方法は、第２の領域にのみハードマスクを残存させた状態で第１のキャップ膜を形成し、第１の元素を熱拡散させている。このため、ゲート絶縁膜となる絶縁膜における第１の領域に形成された部分には第１の元素が拡散するが、第２の領域に形成された部分には第１の元素はほとんど拡散しない。従って、第１のキャップ膜を選択的に加工することなく、第１のトランジスタの第１のゲート絶縁膜にのみ、ｅＷＦの値を変化させる第１の元素を導入することができる。また、第１の電極膜に第１の元素が拡散するおそれがないため、第１の電極膜の除去を行う必要がない。従って、第２のゲート電極における電極膜の膜厚を第１のゲート電極よりも厚くすることができる。
【００４２】
第２の半導体装置の製造方法において、工程（ａ）では、絶縁膜と第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、工程（ｆ）では、絶縁膜と第２のキャップ膜とを含む第２のゲート絶縁膜を形成してもよい。
【００４３】
第２の半導体装置の製造方法において、第２の元素はアルミニウム又はタンタルであってもよい。
【００４４】
第２の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、第１の電極膜を除去する工程（ｇ）をさらに備え、工程（ａ）では、絶縁膜と第１の電極膜との間に、第２の元素を含む第２のキャップ膜を形成し、工程（ｆ）では、絶縁膜と第２のキャップ膜とを含む第２のゲート絶縁膜を形成してもよい。
【発明の効果】
【００４５】
本発明に係る半導体装置によれば、工数を増加させることなく、一方の導電型のトランジスタのみにキャップ膜の効果を与えた半導体装置を実現できる。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図５】第２の実施形態に係る半導体装置を示す断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】第３の実施形態に係る半導体装置を示す断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】第３の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１１】第３の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１２】第４の実施形態に係る半導体装置を示す断面図である。
【図１３】第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００４７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、シリコンからなる半導体基板１１に形成された第１のトランジスタ１５と第２のトランジスタ１６とを備えている。本実施形態においては、第１のトランジスタ１５はｎ−ＭＩＳＦＥＴであり、第２のトランジスタ１６はｐ−ＭＩＳＦＥＴである例について説明する。
【００４８】
第１のトランジスタ１５は、半導体基板１１のｐ型活性領域１４に形成されており、第２のトランジスタ１６は、ｎ型活性領域１３に形成されている。ｐ型活性領域１４とｎ型活性領域１３とは素子分離領域１２により分離されている。
【００４９】
第１のトランジスタ１５は、酸化シリコン（ＳｉＯ2）からなる下地膜２１の上に第１のゲート絶縁膜が形成されている。第１のゲート絶縁膜は、酸化ランタン（ＬａＯ）が拡散した窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）膜からなるキャップ膜材料拡散絶縁膜２２Ａである。第１のゲート絶縁膜の上には、第１のゲート電極２７が形成されている。第１のゲート電極２７は、窒化チタン（ＴｉＮ）からなる第２の電極膜２５とポリシリコンからなる第３の電極膜２６との積層膜である。第１のゲート電極２７の側壁上には、第１のサイドウォール３５が形成されている。半導体基板１１における第１のゲート電極２７の側方には第１のエクステンション領域３１が形成され、第１のエクステンション領域３１の外側方には第１のソースドレイン領域３２が形成されている。
【００５０】
第２のトランジスタ１６は、ＳｉＯ2からなる下地膜２１の上に第２のゲート絶縁膜が形成されている。第２のゲート絶縁膜は、ＨｆＳｉＯＮ膜からなる絶縁膜２２である。第２のゲート絶縁膜の上には、第２のゲート電極２８が形成されている。第２のゲート電極２８は、ＴｉＮからなる第１の電極膜２４と第２の電極膜２５と第３の電極膜２６との積層膜である。第２のゲート電極２８の側壁上には、第２のサイドウォール３６が形成されている。半導体基板１１における第２のゲート電極２８の側方には第２のエクステンション領域３３が形成され、第２のエクステンション領域３３の外側方には第２のソースドレイン領域３４が形成されている。
【００５１】
本実施形態の半導体装置は、第１のゲート絶縁膜と第２のゲート絶縁膜とが共に第１の絶縁材料であるＨｆＳｉＯＮを有している。また、第１のゲート絶縁膜はＨｆＳｉＯＮ中に第１の元素であるＬａが拡散しており、第２のゲート絶縁膜は基本的にＬａを含まないＨｆＳｉＯＮからなる。また、第１のゲート電極２７はＴｉＮ膜である第２の電極膜２５を有し、第２のゲート電極２８はＴｉＮ膜である第１の電極膜２４と第２の電極膜２５との積層膜を有する。つまり、第２のゲート電極２８は第１のゲート電極２７よりも厚いＴｉＮ膜を有している。
【００５２】
後で述べるように、Ｌａが拡散したＨｆＳｉＯＮ膜によりＴｉＮ膜からなるゲート電極のｅＷＦが小さくなる。また、ＴｉＮ膜の膜厚が厚いほどｅＷＦの値が大きくなる。このため、本実施形態の半導体装置は、ｅＷＦが小さいｎ−ＭＩＳＦＥＴと、ｅＷＦが大きいｐ−ＭＩＳＦＥＴとを備えている。また、第１のゲート絶縁膜と第２のゲート絶縁膜とは、Ｌａが拡散している以外の構成は同一であるため、薄いキャップ膜の選択的なエッチングをすることなく形成することができる。
【００５３】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図２（ａ）に示すようにシリコンからなる半導体基板１１に素子分離領域１２により互いに分離されたｎ型活性領域１３とｐ型活性領域１４とを形成する。続いて、半導体基板１１の上に膜厚が１ｎｍのＳｉＯ2からなる下地膜２１と、厚さが２．５ｎｍのＨｆＳｉＯＮからなる絶縁膜２２と、厚さが５ｎｍのＴｉＮからなる第１の電極膜２４とを順次形成する。
【００５４】
下地膜２１は、酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより形成すればよい。なお、ＲＴＯに代えて加熱炉を用いた熱処理を行ってもよく、酸素ガス以外の他のガス種を用いてもよい。さらに、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、シリコン酸窒化膜（ＳｉＯＮ膜）等としてもよい。
【００５５】
絶縁膜２２は、ＭＯＣＶＤ（Ｍetal Organic Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法等により、ハフニウムシリケート（ＨｆＳｉＯ）膜を堆積した後、プラズマ窒化によりＨｆＳｉＯＮ膜とすればよい。なお、ＨｆＳｉＯＮ膜に代えて、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコン（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜又は酸化スカンシウム（ＳｃＯ）膜等の他の高誘電率膜を用いてもよい。また、後で説明する第１のキャップ膜の材質によっては、ＬａＯ膜又は酸化ジスプロシウム（ＤｙＯ）膜等のランタノイド系の絶縁膜を用いることも可能である。本絶縁膜としてＬａＯ又はＤｙＯ等を使用した場合には、第一のキャップ膜としてＭｇＯ又はＳｃＯ等のｅＷＦ低減効果を有し且つ、絶縁膜中に拡散すると共に、拡散し切れなかった余剰部分を選択的に除去できる材料を選択すればよい。
【００５６】
さらに、用途に応じて高誘電体以外のＳｉＯ2膜又はＳｉＯＮ膜等を用いてもよい。また、ＭＯＣＶＤ法に代えて、ＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical Vapor Deposition）法等により形成してもよい。
【００５７】
次に、図２（ｂ）に示すように、ｎ型活性領域１３の上を覆うレジスト膜４１を形成する。この後、レジスト膜４１をマスクとして、第１の電極膜２４におけるｐ型活性領域１４の上に形成された部分を除去する。
【００５８】
次に、図２（ｃ）に示すように、シンナー洗浄によりレジスト膜４１を除去した半導体基板１１の上に、厚さが１ｎｍのＬａＯからなる第１のキャップ膜４２を形成する。
【００５９】
次に、図２（ｄ）に示すように、８００℃で１０分間の熱処理を行う。これにより、ＬａＯが熱拡散し、絶縁膜２２におけるｐ型活性領域１４の上に形成された部分は、ＬａＯを含むキャップ膜材料拡散絶縁膜２２Ａとなる。また、第１の電極膜２４の上部には、ＬａＯが拡散したキャップ膜材料拡散領域２４Ａが形成される。第１の電極膜２４がＴｉＮであり、第１のキャップ膜４２がＬａＯの場合には、キャップ膜材料拡散領域２４ＡはＬａＯが拡散したＴｉＮ膜（チタンランタンナイトライド膜）となる。
【００６０】
第１のキャップ膜４２は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、ＬａＯに代えてＤｙＯ等のランタノイド系元素の酸化物を用いても、ＳｃＯ又は酸化マグネシウム（ＭｇＯ）等を用いてもよい。また、第１のキャップ膜４２の膜厚は、必要とするｅＷＦの値に応じて変化させればよい。具体的には、ｅＷＦをより小さくする場合には、第１のキャップ膜４２の膜厚を厚くし、ｅＷＦを高めに設定する場合には、第１のキャップ膜４２の膜厚を薄くすればよい。また、熱処理の温度及び時間は、絶縁膜２２の膜厚及び必要とするｅＷＦの値に応じて適宜変更してかまわない。
【００６１】
次に、図３(ａ)に示すように、余剰の第１のキャップ膜４２を除去する。第１のキャップ膜４２の除去は、第１のキャップ膜４２の材質及び膜厚等に応じて適当な洗浄剤を用いて行えばよい。第１のキャップ膜４２にＬａＯ膜を用いた場合には、塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）により１０秒間洗浄を行えばよい。希釈倍率及び洗浄時間はＬａＯ膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。なお、条件によっては第１のキャップ膜４２の拡散が進み、絶縁膜２２及び第１の電極膜２４の上に第１のキャップ膜４２が残存していない場合もあり得る。この場合には、第１のキャップ膜４２の除去を行わなくてもよい。
【００６２】
次に、図３（ｂ）に示すように第１の電極膜２４におけるキャップ膜材料拡散領域２４Ａを除去した後、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を順次堆積する。続いて、第３の電極膜２６に不純物の注入を行う。なお、第３の電極膜２６を不純物を含むドープドポリシリコン膜として堆積した場合には、不純物注入は行わなくてよい。
【００６３】
キャップ膜材料が第２のゲート絶縁膜まで拡散すると、第２のトランジスタのｅＷＦが低下してしまう。これを防止するために、キャップ膜材料拡散領域２４Ａの除去を行う。従って、第１の電極膜２４の膜厚が十分厚い場合又はキャップ膜材料が拡散しにくい材料である場合には、キャップ膜材料拡散領域２４Ａの除去を行わなくてもよい。
【００６４】
第１の電極膜２４がＴｉＮ膜であり、第１のキャップ膜４２がＬａＯ膜である場合、８００℃で１０分間の熱処理を行うと３ｎｍ程度Ｌａが拡散することが実験的に明らかになっている。このため、第１の電極膜２４の膜厚が８ｎｍ以上であれば、キャップ膜材料拡散領域２４Ａの除去を行わなくてもよい。
【００６５】
キャップ膜材料拡散領域２４Ａの除去は、絶縁膜２２を劣化させることなくキャップ膜材料拡散領域２４Ａを除去できればどんな方法を用いて行ってもよい。第１の電極膜２４がＴｉＮ膜であり、第１のキャップ膜４２がＬａＯ膜である場合には、過酸化水素水（Ｈ2Ｏ2）を用いて除去すればよい。また、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いてもよい。
【００６６】
また、キャップ膜材料拡散領域２４Ａの除去と第１のキャップ膜４２の除去とを１工程で行ってもよい。例えば、第１の電極膜２４がＴｉＮ膜であり、第１のキャップ膜４２がＬａＯ膜である場合には、希塩酸又は塩酸−過酸化水素水を用いれば、第１のキャップ膜４２とキャップ膜材料拡散領域２４Ａとを薬液を変えることなく連続して除去することができる。
【００６７】
次に、図３（ｃ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１４の上に形成された、第３の電極膜２６、第２の電極膜２５、キャップ膜材料拡散絶縁膜２２Ａ及び下地膜２１を選択的に除去する。同時に、ｎ型活性領域１３の上に形成された、第３の電極膜２６、第２の電極膜２５、第１の電極膜２４、絶縁膜２２及び下地膜２１を選択的に除去する。これにより、ｐ型活性領域１４の上には、キャップ膜材料拡散絶縁膜２２Ａからなる第１のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第１のゲート電極２７が形成される。また、ｎ型活性領域１３の上には、絶縁膜２２からなる第２のゲート絶縁膜と、ＴｉＮからなる第１の電極膜２４、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第２のゲート電極２８が形成される。
【００６８】
次に、図３（ｄ）に示すように、第１のエクステンション領域３１、第２のエクステンション領域３３、第１のサイドウォール３５、第２のサイドウォール３６、第１のソースドレイン領域３２及び第２のソースドレイン領域３４等を形成する。さらに、第１のソースドレイン領域３２及び第２のソースドレイン領域３４に導入された不純物の活性化を行うことにより、ｐ型活性領域１４にｎ−ＭＩＳＦＥＴである第１のトランジスタ１５が形成され、ｎ型活性領域１３にｐ−ＭＩＳＦＥＴである第２のトランジスタ１６が形成される。
【００６９】
次に、本実施形態の半導体装置において、第２のゲート電極２８の仕事関数を低下させることなく、第１のゲート電極２７の仕事関数を低くすることができる原理について説明する。表１は、ゲート絶縁膜の構成を変化させた場合におけるゲート電極の実効仕事関数（ｅＷＦ）、酸化膜換算ゲート絶縁膜厚（ＥＴＯ）及びゲート漏れ電流密度（Ｊｇ）の値を示している。なお、ゲート電極にＴｉＮ膜を用いた場合について示している。
【００７０】
【表１】
2010135735.tif 000003
表１に示すように、ゲート絶縁膜がＨｆＳｉＯＮのみである場合には、ゲート電極のｅＷＦは４．６７ｅＶであった。しかし、ゲート絶縁膜がＨｆＳｉＯＮ膜と膜厚が１ｎｍのＬａＯ膜との積層膜である場合には、ｅＷＦの値は４．２３ｅＶに低下した。これは、ＬａＯのｅＷＦを低減する効果によるものである。また、一旦ＬａＯ膜を形成した後、ｄＨＣｌによりＬａＯ膜を除去したゲート絶縁膜の上にゲート電極を形成した場合には、ｅＷＦはほとんど低下しなかった。しかし、ＬａＯ膜を形成して８００℃で１０分間の熱処理を行った後、ＬａＯ膜を除去するとｅＷＦの値は、ＬａＯ膜が存在している場合と同程度にまで低下した。また、ＪｇもＬａＯ膜がない場合と比べて大きく低下した。これは、熱処理によりＬａがゲート絶縁膜中に拡散したことによると考えられる。
【００７１】
本実施形態の半導体装置の製造方法は、まず、ｎ−ＭＩＳＦＥＴである第１のトランジスタ１５においては、ＨｆＳｉＯＮ膜とＬａＯ膜とが接し、ｐ−ＭＩＳＦＥＴである第２のトランジスタ１６においては、ＨｆＳｉＯＮ膜とＬａＯ膜との間に第１の電極膜２４が存在した状態において熱処理を行い、この後ＬａＯ膜を除去する。このため、第１のキャップ膜４２であるＬａＯ膜を選択的に加工することなく、ｎ−ＭＩＳＦＥＴの第１のゲート絶縁膜はｅＷＦを低減するＬａが拡散したＨｆＳｉＯＮ膜とし、ｐ−ＭＩＳＦＥＴの第２のゲート絶縁膜はｅＷＦが変化しないＬａが拡散していない絶縁膜２２とすることができる。
【００７２】
さらに、ｐ−ＭＩＳＦＥＴの第２のゲート電極２８は、第１の電極膜２４と第２の電極膜２５との積層膜となるため、第２の電極膜２５により形成されたｎ−ＭＩＳＦＥＴの第１のゲート電極２７よりも高さが高くなる。これにより、ｐ−ＭＩＳＦＥＴのｅＷＦの値をさらに高くすることができる。
【００７３】
本実施形態においては、第１のゲート電極２７及び第２のゲート電極２８をＴｉＮ膜とポリシリコン膜との積層膜としている。この場合、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第１のゲート電極及び第２のゲート電極を低抵抗化することができる。また、第３の電極膜はポリシリコン膜に代えて他の金属膜を用いてもよく、省略することも可能である。
【００７４】
第１の電極膜２４は、ＴｉＮ膜に限られないが、Ｔｉ又はＴａを含む金属膜とすることが好ましく、ＴaＮ膜、ＴａＣ膜又はＴａＣＮ膜等としてもよい。また、キャップ膜材料と組み合わせた際に適切なｅＷＦが得られる材料であれば、他の金属材料を用いてもよい。
【００７５】
第１の電極膜２４の膜厚は、材質及び製造プロセスに応じて適宜変更してかまわない。但し、第１の電極膜２４と第２の電極膜２５とを共にＴｉＮ膜とする場合には、ｐ−ＭＩＳＦＥＴにおいて適切なｅＷＦの値を得るために、第１の電極膜２４と第２の電極膜２５との膜厚の和を１５ｎｍ以上とすることが好ましい。
【００７６】
本実施形態においては、キャップ膜材料の拡散を行った後、第１の電極膜２４の一部を残すことにより、第２のゲート電極２８が第１の電極膜２４と第２の電極膜２５との積層膜を有している構成とした。しかし、キャップ膜材料の拡散を行った後、第１の電極膜２４を完全に除去してもよい。この場合には、図４に示すように、第１のゲート電極２７と第２のゲート電極２８とは同じ構成となる。
【００７７】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は、第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７８】
第２の実施形態の半導体装置は、キャップ膜材料拡散絶縁膜２２Ａと第１のゲート電極２７との間及び絶縁膜２２と第２のゲート電極２８との間に、第２のキャップ膜２９が形成されていることを特徴とする。
【００７９】
第２のキャップ膜２９は、例えば膜厚が１ｎｍの酸化アルミニウム（ＡｌＯ）膜とすればよい。ＡｌＯは、ＴｉＮからなるゲート電極のｅＷＦを増大させる効果を有している。しかし、ＬａＯのｅＷＦ低減効果の方がＡｌＯのｅＷＦ増大効果よりも大きい。このため、ｎ−ＭＩＳＴＦＥＴである第１のトランジスタ１５においては、ＬａＯが拡散したキャップ膜材料拡散絶縁膜２２Ａにより、第１のゲート電極２７のｅＷＦを小さく保つことができる。一方、ｐ−ＭＩＳＦＥＴである第２のトランジスタ１６においては、絶縁膜２２にＬａＯが拡散していないためＡｌＯのｅＷＦ増大効果が発揮され、第２のゲート電極２８のｅＷＦを増大させることができる。
【００８０】
第２のキャップ膜２９は、電極のｅＷＦを増大させる効果のある絶縁膜であればどのようなものでもよく、ＡｌＯに代えてＴａＯ等としてもよい。
【００８１】
第２の実施形態に係る半導体装置は以下のようにして形成すればよい。まず、図６（ａ）に示すように、第１の実施形態と同様にしてｐ型活性領域１４の上に、下地膜２１とキャップ膜材料拡散絶縁膜２２Ａとを形成し、ｎ型活性領域１３の上に、下地膜２１と絶縁膜２２と上部にキャップ膜材料拡散領域２４Ａを有する第１の電極膜２４とを形成する。
【００８２】
次に、図６（ｂ）に示すように、第１の電極膜２４を除去した後、半導体基板上の全面にＡｌＯからなる第２のキャップ膜２９を形成する。続いて、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を形成する。
【００８３】
次に、図６（ｃ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１４の上に形成された、第３の電極膜２６、第２の電極膜２５、第２のキャップ膜２９、キャップ膜材料拡散絶縁膜２２Ａ及び下地膜２１を選択的に除去する。同時に、ｎ型活性領域１３の上に形成された、第３の電極膜２６、第２の電極膜２５、第２のキャップ膜２９、絶縁膜２２及び下地膜２１を選択的に除去する。これにより、ｐ型活性領域１４の上には、キャップ膜材料拡散絶縁膜２２Ａ及び第２のキャップ膜２９を有する第１のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第１のゲート電極２７が形成される。また、ｎ型活性領域１３の上には、絶縁膜２２及び第２のキャップ膜２９を有する第２のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第２のゲート電極２８が形成される。
【００８４】
次に、図６（ｄ）に示すように、第１のエクステンション領域３１、第２のエクステンション領域３３、第１のサイドウォール３５、第２のサイドウォール３６、第１のソースドレイン領域３２及び第２のソースドレイン領域３４等を形成する。さらに、第１のソースドレイン領域３２及び第２のソースドレイン領域３４に導入された不純物の活性化を行うことにより、ｐ型活性領域１４にｎ−ＭＩＳＦＥＴである第１のトランジスタ１５が形成され、ｎ型活性領域１３にｐ−ＭＩＳＦＥＴである第２のトランジスタ１６が形成される。
【００８５】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図７は、第３の実施形態に係る半導体装置の断面構成を示している。図７において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８６】
第３の実施形態の半導体装置は、ｎ−ＭＩＳＦＥＴである第１のトランジスタ１５には、第２のキャップ膜２９が形成されておらず、ｐ−ＭＩＳＦＥＴである第２のトランジスタ１６には、絶縁膜２２と第２のゲート電極２８との間に、第２のキャップ膜２９が形成されていることを特徴とする。
【００８７】
本実施形態のｐ−ＭＩＳＦＥＴである第２のトランジスタ１６のみに第２のキャップ膜２９を形成しているため、ｎ−ＭＩＳＦＥＴである第１のトランジスタ１５においてｅＷＦの増大するおそれがなく、確実にｐ−ＭＩＳＦＥＴのｅＷＦを増大させることができる。
【００８８】
第３の実施形態に係る半導体装置は以下のようにして形成すればよい。まず、図８（ａ）に示すようにシリコンからなる半導体基板１１に素子分離領域１２により互いに分離されたｎ型活性領域１３とｐ型活性領域１４とを形成する。続いて、半導体基板１１の上に膜厚が１ｎｍのＳｉＯ2からなる下地膜２１と、厚さが２．５ｎｍのＨｆＳｉＯＮからなる絶縁膜２２と、厚さが１ｎｍのＡｌＯからなる第２のキャップ膜２９と、厚さが５ｎｍのＴｉＮからなる第１の電極膜２４とを順次形成する。
【００８９】
下地膜２１は、酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより形成すればよい。なお、ＲＴＯに代えて加熱炉を用いた熱処理を行ってもよく、酸素ガス以外の他のガス種を用いてもよい。さらに、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、ＳｉＯＮ膜等としてもよい。
【００９０】
絶縁膜２２は、ＭＯＣＶＤ（Ｍetal Organic Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法等により、ＨｆＳｉＯ膜を堆積した後、プラズマ窒化させてＨｆＳｉＯＮ膜とすればよい。なお、ＨｆＳｉＯＮ膜に代えて、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコン（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜又は酸化スカンシウム（ＳｃＯ）膜等の他の高誘電率膜を用いてもよい。また、後で説明するキャップ膜の材質によっては、酸化ランラン（ＬａＯ）膜又は酸化ジスプロシウム（ＤｙＯ）膜等のランタノイド系の絶縁膜を用いることも可能である。さらに、用途に応じて高誘電体以外のＳｉＯ2膜又はＳｉＯＮ膜等を用いてもよい。また、ＭＯＣＶＤ法に代えて、ＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical Vapor Deposition）法等により形成してもよい。
【００９１】
次に、図８（ｂ）に示すように、ｎ型活性領域１３の上を覆うレジスト膜４１を形成する。この後、レジスト膜４１をマスクとして、第１の電極膜２４及び第２のキャップ膜２９におけるｐ型活性領域１４の上に形成された部分を除去する。なお、第１のトランジスタ１５の特性が許容できるのであれば、第２のキャップ膜２９を除去しなくてもよい。
【００９２】
次に、図８（ｃ）に示すように、シンナー洗浄によりレジスト膜４１を除去した半導体基板１１の上に、厚さが１ｎｍのＬａＯからなる第１のキャップ膜４２を形成する。
【００９３】
次に、図８（ｄ）に示すように、８００℃で１０分間の熱処理を行う。これにより、ＬａＯが熱拡散し、絶縁膜２２におけるｐ型活性領域１４の上に形成された部分は、ＬａＯを含むキャップ膜材料拡散絶縁膜２２Ａとなる。また、第１の電極膜２４の上部には、ＬａＯを含むキャップ膜材料拡散領域２４Ａが形成される。
【００９４】
第１のキャップ膜４２は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、ＤｙＯ等のランタノイド系元素の酸化物を用いても、ＳｃＯ又は酸化マグネシウム（ＭｇＯ）等を用いてもよい。また、第１のキャップ膜４２の膜厚は、必要とするｅＷＦの値に応じて変化させればよい。具体的には、ｅＷＦをより小さくする場合には、第１のキャップ膜４２の膜厚を厚くし、ｅＷＦを高めに設定する場合には、第１のキャップ膜４２の膜厚を薄くすればよい。また、熱処理の温度及び時間は、絶縁膜２２の膜厚及び必要とするｅＷＦの値に応じて適宜変更してかまわない。
【００９５】
次に、図９(ａ)に示すように、余剰の第１のキャップ膜４２を除去する。第１のキャップ膜４２の除去は、第１のキャップ膜４２の材質及び膜厚等に応じて適当な洗浄剤を用いて行えばよい。第１のキャップ膜４２にＬａＯ膜を用いた場合には、塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）により１０秒間洗浄を行えばよい。希釈倍率及び洗浄時間はＬａＯ膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。
【００９６】
次に、図９（ｂ）に示すように第１の電極膜２４におけるキャップ膜材料拡散領域２４Ａを除去した後、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を順次堆積する。続いて、第３の電極膜２６に不純物の注入を行う。なお、第３の電極膜２６を不純物を含むドープドポリシリコン膜として堆積した場合には、不純物注入は行わなくてよい。
【００９７】
キャップ膜材料が第２のゲート絶縁膜まで拡散すると、第２のトランジスタのｅＷＦが低下してしまう。これを防止するために、キャップ膜材料拡散領域２４Ａの除去を行う。従って、第１の電極膜２４の膜厚が十分厚い場合又はキャップ膜材料が拡散しにくい材料である場合には、キャップ膜材料拡散領域２４Ａの除去を行わなくてもよい。
【００９８】
第１の電極膜２４がＴｉＮ膜であり、第１のキャップ膜４２がＬａＯ膜である場合、８００℃で１０分間の熱処理を行うと３ｎｍ程度Ｌａが拡散することが実験的に明らかになっている。このため、第１の電極膜２４の膜厚が８ｎｍ以上であれば、キャップ膜材料拡散領域２４Ａの除去を行わなくてもよい。
【００９９】
キャップ膜材料拡散領域２４Ａの除去は、絶縁膜２２を劣化させることなくキャップ膜材料拡散領域２４Ａを除去できればどんな方法を用いて行ってもよい。第１の電極膜２４がＴｉＮ膜であり、第１のキャップ膜４２がＬａＯ膜である場合には、過酸化水素水（Ｈ2Ｏ2）を用いて除去すればよい。また、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いてもよい。
【０１００】
次に、図９（ｃ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１４の上に形成された、第３の電極膜２６、第２の電極膜２５、キャップ膜材料拡散絶縁膜２２Ａ及び下地膜２１を選択的に除去する。同時に、ｎ型活性領域１３の上に形成された、第３の電極膜２６、第２の電極膜２５、第１の電極膜２４、第２のキャップ膜２９、絶縁膜２２及び下地膜２１を選択的に除去する。これにより、ｐ型活性領域１４の上には、キャップ膜材料拡散絶縁膜２２Ａからなる第１のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第１のゲート電極２７とが形成される。また、ｎ型活性領域１３の上には、絶縁膜２２と第２のキャップ膜２９とを有する第２のゲート絶縁膜と、ＴｉＮからなる第１の電極膜２４、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第２のゲート電極２８とが形成される。
【０１０１】
次に、図９（ｄ）に示すように、第１のエクステンション領域３１、第２のエクステンション領域３３、第１のサイドウォール３５、第２のサイドウォール３６、第１のソースドレイン領域３２及び第２のソースドレイン領域３４等を形成する。さらに、第１のソースドレイン領域３２及び第２のソースドレイン領域３４に導入された不純物の活性化を行うことにより、ｐ型活性領域１４にｎ−ＭＩＳＦＥＴである第１のトランジスタ１５が形成され、ｎ型活性領域１３にｐ−ＭＩＳＦＥＴである第２のトランジスタ１６が形成される。
【０１０２】
また、第３の実施形態に係る半導体装置は、以下のようにして形成してもよい。まず、図１０（ａ）に示すようにシリコンからなる半導体基板１１に素子分離領域１２により互いに分離されたｎ型活性領域１３とｐ型活性領域１４とを形成する。続いて、半導体基板１１の上に膜厚が１ｎｍのＳｉＯ2からなる下地膜２１と、厚さが２．５ｎｍのＨｆＳｉＯＮからなる絶縁膜２２と、厚さが１ｎｍのＡｌＯからなる第２のキャップ膜２９と、厚さが５ｎｍのＴｉＮからなる第１の電極膜２４と、ハードマスク４３とを順次形成する。
【０１０３】
ハードマスク４３は、後で形成する第１のキャップ膜と共に容易に除去でき且つ第１の電極膜の電気的特性及び加工性に影響を与えない材料であればどんな材料でもよく、例えば、ＡｌＯ等を用いることができる。
【０１０４】
次に、図１０（ｂ）に示すように、ｎ型活性領域１３の上を覆うレジスト膜４１を形成する。この後、レジスト膜４１をマスクとして、ハードマスク４３、第１の電極膜２４及び第２のキャップ膜２９におけるｐ型活性領域１４の上に形成された部分を除去する。
【０１０５】
次に、図１０（ｃ）に示すように、シンナー洗浄によりレジスト膜４１を除去した半導体基板１１の上に、厚さが１ｎｍのＬａＯからなる第１のキャップ膜４２を形成する。
【０１０６】
次に、図１０（ｄ）に示すように、８００℃で１０分間の熱処理を行う。これにより、ＬａＯが熱拡散し、絶縁膜２２におけるｐ型活性領域１４の上に形成された部分は、ＬａＯを含むキャップ膜材料拡散絶縁膜２２Ａとなる。また、ハードマスク４３の上部には、ＬａＯを含むキャップ膜材料拡散領域４３Ａが形成される。
【０１０７】
次に、図１１(ａ)に示すように、余剰の第１のキャップ膜４２を除去する。第１のキャップ膜４２の除去は、第１のキャップ膜４２の材質及び膜厚等に応じて適当な洗浄剤を用いて行えばよい。第１のキャップ膜４２にＬａＯ膜を用いた場合には、塩酸（濃度３７質量％）を１０００倍に希釈した希塩酸（ｄＨＣｌ）により１０秒間洗浄を行えばよい。希釈倍率及び洗浄時間はＬａＯ膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。またハードマスク４３がＡｌＯ膜である場合には、ハードマスク４３も同時に除去される。ハードマスク４３の材質によっては、別途除去すればよい。
【０１０８】
次に、図１１（ｂ）に示すように、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を順次堆積する。続いて、第３の電極膜２６に不純物の注入を行う。なお、第３の電極膜２６を不純物を含むドープドポリシリコン膜として堆積した場合には、不純物注入は行わなくてよい。
【０１０９】
次に、図１１（ｃ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１４の上に形成された、第３の電極膜２６、第２の電極膜２５、キャップ膜材料拡散絶縁膜２２Ａ及び下地膜２１を選択的に除去する。同時に、ｎ型活性領域１３の上に形成された、第３の電極膜２６、第２の電極膜２５、第１の電極膜２４、第２のキャップ膜２９、絶縁膜２２及び下地膜２１を選択的に除去する。これにより、ｐ型活性領域１４の上には、キャップ膜材料拡散絶縁膜２２Ａからなる第１のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第１のゲート電極２７とが形成される。また、ｎ型活性領域１３の上には、絶縁膜２２と第２のキャップ膜２９とを有する第２のゲート絶縁膜と、ＴｉＮからなる第１の電極膜２４、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第２のゲート電極２８とが形成される。
【０１１０】
次に、図１１（ｄ）に示すように、第１のエクステンション領域３１、第２のエクステンション領域３３、第１のサイドウォール３５、第２のサイドウォール３６、第１のソースドレイン領域３２及び第２のソースドレイン領域３４等を形成する。さらに、第１のソースドレイン領域３２及び第２のソースドレイン領域３４に導入された不純物の活性化を行うことにより、ｐ型活性領域１４にｎ−ＭＩＳＦＥＴである第１のトランジスタ１５が形成され、ｎ型活性領域１３にｐ−ＭＩＳＦＥＴである第２のトランジスタ１６が形成される。
【０１１１】
このようにすれば、第１の電極膜２４にキャップ膜材料が拡散するおそれがほとんどないため、第１の電極膜２４の一部を除去する必要がない。このため、第２のゲート電極２８におけるＴｉＮ膜部分の膜厚を厚くすることができる。なお、ハードマスクを用いる製造方法は、第２のキャップ膜２９を形成しない場合にも適用することができる。
【０１１２】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１２は、第４の実施形態に係る半導体装置の断面構成を示している。図１２において図７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１１３】
第４の実施形態の半導体装置は、第３の実施形態の半導体装置と異なり、ｎ−ＭＩＳＦＥＴである第１のトランジスタ１５の第１のゲート電極２７とｐ−ＭＩＳＦＥＴである第２のトランジスタ１６の第２のゲート電極２８とが同一の構成となっている。具体的には、第１のゲート電極２７及び第２のゲート電極２８が共に第２の電極膜２５と第３の電極膜２６との積層膜により形成されている。
【０１１４】
第４の実施形態に係る半導体装置は以下のようにして形成すればよい。まず、図１３（ａ）に示すようにシリコンからなる半導体基板１１に素子分離領域１２により互いに分離されたｎ型活性領域１３とｐ型活性領域１４とを形成する。続いて、半導体基板１１の上に膜厚が１ｎｍのＳｉＯ2からなる下地膜２１と、厚さが２．５ｎｍのＨｆＳｉＯＮからなる絶縁膜２２と、厚さが１ｎｍのＡｌＯからなる第２のキャップ膜２９と、厚さが５ｎｍのＴｉＮからなる第１の電極膜２４とを順次形成する。
【０１１５】
下地膜２１は、酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより形成すればよい。なお、ＲＴＯに代えて加熱炉を用いた熱処理を行ってもよく、酸素ガス以外の他のガス種を用いてもよい。さらに、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、ＳｉＯＮ膜等としてもよい。
【０１１６】
絶縁膜２２は、ＭＯＣＶＤ（Ｍetal Organic Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法等により、ＨｆＳｉＯ膜を堆積した後、プラズマ窒化させてＨｆＳｉＯＮ膜とすればよい。なお、ＨｆＳｉＯＮ膜に代えて、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコン（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜又は酸化スカンシウム（ＳｃＯ）膜等の他の高誘電率膜を用いてもよい。また、後で説明するキャップ膜の材質によっては、酸化ランラン（ＬａＯ）膜又は酸化ジスプロシウム（ＤｙＯ）膜等のランタノイド系の絶縁膜を用いることも可能である。さらに、用途に応じて高誘電体以外のＳｉＯ2膜又はＳｉＯＮ膜等を用いてもよい。また、ＭＯＣＶＤ法に代えて、ＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical Vapor Deposition）法等により形成してもよい。
【０１１７】
次に、図１３（ｂ）に示すように、ｎ型活性領域１３の上を覆うレジスト膜４１を形成する。この後、レジスト膜４１をマスクとして、第１の電極膜２４及び第２のキャップ膜２９におけるｐ型活性領域１４の上に形成された部分を除去する。なお、第１のトランジスタ１５の特性が許容できるのであれば、第２のキャップ膜２９を除去しなくてもよい。
【０１１８】
次に、図１３（ｃ）に示すように、シンナー洗浄によりレジスト膜４１を除去した半導体基板１１の上に、厚さが１ｎｍのＬａＯからなる第１のキャップ膜４２を形成する。
【０１１９】
次に、図１３（ｄ）に示すように、８００℃で１０分間の熱処理を行う。これにより、ＬａＯが熱拡散し、絶縁膜２２におけるｐ型活性領域１４の上に形成された部分は、ＬａＯを含むキャップ膜材料拡散絶縁膜２２Ａとなる。また、第１の電極膜２４の上部には、ＬａＯが拡散したキャップ膜材料拡散領域２４Ａが形成される。第１の電極膜２４がＴｉＮであり、第１のキャップ膜４２がＬａＯの場合には、キャップ膜材料拡散領域２４ＡはＬａＯが拡散したＴｉＮ膜（チタンランタンナイトライド膜）となる。
【０１２０】
第１のキャップ膜４２は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、ＤｙＯ等のランタノイド系元素の酸化物を用いても、ＳｃＯ又は酸化マグネシウム（ＭｇＯ）等を用いてもよい。また、第１のキャップ膜４２の膜厚は、必要とするｅＷＦの値に応じて変化させればよい。具体的には、ｅＷＦをより小さくする場合には、第１のキャップ膜４２の膜厚を厚くし、ｅＷＦを高めに設定する場合には、第１のキャップ膜４２の膜厚を薄くすればよい。また、熱処理の温度及び時間は、絶縁膜２２の膜厚及び必要とするｅＷＦの値に応じて適宜変更してかまわない。
【０１２１】
次に、図１４(ａ)に示すように、余剰の第１のキャップ膜４２及びキャップ膜材料拡散領域２４Ａを除去する。第１のキャップ膜４２及びキャップ膜材料拡散領域２４Ａの除去は、第１のキャップ膜４２及び第１の電極膜２４の材質及び膜厚等に応じて適当な洗浄剤を用いて行えばよい。第１のキャップ膜４２にＬａＯ膜を用い、第１の電極膜２４にＴｉＮ膜を用いた場合には、塩酸と過酸化水素との混合液等を用いて洗浄を行えば、第１のキャップ膜４２及びキャップ膜材料拡散領域２４Ａを同じ薬液を用いて１工程で除去できる。但し、第１のキャップ膜４２とキャップ膜材料拡散領域２４Ａは、別の工程により除去してもよい。例えば、ＬａＯからなる第１のキャップ膜４２を希塩酸を用いて除去した後、過酸化水素水、ＳＰＭ又はＡＰＭ等を用いてキャップ膜材料拡散領域２４Ａを除去すればよい。また、第１のキャップ膜４２の拡散が進み、絶縁膜２２及び第１の電極膜２４の上に第１のキャップ膜４２が残存していない場合には、第１のキャップ膜４２の除去を省略してもよい。
【０１２２】
次に、図１４（ｂ）に示すように第１の電極膜２４を除去した後、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を順次堆積する。続いて、第３の電極膜２６に不純物の注入を行う。なお、第３の電極膜２６を不純物を含むドープドポリシリコン膜として堆積した場合には、不純物注入は行わなくてよい。
【０１２３】
第１の電極膜２４がＴｉＮ膜である場合には、過酸化水素水（Ｈ2Ｏ2）又は硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いれば、第１の電極膜を容易に除去できる。また、第１の電極膜２４の除去は、第１のキャップ膜４２及びキャップ膜材料拡散領域２４Ａの除去と同じ薬液を用いて１工程で行ってもよい。
【０１２４】
次に、図１４（ｃ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、ｐ型活性領域１４の上に形成された、第３の電極膜２６、第２の電極膜２５、キャップ膜材料拡散絶縁膜２２Ａ及び下地膜２１を選択的に除去する。同時に、ｎ型活性領域１３の上に形成された、第３の電極膜２６、第２の電極膜２５、第２のキャップ膜２９、絶縁膜２２及び下地膜２１を選択的に除去する。これにより、ｐ型活性領域１４の上には、キャップ膜材料拡散絶縁膜２２Ａからなる第１のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第１のゲート電極２７とが形成される。また、ｎ型活性領域１３の上には、絶縁膜２２と第２のキャップ膜２９とを有する第２のゲート絶縁膜と、ＴｉＮからなる第２の電極膜２５及びポリシリコンからなる第３の電極膜２６を有する第２のゲート電極２８とが形成される。
【０１２５】
次に、図１４（ｄ）に示すように、第１のエクステンション領域３１、第２のエクステンション領域３３、第１のサイドウォール３５、第２のサイドウォール３６、第１のソースドレイン領域３２及び第２のソースドレイン領域３４等を形成する。さらに、第１のソースドレイン領域３２及び第２のソースドレイン領域３４に導入された不純物の活性化を行うことにより、ｐ型活性領域１４にｎ−ＭＩＳＦＥＴである第１のトランジスタ１５が形成され、ｎ型活性領域１３にｐ−ＭＩＳＦＥＴである第２のトランジスタ１６が形成される。
【０１２６】
第１の電極膜２４の上に第２の電極膜２５を形成した場合には、第１の電極膜２４と第２の電極膜２５との界面にごく薄い酸素を含む層が形成されるおそれがある。これにより、界面に抵抗が生じ第２のゲート電極２８のゲート抵抗が上昇するおそれがある。しかし、本実施形態においては、第１のキャップ膜４２の拡散を行った後、キャップ膜材料拡散領域２４Ａだけでなくｎ型活性領域に残存する第１の電極膜２４をすべて除去している。このため、第２のゲート電極２８のゲート抵抗が上昇するおそれはない。また、第１のゲート電極２７と第２のゲート電極２８との構成が同一となり膜厚を揃えることができる。このため、電極膜のエッチングプロセスが容易となるという効果も得られる。
【０１２７】
なお、本実施形態の半導体装置は、第３の実施形態において示したハードマスクを用いる半導体装置の製造方法において第１のキャップ膜４２の拡散を行った後、ｎ型活性領域に残存する第１の電極膜２４を除去することにより形成してもよい。
【０１２８】
第４の実施形態において、第１の電極膜２４と第２の電極膜２５とを同一の材料により形成する例を示したが、互いに異なる材料により形成してもよい。
【０１２９】
各実施形態の製造方法は、絶縁膜２２及び第２の電極膜２５の部分的な除去を行わない。このため、本実施形態の製造方法をスタティックラム（Ｓ−ＲＡＭ）等に適用した場合には、素子分離領域の上においてｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとが接する境界領域において、キャップ膜材料拡散絶縁膜２２Ａと絶縁膜２２とが切れ目なく連続した構成となる。また、第２の電極膜２５も連続した構成となる。
【０１３０】
各実施形態において、第１のトランジスタ１５がｎ−ＭＩＦＳＥであり、第２のトランジスタ１６がｐ−ＭＩＳＦＥＴである例を説明した。しかし、第１のキャップ膜４２にｅＷＦを増大させる効果がある材料を用いれば、第１のトランジスタ１５をｐ−ＭＩＳＦＥＴとし、第２のトランジスタ１６をｎ−ＭＩＳＦＥＴとすることができる。この場合には、第１のキャップ膜４２をＡｌＯ又はＴａＯ等とし、第１の電極膜２４及び第２の電極膜２５をＴａＮ、ＴａＣ又はＨｆＣ等のｅＷＦが低い金属により形成すればよい。
【０１３１】
また、第１のトランジスタ１５と第２のトランジスタ１６とは互いに異なった導電型である場合だけでなく、同一導電型である場合にも本発明は適用することができる。
【０１３２】
各実施形態において、半導体基板１１にはシリコン基板を用いたが、他の材料からなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板又はガリウム砒素（ＧａＡｓ）基板若しくはインジウムリン（ＩｎＰ）基板等の混晶材料からなる基板を用いてもよい。
【産業上の利用可能性】
【０１３３】
本発明に係る半導体装置及びその製造方法は、工数を増加させることなく、一方の導電型のトランジスタのみにキャップ膜の効果を与えた半導体装置を実現で、特に微細化された２種類のトランジスタを備えた半導体装置及びその製造方法等として有用である。
【符号の説明】
【０１３４】
１１      半導体基板
１２      素子分離領域
１３      ｎ型活性領域
１４      ｐ型活性領域
１５      第１のトランジスタ
１６      第２のトランジスタ
２１      下地膜
２２      絶縁膜
２２Ａ    キャップ膜材料拡散絶縁膜
２４      第１の電極膜
２４Ａ    キャップ膜材料拡散領域
２５      第２の電極膜
２６      第３の電極膜
２７      第１のゲート電極
２８      第２のゲート電極
２９      第２のキャップ膜
３１      第１のエクステンション領域
３２      第１のソースドレイン領域
３３      第２のエクステンション領域
３４      第２のソースドレイン領域
３５      第１のサイドウォール
３６      第２のサイドウォール
４１      レジスト膜
４２      第１のキャップ膜
４３      ハードマスク
４３Ａ    キャップ膜材料拡散領域
【図１】
2010135735.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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