(57)【要約】【課題】ＤＰＤ方式の装置を高速高精度のデジタル回路として実現可能なトラッキングエラー信号検出装置および光ディスク装置を提供する。【解決手段】ＴＥ検出装置１００は、非反転部２００と反転部２１０を設けて差動ヒルベルト方式で相関検出により位相差情報を取り出すように構成される。そして、ＴＥ検出装置１００においては、差動ヒルベルト方式で相関検出により位相差情報を取り出す場合、差動の反転パスと非反転パスで異なる周波数特性を設定することにより、広範な周波数検出範囲を実現する。【選択図】図１
2010086589.tif 000002
【特許請求の範囲】
【請求項１】
トラッキング誤差に応じて相互の位相差が変化する第１信号、第２信号、第３信号、および第４信号の直流成分を除去し微分する第１、第２、第３、および第４の微分器と、
上記第１の微分器の出力をサンプリングし量子化する、第１のアナログ／デジタル（Ａ／Ｄ）変換器と、
上記第２の微分器の出力をサンプリングし量子化する、第２のＡ／Ｄ変換器と、
上記第３の微分器の出力をサンプリングし量子化する、第３のＡ／Ｄ変換器と、
上記第４の微分器の出力をサンプリングし量子化する、第４のＡ／Ｄ変換器と、
上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して非反転側処理を行う非反転部と、
上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して反転側処理を行い、上記非反転部と協働して差動処理を行う反転部と、
上記非反転部と上記反転部の出力信号を、制御信号に応じて位相をそのまま、または反転させて合成する位相反転合成部と、を有し、
上記非反転部は、
上記第１のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第１のヒルベルト(Hilbert)変換部と、
上記第２のＡ／Ｄ変換器の出力を、上記第１のヒルベルト変換部の遅延量に一致するように遅延させるための第１の遅延部と、
上記第３のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第２のヒルベルト(Hilbert)変換部と、
上記第４のＡ／Ｄ変換器の出力を、上記第２のヒルベルト変換部の遅延量に一致するように遅延させるための第２の遅延部と、
上記第１のヒルベルト変換部の出力と上記第１の遅延部の出力の相互相関を計算するための第１の相互相関器と、
上記第２のヒルベルト変換部の出力と上記第２の遅延部の出力の相互相関を計算するための第２の相互相関器と、
上記第１の相互相関器の出力と上記第２の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第１の加算部と、を含み、
上記反転部は、
上記第２のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第３のヒルベルト(Hilbert)変換部と、
上記第１のＡ／Ｄ変換器の出力を、上記第３のヒルベルト変換部の遅延量に一致するように遅延させるための第３の遅延部と、
上記第４のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第４のヒルベルト(Hilbert)変換部と、
上記第３のＡ／Ｄ変換器の出力を、上記第４のヒルベルト変換部の遅延量に一致するように遅延させるための第４の遅延部と、
上記第３のヒルベルト変換部の出力と上記第３の遅延部の出力の相互相関を計算するための第３の相互相関器と、
上記第４のヒルベルト変換部の出力と上記第４の遅延部の出力の相互相関を計算するための第４の相互相関器と、
上記第３の相互相関器の出力と上記第４の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第２の加算部と、を含む
ＤＰＤ方式のトラッキングエラー信号検出装置。
【請求項２】
上記非反転部の上記第１および第２のヒルベルト変換器の周波数設定と、上記反転部の上記第３および第４のヒルベルト変換器の周波数設定は、周波数が異なるように個別に設定可能である
請求項１記載のトラッキングエラー信号検出装置。
【請求項３】
上記第１、第２、第３、および第４の遅延部の遅延出力は、バンドパスフィルタ（ＢＰＦ）特性となるように形成され、
上記非反転部の上記第１および第２の遅延部の周波数設定と、上記反転部の上記第３および第４の遅延部の周波数設定は、周波数が異なるように個別に設定可能である
請求項１または２記載のトラッキングエラー信号検出装置。
【請求項４】
上記第１、第２、第３、および第４のヒルベルト変換器の出力段、および上記第１、第２、第３、および第４の遅延部の出力段にレベルリミッタが配置されている
請求項１から３のいずれか一に記載のトラッキングエラー信号検出装置。
【請求項５】
上記第１のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第１のヒルベルト変換器および上記反転部の上記第３の遅延部に出力する第１のシリアルパラレル変換器と、
上記第２のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第１の遅延部および上記反転部の上記第３のヒルベルト変換器に出力する第２のシリアルパラレル変換器と、
上記第３のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第２のヒルベルト変換器および上記反転部の上記第４の遅延部に出力する第３のシリアルパラレル変換器と、
上記第４のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第２の遅延部および上記反転部の上記第４のヒルベルト変換器に出力する第４のシリアルパラレル変換器と、を含む
請求項１から４のいずれか一に記載のトラッキングエラー信号検出装置。
【請求項６】
トラッキング誤差に応じて相互の位相差が変化する、第１、第２、第３、および第４のＲＦ信号の直流成分を除去するための、第１、第２、第３、および第４のＡＣ結合部と、
上記第１、第２、第３、および第４のＡＣ結合部の出力を、光ヘッド出力のレベルばらつきに応じて調整する第１、第２、第３、および第４の可変利得部と、
上記第１、第２、第３、および第４の可変利得部の出力の帯域を制限し、帯域外成分の折り返しを防止するための、第１、第２、第３、および第４のアンチエイリアシングフィルタ（ＡＡＦ)と、
上記第１、第２、第３、および第４のＡＡＦの出力を所定のレベルまで増幅し対応する第１、第２、第３、および第４の微分器に出力する第１、第２、第３、および第４の増幅器と、を有する
請求項１から５のいずれか一に記載のトラッキングエラー信号検出装置。
【請求項７】
上記第１、第２、第３、および第４のＡＡＦのカットオフ周波数は、記録媒体である光ディスクの最内周またはシーク開始半径をｒｉ、最外周またはシーク目標半径をｒｏとし場合、ＲＦ信号の最高繰り返し周波数のｒｏ／ｒｉ倍よりも高い
請求項６記載のトラッキングエラー信号検出装置。
【請求項８】
上記第１、第２、第３、および第４のＡＡＦのカットオフ周波数は、ＲＦ信号の最高繰り返し周波数の２.４倍よりも高い
請求項６記載のトラッキングエラー信号検出装置。
【請求項９】
上記各増幅器の所定利得は、上記第１、第２、第３、および第４のＡ／Ｄ変換器においてオーバースケールリミッタ効果が得られるように定められている
請求項１から８のいずれか一に記載のトラッキングエラー信号検出装置。
【請求項１０】
上記第１、第２、第３、および第４のＡ／Ｄ変換器は、入力ＲＦ信号と非同期の同一のサンプリングクロックで駆動され、かつ、当該サンプリングクロックの周波数は、記録媒体である光ディスクの最内周またはシーク開始半径をｒｉ、最外周またはシーク目標半径をｒｏとし場合、ＲＦ信号の最高繰り返し周波数の２＊（ｒｏ／ｒｉ）倍よりも高い
請求項９記載のトラッキングエラー信号検出装置。
【請求項１１】
上記第１、第２、第３、および第４のＡ／Ｄ変換器は、入力ＲＦ信号と非同期の同一のサンプリングクロックで駆動され、かつ、当該サンプリングクロックの周波数は、ＲＦ信号の最高繰り返し周波数の４.８倍よりも高い
請求項９記載のトラッキングエラー信号検出装置。
【請求項１２】
上記第１のヒルベルト変換部と第１の遅延部、上記第２のヒルベルト変換部と第２の遅延部、上記第３のヒルベルト変換部と第３の遅延部、上記第４のヒルベルト変換部と第４の遅延部は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出しと出力（Ｉ,Ｑ）を有する、第１、第２、第３、および第４のＦＩＲフィルタにより構成される
請求項１〜１１のいずれか一に記載のトラッキングエラー信号検出装置。
【請求項１３】
ディスク状光記録媒体と、
上記光記録媒体に照射した光の反射光情報からトラッキングエラー信号を検出するＤＰＤ方式のトラッキングエラー信号検出装置と、を有し、
上記トラッキングエラー信号検出装置は、
トラッキング誤差に応じて相互の位相差が変化する第１信号、第２信号、第３信号、および第４信号の直流成分を除去し微分する第１、第２、第３、および第４の微分器と、
上記第１の微分器の出力をサンプリングし量子化する、第１のアナログ／デジタル（Ａ／Ｄ）変換器と、
上記第２の微分器の出力をサンプリングし量子化する、第２のＡ／Ｄ変換器と、
上記第３の微分器の出力をサンプリングし量子化する、第３のＡ／Ｄ変換器と、
上記第４の微分器の出力をサンプリングし量子化する、第４のＡ／Ｄ変換器と、
上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して非反転側処理を行う非反転部と、
上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して反転側処理を行い、上記非反転部と協働して差動処理を行う反転部と、
上記非反転部と上記反転部の出力信号を、制御信号に応じて位相をそのまま、または反転させて合成する位相反転合成部と、を有し、
上記非反転部は、
上記第１のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第１のヒルベルト(Hilbert)変換部と、
上記第２のＡ／Ｄ変換器の出力を、上記第１のヒルベルト変換部の遅延量に一致するように遅延させるための第１の遅延部と、
上記第３のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第２のヒルベルト(Hilbert)変換部と、
上記第４のＡ／Ｄ変換器の出力を、上記第２のヒルベルト変換部の遅延量に一致するように遅延させるための第２の遅延部と、
上記第１のヒルベルト変換部の出力と上記第１の遅延部の出力の相互相関を計算するための第１の相互相関器と、
上記第２のヒルベルト変換部の出力と上記第２の遅延部の出力の相互相関を計算するための第２の相互相関器と、
上記第１の相互相関器の出力と上記第２の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第１の加算部と、を含み、
上記反転部は、
上記第２のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第３のヒルベルト(Hilbert)変換部と、
上記第１のＡ／Ｄ変換器の出力を、上記第３のヒルベルト変換部の遅延量に一致するように遅延させるための第３の遅延部と、
上記第４のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第４のヒルベルト(Hilbert)変換部と、
上記第３のＡ／Ｄ変換器の出力を、上記第４のヒルベルト変換部の遅延量に一致するように遅延させるための第４の遅延部と、
上記第３のヒルベルト変換部の出力と上記第３の遅延部の出力の相互相関を計算するための第３の相互相関器と、
上記第４のヒルベルト変換部の出力と上記第４の遅延部の出力の相互相関を計算するための第４の相互相関器と、
上記第３の相互相関器の出力と上記第４の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第２の加算部と、を含む
光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置等におけるＤＰＤ（Differential Phase Detection）方式のトラッキングエラー信号(ＴＥ)検出装置および光ディスク装置に関するものである。
【背景技術】
【０００２】
光ディスクコントローラにおいては、ＲＯＭ型ディスクにおけるトラッキングエラー(ＴＥ)信号生成のため、ＤＰＤ方式のＴＥ検出装置（回路）を装備することが必須とされている。現在、このＤＰＤ方式のＴＥ検出装置は、高速高精度のアナログ回路により実現されている（たとえば特許文献１〜１０参照）。
【０００３】
ところで、近年、システムＬＳＩ技術の進展に伴い、アナログ信号処理とデジタル信号処理の、同一チップ（Chip）への統合が進展している。これは、光ディスクのコントローラチップ（Chip）においても例外ではない。このようなデジタル信号処理化への進展に伴い、ＤＰＤ方式のＴＥ検出装置においても、デジタルチップへの統合化が待ち望まれている。
【０００４】
このような要望に対応するための技術について第１例〜第３例として述べる。
【０００５】
＜第１例＞
第１例は、アナログ回路により設計されたＤＰＤ回路を、アナログ回路技術により、「そのまま」デジタルチップに混載する技術である。
具体的には、たとえば特許文献１に開示されているような、現状の構成である[高域ブースト(イコライザ)、２値化（スライサ）、およびエッジ比較型位相比較器］を、そのまま、アナログ回路技術により、デジタルチップに実装するものである。
この場合、[高域ブースト(イコライザ)および２値化（スライサ）]は、ＤＰＤの演算チャネル数(２または４)だけ必要とされる。
高域ブースト回路(イコライザ)は、位相差検出の観点では本質的には不必要なものであるが、エッジ比較型位相比較器を用いるが故に、２値化を適正に行うために必要となるものである。
【０００６】
[２値化（スライサ）およびエッジ比較型位相比較器]は、ＲＦ振幅に依存するＴＥ検出感度の変動を抑圧するために採用されるものである。エッジのみの位相差を検出することにより、振幅変動に対する感度を抑圧する。
このエッジ比較型位相比較器には、ディスクのスキューやデフォーカス（ＯＴＦ変動）による高域の周波数特性（f特）低下・ノイズ・アシンメトリ等により発生する、偽エッジやチャタリングを除去する機構が必要とされる。これはノイズを除去し、ＴＥの検出感度を実用的ならしめるためである。
このため、エッジ除去機構は、非同期帰還形の回路構成により実現される。
【０００７】
＜第２例＞
第２例によるアプローチとしては、特許文献２に開示されたアナログ相関検出方式を採用した技術がある。
本第２例は、[９０度移相器、乗算器、およびＬＰＦ]という、完全なアナログ回路により構成される。
上述した第１例では、まず２値化を適正に行い、そのエッジの位相比較を行うのに対し、この第２例においては、波形の位相比較（相関演算）を行う。ゆえに、第２例の方式は、原理的には回路規模の大きい高域ブースト回路を必要としない。
第２例の技術においては、エッジ比較型位相比較器を用いていないため、非同期帰還ループよりなる偽エッジおよびチャタリング除去機構を必要としない。
【０００８】
＜第３例＞
第３例によるアプローチとして、現状の、高速アナログ回路により実現されているＤＰＤ回路を、デジタル信号処理に置き換えるという技術がある（たとえば特許文献８，９参照）。
この技術は、Ａ／Ｄ変換器、高域ブースト＆補完、ゼロクロス生成、ゼロクロス位相比較器を有し、この表記の順に処理を行うという構成で、第１例のアナログ処理系を、そのままデジタル信号処理に置き換えたものであると言える。
【０００９】
【特許文献１】特許第３３３６７７８号公報
【特許文献２】特開昭５７-１９１８３９号公報
【特許文献３】特開昭５７-１８１４３３号公報
【特許文献４】特開昭６３-１４８４３３号公報
【特許文献５】特開平０７-２９６３９５号公報
【特許文献６】特開昭６３-１３１３３４号公報
【特許文献７】特許第３０６５９９３号公報
【特許文献８】特許第３４３９３９３号公報
【特許文献９】特開２００６-２６０６４５号公報
【特許文献１０】特許第３７６９８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上述した第１例で用いられる高域ブースト回路（イコライザ）は、高次の伝達関数により構成されるため、そもそもの回路規模が大きい上、素子感度が高く、ばらつきの大きい微細ＣＭＯＳプロセスのアナログ回路には不向き、という問題がある。
また、最内周から最外周にフル・シークを行った場合など、ＲＦの周波数そのものが大きく変わる場合は、伝達関数の極と零点を周波数変化に追従させる必要があり、これを正確に実施するのは困難である。
【００１１】
この位相比較器の動作上限速度は、非同期帰還形の回路構成であるが故に、プロセス要因や温度・電源条件により大きく変動するゲート遅延時間に依存する。
また、デジタルゲートで構成されるにもかかわらず、デジタル回路の定石であるクロック同期設計によるタイミング管理 (Standard Timing Analysis：STA) が不可能で、安定した高速動作を保障することが困難である。
さらに、このアプローチでは、半導体プロセス微細化に伴い、デジタル回路ブロックがシュリンクして行くのに対し、アナログ回路ブロックのシュリンクが追いつかないという、本質的な問題がある。
【００１２】
具体的には、
(１)微細化に伴うしきい値Ｖｔｈのばらつき増大と、これを低減するための、ＭＯＳトランジスタのチャネル幅Ｗが増加する。
(２)微細化に伴うＭＯＳトランジスタの等価出力抵抗Ｒ０の低下と、これを補って利得を確保するｇｍを実現するための、チャネル幅Ｗが増加する。および
(３)微細化に伴う電源電圧低下と、これを補ってダイナミックレンジを確保するに必要な電流を流すための、チャネル幅Ｗの増加、および折り返し型回路を採用しなければならない、という本質的な問題がある。
この(１)(２)(３)の問題は、アナログ回路のトランジスタの(相対的な)サイズと消費電流の増加を招く。ゆえに、プロセスシュリンクが進展しても、アナログ回路の実装面積と消費電力は、ほとんどシュリンクされない。
このため、微細化が進展するほど、チップに占めるアナログ回路の面積と消費電流が、支配的になる。
微細化プロセスは面積あたりの単価が高価であり、このアプローチはコストの面で逆効果になる。
以上の理由により、第１例によるアプローチを採用することはできない。
【００１３】
上述したように、第２例の技術においては、エッジ比較型位相比較器を用いていないため、非同期帰還ループよりなる偽エッジおよびチャタリング除去機構を必要としない。
したがって、この第２例では、第１例のゲート遅延やタイミング管理に起因する、動作速度の問題から逃れることができる。
しかし、相関検出方式は、入力振幅に対する出力感度が２乗特性になるため、振幅や信号の周波数特性（ｆ特）によるＴＥ検出感度の変動が激しいという問題がある。
この問題を解決するため、リミッタを挿入した技術が提案されている（たとえば特許文献３，４参照）。しかし、このリミッタを挿入した技術は、振幅変動に伴う成分はリミッタで抑圧できても、ｆ特変動に伴う成分は除去されない。また、ｆ特変動成分は、高域ブーストを追加して、絶対値ではなく変動が問題であることから解決しない。
また、トラッキングエラー検出回路という性質上、帰還ループと大きな時定数を持つ自動利得制御（ＡＧＣ）回路は、トラッキングサーボ系を適正に動作させることが困難になるので、追加することができない。仮に、帰還ループを持たないフィードフォワード型ＡＧＣ回路であっても、正規化回路(除算器)をアナログ技術で適正かつ実用的な回路規模で実現することは困難である。
【００１４】
また、相関検出方式には、正確に９０度の位相差を与える位相シフト回路が必須となる。位相シフトのずれは、ＴＥ信号の原点ズレを生じ、トラックズレを引き起こす。
しかも、入力ＲＦ信号はランダム系列の集合体なので、ランダム系列のスペクトラムが存在するＤＣ（０Ｈｚ）〜ナイキスト（Nyquist）周波数(ｆｓ/２)に至るまで、信号周期にかかわらず、正確に９０度の位相シフトを行うことが必要条件となる。
しかし、このような特性をアナログ回路で適正に実現することは、因果律の観点からも物理的に不可能である。特許文献２，５においても、実際の実現方法は示されていない。
【００１５】
そのための代案として、一定値の遅延回路を挿入して、等価的に、ある特定の周波数だけで９０度の位相差を与えるようにした技術も提案されている(たとえば特許文献６，７参照)。
しかし、ＲＦ信号はランダム系列であるから、その特定周波数より高い周波数は位相が遅れ、低い周波数は位相が進む。つまり、それぞれ逆方向にＴＥのセンタずれを生ずるので、ＴＥのセンタずれがゼロとなる様に遅延量を調整しなければならない。このＴＥセンタずれは、ＲＦ信号に含まれる各周期の生起確率だけで決まるものではなく、ｆ特やチャネル間のバランスにも依存する。したがって、この調整を適正に行うことは困難である。また、最内周から最外周にフル・シークを行った場合など、ＲＦの周波数そのものが変動する場合については対応が困難である。したがって、特許文献６，７に開示された技術では、ＴＥ検出回路として実用に供することができない。
【００１６】
また、アナログ乗算器は、トランジスタの等価エミッタ抵抗を利用する。このため、出力オフセットのばらつきや温度ドリフトが大きく、これらを、トラッキングサーボ系として実用上問題のないレベルに押さえ込むためには、トランジスタサイズ、ひいてはChip面積が、非常に大きくなるという実装上の問題もある。
ＴＥ検出回路と言う性質上、ＤＣ成分を必要とするため、オフセットを抑圧するＤＣサーボ回路等は採用することができない。
【００１７】
このように、種々の不都合点が存在するため、本アプローチは採用されない。故に、現在のアナログ構成のＤＰＤ回路では、第１例の方式が主流になっている。
さらに本質的な問題として、アナログ方式である以上、上記第１例で述べた(１)(２)(３)の問題点から逃れることができない。故に、微細ＣＭＯＳプロセスで実施した場合のコストの観点からも、本第２例によるアプローチは採用することが困難である。
【００１８】
また、上記第３例によるアプローチによれば、デジタル信号処理部の面積を、微細化技術の進展に従ってシュリンクさせていくことができる。
しかし、このアプローチでは、高速高分解能のＡ／Ｄコンバータが、２個、ないしは４個、必要される。
Ａ／Ｄ変換器の必要個数は、ＤＰＤの演算チャネル数に依存するが、４チャネル必要とされるのが最近の主流である。
たとえば、高密度光ディスクの代表規格である「Ｂｌｕ-ｒａｙ Ｄｉｓｃ」TMでは次のようになる。
すなわち、プッシュ‐プル（Push-Pull）信号レベルを確保してＤＰＰ方式ＴＥ検出を採用したドライブ(光ディスク駆動装置)における再生互換性を確保するため、ＲＯＭ Ｄｉｓｃのピット（Pit）深さはλ/6とされる。
この影響により、ＤＰＤ_ＴＥ信号に原点シフト(オフセット)が発生する（たとえば特許文献１０参照）。この原点シフトを除去し、かつ、光ピックアップのレンズシフトによる影響もキャンセルするため、４チャネルのＤＰＤ演算方式が必要とされる。
【００１９】
ＤＰＤ回路で扱う信号は高Ｓ／ＮのＲＦ帯域信号であり、かつ、[高域ブースト、補間、およびゼロクロス生成]という、線形デジタル信号処理を必要とする。また、振幅制限を行うと、補間後のゼロクロスにズレを生じるため、オーバースケールリミット効果を用いた量子化bit数削減は行えない。
このため、リードチャネル（Read-Channel） (Viterbi復号等)に用いられるＡ／Ｄ変換器に準ずる、高い分解能のＡ／Ｄ変換器が必要とされる。具体的には、４bit〜6bit程度とされる。
また、ＴＥ生成回路という性質上、ディスクの最内周から最外周へのフル・シーク動作においても、適正に動作することが求められる。したがって、Ａ／Ｄ変換器には、フル・シーク動作においてもＲＦ信号の折り返しが生じないように、ＲＦのチャネル周波数を上回る、高いサンプリング周波数での動作が求められる。
具体的には、最近の高密度光ディスク装置においては、ｄ=１に制限されたチャネル符号が用いられており、最高繰り返し周波数は２Ｔ（=ｆｃｃｋ／４，ｆｃｃｋ:チャネルクロック周波数)である。また、最内周と最外周の線速度の比は、およそ２.４倍(１２cmディスクの場合)である。さらに、線速度の誤差も考慮される必要がある。ゆえに、Ａ／Ｄ変換器には、ｆｃｃｋの１.２倍を超えるサンプリング周波数での動作が求められる。
【００２０】
このように、高速高分解能のＡ／Ｄ変換器が４チャネルも必要とされ、これらは、高速高精度アナログ回路技術で実現される。
ゆえに、上述の第１例の(１)(２)(３)に示した問題により、半導体プロセスの微細化が進展するほどチップに占めるＡ／Ｄ変換器の面積と消費電流が支配的になり、微細ＣＭＯＳプロセスで実施した場合のコストの観点から本アプローチも採用することはできない。
【００２１】
本発明は、ＤＰＤ方式の装置を高速高精度のデジタル回路として実現可能なトラッキングエラー信号検出装置および光ディスク装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の第１の観点のＤＰＤ方式のトラッキングエラー信号検出装置は、トラッキング誤差に応じて相互の位相差が変化する第１信号、第２信号、第３信号、および第４信号の直流成分を除去し微分する第１、第２、第３、および第４の微分器と、上記第１の微分器の出力をサンプリングし量子化する第１のアナログ／デジタル（Ａ／Ｄ）変換器と、上記第２の微分器の出力をサンプリングし量子化する第２のＡ／Ｄ変換器と、上記第３の微分器の出力をサンプリングし量子化する、第３のＡ／Ｄ変換器と、上記第４の微分器の出力をサンプリングし量子化する第４のＡ／Ｄ変換器と、上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して非反転側処理を行う非反転部と、上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して反転側処理を行い、上記非反転部と協働して差動処理を行う反転部と、上記非反転部と上記反転部の出力信号を、制御信号に応じて位相をそのまま、または反転させて合成する位相反転合成部と、を有し、上記非反転部は、上記第１のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第１のヒルベルト(Hilbert)変換部と、上記第２のＡ／Ｄ変換器の出力を、上記第１のヒルベルト変換部の遅延量に一致するように遅延させるための第１の遅延部と、上記第３のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第２のヒルベルト(Hilbert)変換部と、上記第４のＡ／Ｄ変換器の出力を、上記第２のヒルベルト変換部の遅延量に一致するように遅延させるための第２の遅延部と、上記第１のヒルベルト変換部の出力と上記第１の遅延部の出力の相互相関を計算するための第１の相互相関器と、上記第２のヒルベルト変換部の出力と上記第２の遅延部の出力の相互相関を計算するための第２の相互相関器と、上記第１の相互相関器の出力と上記第２の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第１の加算部と、を含み、上記反転部は、上記第２のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第３のヒルベルト(Hilbert)変換部と、上記第１のＡ／Ｄ変換器の出力を、上記第３のヒルベルト変換部の遅延量に一致するように遅延させるための第３の遅延部と、上記第４のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第４のヒルベルト(Hilbert)変換部と、上記第３のＡ／Ｄ変換器の出力を、上記第４のヒルベルト変換部の遅延量に一致するように遅延させるための第４の遅延部と、上記第３のヒルベルト変換部の出力と上記第３の遅延部の出力の相互相関を計算するための第３の相互相関器と、上記第４のヒルベルト変換部の出力と上記第４の遅延部の出力の相互相関を計算するための第４の相互相関器と、上記第３の相互相関器の出力と上記第４の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第２の加算部と、を含む。
【００２３】
好適には、上記非反転部の上記第１および第２のヒルベルト変換器の周波数設定と、上記反転部の上記第３および第４のヒルベルト変換器の周波数設定は、周波数が異なるように個別に設定可能である。
【００２４】
好適には、上記第１、第２、第３、および第４の遅延部の遅延出力は、バンドパスフィルタ（ＢＰＦ）特性となるように形成され、上記非反転部の上記第１および第２の遅延部の周波数設定と、上記反転部の上記第３および第４の遅延部の周波数設定は、周波数が異なるように個別に設定可能である。
【００２５】
好適には、上記第１、第２、第３、および第４のヒルベルト変換器の出力段、および上記第１、第２、第３、および第４の遅延部の出力段にレベルリミッタが配置されている。
【００２６】
好適には、上記第１のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第１のヒルベルト変換器および上記反転部の上記第３の遅延部に出力する第１のシリアルパラレル変換器と、上記第２のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第１の遅延部および上記反転部の上記第３のヒルベルト変換器に出力する第２のシリアルパラレル変換器と、上記第３のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第２のヒルベルト変換器および上記反転部の上記第４の遅延部に出力する第３のシリアルパラレル変換器と、上記第４のＡ／Ｄ変換器の出力をシリアルデータからパラレルデータに変換し、当該パラレルデータを非反転部の上記第２の遅延部および上記反転部の上記第４のヒルベルト変換器に出力する第４のシリアルパラレル変換器と、を含む。
【００２７】
本発明の第２の観点の光ディスク装置は、ディスク状光記録媒体と、上記光記録媒体に照射した光の反射光情報からトラッキングエラー信号を検出するＤＰＤ方式のトラッキングエラー信号検出装置と、を有し、上記トラッキングエラー信号検出装置は、トラッキング誤差に応じて相互の位相差が変化する第１信号、第２信号、第３信号、および第４信号の直流成分を除去し微分する第１、第２、第３、および第４の微分器と、上記第１の微分器の出力をサンプリングし量子化する第１のアナログ／デジタル（Ａ／Ｄ）変換器と、上記第２の微分器の出力をサンプリングし量子化する第２のＡ／Ｄ変換器と、上記第３の微分器の出力をサンプリングし量子化する第３のＡ／Ｄ変換器と、上記第４の微分器の出力をサンプリングし量子化する第４のＡ／Ｄ変換器と、上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して非反転側処理を行う非反転部と、上記第１、第２、第３、および第４のＡ／Ｄ変換器の出力に対して反転側処理を行い、上記非反転部と協働して差動処理を行う反転部と、上記非反転部と上記反転部の出力信号を、制御信号に応じて位相をそのまま、または反転させて合成する位相反転合成部と、を有し、上記非反転部は、上記第１のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第１のヒルベルト(Hilbert)変換部と、上記第２のＡ／Ｄ変換器の出力を、上記第１のヒルベルト変換部の遅延量に一致するように遅延させるための第１の遅延部と、上記第３のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第２のヒルベルト(Hilbert)変換部と、上記第４のＡ／Ｄ変換器の出力を、上記第２のヒルベルト変換部の遅延量に一致するように遅延させるための第２の遅延部と、上記第１のヒルベルト変換部の出力と上記第１の遅延部の出力の相互相関を計算するための第１の相互相関器と、上記第２のヒルベルト変換部の出力と上記第２の遅延部の出力の相互相関を計算するための第２の相互相関器と、上記第１の相互相関器の出力と上記第２の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第１の加算部と、を含み、上記反転部は、上記第２のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第３のヒルベルト(Hilbert)変換部と、上記第１のＡ／Ｄ変換器の出力を、上記第３のヒルベルト変換部の遅延量に一致するように遅延させるための第３の遅延部と、上記第４のＡ／Ｄ変換器の出力を、信号成分の周期と無関係に９０度位相シフトするための、第４のヒルベルト(Hilbert)変換部と、上記第３のＡ／Ｄ変換器の出力を、上記第４のヒルベルト変換部の遅延量に一致するように遅延させるための第４の遅延部と、上記第３のヒルベルト変換部の出力と上記第３の遅延部の出力の相互相関を計算するための第３の相互相関器と、上記第４のヒルベルト変換部の出力と上記第４の遅延部の出力の相互相関を計算するための第４の相互相関器と、上記第３の相互相関器の出力と上記第４の相互相関器の出力を加算し、上記非反転部の出力として上記位相反転合成部に出力する第２の加算部と、を含む。
【発明の効果】
【００２８】
本発明によれば、ＤＰＤ方式の装置を高速高精度のデジタル回路として実現可能である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３０】
図１および図２は、本発明の実施形態に係るＤＰＤ方式を採用したトラッキングエラー信号（ＴＥ）検出装置の構成を示す回路図である。
図１は、ＴＥ検出装置の前半部の回路を詳細に示し、図２はＴＥ検出装置の後半部の回路を詳細に示している。
【００３１】
本実施形態に係るＴＥ検出装置１００は、たとえば光ディスクの光ピックアップ（ＯＰＵ）に配置される受光素子１０１、第１〜第４のＡＣ結合部１０２〜１０５、および第１〜第４のＧＣＡ（可変利得部）１０６〜１０９を有する。
ＴＥ検出装置１００は、第１〜第４のアンチエイリアシングフィルタ（ＡＡＦ)１１０〜１１３、第１〜第４の増幅器１１４〜１１７、第１〜第４の微分器１１８〜１２１、クロック発生器１２２、および第１〜第４のＡＤＣ１２３〜１２６を有する。
ＴＥ検出装置１００は、第１〜第４のシリアルパラレル（Ｓ／Ｐ）変換器１２７〜１３０、第１〜第４のヒルベルト(Hilbert)変換器１３１〜１３４、第１〜第４の遅延回路１３５〜１３８、および第１〜第１６の３レベルリミッタ１３９〜１５４を有する。
ＴＥ検出装置１００は、第１〜第４の相互相関器１５５〜１５８、第１および第２の加算部１５９，１６０、位相反転合成部１７０、クロック切替部１８０、および出力部１９０を有する。
【００３２】
そして、第１および第２のヒルベルト変換器１３１，１３２、第１および第２の遅延回路１３５，１３６、第１〜第８の３レベルリミッタ１３９〜１４６、第１および第２の相互相関器１５５，１５６、並びに第１の加算部１５９により非反転部２００が形成される。
また、第３および第４のヒルベルト変換器１３３，１３４、第３および第４の遅延回路１３７，１３８、第９〜第１６の３レベルリミッタ１４７〜１５４、第３および第４の相互相関器１５７，１５８、並びに第２の加算部１６０により反転部２１０が形成される。
【００３３】
このように、本実施形態のＴＥ検出装置１００は、非反転部２００と反転部２１０を設けて差動ヒルベルト方式で相関検出により位相差情報を取り出すように構成されている。
そして、ＴＥ検出装置１００においては、差動ヒルベルト方式で相関検出により位相差情報を取り出す場合、差動の反転パスと非反転パスで異なる周波数特性を設定することにより、広範な周波数検出範囲を実現する。
なお、差動処理において、並行して処理する差動処理の数は問わない。
また、周波数設定において、フィルタのタップ（Tap）数、係数等の違いを問わない。
【００３４】
本実施形態においては、ＴＥ検出装置１００に非反転部２００と反転部２１０を設けて差動ヒルベルト方式で相関検出により位相差情報を取り出すように構成した理由を以下に述べる。
【００３５】
光ディスクシステムにおいて、ディスクの回転制御方式がＣＡＶ(Constant Angular Velocity：角速度一定)であると、入力信号はディスクの内外周で約２．５倍の周波数帯域を持っている。
ＴＥの検出感度の変動を抑えるためには比帯域の広いヒルベルトフィルタ（Hilbert Filter）および遅延回路としてのバンドパスフィルタ（ＢＰＦ）が必要となることから（たとえば１５tap）、回路規模が大きくなる傾向にある。
一方、ヒルベルトフィルタおよびＢＰＦの回路規模を小さく（たとえば５tap）すると、フィルタの比帯域が狭いため、入力周波数に追随してフィルベルトフィルタおよびＢＰＦの設定を変える必要があり、システムに負担がかかる場合がある。
【００３６】
そこで、本実施形態においては、差動処理の反転側に構成されているヒルベルトフィルタおよびＢＰＦの周波数設定と非反転側に構成されているヒルベルトフィルタおよびＢＰＦの周波数を異なるように設定可能に構成されている。
これにより、回路規模は小さいままで（たとえば５tap）ＤＰＤ信号としての周波数検出範囲を広げることが可能になる。
【００３７】
このような特徴を有するＴＥ検出装置１００の構成および機能について具体的に説明する。
【００３８】
受光素子１０１は、４分割され、分割受光素子１０１−Ａは第１のＲＦ信号ＲＦ１を第１のＡＣ結合部１０２に出力する。
分割受光素子１０１−Ｂは第４のＲＦ信号ＲＦ４を第４のＡＣ結合部１０５に出力する。分割受光素子１０１−Ｃは第３のＲＦ信号ＲＦ３を第３のＡＣ結合部１０４に出力する。分割受光素子１０１−Ｄは第２のＲＦ信号ＲＦ２を第２のＡＣ結合部１０３に出力する。
【００３９】
第１〜第４のＡＣ結合部１０２〜１０５は、たとえばキャパシタにより構成され、光ピックアップ（ＯＰＵ）の受光素子１０１から出力されるトラッキング誤差に応じて相互の位相差（時間差）が変化する第１・第４のＲＦ信号ＲＦ１〜４の直流成分を除去する。
【００４０】
第１のＧＣＡ１０６は、第１のＡＣ結合部１０２の出力信号を光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整し第１のＡＡＦ１１０に出力する。
【００４１】
第２のＧＣＡ１０７は、第２のＡＣ結合部１０３の出力信号を光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整し第２のＡＡＦ１１１に出力する。
【００４２】
第３のＧＣＡ１０８は、第３のＡＣ結合部１０４の出力信号を光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整し第３のＡＡＦ１１２に出力する。
【００４３】
第４のＧＣＡ１０９は、第４のＡＣ結合部１０５の出力信号を光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整し第４のＡＡＦ１１３に出力する。
【００４４】
第１のＡＡＦ１１０は、第１のＧＣＡ１０６の出力の帯域を制限し、帯域外成分の折り返しを防止し、第１の増幅器１１４に出力する。
【００４５】
第２のＡＡＦ１１１は、第２のＧＣＡ１０７の出力の帯域を制限し、帯域外成分の折り返しを防止し、第２の増幅器１１５に出力する。
【００４６】
第３のＡＡＦ１１２は、第３のＧＣＡ１０８の出力の帯域を制限し、帯域外成分の折り返しを防止し、第３の増幅器１１６に出力する。
【００４７】
第４のＡＡＦ１１３は、第４のＧＣＡ１０９の出力の帯域を制限し、帯域外成分の折り返しを防止し、第４の増幅器１１７に出力する。
【００４８】
第１〜第４のＡＡＦ１１０〜１１３は、折り返しを防止するためのものであり、本実施形態においては２次ＬＰＦを用いた。次数は任意である。
ＡＡＦ１１０〜１１３のカットオフ周波数は、記録媒体である光ディスクの最内周またはシーク開始半径をｒｉ，最外周またはシーク目標半径をｒｏ、かつ［ｒｏ＞ｒｉ］、とする場合、次のようにすることが望ましい。
すなわち、半径ｒｉにおけるＲＦ最高繰り返し周波数（Ｂｌｕ-ｒａｙでは２Ｔ=ｆｃｃｋ／４,ＤＶＤ／ＣＤでは３Ｔ=ｆｃｃｋ／６，ｆｃｃｋ：チャネルクロック周波数)のｒｏ／ｒｉ倍(１２cmディスクでは２.４倍)よりも高く定められることが望ましい。
その理由は、ディスクの最内周から最外周へのフル・シーク動作においても、ＴＥ信号を適正に検出するためである。
【００４９】
第１の増幅器１１４は、第１のＡＡＦ１１０の出力を所定のレベルまで増幅し、第１の微分器１１８に出力する。
【００５０】
第２の増幅器１１５は、第２のＡＡＦ１１１の出力を所定のレベルまで増幅し、第２の微分器１１９に出力する。
【００５１】
第３の増幅器１１６は、第３のＡＡＦ１１２の出力を所定のレベルまで増幅し、第３の微分器１２０に出力する。
【００５２】
第４の増幅器１１７は、第４のＡＡＦ１１３の出力を所定のレベルまで増幅し、第４の微分器１２１に出力する。
【００５３】
第１〜第４の増幅器１１４〜１１７は、後段のＡＤＣ１２３〜１２６の入力に対してオーバースケール効果を与えるものである。
第１〜第４の増幅器１１４〜１１７のゲイン（利得）は、ＡＤＣ１２３〜１２６の入力振幅がフルスケールを超過する振幅となるように定められる。
その目的は、Ａ／Ｄ変換器のオーバースケールリミット効果を用いて、振幅変動成分を除去すると共に、量子化分解能を有効利用し、低bit数のＡ／Ｄ変換器を用いるためである。等価的には、位相差情報の抽出に関して重要なゼロクロス近傍にのみ、量子化分解能を割り当てるものである。
なお、第１〜第４の増幅器１１４〜１１７は、それぞれ第１〜第４のＧＣＡ１０６〜１０９に結合されてもよい。
【００５４】
第１の微分器１１８は、第１の増幅器１１４の出力のＤＣ成分を除去し、微分して第１のＡＤＣ１２３に出力する。
【００５５】
第２の微分器１１９は、第２の増幅器１１５の出力のＤＣ成分を除去し、微分して第２のＡＤＣ１２４に出力する。
【００５６】
第３の微分器１２０は、第３の増幅器１１６の出力のＤＣ成分を除去し、微分して第３のＡＤＣ１２５に出力する。
【００５７】
第４の微分器１２１は、第４の増幅器１１７の出力のＤＣ成分を除去し、微分して第４のＡＤＣ１２６に出力する。
【００５８】
第１〜第４の微分器１１８〜１２１は、前段までのＤＣオフセットを除去すると共に、微分特性を与え、検出感度が微分特性を有する位相復調器の、復調Ｓ／Ｎ比を良好ならしめるためのものである。第１〜第４の微分器１１８〜１２１は１次のハイパスフィルタ（ＨＰＦ）により構成可能である。
【００５９】
第１のＡＤＣ１２３は、第１の微分器１１８の出力を振幅制限しサンプリングし量子化して第１のシリアルパラレル変換器１２７に出力する。
【００６０】
第２のＡＤＣ１２４は、第２の微分器１１９の出力を振幅制限しサンプリングし量子化して第１のシリアルパラレル変換器１２７に出力する。
【００６１】
第３のＡＤＣ１２５は、第３の微分器１２０の出力を振幅制限しサンプリングし量子化して第３のシリアルパラレル変換器１２９に出力する。
【００６２】
第４のＡＤＣ１２６は、第４の微分器１２１の出力を振幅制限しサンプリングし量子化して第４のシリアルパラレル変換器１３０に出力する。
【００６３】
第１〜第４のＡＤＣ１２３〜１２６は、同一のサンプリングクロックＣＬＫで駆動される。このサンプリングクロックＣＬＫは、ＲＦに対して非同期でよい。第１〜第４のＡＤＣ１２３〜１２６のサンプリング周波数は、記録媒体である光ディスクの最内周またはシーク開始半径をｒｉ，最外周またはシーク目標半径をｒｏ、かつ［ｒｏ＞ｒｉ］、とする場合次のようにする。すなわち、半径ｒｉにおけるＲＦ最高繰り返し周波数（Ｂｌｕ-ｒａｙでは２Ｔ=ｆｃｃｋ/４,ＤＶＤ/ＣＤでは３ｔ=ｆｃｃｋ/６,ｆｃｃｋ：チャネルクロック周波数）の２＊（ｒｏ／ｒｉ）倍（１２cmディスクでは４．８倍)よりも高く定められることが望ましい。
その理由は、ディスクの最内周から最外周へのフル・シーク動作においても、ＴＥ信号を適正に検出するためである。
本実施形態において、第１〜第４のＡＤＣ１２３〜１２６は１bitラッチドコンパレータにより代替可能である。
【００６４】
第１のシリアルパラレル変換器１２７は、第１のＡＤＣ１２３の出力をシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換する。
第１のシリアルパラレル変換器１２７は、第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を第１のヒルベルト変換器１３１に出力する。
また、第１のシリアルパラレル変換器１２７は、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を第３の遅延回路１３７に出力する。
【００６５】
第２のシリアルパラレル変換器１２８は、第２のＡＤＣ１２４の出力をシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換する。
第２のシリアルパラレル変換器１２８は、第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を第１の遅延回路１３５に出力する。
また、第２のシリアルパラレル変換器１２８は、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を第３のヒルベルト変換器１３３に出力する。
【００６６】
第３のシリアルパラレル変換器１２９は、第３のＡＤＣ１２５の出力をシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換する。
第３のシリアルパラレル変換器１２９は、第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を第２のヒルベルト変換器１３２に出力する。
また、第３のシリアルパラレル変換器１２９は、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を第４の遅延回路１３８に出力する。
【００６７】
第４のシリアルパラレル変換器１３０は、第４のＡＤＣ１２６の出力をシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換する。
第４のシリアルパラレル変換器１３０は、第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を第２の遅延回路１３６に出力する。
また、第４のシリアルパラレル変換器１３０は、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を第４のヒルベルト変換器１３４に出力する。
【００６８】
第１〜第４のシリアルパラレル変換器１２７〜１３０は、クロックＤＰＤＡＤＣＣＬＫおよびＤＰＤＣＬＫ２に同期してシリアルパラレル変換を行う。
クロックＤＰＤＡＤＣＬＫは前段のＡＤＣからのデータを受け取るためのクロックで１３３．３３３ＭＨｚ〜１６．６６ＭＨｚにクロックＤＰＤＣＬＫＤＩＶにて切り替え可能である。
クロックＤＰＤＣＬＫＤＩＶは２ビットで、周波数１３３．３３３ＭＨｚを分周(1/1,1/2,1/4,1/8)してクロックＤＰＤＡＤＣＬＫとなる。
クロックＤＰＤＣＬＫ２は本回路のメインクロックで、周波数はクロックＤＰＤＡＤＣＬＫの１/２の周期である。
第１〜第４のシリアルパラレル変換器１２７〜１３０の入力Ａ２ＡＤ，Ｂ２ＡＤ，Ｃ２ＡＤ，Ｄ２ＡＤは、２ビット３値の２’s形式で前段のＡＤＣ１２３〜１２６より供給される。
【００６９】
第１のヒルベルト変換器１３１は、第１のシリアルパラレル変換器１２７の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を、信号（データ）成分の周期と無関係に９０度位相シフトする。
第１のヒルベルト変換器１３１は、位相シフトした５ビットの第１のデータ（Ｅ側データ）を第１の３レベルリミッタ１３９に出力する。
第１のヒルベルト変換器１３１は、位相シフトした５ビットの第２のデータ（Ｏ側データ）を第２の３レベルリミッタ１４０に出力する。
【００７０】
第１の遅延回路１３５は、第２のシリアルパラレル変換器１２８の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を、第１のヒルベルト変換器１３１の遅延量に一致するように遅延させる。
第１の遅延回路１３５は、遅延させた５ビットの第１のデータ（Ｅ側データ）を第３の３レベルリミッタ１４１に出力する。
第１の遅延回路１３５は、遅延させた５ビットの第２のデータ（Ｏ側データ）を第４の３レベルリミッタ１４２に出力する。
【００７１】
第２のヒルベルト変換器１３２は、第３のシリアルパラレル変換器１２９の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を、信号（データ）成分の周期と無関係に９０度位相シフトする。
第２のヒルベルト変換器１３２は、位相シフトした５ビットの第１のデータ（Ｅ側データ）を第５の３レベルリミッタ１４３に出力する。
第２のヒルベルト変換器１３２は、位相シフトした５ビットの第２のデータ（Ｏ側データ）を第６の３レベルリミッタ１４４に出力する。
【００７２】
第２の遅延回路１３６は、第４のシリアルパラレル変換器１３０の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）を、第２のヒルベルト変換器１３２の遅延量に一致するように遅延させる。
第２の遅延回路１３６は、遅延させた５ビットの第１のデータ（Ｅ側データ）を第７の３レベルリミッタ１４５に出力する。
第２の遅延回路１３６は、遅延させた５ビットの第２のデータ（Ｏ側データ）を第８の３レベルリミッタ１４６に出力する。
【００７３】
第３のヒルベルト変換器１３３は、第２のシリアルパラレル変換器１２８の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を、信号（データ）成分の周期と無関係に９０度位相シフトする。
第１のヒルベルト変換器１３１は、位相シフトした５ビットの第１のデータ（Ｅ側データ）を第９の３レベルリミッタ１４７に出力する。
第１のヒルベルト変換器１３１は、位相シフトした５ビットの第２のデータ（Ｏ側データ）を第１０の３レベルリミッタ１４８に出力する。
【００７４】
第３の遅延回路１３７は、第１のシリアルパラレル変換器１２７の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を、第３のヒルベルト変換器１３３の遅延量に一致するように遅延させる。
第３の遅延回路１３７は、遅延させた５ビットの第１のデータ（Ｅ側データ）を第１１の３レベルリミッタ１４９に出力する。
第１の遅延回路１３７は、遅延させた５ビットの第２のデータ（Ｏ側データ）を第１２の３レベルリミッタ１５０に出力する。
【００７５】
第４のヒルベルト変換器１３４は、第４のシリアルパラレル変換器１３０の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を、信号（データ）成分の周期と無関係に９０度位相シフトする。
第４のヒルベルト変換器１３４は、位相シフトした５ビットの第１のデータ（Ｅ側データ）を第１３の３レベルリミッタ１５１に出力する。
第４のヒルベルト変換器１３４は、位相シフトした５ビットの第２のデータ（Ｏ側データ）を第１４の３レベルリミッタ１５２に出力する。
【００７６】
第４の遅延回路１３８は、第３のシリアルパラレル変換器１２９の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）を、第４のヒルベルト変換器１３４の遅延量に一致するように遅延させる。
第４の遅延回路１３８は、遅延させた５ビットの第１のデータ（Ｅ側データ）を第１５の３レベルリミッタ１５３に出力する。
第４の遅延回路１３８は、遅延させた５ビットの第２のデータ（Ｏ側データ）を第１６の３レベルリミッタ１５４に出力する。
【００７７】
遅延回路１３５〜１３８は、第１〜第４のヒルベルト変換器１３１〜１３４に等しい振幅周波数特性を持つバンドパスフィルタ（ＢＰＦ）により構成可能である。
【００７８】
なお、第１〜第４のヒルベルト変換器１３１〜１３４は、直交したＩ（同相成分），Ｑ（直交成分）２つの出力を持つＦＩＲフィルタにより構成可能である。
【００７９】
図３は、本実施形態に係るヒルベルトＩＱフィルタ３００の構成例を示す回路図である。
【００８０】
図３に示すように、ヒルベルトＩＱフィルタ３００のＱ出力はヒルベルト変換特性を持つ。ヒルベルト（Hilbert）変換の周波数伝達関数は、下記の式で表される。
【００８１】
［数１］
H(ω)＝e-π/２(ω＞0)／H(ω)＝0 (ω=0，２πfs/２)／H(ω)＝-e-π/２(ω＜0)
【００８２】
つまり、信号周期とは関係なく、９０°（π/２）の位相シフトを与える。振幅特性は、ＤＣとナイキスト（Nyquist）周波数(ｆｓ／２)にヌル（Null）を持つ、バンドパス特性とする。
【００８３】
本ヒルベルト変換器のタップ（ＴＡＰ）係数は、たとえばセンタタップ（ＴＡＰ）を中心に正負逆の符号を持つ点対称の係数プロファイルとなる。ゆえに、本ヒルベルト(Hilbert)変換器は、因果律の観点から、アナログ実装では物理的に実現不可能である。
【００８４】
また、図３に示すように、ヒルベルトＩＱフィルタ３００のＩ出力は、Ｑ出力と同一振幅特性のバンドパス特性にする。遅延量はＱ出力に等しく設計される。
本バンドパスフィルタのタップ（ＴＡＰ）係数は、たとえばセンタタップ（ＴＡＰ）を中心とする線対称の係数プロファイルになる。ゆえに、本ＢＰＦは、因果律の観点から、アナログ実装では物理的に実現不可能である。
【００８５】
また、本実施形態の振幅特性を、たとえばＤＣとナイキスト（Nyquist）周波数（ｆｓ／２）にヌル（Null）を持つバンドパス特性とする。さらに、ハーフナイキスト（Half-Nyquist）周波数(ｆｓ／４)を中心に線対称な振幅特性とする。すると、上記の図３のように、１ＴＡＰおきにゼロＴＡＰを持ち、かつ、ヒルベルト（Hirbert）変換器とＢＰＦのＴＡＰ配置は相補的になる。
したがって、図３に示すように、第１のヒルベルト変換器１３１と第１の遅延回路１３５は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出し３１０，３２０と出力(Ｉ,Ｑ)３３０を有する、単一のＦＩＲフィルタにより構成することができる。
同様に、第２のヒルベルト変換器１３２と第２の遅延回路１３６は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出し３１０，３２０と出力(Ｉ,Ｑ)３３０を有する、単一のＦＩＲフィルタにより構成することができる。
第３のヒルベルト変換器１３３と第３の遅延回路１３７は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出し３１０，３２０と出力(Ｉ,Ｑ)３３０を有する、単一のＦＩＲフィルタにより構成することができる。
第４のヒルベルト変換器１３４と第４の遅延回路１３８は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出し３１０，３２０と出力(Ｉ,Ｑ)３３０を有する、単一のＦＩＲフィルタにより構成することができる。
これにより、実装における回路規模を削減することができる。
【００８６】
このような構成においても、ＤＰＤ方式のＴＥ検出装置を、高速高精度のデジタル回路として実現可能である。
【００８７】
また、ヒルベルト変換器に代えて第１のＦＩＲフィルタを、また、遅延回路のＢＰＦに代えて第２のＦＩＲフィルタを持ち、第１と第２のＦＩＲフィルタの出力信号の位相差は、信号周期と無関係に９０度であるように構成することも可能である。
特に、第１のＦＩＲフィルタの位相シフト量は信号周期と無関係に＋４５度（または−４５度）であり、第２のＦＩＲフィルタの位相シフト量は信号周期と無関係に−４５度（または＋４５度）であるように構成することが可能である。
【００８８】
そして、非反転部２００が、第１および第２のヒルベルト変換器１３１，１３２、第１および第２の遅延回路１３５，１３６、第１〜第８の３レベルリミッタ１３９〜１４６、第１および第２の相互相関器１５５，１５６、並びに第１の加算部１５９によりが形成される。
また、反転部２１０が第３および第４のヒルベルト変換器１３３，１３４、第３および第４の遅延回路１３７，１３８、第９〜第１６の３レベルリミッタ１４７〜１５４、第３および第４の相互相関器１５７，１５８、並びに第２の加算部１６０によりが形成される。
【００８９】
本実施形態においては、差動処理の反転側に構成されているヒルベルトフィルタ（変換器）および遅延回路としてのＢＰＦの周波数設定と非反転側に構成されているヒルベルトフィルタおよびＢＰＦの周波数を異なるように設定可能である。
【００９０】
図４（Ａ）〜（Ｄ）は、ヒルベルトフィルタの設定可能な周波数帯域の一例を示す図である。
図５（Ａ）〜（Ｄ）は、ＢＰＦの設定可能な周波数帯域の一例を示す図である。
【００９１】
このように、差動処理の反転側に構成されているヒルベルトフィルタ（変換器）およびＢＰＦの周波数設定と非反転側に構成されているヒルベルトフィルタおよびＢＰＦの周波数を異なるにように設定することができる。
具体的には、非反転側のヒルベルトフィルタを図４（Ａ）に示すような低域側にピークを持つ特性に設定し、反転側のヒルベルトフィルタを図４（Ｂ）に示すような高域側にピークを持つ特性に設定する。
これにより、総合的なトラッキングエラー信号の帯域を広げることが可能になる
同様に、ＢＰＦについても適宜選択することが可能である。
これにより、回路規模は小さいままで（たとえば５tap）ＤＰＤ信号としての周波数検出範囲を広げることが可能になる。
【００９２】
本実施形態では、非反転部２００の第１および第２のヒルベルト変換器１３１，１３２は、２ビットの信号Ｈ ＦＩＲ Ｐ ＳＥＬで周波数を適宜設定することが可能である。
信号が（００）の場合、タップ係数は［１，０，０，０，−１］である。信号が（０１）の場合、タップ係数は［１，２，０，−２，−１］である。信号が（１０）の場合、タップ係数は［０，１，０，−１，０］である。信号が（１１）の場合、タップ係数は［−１，２，０，−２，１］である。
これに対して、反転部２１０の第３および第４のヒルベルト変換器１３３，１３４は、２ビットの信号Ｈ ＦＩＲ Ｎ ＳＥＬで周波数を適宜設定することが可能である。
信号が（００）の場合、タップ係数は［１，０，０，０，−１］である。信号が（０１）の場合、タップ係数は［１，２，０，−２，−１］である。信号が（１０）の場合、タップ係数は［０，１，０，−１，０］である。信号が（１１）の場合、タップ係数は［−１，２，０，−２，１］である。
このように、異なる信号により非反転部２００と反転部２１０のヒルベルト変換器（ヒルベルトフィルタ）の周波数を別個に設定することができる。
【００９３】
また、本実施形態では、非反転部２００の第１および第２の遅延回路１３５，１３６は、２ビットの信号Ｂ ＦＩＲ Ｐ ＳＥＬで周波数を適宜設定することが可能である。
信号が（００）の場合、タップ係数は［０，０，１，０，０］である。信号が（０１）の場合、タップ係数は［−２，１，２，１，−２］である。信号が（１０）の場合、タップ係数は［−１，０，２，０，−１］である。信号が（１１）の場合、タップ係数は［−１，−１，４，−１，−１］である。
これに対して、反転部２１０の第３および第４の遅延回路１３７，１３８は、２ビットの信号Ｂ ＦＩＲ Ｎ ＳＥＬで周波数を適宜設定することが可能である。
信号が（００）の場合、タップ係数は［０，０，１，０，０］である。信号が（０１）の場合、タップ係数は［−２，１，２，１，−２］である。信号が（１０）の場合、タップ係数は［−１，０，２，０，−１］である。信号が（１１）の場合、タップ係数は［−１，−１，４，−１，−１］である。
このように、異なる信号により非反転部２００と反転部２１０のＢＰＦの周波数を別個に設定することができる。
【００９４】
第１の３レベルリミッタ１３９は、第１のヒルベルト変換器１３１による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第１の相互相関器１５５に出力する。
【００９５】
第２の３レベルリミッタ１４０は、第１のヒルベルト変換器１３１による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第１の相互相関器１５５に出力する。
【００９６】
第３の３レベルリミッタ１４１は、第１の遅延回路１３５による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第１の相互相関器１５５に出力する。
【００９７】
第４の３レベルリミッタ１４２は、第１の遅延回路１３５による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第１の相互相関器１５５に出力する。
【００９８】
第５の３レベルリミッタ１４３は、第２のヒルベルト変換器１３２による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第２の相互相関器１５６に出力する。
【００９９】
第６の３レベルリミッタ１４４は、第２のヒルベルト変換器１３２による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第２の相互相関器１５６に出力する。
【０１００】
第７の３レベルリミッタ１４５は、第２の遅延回路１３６による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第２の相互相関器１５６に出力する。
【０１０１】
第８の３レベルリミッタ１４６は、第２の遅延回路１３６による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第２の相互相関器１５６に出力する。
【０１０２】
第９の３レベルリミッタ１４７は、第３のヒルベルト変換器１３３による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第３の相互相関器１５７に出力する。
【０１０３】
第１０の３レベルリミッタ１４８は、第３のヒルベルト変換器１３３による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第３の相互相関器１５７に出力する。
【０１０４】
第１１の３レベルリミッタ１４９は、第３の遅延回路１３７による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第３の相互相関器１５７に出力する。
【０１０５】
第１２の３レベルリミッタ１５０は、第３の遅延回路１３７による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第３の相互相関器１５７に出力する。
【０１０６】
第１３の３レベルリミッタ１５１は、第４のヒルベルト変換器１３４による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第４の相互相関器１５８に出力する。
【０１０７】
第１４６の３レベルリミッタ１５２は、第４のヒルベルト変換器１３４による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第４の相互相関器１５８に出力する。
【０１０８】
第１５の３レベルリミッタ１５３は、第４の遅延回路１３８による５ビットの第１のデータ（Ｅ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第４の相互相関器１５８に出力する。
【０１０９】
第１６の３レベルリミッタ１５４は、第４の遅延回路１３８による５ビットの第２のデータ（Ｏ側データ）のレベルにリミッタ処理し、３レベル（０１，００，１０）をとる２ビットのデータとして第４の相互相関器１５８に出力する。
【０１１０】
図６は、本実施形態に係る３レベルリミッタの構成例を示す図である。
この３レベルリミッタ２２０（１３９〜１５４に相当）は、５入力ＯＲ回路２２１、Ｄ型フリップフロップ（ＤＦＦ）２２２，２２３、およびセレクタ２２４を有する。
３レベルリミッタ２２０は、５ビットで２‘ｓの相補的入力信号をＯＲ回路２２１、Ｄ型フリップフロップ（ＤＦＦ）２２２，２２３、およびセレクタ２２４を通して２ビットで２‘ｓの相補的出力信号を得る。
出力信号は３レベル、すなわち、０１，００，１１のレベルをとる。
【０１１１】
第１の相互相関器１５５は、第１および第２の３レベルリミッタ１３９，１４０の出力と、第３および第４の３レベルリミッタ１４１，１４２の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算し、その結果を加算して出力する。
すなわち、第１の相互相関器１５５は、第１のヒルベルト変換器１３１の出力と、第１の遅延回路１３５の出力により入力ＲＦ信号の位相差を表すそれぞれ相関係数を演算し、その結果を加算して出力する。
【０１１２】
第１の相互相関器１５５は、乗算器１５５１，１５５２、および加算器１５５３を有する。
乗算器１５５１は、第１の３レベルリミッタ１３９の出力と第３の３レベルリミッタ１４１の出力を乗算して加算器１５５３に出力する。
乗算器１５５２は、第２の３レベルリミッタ１４０の出力と第４の３レベルリミッタ１４２の出力を乗算して加算器１５５３に出力する。
加算器１５５３は、乗算器１５５１の出力と乗算器１５５２の出力とを加算し、その結果を第１の加算部１５９に出力する。
【０１１３】
第２の相互相関器１５６は、第５および第６の３レベルリミッタ１４３，１４４の出力と、第７および第８の３レベルリミッタ１４５，１４６の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算し、その結果を加算して出力する。
すなわち、第２の相互相関器１５６は、第２のヒルベルト変換器１３２の出力と、第２の遅延回路１３６の出力により入力ＲＦ信号の位相差を表すそれぞれ相関係数を演算し、その結果を３ビットのデータとして加算して出力する。
【０１１４】
第２の相互相関器１５６は、乗算器１５６１，１５６２、および加算器１５６３を有する。
乗算器１５６１は、第５の３レベルリミッタ１４３の出力と第７の３レベルリミッタ１４５の出力を乗算して加算器１５６３に出力する。
乗算器１５６２は、第６の３レベルリミッタ１４４の出力と第８の３レベルリミッタ１４６の出力を乗算して加算器１５６３に出力する。
加算器１５６３は、乗算器１５６１の出力と乗算器１５６２の出力とを加算し、その結果を第１の加算部１５９に出力する。
【０１１５】
第３の相互相関器１５７は、第９および第１０の３レベルリミッタ１４７，１４８の出力と、第１１および第１２の３レベルリミッタ１４９，１５０の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算し、その結果を加算して出力する。
すなわち、第３の相互相関器１５７は、第３のヒルベルト変換器１３３の出力と、第３の遅延回路１３７の出力により入力ＲＦ信号の位相差を表すそれぞれ相関係数を演算し、その結果を３ビットのデータとして加算して出力する。
【０１１６】
第３の相互相関器１５７は、乗算器１５７１，１５７２、および加算器１５７３を有する。
乗算器１５７１は、第９の３レベルリミッタ１４７の出力と第１１の３レベルリミッタ１４９の出力を乗算して加算器１５７３に出力する。
乗算器１５７２は、第１０の３レベルリミッタ１４８の出力と第１２の３レベルリミッタ１５０の出力を乗算して加算器１５７３に出力する。
加算器１５７３は、乗算器１５７１の出力と乗算器１５７２の出力とを加算し、その結果を３ビットのデータとして第２の加算部１６０に出力する。
【０１１７】
第４の相互相関器１５８は、第１３および第１４の３レベルリミッタ１５１，１５２の出力と、第１５および第１６の３レベルリミッタ１５３，１５４の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算し、その結果を加算して出力する。
すなわち、第４の相互相関器１５８は、第４のヒルベルト変換器１３４の出力と、第４の遅延回路１３８の出力により入力ＲＦ信号の位相差を表すそれぞれ相関係数を演算し、その結果を加算して出力する。
【０１１８】
第４の相互相関器１５８は、乗算器１５８１，１５８２、および加算器１５８３を有する。
乗算器１５８１は、第１３の３レベルリミッタ１５１の出力と第１５の３レベルリミッタ１５３の出力を乗算して加算器１５８３に出力する。
乗算器１５８２は、第１４の３レベルリミッタ１５２の出力と第１６の３レベルリミッタ１５４の出力を乗算して加算器１５８３に出力する。
加算器１５８３は、乗算器１５８１の出力と乗算器１５８２の出力とを加算し、その結果を３ビットのデータとして第２の加算部１６０に出力する。
【０１１９】
第１の加算部１５９は、第１の相互相関器１５５の出力と第２の相互相関器１５６の出力を加算し、加算したデータを位相反転合成部１７０に出力する。
【０１２０】
第１の加算部１５９は、加算器１５９１およびフリップフロップ（ＦＦ）１５９２を有する。
加算器１５９１は、第１の相互相関器１５５の出力と第２の相互相関器１５６の出力を加算し、加算した４ビットのデータをＦＦ１５９２に出力する。
ＦＦ１５９２は、加算器１５９１のデータを一旦ラッチして非反転部２００の出力信号Ａとして位相反転合成部１７０に出力する。
【０１２１】
第２の加算部１６０は、第３の相互相関器１５７の出力と第４の相互相関器１５８の出力を加算し、加算したデータを位相反転合成部１７０に出力する。
【０１２２】
第２の加算部１６０は、加算器１６０１およびフリップフロップ（ＦＦ）１６０２を有する。
加算器１６０１は、第３の相互相関器１５７の出力と第４の相互相関器１５８の出力を加算し、加算した４ビットのデータ、ＦＦ１６０２に出力する。
ＦＦ１６０２は、加算器１６０１のデータを一旦ラッチして反転部２１０の出力信号
として位相反転合成部１７０に出力する。
【０１２３】
ＦＩＲフィルタにおいて、相補的にＩ,Ｑ演算されているため相関係数ＣＣ１とＣＣ２の期待値は等しく、極性は逆となる。
一方、相関器の積分残渣(ノイズ成分)は、９０°の位相差を有し、相互に無相関となる。したがって、相関係数ＣＣ１とＣＣ２を差動合成することにより、ＴＥ成分は２倍、ノイズ（Noise）成分は√２倍になり、ＴＥ信号のＳ／Ｎ比を３ｄＢ改善することができる。
【０１２４】
位相反転合成部１７０は、制御信号ＩＮＶＥＲＴのレベルに応じて、非反転部２００の出力信号Ａと反転部２１０の出力信号Ｂの位相をそのまま、または反転し、その両信号を加減算して、クロック切替部１８０に出力する。
【０１２５】
位相反転合成部１７０は、セレクタ１７０１，１７０２、および減算器１７０３を有する。
セレクタ１７０１は、第１入力に非反転部２００の出力信号Ａが供給され、第２入力に反転部２１０の出力信号Ｂが供給される。
セレクタ１７０１は、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、第１入力の非反転部２００の出力信号Ａを選択して、減算器１７０３の（＋）側端子に出力する。
セレクタ１７０１は、制御信号ＩＮＶＥＲＴがハイレベル「１」の場合、第２入力の反転部２１０の出力信号Ｂを選択して、減算器１７０３の（＋）側端子に出力する。
セレクタ１７０２は、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、第１入力の反転部２１０の出力信号Ｂを選択して、減算器１７０３の（−）側端子に出力する。
セレクタ１７０２は、制御信号ＩＮＶＥＲＴがハイレベル「１」の場合、第２入力の非反転部２００の出力信号Ａを選択して、減算器１７０３の（−）側端子に出力する。
減算器１７０３は、（＋）側端子に入力される信号から（−）側端子に入力される信号Ｗを減算し、５ビットのデータをクロック切替部１８０に出力する。
【０１２６】
位相反転合成部１７０は、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、通常の処理として、減算器１７０３の出力は非反転部２００の出力信号Ａから反転部２１０の出力信号Ｂを減算した信号［Ａ−Ｂ］を出力する。
位相反転合成部１７０は、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、反転処理として、減算器１７０３の出力は反転部２１０の出力信号Ｂから非反転部２００の出力信号Ａを減算した信号［Ｂ−Ａ］を出力する。
【０１２７】
クロック切替部１８０は、制御信号ＤＰＣＣＬＫＳＥＬに応じて位相反転合成部１７０の出力信号のクロックをクロックＤＰＣＣＬＫ２に切り替えて、６ビットの信号を出力部１９０に出力する。
【０１２８】
クロック切替部１８０は、加算器１８０１、乗算器１８０２、ＦＦ１８０３，１８０４、ＦＦ１８０５〜ＦＦ１８０８、排他的論理和ゲート（ＥＸＯＲ）１８０９、ＯＲゲート１８１０、およびセレクタ１８１１を有する。
ＦＦ１８０３，ＦＦ１８０４は、クロックＤＰＣＣＬＫ２に同期してデータのラッチを行う。
ＦＦ１８０５〜ＦＦ１８０８は、クロックＦＣＬＫ３３Ｍに同期してデータのラッチを行う。
制御信号ＤＰＣＣＬＫＳＥＬは、ＯＲゲート１８１０の負入力に供給され、ローレベル「０」の場合、クロックＤＰＤＣＬＫ２の周波数は、６６．６６７ＭＨｚ（ｆｓ=1３３．３３３Ｍ)または、３３．３３３ＭＨｚ（ｆｓ=６６．６６７Ｍ）である。
制御信号ＤＰＣＣＬＫＳＥＬが、ハイレベル「１」の場合、クロックＤＰＤＣＬＫ２の周波数は、１６．６６７ＭＨｚ（ｆｓ=３３．３３３Ｍ)または８．３３３ＭＨｚ（ｆｓ=１６．６６７M）である。
【０１２９】
本実施形態においては、クロックＤＰＤＣＬＫ２の周波数設定により出力データの処理方法が異なる。
クロックＤＰＤＣＬＫ２の周波数が６６．６６７ＭＨｚの場合、２サンプルeの移動平均を取り、クロックＦＣＬＫ３３Ｍで１/２ダウンサンプル（2 down sample）して出力する。
クロックＤＰＤＣＬＫ２の周波数が３３．３３３ＭＨｚの場合、２サンプルの移動平均を取って出力する。
クロックＤＰＤＣＬＫ２の周波数が１６．６６７ＭＨｚの場合、平均値補間を行い、クロックＦＣＬＫ３３Ｍに載せて出力する。
クロックＤＰＤＣＬＫ２の周波数が８．３３３ＭＨｚの場合、変化点は平均値補間とし、その他は前値をホールドする。
【０１３０】
出力部１９０は、クロック切替部１８０の出力信号を平滑化して信号ＤＰＤ０（ＴＥ）として出力する。
【０１３１】
出力部１９０は、ビット処理部１９０１、ローパスフィルタ（ＬＰＦ）１９０２，１９０３を有する。
ビット処理部１９０１は、クロック切替部１８０の出力信号の下位ビット０１ビットに０を詰め、６ビットの信号を１７ビットに変換してＬＰＦ１９０２に出力する。
【０１３２】
ＬＰＦ１９０２は、平滑化処理を行うが、２ビットの制御信号ＤＰＤＬＰＦＳＥＬ１により、通過帯域が制御される。
ＬＰＦ１９０２は、制御信号ＤＰＤＬＰＦＳＥＬ１が（００）の場合、入力信号をスルーする。ＬＰＦ１９０２は、制御信号ＤＰＤＬＰＦＳＥＬ１が（０１）の場合、帯域が１６６．７ｋＨｚに制御され、（１＊：１０または１１）の場合、帯域が３３３．４ｋＨｚに制御される。
【０１３３】
ＬＰＦ１９０３は、平滑化処理を行うが、２ビットの制御信号ＤＰＤＬＰＦＳＥＬ２により、通過帯域が制御される。
ＬＰＦ１９０３は、制御信号ＤＰＤＬＰＦＳＥＬ２が（００）の場合、入力信号をスルーする。ＬＰＦ１９０３は、制御信号ＤＰＤＬＰＦＳＥＬ１が（０１）の場合、帯域が１６６．７ｋＨｚに制御され、（１＊：１０または１１）の場合、帯域が３３３．４ｋＨｚに制御される。
【０１３４】
このように、出力部１９０において、１７ビット/２’sの形式であり、ＬＰＦを２段通り、出力される。
【０１３５】
次に、上記構成による動作を説明する。
【０１３６】
受光素子１０１において、４分割され、分割受光素子１０１−Ａから第１のＲＦ信号ＲＦ１が第１のＡＣ結合部１０２に出力される。同様にして、分割受光素子１０１−Ｂから第４のＲＦ信号ＲＦ４が第４のＡＣ結合部１０５に出力される。分割受光素子１０１−Ｃから第３のＲＦ信号ＲＦ３が第３のＡＣ結合部１０４に出力される。分割受光素子１０１−Ｄから第４のＲＦ信号ＲＦ４が第２のＡＣ結合部１０３に出力される。
【０１３７】
第１〜第４のＡＣ結合部１０２〜１０５では、光ピックアップ（ＯＰＵ）の受光素子１０１から出力される、トラッキング誤差に応じて相互の位相差（時間差）が変化する、第１・第２・第３・第４のＲＦ信号ＲＦ１〜４の直流成分がそれぞれ除去される。そして、直流成分が除去された信号がそれぞれ第１〜第４のＧＣＡ１０６〜１０９に出力される。
第１のＧＣＡ１０６では、第１のＡＣ結合部１０２の出力信号が光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整され、第１のＡＡＦ１１０に出力される。
同様に、第２のＧＣＡ１０７では、第２のＡＣ結合部１０３の出力信号が光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整され、第２のＡＡＦ１１１に出力される。
第３のＧＣＡ１０８では、第３のＡＣ結合部１０４の出力信号が光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整され、第３のＡＡＦ１１２に出力される。
第４のＧＣＡ１０９では、第４のＡＣ結合部１０５の出力信号が光ピックアップ（ＯＰＵ）の受光素子１０１の出力レベルのばらつきに応じてレベル調整され、第４のＡＡＦ１１３に出力される。
【０１３８】
第１のＡＡＦ１１０においては、第１のＧＣＡ１０６の出力の帯域が制限され、帯域外成分の折り返しが防止されて、第１の増幅器１１４で増幅作用を受けて第１の微分器１１８に出力される。
また、第２のＡＡＦ１１１においては、第２のＧＣＡ１０７の出力の帯域が制限され、帯域外成分の折り返しが防止されて、第２の増幅器１１５で増幅作用を受けて第２の微分器１１９に出力される。
第３のＡＡＦ１１２においては、第３のＧＣＡ１０８の出力の帯域が制限され、帯域外成分の折り返しが防止されて、第３の増幅器１１６で増幅作用を受けて第３の微分器１２０に出力される。
第４のＡＡＦ１１３においては、第４のＧＣＡ１０９の出力の帯域が制限され、帯域外成分の折り返しが防止されて、第４の増幅器１１７で増幅作用を受けて第４の微分器１２１に出力される。
【０１３９】
第１の微分器１１８では、第１の増幅器１１４の出力のＤＣ成分が除去され、微分されて第１のＡＤＣ１２３に出力される。
また、第２の微分器１１９では、第２の増幅器１１５の出力のＤＣ成分が除去され、微分されて第２のＡＤＣ１２４に出力される。
第３の微分器１２０では、第３の増幅器１１６の出力のＤＣ成分が除去され、微分されて第３のＡＤＣ１２５に出力される。
第４の微分器１２１では、第４の増幅器１１７の出力のＤＣ成分が除去され、微分されて第４のＡＤＣ１２６に出力される。
【０１４０】
そして、第１のＡＤＣ１２３で、第１の微分器１１８の出力が振幅制限されてサンプリング、量子化作用を受け、デジタル信号として第１のシリアルパラレル変換器１２７に出力される。
同様に、第２のＡＤＣ１２４で、第２の微分器１１９の出力が振幅制限されてサンプリング、量子化作用を受け、デジタル信号として第２のシリアルパラレル変換器１２８に出力される。
また、第３のＡＤＣ１２５で、第３の微分器１２０の出力が振幅制限されてサンプリング、量子化作用を受け、デジタル信号として第３のシリアルパラレル変換器１２９に出力される。
同様に、第４のＡＤＣ１２６で、第４の微分器１２１の出力が振幅制限されてサンプリング、量子化作用を受け、デジタル信号として第４のシリアルパラレル変換器１３０に出力される。
【０１４１】
第１のシリアルパラレル変換器１２７では、第１のＡＤＣ１２３の出力がシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換される。
第１のシリアルパラレル変換器１２７で変換された第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が第１のヒルベルト変換器１３１に出力される。また、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が第３の遅延回路１３７に出力される。
【０１４２】
第２のシリアルパラレル変換器１２８では、第２のＡＤＣ１２４の出力がシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換される。
第２のシリアルパラレル変換器１２８で変換された第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）は第１の遅延回路１３５に出力される。また、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が第３のヒルベルト変換器１３３に出力される。
【０１４３】
第３のシリアルパラレル変換器１２９では、第３のＡＤＣ１２５の出力がシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換される。
第３のシリアルパラレル変換器１２９で変換された第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が第２のヒルベルト変換器１３２に出力される。また、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が第４の遅延回路１３８に出力される。
【０１４４】
第４のシリアルパラレル変換器１３０では、第４のＡＤＣ１２６の出力がシリアルデータから２ビットの第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）に変換される。
第４のシリアルパラレル変換器１３０で変換された第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が第２の遅延回路１３６に出力される。また、第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が第４のヒルベルト変換器１３４に出力される。
【０１４５】
このようにして、非反転部２００および反転部２１０に互いに逆層のデジタルデータが供給され、非反転部２００および反転部２１０で差動処理が行われる。
そして、差動処理の非反転部２００側に構成されているヒルベルトフィルタおよびＢＰＦの周波数設定と反転部２１０側に構成されているヒルベルトフィルタおよびＢＰＦの周波数が異なるように設定される。
【０１４６】
非反転部２００においては、以下の処理が行われる。
【０１４７】
第１のヒルベルト変換器１３１においては、第１のシリアルパラレル変換器１２７の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が、信号（データ）成分の周期と無関係に９０度位相シフトされる。
第１のヒルベルト変換器１３１で位相シフトされた５ビットの第１のデータ（Ｅ側データ）が第１の３レベルリミッタ１３９に出力される。また、位相シフトされた５ビットの第２のデータ（Ｏ側データ）が第２の３レベルリミッタ１４０に出力される。
【０１４８】
第１の遅延回路１３５においては、第２のシリアルパラレル変換器１２８の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が、第１のヒルベルト変換器１３１の遅延量に一致するように遅延される。
第１の遅延回路１３５で遅延された５ビットの第１のデータ（Ｅ側データ）が第３の３レベルリミッタ１４１に出力される。また、遅延された５ビットの第２のデータ（Ｏ側データ）が第４の３レベルリミッタ１４２に出力される。
【０１４９】
第２のヒルベルト変換器１３２においては、第３のシリアルパラレル変換器１２９の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が、信号（データ）成分の周期と無関係に９０度位相シフトされる。
第２のヒルベルト変換器１３２で位相シフトされた５ビットの第１のデータ（Ｅ側データ）が第５の３レベルリミッタ１４３に出力される。また、位相シフトされた５ビットの第２のデータ（Ｏ側データ）が第６の３レベルリミッタ１４４に出力される。
【０１５０】
第２の遅延回路１３６においては、第４のシリアルパラレル変換器１３０の第１のパラレルデータ（Ｅ側データ）および第２のパラレルデータ（Ｏ側データ）が、第２のヒルベルト変換器１３２の遅延量に一致するように遅延される。
第２の遅延回路１３６で、遅延された５ビットの第１のデータ（Ｅ側データ）が第７の３レベルリミッタ１４５に出力される。また、遅延された５ビットの第２のデータ（Ｏ側データ）が第８の３レベルリミッタ１４６に出力される。
【０１５１】
そして、第１〜第４の３レベルリミッタ１３９〜１４２で５ビットから２ビットに変換され３レベルにリミットされたデータが第１の相互相関器１５５に出力される。
また、第５〜第８の３レベルリミッタ１４３〜１４６で５ビットから２ビットに変換され３レベルにリミットされたデータが第２の相互相関器１５６に出力される。
【０１５２】
第１の相互相関器１５５においては、第１および第２の３レベルリミッタ１３９，１４０の出力と、第３および第４の３レベルリミッタ１４１，１４２の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算される。
第１の相互相関器１５５において、その演算結果が加算されて第１の加算部１５９に出力される。
第２の相互相関器１５６においては、第５および第６の３レベルリミッタ１４３，１４４の出力と、第７および第８の３レベルリミッタ１４５，１４６の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算される。
第２の相互相関器１５６において、その演算結果が加算されて第１の加算部１５９に出力される。
【０１５３】
第１の加算部１５９では、第１の相互相関器１５５の出力と第２の相互相関器１５６の出力が加算され、加算されデータ信号Ａが位相反転合成部１７０に出力される。
【０１５４】
反転部２１０においては、以下の処理が行われる。
【０１５５】
第３のヒルベルト変換器１３３においては、第２のシリアルパラレル変換器１２８の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が、信号（データ）成分の周期と無関係に９０度位相シフトされる。
第３のヒルベルト変換器１３３で位相シフトされた５ビットの第１のデータ（Ｅ側データ）が第９の３レベルリミッタ１４７に出力される。また、位相シフトされた５ビットの第２のデータ（Ｏ側データ）が第１０の３レベルリミッタ１４８に出力される。
【０１５６】
第３の遅延回路１３７においては、第１のシリアルパラレル変換器１２７の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が、第３のヒルベルト変換器１３３の遅延量に一致するように遅延される。
第３の遅延回路１３７で遅延された５ビットの第１のデータ（Ｅ側データ）が第１１の３レベルリミッタ１４９に出力される。また、遅延された５ビットの第２のデータ（Ｏ側データ）が第１２の３レベルリミッタ１５０に出力される。
【０１５７】
第４のヒルベルト変換器１３４においては、第４のシリアルパラレル変換器１３０の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が、信号（データ）成分の周期と無関係に９０度位相シフトされる。
第４のヒルベルト変換器１３４で位相シフトされた５ビットの第１のデータ（Ｅ側データ）が第１３の３レベルリミッタ１５１に出力される。また、位相シフトされた５ビットの第２のデータ（Ｏ側データ）が第１４の３レベルリミッタ１５２に出力される。
【０１５８】
第４の遅延回路１３８においては、第３のシリアルパラレル変換器１２９の第２のパラレルデータ（Ｏ側データ）および第１のパラレルデータ（Ｅ側データ）が、第４のヒルベルト変換器１３４の遅延量に一致するように遅延される。
第４の遅延回路１３８で、遅延された５ビットの第１のデータ（Ｅ側データ）が第１５の３レベルリミッタ１５３に出力される。また、遅延された５ビットの第２のデータ（Ｏ側データ）が第１６の３レベルリミッタ１５４に出力される。
【０１５９】
そして、第９〜第１２の３レベルリミッタ１４７〜１５０で５ビットから２ビットに変換され３レベルにリミットされたデータが第３の相互相関器１５７に出力される。
また、第１３〜第１６の３レベルリミッタ１５１〜１４６で５ビットから２ビットに変換され３レベルにリミットされたデータが第４の相互相関器１５８に出力される。
【０１６０】
第３の相互相関器１５７においては、第９および第１０の３レベルリミッタ１４７，１４８の出力と、第１１および第１２の３レベルリミッタ１４９，１５０の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算される。
第３の相互相関器１５７において、その演算結果が加算されて第２の加算部１６０に出力される。
第４の相互相関器１５８においては、第１３および第１４の３レベルリミッタ１５１，１５２の出力と、第１５および第１６の３レベルリミッタ１５３，１５４の出力により入力ＲＦ信号の位相差を表す相関係数をそれぞれ演算される。
第４の相互相関器１５８において、その演算結果が加算されて第２の加算部１６０に出力される。
【０１６１】
第２の加算部１６０では、第３の相互相関器１５７の出力と第４の相互相関器１５８の出力が加算され、加算されデータ信号Ｂが位相反転合成部１７０に出力される。
【０１６２】
位相反転合成部１７０においては、制御信号ＩＮＶＥＲＴのレベルに応じて、非反転部２００の出力信号Ａと反転部２１０の出力信号Ｂの位相を反転またはそのままとし、その両信号が加減算されて、クロック切替部１８０に出力される。
【０１６３】
位相反転合成部１７０においては、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、通常の処理として、非反転部２００の出力信号Ａから反転部２１０の出力信号Ｂを減算した信号［Ａ−Ｂ］が出力される。
位相反転合成部１７０においては、制御信号ＩＮＶＥＲＴがローレベル「０」の場合、反転処理として、反転部２１０の出力信号Ｂから非反転部２００の出力信号Ａを減算した信号［Ｂ−Ａ］が出力される。
【０１６４】
クロック切替部１８０においては、制御信号ＤＰＣＣＬＫＳＥＬに応じて位相反転合成部１７０の出力信号のクロックがクロックＤＰＣＣＬＫ２に切り替えられ、６ビットの信号として出力部１９０を介して出力される。
出力部１９０の出力信号は、ＤＰＤトラッキングエラー信号ＴＥとして、図示しないトラッキングサーボ制御装置に送られる。
【０１６５】
本実施形態のＴＥ検出装置によれば、ＤＰＤ方式のＴＥ検出装置は、高速高精度のデジタル回路として実現可能である。
【０１６６】
図７は、本実施形態に係るＴＥ装置におけるデジタルＤＰＤ演算の一例を模式的に示す図である。
図７は一例であるが、非反転部２００および反転部２１０でヒルベルトＤＰＤ処理が行われる。
図７の例では、非反転部２００では、出力信号φｐは次式で与えられる。
【０１６７】
［数２］
φｐ＝｛ｓｉｇｎ（Ｑ（Ａ））＊ｓｉｇｎ（Ｉ（Ｂ））｝
＋ｓｉｇｎ（Ｑ（Ｃ））＊ｓｉｇｎ（Ｉ（Ｄ））｝
【０１６８】
また、図７の例では、反転部２１０では、出力信号φｎは次式で与えられる。
【０１６９】
［数３］
φｎ＝｛ｓｉｇｎ（Ｉ（Ａ））＊ｓｉｇｎ（Ｑ（Ｂ））｝
＋ｓｉｇｎ（Ｉ（Ｃ））＊ｓｉｇｎ（Ｑ（Ｄ））｝
【０１７０】
そして、位相反転合成部１７０においては、非反転部２００の出力φｐと反転部２１０の出力φｎにより、［φｐ−φｎ］、または、［φｎ−φｐ］が得られ、クロック切替部１８０を介して、出力部１９０から出力される。
【０１７１】
以上の実施形態によれば、以下の効果を得ることができる。
(１)  [Ａ／Ｄ、補間、高域ブースト（Boost）、エッジ(ゼロクロス)比較型位相比較器]というデジタルＤＰＤ回路の従来の構成に対し、[Ａ／Ｄ、ヒルベルト変換、相関検出型位相比較器]という構成を採用する。これにより、回路規模が大きく素子感度の高いアナログ高域ブースト回路を廃し、位相比較器の安定した高速動作を確保し、かつ、Ａ／Ｄ変換器の量子化bit数を低減することが可能となる。
【０１７２】
(２)  効果(１)の、ヒルベルト変換器は、［Ａ／Ｄ変換器＊第１のＦＩＲデジタルフィルタ(ヒルベルト変換)//第２のＦＩＲデジタルフィルタ(遅延またはＢＰＦ)]という完全デジタル系により実現される。これにより、誤差やドリフト無く、ＤＣ（０Ｈｚ）〜Nyquist周波数（ｆｓ／２）まで、信号周期と無関係に、正確に９０度の相対位相差を実現することができる。
【０１７３】
(３)  効果(１)の、[相関検出型位相比較器]は、[デジタル乗算器*Integral&Dump(Accumlator*S&H)積分器]により構成される。積分検出であるため、一般的なエッジ比較型位相比較器のような非同期帰還ループによる偽エッジ除去機構を必要としない。故に、完全同期化設計による定量的なタイミング管理(STA：Static Timing Analysis)が可能になり、位相比較器の動作速度の高速化を実現する。
【０１７４】
(４)  効果(２)のヒルベルト変換器は、本質的に、ＤＣ（０Ｈｚ）とナイキスト（Nyquist）周波数（ｆｓ／２）の振幅特性がゼロの、バンドバス特性を示す。したがって、効果(３)の相関検出型位相比較器と組み合わせてＤＰＤ方式ＴＥ検出回路を構成すれば、ＴＥ信号以外の復調ＤＣ成分は原理的にゼロになる。ゆえに、Ａ／Ｄ変換器前段で振幅制限を行っても、ＴＥ信号の原点ズレ(オフセット)は発生しないので、オーバースケールリミット効果を用いて、Ａ／Ｄ変換器の量子化bit数を削減することができる。
【０１７５】
（５）  効果(４)のように、Ａ／Ｄ変換器のオーバースケールリミット効果を利用することにより、量子化bit数を削減して(１bit〜４bitで可)回路規模の低減を図る。
また、効果(３)の相関検出型位相比較器の欠点である、振幅に対するＴＥ感度２乗特性の影響を抑圧した、デジタルＤＰＤ回路を実現することができる。
【０１７６】
（６）  Ａ／Ｄ変換器のサンプリング周波数を、ディスク最内周におけるＲＦ信号の最高繰り返し周波数の４.８倍(１２cmディスクの場合)以上とする。これにより、ＲＦの折り返しにより発生する逆相成分の影響による外周部ＴＥ検出感度低下を回避し、最内周⇒最外周のフルシークにおいても、トラバースＴＥ信号を正確に検出できる。
【０１７７】
（７）  第１の[ヒルベルト変換＊相関検出型位相比較器]と、第２の[ヒルベルト変換*相関検出型位相比較器]を相補的に実装し、両出力を差動合成することにより、ＴＥ信号のＳ／Ｎ比を改善することが可能である。
【０１７８】
（８）  前述の[第１のＦＩＲデジタルフィルタ(ヒルベルト変換)//第２のＦＩＲデジタルフィルタ(遅延またはＢＰＦ)]は、櫛形にインターリーブされた２系統の独立したＴＡＰ引出しと出力（Ｉ,Ｑ）を有する、単一のＦＩＲフィルタとして実装される。
その結果、ＦＩＲフィルタの回路規模を半減させることが可能である。
【０１７９】
（９）  ＣＡＶ（Constant Angular Velocity：角速度一定)制御の光ディスクシステムにおいても、差動Hilbert DPD方式が適用可能になり、チップ面積・電力の削減が可能である。
また、ＣＡＶ制御システムに限らず、トラックジャンプ中においても周波数帯域が広がることにより、安定したトラッキングエラー信号の検出が可能になる。
また、本発明がデジタル回路で対応可能なことも先端プロセスでのコスト削減に有利である。
【０１８０】
なお、上述したＴＥ検出装置は、たとえば波長が４００ｎｍ帯の半導体レーザを搭載するブルーレイディスク（Ｂｌｕ-ｒａｙ  ｄｉｓｃ）等の光記録再生装置(光ディスク装置)に適用可能である。
【０１８１】
図８は、本発明の実施形態に係るＴＥ検出装置を採用可能な光記録再生装置の構成例を示す図である。
【０１８２】
この光記録再生装置４００は、記録媒体、たとえば光ディスク４０１、光ピックアップ（光ヘッド）４１０、ＤＰＤ型ＴＥ検出装置４２０、サーボ制御部４３０、駆動回路４４０、およびシステムコントローラ４５０を有する。
【０１８３】
光ヘッド４１０は、レーザ駆動回路により駆動されデジタルデータの記録再生用のレーザダイオード４１１、レーザダイオード４１１が放射したレーザ光を検出する受光素子４１２、光学系４１３、対物レンズ４１４等を有する。
受光素子４１２が、前述した各実施形における受光素子１０１に対応する。
【０１８４】
ＤＰＤ型ＴＥ検出装置４２０は、前述の実施形態のＴＥ検出装置１００が適用される。
【０１８５】
サーボ制御部４３０は、システムコントローラ４５０の制御の下、ＴＥ検出装置４２０からのアナログＴＥ信号をデジタルに変換するＡＤＣ４３１、サーボフィルタ４３２、駆動回路４４０をＰＷＭ制御するＰＷＭ回路４３３等を含む。
なお、図８においては、フォーカスエラー信号の処理系は省略している。
【０１８６】
駆動回路４４０は、トラッキングドライバ４４１を有し、対物レンズ４１４のトラッキング機構部をドライブする。
【０１８７】
なお、この光記録再生装置は、一例であって、本発明が適用される光記録装置は、図８の構成に限るもではないことはいうまでもない。
【図面の簡単な説明】
【０１８８】
【図１】本発明の実施形態に係るＤＰＤ方式を採用したトラキングエラー（ＴＥ）検出装置の構成を示す回路図であって、前半部を詳細に示す図である。
【図２】本発明の実施形態に係るＤＰＤ方式を採用したトラキングエラー（ＴＥ）検出装置の構成を示す回路図であって、後半部を詳細に示す図である。
【図３】本実施形態に係るヒルベルトＩＱフィルタの構成例を示す回路図である。
【図４】ヒルベルトフィルタの設定可能な周波数帯域の一例を示す図である。
【図５】ＢＰＦの設定可能な周波数帯域の一例を示す図である。
【図６】本実施形態に係る３レベルリミッタの構成例を示す図である。
【図７】本実施形態に係るＴＥ装置におけるデジタルＤＰＤ演算の一例を模式的に示す図である。
【図８】本発明の実施形態に係るＴＥ検出装置を採用可能な光記録再生装置の構成例を示す図である。
【符号の説明】
【０１８９】
１００・・・ＴＥ検出装置、１０１・・・受光素子、１０２〜１０５・・・、第１〜第４のＡＣ結合部、１０６〜１０９・・・第１〜第４のＧＣＡ（可変利得部）、１１０〜１１３・・・第１〜第４のＡＡＦ、１１４〜１１７・・・第１〜第４の増幅器、１１８〜１２１・・・第１〜第４の微分器、１２３〜１２６・・・第１〜第４のＡＤＣ、１２７〜１３０・・・第１〜第４のシリアルパラレル（Ｓ／Ｐ）変換器、１３１〜１３４・・・第１〜第４のヒルベルト(Hilbert)変換器、１３５〜１３８・・・第１〜第４の遅延回路、１３９〜１５４・・・第１〜第１６の３レベルリミッタ、１５５〜１５８・・・第１〜第４の相互相関器、１５９，１６０・・・第１および第２の加算部、１７０・・・位相反転合成部、１８０・・・クロック切替部、１９０・・・出力部、２００・・・非反転部、２１０・・・反転部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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