【手続補正書】
【提出日】令和3年2月9日(2021.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル化するための量子化器回路であって、
複数の入力電界効果トランジスタを含む入力回路（１１０）を備え、前記入力回路は、経時変化するクロック信号（ｃｌｋ）に結合された第１のデバイス（Ｎ０）を含み、前記入力回路は、前記量子化器回路の動作のアクティブサイクル中に、入力信号（１５１、１５２）に応答して、第１のノードおよび第２のノード（Ｘ１、Ｘ２）で差動電圧信号を生成するように構成され、前記量子化器回路の動作のアクティブサイクルは、前記クロック信号（ｃｌｋ）に対応しており、前記入力回路（１１０）は前記入力信号（１５１、１５２）を入力電流に変換し、前記入力電流は、前記量子化器回路の動作のアクティブサイクルの入力サンプリングフェーズ中に積分され、前記第１のデバイス（Ｎ０）は、前記クロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオフして前記動作のアクティブサイクルが終了すると、入力回路（１１０）が電流を引き込まないように構成され、前記量子化器回路はさらに、
前記入力回路に結合された再生回路（１３０）を備え、前記再生回路は、前記入力サンプリングフェーズ中に前記入力回路（１１０）によって生成された前記差動電圧信号を増幅することによって、出力信号（１６１、１６２）を生成するように構成され、前記量子化器回路はさらに、
前記入力回路（１１０）の前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に結合された第１のリセット回路（Ｐ２、Ｐ３）と、前記再生回路（１３０）に結合された第２のリセット回路（Ｐ０、Ｐ１）とを備え、前記動作のアクティブサイクルの終了に応答して、前記第１のリセット回路（Ｐ２、Ｐ３）は、前記入力回路（１１０）を第１の電圧（Ａｖｃｃｒｓｔ）の第１の電圧源（１２０）に結合するように構成され、前記第２のリセット回路（１７０）は、前記再生回路（１３０）を第２の電圧（Ａｖｃｃ）の第２の電圧源（１４０）に結合するように構成され、前記第１の電圧は前記第２の電圧とは異なっており、前記第１の電圧源（１２０）は、前記クロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンしたときに前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）が初期開始電圧となるように、前記第１のリセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に電圧供給する、量子化器回路。
【請求項２】
前記第１の電圧を前記第２の電圧よりも高くすることによって前記量子化器回路におけるノイズおよび電圧オフセットを減少させるか、または、前記第１の電圧を前記第２の電圧よりも低くすることによって前記量子化器回路のタイミング性能を改善する、請求項１に記載の量子化器回路。
【請求項３】
前記入力回路はさらに、経時変化する第２のクロック信号（ｃｌｋ＿ｈｉ）を受信するように構成され、
前記第２のクロック信号の大きさは、前記第１の電圧を基準として生成される、請求項１または２に記載の量子化器回路。
【請求項４】
前記第２のクロック信号は、前記第１のクロック信号（ｃｌｋ）を示す信号を受信するように構成された調整器から提供される回路によって生成される、請求項３に記載の量子化器回路。
【請求項５】
前記第１の電圧の大きさを増加または減少させるように構成された制御回路をさらに備え、
前記制御回路は、前記第１の電圧を表わす基準信号を生成するように構成されたアナログ制御回路（７００）を含む、請求項１〜４のいずれか１項に記載の量子化器回路。
【請求項６】
前記アナログ制御回路と動作可能に通信する調整器（７１０）をさらに備え、
前記調整器は、前記第１の電圧を表わす前記基準信号に応答して、前記第１の電圧を前記量子化器回路に出力するように構成されている、請求項５に記載の量子化器回路。
【請求項７】
前記アナログ制御回路は、複数の入力信号に応答して前記基準信号を生成する、請求項５に記載の量子化器回路。
【請求項８】
前記第１の電圧の大きさを増加または減少させるように構成された制御回路（８００）をさらに備え、
前記制御回路は、
複数の入力信号を受信してデジタル入力信号データを生成するように構成された少なくとも１つのアナログ−デジタル変換器（８０８）を含み、前記入力信号は、前記第２の電圧の大きさ、プロセスに依存する電圧、コモンモード電圧の大きさ、温度に依存する電圧、またはシフト電圧のうちの少なくとも１つを示す信号を含み、前記制御回路はさらに、
前記少なくとも１つのアナログ−デジタル変換器に動作可能に結合されたプログラマブル集積回路（８１０）を含み、前記プログラマブル集積回路は、前記デジタル入力信号データを処理することによって回路構成データを決定し、回路構成データデジタル出力信号を生成するように構成され、前記プログラマブル集積回路は、前記構成データを決定するための実行可能コードでプログラムされており、前記制御回路はさらに、
前記プログラマブル集積回路に動作可能に結合された少なくとも１つのデジタル−アナログ変換器（８１２）を含み、前記少なくとも１つのデジタル−アナログ変換器は、前記回路構成データデジタル出力信号を、前記第１の電圧を表わす前記基準信号に変換するように構成されている、請求項１〜７のいずれか１項に記載の量子化器回路。
【請求項９】
前記少なくとも１つのデジタル−アナログ変換器と動作可能に通信する調整器（８１４）をさらに備え、前記調整器は、前記第１の電圧を表わす前記基準信号に応答して、前記第１の電圧を前記量子化器回路に出力するように構成されている、請求項８に記載の量子化器回路。
【請求項１０】
前記量子化器回路は、バルク接続またはウェル接続を含む、請求項７に記載の量子化器回路。
【請求項１１】
前記複数の入力電界効果トランジスタはＮ型電界効果トランジスタを含む、請求項１〜１０のいずれか１項に記載の量子化器回路。
【請求項１２】
前記複数の入力電界効果トランジスタはＰ型電界効果トランジスタを含む、請求項１〜１１のいずれか１項に記載の量子化器回路。
【請求項１３】
前記第１のリセット回路（１７０）は、前記入力回路（１１０）を前記第１の電圧源に結合する第１のセットのトランジスタ（１７２）を含み、
前記第２のリセット回路（１７０）は、前記再生回路（１３０）を前記第２の電圧源（１４０）に結合する第２のセットのトランジスタ（１７４）と、前記量子化器回路の複数の出力ピン（１６１、１６２）を互いに結合する第３のトランジスタ（１７８）とを含む、請求項１〜１２のいずれか１項に記載の量子化器回路。
【請求項１４】
入力段階の利得と再生段階のタイミングとが別々に制御されるように、前記入力回路（１１０）および前記再生回路（１３０）の各々は、別々の電流および複数のクロック信号入力を有するように構成および配置されている、請求項１〜１３のいずれか１項に記載の量子化器回路。
【請求項１５】
前記クロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンしたときに前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）が初期開始電圧となるように前記第１のリセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に電圧供給することは、前記クロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンして前記動作のアクティブサイクルが開始される前のリセットフェーズ中に、前記リセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）を前記第１の電圧源（１２０）に結合することを含む、請求項１〜１４のいずれか１項に記載の量子化器回路。