(57)【要約】【課題】複数の磁性層を含む磁性メモリセルに対するデータの書き込み／読み出しを行う磁性メモリデバイス、およびそのデータ読み出し方法に関し、磁性メモリデバイス全体の消費電力の節減を図ることを目的とする。【解決手段】複数の磁性層を積層して形成される磁性メモリセルＭijが、複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有し、複数の磁性メモリセルを複数の第１のラインと、第１のラインと交差する複数の第２のラインとの交点に沿って配置し、各々の磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段８を、各々の磁性メモリセルに直列に接続し、第１および第２のラインにより選択される磁性メモリセルの一端と電圧読み出し手段との接点の過渡状態の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定し、磁性メモリセルのデータを読み出すように構成される。【選択図】図１２
2010146723.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の過渡状態の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする磁性メモリデバイス。
【請求項２】
前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルのデータの読み出しを行う場合に、複数の前記磁性メモリセルが同時に選択されるのを防止するために、各々の前記磁性メモリセルの一端と前記電圧読み出し手段との接点と前記第２のラインとの間に、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることを特徴とする請求項１記載の磁性メモリデバイス。
【請求項３】
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第１のラインを高電位に設定し、前記分離用ダイオードまたは前記分離用トランジスタを介して当該磁性メモリセルの一端に接続された前記第２のラインを低電位に設定することによって、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第２のラインに向けて放電させることを特徴とする請求項２記載の磁性メモリデバイス。
【請求項４】
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第１のラインを電源ラインに接続し、当該磁性メモリセルを介して、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第１のラインに向けて放電させることを特徴とする請求項２記載の磁性メモリデバイス。
【請求項５】
複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の過渡状態の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非磁性層で隔てられた複数の磁性層を積層した構造の磁性メモリセルを複数個マトリックス状に配置し、これらの磁性メモリセルの磁気抵抗効果を利用してデータ（情報）の書き込みまたは読み出しを行うようにした磁性メモリデバイス、および上記磁性メモリにおけるデータ読み出し方法に関する。
【０００２】
近年、上記のような磁性メモリデバイスが、不揮発性の高密度メモリ素子として注目を集めるようになってきた。この磁性メモリデバイスの主要部を構成する複数の磁性メモリセルの各々は、一般的に、複数の磁性層、例えば、強磁性体の薄膜からなる２つの強磁性層を、非磁性層で隔てられた状態で積層することによって形成される。この磁性メモリデバイスは、複数のメモリセルを備えたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同様に、任意の位置（アドレス）のメモリセルへデータを書き込んだり上記メモリセルからデータを読み出したりする機能を有しており、ＭＲＡＭ（magnetic random access memory ：強磁性ランダム・アクセス・メモリ）とも呼ばれている。
【０００３】
より詳しくいえば、磁性メモリセルに含まれる２つの強磁性層の磁気モーメントの方向が互いに平行であるかまたは反平行であるかに応じて、磁性メモリセルの磁気抵抗効果による抵抗値が異なってくる。この抵抗値の大きさに対応して、“０”または“１”のデータが磁性メモリセル内に記憶されている。
【０００４】
磁性メモリセルへのデータの書き込みは、強磁性層の近くに設けられた電流ライン（例えば、ワード線およびビット線））に電流を流し、この電流が作る磁場（磁界）により２つの強磁性層の一方の磁気モーメントの方向の反転または非反転を制御することによって実行される。また一方で、磁性メモリセルからのデータの読み出しでは、２つの強磁性層の磁気モーメントの方向が互いに平行である場合の磁性メモリセルの抵抗値が、互いに反平行である場合の抵抗値よりも小さくなることを利用する。換言すれば、データの読み出しは、２つの強磁性層に対し水平方向に微弱な電流を流すか、または垂直方向に微弱な電流を流すことにより、磁性メモリセルの相対的な抵抗値を検出し、この検出結果をセンスアンプにより増幅して“０”または“１”のデータを判断することによって実行される。
【背景技術】
【０００５】
ここで、図１９〜図２１を参照しながら、一般に使用されている磁性メモリセルの動作原理や、複数の磁性メモリセルが配置された磁性メモリデバイスの従来例を説明する。
【０００６】
図１９は、一般の磁気抵抗効果を利用した磁性メモリセルの動作原理を示す模式図、図２０は、従来の第１例の磁性メモリデバイスの構成を示す斜視図、そして、図２１は、従来の第２例の磁性メモリデバイスの構成を示す斜視図である。ただし、図２０および図２１では、磁性メモリデバイスの主要部の構成を図示することとする。
【０００７】
図１９の（ａ）〜（ｃ）においては、強磁性体の薄膜からなる２つの強磁性層の間が非磁性層で隔てられた構成の磁性メモリセル２００に対し、データの書き込み動作を実行する場合のシーケンスが示されている。一般に、強磁性体の薄膜は、コバルトが少量添加されたパーマロイ（通常、Ｎｉ−Ｆｅ／Ｃｏと表す）により作製され、非磁性層は酸化アルミニウム（通常、Ａｌ2 Ｏ3 と表す）により作製される。２つの強磁性層と非磁性層を含む磁性メモリセル２００は、２つの強磁性層内の下層部の第１の磁性層２０１の上に、非磁性層２０３を介して上層部の第２の磁性層２０２が積層された構造になっている。
【０００８】
図１９の（ｄ）および（ｅ）に示すように、これらの第１の磁性層２０１および第２の磁性層２０２の磁気モーメントの方向が互いに平行であるかまたは反平行であるかに応じて、第１の磁性層２０１と第２の磁性層２０２との間の磁気的相互作用による磁気抵抗効果に差異が生じ、このために磁性メモリセル２００の抵抗値が異なってくる。より具体的には、第１の磁性層２０１および第２の磁性層２０２の磁気モーメントの方向が互いに平行である場合（図１９の（ｄ））の抵抗値は、互いに反平行である場合（図１９の（ｅ））の抵抗値よりも小さくなる。この抵抗値の大きさに対応して、“０”または“１”のデータが磁性メモリセル内に記憶されている。
【０００９】
ここで、図１９の（ａ）に示すように、磁性メモリセル２００に対しデータの書き込みを行う前に、第１の磁性層２０１および第２の磁性層２０２の磁気モーメントの方向が互いに平行になっている状態、例えば、“０”のデータが記憶されている状態を想定する。このような状態の磁性メモリセル２００に対する“１”のデータの書き込みは、図１９の（ｂ）に示すように、第２の磁性層２０２の近くに設けられた電流ライン（例えば、ワード線およびビット線）２０４に電流を流し、この電流が作る磁場Ｂにより第２の磁性層２０２の磁気モーメントの方向を反転させることによって実行される。その後、図１９の（ｃ）に示すように、電流ライン２０４の電流を零にして磁場Ｂを取り去っても、第２の磁性層２０２の磁気モーメントの方向が反転した状態を保持するので、“１”のデータが磁性メモリセルに記憶されることになる。この場合、第１の磁性層２０１および第２の磁性層２０２の磁性材料の各元素（鉄、ニッケル、コバルト等）の成分比を変えることによって、第２の磁性層２０２の磁気モーメントが、第１の磁性層２０１よりも小さな磁場で反転するようにしておく。このようにすれば、下層の第１の磁性層２０１の磁気モーメントに影響を与えずに、上層の第２の磁性層２０２の磁気モーメントのみを反転させることが容易に可能になる。
【００１０】
また一方で、磁性メモリセル２００に記憶されているデータの読み出しを実行する場合、図１９の（ｄ）および（ｅ）に示すように、電源Ｖd から電流ライン２０４を介して磁性メモリセル２００に微弱な電流を供給することによって、第１の磁性層２０１および第２の磁性層２０２の磁気モーメントの方向が互いに平行である場合の磁性メモリセル２００の抵抗値と、互いに反平行である場合の抵抗値との差異を検出して“０”または“１”のデータを判断する。
【００１１】
図２０に示す従来の第１例のスピンバルブ型強磁性メモリデバイス１００においては、前述のような磁気メモリセル２００内の２つの強磁性層に対し水平方向に電流を流すことによってデータの読み出しを行っている。この場合、２つの強磁性層の巨大磁気抵抗効果（giant magnetoresistive effect ：通常、ＧＭＲと略記する）により生じる相対的な抵抗値を検出している。これに対し、図２１に示す従来の第２例のトンネル接合型強磁性メモリデバイス１０１においては、前述のような磁気メモリセル２００内の２つの強磁性層に対し垂直方向に電流を流すことによってデータの読み出しを行っている。この場合、２つの強磁性層のトンネル接合磁気抵抗効果（tunneling magnetoresistive effect ：通常、ＴＭＲと略記する）により生じる相対的な抵抗値を検出している。
【００１２】
さらに詳しく説明すると、従来の第１例および第２例の磁性メモリデバイスのいずれにおいても、前述のような磁性メモリセル２００を複数個用意し、複数本のワード線（ここでは、ｗ０、ｗ１のみ示す）と、これらのワード線と交差する複数本のビット線（ここでは、ｂ０、ｂ１およびｂ２のみ示す）との交点に沿って上記磁性メモリセルをマトリックス状に配置する。
【００１３】
図２０の従来の第１例のスピンバルブ型強磁性メモリデバイス１００では、ワード線ｗ０、ｗ１とビット線ｂ０、ｂ１およびｂ２との交点にそれぞれ対応して配置される磁性メモリセルを、ＭＳ１１、ＭＳ１２、ＭＳ１３、ＭＳ２１、ＭＳ２２およびＭＳ２３のように定義する。これらの磁性メモリセルＭＳ１１〜ＭＳ２３の各々の両端部には電流ガイド部２０５が形成されている。データ読み出しの対象である磁性メモリセルからデータを読み出す場合、当該磁性メモリセルに対応する位置にあるワード線およびビット線を選択する。さらに、これらのワード線およびビット線を予め定められた電位に設定し、電流ガイド部２０５を介して当該磁性メモリセル内の強磁性層に対し水平方向に電流Ｉを流す。さらに、当該磁性メモリセルから流れ出る電流をセンスアンプ等により増幅し、基準電流と比較することによって、磁性メモリセルの相対的な抵抗値を検出して“０”または“１”のデータを判断する。
【００１４】
また一方で、図２１の従来の第２例のトンネル接合型強磁性メモリデバイス１０１では、ワード線ｗ０、ｗ１とビット線ｂ０、ｂ１およびｂ２との交点にそれぞれ対応して配置される磁性メモリセルを、ＭＴ１１、ＭＴ１２、ＭＴ１３、ＭＴ２１、ＭＴ２２およびＭＴ２３のように定義する。ここでは、前述の従来の第１例の場合と異なり、磁性メモリセルＭＴ１１〜ＭＴ２３の各々の下層部および上層部に、ワード線およびビット線がそれぞれ直接接合されている。データ読み出しの対象である磁性メモリセルからデータを読み出す場合、当該磁性メモリセルに対応する位置にあるワード線およびビット線を選択する。さらに、これらのワード線およびビット線を予め定められた電位に設定し、当該磁性メモリセル内の強磁性層に対し垂直方向に電流Ｉを流す。さらに、当該磁性メモリセルから流れ出る電流をセンスアンプ等により増幅し、基準電流と比較することによって、磁性メモリセルの相対的な抵抗値を検出して“０”または“１”のデータを判断する。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記のとおり、２つの強磁性層が積層された構造の磁性メモリセルを有する従来型の磁性メモリデバイスにおいては、磁性メモリセルから流れ出る電流を検出することによって“０”または“１”のデータを読み出すようにしている。
【００１６】
しかしながら、このような従来型の磁性メモリデバイスにおいては、各々の磁性メモリセルに対して“０”または“１”の２値（２ビット）のデータしか記憶させることができない。それゆえに、コンピュータシステムの大容量化に伴って従来よりも記憶密度の高いメモリ素子や多機能のメモリ素子を提供することが要求された場合に、このような要求に対応することが難しくなるという不都合が生じる。
【００１７】
また一方で、上記のような磁性メモリデバイスでは、ワード線およびビット線に電流を流すことによって磁性メモリセルに対するデータの書き込みを行ったり、選択された磁性メモリセルから流れ出る電流を検出することによってデータの読み出しを行ったりしているので、磁性メモリデバイス全体の消費電力が比較的大きくなるという不都合が生じる。
【００１８】
本発明は上記問題点に鑑みてなされたものであり、従来よりも記憶密度の高い磁性メモリセルや多機能の磁性メモリセルを実現すると共に、消費電力の節減を図ることが可能な磁性メモリデバイス、および上記磁性メモリデバイスにおけるデータ読み出し方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記問題点を解決するために、本発明の磁性メモリデバイスは、第１の磁性層、第２の磁性層および第３の磁性層を含む少なくとも３層の磁性層を積層して磁性メモリセルを形成し、この磁性メモリセルは、上記第１、第２および第３の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の上記磁性メモリセルを複数の第１のラインおよび上記第１のラインと交差する複数の第２のラインの交点に沿って配置し、上記第１のラインおよび上記第２のラインに選択的に所定の電流を流して上記第１、第２および第３の磁性層の磁気モーメントの方向を制御することにより、特定の磁性メモリセルに対しデータの書き込みを行う構成になっている。
【００２０】
このような構成において、上記第１のラインの各々は、少なくとも２本のワード線からなり、上記ワード線の各々は、上記第１、第２および第３の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、上記特定の磁性メモリセルに対し２値以上のデータを記憶させるようになっている。
【００２１】
好ましくは、本発明の磁性メモリデバイスにおいて、上記第１のラインの各々は２本のワード線からなり、上記２本のワード線は、上記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、上記上層部のワード線は、上記上層部に形成された磁性層の磁気モーメントの方向を制御し、上記下層部のワード線は、上記下層部に形成された磁性層の磁気モーメントの方向を制御するようになっている。
【００２２】
さらに、好ましくは、本発明の磁性メモリデバイスは、上記第２のラインの各々は２本のビット線を具備し、上記２本のビット線は、上記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、上記上層部のワード線および上記上層部のビット線は、上記上層部に形成された磁性層の磁気モーメントの方向を制御し、上記下層部のワード線および上記下層部のビット線は、上記下層部に形成された磁性層の磁気モーメントの方向を制御することにより、多値のデータを記憶させるようになっている。
【００２３】
さらに、好ましくは、本発明の磁性メモリデバイスは、上記第１のラインおよび上記第２のラインにより選択される上記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、上記第１のラインを構成する上記２本のワード線の中で、上記第２のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された上記磁性メモリセルの磁性層の磁気モーメントの方向を、上記一方のワード線毎に制御するように構成される。
【００２４】
上記のような構成の磁性メモリデバイスにおいて、上記第１のラインおよび上記第２のラインにより選択される上記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法は、上記第２のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された上記磁性メモリセルの磁性層の磁気モーメントの方向を、上記一方のワード線毎に制御し、当該磁性層の磁気モーメントの方向を上記第１のラインによる上記磁性メモリセルの選択または非選択に対応させる。
【００２５】
上記のような磁性メモリデバイスおよびデータ読み出し方法では、一方のワード線が配置された側の磁性層に、複数の磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタと同等の機能を持たせることができるので、この分離用ダイオードまたは分離用トランジスタを不要にすることが可能になる。
【００２６】
また一方で、本発明の磁気メモリデバイスは、複数の磁性層を積層して磁性メモリセルを形成し、この磁性メモリセルは、上記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の上記磁性メモリセルを複数の第１のラインおよび上記第１のラインと交差する複数の第２のラインの交点に沿って配置し、各々の上記磁性メモリセルの容量値とほぼ同一の容量値を有するコンデンサ等の電圧読み出し手段を、各々の上記磁性メモリセルに直列に接続する構成になっている。このような構成において、上記第１のラインおよび上記第２のラインにより選択される磁性メモリセルの一端と上記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すようになっている。
【００２７】
上記のような構成の磁性メモリデバイスにおいて、上記第１のラインおよび上記第２のラインにより選択される上記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法は、各々の上記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の上記磁性メモリセルに直列に接続し、上記第１のラインおよび上記第２のラインにより選択される磁性メモリセルの一端と上記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定する。
【発明の効果】
【００２８】
要約すれば、本発明では、少なくとも３層の磁性層を積層した構造の磁気メモリセルにおいて、少なくとも２本のワード線等を用いて、少なくとも３層の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、特定の磁性メモリセルに対し２値以上のデータを記憶させているので、従来よりも記憶密度の高い磁性メモリセルや多機能の磁性メモリセルを実現することが可能になる。
【００２９】
さらに、本発明では、複数の磁性層を積層した構造の磁性メモリセルに対し、コンデンサ等の電圧読み出し手段を直列に接続し、この電圧読み出し手段を充電して得られる電圧のレベルを判定することによって磁性メモリセルのデータを読み出すようにしているので、従来よりも消費電力を低く抑えることが可能になる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施例の主要部を示す斜視図である。
【図２】図１の磁性メモリデバイスの等価回路を示す回路図である。
【図３】図１の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。
【図４】本発明の実施例にて使用されるワード線の形状の一例を示す正面図である。
【図５】本発明の実施例に係る磁性メモリデバイスの全体的な構造を示すブロック図である。
【図６】図５のセンスアンプ部の一例を示す回路図である。
【図７】一般の磁性メモリセルと分離用ダイオードとの関係を示す簡略回路図である。
【図８】図７の各々のメモリセル部を拡大して示す簡略回路図である。
【図９】図８の分離用ダイオードの代わりにトランジスタを用いた場合の各々のメモリセル部を拡大して示す簡略回路図である。
【図１０】本発明の第２の実施例の主要部を示す斜視図である。
【図１１】図１０の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。
【図１２】本発明の第３の実施例の主要部を示す簡略回路図である。
【図１３】図１２の実施例に係る磁性メモリセル全体の構成を示す簡略回路図である。
【図１４】図１２の実施例におけるコンデンサの一端の電圧の時間的変化を示すグラフである。
【図１５】図１２の実施例において読み出し動作前にコンデンサの電荷を放電させるための第１例を示すタイミングチャートである。
【図１６】図１２の実施例において読み出し動作前にコンデンサの電荷を放電させるための第２例を示すタイミングチャートである。
【図１７】図１２の変形例の構成を示す簡略回路図である。
【図１８】図１７の磁性メモリセル全体の構成を示す簡略回路図である。
【図１９】一般の磁気抵抗効果を利用した磁性メモリセルの動作原理を示す模式図である。
【図２０】従来の第１例の磁性メモリデバイスの構成を示す斜視図である。
【図２１】従来の第２例の磁性メモリデバイスの構成を示す斜視図である。
【発明を実施するための形態】
【００３１】
以下、添付図面（図１〜図１８）を参照しながら、本発明の好ましい実施例の構成および動作を説明する。
【００３２】
図１は、本発明の第１の実施例の主要部を示す斜視図である。ただし、ここでは、本発明の第１の実施例に係る磁性メモリデバイスの主要部の構成を簡略化して示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００３３】
図１の第１の実施例に係る磁性メモリデバイス１は、下層部の第１の磁性層２１、中層部の第２の磁性層２２、および上層部の第３の磁性層２３からなる３層の磁性層を積層した構造を有する３層型の磁性メモリセル２を備えている。この磁性メモリセル内の第１の磁性層２１と第２の磁性層２２との間には、これらの磁性層を電気的および磁気的に分離するために、第１の非磁性層２４が形成される。さらに、第２の磁性層２２と第３の磁性層２３との間には、第２の非磁性層２５が形成される。好ましくは、第１〜第３の磁性層からなる強磁性体の薄膜は、コバルトが少量添加されたパーマロイ（Ｎｉ−Ｆｅ／Ｃｏ）により作製され、第１および第２の非磁性層からなる非磁性体の薄膜は、酸化アルミニウム（Ａｌ2 Ｏ3 ）により作製される。
【００３４】
一般に、磁気メモリセル内の強磁性層に対し垂直方向に電流を流すことによってデータの読み出しを行うトンネル接合型強磁性メモリデバイス（図２１参照）は、磁気メモリセル内の強磁性層に対し水平方向に電流を流すことによってデータの読み出しを行うスピンバルブ型強磁性メモリデバイス（図２０参照）に比べて、“０”または“１”のデータに対する抵抗値の変化が大きくデータ読み出し時の感度が良好である。それゆえに、図１の第１の実施例では、磁性メモリデバイス１として、トンネル接合型強磁性メモリデバイスを使用している。
【００３５】
図１の第１の実施例においては、上記のような構造の磁性メモリセル２を複数個用意し、複数本のワード線（ここでは、ｗ０、ｗ１のみ示す）および複数本の制御ワード線（ここでは、ｗ０′、ｗ１′のみ示す）と、これらの２種類のワード線ｗ０、ｗ１、ｗ０′およびｗ１′と交差する複数本のビット線（ここでは、ｂ０、ｂ１およびｂ２のみ示す）との交点に沿って複数の磁性メモリセルをマトリックス状に配置する。より具体的には、複数本のワード線ｗ０、ｗ１が磁性メモリセルの下層部に設けられると共に、複数本の制御ワード線ｗ０′、ｗ１′が磁性メモリセルの上層部に設けられる。ここでは、ワード線ｗ０、ｗ１（または制御ワード線ｗ０′、ｗ１′）とビット線ｂ０、ｂ１およびｂ２との交点にそれぞれ対応して配置される３層型磁性メモリセルを、ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２およびＭＣ２３のように定義する。さらに、本発明の磁性メモリデバイスに係る第１のラインは、複数本のワード線ｗ０、ｗ１および制御ワード線ｗ０′、ｗ１′により構成され、第２のラインは、複数本のビット線ｂ０、ｂ１およびｂ２により構成される。
【００３６】
さらに、図１の第１の実施例において、ワード線ｗ０，ｗ１は、予め定められた電流を流して磁界を発生させることにより、３層型磁性メモリセルの下層部に形成された第１の磁性層２１の磁気モーメントの方向を制御する。また一方で、制御ワード線ｗ０′、ｗ１′もまた、予め定められた電流を流して磁界を発生させることにより、３層型磁性メモリセルの上層部に形成された第３の磁性層２３の磁気モーメントの方向を制御する。さらに、特定の３層型磁性メモリセルに対するデータの書き込みを行う場合、制御ワード線ｗ０′、ｗ１′の一つを選択すると共に、上記制御ワード線ｗ０′、ｗ１′と交差しかつ隣接して設けられるビット線ｂ０、ｂ１およびｂ２の一つを選択する。さらに、このようにして選択された制御ワード線およびビット線に対し予め定められた電流を同時に流して合成磁界を発生させることにより、上記の選択された制御ワード線とビット線との交点に位置する３層型磁性メモリセルの上層部に形成された第３の磁性層２３の磁気モーメントの方向を制御する。
【００３７】
さらに、中層部に形成された第２の磁性層２２の磁気モーメントは、上層部の制御ワード線または下層部のワード線のいずれか一方、またはその両方を使用して、比較的大きな電流による強磁界を発生させることにより一定の方向を向かせることができる。上記第２の磁性層２２は、一度磁化することによって磁気モーメントの方向を決定しさえすれば、毎回強磁界を印加する必要はない。この場合、第１の磁性層２１および第３の磁性層２３と第２の磁性層２２の磁性材料の各元素の成分比を変えることによって、第１の磁性層２１および第３の磁性層２３の磁気モーメントが、第２の磁性層２２よりも小さな磁界で反転するようにしておく。このようにすれば、中層部の第２の磁性層２２の磁気モーメントに影響を与えずに、下層部の第１の磁性層２１の磁気モーメントと、上層部の第３の磁性層２３の磁気モーメントとを独立に反転させることができる。
【００３８】
図２は、図１の磁性メモリデバイスの等価回路を示す回路図であり、図３は、図１の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。図２に示すように、３層型磁性メモリセルＭＣ１１、ＭＣ２１、ＭＣ１２およびＭＣ２２の各々に形成された第１、第２および第３の磁性層の磁気モーメントの方向に応じて、上層部の第３の磁性層２３を含む部分は、抵抗値Ｒ０、Ｒ１（Ｒ０＜Ｒ１）の２値の抵抗値を有し、下層部の第１の磁性層２１を含む部分は、抵抗値Ｒ２、Ｒ３（Ｒ２＜Ｒ３）の２値の抵抗値を有している。ここで、上層部の第３の磁性層２３は、制御ワード線ｗ０′、ｗ１′とビット線ｂ０、ｂ１およびｂ２の両方に隣接しているので、選択された制御ワード線と選択されたビット線との交点に位置する特定の第３の磁性層２３の磁気モーメントの方向を反転することが可能である。これに対し、下層部の第１の磁性層２１は、ワード線ｗ０、ｗ１のみに隣接しているので、ビット線ｂ０、ｂ１およびｂ２を流れる電流には影響されない。したがって、下層部の第１の磁性層２１の磁気モーメントの方向は、ワード線毎に制御されることになる。
【００３９】
一般に、３層型磁性メモリセルに記憶されているデータの読み出しを行う場合、選択された制御ワード線を低電位に設定し、かつ、選択されたビット線を高電位に設定して３層型磁性メモリセルに微弱な電流を供給することにより、“０”または“１”のデータに対する抵抗値の変化を検出している。このときに、複数の３層型磁性メモリセルが同時に選択されるのを防止するために、各々の３層型磁性メモリセルに直列に、複数の３層型磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることが必要になる。ここで、分離用ダイオードまたは分離用トランジスタの代わりに、複数のスイッチングトランジスタからなるトランスファゲートを設けることも可能である。この分離用ダイオードまたは分離用トランジスタの詳細は、図７および図８にて後述することとする。
【００４０】
図２においては、データ読み出しの際に選択されたワード線ｗ０に沿って配置された磁性メモリセルの下層部の第１の磁性層の抵抗値を低くし（Ｒ２に設定）、選択されないワード線ｗ１に沿って配置された磁性メモリセルの下層部の第１の磁性層の抵抗値を高くする（Ｒ３に設定）。これによって、前述の分離用ダイオード（または分離用トランジスタ）と同様の機能を果たすことが可能になる。
【００４１】
好ましくは、図１および図２のような構成の磁性メモリデバイスにおいて、制御ワード線（またはワード線）とビット線により選択される磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合、上記ビット線を流れる電流に影響を与えない側に位置するワード線が配置された磁性メモリセルの磁性層（例えば、下層部の第１の磁性層）の磁気モーメントの方向を、上記ワード線毎に制御し、当該磁性層の磁気モーメントの方向を上記ワード線による磁性メモリセルの選択または非選択に対応させるようなデータ読み出し方法が実行される。
【００４２】
図３においては、３層型磁性メモリセルの第１〜第３の各々の磁性層２１〜２３の磁気モーメントの方向と抵抗値との関係が図示されている。図３から明らかなように、第２の磁性層２２および第３の磁性層２３の磁気モーメントの方向が互いに平行である場合、この第３の磁性層２３の部分を含む抵抗値がＲ０になり、互いに反平行である場合、抵抗値がＲ１になる。前述したように、抵抗値Ｒ０は抵抗値Ｒ１より小さい（Ｒ０＜Ｒ１）。また一方で、第１の磁性層２１および第２の磁性層２２の磁気モーメントの方向が互いに平行である場合、この第１の磁性層２１の部分を含む抵抗値がＲ２になり、互いに反平行である場合、抵抗値がＲ３になる。前述したように、抵抗値Ｒ２は抵抗値Ｒ３より小さい（Ｒ２＜Ｒ３）。したがって、第１〜第３の磁性層２１〜２３に対し垂直方向に電流を流したときの抵抗値は、図３の（ａ）〜（ｄ）に示すように、第１〜第３の磁性層２１〜２３の磁気モーメントの方向に応じて、それぞれＲ０＋Ｒ２、Ｒ１＋Ｒ２、Ｒ０＋Ｒ３、およびＲ１＋Ｒ３になる。後述のように、抵抗値Ｒ０〜Ｒ３を適切な値に選定することによって、これらの抵抗値の大きさの関係を、（Ｒ０＋Ｒ２）＜（Ｒ１＋Ｒ２）＜（Ｒ０＋Ｒ３）＜（Ｒ１＋Ｒ３）のように設定することができる。
【００４３】
前述したように、抵抗値Ｒ０、Ｒ１は、選択された制御ワード線と選択されたビット線との交点に位置する磁性メモリセルの第３の磁性層２３の磁気モーメントの方向によって決定される。それゆえに、図３の（ａ）および（ｂ）に示すように、抵抗値Ｒ０、Ｒ１をデータの“０”または“１”にそれぞれ対応させることが可能である。これに対し、抵抗値Ｒ２、Ｒ３は、ワード線の選択または非選択に応じて決定される。それゆえに、図３の（ｃ）および（ｄ）に示すように、抵抗値Ｒ２、Ｒ３をワード線の選択または非選択にそれぞれ対応させることが可能である。換言すれば、図３の（ａ）は、ワード線が選択されている場合の“０”のデータを表し、図３の（ｂ）は、ワード線が選択されている場合の“１”のデータを表している。さらに、図３の（ｃ）は、ワード線が選択されていない場合の“０”のデータ（非選択０）を表し、図３の（ｄ）は、ワード線が選択されていない場合の“１”のデータ（非選択１）を表している。
【００４４】
ここで、２つの強磁性層の磁気モーメントの方向が、互いに平行な関係から互いに反平行な関係へと変化したとき（または、その逆の変化をしたとき）の抵抗値の変化が３０％程度であることから、例えば、上層部の第３の磁性層の部分を含む抵抗値Ｒ０、Ｒ１が、それぞれ下記のような値に選定される。
【００４５】
Ｒ０＝１ｋΩ（キロオーム）
Ｒ１＝１．３ｋΩ（Ｒ１＝Ｒ０＋Ｒ０×０．３）
また一方で、Ｒ０＋Ｒ１、Ｒ１＋Ｒ２、Ｒ０＋Ｒ３、およびＲ１＋Ｒ３は、全て異なった抵抗値である必要がある。さらに、それぞれの抵抗値が均等な間隔になるように、下層部の第１の磁性層の部分を含む抵抗値Ｒ２、Ｒ３が、それぞれ下記のような値に選定される。
【００４６】
Ｒ２＝２ｋΩ
Ｒ３＝２．６ｋΩ（Ｒ３＝Ｒ２＋Ｒ２×０．３）
このときに、データ読み出しの際に選択されている磁性メモリセルの抵抗値は、Ｒ０＋Ｒ１＝３ｋΩ（１ｋΩ＋２ｋΩ）、Ｒ１＋Ｒ２＝３．３ｋΩ（１．３ｋΩ＋２ｋΩ）で、３ｋΩ〜３．３ｋΩとなる。また一方で、選択されていない磁性メモリセルの抵抗値は、Ｒ０＋Ｒ３＝３．６ｋΩ（１ｋΩ＋２．６ｋΩ）、Ｒ１＋Ｒ３＝３．９ｋΩ（１．３ｋΩ＋２．６ｋΩ）で、３．６ｋΩ〜３．９ｋΩとなる。要するに、Ｒ０＋Ｒ１、Ｒ１＋Ｒ２、Ｒ０＋Ｒ３、およびＲ１＋Ｒ３は、０．３ｋΩの等間隔になるように設定される。
【００４７】
より具体的には、“０”のデータを３．１５ｋΩ以下の抵抗値に設定し、“１”のデータを３．１５ｋΩ以上で３．４５ｋΩ以下の抵抗値に設定することが好ましい。
【００４８】
図４は、本発明の実施例にて使用される磁性メモリセルの一例を示す正面図である。ただし、ここでは、図１の磁性メモリセル２とワード線（例えば、ワード線ｗ０）との交点の部分を拡大して示す。
【００４９】
図４においては、磁性メモリセル２の下層部の第１の磁性層２１を、ワード線ｗ０に少し埋め込むようにしている。このような構成では、ワード線ｗ０に電流を流して第１の磁性層２１の磁気モーメントの方向を反転させる場合に、この電流によって発生する磁界を第１の磁性層２１に集中させることができる。この結果、他の磁性層への磁束の漏れを最小限に抑えることができるので、この電流によって発生する磁界を第１の磁性層２１に集中させることによって、他の磁性層への磁束の漏れを最小限に抑えることが可能になる。
【００５０】
図５は、本発明の実施例に係る磁性メモリデバイスの全体的な構造を示すブロック図であり、図６は、図５のセンスアンプ部の一例を示す回路図である。
【００５１】
図５に示す磁性メモリデバイスにおいては、図１に示した構成と同じように、複数本のワード線（ｗ０、ｗ１およびｗ２）および複数本の制御ワード線（ｗ０′、ｗ１′）と、これらのワード線および制御ワード線と交差する複数本のビット線（ｂ０、ｂ１およびｂ２）との交点に沿って複数の３層型磁性メモリセルＭＣ１１〜ＭＣ２２をマトリックス状に配置した構成が開示されている。ただし、ここでは、データの読み出しを行う場合に複数の３層型磁性メモリセルが同時に選択されるのを防止するために、３層型磁性メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１およびＭＣ２２に直列に、３層型磁性メモリセルを互いに分離するための分離用ダイオードＤ１１、Ｄ１２、Ｄ２１およびＤ２２をそれぞれ設けている。
【００５２】
さらに、図５の磁性メモリデバイスは、外部からの制御信号Ｓc に基づいて、３層型磁性メモリセルに対するデータの書き込み動作および読み出し動作を実行可能にするための各種の制御信号を生成する制御回路部３を備えている。これらの制御信号には、選択された３層型磁性メモリセルに対するデータの書き込み動作を制御するための書き込み制御信号や、選択された３層型磁性メモリセルに対するデータの読み出し動作を制御するための読み出し制御信号や、読み出されたデータのアドレスを選択するためのチップセレクト信号等が含まれる。さらに、図２の磁性メモリデバイスは、書き込み制御信号により選択されたワード線（または制御ワード線）およびビット線に所定の電流を流してデータの書き込みを行うための書き込み制御部４と、読み出し制御信号により選択されたワード線およびビット線をそれぞれ低電位および高電位に設定することによって３層型磁性メモリセルから流れ出る電流を増幅するセンスアンプ部５とを備えている。センスアンプ部５にて検出された“０”または“１”のデータを示す信号は、データセレクト部７に入力され、データセレクト信号Ｓs を用いて最終的に正しいデータであることを確認した後に、データ信号ＤＡＴＡとして出力される。
【００５３】
さらに、図５の磁性メモリデバイスは、外部からのアドレス入力信号Ａ０〜Ａｋ（ｋは、２以上の任意の正の整数）をデコードするアドレスデコーダ５を備えている。このアドレスデコーダ７は、デコードされたアドレス信号に従って選択されたビット線を高電位に設定し、書き込み制御部４にて選択された低電位のワード線に向かって電流を流すことによって、対応する３層型磁性メモリセルに対するデータの書き込みまたは読み出しを実行可能にする。
【００５４】
図６に示すように、センスアンプ部５は、単一または複数のセンスアンプ１６を備えている。３層型磁性メモリセルに記憶されているデータの読み出しを実行する場合、当該３層型磁性メモリセルに対応するビット線ｂｊを流れる微小な電流を取り出してセンスアンプ１６に入力する。このセンスアンプ１６は、ビット線ｂｊを流れる微小な電流と基準電流との差異（または、微小な電流を電圧換算して得られる電圧と、基準電流を電圧換算して得られる基準電圧Ｖref との差異）を検出して増幅し、読み出しデータを出力する。
【００５５】
ついで、一般の磁性メモリデバイスにおいて、マトリックス状に配置された複数の磁性メモリセルを互いに分離するために、分離用ダイオードまたは分離用トランジスタが必要になる理由を詳しく説明する。
【００５６】
図７は、一般の磁性メモリセルと分離用ダイオードとの関係を示す簡略回路図であり、図８は、図７の各々のメモリセル部を拡大して示す簡略回路図である。
【００５７】
図７に示すような一般の磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルＭ１１〜Ｍ２２に対し直列に、分離用ダイオード（または分離用トランジスタ）Ｄ１１〜Ｄ２２がそれぞれ設けられている。４つのメモリセル部Ａ、Ｂ、ＣおよびＤの各々は、図８に示すように、ワード線ｗｉ（ｉは、０、または１以上の任意の正の整数）およびビット線ｂｊ（ｊは、０、または１以上の任意の正の整数）の交点に配置された磁性メモリセルＭｉｊと、この磁性メモリセルＭｉｊに直列に接続された分離用ダイオードＤｉｊとを含む。
【００５８】
ここで、図７の磁性メモリデバイスにおいて、全ての分離用ダイオードが設けられていない場合を想定する。メモリセル部Ａのデータ（情報）を読み出すには、対応するビット線ｂ０に高電位の電圧を印加し、対応するワード線ｗ０を低電位に設定して磁性メモリセルＭ１１を流れる電流を検出すればよい。このときに、他のワード線ｗ１…ｗｍ（ｍは、２以上の任意の正の整数）は高電位に保つ必要がある。これは、同一のビット線を共有している他のメモリセル部、例えば、メモリセル部Ｃの電流が流れてしまうからである。
【００５９】
したがって、これを阻止するために、ワード線ｗ１を高電位に設定する必要がある。このときに、ビット線ｂ０も高電位になっており、メモリセル部Ｃの電流は流れないが、ワード線ｗ１に接続されたメモリセル部Ｄ等の全てのメモリセル部の電流が流れてしまうことになる。
【００６０】
これを阻止するために、他のビット線ｂ１〜ｂｎ（ｎは、２以上の任意の正の整数）に対して、高電位の電圧を印加する必要があるが、今度は、メモリセル部Ｂの電流が流れ、このためにワード線ｗ０の電位を引き上げてしまうことになる。
【００６１】
上記の観点より、各々の磁性メモリセルに直列に分離用ダイオードを接続し、選択されていない磁性メモリセルのワード線を全て高電位に保つようにすればよいことが判る。この場合、ワード線の電位は、選択されていないビット線ｂ１〜ｂｎの電位には影響しない。
【００６２】
図９は、図８の分離用ダイオードの代わりにトランジスタを用いた場合の各々のメモリセル部を拡大して示す簡略回路図である。
【００６３】
図９に示すような磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルＭｉｊに対し直列に、分離用トランジスタＴｉｊがそれぞれ設けられている。ただし、ここでは、書き込みワード線ｗｗｉおよび読み出しワード線ｗｒｉからなる一対のワード線と、書き込みビット線ｂｗｊおよび読み出しビット線ｂｒｊからなる一対のビット線との交点に沿って複数の磁性メモリセルＭｉｊを配置した構成の磁性メモリデバイスを例示する。
【００６４】
図９の磁性メモリデバイスにおいて、磁性メモリセルＭｉｊへのデータの書き込みを行う場合、書き込みワード線ｗｗｉおよび書き込みビット線ｂｗｊを同時に選択してそれぞれ所定の電位に設定し、磁性メモリセルＭｉｊに電流を流すことによって磁気メモリセル内の磁性層の磁気モーメントの方向を制御する。
【００６５】
磁性メモリセルＭｉｊに記憶されているデータの読み出しを行う場合、選択されている読み出しワード線ｗｒｉを高電位に設定し、選択されている読み出しビット線ｂｒｊを低電位に設定する。このようにすれば、選択されている読み出しワード線ｗｒｉに接続された分離用トランジスタＴｉｊのゲートが高電位になって、この分離用トランジスタＴｉｊがオン状態になる。このときに、選択されている読み出しビット線ｂｒｊが低電位に設定されているので、対応する磁性メモリセルＭｉｊから電流が流れ、この磁性メモリセルＭｉｊに記憶されているデータの“０”または“１”を判別することが可能になる。
【００６６】
また一方で、選択されていない読み出しワード線を全て低電位に設定し、選択されていない読み出しビット線を全て高電位に設定する。このようにすれば、選択されていない読み出しワード線に接続された分離用トランジスタのゲートが低電位になって、この分離用トランジスタＴｉｊがオフ状態になる。それゆえに、選択されていない読み出しワード線に対応して配置された磁性メモリセルから電流が流れるのを阻止することが可能になる。ここで、選択されている読み出しワード線に接続された分離用トランジスタは、読み出しビット線の電位に関係なくオン状態になる。しかしながら、選択されていない読み出しビット線が全て高電位に設定されているため、選択されていない磁性メモリセルから当該読み出しビット線へ電流が流れることはない。
【００６７】
上記の観点より、図９の分離用トランジスタは、前述の図７および図８の分離用ダイオードとほぼ同様の機能を有することが判る。このように、一般の磁性メモリデバイスにおいては、複数の磁性メモリセルが同時に選択されるのを防止するために、分離用ダイオードや分離用トランジスタ等のアクティブ素子を設けることが必要になってくる。
【００６８】
前述の第１の実施例においては、データ読み出しの際に選択されたワード線に沿って配置された３層型磁性メモリセルの下層部の第１の磁性層の抵抗値を低くし、選択されないワード線に沿って配置された磁性メモリセルの下層部の第１の磁性層の抵抗値を高くすることによって、上記の分離用ダイオードまたは分離用トランジスタと同様の機能をもたせるようにしている。それゆえに、前述の第１の実施例では、分離用ダイオードまたは分離用トランジスタが不要になる。
【００６９】
図１０は、本発明の第２の実施例の主要部を示す斜視図であり、図１１は、図１０の磁性層の磁気モーメントの方向と抵抗値との関係を示す模式図である。ただし、図１０においては、本発明の第２の実施例に係る磁性メモリデバイスの主要部の構成を簡略化して示す。なお、この場合も、磁性メモリデバイス１として、トンネル接合型強磁性メモリデバイスを使用している。
【００７０】
図１０の第２の実施例に係る磁性メモリデバイス１は、下層部の第１の磁性層２１ａ、中層部の第２の磁性層２２ａ、および上層部の第３の磁性層２３ａからなる３層の磁性層を積層した構造を有する３層型かつマルチビット型の磁性メモリセル２ａを備えている。この磁性メモリセル内の第１の磁性層２１ａと第２の磁性層２２ａとの間には、これらの磁性層を電気的および磁気的に分離するために、第１の非磁性層２４ａが形成される。さらに、第２の磁性層２２ａと第３の磁性層２３ａとの間には、第２の非磁性層２５ａが形成される。換言すれば、上記の第２の実施例の磁性メモリセル２ａは、前述の第１の実施例（図１）の磁気メモリセル２とほぼ同様の構造を有している。
【００７１】
図１０の第２の実施例においては、複数本のワード線（ｗ０、ｗ１）および複数本の制御ワード線（ｗ０′、ｗ１′）からなる２種類のワード線ｗ０、ｗ１、ｗ０′およびｗ１′と、複数本の下側ビット線（ｂｄ０、ｂｄ１およびｂｄ２）および複数本の上側ビット線（ｂｕ０、ｂｕ１およびｂｕ２）からなる２種類のビット線ｂｄ０、ｂｄ１、ｂｄ２、ｂｕ０、ｂｕ１およびｂｕ２が設けられている。ここでは、上記のような構造の磁性メモリセル２ａを複数個用意し、２種類のワード線と、上記ワード線と交差する２種類のビット線との交点に沿って複数の磁性メモリセルをマトリックス状に配置する。
【００７２】
より具体的には、複数本のワード線ｗ０、ｗ１と、これらのワード線ｗ０、ｗ１に隣接する下側ビット線ｂｄ０、ｂｄ１およびｂｄ２とが、磁性メモリセルの下層部に設けられる。さらに、複数本の制御ワード線ｗ０′、ｗ１′と、これらの制御ワード線ｗ０′、ｗ１′に隣接する上側ビット線ｂｕ０、ｂｕ１およびｂｕ２とが、磁性メモリセルの上層部に設けられる。換言すれば、図１０の第２の実施例では、前述の第１の実施例（図１）の磁気メモリセルの下層部に、ビット線（下側ビット線）を追加した構成になっている。ここでは、複数本のワード線ｗ０、ｗ１と下側ビット線ｂｄ０、ｂｄ１およびｂｄ２との交点、すなわち、複数本の制御ワード線ｗ０′、ｗ１′と上側ビット線ｂｕ０、ｂｕ１およびｂｕ２との交点にそれぞれ対応して配置されるマルチビット磁性メモリセルを、ＭＬ１１、ＭＬ１２、ＭＬ１３、ＭＬ２１、ＭＬ２２およびＭＬ２３のように定義する。さらに、本発明の第２の実施例の磁性メモリデバイスに係る第１のラインは、複数本のワード線ｗ０、ｗ１および制御ワード線ｗ０′、ｗ１′により構成され、第２のラインは、複数本の下側ビット線ｂｄ０、ｂｄ１およびｂｄ２および上側ビット線ｂｕ０、ｂｕ１およびｂｕ２により構成される。
【００７３】
さらに、図１０の第２の実施例において、ワード線ｗ０，ｗ１は、予め定められた電流を流して磁界を発生させることにより、マルチビット磁性メモリセルの下層部に形成された第１の磁性層２１ａの磁気モーメントの方向を制御する。また一方で、制御ワード線ｗ０′、ｗ１′もまた、予め定められた電流を流して磁界を発生させることにより、マルチビット磁性メモリセルの上層部に形成された第３の磁性層２３ａの磁気モーメントの方向を制御する。さらに、下層部の第１の磁性層２１ａは、ワード線ｗ０、ｗ１と下側ビット線ｂｄ０、ｂｄ１およびｂｄ２の両方に隣接しているので、選択されたワード線と選択された下側ビット線との交点に位置する特定の第１の磁性層２１の磁気モーメントの方向を反転することが可能である。また一方で、上層部の第３の磁性層２３ａは、制御ワード線ｗ０′、ｗ１′と上側ビット線ｂｕ０、ｂｕ１およびｂｕ２の両方に隣接しているので、選択された制御ワード線と選択された上側ビット線との交点に位置する特定の第３の磁性層２３の磁気モーメントの方向を反転することが可能である。実際には、下層部の第１の磁性層２１ａと上層部の第３の磁性層２３ａの磁気モーメントは、ワード線とビット線との合成磁界によって制御されるため、磁性層に対して水平方向ではなく、斜め方向を向いている。
【００７４】
さらに、中層部に形成された第２の磁性層２２ａの磁気モーメントは、前述の第１の実施例の場合と同じように、上層部の制御ワード線または下層部のワード線のいずれか一方、またはその両方を使用して、比較的大きな電流による強磁界を発生させることにより一定の方向を向かせることができる。このようにすれば、中層部の第２の磁性層２２ａの磁気モーメントに影響を与えずに、下層部の第１の磁性層２１ａの磁気モーメントと、上層部の第３の磁性層２３ａの磁気モーメントとを独立に反転させることができる。それゆえに、第２の実施例によれば、少なくとも２ビット以上の多値のデータ（マルチビットのデータ）を記憶させることが可能になる。
【００７５】
図１１の（ａ）〜（ｄ）に示すように、マルチビット磁性メモリセルＭＬ１１、ＭＬ１２、ＭＬ１３、ＭＬ２１、ＭＬ２２およびＭＬ２３の各々に形成された第１、第２および第３の磁性層の磁気モーメントの方向に応じて、上層部の第３の磁性層２３ａを含む部分は、抵抗値Ｒ０、Ｒ１（Ｒ０＜Ｒ１）の２値の抵抗値を有し、下層部の第１の磁性層２１ａを含む部分は、抵抗値Ｒ２、Ｒ３（Ｒ２＜Ｒ３）の２値の抵抗値を有している。前述したように、上層部の第３の磁性層２３ａの磁気モーメントの方向は、制御ワード線ｗ０′、ｗ１′と上側ビット線ｂｕ０、ｂｕ１およびｂ２を用いて制御し、また一方で、下層部の第１の磁性層２１ａの磁気モーメントの方向は、ワード線ｗ０、ｗ１と下側ビット線ｂｄ０、ｂｄ１およびｂｄ２を用いて制御することができる。要するに、マルチビット磁性メモリセルの上層部と下層部とは、互いに独立して“０”または“１”のデータを記憶させることが可能である。
【００７６】
図１１の（ａ）〜（ｄ）においては、前述の図３の場合と同様に、第２の磁性層２２ａおよび第３の磁性層２３ａの磁気モーメントの方向が互いに平行であるときに、この第３の磁性層２３ａの部分を含む抵抗値がＲ０になり、互いに反平行である場合、抵抗値がＲ１になる。前述したように、抵抗値Ｒ０は抵抗値Ｒ１より小さい（Ｒ０＜Ｒ１）。また一方で、第１の磁性層２１ａおよび第２の磁性層２２ａの磁気モーメントの方向が互いに平行である場合、この第１の磁性層２１ａの部分を含む抵抗値がＲ２になり、互いに反平行である場合、抵抗値がＲ３になる。前述したように、抵抗値Ｒ２は抵抗値Ｒ３より小さい（Ｒ２＜Ｒ３）。したがって、第１〜第３の磁性層２１ａ〜２３ａに対し垂直方向に電流を流したときの抵抗値は、図１１の（ａ）〜（ｄ）に示すように、第１〜第３の磁性層２１ａ〜２３ａの磁気モーメントの方向に応じて、それぞれＲ０＋Ｒ２、Ｒ１＋Ｒ２、Ｒ０＋Ｒ３、およびＲ１＋Ｒ３になる。前述の第１の実施例（図３）の場合と同様に、これらの抵抗値の大きさの関係は、（Ｒ０＋Ｒ２）＜（Ｒ１＋Ｒ２）＜（Ｒ０＋Ｒ３）＜（Ｒ１＋Ｒ３）のように設定される。
【００７７】
既述したように、抵抗値Ｒ０、Ｒ１は、選択された制御ワード線と選択された上側ビット線との交点に位置する磁性メモリセルの第３の磁性層２３ａの磁気モーメントの方向によって決定される。それゆえに、図１１の（ａ）および（ｂ）に示すように、抵抗値Ｒ０、Ｒ１を磁性メモリセルの上層部のデータの“０”または“１”にそれぞれ対応させることが可能である。さらに、抵抗値Ｒ２、Ｒ３は、選択されたワード線と選択された下側ビット線との交点に位置する磁性メモリセルの第１の磁性層２１ａの磁気モーメントの方向によって決定される。
【００７８】
それゆえに、図１１の（ｃ）および（ｄ）に示すように、抵抗値Ｒ２、Ｒ３を磁性メモリセルの下層部のデータの“０”または“１”にそれぞれ対応させることが可能である。換言すれば、図１１の（ａ）では、上層部および下層部のデータが共に“０”になっており（“００”）、図１１の（ｂ）では、上層部のデータが“０”で下層部のデータが“１”になっている（“０１”）。さらに、図１１の（ｃ）では、上層部のデータが“１”で下層部のデータが“０”になっており（“１０”）、図１１の（ｄ）では、上層部および下層部のデータが共に“１”になっている（“１１”）。これらの４値のデータは論理値に対応させることができるので、上記の第２の実施例を多機能の磁性メモリデバイスに適用することが可能になる。
【００７９】
ここで、上記の第２の実施例では、前述の第１の実施例の場合と異なり、磁性メモリセルの下層部の強磁性層に、複数の磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタの機能を持たせることができない点に注意すべきである。したがって、上記の第２の実施例では、各々の磁性メモリセルに直列に、分離用ダイオードまたは分離用トランジスタを設けることが必要になる。図１１の複数のマルチビット磁性メモリセルＭＬ１１〜ＭＬ２３に対し直列に、複数のマルチビット磁性メモリセルを互いに分離するための分離用ダイオードをそれぞれ設けることによって、各々のマルチビット磁性メモリセルの上層部および下層部のデータを個別に制御することができる。これによって、一つのメモリセルで４値の独立した制御ができるので、マルチビットＭＲＡＭを達成することが可能になる。
【００８０】
図１２は、本発明の第３の本発明の第３の実施例の主要部を示す簡略回路図、図１３は、図１２の実施例に係る磁性メモリセル全体の構成を示す簡略回路図、そして、図１４は、図１２の実施例におけるコンデンサの一端の電圧の時間的変化を示すグラフである。ここでは、磁気メモリセルとして、２つ以上の強磁性層が積層された構造の磁気メモリセルを想定する（すなわち、従来型の磁気メモリセルも含むものとする）。
【００８１】
図１２に示す磁性メモリデバイスにおいては、マトリックス状に配置された複数の磁性メモリセルＭｉｊに対し直列に、分離用トランジスタＴｉｊがそれぞれ設けられている。ただし、この場合は、一本のワード線ｗｉと一本のビット線ｂｊとの交点に磁気メモリセルＭｉｊが配置されている構成の磁性メモリデバイスを例示する。
【００８２】
図１３に示す磁性メモリセル全体の構成においては、上記の磁性メモリセル（Ｍ１１〜Ｍ２３）を複数個用意し、複数本のワード線（ここでは、ｗ０、ｗ１およびｗ２のみ示す）と、これらのワード線と交差する複数本のビット線（ここでは、ｂ０、ｂ１のみ示す）との交点に沿って上記磁性メモリセルをマトリックス状に配置する。さらに、複数の磁性メモリセルＭ１１〜Ｍ２２に直列に、これらの磁性メモリセルを互いに分離するための分離用トランジスタＴ１１〜Ｔ２２をそれぞれ設けている。
【００８３】
このような構成の磁性メモリデバイスにおいて、磁性メモリセルＭｉｊへのデータの書き込みを行う場合、ワード線ｗｉおよびビット線ｂｊを同時に選択してそれぞれ所定の電位に設定し、磁性メモリセルＭｉｊに電流を流すことによって磁気メモリセル内の磁性層の磁気モーメントの方向を制御する。
【００８４】
磁性メモリセルＭｉｊに記憶されているデータの読み出しを行う場合、選択されているワード線ｗｉを高電位に設定し、選択されているビット線ｂｊを低電位に設定する。このようにすれば、選択されている読み出しワード線ｗｉに接続された分離用トランジスタＴｉｊのゲートが高電位になって、この分離用トランジスタＴｉｊがオン状態になる。このときに、選択されている読み出しビット線ｂｊが低電位に設定されているので、対応する磁性メモリセルＭｉｊから電流が流れる。この電流をセンスアンプ等により検出し、基準電流と比較することによって、磁性メモリセルＭｉｊに記憶されているデータの“０”または“１”を判別することができる。なお、図９に基づいて説明したように、分離用トランジスタＴｉｊの機能によって、選択されていない磁性メモリセルから電流が流れるのを阻止することが可能になる。
【００８５】
このように、一般の磁性メモリデバイスでは、選択されたワード線およびビット線に同時に電流を流すことによって磁性メモリセルに対するデータの書き込みまたは読み出しを行ったりしているので、磁性メモリデバイス全体の消費電力が比較的大きくなるという不都合が生じる。
【００８６】
この不都合に対処するために、上記の第３の実施例では、各々の磁性メモリセルの容量値とほぼ同一の容量値を有するコンデンサＣｉｊ等の電圧読み出し手段８を、各々の磁性メモリセルに直列に接続する構成になっている。ただし、コンデンサＣｉｊの容量値は、識別可能な範囲でのばらつきは許容するものとする。好ましくは、複数のコンデンサ（Ｃ１１〜Ｃ２２）は、図１３に示すように、複数の磁性メモリセルＭ１１〜Ｍ２２の一方の端子とアース端子との間に設けられる。
【００８７】
上記の第３の実施例では、選択された磁性メモリセルから流れ出る電流を検出してデータの“０”または“１”を判別する代わりに、各々の磁性メモリセルＭｉｊの一方の端子とコンデンサＣｉｊとの接点Ｐの電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定するようにしている。
【００８８】
さらに詳しく説明すると、データの読み出しの際に選択されるワード線ｗｉに所定の電圧（例えば、高電位の電圧）を印加し、磁性メモリセルＭｉｊに直列に接続されたコンデンサＣｉｊに電荷を注入する。磁性メモリセルＭｉｊに記憶されているデータが“０”であるか“１”であるかによって抵抗値が異なるためにコンデンサＣｉｊの充電特性（充電曲線）に差が生じることを利用し、この充電特性の差を電圧のレベルとして検出することによってデータの“０”または“１”を判別する。なお、ワード線ｗｉを高電位に設定すると、分離用トランジスタＴｉｊのゲートが高電位になるが、ビット線ｂｊが高電位またはハイインピーダンスとされるため、コンデンサＣｉｊへの電荷の注入が可能となる。
【００８９】
より具体的には、図１４のグラフに示すように、コンデンサＣｉｊを充電する時間ｔをパラメータとして、コンデンサＣｉｊの一方の端子（接点Ｐ）における電圧Ｖo の変化を測定する。さらに、予め定められた測定タイミングｔｍにて電圧変換して得られる電圧のレベルを検出し、この電圧のレベルを基準電圧（リファレンス電圧）Ｖr と比較することによって、データの“０”または“１”を判別する。図１４では、“０”のデータが記憶されている磁性メモリセルの抵抗値が、“１”のデータが記憶されている磁性メモリセルの抵抗値よりも大きい場合の充電曲線が例示されている。この場合は、測定タイミングｔｍにて検出された電圧のレベルが、基準電圧Ｖr より高いときに“１”のデータが読み出され、基準電圧Ｖr より低いときに“０”のデータが読み出される。
【００９０】
上記の第３の実施例によれば、磁性メモリセルを流れ出る電流を検出せずに、磁性メモリセルに直列に接続されたコンデンサに電荷を注入したときの充電曲線の差を電圧のレベルとしてデータの“０”または“１”を判別しているので、磁性メモリデバイス全体の消費電力を大幅に節減することが可能になる。
【００９１】
好ましくは、図１２および図１３のような構成の磁性メモリデバイスにおいて、ワード線およびビット線により選択される磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合、各々の磁性メモリセルの容量値とほぼ同一の容量値を有するコンデンサを、各々の磁性メモリセルに直列に接続し、上記ワード線および上記ビット線により選択される磁性メモリセルの一方の端子と上記コンデンサとの接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定するようなデータ読み出し方法が実行される。
【００９２】
図１５は、図１２の実施例において読み出し動作前にコンデンサの電荷を放電させるための第１例を示すタイミングチャートである。
【００９３】
前述の図１４の充電曲線から明らかなように、予め定められた測定タイミングにて電圧Ｖo のレベルを正確に検出するためには、データの読み出し動作を実行する前にコンデンサＣｉｊの電荷を放電させ、コンデンサの充電を開始するタイミングでの電圧Ｖo のレベルを零にしておく必要がある。
【００９４】
コンデンサＣｉｊの電荷を放電させるための第１例は、図１５のタイミングチャートに示すように、データの読み出し動作を実行する前に、コンデンサＣｉｊに蓄積されている電荷をビット線ｂｊに向けて放電させるものである。
【００９５】
上記第１例では、ワード線およびビット線により選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの接点Ｐとは反対の端子に接続されたワード線ｗｉを高電位（“Ｈ（High）”）に設定し、分離用トランジスタＴｉｊを介して当該磁性メモリセルの一方の端子に接続されたビット線ｂｊを低電位（“Ｌ（Low ）”）に設定する。このときに、分離用トランジスタＴｉｊのゲートが高電位になって、この分離用トランジスタＴｉｊがオン状態になる。このようにして、当該磁性メモリセルの一方の端子に接続されたコンデンサＣｉｊに蓄積されている電荷が、上記ビット線ｂｊに向かって放電され、当該磁性メモリセルがリセットされる。
【００９６】
このときに、コンデンサＣｉｊが不定の状態からリセットの状態へ変化する。ただし、この場合、磁性メモリセル内の磁性層の磁気モーメントの方向を反転させるほど大きな電流は流さないものとする。その後、コンデンサＣｉｊに電荷を注入して充電していった場合の充電曲線の差異を電圧のレベルとして検出する。コンデンサＣｉｊを充電するには、ビット線ｂｊに接続されたドライバの電位をＬｏｗレベルとし、その後にコンデンサを充電すべくドライバをハイインピーダンズの状態（Ｈｉ−Ｚ状態）にする。コンデンサにチャージされた電位は、ビット線ｂｊに接続されたレシーバをイネーブルすることによりデータの読み出しがなされることになる。
【００９７】
さらに、上記第１例では、複数の非選択の磁性メモリセルにおける他方の端子に接続されたワード線を高電位に設定し、ビット線を低電位に設定することによって、非選択の磁性メモリセルに直列に接続されたコンデンサに蓄積されている電荷を、ビット線に向けて放電させることが好ましい。これによって、非選択の磁性メモリセルに直列に接続されているコンデンサの電荷が、全て放電されることになり、選択されている磁性メモリセルのデータの読み出し動作に影響を及ぼすことはなくなる。
【００９８】
図１６は、図１２の実施例において読み出し動作前にコンデンサの電荷を放電させるための第２例を示すタイミングチャートである。
【００９９】
コンデンサＣｉｊの電荷を放電させるための第２例は、図１６のタイミングチャートに示すように、データの読み出し動作を実行する前に、コンデンサＣｉｊに蓄積されている電荷をワード線ｗｉに向けて放電させるものである。
【０１００】
上記第２例では、ワード線およびビット線により選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの接点Ｐとは反対の端子に接続されたワード線ｗｉを低電位（“Ｌ”）の電源ラインに接続する。このときに、当該磁性メモリセルの一方の端子に接続されたコンデンサＣｉｊに蓄積されている電荷が、当該磁性メモリセルを介して上記ワード線ｗｉへ放電され、当該磁性メモリセルがリセットされる。このときに、コンデンサＣｉｊが不定の状態からリセットの状態へ変化する。すなわち、当該磁性メモリセルに“０”のデータを書き込むのと同様の動作が行われることになる。ただし、この場合、磁性メモリセル内の磁性層の磁気モーメントの方向を反転させるほど大きな電流は流さないものとする。その後、コンデンサＣｉｊに電荷を注入して充電した場合の充電曲線の差異を電圧のレベルとして検出する。
【０１０１】
さらに、上記第２例では、複数の非選択の磁性メモリセルにおける他方の端子に接続されたワード線を低電位の電源ラインに接続することによって、非選択の磁性メモリセルに直列に接続されたコンデンサに蓄積されている電荷を、ワード線に向けて放電させることが好ましい。これによって、非選択の磁性メモリセルに直列に接続されているコンデンサの電荷が、全て放電されることになり、選択されている磁性メモリセルのデータの読み出し動作に影響を及ぼすことはなくなる。
【０１０２】
図１７は、図１２の変形例の構成を示す簡略回路図であり、図１８は、図１７の磁性メモリセル全体の構成を示す簡略回路図である。
【０１０３】
図１７および図１８に示す磁性メモリデバイスにおいては、図１２および図１３の第３の実施例の分離用トランジスタＴｉｊの代わりに、分離用ダイオードＤｉｊ（Ｄ１１〜Ｄ２２）を設けている。より詳しくいえば、図１７および図１８においては、マトリックス状に配置された複数の磁性メモリセルＭｉｊ（Ｍ１１〜Ｍ２２）に対し直列に、これらの磁性メモリセルを互いに分離するための分離用ダイオードＤｉｊ（Ｄ１１〜Ｄ２２）がそれぞれ接続されている。
【０１０４】
図７および図８に基づいて説明したように、分離用ダイオードＤｉｊの機能によって、選択されていない磁性メモリセルから電流が流れるのを阻止することが可能になる。ただし、図１７および図１８に示す磁性メモリデバイスにおいては、分離用ダイオードとワード線およびビット線との接続関係が図７および図８と異なっている点に注意すべきである。ここでは、選択されたワード線のみを高電位に設定し、選択されたビット線のみを低電位に設定することによって、選択されていない磁性メモリセルから電流が流れ出ないようにしている。
【０１０５】
上記の分離用ダイオードＤｉｊ以外の構成要素（特に、コンデンサＣｉｊ）は、前述の第３の実施例と同じなので、ここでは、各々の磁性メモリセルＭｉｊに直列にコンデンサＣｉｊを設けた磁性メモリデバイスの詳細な構成およびその動作を再度説明することを省略する。
【０１０６】
上記の変形例においても、前述の第３の実施例の場合と同様に、磁性メモリセルを流れ出る電流を検出せずに、磁性メモリセルに直列に接続されたコンデンサに電荷を注入したときの充電曲線の差を電圧のレベルとしてデータの“０”または“１”を判別しているので、磁性メモリデバイス全体の消費電力を大幅に節減することが可能になる。
【０１０７】
付記  本発明は以下の特徴を有する。
【０１０８】
（付記１）  第１の磁性層、第２の磁性層および第３の磁性層を含む少なくとも３層の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第１、第２および第３の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置し、前記第１のラインおよび前記第２のラインに選択的に所定の電流を流して前記第１、第２および第３の磁性層の磁気モーメントの方向を制御することにより、特定の磁性メモリセルに対しデータの書き込みを行う磁性メモリデバイスであって、
前記第１のラインの各々は、少なくとも２本のワード線からなり、該ワード線の各々は、前記第１、第２および第３の磁性層のいずれか一つの磁気モーメントの方向を個別に制御することにより、前記特定の磁性メモリセルに対し２値以上のデータを記憶させることを特徴とする磁性メモリデバイス。
【０１０９】
（付記２）  前記第１のラインの各々は２本のワード線からなり、該２本のワード線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線は、前記上層部に形成された磁性層の磁気モーメントの方向を制御し、前記下層部のワード線は、前記下層部に形成された磁性層の磁気モーメントの方向を制御することを特徴とする付記１記載の磁性メモリデバイス。
【０１１０】
（付記３）  前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、複数の前記磁性メモリセルが同時に選択されるのを防止するために、各々の前記磁性メモリセルに直列に、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることを特徴とする付記１または付記２記載の磁性メモリデバイス。
【０１１１】
（付記４）  前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行う場合に、前記第１のラインを構成する前記２本のワード線の中で、前記第２のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、当該磁性層の磁気モーメントの方向を前記第１のラインによる前記磁性メモリセルの選択または非選択に対応させることによって、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする付記２記載の磁性メモリデバイス。
【０１１２】
（付記５）  前記第２のラインの各々は２本のビット線を具備し、該２本のビット線は、前記磁性メモリセルの各々の上層部および下層部にそれぞれ設けられ、前記上層部のワード線および前記上層部のビット線は、前記上層部に形成された磁性層の磁気モーメントの方向を制御し、前記下層部のワード線および前記下層部のビット線は、前記下層部に形成された磁性層の磁気モーメントの方向を制御することにより、多値のデータを記憶させることを特徴とする付記２記載の磁性メモリデバイス。
【０１１３】
（付記６）  第１の磁性層、第２の磁性層および第３の磁性層を含む少なくとも３層の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記第１、第２および第３の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
前記第１のラインを構成する２本のワード線の中で、前記第２のラインを流れる電流に影響を与えない側に位置する一方のワード線が配置された前記磁性メモリセルの磁性層の磁気モーメントの方向を、前記一方のワード線毎に制御し、
当該磁性層の磁気モーメントの方向を前記第１のラインによる前記磁性メモリセルの選択または非選択に対応させ、
複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを不要にすることを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
【０１１４】
（付記７）  複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする磁性メモリデバイス。
【０１１５】
（付記８）  前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルのデータの読み出しを行う場合に、複数の前記磁性メモリセルが同時に選択されるのを防止するために、各々の前記磁性メモリセルの一端と前記電圧読み出し手段との接点と前記第２のラインとの間に、複数の前記磁性メモリセルを互いに分離するための分離用ダイオードまたは分離用トランジスタを設けることを特徴とする付記７記載の磁性メモリデバイス。
【０１１６】
（付記９）  前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第１のラインを高電位に設定し、前記分離用ダイオードまたは前記分離用トランジスタを介して当該磁性メモリセルの一端に接続された前記第２のラインを低電位に設定することによって、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第２のラインに向けて放電させることを特徴とする付記８記載の磁性メモリデバイス。
【０１１７】
（付記１０）  前記第１のラインおよび前記第２のラインにより選択されない非選択の磁性メモリセルの他端に接続された第１のラインを高電位に設定し、前記分離用ダイオードまたは前記分離用トランジスタを介して前記非選択の磁性メモリセルの一端に接続された第２のラインを低電位に設定することによって、前記非選択の磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第２のラインに向けて放電させることを特徴とする付記９記載の磁性メモリデバイス。
【０１１８】
（付記１１）  前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルのデータを読み出す前に、当該磁性メモリセルの他端に接続された第１のラインを電源ラインに接続し、当該磁性メモリセルを介して、当該磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第１のラインに向けて放電させることを特徴とする付記８記載の磁性メモリデバイス。
【０１１９】
（付記１２）  前記第１のラインおよび前記第２のラインにより選択されない非選択の磁性メモリセルの他端に接続された第１のラインを電源ラインに接続し、前記非選択の磁性メモリセルを介して、前記非選択の磁性メモリセルの一端に接続された前記電圧読み出し手段に蓄積されている電荷を前記第１のラインに向けて放電させることを特徴とする付記１１記載の磁性メモリデバイス。
【０１２０】
（付記１３）  複数の磁性層を積層して磁性メモリセルを形成し、該磁性メモリセルは、前記複数の磁性層の磁気モーメントの方向によって異なる抵抗値を有しており、複数の前記磁性メモリセルを複数の第１のラインおよび該第１のラインと交差する複数の第２のラインの交点に沿って配置してなる磁性メモリデバイスにおいて、前記第１のラインおよび前記第２のラインにより選択される前記磁性メモリセルの抵抗値の差異を検出してデータの読み出しを行うためのデータ読み出し方法であって、
各々の前記磁性メモリセルの容量値とほぼ同一の容量値を有する電圧読み出し手段を、各々の前記磁性メモリセルに直列に接続し、
前記第１のラインおよび前記第２のラインにより選択される磁性メモリセルの一端と前記電圧読み出し手段との接点の電位を、予め定められたタイミングで計測して得られる電圧のレベルを判定することによって、当該磁性メモリセルのデータを読み出すことを特徴とする、磁性メモリデバイスにおけるデータ読み出し方法。
【符号の説明】
【０１２１】
１    磁性メモリデバイス
２    磁性メモリセル
３    制御回路部
４    書き込み回路部
５    アドレスデコーダ
６    センスアンプ部
７    データセレクタ部
８    電圧読み出し手段
１６    センスアンプ
２１    第１の磁性層
２２    第２の磁性層
２３    第３の磁性層
２４    第１の非磁性層
２５    第２の非磁性層
Ｃｉｊ    コンデンサ
Ｍｉｊ    磁性メモリセル
ＭＣｉｊ    ３層型磁性メモリセル
ＭＬｉｊ    マルチビット磁性メモリセル
【図１】
2010146723.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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