(57)【要約】【課題】小型の過電圧保護素子を提供する。【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。【選択図】図１
2010135626.tif 000002
【特許請求の範囲】
【請求項１】
第１導電性の第１半導体層上に形成され、前記第１半導体層にオーミックコンタクトを有する第１電極と、
前記第１半導体層上に形成され、前記第１導電性に対して反対の導電性である第２導電性を有する第２半導体層と、
前記第２半導体層上に形成され、前記第２半導体層にオーミックコンタクトを有する第２電極と、
前記第２半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第３半導体層と、
前記第３半導体層上に形成され、前記第１導電性を有する第４半導体層と、
前記第４半導体層と分離されて、前記第３半導体層上に形成され、前記第１導電性を有する第５半導体層と、
前記第５半導体層上に形成され、前記第５半導体層にオーミックコンタクトを有する第３電極と、
前記第４半導体層上に形成され、前記第４半導体層にオーミックコンタクトを有する第４電極と、
前記第１電極と前記第３電極とを接続する第１配線と、
前記第２電極と前記第４電極とを接続する第２配線とを備え、
前記第１配線と前記第２配線とを出力端子とすることを特徴とする過電圧保護素子。
【請求項２】
第１導電性の第１半導体層上に形成され、前記第１半導体層にオーミックコンタクトを有する第１電極と、
前記第１半導体層上に形成され、前記第１導電性に対して反対の導電性である第２導電性を有する第２半導体層と、
前記第２半導体層上に形成され、前記第２半導体層にオーミックコンタクトを有する第２電極と、
前記第２半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第３半導体層と、
前記第３半導体層上に形成され、前記第１導電性を有する第４半導体層と、
前記第４半導体層と分離されて、前記第３半導体層上に形成され、前記第１導電性を有する第５半導体層と、
前記第５半導体層上に形成され、前記第５半導体層にオーミックコンタクトを有する第３電極と、
前記第４半導体層上に形成され、前記第４半導体層にオーミックコンタクトを有する第４電極と、
前記第２半導体層、及び前記第３半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第６半導体層と、
前記第６半導体層上に形成され、前記第６半導体層にオーミックコンタクトを有する第５電極と、
前記第２半導体層、前記第３半導体層、及び前記第６半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第７半導体層と、
前記第７半導体層上に形成され、前記第１導電性を有する第８半導体層と、
前記第８半導体層と分離されて、前記第７半導体層上に形成され、前記第１導電性を有する第９半導体層と、
前記第９半導体層上に形成され、前記第９半導体層にオーミックコンタクトを有する第６電極と、
前記第８半導体層上に形成され、前記第８半導体層にオーミックコンタクトを有する第７電極と、
前記第２電極と前記第４電極とを接続する第２配線と、
前記第１電極、前記第３電極及び前記第６電極を接続する第３配線と、
前記第５電極と前記第７電極とを接続する第４配線とを備え、
前記第２配線と前記第４配線とを出力端子とすることを特徴とする過電圧保護素子。
【請求項３】
前記第３半導体層に形成され、前記第３半導体層上にオーミックコンタクトを有する第８電極を備えることを特徴とする請求項１または２に記載の過電圧保護素子。
【請求項４】
前記第３半導体層に形成され、前記第３半導体層上にオーミックコンタクトを有する第８電極と、前記第７半導体層に形成され、前記第７半導体層上にオーミックコンタクトを有する第９電極とを備えることを特徴とする請求項２に記載の過電圧保護素子。
【請求項５】
前記第８電極は、少なくとも、前記第４半導体層の長辺の１辺と、前記第５半導体層の長辺の１辺との両方に沿って形成されていることを特徴とする請求項３に記載の過電圧保護素子。
【請求項６】
前記第８電極は、少なくとも、前記第４半導体層の長辺の１辺と、前記第５半導体層の長辺の１辺との両方に沿って形成され、前記第９電極は、少なくとも、前記第８半導体層の長辺の１辺と、前記第９半導体層の長辺の１辺との両方に沿って形成されていることを特徴とする請求項４に記載の過電圧保護素子。
【請求項７】
前記第８電極と前記第２配線との間を第１の容量素子で接続することを特徴とする請求項５に記載の過電圧保護素子。
【請求項８】
前記第８電極と前記第２配線との間を第１の容量素子で接続し、前記第９電極と前記第４配線との間を第２の容量素子で接続することを特徴とする請求項６に記載の過電圧保護素子。
【請求項９】
前記第１の容量素子が、前記第８電極の上に、窒化珪素または酸化珪素よりなる第１絶縁膜が積層され、前記第１絶縁膜の上に前記第２配線が積層されて形成された構造の容量素子であることを特徴とする請求項７に記載の過電圧保護素子。
【請求項１０】
前記第１の容量素子が、前記第８電極の上に、窒化珪素または酸化珪素よりなる第１絶縁膜が積層され、前記第１絶縁膜の上に前記第２配線が積層されて形成された構造の容量素子であり、
前記第２の容量素子が、前記第９電極の上に第２絶縁膜が積層され、前記第２絶縁膜の上に前記第４配線が積層されて形成された構造の容量素子であることを特徴とする請求項８に記載の過電圧保護素子。
【請求項１１】
前記第３半導体層の上に、窒化珪素または酸化珪素よりなる第３絶縁膜が積層され、前記第３絶縁膜の上に前記第２配線が積層されて形成された構造の第３の容量素子を有することを特徴とする請求項９に記載の過電圧保護素子。
【請求項１２】
前記第３半導体層の上に、窒化珪素または酸化珪素よりなる第３絶縁膜が積層され、前記第３絶縁膜の上に前記第２配線が積層されて形成された構造の第３の容量素子を有し、
前記第７半導体層の上に、窒化珪素または酸化珪素よりなる第４絶縁膜が積層され、前記第４絶縁膜の上に前記第４配線が積層されて形成された構造の第４の容量素子を有することを特徴とする請求項１０に記載の過電圧保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護素子に関するものである。
【背景技術】
【０００２】
従来のＧａＡｓ（ガリウムヒ素）基板上にエピタキシャル成長して作製されたバイポーラトランジスタ、あるいは、ヘテロ接合バイポーラトランジスタでは、正方向の過電圧及び逆方向の過電圧に対して保護効果を有する過電圧保護素子を作製するために、複数の素子を備える回路を構成していた。
【０００３】
従来、最も基板に近い側の導電層をメサ構造（台地状構造）とすることによる素子分離構造、またはイオン注入を用いた非導電性領域の作製による素子分離構造により分離された、複数のトランジスタまたは複数のダイオードを作製し、それらの素子により過電圧保護回路を構成していた。このため、回路占有面積が大きくなってしまっていた。
【０００４】
上記メサ構造や、イオン注入による上記非導電性領域を作製するためには、素子間に一定の間隔を設ける必要がある。その上、過電圧保護回路の場合は、元来、高電圧が印加されることを想定しているので、素子間の間隔が狭い場合、リーク電流（漏れ電流）により過電圧保護回路が想定した動作をしない場合がある。このため、素子間の間隔は更に余裕を持たせた設計を行うことになってしまう。
【０００５】
図１０は、従来の過電圧保護回路の回路図であり、特許文献１のＦｉｇ．２である。図１０の回路では、素子を３個使用している。
【０００６】
図１１は、従来の他の過電圧保護回路７００の平面図であり、特許文献１のＦｉｇ．７である。過電圧保護回路７００では、図１０の回路のトランジスタ２５０とトランジスタ２７０とを共通のコレクタ層領域に符号７０１で示される素子として作製することで小型化を計っている。しかしトランジスタ２９０に対応するトランジスタ（符号７０２で示される素子）は別領域７０２に作製されている。符号７０１で示される素子と符号７０２で示される素子との間に間隔Ｌを設けることにより素子分離構造を設けている。
【０００７】
図１０の回路に、端子２１０を信号側（正電圧側）とし、端子２１２を負電圧側として、静電気による過電圧パルスが印加された場合を考える。
【０００８】
この場合、逆方向の電圧が印加されるトランジスタ２７０のベース−エミッタ間がリークを始める電圧は、例えば１０．７Ｖ（ボルト）となる。この数値は、トランジスタ２７０として想定したＧａＡｓヘテロ接合バイポーラトランジスタのベースエミッタ接合の逆方向耐圧の９．５Ｖと、トランジスタ２５０のコレクタ電流が導通する時のベース−エミッタ間電圧１．２Ｖの和によって決定される。
【０００９】
上記リークを始める電圧以上で、トランジスタ２７０のエミッタ端子からトランジスタ２７０のベース端子へ電流が流れる。これにより、トランジスタ２５０のベースに電流が供給され、トランジスタ２５０のコレクタ端子２５３からトランジスタ２５０のエミッタ端子２５９へ電流が流れる。よって、上記リークを始める電圧以上の過電圧が印加されず、過電圧保護が行われる。
【００１０】
図１０の回路において、端子２１２を正電圧側とし、端子２１０を負電圧側とし、静電気による過電圧パルスが印加された場合、トランジスタ２９０のベースからトランジスタ２９０のエミッタへ電流が流れ、トランジスタ２５０のベースからトランジスタ２５０のコレクタへ電流が流れる。即ちＰＮ接合の順バイアスの経路を通って電流を流し、過電圧保護を行う。
【００１１】
図１２は、５０Ωに入出力の整合が取れている回路、即ち負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Ｖｉｎ＿ｍａｘが高くなる入力電圧信号Ｖｉｎを入力する回路のシミュレーション結果を示したグラフである。また、上記負荷回路に並列に、端子２１０を正電圧側となるように図１０の回路を接続した場合に、端子２１０に発生する出力電圧信号Ｖｏｕｔのシミュレーション結果を破線で示した。上記回路の信号配線に対して負電圧となる接地配線側には、図１０の端子２１２が接続されている。また、入力電圧信号Ｖｉｎ及び電圧信号Ｖｏｕｔの周波数は２．５ＧＨｚとした。
【００１２】
図１３は、入力電圧信号（図１２の実線）Ｖｉｎの最大値Ｖｉｎ＿ｍａｘを横軸に、端子２１０に発生する電圧信号（図１２の破線）Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘを左の縦軸（縦軸Ｙ１）に、入力電圧信号の最大値Ｖｉｎ＿ｍａｘに対する端子２１０に発生する電圧信号の最大値Ｖｏｕｔ＿ｍａｘの比Ｒを右の縦軸（縦軸Ｙ２）に示したグラフである。
【００１３】
また、横軸の負側には、上記と同じ接続において、図２２のＶｉｎの極性を逆にした信号、つまり、徐々に最小値Ｖｉｎ＿ｍｉｎが低くなる入力電圧信号Ｖｉｎを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Ｖｉｎ＿ｍａｘに変わって、最小値Ｖｉｎ＿ｍｉｎとし、同様に、グラフ縦軸の最大値Ｖｏｕｔ＿ｍａｘは、最小値Ｖｏｕｔ＿ｍｉｎとして、グラフに記入している。また、この場合、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【００１４】
図１３のグラフにおいて、Ｖｉｎ＿ｍａｘが上記で想定した１０．７Ｖ以上では、過電圧保護が働く結果、信号波形が歪み、Ｖｉｎ＿ｍａｘ≠Ｖｏｕｔ＿ｍａｘとなりＲ≠１となることは致し方ない。しかし、上記過電圧保護が働く電圧以下の信号に対しては、損失ができるだけ少ないことが好ましいことは言うまでもなく、信号強度に対して損失が変化しない、つまり、線形性が良好なことが重要となる。
【００１５】
図１３のグラフでは、上記の１０．７Ｖより少し低いものの、Ｖｉｎ＿ｍａｘが８Ｖ程度までは、出力される信号の波形がほぼ歪まずに出力される良好な特性を示し、それ以上の電圧が入力されたときに過電圧防止の作用により、信号波形が歪み始めている。
【００１６】
また、上記回路と図１０の回路とを接続した回路は、通常の回路動作において逆方向へ電圧が印加されることを想定しておらず、最大値がトランジスタ２９０のベース−エミッタ間における順方向耐圧とトランジスタ２５０のベースコレクタ間における順方向耐圧との和以上の電圧信号が上記の説明と逆方向に入力されると、過電圧保護が働き、出力される信号の波形が歪むこととなる。トランジスタ２９０，２７０がＧａＡｓヘテロ接合バイポーラトランジスタの場合、上記順方向耐圧の和はおおよそ１．２＋１．２＝２．４Ｖとなる。
【００１７】
また、特許文献２では、また異なる構成による過電圧保護構造物が開示されている。上記過電圧保護回路７００が、エピタキシャル成長により順番に半導体層を形成することで、あらかじめ必要な導電性・濃度組成の半導体を層状に配置し、メサ構造や、イオン注入により半導体層を分離していく製造方法によってなる過電圧保護構造物を対象にしていることに対し、上記特許文献２では、イオン注入により半導体の導電性を調整・制御するプロセスにおける製造方法によってなる過電圧保護構造物を対象にしている。
【００１８】
また、特許文献３には、バイポーラトランジスタではなく、ＭＯＳトランジスタによって構成した場合の同様の過電圧に対する保護構造物が開示されている。
【００１９】
特許文献１及び特許文献２では、製造方法に起因する構造上の制限が異なるために互いに開示されている構成を利用することができないため、優劣をつけるようなものではなく、双方ともそれぞれの製造方法において重要な技術となっていることは言うまでもない。
【００２０】
また、特許文献３では、同様にバイポーラトランジスタと異なるＭＯＳ構造の素子によるものであるため、やはり特許文献１，２と完全に共有化できる技術とはならない。
【特許文献１】米国特許第７，０７１，５１４号公報（２００６年７月４日特許）
【特許文献２】特開昭６２−１８１４５７公報（昭和６２年８月８日公開）
【特許文献３】米国特許第５，９４６，１７７号公報（１９９９年８月３１日特許）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述したように、従来の過電圧保護回路７００は、半導体導電層をメサ構造（台地状構造）とすることによる素子分離構造、またはイオン注入を用いた非導電性領域の作製による素子分離構造により分離された、複数のトランジスタまたは複数のダイオードを作製し、それらの素子により過電圧保護回路を構成していた。このため、回路占有面積が大きくなってしまっていた。
【００２２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、小型の過電圧保護素子を提供する事にある。
【００２３】
また、更には、出力される信号の波形が、より歪み難い小型の過電圧保護素子を提供する事にある。
【課題を解決するための手段】
【００２４】
本発明の過電圧保護素子は、上記課題を解決するために、第１導電性の第１半導体層上に形成され、前記第１半導体層にオーミックコンタクトを有する第１電極と、前記第１半導体層上に形成され、前記第１導電性に対して反対の導電性である第２導電性を有する第２半導体層と、前記第２半導体層上に形成され、前記第２半導体層にオーミックコンタクトを有する第２電極と、前記第２半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第３半導体層と、前記第３半導体層上に形成され、前記第１導電性を有する第４半導体層と、前記第４半導体層と分離されて、前記第３半導体層上に形成され、前記第１導電性を有する第５半導体層と、前記第５半導体層上に形成され、前記第５半導体層にオーミックコンタクトを有する第３電極と、前記第４半導体層上に形成され、前記第４半導体層にオーミックコンタクトを有する第４電極と、前記第１電極と前記第３電極とを接続する第１配線と、前記第２電極と前記第４電極とを接続する第２配線とを備え、前記第１配線と前記第２配線とを出力端子とする過電圧保護素子によってなる。
【００２５】
さらに、本発明の過電圧保護素子は、上記課題を解決するために、第１導電性の第１半導体層上に形成され、前記第１半導体層にオーミックコンタクトを有する第１電極と、前記第１半導体層上に形成され、前記第１導電性に対して反対の導電性である第２導電性を有する第２半導体層と、前記第２半導体層上に形成され、前記第２半導体層にオーミックコンタクトを有する第２電極と、前記第２半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第３半導体層と、前記第３半導体層上に形成され、前記第１導電性を有する第４半導体層と、前記第４半導体層と分離されて、前記第３半導体層上に形成され、前記第１導電性を有する第５半導体層と、前記第５半導体層上に形成され、前記第５半導体層にオーミックコンタクトを有する第３電極と、前記第４半導体層上に形成され、前記第４半導体層にオーミックコンタクトを有する第４電極と、前記第２半導体層、及び前記第３半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第６半導体層と、前記第６半導体層上に形成され、前記第６半導体層にオーミックコンタクトを有する第５電極と、前記第２半導体層、前記第３半導体層、及び前記第６半導体層と分離されて、前記第１半導体層上に形成され、前記第２導電性を有する第７半導体層と、前記第７半導体層上に形成され、前記第１導電性を有する第８半導体層と、前記第８半導体層と分離されて、前記第７半導体層上に形成され、前記第１導電性を有する第９半導体層と、前記第９半導体層上に形成され、前記第９半導体層にオーミックコンタクトを有する第６電極と、前記第８半導体層上に形成され、前記第８半導体層にオーミックコンタクトを有する第７電極と、前記第２電極と前記第４電極とを接続する第２配線と、前記第１電極、前記第３電極及び前記第６電極を接続する第３配線と、前記第５電極と前記第７電極とを接続する第４配線とを備え、前記第２配線と前記第４配線とを出力端子とする過電圧保護素子によってなる。
【００２６】
また、本発明の過電圧保護素子は、前記第３半導体層に形成され、前記第３半導体層にオーミックコンタクトを有する第８電極を備えた前記過電圧保護素子によってなる。
【００２７】
また、本発明の過電圧保護素子は、前記第３半導体層に形成され、前記第３半導体層上にオーミックコンタクトを有する第８電極を備え、かつ、前記第７半導体層に形成され、前記第７半導体層にオーミックコンタクトを有する第９電極を備えた前記過電圧保護素子によってなる。
【００２８】
また、本発明の過電圧保護素子は、前記第８電極が、少なくとも、前記第４半導体層の長辺の１辺と、前記第５半導体層の長辺の１辺との両方に沿って形成された前記過電圧保護素子によってなる。
【００２９】
また、本発明の過電圧保護素子は、前記第８電極が、少なくとも、前記第４半導体層の長辺の１辺と、前記第５半導体層の長辺の１辺との両方に沿って形成され、かつ、前記第９電極が、少なくとも、前記第８半導体層の長辺の１辺と、前記第９半導体層の長辺の１辺との両方に沿って形成された前記過電圧保護素子によってなる。
【００３０】
また、本発明の過電圧保護素子は、前記第８電極と前記第２配線との間を第１の容量素子で接続した前記過電圧保護素子によってなる。
【００３１】
また、本発明の過電圧保護素子は、前記第８電極と前記第２配線との間を第１の容量素子で接続し、かつ、前記第９電極と前記第４配線との間を第２の容量素子で接続した前記過電圧保護素子によってなる。
【００３２】
また、本発明の過電圧保護素子は、前記第１の容量素子が、前記第８電極の上に、窒化珪素または酸化珪素よりなる第１絶縁膜が積層され、前記第１絶縁膜の上に前記第２配線が積層されて形成された構造の容量素子である前記過電圧保護素子によってなる。
【００３３】
また、本発明の過電圧保護素子は、前記第１の容量素子が、前記第８電極の上に、窒化珪素または酸化珪素よりなる第１絶縁膜が積層され、前記第１絶縁膜の上に前記第２配線が積層されて形成された構造の容量素子であり、前記第２の容量素子が、前記第９電極の上に第２絶縁膜が積層され、前記第２絶縁膜の上に前記第４配線が積層されて形成された構造の容量素子である前記過電圧保護素子によってなる。
【００３４】
また、本発明の過電圧保護素子は、前記第３半導体層の上に、窒化珪素または酸化珪素よりなる第３絶縁膜が積層され、前記第３絶縁膜の上に前記第２配線が積層されて形成された構造の第３の容量素子を有する前記過電圧保護素子によってなる。
【００３５】
また、本発明の過電圧保護素子は、前記第３半導体層の上に、窒化珪素または酸化珪素よりなる第３絶縁膜が積層され、前記第３絶縁膜の上に前記第２配線が積層されて形成された構造の第３の容量素子を有し、前記第７半導体層の上に、窒化珪素または酸化珪素よりなる第４絶縁膜が積層され、前記第４絶縁膜の上に前記第４配線が積層されて形成された構造の第４の容量素子を有する前記過電圧保護素子によってなる。
【発明の効果】
【００３６】
本発明の過電圧保護素子の構成により、小型な過電圧保護素子を提供することができる。
【００３７】
また、本発明の過電圧保護素子の構成により、付加した容量素子の働きで、歪みのより少ない過電圧保護素子を提供することができる。
【発明を実施するための最良の形態】
【００３８】
〔実施の形態１〕
本発明の一実施形態について図１〜図３に基づいて説明すれば、以下の通りである。
【００３９】
図１（ａ）は、本発明の実施形態１に係る過電圧保護素子１の回路図であり、図１（ｂ）は、本発明の実施形態１に係る過電圧保護素子１の平面図であり、図１（ｃ）は、図１（ｂ）の過電圧保護素子１のＡ−Ａ線における横断面図である。
【００４０】
図１（ａ）の回路図において、過電圧保護素子１は、ＮＰＮトランジスタＴｒ１，Ｔｒ２、及びダイオードＤ１を備えている。ダイオードＤ１のカソード、トランジスタＴｒ１のコレクタ、トランジスタＴｒ２のコレクタ及びトランジスタＴｒ２のエミッタは互いに接続され、端子ＶＤＤに接続されている。
【００４１】
トランジスタＴｒ１のベースは、トランジスタＴｒ２のベースに接続されている。ダイオードＤ１のアノード及びトランジスタＴｒ１のエミッタは、接地端子ＧＮＤに接続されている。
【００４２】
図１（ａ）の回路では、端子ＶＤＤと接地端子ＧＮＤとが、過電圧保護を目的とする回路の出力端子となる。
【００４３】
図１（ｂ）の平面図及び図１（ｃ）の横断面図において、過電圧保護素子１は、半導体基板２、素子分離領域（不活性化サブコレクタ領域）１４、サブコレクタ領域１３、Ｔｒ１とＴｒ２のコレクタ電極とＤ１のカソード電極を兼ねた電極３、Ｔｒ１，Ｔｒ２共通のコレクタメサ領域１２、Ｄ１のカソード領域１１、Ｔｒ１，Ｔｒ２共通のベースメサ領域５、Ｄ１のアノード領域４、ベース電極６、Ｄ１のアノード電極１８、Ｔｒ１のエミッタメサ領域７、Ｔｒ２のエミッタメサ領域８、Ｔｒ１のエミッタ電極９、Ｔｒ２のエミッタ電極１０、絶縁膜１５、及び、配線１６，１７を備えている。
【００４４】
上記構成において、サブコレクタ領域１３、およびコレクタメサ領域１２、カソード領域１１が第１導電性の第１半導体層を構成し、電極３が、第１電極を構成し、アノード領域４が、第１導電性に対して反対の導電性である第２導電性の第２半導体層を構成し、アノード電極１８が、第２電極を構成し、ベースメサ領域５が第２導電性の第３半導体層を構成し、ベース電極６が第８電極を構成し、Ｔｒ１のエミッタメサ領域７が、第１導電性の第４半導体層を構成し、Ｔｒ２のエミッタメサ領域８が第１導電性の第５半導体層を構成し、Ｔｒ２のエミッタ電極１０が、第３電極を構成し、Ｔｒ１のエミッタ電極９が、第４電極を構成し、配線１６が第１配線を構成し、配線１７が第２配線を構成している。
【００４５】
図１（ｂ）の長方形で示したＴｒ１のエミッタメサ領域７のベース電極６に対面している一辺Ｌ１を、前記第４半導体層の長辺の１辺とし、図１（ｂ）の長方形で示したＴｒ２のエミッタメサ領域８のベース電極６に対面している一辺Ｌ２を、前記第５半導体層の長辺の１辺とし、上記ベース電極６である第８電極が、その両方に、沿って形成されている第８電極として構成されている。
【００４６】
図１（ｂ）の平面図及び図１（ｃ）の横断面図の過電圧保護素子１は、以下のように製造することができる。
【００４７】
先ず、半導体基板２の上に、不純物濃度の比較的高いＮ型ＧａＡｓのサブコレクタ層をエピタキシャル成長により形成する。半導体基板２としては、例えば半絶縁性ＧａＡｓ（カリウムヒ素）基板が用いられる。
【００４８】
次に、上記サブコレクタ層上に、不純物濃度の比較的低いＮ型ＧａＡｓのコレクタ層兼カソード層をエピタキシャル成長により形成する。上記コレクタ層兼カソード層の上にＰ型ＧａＡｓのベース層兼アノード層をエピタキシャル成長により形成する。
【００４９】
上記ベース層兼アノード層の上にＮ型ＡｌＧａＡｓのエミッタ層をエピタキシャル成長により形成する。その後以下のようにエッチングを行い、半導体層を分離して各素子を作製する。
【００５０】
先ず、上記エミッタ層をエッチングにより分離し、エミッタメサ領域７，８を形成する。
【００５１】
次に、上記ベース層兼アノード層と、コレクタ層兼カソード層とをエッチングにより分離し、ベースメサ領域５、Ｄ１のアノード領域４、コレクタメサ領域１２、カソード領域１１を形成する。通常、Ｔｒ１及びＴｒ２に用いるトランジスタのベース層は薄く形成するため、下層のコレクタ層兼カソード層のエッチングと同じ工程でエッチング加工し、平面的にほぼ同形状のベースメサ領域とコレクタメサ領域を形成する。ダイオード素子では平面的にほぼ同形状のアノード領域とカソード領域を形成されることになる。
【００５２】
次に、サブコレクタ層にイオン注入を行い、導電性をなくした素子分離領域１４を形成し、過電圧保護素子１のサブコレクタ領域１３と外部の回路を分離する。
【００５３】
また、トランジスタ、ダイオードの各電極を以下のように形成する。
【００５４】
先ず、エミッタメサ領域７，８にオーミックコンタクトを行うために、エミッタメサ領域上に、エミッタ電極９，１０をそれぞれ形成する。
【００５５】
次に、ベースメサ領域５にオーミックコンタクトを行うために、ベースメサ領域上にベース電極６を形成する。この工程は、Ｄ１のアノード領域４にオーミックコンタクトを行うためのアノード層上へのアノード電極１８の形成を兼ねる。
【００５６】
次に、サブコレクタ領域１３にオーミックコンタクトを行うためにサブコレクタ領域上に、電極３を形成する。
【００５７】
さらに、絶縁膜１５を上記半導体及び電極の表面に形成する。絶縁膜１５は窒化珪素である。通常、上記オーミックコンタクトを活性化させるため、上記絶縁膜１５を形成後、熱処理を行う。その後、電極３の上、エミッタ電極９，１０の上及びアノード電極１８の上に形成されている絶縁膜１５の一部をエッチングにより除去する。これにより、電極３の一部、エミッタ電極９，１０の一部及びアノード電極１８の一部を露出させる。
【００５８】
そして、電極３の露出した部分と、エミッタ電極１０の露出した部分とを配線１６で電気的に接続する。同様に、エミッタ電極９の露出した部分と、アノード電極１８の露出した部分とを配線１７で電気的に接続する。
【００５９】
このように、過電圧保護素子１では、サブコレクタ領域１３に接続されている素子、即ちダイオードＤ１とトランジスタＴｒ１，Ｔｒ２とは、サブコレクタ領域１３を分離せず、同じサブコレクタ領域１３の中に作成することが出来る。よって素子同士の間隔を狭く出来るので、過電圧保護素子１の占有面積を縮小することが出来、小型化が可能となる。
【００６０】
さらに過電圧保護素子１では、トランジスタＴｒ１及びＴｒ２の、コレクタメサ領域１２及びベースメサ領域５も分離する必要がなく共有化できることも回路の小型化に寄与している。
【００６１】
これらの特徴は、サブコレクタ層から順番にエピタキシャル成長し、あらかじめ必要な導電性・濃度組成の半導体を層状に配置し、メサ構造や、イオン注入によりそれらの半導体層を分離していく製造方法において、図１（ａ）の回路接続と図１（ｂ）（ｃ）の素子の平面構造、断面構造をとることで、回路図上での配線の接続と、物理的な構造の配置が矛盾しないように組み合わせ得たことによるものである。
【００６２】
特に、ダイオードＤ１として、トランジスタを形成するベース層、コレクタ層のＰＮ接合を用いたダイオードを用いることで上記構成を可能にしているのである。
【００６３】
また、上記工程におけるエミッタメサ領域７，８の分離の工程では、場合によってはエミッタ層の一部がベース層上に薄く残される場合もあり、エミッタメサ領域７，８をエミッタ層の一部でつながった構造としてもよい。これは、トランジスタＴｒ１，Ｔｒ２の経時的な特性劣化を防止するためにしばしば用いられる構造である。
【００６４】
但しこの場合、上記のベース層状に薄く残されたエミッタ層の一部は“完全に空乏化する厚み”以下の厚みに設定されるため、電気的にはエミッタメサ領域７，８は分離している。
【００６５】
また、上記工程における、コレクタメサ領域とカソード領域との間には、場合によっては上記のコレクタ層兼カソード層の一部がサブコレクタ層上に薄く残されていてもよい。通常はサブコレクタ領域１３に電極３が低いコンタクト抵抗で接続できるよう、比較的濃度の低い上記コレクタ層兼カソード層をできるだけ除去することが望ましいが、もともとトランジスタＴｒ１，Ｔｒ２のコレクタと、ダイオードＤ１のカソードとはサブコレクタ領域で接続されている。よってコレクタ層の一部がＴｒ１、Ｔｒ２とＤ１と間のサブコレクタ領域上に存在し、導電性を有していても過電圧保護素子１の動作には影響しない。
【００６６】
また、上記半導体層の分離のために、上記工程では、エッチングによるメサ分離構造を用いたが、可能であればイオン注入による分離構造を用いることも可能である。
【００６７】
あるいは、サブコレクタ領域１３を周辺回路と分離するために、イオン注入による導電性をなくした素子分離領域１４を形成したが、エッチングによるメサ分離構造によりサブコレクタ領域１３と周辺回路を分離する構成とすることもできる。
【００６８】
また、上記エミッタ領域の上層部にＩｎＧａＡｓなどの“ノンアロイオーミック構造”としてしばしば使用される構造を持つ場合には、上記エミッタ電極９，１０の作成を省略し、配線１６、１７が直接接触することで、接触部がエミッタ電極９，１０として作用する構成としてもよい。
【００６９】
また、過電圧保護素子１内の各素子の位置として、Ｔｒ１、Ｔｒ２の共通のベースメサ領域５を中央に配置し、Ｄ１及び電極３をその両側に配置し、Ｄ１に近い側にＴｒ１を配置し、電極３に近い側にＴｒ２を配置した、図１に示す構成にすることにより、過電圧保護素子１内での配線層が交差しない。そのため、１層の金属配線層で各素子を図１（a）のごとくに接続可能となる。この構成により、製造工程の簡素化が可能である。
【００７０】
また、過電圧保護素子１の半導体基板２が、ＧａＡｓ半導体のように、溶液によるエッチングによるメサ分離構造で、過電圧保護素子１の構造を作製する場合、メサ構造の斜面がテーパ構造となる方位と、上記斜面が逆テーパ構造となる方位とがある。
【００７１】
通常、逆テーパ構造となる方位の斜面を配線が横切る場合、配線が断線しないように、段差を超えるエアブリッジ構造や、段差を埋めて平坦化するポリイミド等の層間絶縁膜を使用した構造を用いることになる。
【００７２】
本実施の形態においても、逆テーパ構造となる方位の斜面を配線が横切る場合、同様にエアブリッジ構造や、ポリイミド等の層間絶縁膜を使用した構造を用いるべきだが、本発明の構成では接続する配線が少ない（配線１６，１７）ので、逆テーパ構造となる方位の斜面を避けて配線をおこなうことが容易となる別の効果も有している。
【００７３】
例えば、上記に説明した図１の構造の場合、断面Ａ−Ａに平行な斜面が逆テーパ構造となるように配置を選び、テーパ構造となる断面Ａ−Ａに直行する斜面を配線が通過するように素子の配置を選べば、エアブリッジ構造、ポリイミド等の層間絶縁膜などを用いることなく配線１６，１７を形成することが可能であり、図１の過電圧保護素子１を作製できる。
【００７４】
このため、多層配線が可能であるプロセスでは過電圧保護素子１を最下層の配線で接続し、過電圧保護素子１の上を別の金属配線層によってなる配線が通過することが出来る。よって、レイアウトの自由度が大幅に向上する。
【００７５】
過電圧保護素子１は小型であるという利点を有するものの、各ワイヤボンディングパッドからの信号経路等にそれぞれに配置されるので、上記の構成は、過電圧保護素子を配線の下等に配置でき、回路全体の小型化につながり、より好ましい。
【００７６】
また、上記ベース電極６は、外部への接続がないので省略することができる。但し、過電圧保護素子１は、トランジスタＴｒ２のエミッタからトランジスタＴｒ２のベースへ流れるリーク電流（漏れ電流、具体的にはアバランシェ電流、あるいは、ツェナー効果電流）を利用している。
【００７７】
そのため、できるだけリーク電流が少ないうちに過電圧保護機能が作用してそれ以上のリーク電流が流れないようにしないと、リーク電流を流すトランジスタＴｒ２自身が、劣化、あるいは破壊してしまう場合もある。
【００７８】
このことから、トランジスタＴｒ２のエミッタ領域に沿ってベース電極６を配置し、ベース電極６を延長してトランジスタＴｒ１のエミッタ領域に沿って配置することが好ましい。
【００７９】
上記構成により、上記リーク電流の流れる経路の抵抗を小さく出来るので、過電圧保護機能が早く働き、過電圧保護素子１自身の信頼性向上を図ることが出来る。
【００８０】
過電圧保護素子１に用いるエピタキシャル構成では、特にベース層のシート抵抗が高い場合があるので、Ｔｒ１とＴｒ２とのベース間の抵抗を小さくするという目的から、少なくともトランジスタＴｒ１，Ｔｒ２のエミッタ領域の長手方向の一辺に沿った位置にベース電極６を配置することがより好ましい。
【００８１】
図２は、従来の保護構造物を示す図である（特許文献２）。図２（ａ）は従来の保護構造物を示す横断面図であり、図２（ｂ）は従来の他の保護構造物を示す横断面図であり、図２（ｃ）は、図２（ａ）の保護構造物及び図２（ｂ）の保護構造物の回路図である。
【００８２】
図２の保護構造物は、回路構成が図１の過電圧保護素子１と類似しているが、イオン注入で半導体層の導電性を決定して作製されており、過電圧保護素子１とは構造が全く異なっている。これは製造方法に由来する素子作製上の制限が全く異なるためである。
【００８３】
本実施の形態１の過電圧保護素子１と図２の保護構造物とでは、素子作製上の制限が全く異なる。このため、同一の素子構成をとることは不可能であり、素子の小型化、端子の共有の仕方等の技術的発想は全く異なったものとなる。
【００８４】
図３は、図１（ａ）の回路のシミュレーション結果を示すグラフである。シミュレーションは以下の要領で行った。
【００８５】
負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Ｖｉｎ＿ｍａｘが高くなる入力電圧信号Ｖｉｎを入力されるよう回路を構成し、上記負荷回路に並列に、端子ＶＤＤを正電圧側となるように図１（ａ）の回路を接続した。
【００８６】
上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図１（ａ）のＧＮＤを接続した。また、入力電圧信号Ｖｉｎ及び出力電圧信号Ｖｏｕｔの周波数は２．５ＧＨｚ（ギガヘルツ）とした。
【００８７】
図３は、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘを横軸に、端子ＶＤＤに発生する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘを左の縦軸（縦軸Ｙ１）に、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘに対する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘの比Ｒを右の縦軸（縦軸Ｙ２）に示したグラフである。
【００８８】
また、横軸の負側には、上記と同じ接続において、図１（a）のＶｉｎの極性を逆にした信号、つまり、徐々に最小値Ｖｉｎ＿ｍｉｎが低くなる入力電圧信号Ｖｉｎを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Ｖｉｎ＿ｍａｘに変わって、最小値Ｖｉｎ＿ｍｉｎとし、同様に、グラフ縦軸の最大値Ｖｏｕｔ＿ｍａｘは、最小値Ｖｏｕｔ＿ｍｉｎとして、グラフに記入している。また、この場合、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【００８９】
図３のグラフでは、過電圧保護素子１が動作し始める１０．７Ｖ（ボルト）まで（シミュレーション結果では１１．５Ｖ付近まで）、最大値Ｖｏｕｔ＿ｍａｘは最大値Ｖｉｎ＿ｍａｘに応じて増加しており、出力電圧信号Ｖｏｕｔが歪んでいないことが分かる。
【００９０】
本発明の実施形態に係る過電圧保護素子１は、高い線形増幅特性が要求されるワイヤレスＬＡＮ等のＯＦＤＭ変調を増幅する増幅アンプの入出力回路に接続すると好適である。
【００９１】
上述した１０．７Ｖという数値は、シミュレーションにおいてトランジスタＴｒ２として用いたＧａＡｓバイポーラトランジスタの逆方向耐圧（エミッタからベースへ印加する電圧の最大値）を９．５Ｖ、トランジスタＴｒ１のコレクタ電流が導通する時のベース−エミッタ間電圧を１．２Ｖとした場合の数値である。
【００９２】
即ち、高周波信号が伝送される配線に過電圧保護素子１を接続しても、想定した過電圧保護電圧１０．７Ｖ以下の出力電圧信号Ｖｏｕｔにおいて、歪が非常に少ないこととなる。なお、過電圧保護素子１は、通常の回路動作では、逆方向へ電圧が印加される、即ち、端子ＶＤＤに対してＧＮＤに相対的に正電圧が印加されることを想定しておらず、最大値がダイオードＤ１の順方向耐圧以上である電圧の信号が入力されると、過電圧保護機能が働き、出力される信号の波形が歪むこととなる。ダイオードＤ１がＧａＡｓダイオードの場合、ダイオードＤ１の順方向耐圧はおおよそ１．２Ｖとなる。
【００９３】
図３を、従来技術の構成のシミュレーション結果である図１３と比べると、従来技術の構成では、８Ｖ付近から比Ｒが低下し幾分線形成が劣化してきていることが読み取れる。一方、図３ではそのような線形性の劣化は見られない。この線形性が良好な特性が何に起因するのかは現在わかっていないが、本実施の形態の構成は、上記のように小型化が可能であると同時に、少なくとも従来技術の構成と同等以上に線形性に優れた構成であることがわかった。
【００９４】
〔実施の形態２〕
本発明の他の実施形態について図４及び図５に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９５】
図４（ａ）は、本発明の実施形態２に係る過電圧保護素子２１の回路図であり、図２（ｂ）は、本発明の実施形態２に係る過電圧保護素子２１の平面図であり、図４（ｃ）は、図４（ｂ）の過電圧保護素子１のＡ−Ａ線における横断面図である。
【００９６】
図４（ａ）の回路図において、過電圧保護素子２１は、ＮＰＮトランジスタＴｒ３，Ｔｒ４、及びダイオードＤ２をさらに備えている。ダイオードＤ１のカソード、トランジスタＴｒ１のコレクタ、トランジスタＴｒ２のコレクタ及びトランジスタＴｒ２のエミッタ、並びにダイオードＤ２のカソード、トランジスタＴｒ４のコレクタ、トランジスタＴｒ３のコレクタ及びトランジスタＴｒ３のエミッタは、互いに接続されている。
【００９７】
トランジスタＴｒ３のベースは、トランジスタＴｒ４のベースに接続されている。ダイオードＤ２のアノード及びトランジスタＴｒ４のエミッタは、端子ＶＤＤに接続されている。
【００９８】
図４（ｂ）の平面図及び図４（ｃ）の横断面図において、過電圧保護素子２１は、半導体基板２、素子分離領域（不活性化サブコレクタ領域）１４、サブコレクタ領域１３、Ｔｒ１とＴｒ２とＴｒ３とＴｒ４のコレクタ電極とＤ１とＤ２のカソード電極、を兼ねた電極３、Ｔｒ３，Ｔｒ４共通のコレクタメサ領域３２、Ｄ２のカソード領域３１、Ｔｒ３，Ｔｒ４共通のベースメサ領域２５、Ｄ２のアノード領域２４、第２のベース電極２６、Ｄ２のアノード電極３８、Ｔｒ４のエミッタメサ領域２７、Ｔｒ３のエミッタメサ領域２８、Ｔｒ４のエミッタ電極２９、Ｔｒ３のエミッタ電極３０、配線３６，３７を更に備えている。
【００９９】
上記構成において、サブコレクタ領域１３が第１導電性の第１半導体層を構成し、電極３が、第１電極を構成し、アノード領域２４が、第６半導体層を構成し、アノード電極３８が、第５電極を構成し、ベースメサ領域２５が第７半導体層を構成し、第２のベース電極２６が第９電極を構成し、Ｔｒ４のエミッタメサ領域２７が、第８半導体層を構成し、Ｔｒ３のエミッタメサ領域２８が、第９半導体層を構成し、Ｔｒ３のエミッタ電極３０が、第６電極を構成し、Ｔｒ４のエミッタ電極２９が、第７電極を構成し、配線３６が第３配線を構成し、配線３７が第４配線を構成している。
【０１００】
また、図４（ｂ）の長方形で示したＴｒ４のエミッタメサ領域２７の第２のベース電極２６に対面している一辺Ｌ３を、前記第８半導体層の長辺の１辺とし、図４（ｂ）の長方形で示したＴｒ３のエミッタメサ領域２８のベース電極６に対面している一辺Ｌ４を、前記第９半導体層の長辺の１辺とし、上記第２のベース電極２６である第９電極が、その両方に、沿って形成されている第９電極として構成されている。
【０１０１】
図４（ｂ）の平面図及び図４（ｃ）の横断面図の過電圧保護素子２１は、以下のように製造することができる。
【０１０２】
先ず、半導体基板２の上に、不純物濃度の比較的高いＮ型ＧａＡｓのサブコレクタ層をエピタキシャル成長により形成する。
【０１０３】
次に、上記サブコレクタ層上に、不純物濃度の比較的低いＮ型ＧａＡｓのコレクタ層兼カソード層をエピタキシャル成長により形成する。上記コレクタ層兼カソード層の上にＰ型ＧａＡｓのベース層兼アノード層をエピタキシャル成長により形成する。
【０１０４】
上記ベース層兼アノード層の上にＮ型ＡｌＧａＡｓのエミッタ層をエピタキシャル成長により形成する。その後以下のようにエッチングを行い、半導体層を分離して各素子を作製する。
【０１０５】
先ず、上記エミッタ層をエッチングにより分離し、エミッタメサ領域７，８，２７，２８を形成する。
【０１０６】
次に、上記ベース層兼アノード層と、コレクタ層兼カソード層とをエッチングにより分離し、ベースメサ領域５，２５、Ｄ１のアノード領域４、Ｄ２のアノード領域２４、コレクタメサ領域１２，３２、及びカソード領域１１，３１を形成する。通常、Ｔｒ１及びＴｒ２に用いるトランジスタのベース層は薄く形成するため、下層のコレクタ層兼カソード層のエッチングと同じ工程でエッチング加工し、平面的にほぼ同形状のベースメサ領域とコレクタメサ領域を形成する。ダイオード素子では平面的にほぼ同形状のアノード領域とカソード領域を形成されることになる。
【０１０７】
次に、サブコレクタ層にイオン注入を行い、導電性をなくした素子分離領域１４を形成し、過電圧保護素子２１のサブコレクタ領域１３と外部の回路を分離する。
【０１０８】
また、トランジスタ、ダイオードの各電極を以下のように形成する。
【０１０９】
先ず、エミッタメサ領域７，８，２７，２８にオーミックコンタクトを行うために、エミッタメサ領域上に、エミッタ電極９，１０，２９，３０をそれぞれ形成する。
【０１１０】
次に、ベースメサ領域５，２５にオーミックコンタクトを行うために、ベースメサ領域上にベース電極６，２６を形成する。この工程は、Ｄ１のアノード領域４にオーミックコンタクトを行うためのアノード層上へのアノード電極１８の形成、及びＤ２のアノード領域２４にオーミックコンタクトを行うためのアノード層上へのアノード電極３８の形成を兼ねる。
【０１１１】
次に、サブコレクタ領域１３にオーミックコンタクトを行うためにサブコレクタ領域上に、電極３を形成する。
【０１１２】
さらに、絶縁膜１５を上記半導体及び電極の表面に形成する。絶縁膜１５は窒化珪素である。通常、上記オーミックコンタクトを活性化させるため、上記絶縁膜１５を形成後、熱処理を行う。その後、電極３の上、エミッタ電極９，１０，２９，３０の上及びアノード電極１８，３８の上に形成されている絶縁膜１５の一部をエッチングにより除去する。これにより、電極３の一部、エミッタ電極９，１０，２９，３０の一部及びアノード電極１８，３８の一部を露出させる。
【０１１３】
そして、電極３の露出した部分と、エミッタ電極１０，３０の露出した部分とを配線３６で電気的に接続する。同様に、エミッタ電極９の露出した部分と、アノード電極１８の露出した部分とを配線１７で電気的に接続し、エミッタ電極２９の露出した部分と、アノード電極３８の露出した部分とを配線３７で電気的に接続する。
【０１１４】
過電圧保護素子２１は、電極３とサブコレクタ領域１３とを共有した形で、実施の形態１で示した過電圧保護回路を、２個逆方向に直列に接続された構成となっている。そして、本実施の形態に示す構成では、その場合においても、全ての半導体素子でサブコレクタ領域１３と電極３とを共有した構成となっているので、素子間隔を最小限として構成でき、小型化が可能となる。
【０１１５】
図５は、図４（ａ）の回路のシミュレーション結果を示すグラフである。シミュレーションは以下の要領で行った。
【０１１６】
負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Ｖｉｎ＿ｍａｘが高くなる入力電圧信号Ｖｉｎを入力されるよう回路を構成し、上記負荷回路に並列に、端子ＶＤＤを正電圧側となるように図４（ａ）の回路を接続した。上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図４（ａ）のＧＮＤを接続した。また、入力電圧信号Ｖｉｎ及び出力電圧信号Ｖｏｕｔの周波数は２．５ＧＨｚ（ギガヘルツ）とした。
【０１１７】
この場合、トランジスタＴｒ２の逆方向耐圧（エミッタからベースへ印加する電圧の最大値）と、トランジスタＴｒ１のコレクタ電流が導通する時のベース−エミッタ間電圧と、ダイオードＤ２の順方向耐圧の和の電圧である第１の和の電圧以上の電圧が、配線３７に印加された場合、過電圧保護作用が働く。
【０１１８】
さらに、トランジスタＴｒ３の逆方向耐圧（エミッタからベースへ印加する電圧の最大値）と、トランジスタＴｒ４のコレクタ電流が導通する時のベース−エミッタ間電圧と、ダイオードＤ１の順方向耐圧の和の電圧である第２の和の極性を反転した極性反転電圧以下の電圧が、配線３７に印加された場合、過電圧保護作用が働く。
【０１１９】
図５は、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘを横軸に、端子ＶＤＤに発生する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘを左の縦軸（縦軸Ｙ１）に、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘに対する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘの比Ｒを右の縦軸（縦軸Ｙ２）に示したグラフである。
【０１２０】
また、横軸の負側には、上記と同じ接続において、図４（a）のＶｉｎの極性を逆にした信号、つまり、徐々に最小値Ｖｉｎ＿ｍｉｎが低くなる入力電圧信号Ｖｉｎを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Ｖｉｎ＿ｍａｘに変わって、最小値Ｖｉｎ＿ｍｉｎとし、同様に、グラフ縦軸の最大値Ｖｏｕｔ＿ｍａｘは、最小値Ｖｏｕｔ＿ｍｉｎとして、グラフに記入している。また、この場合、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【０１２１】
図３及び図１３と異なり、逆方向、即ち最小値Ｖｉｎ＿ｍｉｎ＜０においても−１１．５Ｖ付近まで信号が歪んでいないことが分かる。
【０１２２】
つまり、前記第２の和の電圧以上前記第１の和の電圧以下の電圧が配線３７に入力された場合には、前記系の出力電圧信号はほとんど歪まない。
【０１２３】
このように、過電圧保護素子２１は、単一のサブコレクタ領域１３に非常に小型に形成しているにもかかわらず、入力電圧信号Ｖｉｎの正逆両方向において高い耐圧を有する過電圧保護素子である。
【０１２４】
ＮＰＮトランジスタで構成した増幅回路の場合、増幅トランジスタのコレクタ端子から、電圧信号を直接出力する場合、出力信号は、基本的には正の電圧信号となるが、出力整合回路を経由して出力する場合は、負の電圧信号が出力される場合もある。過電圧保護素子２１は、入力電圧信号Ｖｉｎの正逆両方向において高い耐圧を有するため、上述したような増幅回路の出力整合回路に接続する過電圧保護素子に特に適している。
【０１２５】
また、実施の形態１で示した構成で、配線１６，１７の２系統の配線を用いていたこと比べ実施の形態２では、配線１７，３６，３７の３系統を用いているが、素子構造が単純であり、図４（ｂ）に示すように配線１７，３６，３７が交差しないように配置することが可能な特徴は同じである。また、そのため、配線層を１層で行うことが可能な特徴も同じである。また、逆テーパの素子段差斜面を回避して配線を行うことができる。たとえば、図４（ｂ）の構成であれば、実施の形態１と同様に、断面Ａ−Ａに平行な斜面が逆テーパとなるように配置を選び、テーパ構造となる断面Ａ−Ａに直行する斜面を配線が通過するように素子の配置を選べばよい。
【０１２６】
特に、整合回路は、整合回路自身による高周波信号の減衰を避けるために、多層配線のうち通常配線厚みを厚く設定する上層配線で配線を行うことが多い。そのため、本実施の形態に示す構成は、一層の下層配線のみで構成することができ、出力整合回路の配線の下部に形成しやすい特徴を有している。出力整合回路の配線の下部に形成することで回路全体の更なる小型化が可能となる。
【０１２７】
〔実施の形態３〕
本発明の他の実施形態について図１、図６、図８及び図９に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１２８】
本実施の形態の過電圧保護素子は、図１（ａ）の過電圧保護素子１において破線で表示されたキャパシタＣ１をさらに備えている。トランジスタＴｒ１のベースは、トランジスタＴｒ２のベース及びキャパシタＣ１の一端に接続されており、ダイオードＤ１のアノード、トランジスタＴｒ１のエミッタ及びキャパシタＣ１の他端は、接地端子ＧＮＤに接続されている。
【０１２９】
ここで、図１（ａ）のキャパシタＣ１が第１の容量素子を構成している。
【０１３０】
図６は、キャパシタＣ１を備えている図１（ａ）の回路のシミュレーション結果を示すグラフである。キャパシタＣ１の容量は０．５ｐＦ（ピコファラド）とした。
【０１３１】
シミュレーションは、キャパシタＣ１があること以外は、実施の形態１と同様の要領で行い、同様にグラフ化した。ただし、実施の形態１の過電圧保護素子１は、キャパシタＣ１を備えない場合でも歪が比較的少ないため、特性の差がわかりにくい。このため、図６では、比Ｒをデシベルで示し、電力通過損失としている。比Ｒは電圧の比であるため、１０を底とする常用対数をとり、ｌｏｇ１０Ｒとし、２０を掛けて２０ｌｏｇ１０Ｒ〔ｄＢ〕としている。
【０１３２】
また、図６では、キャパシタを除いている時（実施の形態２）の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。
【０１３３】
図６では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりも０．０５ｄＢ〜０．１ｄＢ程度電力通過損失が低減していると共に、Ｖｉｎ＿ｍａｘの増加に伴う電力通過損失の変化が少ない。ＷＬＡＮ（Wireless Local Area Network）等の線形性増幅器では、回路全体の歪が０．２ｄＢ〜０．３ｄＢ程度変化することにより特性の劣化が生じ始める。このため、本来増幅を行わない過電圧保護素子が有する０．１ｄＢの歪は無視できない。
【０１３４】
そのため、キャパシタＣ１を備える実施の形態３の過電圧保護素子は、特に上記のような線形性増幅器により適した過電圧保護素子として利用することが出来る。
【０１３５】
以下、キャパシタＣ１を追加した場合の線形性が向上する理由に関して説明する。
【０１３６】
図１（ａ）の回路であれば、トランジスタＴｒ１のコレクタ−ベース間容量、トランジスタＴｒ２のコレクタ−ベース間容量、及びトランジスタＴｒ２のエミッタ−ベース間容量により、端子ＶＤＤとトランジスタＴｒ１のベース端子との間に寄生容量が存在している。
【０１３７】
この寄生容量は、端子ＶＤＤに電圧が印加されると、トランジスタＴｒ２のベース−エミッタ間の電圧が逆方向リーク電圧に到達する前に、トランジスタＴｒ１のベース端子に過渡的な電流を供給し、ＮＰＮトランジスタＴｒ１のベース電位を引き上げる作用を有する。このため、トランジスタＴｒ１のコレクタ−エミッタ間がわずかに導通する。この導通により損失が生じていると考えられる。
【０１３８】
キャパシタＣ１を追加することにより、上記寄生容量による電流を端子ＧＮＤへ流すことが可能となる。このため、キャパシタＣ１の容量値は、上記寄生容量と略同一の値以上、好ましくは上記寄生容量の約２倍の容量値に設定することが好ましい。実施の形態１，２では、上記寄生容量が約０．２５ｐＦであったため、キャパシタＣ１の容量値を０．５ｐＦとした。
【０１３９】
なお、キャパシタＣ１の容量値があまりに大きいと、過電圧パルスに対する応答が遅くなるが、想定される過電圧パルスの幅は、時間にして数十ｎｓｅｃ（ナノ秒）程度である。このため、入出力される信号の周波数が数ＧＨｚ以上であれば、過電圧保護素子１は問題なく使用できる。
【０１４０】
図１（ａ）のキャパシタＣ１は、図８の過電圧保護素子４１に示されるように、トランジスタの外の領域またはダイオードの外の領域に作製することが出来る。
【０１４１】
過電圧保護素子４１は、図１の過電圧保護素子１から配線１７を配線４７に変更し、配線４７は、エミッタ電極９の露出した部分と、アノード電極１８の露出した部分とを電気的に接続すると共に、ベース電極６に接続されたキャパシタ電極５０との間に絶縁膜５１を設けて、配線４７、キャパシタ電極５０及び絶縁膜５１によりキャパシタＣ１が形成している。なお、配線４７とキャパシタ電極５０が、絶縁膜５１以外の部分で重なっている部分は、図示しない絶縁構造（たとえばエアブリッジ構造）で絶縁分離されているものとする。
【０１４２】
または、図１（ａ）のキャパシタＣ１は、図９の過電圧保護素子６１に示されるように、トランジスタ領域内に配線間容量として作製することが出来る。
【０１４３】
過電圧保護素子６１は、図１の過電圧保護素子１から、配線１７を配線６７に変更し、配線６７は、エミッタ電極９の露出した部分と、アノード電極１８の露出した部分とを電気的に接続すると共に、ベース電極６と配線６７との間の領域７１に絶縁膜１５を挟み、ベース電極６、絶縁膜１５、配線６７をこの順番で重ねて配置することにより、配線間容量を作製している。同様に、ベースメサ領域５と配線６７との間の領域７２に絶縁膜１５を挟み、ベースメサ領域５、絶縁膜１５、配線６７をこの順番で重ねて配置することにより、配線間容量を作製している。
【０１４４】
つまり、図８の配線４７、キャパシタ電極５０及び絶縁膜５１により形成される外部容量が第１の容量素子を構成し、図９のベース電極６、配線６７により上下に挟まれた部分の絶縁膜１５が、窒化珪素または酸化珪素よりなる第１絶縁膜を構成し、図９のベースメサ領域５、配線６７により上下に挟まれた部分の絶縁膜１５が、窒化珪素または酸化珪素よりなる第３絶縁膜を構成している。
【０１４５】
本発明の各実施形態に係るエピタキシャル層では、一般的にベースメサ領域５，２５が比較的シート抵抗が高い。このため、ベースメサ領域５と配線１７との間に配線容量を作製するよりも、ベース電極６と配線１７との間に配線容量を作製する構成の方が、構成した配線容量に直列に接続する形で含まれる寄生抵抗は小さくなる。よって、より小さい容量値で線形性を向上することが可能となる。
【０１４６】
なお、上述した各容量、即ち図８の配線４７、キャパシタ電極５０及び絶縁膜５１により形成される外部容量、図９のベース電極６、絶縁膜１５、配線６７により形成される配線間容量、及び図９のベースメサ領域５、絶縁膜１５、配線６７により形成される配線間容量は、単独で用いても良く、組み合わせて用いてもよい。過電圧保護素子全体の占有面積を縮小するためには、出来るだけ配線間容量を使用し、不足分を外部容量で補うことが好ましい。
【０１４７】
上記記載において、絶縁膜１５が窒化珪素または酸化珪素よりなることを述べたが、絶縁膜５１も同様に、窒化珪素または酸化珪素を用いてもよい。特に絶縁膜５１として窒化珪素または酸化珪素を用いることにより、各素子の保護膜として機能すると同時に比較的薄く形成されるため、各容量（配線間容量または外部容量）の耐圧及び前記各容量の容量値を大きくすることが出来る。
【０１４８】
〔実施の形態４〕
本発明の他の実施形態について図４、図７に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態２、及び前記実施の形態３と同じである。また、説明の便宜上、前記実施の形態１、前記実施の形態２、及び前記実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１４９】
本実施の形態の過電圧保護素子は、図４（ａ）の過電圧保護素子２１において破線で表示されたキャパシタＣ１，Ｃ２をさらに備えている。トランジスタＴｒ３のベースは、トランジスタＴｒ４のベース及びキャパシタＣ２の一端に接続されている。ダイオードＤ２のアノード、トランジスタＴｒ４のエミッタ及びキャパシタＣ２の他端は、端子ＶＤＤに接続されている。
【０１５０】
ここで、図４（ａ）のキャパシタＣ１が第１の容量素子を構成し、図４（ａ）のキャパシタＣ２が第２の容量素子を構成している。
【０１５１】
図４（ａ）のキャパシタＣ１，Ｃ２は、図８に示される過電圧保護素子４１と同様に、トランジスタの外の領域またはダイオードの外の領域に作製することが出来る。図示しないが、例えば、図８の過電圧保護素子４１を、サブコレクタ領域１３と電極３とを共有化させて２個形成し、２個の過電圧保護素子を逆方向に直列に接続することで構成する。
【０１５２】
または、図４（ａ）のキャパシタＣ１、Ｃ２は、図９に示される過電圧保護素子６１と同様に、トランジスタ領域内に配線間容量として作製することが出来る。同様に図９に示す過電圧保護素子６１を、サブコレクタ領域１３と電極３とを共有化させて２個形成し、２個の過電圧保護素子を逆方向に直列に接続することで構成することができる。
【０１５３】
このとき、図８の配線４７、キャパシタ電極５０及び絶縁膜５１により形成される外部容量が第１の容量素子を構成し、逆方向に直列に接続されたもう一つの過電圧保護素子において、第１の容量素子と同様に配線４７、キャパシタ電極５０及び絶縁膜５１により形成される外部容量が第２の容量素子を構成する。
【０１５４】
図９のベース電極６、配線６７により上下に挟まれた部分の絶縁膜１５が、窒化珪素または酸化珪素よりなる第１絶縁膜を構成し、上記ベース電極６、配線６７及び第１絶縁膜によって第１の容量素子が構成される。また、逆方向に直列に接続されたもう一つの過電圧保護素子におけるベース電極６、配線６７により上下に挟まれた部分の絶縁膜が、窒化珪素または酸化珪素よりなる第２絶縁膜を構成し、同様に第３の容量素子を構成する。
【０１５５】
あるいはまた、図９のベースメサ領域５、配線６７により上下に挟まれた部分の絶縁膜１５が、窒化珪素または酸化珪素よりなる第３絶縁膜を構成し、上記ベースメサ領域５、配線６７及び第３絶縁膜によって第２の容量素子が構成される。また、逆方向に直列に接続されたもうひとつの過電圧保護素子におけるベースメサ領域５、配線６７により上下に挟まれた部分の絶縁膜１５が、窒化珪素または酸化珪素よりなる第４絶縁膜を構成し、同様に第４の容量素子を構成する。
【０１５６】
図７は、キャパシタＣ１，Ｃ２を備えている図４（ａ）の回路のシミュレーション結果を示すグラフである。キャパシタＣ１，Ｃ２の容量はそれぞれ０．５ｐＦ（ピコファラド）とした。
【０１５７】
シミュレーションは、キャパシタＣ１，Ｃ２があること以外は、実施の形態２と同様の要領で行い、同様にグラフ化した。ただし、実施の形態３の場合と同様に、特性の差をわかりやすくするために比Ｒをデシベル（２０ｌｏｇ１０Ｒ〔ｄＢ〕）で示し、電力通過損失としている。
【０１５８】
また、図７では、キャパシタを除いている時（実施の形態２）の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。
【０１５９】
図７では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりも０．０５ｄＢ〜０．１ｄＢ程度電力通過損失が低減すると共に、Ｖｉｎ＿Ｍａｘの増加に伴う、電力通過損失の変化が減少しており、キャパシタＣ１，Ｃ２を備える実施の形態４の過電圧保護素子は、線形性増幅器により適した過電圧保護素子として利用することが出来る。
【０１６０】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１６１】
本発明の過電圧保護素子は、小型で高周波信号の歪が少ないので、ワイヤレスＬＡＮ等のＯＦＤＭ変調を増幅する増幅アンプの入出力回路に接続すると好適である。
【図面の簡単な説明】
【０１６２】
【図１】（ａ）は本発明の実施形態に係る過電圧保護素子の回路図であり、（ｂ）は本発明の実施形態に係る過電圧保護素子の平面図であり、（ｃ）は（ｂ）の過電圧保護素子の横断面図である。
【図２】（ａ）は従来の保護構造物を示す横断面図であり、（ｂ）は従来の他の保護構造物を示す横断面図であり、（ｃ）は、（ａ）の保護構造物及び（ｂ）の保護構造物の回路図である。
【図３】キャパシタを除いた図１（ａ）の回路のシミュレーション結果を示すグラフである。
【図４】（ａ）は本発明の他の実施形態に係る過電圧保護素子の回路図であり、（ｂ）は本発明の他の実施形態に係る過電圧保護素子の平面図であり、（ｃ）は（ｂ）の過電圧保護素子の横断面図である。
【図５】キャパシタを除いた図４（ａ）の回路のシミュレーション結果を示すグラフである。
【図６】キャパシタを備えた図１（ａ）の回路のシミュレーション結果を示すグラフである。
【図７】キャパシタを備えた図４（ａ）の回路のシミュレーション結果を示すグラフである。
【図８】本発明のさらに別の実施形態に係る、キャパシタを備えた過電圧保護素子の平面図である。
【図９】本発明のさらに別の実施形態に係る、キャパシタを備えた過電圧保護素子の平面図である。
【図１０】従来の過電圧保護回路の平面図である。
【図１１】従来の他の過電圧保護回路の回路図である。
【図１２】負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、徐々に最大値が高くなる入力電圧信号を入力する回路のシミュレーション結果を示したグラフである。
【図１３】入力電圧信号の最大値を横軸に、図１０の回路の出力端子に発生する電圧を左の縦軸に、入力電圧信号の最大値と図１０の回路の出力端子に発生する電圧との比を右の縦軸に示したグラフである。
【符号の説明】
【０１６３】
１，２１，４１，６１  過電圧保護素子
２  半導体基板
３  電極（第１電極）
４  アノード領域（第２半導体層）
５  ベースメサ領域（第３半導体層）
６  ベース電極（第８電極）
７  エミッタメサ領域（第４半導体層）
８  エミッタメサ領域（第５半導体層）
９  エミッタ電極（第４電極）
１０  エミッタ電極（第３電極）
１１  カソード領域
１２  コレクタメサ領域
１３  サブコレクタ領域（第１半導体層）
１４  素子分離領域
１５，５１  絶縁膜（第１絶縁膜〜第６絶縁膜）
１６  配線（第１配線、出力端子）
１７  配線（第２配線、出力端子）
１８  アノード電極（第２電極）
２４  アノード領域（第６半導体層）
２５  ベースメサ領域（第７半導体層）
２６  第２のベース電極（第９電極）
２７  エミッタメサ領域（第８半導体層）
２８  エミッタメサ領域（第９半導体層）
２９  エミッタ電極（第７電極）
３０  エミッタ電極（第６電極）
３１  カソード領域
３２  コレクタメサ領域
３６  配線（第３配線）
３７  配線（第４配線、出力端子）
３８  アノード電極（第５電極）
４７，６７  配線
５０  キャパシタ電極（第１容量用電極、第２容量用電極）
７１，７２  領域
Ｃ１，Ｃ２  キャパシタ
Ｄ１  ダイオード（第１のダイオード）
Ｄ２  ダイオード
Ｌ１，Ｌ２，Ｌ３，Ｌ４  エミッタ層の長辺の１辺
ＧＮＤ，ＶＤＤ  端子
Ｔｒ１  ＮＰＮトランジスタ（第１のトランジスタ）
Ｔｒ２  ＮＰＮトランジスタ（第２のトランジスタ）
Ｔｒ３，Ｔｒ４  ＮＰＮトランジスタ
Ｖｉｎ  入力電圧信号
Ｖｏｕｔ  出力電圧信号
【図１】
2010135626.tif 000003
【図２】
2010135626.tif 000004
【図３】
2010135626.tif 000005
【図４】
2010135626.tif 000006
【図５】
2010135626.tif 000007
【図６】
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【図７】
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【図８】
2010135626.tif 000010
【図９】
2010135626.tif 000011
【図１０】
2010135626.tif 000012
【図１１】
2010135626.tif 000013
【図１２】
2010135626.tif 000014
【図１３】
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