(57)【要約】【課題】２つの容量素子の容量の相対値が設計値から大きくずれることを抑制する。【解決手段】第１容量素子２００及び第２容量素子３００は、同一層に形成されている。平面視において、第１容量素子２００の中心を通る直線（例えば図１における点線）に沿ってみた場合に、第１容量素子２００及び第２容量素子３００は互いに交互に位置する平面形状を有している。第１容量素子２００及び第２容量素子３００は、それぞれ一つの容量素子であり、複数の容量素子を配線によって並列に接続した容量素子ではない。【選択図】図１
2010135530.tif 000002
【特許請求の範囲】
【請求項１】
第１容量素子と、
前記第１容量素子と同一層に形成された第２容量素子と、
を備え、
前記第１容量素子及び前記第２容量素子は、平面視において、前記第１容量素子の中心を通る直線に沿ってみた場合に、互いに交互に位置する平面形状を有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１容量素子及び前記第２容量素子は、それぞれ一つの容量素子である半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１容量素子及び前記第２容量素子は、平面積が同一である半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記第２容量素子は、前記第１容量素子を囲んでいる半導体装置。
【請求項５】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記第１容量素子及び前記第２容量素子は、平面形状が渦巻き形状であり、
前記第１容量素子の間を、前記第２容量素子が延伸している半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記第１容量素子及び前記第２容量素子は、ＭＯＳ型容量素子である半導体装置。
【請求項７】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記第１容量素子及び前記第２容量素子は、配線間容量素子である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
アナログ回路を有する半導体装置には、容量素子が使用されることがある。容量素子としては、ＭＯＳ型容量素子、ＭＩＭ（Metal-Insulator-Metal）型容量素子（例えば特許文献１，２，４）、及び配線間容量素子（例えば特許文献３）などがある。
【特許文献１】特開平９−１８６２９２号公報
【特許文献２】特開２００５−３４０５１８号公報
【特許文献３】特開２００６−１７９６２０号公報
【特許文献４】特開昭６０−１４４９６０号公報
【特許文献５】実開平６−５２１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置には、容量の相対値に精度が求められる２つの容量素子が使用されることがある。しかし、半導体装置の製造プロセスにおいては面内ばらつきが生じることが一般的である。このため、２つの容量素子の容量の相対値が設計値から大きくずれることがあった。
【課題を解決するための手段】
【０００４】
本発明によれば、第１容量素子と、
前記第１容量素子と同一層に形成された第２容量素子と、
を備え、
前記第１容量素子及び前記第２容量素子は、平面視において、前記第１容量素子の中心を通る直線に沿ってみた場合に、互いに交互に位置する平面形状を有している半導体装置が提供される。
【０００５】
半導体装置の製造プロセスにおいて面内ばらつきが生じる場合、この面内ばらつきには方向性があり、ある直線に沿ってみた場合には、その直線に沿って例えば膜厚や溝等が基準値から厚く（深く）なるという傾向がある。しかし本発明によれば、第１容量素子及び第２容量素子は、第１容量素子の中心を通る直線に沿ってみた場合に、互いに交互に位置している。このため、基準値からのずれの積算値が第１容量素子及び第２容量素子の何れの一方のみで大きくなることを抑制できる。従って、第１容量素子及び第２容量素子の容量の相対値が設計値から大きくずれることを抑制できる。
【発明の効果】
【０００６】
本発明によれば、２つの容量素子の容量の相対値が設計値から大きくずれることを抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の平面図であり、図２は図１のＡ−Ａ´断面図である。この半導体装置は、第１容量素子２００及び第２容量素子３００を有する。第１容量素子２００及び第２容量素子３００は、同一層に形成されている。平面視において、第１容量素子２００の中心を通る直線（例えば図１における点線）に沿ってみた場合に、第１容量素子２００及び第２容量素子３００は互いに交互に位置する平面形状を有している。第１容量素子２００及び第２容量素子３００は、それぞれ一つの容量素子であり、複数の容量素子を配線によって並列に接続した容量素子ではない。
【０００９】
本実施形態において、第１容量素子２００及び第２容量素子３００はＭＯＳ型容量素子であり、基板１００（例えばシリコン基板）に形成されている。第１容量素子２００及び第２容量素子３００は、平面積が同一であり、容量も同一である。本図に示す例において、第２容量素子３００は第１容量素子２００を囲んでいる。
【００１０】
具体的には、第１容量素子２００のゲート電極２１０の平面形状は正方形である。第２容量素子３００のゲート電極３１０は、第１容量素子２００より一辺が長い正方形の中心に、第１容量素子２００より一辺が長い正方形の開口を設けた形状を有している。
【００１１】
図２に示すＡ−Ａ´断面で見た場合に、第２容量素子３００（ゲート電極３１０及びゲート絶縁膜３１２）、第１容量素子２００（ゲート電極２１０及びゲート絶縁膜２１２）、並びに第２容量素子３００（ゲート電極３１０及びゲート絶縁膜３１２）の順に交互に位置している。ゲート電極２１０，３１０の側壁はサイドウォール４１０で被覆されている。そして第１容量素子２００と第２容量素子３００が形成されている素子領域は素子分離膜１１０によって囲まれており、他から分離されている。
【００１２】
第２容量素子３００の周囲に位置する基板１００には、不純物領域４００が形成されている。不純物領域４００とゲート電極２１０の間に電圧を印加することにより、第１容量素子２００に電荷が蓄積され、不純物領域４００とゲート電極３１０の間に電圧を印加することにより、第２容量素子３００に電荷が蓄積される。
【００１３】
次に、本実施形態における作用及び効果について説明する。半導体装置の製造プロセスにおいて、ゲート絶縁膜３１２の膜厚には面内ばらつきが生じやすい。この面内ばらつきには方向性があり、例えば第１容量素子２００の中心を通る直線に沿ってみた場合に、この直線に沿って膜厚が厚く（又は薄く）なる傾向がある。しかし本実施形態のように、第１容量素子２００の中心を通る直線に沿ってみた場合に、第１容量素子２００及び第２容量素子３００が互いに交互に位置していると、ゲート絶縁膜２１２，３１２の膜厚の基準値からのずれの積算値が、第１容量素子２００及び第２容量素子３００の何れの一方のみで大きくなることを抑制できる。従って、第１容量素子２００及び第２容量素子３００の容量の相対値が設計値から大きくずれることを抑制できる。
【００１４】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を示す平面図である。本実施形態に係る半導体装置は、第１容量素子２００の平面形状が正方形でなく、略十字型をしている点を除いて第１の実施形態と同様の構成である。このように、第１容量素子２００及び第２容量素子３００の形状は、正方形に限定されない。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００１５】
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置において、第１容量素子２００及び第２容量素子３００は配線間容量素子であり、絶縁膜５００に形成されている。第１容量素子２００及び第２容量素子３００は、それぞれ平面形状が渦巻き形状であり、第１容量素子２００の間を第２容量素子３００が延伸している。第２容量素子３００の長さは、第１容量素子２００の長さに等しい。具体的には、第２容量素子３００は第１容量素子２００に対して回転対称性を有しており、かつ渦巻きの中心が互いに重なっている。本実施形態において、第１容量素子２００の中心とは、第１容量素子２００の渦巻きの中心になる。なお本図に示す例において、渦巻きの形状は略長方形（又は正方形）であるが、他の多角形（例えば正６角形）であってもよい。また本実施形態においても、第１容量素子２００と第２容量素子３００の容量は互いに等しい。
【００１６】
図５は、図４のＢ−Ｂ´断面図である。第１容量素子２００は、配線２０２，２０４を所定間隔（例えば半導体装置における最小デザインルールに定められた間隔）離して配置した構成であり、第２容量素子３００は、配線３０２，３０４を所定間隔（例えば半導体装置における最小デザインルールに定められた間隔）離して配置した構成である。配線２０２，２０４，３０２，３０４はＣｕ配線であり、絶縁膜５００に埋め込まれている。また第１容量素子２００及び第２容量素子３００の間隔は、配線２０２，２０４の間隔より離すのが好ましいが、配線２０２，２０４の間隔と略同じであっても良い。
【００１７】
配線２０４，３０４は基準配線であり、基準電位が印加されている。そして配線２０２に電圧を印加することにより、第１容量素子２００に電荷が蓄積され、配線３０２に電圧を印加することにより、第２容量素子３００に電荷が蓄積される。
【００１８】
本実施形態において、絶縁膜５００には、配線２０２，２０４，３０２，３０４を埋め込むために溝が形成されているが、この溝の深さ、すなわち配線２０２，２０４，３０２，３０４の高さに面内ばらつきが生じる。しかし本実施形態においても、第１容量素子２００の中心を通る直線に沿ってみた場合に、第１容量素子２００及び第２容量素子３００が互いに交互に位置している。このため、配線２０２，２０４，３０２，３０４の高さの基準値からのずれの積算値が、第１容量素子２００及び第２容量素子３００の何れの一方のみで大きくなることを抑制できる。従って、第１容量素子２００及び第２容量素子３００の容量の相対値が設計値から大きくずれることを抑制できる。
【００１９】
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を示す平面図であり、図７は図６のＣ−Ｃ´断面図である。本実施形態は、配線２０４，３０４の代わりに、基準電位が印加される配線６００が設けられている点を除いて、第３の実施形態と同様の構成である。
【００２０】
配線６００は、第１容量素子２００及び第２容量素子３００の双方に共通の配線である。配線６００と配線２０２の間隔は、第３の実施形態における配線２０２と配線２０４の間隔に等しく、配線６００と配線３０２の間隔は、第３の実施形態における配線３０２と配線３０４の間隔に等しい。また配線６００は、配線２０２，３０２の間を延伸している。すなわち図７の断面で見た場合に、配線６００、配線２０２、配線６００、配線３０２という配列を繰り返している。そして１つの配線６００に注目した場合、その配線６００は、配線２０２とともに第１容量素子２００を構成し、かつ配線２０２とは反対側に位置する配線３０２とともに第２容量素子３００を構成する。
【００２１】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また配線の数を少なくすることができるため、半導体装置を小型化することができる。
【００２２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば第１の実施形態及び第２の実施形態において、第１容量素子２００及び第２容量素子３００を配線間容量素子としても良い。この場合、図１及び図３に示した第１容量素子２００及び第２容量素子３００は、それぞれ配線間容量が引き回される領域を示す。
【００２３】
また第３の実施形態及び第４の実施形態において、図４に示した第１容量素子２００及び第２容量素子３００を複数の配線層それぞれに形成し、各層に形成された第１容量素子２００を相互に並列に接続し、かつ各層に形成された第２容量素子３００を相互に並列に接続してもよい。
【００２４】
また第３の実施形態及び第４の実施形態において、第１容量素子２００及び第２容量素子３００をＭＯＳ型容量素子としてもよい。また第１〜第４の実施形態において、第１容量素子２００及び第２容量素子３００をＭＩＭ型容量素子としてもよい。
【００２５】
図８の平面図及び図９の断面図に、第３の実施形態において第１容量素子２００及び第２容量素子３００をＭＩＭ型容量素子とした例を示す。図９は図８のＤ−Ｄ´断面を示している。本図に示す例において、第１容量素子２００は、配線２０２と、配線２０２の下層に位置する配線２０３により形成されており、第２容量素子３００は、配線３０２と、配線３０２の下層に位置する配線３０３により形成されている。配線２０３，３０３は同一の配線層に形成されており、絶縁膜５００の下に位置する絶縁膜５１０に埋め込まれている。
【図面の簡単な説明】
【００２６】
【図１】第１の実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】第２の実施形態に係る半導体装置の平面図である。
【図４】第３の実施形態に係る半導体装置の構成を示す平面図である。
【図５】図４のＢ−Ｂ´断面図である。
【図６】第４の実施形態に係る半導体装置の構成を示す平面図である。
【図７】図６のＣ−Ｃ´断面図である。
【図８】第３の実施形態に係る半導体装置の変形例の構成を示す平面図である。
【図９】図８のＤ−Ｄ´断面図である。
【符号の説明】
【００２７】
１００ 基板
１１０ 素子分離膜
２００ 第１容量素子
２０２ 配線
２０３  配線
２０４ 配線
２１０ ゲート電極
２１２ ゲート絶縁膜
３００ 第２容量素子
３０２ 配線
３０３  配線
３０４ 配線
３１０ ゲート電極
３１２ ゲート絶縁膜
４００ 不純物領域
４１０ サイドウォール
５００ 絶縁膜
５１０  絶縁膜
６００ 配線
【図１】
2010135530.tif 000003
【図２】
2010135530.tif 000004
【図３】
2010135530.tif 000005
【図４】
2010135530.tif 000006
【図５】
2010135530.tif 000007
【図６】
2010135530.tif 000008
【図７】
2010135530.tif 000009
【図８】
2010135530.tif 000010
【図９】
2010135530.tif 000011