(57)【要約】【課題】  従来の方法より安価なアクティブマトリクスＯＬＥＤディスプレイの製造方法を提供する。【解決手段】  アクティブマトリクスＯＬＥＤディスプレイの製造方法において、画素の駆動のために、減少した数のフォトリソグラフィによる構造化段階により、少なくとも２つの薄膜トランジスタ及び記憶コンデンサを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
アクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられているものにおいて、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により    全面に堆積し、
ｃ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース    範囲を後で堆積されるＯＬＥＤ材料と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｄ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｅ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を設ける
ことを特徴とする方法。
【請求項２】
アクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられ、半導体が別々に構造化されているものにおいて、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び第１の誘電体を真空処理    により全面に堆積し、
ｃ．半導体島をフォトリソグラフィにより構造化し、
ｄ．第２の誘電体を真空処理により堆積し、
ｅ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース    範囲を後で堆積されるＯＬＥＤ材料と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｆ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｇ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を設ける
ことを特徴とする方法。
【請求項３】
アクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられかつＯＬＥＤの下に配置されているものにおいて、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全    面に堆積し、
ｃ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を    後で堆積されるＯＬＥＤの下部電極と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｄ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｅ．パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
ｆ．ＯＬＥＤの下部電極材料を設けてフォトリソグラフィにより構造化し、
ｇ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を全面に設ける
ことを特徴とする方法。
【請求項４】
ＯＬＥＤ材料及び上部電極材料をシャドウマスクにより設けることを特徴とする、請求項１〜３の１つに記載の方法。
【請求項５】
基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することを特徴とする、請求項１〜４の１つに記載の方法。
【請求項６】
微結晶シリコンを真性半導体材料として使用することを特徴とする、請求項１〜５の１つに記載の方法。
【請求項７】
ドレイン−ソース材料及び列材料としてＭｏＴａを使用することを特徴とする、請求項１〜６の１つに記載の方法。
【請求項８】
薄膜トランジスタの重なり容量を記憶コンデンサとして利用することを特徴とする、請求項１〜７の１つに記載の方法。
【請求項９】
駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することを特徴とする、請求項１〜８の１つに記載の方法。
【請求項１０】
ＯＬＥＤ材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからＯＬＥＤ材料及び上部電極材料をディスプレイの全面に設けることを特徴とする、請求項１又は２又は４〜９の１つに記載の方法。
【請求項１１】
付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることを特徴とする、請求項１〜１０の１つに記載の方法。
【請求項１２】
増大されかつ／又は付加的な貫通接続部により、寄生薄膜トランジスタの形成を回避することを特徴とする、請求項１〜１１の１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、アクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられているものに関する。
【背景技術】
【０００２】  アクティブマトリクスＯＬＥＤディスプレイ即ち有機発光ダイオード（ＯＬＥＤ）を持ちかつ能動的に駆動される画素を持つディスプレイを製造するために、今までは少なくとも５つのフォトリソグラフィによる処理段階が必要とされる。適当な製造方法が例えばＥ．Ｐｅｒｓｉｄｉｓ他、“ＬＴＰＳ−ＴＦＴ  Ｐｒｏｃｅｓｓ  ｆｏｒ  ＡＭＯＬＥＤ  Ｄｉｓｐｌａｙｓ”，ＩＴＣ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００７、米国特許出願公開第２００７／００７２３４８号明細書及び米国特許第６５１５４２８号明細書に記載されている。【０００３】  しかしＡＭＯＬＥＤの工業的製造の費用は、処理の複雑さ従って特にフォトリソグラフィによる処理段階の数に決定的に関係している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】  従って本発明の基礎になっている課題は、公知の方法より安価なアクティブマトリクスＯＬＥＤディスプレイの製造方法を提供し、それにより製造されるディスプレイが、従来の方法により製造されるディスプレイの特性に少なくとも定性的に一致するようにすることである。
【課題を解決するための手段】
【０００５】  この課題は、アクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられているものにおいて、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積しかつ真性半導体材料及び誘電体を真空処理により    全面に堆積し、
ｃ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース    範囲を後で堆積されるＯＬＥＤ材料と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｄ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｅ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を設ける
ことを特徴とする
ことによって解決される。【０００６】  本発明によるこの方法は、３つのフォトリソグラフィによる処理段階だけで足りる。公知の製造方法に比べて２つ又はそれ以上のフォトリソグラフィによるマスキング段階の節減により、アクティブマトリクスＯＬＥＤディスプレイを製造するための製造費が著しく減少する。更にドープ半導体層と真性半導体層の堆積との間における真空の中断が回避されるので、処理が非常に有利である。すべての材料の体積は、ＰＥＣＶＤ（プラズマ援助化学気相堆積法）のような従来の真空処理によって行うことができる。製造過程中に形成される薄膜トランジスタはいわゆるトップゲートトランジスタであり、その使用はＬＣＤディスプレイにおいて問題があると言われているが、本発明により製造されるディスプレイにおいてわかったように、ＯＬＥＤディスプレイの駆動のためによく使用される。【０００７】  本発明は更にアクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられ、半導体が別々に構造化されているものに関し、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積かつ真性半導体材料及び第１の誘電体を真空処理に    より全面に堆積し、
ｃ．半導体島をフォトリソグラフィにより構造化し、
ｄ．第２の誘電体を真空処理により堆積し、
ｅ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン範囲又はソース    範囲を後で堆積されるＯＬＥＤ材料と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｆ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｇ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を設ける。【０００８】  漏れ電流のさらなる減少が望まれる場合、半導体島の別々の構造化が有利である。更に同時に寄生薄膜トランジスタが回避される。その上誘電体の分割堆積により、薄膜トランジスタの付加的なパッシベーションは必要でない。このような配置は、半導体島を構造化するための別のフォトリソグラフィによる処理段階を必要とする。本発明によりアクティブマトリクスＯＬＥＤディスプレイの製造方法であって、ディスプレイの画素を駆動するために、それぞれ少なくとも２つの薄膜トランジスタ及び１つの記憶コンデンサが設けられかつＯＬＥＤの下に配置されているものにおいて、
ａ．基板にドレイン−ソース材料及び列材料を堆積し、続いてドレイン−ソース範囲及び    列導線をフォトリソグラフィにより構造化し、
ｂ．ドープ半導体材料を選択的に堆積し、真性半導体材料及び誘電体を真空処理により全    面に堆積し、
ｃ．画素回路の両方の薄膜トランジスタ及び駆動トランジスタのドレイン−ソース範囲を    後で堆積されるＯＬＥＤの下部電極と電気接続するための貫通接続部をフォトリソグ    ラフィにより構造化し、
ｄ．ゲート材料及び行材料を設けてフォトリソグラフィにより構造化し、
ｅ．パッシベーション層及び平坦化層を設けてフォトリソグラフィにより構造化し、
ｆ．ＯＬＥＤの下部電極材料を設けてフォトリソグラフィにより構造化し、
ｇ．ＯＬＥＤ材料及びＯＬＥＤ用上部電極材料を全面に設ける
ことを特徴とする。【０００９】  ＯＬＥＤの下に駆動回路を設けると、画素の口径をできるだけ大きくする時に有利である。このような配置は、ＯＬＥＤの陽極を構造化するための第５のフォトリソグラフィによる処理段階を必要とする。これに反し完全にＯＬＥＤの下に設けられる駆動回路を持つディスプレイの従来の方法による製造は、少なくとも７つのフォトリソグラフィによる構造化を必要とする。【００１０】  これらの方法では、ＯＬＥＤ材料及び上部電極材料はなるべくシャドウマスクにより設けられる。従ってこれらの材料の後の構造化は必要でない。【００１１】  基板材料より強くドレイン−ソース材料及び列材料と結合される半導体材料の交互の堆積及びエッチングを行うことによって、ドープ半導体材料を選択的に堆積することができる。半導体材料と基板材料との一層小さい原子結合力によって、基板材料のすぐ上に設けられる半導体材料は、ドレイン−ソース材料及び列材料の上におけるより速くエッチング除去される。従って半導体層の堆積及びエッチングのためのサイクル時間の適当な選択によって、各エッチング段階において基板材料のすぐ上のドープ半導体材料層を完全に再び除去することができ、一方ドレイン−ソース材料及び列材料の上にそれぞれ１つの薄い半導体層が残り、各サイクル段階において更に成長する。【００１２】  微結晶シリコンを真性半導体材料として使用すると、別の利点が生じる。微結晶シリコンは、成長の際特に表面に結晶を形成するので、特にこの個所でこの材料の有利な特性が有効になる。この方法では、トランジスタがトップゲートトランジスタなので、トランジスタのチャネルは真性半導体の表面及びそのすぐ下にある。従ってこの形式のトランジスタに、微結晶シリコンが特に適している。微結晶シリコンにより、材料の結晶化度に基いて、比較的簡単な処理の範囲内で、非常に安定な薄膜トランジスタを製造することができる。更に電極層としてのシリコンの選択堆積が微結晶の形で行われるので、微結晶シリコンの使用が最適である。このために微結晶シリコンは適当な帯構造を持っている。しかし本発明による方法は、他の半導体でも実現される。【００１３】  ドレイン−ソース材料及び列材料として、種々の金属ただしＭｏＴａが特に有利に使用され、この金属により半導体材料の選択堆積が比較的簡単かつ僅かなサイクルで行われる。【００１４】    方法の好ましい変形例では、薄膜トランジスタの重なり容量を記憶コンデンサとして利用することができる。これは画素における電圧を維持するのに充分である。その代りに又はそれに加えて、駆動トランジスタのゲートとドレイン又はソースとの間の増大される重なり範囲により記憶コンデンサを形成することができる。【００１５】  ＯＬＥＤを全面に設けたい場合、その下にある駆動回路の先行する絶縁が必要である。従ってこの変形方法では、ＯＬＥＤ材料及び上部電極材料を設ける前にパッシベーション層及び平坦化層を堆積してフォトリソグラフィにより構造化し、それからＯＬＥＤ材料及び上部電極材料をディスプレイの全面に設ける。従って第４のフォトリソグラフィによる処理段階が必要である。ＯＬＥＤ材料及び上部電極材料を設けるために、シャドウマスクは必要で��い。【００１６】  本発明による方法は別の有利な構成を可能にする。付加的な貫通接続部及び適合するゲート構造の形成により、ドレイン−ソース構造及び列構造の導線抵抗を減少し、かつ冗長性を生じることが可能である。ドレイン−ソース構造及び列構造を介して、貫通接続部マスクにより、層堆積が除去されるので、この範囲において、続いてゲート材料を堆積して構造化する際、付加的な金属化層がドレイン−ソース構造及び列構造の上に設けられる。この付加的な層は導線抵抗を減少し、それにより生じる個々の構造の冗長性のため、工業的製造における産出量を増大する。同様に特にゲート構造を細分することにより、漏れ電流を最小にすることができる。これに反し細分を回避することにより、画素の口径が増大する。更に寄生薄膜トランジスタの形成を回避できるように、貫通接続部が構造化される。この場合貫通接続部が増大され、かつ／又は付加的な貫通接続部が、後に形成されるゲート構造の範囲に形成される。【００１７】  本発明によるアクティブマトリクスＯＬＥＤディスプレイの製造方法の好ましい実施例が、図面により以下に更に説明される。
【図面の簡単な説明】
【００１８】
【図１】  アクティブマトリクスＯＬＥＤディスプレイの画素の典型的な回路図を示す。
【図２】  アクティブマトリクスＯＬＥＤディスプレイの画素の平面図を示す。
【図３ａ】  第１の製造方法の１つの段階におけるアクティブマトリクスＯＬＥＤディスプレイの画素の平面図を示す。
【図３ｂ】  図３ａの画素の断面図を示す。
【図３ｃ】  第１の製造方法の別の段階における画素の断面図及び平面図を示す。
【図３ｄ】  第１の製造方法の更に別の段階における画素の断面図及び平面図を示す。
【図３ｅ】  第１の製造方法の更に異なる段階中における画素の断面図及び平面図を示す。
【図４ａ】  第１の製造方法の変形例におけるディスプレイの画素の平面図を示す。
【図４ｂ】  図４ａの画素の断面図を示す。
【図４ｃ】  第１の製造方法の変形例の１つの段階におけるディスプレイの画素の断面図及び平面図を示す。
【図４ｄ】  図４ｃとは別の段階におけるディスプレイの画素の断面図及び平面図を示す。
【図５ａ】  第２の製造方法によるアクティブマトリクスＯＬＥＤディスプレイの画素の製造の最後の１つの段階における断面図及び平面図を示す。
【図５ｂ】  第２の製造方法によるアクティブマトリクスＯＬＥＤディスプレイの画素の製造の最後の別の段階における断面図及び平面図を示す。
【図５ｃ】  パッシベーション層とは別の構造化を行う図５ｂの画素の平面図を示す。
【図６ａ】  第３の製造方法の第１の段階におけるアクティブマトリクスＯＬＥＤディスプレイの画素の断面図及び平面図を示す。
【図６ｂ】  第３の製造方法の第２の段階における画素の断面図を示す。
【図６ｃ】  第３の製造方法の第３の段階における画素の断面図及び平面図を示す。
【図６ｄ】  第３の製造方法の第４の段階における画素の断面図を示す。
【図６ｅ】  第３の製造方法の第５の段階における画素の断面図及び平面図を示す。
【図６ｆ】  第３の製造方法の第６の段階における画素の断面図及び平面図を示す。
【図６ｇ】  第３の製造方法の第７の段階における画素の断面図及び平面図を示す。
【図７ａ】  アクティブマトリクスＯＬＥＤディスプレイの第４の製造方法の第１の段階における画素の断面図及び平面図を示す。
【図７ｂ】  第４の製造方法の第２の段階における画素の断面図を示す。
【図７ｃ】  第４の製造方法の第３の段階における画素の断面図及び平面図を示す。
【図７ｄ】  第４の製造方法の第４の段階における画素の断面図及び平面図を示す。
【図７ｅ】  第４の製造方法の第５の段階における画素の断面図及び平面図を示す。
【図７ｆ】  第４の製造方法の第６の段階における画素の断面図及び平面図を示す。
【図７ｇ】  第４の製造方法の第７の段階における画素の断面図を示す。
【発明を実施するための形態】
【００１９】  図１は２つの薄膜トランジスタＴＦＴ１及びＴＦＴ２、記憶コンデンサＣ及び非反転ＯＬＥＤを持つアクティブマトリクスＯＬＥＤディスプレイの画素の典型的な回路図を示す。行信号ＶｒｏｗはトランジスタＴＦＴ１（スイッチングトランジスタ）を介して画素を選択し、一方列信号Ｖｃｏｌは第２のトランジスタＴＦＴ２（駆動トランジスタ）を介してＯＬＥＤの通電を制御する。記憶コンデンサＣは、薄膜トランジスタの重なり容量のみによって実現可能である。他の画素回路は、本発明による方法によって同様に実現可能であり、例えば反転ＯＬＥＤ又は老化現象を補償する付加的な構成素子を持つ回路である。
【００２０】  図２は、図１に記載の回路図を持つ画素のドレイン−ソース材料及び列材料を空白で示し、ゲート材料及び行材料を縞で示す。画素の両方の薄膜トランジスタＴＦＴ１及びＴＦＴ２と記憶コンデンサは円により示されている。更にＯＬＥＤの下部電極が明らかにされている（暗い正方形）。
【００２１】  図３ａ〜３ｅには、第１の方法によるアクティブマトリクスＯＬＥＤディスプレイの４つの画素の製造が示され、画素の記憶コンデンサはここでは薄膜トランジスタの重なり容量のみによって形成される。図３ａには、ドレイン−ソース材料及び列材料（空白）の堆積及び構造化が示されている。図３ｂはドープ半導体材料、真性半導体材料及び誘電体（ＨＬ−積層体）の真空処理による選択堆積が断面図で示されている。図３ｃには、断面図及び平面図で貫通接続部の構造化が示され、それから図３ｄにおいてゲート材料及び行材料（縞）が堆積されて構造化される。材料が選択的にエッチングされない場合、ゲート材料が列構造及びドレイン−ソース構造の部分を覆わねばならない。これは、列導線がＯＬＥＤ材料に直接接触しないようにするために必要である。最後に図３ｅにおいて断面図及び平面図で、シャドウマスク（タイル張り）を使用して、ＯＬＥＤ材料（けい線）及び上部電極材料（太い縞）の堆積が示される。
【００２２】  図４ａは、ディスプレイの一層良好な漏れ電流特性を生じるゲート材料の図３ｄに代わる構造化を示す。図３ｄによる構造化では、ゲート材料は中断なしに列を越えても延びている。それによりショットキーダイオードを通る望ましくない漏れ電流の生じる可能性がある。これは、図４ａによるゲート材料の構造化により最小にされる。
【００２３】  図４ｂには、ＴＦＴ２のゲート材料とドレイン材料又はソース材料との一層大きい重なり範囲が示され、その結果明白な記憶コンデンサＣが形成される、
【００２４】  最後に図４ｃは、図３ｃに示されている半導体島の構造化を示し、図４ｄには半導体島の構造化の変形例が示され、特に図４ｃ及び４ｄの断面図も示すように、寄生ＴＦＴｓの形成が回避される。図４ｃにおいてＴＦＴ１のソース電極とＴＦＴ２のゲートとＤ−Ｓ電極との間に存在する寄生トランジスタは、図４ｄにおいてはもはや生じない。
【００２５】  画素上の全面にＯＬＥＤ材料を堆積させようとすれば、図５ａ及び５ｂによる方法を実施することができる。図５ａに示すように、ＯＬＥＤ材料を堆積する前にパッシベーション層（波状）が設けられ、フォトリソグラフィにより構造化される。続いて図５ｂに示すように、ＯＬＥＤ材料（けい線）及び上部電極材料（太い縞）が全面に堆積される。図５ｃには、パッシベーション層の図５ａに代わる構造化が示され、ディスプレイの漏れ電流特性を改善する。
【００２６】  図６ａ〜６ｇにはアクティブマトリクスＯＬＥＤディスプレイを製造する方法の実施が示され、薄膜トランジスタの半導体島が構造化される。図６ａ〜６ｇに示す段階は原理的に図３ａ〜３ｃの段階に相当する。図６ｃに示すように、まず半導体島が構造化され、続いて図６ｄに示すように、更に誘電体層が全面に堆積される。
【００２７】  図７ａ〜７ｇには、アクティブマトリクスＯＬＥＤディスプレイを製造する方法の実施が示され、画像の駆動回路が完全にＯＬＥＤの下に設けられている。図７ａ〜７ｄに示す段階は原理的に図３ａ〜３ｄの段階に相当しているが、今やＯＬＥＤ用下部電極は構造化されない。続いて図７ｅによりパッシベーション層（波状のハッチング）が設けられて構造化され、それから図７ｆ及び７ｇにより、全面にまず下部電極材料が堆積されて、フォトリソグラフィにより構造化され、それから本来のＯＬＥＤ材料が堆積され、最後にＯＬＥＤの上部電極材料が設けられる。
【００２８】  図７ｃに示すように、列においても貫通接続部が構造化される。続いて行材料及びゲート材料（図７ｄ）によるこの個所の被覆は、導線抵抗を減少し、冗長性を生じる。列材料の構造化の際欠陥が生じた場合、冗長性が利用され、それにより製造費が増大する。これらの冗長性及び導線抵抗の減少は、列材料及びドレイン−ソース材料が行及びＴＦＴに対して充分大きい間隔をとる所では、どこでも行われる。導線抵抗のこの減少及び冗長性は、３つ又は４つのリソグラフィマスク（図３ａ〜３ｃ、図４ａ〜４ｄ、図５ａ〜５ｃ）による方法でも実現される。
【図１】
2010183086.tif 000003
【図２】
2010183086.tif 000004
【図３ａ】
2010183086.tif 000005
【図３ｂ】
2010183086.tif 000006
【図３ｃ】
2010183086.tif 000007
【図３ｄ】
2010183086.tif 000008
【図３ｅ】
2010183086.tif 000009
【図４ａ】
2010183086.tif 000010
【図４ｂ】
2010183086.tif 000011
【図４ｃ】
2010183086.tif 000012
【図４ｄ】
2010183086.tif 000013
【図５ａ】
2010183086.tif 000014
【図５ｂ】
2010183086.tif 000015
【図５ｃ】
2010183086.tif 000016
【図６ａ】
2010183086.tif 000017
【図６ｂ】
2010183086.tif 000018
【図６ｃ】
2010183086.tif 000019
【図６ｄ】
2010183086.tif 000020
【図６ｅ】
2010183086.tif 000021
【図６ｆ】
2010183086.tif 000022
【図６ｇ】
2010183086.tif 000023
【図７ａ】
2010183086.tif 000024
【図７ｂ】
2010183086.tif 000025
【図７ｃ】
2010183086.tif 000026
【図７ｄ】
2010183086.tif 000027
【図７ｅ】
2010183086.tif 000028
【図７ｆ】
2010183086.tif 000029
【図７ｇ】
2010183086.tif 000030