【手続補正書】
【提出日】平成16年6月28日(2004.6.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データビットをメモリアレイに書き込むための回路であって、
前記回路に接続され、前記回路に電圧電位および電流を供給するための電源と、
論理インバータに接続され、入力されたデータビット値を受信するための入力線と、
前記入力線に接続された第１のリードを有する第１の複数のトランジスタと、
前記論理インバータの出力に接続された第１のリードを有する第２の複数のトランジスタと、
前記第１および前記第２の複数のトランジスタのその他のリードに接続されると共に前記メモリアレイに接続された複数のセンス線と、
前記第１および前記第２の複数のトランジスタのその他のリードに接続された複数のセンス増幅器と、
前記メモリアレイに接続されると共に前記センス線に接続され、前記メモリアレイのアドレス指定されたビットに対して前記データビットの書き込みを可能にする、複数のアドレス線と
からなる回路。
【請求項２】
前記第１の複数のトランジスタは第１のトランジスタと第４のトランジスタとを含み、該第１のトランジスタの第３のリードが前記回路に接続された高電位電圧に接続され、該第１のトランジスタの第２のリードが前記複数のセンス線のうちの１本に接続される、請求項２の回路。
【請求項３】
前記第４のトランジスタの第２のリードが前記回路に接続された低電位電圧に接続され、前記第４のトランジスタの第３のリードが前記センス線のうちの１本に接続される、請求項２の回路。
【請求項４】
前記第２の複数のトランジスタは第２のトランジスタと第３のトランジスタとを含み、該第２のトランジスタの第３のリードが前記複数のセンス線のうちの１本に接続され、該第２のトランジスタの第２のリードが前記複数のセンス増幅器のうちの１つの入力に接続される、請求項１の回路。
【請求項５】
前記第３のトランジスタの第３のリードが前記複数のセンス増幅器のうちの１つの入力に接続され、前記第３のトランジスタの第２のリードが前記複数のセンス線のうちの１本に接続される、請求項４の回路。
【請求項６】
前記複数のセンス線が行センス線と列センス線とを含み、該行センス線が前記第２の複数のトランジスタのうちの第３のトランジスタの第２のリードに接続され、該行センス行が前記第１の複数のトランジスタのうちの第４のトランジスタの第３のリードに接続される、請求項１の回路。
【請求項７】
前記列センス線が前記第１の複数のトランジスタのうちの第１のトランジスタの第２のリードに接続され、前記列センス線が前記第２の複数のトランジスタのうちの第２のトランジスタの第３のリードに接続される、請求項６の回路。
【請求項８】
前記複数のセンス増幅器が行センス増幅器と列センス増幅器とを含み、該列センス増幅器の入力が前記第２の複数のトランジスタのうちの第２のトランジスタの第２のリードに接続される、請求項１の回路。
【請求項９】
前記行センス増幅器が前記第２の複数のトランジスタのうちの第３のトランジスタの第３のリードに接続される、請求項８の回路。
【請求項１０】
前記複数のアドレス線が複数の行アドレス線と複数の列アドレス線とを含み、該複数の行アドレス線が低電圧状態であり且つ該複数の列アドレス線が高電圧状態であるときに、前記メモリアレイの前記アドレス指定されたビットのアドレス指定が有効になる、請求項１の回路。
【請求項１１】
前記アドレス指定されたビットがアンチヒューズである場合、前記メモリアレイの前記アドレス指定されたビットへの前記データビットの前記書き込みは、前記アドレス指定されたビットの状態を高抵抗状態から低抵抗状態へ変化させ、前記アドレス指定されたビットがヒューズである場合、前記メモリアレイの前記アドレス指定されたビットへの前記データビットの前記書き込みは、前記アドレス指定されたビットの状態を低抵抗状態から高抵抗状態へ変化させる、請求項１の回路。
【請求項１２】
前記アドレス指定されたビットの前記アドレス指定の一部に電力ストライピングが用いられる、請求項１０の回路。
【請求項１３】
メモリアレイのアドレス指定されたビットにデータビットを書き込むための回路であって、
前記回路に接続され、前記回路に電圧電位および電流を供給するための電源と、
論理インバータに接続され、入力されたデータビット値を受信するための、データビット入力線と、
前記データビット入力線に接続された第１のリードと、列センス線に接続された第２のリードと、正の電圧に接続された第３のリードとを有し、前記正の電圧が前記回路に接続される、第１のトランジスタと、
前記論理インバータの出力に接続された第１のリードと、列センス増幅器の入力に接続された第２のリードと、前記列センス線に接続された第３のリードとを有する、第２のトランジスタと、
前記論理インバータの出力に接続された第１のリードと、行センス線に接続された第２のリードと、行センス増幅器の入力に接続された第３のリードとを有する、第３のトランジスタと、
前記入力線に接続された第１のリードと、負の電圧に接続された第２のリードと、前記行アドレス線に接続された第３のリードとを有し、前記アドレス指定されたビットへの前記データビットの書き込みを可能にする、第４のトランジスタと
からなる回路。
【請求項１４】
前記メモリアレイに接続されると共に前記列センス線に接続された複数の列アドレス線と、前記行センス線に接続された複数の行アドレス線とを更に含み、該複数の列アドレス線が正の電圧であり該複数の行アドレス線が負の電圧であるときに、前記メモリアレイの前記アドレス指定されたビットのアドレス指定が有効になる、請求項１３の回路。
【請求項１５】
前記アドレス指定されたビットがアンチヒューズである場合は前記アドレス指定されたビットの状態を高抵抗状態から低抵抗状態へ変化させたときに、そして前記アドレス指定されたビットがヒューズである場合は前記アドレス指定されたビットの状態を低抵抗状態から高抵抗状態へ変化させたときに、前記アドレス指定されたビットが「１」の状態に書き込まれる、請求項１３の回路。
【請求項１６】
負帰還を形成するように接続された前記行センス増幅器および負帰還を形成するように接続された前記列センス増幅器が、前記電圧電位を中間電圧に固定することによりビット「１」の書き込みを無効にし、ビット「１」を書き込まないことで前記アドレス指定されたビットを「０」のまま維持する場合、前記アドレス指定されたビットが「０」の状態に書き込まれる、請求項１３の回路。
【請求項１７】
前記アドレス指定されたビットの前記アドレス指定の一部に電力ストライピングが用いられる、請求項１４の回路。
【請求項１８】
データビットをメモリアレイに書き込むための回路であって、
前記回路に接続され、前記回路に電圧電位および電流を供給するための電源と、
前記メモリアレイに接続され、入力されたデータビット値を受信するための入力線と、
前記入力線に接続された第１のリードを有する第１の複数のトランジスタと、
前記入力線に接続された第１のリードを有し、前記第１の複数のトランジスタに対して相補型の、第２の複数のトランジスタと、
前記第１および前記第２の複数のトランジスタのその他のリードに接続されると共に前記メモリアレイに接続された複数のセンス線と、
前記第１および前記第２の複数のトランジスタのその他のリードに接続された複数のセンス増幅器と、
前記メモリアレイに接続されると共に前記センス線に接続され、前記メモリアレイのアドレス指定されたビットに対する前記データビットの書き込みを可能にする複数のアドレス線と
からなる回路。
【請求項１９】
前記第１の複数のトランジスタは第１のトランジスタと第４のトランジスタとを含み、該第１のトランジスタの第３のリードが前記回路に接続された高電位電圧に接続され、該第１のトランジスタの第２のリードが前記複数のセンス線のうちの１本に接続される、請求項１８の回路。
【請求項２０】
前記第４のトランジスタの第２のリードが前記回路に接続された低電位電圧に接続され、前記第４のトランジスタの第３のリードが前記センス線のうちの１本に接続される、請求項１９の回路。
【請求項２１】
前記第２の複数のトランジスタは第２のトランジスタと第３のトランジスタとを含み、該第２のトランジスタの第３のリードが前記複数のセンス線のうちの１本に接続され、該第２のトランジスタの第２のリードが前記複数のセンス増幅器のうちの１つの入力に接続される、請求項１８の回路。
【請求項２２】
前記第３のトランジスタの第３のリードが前記複数のセンス増幅器のうちの１つの入力に接続され、前記第３のトランジスタの第２のリードが前記複数のセンス線のうちの１本に接続される、請求項２１の回路。
【請求項２３】
前記複数のセンス線が行センス線と列センス線とを含み、該行センス線が前記第２の複数のトランジスタのうちの第３のトランジスタの第２のリードに接続され、該行センス行が前記第１の複数のトランジスタのうちの第４のトランジスタの第３のリードに接続される、請求項１８の回路。
【請求項２４】
前記列センス線が前記第１の複数のトランジスタのうちの第１のトランジスタの第２のリードに接続され、前記列センス線が前記第２の複数のトランジスタのうちの第２のトランジスタの第３のリードに接続される、請求項２３の回路。
【請求項２５】
前記複数のセンス増幅器が行センス増幅器と列センス増幅器とを含み、該列センス増幅器の入力が前記第２の複数のトランジスタのうちの第２のトランジスタの第２のリードに接続される、請求項１８の回路。
【請求項２６】
前記行センス増幅器が前記第２の複数のトランジスタのうちの第３のトランジスタの第３のリードに接続される、請求項２５の回路。
【請求項２７】
前記複数のアドレス線が複数の行アドレス線と複数の列アドレス線とを含み、該複数の行アドレス線が低電圧状態であり且つ該複数の列アドレス線が高電圧状態であるときに、前記メモリアレイの前記アドレス指定されたビットのアドレス指定が有効になる、請求項１８の回路。
【請求項２８】
前記アドレス指定されたビットがアンチヒューズである場合、前記メモリアレイの前記アドレス指定されたビットへの前記データビットの前記書き込みは、前記アドレス指定されたビットの状態を高抵抗状態から低抵抗状態へ変化させ、前記アドレス指定されたビットがヒューズである場合、前記メモリアレイの前記アドレス指定されたビットへの前記データビットの前記書き込みは、前記アドレス指定されたビットの状態を低抵抗状態から高抵抗状態へ変化させる、請求項１８の回路。
【請求項２９】
前記アドレス指定されたビットの前記アドレス指定の一部に電力ストライピングが用いられる、請求項２７の回路。