【手続補正書】
【提出日】平成17年4月25日(2005.4.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部に第１バスと第２バスが別々に接続可能であって、前記第１バスに接続する外部バスマスタに前記第２バスに接続する外部メモリのアクセスを許容するバス権を与えることが可能なデータプロセッサであって、前記外部メモリをキャッシュ対象とすることが可能なキャッシュメモリを含み、
前記外部バスマスタからのアクセス要求の条件が特定の条件を満たすとき、前記キャッシュメモリの状態をチェックし、メモリアクセスアドレスに対して前記キャッシュメモリにヒットするブロックがあれば前記メモリアクセスアドレスのデータとの間のキャッシュコヒーレンシを保つ操作を行なった後に、前記外部バスマスタからのアクセス要求に応答する外部メモリアクセスを開始可能にすることを特徴とするデータ処理装置。
【請求項２】
前記特定の条件をプログラマブルに指定するための制御レジスタを有することを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記制御レジスタは、アクセスアドレスとの比較に用いられる特定のアドレスを指定するための第１記憶領域を有することを特徴とする請求項２記載のデータ処理装置。
【請求項４】
前記制御レジスタは、アドレス比較のアドレスレンジを指定する第２記憶領域を有することを特徴とする請求項３記載のデータ処理装置。
【請求項５】
前記制御レジスタは、アドレス比較結果の一致又は不一致の何れを特定の条件成立とするかを指定するための第３記憶領域を有することを特徴とする請求項３記載のデータ処理装置。
【請求項６】
前記制御レジスタは、前記特定の条件が不成立であることを選択的に指定するための第４記憶領域を有することを特徴とする請求項３記載のデータ処理装置。
【請求項７】
前記キャッシュコヒーレンシを保つ操作は、前記キャッシュメモリの前記メモリアクセスアドレスにヒットするブロックがダーティであってライトアクセスに応答するときは当該ブロックをライトバックし且つ無効化し、前記キャッシュメモリのヒットするブロックがダーティであってリードアクセスに応答するときは当該ブロックをライトバックし且つクリーン化し、前記キャッシュメモリのヒットするブロックがクリーンであってライトアクセスに応答するときは当該ブロックを無効化する操作であることを特徴とする請求項１記載のデータ処理装置。
【請求項８】
前記キャッシュコヒーレンシを保つ操作は、更に、前記キャッシュメモリのヒットするブロックがクリーンであってリードアクセスに応答するとき及びヒットするブロックが存在しない時は、何もしないことを特徴とする請求項７記載のデータ処理装置。
【請求項９】
キャッシュメモリを内蔵するＣＰＵ、外部バスマスタを接続可能な外部インタフェース回路、外部メモリを接続可能なメモリインタフェース回路、及びそれらが共通接続される内部バスを有するデータ処理装置であって、
前記外部インタフェース回路は、外部バスマスタからの要求に応答してバス権を委譲することが可能であり、バス権を委譲したとき、外部バスマスタからの要求に応じて、前記内部バスから前記メモリインタフェース回路を介して外部メモリをアクセス可能とし、
前記メモリインタフェース回路を介して外部メモリをアクセスするときのアクセス条件が特定の条件を満たすとき、前記ＣＰＵに所定のキャッシュ制御コマンドを発行し、それに対する所定の応答を待って前記メモリインタフェース回路を介する外部メモリアクセスを開始可能とし、
前記ＣＰＵは、前記キャッシュ制御コマンドを受理したとき、キャッシュメモリの状態をチェックし、メモリアクセスアドレスに対してキャッシュヒットブロックがあれば前記メモリアクセスアドレスのデータとの間のキャッシュコヒーレンシを保つ操作を行なって、前記所定の応答を前記外部インタフェース回路に返すことが可能であることを特徴とするデータ処理装置。
【請求項１０】
前記外部インタフェース回路は、前記特定の条件を指定するための制御レジスタを有し、前記制御レジスタは前記ＣＰＵによってアクセス可能なことを特徴とする請求項９記載のデータ処理装置。
【請求項１１】
前記制御レジスタは、アクセスアドレスとの比較に用いられる特定のアドレスを指定するための第１記憶領域を有することを特徴とする請求項１０記載のデータ処理装置。
【請求項１２】
前記制御レジスタは、アドレス比較のアドレスレンジを指定する第２記憶領域を有することを特徴とする請求項１１記載のデータ処理装置。
【請求項１３】
前記制御レジスタは、アドレス比較結果の一致又は不一致の何れを特定の条件成立とするかを指定するための第３記憶領域を有することを特徴とする請求項１１記載のデータ処理装置。
【請求項１４】
前記制御レジスタは、前記特定の条件が不成立であることを選択的に指定するための第４記憶領域を有することを特徴とする請求項１１記載のデータ処理装置。
【請求項１５】
前記外部インタフェース回路は、外部にバス権を与えた状態で前記所定の応答を待っているとき、前記外部インタフェース回路の状態が所定の状態であることを条件に、前記外部に対してバス権の解放とリトライを要求することを特徴とする請求項９記載のデータ処理装置。
【請求項１６】
前記所定の状態は、前記外部インタフェース回路が新たなアクセス要求を受付け不可能な状態であることを特徴とする請求項１５記載のデータ処理装置。
【請求項１７】
前記キャッシュコヒーレンシを保つ操作は、ヒットブロックがダーティであってライトアクセスに応答するときはヒットブロックをライトバックし且つ当該ブロックを無効化し、ヒットブロックがダーティであってリードアクセスに応答するときはヒットブロックをライトバックし且つ当該ブロックをクリーン化し、ヒットブロックがクリーンであってライトアクセスに応答するときはヒットブロックを無効化する操作であることを特徴とする請求項９記載のデータ処理装置。
【請求項１８】
データプロセッサと、前記データプロセッサに接続されたローカルバスと、前記ローカルバスに接続された外部メモリと、前記データプロセッサに接続されたシステムバスと、前記システムバスに接続された外部バスマスタと、前記システムバスに接続されたその他の回路と、を有するデータ処理システムであって、
前記データプロセッサは、前記外部バスマスタに前記外部メモリのアクセスを許容するバス権を与えることが可能であって、前記外部メモリをキャッシュ対象とすることが可能なキャッシュメモリを含み、外部バスマスタからのアクセス要求の条件が特定の条件を満たすとき、前記キャッシュメモリの状態をチェックし、メモリアクセスアドレスに対してキャッシュにヒットするブロックがあれば前記メモリアクセスアドレスのデータとの間のキャッシュコヒーレンシを保つ操作を行なって、前記外部バスマスタからのアクセス要求に応答する外部メモリアクセスを開始可能にすることを特徴とするデータ処理システム。
【請求項１９】
前記外部バスマスタからの前記アクセス要求は、外部バスマスタが接続されているアドレス空間情報を含むことを特徴とする請求項１８記載のデータ処理システム。
【請求項２０】
前記データプロセッサは、前記特定の条件をプログラマブルに指定するための制御レジスタを有し、前記制御レジスタは、アクセスアドレスとの比較に用いられる特定のアドレスを指定するための第１記憶領域と、アドレス比較のアドレスレンジを指定する第２記憶領域と、アドレス比較結果の一致又は不一致の何れを特定の条件とするかを指定するための第３記憶領域と、を有することを特徴とする請求項１８記載のデータ処理システム。
【請求項２１】
命令を実行可能で、キャッシュメモリを内蔵する中央処理装置と、
前記キャッシュメモリに格納される対象となるデータ領域を有するダブルデータレート型ＳＤＲＡＭを外部に接続可能なメモリインタフェース回路と、
外部にバスマスタを接続可能な外部バスインタフェース回路と、
前記中央処理装置と、前記メモリインタフェース回路と、前記外部バスインタフェース回路とに接続された内部バスとを有し、
前記中央処理装置は、前記メモリインタフェースの外部に接続される前記ＳＤＲＡＭにアクセスするためのアドレス信号を、前記内部バスを介して前記メモリインタフェース回路に出力可能で、
前記中央処理装置は、前記外部バスインタフェースに接続される外部デバイスにアクセスするためのアドレス信号を、前記内部バスを介して前記外部バスインタフェース回路に出力可能で、
前記外部バスインタフェース回路は、前記外部デバイスから前記ＳＤＲＡＭに対するアクセス要求を受け付け可能であることを特徴とするデータ処理装置。
【請求項２２】
前記外部デバイスからのアクセス要求を受け付けたとき、そのアクセス先が、前記キャッシュメモリに格納されているデータ領域であることを検出した場合、前記キャッシュメモリに格納されているデータを前記ＳＤＲＡＭへ格納し、前記アクセス要求に応答する制御を行うことが可能であることを特徴とする請求項２１記載のデータ処理装置。