(57)【要約】【課題】主耐圧特性の安定化が図られる半導体装置を提供する。【解決手段】ｎ型の半導体基板１の第１主表面の第１領域Ｒ１には、ＩＧＢＴとなる、ｐベース層３、ｎソース層４、ゲート電極１１、エミッタ電極１４ａが形成され、第２主表面には、コレクタ電極１５が形成されている。外周接合領域としての第２領域Ｒ２では、ガードリングとなるｐ層５が表面から所定の深さにわたり形成されている。第２領域Ｒ２には、ＡｌＳｉ層１４ｃと半絶縁性シリコン窒化膜１７が形成され、さらに、オーバーコート膜１８が形成されている。第３領域Ｒ３の表面にはｎ層６が形成され、さらに、最外周に位置するＡｌＳｉ層１４ｂから距離を隔てて、段差部２０となるＡｌＳｉ層１４ｃが形成されている。【選択図】図１
2010034306.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１主表面および第２主表面を有する第１導電型の半導体基板と、
前記半導体基板における前記第１主表面の第１領域に形成された第１電極および前記第２主表面に形成された第２電極を含み、前記第１電極と前記第２電極との間で電流が流される電力用半導体素子と、
前記第１領域よりも外側に位置する、前記第１主表面の第２領域に形成された第２導電型のガードリングと、
前記第２領域を覆うように形成された半絶縁性絶縁膜と、
前記半絶縁性絶縁膜を覆うように、前記第２領域に形成された誘電体膜と、
前記第２領域よりも外側に位置する、前記第１主表面の第３領域に形成され、前記誘電体膜となる材料が流れ出るのを阻止する流動阻止部と
を備えた、半導体装置。
【請求項２】
前記誘電体膜の膜厚は３０μｍ以上である、請求項１記載の半導体装置。
【請求項３】
前記流動阻止部は所定の高さの段差部を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記流動阻止部は、前記段差部として前記第１電極と同じ層から形成された第１段差部を含む、請求項３記載の半導体装置。
【請求項５】
前記流動阻止部は、前記段差部として前記第１段差部上にさらに形成された、前記半絶縁性絶縁膜と同じ層からなる第２段差部を含む、請求項４記載の半導体装置。
【請求項６】
前記流動阻止部は、前記段差部と前記第２領域との間に設けられた溝部を含み、
前記誘電体膜の膜厚をＬ１、前記第１段差部の段差をＬ２、前記溝部の幅をＷとすると、次の関係式、
Ｗ≧（Ｌ１＋Ｌ２）／２×（Ｌ１／Ｌ２）
を満たすように設定された、請求項３〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電力用の半導体装置に関するものである。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用の半導体素子を備えた電力用の半導体装置では、主耐圧特性を安定させるために、ＩＧＢＴを取り囲むようにガードリング等の外周接合領域が形成される。外周接合領域を形成することによって、コレクタ−エミッタ間に電圧が印加される際に、空乏層が外周接合領域へ伸ばされて、エミッタ領域のｐｎ接合の電界強度が緩和されることになる。これにより、コレクタ−エミッタ間電流（ＩＣＥＳ）、コレクタ−エミッタ間電圧（ＶＣＥＳ）が安定になる。
【０００３】
また、この外周接合領域の電位分布を安定にするために、外周接合領域上に半絶縁性のシリコン窒化膜が形成される。高抵抗の半絶縁性シリコン窒化膜を外周接合領域（ガードリング）上に形成することによって、ＩＧＢＴのコレクタ−エミッタ間に電圧が印加された際に、半絶縁性シリコン窒化膜に微小電流が流れることになる。これにより、外周領域におけるガードリングとガードリングとの間の領域の電位が固定されて、外周接合領域の電位分布が安定になる。なお、半絶縁性シリコン窒化膜は、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride）膜と表記される。この半絶縁性シリコン窒化膜を備えたパワー半導体装置を開示した文献として、非特許文献１がある。
【非特許文献１】「パワーデバイス・パワーＩＣハンドブック」  電気学会・高性能高機能パワーデバイス・パワーＩＣ調査委員会編、コロナ社、１９９６年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的に、電力用の半導体装置では、ＩＧＢＴ、ダイオード等の電力用の半導体素子が形成されたチップがパワーモジュールへ搭載されて使用されることになる。パワーモジュールでは、パワー半導体装置はシリコンゲル等によって封止される。コレクタ−エミッタ間に電圧が印加されると、シリコンゲル中に含まれる不純物イオンのうち、プラスイオンがグランド側へ集まり、マイナスイオンが高電位側へ集まることによって分極が生じる。
【０００５】
そうすると、この分極によって外周接合領域における電界強度分布が変化してしまい、コレクタ−エミッタ間電流（ＩＣＥＳ）やコレクタ−エミッタ間電圧（ＶＣＥＳ）等の主耐圧特性が不安定になることがあった。
【０００６】
特に、定格電圧が６ｋＶを超えるようなパワー半導体装置では、コレクタ−エミッタ間に印加される電圧による電界強度が高いために、不純物イオンの影響を受けやすくなり、定格電圧が比較的低いパワー半導体装置の場合よりも、主耐圧特性を安定化させることが困難になることがあった。
【０００７】
本発明は上記問題点を解決するためになされたものであり、その目的は、主耐圧特性の安定化が図られる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の半導体基板と電力用半導体素子と第２導電型のガードリングと半絶縁性絶縁膜と誘電体膜と流動阻止部とを備えている。第１導電型の半導体基板は、対向する第１主表面および第２主表面を有している。電力用半導体素子は、半導体基板における第１主表面の第１領域に形成された第１電極および第２主表面に形成された第２電極を含み、第１電極と第２電極との間で電流が流される。第２導電型のガードリングは第１領域よりも外側に位置する第１主表面の第２領域に形成されている。半絶縁性絶縁膜は第２領域を覆うように形成されている。誘電体膜は半絶縁性絶縁膜を覆うように第２領域に形成されている。流動性阻止部は、第２領域よりも外側に位置する第１主表面の第３領域に形成され、誘電体膜となる材料が流れ出るのを阻止する。
【発明の効果】
【０００９】
本発明に係る半導体装置では、流動性阻止部が形成されていることで、誘電体膜となる材料を供給する際に、供給された材料が第３領域よりも外側へ向かって流れ出すのを阻止することができる。これにより、所望の厚さの誘電体膜を第２領域に形成することができて、主耐圧特性等が悪化するのを防止することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
ここでは、電力用の半導体素子としてＩＧＢＴを備えた電力用の半導体装置の一例について説明する。図１に示すように、ｎ型の半導体基板１の第１主表面における第１領域Ｒ１には、ＩＧＢＴのエミッタ電極１４ａとゲート電極１１が形成され、第２主表面にコレクタ電極１５が形成されている。また、第１領域Ｒ１には、表面から所定の深さにわたりｐベース層３が形成され、そのｐベース層３の表面からｐベース層３内にｎソース層４が形成されている。ｐベース層とｐベース層３との間に位置する半導体基板１のｎ型領域（ｎドリフト層２）の部分の上に、シリコン酸化膜１０を介在させてゲート電極１１が形成されている。そのゲート電極１１上に層間絶縁膜１２を介在させてエミッタ電極１４ａが形成されている。
【００１１】
また、半導体基板１の第１主表面では、第１領域Ｒ１を取り囲むように、外周接合領域として第２領域Ｒ２が設けられている。その第２領域Ｒ２では、ガードリングとなるｐ層５が表面から所定の深さにわたり形成されている。第２領域Ｒ２には、ｐ層５に接触するようにＡｌＳｉ層１４ｃが形成されている。そのＡｌＳｉ層１４ｃを覆うように、半絶縁性シリコン窒化膜１７が形成されている。第２領域Ｒ２の外側の半導体基板１の第３領域の表面にはｎ層６が形成されている。そのｎ層６上には、最外周に位置するＡｌＳｉ層１４ｂから距離を隔てて、段差部２０となるＡｌＳｉ層１４ｃが形成されている。
【００１２】
そして、本半導体装置では、分極による電界強度を緩和するための膜の一つとして、第２領域Ｒ２において、半絶縁性シリコン窒化膜１７を覆うように、たとえば、ポリイミド膜などのオーバーコート膜１８が形成されている。ＡｉＳｉ層１４ｃは、オーバーコート膜１８を塗布形成する際に、ポリイミドなどのオーバーコート材が外側へ向かって流れ出るのを阻止する機能を果たす。一方、半導体基板１の第２主表面側には、ｎ+バッファ層７およびｐ+コレクタ層８が形成され、ｐ+コレクタ層８の表面にはコレクタ電極１５が形成されている。ダイシングされたチップ５０は、所定の基板５７に搭載されて、封止ゲル５５によって封止されることになる（図１０参照）。
【００１３】
上述した半導体装置では、半絶縁性シリコン窒化膜１７を覆うように、オーバーコート膜１８が形成されている。これにより、封止ゲル中に含まれる不純物イオンが分極することに起因して、コレクタ−エミッタ間電流（ＩＣＥＳ）特性やコレクタ−エミッタ間電圧（ＶＣＥＳ）特性等が不安定になるを防止することができる。このことについて、まず、オーバーコート膜が形成されていない半導体装置の場合について説明する。
【００１４】
図２に示すように、半導体装置の耐圧評価では、コレクタ電極１５とエミッタ電極１４ａとの間に所定の電圧が印加される。この耐圧はオフ時の耐圧であって、半導体装置の定格電圧に対応した耐圧を保障する必要がある。たとえば、定格電圧が、６．５ｋＶ、４．５ｋＶ、３．３ｋＶの半導体装置の場合には、コレクタ電極１５とエミッタ電極１４ａとの間には、それぞれ６．５ｋＶ、４．５ｋＶ、３．３ｋＶの電圧を印加することになる。
【００１５】
このとき、コレクタ電極１５とｎ層６が高電位側に接続され、エミッタ電極１４ａ等は接地電位（ＧＮＤ）側に接続される。ｎ層６は、ガードリングとなるｐ層５が形成された第２領域Ｒ２よりも外側の第３領域Ｒ３に位置し、エミッタ電極１４ａ等は第２領域Ｒ２よりも内側の第１領域Ｒ１に位置する。
【００１６】
そのため、第２領域Ｒ２に形成された半絶縁性シリコン窒化膜１７の表面上のうち、内側に位置する部分の表面上には封止ゲル中に含まれる不純物イオンのうちプラスイオン４１が集まり、外側に位置する部分の表面上にはマイナスイオン４２が集まる。こうして、不純物イオンの分極が発生することになる。最外周に位置するｐ層５の上方に集まったマイナスイオン４２の影響によって、ｐ層５の外側に位置するｎ-ドリフト層２の部分には、反転層としてｐ層１３が形成されることになる。
【００１７】
一方、コレクタ電極１５とエミッタ電極１４ａとの間に所定の電圧が印加されることで、ｐ層ベース層３とｎ-ドリフト層２との界面等から、主としてｎ-ドリフト層２の側へ空乏層３１が伸びることになる。このとき、ｐ層１３が形成されることによって、空乏層はより外側へ向かって伸びやすくなる。そのため、外周部に位置するｎ層６の近傍（点線枠Ａ）では、空乏層の伸びに歪が発生する。その結果、チップの外周部分において電界強度が強くなって、耐圧特性が低下することになる。
【００１８】
これに対して、本半導体装置では、図３に示すように、ガードリングとしてのｐ層５が形成された第２領域では、半絶縁性シリコン窒化膜１７を覆うようにオーバーコート膜１８が形成されている。これにより、空乏層３２は、マイナスイオン４２とプラスイオン４１との分極による影響を受けにくくなって、空乏層の伸びが安定する。その結果、設計値どおりの電界強度および耐圧特性を得ることができる。
【００１９】
しかも、本半導体装置では、第２領域Ｒ２の外側の第３領域Ｒ３に、段差部２０としての所定の厚みのＡｌＳｉ層１４ｃが形成されている。これにより、塗布されたオーバーコート材が第３領域Ｒ３からさらに外側に位置するダイシングライン領域に向かって流れ出すのを阻止することができて、ダイシングライン領域にオーバーコート材が流れ出すことによってダイシングが良好に行われなくなることを防止することができる。
【００２０】
次に、上述した半導体装置の製造方法について説明する。図４に示すように、半導体基板１の第１主表面の第１領域に、ＩＧＢＴとなるｐベース層３、ｎソース層４、ゲート電極１１が形成される。第１領域の外側に位置する第２領域にガードリングとなるｐ層５が形成され、第２領域の外側に位置する第３領域にｎ層６が形成される。次に、ゲート電極１１上に層間絶縁膜１２を介在させて、ゲート電極１１を覆うようにＡｌＳｉ層１４が形成される。一方、半導体基板１の第２主表面には、ｎ+バッファ層７、ｐ+コレクタ層８およびコレクタ電極１５が形成される。
【００２１】
次に、ＡｌＳｉ層１４上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、ＡｌＳｉ層１４に異方性エッチングを施すことにより、、図５に示すように、第１領域Ｒ１では、エミッタ電極１４ａが形成され、第２領域Ｒ２では、ｐ層５に接続されるＡｌＳｉ層１４ｂが形成される。そして、第３領域Ｒ３では、段差部２０としての所定の高さのＡｌＳｉ層１４ｃが形成される。その後、レジストパターンが除去される。
【００２２】
次に、図６に示すように、エミッタ電極１４ａ等を覆うように、半導体基板の第１主表面上に半絶縁性シリコン窒化膜１７が形成される。その半絶縁性シリコン窒化膜１７上に、第２領域Ｒ２に位置する半絶縁性シリコン窒化膜１７の部分を残す態様で、所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、半絶縁性シリコン窒化膜１７に異方性エッチングを施すことにより、図７に示すように、第２領域Ｒ２に位置する半絶縁性シリコン窒化膜１７の部分を残して、他の第１領域Ｒ１および第３領域Ｒ３に位置する半絶縁性シリコン窒化膜１７の部分が除去される。その後、レジストパターンが除去される。
【００２３】
次に、図８に示すように、半導体基板の第１主表面における第２領域Ｒ２に、ディップ方式によって、たとえばポリイミドなどのオーバーコート材が塗布されて、半絶縁性シリコン窒化膜１７を覆うようにオーバーコート膜１８が形成される。このとき、所定の厚みのＡｌＳｉ層１４ｃが形成されていることで、塗布されたオーバーコート材が第３領域Ｒ３からさらに外側に位置するダイシングライン領域に向かって流れ出すのを阻止することができる。これにより、ダイシングライン領域にオーバーコート材が流れ出すことによってダイシングが良好に行われなくなるを防止することができる。そして、所望の厚さのオーバーコート膜１８を第２領域Ｒ２に形成することができて、耐圧特性等が悪化するのを防止することができる。
【００２４】
次に、図９に示すように、半導体基板１をダイシングライン領域においてダイシングすることにより、チップ５０として取り出される。その後、図１０に示すように、チップ５０のコレクタ電極１５が、はんだ５３により、所定の基板５１に設けられた基板電極５２に接合される。基板５１に接合されたチップ５０は、封止ゲル５５によって封止される。こうして、チップ５０は、所定の基板５１に搭載され封止ゲル５５によって封止されて、パワーモジュールとして完成する。
【００２５】
上述した半導体装置では、所定の厚みのＡｌＳｉ層１４ｃが形成されていることで、ポリイミドなどのオーバーコート材を塗布する際に、塗布されたオーバーコート材が第３領域Ｒ３からさらに外側に向かって流れ出すのを阻止することができる。これにより、所望の厚さのオーバーコート膜１８を第２領域Ｒ２に形成することができて、耐圧特性等が悪化するのを防止することができる。
【００２６】
また、上述した製造方法では、ダイシングする前にオーバーコート材を塗布する場合について説明したが、ダイシングを行った後にチップの状態で、オーバーコート材を塗布するようにしてもよい。この場合には、オーバーコート材を塗布する際に、オーバーコート材が流れ出して、オーバーコート材が半導体基板１の裏側のコレクタ電極１５に回りこんでしまい、チップ５０を所定の基板にはんだ付けができなくなくなるのを防止することができる。さらに、チップを基板にはんだ付けした後に、オーバーコート材を塗布する際に、流れ出したオーバーコート材が、チップ以外の他の部品に付着するのを防止して、組み立て不良を減らすことができる。
【００２７】
発明者は、種々の評価を行った結果、安定した耐圧特性を得るには、オーバーコート膜１８の膜厚は３０μｍ以上必要であることを見出した。このことについて説明する。図１１に、コレクタ−エミッタ間電流（ＩＣＥＳ）のオーバーコート膜の膜厚依存性のグラフを示す。パワーモジュールのＩＧＢＴでは、コレクタ−エミッタ間電流（ＩＣＥＳ）は１Ａ／ｃｍ2以下となることが好ましいとされる。そうすると、図１１に示すグラフから、オーバーコート膜１８の膜厚は３０μｍ以上にする必要があることがわかる。
【００２８】
４０μｍ以上の膜厚のオーバーコート膜を形成するには、一般的な半導体プロセスにおける写真製版では困難である。このことから、上述したように、ディスペンス方式による塗布が好ましい。また、ディスペンス方式の他に、印刷マスクを用いた印刷方式による塗布によっても所望の厚さのオーバーコート膜を形成することができる。さらに、本半導体装置では、ポリイミドなどのオーバーコート材が流れ出すのを阻止する段差部２０が形成されていることで、オーバーコート材が流れ出すことによって、第２領域（外周接合領域）Ｒ２におけるオーバーコート膜が部分的に薄くなり、耐圧特性がばらつくのを抑制することができる。また、所望の厚さのオーバーコート膜を、必要最小限のオーバーコート材の量で形成することができる。
【００２９】
また、図１２に示すように、半絶縁性シリコン窒化膜１７の上面上に位置するオーバーコート膜１８の膜厚をＬ１、段差部２０としてのＡｌＳｉ層１４ｃの高さをＬ２、最外周に位置するＡｌＳｉ層の部分とＡｌＳｉ層１４ｃとの間に形成される溝２５の幅をＷとすると、オーバーコート材がチップの外側へ流れ出るのを阻止するには、次の関係式、
Ｗ≧（Ｌ１＋Ｌ２）／２×（Ｌ１／Ｌ２）
を満たすことが好ましい。オーバーコート材が流れ出るのを阻止するには、オーバーコート膜の厚みが厚いほど、溝としてより広い幅Ｗが必要となる。また、高さＬ２が高いほど、より狭い幅Ｗでオーバーコート材が流れ出るのを阻止することができる。
【００３０】
なお、上述した半導体装置では、半絶縁性シリコン窒化膜を覆うオーバコート膜の材料として、ポリイミドを例に挙げたが、ポリイミドの他に、たとえば、ポリアミドイミド等でもよく、誘電率が約３．５以下程度の比較的低い材料であれば、分極による影響を阻止することができる。
【００３１】
実施の形態２
ここでは、電力用の半導体素子としてＩＧＢＴを備えた電力用の半導体装置の他の例について説明する。図１３に示すように、第２領域Ｒ２に位置するＡｌＳｉ層１４ｂを覆う半絶縁性シリコン窒化膜１７ａに加えて、第３領域Ｒ３に位置する段差部２０としてのＡｌＳｉ層１４ｃの上面上に、半絶縁性シリコン窒化膜１７ｂが形成されている。なお、これ以外の構成については図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３２】
次に、上述した半導体装置の製造方法について説明する。前述した図４および図５に示す工程と同様の工程を経た後、図１４に示すように、エミッタ電極１４ａ等を覆うように、半導体基板１の第１主表面上に半絶縁性シリコン窒化膜１７が形成される。次に、その半絶縁性シリコン窒化膜１７の表面に、ＡｌＳｉ層１４ｃの上に位置する半絶縁性シリコン窒化膜１７の部分が残される態様で、所定のレジストパターン（図示せず）が形成される。
【００３３】
そのレジストパターンをマスクとして、半絶縁性シリコン窒化膜１７に異方性エッチングを施すことにより、図１５に示すように、第２領域Ｒ２に位置する半絶縁性シリコン窒化膜１７ａの部分と、第３領域Ｒ３のＡｌＳｉ層１４ｃの上面上に位置する半絶縁性シリコン窒化膜１７ｂの部分を残して、他の第１領域Ｒ１等に位置する半絶縁性シリコン窒化膜１７の部分が除去される。その後、レジストパターンが除去される。
【００３４】
次に、図１６に示すように、半導体基板の第１主表面における第２領域Ｒ２に、ディップ方式によってポリイミドなどのオーバーコート材が塗布されて、半絶縁性シリコン窒化膜１７を覆うようにオーバーコート膜１８が形成される。このとき、所定の厚みのＡｌＳｉ層１４ｃが形成されていることで、塗布されたポリイミドが第３領域Ｒ３からさらに外側に位置するダイシングライン領域に向かって流れ出すのを阻止することができる。
【００３５】
次に、図１７に示すように、半導体基板１をダイシングライン領域においてダイシングすることにより、チップ５０として取り出される。その後、図１０に示す工程と同様の工程を経て、チップは所定の基板に接合され、封止ゲルによって封止されて、パワーモジュールとして完成する（図示せず）。
【００３６】
上述した半導体装置では、前述した半導体装置と同様に、所定の厚みのＡｌＳｉ層１４ｃが形成されていることで、ポリイミドなどのオーバーコート材を塗布する際に、塗布されたオーバーコート材が第３領域Ｒ３からさらに外側に向かって流れ出すのを阻止することができる。すなわち、図１８に示すように、半絶縁性シリコン窒化膜１７の上面上に位置するオーバーコート膜１８の膜厚をＬ１、ＡｌＳｉ層１４ｃの高さをＬ２、最外周に位置するＡｌＳｉ層の部分とＡｌＳｉ層１４ｃとの間に形成される溝の幅をＷとすると、次の関係式、
Ｗ≧（Ｌ１＋Ｌ２）／２×（Ｌ１／Ｌ２）
を満たすように設定されていることで、オーバーコート材がチップの外側へ流れ出るのを阻止して、所望の厚さのオーバーコート膜１８を第２領域Ｒ２に形成することができ、耐圧特性等が悪化するのを防止することができる。
【００３７】
特に、本半導体装置では、段差部２０としてのＡｌＳｉ層１４ｃの上面上に、さらに、半絶縁性シリコン窒化膜１７ｂが形成されている。これにより、塗布されたオーバーコート材が第３領域Ｒ３から流れ出るのを確実に阻止することができる。
【００３８】
なお、上述した各半導体装置では、電力用半導体素子としてＩＧＢＴを例に挙げて説明したが、ＩＧＢＴの他に、たとえばダイオード等の素子でもよい。
【００３９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、半導体装置の効果を説明するための第１の部分断面図である。
【図３】同実施の形態において、半導体装置の効果を説明するための第２の部分断面図である。
【図４】同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、リーク電流とオーバーコート膜の膜厚との関係を示すグラフである。
【図１２】同実施の形態において、各部の寸法関係を説明するための部分断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の断面図である。
【図１４】同実施の形態において、図１３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、各部の寸法関係を説明するための部分断面図である。
【符号の説明】
【００４１】
１  半導体基板、２  ｎ-ドリフト層、３  ｐベース層、４  ｎソース層、５  ｐ層、６  ｎ層、７  ｎ+バッファ層、８  ｐ+コレクタ層、１０  シリコン酸化膜、１１  ゲート電極、１２  層間絶縁膜、１３  ｐ反転層、１４ａ  エミッタ電極、１５  コレクタ電極、１４ｂ  ＡｌＳｉ膜、１７  半絶縁性シリコン窒化膜、１８  オーバーコート膜、２０  段差部、１４ｃ  ＡｌＳｉ膜、２５  溝、３１  空乏層、３２  空乏層、４１  プラスイオン、４２  マイナスイオン、５０  チップ、５１  基板、５２  電極、５３  はんだ、５５  封止ゲル、Ｒ１  第１領域、Ｒ２  第２領域、Ｒ３  第３領域。
【図１】
2010034306.tif 000003
【図２】
2010034306.tif 000004
【図３】
2010034306.tif 000005
【図４】
2010034306.tif 000006
【図５】
2010034306.tif 000007
【図６】
2010034306.tif 000008
【図７】
2010034306.tif 000009
【図８】
2010034306.tif 000010
【図９】
2010034306.tif 000011
【図１０】
2010034306.tif 000012
【図１１】
2010034306.tif 000013
【図１２】
2010034306.tif 000014
【図１３】
2010034306.tif 000015
【図１４】
2010034306.tif 000016
【図１５】
2010034306.tif 000017
【図１６】
2010034306.tif 000018
【図１７】
2010034306.tif 000019
【図１８】
2010034306.tif 000020