【手続補正書】
【提出日】平成16年6月7日(2004.6.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、かつ、配線溝を有する第１層間絶縁膜と；
前記配線溝の側壁と底面に形成された第１バリアメタル層と、前記配線溝を埋め込むように前記第１バリアメタル層上に形成された第１導電体層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とを有する配線部と；
前記第１層間絶縁膜上に形成され、かつ、接続孔を有する第２層間絶縁膜と；
前記接続孔の側壁と底面に形成された第２バリアメタル層と、前記接続孔を埋め込むように前記第２バリアメタル層上に形成された第２導電体層とを有する接続部と；
を有する半導体装置において、
前記接続部と前記配線部の接続部分において、前記接続孔の底面の前記第２バリアメタル層又は前記キャップバリアメタル膜の、少なくともどちらか一方が除去されていることを特徴とする半導体装置。
【請求項２】
配線部と前記配線部に接続された接続部を有する半導体装置であって、
前記配線部は、第１導電体層と、前記第１導電体層を囲むように前記第１導電体層の側面と底面に形成された第１バリアメタル層とを有し、
前記接続部は、前記配線部上に形成されると共に、第２導電体層と、前記第２導電体層を囲むように前記第２導電体層の側面に形成された第２バリアメタル層とを有し、
前記接続部と前記配線部の接続部分において、前記第２導電体層の底面には前記第２バリアメタル層は、不連続に形成されていることを特徴とする半導体装置。
【請求項３】
層間絶縁膜中に形成された配線部と前記配線部に接続された接続部を有する半導体装置であって、
前記配線部は、第１導電体層と、前記第１導電体層を囲むように前記第１導電体層の側面と底面に形成された第１バリアメタル層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とからなり、
前記接続部は、第２導電体層と、前記第２導電体層を囲むように前記第２導電体層の側面と底面のうち、少なくとも前記側面に形成された第２バリアメタル層とからなり、
前記接続部と前記配線部の接続部分において、前記第２導電体層の底面には前記第２バリアメタル層又は前記キャップバリアメタル膜の、少なくともどちらか一方が形成されていないか、不連続に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置であって、
前記配線部と前記接続部の接続部分において、前記配線部は前記接続部よりも広い面積で構成されていることを特徴とする半導体装置。
【請求項５】
請求項１または３に記載の半導体装置において、
前記キャップバリアメタル膜は、前記接続部と前記配線部の接続部分のみ形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１または３に記載の半導体装置において、
前記接続孔の底面の前記第２バリアメタル層は除去されていることを特徴とする半導体装置。
【請求項７】
請求項１、３または５に記載の半導体装置において、
前記第２導電体層の底面の前記第２バリアメタル層は形成されていないことを特徴とする半導体装置。
【請求項８】
半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線溝を形成する工程と、
前記配線溝の側壁と底面に第１バリアメタル層を形成する工程と、
前記配線溝を埋め込むように前記第１バリアメタル層上に第１導電体層を形成する工程と、
前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜中に前記第１導電体層に接続する接続孔を形成する工程と、
前記接続孔の側壁と底面に第２バリアメタル層を形成する工程と、
前記接続孔を埋め込むように前記第２バリアメタル層上に第２導電体層を形成する工程と、
を有する半導体装置の製造方法であって、
前記接続孔を形成する工程において、前記キャップバリアメタル膜を前記接続孔と前記配線溝の重なり部分のみ除去することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記配線溝と前記接続孔の重なり部分において、前記配線溝は前記接続孔よりも広い面積で構成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記第２導電体層を形成する工程の前に、前記接続孔の底面の前記第２バリアメタル層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
第１配線構造と第２配線構造を有する半導体装置であって、
前記第１配線構造は、第１配線部と第１配線部上に形成された第１接続部を含み、
前記第１配線部は、第１導電体層と、前記第１導電体層を囲むように前記第１導電体層の側面と底面に形成された第１バリアメタル層と、前記第１導電体層の表面に形成された第１キャップバリアメタル膜とを有し、
前記第１接続部は、前記第１配線部上に形成され、第２導電体層と、前記第２導電体層を囲むように前記第２導電体層の側面と底面に形成された第２バリアメタル層とからなり、
前記第２配線構造は前記第１配線構造上に形成され、第２配線部と第２配線部上に形成された第２接続部を含み、
前記第２配線部は、第３導電体層と、前記第３導電体層を囲むように前記第３導電体層の側面と底面に形成された第３バリアメタル層と、前記第３導電体層の表面に形成された第２キャップバリアメタル膜とを有し、
前記第２接続部は、前記第２配線部上に形成され、第４導電体層と、前記第４導電体層を囲むように前記第４導電体層の側面と底面に形成された第４バリアメタル層とからなり、
前記第１、第２バリアメタル層および前記第１キャップバリアメタル膜の構造は、前記第３、第４バリアメタル層および前記第２キャップバリアメタル膜の構造と、異なる構造であることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２キャップバリアメタル膜の膜厚は、前記第１キャップバリアメタル膜の膜厚よりも、薄く形成されているか、または、前記第１キャップバリアメタル膜の膜厚は、前記第２キャップバリアメタル膜の膜厚よりも、薄く形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記第４導電体層の底面の前記第４バリアメタル層および前記第２キャップバリアメタル膜のうち、どちらか一方は除去され、
前記第２導電体層の底面の前記第２バリアメタル層および前記第１キャップバリアメタル膜のうち、少なくともどちらか一方は除去されていることを特徴とする半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記第４導電体層の底面の前記第４バリアメタル層および前記第２キャップバリアメタル膜は除去されておらず、
前記第２導電体層の底面の前記第２バリアメタル層および前記第１キャップバリアメタル膜のうち、少なくともどちらか一方は除去されていることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１４のいずれか１項に記載の半導体装置において、
前記第２配線構造の第２接続部の径は、前記第１配線構造の第１接続部の径よりも大きい、もしくは前記第２配線構造の第２配線部の幅は、前記第１配線構造の第１配線部の幅よりも広いことを特徴とする半導体装置。
【請求項１６】
請求項１１〜１５のいずれか１項に記載の半導体装置において、
前記半導体装置は、さらに、前記第２配線部と前記第２接続部を介して接続される配線を有し、
前記第４バリアメタル層および前記第２キャップバリアメタル膜は、除去されていないことを特徴とする半導体装置。
【請求項１７】
半導体基板上に形成された第１絶縁膜と；
前記第１絶縁膜上に形成された第２絶縁膜と；
前記第１絶縁膜と前記第２絶縁膜を選択的に除去して形成された配線溝と;
前記配線溝の側壁と底面に形成された第１バリアメタル層と、前記配線溝を埋め込むように前記第１バリアメタル層上に形成された第１導電体層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とを有する配線部と；
前記第２絶縁膜上に形成され、かつ、接続孔を有する第３絶縁膜と；
前記接続孔の側壁と底面のうち、少なくとも前記側壁に形成された第２バリアメタル層と、前記接続孔を埋め込むように前記第２バリアメタル層上に形成された第２導電体層とを有する接続部と；
を有する半導体装置において、
前記第２絶縁膜は、バリア絶縁膜としての機能を有することを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記キャップバリアメタル膜上に、バリア絶縁膜としての機能を有する第４絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１７に記載の半導体装置において、
前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、もしくは誘電率が５．５以下の材料で形成されている低誘電率膜であることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉとＣとＮを有するか、ＳｉとＯとＮを有するか、またはＴＭＳ（トリメトキシシラン）とＮ2Ｏを用いた、ＣＶＤ法によって形成した膜であることを特徴とする半導体装置。
【請求項２１】
請求項１７に記載の半導体装置において、
前記第２絶縁膜は、前記接続孔形成時のエッチングストッパ層としての機能を有することを特徴とする半導体装置。
【請求項２２】
請求項１８に記載の半導体装置において、
前記第４絶縁膜は、前記接続孔形成時のエッチングストッパ層としての機能を有することを特徴とする半導体装置。
【請求項２３】
請求項１７に記載の半導体装置において、
前記接続孔の底面の前記第２バリアメタル層が除去されていることを特徴とする半導体装置。
【請求項２４】
請求項１７〜２３のいずれか１項に記載の半導体装置において、
前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低い、もしくは誘電率が３.７以下の材料で形成されている低誘電率膜を含むことを特徴とする半導体装置。
【請求項２５】
請求項２４に記載の半導体装置において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＣとＯ、ＳｉとＯとＦ、ＣとＨもしくはＳｉとＯとＣとＨを有すること、または前記の材料で空孔を有することを特徴とする半導体装置。
【請求項２６】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第１絶縁膜と前記第２絶縁膜を選択的に除去して配線溝を形成する工程と、
前記配線溝の側壁と底面に第１バリアメタル層を形成する工程と、
前記配線溝を埋め込むように前記第１バリアメタル層上に第１導電体層を形成する工程と、
前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜中に接続孔を形成する工程と、
前記接続孔の側壁と底面のうち、少なくとも前記側壁に第２バリアメタル層を形成する工程と、
前記接続孔を埋め込むように前記第２バリアメタル層上に第２導電体層を形成する工程と、
を有する半導体装置の製造方法であって、
前記第２絶縁膜は、バリア絶縁膜としての機能を有することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記キャップバリアメタル膜上に、バリア絶縁膜としての機能を有する第４絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２６に記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、もしくは誘電率が５．５以下の材料で形成されている低誘電率膜であることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８に記載の半導体装置の製造方法において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉとＣとＮを有するか、ＳｉとＯとＮを有するか、またはＴＭＳとＮ2Ｏを用いた、ＣＶＤ法によって形成した膜であることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２６に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記第２絶縁膜は、エッチングストッパ層としての機能を有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２７に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記第４絶縁膜は、エッチングストッパ層としての機能を有することを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２６に記載の半導体装置の製造方法であって、
前記第２導電体層形成工程の前に、前記接続孔の底面の前記第２バリアメタル層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２６に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記キャップバリアメタル膜を前記接続孔と前記配線溝の重なり部分のみ除去する工程と、
前記第２導電体層形成工程の前に、前記接続孔の底面の前記第２バリアメタル層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項２６〜３３のいずれか１項に記載の半導体装置の製造方法において、
前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低い、もしくは誘電率が３.７以下の材料で形成されている低誘電率膜を含むことを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４に記載の半導体装置の製造方法において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＣとＯ、ＳｉとＯとＦ、ＣとＨもしくはＳｉとＯとＣとＨを有すること、または前記の材料で空孔を有することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項１〜７および１１〜２５のいずれか１項に記載の半導体装置において、
前記バリアメタル層は、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのいずれか１つの単層膜や、これらのうちいずれかを複数積層した積層膜で形成されていることを特徴とする半導体装置。
【請求項３７】
請求項１〜７および１１〜２５のいずれか１項に記載の半導体装置において、
前記キャップバリアメタル膜は、Ｗ、ＷＮ、ＷＳｉＮ、Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これらのうちいずれか２層を積層した膜で形成されていることを特徴とする半導体装置。
【請求項３８】
請求項１〜７および１１〜２５のいずれか１項に記載の半導体装置において、
前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分とした金属層のいずれか１つで形成されていることを特徴とする半導体装置。
【請求項３９】
請求項８〜１０および２６〜３５のいずれか１項に記載の半導体装置の製造方法において、
前記バリアメタル層を、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのいずれか１つの単層膜や、これらのうちいずれかを複数積層した積層膜で形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４０】
請求項８〜１０および２６〜３５のいずれか１項に記載の半導体装置製造方法において、
前記キャップバリアメタル膜を、Ｗ、ＷＮ、ＷＳｉＮ、Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これらのうちいずれか２層を積層した膜で形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４１】
請求項８〜１０および２６〜３５のいずれか１項に記載の半導体装置の製造方法において、
前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分とした金属層のいずれか１つで形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４２】
（ａ）半導体基板上の第１絶縁膜中に第１導電体層を形成する工程と、
（ｂ）前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、
（ｃ）前記キャップバリアメタル膜および第１絶縁膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第３絶縁膜を順次形成する工程と、
（ｄ）前記第２および第３絶縁膜を選択的に除去することにより前記第２絶縁膜中に形成された配線溝、および前記第３絶縁膜中に形成された接続孔であって、前記配線溝の底部から前記キャップバリアメタル膜上に至る接続孔を形成する工程と、
（ｅ）前記配線溝の側壁と底部および前記接続孔の側壁と底部にバリアメタル膜を形成する工程と、
（ｆ）前記接続孔底部のバリアメタル膜を除去する工程と、
（ｇ）前記配線溝および接続孔内に第２導電体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４３】
請求項４２に記載の半導体装置の製造方法において、
前記バリアメタル膜の形成工程は、前記バリアメタル膜を、前記配線溝の底部におけるバリアメタル膜の膜厚が、前記接続孔の底部のバリアメタル膜の膜厚より大きくなるよう形成することを特徴とする半導体装置の製造方法。
【請求項４４】
請求項４３に記載の半導体装置の製造方法において、
前記（ｆ）工程の前記接続孔底部のバリアメタル膜の除去は、異方性エッチングにより行われることを特徴とする半導体装置の製造方法。
【請求項４５】
請求項４２に記載の半導体装置の製造方法において、
前記（ｄ）工程と（ｅ）工程との間に、
（ｈ）前記接続孔底部から露出した前記キャップバリアメタル膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項４６】
（ａ）半導体基板上の第１絶縁膜中に形成された第１導電体層と、
（ｂ）前記第１絶縁膜および第１導電体層上に形成された第２絶縁膜と、
（ｃ）前記第２絶縁膜上に形成された第３絶縁膜と、
（ｄ）前記第３絶縁膜中に形成された配線溝と、
（ｅ）前記第２絶縁膜中に形成された接続孔であって、前記配線溝の底部から前記第１導電体層上に至る接続孔と、
（ｆ）前記配線溝の側壁と底部および前記接続孔の側壁に形成されたバリアメタル層と、
（ｇ）前記配線溝および接続孔内に形成された第２導電体層と、
（ｈ）前記第１導電体層と前記第２絶縁膜との間に形成されたキャップバリアメタル膜と、
を有し、
前記第１導電体層と第２導電体層との間には、前記キャップバリアメタル膜および前記バリアメタル層が形成されていないことを特徴とする半導体装置。
【請求項４７】
（ａ）半導体基板上の第１絶縁膜中に形成された第１導電体層と、
（ｂ）前記第１絶縁膜および第１導電体層上に形成された第２絶縁膜と、
（ｃ）前記第２絶縁膜上に形成された第３絶縁膜と、
（ｄ）前記第３絶縁膜中に形成された配線溝と、
（ｅ）前記第２絶縁膜中に形成された接続孔であって、前記配線溝の底部から前記第１導電体層上に至る接続孔と、
（ｆ）前記配線溝の側壁と底部および前記接続孔の側壁および底部に形成されたバリアメタル層と、
（ｇ）前記配線溝および接続孔内に形成された第２導電体層と、
（ｈ）前記第１導電体層と前記第２絶縁膜との間に形成されたキャップバリアメタル膜と、
を有し、
前記第１導電体層と第２導電体層との間には、前記キャップバリアメタル膜が形成されていないことを特徴とする半導体装置。
【請求項４８】
（ａ）半導体基板上の第１絶縁膜中に形成された第１導電体層と、
（ｂ）前記第１導電体層上に形成されたバリアメタル層と、
（ｃ）前記第１絶縁膜およびバリアメタル層上に形成された第２絶縁膜と、
（ｄ）前記第２絶縁膜上に形成された第３絶縁膜と、
（ｅ）前記第３絶縁膜中に形成された配線溝と、
（ｆ）前記第２絶縁膜中に形成された接続孔であって、前記配線溝の底部から前記バリアメタル層上に至る接続孔と、
（ｇ）前記配線溝の側壁と底部および前記接続孔の側壁に形成されたバリアメタル層と、
（ｈ）前記配線溝および接続孔内に形成された第２導電体層と、
を有し、
前記第１導電体層と第２導電体層との間には、前記バリアメタル層が形成されていないことを特徴とする半導体装置。