【手続補正書】
【提出日】平成16年12月3日(2004.12.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の第１の領域で、それぞれライン幅Ｌを有する導電体からなる第１、第２、第３、第４のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、
前記半導体基板上の第２の領域で、それぞれライン幅Ｌを有する導電体からなる第５、第６のラインパターンがライン間スペースＳ以上を介して順に並ぶように形成された第２のライン＆スペースパターンと、
前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のラインパターンと前記第５のラインパターンに連なる導電体からなる第７のラインパターンおよび前記第３のラインパターンと前記第６のラインパターンに連なる導電体からなる第８のラインパターンが形成された第３のライン＆スペースパターンとを具備し、
前記第２のラインパターンは前記第１の領域と第３の領域との境界位置で終端されており、前記第４のラインパターンは前記第３の領域と第２の領域との境界位置で終端されていることを特徴とする半導体装置。
【請求項２】
前記第７のラインパターンは、前記第３の領域内の長さ方向の途中でライン幅が変化し、前記第１のラインパターン側よりも前記第５のラインパターン側の方がライン幅が太くなるように形成されており、
前記第８のラインパターンは、前記第３の領域内の長さ方向の途中でライン幅が変化し、前記第３のラインパターン側よりも前記第６のラインパターン側の方がライン幅が太くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第７のラインパターンおよび第８のラインパターンのライン幅が変化する位置は、前記第３の領域と第１の領域との境界位置から長さ方向に前記Ｓ以上、かつ、前記第３の領域と第２の領域との境界位置から長さ方向に前記Ｌ以上の位置であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第８のラインパターンと第４のラインパターンのスペースが、前記第３の領域において前記Ｓであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１の領域はメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であることを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上の第１の領域で、導電体からなる複数（ｎ）本のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、
前記半導体基板上の第２の領域で、導電体からなるｎ／２本のラインパターンがライン間スペースを介して繰り返すように形成された第２のライン＆スペースパターンと、
前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のライン＆スペースパターンのうちの１つ置きのｎ／２本のラインパターンと前記第２のライン＆スペースパターンの前記ｎ／２本のラインパターンに連なるｎ／２本の導電体からなるラインパターンが形成された第３のライン＆スペースパターンとを具備し、
前記第１のライン＆スペースパターンのうちで前記第２のライン＆スペースパターンに連ならないｎ／２本の各ラインパターンは、前記第１の領域と第３の領域との境界位置、前記第３の領域と第２の領域との境界位置、第３の領域内のいずれかの位置で終端されていることを特徴とする半導体装置。
【請求項７】
前記第３のライン＆スペースパターンの各ラインパターンは、前記第３の領域内の長さ方向の途中でライン幅が変化し、前記第１の領域側よりも前記第２の領域側の方がライン幅が太くなるように形成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１のライン＆スペースパターンのうちの前記第２のライン＆スペースパターンに連ならないｎ／２本のラインパターンは、配列の順番に従って終端位置が前記第２の領域に近づいており、
前記第３のライン＆スペースパターンは、配列の順番に従って前記ライン幅が変化する位置が前記終端位置が第２の領域に近づいていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３の領域において、互いに隣接するラインパターン間のスペースが前記Ｓであることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記第１の領域はメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であることを特徴とする請求項６記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上の第１の領域で、それぞれ導電体からなる複数（ｎ）本のラインパターンが第１のライン間スペースを介してピッチＰ１で順に並ぶように形成された第１、第２、第３、第４のライン＆スペースパターンと、
前記半導体基板上の第２の領域で、それぞれ導電体からなるｎ本のラインパターンが第２のライン間スペースを介してＰ１より大きなピッチＰ２で繰り返すように形成された第５、第６のライン＆スペースパターンと、
前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第２のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第５のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第７のライン＆スペースパターン、ならびに、前記第３のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第６のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第８のライン＆スペースパターンとを具備し、
前記第１のライン＆スペースパターンおよび第４のライン＆スペースパターンの各ラインパターンは前記第１の領域と第３の領域との境界位置および第３の領域内で終端されており、
前記第７のライン＆スペースパターンおよび第８のライン＆スペースパターンの各ラインパターンの各一部は、前記第１の領域のパターンの長さ方向に対して斜めに配置されており、かつ、斜めに配置された部分のピッチＰ３は、Ｐ１＜Ｐ３＜Ｐ２であることを特徴とする半導体装置。
【請求項１２】
前記第１の領域はメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１の領域はNAND型フラッシュメモリのメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であり、
前記第１の領域におけるライン＆スペースパターンのｎ本のラインパターンは、前記メモリセルアレイの単位ブロックをなす直列に接続された複数のメモリセルおよびそれを挟むように直列に接続された選択トランジスタのうちの前記複数のメモリセルの各ゲートに接続されていることを特徴とする請求項１１記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明は上記の問題点を解決するためになされたもので、露光装置の光源の波長以下のような微細なピッチＰでライン＆スペースの配線パターンが形成されている第１領域と、それよりは大きいピッチで配線パターンが形成されている第２領域との境界領域における光リソグラフィを用いた配線パターン形成時の解像度や焦点深度の悪化を抑制し、ピッチの異なる配線を接続する領域における配線パターンの断線やショートを防止でき、高集積化が可能となる半導体装置を提供することを目的とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板と、前記半導体基板上の第１の領域で、それぞれライン幅Ｌを有する導電体からなる第１、第２、第３、第４のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、前記半導体基板上の第２の領域で、それぞれライン幅Ｌを有する導電体からなる第５、第６のラインパターンがライン間スペースＳ以上を介して順に並ぶように形成された第２のライン＆スペースパターンと、前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のラインパターンと前記第５のラインパターンに連なる導電体からなる第７のラインパターンおよび前記第３のラインパターンと前記第６のラインパターンに連なる導電体からなる第８のラインパターンが形成された第３のライン＆スペースパターンとを具備し、前記第２のラインパターンは前記第１の領域と第３の領域との境界位置で終端されており、前記第４のラインパターンは前記第３の領域と第２の領域との境界位置で終端されていることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の第２の半導体装置は、半導体基板と、前記半導体基板上の第１の領域で、それぞれ導電体からなる複数（ｎ）本のラインパターンが第１のライン間スペースを介してピッチＰ１で順に並ぶように形成された第１、第２、第３、第４のライン＆スペースパターンと、前記半導体基板上の第２の領域で、それぞれ導電体からなるｎ本のラインパターンが第２のライン間スペースを介してＰ１より大きなピッチＰ２で繰り返すように形成された第５、第６のライン＆スペースパターンと、前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第２のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第５のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第７のライン＆スペースパターン、ならびに、前記第３のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第６のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第８のライン＆スペースパターンとを具備し、前記第１のライン＆スペースパターンおよび第４のライン＆スペースパターンの各ラインパターンは前記第１の領域と第３の領域との境界位置および第３の領域内で終端されており、前記第７のライン＆スペースパターンおよび第８のライン＆スペースパターンの各ラインパターンの各一部は、前記第１の領域のパターンの長さ方向に対して斜めに配置されており、かつ、斜めに配置された部分のピッチＰ３は、Ｐ１＜Ｐ３＜Ｐ２であることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の第３の半導体装置は、半導体基板と、前記半導体基板上の第１の領域で、導電体からなる複数（ｎ）本のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、前記半導体基板上の第２の領域で、導電体からなるｎ／２本のラインパターンがライン間スペースを介して繰り返すように形成された第２のライン＆スペースパターンと、前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のライン＆スペースパターンのうちの１つ置きのｎ／２本のラインパターンと前記第２のライン＆スペースパターンの前記ｎ／２本のラインパターンに連なるｎ／２本の導電体からなるラインパターンが形成された第３のライン＆スペースパターンとを具備し、前記第１のライン＆スペースパターンのうちで前記第２のライン＆スペースパターンに連ならないｎ／２本の各ラインパターンは、前記第１の領域と第３の領域との境界位置、前記第３の領域と第２の領域との境界位置、第３の領域内のいずれかの位置で終端されていることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
【発明の効果】
上述したように本発明によれば、配線ピッチが異なる領域間の接続領域における光リソグラフィを用いた微細な配線パターンを形成する時の解像度や焦点深度の悪化を抑制し、配線パターンの断線やショートが発生する可能性を低減し、高集積化が可能となる半導体装置を提供することができる。