(57)【要約】【課題】消費電力を低減することができる消費電力低減回路および消費電力低減方法を提供すること【解決手段】本発明にかかる消費電力低減回路１は、メモリ７へのアクセスを検出するアクセス検出回路５１と、アクセス検出回路５１がメモリ７へのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、メモリ７の制御を低電力モードに移行させる電力モード制御回路５２と、アクセス検出回路５１がメモリ７へのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、基準期間を変更する移行制御回路５３を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更する移行制御回路を備えた消費電力低減回路。
【請求項２】
前記移行制御回路は、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項１に記載の消費電力低減回路。
【請求項３】
前記移行制御回路は、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する請求項１又は２に記載の消費電力低減回路。
【請求項４】
メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出していないクロック数をカウントし、カウンタ値を格納するカウンタと、
前記カウンタ値がモード移行値以上の場合に、前記メモリを低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における前記カウンタ値に応じて、前記モード移行値を変更する移行制御回路を備えた消費電力低減回路。
【請求項５】
前記移行制御回路は、前記カウンタ値がＮ（Ｎは正整数）よりも大きい場合に、前記モード移行値からＴ（Ｔは正整数）を減らす請求項４に記載の消費電力低減回路。
【請求項６】
前記移行制御回路は、前記カウンタ値にＭ（Ｍは正整数）を足した加算値が、前記モード移行値よりも大きい場合に、前記モード移行値を前記加算値に変更する請求項４又は５に記載の消費電力低減回路。
【請求項７】
メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる消費電力低減方法であって、
前記メモリへのアクセスを検出するステップと、
前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更するステップを備えた消費電力低減方法。
【請求項８】
前記基準期間を変更するステップは、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項７に記載の消費電力低減方法。
【請求項９】
前記基準期間を変更するステップは、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する請求項７又は８に記載の消費電力低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電力低減回路および消費電力低減方法に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）及びＤＲＡＭ（Dynamic Random Access Memory）を備えるシステムにおいては、電力低減のために、一定時間の間にＤＲＡＭへのアクセスがない場合に、ＤＲＡＭのセルフリフレッシュやＤＲＡＭコントローラの電源の切断といった消費電力を低減する状態（以下、「低電力モード」とする）に移行し、アクセスがあったときに、低電力モードを解除した状態（以下、「通常モード」とする）に移行する制御が行われている。
その他に、ＰＣ（Personal computer）においては、電力低減のため、一定時間の間に、マウスやキーボードから入力がない場合に、ＬＣＤ（Liquid Crystal Display）の電源を切断したり、ＨＤＤ（Hard Disk Drive）を停止したりして、再び入力があったときに、その状態を解除する制御が行われている。
【０００３】
特許文献１には、ＣＰＵからＳＤＲＡＭ（Synchronous DRAM）へのアクセスがないアイドル状態およびパワーダウン状態の期間中に発生したリフレッシュ時間告知信号の回数を計数し、予め設定された回数に達したときにＳＤＲＡＭをセルフリフレッシュ状態に移行させる技術が開示されている。
また、特許文献２には、一定期間アイドル状態が検出された場合、セルフリフレッシュモードに入り、クロック周波数を低く変更することにより、クロック周波数を安全に低減する技術が開示されている。
さらに、特許文献３には、ＳＤＲＡＭへのアクセス要求がない期間が所定の時間を超えた場合に、ＳＤＲＡＭに供給するクロック信号を所定のレベルに固定することにより、クロックを供給する配線の充放電によって生じる消費電力をも低減する技術が開示されている。
【０００４】
しかし、特許文献１、２及び３に開示されている技術は、一定時間の間、メモリへのアクセス要求がなかった場合に、低電力モードに移行する技術である。そのため、一定時間を経過した直後にメモリへのアクセスが頻繁に発生する場合には、低電力モードに移行して直ぐに、通常モードに復帰する現象が頻繁に発生し、低電力モードと通常モード間の移行によって消費される電力によって、かえって消費電力が大きくなってしまうという問題がある。また、一定時間の間は、通常モードで動作するため、一定時間を経過するまでは消費電力を低減することができないという問題がある。
【０００５】
なお、特許文献４には、特定の装置によるＣＰＵ外部バスの占有時間を検出し、この占有時間が所定の処理を行うのに十分な時間である場合には、ＣＰＵ外部バスから外部端子を切り離し、外部バスを用いて、命令またはデータのフェッチ処理を行う技術が開示されている。
また、特許文献５には、ＣＰＵから特定のアドレスに対して、所定時間内に応答信号が検出されない場合に、代理の応答信号を出力することにより、システムのハングアップを回避する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２３０９７０号公報
【特許文献２】特開２００５−１１５９０６号公報
【特許文献３】特開２００５−２５８５３３号公報
【特許文献４】特開２００６−０１１６２９号公報
【特許文献５】特開２００６−０９９５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
背景技術として説明したように、一定時間の間、メモリへのアクセス要求がなかった場合に、低電力モードに移行する技術では、消費電力の低減が十分に図れないという問題がある。
【０００８】
本発明の目的は、上述したような課題を解決するためになされたものであり、消費電力を低減することができる消費電力低減回路および消費電力低減方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明にかかる消費電力低減回路は、メモリへのアクセスを検出するアクセス検出回路と、前記アクセス検出回路が前記メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる電力モード制御回路と、前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更する移行制御回路を備えたものである。
【００１０】
他方、本発明にかかる消費電力低減回路は、メモリへのアクセスを検出するアクセス検出回路と、前記アクセス検出回路が前記メモリへのアクセスを検出していないクロック数をカウントし、カウンタ値を格納するカウンタと、前記カウンタ値がモード移行値以上の場合に、前記メモリを低電力モードに移行させる電力モード制御回路と、前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における前記カウンタ値に応じて、前記モード移行値を変更する移行制御回路を備えたものである。
【００１１】
本発明にかかる消費電力低減方法は、メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる消費電力低減方法であって、前記メモリへのアクセスを検出するステップと、前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更するステップを備えたものである。
【発明の効果】
【００１２】
本発明により、消費電力を低減することができる消費電力低減回路および消費電力低減方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態にかかる消費電力低減回路の概略を示すブロック図である。
【図２】本発明の実施の形態にかかる消費電力低減回路の詳細を示すブロック図である。
【図３】本発明の実施の形態にかかる消費電力低減回路の処理を示すフローチャートである。
【図４】本発明の実施の形態にかかる消費電力低減回路の処理の具体的な例を示すタイムチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態にかかる消費電力低減回路の概要を示すブロック図である。
消費電力低減回路１は、アクセス検出回路５１、電力モード制御回路５２及び移行制御回路５３を含む。また、消費電力低減回路１は、メモリ７に接続されている。
【００１５】
アクセス検出回路５１は、メモリ７へのアクセスを監視し、アクセスを検出した場合は、アクセス検出信号を電力モード制御回路５２に出力する。
電力モード制御回路５２は、基準期間の間、アクセス検出回路１１からアクセス検出信号の出力を受けなかった場合、メモリ７を低電力モードに移行させる。すなわち、電力モード制御回路１４は、基準期間の間、メモリ７へのアクセスがなかった場合、メモリ７を低電力モードに移行させる。
移行制御回路１３は、メモリ７へのアクセス状況に応じて、基準期間を最適な値に変更する。
【００１６】
続いて、消費電力低減回路１の処理について説明する。
電力モード制御回路５２は、アクセス検出回路５１がメモリ７へのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、低電力モードに移行する。
また、移行制御回路５３は、アクセス検出回路５１がメモリ７へのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、基準期間を動的に変更する。
【００１７】
図２は、本発明の実施の形態にかかる消費電力低減回路の詳細を示すブロック図である。
消費電力低減回路１は、アクセス検出回路１１、カウンタ１２、移行制御回路１３、電力モード制御回路１４及びモード移行値記憶部１５を含む。また、消費電力低減回路１は、ＣＰＵ２及びＤＲＡＭ４を制御するＤＲＡＭコントローラ３に接続されている。それぞれの回路および装置は、クロックを発信する回路（図示せず）から、クロックを供給されて動作する。
【００１８】
アクセス検出回路１１は、ＣＰＵ２からＤＲＡＭ４へのアクセスを監視し、アクセスを検出した場合は、アクセス検出信号を電力モード制御回路１４に出力する。
カウンタ１２は、ＣＰＵ２からＤＲＡＭ４へのアクセスがない時間をカウントしたカウント値を記憶する。
移行制御回路１３は、ＣＰＵ２からＤＲＡＭ４へのアクセス状況に応じて、モード移行値記憶部１５に格納されているモード移行値を最適な値に変更する。
【００１９】
電力モード制御回路１４は、モード移行値記憶部１５に格納されているモード移行値が示す時間の間、アクセス検出回路１１からアクセス検出信号の出力を受けなかった場合、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。すなわち、電力モード制御回路１４は、モード移行値記憶部１５に格納されているモード移行値が示す時間の間、ＣＰＵ２からＤＲＡＭ４へのアクセスがなかった場合、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。
モード移行値記憶部１５は、ＣＰＵ２からＤＲＡＭ４へのアクセスがなかった場合に、低電力モードに移行する時間を示すモード移行値が格納される。
【００２０】
続いて、消費電力低減回路１の処理について、図３に示すフローチャートを用いて説明する。
まず、アクセス検出回路１１は、クロックが供給される時間単位ごとに、ＣＰＵ２からＤＲＡＭ４へのアクセスがあるか否かを判断する（Ｓ１０１）。
ステップＳ１０１において、ＤＲＡＭ４へのアクセスを検出しなかった場合、アクセス検出回路１１は、カウンタ１２に格納されているカウント値をインクリメントする。つまり、カウンタ１２には、アクセスを検出していないクロック数をカウントしたカウント値が格納される。
【００２１】
次に、電力モード制御回路１４は、カウンタ１２に格納されているカウンタ値が、モード移行値記憶部１５に格納されているモード移行値と一致するか否かを判断する（Ｓ１０３）。
カウンタ値がモード移行値と一致する場合は、電力モード制御回路１４は、低電力モード移行信号をＤＲＡＭコントローラ３に出力する。そして、低電力モード移行信号の出力を受けたＤＲＡＭコントローラ３は、ＤＲＡＭ４の制御を低電力モードに移行させる処理を行う（Ｓ１０４）。
【００２２】
一方、ステップＳ１０１において、ＤＲＡＭ４へのアクセスを検出した場合、移行制御回路１３は、カウンタ値がＮ以下であるか否かを判断する（Ｓ１０５）。ここで、Ｎは、低電力モードへ移行して、通常モードに復帰する消費電力を考慮しても電力削除の効果が得られるクロック数を示す正整数値である。
カウンタ値がＮ以下でない、つまり、カウンタ値がＮよりも大きい場合、移行制御回路１３は、モード移行値記憶部１５に格納されているモード移行値を、現在のモード移行値からＴを減算した値に変更する（Ｓ１０６）。ここで、Ｔは正整数の定数である。この処理により、ＤＲＡＭ４へのアクセスが発生する頻度が低く、非アクセス期間が比較的短く見込まれる状態においては、より早いタイミングで低電力モードに移行するようにモード移行値を低く調整する。これにより、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることができるので、消費電力をより低減できる。
【００２３】
カウンタ値がＮ以下の場合、移行制御回路１３は、カウンタ値にＭを加算した値が、現在のモード移行値以下であるか否かを判断する（Ｓ１０７）。なお、Ｍは正整数のマージン値である。
カウンタ値にＭを加算した値が、現在のモード移行値以下でない、つまり、カウンタ値にＭを加算した値が、現在のモード移行値よりも大きい場合、移行制御回路１３は、モード移行値記憶部１５に格納されているモード移行値を、カウンタ値にＭを加算した値に変更する（Ｓ１０８）。ここで、カウンタ値がＮ以下であって、なおかつ、カウンタ値にＭを加算した値が、現在のモード移行値よりも大きい場合には、ＤＲＡＭ４への非アクセス期間がモード移行値によって定める基準期間の長さ程度であると判断できる。このような状態においては、一旦、カウンタ値がモード移行値以上となり、低電力モードに移行した場合であっても、すぐにＤＲＡＭ４へのアクセスが発生し、通常モードに復帰するといった処理が繰り返される可能性が高いと判断される。そこで、ステップＳ１０８では、モードの移行値が大きくなるように調整して、低電力モードに移行しにくくすることによって、モード間の移行の発生を減らし、もって消費電力を低減することができる。
【００２４】
即ち、本実施の形態にかかる消費電力低減回路は、カウンタ値により特定される非アクセス期間が、モード移行値により特定される基準時間と同程度であるかどうかを検出することによって、モード間の移行が発生しやすい状態にあるかどうかを判断している。そして、モード間の移行が発生しやすい状態であると判断した場合は、モード間の移行が発生しにくくなるように、モード移行値を高くしている。
【００２５】
カウンタ値にＭを加算した値が現在のモード移行値以下の場合、ステップＳ１０６における処理を実行する場合、またはステップＳ１０８における処理を実行する場合は、アクセス検出回路１３は、ＤＲＡＭ４へのアクセスを検出しているため、電力モード制御回路１４にアクセス検出信号を出力する。アクセス検出信号の出力を受けた電力モード制御回路１４は、通常モード移行信号をＤＲＡＭコントローラ３に出力する。そして、通常モード移行信号の出力を受けたＤＲＡＭコントローラ３は、ＤＲＡＭ４の制御を通常モードに移行させる処理を行う（Ｓ１０９）。なお、既に通常モードである場合は、そのまま通常モードを維持する。
アクセス検出回路１１は、カウンタ１２に格納されているカウンタ値を"０"にリセットする（Ｓ１１０）。
【００２６】
なお、本発明を適用する対象は、消費電力を低減する状態に移行することができるものであれば、本実施の形態に例示した対象に限られない。例えば、ＬＣＤの電源を切断したり、ＨＤＤを停止したりすることができるＰＣであっても適用することができる。
【００２７】
続いて、上述した本発明の実施の形態の具体的な例について、図４に示すタイムチャートを用いて説明する。図４は、Ｎを"５"、Ｍを"２"、Ｔを"１"とした例を示す。また、図４は、最初のモード移行値が"５"であり、ＤＲＡＭ４へのアクセスがあった時点からのタイムチャートを示している。
【００２８】
Ｔ０：モード移行値に示すクロック数"５"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードに移行する。
【００２９】
Ｔ１：ＤＲＡＭ４へのアクセスが発生したため、ＤＲＡＭ４の制御を通常モードに移行する。また、カウンタ値"８（５＋３）"が、Ｎの値"５"より大きいため、モード移行値を"５"からＴの値"１"を減算した値"４"に変更する。これにより、通常モードにおいて動作する時間を短くし、低電力モードにおいて動作する時間を長くして、消費電力を低減することができる。後述するＴ２〜Ｔ３間では、Ｔ０〜Ｔ１間に比べて、同じ時間であっても、低電力モードにおいて動作する時間が長くなっている。
【００３０】
Ｔ２：モード移行値に示すクロック数"４"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードに移行する。
【００３１】
Ｔ３：ＤＲＡＭ４へのアクセスが発生したため、ＤＲＡＭ４の制御を通常モードに移行する。また、カウンタ値"８（４＋４）"が、Ｎの値"５"より大きいため、モード移行値を"４"からＴの値"１"を減算した値"３"に変更する。
【００３２】
Ｔ４：ＤＲＡＭ４へのアクセスが発生し、カウンタ値"２"がＮの値"３"よりも小さく、カウンタ値"２"とＭの値"２"を加算した値"４"がモード移行値"３"よりも大きいため、モード移行値をカウンタ値"２"とＭの値"２"を加算した値"４"に変更する。これにより、低電力モードへ移行して直ぐに、通常モードに復帰する現象を発生しにくくすることにより、消費電力を低減することができる。
【００３３】
Ｔ５：モード移行値に示すクロック数"４"の間、ＤＲＡＭ４へのアクセスが発生していないため、ＤＲＡＭ４の制御を低電力モードとしている。
【００３４】
以上に説明した、本発明の実施の形態によれば、メモリへのアクセス状況に応じて、低電力モードに移行するタイミングを調整することにより、消費電力を低減することができる。
より詳細には、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることにより、消費電力を低減することができる。
また、低電力モードへ移行して直ぐに、通常モードに復帰する現象を発生しにくくすることにより、消費電力を低減することができる。
【符号の説明】
【００３５】
１    消費電力低減回路
２    ＣＰＵ
３    ＤＲＡＭコントローラ
４    ＤＲＡＭ
７    メモリ
１１、５１    アクセス検出回路
１２    カウンタ
１３、５３    移行制御回路
１４、５２    電力モード制御回路
１５    モード移行値記憶部
【図１】
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【図２】
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【図３】
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【図４】
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