【手続補正書】
【提出日】平成16年3月1日(2004.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置を含む半導体集積回路装置であって、
主面を有する半導体基板と、
前記半導体基板の主面上に互いに隣接して形成され、それぞれが第１ゲート絶縁膜と、フローティングゲート電極と、第２ゲート絶縁膜と、コントロールゲート電極と、両側壁部にエッチング防止膜を有する第１保護絶縁膜とからなり、それらの順で積層された少なくとも一対の積層構造体と、
前記一対の積層構造体の互いに対向する側壁部間に位置する前記半導体基板の主面に形成され、ソース領域またはドレイン領域として作用する第１不純物導入領域と、
前記一対の積層構造体のそれぞれの側壁部を覆って形成され、その底部が前記第１不純物導入領域の一表面部に延在する第２保護絶縁膜と、
前記一対の積層構造体の互いに対向する前記側壁部を覆う前記第２保護絶縁膜によって規定された接続孔を埋めるように形成され、前記第１不純物導入領域に電気的に接続された第１導体層と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１ゲート絶縁膜は、酸化シリコン膜からなり、前記第１保護絶縁膜は、少なくともその一部に酸化シリコン膜を含み、前記エッチング防止膜および前記第２保護絶縁膜は、窒化シリコン膜からなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、前記第１保護絶縁膜は、酸化シリコン膜とその上部に積層された窒化シリコン膜とからなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記第１不純物導入領域は、ドレイン領域として作用し、前記第１導体層は、データ線の一部として作用することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、前記少なくとも一対の積層構造体の上部には、少なくとも一層以上の酸化シリコン膜からなる層間絶縁膜が形成され、前記データ線は、前記層間絶縁膜上に形成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路装置において、前記一対の積層構造体の前記第１不純物導入領域が形成された側壁部とは反対側の側壁部に位置する前記半導体基板の主面には、ソース領域として作用する第２不純物領域が形成され、前記第２不純物領域には、ソース線の一部として作用する第２導体層が電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、前記ソース領域として作用する第２導体層は、前記第２不純物領域を挟む前記一対の積層構造体の互いに対向する前記側壁部を覆う前記第２保護絶縁膜によって規定された接続孔を埋めるように形成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、前記第２ゲート絶縁膜は、酸化シリコン膜と窒化シリコン膜とを交互に３層以上積層した絶縁膜からなることを特徴とする半導体集積回路装置。
【請求項９】
請求項１記載の半導体集積回路装置において、前記少なくとも一対の積層構造体のそれぞれは、フラッシュメモリのメモリセルを構成し、前記メモリセルの書き込みは、前記フローティングゲート電極に電荷を注入して行うことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、前記フラッシュメモリは、ＮＯＲ型フラッシュメモリであることを特徴とする半導体集積回路装置。
【請求項１１】
半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に電界効果トランジスタ構造を形成するための第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上の一部を覆う第１ゲート電極と、前記第１ゲート電極上を覆う第１絶縁膜との２層を含み、前記第１絶縁膜の側壁部にエッチング防止膜が形成された少なくとも一対の積層構造体を形成する工程、
（ｃ）前記（ｂ）工程の後、前記積層構造体によって覆われていない領域の前記第１ゲート絶縁膜を除去する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記（ｃ）工程の後、
（ｄ）前記積層構造体の上部および側壁部を覆う第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜によって覆われた前記積層構造体を覆い、かつ前記積層構造体間のスペースを埋めるように、前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜をエッチングするよりも速いエッチングレートで前記第３絶縁膜をエッチングで除去することによって、前記第３絶縁膜にコンタクトホールを形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記（ｆ）工程の後、
（ｇ）前記コンタクトホールを埋め込む配線用導体層を形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１、１２または１３記載の半導体集積回路装置の製造方法において、
前記積層構造体を構成する前記第１ゲート電極と前記第１絶縁膜との間には、第２ゲート絶縁膜とその上部に積層された第２ゲート電極とが介在していることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１１、１２、１３または１４記載の半導体集積回路装置の製造方法において、
前記第１ゲート絶縁膜、前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜からなり、前記エッチング防止膜および前記第２絶縁膜は、窒化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１１〜１５のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１ゲート電極および前記第２ゲート電極は、多結晶シリコン膜からなり、前記第２ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜がそれらの順に積層された３層膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１１〜１６のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、酸化シリコン膜および窒化シリコン膜がそれらの順に積層された２層膜からなり、前記エッチング防止膜は、前記２層膜の側壁部を覆うように形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面に酸化シリコン膜からなる第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に第１導電膜、第２ゲート絶縁膜および第２導電膜をこの順に形成する工程、
（ｂ）前記第２導電膜上に酸化シリコン膜の単層膜、または酸化シリコン膜上に窒化シリコン膜を形成した積層膜からなる第１保護絶縁膜を形成する工程、
（ｃ）前記第１保護絶縁膜をパターニングすることにより、前記第１保護絶縁膜からなるエッチングマスクを形成する工程、
（ｄ）前記エッチングマスクをマスクに用いたドライエッチングで前記第２導電膜、前記第２ゲート絶縁膜および前記第１導電膜をこの順にパターニングすることにより、前記第１導電膜からなるフローティングゲート電極と前記第２導電膜からなるコントロールゲート電極とを有し、前記コントロールゲート電極の上部が前記第１保護絶縁膜で覆われた積層構造のゲート電極を複数形成する工程、
（ｅ）前記（ｃ）工程の後、前記（ｄ）工程に先立って、または前記（ｄ）工程の後、パターニングされた前記第１保護絶縁膜の両側壁部に窒化シリコン膜からなるエッチング防止膜を形成する工程、
（ｆ）前記（ｅ）工程の後、フッ酸を含んだエッチング液を用いて前記半導体基板の表面を処理することにより、前記複数のゲート電極の互いに対向する側壁部間に位置する前記第１ゲート絶縁膜を洗浄する工程、
（ｇ）前記（ｆ）工程の後、前記複数のゲート電極のそれぞれの上部および両側壁部を覆い、前記複数のゲート電極の互いに対向する側壁部間を埋め込まない程度の膜厚を有する窒化シリコン膜からなる第２保護絶縁膜を形成する工程、
（ｈ）前記第２保護絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形成し、前記複数のゲート電極の互いに対向する側壁部間を前記層間絶縁膜で埋め込む工程、
（ｉ）前記複数のゲート電極の互いに対向する側壁部間に位置する前記層間絶縁膜および前記第２保護絶縁膜をエッチングすることにより、接続孔を形成する工程。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、前記複数のゲート電極のそれぞれは、フラッシュメモリのメモリセルを構成し、前記メモリセルの書き込みは、前記フローティングゲート電極に電荷を注入して行い、前記メモリセルの消去は、前記フローティングゲート電極に注入された前記電荷を前記半導体基板に放出して行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にＭＩＳトランジスタ構造を形成するための第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上の一部を覆う第１ゲート電極と、前記第１ゲート電極上を覆う第１絶縁膜との２層を含み、前記第１絶縁膜の側壁部にエッチング防止膜が形成された少なくとも一対の積層構造体を形成する工程、
（ｃ）前記（ｂ）工程の後、前記積層構造体によって覆われていない領域を洗浄する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の製造方法において、前記（ｃ）工程の後、
前記第１ゲート絶縁膜が除去された領域の前記半導体基板の主面を酸化することによって、前記主面に絶縁膜を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２０記載の半導体集積回路装置の製造方法において、前記（ｃ）工程の後、
（ｄ）前記積層構造体の上部および側壁部を覆う第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜によって覆われた前記積層構造体を覆い、かつ前記積層構造体間のスペースを埋めるように、前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜をエッチングするよりも速いエッチングレートで前記第３絶縁膜をエッチングで除去することによって、前記第３絶縁膜にコンタクトホールを形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法において、前記（ｆ）工程の後、
（ｇ）前記コンタクトホールを埋め込む配線用導体層を形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２０〜２３のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記積層構造体を構成する前記第１ゲート電極と前記第１絶縁膜との間には、第２ゲート絶縁膜とその上部に積層された第２ゲート電極とが介在していることを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２０〜２４のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１ゲート絶縁膜、前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜からなり、前記エッチング防止膜および前記第２絶縁膜は、窒化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２０〜２５のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１ゲート電極および前記第２ゲート電極は、多結晶シリコン膜からなり、前記第２ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜がそれらの順に積層された３層膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２０〜２６のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜および窒化シリコン膜がそれらの順に積層された２層膜からなり、前記エッチング防止膜は、前記２層膜の側壁部を覆うように形成されていることを特徴とする半導体集積回路装置の製造方法。