【手続補正書】
【提出日】平成17年7月21日(2005.7.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】ゲート電荷蓄積形メモリセル
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続された非線形抵抗素子、
から成ることを特徴とするゲート電荷蓄積形メモリセル。
【請求項２】
非線形抵抗素子は二端子動作特性を有することを特徴とする請求項１に記載のゲート電荷蓄積形メモリセル。
【請求項３】
非線形抵抗素子は、順方向導通電圧と同極性であって、絶対値が順方向導通電圧の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、順方向導通電圧と同極性であって絶対値が該順方向導通電圧の絶対値未満である第２の電圧、あるいは順方向導通電圧と逆極性の電圧が二端間に印加されると高抵抗状態となる特性を有することを特徴とする請求項１又は請求項２に記載のゲート電荷蓄積形メモリセル。
【請求項４】
非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項５】
少なくとも二端を有し、その内の一端が前記第１のゲート部に接続された第２の非線形抵抗素子を更に備えていることを特徴とする請求項３又は請求項４に記載のゲート電荷蓄積形メモリセル。
【請求項６】
第２の非線形抵抗素子は二端子動作特性を有することを特徴とする請求項５に記載のゲート電荷蓄積形メモリセル。
【請求項７】
第２の非線形抵抗素子は、第２の順方向導通電圧と同極性であって、絶対値が第２の順方向導通電圧の絶対値以上である第５の電圧が二端間に印加されると低抵抗状態となり、第２の順方向導通電圧と同極性であって絶対値が該第２の順方向導通電圧の絶対値未満である第６の電圧、あるいは第２の順方向導通電圧とは逆極性の第７の電圧が二端間に印加されると高抵抗状態となる特性を有することを特徴とする請求項５又は請求項６に記載のゲート電荷蓄積形メモリセル。
【請求項８】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続され、第２の非線形抵抗素子の他端は消去線に接続されていることを特徴とする請求項７に記載のゲート電荷蓄積形メモリセル。
【請求項９】
ビット線を第１のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項８に記載のゲート電荷蓄積形メモリセル。
【請求項１０】
ビット線を第２のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項８に記載のゲート電荷蓄積形メモリセル。
【請求項１１】
消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とすることを特徴とする請求項８に記載のゲート電荷蓄積形メモリセル。
【請求項１２】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端及び一方のソース／ドレイン領域はビット線に接続され、第２の非線形抵抗素子の他端は消去線に接続されていることを特徴とする請求項７に記載のゲート電荷蓄積形メモリセル。
【請求項１３】
ビット線を第１のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項１２に記載のゲート電荷蓄積形メモリセル。
【請求項１４】
ビット線を第２のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項１２に記載のゲート電荷蓄積形メモリセル。
【請求項１５】
消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とすることを特徴とする請求項１２に記載のゲート電荷蓄積形メモリセル。
【請求項１６】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端は一方のソース／ドレイン領域に接続され、該一方のソース／ドレイン領域はビット線に接続され、第２の非線形抵抗素子の他端は消去線に接続されていることを特徴とする請求項７に記載のゲート電荷蓄積形メモリセル。
【請求項１７】
ビット線を第１のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から一方のソース／ドレイン領域及び非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項１８】
ビット線を第２のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項１９】
消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とすることを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項２０】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続されていることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項２１】
ビット線を第１のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項２０に記載のゲート電荷蓄積形メモリセル。
【請求項２２】
ビット線を第２のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項２０に記載のゲート電荷蓄積形メモリセル。
【請求項２３】
非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項２０に記載のゲート電荷蓄積形メモリセル。
【請求項２４】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端及び一方のソース／ドレイン領域はビット線に接続されていることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項２５】
ビット線を第１のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項２４に記載のゲート電荷蓄積形メモリセル。
【請求項２６】
非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項２４に記載のゲート電荷蓄積形メモリセル。
【請求項２７】
第２のゲート部はワード線に接続され、非線形抵抗素子の他端は一方のソース／ドレイン領域に接続され、該一方のソース／ドレイン領域はビット線に接続されていることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項２８】
ビット線を第１のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から一方のソース／ドレイン領域及び非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項２７に記載のゲート電荷蓄積形メモリセル。
【請求項２９】
ビット線を第２のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項２７に記載のゲート電荷蓄積形メモリセル。
【請求項３０】
非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項２７に記載のゲート電荷蓄積形メモリセル。