(57)【要約】【課題】  周辺回路の配線のバーイン試験を簡易に実施する.【解決手段】  半導体メモリＭＥＭは、アドレスＡＤに基づいてデータＤＱの読出しまたは書込みを行う。半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。アドレスラッチ回路１８Ａ、１８Ｂのそれぞれは、試験信号ＡＤ０−２に基づいて、対応するアドレス線ＲＡＤ、ＣＡＤのバーイン試験を行う。試験信号ＡＤ０−２に基づいてアドレスラッチ回路１８Ａ、１８Ｂによりアドレス線ＲＡＤ、ＣＡＤをバーインすることで、周辺回路の配線のバーイン試験を簡易に実施できる。【選択図】    図５
2010146644.tif 000002
【特許請求の範囲】
【請求項１】
アドレスに基づいてデータの読出しまたは書込みを行う半導体メモリにおいて、
アドレスをラッチする複数のアドレスラッチ回路と、
前記複数のアドレスラッチ回路のそれぞれに接続されるアドレス線と、
試験信号が入力される複数のアドレスバッファと
を含み、
前記アドレスラッチ回路のそれぞれは、前記試験信号に基づいて、対応するアドレス線のバーイン試験を行うこと
を特徴とする半導体メモリ。
【請求項２】
前記バーイン試験時において、隣り合うアドレス線には異なるバーイン電圧が印加されること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記複数のアドレスバッファのそれぞれは、
前記複数アドレスラッチ回路のうちの一つのアドレスラッチ回路に並列に接続され、前記一つのアドレスラッチ回路に対応するアドレス端子から試験信号を受信すること
を特徴とする請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記複数のアドレスバッファは、少なくとも、第１アドレスバッファ回路と第２アドレスバッファ回路と第３アドレスバッファ回路とを含み、
前記第１アドレスバッファは、試験エントリのための信号を供給し、
前記第２アドレスバッファは、クロック信号を供給し、
前記第３アドレスバッファは、バーイン試験の内容を指定する信号を供給すること
を特徴とする請求項１乃至請求項３の何れか一に記載の半導体メモリ。
【請求項５】
外部から供給される試験信号またはスタンバイ信号に基づいて、第１アドレス線に第１バーイン電圧を印加し
前記試験信号または前記スタンバイ信号に基づいて、前記第１アドレス線に隣り合う第２アドレス線に前記第１バーイン電圧とは異なる第２バーイン電圧を印加し、
前記第１バーイン電圧およびは前記第２バーイン電圧を印加することでバーイン試験を行って半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーイン機能を有する半導体メモリに関する。
【背景技術】
【０００２】
一般に、半導体メモリは、信頼性を向上するために半導体ウエハの製造後にバーイン試験が実施される。バーイン試験により、将来ショートあるいは断線する配線を有する半導体メモリを試験工程で予め除去できる。半導体メモリでは、メモリセルアレイ内や、メモリセルアレイの周辺のデコーダおよびコラムスイッチ等が形成されるメモリコア領域は、微細な配線が形成される。このため、メモリコア領域内の配線は、ショートあるいは断線しやすい。したがって、半導体メモリのバーイン試験では、メモリコア内に配線されるワード線、ワード線を選択するためのデコード信号を伝達するデコード信号線、ビット線、あるいは、コラムスイッチを介してビット線に接続されるデータ線に対してバーイン試験が実施される（例えば、特許文献１-５参照）。
【特許文献１】特開２００３−２４９０９９号公報
【特許文献２】特開平１１−２３８３９７号公報
【特許文献３】特開平１０−３４０５９８号公報
【特許文献４】特開平１１−２０３８９５号公報
【特許文献５】特開２００３−５９２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体メモリの素子構造の微細化に伴い、互いに隣接する配線間の距離および配線と素子間の距離は、さらに小さくなる傾向にある。これに伴い、メモリコアの周囲に配置される従来はバーイン試験を実施していない周辺回路の配線においても信頼性不良が発生するおそれがある。しかしながら、周辺回路の配線のバーイン試験を簡易に実施する手法は提案されていない。
【０００４】
本発明の目的は、周辺回路の配線のバーイン試験を簡易に実施することである。
【課題を解決するための手段】
【０００５】
半導体メモリは、アドレスに基づいてデータの読出しまたは書込みを行う。半導体メモリは、アドレスをラッチする複数のアドレスラッチ回路と、複数のアドレスラッチ回路のそれぞれに接続されるアドレス線と、試験信号が入力される複数のアドレスバッファとを有する。アドレスラッチ回路のそれぞれは、試験信号に基づいて、対応するアドレス線のバーイン試験を行う。
【発明の効果】
【０００６】
試験信号に基づいてアドレスラッチ回路によりアドレス線をバーインすることで、周辺回路の配線のバーイン試験を簡易に実施できる。特に、バーイン試験時にアドレスを受けないアドレスバッファで試験信号を受けることで、周辺回路の配線のバーイン試験を、他の配線のバーンイン試験とともに簡易に実施できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号および末尾に”Ｘ”が付いている信号は、負論理を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００８】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。
【０００９】
半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、クロックバッファ１０、アドレス入力回路１２、コマンドデコーダ１４、試験制御部１６、アドレス制御部１８、コア制御部２０、データ入出力バッファ２２、データ制御部２４およびメモリコア２６を有している。半導体メモリＭＥＭは、リフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本実施形態では、フレッシュ動作に関係する回路および動作は記載を省略する。以降の実施形態も同様である。
【００１０】
クロックバッファ１０は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。
【００１１】
アドレス入力回路１２は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号を内部アドレス信号ＩＡＤとしてアドレス制御部１８に出力する。内部アドレス信号ＩＡＤのうち少なくとも３ビットＩＡＤ０−２は、試験制御部１６にも出力される。特に、限定されないが、アドレス端子ＡＤの一部は、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤとを順次に受ける。すなわち、半導体メモリＭＥＭは、アドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを共通のアドレス端子ＡＤを用いて異なるタイミングで受けるアドレスマルチプレクスタイプである。特に限定されないが、ロウアドレス信号ＲＡＤは１２ビット（ＲＡＤ０−１１）であり、コラムアドレス信号ＣＡＤは８ビット（ＣＡＤ０−７）である。
【００１２】
コマンドデコーダ１４は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア２６を動作させるための内部コマンド信号を出力する。コマンド信号ＣＭＤは、例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび書き込みイネーブル信号／ＷＥを含む。内部コマンド信号は、アクティブ信号ＡＣＴＶ、読み出し信号ＲＤ、書き込み信号ＷＲ、プリチャージ信号ＰＲＥ、ロウアドレスラッチ信号ＲＡＬＴＺおよびコラムアドレスラッチ信号ＣＡＬＴＺを含む。
【００１３】
試験制御部１６は、試験モード中に動作し、アドレス信号ＩＡＤ０−２の値に応じて複数の試験制御信号ＴＥＳＴ（ＴＥＳＴ００、０１、...４０、４１、...等）を出力する。さらに、試験制御回路１６は、アドレス信号ＩＡＤ０−２の値に応じて半導体メモリＭＥＭの動作モードを変更する。具体的には、試験制御回路１６は、動作モードを通常動作モードから試験モードにエントリし、あるいは動作モードを試験モードからイクジットして通常動作モードに戻す機能を有する。
【００１４】
アドレス制御部１８は、通常動作モード中にアドレス信号ＩＡＤをロウアドレスラッチ信号ＲＡＬＴＺに同期してラッチし、ラッチした信号をロウアドレス信号ＲＡＤとして出力する。ロウアドレス線ＲＡＤは、図４に示すアドレスラッチ回路１８Ａ、１８ＢからロウプリデコーダＲＰＤＥＣまで配線される。また、アドレス制御部１８は、通常動作モード中にアドレス信号ＩＡＤをコラムアドレスラッチ信号ＣＡＬＴＺに同期してラッチし、ラッチした信号をコラムアドレス信号ＣＡＤとして出力する。コラムアドレス線ＣＡＤは、図４に示すアドレスラッチ回路１８Ａ、１８ＢからコラムプリデコーダＣＰＤＥＣまで配線される。
【００１５】
アドレス制御部１８は、バーイン試験モード中に、ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤを、高レベルまたは低レベルに設定する。ロウアドレス線ＲＡＤ０−１１は、ビット番号順に配列されている。コラムアドレス線ＣＡＤ０−７は、ロウアドレス線ＲＡＤ１１の隣に、ビット番号順に配列される。アドレス線ＲＡＤ０−１１、ＣＡＤ０−７の配線ピッチは、メモリコア２６の外側に位置する周辺領域において許容される最小ピッチである。
【００１６】
コア制御部２０は、アクティブコマンド信号ＡＣＴＶ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲおよびプリチャージコマンド信号ＰＲＥに応じて、メモリコア２６の動作を制御する制御信号ＣＴＬを出力する。特に限定されないが、コア制御部２０は、半導体メモリＭＥＭの動作仕様を設定するモードレジスタを含む。モードレジスタは、コマンドデコーダ１４によりコマンド信号ＣＭＤの論理レベルがデコードされ、モードレジスタコマンドが認識されたときに、アドレス制御部１８からのアドレス信号に応じて設定される。
【００１７】
データ入出力バッファ２２は、読み出し動作時に、メモリコア２６からデータバスＤＢ、ＩＤＱを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ２２は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをデータバスＩＤＱ、ＤＢを介してメモリコア２６に転送する。
【００１８】
データ制御部２４は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有する。並列直列変換回路は、メモリコア２６からデータバスＤＢに出力される並列の読み出しデータを直列データに変換し、データバスＩＤＱに順次に出力する。直列並列変換回路は、データバスＩＤＱに順次に供給される直列の書き込みデータを並列データに変換し、データバスＤＢに出力する。特に限定されないが、データバスＤＢとデータバスＩＤＱのビット数の比率は、４：１である。
【００１９】
メモリコア２６は、メモリセルアレイＡＲＹ、ロウプリデコーダＲＰＤＥＣ、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、コラムプリデコーダＣＰＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡを有している。
【００２０】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。なお、メモリセルアレイＡＲＹは、互いに独立に動作する複数のメモリブロックを有していてもよい。
【００２１】
ロウプリデコーダＲＰＤＥＣは、読み出し動作、書き込み動作およびリフレッシュ動作時にアクセスされるメモリセルＭＣに接続されたワード線ＷＬを選択するために、ロウアドレス信号ＲＡＤの論理レベルをプリデコードする。ワードデコーダＷＤＥＣは、ロウプリデコーダＲＰＤＥＣからのプリデコード信号に応じて、ワード線ＷＬを選択するためのロウデコード信号を生成する。ワードドライバＷＤＲＶは、ワードドライバＷＤＲＶに応じて、ワード線ＷＬのいずれかを選択する。
【００２２】
コラムプリデコーダＣＰＤＥＣは、読み出し動作および書き込み動作時にアクセスされるメモリセルＭＣに接続されたビット線ＢＬを選択するために、コラムアドレス信号ＣＡＤの論理レベルをプリデコードする。コラムデコーダＣＤＥＣは、コラムプリデコーダＣＰＤＥＣからのプリデコード信号に応じて、コラムスイッチＣＳＷを選択するためのコラム線信号を生成する。
【００２３】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、読み出し動作、書き込み動作およびリフレッシュ動作時に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。コラムスイッチＣＳＷは、読み出し動作および書き込み動作時に、コラムデコーダＣＤＥＣからのコラム線信号に応じて、ビット線対ＢＬ、／ＢＬをリードアンプＲＡまたはライトアンプＷＡに接続する。
【００２４】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２５】
図２は、図１に示したアドレス入力回路１２および試験制御部１６の例を示している。アドレス入力回路１２は、外部アドレス端子を介して供給されるアドレス信号ＡＤ（ＡＤ０−１１）を受け、受けた信号を内部アドレス信号ＩＡＤ（ＩＡＤ０−１１）として出力するアドレスバッファＡＢＵＦ（ＡＢＵＦ０−１１）を有している。試験制御部１６は、試験デコーダＴＤＥＣ１を有している。試験デコーダＴＤＥＣ１は、アドレスバッファＡＢＵＦ０−２からの内部アドレス信号ＩＡＤ０−２の論理レベルをデコードし、試験制御信号ＴＥＳＴ（ＴＥＳＴ００−４６）のいずれかを高レベルに活性化する。内部アドレス信号ＩＡＤ０−２は、後述するバーイン試験を実施するために試験信号として半導体メモリに供給される。バーイン試験では、アドレス信号はアドレス端子ＡＤに供給されない。アドレス信号を受けないアドレス端子ＡＤに試験信号を供給することで、特別な試験入力端子を形成することなくバーイン試験を実施できる。すなわち、簡易な回路でバーイン試験を実施できる。各試験制御信号ＴＥＳＴ００−４６は、図３に示すように、試験を実施するための１つの機能が割り当てられている。
【００２６】
図３は、図２に示した試験制御部１６により生成される試験制御信号ＴＥＳＴ０−４６と試験コードとの例を示している。試験制御信号ＴＥＳＴ０−４６は、実施される試験（機能）の内容を指定するために試験コマンドである。以降の説明では、試験制御信号ＴＥＳＴ０−４６を、単に試験ＴＥＳＴ０−４６とも称する。各試験制御信号ＴＥＳＴ０−４６は、７回連続して供給される試験アドレス信号ＴＡＤ２の論理値に応じて活性化される。
【００２７】
試験ＴＥＳＴ００では、メモリセルアレイＡＲＹ内の全てのビット線ＢＬが高レベルＨに設定され、ビット線／ＢＬが低レベルＬに設定される。試験ＴＥＳＴ０１では、メモリセルアレイＡＲＹ内の全てのビット線ＢＬが高レベルＬに設定され、ビット線／ＢＬが低レベルＨに設定される。ビット線ＢＬとビット線／ＢＬは、交互に配線されている。試験ＴＥＳＴ００、０１は、ビット線ＢＬ、／ＢＬのバーイン試験を実施するときに選択される。
【００２８】
試験ＴＥＳＴ０２では、メモリセルアレイＡＲＹ内のワード線ＷＬのうち、偶数番目のワード線ＷＬが高レベルＨに設定され、奇数番目のワード線ＷＬが低レベルＬに設定される。試験ＴＥＳＴ０３では、メモリセルアレイＡＲＹ内のワード線ＷＬのうち、偶数番目のワード線ＷＬが低レベルＬに設定され、奇数番目のワード線ＷＬが高レベルＨに設定される。試験ＴＥＳＴ０２、０３は、ワード線のバーイン試験を実施するときに選択される。
【００２９】
試験ＴＥＳＴ４１では、アドレス線ＲＡＤ０−１１、ＣＡＤ０−７のうち、偶数番目のアドレス線ＲＡＤ０、２、４、６、８、１０、ＣＡＤ０、２、４、６が低レベルＬに設定される。奇数番目のアドレス線ＲＡＤ１、３、５、７、９、１１、ＣＡＤ１、３、５、７が高レベルＨに設定される。これにより、アドレス制御部１８とメモリコア２６の間に配線されるアドレス線ＲＡＤ０−１１、ＣＡＤ０−７には、１本おきに高レベルＨのバーイン電圧が印加される。試験ＴＥＳＴ４１は、アドレス線ＲＡＤ０−１１、ＣＡＤ０−７のバーイン試験を実施するときに選択される。
【００３０】
試験ＴＥＳＴ４５（ＥＮＴＲＹ）は、試験モードにエントリするときに選択される。試験ＴＥＳＴ４６（ＩＮＩＴ）は、半導体メモリＭＥＭ内のラッチ回路等を初期化するときに選択される。
【００３１】
図４は、図１に示したアドレス制御部１８の例を示している。アドレス制御部１８は、ロウアドレス信号ＲＡＤ０−１０およびコラムアドレス信号ＣＡＤ０−７のビットをそれぞれラッチするアドレスラッチ回路１８Ａ、１８Ｂを有している。図４では、ロウアドレス信号ＲＡＤ０−３およびコラムアドレス信号ＣＡＤ０−２のみを示している。各アドレスラッチ回路１８Ａは、偶数番目のアドレス信号ＩＡＤを受ける。各アドレスラッチ回路１８Ｂは、奇数番目のアドレス信号ＩＡＤを受ける。アドレスラッチ回路１８Ａ、１８Ｂは、通常動作モードにおいて、内部アドレス信号ＩＡＤのビット値をラッチし、ラッチした値をアドレス信号ＲＡＤ、ＣＡＤとしてそれぞれ出力する。すなわち、アドレス線ＲＡＤ、ＣＡＤは、通常動作モードにおいて、内部アドレス信号ＩＡＤのビット値にそれぞれ対応する単一の論理レベルが伝達される。
【００３２】
ロウアドレス信号ＲＡＤを出力するアドレスラッチ回路１８Ａ、１８Ｂは、試験制御信号ＴＥＳＴ４１が低レベルのときに、アドレス信号ＩＡＤをロウアドレスラッチ信号ＲＡＬＴＺに同期してラッチする。コラムアドレス信号ＣＡＤを出力するアドレスラッチ回路１８Ａ、１８Ｂは、試験制御信号ＴＥＳＴ４１が低レベルのときに、アドレス信号ＩＡＤをコラムアドレスラッチ信号ＣＡＬＴＺに同期してラッチする。
【００３３】
アドレスラッチ回路１８Ａは、試験制御信号ＴＥＳＴ４１が高レベルのとき、低レベルのロウアドレス信号ＲＡＤまたは低レベルのコラムアドレス信号ＣＡＤを出力する。アドレスラッチ回路１８Ｂは、試験制御信号ＴＥＳＴ４１が高レベルのとき、高レベルのロウアドレス信号ＲＡＤまたは高レベルのコラムアドレス信号ＣＡＤを出力する。これにより、試験制御信号ＴＥＳＴ４１が高レベルのとき、偶数番目のロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤは、低レベルに固定され、奇数番目のロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤは、高レベルに固定される。すなわち、メモリコア２６に接続され、互いに隣接するアドレス線は、バーイン試験を実施するために互いに異なるバーイン電圧に設定される。
【００３４】
ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤは、図４に示すように、メモリコア２６の脇に沿って配線される。一般に、半導体メモリＭＥＭでは、メモリセルアレイＡＲＹがチップのほとんどを占める。例えば、メモリセルアレイＡＲＹの一辺の長さは、半導体メモリチップＭＥＭの一辺の長さの９０％程度である。図の縦方向に延びるロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤは長い。したがって、これ等ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤのショート不良あるいは断線不良を加速して発生させるバーイン試験を実施する効果は大きい。上述したように、アドレス線ＲＡＤ、ＣＡＤは、相補の信号線でなく、通常動作モードにおいて単一の論理レベルが伝達される。このため、従来のアドレスラッチ回路では、互いに異なるバーンイン電圧をアドレス線ＲＡＤ、ＣＡＤの１本おきに印加することはできない。この実施形態では、バーイン機能を有する簡易なアドレスラッチ回路１８Ａ、１８Ｂにより、単一の論理レベルが伝達されるアドレス線ＲＡＤ、ＣＡＤのバーイン試験を実施できる。
【００３５】
図５は、図４に示したアドレスラッチ回路１８Ａ、１８Ｂの例を示している。図５では、偶数番目のロウアドレス信号ＲＡＤ０（ＩＡＤ０）をラッチするアドレスラッチ回路１８Ａと、奇数番目のロウアドレス信号ＲＡＤ１（ＩＡＤ１）をラッチするアドレスラッチ回路１８Ｂとを示している。ロウアドレス信号ＲＡＤに対応する他のアドレスラッチ回路１８Ａ、１８Ｂも、ビット番号が異なることを除き、図５と同じである。コラムアドレス信号ＣＡＤに対応するアドレスラッチ回路１８Ａ、１８Ｂは、コラムアドレス信号ＣＡＤを出力すること、およびコラムアドレスラッチ信号ＣＡＬＴＺに同期して動作することを除き、図５と同じである。
【００３６】
アドレスラッチ回路１８Ａは、スイッチＳＷ１、ラッチＬＴ１およびバッファＢＵＦ１を有している。スイッチＳＷ１は、ＣＭＯＳトランスファーゲートを有し、ロウアドレスラッチ信号ＲＡＬＴＺが高レベルの期間にオンする。ラッチＬＴ１は、スイッチＳＷ１を介して供給される偶数番目のアドレス信号ＩＡＤ０をラッチする。但し、ラッチＬＴ１は、試験制御信号ＴＥＳＴ４１が高レベルときに、アドレス信号ＩＡＤ０の論理値に拘わらず低レベルをラッチし、バッファＢＵＦ１を介して低レベルのロウアドレス信号ＲＡＤ０を出力する。
【００３７】
アドレスラッチ回路１８Ｂは、スイッチＳＷ２、ラッチＬＴ２およびバッファＢＵＦ２を有している。スイッチＳＷ２は、ＣＭＯＳトランスファーゲートを有し、ロウアドレスラッチ信号ＲＡＬＴＺが高レベルの期間にオンする。ラッチＬＴ２は、スイッチＳＷ２を介して供給される奇数番目のアドレス信号ＩＡＤ１をラッチする。但し、ラッチＬＴ２は、試験制御信号ＴＥＳＴ４１が高レベルときに、アドレス信号ＩＡＤ１の論理値に拘わらず高レベルをラッチし、バッファＢＵＦ２を介して高レベルのロウアドレス信号ＲＡＤ１を出力する。
【００３８】
図６は、図１に示した半導体メモリＭＥＭのバーイン試験方法の例を示している。このバーイン試験方法は、半導体メモリＭＥＭの製造工程で、半導体メモリＭＥＭの製造方法の一部として実施される。図の下側の波形は、上側の波形の続きを示している。半導体メモリＭＥＭは、アドレス信号ＡＤ０の高レベル中に、所定の試験コード（アドレス信号ＡＤ２）をアドレス信号ＡＤ１の立ち上がりエッジに同期して受けたとき、図３に示した試験コマンドＴＥＳＴ４５等を認識する。アドレス信号ＡＤ０−２は、図７または図８に示す制御装置ＣＴＬＤから半導体メモリＭＥＭに供給される。電源電圧ＶＤＤは、通常使用される値より高く設定される。アドレス信号ＡＤ０は、バーンイン試験モードをエントリするために供給される。アドレス信号ＡＤ１は、バーイン試験時に試験コードを供給するためのクロック信号として半導体メモリに供給される。アドレス信号ＡＤ２として供給される試験コードは、実施される試験（機能）の内容を指定する。
【００３９】
この例では、半導体メモリＭＥＭは、試験コード”１１０１１０１”を受けたときに、試験コマンドＴＥＳＴ４５を認識し、通常動作モードからバーイン試験モードに移行する（ＥＮＴＲＹ）。なお、図１０に示すユーザシステムＳＹＳにおいて、アドレス信号ＡＤ０が高レベル中に、アドレス信号ＡＤ１の立ち上がりエッジに同期してアドレス端子ＡＤ２に”１１０１１０１”を供給することは禁止されている。このため、ユーザシステムＳＹＳ上で、半導体メモリＭＥＭがバーイン試験モードにエントリされることはない。
【００４０】
バーイン試験モードにエントリ後、例えば、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ４６を受け、ラッチ回路等の初期化する（ＩＮＩＴ）。次に、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ４１を受け、試験制御信号ＴＥＳＴ４１を高レベルに活性化する（図６（ａ））。試験制御信号ＴＥＳＴ４１の活性化に応答して、低レベルＶＳＳのバーイン電圧が図４に示した偶数番目のアドレス線ＲＡＤ、ＣＡＤに印加され、高レベルＶＤＤのバーイン電圧が奇数番目のアドレス線ＲＡＤ、ＣＡＤに印加される。すなわち、互いに隣接するアドレス線ＲＡＤまたはＣＡＤに互いに異なるバーイン電圧が供給される。
【００４１】
次に、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ０２を受け、試験制御信号ＴＥＳＴ０２を高レベルに活性化する（図６（ｂ））。試験制御信号ＴＥＳＴ０２の活性化に応答して、偶数番目のワード線ＷＬに高レベルのバーイン電圧が印加され、奇数番目のワード線ＷＬが低レベルに設定される。すなわち、互いに隣接するワード線ＷＬに反対の論理レベルのバーイン電圧が印加される。そして、試験制御信号ＴＥＳＴ４１、ＴＥＳＴ０２が活性化状態に保持されるバーイン期間Ｂ／Ｉに、アドレス線ＲＡＤ、ＣＡＤのバーイン試験ＡＤＢＩと、ワード線ＷＬのバーイン試験ＷＬＢＩが実施される。この後、アドレス信号ＡＤ０が低レベルに変化し、半導体メモリＭＥＭは、バーイン試験モードから通常動作モードに移行する（ＥＸＩＴ）。
【００４２】
図７は、図１に示した半導体メモリＭＥＭをバーインするバーインシステムＢＩＳＹＳの例を示している。なお、後述する実施形態においても、図７と同じバーインシステムＢＩＳＹＳを使用してもよい。バーインシステムＢＩＳＹＳは、制御装置ＣＴＬＤと、バーインを実施するための恒温槽ＴＣを含む。特に限定されないが、制御装置ＣＴＬＤは、電源と、簡易なマイクロコンピュータシステムを含む。
【００４３】
例えば、半導体製造工程により製造された半導体ウエハＷＡＦ上の半導体メモリチップＭＥＭは、試験工程において、ウエハＷＡＦから切り出される前にバーインされる。バーインは、例えば、高温下において通常より高い電源電圧ＶＤＤを印加して実施される加速試験である。この実施形態では、バーインは、恒温槽ＴＣに収納されたウエハＷＡＦ上の半導体メモリチップＭＥＭに、制御装置ＣＴＬＤから電源電圧ＶＤＤ、ＶＳＳおよび図６に示したアドレス信号ＡＤ０−２を供給することで実施される。図では、１つの半導体メモリチップＭＥＭが制御装置ＣＴＬＤに接続されているが、実際には、複数の半導体メモリチップＭＥＭが制御装置ＣＴＬＤに同時に接続される。
【００４４】
この実施形態では、半導体メモリＭＥＭの製造工程において、簡易な制御装置ＣＴＬＤから少ないビット数の試験信号ＡＤ０−２を供給することで、各半導体メモリチップＭＥＭのバーイン試験を実施できる。バーイン後、図９に示すＬＳＩテスタＴＥＳＴＥＲ等を用いて、各半導体メモリチップＭＥＭの動作試験が実施される。正しく動作しない半導体メモリチップＭＥＭは、不良品として扱われる。これにより、信頼度不良が市場で発生することを防止でき、信頼性を向上できる。
【００４５】
図８は、図１に示した半導体メモリＭＥＭをバーインするバーインシステムＢＩＳＹＳの別の例を示している。なお、後述する実施形態においても、図８と同じバーインシステムＢＩＳＹＳを使用してもよい。このバーインシステムＢＩＳＹＳでは、恒温槽ＴＣ内に、例えばパッケージングされた複数の半導体メモリＭＥＭが収納される。例えば、半導体メモリＭＥＭは、恒温槽ＴＣ内に配置され電源線ＶＤＤ、ＶＳＳおよびアドレス線ＡＤ０−２が配線されたバーインボードＢＲＤ上のＩＣソケットＳＣＫＴに装着される。制御装置ＣＴＬＤは、図７と同じである。そして、図７と同様に、バーイン試験が実施される。
【００４６】
図９は、図１に示した半導体メモリを試験する試験システムＴＳＹＳの例を示している。なお、後述する実施形態においても、図９と同じ試験システムＴＳＹＳを使用してもよい。
【００４７】
例えば、図９に示した試験システムＴＳＹＳは、図７に示したバーインシステムＢＩＳＹＳによるバーインが完了した後に、半導体メモリＭＥＭの動作試験を実施するために使用される。例えば、半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴＥＲにより試験される。ＬＳＩテスタＴＥＳＴＥＲからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【００４８】
半導体メモリＭＥＭは、例えば、プローブカードＰＲＢＣのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴＥＲに接続される。図では、１つの半導体メモリＭＥＭがＬＳＩテスタＴＥＳＴＥＲに接続されている。しかし、実際には、複数の半導体メモリＭＥＭ（例えば、４個、８個あるいは１６個）がＬＳＩテスタＴＥＳＴＥＲに一度に接続される。ＬＳＩテスタＴＥＳＴＥＲに一度に接続する半導体メモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴＥＲの端子数（チャネル数）と半導体メモリＭＥＭの端子数に依存する。
【００４９】
ＬＳＩテスタＴＥＳＴＥＲは、クロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。なお、ＬＳＩテスタＴＥＳＴＥＲは、パッケージングされた半導体メモリＭＥＭを試験するために使用されてもよい。このとき、プローブカードＰＲＢＣの代わりに評価ボードが使用され、プローブＰＲＢの代わりにＩＣソケットが使用される。ＩＣソケットは、評価ボード上に取り付けられる。そして、図８に示したバーインシステムＢＩＳＹＳによるバーインが完了した後に、半導体メモリＭＥＭの動作試験が実施される。
【００５０】
図１０は、図１に示した半導体メモリが搭載されるユーザシステムＳＹＳの例を示している。ユーザシステムＳＹＳは、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、ユーザシステムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。なお、後述する実施形態においても、半導体メモリＭＥＭは、図１０と同様のユーザシステムＳＹＳに搭載される。
【００５１】
ユーザシステムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、ユーザシステムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。システムＳＹＳの形態がプリント基板のとき、半導体メモリＭＥＭは、単一のパッケージに封入されていてもよい。
【００５２】
例えば、ＳｏＣは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。図１に示したクロック信号ＣＬＫは、ＳｏＣ内の各デバイスに供給される。クロック信号ＣＬＫは、メモリコントローラＭＣＮＴから半導体メモリＭＥＭに供給されてもよい。
【００５３】
ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。
【００５４】
ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするために、読み出しパケット（読み出しアクセス要求）、書き込みパケット（書き込みアクセス要求）および消去パケット（消去要求）をメモリコントローラＦＣＮＴに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからの指示に応じて、コマンド信号ＣＭＤおよび書き込みデータ信号ＤＴをフラッシュメモリＦＬＡＳＨに出力し、読み出しデータ信号ＤＴおよびビジー信号ＢＳＹをフラッシュメモリＦＬＡＳＨから受ける。アドレス信号は、データ線ＤＴを介してフラッシュメモリＦＬＡＳＨに伝達される。
【００５５】
なお、ユーザシステムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、ユーザシステムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＣＰＵは、メモリコントローラとして動作する。
【００５６】
以上、この実施形態では、メモリコア２６の外部に配置される周辺回路からメモリコア２６Ａに接続されるアドレス線ＲＡＤ、ＣＡＤのバーイン試験を、簡易なテスト制御回路１６および試験機能を有する簡易なアドレスラッチ回路１８Ａ、１８Ｂを用いて実施できる。特に、通常動作モードにおいて単一の論理レベルが伝達されるアドレス線ＲＡＤ、ＣＡＤに対して、１本おきに互いに異なるバーンイン電圧を印加できる。
【００５７】
バーイン試験時にアドレスを受けないアドレスバッファＡＢＵＦ０−２で試験信号ＡＤ０−２を受けることで、周辺回路のアドレス線ＲＡＤ、ＣＡＤのバーイン試験を、ワード線ＷＬ等の他の配線のバーンイン試験とともに簡易に実施できる。
【００５８】
図１１は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、図１のメモリコア２６の代わりにメモリコア２６Ａを有している。また、半導体メモリＭＥＭは、アドレス入力回路２８、ロウアドレスラッチ３０、３４およびコラムアドレスラッチ３２、３６を有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。
【００５９】
半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図１０に示したユーザシステムＳＹＳに搭載される。
【００６０】
半導体メモリＭＥＭは、メモリコア２６Ａ内に２つのバンクＢＡＮＫ０−１を有している。各バンクＢＡＮＫ０−１は、図１に示したメモリコア２６の要素を有している。すなわち、各バンクＢＡＮＫ０−１は、図１に示したロウプリデコーダＲＰＤＥＣおよびコラムプリデコーダＣＰＤＥＣを有している。アドレス入力回路２８は、バンクＢＡＮＫ０−１のいずれかを選択するための１ビットのバンクアドレス信号ＢＡを受け、受けた信号を内部バンクアドレス信号ＩＢＡとして出力する。アドレス線ＲＡＤは、ロウアドレスラッチ３０、３４を介してメモリコア２６Ａ内のロウプリデコーダＲＰＤＥＣに接続される。アドレス線ＣＡＤは、コラムアドレスラッチ３２、３６を介してメモリコア２６Ａ内のコラムプリデコーダＣＰＤＥＣに接続される。
【００６１】
ロウアドレスラッチ３０およびコラムアドレスラッチ３２は、例えば、バンクアドレス信号ＩＢＡが低レベルのときに、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをそれぞれラッチし、ラッチした信号をバンクＢＡＮＫ０に出力する。ロウアドレスラッチ３４およびコラムアドレスラッチ３６は、例えば、バンクアドレス信号ＩＢＡが高レベルのときに、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをそれぞれラッチし、ラッチした信号をバンクＢＡＮＫ１に出力する。
【００６２】
この実施形態では、図６に示した試験コマンドＴＥＳＴ４１によるアドレスバーイン試験ＡＤＢＩは、アドレス制御部１８とアドレスラッチ３０、３２、３４、３６との間に配線されるロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤに対して実施される。メモリコア２６ＡがバンクＢＡＮＫ０−１を有するときにも、図４に示したように、ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤの配線は長い。このため、ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤに対してバーイン試験を実施する効果は大きい。
【００６３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数のバンクＢＡＮＫを有する半導体メモリＭＥＭにおいても、メモリコア２６Ａの外部に配置される周辺回路からメモリコア２６Ａに接続されるアドレス線ＲＡＤ、ＣＡＤのバーイン試験を簡易に実施できる。
【００６４】
図１２は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、図１の試験制御部１６およびアドレス制御部１８の代わりに試験制御部１７およびアドレス制御部１９を有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。
【００６５】
半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図１０に示したユーザシステムＳＹＳに搭載される。
【００６６】
試験制御部１７は、図２に示した試験デコーダＴＤＥＣ１の代わりに試験デコーダＴＤＥＣ２を有している。試験デコーダＴＤＥＣ２は、試験デコーダＴＤＥＣ１に試験制御信号ＴＥＳＴ４２を出力する機能を加えている。試験制御部１７のその他の構成は、図２に示した試験制御部１６と同じである。
【００６７】
アドレス制御部１９は、試験ＴＥＳＴ４１が高レベルのときに、偶数番目のアドレス線ＲＡＤ、ＣＡＤを低レベルに設定し、奇数番目のアドレス線ＲＡＤ、ＣＡＤを高レベルに設定する。アドレス制御部１９は、試験ＴＥＳＴ４２が高レベルのときに、偶数番目のアドレス線ＲＡＤ、ＣＡＤを高レベルに設定し、奇数番目のアドレス線ＲＡＤ、ＣＡＤを低レベルに設定する。
【００６８】
図１３は、図１２に示した試験デコーダＴＤＥＣ２により生成される試験コードの例を示している。試験ＴＥＳＴ４２以外は、図３と同じである。半導体メモリＭＥＭは、アドレス端子ＡＤ２で試験コード”１１０１０１０”を受けたときに、試験コマンドＴＥＳＴ４２を認識し、試験制御信号ＴＥＳＴ４２を高レベルに設定する。これにより、偶数番目のアドレス線ＲＡＤ０、２、４、６、８、１０、ＣＡＤ０、２、４、６は、高レベルＨに設定される。奇数番目のアドレス線ＲＡＤ１、３、５、７、９、１１、ＣＡＤ１、３、５、７は、低レベルＬに設定される。
【００６９】
図１４は、図１２に示したアドレス制御部１９の例を示している。アドレス制御部１９は、図４に示したアドレスラッチ回路１８Ａ、１８Ｂの代わりにアドレスラッチ回路１９Ａ、１９Ｂを有している。アドレスラッチ回路１９Ａ、１９Ｂは、試験制御信号ＴＥＳＴ４１、４２を受けて動作する。図１４では、ロウアドレス信号ＲＡＤ０−３およびコラムアドレス信号ＣＡＤ０−２のみを示している。アドレス制御部１９のその他の構成は、図４に示したアドレス制御部１８と同じである。アドレスラッチ回路１９Ａ、１９Ｂは、通常動作モードにおいて、内部アドレス信号ＩＡＤのビット値をラッチし、ラッチした値をアドレス信号ＲＡＤ、ＣＡＤとしてそれぞれ出力する。すなわち、アドレス線ＲＡＤ、ＣＡＤは、通常動作モードにおいて、内部アドレス信号ＩＡＤのビット値にそれぞれ対応する単一の論理レベルが伝達される。
【００７０】
図１５は、図１４に示したアドレスラッチ回路１９Ａ、１９Ｂの例を示している。図１５では、偶数番目のロウアドレス信号ＲＡＤ０（ＩＡＤ０）をラッチするアドレスラッチ回路１９Ａと、奇数番目のロウアドレス信号ＲＡＤ１（ＩＡＤ１）をラッチするアドレスラッチ回路１９Ｂとを示している。ロウアドレス信号ＲＡＤに対応する他のアドレスラッチ回路１９Ａ、１９Ｂも、ビット番号が異なることを除き、図１５と同じである。コラムアドレス信号ＣＡＤに対応するアドレスラッチ回路１９Ａ、１９Ｂは、コラムアドレス信号ＣＡＤを出力すること、およびコラムアドレスラッチ信号ＣＡＬＴＺに同期して動作することを除き、図１５と同じである。
【００７１】
アドレスラッチ回路１９Ａは、スイッチＳＷ１、ラッチＬＴ１およびバッファＢＵＦ１を有している。スイッチＳＷ１およびバッファＢＵＦ１は、図５と同じである。ラッチＬＴ１は、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２、ｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２を有している。トランジスタＰ１は、インバータＩＮＶ１のｐＭＯＳトランジスタと電源線ＶＤＤとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４１を受けている。ｎＭＯＳトランジスタＮ１は、インバータＩＮＶ１のｎＭＯＳトランジスタと接地線ＶＳＳとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４２の反転信号を受けている。トランジスタＰ２は、インバータＩＮＶ１の出力ノードと電源線ＶＤＤとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４２の反転信号を受けている。トランジスタＮ２は、インバータＩＮＶ１の出力ノードと接地線ＶＳＳとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４１を受けている。
【００７２】
アドレスラッチ回路１９Ａは、試験制御信号ＴＥＳＴ４１、４２がともに低レベルのとき、トランジスタＰ１、Ｎ１をオンし、トランジスタＰ２、Ｎ２をオフする。これにより、通常のアドレスラッチ回路として動作する。アドレスラッチ回路１９Ａは、試験制御信号ＴＥＳＴ４１が高レベルで試験制御信号ＴＥＳＴ４２が低レベルのとき、トランジスタＮ１、Ｎ２をオンし、トランジスタＰ１、Ｐ２をオフする。これにより、アドレスラッチ回路１９Ａは、ロウアドレス線ＲＡＤ０を低レベルに固定する。アドレスラッチ回路１９Ａは、試験制御信号ＴＥＳＴ４１が低レベルで試験制御信号ＴＥＳＴ４２が高レベルのとき、トランジスタＰ１、Ｐ２をオンし、トランジスタＮ１、Ｎ２をオフする。これにより、アドレスラッチ回路１９Ａは、ロウアドレス線ＲＡＤ０を高レベルに固定する。
【００７３】
アドレスラッチ回路１９Ｂは、スイッチＳＷ１、ラッチＬＴ２およびバッファＢＵＦ２を有している。スイッチＳＷ２およびバッファＢＵＦ２は、図５と同じである。ラッチＬＴ２は、ＣＭＯＳインバータＩＮＶ３、ＩＮＶ４、ｐＭＯＳトランジスタＰ３、Ｐ４およびｎＭＯＳトランジスタＮ３、Ｎ４を有している。トランジスタＰ３は、インバータＩＮＶ３のｐＭＯＳトランジスタと電源線ＶＤＤとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４２を受けている。ｎＭＯＳトランジスタＮ３は、インバータＩＮＶ３のｎＭＯＳトランジスタと接地線ＶＳＳとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４１の反転信号を受けている。トランジスタＰ４は、インバータＩＮＶ３の出力ノードと電源線ＶＤＤとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４１の反転信号を受けている。トランジスタＮ４は、インバータＩＮＶ３の出力ノードと接地線ＶＳＳとの間に配置され、ゲートで試験制御信号ＴＥＳＴ４２を受けている。
【００７４】
アドレスラッチ回路１９Ｂは、試験制御信号ＴＥＳＴ４１、４２がともに低レベルのとき、通常のアドレスラッチ回路として動作する。アドレスラッチ回路１９Ｂは、試験制御信号ＴＥＳＴ４１が高レベルで試験制御信号ＴＥＳＴ４２が低レベルのとき、ロウアドレス線ＲＡＤ１を高レベルに固定する。アドレスラッチ回路１９Ｂは、試験制御信号ＴＥＳＴ４１が低レベルで試験制御信号ＴＥＳＴ４２が高レベルのとき、ロウアドレス線ＲＡＤ１を低レベルに固定する。これにより、図１３に示した試験ＴＥＳＴ４１とＴＥＳＴ４２の機能が実現される。
【００７５】
図１６は、図１２に示した半導体メモリのバーイン試験方法の例を示している。図の下側の波形は、上側の波形続きを示している。図６と同じ動作については、詳細な説明は省略する。アドレス信号ＡＤ０−２は、図７または図８に示す制御装置ＣＴＬＤから半導体メモリＭＥＭに供給される。電源電圧ＶＤＤは、通常使用される値より高く設定される。アドレス信号ＡＤ１の波形とアドレス信号ＡＤ２の試験コードの値（２進数）は、省略している。図１６の上側の波形は、バーイン期間Ｂ／Ｉの後にアドレス信号ＡＤ０が低レベルに変化しないことを除き図６と同じである。
【００７６】
この実施形態では、試験ＴＥＳＴ４１、０２によるバーイン試験ＡＤＢＩ、ＷＬＢＩの後に、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ４６を受ける。半導体メモリＭＥＭは、ラッチ回路等を初期化するために試験制御信号ＴＥＳＴ４６を所定の期間高レベルに変化する（図１６（ａ））。これにより、試験制御信号ＴＥＳＴ４１、０２は、低レベルにリセットされる（図１６（ｂ、ｃ））。次に、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ４２を受け、試験制御信号ＴＥＳＴ４２を高レベルに活性化する（図１６（ｄ））。試験制御信号ＴＥＳＴ４２の活性化に応答して、図１４に示した偶数番目のアドレス線ＲＡＤ、ＣＡＤに高レベルのバーイン電圧が印加され、奇数番目のアドレス線ＲＡＤ、ＣＡＤに低レベルのバーイン電圧が印加される。すなわち、試験制御信号ＴＥＳＴ４１と逆の試験パターンがアドレス線ＲＡＤ、ＣＡＤに印加される。
【００７７】
次に、半導体メモリＭＥＭは、試験コマンドＴＥＳＴ０３を受け、試験制御信号ＴＥＳＴ０３を高レベルに活性化する（図１６（ｅ））。試験制御信号ＴＥＳＴ０３の活性化に応答して、偶数番目のワード線ＷＬに低レベルのバーイン電圧が印加され、奇数番目のワード線ＷＬに高レベルのバーイン電圧が印加される。すなわち、試験制御信号ＴＥＳＴ０２と逆の試験パターンがワード線ＷＬに印加される。そして、試験制御信号ＴＥＳＴ４２、ＴＥＳＴ０３が活性化状態に保持されるバーイン期間Ｂ／Ｉに、アドレス線ＲＡＤ、ＣＡＤのバーイン試験ＡＤＢＩと、ワード線ＷＬのバーイン試験ＷＬＢＩが実施される（図１６（ｆ））。この後、半導体メモリＭＥＭは、低レベルのアドレス信号ＡＤ０を受け、動作モードをバーイン試験モードから通常動作モードに移行する（ＥＸＩＴ）。
【００７８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、アドレスラッチ回路１９Ａ、１９Ｂにより、偶数番目のアドレス線ＲＡＤ、ＣＡＤと、奇数番目のアドレス線ＲＡＤ、ＣＡＤに印加する電圧レベルを入れ替えることができる。正パターンおよび逆パターンをアドレス線ＲＡＤ、ＣＡＤに印加することで、メモリコア２６の外部に配置される周辺回路からメモリコア２６に接続されるアドレス線ＲＡＤ、ＣＡＤのバーイン試験を簡易かつ確実に実施できる。
【００７９】
図１７は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図１０に示したユーザシステムＳＹＳに搭載される。
【００８０】
半導体メモリＭＥＭは、図１に示した試験制御部１６を有していない。アドレス制御部１８は、コマンドデコーダ１４内で生成されるチップセレクト信号ＣＳＸをバッファＢＵＦ３で受けた信号を試験制御信号ＴＥＳＴ４１として受ける。チップセレクト信号ＣＳＸは、チップセレクト信号／ＣＳと同じ論理レベルを有する。したがって、半導体メモリＭＥＭは、チップセレクト信号／ＣＳが高レベルの期間に、バーイン試験ＴＥＳＴ４１を実施する。半導体メモリＭＥＭのその他の構成は、図１と同じである。図１０に示したユーザシステムＳＹＳは、半導体メモリＭＥＭをアクセスするときに（読み出し動作または書き込み動作）、チップセレクト信号／ＣＳを低レベルに設定する。ユーザシステムＳＹＳは、半導体メモリＭＥＭをアクセスせず、スタンバイ状態に保持するときに、チップセレクト信号／ＣＳを高レベルに設定する。すなわち、チップセレクト信号／ＣＳは、半導体メモリＭＥＭをスタンバイ状態に設定するためのスタンバイ信号である。
【００８１】
バーイン試験モード時に、チップセレクト信号／ＣＳは、図７または図８に示した制御装置ＣＴＬＤから半導体メモリＭＥＭに供給される。すなわち、図７または図８に示した制御装置ＣＴＬＤは、アドレス信号ＡＤ０−２を出力する機能を有しておらず、チップセレクト信号／ＣＳを高レベルに設定する機能を有する。例えば、制御装置ＣＴＬＤにより電源線ＶＤＤをチップセレクト信号線／ＣＳに接続することで、アドレス線ＲＡＤ、ＣＡＤのバーイン試験を実施できる。これにより、制御装置ＣＴＬＤを電源のみで形成できる。
【００８２】
図１８は、図１７に示した半導体メモリのバーイン試験方法の例を示している。電源電圧ＶＤＤは、バーイン試験中に通常使用される値より高く設定される。この実施形態では、アドレス線ＲＡＤ、ＣＡＤのバーイン試験を実施するときに、チップセレクト信号／ＣＳが高レベルに設定される（図１８（ａ））。試験制御信号ＴＥＳＴ４１は、チップセレクト信号／ＣＳの立ち上がりエッジに同期して高レベルに活性される（図１８（ｂ））。そして、アドレスバーイン試験ＡＤＢＩが実施される（図１８（ｃ））。すなわち、半導体メモリＭＥＭのスタンバイ期間ＳＴＢＹにアドレスバーイン試験ＡＤＢＩが実施される。
【００８３】
なお、ロウアドレスストローブ信号／ＲＡＳをバッファで受けた信号を試験制御信号ＴＥＳＴ４１としてアドレス制御部１８に供給してもよい。このとき、メモリコア２６の非アクティブ期間にアドレスバーイン試験ＡＤＢＩが実施される。制御装置ＣＴＬＤは、電源線ＶＤＤをロウアドレスストローブ信号線／ＲＡＳに接続する。ロウアドレスストローブ信号／ＲＡＳが高レベルのとき、半導体メモリＭＥＭのメモリコア２６は動作せず、スタンバイ状態に保持される。すなわち、ロウアドレスストローブ信号／ＲＡＳは、半導体メモリＭＥＭをスタンバイ状態に設定するためのスタンバイ信号として機能する。
【００８４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、試験コマンドＴＥＳＴを半導体メモリＭＥＭに供給することなく、チップセレクト信号／ＣＳの論理のみ、あるいは、ロウアドレスストローブ信号線／ＲＡＳの論理のみでアドレス線ＲＡＤ、ＣＡＤのバーイン試験ＡＤＢＩを実施できる。この結果、図７または図８に示す制御装置ＣＴＬＤを簡易にでき、アドレス線ＲＡＤ、ＣＡＤのバーイン試験を簡易に実施できる。
【００８５】
図１９は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図１０に示したユーザシステムＳＹＳに搭載される。
【００８６】
半導体メモリＭＥＭは、図１２に示した試験制御部１７を有していない。半導体メモリＭＥＭは、試験制御信号ＴＥＳＴ４１、ＴＥＳＴ４２をそれぞれ生成する２つのＡＮＤ回路を有している。試験ＴＥＳＴ４１を出力するＡＮＤ回路は、チップセレクト信号ＣＳＸとアドレス信号ＩＡＤ０の反転論理を受ける。試験ＴＥＳＴ４２を出力するＡＮＤ回路は、チップセレクト信号ＣＳＸとアドレス信号ＩＡＤ０を受ける。半導体メモリＭＥＭのその他の構成は、図１２と同じである。
【００８７】
この実施形態では、チップセレクト信号／ＣＳが高レベルの期間に、アドレス信号ＩＡＤ０が低レベルのときに試験ＴＥＳＴ４１が実施される。チップセレクト信号／ＣＳが高レベルの期間に、アドレス信号ＩＡＤ０が高レベルのときに試験ＴＥＳＴ４２が実施される。これにより、図１６に示したように、半導体メモリＭＥＭのスタンバイ期間にアドレスバーイン試験ＡＤＢＩを実施できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８８】
図２０は、別の実施形態におけるアドレス制御部４０の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、図１のアドレス制御部１８の代わりにアドレス制御部４０を有している。また、ロウアドレス線ＲＡＤおよびコラムアドレス線ＣＡＤの配列順序が図４と相違している。図２０では、ロウアドレス信号ＲＡＤ０−３およびコラムアドレス信号ＣＡＤ０−２のみを示している。半導体メモリＭＥＭのその他の構成は、図１と同じである。
【００８９】
半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図１０に示したユーザシステムＳＹＳに搭載される。
【００９０】
この実施形態では、ロウアドレス線ＲＡＤとコラムアドレス線ＣＡＤとが交互に配線されている。アドレスラッチ回路１８Ａは、ロウアドレス線ＲＡＤに対して設けられている。アドレスラッチ回路１８Ｂは、コラムアドレス線ＣＡＤに対して設けられている。例えば、ロウアドレス線ＲＡＤは１２ビット（ＲＡＤ０−１１）であり、コラムアドレス線ＣＡＤは９ビット（ＣＡＤ０−８）である。このため、ロウアドレス線ＲＡＤ９、ＲＡＤ１１の間に位置するロウアドレス線ＲＡＤ１０に対応してアドレスラッチ回路１８Ｂが設けられている、以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９１】
なお、上述した実施形態は、ＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、擬似ＳＲＡＭ、ＳＲＡＭあるいはフラッシュメモリに適用してもよい。上述した実施形態は、一般に、アドレス信号のビット数が多い半導体メモリに適用できる。
【００９２】
図１２、図１７、図１９および図２０に示した半導体メモリＭＥＭのメモリコアを、図１１に示したように、複数のバンクＢＡＮＫ（例えば、ＢＡＮＫ０−１）で構成してもよい。バンクＢＡＮＫの数は、２個に限定されず、２のｎ乗個（ｎは、２以上の整数）でもよい。このとき、ｎビットのバンクアドレス信号ＢＡが半導体メモリＭＥＭに供給される。
【００９３】
図９に示したＬＳＩテスタＴＥＳＴＥＲは、半導体メモリＭＥＭのバーイン試験を実施するために電源電圧ＶＤＤ、ＶＳＳおよびアドレス信号ＡＤ０−２のみを出力してもよい。このとき、半導体メモリＭＥＭは、図７に示した恒温槽ＴＣ内に収納され、高温状態に保持される。
【００９４】
図１７に示した半導体メモリＭＥＭに、図１および図２に示した試験制御部１６と同様の試験制御部を設けてもよい。これにより、アドレスバーイン試験ＡＤＢＩ以外のバーイン試験を実施できる。
【００９５】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
アドレスに基づいてデータの読出しまたは書込みを行う半導体メモリにおいて、
アドレスをラッチする複数のアドレスラッチ回路と、
前記複数のアドレスラッチ回路のそれぞれに接続されるアドレス線と、
試験信号が入力される複数のアドレスバッファと
を含み、
前記アドレスラッチ回路のそれぞれは、前記試験信号に基づいて、対応するアドレス線のバーイン試験を行うこと
を特徴とする半導体メモリ。
（付記２）
前記バーイン試験時において、隣り合うアドレス線には異なるバーイン電圧が印加されること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記複数のアドレスバッファのそれぞれは、
前記複数アドレスラッチ回路のうちの一つのアドレスラッチ回路に並列に接続され、前記一つのアドレスラッチ回路に対応するアドレス端子から試験信号を受信すること
を特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
前記複数のアドレスバッファは、少なくとも、第１アドレスバッファ回路と第２アドレスバッファ回路と第３アドレスバッファ回路とを含み、
前記第１アドレスバッファは、試験エントリのための信号を供給し、
前記第２アドレスバッファは、クロック信号を供給し、
前記第３アドレスバッファは、バーイン試験の内容を指定する信号を供給すること
を特徴とする付記１乃至付記３の何れか一に記載の半導体メモリ。
（付記５）
前記アドレスラッチ回路は、
前記試験信号に基づいて、前記対応するアドレス線に第１バーイン電圧を供給する第１回路と、
前記試験信号に基づいて、前記対応するアドレス線に第２バーイン電圧を供給する第２回路と、
を備えることを特徴とする付記１乃至付記４の何れか一に記載の半導体メモリ。
（付記６）
前記複数のアドレスラッチ回路は、
ロウアドレス線に接続されるロウアドレスラッチ回路と、
コラムアドレス線に接続されるコラムアドレスラッチ回路と、
を含み、
前記ロウアドレスラッチ回路は、前記ロウアドレス線のバーイン試験を行い、
前記コラムアドレスラッチ回路は、前記コラムアドレス線のバーイン試験を行うこと
を特徴とする付記１乃至付記５の何れか一に記載の半導体メモリ。
（付記７）
前記アドレスをデコードするプリデコーダを有するメモリコアを備え、
前記アドレス線は、前記アドレスラッチ回路の出力と前記プリデコーダとの間に配線されること
を特徴とする付記１乃至付記６の何れか一に記載の半導体メモリ。
（付記８）
前記アドレス線には、通常動作モードにおいて、前記アドレスのビット値にそれぞれ対応する単一の論理レベルが伝達されること
を特徴とする付記７に記載の半導体メモリ。
（付記９）
アドレスに基づいてデータの読出しまたは書込みを行う半導体メモリにおいて、
アドレスをラッチする複数のアドレスラッチ回路と、
前記複数のアドレスラッチ回路のそれぞれに接続されるアドレス線と、
を含み、
前記アドレスラッチ回路のそれぞれは、スタンバイ信号に基づいて、対応するアドレス線のバーイン試験を行うこと
を特徴とする半導体メモリ。
（付記１０）
前記バーイン試験時において、隣り合うアドレス線には異なるバーイン電圧が印加されること
を特徴とする付記９に記載の半導体メモリ。
（付記１１）
前記複数のアドレスラッチ回路のそれぞれは、
前記スタンバイ信号に基づいて前記対応するアドレス線に第１バーイン電圧を印加する第１回路と、
前記スタンバイ信号に基づいて対応する前記アドレス線に第２バーイン電圧を印加する第２回路と
を含むことを特徴とする付記９または付記１０に記載の半導体メモリ。
（付記１２）
前記アドレスをデコードするプリデコーダを有するメモリコアを備え、
前記アドレス線は、前記アドレスラッチ回路の出力と前記プリデコーダとの間に配線されること
を特徴とする付記９乃至付記１１の何れか一に記載の半導体メモリ。
（付記１３）
前記アドレス線には、通常動作モードにおいて、前記アドレスのビット値にそれぞれ対応する単一の論理レベルが伝達されること
を特徴とする付記１２に記載の半導体メモリ。
（付記１４）
外部から供給される試験信号またはスタンバイ信号に基づいて、第１アドレス線に第１バーイン電圧を印加し
前記試験信号または前記スタンバイ信号に基づいて、前記第１アドレス線に隣り合う第２アドレス線に前記第１バーイン電圧とは異なる第２バーイン電圧を印加し、
前記第１バーイン電圧およびは前記第２バーイン電圧を印加することでバーイン試験を行って半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【００９６】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００９７】
【図１】一実施形態における半導体メモリの例を示している。
【図２】図１に示した試験制御部の例を示している。
【図３】図２に示した試験制御部により生成される試験制御信号と試験コードとの例を示している。
【図４】図１に示したアドレス制御部の例を示している。
【図５】図４に示したアドレスラッチ回路の例を示している。
【図６】図１に示した半導体メモリのバーイン試験方法の例を示している。
【図７】図１に示した半導体メモリをバーインする試験システムの例を示している。
【図８】図１に示した半導体メモリをバーインする別の試験システムの例を示している。
【図９】図１に示した半導体メモリを試験する試験システムの例を示している。
【図１０】図１に示した半導体メモリが搭載されるシステムの例を示している。
【図１１】別の実施形態における半導体メモリの例を示している。
【図１２】別の実施形態における半導体メモリの例を示している。
【図１３】図１２に示した試験デコーダにより生成される試験コードの例を示している。
【図１４】図１２に示したアドレス制御部の例を示している。
【図１５】図１４に示したアドレスラッチ回路の例を示している。
【図１６】図１２に示した半導体メモリのバーイン試験方法の例を示している。
【図１７】別の実施形態における半導体メモリの例を示している。
【図１８】図１７に示した半導体メモリのバーイン試験方法の例を示している。
【図１９】別の実施形態における半導体メモリの例を示している。
【図２０】別の実施形態におけるアドレス制御部の例を示している。
【符号の説明】
【００９８】
１０‥クロックバッファ；１２‥アドレス入力回路；１４‥コマンドデコーダ；１６‥試験制御部；１７‥試験制御部；１８‥アドレス制御部；１８Ａ、１８Ｂ‥アドレスラッチ回路；１９Ａ、１９Ｂ‥アドレスラッチ回路；２０‥コア制御部；２２‥データ入出力バッファ；４‥データ制御部；２６、２６Ａ‥メモリコア；２８‥アドレス入力回路；３０‥ロウアドレスラッチ；３２‥コラムアドレスラッチ；３４‥ロウアドレスラッチ；３６‥コラムアドレスラッチ；４０‥アドレス制御部；ＡＤ‥アドレス信号；ＡＤＢＩ‥バーイン試験；ＡＲＹ‥メモリセルアレイ；ＢＡＮＫ０−１‥バンク；ＢＬ、／ＢＬ‥ビット線；ＢＲＤ‥バーインボード；ＣＡＤ‥コラムアドレス信号；ＣＤＥＣ‥コラムデコーダ；ＣＰＤＥＣ‥コラムプリデコーダ；ＣＳＷ‥コラムスイッチ；ＣＴＬＤ‥制御装置；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；ＩＡＤ‥内部アドレス信号；ＭＣ‥メモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＡＤ‥ロウアドレス信号；ＲＰＤＥＣ‥ロウプリデコーダ；ＳＡ‥センスアンプ；ＳＣＫＴ‥ＩＣソケット；ＴＣ‥恒温槽；ＴＤＥＣ１−２‥試験デコーダ；ＴＥＳＴ０−４６‥試験制御信号；ＴＥＳＴＥＲ‥ＬＳＩテスタ；ＷＡ‥ライトアンプ；ＷＡＦ‥半導体ウエハ；ＷＤＥＣ‥ワードデコーダ；ＷＤＲＶ‥ワードドライバ；ＷＬ‥ワード線；ＷＬＢＩ‥バーイン試験
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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