(57)【要約】【課題】積層チップ内の各チップ間で、低遅延で安定した動作を実現可能な半導体集積回路装置を提供する。【解決手段】論理チップＬＯＧ上に、メモリチップＭＥＭ＿Ａ，ＭＥＭ＿Ｂを積層し、ＬＯＧとＭＥＭ＿Ａ，ＭＥＭ＿Ｂ間とのコマンド、アドレス、データ等の送受信を誘導結合送信端子群２１１，２１４，２１８，２１９および誘導結合受信端子群２１２，２１３，２１５〜２１７を用いた無線通信によって行う。ＭＥＭ＿Ａ，ＭＥＭ＿Ｂの電源は、ワイヤボンディング２２５，２２７によって供給し、ＭＥＭ＿Ａ，ＭＥＭ＿Ｂの内部状態を初期化するリセット信号も、ワイヤボンディング２２２，２２４によって供給する。無線通信を用いることで各チップ間の動作電圧が異なっていても低遅延で通信でき、電源や信頼性が必要な信号を有線で供給することで安定した動作も実現できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
無線通信機能を備えた第１集積回路と、
無線通信機能を備えた第２集積回路と、
を具備してなり、
前記第２集積回路は、前記第１集積回路の上に積層され、
前記第２集積回路の電源は、有線で供給されるように構成されたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第２集積回路は、リセット信号が入力された際に自身の内部状態を初期化するように構成され、
前記第２集積回路に向けたリセット信号は、有線で供給されるように構成されたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第２集積回路は、
テストモード端子と、
前記テストモード端子が第１電位レベルの際に前記第２集積回路の動作制御が可能に設定され、第２電位レベルの際に前記第２集積回路の動作制御が不可能に設定される複数のテスト用信号端子と、を備え、
前記テストモード端子は、有線によって前記第２電位レベルに固定されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第２集積回路の電源と前記第２集積回路に向けたリセット信号は、ワイヤボンディングによって供給されるように構成されたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記無線通信機能は、誘導結合方式を用いた無線通信回路であることを特徴とする半導体集積回路装置。
【請求項６】
無線通信機能を備えた第１集積回路と、
前記第１集積回路によってアクセスされ、無線通信機能を備えた第１集積記憶回路および第２集積記憶回路と、
を具備してなり、
前記第１集積記憶回路は、前記第１集積回路の上に積層され、
前記第２集積記憶回路は、前記第１集積記憶回路の上に積層され、
前記第１集積記憶回路は、第１チップ識別端子を備え、前記第１集積回路からそれぞれの前記無線通信機能を介して受信した第１信号の電位レベルと前記第１チップ識別端子の電位レベルとを比較し、この比較結果に応じて自身のアクセス可否を制御し、
前記第２集積記憶回路は、第２チップ識別端子を備え、前記第１集積回路からそれぞれの前記無線通信機能を介して受信した前記第１信号の電位レベルと前記第２チップ識別端子の電位レベルとを比較し、この比較結果に応じて自身のアクセス可否を制御し、
前記第１集積記憶回路と前記第２集積記憶回路の電源は、それぞれ有線によって供給され、
前記第１チップ識別端子と前記第２チップ識別端子は、有線によってそれぞれ異なる電位レベルに固定されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１集積記憶回路および前記第２集積記憶回路のそれぞれは、リセット信号が入力された際に自身の内部状態を初期化するように構成され、
前記第１集積記憶回路および前記第２集積記憶回路のそれぞれに向けたリセット信号は、有線で供給されるように構成されたことを特徴とする半導体集積回路装置。
【請求項８】
請求項６記載の半導体集積回路装置において、
前記無線通信機能は、誘導結合方式を用いた無線通信回路であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、マイクロプロセッサチップやメモリチップ等を積層して構成されたＳｉＰ（System in Package）等の半導体集積回路装置に関する。
【背景技術】
【０００２】
例えば、特許文献１には、パッケージ基板上に論理チップとＤＲＡＭとフラッシュメモリを積層搭載し、論理チップとＤＲＡＭをバンプで接続し、フラッシュメモリをワイヤボンディングでパッケージ基板に接続した半導体装置が開示されている。論理チップは、そのバンプ下の多層配線層などに入出力バッファ回路が形成され、また、多層配線層の下層部分から半導体基板の裏面に向けて形成された貫通電極を介してパッケージ基板との配線が行われる。これによって、半導体装置の高速化や配線効率の向上などが実現可能となる。
【０００３】
また、特許文献２には、積層した半導体チップそれぞれにコイルを形成し、データ送信側の半導体チップのコイルに電流を流して磁界を発生させ、この磁界を受信側の半導体チップのコイルで受信し、電流に変換して情報を伝達する誘導結合方式が開示されている。これによって、効率のよい信号伝送が可能となる。
【特許文献１】特開２００５−２６８６７０号公報
【特許文献２】特開２００５−２２８９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体製造技術の微細化に伴い、半導体チップのＩ／Ｏ性能不足が深刻化しつつある。これは、微細化に伴って半導体チップに搭載される回路が増加し、さらに各回路の動作が速くなるため、半導体チップが所望の機能を実現するために必要なＩ／Ｏ処理量が増加する一方、半導体チップの端子数は、ワイヤボンディングなどに制約されるために基本的にはチップサイズによって決まり、微細化によっては増加しないためである。
【０００５】
半導体チップのＩ／Ｏ性能不足を解決するためには、例えば、特許文献１に記載されているように、端子を半導体チップの上面や下面に二次元状に配置し、半導体チップを複数個積層することによって積層されたチップ間で情報の伝送を行う、三次元結合技術を用いることが考えられる。しかしながら、特許文献１の技術のように、論理チップとＤＲＡＭを有線であるバンプで接続すると、通常はＤＲＡＭと論理チップの内部電圧が異なるためインターフェース用の電圧に変換する必要性が生じ、遅延時間の大幅な増加を招く恐れがある。
【０００６】
そこで、特許文献２に記載されているように、非接触方式で積層チップ間の通信を行うことが考えられる。非接触方式を用いると、前述したような遅延時間を低減でき、３チップ以上の積層チップ間でも効率のよい通信が実現可能となる。しかしながら、非接触方式では、無線信号を用いるため外部環境等によって誤動作が生じる恐れがある。また、非接触方式で電力供給を行う場合には、送信側に比較的大きなアンテナが必要とされ、受信側にも、安定した電源を生成するための各種回路が必要となることからチップ面積効率の低下などが懸念される。さらに、外部環境等によっては、安定した電源を常時生成することが困難となる恐れもある。
【０００７】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明の代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態による半導体集積回路装置は、積層チップ内の各チップ間で、誘導結合方式を用いて各種信号の無線通信を行うものであって、上層チップへの電力供給を有線で行うものとなっている。これよって、上層チップに対して安定した電源を供給でき、信頼性の向上が図れる。
【００１０】
また、本実施の形態による半導体集積回路装置は、論理チップの上に単数または複数のメモリチップが積層され、論理チップとメモリチップ間で誘導結合方式を用いてコマンド、アドレス、データといった信号の無線通信を行うものであって、上層となるメモリチップへの電力供給を有線で行うものとなっている。さらに、メモリチップは、自身の内部状態を初期化するためのリセット入力を備え、このリセット入力が有線によって供給されるものとなっている。これによって、リセットの誤入力を防止でき、また、仮に無線通信で誤動作が生じた場合にも容易に通常の動作状態へ復帰できるようになり、信頼性の向上が図れる。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、積層チップ内の各チップ間で無線通信によって信号の送受信を行う半導体集積回路装置において、信頼性の向上が実現可能になる。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、本発明の一実施の形態による半導体集積回路装置において、その構成の一例を示すブロック図である。本実施の形態による半導体集積回路装置ＤＥＶは、例えば、論理チップＬＯＧと、２個のメモリチップＭＥＭ＿Ａ，ＭＥＭ＿Ｂを積層搭載し、これらを１個のパッケージ基板に実装したシステムインパッケージ（以下、ＳｉＰと記載する）の形態となっている。なお、ＳｉＰは、ＭＣＰ（マルチチップパッケージ）等と呼ばれることもある。図１には、これらの各チップの接続関係を示している。図１のＤＥＶ（ＳｉＰ）は、例えばシステムオンチップ（以下、ＳｏＣと記載する）等の論理チップＬＯＧと、メモリチップ［Ａ］ＭＥＭ＿Ａと、メモリチップ［Ｂ］ＭＥＭ＿Ｂを内蔵し、外部との間の通信機能を備えている。通信機能は、ＬＯＧがＭＥＭ＿ＡおよびＭＥＭ＿Ｂに格納されたプログラムを読み出して実行することなどによって実現される。また、ＬＯＧは、ＭＥＭ＿ＡおよびＭＥＭ＿Ｂに対する書き込み機能を備えている。
【００１５】
ＬＯＧ、ＭＥＭ＿Ａ、およびＭＥＭ＿Ｂのそれぞれは、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタなどを形成する半導体集積回路技術によって単結晶シリコンのような半導体基板の主面上に形成された集積回路であり、動作時には電源と接地電位に接続される。ＤＥＶ（ＳｉＰ）は、外部端子（外部信号）として、外部電源端子（外部電源）Ｐ＿ＶＤＤ，Ｐ＿ＶＤＤＭ、外部接地電位端子（外部接地電位）Ｐ＿ＶＳＳ、外部データ入力端子（外部データ入力信号）Ｐ＿ＤＩ、外部データ出力端子（外部データ出力信号）Ｐ＿ＤＯ、外部リセット端子（外部リセット信号）Ｐ＿ＲＳＴなどを備える。
【００１６】
ＬＯＧは、外部端子（外部信号）として、リセット端子（リセット信号）ＲＳＴ、データ入力端子（データ入力信号）ＤＩ、データ出力端子（データ出力信号）ＤＯ、電源端子（電源）ＶＤＤ、接地電位端子（接地電位）ＶＳＳを備える。また、これらに加えてＭＥＭ＿ＡおよびＭＥＭ＿Ｂとアクセスするためのクロック端子（クロック信号）ＣＬＫ、アドレス端子（アドレス信号）ＡＤＤ、コマンド端子（コマンド信号）ＣＭＤ、ライトデータ端子（ライトデータ信号）ＤＷおよびリードデータ端子（リードデータ信号）ＤＲを備える。ＲＳＴ、ＤＩ、ＤＯ、ＶＤＤ、ＶＳＳは、それぞれ、前述したＤＥＶ（ＳｉＰ）の外部端子となるＰ＿ＲＳＴ、Ｐ＿ＤＩ、Ｐ＿ＤＯ、Ｐ＿ＶＤＤ、Ｐ＿ＶＳＳに接続される。
【００１７】
ＭＥＭ＿ＡおよびＭＥＭ＿Ｂのそれぞれは、外部端子（外部信号）として、チップ識別端子（チップ識別信号）ＣＳＬ、リセット端子（リセット信号）ＲＳＴＭ、電源端子（電源）ＶＤＤＭ、接地電位端子（接地電位）ＶＳＳを備える。また、これらに加えて、ＬＯＧとアクセスするためのクロック端子（クロック信号）ＣＬＫ、アドレス端子（アドレス信号）ＡＤＤ、コマンド端子（コマンド信号）ＣＭＤ、ライトデータ端子（ライトデータ信号）ＤＷおよびリードデータ端子（リードデータ信号）ＤＲを備える。ＲＳＴＭ、ＶＤＤＭ、ＶＳＳは、それぞれ、前述したＤＥＶ（ＳｉＰ）の外部端子となるＰ＿ＲＳＴ、Ｐ＿ＶＤＤＭ、Ｐ＿ＶＳＳに接続される。なお、通常、ＶＤＤとＶＤＤＭは異なる電圧であり、特に限定はされないが、例えば、ＶＤＤは１．２Ｖ、ＶＤＤＭは１．８Ｖなどである。
【００１８】
ＭＥＭ＿ＡおよびＭＥＭ＿ＢのＣＬＫ、ＡＤＤ、ＣＭＤ、ＤＷ、ＤＲは、それぞれ、ＬＯＧのＣＬＫ、ＡＤＤ、ＣＭＤ、ＤＷ、ＤＲに接続される。また、ＭＥＭ＿ＡおよびＭＥＭ＿Ｂのチップ識別端子ＣＳＬの内、一方はＶＳＳに接続され、他方はＶＤＤＭに接続される（ここではＭＥＭ＿ＡのＣＳＬがＶＳＳに接続されている）。ＣＳＬは、ＬＯＧからＭＥＭ＿ＡおよびＭＥＭ＿Ｂに入力されるアドレス信号ＡＤＤに応じて、どちらかのメモリチップを選択させるための信号であり、ＭＥＭ＿ＡとＭＥＭ＿Ｂで異なる信号が入力される。すなわち、図１の場合は、ＣＳＬの値に基づいて、例えば、ＡＤＤの最上位ビットが‘０’の時にはＭＥＭ＿Ａが選択され、‘１’の時にはＭＥＭ＿Ｂが選択される。
【００１９】
図２は、図１の半導体集積回路装置ＤＥＶ（ＳｉＰ）の外形例を示す側面図である。図２の半導体集積回路装置ＤＥＶ（ＳｉＰ）は、パッケージ基板２０５上に、論理チップＬＯＧ（ＳｏＣ）が搭載され、ＬＯＧの上にメモリチップＭＥＭ＿Ａが搭載され、ＭＥＭ＿Ａの上にスペーサ２０４を介してメモリチップＭＥＭ＿Ｂが搭載された構成となっている。ＬＯＧ（ＳｏＣ）は、パッケージ基板２０５の表面上に、バンプ２０６が形成された端子面を下にして搭載される。ＭＥＭ＿Ａは、端子面を上にしてＬＯＧ（ＳｏＣ）上に積層され、その上にスペーサ２０４が積層され、更にその上にＭＥＭ＿Ｂが端子面を上にして積層される。スペーサ２０４は、ワイヤボンディングを接続するための空間を確保するために必要な部材であり、熱膨張率がシリコンと同一の素材が望ましい。
【００２０】
パッケージ基板２０５は、バンプで形成された外部端子２０７を裏面に持ち、表面電極と裏面の外部端子２０７とを接続する配線層を内蔵した部材である。パッケージ基板２０５は、ＬＯＧ（ＳｏＣ）、ＭＥＭ＿Ａ、ＭＥＭ＿Ｂと接続され、外部端子２０７は、実装ボードに接続され、これによって実装ボード上の外部デバイスと接続される。外部端子２０７の中には、図１に示したＰ＿ＲＳＴ，Ｐ＿ＤＩ，Ｐ＿ＤＯ，Ｐ＿ＶＤＤ，Ｐ＿ＶＳＳ，Ｐ＿ＶＤＤＭが含まれる。ワイヤボンディング（２２３，２２４，２２７，２２８）は、ＭＥＭ＿Ａとパッケージ基板２０５を接続するための配線であり、ワイヤボンディング（２２１，２２２，２２５，２２６）は、ＭＥＭ＿Ｂとパッケージ基板２０５を接続するための配線である。
【００２１】
ワイヤボンディング２２３は、ＭＥＭ＿Ａのチップ識別端子ＣＳＬとパッケージ基板２０５を接続する配線であり、このＣＳＬはパッケージ基板２０５を介して外部端子２０７の一部である外部接地電位端子Ｐ＿ＶＳＳに接続される。ワイヤボンディング２２４は、ＭＥＭ＿Ａのリセット端子ＲＳＴＭとパッケージ基板２０５を接続する配線であり、このＲＳＴＭはパッケージ基板２０５を介して外部端子２０７の一部である外部リセット端子Ｐ＿ＲＳＴに接続される。ワイヤボンディング２２７は、ＭＥＭ＿Ａの電源端子ＶＤＤＭとパッケージ基板２０５を接続する配線であり、このＶＤＤＭはパッケージ基板２０５を介して外部端子２０７の一部である外部電源端子Ｐ＿ＶＤＤＭに接続される。ワイヤボンディング２２８は、ＭＥＭ＿Ａの接地電位端子ＶＳＳとパッケージ基板２０５を接続する配線であり、このＶＳＳはパッケージ基板２０５を介して外部端子２０７の一部であるＰ＿ＶＳＳに接続される。
【００２２】
ワイヤボンディング２２１は、ＭＥＭ＿Ｂのチップ識別端子ＣＳＬとパッケージ基板２０５を接続する配線であり、このＣＳＬはパッケージ基板２０５を介して外部端子２０７の一部であるＰ＿ＶＤＤＭに接続される。ワイヤボンディング２２２は、ＭＥＭ＿Ｂのリセット端子ＲＳＴＭとパッケージ基板２０５を接続する配線であり、このＲＳＴＭはパッケージ基板２０５を介して外部端子２０７の一部であるＰ＿ＲＳＴに接続される。ワイヤボンディング２２５は、ＭＥＭ＿Ｂの電源端子ＶＤＤＭとパッケージ基板２０５を接続する配線であり、このＶＤＤＭはパッケージ基板２０５を介して外部端子２０７の一部であるＰ＿ＶＤＤＭに接続される。ワイヤボンディング２２６は、ＭＥＭ＿Ｂの接地電位端子ＶＳＳとパッケージ基板２０５を接続する配線であり、このＶＳＳはパッケージ基板２０５を介して外部端子２０７の一部であるＰ＿ＶＳＳに接続される。
【００２３】
また、論理チップＬＯＧ（ＳｏＣ）の主面（端子面）には、誘導結合送信端子群２１１，２１４および誘導結合受信端子群２１７が形成される。メモリチップＭＥＭ＿Ａの主面（端子面）には、誘導結合受信端子群２１２，２１５および誘導結合送信端子群２１８が形成される。メモリチップＭＥＭ＿Ｂの主面（端子面）には、誘導結合受信端子群２１３，２１６および誘導結合送信端子群２１９が形成される。誘導結合送信端子群は、誘導結合方式によってデータを伝送するためのコイル群であり、コイル群のそれぞれは例えば半導体基板上の多層配線層を用いて１回巻き以上の配線パターンを形成することで実現される。誘導結合受信端子群は、誘導結合方式によってデータを受信するためのコイル群であり、コイル群のそれぞれは例えば半導体基板上の多層配線層を用いて１回巻き以上の配線パターンを形成することで実現される。なお、図２では簡略化して示しているが、実際には、各送信端子群および各受信端子群のそれぞれは、必要な信号本数に応じた複数のコイルからなる。
【００２４】
誘導結合送信端子群２１１は、ＬＯＧ（ＳｏＣ）がＭＥＭ＿ＡおよびＭＥＭ＿Ｂにアドレス、コマンド、クロックを送信するための端子である。誘導結合受信端子群２１２は、ＭＥＭ＿ＡがＬＯＧ（ＳｏＣ）からアドレス、コマンド、クロックを受信するための端子である。誘導結合受信端子群２１３は、ＭＥＭ＿ＢがＬＯＧ（ＳｏＣ）からアドレス、コマンド、クロックを受信するための端子である。
【００２５】
誘導結合送信端子群２１４は、ＬＯＧ（ＳｏＣ）がＭＥＭ＿ＡおよびＭＥＭ＿Ｂにライトデータを送信するための端子であり、誘導結合受信端子群２１５、２１６は、それぞれ、ＭＥＭ＿Ａ、ＭＥＭ＿ＢがＬＯＧ（ＳｏＣ）からライトデータを受信するための端子である。誘導結合送信端子群２１８、２１９は、それぞれ、ＬＯＧ（ＳｏＣ）に向けてＭＥＭ＿Ａ、ＭＥＭ＿Ｂがリードデータを送信するための端子であり、誘導結合受信端子群２１７は、ＭＥＭ＿ＡまたはＭＥＭ＿ＢからＬＯＧ（ＳｏＣ）がリードデータを受信するための端子である。
【００２６】
このように、誘導結合を代表とする無線方式を用いて信号の送受信を行うことで、高い実装効率で半導体チップ間通信が実現可能となる。また、誘導結合方式の無線通信を用いると、コイルに電流を流すことで情報伝送を行うため、論理チップＬＯＧとメモリチップＭＥＭとで動作電圧が異なっていても特にインターフェース用の電圧変換を行う必要はなく、低遅延での通信が可能となる。更に、ＭＥＭ＿ＡおよびＭＥＭ＿Ｂの電源電圧を有線（ここではワイヤボンディング）で供給することで、論理チップＬＯＧ内に大きなコイルを設ける必要がなく、ＭＥＭ＿Ａ，ＭＥＭ＿Ｂ内にも整流回路等を設ける必要がないため高い面積効率を実現でき、更に、ＭＥＭ＿ＡおよびＭＥＭ＿Ｂに対する安定した電源供給も実現できる。このようなことから、本実施の形態の半導体集積回路装置は、効率がよく安定した動作を実現可能となる。なお、有線の中でも特にワイヤボンディングを用いることで、低コスト化が図れる。
【００２７】
図３は、図１のメモリチップＭＥＭ＿Ａ，ＭＥＭ＿Ｂのより詳細な構成例を示すブロック図である。図３のメモリチップＭＥＭは、誘導結合による通信を行なうための通信マクロ部ＴＲＸと、制御論理部ＣＴＬと、メモリコア部ＭＣＲなどから構成される。通信マクロ部ＴＲＸは、クロック信号ＣＬＫ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、ライトデータ信号ＤＷが論理チップＬＯＧ（ＳｏＣ）から無線によって入力され、また、リードデータ信号ＤＲを無線によってＬＯＧ（ＳｏＣ）へ出力する。
【００２８】
制御論理部ＣＴＬは、通信マクロ部ＴＲＸとメモリコア部ＭＣＲを接続するブロックであり、ＴＲＸからの出力信号を受けて、内部クロック信号ＩＣＬＫや、メモリセルを選択するワード選択信号ＷＬＳＥＬおよびブロック選択信号ＢＬＫＳＥＬをＭＣＲへ出力する。また、ライトかリードを選択するライト選択信号ＷＥやライトデータ信号ＤＷもＭＣＲへ出力する。更に、ＣＴＬは、ＭＣＲからのリードデータ信号ＤＲを受けて、それを通信マクロ部ＴＲＸへ出力する。ＭＣＲは、明記してはいないが、メモリセル、ワードドライバ、センスアンプなどより構成されるメモリアレイを含み、例えば、ＳＲＡＭやＤＲＡＭ等といった揮発性メモリであっても、ＥＥＰＲＯＭやフラッシュメモリ等といった不揮発性メモリであってもよい。
【００２９】
図３のメモリチップＭＥＭには、ワイヤボンディングによる接続やプローカードによるプロービングが可能なパッドＰＤが形成されている。図３の例では、リセット信号パッドＰＤ０、データ信号パッドＰＤ１、アドレス信号パッドＰＤ２、チップ識別信号パッドＰＤ３、テストモード信号パッドＰＤ４、外部クロック信号パッドＰＤ５、電源パッドＰＤ６、接地電位パッドＰＤ７が形成されている。メモリチップＭＥＭを単体でテストする際には、ＰＤ４よりハイレベルのテストモード信号ＴＭＯＤを入力する。このＴＭＯＤのハイレベルを受けて、全てのパッドＰＤ０〜ＰＤ３，ＰＤ５〜ＰＤ７からの入出力が有効となる。これによりプローブカードの針からパッドＰＤを介して各種データを入出力でき、メモリコア部ＭＣＲのテストが可能となる。ここでは、ＰＤ０よりリセット信号ＲＳＴＭ、ＰＤ１よりデータ信号ＴＤ、ＰＤ２よりアドレス信号ＴＡＤＤ、ＰＤ３よりチップ識別信号ＣＳＬ、ＰＤ５よりクロック信号ＴＣＬＫを入力（または出力）でき、ＰＤ６およびＰＤ７より電源電圧ＶＤＤＭおよび接地電位ＶＳＳを供給できる。
【００３０】
このテストモード信号ＴＭＯＤがハイレベルの際には、通信マクロ部ＴＲＸは無効化される。製品として図２のようなパッケージに実装する際には、ＰＤ４は、ワイヤボンディングによりロウレベルに固定され、これによってデータ信号パッドＰＤ１、アドレス信号パッドＰＤ２、外部クロック信号パッドＰＤ５は無効化されオープン状態となる。なお、図２では、このＰＤ４に伴うワイヤボンディングは図示していないが、当該テスト機能を適用する場合には、ＭＥＭ＿ＡおよびＭＥＭ＿Ｂからパッケージ基板２０５を介して外部接地電位端子Ｐ＿ＶＳＳに接続するワイヤボンディングが加わることになる。また、パッケージに実装する際、リセット信号パッドＰＤ０、チップ識別信号パッドＰＤ３、電源パッドＰＤ６、接地電位パッドＰＤ７は、図２に示したように、ワイヤボンディングでパッケージ基板２０５の所定の場所に接続される。
【００３１】
図４は、図３のメモリチップＭＥＭにおける通信マクロ部ＴＲＸの詳細な構成例を示すブロック図である。通信マクロ部ＴＲＸは、クロック受信回路ＲＸ＿ＣＬＫ、受信回路ＲＸ１，ＲＸ２、送信回路ＴＸ１，ＴＸ２、バッファ回路ＢＦ１〜ＢＦ４、ラッチ回路ＬＴ１〜ＬＴ４などから構成される。クロック受信回路ＲＸ＿ＣＬＫは、明示していないが、コイルとバッファを含み、外部から誘導結合で送信されたクロック信号ＣＬＫを受信し、チップ内部へ受信クロック信号ＣＬＫｒを出力する。
【００３２】
受信回路ＲＸ１，ＲＸ２は、明示していないが、コイルとアンプを含み、ＲＸ＿ＣＬＫからＢＦ１を介して出力された受信クロック信号ＣＬＫｒによりアンプを活性化し、外部から誘導結合で送信された各種入力信号（ここではアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、ライトデータ信号ＤＷ）を受信する。この受信した信号は、ラッチ回路ＬＴ１，ＬＴ２へ出力される。送信回路ＴＸ１，ＴＸ２は、明示してないが、コイルとドライバを含み、ＢＦ１およびＢＦ３を介した受信クロック信号ＣＬＫｒによりドライバを活性化し、ドライバによりコイルに電流を流してチップ外部へ各種出力信号（ここではリードデータ信号ＤＲ）を送信する。この際の送信回路ＴＸ１，ＴＸ２に対する入力信号は、ラッチ回路ＬＴ３，ＬＴ４から送られる。
【００３３】
ラッチ回路ＬＴ１，ＬＴ２は、ＢＦ１およびＢＦ２を介した受信クロック信号ＣＬＫｒによってＲＸ１，ＲＸ２からの出力信号をラッチし、このラッチ後の各種信号（ここでは受信アドレス信号ＡＤＤｒ、受信コマンド信号ＣＭＤｒ、受信ライトデータ信号ＤＷｒ）をそれぞれ出力する。ラッチ回路ＬＴ３，ＬＴ４は、ＢＦ１、ＢＦ２およびＢＦ４を介した受信クロック信号ＣＬＫｒによって外部（ここではメモリコア部ＭＣＲ）からの入力信号（ここでは送信リードデータ信号ＤＲｔ）をラッチし、このラッチ後の各種信号をＴＸ１，ＴＸ２に出力する。
【００３４】
また、ラッチ回路ＬＴ１〜ＬＴ４には、外部よりリセット信号ＲＳＴＭが入力される。例えば、リセット信号ＲＳＴＭがロウレベルの時にはＬＴ１〜ＬＴ４に保持されるデータはロウレベルとなる。なお、図４では、メモリチップＭＥＭ内に備わる通信マクロ部ＴＲＸの構成例を示したが、図１の論理チップＬＯＧ（ＳｏＣ）内にも同様の通信マクロ部が備わり、これによってメモリチップＭＥＭとの間で無線信号の送受信が可能となっている。
【００３５】
図５は、図３および図４のメモリチップＭＥＭにおける電源投入シーケンスの一例を示す波形図である。図５に示すように、メモリチップＭＥＭを起動する際には、ＭＥＭの電源ＶＤＤＭを立ち上げ、ＶＤＤＭがロウからハイになる間、リセット信号ＲＳＴＭはロウレベルを維持し、ラッチ回路ＬＴ１〜ＬＴ４はリセット状態を維持する。ＶＤＤＭが安定した後は、ＲＳＴＭをロウレベルからハイレベルとし、ＬＴ１〜ＬＴ４のリセット状態を解除する。その後、外部よりクロック信号ＣＬＫが入力され、コマンド信号ＣＭＤの受信等といった通常の動作が開始される。
【００３６】
このようなリセット信号ＲＳＴＭは、図２に示したように有線（ワイヤボンディング）によって供給される。これによって、通常の動作前には通信マクロ部ＴＲＸを所定の内部状態に確実に保つことが可能となるため、例えば、その出力信号（ＣＭＤ，ＡＤＤ，ＤＷ）によって誤ってメモリコア部ＭＣＲが誤動作するようなこともなく、信頼性が高い動作を実現可能となる。また、仮にリセット信号ＲＳＴＭを無線とした場合は、外部環境等に応じて通常の動作中にリセット信号の誤入力が行われる可能性を否定できず、これに伴い半導体集積回路装置ＤＥＶの致命的な誤動作に繋がる恐れがあるが、有線とすることで、このような誤動作を防止でき、信頼性が高い動作が実現可能となる。
【００３７】
図６は、図１の半導体集積回路装置におけるリセット機能の概要を示す説明図である。図６には、リセット時と通常動作時の状態遷移図を示している。Ｓ０はリセット状態を示しており、Ｓ１、Ｓ２、Ｓ３、Ｓ４はそれぞれ通常動作中の状態を示している。それぞれの状態は入力により同一または別の状態に変化する。しかし、どの状態にあってもリセット信号ＲＳＴ（ＲＳＴＭ）がロウレベルとなるとリセット状態に遷移する。
【００３８】
例えば、論理チップＬＯＧにおいては、電源状態（通常電源状態やスタンバイ状態）やクロック周波数の状態（高速モード状態、低速モード状態）などを各種コントロールレジスタや設定レジスタ等に所定の値を設定することで変更できる場合がある。また、論理チップＬＯＧ内の搭載モジュールによっては、コマンドに応じて内部のコントロールレジスタや設定レジスタ等に所定の値を設定することで、自身の内部状態（例えば送信モードや受信モード等）を切り替えながら所定の動作を行うようなものがある。また、例えば、メモリチップＭＥＭにおいては、制御論理部ＣＴＬ内の各種コントロールレジスタや設定レジスタ等に動作モード（例えばバースト読み出しデータ長等）を設定し、当該動作モード（内部状態）の上で所定の動作を行うようなものがある。
【００３９】
このように、様々な内部状態を備えている各種半導体チップに対して、リセット信号ＲＳＴ（ＲＳＴＭ）を入力すると、各種コントロールレジスタや設定レジスタ等が初期化され、リセット状態Ｓ０に遷移させることができる。仮に、通常の動作状態に誤ってリセット信号が入力された場合、全ての設定等が初期化されるため、半導体集積回路装置ＤＥＶの致命的な誤動作に繋がる恐れがある。また、別の観点として、何らかの誤入力によって半導体集積回路装置ＤＥＶの内部状態が意図しない状態となっても、一度、リセット状態Ｓ０に遷移させれば、その後、所定の入力による状態遷移によって通常の動作状態に復帰させることができる。リセット信号ＲＳＴ（ＲＳＴＭ）を有線で構成した場合は、このようなリセット信号の誤入力を防止できると共に、何らかの不具合が生じた場合の通常の動作状態への復帰も確実かつ容易に行える。一方、無線で構成した場合には、外部環境等によってリセット信号の誤入力が生じたり、あるいは、逆にリセット信号の入力が行えず、目的とする通常の動作状態への復帰が困難となる恐れがある。このような観点でリセット信号ＲＳＴ（ＲＳＴＭ）を有線で構成することが有益となる。
【００４０】
図７は、図３のメモリチップＭＥＭにおいて、その制御論理部ＣＴＬの一部の構成例を示す概略図である。図７に示す制御論理部ＣＴＬは、比較回路ＣＭＰと、メモリ制御回路ＰＥＲＩなどを含んでいる。比較回路ＣＭＰは、通信マクロ部ＴＲＸを介して入力されたｎビットのアドレス信号ＡＤＤ内の１ビット（例えば最上位ビット）と、チップ識別信号ＣＳＬとの一致・不一致を判定し、一致した場合にイネーブル信号ＥＮに‘Ｈ’レベル、不一致の場合にＥＮに‘Ｌ’レベルを出力する。
【００４１】
メモリ制御回路ＰＥＲＩは、通信マクロ部ＴＲＸからの受信クロック信号ＣＬＫｒ、受信コマンド信号ＣＭＤｒおよび受信アドレス信号ＡＤＤｒなどを受けて、コマンド判定やアドレスデコード等を行い、内部クロック信号ＩＣＬＫ、ブロック選択信号ＢＬＫＳＥＬ、ワード選択信号ＷＬＳＥＬ、ライト選択信号ＷＥなどを出力する。この際に、ＰＥＲＩは、イネーブル信号ＥＮが‘Ｈ’レベルの場合には、コマンド判定結果やアドレスデコード結果に応じて所定のＢＬＫＳＥＬ、ＷＬＳＥＬ、ＷＥ等を出力するが、‘Ｌ’レベルの場合には、これらの信号を例えば‘Ｈ’レベル等に固定し、メモリコア部ＭＣＲを動作させないように制御する。したがって、図１の半導体集積回路装置ＤＥＶの場合、論理チップＬＯＧが出力したアドレス信号ＡＤＤの例えば最上位ビットが‘０’（‘Ｌ’レベル）の場合にはＭＥＭ＿Ａがアクセスされ、‘１’（‘Ｈ’レベル）の場合にはＭＥＭ＿Ｂがアクセスされることになる。
【００４２】
ここで、図２から判るように、ＬＯＧが誘導結合送信端子群２１１から送信したアドレス信号は、同一縦方向に配置されたＭＥＭ＿Ａの誘導結合受信端子群２１２とＭＥＭ＿Ｂの誘導結合受信端子群２１３の両方によりバス形式で受信されることになる。一方、他の構成例として、ＭＥＭ＿ＡとＭＥＭ＿Ｂのそれぞれが、自身のチップを活性化させるための所謂チップ選択信号（ＣＳ信号）を備えているような場合、例えば、ＬＯＧ上のそれぞれ異なる位置にＭＥＭ＿ＡとＭＥＭ＿Ｂの各ＣＳ信号用の誘導結合送信端子を設けることでＭＥＭ＿ＡとＭＥＭ＿Ｂを区別するようなことも可能である。ただし、この場合、ＭＥＭ＿ＡとＭＥＭ＿Ｂにおいて、そのＣＳ信号受信用の誘導結合受信端子をそれぞれ異なる位置に配置する必要があるため、ＭＥＭ＿ＡとＭＥＭ＿Ｂを同一設計のチップとすることができなくなり、さらに、ＬＯＧおよびＭＥＭ＿Ａ，ＭＥＭ＿Ｂ共に面積効率も低下する。
【００４３】
そこで、図７に示したようなチップ識別端子ＣＳＬを用いた方式を採用すると、効率的にＭＥＭ＿ＡとＭＥＭ＿Ｂを区別することが可能となる。すなわち、ＣＳＬは、有線によってパッケージ基板２０５上で電源（ＶＤＤＭ）または接地電位（ＶＳＳ）のいずれかの配線層に接続すればよく、ＣＳＬに伴い図２に示すＬＯＧのバンプ２０６やパッケージ基板２０５の外部端子２０７が別途必要になるようなことはないため実装効率がよい。また、ＭＥＭ＿ＡとＭＥＭ＿Ｂは同一設計のチップとすることが可能である。さらに、ＬＯＧから見た場合、ＭＥＭ＿ＡとＭＥＭ＿Ｂを１個の誘導結合送信端子によって区別できるため面積効率がよく、またＭＥＭ＿ＡとＭＥＭ＿Ｂを連続する一つのアドレス空間として扱えるため、効率的な動作も行える。
【００４４】
以上、本実施の形態の半導体集積回路装置によって得られる主要な効果を挙げると以下のようになる。
【００４５】
論理チップと、その上に積層されたメモリチップ間で、コマンド信号、アドレス信号、データ信号などを無線によって送受信することで、チップの電圧に依存せずに低遅延（高速）で通信することができ、システム性能の向上が実現可能となる。この際に、例えばリセット信号といった信頼性の必要な信号や電源を有線で送れるように構成することで安定した動作が実現可能となる。また、通常動作中に誤ってリセット信号を送ってしまう可能性もないため、信頼性の高い動作が実現できる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００４７】
例えば、これまでの実施の形態では、例えば、「特許文献２」（特開２００５−２２８９８１号公報）に記載されているような、誘導結合方式（電磁結合方式）による無線通信を用いた例で説明を行った。耐ノイズ性に伴う信頼性の観点などからは、この誘導結合方式を用いることが望ましいが、これに限定されるものではなく、場合によっては電波方式などを用いることも可能である。
【００４８】
また、これまでの実施の形態では、１個の論理チップＬＯＧと２個のメモリチップＭＥＭによる３段の積層構造を示したが、例えば、１個の論理チップＬＯＧの上に３個以上のメモリチップＭＥＭを積層した４段以上の積層構造であっても同様に拡張可能である。この場合、原則的にｍ個のメモリチップＭＥＭに対してｎ（＝ｌｏｇ２ｍ）本のチップ識別端子ＣＳＬを設けるようにして、ｍ個のメモリチップＭＥＭを識別できるように構成すればよい。
【産業上の利用可能性】
【００４９】
本発明の一実施の形態による半導体集積回路装置は、特に、複数のメモリチップと、この複数のメモリチップの情報を用いて所定の動作を行う論理チップとが１つのパッケージ内に実装された製品に適用して有益な技術であり、これに限らずＳｉＰの製品全般に対して広く適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施の形態による半導体集積回路装置において、その構成の一例を示すブロック図である。
【図２】図１の半導体集積回路装置の外形例を示す側面図である。
【図３】図１のメモリチップのより詳細な構成例を示すブロック図である。
【図４】図３のメモリチップにおける通信マクロ部の詳細な構成例を示すブロック図である。
【図５】図３および図４のメモリチップにおける電源投入シーケンスの一例を示す波形図である。
【図６】図１の半導体集積回路装置におけるリセット機能の概要を示す説明図である。
【図７】図３のメモリチップにおいて、その制御論理部の一部の構成例を示す概略図である。
【符号の説明】
【００５１】
２０４  スペーサ
２０５  パッケージ基板
２０６  バンプ
２０７  外部端子
２１１，２１４，２１８，２１９  誘導結合送信端子群
２１２，２１３，２１５，２１６，２１７  誘導結合受信端子群
２２１〜２２８  ワイヤボンディング
ＤＥＶ  半導体集積回路装置
ＬＯＧ  論理チップ
ＭＥＭ  メモリチップ
Ｐ＿ＲＳＴ  外部リセット端子
Ｐ＿ＤＩ  外部データ入力端子
Ｐ＿ＤＯ  外部データ出力端子
Ｐ＿ＶＤＤ，Ｐ＿ＶＤＤＭ  外部電源端子
Ｐ＿ＶＳＳ  外部接地電位端子
ＲＳＴ，ＲＳＴＭ  リセット端子
ＤＩ  データ入力端子
ＤＯ  データ出力端子
ＶＤＤ，ＶＤＤＭ  電源端子
ＶＳＳ  接地電位端子
ＤＷ  ライトデータ端子
ＤＲ  リードデータ端子
ＣＬＫ  クロック端子
ＡＤＤ  アドレス端子
ＣＭＤ  コマンド端子
ＣＳＬ  チップ識別端子
ＰＤ  パッド
ＴＤ  データ信号
ＴＡＤＤ  アドレス信号
ＴＭＯＤ  テストモード信号
ＴＣＬＫ  クロック信号
ＴＲＸ  通信マクロ部
ＣＴＬ  制御論理部
ＭＣＲ  メモリコア部
ＩＣＬＫ  内部クロック信号
ＷＬＳＥＬ  ワード選択信号
ＷＥ  ライト選択信号
ＢＬＫＳＥＬ  ブロック選択信号
ＢＦ  バッファ回路
ＬＴ  ラッチ回路
ＲＸ  受信回路
ＴＸ  送信回路
ＲＸ＿ＣＬＫ  クロック受信回路
ＣＭＰ  比較回路
ＰＥＲＩ  メモリ制御回路
ＥＮ  イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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