【手続補正書】
【提出日】平成17年2月17日(2005.2.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の表面に形成された第２導電型ドレイン層と、
この第２導電型ドレイン層にコンタクトするドレイン電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ゲート電極のうち、その下部にチャネルが形成される部分のゲート容量をＣｇ［Ｆ］、
前記ゲート電極のうち、その下部にチャネルが形成される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、
前記ゲート電極に印加する電圧であって、その印加によってドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、
ドレイン電流を遮断するために前記ゲート電極に印加する電圧をＶoff ［Ｖ］、
ドレイン電流を遮断する際のドレイン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、
｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たすことを特徴とする高耐圧半導体装置。
【請求項２】
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の表面に形成された第２導電型ドレイン層と、
この第２導電型ドレイン層にコンタクトするドレイン電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ゲート電極とゲート電極配線とが接続される部分の前記ゲート電極の幅方向の長さは、前記ゲート電極の幅よりも長いことを特徴とする高耐圧半導体装置。
【請求項３】
前記ゲート電極上に形成された第２のゲート電極をさらに具備することを特徴とする請求項１記載の高耐圧半導体装置。
【請求項４】
前記ゲート電極及び前記第２のゲート電極は、絶縁膜により覆われていることを特徴とする請求項３記載の高耐圧半導体装置。
【請求項５】
前記第１導電型ベース層の上部に形成され、不純物ドーズ量が１×１０１３［ｃｍ−３］以下、ピーク濃度が１×１０１５［ｃｍ−３］以上、１×１０１６［ｃｍ−３］以下の第１導電型エミッタ層をさらに具備することを特徴とする請求項１記載の高耐圧半導体装置。
【請求項６】
前記ゲート電極の中央部の下部に形成される前記ゲート絶縁膜の厚さは、前記ゲート電極の端部の下部に形成される前記ゲート絶縁膜の厚さとは異なることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項７】
前記ゲート電極とゲート電源との間に接続された抵抗をさらに具備することを特徴とする請求項１記載の高耐圧半導体装置。
【請求項８】
前記ゲート電極の幅をＬＧ、前記第１導電型ベース層の深さをＤＢ、前記第２導電型ベース層の厚さをＷＢ、前記ゲート電極間の距離をＬｓとしたとき、６０μｍ≦ＬＧ、５≦ＬG ／ＬS 、及び１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件を満たすことを特徴とする請求項１記載の高耐圧半導体装置。
【請求項９】
前記第１導電型ベース層には、局所ライフタイム制御処理が施されていることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項１０】
セルのアレイ内の単一セル領域内に複数のセルを持つ高耐圧半導体装置において、
前記各セルは、
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設された第１ゲート電極と、
前記第１ゲート電極上、および前記第１導電型ベース層上部に形成された第２ゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層に形成されたドレイン層と、
このドレイン層にコンタクトするドレイン電極と、
このドレイン層にコンタクトするソース電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ソース電極は、前記第２のゲート電極の上部には形成されていないことを特徴とする高耐圧半導体装置。
【請求項１１】
前記ソース電極が前記第１のゲート電極上に設けられていることを特徴とする請求項１０記載の高耐圧半導体装置。
【請求項１２】
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の表面に形成されたドレイン層と、
このドレイン層にコンタクトするドレイン電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ゲート電極のうち、その下部にチャネルが形成される部分のゲート容量をＣｇ［Ｆ］、
前記ゲート電極のうち、その下部にチャネルが形成される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、
前記ゲート電極に印加する電圧であって、その印加によってドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、
ドレイン電流を遮断するために前記ゲート電極に印加する電圧をＶoff ［Ｖ］、
ドレイン電流を遮断する際のドレイン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、
｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たすことを特徴とする高耐圧半導体装置。
【請求項１３】
前記第１導電型ベース層には、局所ライフタイム制御処理が施されていることを特徴とする請求項１２記載の高耐圧半導体装置。
【請求項１４】
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の面に形成された第２導電型ドレイン層と、
この第２導電型ドレイン層に設けられたドレイン電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ゲート電極のうち、その下部にチャネルが形成される部分のゲート容量をＣｇ［Ｆ］、
前記ゲート電極のうち、その下部にチャネルが形成される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、
前記ゲート電極に印加する電圧であって、その印加によってドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、
ドレイン電流を遮断するために前記ゲート電極に印加する電圧をＶoff ［Ｖ］、
ドレイン電流を遮断する際のドレイン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、
｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たす高耐圧半導体装置の駆動方法において、
前記高圧半導体装置のゲートうちの少なくとも１つのゲートにオン時のゲート電圧よりも低い第１の電圧を印加し、
前記少なくとも１つのゲートにターンオフするための前記第１の電圧よりも低い第２の電圧を印加することを特徴とする高耐圧半導体装置の駆動方法。
【請求項１５】
前記第１の電圧の印加の後に、前記少なくとも１つのゲートに前記第１の電圧よりも低い第３の電圧を印加するステップをさらに具備することを特徴とする請求項１４記載の方法。
【請求項１６】
第１導電型ベース層と、
この第１導電型ベース層の表面に形成された第２導電型ベース層と、
この第２導電型ベース層の表面に形成された第１導電型ソース層と、
この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の面に形成されたドレイン層と、
このドレイン層に設けられたドレイン電極と、
前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、
前記ゲート電極のうち、その下部にチャネルが形成される部分のゲート容量をＣｇ［Ｆ］、
前記ゲート電極のうち、その下部にチャネルが形成される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、
前記ゲート電極に印加する電圧であって、その印加によってドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、
ドレイン電流を遮断するために前記ゲート電極に印加する電圧をＶoff ［Ｖ］、
ドレイン電流を遮断する際のドレイン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、
｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たす高耐圧半導体装置の駆動方法において、
前記高圧半導体装置のゲートのうちの少なくとも１つのゲートにオン時のゲート電圧よりも低い第１の電圧を印加し、
前記少なくとも１つのゲートにターンオフするための前記第１の電圧よりも低い第２の電圧を印加することを特徴とする高耐圧半導体装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の第１の発明によれば、第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型ベース層と、この第２導電型ベース層の表面に形成された第１導電型ソース層と、この第１導電型ソース層と前記第１導電型ベース層とで挟まれた領域の前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、前記第２導電型ベース層を形成したのとは反対側の前記第１導電型ベース層の表面に形成された第２導電型ドレイン層と、この第２導電型ドレイン層にコンタクトするドレイン電極と、前記第１導電型ソース層および前記第２導電型ベース層にコンタクトするソース電極とを具備し、前記ゲート電極のうち、その下部にチャネルが形成される部分のゲート容量をＣｇ［Ｆ］、前記ゲート電極のうち、その下部にチャネルが形成される部分のチャネルの長さ方向の抵抗をＲｇ［Ω］、前記ゲート電極に印加する電圧であって、その印加によってドレイン電流が流れ始めるしきい値電圧をＶth［Ｖ］、ドレイン電流を遮断するために前記ゲート電極に印加する電圧をＶoff ［Ｖ］、ドレイン電流を遮断する際のドレイン電圧の単位時間当たりの上昇率をｄＶ／ｄｔ［Ｖ／ｓ］とした場合に、
｜Ｖth−Ｖoff ｜≧０．５・Ｃｇ・Ｒｇ・（ｄＶ／ｄｔ）の条件を満たすことを特徴とする高耐圧半導体装置、である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】