(57)【要約】      （修正有）【課題】信頼性の高い不揮発性メモリと周辺回路を含む半導体装置を提供する。【解決手段】不揮発性半導体記憶装置の製造方法は、周辺回路領域では、フローティングゲート電極層ｐ１ｓは除去し、コントロール電極層ｐ２はパターニングしない状態で、不揮発性メモリの積層ゲート電極を形成し、サイドウォ−ルＳＷ１を形成し、周辺回路領域では、コントロール電極層ＰＧの側壁上に第１冗長絶縁性サイドウォ−ルＳＮＰを形成し、コントロールゲート電極層ＰＧをパターニングして単層ゲート電極ＰＧを形成すると共に、第１冗長絶縁性サイドウォ−ルＳＮＰに隣接する部分を残す。【選択図】図２
2010183094.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に素子分離領域を形成し、複数のストライプ状第１活性領域を含む不揮発性メモリ領域、第２活性領域を含む周辺回路領域を画定する工程と、
（ｂ）前記第１活性領域の各々の上方に、前記第１活性領域の各々を覆い、前記素子分離領域に延在し、互いには分離され、前記周辺回路領域には達しない形状の第１電極層を形成し、前記第１電極層を覆って、前記周辺回路領域には達しない形状の電極間絶縁膜を形成する工程と、
（ｃ）前記電極間絶縁膜を覆い、前記半導体基板全面上方に第２電極層を形成する工程と、
（ｄ）前記第２電極層を前記周辺回路領域上方では全面的に残し、前記不揮発性メモリ領域では、前記第１活性領域の中間部を横断する形状に、前記第２電極層、前記電極間絶縁膜、前記第１電極層をパターニングしてゲート電極を形成する工程と、
（ｅ）前記不揮発性メモリ領域上方では、前記ゲート電極側壁上に第１絶縁性サイドウォ−ルを形成し、前記周辺回路領域上方では、前記第２電極層の側壁上に第１冗長絶縁性サイドウォ−ルを形成する工程と、
（ｆ）前記周辺回路領域上方の第２電極層をパターニングして単層ゲート電極を形成すると共に、前記第１冗長絶縁性サイドウォ−ルに隣接する前記第２電極層を残す工程と、
を含む不揮発性半導体記憶装置の製造方法。
【請求項２】
（ｇ）前記周辺回路領域上方の単層ゲート電極の側壁上に第２絶縁性サイドウォ−ルを形成すると共に、前記第１冗長絶縁性サイドウォ−ル上に絶縁性上層を形成する工程を含む請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記工程（ｇ）が、前記半導体基板全面上に第２絶縁層を堆積し、前記第１冗長絶縁性サイドウォールを含む領域にマスクを形成した後、異方性エッチングを行う請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記工程（ａ）が、複数の第３活性領域を含む積層ゲートトランジスタ領域も画定し、
前記工程（ｂ）が、前記積層ゲートトランジスタ領域上方では、領域全面上に第１電極層を形成し、
前記工程（ｄ）が、前記積層ゲートトランジスタ領域では、前記第２電極層、電極間絶縁膜、第１電極層をパターニングして積層ゲート電極を形成すると共に、前記不揮発性メモリ領域、前記積層ゲートトランジスタ領域に隣接する領域上でそれぞれ第２電極層を残し、
前記工程（ｅ）が、前記積層ゲートトランジスタ領域と前記周辺回路領域とに隣接する領域上でそれぞれ前記第２電極層の側壁上に前記第１冗長絶縁性サイドウォ−ルを形成し、
前記工程（ｆ）が、前記積層ゲートトランジスタ領域と前記周辺回路領域とに隣接する領域上でそれぞれ前記第２電極層の側壁上に前記第１冗長絶縁性サイドウォ−ルに隣接する前記第２電極層を残す、
請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記工程（ｄ）が、前記第１活性領域の端部近傍でダミーゲート電極を形成する請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体基板表面にゲート絶縁膜（トンネル絶縁膜）を形成した後、フローティングゲート電極（典型的にはポリシリコン層）、電極間絶縁膜（典型的には酸化膜／窒化膜／酸化膜のＯＮＯ積層絶縁膜）、コントロールゲート電極（典型的にはポリシリコン層）を積層した積層ゲート電極構造を有する不揮発性メモリ素子を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の２層ポリシリコン層を用いた不揮発性半導体メモリが多く用いられている。フラッシュメモリは、シリコン基板上にトンネル酸化膜を形成し、その上に第１ポリシリコン層でフローティングゲートを形成し、電極間絶縁膜を挟んで第２ポリシリコン層でコントロールゲート電極を形成する。電極間絶縁膜として酸化膜／窒化膜／酸化膜を積層したＯＮＯ膜が用いられる。コントロールゲートと基板との間に印加される電圧によって、基板からフローティングゲートに電荷を注入（書込み）したり、フローティングゲートの電荷を基板に排出（消去）したりすることができる。
【０００３】
フローティングゲートは、各メモリセルに独立に形成する。コントロールゲートは複数のメモリセル（例えば４セル、８セル、１６セル等）に共通に形成する。コントロールゲートと、フローティングゲートの絶縁のため、コントロールゲートに覆われるフローティングゲートの上面、側面はＯＮＯ膜で覆われる。
【０００４】
周辺回路領域を集積する場合、周辺回路領域では、第１ポリシリコン層は除去し、第２ポリシリコン層で単層ゲート電極を形成する。フラッシュメモリでは積層ゲート電極形成後、側壁酸化等特有のプロセスが行われる。周辺回路領域のトランジスタのゲート電極パターニング後にこれらの特有のプロセスを行なうと、側壁酸化によるバーズビーク発生等の不具合が生じて、トランジスタの性能を劣化させる。このため、フラッシュメモリの積層ゲート電極を作成する工程中、周辺回路領域では、第２ポリシリコン層をパターニングせずに保持する。
【０００５】
フラッシュメモリのフローティングゲートに配線を接続すれば、ＭＯＳトランジスタとして機能させることができる。フラッシュメモリ作成プロセスを用いて、高耐圧トランジスタを形成することができる。このトランジスタを、ポリ１トランジスタと呼ぶ。
【０００６】
フラッシュメモリでは、分離されたフローティングゲートを形成するために、まず第１ポリシリコン層を活性領域を覆う並列ストライプ状に形成し、ＯＮＯ膜で覆う。ＯＮＯ膜パターニング後、第２ポリシリコン層を全面に堆積し、コントロールゲート用のマスクパターンを第１ポリシリコン層の並列ストライプと交差するように配置し、第２ポリシリコン層、ＯＮＯ膜、第１ポリシリコン層をエッチングして積層電極を形成する。
【０００７】
フラッシュメモリ領域とポリ１トランジスタ領域は、製造工程の大部分を共用し、単層ゲート電極を用いる周辺回路とは分離する。但し、ポリ１トランジスタでは、第２ポリシリコン層は副次的に形成されるが、電気的にはなくてもよい要素である。第１ポリシリコン層と第２ポリシリコン層とは同一形状にパターニングすればよい。第１ポリシリコン層は、まずポリ１トランジスタ領域上に残し、その周辺では除去する。第１ポリシリコン層の周縁は、ポリ１トランジスタ領域外側に延在する。ＯＮＯ膜はこの第１ポリシリコン層の上面と周縁の側壁上に形成される。
【０００８】
その後、第２ポリシリコン層が成膜され、周辺回路領域はマスクアウトし、フラッシュメモリ領域、ポリ１トランジスタ領域で、第２ポリシリコン層、ＯＮＯ膜、第1ポリシリコン層のエッチングを行い、積層ゲート電極を形成する。ここで、第１ポリシリコン層周縁の側壁上のＯＮＯ膜を完全に除去することは難しい。
【０００９】
積層ゲ−と電極側壁を熱酸化した後、基板全面上に窒化シリコン層を堆積し、リアクティブイオンエッチング（ＲＩＥ）を行なって積層ゲート電極側壁にサイドウォールを形成する。周辺回路領域を覆う第２ポリシリコン層周縁の側壁にもサイドウォールが形成される。その後、周辺回路領域の第２ポリシリコン層のエッチングを行う。第２ポリシリコン層周縁のサイドウォールを完全に除去することは容易でない。
【００１０】
積層ゲート電極領域（フラッシュメモリ領域＋ポリ１トランジスタ領域）と周辺回路領域では別工程で第２ポリシリコン層がパターニングされる。上述のように、積層ゲート電極領域と単層ゲート電極領域との境界で残渣が生じ易い。残渣は剥離し易く、ごみの原因となる。
【００１１】
以下図面を参照して説明する。図１０Ａ，１０Ｂは、周辺回路領域と隣接するフラッシュメモリ領域の一部平面図、及び周辺回路領域と隣接するポリ１トランジスタ領域の一部平面図である。図１１Ａ１−１１Ａ４，１１Ｂ１−１１Ｂ４は、フラッシュメモリ領域及びポリ１トランジスタ領域の製造工程中の構造を示す断面図である。
【００１２】
図１０Ａ、１０Ｂに示すように、フラッシュメモリ領域、ポリ１トランジスタ領域では、縦方向に長い活性領域ＡＲが素子分離領域ＩＳＯに囲まれて複数個並列に画定される。第１ポリシリコン層が堆積され、フラッシュメモリ領域では各活性領域ＡＲごとに、活性領域を覆い、互いには分離されるように第１ポリシリコン層ｐ1ｓが複数のストライプ状にパターニングされ、ポリ１トランジスタ領域では破線ｐ１ｐで示すように領域全体を覆う単一形状にパターニングされる。第１ポリシリコン層ｐ１（ｐ１ｓ、ｐ１ｐを総称してｐ１と表記する）を覆って、酸化膜／窒化膜／酸化膜の絶縁積層ＯＮＯが形成される。第１ポリシリコン層ｐ１の側壁上では、絶縁積層ＯＮＯの高さが高くなる。
【００１３】
第１ポリシリコン層p１、その上の絶縁積層ＯＮＯを覆って、全面に第２ポリシリコン層ｐ２ｐが形成される。境界線ＤＳＧより内側の領域では、同一マスクを用いてコントロールゲート電極ＣＧ、ゲート電極Ｇの形状に第２ポリシリコン層ｐ２ｐ、その下の絶縁積層ＯＮＯ、第１ポリシリコン層ｐ１をエッチングする。境界線ＤＳＧより外側の領域では、全面的に第２ポリシリコン層を残す。第１ポリシリコン層周縁の側壁では、絶縁積層ＯＮＯの高さが高いため、エッチング残りが生じる。
【００１４】
図１１Ａ１は、図１０Ａに示すフラッシュメモリ領域の活性領域ＡＲに沿う方向の断面を示し、図１１Ｂ１は、図１０Ｂに示すポリ１トランジスタ領域の積層ゲート電極Ｇに沿う方向の断面を示す。平坦な第２ポリシリコン層ｐ２、絶縁積層ＯＮＯ、第１ポリシリコン層ｐ１はエッチングされても、第１ポリシリコン層ｐ１周縁の側壁上の絶縁積層ＯＮＯは残ってＯＮＯフェンスＯＦを残す。図１０Ａを参照すると、コントロールゲート電極ＣＧ間は距離も短く、剥離しにくい。図１０Ａの下部ではＵ字状の長いＯＮＯフェンスＯＦが形成され、剥離しやすい。図１０Ｂを参照すると、ポリ１トランジスタ領域周縁のＯＮＯフェンスは支持がなく、長さも極めて長く、極めて剥離しやすい。
【００１５】
図１１Ａ２，１１Ｂ２は、フラッシュメモリ領域、ポリ１トランジスタ領域の積層ゲート電極ＣＧ，Ｇに沿う断面構造を示す。積層ゲート電極（フラッシュメモリ領域では第２ポリシリコン層ｐ２のみの部分を含む）の側壁を酸化し、イオン注入を行い、再度積層ゲート電極の側壁を酸化した後、窒化シリコン層を堆積し、異方性エッチングを行って積層ゲート電極側壁上に窒化シリコンのサイドウォールＳＷ１を形成する。周辺回路領域上方の第２ポリシリコン層側壁にもサイドウォールＳＷ１が形成される。ＯＮＯフェンスＯＦの側壁上にも、サイドウォールＳＷ３が形成される。この状態でもＯＮＯフェンスの強度が十分とは言えない。積層ゲート電極領域の積層ゲート電極構造を形成した後、周辺回路領域の単層ゲート電極を形成する。
【００１６】
図１０Ａ、１０Ｂを参照して、境界線ＤＰ２より内側の領域はレジストマスクで覆い、境界線ＤＰ２より外側の周辺回路領域で第２ポリシリコン層ｐ２のパターニングを行い、周辺回路のゲート電極を形成する。不要な第２ポリシリコン層ｐ２はエッチングで除去される。
【００１７】
図１１Ａ３，１１Ｂ３に示すように、周辺回路領域上方の第２ポリシリコン層ｐ２周縁の側壁上に形成されていた窒化シリコンのサイドウォールＳＷ１は、第２ポリシリコン層の支持を失い、壁状に残って窒化シリコンピラーＳＮＰを形成する。
【００１８】
さらに、レジストマスクを用いて、ポリ１トランジスタの第２ポリシリコン層、絶縁積層ＯＮＯを貫通する接続開口を形成し、第１ポリシリコン層を露出させる。周辺回路領域では、ゲート電極両側に不純物のイオン注入を行い、酸化シリコン層を堆積し、ＲＩＥを行って、酸化膜のサイドウォールを作成する。
【００１９】
図１１Ａ４、１１Ｂ４に示すように、フラッシュメモリ領域、ポリ１トランジスタ領域との境界領域でも、先に形成した窒化膜サイドウォールＳＷ１、ＳｉＮピラーＳＮＰの側壁上に酸化膜サイドウォールＳＷ２が形成される。ＯＮＯフェンスＯＦの側壁上にもサイドウォ−ルＳＷ２が形成される。サイドウォールＳＷ２が形成されても、ＯＮＯフェンスＯＦやＳｉＮピラーＳＮＰは、剥離しやすく、ごみの原因となり、歩留まりを低下させる。
【００２０】
特開平１０−１６３４５６号公報は、第１ポリシリコン膜パターニング時には周辺回路領域を第１ポリシリコン膜で覆っておき、ＯＮＯ膜成膜後、周辺回路領域上方の第１ポリシリコン膜の周辺部のみを残す様に、ＯＮＯ膜と第１ポリシリコン膜をエッチングする。第１ポリシリコン膜側壁上のＯＮＯ膜を第１ポリシリコン膜と共に残し、ＯＮＯフェンスを生じさせないようにすることを提案する。
【００２１】
特開２０００−２８６３５０号公報は、第１ポリシリコン膜の端部をダミーパターンの第２ポリシリコン膜で覆い、エッチングによって第１ポリシリコン膜側壁上のＯＮＯ膜が露出することを防止し、ごみの発生を防止することを提案する。メモリ領域の活性領域上方のストライプ状第１ポリシリコン膜の端部を第２ポリシリコン膜で覆ったダミーパターンを形成し、支持のない長いＯＮＯフェンスを防止し、剥離を防止する。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平１０−１６３４５６号公報
【特許文献２】特開２０００−２８６３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、歩留まりの向上が可能な不揮発性メモリを含む半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２４】
本発明の１観点によれば、
（ａ）半導体基板に素子分離領域を形成し、複数のストライプ状第１活性領域を含む不揮発性メモリ領域、第２活性領域を含む周辺回路領域を画定する工程と、
（ｂ）前記第１活性領域の各々の上方に、前記第１活性領域の各々を覆い、前記素子分離領域に延在し、互いには分離され、前記周辺回路領域には達しない形状の第１電極層を形成し、前記第１電極層を覆って、前記周辺回路領域には達しない形状の電極間絶縁膜を形成する工程と、
（ｃ）前記電極間絶縁膜を覆い、前記半導体基板全面上方に第２電極層を形成する工程と、
（ｄ）前記第２電極層を前記周辺回路領域上方では全面的に残し、前記不揮発性メモリ領域では、前記第１活性領域の中間部を横断する形状に、前記第２電極層、前記電極間絶縁膜、前記第１電極層をパターニングしてゲート電極を形成する工程と、
（ｅ）前記不揮発性メモリ領域上方では、前記ゲート電極側壁上に第１絶縁性サイドウォ−ルを形成し、前記周辺回路領域上方では、前記第２電極層の側壁上に第１冗長絶縁性サイドウォ−ルを形成する工程と、
（ｆ）前記周辺回路領域上方の第２電極層をパターニングして単層ゲート電極を形成すると共に、前記第１冗長絶縁性サイドウォ−ルに隣接する前記第２電極層を残す工程と、
を含む不揮発性半導体記憶装置の製造方法
が提供される。
【発明の効果】
【００２５】
不揮発性メモリ領域の積層ゲート電極側壁上にサイドウォールを形成すると、周辺回路領域上方のパターニング前のコントロールゲート電極層（第２電極層）にも、冗長サイドウォールが形成される。冗長サイドウォールに隣接するコントロールゲート電極層をエッチングしないようにすることにより、冗長サイドウォールの剥離を低減できる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施例による半導体装置の不揮発性メモリ領域の概略平面図である。
【図２】図２Ｘ１−２Ｘ４，２Ｙ１−２Ｙ４は、図１の構成及びその変形例の製造プロセスを示す断面図である。
【図３】図３は、本発明の実施例による半導体装置のポリ１トランジスタ領域の概略平面図である。
【図４】図４Ｘ１−４Ｘ４，４Ｙ１−４Ｙ４は、図３の構成の製造プロセスを示す断面図である。
【図５】図５Ａ，５Ｂは、変形例を示す断面図である。
【図６】図６は、半導体装置に集積化される１１種のトランジスタを示す断面図である。
【図７−１】図７Ａ−７Ｄは，図６に示す構造の製造プロセスを示す断面図である。
【図７−２】図７Ｅ−７Ｇは、図６に示す構造の製造プロセスを示す断面図である。
【図７−３】図７Ｈ−７Ｋは、図６に示す構造の製造プロセスを示す断面図である。
【図７−４】図７Ｌ−７Ｏは、図６に示す構造の製造プロセスを示す断面図である。
【図７−５】図７Ｐ−７Ｓは、図６に示す構造の製造プロセスを示す断面図である。
【図８】図８は、図６に示す半導体装置の、不揮発性メモリ領域、ポリ１トランジスタ領域、周辺回路領域の構成例を概略的に示す平面図である。
【図９−１】図９Ａ−９Ｄは、図８に示す半導体装置の製造プロセスを示す断面図である。
【図９−２】図９Ｅ−９Ｈは、図８に示す半導体装置の製造プロセスを示す断面図である。
【図１０】図１０Ａ，１０Ｂは、従来技術による半導体装置の、不揮発性メモリ領域、ポリ１トランジスタ領域の構成例を示す平面図である。
【図１１】図１１Ａ１−１１Ａ４，１１Ｂ１−１１Ｂ４は、図１０Ａ，１０Ｂに示す構造の製造プロセスを示す断面図である。
【発明を実施するための最良の形態】
【００２７】
以下本発明の実施例を説明する。
【００２８】
図１は、フラッシュメモリ領域と周辺回路領域の平面図である。図２Ａは、図１のワードライン（ＣＧ）に沿う断面図、図２Ｂは、図１の活性領域ＡＲ１に沿う断面図である。
【００２９】
フラッシュメモリ領域では、縦方向に長い活性領域ＡＲ１が素子分離領域ＩＳＯに囲まれて複数個並列に画定される。図中右側には、周辺回路領域の活性領域ＡＲ３が画定されている。第１ポリシリコン層が堆積され、フラッシュメモリ領域では、各活性領域ＡＲを覆うように第１ポリシリコン層ｐ1ｓがストライプ状にパターニングされ、周辺回路領域上では、全て除去される。第１ポリシリコン層ｐ１ｓを覆って、酸化膜／窒化膜／酸化膜の絶縁積層ＯＮＯが形成される。周辺回路領域上では、絶縁積層ＯＮＯは除去される。第１ポリシリコン層ｐ１ｓの側壁上には、高さの高い絶縁積層ＯＮＯが形成される。
【００３０】
第１ポリシリコン層p１、その上の絶縁積層ＯＮＯを覆って、基板全面上に第２ポリシリコン層ｐ２ｐが形成される。線ＤＳＧより外側の領域では、全面的に第２ポリシリコン層を覆い、内側の領域ではコントロールゲート電極ＣＧ、及びダミーコントロールゲートＤＣＧの形状のレジストマスクを形成する。このレジストマスクをエッチングマスクとして、第２ポリシリコン層ｐ２、絶縁積層ＯＮＯ、第１ポリシリコン層ｐ１ｓをエッチングする。ダミーコントロールゲートＤＣＧは、ストライプ状第１ポリシリコン層ｐ１ｓの端部を覆うように配置される。ダミーコントロールゲートを含めたゲートパターン間でのみ露出している第１ポリシリコン層の側壁では、絶縁積層ＯＮＯのエッチング残りが生じるが、その長さは短い。
【００３１】
図２Ｘ１，２Ｙ１は、ワード線方向、活性領域方向の断面図を示す。積層ゲート電極側壁を熱酸化し、不純物イオンを注入し、再度積層ゲート電極の側壁を熱酸化した後、積層ゲート電極ＣＧ，ＤＣＧの側壁に窒化シリコンのサイドウォールＳＷ１を形成する。周辺に残した第２ポリシリコン層ｐ２の側壁にもサイドウォールと同一形状の窒化シリコンピラーＳＮＰが生じる。図２Ｘ１は、周辺回路領域上方の第２ポリシリコン層ｐ２の周縁側壁上に形成された窒化シリコンピラーＳＮＰを示している。図２Ｙ１は、窒化シリコンピラーＳＮＰと共に、フラッシュメモリ領域の活性領域を覆う第１ポリシリコン層ｐ１ｓ端部上方に形成したダミーコントロールゲート電極ＤＣＧも示している。図２Ｙ１には、ゲートパターン間に残るＯＮＯフェンスＯＦも示されている。
【００３２】
図２Ｘ２，２Ｙ２に示すように、周辺回路領域のゲート電極ＰＣＧのパターニングを行う。ゲート電極パターニング用マスクは、周辺回路領域でゲート電極のパターンを有し、フラッシュメモリ領域では、図１に示す線ＤＰ２の内側領域を覆う。線ＤＰ２は、境界線ＤＳＧより外側に設定し、マスクが窒化シリコンピラーＳＮＰを覆うようにする。窒化シリコンピラーＳＮＰは、残される第２ポリシリコン層のガードＰＧの側壁上に支持され、剥離しにくい。
【００３３】
図２Ｘ３，２Ｙ３に示すように、周辺回路のゲート電極側壁にサイドウォールＳＷ２を形成する。酸化シリコン膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）で異方的にエッチングする。この時窒化シリコンピラーＳＮＰと連続する第２ポリシリコンのガードＰＧの少なくとも一部を含む領域に、レジストマスクＲＭを設ける。
【００３４】
図では、ポリシリコンガードＰＧを完全に含む形状のレジストマスクＲＭが示されている。酸化シリコンのガードＳＩＯＧが窒化シリコンピラーＳＮＰ、ポリシリコンガードＰＧを覆うように残る。レジストマスクＲＭがポリシリコンガードＰＧの右側部分を露出する場合には、ポリシリコンガードＰＧの右側側壁上にはサイドウォールＳＷ２が形成される。いずれにせよ、窒化シリコンピラーＳＮＰは、残るポリシリコンガードＰＧと上に形成される酸化シリコンガードＳＩＯＧに挟まれ、堅固に支持される。ここまで窒化シリコンピラーＳＮＰをガードしなくてもよい場合は、構造を若干簡略化してもよい。
【００３５】
図２Ｘ４，２Ｙ４に示すように、レジストマスクＲＭは省略して、酸化シリコン膜のＲＩＥを行う。酸化シリコンのサイドウォールＳＷ２がポリシリコンガードＰＧ、窒化シリコンピラーＳＮＰの外壁にも形成される。窒化シリコンピラーの剥離防止能は若干低下するが、マスク数を１枚低下できる。
【００３６】
図３は、ポリ１トランジスタ領域と周辺回路領域の平面図である。図４Ａは、図３のワードライン（Ｇ）に沿う断面図、図４Ｂは、図３の活性領域ＡＲ２に沿う断面図である。
【００３７】
ポリ１トランジスタ領域では、縦方向に長い活性領域ＡＲ１が素子分離領域ＩＳＯに囲まれて複数個並列に画定される。図中右側には、周辺回路領域の活性領域ＡＲ３が画定されている。第１ポリシリコン層ｐ１が堆積され、ポリ１トランジスタ領域全体を覆って破線ｐ１ｐで示すように第１ポリシリコン層が矩形状にパターニングされ、周辺回路領域上では、全て除去される。フラッシュメモリ領域と異なり、領域内にパターンはない。その他の点はフラッシュメモリ領域と同様である。第１ポリシリコン層ｐ１ｐを覆って、酸化膜／窒化膜／酸化膜の絶縁積層ＯＮＯが形成される。ポリ１トランジスタ領域を覆う矩形状第１ポリシリコン層ｐ１ｐの側壁上では、絶縁積層ＯＮＯの高さが高くなる。
【００３８】
図４Ｘ１，４Ｙ１に示すように、第１ポリシリコン層p１ｐ、その上の絶縁積層ＯＮＯを覆って、全面に第２ポリシリコン層ｐ２が形成される。
【００３９】
図４Ｘ２，４Ｙ２に示すように、線ＤＳＧより外側の領域では、全面的に第２ポリシリコン層を残し、内側の領域ではゲート電極Ｇの形状に第２ポリシリコン層ｐ２、絶縁積層ＯＮＯ、第１ポリシリコン層ｐ１ｐをエッチングする。線ＤＳＧは第１ポリシリコン層ｐ１の周縁ｐ１ｐより内側に設定する。ＤＳＧより外側の領域に残される第２ポリシリコン層の下に第１ポリシリコン層の周縁、その側壁上の絶縁積層ＯＮＯが含まれる。
【００４０】
積層ゲート電極Ｇの側壁に窒化シリコンのサイドウォールＳＷ１を形成すると、ポリ１トランジスタ領域周辺に残した積層ゲート電極（第１ポリシリコン層ｐ１ｐの周縁と第２ポリシリコン層ｐ２）の側壁にも窒化シリコンピラーＳＮＰが生じる。
【００４１】
図４Ｘ３，４Ｙ３に示すように、周辺回路領域のゲート電極ＰＣＧのパターニングを行う。この時ポリ１トランジスタ領域は、マスクで覆う。マスクは、周辺回路領域のゲート電極ＰＣＧのパターンを有すると共に、図３に示す境界線ＤＳＧより外側の線ＤＰ２の内側領域を覆う。マスクは、線ＤＳＧ内側に形成される窒化シリコンピラーＳＮＰを含む。窒化シリコンピラーＳＮＰは、残される積層ポリシリコンガードＰＧの側壁上に支持され、剥離しにくい。
【００４２】
図４Ｘ４，４Ｙ４に示すように、周辺回路のゲート電極側壁にサイドウォールＳＷ２を形成する。酸化シリコン膜を堆積し、ＲＩＥで異方的にエッチングする。この時、窒化シリコンピラーＳＮＰと隣接するポリシリコンガードＰＧの少なくとも一部を含む領域層の側壁上に、レジストマスクＲＭを設ける。図では、ポリシリコンガードＰＧの全てがレジストマスクＲＭに覆われている。残される酸化シリコンのガードＳＩＯＧが、第１ポリシリコン側壁上の絶縁積層ＯＮＯ，窒化シリコンピラーＳＮＰ、ポリシリコンガードＰＧを覆うように残る。窒化シリコンピラーＳＮＰは、ポリシリコンガードＰＧと酸化シリコンガードＳＩＯＧに挟まれ、堅固に支持される。ここまで窒化シリコンピラーＳＮＰをガードしなくてもよい場合は、図２Ｘ４，２Ｙ４に示すようにレジストマスクＲＭを省略し、酸化シリコンのガードの代わりにサイドウォールＳＷ２を形成してもよい。
【００４３】
図５Ａ，５Ｂは、変形例を示す。第２ポリシリコン層のガードを形成せず、支持のないＯＮＯフェンスＯＦ、窒化シリコンピラーＳＮＰの形成を許す。周辺回路領域のゲート電極側壁にサイドウォールを形成する際、ＯＮＯフェンスＯＦ、窒化シリコンピラーＳＮＰをガードするレジストマスクを形成し、ＲＩＥから保護する。
【００４４】
図５Ａは、フラッシュメモリ領域の活性領域ＡＲ１に沿う断面図である。Ｕ字型に形成されたＯＮＯフェンスＯＦの端部を包むように酸化シリコンのガードＳＩＯＧが形成されている。隣接する積層ゲート電極との間にはＯＮＯフェンスＯＦが残るが、距離が短いので、剥離しにくくなる。
【００４５】
図５Ｂは、ワード線に沿う断面図である。素子分離領域ＳＴＩ上の窒化シリコンピラーＳＮＰが酸化シリコンガードＳＩＯＧに包まれている。この変形例の場合、ＯＮＯフェンスＯＦ、壁状の窒化シリコンピラーＳＮＰが形成されてから、酸化シリコンガードＳＩＯＧで保護されるまでの間は、剥離が生じ得るが、一旦酸化シリコンガードＳＩＯＧで保護された後は、剥離は生じにくい。
【００４６】
以下、上記実施例の構造を製造するプロセスをより詳細に説明する。
【００４７】
図６は、半導体装置に集積化される１１種類のトランジスタを列挙したものである。不揮発性メモリセルＦＭとポリ１トランジスタとはほぼ同一構造を有するので、以下フラッシュメモリセル等の不揮発性メモリセルＦＭで代表して説明する。その他のトランジスタの動作電圧は、高電圧（例えば５Ｖ）ＨＶ、中電圧ＭＶ（例えば３．３Ｖ）、低電圧（例えば１．２Ｖ）の３種類である。高電圧トランジスタＨＶと低電圧トランジスタＬＶとの閾値電圧は、それぞれリーク電流の低い高閾値（ＨＶｔ）、動作速度の速い低閾値（ＬＶｔ）の２種類がある。各種類にｎチャネルＮとｐチャネルＰがある。パターンルールは例えば０．１３μｍである。中電圧トランジスタＭＶは、入出力インターフェイスに用いられる。動作電圧は３．３Ｖに代え、２．５Ｖ、１．８Ｖ等でもよい。
【００４８】
ｎチャネル高電圧トランジスタ及びフラッシュメモリセルは、ｎ型ウェル１９内のｐ型ウェル１４内に形成される。ｎチャネルトランジスタはｐ型ウェル１４内に形成され、ｐチャネルＭＯＳトランジスタはｎ型ウェル２４内に形成される。高耐圧、低閾値ｐチャネルＭＯＳトランジスタＰ−ＨＶ−ＬＶｔ以外のトランジスタには、チャネルストップ領域１５、２５が形成されている。
【００４９】
低電圧、高閾値トランジスタＮ−ＬＶ−ＨＶｔ、Ｐ−ＬＶ−ＨＶｔには、閾値調整用イオン注入１６、２６が形成されている。中電圧トランジスタＮ‐ＭＶ、Ｐ‐ＭＶには、閾値調整用イオン注入３７、３８が形成されている。フラッシュメモリＦＭには、閾値調整用イオン注入３６が形成されている。閾値調整用イオン注入とチャネルストップ領域とが協働してトランジスタの閾値を調整している。
【００５０】
以下、図６に示す半導体装置を製造する製造工程について説明する。
【００５１】
図７Ａに示すように、半導体基板１１に、素子分離領域としてシャロートレンチアイソレーション（ＳＴＩ）１２を形成し、次いでシリコン基板表面を熱酸化し、例えば厚さ１５ｎｍの犠牲酸化シリコン膜１３を形成する。
【００５２】
図７Ｂに示すように、フラッシュメモリセルＦＭ及び高電圧ｎチャネルＭＯＳトランジスタＮ−ＨＶ領域を露出するホトレジストマスクＰＲ１４を形成し、ｎ型ウェル１９形成用のＰ＋イオンを加速エネルギ２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２（以下２Ｅ１３の様に表記する）でイオン注入する。その後レジストマスクＰＲ１４は除去する。
【００５３】
図７Ｃに示すように、フラッシュメモリＦＭ及びｎチャネルＭＯＳトランジスタ領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、ｐ型ウェル１４形成用のＢ＋イオンを加速エネルギ４２０ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２（１．４Ｅ１３）でイオン注入し、さらにチャネルストップ領域１５形成用のＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量３.６Ｅ１２でイオン注入する。その後レジストマスクＰＲ１１は除去する。このようにして、ｐ型ウェル１４及びチャネルストップ領域１５が形成される。
【００５４】
図７Ｄに示すように、フラッシュメモリＦＭ及び高電圧、低閾値ｎチャネルトランジスタＮ−ＨＶ−ＬＶｔを除くｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ１２を形成し、チャネルストップ領域形成用のＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量４．０Ｅ１２で追加的にイオン注入する。追加イオン注入をされたチャネルストップ領域１５ｘが形成される。その後レジストマスクＰＲ１２は除去する。
【００５５】
図７Ｅに示すように、ｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２１を形成し、ｎ型ウェル２４形成用のＰ＋イオンを加速エネルギ６００ｋｅＶ、ドーズ量１．５Ｅ１３、加速エネルギ２４０ｋｅＶ、ドーズ量９.０Ｅ１１でイオン注入する。その後レジストマスクＰＲ２１は除去する。
【００５６】
図７Ｆに示すように、高電圧、低閾値トランジスタを除くｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２２を形成し、チャネルストップ領域２５形成用のＰ＋イオンを加速エネルギ２４０ｋｅＶ、ドーズ量３.６Ｅ１２でイオン注入する。その後レジストマスクＰＲ２２は除去する。
【００５７】
図７Ｇに示すように、フラッシュメモリセルＦＭを露出するレジストマスクＰＲ３１を形成し、閾値調整用領域３６を形成するＢ＋イオンを加速エネルギ４０ｋｅＶ、ドーズ量６．０Ｅ１３でイオン注入する。その後レジストマスクＰＲ３１は除去する。さらに、半導体基板表面の犠牲酸化シリコン膜１３をＨＦ溶液により除去する。活性領域のシリコン表面が露出する。
【００５８】
図７Ｈに示すように、半導体基板表面を熱酸化し、厚さ約１０ｎｍのトンネル酸化膜を成長する。トンネル酸化膜上に、厚さ約９０ｎｍの燐（Ｐ）をドープしたアモルファスシリコン膜をＣＶＤにより堆積し、フローティングゲート３１の形状にパターニングする。なお、アモルファスシリコン膜は、その後の熱処理によりポリシリコン膜に変換される。
【００５９】
フローティングゲート３１を覆うように酸化シリコン膜及び窒化シリコン膜をそれぞれ５ｎｍ、８ｎｍ、ＣＶＤで堆積する。窒化シリコン膜表面を熱酸化して約６ｎｍ厚の酸化シリコン膜を成長する。このようにして、ＯＮＯ膜３２を形成する。
【００６０】
図７Ｉに示すように、低電圧、高閾値ｎチャネルトランジスタＮ−ＬＶ−ＨＶｔ領域を露出するレジストマスクＰＲ１３を形成し、閾値調整用領域１６を形成するＢ＋イオンを加速エネルギ１５ｋｅＶ、ドーズ量７．０Ｅ１２でイオン注入する。その後レジストマスクＰＲ１３は除去する。
【００６１】
図７Ｊに示すように、低電圧、高閾値ｐチャネルＭＯＳトランジスタＰ−ＬＶ−ＨＶｔを露出するホトレジストマスクＰＲ２３を形成し、閾値調整用領域２６を形成するＡｓ＋イオンを加速エネルギ１５０ｋｅＶ、ドーズ量６．０Ｅ１２でイオン注入する。その後レジストマスクＰＲ２３は除去する。
【００６２】
なお、低電圧トランジスタには、エクステンション領域形成用マスクを用いてさらにポケット領域形成用イオン注入を行ってもよい。この条件によっても閾値は制御される。
【００６３】
図７Ｋに示すように、中電圧ｎチャネルＭＯＳトランジスタＮ−ＭＶを露出するレジストマスクＰＲ３２を形成し、閾値調整用領域３７を形成するＢ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量４．５Ｅ１２でイオン注入する。その後レジストマスクＰＲ３２は除去する。
【００６４】
図７Ｌに示すように、中電圧ｐチャネルＭＯＳトランジスタＰ−ＭＶを露出するレジストマスクＰＲ３３を形成し、閾値調整用領域３８を形成するＡｓ＋イオンを加速エネルギ１５０ｋｅＶ、ドーズ量２．０Ｅ１２でイオン注入する。その後レジストマスクＰＲ３３は除去する。
【００６５】
図７Ｍに示すように、フラッシュメモリセルＦＭを覆うレジストマスクＰＲ３４を形成し、ＦＭ以外の領域のＯＮＯ膜３２を除去する。ここで、ポリ１トランジスタでは少なくともコンタクト領域上のＯＮＯ膜３２を除去する。後に第２ポリシリコン層とＯＮＯ膜を貫通するコンタクト孔を開口しなくてもよくなる。その後、レジストマスクＰＲ３４は除去する。
【００６６】
図７Ｎに示すように、基板表面を熱酸化し、厚さ１２ｎｍの酸化シリコン膜４１を形成する。
【００６７】
図７Ｏに示すように、フラッシュメモリセルＦＭ及び高電圧トランジスタＨＶを覆うレジストマスクＰＲ４１を形成し、露出した領域上の酸化シリコン膜４１を除去する。その後レジストマスクＰＲ４１は除去する。
【００６８】
図７Ｐに示すように、露出した基板表面に３.３Ｖ動作のトランジスタ用に厚さ７ｎｍの酸化シリコン膜４２を熱酸化により形成する。レジストマスクＰＲ４２を用いて低電圧トランジスタ領域ＬＶの熱酸化膜４２を除去する。
【００６９】
図７Ｑに示すように、さらに露出した基板表面に１．２Ｖ動作のトランジスタ用に厚さ２．０ｎｍの酸化シリコン膜４３を熱酸化により形成する。
【００７０】
最終的に、５Ｖ領域の酸化シリコン膜は厚さ１６ｎｍ、３．３Ｖ領域の酸化シリコン膜は厚さ７.５ｎｍ、１．２Ｖ領域の酸化シリコン膜は厚さ２．２ｎｍとなる。
【００７１】
図７Ｒに示すように、３種類の厚さのゲート絶縁膜を形成した基板表面上に、厚さ１８０ｎｍのポリシリコン膜４４をＣＶＤにより形成し、その上に厚さ３０ｎｍの窒化シリコン膜４５をプラズマＣＶＤにより形成する。窒化シリコン膜は、反射防止膜として機能し、さらにエッチストッパとして用いることができる。ホトリソグラフィとパターニングによりフラッシュメモリセルのゲート電極４４Ｆをパターニングする。
【００７２】
図７Ｓに示すように、フラッシュメモリセルのゲート電極側面を熱酸化して厚さ１０ｎｍの熱酸化膜を成長し、ソース／ドレイン領域のＡｓ＋イオン注入を加速エネルギ５０ｋｅＶ、ドーズ量６．０Ｅ１４で行なう。フラッシュメモリセルのゲート電極側面をさらに熱酸化して厚さ９．５ｎｍの熱酸化膜を成長する。フラッシュメモリセルのゲート電極を覆う窒化シリコン膜を厚さ１１５ｎｍ熱ＣＶＤにより形成し、ＲＩＥを行なってゲート電極側壁上に窒化シリコン膜のサイドウォ−ル４６を形成する。ポリシリコン膜４４上の窒化シリコン膜４５はＲＩＥで除去される。その後、ホトリソグラフィとエッチングにより周辺回路領域のトランジスタに対し、ゲート酸化膜を残すようにポリシリコン膜を選択的にエッチングし、単層ゲート電極４４Ｌをパターニングする。
【００７３】
以下、説明が一部重複するが、周辺回路領域を単純化して、１つのトランジスタで示し、フラッシュメモリ領域とポリ１トランジスタ領域をより詳細に説明する。
【００７４】
図８は、半導体装置の平面配置を示す。不揮発性メモリ領域ＮＶＭ，ポリ１トランジスタ領域Ｐ１Ｔには、それぞれ複数のストライプ状の活性領域ＡＲ１，ＡＲ２が横方向（Ｘ方向）に延在して並列に配置されている。不揮発性メモリ領域ＮＶＭでは、活性領域を横断するように複数の積層ゲート電極ＳＧが形成され、活性領域端部にはポリシリコンの第１ガードＧ１が配置され、領域周縁にはポリシリコンの第２ガードＧ２が配置されている。ポリ１トランジスタ領域Ｐ１Ｔでは、領域周縁にポリシリコンの第３ガードＧ３が配置されている。
【００７５】
第１ガードＧ１は、上述のダミーコントロールゲートＤＣＧに相当し、第２、第３ガードＧ２，Ｇ３は上述のポリシリコンガードＰＧに相当する。周辺回路領域ＰＣには、１つの活性領域ＡＲ３が示され、活性領域中間部を横断して、第２ポリシリコン層で形成された単層ゲートＳＧが配置されている。
以下、図９Ａ〜９Ｈを参照し、周辺回路領域から不揮発性メモリ領域にかけた活性領域の延在する横方向（Ｘ方向）の断面図、不揮発性メモリ領域の積層ゲートに沿う縦方向（Ｙ方向）の断面図、ポリ１トランジスタ領域のＸ方向及びＹ方向の断面図を用いて説明する。
【００７６】
図９Ａは、第１ポリシリコン層３１を形成し、パターニングした後、絶縁積層（ＯＮＯ）３２を形成した状態を示す。ｐ型シリコン基板１１には、シャロートレンチアイソレーション（ＳＴＩ）１２が形成され、ｐ型ウェルＷｐ１、Ｗｐ２が形成されている。周辺回路領域には犠牲酸化膜Ｓｏｘが形成され、不揮発性メモリ領域、ポリ１トランジスタ領域にはトンネル酸化膜Ｔｏｘが形成されている。第１ポリシリコン層３１は、不揮発性メモリ領域では、各活性領域を覆うストライプ状にパターニングされ、ポリ１トランジスタ領域Ｐ１Ｔでは、領域全体を覆う形状にパターニングされている。第１ポリシリコン層３１の側壁は、積層絶縁膜３２に覆われている。
【００７７】
図９Ｂは、第２ポリシリコン層４４、窒化シリコン膜４５を堆積し、その上にレジストマスクＲＭ１を形成した状態を示す。不揮発性メモリ領域ＮＶＭでは、活性領域ＡＲ１端部の第１ポリシリコン層３１側壁を含むようにレジストマスクが配置され、ポリ１トランジスタ領域Ｐ１Ｔでは、ＳＴＩ１２上の第１ポリシリコン層３１端部周縁を覆うようにレジストマスクが配置されている。レジストマスクＲＭ１をエッチングマスクとして、窒化シリコン膜４５、第２ポリシリコン層４４、ＯＮＯ膜３２、第１ポリシリコン層３１をエッチングする。図２Ｘ２，２Ｙ２，４Ｘ３，４Ｙ３に示したポリシリコンガードＰＧが第１ポリシリコン層の側塀に形成されているＯＮＯ膜３２を覆って形成される。
【００７８】
図９Ｃは、パターニングした積層ゲート電極の側壁を熱酸化して、熱酸化膜Ｐｏｘを形成すると共に、ｎ型不純物をイオン注入して積層ゲート電極の両側の活性領域ＡＲ１、ＡＲ２にソース／ドレイン領域５１を形成する工程を示す。
【００７９】
図９Ｄに示すように、基板上に窒化シリコン層４６を堆積し、ＲＩＥを行って窒化シリコンのサイドウォールＳＷ１を形成する。反射防止膜の窒化シリコン層４５も除去される。積層ゲート電極側面にサイドウォールＳＷ１が形成されると共に、周辺回路領域上の第２ポリシリコン層４４の側壁上には、窒化シリコンピラーＳＮＰが形成される。
【００８０】
図９Ｅに示すように、周辺回路領域の単層ゲート電極パターニング用のレジストマスクＲＭ２を形成する。ここで、レジストマスクＲＭ２は、単層ゲート電極のパターンを有すると共に、不揮発性メモリ領域ＮＶＭ、ポリ１トランジスタ領域Ｐ１Ｔを覆い、ポリシリコンガードＰＧ、窒化シリコンピラーＳＮＰも覆うようにパターニングする。
【００８１】
図９Ｆに示すように、周辺回路領域の単層ゲート電極をパターニングし、ソース／ドレイン領域５３形成用のイオン注入を行う。その後、レジストマスクＲＭ２は除去する。不揮発性メモリ領域、ポリ１トランジスタ領域の積層ゲート電極が残ると共に、ポリガードＰＧ、窒化シリコンピラーＳＮＰとＳＮＰが形成されている積層ポリシリコン層の側壁も残る。
【００８２】
図９Ｇに示すように、酸化シリコン膜を熱ＣＶＤで堆積し、ＲＩＥを行って、サイドウォールＳＷ２を形成する。ここで、ＲＩＥを行う前に、ポリシリコンガードＰＧ、窒化シリコンピラーＳＮＰを覆うように、レジストマスクＲＭ３を形成する。ポリシリコンガードＰＧ、窒化シリコンピラーＳＮＰの上に酸化シリコン膜が形成された酸化シリコンガードＳＩＯＧが形成される。レジストマスクＲＭ３は除去する。
【００８３】
図９Ｈに示すように、ｎ型不純物をイオン注入して高濃度ソース／ドレイン領域５７を形成する。Ｃｏ膜、ＴｉＮ膜をスパッタリングで堆積し、熱処理によりＣｏ−Ｓｉ間で１次シリサイド反応を生じさせ、ＴｉＮ膜、未反応Ｃｏ膜をウォッシュアウトし、さらに熱処理により２次シリサイド反応を生じさせて、十分低抵抗のシリサイド膜５９を形成する。基板上に酸化シリコン等の層間絶縁膜６１を堆積する。コンタクト孔を開口し、導電性プラグを埋め込む。さらに、層間絶縁膜、配線層を所望層数形成して多層配線を形成する。
【００８４】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、半導体装置及びその製造方法として公知の種々の技術を採用することが可能であろう。その他、種々の変更、改良、組み合わせなどが可能なことは当業者に自明であろう。
【符号の説明】
【００８５】
ＡＲ    活性領域
ＣＧ    コントロールゲート
ＰＣＧ    （周辺回路領域の単層）ゲート
ＤＣＧ    ダミーコントロールゲート
ＰＧ    ポリシリコンガード
ＳＩＯＧ    酸化シリコンガード
ＳＮＰ    窒化シリコンピラー
ｐ１    第１ポリシリコン層
ｐ２    第２ポリシリコン層
ＳＴＩ    シャロートレンチアイソレーション
ＳＷ    サイドウォール
ＲＭ    レジストマスク
ＯＦ    ＯＮＯフェンス
【図１】
2010183094.tif 000003
【図２】
2010183094.tif 000004
【図３】
2010183094.tif 000005
【図４】
2010183094.tif 000006
【図５】
2010183094.tif 000007
【図６】
2010183094.tif 000008
【図７−１】
2010183094.tif 000009
【図７−２】
2010183094.tif 000010
【図７−３】
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【図７−４】
2010183094.tif 000012
【図７−５】
2010183094.tif 000013
【図８】
2010183094.tif 000014
【図９−１】
2010183094.tif 000015
【図９−２】
2010183094.tif 000016
【図１０】
2010183094.tif 000017
【図１１】
2010183094.tif 000018