Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成16年9月28日(2004.9.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、本発明に用いるＭｎ−Ｚｎ系フェライトには初透磁率の向上、磁心損失の低減の観点からＢｉ２Ｏ３換算で０〜０．０５ｗｔ％、ＳｉＯ２換算で０〜０．０２ｗｔ％、Ｎｂ２Ｏ５換算で０〜０．０５ｗｔ％のＢｉ、Ｓｉ、Ｎｂを含有することが好ましい。Ｂｉ２Ｏ３をかかる範囲に限定したのは、Ｂｉ２Ｏ３は粒成長を促進し、初透磁率の向上に寄与するが、０．０５ｗｔ％を超えると粒成長が著しくなり、ＴＨＤＦ特性の値が大きくなるためである。したがってＢｉ２Ｏ３は０〜０．０５ｗｔ％とするのが好ましく、より好ましくは０〜０．０３５ｗｔ％である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
図１から明らかなように、突き合わせ面の中心線平均あらさが小さくなるほどＴＨＤＦ特性が減少し、Ｒａが１．２μｍ以下であれば、−１００ｄB以下の優れたＴＨＤＦ特性が得られた。
【手続補正書】
【提出日】平成17年3月7日(2005.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
正極板と負極板の間にセパレータを介在させて渦巻状に巻回された渦巻状電極体を角形外装缶内に備えた非水電解質二次電池であって、
前記渦巻状電極体は加圧成形により扁平状電極体に成形されているとともに、
前記扁平状電極体内の前記正極板と前記負極板との間に介在する前記セパレータは、最も薄い部分の厚みが最も厚い部分の厚みに対して７０％以上で９５％以下になるように成形されていることを特徴とする非水電解質二次電池。
【請求項２】
前記セパレータの空孔率は、４０％以上５５％以下であることを特徴とする請求項１に記載の非水電解質二次電池。
【請求項３】
請求項１または請求項２に記載の非水電解質二次電池において、
前記扁平状電極体の中心部に負極集電タブが配置されており、
前記負極集電タブの幅は、前記扁平状電極体における負極の巻始め端部から数えて第１の折り目から第２の折り目までの長さの６０％以上であることを特徴とする非水電解質二次電池。
【手続補正書】
【提出日】平成17年3月9日(2005.3.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
この有効な解決手段として、例えばリチウムイオン二次電池では、高放電容量のＬｉＮｉＯ２系正極活物質の開発・実用化の研究や、炭素材料以外の新規高容量負極材料の開発・実用化の研究が盛んに行われている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
正極活物質は特に限定されないが、十分な量のＬｉを含んでいることが好ましく、例えば一般式ＬｉＭｘＯｙ（ただしＭはＣｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ａｌ、Ｖ、Ｔｉの少なくとも１種を表す。）で表されるリチウムと遷移金属からなる複合金属酸化物やＬｉを含んだ層間化合物等が好適である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
電解質塩は、この種の電池に用いられるものであればいずれも使用可能である。具体的には、例えばＬｉＣｌＯ４、ＬｉＡｓＦ６，ＬｉＰＦ６、ＬｉＢＦ４、ＬｉＢ（Ｃ６Ｈ５）４、ＣＨ３ＳＯ３Ｌｉ、ＣＦ３ＳＯ３Ｌｉ、ＬｉＣｌ、ＬｉＢｒ、ＬｉＮ（ＣＦ３ＳＯ２）２等が挙げられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
なお、このとき得られた黒鉛材料についてＸ線回折測定を行った結果、（００２）面の面間隔が０．３３７ｎｍ、（００２）面のＣ軸結晶子厚みが５０．０ｎｍ、ピクノメータ法による真密度が２．２３、ＢＥＴ法による比表面積が１．６ｍ２／ｇ、レーザ回折法による粒度分布は平均粒径が３３．０μｍ、累積１０％粒径が１３．３μｍ、累積５０％粒径が３０．６μｍ、累積９０％粒径が５５．７μｍ、黒鉛粒子の破壊強度の平均値が７．１ｋｇｆ／ｍｍ２であり、嵩密度が０．９８ｇ／ｃｍ３であった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、正極はつぎのようにして作製した。まず、正極活物質を合成した。炭酸リチウムを０．５モルと炭酸コバルトを１モルとを混合し、この混合物を、空気中、温度８８０℃で５時間焼成した。得られた材料についてＸ線回折測定を行った結果、ＪＣＰＤＳファイルに登録されたＬｉ２ＣｏＯ２のピークと良く一致していた。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
このＬｉ２ＣｏＯ２を粉砕し、平均粒径が８μｍの粉末とした。そして、このＬｉ２ＣｏＯ２粉末を９５重量部と炭酸リチウム粉末を５重量部とを混合し、この混合物を９１重量部と、導電剤として鱗片状黒鉛を６重量部と、結着剤としてポリフッ化ビニリデンを３重量部とを混合して正極合剤を調製し、Ｎ−メチルピロリドンに分散させてスラリー（ペースト状）にした。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
電解質には、ＰＶｄＦ系ゲル状電解質を用いた。まず、フッ化ビニリデンに、ヘキサフルオロプロピレンが７重量％の割合で共重合された、その分子量が重量平均分子量で７０万である高分子（Ａ）と３１万である高分子（Ｂ）とを、Ａ：Ｂ＝９：１の重量比で混合したマトリックス高分子と、非水電解液とポリマーの溶剤であるジメチルカーボネート（ＤＭＣ）とをそれぞれ重量比１：４：８の割合で混合したものを、７０℃にて攪拌し溶解させ、ゾル状の電解質とした。非水電解液は、非水溶媒として、エチレンカーボネート（ＥＣ）と、プロピレンカーボネート（ＰＣ）と、ビニレンカーボネート（ＶＣ）とを後掲する表１に示す割合で混合し（サンプル１の場合、５０：５０：０）、電解質塩として六フッ化燐酸リチウム（ＬｉＰＦ６）を用い、０．８ｍｏｌ／ｋｇの濃度で溶解して調製した。
【手続補正書】
【提出日】平成17年3月11日(2005.3.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
ＣＰＵと、所定のビット数で予め形成した冗長ビットに冗長可能とするメモリ回路と、そのメモリ回路が出力すべきリードデータの期待値を格納する比較レジスタと、前記リードデータと期待値の各ビット値を比較する比較回路と、その比較回路からの比較結果を保持する結果レジスタとを同一チップ上に備え、
前記比較回路は、前記ＣＰＵによる前記メモリ回路のリード動作毎に前記リードデータと期待値の各ビット値を比較してどのビット位置が不良であるかを示す比較結果を前記結果レジスタに格納することを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
ＣＰＵと、所定のビット数で予め形成した冗長ビットに冗長可能とし試験時に同時に選択される複数のメモリ回路と、前記複数のメモリ回路が出力すべきリードデータの期待値を格納する１つの比較レジスタと、前記複数のメモリ回路が出力するリードデータと期待値の各ビット値をそれぞれ比較する複数の比較回路と、前記複数の比較回路からの比較結果をそれぞれ保持する複数の結果レジスタとを同一チップ上に備え、
前記複数の比較回路は、前記ＣＰＵによる前記メモリ回路のリード動作毎にそれぞれ対応するメモリ回路が出力するリードデータと期待値の各ビット値を同時に比較してどのビット位置が不良であるかを示す比較結果を対応する結果レジスタにそれぞれ格納することを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
ＣＰＵと、所定のビット数で予め形成した冗長ビットに冗長可能とするメモリ回路と、そのメモリ回路が出力すべきリードデータの期待値を格納する比較レジスタと、前記リードデータと期待値の各ビット値を比較する比較回路と、その比較回路から出力されるアドレス取り込み信号に基づいて前記メモリ回路のアドレスを保持するアドレス保持回路とを同一チップ上に備え、
前記比較回路は、前記ＣＰＵによる前記メモリ回路のリード動作毎に前記リードデータと期待値の各ビット値を比較してどのビット位置が不良であるかを判定し、前記リードデータと期待値とが異なる場合にその不良ビットの位置のアドレスを取り込むための前記アドレス取り込み信号を生成することを特徴とする半導体装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
ＣＰＵと、所定のビット数で予め形成した冗長ビットに冗長可能とし試験時に同時に選択される複数のメモリ回路と、前記複数のメモリ回路が出力すべきリードデータの期待値を格納する１つの比較レジスタと、前記複数のメモリ回路が出力するリードデータと期待値の各ビット値をそれぞれ比較する複数の比較回路と、前記複数の比較回路からの比較結果をそれぞれ保持する複数の結果レジスタと、前記複数の比較回路から出力されるアドレス取り込み信号に基づいて前記メモリ回路のアドレスを保持する１つのアドレス保持回路とを同一チップ上に備え、
前記複数の比較回路は、前記ＣＰＵによる前記メモリ回路のリード動作毎にそれぞれ対応するメモリ回路が出力するリードデータと期待値の各ビット値を同時に比較してどのビット位置が不良であるかを示す比較結果を対応する結果レジスタにそれぞれ格納するとともに、前記リードデータと期待値とが異なる場合にその不良ビットの位置のアドレスを取り込むための前記アドレス取り込み信号を生成することを特徴とする半導体装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
ＣＰＵと、所定のビット数で予め形成した冗長ビットに冗長可能とする複数のメモリ回路と、前記複数のメモリ回路が出力すべきリードデータの期待値を格納する比較レジスタと、前記複数のメモリ回路が出力するリードデータと期待値の各ビット値をそれぞれ比較する複数の比較回路と、前記複数の比較回路からの比較結果をそれぞれ保持する複数の結果レジスタと、前記複数の比較回路から出力されるアドレス取り込み信号に基づいて前記メモリ回路のアドレスを保持するアドレス保持回路とを同一チップ上に備え、
前記複数の比較回路は、前記ＣＰＵによる前記メモリ回路のリード動作毎にそれぞれ対応するメモリ回路が出力するリードデータと期待値の各ビット値を同時に比較してどのビット位置が不良であるかを示す比較結果を対応する結果レジスタにそれぞれ格納するとともに、前記リードデータと期待値とが異なる場合にその不良ビットの位置のアドレスを取り込むための前記アドレス取り込み信号を生成することを特徴とする半導体装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明のように、半導体装置は、ＣＰＵ、冗長可能な構成を持つメモリ回路、比較レジスタ、比較回路及び結果レジスタを同一チップ上に備えている。比較回路は、メモリ回路のリード動作毎に、該メモリ回路が出力するリードデータと比較レジスタが出力する期待値の各ビット値を比較してどのビット位置が不良であるかを示す比較結果を結果レジスタに格納する。これによれば、不良ビットが検出される場合、該不良ビットを結果レジスタに保持された比較結果に基づいて列単位で冗長ビットに置き換え可能である。そして、このようなメモリ試験においては、ＣＰＵは、メモリ回路に対するライト動作／リード動作のみを行うため、試験が高速に行われる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項３に記載の発明のように、半導体装置は、ＣＰＵ、冗長可能な構成を持つメモリ回路、比較レジスタ、比較回路及びアドレス保持回路を同一チップ上に備えている。比較回路は、メモリ回路のリード動作毎に、該メモリ回路が出力するリードデータと比較レジスタが出力する期待値の各ビット値を比較してどのビット位置が不良であるかを判定し、その結果、互いのデータが異なる場合にはその不良ビットの位置のアドレスを保持するためのアドレス取り込み信号を生成する。これによれば、不良ビットが検出される場合、該不良ビットをアドレス保持回路に保持されたアドレスに基づいて行単位で冗長ビットに置き換え可能である。そして、このようなメモリ試験においては、ＣＰＵは、メモリ回路に対するライト動作／リード動作のみを行うため、試験が高速に行われる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
請求項４に記載の発明のように、比較回路は、リードデータと期待値の各ビット値を比較してどのビット位置が不良であるかを示す比較結果を結果レジスタに格納するとともに、その比較の結果、互いのデータが異なる場合にはその不良ビットの位置のアドレスを保持するためのアドレス取り込み信号を生成する。これによれば、不良ビットが検出される場合に、該不良ビットを行単位及び列単位の少なくともいずれかで冗長ビットに置き換え可能である。
【手続補正書】
【提出日】平成16年10月1日(2004.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリと、
前記メモリの記憶領域が指定されると、前記メモリの記憶領域から指定された記憶領域のデータを読み出す読み出し手段と、
読み出された前記データと記憶している基準データとを比較することで前記記憶領域の正常・不良を判定する判定処理手段と、
前記記憶領域の正常・不良の判定結果を前記指定された記憶領域のアドレスと対応付けて記憶する判定結果記憶手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
メモリと、
基準データを前記メモリの指定された記憶領域に記憶する手段と、
前記基準データを前記指定された記憶領域に記憶した後に前記指定された記憶領域から前記データを読み出し、読み出した前記データと前記基準データとを比較することで前記記憶領域の正常・不良を判定する判定処理手段と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記判定結果を記憶する判定結果記憶手段を不揮発性メモリとして備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記判定の対象となるメモリ上の範囲を指定する情報を記憶し、その範囲を対象として前記判定処理を実行することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記範囲情報は、外部から入力されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記記憶領域は所定の単位に区画されて管理され、前記区画ごとに前記判定処理を実行し、前記区画ごとの前記判定の結果を、前記区画ごとに付与した識別情報に対応づけて記憶することを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記所定の単位は、ブロックであることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記判定処理手段は、外部から入力された一つのコマンドに応じて実行することを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記基準データを生成する手段を備えることを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記基準データを、ページ単位で生成することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記基準データは外部から入力されることを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
【請求項１２】
前記判定結果を外部に出力する手段を備えることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１３】
前記判定処理手段を、当該半導体記憶装置の基準動作クロックの入力が開始された場合に自動的に実行することを特徴とする請求項１乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記メモリは不揮発性メモリであることを特徴とする請求項１乃至１３のいずれかに記載の半導体記憶装置。
【請求項１５】
前記半導体記憶装置はフラッシュメモリであることを特徴とする請求項１乃至１４のいずれかに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体記憶装置は、メモリと、前記メモリの記憶領域が指定されると、前記メモリの記憶領域から指定された記憶領域のデータを読み出す読み出し手段と、読み出された前記データと記憶している基準データとを比較することで前記記憶領域の正常・不良を判定する判定処理手段と、前記記憶領域の正常・不良の判定結果を前記指定された記憶領域のアドレスと対応付けて記憶する判定結果記憶部と、を備えることに関係する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、本発明の半導体記憶装置は、メモリと、基準データを前記メモリの指定された記憶領域に記憶する手段と、前記基準データを前記指定された記憶領域に記憶した後に前記指定された記憶領域から前記データを読み出し、読み出した前記データと前記基準データとを比較することで前記記憶領域の正常・不良を判定する判定処理手段と、を備えることに関係する。
【手続補正書】
【提出日】平成16年10月18日(2004.10.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲートがワード線に接続されたトランジスタと、一端がプレート線に他端がビット線に接続される強誘電体キャパシタとからなるメモリセルがマトリクス配列されたメモリセルアレイと、
前記プレート線を駆動するプレート線駆動回路と、
前記ワード線を駆動するワード線駆動回路と、
前記ビット線に接続されて前記メモリセルのデータを検知増幅するセンスアンプとを備え、
前記プレート線駆動回路及びワード線駆動回路の少なくとも一方は、
出力端子を低レベルから高レベルに引き上げるプルアップ回路と、前記出力端子を高レベルから低レベルに引き下げるプルダウン回路とを有し、
前記プルアップ回路とプルダウン回路の少なくとも一方は、駆動時に駆動能力が可変できるように構成されている
ことを特徴とする強誘電体メモリ装置。
【請求項２】
前記プルアップ回路は、第１のＰＭＯＳトランジスタと、これと併設された、第１のＰＭＯＳトランジスタより駆動能力の大きい第２のＰＭＯＳトランジスタとを有し、
前記プルダウン回路は、第１のＰＭＯＳトランジスタとゲートが共通接続された第１のＮＭＯＳトランジスタと、これと併設された、第１のＮＭＯＳトランジスタより駆動能力の大きい第２のＮＭＯＳトランジスタとを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記プルアップ回路は、第１のＰＭＯＳトランジスタと、これと併設された、第１のＰＭＯＳトランジスタより駆動能力の大きい第２のＰＭＯＳトランジスタとを有し、
前記プルダウン回路は、第１のＰＭＯＳトランジスタとゲートが共通接続された前記第２のＰＭＯＳトランジスタより駆動能力の小さいＮＭＯＳトランジスタを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
前記プルダウン回路は、第１のＮＭＯＳトランジスタと、これと併設された、第１のＮＭＯＳトランジスタより駆動能力の大きい第２のＮＭＯＳトランジスタとを有し、
前記プルアップ回路は、第１のＮＭＯＳトランジスタとゲートが共通接続された前記第２のＮＭＯＳトランジスタより駆動能力の小さいＰＭＯＳトランジスタを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項５】
ゲートがワード線に接続されたトランジスタと、一端がプレート線に接続され、他端が前記トランジスタを介してビット線に接続される強誘電体キャパシタとからなるメモリセルがマトリクス配列されたメモリセルアレイと、
前記プレート線を駆動するプレート線駆動回路と、
前記ワード線を駆動するワード線駆動回路と、
前記ビット線に接続されて前記メモリセルのデータを検知増幅するセンスアンプとを備え、
前記プレート線駆動回路及びワード線駆動回路の少なくとも一方は、
出力端子を低レベルから高レベルに引き上げるプルアップ用ＰＭＯＳトランジスタと、  前記出力端子を高レベルから低レベルに引き下げるプルダウン用ＮＭＯＳトランジスタと、
タイミング信号に基づいて前記プルアップ用ＰＭＯＳトランジスタ及びプルダウン用ＮＭＯＳトランジスタの駆動力を変化させながらゲートを相補的に駆動するための遅延要素とを有する
ことを特徴とする強誘電体メモリ装置。
【手続補正書】
【提出日】平成16年10月18日(2004.10.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続されて構成されたセルブロックと、
前記セルブロックの両端がそれぞれブロック選択ゲートを介して接続されるビット線対と、
前記セルブロックの各トランジスタのゲートに接続されたワード線と、
前記セルブロック内の所定位置のユニットセルのノードがプレート線選択ゲートを介して接続されるプレート線と、
前記ビット線対にそれぞれ差動入力端子が接続されたセンスアンプと、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記セルブロック内の前記ワード線により選択されたユニットセルに対して、前記プレート線と前記ビット線対の一方との間で読み出し電圧を印加して前記ビット線対の一方に信号電圧を出力させる読み出しモードと、
前記プレート線を前記セルブロックから切り離して、前記ビット線対の間で前記信号電圧を増幅した電圧を前記選択されたニットセルに印加する書き込みモードとを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記プレート線は、前記セルブロック内のユニットセル配列の中間ノードに対して前記プレート線選択ゲートを介して接続されている
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
前記プレート線は、前記セルブロック内のユニットセル配列の一端部に対して前記プレート線選択ゲートを介して接続されている
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項５】
前記ワード線とビット線対が互いに交差して配設されて、前記ワード線により共通に駆動されるセルブロックが二つずつ対をなして複数個配列され、
対をなすセルブロックのうち第１のセルブロックは、一端が第１のブロック選択ゲートを介してビット線対の一方に、他端が第２のブロック選択ゲートを介してビット線対の他方にそれぞれ接続され、
第２のセルブロックは、一端が第３のブロック選択ゲートを介して前記ビット線対の他方に、他端が第４のブロック選択ゲートを介して前記ビット線の一方にそれぞれ接続される
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【手続補正書】
【提出日】平成16年9月28日(2004.9.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
光ディスクに記録された記録データを各トラック毎に通常の再生速度を超える高速度で読み出す再生機構部と、
前記再生機構部が読み出した記録データを各トラック毎に記憶するメモリ、該メモリに記憶した記録データの再生を各トラック毎に操作する操作部、及び前記メモリ中の未再生記録データ量に基づいて前記再生機構部を制御する制御部を備えたコントローラ部を備え、  前記メモリに記憶された記録データを各トラック毎に同時に再生することを特徴とする光ディスク再生装置。
【請求項２】
光ディスクに記録された記録データを各トラック毎に通常の再生速度を超える高速度で読み出す再生機構部と、
前記再生機構部が読み出した記録データを各トラック毎に記憶するメモリ、該メモリに記憶した記録データの再生を各トラック毎に操作する操作部、及び前記メモリ中の未再生記録データ量に基づいて前記再生機構部を制御する制御部を備えたコントローラ部を備え、  前記メモリに記憶された記録データを各トラック毎に同時に異なる再生速度で再生することを特徴とする光ディスク再生装置。
【請求項３】
請求項１ないし請求項２の何れか１の記載において、前記コントローラ部は前記メモリに未再生データがなくなったとき再生済データを再生することを特徴とする光ディスク再生装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
光ディスクに記録された記録データを各トラック毎に通常の再生速度を超える高速度で読み出す再生機構部と、前記再生機構部Ｂが読み出した記録データを各トラック毎に記憶するメモリ、該メモリに記憶した記録データの再生を各トラック毎に操作する操作部、及び前記メモリ中の未再生記録データ量に基づいて前記再生機構部を制御する制御部を備えたコントローラ部を備え、前記メモリに記憶された記録データを各トラック毎に同時に再生する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
第１の操作部１７及び第２の操作部２０は、前述した従来の光ディスク再生装置のコントローラ部Ａと同様の構成である。第１の操作部１７及び第２の操作部２０は、図１に示すように、それぞれプレイ／ポーズボタン１、キューボタン２、スライドボリウムボタン３、トラック選択ボタン４、ジョグダイヤル５、ピッチベンドボタン６及びディスプレイ７を備え、これらにより、従来のディスク再生装置と同様に再生を行うトラックの選択、再生の開始、再生停止、再生速度の変更、選択したトラックの再生開始位置の検索等の操作指示信号を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
第１の制御部２１及び第２の制御部２２は、それぞれ第１の操作部１７及び第２の操作部２０により出力された操作指示信号に基づいて、第１のメモリ１５及び第２のメモリ１８に記憶したデータを読み出す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
第１の信号処理部１６及び第２の信号処理部１９は、それぞれ第１の操作部１７及び第２の操作部２０により出力された操作指示信号に基づいて第１のメモリ１５及び第２のメモリ１８に記憶されているデータを処理し、処理したデータを音楽信号として出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
以上説明したように、本実施形態の光ディスク再生装置は、第１の操作部１７及び第２の繰作部２０をそれぞれ操作することにより、光ディスクに記録されている複数のトラックのデータの中からそれぞれ任意のトラックのデータを第１の信号処理部１６及び第２の信号処理部１９から出力することができる。また、第１の信号処理部１６と第２の信号処理部１９の両方から音楽信号を出力している途中に、例えば、第１の操作部１７のトラック選択ボタン４を操作して、それまで出力させていたトラック番号と違うトラック番号を選択することにより、第２の信号処理部１９から音楽信号を継続して出力させている状態で第１の信号処理部１６からそれまでとは異なるトラック番号の音楽信号を出力させることができる。
【手続補正書】
【提出日】平成16年11月10日(2004.11.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の高周波モジュール３８では、ＧａＡｓＭＭＩＣ３０を形成するコープレーナ型伝送線路３５の接地導体３４と裏面導体３７で挟まれた砒化ガリウムＧａＡｓ３１で満たされた領域、及び、ワイヤー４４をＭＭＩＣ３０の周囲に無数に渡って密着させて配線したと仮定した場合のワイヤー４４より内側の領域が、共振器として作用する（以下、この共振器として作用する領域を共振構造領域と呼ぶ）。そして、この共振構造領域の形状，比誘電率で決まる固有の共振が発生し、ＭＭＩＣ３０の伝送特性上の特定の周波数で電力利得の急激な変化（ディップ）が生じて、出力波形上にいわゆるリンギング等が生じることを発見した。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
すなわち、共振構造領域の共振周波数が、（ユーザーの）必要とする実用周波数帯域内に存在する場合は、共振構造領域に共振周波数の上昇を招く材料を設け、この共振周波数を実用周波数帯域よりも高域に移動させることにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
【式１】
2003297972.tif 000001
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
ここで、ｆは、コープレーナ型集積回路固有の共振周波数ｆである。ｃは光速である。また、ｘ，ｙ，ｚは直方体の絶縁性基板３１の寸法であり、ｘは信号の伝送方向幅、ｙは伝送方向に対し直交する方向の幅，ｚは高さ方向幅である。ｌ，ｍ，ｎは任意の整数である。なお、図１２に示すように、この共振周波数ｆが最小 (図では３１ＧHz）となる基本共振モードはｘ，ｙ＞ｚのとき、ｌ＝ｍ＝１，ｎ＝０であることが知られている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
【式２】
2003297972.tif 000002
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
【式３】
2003297972.tif 000003
【手続補正書】
【提出日】平成17年3月30日(2005.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、
（ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方的にエッチングした後、等方的にエッチングすることにより前記ソース、ドレイン領域上の第１絶縁膜の表面を露出させる工程と、
（ｆ）前記露出した第１絶縁膜をエッチングすることにより、前記ソース、ドレイン領域上に孔を形成する工程と、
を、有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、
（ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方的にドライエッチングした後、等方的にドライエッチングすることにより前記ソース、ドレイン領域上の第１絶縁膜の表面を露出させる工程と、
（ｆ）前記露出した第１絶縁膜をエッチングすることにより、前記ソース、ドレイン領域上に孔を形成する工程と、
を、有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
前記第１絶縁膜は、窒化シリコン膜、前記第２絶縁膜は、酸化シリコン膜であることを特徴とする請求項１または２記載の半導体集積回路装置の製造方法。
【請求項４】
前記半導体集積回路装置の製造方法は、さらに、
（ｇ）前記孔中に導電性膜を埋め込むことにより形成される接続部であって、前記情報転送用ＭＩＳＦＥＴと前記容量素子とを電気的に接続する接続部を形成する工程を有することを特徴とする請求項１または２記載の半導体集積回路装置の製造方法。
【請求項５】
情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、
（ｅ）前記マスク膜の表面をアッシング（灰化）する工程と、
（ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、前記第１絶縁膜および第２絶縁膜をエッチングすることにより前記ソース、ドレイン領域上に孔を形成する工程と、
を、有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
ＭＩＳＦＥＴから成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上であって、前記ＭＩＳＦＥＴのソース、ドレイン領域上に開口を有するマスク膜を形成する工程と、
（ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方的にエッチングした後、等方的にエッチングすることにより前記ソース、ドレイン領域上の第１絶縁膜の表面を露出させる工程と、
（ｆ）前記露出した第１絶縁膜をエッチングすることにより、前記ソース、ドレイン領域上に孔を形成する工程と、
を、有することを特徴とする半導体集積回路装置の製造方法。
【手続補正書】
【提出日】平成17年3月10日(2005.3.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路が形成された半導体チップと、
前記半導体チップを樹脂封止する封止部と、
前記半導体チップと接合するチップ接合面を有し、前記チップ接合面と反対側の裏面が前記封止部に露出するタブと、
前記半導体チップの表面電極とそれぞれに電気的に接続された複数のインナリードと、
前記インナリードとそれぞれに一体で繋がり、前記封止部の外部に突出する複数のアウタリードとを有し、
前記タブと前記複数のインナリードと前記複数のアウタリードの切断面以外のそれぞれの表面がパラジウムめっきによって被覆されているとともに、前記半導体チップの表面電極と前記タブとが金属細線によって接続され、
前記タブの裏面は、前記封止部の表面に露出しており、
前記タブの裏面にパラジウムめっきが被覆されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記半導体チップは、ベースとなる支持基板と、前記支持基板上に絶縁層を介して設けられた半導体層と、前記半導体層に形成された半導体素子とを有していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、前記タブは、切断面以外がパラジウムめっきで覆われた複数の吊りリードで支持され、前記半導体チップは、前記金属細線を用いて前記吊りリードを覆うパラジウムめっきを介して前記複数の吊りリードの一つと接続されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、前記タブの吊りリードに、前記封止部に埋め込まれる段差部が形成されていることを特徴とする半導体装置。
【請求項５】
半導体集積回路が形成された半導体チップと、
前記半導体チップを樹脂封止する封止部と、
前記半導体チップと接合するチップ接合面を有し、前記チップ接合面と反対側の裏面が前記封止部に露出するタブと、
前記半導体チップの表面電極とそれぞれに電気的に接続された複数のインナリードと、
前記インナリードとそれぞれに一体で繋がり、前記封止部の外部に突出する複数のアウタリードとを有し、
前記タブの裏面に放熱部材が取り付けられており、
前記タブの裏面にパラジウムめっきが被覆されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記放熱部材として放熱フィンが取り付けられていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置であって、前記放熱部材として熱拡散板が取り付けられていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、前記半導体チップは、支持基板であるＰ- 型の半導体基板と、前記半導体基板上に絶縁層を介して設けられた半導体層と、前記半導体層に形成された半導体素子とを有しており、前記半導体チップの表面電極から前記金属細線および前記タブを介して前記半導体基板の裏面に負の電圧が印加されることを特徴とする半導体装置。
【請求項９】
タブと、その周囲に配置された複数のインナリードおよびアウタリードとを有するリードフレームを用いて組み立てる半導体装置の製造方法であって、
全面がパラジウムめっきによって被覆された前記リードフレームを準備する工程と、
前記タブのチップ接合面と半導体チップとを接合する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードとをそれぞれ金属細線によって接続する工程と、
前記タブのチップ接合面と反対側の面が露出するように前記半導体チップを樹脂封止して封止部を形成する工程と、
複数のアウタリードを切断して前記アウタリードの端面に下地金属を露出させるとともに、それぞれのアウタリードを前記リードフレームから分離する工程とを有することを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
すなわち、本発明は、半導体チップと、半導体チップを樹脂封止する封止部と、チップ接合面を有し、かつチップ接合面と反対側の裏面が前記封止部に露出するタブと、半導体チップの表面電極とそれぞれに電気的に接続された複数のインナリードと、インナリードとそれぞれに一体で繋がり、かつ封止部の外部に突出する複数のアウタリードとを有し、前記タブと前記複数のインナリードと前記複数のアウタリードの切断面以外のそれぞれの表面がパラジウムめっきによって被覆されているとともに、前記半導体チップの表面電極と前記タブとが金属細線によって接続され、前記タブの裏面は、前記封止部の表面に露出しており、前記タブの裏面にパラジウムめっきが被覆されているものである。
【手続補正書】
【提出日】平成16年6月8日(2004.6.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
熱電子放出カソードを有する電子銃から放出された電子線を複数の開口に入射させ、各開口で成形された電子線を縮小し、試料面に集束し、走査し、試料から放出された２次電子像を少くとも１段のレンズで拡大して一次光学系から偏向し、２次電子検出器で検出する電子線装置において、２次電子検出器が一個の基板に集積させた複数の検出器あるいは、複数のビームを独立に検出可能な検出器である事を特徴とする電子線装置。
【請求項２】
電子銃と、コンデンサレンズと、対物レンズとをほぼ鉛直方向に配置し、２段の偏向器で１次電子線を試料面上で走査する機能を有し、かつ試料からの２次電子を電界と磁界とによって検出器方向に向かわせる電子線装置に於て、一段目の偏向器が発生する収差と、２段目の偏向器の内静電偏向器が発生する収差と、２段目の偏向器の内電磁偏向器が発生する収差と、対物レンズの収差との合計を最小にする様に、２段目の偏向器の静電と電磁の偏向比を調整した事を特徴とする電子線装置。
【請求項３】
請求項１又は２に於て、前記試料を保持し、移動させるステージを有し、該ステージの移動を測定するレーザ測長器をさらに備え、前記レーザ測長器の移動鏡をステージに取り付け、かつ固定鏡を対物レンズの外側に取り付けた事を特徴とする電子線装置。
【請求項４】
電子銃から放出された電子線を試料に照射し、試料の評価を行う装置に於て、前記試料には負の高電圧を印加するようになっており、前記試料と対物レンズ間の放電の前駆現象を検出する測定器を有し、該測定器の信号から、試料に印加する電圧あるいは電流を放電電圧あるいは電流以下に調整できる機能を有する事を特徴とする電子線装置。
【請求項５】
請求項１又は２に於て、前記複数の開口を一つの軸方向へ投影した間隔は等間隔である事を特徴とする電子線装置。
【請求項６】
請求項１又は２に於て、前記カソードは放電加工によって複数の電子線放出領域を形成した事を特徴とする電子線装置。
【請求項７】
請求項１又は２に於て、前記試料と同じ高さのステージ上に、２方向のライン＆スペースから成るマーカが上記複数のビームに対応する位置に複数個配置されている事を特徴とする電子線装置。
【請求項８】
請求項１又は２に於て、試料台を一軸方向に連続移動させながら評価を行い、相隣るビームの評価領域は重複領域を含む事を特徴とする電子線装置。
【請求項９】
請求項１又は２に於て、前記熱電子放出カソードは空間電荷制限条件で動作し、ショット雑音低減係数が０．５以下である事を特徴とする電子線装置。
【請求項１０】
請求項１に於て、前記試料は周辺部に欠損チップを有するウェーハであり、該ウェーハ周辺部の欠損チップ領域で、試料と対物レンズ間の放電が生じない条件を調べる機能を有する事を特徴とする電子線装置。
【請求項１１】
請求項１又は２に於て、同じ画像が得られるべき２つの画像の差から欠陥を検出する機能を有し、前記欠陥がキラー欠陥か否かを判定する機能を有する事を特徴とする電子線装置。
【請求項１２】
請求項１又は２に於て、前記マイクロチャンネルプレートの後方には上記複数のビームに対応した互に絶縁されたアノードを有する事を特徴とする電子線装置。
【請求項１３】
請求項２に於て、２段目の偏向器の電磁偏向器の偏向量は静電偏向器の偏向量のほぼ２倍である事を特徴とする電子線装置。
【請求項１４】
請求項１〜１３に記載された電子線装置を用いてプロセス途中のウェーハの評価を行う事を特徴とするデバイス製造方法。
【手続補正書】
【提出日】平成17年3月17日(2005.3.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
熱または電流に感応するヒューズエレメントと、このヒューズエレメントの接続箇所となる先端部位をヘッド部とし、そのヘッド部の付根部位をネック部とする複数個のリード部材と、このリード部材の少なくともネック部に熱可塑性樹脂のインサート成形で固着した絶縁ベース部材と、この絶縁ベース部材上で前記リード部材のヘッド部間で橋状に架設接続された前記ヒューズエレメントを収容する熱可塑性樹脂キャップ部材とを具備し、前記絶縁ベース部材を前記キャップ部材により被覆した複合ヒューズ。
【請求項２】
前記リード部材は連結部で繋がれたリードフレームから切断して分離され、前記ヒューズエレメントは電流ヒューズと温度ヒューズであることを特徴とする請求項1に記載の複合ヒューズ。
【請求項３】
前記リード部材は共通電極用ヘッド部と個別電極用ヘッド部とを有し、前記共通電極用ヘッド部と前記個別電極用ヘッド部間に接続する前記ヒューズエレメントの接続回路に応じて、それぞれのヘッド部に導出部を設けて２または３端子構造としたことを特徴とする請求項２に記載の複合ヒューズ。
【請求項４】
請求項１ないし３に記載の複合ヒューズの製造方法において、ヘッド部とネック部を有する複数個のリード部材をフレーム状連結部により互いに連結したリードフレームの加工工程、前記ネック部を囲繞して熱可塑性樹脂を注入する絶縁ベース部材のインサート成形工程、前記ヘッド間にヒューズエレメントを橋状に架設するヒューズエレメントの組立工程、前記絶縁ベース部材と前記ヒューズエレントを一連の熱可塑性樹脂フィルムシートのキャップ部材でカバーして前記絶縁ベース部材に溶着するパッケージ封止工程および前記パッケージを個別的に分離する前記リードフレームの切断工程を備えることを特徴とする複合ヒューズの製造方法。
【請求項５】
前記リードフレームの加工工程は金属板を所定形状のリード部材と連結部とを打ち抜き形成して前記ネック部をコイニング処理で粗面化し、前記ヒューズエレメントの前記組立工程は所定の許容電流で溶断する潜在の電流ヒューズエレメントを抵抗溶接し、所定の温度で溶断する低融点可溶合金の温度ヒューズエレメントを溶着し、前記低融点合金の表面にフラックス被膜を塗布することを特徴とする請求項５に記載の複合ヒューズの製造方法。
【請求項６】
前記リードフレームの切断工程は、先ず、一方の前記連結部を切断して個別的に前記ヒューズエレメントを選別または検査し、次いで、他方の連結部を切断することを特徴とする請求項５に記載の複合ヒューズの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
本発明によれば、熱または電流に感応するヒューズエレメントと、このヒューズエレメントの接続箇所となる先端部位をヘッド部とし、そのヘッド部の付根部位をネック部とする複数個のリード部材と、このリード部材の少なくともネック部に熱可塑性樹脂のインサート成形で固着した絶縁ベース部材と、この絶縁ベース部材上でリード部材のヘッド部間で橋状に架設接続された前記ヒューズエレメントを収容する熱可塑性樹脂キャップ部材とを具備し、絶縁ベース部材をキャップ部材により被覆した複合ヒューズが提供される。ここで、前記リード部材は連結部で繋がれたリードフレームから切断して分離され、前記ヒューズエレメントは電流ヒューズと温度ヒューズであり、また、前記リード部材は共通電極用ヘッド部と個別電極用ヘッド部とを有し、共通電極用ヘッド部と個別電極用ヘッド部間に接続するヒューズエレメントの接続回路に応じて、それぞれのヘッド部に導出部を設けて２端子または３端子構造とした複合ヒューズを開示する。
【手続補正書】
【提出日】平成17年6月24日(2005.6.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（イ）少なくとも2個のエポキシ基を持つエポキシ樹脂；
（ロ）少なくとも１個のアクリロイル基又はメタクリロイル基を有するフェノールノボラック；および
（ハ）光官能基を有する多官能モノマー及び／または光官能基と熱官能基とを有する多官能モノマーからなる希釈剤を含む感光性絶縁樹脂組成物。
【請求項２】
請求項１に記載の感光性絶縁樹脂組成物において、
（ニ）光重合開始剤をさらに含む感光性絶縁樹脂組成物。
【請求項３】
請求項１に記載の感光性絶縁樹脂組成物において、
（ホ）無機フィラーをさらに含む感光性絶縁樹脂組成物。
【請求項４】
請求項１に記載の感光性絶縁樹脂組成物において、
熱硬化促進剤をさらに含むことを特徴とする感光性絶縁樹脂組成物。
【請求項５】
半導体・MEMS素子の機能面をサブストレートに正対するように搭載し、サブストレートと半導体・MEMS素子とを電気的に接合させてなる半導体またはMEMSパッケージにおいて、半導体素子機能面とサブストレートとの間に空間部を設けるために、サブストレート上に感光性絶縁樹脂を配置し、該空間部をフォトリソグラフィーの手法により形成することを特徴とする半導体またはMEMSパッケージの製造方法。
【請求項６】
前記感光性絶縁樹脂の厚みが、半導体・MEMS素子とサブストレートとを接続するためのバンプの高さに対し１００〜１３０％である請求項５記載の半導体またはMEMSパッケージの製造方法。
【請求項７】
前記感光性絶縁樹脂が、フォトリソグラフィーの手法により前記空間部を形成した後も接着性を有し、感光性絶縁樹脂が所定の位置に配置されたサブストレートに半導体素子を搭載することにより半導体素子と感光性絶縁樹脂とが密着し、その後、熱硬化することにより半導体素子の一部と感光性絶縁樹脂とが強固に接着され、半導体素子とサブストレートとの間に気密化された空間を形成する請求項５又は６記載の半導体またはMEMSパッケージの製造方法。
【請求項８】
前記感光性絶縁樹脂が、キャリアフィルム付きのドライフィルムとして供給され、サブストレートにラミネートされた後、キャリアフィルムが付いた状態で、露光前に加熱処理をする請求項５〜７いずれか記載の半導体またはMEMSパッケージの製造方法。
【請求項９】
前記加熱処理において、感光性絶縁樹脂の溶融粘度が５〜５００Ｐａ・ｓになる温度で加熱処理する請求項８記載の半導体またはMEMSパッケージの製造方法。
【請求項１０】
前記加熱処理が、キャリアフィルムの熱膨張係数がサブストレートの熱膨張係数より小さい場合は、サブストレート・感光性絶縁樹脂・キャリアフィルムの構成で実施し、キャリアフィルムの熱膨張係数がサブストレートの熱膨張係数以上の場合は、サブストレートより面積が大きくキャリアフィルムより熱膨張係数の大きな材質からなるシートをサブストレートの非被着面に重ね、サブストレートとともに光解像性接着剤と張り合わせたのち実施されることにより、感光性絶縁樹脂表面の凹凸を平坦化させる請求項８又は９記載の半導体またはMEMSパッケージの製造方法。
【請求項１１】
前記感光性絶縁樹脂が下記の（イ）、（ロ）、及び（ハ）を含む樹脂組成物からなる請求項５〜１０いずれか記載の半導体またはMEMSパッケージの製造方法。
（イ）少なくとも2個のエポキシ基を持つエポキシ樹脂
（ロ）少なくとも１個のアクリロイル基又はメタクリロイル基を有するフェノールノボラック
（ハ）光官能基を有する多官能モノマー及び／または光官能基と熱官能基とを有する多官能モノマーからなる希釈剤
【請求項１２】
前記感光性絶縁樹脂が下記の（イ）、（ロ）、（ハ）、（ニ）、及び（ホ）を必須成分とする樹脂組成物からなる請求項５〜１０いずれか記載の半導体またはMEMSパッケージの製造方法。
（イ）少なくとも2個のエポキシ基を持つエポキシ樹脂
（ロ）少なくとも１個のアクリロイル基又はメタクリロイル基を有するフェノールノボラック
（ハ）光官能基を有する多官能モノマー及び／または光官能基と熱官能基とを有する多官能モノマーからなる希釈剤
（ニ）光重合開始剤
（ホ）無機フィラー
【手続補正書】
【提出日】平成17年3月17日(2005.3.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板が収納されたキャリアを載置するバッファ棚と、前記キャリア内の半導体基板をボートに移すための  移載棚と、当該移載棚と前記バッファ棚との間で前記キャリアの移動を行うキャリアローダと、前記半導体基板に所定の処理を行う処理装置と、当該処理装置内に前記半導体基板を収納するボートと、当該ボートと前記移載棚の間で前記半導体基板の移動を行う移載機と、前記バッファ棚から移載された前記キャリアの半導体基板検知を前記移載棚において行う検知器を具備することを特徴とする半導体製造装置。
【手続補正書】
【提出日】平成17年3月23日(2005.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
エミッタ、ベースおよびコレクタ間の接合が基板の深さ方向、すなわち基板の縦方向に形成された、縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバイポーラトランジスタを同一基板上に形成した半導体装置の例としては、図１８に示すような特開平２−２７２７５８号公報に開示されているものがある。この装置は、シリコン基板１０、Ｎ＋型埋め込みエミッタ層１２、Ｐ＋型埋め込みコレクタ層１４、ディープトレンチ分離絶縁層３０，３２，３４、シャロートレンチ分離絶縁層４４，４６，４８，５０，５２、Ｐ型ベース層５４、Ｐ＋型ベース引出し層７２、Ｎ型コレクタ層５６、Ｎ＋型コレクタ引出し層７８、Ｐ＋エミッタ層９８、Ｐ＋型エミッタ引出し層９６、絶縁膜８０，８２，９２，１１２、ＮＰＮのベース電極１０４、ＮＰＮのエミッタ電極１０８、ＰＮＰのベース電極１０６およびＰＮＰのコレクタ電極１１０からなる。図１８において、ＮＰＮは上方向に動作し、ＰＮＰは下方向に動作する。