(57)【要約】【課題】低消費電力で、高速動作が可能な半導体装置を提供する。【解決手段】本発明による半導体装置は、メモリセルアレイと、センスアンプ帯とを備える。センスアンプ帯に含まれる選択ゲートがオンすることにより、メモリアレイとセンスアンプ帯とが選択的に結合される。ゲート制御信号は、外部電源電圧レベルを含む３つのレベルの間で遷移する。【選択図】図１１
2010198732.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、複数の行に対応して配置される複数のワード線と、複数の列に対応して配置される複数のビット線とを含むメモリセルアレイと、
前記メモリセルからデータを読出し、またはデータを書込むためのセンスアンプ回路と、
制御信号に応じて、前記メモリセルアレイと前記センスアンプ回路とを選択的に結合するための選択ゲートと、
前記制御信号を発生する制御信号発生回路とを備え、
前記制御信号の電位は、３つの電圧レベルを遷移し、
前記制御信号発生回路は、
前記３つの電圧レベルのいずれか１つとして、外部から供給される外部電源電圧を使用する、半導体装置。
【請求項２】
前記３つの電圧レベルは、
接地電圧レベル、前記外部電源電圧レベル、および前記外部電源電圧レベルより高い昇圧電源電圧レベルであって、
前記制御信号発生回路は、
前記制御信号を出力するノードと、
前記ノードの電位を、前記接地電圧レベルと、前記昇圧電源電圧レベルとの間で振幅させる振幅回路と、
前記ノードの電位を、前記外部電源電圧レベルにする電圧設定回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記電圧設定回路は、
前記ノードと前記外部電源電圧との間に接続され、前記ノードの電位を前記接地電圧レベルまたは前記昇圧電源電圧レベルから前記外部電源電圧レベルに遷移させる時にオンするトランジスタを含む、請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に動作の高速化および低消費電力化を実現する構成に関する。
【背景技術】
【０００２】
従来のシェアドセンスアンプ方式を有するダイナミックランダムアクセスメモリは、図６８に示されるように、メモリセルブロックＭ１、Ｍ２、…、Ｍｎと、メモリセルブロックのそれぞれを挟むように配置されるセンスアンプ帯ＹＳ１、ＹＳ２、…、ＹＳｎ＋１とを備える。メモリセルブロックのそれぞれは、行列状に配置される複数のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含む。
【０００３】
センスアンプ帯は、図６９に示されるように、ビット線に対応して配置されるセンスアンプＳＡと、センスアンプＳＡとメモリセルブロックとを選択的に結合するための選択ゲートとを含む。選択ゲートは、ＮＭＯＳトランジスタＮＡ、ＮＢで構成される。ＢＬ１１、／ＢＬ１１、ＢＬ１２、／ＢＬ１２、ＢＬ１３、／ＢＬ１３は、メモリセルブロックＭ１のビット線を、ＢＬ２１、／ＢＬ２１、ＢＬ２２、／ＢＬ２２、ＢＬ２３、／ＢＬ２３は、メモリセルブロックＭ２のビット線を、ＢＬ３１、／ＢＬ３１、ＢＬ３２、／ＢＬ３２、ＢＬ３３、／ＢＬ３３は、メモリセルブロックＭ３のビット線を、Ｇ（ｉ，ｊ）は、選択ゲートをそれぞれ表わしている。
【０００４】
選択ゲートのそれぞれは、ゲート制御信号ＢＬＩ（１，１）、ＢＬＩ（２，０）、ＢＬＩ（２，１）、ＢＬＩ（３，１）、…に応じて開閉する。選択ゲートの開閉を制御することにより、２つのメモリセルブロックのうちの１つを、当該２つのメモリセルブロックで挟まれるセンスアンプ帯と選択的に結合する。
【０００５】
シェアドセンスアンプの駆動方法については、「超ＬＳＩメモリ」（培風館，伊藤清男，１９９４，pp．161-163）に詳しく記載されている。シェアドセンスアンプの駆動方法は、次の２つの方法がある。なお、図７０または図７１において、ＢＬＩ（ｉ，ｊ）（ｊ＝０、１）は、選択されるメモリセルブロックＭｉに対応するゲート制御信号を、ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。
【０００６】
第１の方法は、ゲート制御信号を、昇圧電源電圧レベル（Ｖｐｐレベル）、内部電源電圧レベル（Ｖｃｃレベル）または接地電圧レベル（ＧＮＤレベル）にする方法である（３値制御方式）。なお、Ｖｐｐ＞Ｖｃｃ＞ＧＮＤである。
【０００７】
たとえば、図７０に示されるように、スタンドバイ期間は、すべてのゲート制御信号をＶｃｃレベルにする。そして、メモリセルブロックＭｉとセンスアンプ帯とを結合するアクティブ期間では、選択メモリセルブロックＭｉに対応するゲート制御信号ＢＬＩ（ｉ，ｊ）をＶｐｐレベルに、非選択のメモリセルブロックに対応するゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）をＧＮＤレベルにする。
【０００８】
第２の方法は、ゲート制御信号を、ＶｐｐレベルまたはＧＮＤレベルにする方法である（２値制御方式）。たとえば、図７１に示されるように、スタンドバイ期間では、すべてのゲート制御信号をＶｐｐレベルにする。そして、アクティブ期間では、ゲート制御信号ＢＬＩ（ｉ，ｊ）をＶｐｐレベルにしたまま、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）をＧＮＤレベルにする。
【０００９】
このようにゲート制御信号を制御することにより、選択メモリセルブロックのビット線対とセンスアンプ帯に含まれるセンスアンプＳＡとが結合される。当該センスアンプ帯を共有する他のメモリセルブロックは、当該センスアンプ帯と非結合状態になる。
【００１０】
こうして、選択メモリセルブロックのデータが、データ入出力線に出力され、または選択メモリセルブロックにデータ入出力線のデータが書込まれることになる。シェアドセンスアンプ方式を採用することにより、センスアンプ帯の数を半減させることができ、チップ面積を低減することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、メモリセルブロックとセンスアンプ帯との結合／非結合は、ゲート制御信号の立上がり／立下がりにより決定される。したがって、アクセスタイムを高速化するには、ゲート制御信号が高速に伝達されることが要求される。
【００１２】
しかしながら、ゲート制御信号により駆動しなければならない選択ゲートの数は多く（１０００〜４０００個）、ゲート制御信号を伝送する配線（ＢＬＩ配線と記す）の負荷容量は大きい。しかも当該複数の選択ゲートは、ＢＬＩ配線に長い距離にわたって分散配置されている。したがって、従来の構成によると、ゲート制御信号の伝達遅延が大きく、アクセスタイムが遅延してしまう。
【００１３】
また、大きな負荷容量を充放電するため、ゲート制御信号を発生する回路（ＢＬＩ発生回路）系での消費電力が増大する。この電流は、内部発生した昇圧電源Ｖｐｐについて消費される。このため、昇圧電源電圧Ｖｐｐ発生するためのＶｐｐ発生回路で負荷電流が発生することになる。したがって、Ｖｐｐ発生回路の消費電流が増大し、またはＶｐｐ発生回路の面積増大を招いている。
【００１４】
さらに、ダイナミックランダムアクセスメモリのスタンドバイ状態時には、イコライズ回路によりビット線電位のプリチャージ・イコライズが行われる。しかしながら、イコライズ回路を駆動するイコライズ信号もまた、多数個のイコライズ回路を駆動する必要があるため負荷容量が大きい。しかも、イコライズ信号を伝送する配線が長くなる。したがって、従来の構成によると、イコライズ信号の伝達遅延が大きいため、動作スピードが制限されるという問題がある。また、上記したＢＬＩ発生回路系と同様、イコライズ信号を発生する回路における消費電力が増大するという問題もあった。
【００１５】
また、センスアンプ駆動系やワード線駆動系を含めて、メモリセルアレイの駆動系回路の構成・動作が高速動作・低消費電力化に向いていないという問題があり、これらを改善する必要が生じている。
【００１６】
さらに、メモリセルアレイの駆動系回路では、一般に電源電圧より高い電圧（ブースト電圧）で動作させる回路が多く、これら回路部でのトランジスタの特性変動、すなわち信頼性の問題が生じていた。
【００１７】
そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、低消費電力で高信頼性かつ高速動作が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
この発明のある局面による半導体装置は、行列状に配置される複数のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むメモリセルアレイと、メモリセルの蓄積信号を読出し、書込むためのセンスアンプ回路と、メモリセルアレイとセンスアンプ回路とを選択的に結合するための選択ゲートと、選択ゲートのオン／オフを制御するための制御信号を発生する制御信号発生回路とを備え、制御信号の電位は、３つの電圧レベルを遷移し、制御信号発生回路は、３つの電圧レベルのいずれか１つとして、外部から供給される外部電源電圧を使用する。
【００１９】
好ましくは、３つの電圧レベルは、接地電圧レベル、外部電源電圧レベル、および外部電源電圧レベルより高い昇圧電源電圧レベルであって、制御信号発生回路は、制御信号を出力するノードと、ノードの電位を、接地電圧レベルと、昇圧電源電圧レベルとの間で振幅させる振幅回路と、ノードの電位を、外部電源電圧レベルにする電圧設定回路とを含む。
【００２０】
特に、電圧設定回路は、ノードと外部電源電圧との間に接続され、ノードの電位を接地電圧レベルまたは昇圧電源電圧レベルから昇圧電源電圧に遷移させる時にオンするトランジスタを含む。
【発明の効果】
【００２１】
請求項１に係る半導体装置によれば、ゲート制御信号を３つの電圧レベルを遷移させる場合、その１つとして外部電源電圧を使用する。これにより、内部電源電圧Ｖｃｃを発生する回路の負荷を減少させることができる。
【００２２】
請求項２、３に係る半導体装置は、請求項１に係る半導体装置であって、外部電源電圧を使用することにより、中間電位が上がり、プルアップ動作またはプルダウン動作が高速化する。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１における半導体装置の主要部の構成を示す図である。
【図２】ＢＬＩ配線におけるＢＬＩドライバとローカルドライバＤｐｄとの接続関係を示す図である。
【図３】ＢＬＩドライバＤ０およびローカルドライバＤｐｄの配置例を説明するための図である。
【図４】ＢＬＩドライバＤ０およびローカルドライバＤｐｄの配置例を説明するための図である。
【図５】（Ａ）、（Ｂ）は、本発明の実施の形態１によるＢＬＩ発生回路１００について説明するための回路図である。
【図６】本発明の実施の形態１に係るゲート制御信号の変化を示すタイミングチャートである。
【図７】ＢＬＩ配線の途中にリピータを挿入した状態を示す図である。
【図８】本発明の実施の形態１による半導体記憶装置１００００の全体構成の一例を示すブロック図である。
【図９】本発明の実施の形態２による半導体装置の主要部の構成を示す図である。
【図１０】ＢＬＩ配線におけるＢＬＩドライバとローカルドライバＢＤｐｄとの接続関係を示す図である。
【図１１】（Ａ）、（Ｂ）は、本発明の実施の形態２によるＢＬＩ発生回路２００について説明するための回路図である。
【図１２】本発明の実施の形態２に係るゲート制御信号の変化を示すタイミングチャートである。
【図１３】（Ａ）、（Ｂ）は、本発明の実施の形態２による他の構成例を示す回路図である。
【図１４】図１３の構成によるゲート制御信号の変化を示すタイミングチャートである。
【図１５】（Ａ）、（Ｂ）は、本発明の実施の形態２による他の構成例を示す回路図である。
【図１６】図１５の構成における各種信号の変化を示すタイミングチャートである。
【図１７】図１５の構成によるゲート制御信号の変化を示すタイミングチャートである。
【図１８】（Ａ）、（Ｂ）は、本発明の実施の形態２による他の構成例を示す回路図である。
【図１９】図１８の構成における各種信号の変化を示すタイミングチャートである。
【図２０】図１８の構成によるゲート制御信号の変化を示すタイミングチャートである。
【図２１】（Ａ）、（Ｂ）は、ＢＬＩ発生回路３００について説明するための回路図である。
【図２２】ＢＬＩ発生回路３００によるゲート制御信号の変化を示すタイミングチャートである。
【図２３】（Ａ）、（Ｂ）は、本発明の実施の形態３によるＢＬＩ発生回路３０５について説明するための回路図である。
【図２４】ＢＬＩ発生回路３０５によるゲート制御信号の変化を示すタイミングチャートである。
【図２５】（Ａ）、（Ｂ）は、本発明の実施の形態４によるＢＬＩ発生回路３１０について説明するための回路図である。
【図２６】ＢＬＩ発生回路３１０によるゲート制御信号の変化を示すタイミングチャートである。
【図２７】（Ａ）、（Ｂ）は、本発明の実施の形態４によるＢＬＩ発生回路３１５について説明するための回路図である。
【図２８】ＢＬＩ発生回路３１５によるゲート制御信号の変化を示すタイミングチャートである。
【図２９】（Ａ）、（Ｂ）は、本発明の実施の形態４によるＢＬＩ発生回路３２０について説明するための回路図である。
【図３０】ＢＬＩ発生回路３２０によるゲート制御信号の変化を示すタイミングチャートである。
【図３１】本発明の実施の形態５による半導体装置の主要部の構成を示す図である。
【図３２】本発明の実施の形態５によるショートトランジスタＰ１５について説明するための図である。
【図３３】本発明の実施の形態５によるショートトランジスタＰ１５について説明するための図である。
【図３４】信号発生回路４０の構成を示す回路図である。
【図３５】本発明の実施の形態５によるゲート制御信号の変化を示すタイミングチャートである。
【図３６】本発明の実施の形態５によるショートトランジスタＰ１５の分散配置の一例を示す図である。
【図３７】本発明の実施の形態６による半導体装置の主要部の構成を示す図である。
【図３８】イコライズ回路ＥＱの構成を示す図である。
【図３９】本発明の実施の形態６による信号発生回路５０ＡとショートトランジスタＰ２０とについて説明するための図である。
【図４０】本発明の実施の形態６によるゲート制御信号とイコライズ信号との変化を示すタイミングチャートである。
【図４１】本発明の実施の形態６による信号発生回路５０ＢとショートトランジスタＰ２０とについて説明するための図である。
【図４２】本発明の実施の形態６によるショートトランジスタＰ２０の分散配置の一例を示す図である。
【図４３】ＢＬＩ配線とＺＢＬＩ配線との関係を示す図である。
【図４４】本発明の実施の形態７による基本構成を説明するための図である。
【図４５】本発明の実施の形態７による構成の概要を説明するための図である。
【図４６】本発明の実施の形態８による半導体装置の主要部の構成を示す図である。
【図４７】（Ａ）、（Ｂ）は、本発明の実施の形態８によるＢＬＥＱ発生回路について説明するための回路図である。
【図４８】本発明の実施の形態８によるイコライズ信号の変化を示すタイミングチャートである。
【図４９】本発明の実施の形態９による半導体装置の主要部の構成を示す図である。
【図５０】ＢＬＥＱ発生回路とローカルドライバＢＤｐｄとの関係を示す図である。
【図５１】本発明の実施の形態９によるイコライズ信号の変化を示すタイミングチャートである。
【図５２】本発明の実施の形態１０による半導体装置の主要部の構成を示す図である。
【図５３】センスアンプＳＡの構成を示す回路図である。
【図５４】センス信号発生回路８００と信号発生回路８１０との構成を示すための図である。
【図５５】ＳＤ信号発生回路８２０の構成を示す図である。
【図５６】サブワードドライバＳＷＤとサブワード信号との関係を示す図である。
【図５７】本発明の実施の形態１０によるイコライズ信号の変化を示すタイミングチャートである。
【図５８】本発明の実施の形態１１による半導体装置の主要部の構成を示す図である。
【図５９】（Ａ）、（Ｂ）は、本発明の実施の形態１１によるＢＬＥＱ発生回路９００について説明するための回路図である。
【図６０】本発明の実施の形態１１によるイコライズ信号の変化を示すタイミングチャートである。
【図６１】本発明の実施の形態１２による半導体装置の主要部の構成を示す図である。
【図６２】本発明の実施の形態１２による動作を示すタイミングチャートである。
【図６３】本発明の実施の形態１３による半導体装置の主要部の構成を示す図である。
【図６４】本発明の実施の形態１３による動作を示すタイミングチャートである。
【図６５】サブワード線の２値制御方式に対応する動作を示すタイミングチャートである。
【図６６】本発明の実施の形態１４によるＳＤ信号発生回路１１００の構成を示す図である。
【図６７】本発明の実施の形態１４による動作を示すタイミングチャートである。
【図６８】従来のシェアドセンスアンプ方式を有するダイナミックランダムアクセスメモリについて説明するための図である。
【図６９】従来のシェアドセンスアンプ方式を有するダイナミックランダムアクセスメモリについて説明するための図である。
【図７０】従来のシェアドセンスアンプの駆動方法の一例を示す図である。
【図７１】従来のシェアドセンスアンプの駆動方法の一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、図を用いて詳細に説明する。図中同一部分または相当部分には同一記号または符号を付し、その説明を繰返さない。また、信号と当該信号を伝送する配線とには、同一記号を付す。
【００２５】
［実施の形態１］
本発明の実施の形態１による半導体装置について説明する。本発明の実施の形態１による半導体装置は、図１に示されるように、複数のメモリセルブロックと、メモリセルブロックを挟むように配置されるセンスアンプ帯とを備える。
【００２６】
図１においては、メモリセルブロックＭ１、Ｍ２、Ｍ３、メモリセルブロックＭ１、Ｍ２で共有するセンスアンプ帯ＳＢ２およびメモリセルブロックＭ２、Ｍ３で共有するセンスアンプ帯ＳＢ３が代表的に記載されている。
【００２７】
メモリセルブロックは、行列状に配置される複数のメモリセルと、複数の行に対応して配置される複数のワード線と、複数の列に対応して配置される複数のビット線とを含む。図において、記号Ｍは、メモリセルを、ＷＬは、ワード線を、記号ＢＬｉｊ，／ＢＬｉｊ（ｉ＝１，２，…、ｊ＝１，２，…：ｉは、メモリセルブロックの番号に対応）はビット線を表わしている。
【００２８】
センスアンプ帯は、ビット線対に対応して配置されるセンスアンプＳＡと、両側に配置される２つのメモリセルブロックのうちの１つを選択するための選択ゲートとを含む。たとえば、ビット線対ＢＬ１１，／ＢＬ１１およびビット線対ＢＬ２１，／ＢＬ２１のそれぞれは、選択ゲートＧ（１，１）およびＧ（２，０）を介してセンスアンプＳＡと接続される。またビット線対ＢＬ２２，／ＢＬ２２およびビット線対ＢＬ３２，／ＢＬ３２のそれぞれは、選択ゲートＧ（２，１）およびＧ（３，０）を介してセンスアンプＳＡと接続される。
【００２９】
本発明の実施の形態１では、センスアンプ帯とメモリセルブロックとの結合を制御する選択ゲートを開閉するためのゲート制御信号ＢＬＩを伝送する配線に対して、ドライバＤ０（ＢＬＩドライバＤ０と記す）およびローカルドライバＤｐｄを配置する。ゲート制御信号ＢＬＩを伝送する配線をＢＬＩ配線と、ゲート制御信号ＢＬＩと逆相のゲート制御信号ＺＢＬＩを伝送する配線をＺＢＬＩ配線と記す。
【００３０】
各選択ゲートは、ＮＭＯＳトランジスタＮＡ、ＮＢで構成される。以下において、ＢＬＩ（ｉ，ｊ）、Ｇ（ｉ，ｊ）、ＺＢＬＩ（ｉ，ｊ）のｉは、メモリセルブロックＭｉとの対応を表わし、ｊは、０（メモリセルブロックＭｉ−１と共有するセンスアンプ帯側）または１（メモリセルブロックＭｉ＋１と共有するセンスアンプ帯側）を表わす。
【００３１】
ＢＬＩドライバＤ０は、昇圧電源電圧Ｖｐｐを動作電源とし、ゲート制御信号ＺＢＬＩの逆相の信号（ゲート制御信号ＢＬＩ）を出力する。ローカルドライバＤｐｄは、ＢＬＩ配線と接地電圧を受けるノードとの間に接続され、ゲートにゲート制御信号ＺＢＬＩを受けるＮＭＯＳトランジスタで構成される。
【００３２】
図１においては、選択ゲートＧ（１，１）に対して配置されるＢＬＩ配線ＢＬＩ（１，１）に接続されるローカルドライバＤｐｄ（ｋ）およびＢＬＩドライバＤ０、ならびに選択ゲートＧ（２，０）に対して配置されるＢＬＩ配線ＢＬＩ（２，０）に接続されるローカルドライバＤｐｄ（ｋ）およびＢＬＩドライバＤ０が代表的に記載されている。
【００３３】
図２に示されるように、メモリセルブロックＭｉに対応するＢＬＩドライバＤ０は、ゲート制御信号を伝送するＢＬＩ配線ＢＬＩ（ｉ，ｊ）の端部に配置される。ローカルドライバＤｐｄ（１）、Ｄｐｄ（２）、Ｄｐｄ（３）、…は、ＢＬＩ配線ＢＬＩ（ｉ，ｊ）に沿って分散配置する。ＢＬＩ配線ＢＬＩ（ｉ，ｊ）から、複数の選択ゲートＧ（ｉ，ｊ）にゲート制御信号ＢＬＩ（ｉ，ｊ）が供給される。
【００３４】
上述したように、ＢＬＩ配線には多数の選択ゲートが接続されているため、従来の構成であれば、ゲート制御信号の伝達遅延が大きい。各ゲート制御信号の立上がり動作は、アクティブ期間からスタンドバイ期間への移行時に行われるのに対して、ゲート制御信号の立下がり動作は、メモリセルブロックとセンスアンプ帯とを結合するアクティブ期間の先頭で行われる。このため、Ｌレベルのゲート制御信号の伝達遅延は、アクセスタイムなどの遅延に大きく影響する。
【００３５】
そこで、本発明の実施の形態１では、ＢＬＩ発生回路に含まれるＢＬＩドライバＤ０によりＢＬＩ配線の電位を立下げるとともに、ＢＬＩ配線に沿って分散配置されるローカルドライバＤｐｄにより、高速にＢＬＩ配線の電位をプルダウンする（立下げる）。
【００３６】
ＢＬＩドライバＤ０およびローカルドライバＤｐｄの配置例を、図３および図４に示す。図において、Ｍ１〜Ｍｎは、メモリセルブロックを、ＳＢ１〜ＳＢｎ＋１は、センスアンプ帯を、ＳＷＢは、サブワード線を駆動するサブワードドライバ帯を、ＭＷＢは、メインワード線を駆動するメインワードドライバ帯を表わしている。また、ＭＷＬは、メインワード線を、ＳＷＬは、サブワード線を、Ｍはメモリセルを、ＳＷＤは、サブワードドライバを、ＭＷＤは、メインワードドライバをそれぞれ表わしている。
【００３７】
メモリセルブロックＭ１〜Ｍｎのそれぞれのワード線は、階層構造になっている。１本のメインワード線に対応して、複数本のサブワード線が設けられている。
【００３８】
メインワードドライバ帯ＭＷＢに含まれるメインワードドライバＭＷＤは、昇圧電源電圧Ｖｐｐを電源とし、入力されるワード線活性化信号を反転してメインワード線ＭＷＬに供給する。
【００３９】
サブワードドライバ帯ＳＷＢに含まれるサブワードドライバＳＷＤは、トランジスタＴ１、Ｔ２およびＴ３で構成される。トランジスタＴ１およびＴ２は、ＮＭＯＳトランジスタであり、トランジスタＴ３は、ＰＭＯＳトランジスタである。トランジスタＴ３のソースは、サブワード信号ＳＤｉ（ｉ＝１，２，３または４）を受け、ドレインはトランジスタＴ１およびＴ２のドレインと接続される。トランジスタＴ１およびＴ２のソースは、接地電圧を受ける。トランジスタＴ２およびＴ３のゲートはメインワード線と接続され、トランジスタＴ１のゲートは、サブワード信号ＳＤｉの反転信号／ＳＤｉを受ける。サブワード線ＳＷＬは、トランジスタＴ３と、トランジスタＴ１およびＴ２との接続ノードと接続される。サブワード信号ＳＤｉ、／ＳＤｉは、アドレス信号をデコードすることにより生成される。
【００４０】
サブワードドライバ帯ＳＷＢにより、メモリセルブロックは複数のサブメモリブロックに分割される。１のサブワードドライバ帯ＳＷＢは、両側に位置するサブメモリブロックに含まれるサブワード線を選択する。
【００４１】
ローカルドライバＤｐｄは、コラム方向に配置されるサブワードドライバ帯ＳＷＢとロウ方向に配置されるセンスアンプ帯との交差点（クロスポイント）内に配置する。
【００４２】
なお、ゲート制御信号ＢＬＩは多数の選択ゲートに入力されることから、ＢＬＩ配線は比較的下層のメタル層で形成する。これに対し、ゲート制御信号ＺＢＬＩを伝送するＺＢＬＩ配線は、ＢＬＩ配線より上層のメタル層に形成する（ＢＬＩ配線容量＞ＺＢＬＩ配線容量になるようにする）と、ＺＢＬＩ配線上の浮遊容量が小さくなり、信号伝達に関する効果が大きくなる。また、ＢＬＩ配線をアルミで、ＢＬＩ配線と異なる配線層で形成されるＺＢＬＩ配線はアルミよりも信号伝搬が速いＣｕ（銅）配線層で形成すると、より効果が増す。
【００４３】
本発明の実施の形態１によるＢＬＩ発生回路１００について、図５（Ａ）、図５（Ｂ）を用いて説明する。メモリセルブロックＭｉに対応するＢＬＩ発生回路１００は、図５（Ａ）に示されるＢＬＩ発生回路１００Ａおよび図５（Ｂ）に示されるＢＬＩ発生回路１００Ｂを含む。ＢＬＩ発生回路１００Ａは、ゲート制御信号ＢＬＩ（ｉ，０）、ＺＢＬＩ（ｉ，０）を発生するための回路であって、レベルシフタ１１、ならびにＢＬＩドライバＤ０を構成するトランジスタＰ４およびＮ４を含む。トランジスタＰ４は、ＰＭＯＳトランジスタ、トランジスタＮ４は、ＮＭＯＳトランジスタである。ＢＬＩ発生回路１００Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）、ＺＢＬＩ（ｉ，１）を発生するための回路であって、レベルシフタ１１、トランジスタＰ４およびＮ４を含む。
【００４４】
レベルシフタ１１は、インバータＩＶ１、ならびにトランジスタＰ２、Ｐ３、Ｎ２およびＮ３を含む。トランジスタＰ２およびＰ３は、ＰＭＯＳトランジスタ、トランジスタＮ２およびＮ３は、ＮＭＯＳトランジスタである。
【００４５】
インバータＩＶ１は、ブロック選択信号を反転する。トランジスタＰ２は、昇圧電源電圧ＶｐｐとトランジスタＮ２との間に接続され、ゲートにトランジスタＰ３とトランジスタＮ３との接続ノードの信号を受ける。トランジスタＮ２は、トランジスタＰ２と接地電圧との間に接続され、ゲートにブロック選択信号を受ける。トランジスタＰ３は、昇圧電源電圧ＶｐｐとトランジスタＮ３との間に接続され、ゲートにトランジスタＰ２とトランジスタＮ２との接続ノードの信号を受ける。トランジスタＮ３は、トランジスタＰ３と接地電圧との間に接続され、ゲートにインバータＩＶ１の出力を受ける。
【００４６】
トランジスタＰ４とＮ４とは、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に直列に接続される。トランジスタＰ４のゲートは、トランジスタＰ３とＮ３との接続ノードと接続され、トランジスタＮ４のゲートは、ブロック選択信号を受ける。
【００４７】
ＢＬＩ発生回路１００Ａにおいては、トランジスタＮ２のゲートおよびインバータＩＶ１、ならびにトランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ−１を受ける。トランジスタＰ４とＮ４との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，０）が出力され、トランジスタＰ３とＮ３との接続ノードから、ゲート制御信号ＺＢＬＩ（ｉ，０）が出力される。
【００４８】
ＢＬＩ発生回路１００Ｂにおいては、トランジスタＮ２のゲートおよびインバータＩＶ１、ならびにトランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ＋１を受ける。トランジスタＰ４とＮ４との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，１）が出力され、トランジスタＰ３とＮ３との接続ノードから、ゲート制御信号ＺＢＬＩ（ｉ，１）が出力される。
【００４９】
たとえば、ブロック選択信号ＢＳｉ−１がＨレベル（メモリセルブロックＭｉ−１が選択）の場合、ゲート制御信号ＺＢＬＩ（ｉ，０）が昇圧電源電圧レベル（Ｖｐｐレベル）に、ゲート制御信号ＢＬＩ（ｉ，０）が接地電圧レベル（ＧＮＤレベル）になる。ブロック選択信号ＢＳｉ−１がＬレベルの場合、ゲート制御信号ＺＢＬＩ（ｉ，０）はＧＮＤレベルに、ゲート制御信号ＢＬＩ（ｉ，０）がＶｐｐレベルになる。
【００５０】
本発明の実施の形態１による動作タイミングを、図６を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉが結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号は、Ｖｐｐレベルにある。
【００５１】
入力される外部ロウアドレスに従って、メモリセルブロックＭｉを選択するためブロック選択信号ＢＳｉがＨレベルになる（時刻ｔ１）。ＢＬＩドライバＤ０に含まれるＮＭＯＳトランジスタＮ４により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）が立下げられる。さらに、ローカルドライバＤｐｄが、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）をプルダウンするように動作する。
【００５２】
メモリセルブロックＭｉと結合されるセンスアンプ帯は、メモリセルブロックＭｉ＋１、Ｍｉ−１と非結合状態になる。その他のゲート制御信号については、スタンドバイ状態（Ｖｐｐレベル）を保持する。
【００５３】
メモリセルブロックが選択され、対応するセンスアンプ帯と選択メモリセルブロックとが結合された後、実動作（ワード線の選択、立上げ、センスアンプの活性化等）が行われる。
【００５４】
そして、アクティブ期間の終了時に、すべてのゲート制御信号はスタンドバイ状態（Ｖｐｐレベル）に戻る（時刻ｔ２）。
【００５５】
このような構成および動作により、以下に示す特有の効果が発生する。第１に、ＢＬＩ発生回路内のドライバによるプルダウン動作に比べて、負荷が軽く信号伝達が速いＺＢＬＩ配線により駆動されるローカルドライバＤｐｄの速いプルダウン動作により、ゲート制御信号ＢＬＩのプルダウンを高速化することができる。
【００５６】
第２に、本発明の実施の形態１に係る構成によると、ＢＬＩ配線の途中にリピータ（図７のインバータＩＶ２、ＩＶ３で構成）を挿入する方式に比べて、センスアンプ帯とサブワードドライバ帯ＳＷＢとのクロスポイントに配置すべき素子数が少なく、クロスポイントに昇圧電源電圧Ｖｐｐを供給する必要がない。したがって、チップ面積が低減される。
【００５７】
以上の効果により、速い信号伝達が必要とされるゲート制御信号ＢＬＩのプルダウンが高速化し、高速アクセスが可能になる。また、不必要な面積増加を防ぐことができる。
【００５８】
なお、上記説明では、ゲート制御信号ＺＢＬＩをＶｐｐレベルで駆動したが、内部電源電圧レベル（Ｖｃｃレベル）で駆動するようにしてもよい（Ｖｐｐ＞Ｖｃｃ）。
【００５９】
本発明の実施の形態１による半導体記憶装置１００００の全体構成の一例を、図８を用いて説明する。半導体記憶装置１００００は、外部から受ける制御信号（外部ロウアドレスストローブ信号／ＲＡＳ等）に基づき、内部制御信号を発生するレジスタ１、外部アドレスＡ０〜Ａｉを受け、対応する内部アドレスを出力するアドレスバッファ２、アドレスバッファ２の出力をデコードし、デコード信号とブロック選択信号ＢＳとを出力するプリデコーダ４、および外部電源電圧ＥｘｔＶｃｃを受けて、内部電源電圧Ｖｃｃ、昇圧電源電圧Ｖｐｐ等を出力する電源電圧発生回路３を備える。一例として、Ｖｃｃは、２．０Ｖ、ＥｘｔＶｃｃは、３．３Ｖ、Ｖｐｐは、３．５Ｖである。
【００６０】
半導体記憶装置１００００はさらに、アレイ部６におけるロウ系の動作を制御するロウ系制御回路、ＢＬＩ発生回路およびビット線をイコライズする信号ＢＬＥＱを発生するＢＬＥＱ発生回路等を含む領域５、メモリセルブロックＭ１〜Ｍｎとセンスアンプ帯ＳＢ１〜ＳＢｎ＋１とを含むアレイ部６、アレイ部６におけるコラム系の動作を制御するコラム系制御回路７、およびアレイ部６とデータ入出力ピンＤＱ０〜ＤＱｎとの間でデータの授受を行なうデータ入出力バッファ８を備える。上述したように、半導体記憶装置１００００は、交互配置型シェアードセンスアンプ方式を採用する。
【００６１】
なお、上記説明では、プルダウン動作の高速化のための構成を示したが、本願発明は、プルアップ側の構成に対しても同様に適用可能である。また、ローカルドライバＤｐｄをクロスポイントに配置する例を示したがこれに限定されず、ローカルドライバＤｐｄを、センスアンプ帯におけるサブワードドライバ帯で挟まれる領域に配置してもよい。
【００６２】
また、シェアドセンスアンプの駆動方法のうち、ゲート制御信号ＢＬＩの２値制御方式（Ｖｐｐレベルのスタンドバイ状態からＧＮＤレベルにする動作）に対応する構成例を示したが、本発明は、ゲート制御信号ＢＬＩの３値制御方式（Ｖｃｃレベルのスタンドバイ状態から、ＶｐｐレベルまたはＧＮＤレベルにする動作）に対しても適用可能である。
【００６３】
［実施の形態２］
本発明の実施の形態２においては、ゲート制御信号ＢＬＩの高速な駆動に関するさらなる構成を示す。本発明の実施の形態２では、図９に示されるように、ローカルドライバＤｐｄに代わって、トランジスタＮ５およびＰ５で構成されるローカルドライバＢＤｐｄを配置する。トランジスタＮ５は、ＮＭＯＳトランジスタであり、トランジスタＰ５は、ＰＭＯＳトランジスタである。図９においては、ＢＬＩ配線ＢＬＩ（１，１）に配置されるＢＬＩドライバＤ０およびローカルドライバＢＤｐｄ（ｋ）が代表的に記載されている。
【００６４】
図１０に示されるように、メモリセルブロックＭｉに対応するＢＬＩドライバＤ０は、ＢＬＩ配線ＢＬＩ（ｉ，ｊ）の端部に配置される。ローカルドライバＢＤｐｄ（１）、ＢＤｐｄ（２）、ＢＤｐｄ（３）、…は、ＢＬＩ配線ＢＬＩ（ｉ，ｊ）に沿って分散配置する。ＢＬＩ配線ＢＬＩ（ｉ，ｊ）から、選択ゲートＧ（ｉ，ｊ）にゲート制御信号ＢＬＩ（ｉ，ｊ）が供給される。
【００６５】
トランジスタＰ５は、昇圧電源電圧ＶｐｐとＢＬＩ配線ＢＬＩ（ｉ，ｊ）との間に配置され、ゲートにゲート制御信号ＺＢＬＩ（ｉ，ｊ）を受ける。トランジスタＮ５は、接地電圧ＧＮＤとＢＬＩ配線ＢＬＩ（ｉ，ｊ）との間に配置され、ゲートにブロック選択信号を受ける。より具体的には、ｊ＝０であれば、メモリセルブロックＭｉ−１を選択するためのブロック選択信号ＢＳｉ−１を、ｊ＝１であれば、メモリセルブロックＭｉ＋１を選択するためのブロック選択信号ＢＳｉ＋１をゲートに受ける。
【００６６】
本発明の実施の形態２によるＢＬＩ発生回路２００について、図１１（Ａ）および図１１（Ｂ）を用いて説明する。メモリセルブロックＭｉに対応するＢＬＩ発生回路２００は、図１１（Ａ）に示されるＢＬＩ発生回路２００Ａおよび図１１（Ｂ）に示されるＢＬＩ発生回路２００Ｂを含む。
【００６７】
ＢＬＩ発生回路２００Ａは、ゲート制御信号ＢＬＩ（ｉ，０）、ＺＢＬＩ（ｉ，０）を発生する回路であって、ＮＯＲ回路２０、インバータＩＶ４、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ６を含む。トランジスタＰ６は、ＰＭＯＳトランジスタである。ＢＬＩ発生回路２００Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）、ＺＢＬＩ（ｉ，１）を発生する回路であって、ＮＯＲ回路２０、インバータＩＶ４、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ６を含む。トランジスタＰ４およびＮ４は、ＢＬＩドライバＤ０を構成する。
【００６８】
ＮＯＲ回路２０は、ブロック選択信号を受け、インバータＩＶ４は、ＮＯＲ回路２０の出力を反転する。トランジスタＰ６は、内部電源電圧Ｖｃｃと、トランジスタＰ４とＮ４との接続ノードｏｕｔとの間に接続され、ゲートにインバータＩＶ４の出力を受ける。レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、ブロック選択信号／ＢＳｉ（ＢＳｉの反転信号）を受ける。
【００６９】
ＢＬＩ発生回路２００Ａでは、トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ−１を受け、ＮＯＲ回路２０は、ブロック選択信号ＢＳｉ−１およびＢＳｉを受ける。ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，０）が出力され、トランジスタＰ３とＮ３との接続ノードから、ゲート制御信号ＺＢＬＩ（ｉ，０）が出力される。
【００７０】
ＢＬＩ発生回路２００Ｂでは、トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ＋１を受け、ＮＯＲ回路２０は、ブロック選択信号ＢＳｉ＋１およびＢＳｉを受ける。ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，１）が出力され、トランジスタＰ３とＮ３との接続ノードから、ゲート制御信号ＺＢＬＩ（ｉ，１）が出力される。
【００７１】
たとえば、ブロック選択信号ＢＳｉ−１およびＢＳｉがＬレベルになると、ゲート制御信号ＢＬＩ（ｉ，０）は内部電源電圧レベル（Ｖｃｃレベル）に設定される。また、ブロック選択信号ＢＳｉ＋１およびＢＳｉがＬレベルのときは、ゲート制御信号ＢＬＩ（ｉ，１）はＶｃｃレベルとなる。
【００７２】
ブロック選択信号ＢＳｉ−１がＨレベルになると、ゲート制御信号ＢＬＩ（ｉ，０）がＧＮＤレベルに、ブロック選択信号ＢＳｉ＋１がＨレベルになると、ゲート制御信号ＢＬＩ（ｉ，１）がＧＮＤレベルになる。
【００７３】
ブロック選択信号ＢＳｉがＨレベルになると、ゲート制御信号ＺＢＬＩ（ｉ，ｊ）がＧＮＤレベルになり、ゲート制御信号ＢＬＩ（ｉ，ｊ）がＶｐｐレベルになる。
【００７４】
本発明の実施の形態２では、アクティブ期間開始後のアクセス期間中において、ＢＬＩ発生回路に含まれるＢＬＩドライバＤ０によりＢＬＩ配線の電位を遷移させるとともに、ローカルドライバＢＤｐｄにより、高速に、ゲート制御信号ＢＬＩをプルアップ（ＶｃｃレベルからＶｐｐレベル）またはプルダウン（ＶｃｃレベルからＧＮＤレベル）させる。アクティブ期間終了後にゲート制御信号をＶｃｃレベルに戻す動作は、ＢＬＩ発生回路のトランジスタＰ６で行なう。
【００７５】
本発明の実施の形態２による動作タイミングを、図１２を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｃｃレベルである。
【００７６】
ブロック選択信号ＢＳｉがＨレベルに、ブロック選択信号ＢＳｉ−１、ＢＳｉ＋１がＬレベルになる。メモリセルブロックＭｉが選択される（時刻ｔ１）。ゲート制御信号ＢＬＩ（ｉ，ｊ）は、ＶｃｃレベルからＶｐｐレベルに高速にプルアップされ、ゲート制御信号ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、ＶｃｃレベルからＧＮＤレベルに高速にプルダウンされる。
【００７７】
メモリセルブロックＭｉは、センスアンプ帯と結合状態になる。メモリセルブロックＭｉ−１、Ｍｉ＋１は、メモリセルブロックＭｉと共有するセンスアンプ帯と非結合状態になる。
【００７８】
アクティブ期間終了後には、すべてのゲート制御信号がＶｃｃレベルになる（時刻ｔ２）。
【００７９】
このような構成および動作により、以下に示す特有の効果が発生する。第１に、ＢＬＩ発生回路内のドライバによるプルダウン／プルアップ動作に比べて、負荷が軽く信号伝達の速いＺＢＬＩ配線およびブロック選択信号配線により駆動されるドライバＢＤｐｄの高速なプルダウン／プルアップ動作により、高速にゲート制御信号がプルダウン／プルアップされる。
【００８０】
第２に、本発明の実施の形態２に係る構成によると、ＢＬＩ配線の途中にリピータ（インバータＩＶ２、ＩＶ３で構成）を挿入する方式（図７参照）を用いて３値制御する場合に比べて、制御が比較的容易である。また、配置すべき素子数が少ない。したがって、チップ面積が低減される。
【００８１】
以上の効果により、速い信号伝達が必要とされるゲート制御信号ＢＬＩのプルアップ／プルダウンが高速化するため、高速アクセスが可能になる。また、不必要な面積増加を防ぐことができる。
【００８２】
なお、上記説明では、ゲート制御信号の３値制御の高速化のための構成を示したが、電源供給との関係で適した回路配置が決定されるという点から、次に示される構成を用いてもよい。
【００８３】
本発明の実施の形態２による他の構成例について、図１３（Ａ）および図１３（Ｂ）を用いて説明する。本発明の実施の形態２による第２例は、ローカルドライバＢＤｐｄに代わって、ＢＬＩ配線をＶｐｐレベルへ駆動するためのローカルドライバＤ１を配置する。
【００８４】
図１３（Ａ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２００Ａと、ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるローカルドライバＤ１との関係を示し、図１３（Ｂ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２００Ｂと、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるローカルドライバＤ１との関係を示している。
【００８５】
ローカルドライバＤ１は、昇圧電源電圧ＶｐｐとＢＬＩ配線ＢＬＩ（ｉ，ｊ）との間に接続され、ゲートにゲート制御信号ＺＢＬＩ（ｉ，ｊ）を受けるＰＭＯＳトランジスタで構成される。複数のローカルドライバＤ１は、ＢＬＩ配線に沿って分散配置する。
【００８６】
動作タイミングを、図１４を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｃｃレベルである。
【００８７】
メモリセルブロックＭｉが選択されると、ローカルドライバＤ１により、ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）がＶｐｐレベルに高速にプルアップされる。ＢＬＩ発生回路により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、ＧＮＤレベルにプルダウンする。
【００８８】
アクティブ期間が終了すると、ＢＬＩ発生回路により、ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）がＶｐｐレベルからＶｃｃレベルに、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルからＶｃｃレベルになる。
【００８９】
本発明の実施の形態２による他の構成例について、図１５（Ａ）および図１５（Ｂ）を用いて説明する。本発明の実施の形態２による第３例は、ローカルドライバＢＤｐｄに代わって、ＢＬＩ配線をＶｃｃレベルまたはＧＮＤレベルに駆動するためのローカルドライバＤ２を配置する。
【００９０】
図１５（Ａ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２０２Ａと、ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるローカルドライバＤ２との関係を示し、図１５（Ｂ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２０２Ｂと、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるローカルドライバＤ２との関係を示している。
【００９１】
ローカルドライバＤ２は、内部電源電圧ＶｃｃとＢＬＩ配線ＢＬＩ（ｉ，ｊ）との間に接続され、ゲートにＢＬＩ発生回路の出力する信号ＳＮ１を受けるＰＭＯＳトランジスタＰ７と、ＢＬＩ配線ＢＬＩ（ｉ，ｊ）と接地電圧ＧＮＤとの間に接続され、ゲートにブロック選択信号を受けるＮＭＯＳトランジスタＮ７とで構成される。ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるトランジスタＮ７は、ゲートにブロック選択信号ＢＳｉ−１を受け、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるトランジスタＮ７は、ゲートにブロック選択信号ＢＳｉ＋１を受ける。複数のローカルドライバＤ２は、ＢＬＩ配線に沿って分散配置される。
【００９２】
ＢＬＩ発生回路２０２Ａは、ゲート制御信号ＢＬＩ（ｉ，０）および信号ＳＮ１を発生する回路であって、レベルシフタ１１、トランジスタＰ４およびＮ４、ならびに回路２４を含む。ＢＬＩ発生回路２０２Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）および信号ＳＮ１を発生する回路であって、レベルシフタ１１、トランジスタＰ４およびＮ４、ならびに回路２４を含む。回路２４は、インバータＩＶ５〜ＩＶ１０およびＮＯＲ回路２２、２３を含む。
【００９３】
インバータＩＶ５〜ＩＶ８は、直列に接続される。ＮＯＲ回路２２は、インバータＩＶ７の出力とブロック選択信号とを受ける。インバータＩＶ９は、ＮＯＲ回路２２の出力を反転して信号ＳＮ１を出力する。ＮＯＲ回路２３は、ブロック選択信号とインバータＩＶ８の出力とを受ける。インバータＩＶ１０は、ＮＯＲ回路２３の出力を受けて、信号ＳＮ３を出力する。レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、信号ＳＮ３を受ける。
【００９４】
ＢＬＩ発生回路２０２Ａでは、回路２４は、ブロック選択信号ＢＳｉ−１を受ける。信号ＳＮ１は、ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるローカルドライバＤ２に入力される。トランジスタＰ４のゲートは、レベルシフタ１１に含まれるトランジスタＮ３とＰ３との接続ノードの信号ＳＮ２を受ける。また、トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ−１を受ける。トランジスタＮ４とＰ４との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，０）が出力される。
【００９５】
ＢＬＩ発生回路２０２Ｂでは、回路２４は、ブロック選択信号ＢＳｉ＋１を受ける。信号ＳＮ１は、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるローカルドライバＤ２に入力される。トランジスタＰ４のゲートは、レベルシフタ１１に含まれるトランジスタＮ３とＰ３との接続ノードの信号ＳＮ２を受ける。また、トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ＋１を受ける。トランジスタＮ４とＰ４との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，１）が出力される。
【００９６】
回路２４およびレベルシフタ１１の動作は、図１６に示される関係となる。入力されるブロック選択信号の立下がりに応答して、Ｌレベルのパルス信号ＳＮ１が出力される。パルス信号ＳＮ１の立上がり時点で、信号ＳＮ２は、ＶｐｐレベルからＧＮＤレベルに立下がる。
【００９７】
本構成による動作タイミングを、図１７を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【００９８】
メモリセルブロックＭｉが選択されると、ローカルドライバＤ２により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルに高速にプルダウンされる。
【００９９】
アクティブ期間が終了すると、ブロック選択信号ＢＳｉがＬレベルになる。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、ローカルドライバＤ２によりＧＮＤレベルからＶｃｃレベルに、ＢＬＩ発生回路によりＶｃｃレベルからＶｐｐレベルにプルアップされる。
【０１００】
本発明の実施の形態２による他の構成例について、図１８（Ａ）および図１８（Ｂ）を用いて説明する。本発明の実施の形態２による第４例は、ローカルドライバＢＤｐｄに代わって、ＢＬＩ配線をＶｐｐレベルまたはＧＮＤレベルに駆動するためのローカルドライバＤ３を配置する。
【０１０１】
図１８（Ａ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２０４Ａと、ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるローカルドライバＤ３との関係を示し、図１８（Ｂ）は、メモリセルブロックＭｉに対応するＢＬＩ発生回路２０４Ｂと、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるローカルドライバＤ３との関係を示している。
【０１０２】
ローカルドライバＤ３は、昇圧電源電圧ＶｐｐとＢＬＩ配線ＢＬＩ（ｉ，ｊ）との間に接続され、ゲートにＢＬＩ発生回路の出力する信号ＳＮ２を受けるＰＭＯＳトランジスタＰ８と、ＢＬＩ配線ＢＬＩ（ｉ，ｊ）と接地電圧ＧＮＤとの間に接続され、ゲートにブロック選択信号を受けるＮＭＯＳトランジスタＮ８とで構成される。ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるトランジスタＮ８は、ゲートにブロック選択信号ＢＳｉ−１を受け、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるトランジスタＮ８は、ゲートにブロック選択信号ＢＳｉ＋１を受ける。ローカルドライバＤ３は、ＢＬＩ配線に分散配置する。
【０１０３】
ＢＬＩ発生回路２０４Ａは、ゲート制御信号ＢＬＩ（ｉ，０）および信号ＳＮ２を発生する回路であって、レベルシフタ１１、トランジスタＰ９およびＮ９、ならびに回路２４を含む。ＢＬＩ発生回路２０４Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路であって、レベルシフタ１１、トランジスタＰ９およびＮ９、ならびに回路２４を含む。トランジスタＰ９は、ＰＭＯＳトランジスタであり、トランジスタＮ９は、ＮＭＯＳトランジスタである。
【０１０４】
トランジスタＰ９とＮ９とは、内部電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に接続される。トランジスタＰ９のゲートは、回路２４に含まれるインバータＩＶ９の出力する信号ＳＮ１を受け、トランジスタＮ９のゲートは、ブロック選択信号を受ける。
【０１０５】
ＢＬＩ発生回路２０４Ａでは、回路２４およびトランジスタＮ９のゲートは、ブロック選択信号ＢＳｉ−１を受ける。トランジスタＮ９とＰ９との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，０）が出力される。トランジスタＮ３とＰ３との接続ノードから出力される信号ＳＮ２は、ＢＬＩ配線ＢＬＩ（ｉ，０）に配置されるローカルドライバＤ３に入力される。
【０１０６】
ＢＬＩ発生回路２０４Ｂでは、回路２４およびトランジスタＮ９のゲートは、ブロック選択信号ＢＳｉ＋１を受ける。トランジスタＮ９とＰ９との接続ノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，１）が出力される。トランジスタＮ３とＰ３との接続ノードから出力される信号ＳＮ２は、ＢＬＩ配線ＢＬＩ（ｉ，１）に配置されるローカルドライバＤ３に入力される。
【０１０７】
回路２４およびレベルシフタ１１の動作は、図１９に示される関係となる。入力されるブロック選択信号の立下がりに応答して、Ｌレベルのパルス信号ＳＮ１が出力される。パルス信号ＳＮ１の立上がり時点で、信号ＳＮ２は、ＶｐｐレベルからＧＮＤレベルに立下がる。
【０１０８】
本構成による動作タイミングを、図２０を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０１０９】
メモリセルブロックＭｉが選択されると、ローカルドライバＤ３により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、ＶｐｐレベルからＧＮＤレベルに高速にプルダウンされる。
【０１１０】
アクティブ期間が終了すると、ブロック選択信号ＢＳｉがＬレベルになる。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、ＢＬＩ発生回路によりＧＮＤレベルからＶｃｃレベルに、ローカルドライバＤ３によりＶｃｃレベルからＶｐｐレベルにプルアップされる。
【０１１１】
［実施の形態３］
本発明の実施の形態３では、ＮＭＯＳトランジスタによるゲート制御信号の駆動について説明する。ゲート制御信号をＧＮＤレベル、Ｖｃｃレベル、Ｖｐｐレベルで遷移させるＢＬＩ発生回路３００の一例について、図２１（Ａ）および図２１（Ｂ）を用いて説明する。メモリセルブロックＭｉに対応するＢＬＩ発生回路３００は、図２１（Ａ）に示されるＢＬＩ発生回路３００Ａおよび図２１（Ｂ）に示されるＢＬＩ発生回路３００Ｂを含む。
【０１１２】
ＢＬＩ発生回路３００Ａは、ゲート制御信号ＢＬＩ（ｉ，０）を発生する回路であって、パルス発生回路３０、３１、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ６を含む。ＢＬＩ発生回路３００Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路であって、パルス発生回路３０、３１、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ６を含む。
【０１１３】
パルス発生回路３０は、インバータＩＶ１１〜ＩＶ１４およびＮＡＮＤ回路３２を含む。インバータＩＶ１１〜ＩＶ１４は直列に接続され、ＮＡＮＤ回路３２は、インバータＩＶ１１の出力とインバータＩＶ１４の出力とを受け、信号ＳＮ１を出力する。
【０１１４】
パルス発生回路３１は、インバータＩＶ１５〜ＩＶ１９およびＮＡＮＤ回路３３を含む。インバータＩＶ１５〜ＩＶ１９は直列に接続され、ＮＡＮＤ回路３３は、インバータＩＶ１５の出力とインバータＩＶ１９の出力とを受ける。
【０１１５】
レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、パルス発生回路３１の出力を受ける。トランジスタＰ３とＮ３との接続ノードから、信号ＳＮ２が出力される。
【０１１６】
トランジスタＰ４およびＮ４は、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に接続され、接続ノードｏｕｔから、ゲート制御信号ＢＬＩを出力する。トランジスタＰ４のゲートは信号ＳＮ２を受け、トランジスタＮ４のゲートはパルス発生回路３１の出力を受ける。トランジスタＰ６は、内部電源電圧Ｖｃｃと、トランジスタＮ４とＰ４との接続ノードｏｕｔとの間に接続され、ゲートに信号ＳＮ１を受ける。
【０１１７】
ＢＬＩ発生回路３００Ａでは、パルス発生回路３０、３１は、ブロック選択信号ＢＳｉ−１を入力に受け、ノードｏｕｔからゲート制御信号ＢＬＩ（ｉ，０）が出力される。ＢＬＩ発生回路３００Ｂでは、パルス発生回路３０、３１は、ブロック選択信号ＢＳｉ＋１を入力に受け、ノードｏｕｔからゲート制御信号ＢＬＩ（ｉ，１）が出力される。
【０１１８】
ＢＬＩ発生回路３００に基づくと、ゲート制御信号は、図２２に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０１１９】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルになる。
【０１２０】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになると（時刻ｔ２）、メモリセルブロックＭｉ−１およびＭｉ＋１に対応するＢＬＩ発生回路の信号ＳＮ１がＬレベルになる。トランジスタＰ６がオンし、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルからＶｃｃレベルになる。そして、トランジスタＰ４がオンすることにより、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＶｐｐレベルにプルアップされる(時刻ｔ３)。
【０１２１】
ＧＮＤレベルからＶｐｐレベルへプルアップする際には、ＰＭＯＳトランジスタＰ６のゲートにワンショットのＧＮＤレベルの信号を供給し、続いて、ＰＭＯＳトランジスタＰ４をオンする。これにより、ゲート制御信号ＢＬＩがＧＮＤレベル→Ｖｃｃレベル→Ｖｐｐレベルになる。
【０１２２】
しかしながら、上述の構成によると、プルアップ動作においてＰＭＯＳトランジスタのゲートに時間τのワンショットパルスを与える必要があるため、回路が複雑化する。また、トランジスタＰ４とＰ６とがオンするタイミング（互いのプルアップ開始タイミング）にずれが生じると、Ｖｐｐ電源からＶｃｃ電源にリークが生じる。これは、Ｖｐｐレベルが下がる等の不具合を生じる原因となる。
【０１２３】
そこで、本発明の実施の形態３では、次に示されるＢＬＩ発生回路３０５によりゲート制御信号を２値制御する。ＢＬＩ発生回路３０５について、図２３（Ａ）および図２３（Ｂ）を用いて説明する。メモリセルブロックＭｉに対応するＢＬＩ発生回路３０５は、図２３（Ａ）に示されるＢＬＩ発生回路３０５Ａおよび図２３（Ｂ）に示されるＢＬＩ発生回路３０５Ｂを含む。
【０１２４】
ＢＬＩ発生回路３０５Ａは、ゲート制御信号ＢＬＩ（ｉ，０）を発生する回路であり、ＢＬＩ発生回路３０５Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路である。ＢＬＩ発生回路３０５Ａ、３０５Ｂは、パルス発生回路３１、インバータＩＶ２０、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＮ１０を含む。トランジスタＮ１０は、ＮＭＯＳトランジスタであって、トランジスタＰ４とＮ４との接続ノードｏｕｔと、内部電源電圧Ｖｃｃとの間に接続され、ゲートにインバータＩＶ２０の出力を受ける。
【０１２５】
ＢＬＩ発生回路３０５Ａでは、インバータＩＶ２０はブロック選択信号ＢＳｉ−１を受け、ＢＬＩ発生回路３０５Ｂでは、インバータＩＶ２０はブロック選択信号ＢＳｉ＋１を受ける。
【０１２６】
ＢＬＩ発生回路３０５Ａのノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，０）が、ＢＬＩ発生回路３０５Ｂのノードｏｕｔから、ゲート制御信号ＢＬＩ（ｉ，１）が出力される。
【０１２７】
ＢＬＩ発生回路３０５に基づくと、ゲート制御信号は、図２４に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０１２８】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになり、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルになる。
【０１２９】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになると（時刻ｔ２）、インバータＩＶ２０は、Ｈレベルの信号を出力する。トランジスタＮ１０がオンし、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＶｃｃ付近のレベルになる。そして、Ｌレベルの信号ＳＮ２を受けるトランジスタＰ４により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）はＶｃｃ付近のレベルからＶｐｐレベルにプルアップされる。
【０１３０】
ゲート制御信号ＢＬＩのプルアップ動作期間中は、ＮＭＯＳトランジスタＮ１０のゲートの電位をＶｃｃレベルとし、ゲート制御信号ＢＬＩの電位をＶｃｃ−Ｖｔｈ（Ｖｔｈ：しきい値）の近くにまでプルアップする。この後、トランジスタＮ１０のゲートの電位をＶｃｃレベルに保持したまま、ＰＭＯＳトランジスタＰ４によるＶｐｐレベルへのプルアップ動作を開始する。このとき、トランジスタＮ１０は自動的にオフ状態になる。したがって、トランジスタＮ１０のゲートの電位をＶｃｃレベルに保持したままであっても（ゲートに入力する信号として、ワンショットのパルス信号を用いなくとも）、支障なくＶｐｐレベルにプルアップすることができる。
【０１３１】
この結果、トランジスタのオン／オフのタイミングのずれによるＶｐｐレベルのへたり等の不具合が解消され、プルアップ動作が安定化する。また、ＢＬＩ発生回路３０５は、ＢＬＩ発生回路３００に比べて、回路構成を簡単化することができる。
【０１３２】
さらに、ＮＭＯＳトランジスタを用いることにより、チャネルホットキャリア信頼性が向上する。ここで、チャネルホットキャリア信頼性とは、ＭＯＳトランジスタのチャネル上から発生するホットキャリアによるしきい値変化やドレイン−ソース間電流Ｉｄｓの変化をいう。チャネルホットキャリア信頼性は、ソース−ゲート間電圧Ｖｓｇに強く依存する（Ｖｓｇ電圧が大きいほど、変化の度合いが大きい）。したがって、ゲートをオンし始める時で、ゲート電位が変化し、まだドレイン電圧が変化していない時間のバイアス条件で一番厳しい状態になる。したがって、信号振幅が大きく（たとえば、Ｖｐｐ振幅）、大きな負荷容量を駆動する必要がある回路箇所でいわゆるファンアウトが大きい場合に、著しくチャネルホットキャリア信頼性が低下する傾向にある。この現象は、ＰＭＯＳトランジスタで顕著に表れ、特に、表面チャネル型トランジスタのほうが埋め込み型トランジスタよりもこの現象が著しい。
【０１３３】
ＰＭＯＳトランジスタのゲートをＰ型ポリシリコンや金属で形成すると、表面チャネル型トランジスタになる。今後の傾向として、表面チャネル型のＰＭＯＳトランジスタが広く使用される状況にある。したがって、ＰＭＯＳトランジスタＰ６として、表面チャネル型トランジスタが使用されると、ゲートがオンする時点でしきい値電圧が変化し、不良が生じることも考えられる。
【０１３４】
これに対して、本発明の実施の形態３による構成であれば、ＮＭＯＳトランジスタＮ１０を使用するのでこのような問題が発生せず、安定した動作が実現される。
【０１３５】
［実施の形態４］
本発明の実施の形態４では、外部電源電圧を使用してゲート制御信号ＢＬＩを駆動する構成を示す。本発明の実施の形態４による構成例を、図２５（Ａ）、（Ｂ）および図２６を用いて説明する。本発明の実施の形態４のＢＬＩ発生回路３１０は、図２５（Ａ）に示されるＢＬＩ発生回路３１０Ａと、図２５（Ｂ）に示されるＢＬＩ発生回路３１０Ｂとを含む。
【０１３６】
ＢＬＩ発生回路３１０Ａは、ゲート制御信号ＢＬＩ（ｉ，０）を発生する回路であり、ＢＬＩ発生回路３１０Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路である。ＢＬＩ発生回路３１０Ａ、３１０Ｂは、パルス発生回路３１、インバータＩＶ２０、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＮ１１を含む。トランジスタＮ１１は、ＮＭＯＳトランジスタであって、トランジスタＮ４とＰ４との接続ノードｏｕｔと、外部電源電圧ＥｘｔＶｃｃとの間に接続され、ゲートにインバータＩＶ２０の出力を受ける。なお、上述したように、Ｖｃｃは、２．０Ｖ、ＥｘｔＶｃｃは、３．３Ｖ、Ｖｐｐは、３．５Ｖである。
【０１３７】
ＢＬＩ発生回路３１０に基づくと、ゲート制御信号は、図２６に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０１３８】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになり、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルになる。
【０１３９】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになると（時刻ｔ２）、トランジスタＮ１０がオンし、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＥｘｔＶｃｃ付近のレベルになる。さらにトランジスタＰ４により、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）はＥｘｔＶｃｃ付近のレベルからＶｐｐレベルにプルアップされる（時刻ｔ３）。
【０１４０】
本発明の実施の形態４による次の構成例を、図２７（Ａ）、（Ｂ）および図２８を用いて説明する。さらなる構成例を示すＢＬＩ発生回路３１５は、図２７（Ａ）に示されるＢＬＩ発生回路３１５Ａと、図２７（Ｂ）に示されるＢＬＩ発生回路３１５Ｂとを含む。
【０１４１】
ＢＬＩ発生回路３１５Ａは、ゲート制御信号ＢＬＩ（ｉ，０）を発生する回路であり、ＢＬＩ発生回路３１５Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路である。ＢＬＩ発生回路３１５Ａ、３１５Ｂは、パルス発生回路３０、３１、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ１１を含む。トランジスタＰ１１は、ＰＭＯＳトランジスタであって、トランジスタＰ４とＮ４との接続ノードｏｕｔと、外部電源電圧ＥｘｔＶｃｃとの間に接続され、ゲートにパルス発生回路３０の出力を受ける。
【０１４２】
ＢＬＩ発生回路３１５に基づくと、ゲート制御信号は、図２８に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０１４３】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＶｐｐレベルからＧＮＤレベルにプルダウンされる。
【０１４４】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになると（時刻ｔ２）、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、トランジスタＰ１１によりＧＮＤレベルからＥｘｔＶｃｃレベルになり、さらにトランジスタＰ４によりＥｘｔＶｃｃレベルからＶｐｐレベルにプルアップされる（時刻ｔ３）。
【０１４５】
本発明の実施の形態４によるさらなる構成例を、図２９（Ａ）、（Ｂ）および図３０を用いて説明する。さらなる構成例を示すＢＬＩ発生回路３２０は、図２９（Ａ）に示されるＢＬＩ発生回路３２０Ａと、図２９（Ｂ）に示されるＢＬＩ発生回路３２０Ｂとを含む。
【０１４６】
ＢＬＩ発生回路３２０Ａは、ゲート制御信号ＢＬＩ（ｉ，０）を発生する回路であり、ＢＬＩ発生回路３２０Ｂは、ゲート制御信号ＢＬＩ（ｉ，１）を発生する回路である。ＢＬＩ発生回路３２０Ａ、３２０Ｂは、ＮＯＲ回路２０、インバータＩＶ４、レベルシフタ１１、ならびにトランジスタＰ４、Ｎ４およびＰ１１を含む。トランジスタＰ１１は、トランジスタＰ４とＮ４との接続ノードｏｕｔと、外部電源電圧ＥｘｔＶｃｃとの間に接続され、ゲートにインバータＩＶ４の出力を受ける。インバータＩＶ４は、ＮＯＲ回路２０の出力を反転する。レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、ブロック選択信号／ＢＳｉを受ける。
【０１４７】
ＢＬＩ発生回路３２０Ａでは、ＮＯＲ回路２０は、ブロック選択信号ＢＳｉとＢＳｉ−１とを受ける。トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ−１を受ける。ノードｏｕｔからゲート制御信号ＢＬＩ（ｉ，０）が出力され、トランジスタＮ３とＰ３との接続ノードからゲート制御信号ＺＢＬＩ（ｉ，０）が出力される。
【０１４８】
ＢＬＩ発生回路３２０Ｂでは、ＮＯＲ回路２０は、ブロック選択信号ＢＳｉとＢＳｉ＋１とを受ける。トランジスタＮ４のゲートは、ブロック選択信号ＢＳｉ＋１を受ける。ノードｏｕｔからゲート制御信号ＢＬＩ（ｉ，１）が出力され、トランジスタＮ３とＰ３との接続ノードからゲート制御信号ＺＢＬＩ（ｉ，１）が出力される。
【０１４９】
ＢＬＩ発生回路３２０に基づくと、ゲート制御信号は、図３０に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＥｘｔＶｃｃレベルである。
【０１５０】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＥｘｔＶｃｃレベルからＧＮＤレベルにプルダウンされ、ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）がＥｘｔＶｃｃレベルからＶｐｐレベルにプルアップされる。
【０１５１】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになる（時刻ｔ２）。ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）は、トランジスタＰ１１によりＧＮＤレベルからＥｘｔＶｃｃレベルに、ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）は、トランジスタＰ１１によりＶｐｐレベルからＥｘｔＶｃｃレベルになる。
【０１５２】
このように、本発明の実施の形態４に係るＢＬＩ発生回路によると、内部電源電圧Ｖｃｃを用いるＢＬＩ発生回路に比べて、ゲート制御信号ＢＬＩをより高い中間電位に設定することができる。これにより、高速にプルアップ／プルダウン動作を行うことができる。特に、アクティブ期間開始時におけるゲート制御信号の高速な駆動により、高速アクセスが実現される。また、内部電源電圧Ｖｃｃを発生する電源電圧発生回路の負荷を減少することできるので、電源電圧発生回路系が簡単化され、チップ面積が縮小される。
【０１５３】
なお、ＮＭＯＳトランジスタを用いるＢＬＩ発生回路３１０によれば、上述したチャネルホットキャリア信頼性が向上する。
【０１５４】
［実施の形態５］
本発明の実施の形態５では、ＢＬＩ発生回路における消費電力を低減化するための構成を示す。選択的にセンスアンプ帯ＳＢと結合されるメモリセルブロックＭＲに対応するゲート制御信号をＢＬＩＲ、非結合にするメモリセルブロックに対応するゲート制御信号をＢＬＩＬとする。３値制御方式の場合、アクティブ期間中、メモリセルブロックＭＲとセンスアンプ帯ＳＢとを結合するゲート制御信号ＢＬＩＲを選択状態（Ｖｐｐレベル）にし、当該センスアンプ帯ＳＢと他のメモリセルブロックとの結合を制御するゲート制御信号ＢＬＩＬを非選択状態（ＧＮＤレベル）にする動作を行なう（選択動作）。そして、アクティブ期間の終了時に、選択状態（Ｖｐｐレベル）であったゲート制御信号ＢＬＩＲと、アクティブ期間内に非選択状態（ＧＮＤレベル）であったゲート制御信号ＢＬＩＬとをＶｃｃレベルに戻す動作を行なう（リセット動作）。
【０１５５】
典型的な例として、Ｖｃｃが２．０Ｖ、Ｖｐｐが３．６Ｖとすると、概略、式（１）の関係が成立する。
Ｖｃｃ＝Ｖｐｐ／２  …（１）
ところで、従来では、リセット動作時におけるプルダウン動作とプルアップ動作とは、互いに独立に行なうように構成されている。したがって、従来の構成では、リセット動作時に、ゲート制御信号ＢＬＩＬをＧＮＤレベルからＶｃｃレベルにプルアップするだけの消費電力が生じてしまう。
【０１５６】
そこで、本発明の実施の形態５では、リセット動作時に、選択状態のゲート制御信号ＢＬＩＲを伝送するＢＬＩ配線ＢＬＩＲと非選択状態のゲート制御信号ＢＬＩＬを伝送するＢＬＩ配線ＢＬＩＬとをショートする。これにより、式（２）の状態になる。
ＢＬＩＲの電位＝ＢＬＩＬの電位＝Ｖｐｐ／２  …（２）
式（２）の状態にした後、ゲート制御信号ＢＬＩＲとＢＬＩＬとを、Ｖｐｐ／２レベルからＶｃｃレベルにする動作を行なう。式（１）の関係から、この時の電位変化はほとんどない。したがって、このように動作させることにより、リセット動作時に電力消費の発生を抑えて、有効にリセット動作を行なうことができる。
【０１５７】
本発明の実施の形態５の構成例を、図３１に示す。本発明の実施の形態５では、同一のセンスアンプ帯に配置される２本のＢＬＩ配線をショートするショート回路を配置する。図３１には、ショート回路の一例として、ＢＬＩ配線ＢＬＩ（１，１）およびＢＬＩ配線ＢＬＩ（２，０）をショートするＰＭＯＳトランジスタＰ１５が示されている。
【０１５８】
ＢＬＩ発生回路とトランジスタＰ１５とは、図３２、図３３に示される関係にある。図３２を参照して、ＢＬＩ発生回路２００Ｃは、ＢＬＩ配線ＢＬＩ（ｉ−１，１）にゲート制御信号ＢＬＩ（ｉ−１，１）を出力し、ＢＬＩ発生回路２００Ａは、ＢＬＩ配線ＢＬＩ（ｉ，０）にゲート制御信号ＢＬＩ（ｉ，０）を出力する。トランジスタＰ１５は、ＢＬＩ配線ＢＬＩ（ｉ−１，１）とＢＬＩ配線ＢＬＩ（ｉ，０）との間に接続される。トランジスタＰ１５は、ゲートに、ブロック選択信号ＢＳｉおよびＢＳｉ−１に基づき生成される信号ＳＮ１０を受ける。信号ＳＮ１０は、後述する信号発生回路４０から出力される。
【０１５９】
図３３を参照して、ＢＬＩ発生回路２００Ｂは、ＢＬＩ配線ＢＬＩ（ｉ，１）にゲート制御信号ＢＬＩ（ｉ，１）を出力し、ＢＬＩ発生回路２００Ｄは、ＢＬＩ配線ＢＬＩ（ｉ＋１，０）にゲート制御信号ＢＬＩ（ｉ＋１，０）を出力する。トランジスタＰ１５は、ＢＬＩ配線ＢＬＩ（ｉ，１）とＢＬＩ配線ＢＬＩ（ｉ＋１，０）との間に接続される。トランジスタＰ１５のゲートは、ブロック選択信号ＢＳｉおよびＢＳｉ＋１に基づき生成される信号ＳＮ１０を受ける。ＢＬＩ発生回路２００Ｃ、Ｄは、ＢＬＩ発生回路２００Ａ、２００Ｂと同一構成を有する。
【０１６０】
信号発生回路４０は、図３４に示される構成を有する。図３４に示される信号発生回路４０は、ＢＬＩ配線ＢＬＩ（ｉ−１，１）とＢＬＩ配線ＢＬＩ（ｉ，０）との間に接続されるトランジスタＰ１５に供給する信号ＳＮ１０を出力する。信号発生回路４０は、ＯＲ回路４１、直列に接続されるインバータＩＶ４０〜ＩＶ４３およびＮＡＮＤ回路４２を含む。
【０１６１】
ＯＲ回路４１は、ブロック選択信号ＢＳｉおよびＢＳｉ−１を受ける。インバータＩＶ４０は、ＯＲ回路４１の出力と接続される。ＮＡＮＤ回路４２は、インバータＩＶ４０の出力とインバータＩＶ４３の出力とを受け、信号ＳＮ１０を出力する。
【０１６２】
ゲート制御信号は、図３５に示されるように変化する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｃｃレベルである。
【０１６３】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）がＶｐｐレベルに、ゲート制御信号ＢＬＩ（ｉ＋１，０）、ＢＬＩ（ｉ−１，１）がＧＮＤレベルになる。
【０１６４】
アクティブ期間が終了すると、リセット動作が行なわれる。この際、トランジスタＰ１５がオンする。ＢＬＩ配線ＢＬＩ（ｉ，０）とＢＬＩ（ｉ−１，１）とが電気的に接続され、ＢＬＩ配線ＢＬＩ（ｉ，１）とＢＬＩ（ｉ＋１，０）とが電気的に接続される。ゲート制御信号は、Ｖｃｃレベルになる。
【０１６５】
対になる選択状態のＢＬＩ配線と非選択状態のＢＬＩ配線とは、同一センスアンプ帯に配置され、対になるＢＬＩ発生回路は、同一センスアンプ帯の端部に配置される。このため、ショート回路（トランジスタＰ１５）を容易に配置することができる。
【０１６６】
なお、ショート回路をセンスアンプ帯の端部に配置するのみならず、図３６に示されるように、対になるＢＬＩ配線に分散配置（トランジスタＰ１５♯１、Ｐ１５♯２、Ｐ１５♯３、…）してもよい。このように分散配置すると、より効果的にリセット動作を行なうことができる。
【０１６７】
［実施の形態６］
本発明の実施の形態６では、ＢＬＩ発生回路における消費電力を低減化するためのさらなる構成を示す。３値制御方式では、上述したように、同一センスアンプ帯に配置されるＢＬＩ配線ＢＬＩＲ、ＢＬＩＬに対して、アクティブ期間の開始時に、ゲート制御信号ＢＬＩＲをＶｃｃレベルからＶｐｐレベル（選択レベル）に、ゲート制御信号ＢＬＩＬをＶｃｃレベルからＧＮＤレベル（非選択状態）にする動作を行なう（選択動作）。アクティブ期間の終了時には、Ｖｐｐレベルであったゲート制御信号ＢＬＩＲと、ＧＮＤレベルであったゲート制御信号ＢＬＩＬとをＶｃｃレベルに戻す動作を行なう。そして、従来では、プルダウン動作とプルアップ動作とは、互いに独立に行なうように構成されている。
【０１６８】
ところで、図３７に示されるように、ビット線対には、ビット線をイコライズし所定の電位にプリチャージするためのイコライズ回路ＥＱが配置されている。イコライズ回路ＥＱは、対応するイコライズ信号に応じて動作する。イコライズ信号ＢＬＥＱを伝送する配線を、イコライズ配線ＢＬＥＱと称す。
【０１６９】
図においては、イコライズ信号ＢＬＥＱ（１，１）に応答して、ビット線ＢＬ１１と／ＢＬ１１とをイコライズ・プリチャージするイコライズ回路ＥＱ、イコライズ信号ＢＬＥＱ（２，０）に応答して、ビット線ＢＬ２１と／ＢＬ２１とをイコライズ・プリチャージするイコライズ回路ＥＱ等が示されている。
【０１７０】
ＢＬＥＱ（ｉ，ｊ）のｉは、メモリセルブロックＭｉとの対応を表わし、ｊは、０（メモリセルブロックＭｉ−１と共有するセンスアンプ帯側）または１（メモリセルブロックＭｉ＋１と共有するセンスアンプ帯側）を表わす。
【０１７１】
イコライズ回路ＥＱは、図３８に示されるように、ビット線ＢＬとビット線電圧ＶＢＬを供給する配線ＶＢＬとの間に接続されるトランジスタＴ５、ビット線／ＢＬと配線ＶＢＬとの間に接続されるトランジスタＴ６およびビット線ＢＬと／ＢＬとの間に接続されるトランジスタＴ７とを含む。トランジスタＴ５、Ｔ６およびＴ７は、ＮＭＯＳトランジスタである。トランジスタＴ５〜Ｔ７のそれぞれのゲートは、イコライズ信号ＢＬＥＱを伝送するイコライズ配線ＢＬＥＱと接続される。
【０１７２】
イコライズ信号ＢＬＥＱは、ＶｐｐレベルまたはＧＮＤレベルに設定される（２値制御）。イコライズ信号ＢＬＥＱがＶｐｐレベルになるとイコライズ動作（ビット線対をイコライズし所定の電位にプリチャージする動作）が行われる。選択メモリセルブロックに対応するイコライズ信号をＢＬＥＱＲとすると、ＢＬＩ配線に対する選択動作とほぼ同時にイコライズ信号ＢＬＥＱＲは、ＶｐｐレベルからＧＮＤレベルにプルダウンされる。非選択メモリセルブロックに対応するイコライズ信号をＢＬＥＱＬとすると、イコライズ信号ＢＬＥＱＬはＶｐｐレベルを保持する（イコライズ状態を保つ）。
【０１７３】
そこで、本発明の実施の形態６では、選択メモリセルブロックに対応するＢＬＩ配線ＢＬＩＲと選択メモリセルブロックに対応するイコライズ信号ＢＬＥＱＲを伝送するイコライズ配線ＢＬＥＱＲとをショートする動作を行なう。これにより、式（３）の状態にする。
BLIR電位＝BLEQR電位
＝[Ｃ（BLEQ）・Vpp＋Ｃ（BLIR）・Vcc]／[Ｃ（BLEQ）＋Ｃ（BLIR）]…（３）
式（３）において、Ｃ（ＢＬＥＱ）は、イコライズ配線ＢＬＥＱＲの容量を、Ｃ（ＢＬＩＲ）は、ＢＬＩ配線ＢＬＩＲの容量を表わしている。
【０１７４】
ショート動作は、選択動作の開始時または選択動作の終了時（アクティブ期間からスタンドバイ期間への移行時）に行なう。選択動作の開始時にショートさせた場合は、式（３）の状態の後、ＢＬＩ発生回路によりゲート制御信号ＢＬＩＲの電位をＶｐｐレベルに、イコライズ信号を発生するＢＬＥＱ発生回路によりイコライズ信号ＢＬＥＱＲの電位をＧＮＤレベルにする。
【０１７５】
選択動作の終了時にショートさせた場合には、式（３）の状態の後、ＢＬＩ発生回路によりゲート制御信号ＢＬＩＲの電位をＶｃｃレベルに、イコライズ信号を発生するＢＬＥＱ発生回路によりイコライズ信号ＢＬＥＱＲの電位をＶｐｐレベルにする。
【０１７６】
一例として、選択動作の終了時にショート動作を行なうための構成を、図３９を用いて説明する。図３９には、メモリセルブロックＭｉに対して配置されるＢＬＩ配線ＢＬＩ（ｉ，０）およびイコライズ配線ＢＬＥＱ（ｉ，０）と、ゲート制御信号ＢＬＩ（ｉ，０）を発生するＢＬＩ発生回路２００Ａと、イコライズ信号ＢＬＥＱ（ｉ，０）を発生するＢＬＥＱ発生回路５００と、信号発生回路５０Ａとの関係が示されている。
【０１７７】
ＢＬＥＱ発生回路５００は、レベルシフタ１１、トランジスタＰ１４およびＮ１４を含む。レベルシフタ１１は、ブロック選択信号ＢＳｉを入力に受ける。トランジスタＰ１４とＮ１４とは、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に接続される。トランジスタＰ１４のゲートは、レベルシフタ１１に含まれるトランジスタＰ３とＮ３との接続ノードの信号ＳＮ５を受け、トランジスタＮ１４のゲートは、ブロック選択信号ＢＳｉを受ける。トランジスタＮ１４とＰ１４との接続ノードｏｕｔ１から、イコライズ信号ＢＬＥＱ（ｉ，０）が出力される。
【０１７８】
信号発生回路５０Ａは、選択動作の終了時に、ワンショットのＬレベルの信号ＳＮ１５を出力する。より具体的には、信号発生回路５０Ａは、直列に接続されるインバータＩＶ５０〜ＩＶ５３と、ＮＡＮＤ回路５１とを含む。インバータＩＶ５０〜ＩＶ５３およびＮＡＮＤ回路５１は、昇圧電源電圧Ｖｐｐを動作電源とする。インバータＩＶ５０は、ＢＬＥＱ発生回路５００の出力する信号ＳＮ５を受ける。ＮＡＮＤ回路５１は、インバータＩＶ５０の出力とインバータＩＶ５３の出力とを受け、信号ＳＮ１５を出力する。
【０１７９】
ＢＬＩ配線とイコライズ配線ＢＬＥＱとの間には、ショート回路を配置する。図３９には、ショート回路の一例として、ＢＬＩ配線ＢＬＩ（ｉ，０）とイコライズ配線ＢＬＥＱ（ｉ，０）とをショートするＰＭＯＳトランジスタＰ２０が示されている。トランジスタＰ２０のゲートには、信号発生回路５０Ａの出力する信号ＳＮ１５を与える。
【０１８０】
なお、ＢＬＩ配線ＢＬＩ（ｉ，１）とイコライズ配線ＢＬＥＱ（ｉ，１）についても同様の関係が成立する。この場合、ＢＬＩ配線ＢＬＩ（ｉ，１）とイコライズ配線ＢＬＥＱ（ｉ，１）との間に配置されるトランジスタＰ２０のゲートには、対応するＢＬＥＱ発生回路の出力に基づき生成される信号ＳＮ１５が供給される。
【０１８１】
ゲート制御信号とイコライズ信号とは、図４０に示される関係になる。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。さらに、ＢＬＥＱＬは、非選択のメモリセルブロックに対応するイコライズ信号を、ＢＬＥＱ（ｉ，０）、ＢＬＥＱ（ｉ，１）は、メモリセルブロックＭｉに対応するイコライズ信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｃｃレベルであり、すべてのイコライズ信号は、Ｖｐｐレベルである。
【０１８２】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。ゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）がプルアップされる。イコライズ信号ＢＬＥＱ（ｉ，０）、ＢＬＥＱ（ｉ，１）がプルダウンされる。
【０１８３】
アクティブ期間が終了すると（時刻ｔ２）、ブロック選択信号ＢＳｉがＬレベルに立下がる。この際、Ｌレベルのパルス信号ＳＮ１５が発生する。ＢＬＩ配線ＢＬＩ（ｉ，０）と、イコライズ配線ＢＬＥＱ（ｉ，０）とがショートし、ＢＬＩ配線ＢＬＩ（ｉ，１）と、イコライズ配線ＢＬＥＱ（ｉ，１）とがショートする。ＢＬＩ配線とイコライズ配線ＢＬＥＱとの間で、電荷を授受する。
【０１８４】
その後、ＢＬＩ発生回路によりゲート制御信号はＶｃｃレベルになり、ＢＬＥＱ発生回路によりイコライズ信号はＶｐｐレベルになる。
【０１８５】
選択動作の開始時にショート動作を行なう場合には、たとえば、図４１に示される信号発生回路５０Ｂを配置する。図４１には、ＢＬＩ配線ＢＬＩ（ｉ，０）、イコライズ配線ＢＬＥＱ（ｉ，０）、ＢＬＩ発生回路２００ＡおよびＢＬＥＱ発生回路５００と、信号発生回路５０Ｂとの関係が示されている。
【０１８６】
信号発生回路５０Ｂは、選択動作の開始時に、ワンショットのＬレベルの信号ＳＮ１５を出力する。より具体的には、信号発生回路５０Ｂは、直列に接続されるインバータＩＶ５１〜ＩＶ５３と、ＮＡＮＤ回路５１とを含む。インバータＩＶ５１〜ＩＶ５３およびＮＡＮＤ回路５１は、昇圧電源電圧Ｖｐｐを動作電源とする。インバータＩＶ５１は、ＢＬＥＱ発生回路５００の出力する信号ＳＮ５を受ける。ＮＡＮＤ回路５１は、信号ＳＮ５とインバータＩＶ５３の出力とを受け、信号ＳＮ１５を出力する。
【０１８７】
ＢＬＩ配線ＢＬＩ（ｉ，０）とイコライズ配線ＢＬＥＱ（ｉ，０）とをショートするトランジスタＰ２０のゲートには、信号発生回路５０Ｂの出力する信号ＳＮ１５を与える。
【０１８８】
信号発生回路５０Ｂを用いた場合、選択動作の開始時に（ブロック選択信号ＢＳｉがＨレベルになると）、Ｌレベルのパルス信号ＳＮ１５が発生する。これにより、ＢＬＩ配線ＢＬＩ（ｉ，０）と、イコライズ配線ＢＬＥＱ（ｉ，０）とがショートし、ＢＬＩ配線ＢＬＩ（ｉ，１）と、イコライズ配線ＢＬＥＱ（ｉ，１）とがショートする。ＢＬＩ配線とイコライズ配線ＢＬＥＱとの間で、電荷を授受する。
【０１８９】
その後、ＢＬＩ発生回路によりゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）はプルアップされ、ＢＬＥＱ発生回路によりイコライズ信号ＢＬＥＱ（ｉ，０）、ＢＬＥＱ（ｉ，１）がプルダウンされる。
【０１９０】
そして、スタンドバイ期間へ移行する際には、ＢＬＩ発生回路によりゲート制御信号はＶｃｃレベルになり、ＢＬＥＱ発生回路によりイコライズ信号はＶｐｐレベルになる。
【０１９１】
このように動作させることにより、ＢＬＩ発生回路における電力消費を低減することができる。
【０１９２】
対になる選択状態にするＢＬＩ配線ＢＬＩＲとプルダウンするイコライズ配線ＢＬＥＱＲと、対になる非選択状態にするＢＬＩ配線ＢＬＩＬとＶｐｐレベルを保持するイコライズ配線ＢＬＥＱＬとは、それぞれ同一センスアンプ帯の同じ側に配置される。したがって、対になるＢＬＩ発生回路とＢＬＥＱ発生回路とを、同一センスアンプ帯の端部の近傍に配置することができる。この結果、ショート回路（トランジスタＰ２０）を、容易に配置することが可能になる。
【０１９３】
なお、ショート回路をセンスアンプ帯の端部に配置するのみならず、図４２に示されるように、対になるＢＬＩ配線とイコライズ配線ＢＬＥＱとの間に、分散配置（トランジスタＰ２０♯１、Ｐ２０♯２、Ｐ２０♯３、…）してもよい。このように分散配置すると、より効果的に電力消費を低減することができる。
【０１９４】
［実施の形態７］
本発明の実施の形態１では、図４３に示されるように、ゲート制御信号ＢＬＩを伝送するＢＬＩ配線とゲート制御信号ＢＬＩと逆相の信号ＺＢＬＩを伝送するＺＢＬＩ配線と、これらに駆動される分散配置される負荷との関係を示した。図中、回路ＩＶは、ゲート制御信号ＺＢＬＩを入力に受け、ゲート制御信号ＢＬＩを配線ＢＬＩに供給する回路である。
【０１９５】
ところで、ＢＬＩ配線には多数の選択ゲートが接続されているため、ＢＬＩ配線ＢＬＩに接続される負荷容量Ｃ１（＝ＣＬ１＋ＣＬ１＋…）は、ＺＢＬＩ配線ＺＢＬＩに接続される負荷容量Ｃ２（＝ＣＬ２＋ＣＬ２＋…）より大きい（Ｃ１≫Ｃ２）。したがって、ＢＬＩ配線ＢＬＩの信号伝達が、ＺＢＬＩ配線ＺＢＬＩの信号伝達より遅れることになる。
【０１９６】
そこで、本発明の実施の形態７では、ＢＬＩ配線等の信号配線における高速な信号伝達のための構成を示す。本発明の実施の形態７では、図４４および図４５に示されるように、信号φを伝送する配線φおよび信号φと逆相の信号／φを伝送する配線／φの中点Ｚにおいて、入力信号を反転して出力する反転リピータＲを配置する。
【０１９７】
図４５を参照して、中点Ｚより左側の伝送配線領域をブロックＸＬ、中点Ｚより右側の伝送配線領域をブロックＸＲとし、ブロックＸＬ側の信号φをφＬ、信号／φを／φＬとし、ブロックＸＲ側の信号φをφＲ、信号／φを／φＲと記す。
【０１９８】
ブロックＸＬでは、信号φＬが分散配置した負荷ＣＬ１に供給される。信号φＬと逆相の信号／φＬは、配線φＬをプルダウンするための素子（トランジスタＴ）のゲート入力とする。当該素子は、たとえば、実施の形態１におけるローカルドライバＤｐｄに相当する。
【０１９９】
中点Ｚの反転リピータにより、信号φＬの反転信号／φＲと、信号／φＬの反転信号φＲとが発生する。ブロックＸＲでは、信号φＲが分散配置した負荷ＣＬ１に供給される。信号φＲと逆相の信号／φＲは、配線φＲをプルダウンするための素子（トランジスタＴ）のゲート入力とする。
【０２００】
このように構成することにより、特に長距離にわたり伝送される互いに相補な信号を、高速に伝送することができる。
【０２０１】
なお、図４４および図４５に示される信号配線と反転リピータとの関係は、ゲート制御信号を伝送するための配線に限定されず、いずれの信号配線についても適用可能である。
【０２０２】
［実施の形態８］
本発明の実施の形態８においては、ＢＬＩ配線に対する分散駆動方式を、ビット線電位のイコライズ・プリチャージするためのイコライズ信号を伝送するイコライズ配線に適用する。
【０２０３】
図４６を参照して、イコライズ回路ＥＱは、センスアンプに対応して設けられる。ビット線対は、交互に、両側のセンスアンプ帯に含まれるイコライズ回路ＥＱに選択ゲートを介して接続される。
【０２０４】
イコライズ回路ＥＱに入力されるイコライズ信号がＬレベルになると、イコライズ解除状態（アクティブ状態に対応）になり、Ｈレベルになると、イコライズ状態（スタンバイ状態に対応）になる。イコライズ配線ＢＬＥＱは、ワード線方向に配置される。
【０２０５】
センスアンプ帯ＳＢ２には、メモリセルブロックＭ１のビット線対ＢＬ１１，／ＢＬ１１およびメモリセルブロックＭ２のビット線対ＢＬ２１，／ＢＬ２１をイコライズするためのイコライズ回路ＥＱ、メモリセルブロックＭ１のビット線対ＢＬ１３，／ＢＬ１３およびメモリセルブロックＭ２のビット線対ＢＬ２３，／ＢＬ２３をイコライズするためのイコライズ回路ＥＱ、…等が含まれている。
【０２０６】
センスアンプ帯ＳＢ３には、メモリセルブロックＭ２のビット線対ＢＬ２２，／ＢＬ２２およびメモリセルブロックＭ３のビット線対ＢＬ３２，／ＢＬ３２をイコライズするためのイコライズ回路ＥＱ、…等が含まれている。これらのイコライズ回路ＥＱの構成は、図３８で説明したとおりである。
【０２０７】
センスアンプ帯ＳＢ２に配置されるイコライズ回路ＥＱは、イコライズ信号ＢＬＥＱ１２により動作する。センスアンプ帯ＳＢ３に配置されるイコライズ回路ＥＱは、イコライズ信号ＢＬＥＱ２３により動作する。
【０２０８】
ＢＬＥＱｉｊ，ＺＢＬＥＱｉｊにおけるｉおよびｊは、メモリセルブロックＭｉ，Ｍｊとの対応を表わす。
【０２０９】
本発明の実施の形態８では、イコライズ信号ＢＬＥＱを伝送するイコライズ配線ＢＬＥＱに対して、ドライバＤ１０（ＢＬＥＱドライバＤ１０）およびローカルドライバＥＤｐｄを配置する。複数のローカルドライバＥＤｐｄは、イコライズ配線ＢＬＥＱに沿って分散配置される。図４６においては、センスアンプ帯ＳＢ２に配置されるイコライズ配線ＢＬＥＱ１２に接続されるローカルドライバＥＤｐｄ（ｋ）およびＢＬＥＱドライバＤ１０が代表的に記載されている。
【０２１０】
上述したように、イコライズ配線ＢＬＥＱには多数のビット線イコライズゲート（イコライズ回路）が長距離にわたって配置されている。このため、従来の構成であれば、イコライズ信号の伝達遅延が大きい。イコライズ信号の立上がり動作は、アクティブ期間からスタンドバイ期間への移行時に行われるのに対して、イコライズ信号の立下がり動作は、メモリセルブロックとセンスアンプ帯とを結合するアクティブ期間の先頭で行われる。このため、Ｌレベルのイコライズ信号の伝達遅延は、アクセスタイムなどの遅延に大きく影響する。
【０２１１】
そこで、本発明の実施の形態８では、イコライズ信号を発生するＢＬＥＱ発生回路に含まれるＢＬＥＱドライバＤ１０によりイコライズ配線ＢＬＥＱの電位を立下げるとともに、イコライズ配線ＢＬＥＱに沿って分散配置されるローカルドライバＥＤｐｄにより、高速にイコライズ配線ＢＬＥＱの電位をプルダウンさせる。
【０２１２】
ＢＬＥＱドライバＤ１０は、昇圧電源電圧Ｖｐｐを動作電源とし、信号ＺＢＬＥＱを受けてこれと逆相のイコライズ信号ＢＬＥＱを出力する。ローカルドライバＥＤｐｄは、イコライズ配線ＢＬＥＱと接地電圧を受けるノードとの間に接続され、ゲートに信号ＺＢＬＥＱを受けるＮＭＯＳトランジスタで構成される。信号ＺＢＬＥＱを伝送する配線を駆動配線ＺＢＬＥＱと称す。
【０２１３】
ここで、イコライズ信号を発生するＢＬＥＱ発生回路の構成について、図４７（Ａ）、図４７（Ｂ）を用いて説明する。図４７（Ａ）に示されるＢＬＥＱ発生回路６００Ａは、メモリセルブロックＭｉ，Ｍｊに対応するイコライズ信号ＢＬＥＱｉｊを発生する。図４７（Ｂ）に示されるＢＬＥＱ発生回路６００Ｂは、メモリセルブロックＭｊ，Ｍｋに対応するイコライズ信号ＢＬＥＱｊｋを発生する。
【０２１４】
ＢＬＥＱ発生回路６００Ａ、６００Ｂのそれぞれは、ＮＯＲ回路６０、ＮＯＲ回路６０の出力を反転するインバータＩＶ６０、レベルシフタ１１、ならびにＢＬＥＱドライバＤ１０を構成するトランジスタＰ１４およびＮ１４を含む。
【０２１５】
レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、インバータＩＶ６０の出力を受ける。
【０２１６】
トランジスタＰ１４とＮ１４とは、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に直列に接続される。トランジスタＰ１４のゲートは、レベルシフタ１１の出力する信号（トランジスタＰ３とＮ３との接続ノードの信号）を受け、トランジスタＮ１４のゲートは、インバータＩＶ６０の出力を受ける。
【０２１７】
ＢＬＥＱ発生回路６００Ａでは、ＮＯＲ回路６０は、ブロック選択信号ＢＳｉとＢＳｊとを受ける。インバータＩＶ６０からは、信号ＺＢＬＥＱｉｊが出力され、トランジスタＰ１４とＮ１４との接続ノードｏｕｔ１からイコライズ信号ＢＬＥＱｉｊが出力される。駆動配線ＺＢＬＥＱｉｊは、インバータＩＶ６０の出力を伝送する。
【０２１８】
ＢＬＥＱ発生回路６００Ｂでは、ＮＯＲ回路６０は、ブロック選択信号ＢＳｊとＢＳｋとを受ける。インバータＩＶ６０から信号ＺＢＬＥＱｊｋが出力され、トランジスタＰ１４とＮ１４との接続ノードｏｕｔ１からイコライズ信号ＢＬＥＱｊｋが出力される。駆動配線ＺＢＬＥＱｊｋは、インバータＩＶ６０の出力を伝送する。
【０２１９】
イコライズ配線ＢＬＥＱｉｊに配置されるローカルドライバＥＤｐｄ（ｋ）のゲートは、駆動配線ＺＢＬＥＱｉｊと接続され、イコライズ配線ＢＬＥＱｊｋに配置されるローカルドライバＥＤｐｄ（ｋ）のゲートは、駆動配線ＺＢＬＥＱｊｋと接続される。
【０２２０】
たとえば、ブロック選択信号ＢＳｉがＨレベル、ブロック選択信号ＢＳｊ、ＢＳｋがＬレベルになると、イコライズ信号ＢＬＥＱｉｊがＧＮＤレベルになり、イコライズ信号ＢＬＥＱｊｋがＶｐｐレベルになる。
【０２２１】
本発明の実施の形態８による動作タイミングを、図４８を用いて説明する。図において、ＢＬＥＱｉｊは、選択されるメモリセルブロックＭｉのビット線をイコライズ・プリチャージするためのイコライズ信号を、ＢＬＥＱｋｈは、非選択のメモリセルブロックのビット線をイコライズ・プリチャージするためのイコライズ信号をそれぞれ表わしている。スタンドバイ状態では、すべてのイコライズ信号は、Ｖｐｐレベルにある。
【０２２２】
入力される外部ロウアドレスに従って、メモリセルブロックＭｉが選択され、対応するブロック選択信号ＢＳｉがＨレベルになる（時刻ｔ１）。ＢＬＥＱドライバＤ１０に含まれるトランジスタＮ１４により、イコライズ信号ＢＬＥＱｉｊが立下げられる。さらに、ローカルドライバＥＤｐｄが、イコライズ信号ＢＬＥＱｉｊをプルダウンするように動作する。同様にして、イコライズ信号ＢＬＥＱｋｉもプルダウンされる。イコライズ動作が解除される。その他のイコライズ信号については、スタンドバイ状態（Ｖｐｐレベル）を保持する。
【０２２３】
メモリセルブロックＭｉに対するゲート制御信号ＢＬＩ（ｉ，０）、ＢＬＩ（ｉ，１）はＶｐｐレベルを維持し、メモリセルブロックＭｉとセンスアンプ帯を共有するメモリセルブロックに対するゲート制御信号はＧＮＤレベルに立下げられる。その他のゲート制御信号は、スタンバイ状態（たとえば、Ｖｐｐレベル）を保つ。
【０２２４】
このようにして、メモリセルブロックと対応するセンスアンプ帯とが選択・活性化される。そして、実動作（ワード線選択・立上げ、センスアンプの活性化等）が行われる。
【０２２５】
そして、アクティブ期間の終了時に、すべてのイコライズ信号、ゲート制御信号はスタンドバイ状態に戻る（時刻ｔ２）。
【０２２６】
ローカルドライバＥＤｐｄは、たとえば、コラム方向に配置されるサブワードドライバ帯ＳＷＢとロウ方向に配置されるセンスアンプ帯との交差点（クロスポイント）内に配置する（図３参照）。
【０２２７】
また、イコライズ信号ＢＬＥＱは多数のビット線イコライズゲート（イコライズ回路）に入力されることから、イコライズ信号ＢＬＥＱを伝送するイコライズ配線ＢＬＥＱは比較的下層のメタル層で形成する。イコライズ配線を分散駆動するための信号ＺＢＬＥＱを伝送する駆動配線ＺＢＬＥＱは、イコライズ配線ＢＬＥＱより上層のメタル層に広いピッチで形成する。これにより、配線上の浮遊容量が小さくなり、信号伝達に関する効果が大きくなる。また、イコライズ配線ＢＬＥＱをアルミで、イコライズ配線ＢＬＥＱと異なる配線層で形成される駆動配線ＺＢＬＥＱはアルミよりも信号伝搬が速いＣｕ（銅）配線層で形成するとより効果が増す。
【０２２８】
このような構成および動作により、以下に示す特有の効果が発生する。第１に、ＢＬＥＱ発生回路内のドライバによるプルダウン動作に比べて、負荷が軽く信号伝達が速い駆動配線ＺＢＬＥＱにより駆動されるローカルドライバＥＤｐｄの速いプルダウン動作により、イコライズ信号ＢＬＥＱのプルダウン動作を高速化することができる。
【０２２９】
第２に、本発明の実施の形態８に係る構成によると、イコライズ配線ＢＬＥＱの途中にリピータを挿入する方式（たとえば、図７に示されるような構成）に比べて、センスアンプ帯とサブワードドライバ帯ＳＷＢとのクロスポイントに配置すべき素子数が少なく、クロスポイントに昇圧電源電圧Ｖｐｐを供給する必要がない。したがって、チップ面積が低減される。
【０２３０】
以上の効果により、速い信号伝達が要求されるイコライズ信号ＢＬＥＱのプルダウンが高速化し、高速アクセスが可能になる。また、不必要な面積増加を防ぐことができる。
【０２３１】
なお、プルダウン側の高速化を行なうための構成を示したが、このような構成は、プルアップ側についても同様に適用される。また、上記構成は、プルダウン用のドライバＥＤｐｄ（ｋ）をクロスポイントに配置する例を示したがこれに限定されず、センスアンプ帯内の他の場所に配置してもよい。
【０２３２】
また、センスアンプ帯を駆動する方法のうち、２値制御方式に対する適用例を示したが、３値制御方式にも適用可能である。
【０２３３】
［実施の形態９］
本発明の実施の形態９においては、本発明の実施の形態８の改良例を示す。本発明の実施の形態９では、イコライズ回路を選択ゲートとメモリセルアレイとの間に配置し、イコライズ信号を分散駆動する。
【０２３４】
図４９を参照して、イコライズ回路ＥＱのそれぞれは、ビット線対ＢＬ１１，／ＢＬ１１…のそれぞれに対応して設けられる。これらのイコライズ回路ＥＱの構成は、図３８で説明したとおりである。
【０２３５】
ＢＬＥＱ（ｉ，ｊ），ＺＢＬＥＱ（ｉ，ｊ）におけるｉは、メモリセルブロックＭｉとの対応を表わし、ｊは、０（メモリセルブロックＭｉ−１と共有するセンスアンプ帯側）または１（メモリセルブロックＭｉ＋１と共有するセンスアンプ帯側）を表わす。
【０２３６】
イコライズ信号ＢＬＥＱを伝送するイコライズ配線ＢＬＥＱに対して、ＢＬＥＱドライバＤ１０および複数のローカルドライバＥＤｐｄを配置する。複数のローカルドライバＥＤｐｄは、イコライズ配線ＢＬＥＱに沿って分散配置される。図においては、イコライズ配線ＢＬＥＱ（１，１）およびＢＬＥＱ（２，０）のそれぞれに対して配置される、ＢＬＥＱドライバＤ１０およびローカルドライバＥＤｐｄ（ｋ）が一例として示されている。
【０２３７】
イコライズ信号を発生するＢＬＥＱ発生回路とローカルドライバＥＤｐｄとの関係を、図５０に示す。図５０に示されるＢＬＥＱ発生回路５００は、イコライズ信号ＢＬＥＱ（ｉ，ｊ）を発生する。ＢＬＥＱ発生回路５００におけるトランジスタＮ２のゲートおよびインバータＩＶ１は、ブロック選択信号ＢＳｉを受ける。トランジスタＰ１４のゲートは、レベルシフタ１１の出力する信号（トランジスタＰ３とＮ３との接続ノードの信号）を受け、トランジスタＮ１４のゲートは、ブロック選択信号ＢＳｉを受ける。
【０２３８】
トランジスタＰ１４とＮ１４との接続ノードｏｕｔ１からイコライズ信号ＢＬＥＱ（ｉ，ｊ）が出力される。ローカルドライバＥＤｐｄ（ｋ）のゲートが接続される駆動配線ＺＢＬＥＱ（ｉ，ｊ）には、ブロック選択信号ＢＳｉが供給される。
【０２３９】
たとえば、ブロック選択信号ＢＳｉがＨレベルになると、イコライズ信号ＢＬＥＱ（ｉ，ｊ）がＧＮＤレベルになり、ブロック選択信号ＢＳｉがＬレベルになると、イコライズ信号ＢＬＥＱ（ｉ，ｊ）がＶｐｐレベルになる。
【０２４０】
本発明の実施の形態９による動作タイミングを、図５１を用いて説明する。図において、ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）は、選択されるメモリセルブロックＭｉのビット線をイコライズ・プリチャージするためのイコライズ信号を、ＢＬＥＱ（ｋ，ｊ）は、非選択のメモリセルブロックのビット線をイコライズ・プリチャージするためのイコライズ信号をそれぞれ表わしている。スタンドバイ状態では、すべてのイコライズ信号は、Ｖｐｐレベルにある。
【０２４１】
入力される外部ロウアドレスに従って、メモリセルブロックＭｉが選択され、対応するブロック選択信号ＢＳｉがＨレベルになる（時刻ｔ１）。ＢＬＥＱドライバＤ１０およびローカルドライバＥＤｐｄにより、イコライズ信号ＢＬＥＱ（ｉ，０）およびＢＬＥＱ（ｉ，１）がＧＮＤレベルになる。その他のイコライズ信号については、Ｖｐｐレベルを保持する。
【０２４２】
そして、アクティブ期間の終了時に、すべてのイコライズ信号はスタンドバイ状態（Ｖｐｐレベル）に戻る（時刻ｔ２）。
【０２４３】
ところで、本発明の実施の形態９に示されるようにイコライズ回路ＥＱを選択ゲートとメモリセルアレイとの間に配置すると、選択ゲートを構成するトランジスタのソース−ドレイン間のチャネル抵抗がイコライズ回路ＥＱを構成するトランジスタとビット線との間に介在しない。したがって、高速にイコライズ動作を行なうことができる。
【０２４４】
また、イコライズ信号ＢＬＥＱの立下がりについては、分散駆動方式によって高速化される。
【０２４５】
これらにより、本発明の実施の形態による構成に基づくと、イコライズ回路ＥＱを選択ゲートとセンスアンプとの間に配置した場合よりもイコライズ動作が高速化され、高速なアクセスタイムが実現される。
【０２４６】
［実施の形態１０］
本発明の実施の形態１０では、本発明の実施の形態９のさらなる改良例を示す。本発明の実施の形態１０では、センスアンプを駆動するためのセンスアンプ活性化信号を伝送する配線についても分散駆動を行なう。
【０２４７】
図５２を参照して、イコライズ回路は、実施の形態９で説明したとおり、選択ゲートとメモリセルアレイとの間に配置される。イコライズ信号を伝送する配線には、ＢＬＥＱドライバＤ１０が配置されるとともに、ローカルドライバＥＤｐｄが分散配置される。一例として、ローカルドライバＥＤｐｄ（ｋ）が記載されている。
【０２４８】
センスアンプ帯ＳＢｉのセンスアンプは、センスアンプ活性化信号ＳＡＮ（ｉ）およびＳＡＰ（ｉ）により動作する。センスアンプ活性化信号ＳＡＮ（ｉ），ＳＡＰ（ｉ）のｉは、センスアンプ帯との対応を表わしている。
【０２４９】
センスアンプ帯ＳＢ２に含まれるセンスアンプは、センスアンプ活性化信号ＳＡＮ（２），ＳＡＰ（２）によりメモリセルブロックＭ１またはＭ２のビット線対の電位差を差動増幅する。センスアンプ帯ＳＢ３に含まれるセンスアンプは、センスアンプ活性化信号ＳＡＮ（３），ＳＡＰ（３）によりメモリセルブロックＭ２またはＭ３のビット線対の電位差を差動増幅する。
【０２５０】
センスアンプＳＡの構成を、図５３に示す。図５３では、一例として、センスアンプ活性化信号ＳＡＮ（ｉ），ＳＡＰ（ｉ）を受けるセンスアンプＳＡが記載されている。センスアンプは、ビット線対ＢＬ，／ＢＬのうち高電位側のビット線をセンスアンプ活性化信号ＳＡＰ（ｉ）の電位レベルに設定するためのＰＭＯＳトランジスタＴ１０およびＴ１１、ならびにビット線対のうち低電位側のビット線をセンスアンプ活性化信号ＳＡＮ（ｉ）の電位レベルに設定するためのＮＭＯＳトランジスタＴ１２およびＴ１３を含む。
【０２５１】
トランジスタＴ１２とＴ１３との接続ノードは、配線ＳＡＮ（ｉ）と接続され、トランジスタＴ１０とＴ１１との接続ノードは、配線ＳＡＰ（ｉ）と接続される。
【０２５２】
図５２を参照して、センスアンプ活性化信号ＳＡＮを伝送する配線ＳＡＮに対して、ドライバＤ２０ａおよびローカルドライバＮＤｐｄを配置する。ローカルドライバＮＤｐｄは、分散配置する。
【０２５３】
センスアンプ活性化信号ＳＡＰを伝送する配線ＳＡＰに対して、ドライバＤ２０ｂおよびローカルドライバＰＤｐｄを配置する。ローカルドライバＰＤｐｄは、分散配置する。
【０２５４】
ドライバＤ２０ａは、信号ＺＳＡＮを受けてこれと逆相のセンスアンプ活性化信号ＳＡＮを出力する。ローカルドライバＮＤｐｄは、配線ＳＡＮと接地電圧を受けるノードとの間に接続され、ゲートに駆動配線ＺＳＡＮから信号ＺＳＡＮを受けるＮＭＯＳトランジスタで構成される。図においては、配線ＳＡＮ（２）に接続され、駆動配線ＺＳＡＮ（２）から駆動信号を受けるローカルドライバＮＤｐｄ（ｋ）と、ドライバＤ２０ａとが代表的に記載されている。
【０２５５】
ドライバＤ２０ｂは、信号ＺＳＡＰを受けてこれと逆相のセンスアンプ活性化信号ＳＡＰを出力する。ローカルドライバＰＤｐｄは、配線ＳＡＰと電源電圧を受けるノードとの間に接続され、ゲートに駆動配線ＺＳＡＰから信号ＺＳＡＰを受けるＰＭＯＳトランジスタで構成される。図においては、配線ＳＡＰ（２）に接続され、駆動配線ＺＳＡＰ（２）から駆動信号を受けるローカルドライバＰＤｐｄ（ｋ）と、ドライバＤ２０ｂとが代表的に記載されている。
【０２５６】
メモリセルブロックのワード線は、階層構造になっている。１本のメインワード線ＭＷＬは、複数本（具体的には４本）のサブワード線ＳＷＬに対応している（Divided−WL構成）。
【０２５７】
サブワードドライバ帯ＳＷＢに含まれるサブワードドライバＳＷＤは、トランジスタＴ１、Ｔ２およびＴ３で構成され、メインワード線ＭＷＬおよびサブワード信号ＳＤに応じて、１本のサブワード線を駆動する。サブワード信号ＳＤは、ロウアドレスをデコードすることにより生成される。
【０２５８】
サブワードドライバ帯ＳＷＢにより、メモリセルブロックは複数のサブメモリブロックに分割される。１のサブワードドライバ帯ＳＷＢは、両側に位置するサブメモリブロックに含まれるサブワード線を選択する。なお、階層ワード線構成は一例であって、本発明の趣旨はこれに限定されない。
【０２５９】
ドライバＤ２０ａ，Ｄ２０ｂは、コラム方向に配置されるサブワードドライバ帯ＳＷＢとロウ方向に配置されるセンスアンプ帯との交差点（クロスポイント）内に配置する（図３参照）。
【０２６０】
ローカルドライバＮＤｐｄ，ＰＤｐｄ，ＥＤｐｄは、サブワードドライバ帯ＳＷＢまたはサブワードドライバ帯間に配置する。
【０２６１】
センスアンプ活性化信号を発生するセンス信号発生回路とメインワード線を駆動する信号を発生する信号発生回路とは、図５４に示される構成を有する。図５４には、一例として、センスアンプ活性化信号ＳＡＮ（ｉ），ＳＡＰ（ｉ）を発生するセンス信号発生回路８００、および１本のメインワード線を駆動する信号発生回路８１０が代表的に記載されている。
【０２６２】
センス信号発生回路８００は、行選択動作時に発生するセンスアンプ駆動タイミング信号φｓとｉ番目のセンスアンプ帯を活性化するためのセンスアンプ帯活性化信号φＳＡｉとを受けるＮＡＮＤ回路８０、インバータＩＶ８０〜ＩＶ８２、およびドライバＤ２０ａおよびＤ２０ｂを含む。
【０２６３】
インバータＩＶ８０は、ＮＡＮＤ回路８０の出力を反転して信号ＺＳＡＮ（ｉ）を出力する。ドライバＤ２０ａは、信号ＺＳＡＮ（ｉ）を受けて、センスアンプ活性化信号ＳＡＮ（ｉ）を出力する。インバータＩＶ８０の出力は、駆動配線ＺＳＡＮ（ｉ）に供給される。
【０２６４】
インバータＩＶ８１およびＩＶ８２は、ＮＡＮＤ回路８０の出力ノードに直列に接続される。インバータＩＶ８２は、信号ＺＳＡＰ（ｉ）を出力する。ドライバＤ２０ｂは、信号ＺＳＡＰ（ｉ）を受けて、センスアンプ活性化信号ＳＡＰ（ｉ）を出力する。インバータＩＶ８２の出力は、駆動配線ＺＳＡＰ（ｉ）に供給される。
【０２６５】
信号発生回路８１０は、アドレス信号Ｘｉ，Ｘｊ，Ｘｋを受けるロウデコーダ（ＡＮＤ回路）８２、レベルシフタ１１、およびドライバＤ３０を含む。ロウデコーダ８２は、内部電源電圧Ｖｃｃを動作電源とし、ドライバＤ３０は、昇圧電源電圧Ｖｐｐを動作電源とする。
【０２６６】
レベルシフタ１１は、トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３およびインバータＩＶ１で構成され、インバータＩＶ１およびトランジスタＮ２のゲートはロウデコーダ８２の出力を受ける。ドライバＤ３０はメインワード線ＭＷＬと接続され、トランジスタＰ３とＮ３と接続ノードの信号を反転してメインワード線ＭＷＬに出力する。
【０２６７】
入力される３つのアドレス信号Ｘｉ，Ｘｊ，Ｘｋのうちの少なくとも１つがＬレベルであれば、メインワード線ＭＷＬはＨレベル（昇圧電源電圧Ｖｐｐレベル）になる。入力される３つの信号Ｘｉ，Ｘｊ，ＸｋがすべてＨレベルであれば、メインワード線ＭＷＬはＬレベルになる。
【０２６８】
サブワード信号を発生するＳＤ信号発生回路８２０は、図５５に示される構成を有する。図５５には、一例として、ロウアドレスＲＡ０，ＲＡ１に応じてサブワード信号ＳＤ１〜ＳＤ４および／ＳＤ１〜／ＳＤ４を発生するＳＤ信号発生回路８２０の一例が代表的に記載されている。
【０２６９】
図５５を参照して、ＳＤ信号発生回路８２０は、論理回路８４ａ〜８４ｄ、ならびに論理回路８４ａ〜８４ｄのそれぞれに対応して設けられ、インバータＩＶ８４、レベルシフタ１１、ＰＭＯＳトランジスタＰ２４およびＮＭＯＳトランジスタＮ２４を有する信号発生回路８５ａ〜８５ｄを含む。信号発生回路８５ａ〜８５ｄは同一構成を有する。
【０２７０】
論理回路８４ａ〜８４ｄは、ロウアドレスＲＡ０およびＲＡ１を受けて、デコード信号Ｘ１〜Ｘ４を出力する。論理回路（ＮＯＲ回路）８４ａは、ロウアドレスＲＡ０およびＲＡ１の反転信号の論理積（デコード信号Ｘ１）を出力し、論理回路８４ｂは、ロウアドレスＲＡ０の反転信号とロウアドレスＲＡ１との論理積（デコード信号Ｘ２）を出力する。論理回路８４ｃは、ロウアドレスＲＡ０とロウアドレスＲＡ１の反転信号との論理積（デコード信号Ｘ３）を出力し、論理回路（ＡＮＤ回路）８４ｄは、ロウアドレスＲＡ０およびＲＡ１との論理積（デコード信号Ｘ４）を出力する。論理回路８４ａ〜８４ｄにはさらに、ロウアドレスストローブ信号ＲＡＳが入力される。
【０２７１】
信号発生回路８５ａ〜８５ｄのそれぞに含まれるインバータＩＶ８４は、対応する論理回路８４ａ〜８４ｄの出力を反転して、サブワード信号／ＳＤ１〜／ＳＤ４を出力する。信号発生回路８５ａ〜８５ｄに含まれるレベルシフタ１１に関しては、インバータＩＶ１、トランジスタＮ２のゲートおよびトランジスタＮ２４のゲートは、対応するインバータＩＶ８４の出力を受ける。
【０２７２】
トランジスタＰ２４およびＮ２４は、昇圧電源電圧Ｖｐｐを受けるノードと接地電位を受けるノードとの間に接続される。トランジスタＰ２４のゲートは、対応するレベルシフタ１１のトランジスタＰ３とＮ３との接続ノードの信号を受ける。信号発生回路８５ａ〜８５ｄのそれぞにおけるトランジスタＰ２４とＮ２４との接続ノードｏｕｔ２から、サブワード信号ＳＤ１〜ＳＤ４が出力される。
【０２７３】
図５６に示されるように、１組のサブワード信号ＳＤ１および／ＳＤ１（ＳＤ１および／ＳＤ１，ＳＤ２および／ＳＤ２，ＳＤ３および／ＳＤ３，またはＳＤ４および／ＳＤ４）とメインワード線ＭＷＬｋとにより、１本のサブワード線ＳＷＬｊが駆動される。
【０２７４】
本発明の実施の形態１０による動作タイミングを、図５７を用いて説明する。図において、ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）は、選択されるメモリセルブロックＭｉに対応するイコライズ信号を、ＢＬＥＱ（ｋ，ｊ）は、非選択のメモリセルブロックに対応するイコライズ信号をそれぞれ表わしている。さらに、ＳＷＬは、選択されるサブワード線を、ＳＡＮは、活性化するセンスアンプに供給されるセンスアンプ活性化信号をそれぞれ表わしている。なお、センスアンプ活性化信号ＳＡＮは、内部電源電圧Ｖｃｃの１／２のレベルである１／２ＶｃｃとＧＮＤレベルとの２つの状態をとる。
【０２７５】
また、ロウアドレスストローブ信号ＲＡＳは、アクティブ期間でＨレベル、スタンバイ期間でＬレベルになる。
【０２７６】
スタンドバイ状態では、イコライズ信号はＶｐｐレベルにある。また、サブワード線ＳＷＬはＧＮＤレベルにある。さらに、センスアンプ活性化信号ＳＡＮは、１／２Ｖｃｃレベルにある。
【０２７７】
入力される外部ロウアドレスに従って、メモリセルブロックＭｉの行が選択される。選択メモリセルブロックＭｉに対応するイコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）がローカルドライバＥＤｐｄにより急速にＧＮＤレベルになる。
【０２７８】
非選択のメモリセルブロックに対応するイコライズ信号ＢＬＥＱ（ｋ，ｊ）については、Ｖｐｐレベルを維持する。
【０２７９】
メモリセルブロックＭｉとセンスアンプ帯とが選択的に結合されるように、ゲート制御信号が駆動される。
【０２８０】
その後、サブワード線ＳＷＬの電位がＶｐｐレベルに立上がる。メモリセルの蓄積電荷がビット線上に読み出される。そして、センスアンプ活性化信号ＳＡＮが、Ｖｃｃ／２レベルからＧＮＤレベルに下がる。センスアンプが活性化される。
【０２８１】
アクティブ期間が終了すると、選択状態のサブワード線ＳＷＬが非選択状態（ＧＮＤレベル）になる。そして、センスアンプ活性化信号ＳＡＮは、１／２Ｖｃｃレベルに戻り、センスアンプが非活性化する。ＢＬＥＱドライバＤ１０によりイコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）がＶｐｐレベルに立上がり（スタンバイ状態に戻り）、すべてのゲート制御信号がスタンバイ状態になる。
【０２８２】
イコライズ信号の立下げ動作、およびセンスアンプ活性化信号の立下げ動作、およびサブワード線の電位の立上げ動作は、メモリセルブロックとセンスアンプ帯とを結合するアクティブ期間の先頭で行われる。このため、これらの動作を高速化することでアクセスタイムが短縮される。そこで、本発明の実施の形態１０では、ドライバＤ１０およびローカルドライバＥＤｐｄによりイコライズ信号を急速に立下げるとともに、ドライバＤ２０ａ，Ｄ２０ｂおよびローカルドライバＮＤｐｄ，ＰＤｐｄによりセンスアンプ活性化信号を急速に駆動する。
【０２８３】
このような構成および動作により、以下に示す特有の効果が発生する。第１に、イコライズ信号ＢＬＥＱを駆動するトランジスタがイコライズ配線ＢＬＥＱの端部にのみ存在し、センスアンプ活性化信号を駆動するトランジスタ（センスアンプ駆動トランジスタ）が同様に当該信号を伝送する配線の端部にのみある場合、ここに面積制約が生じてチップ面積を増大させるという問題がある。
【０２８４】
特に、イコライズ回路ＥＱがセンスアンプに対応して設けられ、選択ゲートとセンスアンプとの間に配置されている場合、イコライズ回路ＥＱのトランジスタとセンスアンプのトランジスタとが近い位置に配置される。したがって、これらが存在する領域から上述したイコライズ信号を伝送する配線およびセンスアンプ活性信号を伝送する配線の端部に至るまでの間、特に上記問題が顕著になる。
【０２８５】
これに対して、本発明の実施の形態１０に従いイコライズ回路ＥＱを選択ゲートとメモリセルアレイとの間に配置し、かつセンスアンプ駆動トランジスタを分散配置することにより、上記問題が解決される。
【０２８６】
この場合、イコライズ回路ＥＱとビット線との間には、選択ゲートを構成するトランジスタのソース−ドレイン間のチャネル抵抗が介在しない。したがって、リセット動作時でのビット線のイコライズ動作開始時において、イコライズ動作を高速化することができる。センスアンプ駆動トランジスタのリセットも、分散配置されるドライバにより高速化される。したがって、これらの組合わせでリセット動作の高速化が図れる。
【０２８７】
第２に、アクティブサイクル開始時にイコライズ信号ＢＬＥＱの立下がりを分散駆動方式で高速化することは、これに従って行われるセンスアンプの駆動・活性化動作を分散駆動方式で高速することと合わせて、アクセスタイムの高速化効果を増大させる。
【０２８８】
第３に、アクティブサイクル開始時にイコライズ信号ＢＬＥＱの立下がりを分散駆動方式で高速化することは、これに従って行われるワード線の選択・立上げ動作を階層ワード線構成で高速することと合わせて、アクセスタイムの高速化効果を増大させる。
【０２８９】
上記第１、第２、第３の複数の組合せよりも効果があることは言うまでもない。特に、第１、２および３を組合わせることにより、上記メモリセルアレイの動作について、イコライズ信号を立下げ、ワード線を選択し、そしてセンスアンプを活性化するアクティブ期間の動作、およびワード線を非選択にして、センスアンプを非活性化して、そしてイコライズ信号を立上げるリセット期間の動作のすべてを高速化することができ、アクセスタイムの高速化に大きく寄与することになる。
【０２９０】
［実施の形態１１］
本発明の実施の形態１１では、イコライズ信号ＢＬＥＱを３値制御し、イコライズ回路ＥＱは、ビット線対ごとに設け、選択ゲートとメモリセルアレイとの間に配置する。
【０２９１】
図５８を参照して、イコライズ配線ＢＬＥＱに接続されるＢＬＥＱ発生回路９００ａ，９００ｂ，…は、イコライズ信号を発生する回路であって、特にイコライズ信号ＢＬＥＱの立上げ時には、イコライズ信号をＧＮＤレベルから、Ｖｃｃレベルに、そしてＶｐｐレベルに戻すような３値制御を行なう。このようにすると、アクティブサイクル終了時におけるイコライズ信号ＢＬＥＱの立上げ動作において、イコライズ回路の配置による効果と合わせて昇圧電源電圧Ｖｐｐを発生する系での低消費電力化が図られる。
【０２９２】
なお、上述したローカルドライバＥＤｐｄを分散配置すれば、イコライズ信号の立ち下げが高速化される。
【０２９３】
イコライズ信号をＧＮＤレベル、Ｖｃｃレベル、Ｖｐｐレベルで遷移させるＢＬＥＱ発生回路の一例について、図５９を用いて説明する。図５９を参照して、ＢＬＥＱ発生回路９００は、イコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）を発生する。
【０２９４】
ＢＬＥＱ発生回路９００は、インバータＩＶ１１〜ＩＶ１４およびＮＡＮＤ回路３２で構成されるパルス発生回路３０、インバータＩＶ１５〜ＩＶ１９およびＮＡＮＤ回路３３で構成されるパルス発生回路３１、レベルシフタ１１、ならびにトランジスタＰ１４、Ｎ１４およびＰ１６を含む。
【０２９５】
レベルシフタ１１に含まれるトランジスタＮ２のゲートおよびインバータＩＶ１は、パルス発生回路３１の出力を受ける。トランジスタＰ１４およびＮ１４は、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に接続され、トランジスタＰ１４のゲートは、レベルシフタ１１の出力を受け、トランジスタＮ１４のゲートは、パルス発生回路３１の出力を受ける。パルス発生回路３０，３１はブロック選択信号ＢＳｉを受ける。
【０２９６】
ＢＬＥＱ発生回路９００において、トランジスタＰ１４およびＮ１４の接続ノードｏｕｔ１から、イコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）が出力される。
【０２９７】
トランジスタＰ１６は、内部電源電圧Ｖｃｃと、ノードｏｕｔ１との間に接続され、ゲートにパルス発生回路３０の出力を受ける。
【０２９８】
ＢＬＥＱ発生回路９００によると、イコライズ信号は、図６０に示されるように変化する。図において、ＢＬＥＱ（ｉ，０）およびＢＬＥＱ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するイコライズ信号を、ＢＬＩ（ｋ，ｊ）は、非選択のメモリセルブロックＭｉに対応するイコライズ信号をそれぞれ表わしている。スタンドバイ状態では、すべてのイコライズ信号はＶｐｐレベルである。
【０２９９】
メモリセルブロックＭｉが選択されると（時刻ｔ１）、ブロック選択信号ＢＳｉがＨレベルになる。イコライズ信号ＢＬＥＱ（ｉ，０）、ＢＬＥＱ（ｉ，１）がＧＮＤレベルになる。
【０３００】
アクティブ期間が終了し、ブロック選択信号ＢＳｉがＬレベルになる（時刻ｔ２）。トランジスタＰ１６がオンし、イコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）がＶｃｃレベルになり、さらにトランジスタＰ１４がオンすることにより、Ｖｐｐレベルにプルアップされる（時刻ｔ３）。
【０３０１】
ＧＮＤレベルからＶｃｃレベルへの立上がり時には、昇圧電源電圧Ｖｐｐを消費しないため、一度にＧＮＤレベルからＶｐｐレベルに立上げる場合に比べて、昇圧電源電圧Ｖｐｐを発生する系での消費電流を低減化することができる。また、Ｖｐｐ発生回路における負荷を減らすことができ、Ｖｐｐ発生回路の面積削減効果が得られる。さらに、３値制御方式の場合イコライズ信号ＢＬＥＱの立上げに若干時間がかかるが、ビット線対ごとにイコライズ回路を設けることにより当該問題が解消され、支障のないリセット時間を実現することが可能になる。
【０３０２】
なお、イコライズ信号ＢＬＥＱをＧＮＤレベルからＶｐｐレベルに上げる際、中間レベルとしてＶｃｃレベルを用いたが、これに限定されず外部電源電圧ＥｘｔＶｃｃレベルであってもよい。
【０３０３】
［実施の形態１２］
本発明の実施の形態１２では、イコライズ回路を選択ゲートとメモリセルアレイとの間に配置するとともに、ゲート制御信号ＢＬＩを分散駆動する。
【０３０４】
図６１を参照して、イコライズ回路は、実施の形態９で説明したとおり、選択ゲートとメモリセルアレイとの間に配置される。イコライズ信号を伝送する配線には、ＢＬＥＱドライバＤ１０が配置されるとともに、ローカルドライバＥＤｐｄが分散配置される。一例として、ローカルドライバＥＤｐｄ（ｋ）が記載されている。
【０３０５】
さらに、ゲート制御信号を伝送するＢＬＩ配線には、ＢＬＩドライバＤ０が配置されるとともに、ローカルドライバＤＰｄが分散配置される。一例として、ローカルドライバＤｐｄ（ｋ）が記載されている。
【０３０６】
ローカルドライバＥＤｐｄ，Ｄｐｄは、サブワードドライバ帯ＳＷＢまたはサブワードドライバ帯間に配置する。
【０３０７】
本発明の実施の形態１２による動作タイミングを、図６２を用いて説明する。図において、ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）は、選択されるメモリセルブロックＭｉに対応するイコライズ信号を、ＢＬＥＱ（ｋ，ｊ）は、非選択のメモリセルブロックに対応するイコライズ信号をそれぞれ表わしている。スタンドバイ状態では、すべてのイコライズ信号はＶｐｐレベルである。
【０３０８】
さらに、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０３０９】
アクティブサイクル開始時には、ゲート制御信号ＢＬＩ（ｉ＋１，０），ＢＬＩ（ｉ−１，１）は分散配置されるローカルドライバＤｐｄにより高速にＧＮＤレベルになる。イコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）は、ＧＮＤレベルになる。
【０３１０】
アクティブサイクル終了時には、ゲート制御信号ＢＬＩ（ｉ，０），ＢＬＩ（ｉ，１）、イコライズ信号ＢＬＥＱ（ｉ，０），ＢＬＥＱ（ｉ，１）は、スタンバイ状態に戻る。
【０３１１】
なお、ゲート制御信号ＢＬＩの中間レベルとしてＶｃｃレベルを用いたが、これに限定されず外部電源電圧ＥｘｔＶｃｃレベルであってもよい。
【０３１２】
アクティブサイクル開始時のゲート制御信号ＢＬＩの立下げは、分散駆動方式により高速化する。これにより高速アクセスが実現される。
【０３１３】
一方、アクティブサイクル終了時のゲート制御信号ＢＬＩの立上げについては分散駆動を行なわないが、選択ゲートとメモリセルアレイとの間にイコライズ回路を配置することにより得られる効果により、動作スピードに支障をきたすことはない。ゲート制御信号の立上げ動作と関係なくイコライズ動作を行なえるため、支障のないリセット時間が実現される。また、立上げ用の分散駆動トランジスタを配置しない分だけ面積が縮小される。
【０３１４】
［実施の形態１３］
本発明の実施の形態１３では、イコライズ回路を選択ゲートとメモリセルアレイとの間に配置するとともに、ゲート制御信号ＢＬＩを３値制御する。
【０３１５】
図６３を参照して、イコライズ回路は、実施の形態９で説明したとおり、選択ゲートとメモリセルアレイとの間に配置される。
【０３１６】
ここでのＢＬＩ配線に接続されるＢＬＩ発生回路１０００ａ，１０００ｂ，…はそれぞれ、ゲート制御信号ＢＬＩを立上がる際にＧＮＤレベルからＶｃｃレベルへ、さらにＶｐｐレベルに変化するように駆動する。
【０３１７】
ＢＬＩ発生回路１０００ａ，…の具体的構成は、たとえば、本発明の実施の形態３で説明したＢＬＩ発生回路３００，３０５，３１０，３１５等が挙げられる。
【０３１８】
本発明の実施の形態１３による動作タイミングを、図６４を用いて説明する。図において、ＢＬＩ（ｉ，０）およびＢＬＩ（ｉ，１）は、選択されるメモリセルブロックＭｉに対するゲート制御信号を、ＢＬＩ（ｉ＋１，０）およびＢＬＩ（ｉ−１，１）は、メモリセルブロックＭｉと結合されるセンスアンプ帯とメモリセルブロックＭｉ＋１、Ｍｉ−１との結合を制御するゲート制御信号をそれぞれ表わしている。スタンドバイ状態では、すべてのゲート制御信号はＶｐｐレベルである。
【０３１９】
アクティブサイクル開始時（時刻ｔ１）には、ゲート制御信号ＢＬＩ（ｉ＋１，０），ＢＬＩ（ｉ−１，１）はＶｐｐレベルからＧＮＤレベルに立ち下げる。ローカルドライバＤｐｄを分散配置するとより高速にＬレベルへの立ち下げが可能になる。これにより高速アクセスが実現される。
【０３２０】
アクティブサイクル終了時（時刻ｔ２）には、ゲート制御信号ＢＬＩ（ｉ＋１，０），ＢＬＩ（ｉ−１，１）はＧＮＤレベルからＶｃｃレベルになり、さらにＶｃｃレベルからＶｐｐレベルになる（時刻ｔ３）。
【０３２１】
ＧＮＤレベルからＶｃｃレベルへの立上がり時には、昇圧電源電圧Ｖｐｐを消費しないため、一度にＧＮＤレベルからＶｐｐレベルに立上げる場合に比べて、昇圧電源電圧Ｖｐｐを発生する系での消費電流を低減化することができる。また、Ｖｐｐ発生回路における負荷を減らすことができ、Ｖｐｐ発生回路の面積削減効果が得られる。さらに、３値制御方式の場合イコライズ信号ＢＬＥＱの立上げに若干時間がかかるが、ビット線対ごとにイコライズ回路を設けることにより当該問題が解消され、支障のないリセット時間を実現することが可能になる。
【０３２２】
［実施の形態１４］
本発明の実施の形態１４では、ＧＮＤレベルとＶｐｐレベルとに切替える振幅Ｖｐｐを有する信号に対する３値制御を示す。一例として、サブワード信号ＳＤを３値駆動する。
【０３２３】
なお、メインワード線と１組のサブワード信号とにより１本のサブワード線を駆動するサブワードドライバについては上述したとおりである。１本のメインワード線が４本のサブワード線に分割されており、サブワード信号ＳＤ１，／ＳＤ１、ＳＤ２，／ＳＤ２、ＳＤ３，／ＳＤ３、またはＳＤ４，／ＳＤ４により１本のサブワード線が選択される。メインワード線とサブワード線とは直交方向に配線される。
【０３２４】
サブワード線に対する２値制御について、図６５を用いて説明する。図において、ＭＷＬｊは、選択されるメインワード線を、ＭＷＬｈは、非選択のメインワード線を、ＳＷＬｉは、選択されるサブワード線を、ＳＷＬｋは、非選択のサブワード線をそれぞれ表わしている。スタンバイ状態では、メインワード線はすべてＶｐｐレベルであり、サブワード線はすべてＧＮＤレベルにある。
【０３２５】
メインワード線ＭＷＬｊがＬレベルになり（ＶｐｐレベルからＧＮＤレベル）、かつサブワード信号ＳＤｉ（ｉ＝１，２，３，または４）がＨレベル（Ｖｐｐレベル）、対応するサブワード信号／ＳＤｉがＬレベル（ＧＮＤレベル）になると、１本のサブワード線ＳＷＬｉがＶｐｐレベルになる。これにより、１本のワード線が選択されることになる。なお、非選択のサブワード線ＳＷＬｋについてはＧＮＤレベルを保持する。
【０３２６】
これに対し、本発明の実施の形態１４では、サブワード信号を３値制御する。３値制御を行なうＳＤ信号発生回路１１００を、図６６に示す。図６６には、一例として、ロウアドレスＲＡ０，ＲＡ１に応じてサブワード信号ＳＤ１〜ＳＤ４および／ＳＤ１〜／ＳＤ４を発生するＳＤ信号発生回路１１００の一例が代表的に記載されている。
【０３２７】
図６６を参照して、ＳＤ信号発生回路１１００は、論理回路８４ａ〜８４ｄ、ならびに論理回路８４ａ〜８４ｄのそれぞれに対応して設けられ、インバータＩＶ８４、レベルシフタ１１、ＮＭＯＳトランジスタＮ２４およびＰＭＯＳトランジスタＰ２４，Ｐ２６を有する信号発生回路９２ａ〜９２ｄを含む。信号発生回路９２ａ〜９２ｄは同一構成を有する。
【０３２８】
論理回路８４ａ〜８４ｄ、インバータＩＶ８４、レベルシフタ１１、トランジスタＰ２４、およびトランジスタＮ２４の関係は、ＳＤ信号発生回路８２０と同じである。
【０３２９】
ＳＤ信号発生回路１１００ではさらに、トランジスタＰ２４とトランジスタＮ２４との接続ノードｏｕｔ２と、内部電源電圧Ｖｃｃとの間にトランジスタＰ２６が接続される。トランジスタＰ２６のゲートは、信号ＳＤｍａｓｔｅｒを受ける。信号ＳＤｍａｓｔｅｒは、ロウアドレスストローブ信号ＲＡＳに従って電位が変化する信号である。
【０３３０】
接続ノードｏｕｔ２から、サブワード信号ＳＤ１〜ＳＤ４が出力され、インバータＩＶ８４から、サブワード信号／ＳＤ１〜／ＳＤ４が出力される。
【０３３１】
本発明の実施の形態１４による動作タイミングを、図６７を用いて説明する。図において、ＭＷＬｊは、選択されるメインワード線を、ＭＷＬｈは、非選択のメインワード線を、ＳＷＬｉは、選択されるサブワード線を、ＳＷＬｋは、非選択のサブワード線をそれぞれ表わしている。スタンバイ状態では、メインワード線はすべてＶｐｐレベルであり、サブワード線はすべてＧＮＤレベルにある。
【０３３２】
ロウアドレスストローブ信号ＲＡＳは、アクティブ期間でＨレベル、スタンバイ期間でＬレベルになる。
【０３３３】
スタンバイ状態では、信号ＳＤｍａｓｔｅｒは、ＧＮＤレベルにあり、サブワード信号ＳＤ１〜ＳＤ４，／ＳＤ１〜／ＳＤ４はすべてＶｃｃレベルにある。
【０３３４】
アクティブサイクル開始時に、ロウアドレスストローブ信号ＲＡＳがＨレベルになり、続いて信号ＳＤｍａｓｔｅｒがＶｃｃレベルになる。メインワード線ＭＷＬｊがＬレベルになる（ＶｐｐレベルからＧＮＤレベル）。選択されたサブワード信号ＳＤｉ（ｉ＝１，２，３，または４）がＶｐｐレベルになり、対応するサブワード信号／ＳＤｉがＧＮＤレベルになる。これ以外のサブワード信号ＳＤｊ（ｊ≠ｉ）はＧＮＤレベル、対応するサブワード信号／ＳＤｊはＶｃｃレベルである。
【０３３５】
アクティブサイクルが終了すると、ロウアドレスストローブ信号ＲＡＳがＬレベルになり、続いて信号ＳＤｍａｓｔｅｒがＧＮＤレベルになる。
【０３３６】
このような構成および動作により、以下に示す特有の効果が発生する。第１に、本発明の実施の形態１４に係るサブワード信号の３値制御方式によれば２値制御方式に比べて、昇圧電源電圧Ｖｐｐを発生する系での消費電流を低減化することができる。また、Ｖｐｐ発生回路における負荷を減らすことができ、Ｖｐｐ発生回路の面積削減効果が得られる。
【０３３７】
第２に２値制御方式であれば、サブワードドライバのトランジスタＴ１は、スタンバイ状態ではゲートにＶｐｐレベルの電位が与えられることになる。これに対して、本発明の実施の形態１４に係るサブワード信号の３値制御方式によればスタンバイ状態では、当該ゲートはＶｃｃレベルの電位が与えられる。したがって、トランジスタＴ１のゲート酸化膜の信頼性が向上する。
【０３３８】
第３に、ワード線を駆動するトランジスタＴ３に関しては、ワード線をプルアップし始めた時点でのチャネルホットキャリア信頼性が大幅に向上する。
【０３３９】
なお、３値制御の場合プルアップ側のみでなくプルダウン側についても上記第２、第３の効果が得られる。
【０３４０】
また、上記した３値制御方式はサブワード信号ＳＤのみならずＶｐｐ振幅で変化させる信号、たとえば、ゲート制御信号ＢＬＩ，イコライズ信号ＢＬＥＱ，センスアンプを構成するドライバを駆動する信号ＳＡＮ，ＳＡＰ等についても適用可能であり、第１〜第３の効果が得られる。
【０３４１】
なお今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０３４２】
１  レジスタ、２  アドレスバッファ、３  電源電圧発生回路、４  プリデコーダ、６  アレイ部、７  コラム系制御回路、８  データ入出力バッファ、１１  レベルシフタ、３０，３１  パルス発生回路、４０，５０Ａ，５０Ｂ  信号発生回路、１００Ａ，１００Ｂ，２００Ａ，２００Ｂ，２０２Ａ，２０２Ｂ，２０４Ａ，２０４Ｂ，３０５Ａ，３０５Ｂ，３１０Ａ，３１０Ｂ，３１５Ａ，３１５Ｂ，３２０Ａ，３２０Ｂ  ＢＬＩ発生回路、５００，６００Ａ，６００Ｂ，９００  ＢＬＥＱ発生回路、Ｄ０  ＢＬＩドライバ、Ｄ１０  ＢＬＥＱドライバ、Ｄ２０ａ，Ｄ２０ｂ  ドライバ、Ｄｐｄ，ＢＤｐｄ，ＥＤｐｄ，ＮＤｐｄ，ＰＤｐｄ，Ｄ１，Ｄ２，Ｄ３  ローカルドライバ、Ｍ１〜Ｍｎ  メモリセルブロック、ＳＢ１〜ＳＢｎ＋１  センスアンプ帯、ＳＷＤ  サブワードドライバ、８１０  信号発生回路、８２０，１１００  ＳＤ信号発生回路、１００００  半導体記憶装置。
【図１】
2010198732.tif 000003
【図２】
2010198732.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010198732.tif 000013
【図１２】
2010198732.tif 000014
【図１３】
2010198732.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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