【手続補正書】
【提出日】平成16年7月16日(2004.7.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ｐＭＯＳ領域の間に配置された素子分離領域と、
前記第１のｎＭＯＳ領域から前記第２のｎＭＯＳ領域へ延びる第1の方向に対して実質的に垂直な第2の方向に延在する第１及び第２のビット線と、
前記第1の方向に延在するワード線と、
を有するＳＲＡＭセルを備えた半導体装置であって、
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタはデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートは前記ワード線に接続されたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、前記第１のｐＭＯＳトランジスタのゲートと前記第１のｎＭＯＳトランジスタのゲートは互いに接続され、
前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、前記第２のｐＭＯＳトランジスタのゲートと前記第２のｎＭＯＳトランジスタのゲートは互いに接続され、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記第１のｎＭＯＳトランジスタのドレインの間に接続され、前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記第２のｎＭＯＳトランジスタのドレインの間に接続され、
前記第１のｐＭＯＳトランジスタのゲートは前記第２のｎＭＯＳトランジスタのドレインに接続され、前記第２のｐＭＯＳトランジスタのゲートは前記第１のｎＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第２の方向に延在し、
前記電源電位供給線は前記第１のビット線と前記第２のビット線の間に配置され、
前記基準電位供給線は前記第１及び第２のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。
【請求項４】
請求項１乃至３記載の半導体装置であって、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは第２のポリシリコン配線により構成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４記載の半導体装置であって、
前記第１及び第４のｎＭＯＳトランジスタ、並びに前記第１のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第１端側の領域に配置され、
前記第３及び第２のｎＭＯＳトランジスタ、並びに前記第２のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第２端側の領域に配置されたことを特徴とする半導体装置。
【請求項６】
請求項１乃至５記載の半導体装置であって、
前記第１及び第３のｎＭＯＳトランジスタは半導体基板上の共通領域に、前記第２の方向に並べて配置され、
前記第２及び第４のｎＭＯＳトランジスタは前記半導体基板上の共通領域に、前記第２の方向に並べて配置されたことを特徴とする半導体装置。
【請求項７】
請求項1乃至６記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第１のｎＭＯＳ領域近傍の領域に配置され、前記第２のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第２のｎＭＯＳ領域近傍の領域に配置されたことを特徴とする半導体装置。
【請求項８】
請求項４乃至７記載の半導体装置であって、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。
【請求項９】
請求項1乃至８記載の半導体装置であって、
前記ＳＲＡＭセルの外形は矩形であることを特徴とする半導体装置。
【請求項１０】
請求項1乃至９記載の半導体装置であって、
前記ＳＲＡＭセルのパターンレイアウトは前記ＳＲＡＭセルの中心点に対して実質的に対称であることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置であって、
前記第１の方向は前記ＳＲＡＭセルの矩形の長辺に沿った方向であり、
前記第２の方向は前記ＳＲＡＭセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１記載の半導体装置が前記第１及び第２の方向に複数並べて配置されて構成されたキャッシュメモリを備えたことを特徴とするマイクロプロセッサ。
【請求項１３】
格子状に配置された複数のＳＲＡＭセルを有するメモリセルアレイと、
前記メモリセルアレイに接続され、前記メモリセルアレイに対してデータの書き込み及び読み出しの動作を行う周辺回路と
を備えた半導体装置であって、前記複数のＳＲＡＭセルの各々は、
第１及び第３のｎＭＯＳトランジスタを有する第１のｎＭＯＳ領域と、
第２及び第４のｎＭＯＳトランジスタを有する第２のｎＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記第２のｎＭＯＳ領域の間に配置され、第１及び第２のｐＭＯＳトランジスタを有するｐＭＯＳ領域と、
前記第１のｎＭＯＳ領域と前記ｐＭＯＳ領域の間、及び前記第２のｎＭＯＳ領域と前記ＰＭＯＳ領域の間に配置された素子分離領域と、
前記第１のｎＭＯＳ領域から前記第２のｎＭＯＳ領域へ延びる第１の方向に対して実質的に垂直な第２の方向に延在する第１及び第２のビット線と、
前記第１の方向に延在するワード線と、
を有し、更に
前記第１及び第２のｎＭＯＳトランジスタと前記第１及び第２のｐＭＯＳトランジスタはデータを格納するためのフリップフロップを構成し、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記フリップフロップの間を接続する第１のトランスファーゲートを構成し、
前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記フリップフロップの間を接続する第２のトランスファーゲートを構成し、
前記第３及び第４のｎＭＯＳトランジスタのゲートは前記ワード線に接続されたことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、前記第１のｐＭＯＳトランジスタのゲートと前記第１のｎＭＯＳトランジスタのゲートは互いに接続され、
前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、前記第２のｐＭＯＳトランジスタのゲートと前記第２のｎＭＯＳトランジスタのゲートは互いに接続され、
前記第３のｎＭＯＳトランジスタは前記第１のビット線と前記第１のｎＭＯＳトランジスタのドレインの間に接続され、前記第４のｎＭＯＳトランジスタは前記第２のビット線と前記第２のｎＭＯＳトランジスタのドレインの間に接続され、
前記第１のｐＭＯＳトランジスタのゲートは前記第２のｎＭＯＳトランジスタのドレインに接続され、前記第２のｐＭＯＳトランジスタのゲートは前記第１のｎＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第２の方向に延在し、
前記電源電位供給線は前記第１のビット線と前記第２のビット線の間に配置され、
前記基準電位供給線は前記第１及び第２のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。
【請求項１６】
請求項１３乃至１５記載の半導体装置であって、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートは第１のポリシリコン配線により構成され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートは第２のポリシリコン配線により構成されたことを特徴とする半導体装置。
【請求項１７】
請求項１３乃至１６記載の半導体装置であって、
前記第１及び第４のｎＭＯＳトランジスタ、並びに前記第１のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第１端側の領域に配置され、
前記第３及び第２のｎＭＯＳトランジスタ、並びに前記第２のｐＭＯＳトランジスタはそれぞれ、前記第１及び第２のｎＭＯＳ領域、並びに前記ｐＭＯＳ領域の、前記第２の方向の第２端側の領域に配置されたことを特徴とする半導体装置。
【請求項１８】
請求項１３乃至１７記載の半導体装置であって、
前記第１及び第３のｎＭＯＳトランジスタは半導体基板上の共通領域に、前記第２の方向に並べて配置され、
前記第２及び第４のｎＭＯＳトランジスタは前記半導体基板上の共通領域に、前記第２の方向に並べて配置されたことを特徴とする半導体装置。
【請求項１９】
請求項1３乃至１８記載の半導体装置であって、
前記第１のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第１のｎＭＯＳ領域近傍の領域に配置され、前記第２のｐＭＯＳトランジスタは前記ｐＭＯＳ領域の、前記第２のｎＭＯＳ領域近傍の領域に配置されたことを特徴とする半導体装置。
【請求項２０】
請求項1６乃至１９記載の半導体装置であって、
前記第１のポリシリコン配線は前記第２のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続され、
前記第２のポリシリコン配線は前記第１のｐＭＯＳトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。
【請求項２１】
請求項1３乃至２０記載の半導体装置であって、
前記ＳＲＡＭセルの外形は矩形であることを特徴とする半導体装置。
【請求項２２】
請求項1３乃至２１記載の半導体装置であって、
前記ＳＲＡＭセルのパターンレイアウトは前記ＳＲＡＭセルの中心点に対して実質的に対称であることを特徴とする半導体装置。
【請求項２３】
請求項２１記載の半導体装置であって、
前記第１の方向は前記ＳＲＡＭセルの矩形の長辺に沿った方向であり、
前記第２の方向は前記ＳＲＡＭセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。
【請求項２４】
請求項１３乃至２３記載の半導体装置であって、
前記複数のＳＲＡＭセルは第１形のＳＲＡＭセルと第２形のＳＲＡＭセルを有し、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルは前記第２の方向に交互に並べて配置され、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルのパターンレイアウトは、互いに隣接する前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルの境界線に対して実質的に対称であることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置であって、
前記第１形のＳＲＡＭセルと前記第２形のＳＲＡＭセルが前記第１の方向に交互に並べて配置され、
所定の前記第１形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートは対応するワード線に接続され、
前記所定の第１形のＳＲＡＭセルの前記第１の方向の第１端側に隣接する前記第２形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートは、前記所定の第１形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートにゲート配線を介して接続され、
前記所定の第１形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートは前記対応するワード線に接続され、
前記所定の第１形のＳＲＡＭセルの前記第１の方向の第２端側で隣接する前記第２形のＳＲＡＭセルの前記第３のｎＭＯＳトランジスタのゲートは、前記所定の第１形のＳＲＡＭセルの前記第４のｎＭＯＳトランジスタのゲートにゲート配線を介して接続されたことを特徴とする半導体装置。
【請求項２６】
請求項１３乃至２５記載の半導体装置であって、
前記第１の方向に延在し、前記第１及び第２のビット線のいずれか一方に接続されたデータバス線を更に備えたことを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置であって、
前記第２の方向に延在し、前記第１及び第２のビット線のいずれか一方と前記データバス線とを接続するデータ線を更に備えたことを特徴とする半導体装置。  
【請求項２８】
請求項１３乃至２７記載の半導体装置をキャッシュメモリとして備えたことを特徴とするマイクロプロセッサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及びマイクロプロセッサ