(57)【要約】【課題】水平転送時の回路動作帯域を抑え、消費電力を抑制する撮像素子及び撮像装置を提供する。【解決手段】カラムＡ／Ｄ回路１５０は、水平読み出しのために水平加算器１５３を有する。水平加算器１５３は、隣接する２列（垂直方向）のカラムＡ／Ｄ回路１５０の間に配設され、１ビット全加算器である加算器１１と、キャリービットをクロック信号に応じて出力するフリップフロップ１２と、タイミング制御部１４０からのＭＳＢ制御信号に応じてデータ記憶部１５２への接続を切り替えるセレクタ１３とを有する。加算器１１は、隣接する２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２のＬＳＢ側から１ビットずつデジタル画像信号を読み出して加算し、片方の列のＭＳＢ側のデータ記憶部１５２に記憶させる。【選択図】図２
2010057019.tif 000002
【特許請求の範囲】
【請求項１】
入射された光を光電変換し、生成された電荷をアナログ画像信号として出力する複数の画素が行列状に２次元配列された画素部と、
前記複数の画素に対して列毎に配線され、１列の画素に共通に接続された読み出し信号線と、
前記読み出し信号線に接続され、前記読み出し信号線を介して前記画素部から出力されたアナログ画像信号をＡ／Ｄ（アナログ／デジタル）変換して記憶するカラムＡ／Ｄ回路と、
前記カラムＡ／Ｄ回路に記憶された前記信号を転送する転送信号線と、
を有し、
前記カラムＡ／Ｄ回路は、
前記画素部から入力されたアナログ画像信号を、参照信号と比較することによりＡ／Ｄ変換する比較器と、
前記比較器によりＡ／Ｄ変換されたデジタル画像信号を記憶する複数のデータ記憶部と、
複数列の前記データ記憶部に記憶された前記デジタル画像信号を、転送方向に加算する加算器と、
を有する撮像素子。
【請求項２】
前記加算器は、
複数列の前記カラムＡ／Ｄ回路に配設され、当該複数列のカラムＡ／Ｄ回路の前記データ記憶部に記憶されたデジタル画像信号を転送方向に加算する
請求項１に記載の撮像素子。
【請求項３】
前記データ記憶部は、列ごとに複数個配設され、それぞれのデータ記憶部に前記デジタル画像信号が１ビットずつ記憶される
請求項２に記載の撮像素子。
【請求項４】
前記データ記憶部は、
前記加算器により最下位ビットが読み出されると、上位のビットから１つ下位のビットに記憶したデジタル画像信号をシフトし、
前記加算器は、
複数列の前記データ記憶部の最下位ビットを読み出して加算し、加算結果を前記複数列のうちのいずれかの列の前記データ記憶部の最上位ビットに記憶させる
請求項３に記載の撮像素子。
【請求項５】
クロック信号を供給するタイミング制御部
をさらに有し、
前記加算器の前記データ記憶部からのデータ読み出しと、前記データ記憶部における上位ビットから下位ビットへのシフトとが、前記タイミング制御部が供給する前記クロック信号に応じて行われる
請求項４に記載の撮像素子。
【請求項６】
前記複数列のカラムＡ／Ｄ回路のうち、前記加算器に接続される前記カラムＡ／Ｄ回路は任意に切り替えが可能である
請求項５に記載の撮像素子。
【請求項７】
前記加算器は、
１ビット全加算器である加算回路と、
前記加算回路から入力されるキャリービットを保持し、前記タイミング制御部から供給される前記クロック信号の立ち上がりに合わせて当該キャリービットを前記加算回路に出力するフリップフロップ回路と、
を有する
請求項６に記載の撮像素子。
【請求項８】
前記加算器は、
前記タイミング制御部から供給される制御信号に応じて、出力を前記加算回路の出力から前記フリップフロップ回路のキャリービット出力へと切り替えるセレクタ
をさらに有し、
前記タイミング制御部は、
前記複数列のカラムＡ／Ｄ回路のデータ記憶部において、最下位ビットから最上位ビットまでの転送方向加算が終了した時点で、前記セレクタに対して前記制御信号を供給するとともに、前記加算器及び前記フリップフロップ回路に対して１クロック分のクロック信号を供給し、
前記フリップフロップ回路は、
前記クロック信号に応じて、前記キャリービットを前記データ記憶部の最上位ビットに出力する
請求項７に記載の撮像素子。
【請求項９】
複数の画素を有する撮像素子と、
被写体からの光を前記撮像素子の前記画素上に結像させる光学系と、
を有し、
前記撮像素子は、
入射された光を光電変換し、生成された電荷をアナログ画像信号として出力する複数の画素が行列状に２次元配列された画素部と、
前記複数の画素に対して列毎に配線され、１列の画素に共通に接続された読み出し信号線と、
前記読み出し信号線に接続され、前記読み出し信号線を介して前記画素部から出力されたアナログ画像信号をＡ／Ｄ（アナログ／デジタル）変換して記憶するカラムＡ／Ｄ回路と、
前記カラムＡ／Ｄ回路に記憶された前記信号を読み出す転送信号線と、
を有し、
前記カラムＡ／Ｄ回路は、
前記画素部から入力されたアナログ画像信号を、参照信号と比較することによりＡ／Ｄ変換する比較器と、
前記比較器によりＡ／Ｄ変換されたデジタル画像信号を記憶する複数のデータ記憶部と、
複数列の前記データ記憶部に記憶された前記デジタル画像信号を、転送方向に加算する加算器と、
を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサなど画素が出力するアナログ画像信号をデジタル化して出力する撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像素子であるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサでは、ＣＤＳ（Correlated Double Sampling）回路を用いて画像信号の処理が行われる。
【０００３】
例えば、特許文献１、２には、画素内のフォトダイオードからの受光信号を画素の列ごとに配置されたアナログＣＤＳ回路に通過させることにより、画像信号に含まれるノイズを除去した後、Ａ／Ｄ（Analog/Digital）変換を行うＣＭＯＳセンサが開示されている。
【０００４】
しかしながら、このようにＣＤＳ回路を使用した場合には、画素の列ごとのＣＤＳ回路のばらつきにより、筋状の固定的なパターンのノイズが発生するという問題があった。また、ＣＤＳ処理後の信号値を保持するための容量素子が必要になるため、回路面積が増大するという問題、アナログ信号をシフトレジスタにより高速で水平走査（転送）させるために、スイッチングノイズなどの影響を受け易いという問題もあった。
【０００５】
そこで、例えば、特許文献３では、列並列Ａ／Ｄ変換方式（以下、カラムＡ／Ｄ方式と称する）により、これらの問題を解決することが提案されている。
【０００６】
カラムＡ／Ｄ方式では、画素の列（垂直方向、読み出し方向）ごとにＡ／Ｄ変換器が設置されており、選択列について各画素のアナログ画像信号が、各垂直信号線に一括して読み出されて、直接的にＡ／Ｄ変換が行われる。このため、上述したようなＣＤＳ回路を使用した場合に生じる問題が解決され、高精度のノイズ除去を実行することができる。
そして、Ａ／Ｄ変換されたデジタル信号を列ごとのデータ記憶部で記憶し、水平信号線により行ごと（水平方向、転送方向）に読み出し、信号処理を行うことにより画像データを出力する。
【０００７】
【特許文献１】特許第３７３４７１７号
【特許文献２】特許第３７１０３６１号
【特許文献３】特開２００５−３２８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したカラムＡ／Ｄ方式のＣＭＯＳセンサでは、水平方向（転送方向）に読み出した後、信号処理として例えばデジタル加算を行う必要がある。
この場合、多ビットのデジタル加算器が必要となる。
水平転送専用の多ビット加算器ロジックを設けると、ＣＭＯＳセンサの回路規模は増大し、チップコストが上昇する、という不利益がある。
また、水平加算の場合でも全ての列に対して水平転送を行う必要があるため、転送速度は向上せず、フレームレートをあげることはできない。さらに、水平転送後のアンプ（増幅器）を高帯域で稼動させる必要があるため、回路全体の消費電力が抑制されない、という不利益がある。
【０００９】
本発明は、水平転送時の回路動作帯域を抑え、消費電力を抑制する撮像素子及び撮像装置を提供する。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、第１の観点の撮像素子は、入射された光を光電変換し、生成された電荷をアナログ画像信号として出力する複数の画素が行列状に２次元配列された画素部と、前記複数の画素に対して列毎に配線され、１列の画素に共通に接続された読み出し信号線と、前記読み出し信号線に接続され、前記読み出し信号線を介して前記画素部から出力されたアナログ画像信号をＡ／Ｄ（アナログ／デジタル）変換して記憶するカラムＡ／Ｄ回路と、前記カラムＡ／Ｄ回路に記憶された前記信号を転送する転送信号線と、を有し、前記カラムＡ／Ｄ回路は、前記画素部から入力されたアナログ画像信号を、参照信号と比較することによりＡ／Ｄ変換する比較器と、前記比較器によりＡ／Ｄ変換されたデジタル画像信号を記憶する複数のデータ記憶部と、複数列の前記データ記憶部に記憶された前記デジタル画像信号を、転送方向に加算する加算器と、を有する。
【００１１】
第１の観点の撮像素子によれば、カラムＡ／Ｄ方式の撮像素子において、複数列のカラムＡ／Ｄ回路に記憶されたデジタル画像信号の水平加算を行うことができる。
【００１２】
第２の観点の撮像装置によれば、複数の画素を有する撮像素子と、被写体からの光を前記撮像素子の前記画素上に結像させる光学系と、を有し、前記撮像素子は、入射された光を光電変換し、生成された電荷をアナログ画像信号として出力する複数の画素が行列状に２次元配列された画素部と、前記複数の画素に対して列毎に配線され、１列の画素に共通に接続された読み出し信号線と、前記読み出し信号線に接続され、前記読み出し信号線を介して前記画素部から出力されたアナログ画像信号をＡ／Ｄ（アナログ／デジタル）変換して記憶するカラムＡ／Ｄ回路と、前記カラムＡ／Ｄ回路に記憶された前記信号を読み出す転送信号線と、を有し、前記カラムＡ／Ｄ回路は、前記画素部から入力されたアナログ画像信号を、参照信号と比較することによりＡ／Ｄ変換する比較器と、前記比較器によりＡ／Ｄ変換されたデジタル画像信号を記憶する複数のデータ記憶部と、複数列の前記データ記憶部に記憶された前記デジタル画像信号を、転送方向に加算する加算器と、を有する。
【発明の効果】
【００１３】
本発明によれば、水平転送時の回路動作帯域を抑え、消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態のＣＭＯＳイメージセンサ１００について説明する。
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサ１００の構成例を示すブロック図である。
図１に示すＣＭＯＳイメージセンサ１００は、列並列Ａ／Ｄ変換器を搭載した（カラムＡ／Ｄ方式の）固体撮像素子である。
【００１５】
図１に示すＣＭＯＳイメージセンサ１００は、撮像部としての画素部１１０、垂直走査回路１２０、水平走査回路１３０、タイミング制御部１４０を有する。
さらに、ＣＭＯＳイメージセンサ１００は、カラムＡ／Ｄ回路１５０、参照信号生成回路（デジタル−アナログ変換装置）１６０、カウンタ１７０及び信号処理回路１９０を有する。
【００１６】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素が、例えば図１に示すようにマトリクス状（行列状）に配置されて構成される。
画素部１１０は、ラインシャッタを使用した光子蓄積・排出により、映像や画面イメージを画素毎に光電変換し、各画素が生成するアナログ出力信号（以下画像信号）ＶＳＬを順次出力する。
そして、画素部１１０が出力するアナログ画像信号を順次読み出すために、内部クロックを生成するタイミング制御部１４０、垂直走査回路１２０及び水平走査回路１３０が配置されている。
タイミング制御部１４０は、画素部１１０、垂直走査回路１２０、水平走査回路１３０、データ記憶部（カラムＡ／Ｄ変換回路）１５０、参照信号生成回路１６０、信号処理回路１９０の信号処理に必要なタイミング信号を生成する。
【００１７】
カラムＡ／Ｄ回路１５０は、画素部１１０からアナログ画像信号を読み出し、記憶する。
カラムＡ／Ｄ回路１５０は、画素列ごと（垂直信号線１２１ごと）に配設された複数のカラムＡ／Ｄ回路１５０−１〜ｋ（ｋは画素列の数に応じた正の整数）を有する。
なお、垂直信号線１２１が本発明の読み出し信号線に対応している。
図１に示すように、カラムＡ／Ｄ回路１５０（各カラムＡ／Ｄ回路１５０−１〜１５０−ｎ）は、列ごとに画素部１１０からのアナログ画像信号を読み出し、Ａ／Ｄ（Analog/Digital）変換して記憶する。
カラムＡ／Ｄ回路１５０は、画素部１１０から読み出したアナログ画像信号を後述する参照信号生成回路１６０からのランプ信号を使用したＡＰＧＡ対応積分型Ａ／Ｄ（Analog-Digital）変換する機能を有する。カラムＡ／Ｄ回路１５０は、さらにデジタルＣＤＳ（Correlated Double Sampling：相関２重サンプリング）機能を有し、数ビットのデジタル信号を出力する。
【００１８】
参照信号生成回路１６０は、デジタル−アナログ変換器であり、タイミング制御部１４０のクロック信号や制御信号に応じて、Ａ／Ｄ変換用の参照信号（ランプ信号）を生成し、カラムＡ／Ｄ回路１５０に出力する。
参照信号生成回路１６０における参照信号の生成方法の詳細については、本実施形態では説明を省略する。参照信号の生成方法としては、既存の技術を利用することができる。
【００１９】
水平走査回路１３０は、転送速度の確保のために数チャンネル同時並列で水平方向（転送方向、行方向）の読み出しを制御する。
タイミング制御部１４０においては、画素部１１０、垂直走査回路１２０、水平走査回路１３０、カラムＡ／Ｄ回路１５０、カウンタ１７０等の各ブロックでの信号処理に必要なタイミングを作成している。
カウンタ１７０は、カラムＡ／Ｄ回路１５０に記憶させるデジタル画像信号を生成するためのカウンタであり、タイミング制御部１４０生成するクロック信号をカウントする。
信号処理回路１９０では、水平信号線１３１より読み出されたデジタル画像信号に対して、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などのデジタル信号処理を行い、２次元画像データを生成する。
水平信号線１３１が、本発明の転送信号線に対応している。
【００２０】
以下、カラムＡ／Ｄ回路１５０の詳細について説明する。
図２に、本実施形態のＣＭＯＳイメージセンサ１００におけるカラムＡ／Ｄ回路１５０の特定の列（例えば第ｎ列と第ｎ＋１列）の構成の詳細とその周辺のブロックについて示した。
図２は、カラムＡ／Ｄ回路１５０の具体的な構成とその他の構成との関係を示した図である。
図２に示すように、カラムＡ／Ｄ回路１５０は、比較器（コンパレータ）１５１、データ記憶部１５２、水平加算器１５３を有する。
上述したように、カラムＡ／Ｄ回路１５０は、１〜ｋのｋ個のカラムＡ／Ｄ回路１５０−１〜ｋを有するが、それぞれが上述した各構成、比較器１５１、データ記憶部１５２、水平加算器１５３を有する。
【００２１】
比較器１５１は、参照信号生成回路１６０により生成される参照信号の電圧と、画素部１１０の画素から垂直信号線１２１を経由して得られるアナログ画像信号の電位とを比較する。
比較器１５１における比較時間は、カウンタ１７０によりカウントされる。
比較器１５１の動作時には、カウンタ１７０が同時に動作しており、参照信号の電圧とカウンタ値が一対一の対応を取りながら変化することにより、垂直信号線１２１の電位をデジタル信号に変換する。すなわち、比較器１５１により、画素部１１０により出力されたアナログ画像信号がデジタル信号へと変換される。
【００２２】
データ記憶部１５２は、比較器１５１によりＡ／Ｄ変換されたデジタル画像信号を記憶する。
データ記憶部１５２は、多ビットのデータ記憶回路であり、１ビットごとに記憶するデータ記憶部１５２−１〜ｍを有する（ｍはビット数に応じた正の整数）。
なお、本実施形態ではＬＳＢ（Least Significant Bit：最下位ビット）側のデータ記憶部を１５２−１、ＭＳＢ（Most Significant Bit：最下位ビット）側のデータ記憶部を１５２−ｍとする。
【００２３】
水平加算器１５３は、タイミング制御部１４０から供給される制御信号及びクロック信号に応じて、隣接する２つのカラムＡ／Ｄ回路１５０のデータ記憶部１５２が記憶するデジタル画像信号をＬＳＢ側から読み出す。
以下では、例えば、ｎ列とｎ＋１列のカラムＡ／Ｄ回路１５０について考える。
なお、データ記憶部１５２は、タイミング制御部１４０から加算モード信号線１４１を介して供給されるモード制御信号に応じて、動作モードを変更可能に構成されている。動作モードは、例えばデジタル画像信号を記憶する通常モードと、水平加算器による水平加算時の加算モードとがある。
加算モードにおいては、データ記憶部１５２は、水平加算器１５３に対してＬＳＢ側のデータ（デジタル画像信号）を出力した後、ＭＳＢ側からＬＳＢ側へ１ビットずつデータをシフトする。
【００２４】
上述したような機構により、水平加算器１５３にはｎ列とｎ＋１列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２に記憶されているデジタル画像信号をＬＳＢ側から１ビットずつ読み出すことができる。
水平加算器１５３は、加算クロック信号線１４２を介してタイミング制御部１４０から供給されるクロック信号に応じて、上述したようにデータ記憶部１５２から読み出した水平方向のデジタル画像信号を、ＬＳＢ側から順次加算する。
そして、水平加算器１５３は、加算した結果をｎ列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２−１〜１５２−ｍに記憶させる。
【００２５】
本実施形態のＣＭＯＳイメージセンサ１００では、上述したような構成により、隣接する列のカラムＡ／Ｄ回路１５０において、データ記憶部１５２に記憶されたデジタル画像信号を水平加算器１５３により水平方向に加算することができる。
この後、水平走査回路１３０により各列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２を水平に読み出し、信号処理回路１９０により信号処理を行って画像データを出力することができる。
【００２６】
水平加算器１５３による水平方向の加算時のタイムチャートを図３（ａ）に示す。
図３は、水平加算器１５３の動作時のタイムチャートを示した図である。
図３（ａ）に示すように、まずタイミング制御部１４０は加算モード信号線１４１を介して加算モード信号をハイレベルにする。
これに応じて、データ記憶部１５２が加算モードとなる。
次に、加算クロック信号線１４２を介してクロック信号が水平加算器１５３に供給されると、水平加算器１５３はクロック信号に応じてデータ記憶部の１５２のＬＳＢ側から読み出したデジタル画像信号を１クロックに１ビットずつ加算する。
したがって、クロック信号のパルス回数はｍ回である。
【００２７】
なお、カラムＡ／Ｄ回路１５０においては、水平加算器１５３を使用して、水平方向に加算した後、平均を取ることも可能である。
水平加算器１５３は、加算した結果をｎ列のカラムＡ／Ｄ回路１５０のＭＳＢ側のデータ記憶部１５２−ｍに記憶させるところまでは上述した説明と同様である。
次に、ＭＳＢ制御信号線１４３を介してタイミング制御部１４０からＭＳＢ制御信号が供給され、さらに加算クロック信号線１４２を介して１クロック分だけクロック信号が入力される。そうすると、水平加算器１５３はキャリービット（繰り上がり）をｎ列のカラムＡ／Ｄ回路１５０のＭＳＢ側のデータ記憶部１５２−ｍに入力する。
これにより、加算平均値がｎ列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２−１〜１５２−ｍに記憶される。
【００２８】
水平加算器１５３による水平方向の加算平均算出時のタイムチャートを図３（ｂ）に示す。
図３（ｂ）に示すように、まずタイミング制御部１４０は加算モード信号線１４１を介して加算モード信号をハイレベルにする。
これに応じて、データ記憶部１５２が加算モードとなる。
次に、加算クロック信号線１４２を介してクロック信号が水平加算器１５３に供給されると、水平加算器１５３はクロック信号に応じてデータ記憶部の１５２のＬＳＢ側から読み出したデジタル画像信号を１クロックに１ビットずつ加算する。
タイミング制御部１４０は、ｍビット分のクロック信号（パルス回数ｍ回）を供給したら、ＭＳＢ制御信号線１４３を介してＭＳＢ制御信号を１パルスだけ供給するとともに、クロック信号を１クロック分供給する。
これにより、水平加算器１５３はキャリービットをｎ列のカラムＡ／Ｄ回路１５０のＭＳＢ側のデータ記憶部１５２−ｍに入力し、加算平均値が記憶される。
したがって、この場合のクロック信号のパルス回数はｍ＋１回である。
【００２９】
次に、水平加算器１５３の構成の一例について説明する。
図４は、水平加算器１５３の構成の一例を示した図である。
図４に示すように、水平加算器１５３は加算器１１、フリップフロップ１２、セレクタ１３を有する。
加算器１１が本発明の加算回路に対応し、フリップフロップ１２が本発明のフリップフロップ回路に対応している。
加算器１１にはｎ列のカラムＡ／Ｄ回路１５０からの入力信号線１４、ｎ＋１列のカラムＡ／Ｄ回路１５０からの入力信号線１５が接続される。
フリップフロップ１２には、タイミング制御部１４０からの加算クロック信号線１４２が接続される。
セレクタ１３には、タイミング制御部１４０からのＭＳＢ制御信号線１４３が接続される。
【００３０】
加算器１１は、任意の桁数の２進数の加算を行う１ビット全加算器である。
加算器１１の入力Ａはｎ列のカラムＡ／Ｄ回路１５０からの入力信号線１４からのデジタル画像信号である。
加算器１１の入力Ｂはｎ＋１列のカラムＡ／Ｄ回路１５０からの入力信号線１５からのデジタル画像信号である。
キャリー入力Ｃｉｎは、フリップフロップ１２から出力される。
キャリー出力Ｃｏｕｔは、フリップフロップ１２に入力される。
【００３１】
フリップフロップ１２には、加算器１１からのキャリービットと、タイミング制御部１４０からのクロック信号が入力される。フリップフロップ１２は、クロック信号に応じてキャリービットを保持あるいは出力する。
すなわち、フリップフロップ１２は、クロック信号がローレベルからハイレベルに変化したときのみ入力されたキャリービットを出力値として出力する。それ以外の時間は、以前の出力を保持する。
【００３２】
セレクタ１３には、タイミング制御部１４０からのＭＳＢ制御信号と、加算器１１からの出力値（加算されたデジタル画像信号）と、フリップフロップ１２からのキャリービット出力値が入力される。
セレクタ１３は、タイミング制御部１４０からのＭＳＢ制御信号に応じて、ｎ列のデータ記憶部へ入力する信号を切り替える。
すなわち、セレクタ１３は、タイミング制御部１４０からのＭＳＢ制御信号がローレベルのときには加算器１１からの出力値を、ＭＳＢ制御信号がハイレベルとなったときにはフリップフロップ１２からのキャリービット出力値をｎ列のデータ記憶部へ入力する。
セレクタ１３は、例えばタイミング制御部１４０からのＭＳＢ制御信号に応じて動作するスイッチ部である。
【００３３】
以下、水平加算器１５３による水平加算動作の詳細について説明する。
図５〜９は、水平加算器１５３による水平加算動作の詳細について説明するための図である。
図５〜９では、ｎ列のカラムＡ／Ｄ回路１５０と、ｎ＋１列のカラムＡ／Ｄ回路１５０との水平加算動作について説明する。また、図５〜１０では、説明の簡単のためにそれぞれのカラムＡ／Ｄ回路１５０が４個のデータ記憶部１５２−１〜１５２−４を有する場合について説明する。
【００３４】
図５〜９において、実線の矢印は加算前のデータの動きを示しており、破線の矢印は加算後のデータの動きを示している。
まず、図５に示すように、ｎ列及びｎ＋１列のカラムＡ／Ｄ回路１５０の各データ記憶部１５２−１から、水平加算器１５３の加算器１１に対してデジタル画像信号の１ビット目が転送される（実線の矢印１）。図５においては、丸に囲まれていない数字が当該数字に対応するビット数目の加算前データを示している。
そして、データ記憶部１５２−２〜４から、１つ上位ビットのデータ記憶部に対して、それぞれ記憶しているデジタル画像信号をシフトする（実線の矢印２〜４）。
加算器１１は、ｎ列のデータ記憶部１５２−１から転送されたデジタル画像信号の１ビット目と、ｎ＋１列のデータ記憶部１５２−１から転送されたデジタル画像信号の１ビット目とを加算する。
そして、出力Ｙから出力し、ｎ列のデータ記憶部１５２−４に転送し記憶させる。図５においては、丸に囲まれた数字が当該数字に対応するビット数目の加算後データを示している。
また、キャリービットをＣｏｕｔから出力してフリップフロップ１２に入力する。
なお、図５において、タイミング制御部１４０からＭＳＢ制御信号が入力されていないため、セレクタ１３は加算器１１の出力Ｙをｎ列のデータ記憶部１５２−４に接続している。
【００３５】
次に、図６に示すように、加算前の２ビット目のデジタル画像信号が加算器１１に入力される。
加算器１１はｎ列のデジタル画像信号とｎ＋１列のデジタル画像信号の２ビット目を加算して出力Ｙから出力し、ｎ列のデータ記憶部１５２−４に記憶させる。
各列のデータ記憶部１５２においては、それぞれ記憶しているデジタル画像信号の該当ビットを上位のデータ記憶部に転送する。
また、フリップフロップ１２は、加算器１１のＣｏｕｔから入力されたキャリービットをクロック信号の入力に応じて出力し、加算器１１のＣｉｎに入力する。加算器１１は入力されたキャリービットを使用してｎ列のデジタル画像信号とｎ＋１列のデジタル画像信号の２ビット目の加算を行う。
【００３６】
図７及び図８では、図６と同様に、３ビット目、４ビット目の加算動作を示している。
図９では、ｎ列のカラムＡ／Ｄ回路１５０のＬＳＢ側のデータ記憶部１５２−１に、加算前のｎ列のデータ記憶部１５２−１のデジタル画像信号の１ビット目と、加算前のｎ＋１列のデータ記憶部１５２−１の１ビット目とが加算されたデータが記憶される。
以下同様に、ｎ列のデータ記憶部１５２−２には加算された２ビット目のデータが記憶される。ｎ列のデータ記憶部１５２−３には加算された３ビット目のデータが記憶される。ｎ列のＭＳＢ側のデータ記憶部１５２−４には加算された４ビット目のデータが記憶される。
そして、図９では、加算平均を取るために、セレクタ１３にタイミング制御部１４０からＭＳＢ制御信号が入力され、セレクタ１３はフリップフロップ１２から出力されたキャリービットをｎ列のデータ記憶部１５２−４に接続する。
その後、各ビットのデータ記憶部１５２からデータが出力され、ＭＳＢ側のデータ記憶部１５２−４にはキャリービットが記憶された後、キャリービットも出力されることにより、加算平均が出力される。
【００３７】
なお、図５〜９に示すように、データ記憶部１５２−１〜１５２−４は、それぞれタイミング制御部１４０から供給されるクロック信号を基に動作する。例えばフリップフロップにより構成されたラッチ回路である。
【００３８】
以上説明したように、本実施形態のＣＭＯＳイメージセンサ１００によれば、画素部１１０が生成したアナログ画像信号をＡ／Ｄ変換して記憶し、読み出すカラムＡ／Ｄ回路１５０は、水平読み出しのために水平加算器１５３を有する。
水平加算器１５３は、隣接する２列（垂直方向、読み出し方向）のカラムＡ／Ｄ回路１５０の間に配設され、当該２列のデータ記憶部１５２に記憶されたデジタル画像信号を加算する。
水平加算器１５３は１ビット全加算器である加算器１１と、キャリービットをクロック信号に応じて出力するフリップフロップ１２と、タイミング制御部１４０からのＭＳＢ制御信号に応じてデータ記憶部１５２への接続を切り替えるセレクタ１３とを有する。
そして、加算器１１は、隣接する２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２のＬＳＢ側から１ビットずつデジタル画像信号を読み出して加算し、片方の列のＭＳＢ側のデータ記憶部１５２に記憶させる。データ記憶部１５２の各ビットは、水平加算器１５３により加算動作が行われるたびに記憶しているデジタル画像信号を１ビットずつ上位にシフトする。これらの加算動作は、タイミング制御部１４０から供給されるクロック信号に応じて行われる。
【００３９】
したがって、カラムＡ／Ｄ方式のＣＭＯＳイメージセンサにおいて、水平加算時に専用の多ビット加算器が必要なく、１ビットの全加算器である加算器１１とフリップフロップ１２のみで水平加算器１５３を構成することが可能である。なお、セレクタ１３は加算平均を取る際にのみ利用される構成要素であるため、ここでは必要構成要素としてカウントしない。
また、水平加算により水平読み出しの回数が減るため、フレームレートの上昇を見込むことができる。
また、水平加算により、全画素読み出し時と比較して水平読み出しの速度を抑えることができるので、水平走査回路１３０の動作帯域を抑えることができ、消費電力の低減が可能となる。
【００４０】
さらに、本実施形態のＣＭＯＳイメージセンサ１００によれば、データ記憶部１５２のＭＳＢまでの加算が終了した場合には、加算平均をとることが可能である。すなわち、タイミング制御部１４０からのＭＳＢ制御信号に応じてセレクタ１３が切り替わり、キャリービットがＭＳＢ側のデータ記憶部１５２に記憶されることにより加算平均が可能である。
【００４１】
なお、本発明は、上述した実施形態にとどまらず、様々な態様に応用が可能である。
以下では、本発明に係る実施形態の変形例について説明する。
＜変形例１＞
ＣＭＯＳイメージセンサ１００の実施形態の変形例１について説明する。
変形例１では、上述した実施形態のようにカウンタ１７０によりカラムＡ／Ｄ回路１５０におけるＡ／Ｄ変換時の比較器１５１の比較時間をカウントする代わりに、各列のカラムＡ／Ｄ回路１５０にアップダウンカウンタを設置して比較時間をカウントする。
変形例１のＣＭＯＳイメージセンサ１００におけるカラムＡ／Ｄ回路１５０付近の構成図を図１０に示す。
図１０に示すように、各列のカラムＡ／Ｄ回路１５０内にアップダウンカウンタ１５４が設置されている場合も、本発明は適用が可能である。
【００４２】
＜変形例２＞
ＣＭＯＳイメージセンサ１００の実施形態の変形例２について説明する。
変形例２におけるＣＭＯＳイメージセンサ１００の構成については、上述した実施形態において図１及び図２に関連付けてした説明と同様であるため、説明を省略する。
上述した実施形態では、隣接した２列（ｎ列とｎ＋１列）の水平加算を行う場合について説明したが、本変形例２では、隣接した４列（例えばｎ列、ｎ＋１列、ｎ＋２列、ｎ＋３列）の水平加算を行う場合について説明する。
図１１、１２は、隣接した４列の水平加算について説明するための図である。
図１１に示すように、ｎ列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２と、ｎ＋１列のカラムＡ／Ｄ回路のデータ記憶部１５２とが水平加算器１５３−１に接続される。同様に、ｎ＋２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２と、ｎ＋３列のカラムＡ／Ｄ回路のデータ記憶部１５２とが水平加算器１５３−２に接続される。
【００４３】
図１１（ａ）〜（ｅ）に示すように、ｎ列のデータ記憶部１５２のデジタル画像信号とｎ＋１列のデータ記憶部１５２のデジタル画像信号とがＬＳＢ側から水平加算器１５３−１により加算され、ｎ列のデータ記憶部１５２のＭＳＢ側に記憶される。
同時に、ｎ＋２列のデータ記憶部１５２のデジタル画像信号とｎ＋３列のデータ記憶部１５２のデジタル画像信号とがＬＳＢ側から水平加算器１５３−１により加算され、ｎ＋２列のデータ記憶部１５２のＭＳＢ側に記憶される。
【００４４】
ＭＳＢ側のデータ記憶部１５２に記憶されるデジタル画像信号が加算された後、図１２（ａ）に示すように、水平加算器１５２−１及び１５２−２に対するデータ記憶部１５２の接続が変更される。
すなわち、図１２（ａ）に示すように、水平加算器１５３−１にｎ列とｎ＋２列のデータ記憶部が接続されるように変更される。
そして、図１２（ａ）〜（ｅ）に示すように、水平加算器１５３−１によりｎ列とｎ＋２列のデータ記憶部に記憶されるデジタル画像信号がＬＳＢ側から加算されてｎ列のデータ記憶部１５２のＭＳＢ側から順次記憶される。
これにより、隣接する４列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２に記憶されるデジタル画像信号が加算され、１列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２に記憶されることになる。
本変形例２を応用することにより、任意の２の倍数列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２のデジタル画像信号を加算することも可能である。
【００４５】
＜変形例３＞
ＣＭＯＳイメージセンサ１００の実施形態の変形例３について説明する。
変形例３におけるＣＭＯＳイメージセンサ１００の構成については、上述した実施形態において図１及び図２に関連付けてした説明と同様であるため、説明を省略する。
本変形例３においては、画素部１１０がベイヤ配列のカラーフィルタを有する。
ベイヤ配列は、図１３に示すように、光の三原色ＲＧＢのそれぞれを交互に配置した配列である。ベイヤ配列では、人間の目の視覚特性に合わせて、Ｇ（緑）がＲ（赤）及びＢ（青）の２倍配置されるようになっている。
【００４６】
本変形例３では、ベイヤ配列の画素部１１０から読み出した各色ごとのアナログ画像信号を、色ごとに異なる列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２に記憶させる場合について説明する。
図１４に、ベイヤ配列に対応した水平加算の動作の一例を示す。
図１４は、ベイヤ配列に対応した水平加算の動作について説明するための図である。
図１４（ａ）に示す例では、ｎ列及びｎ＋２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２には、Ｒ（赤）のデジタル画像信号が記憶されている。また、ｎ＋１列及びｎ＋３列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２には、Ｂ（青）のデジタル画像信号が記憶されている。
【００４７】
そして、図１４（ａ）に示すように、ｎ列及びｎ＋２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２が水平加算器１５３−１に、ｎ＋１列及びｎ＋３列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２が水平加算器１５３−２に接続されている。
したがって、水平加算器１５３−１は、図１４（ａ）〜（ｅ）に示すように、ｎ列のデータ記憶部１５２のデジタル画素信号（Ｒ）と、ｎ＋２列のデータ記憶部１５２のデジタル画素信号（Ｒ）とを、上述した実施形態と同様の手法で水平加算する。
同様に、水平加算器１５３−２は、図１４（ａ）〜（ｅ）に示すように、ｎ＋１列のデータ記憶部１５２のデジタル画素信号（Ｂ）と、ｎ＋３列のデータ記憶部１５２のデジタル画素信号（Ｂ）とを、上述した実施形態と同様の手法で水平加算する。
このような構成により、変形例３のＣＭＯＳイメージセンサ１００では、ベイヤ配列に対応した色ごとのデジタル画像信号の水平加算を行うことができる。
【００４８】
なお、上述した実施形態のＣＭＯＳイメージセンサ１００は、固体撮像素子として例えばデジタルカメラ等の撮像装置に適用することが可能である。
以下、その適用例について説明する。
【００４９】
図１５は、撮像装置３００の構成の一例を示すブロック図である。
図１５に示すように、撮像装置３００は、レンズを含む光学系７１、撮像デバイス７２、カメラ信号処理回路７３およびシステムコントローラ７４等によって構成されている。
光学系７１は、本発明の光学系に対応している。
【００５０】
光学系７１は、レンズなどにより被写体からの像光を撮像デバイス７２の撮像面に結像する。撮像デバイス７２は、光学系７１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス７２として、先述した実施形態に係る列並列Ａ／Ｄ変換器搭載のＣＭＯＳイメージセンサ１００が用いられる。
【００５１】
カメラ信号処理回路７３は、撮像デバイス７２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ７４は、撮像デバイス７２やカメラ信号処理回路７３に対する制御を行う。
特に、撮像デバイス７２の列並列ＡＤＣは、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードを有する。また、撮像デバイス７２の列並列ＡＤＣは、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードを有する。この場合、撮像デバイス７２の列並列Ａ／Ｄ変換器において、各動作モードに対応したＡ／Ｄ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【００５２】
本発明は上述した実施形態には限定されない。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更並びに代替を行ってもよい。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明の実施形態に係るＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】図２は、カラムＡ／Ｄ回路の具体的な構成とその他の構成との関係を示した図である。
【図３】図３は、水平加算器の動作時のタイムチャートを示した図である。
【図４】図４は、水平加算器の構成の一例を示した図である。
【図５】図５は、水平加算器による水平加算動作の詳細について説明するための図である。
【図６】図６は、水平加算器による水平加算動作の詳細について説明するための図である。
【図７】図７は、水平加算器による水平加算動作の詳細について説明するための図である。
【図８】図８は、水平加算器による水平加算動作の詳細について説明するための図である。
【図９】図９は、水平加算器による水平加算動作の詳細について説明するための図である。
【図１０】図１０は、変形例１のＣＭＯＳイメージセンサにおけるカラムＡ／Ｄ回路１５０付近の構成図を示した図である。
【図１１】図１１は、隣接した４列の水平加算について説明するための図である。
【図１２】図１２は、隣接した４列の水平加算について説明するための図である。
【図１３】図１３は、ベイヤ配列の例を示した図である。
【図１４】図１４は、ベイヤ配列に対応した水平加算の動作について説明するための図である。
【図１５】図１５は、撮像装置の構成の一例を示すブロック図である。
【符号の説明】
【００５４】
１００…イメージセンサ、１１０…画素部、１２０…垂直走査回路、１２１…垂直信号線、１３０…水平走査回路、１３１…水平信号線、１４０…タイミング制御部、１４１…加算モード信号線、１４２…加算クロック信号線、１４３…ＭＳＢ制御信号線、１５０…カラムＡ／Ｄ回路、１５１…比較器、１５２…データ記憶部、１５３…水平加算器、１５４…アップダウンカウンタ、１６０…参照信号生成回路、１７０…カウンタ、１９０…信号処理回路、１１…加算器、１２…フリップフロップ、１３…セレクタ、１４…入力信号線、１５…入力信号線、３００…撮像装置、７１…光学系、７２…撮像デバイス、７３…カメラ信号処理回路、７４…システムコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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