(57)【要約】【課題】不純物濃度を高精度に制御する。【解決手段】本発明は、第１不純物がイオン注入された第１領域と第２不純物を含有する第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法である。試験用基板に、第１不純物が注入された試験領域を有する試験用半導体層上に試験用エピタキシャル膜を形成し、試験用半導体層の電気抵抗値を試験用エピタキシャル膜の形成前と形成後とで比較することにより、第１不純物の蒸発量を試験用エピタキシャル膜の形成条件に対して評価する評価工程Ｓ２と、複数の半導体膜からなる半導体層を形成する本形成工程とを有する。本形成工程では、評価工程で得られた蒸発量に基づいて設定される形成条件でエピタキシャル膜を形成する処理Ｓ３２と、エピタキシャル膜に第１不純物をイオン注入する処理と交互に複数回数行う処理を含んで半導体膜を形成する。【選択図】図２
2010034419.tif 000002
【特許請求の範囲】
【請求項１】
第１不純物がイオン注入された第１領域と第２不純物を含有する第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法であって、
試験用基板に、前記第１不純物が注入された試験領域を有する試験用半導体層を形成した後に、前記試験用半導体層上に試験用エピタキシャル膜を形成し、前記試験用半導体層の電気抵抗値を前記試験用エピタキシャル膜の形成前と形成後とで比較することにより、前記試験用エピタキシャル膜の形成過程における前記第１不純物の蒸発量を前記試験用エピタキシャル膜の形成条件に対して評価する評価工程と、
複数の半導体膜が積層されてなる前記半導体層を形成する本形成工程と、を有し、
前記本形成工程は、前記評価工程で得られた蒸発量に基づいて設定される形成条件でエピタキシャル膜を形成するエピタキシャル膜形成処理と、該エピタキシャル膜において前記第１領域と対応する部分に前記第１不純物をイオン注入するイオン注入処理と、交互に複数回数行う処理を含んでおり、前記エピタキシャル膜からなる前記半導体膜を形成することを特徴とする半導体基板の製造方法。
【請求項２】
前記本形成工程は、前記エピタキシャル膜において前記第２領域と対応する部分に前記第２不純物をイオン注入する処理を含んでおり、
前記評価工程は、前記試験用エピタキシャル膜の形成条件に対する前記第１不純物の蒸発量を評価する第１評価処理と、前記試験用エピタキシャル膜の形成条件に対する前記第２不純物の蒸発量を評価する第２評価処理と、を含んでいることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記本形成工程では、前記第１不純物の蒸発量と前記第２不純物の蒸発量との違いに基づいて、前記イオン注入処理における前記第１不純物の注入量及び前記第２不純物の注入量の少なくとも一方を調整することを特徴とする請求項２に記載の半導体基板の製造方法。
【請求項４】
前記本形成工程では、前記エピタキシャル膜形成処理で前記第２不純物を含有したエピタキシャル膜を形成することにより前記第２領域を形成することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項５】
前記評価工程では、前記試験用エピタキシャル膜をその形成後において前記第１不純物の蒸発が防止される膜厚にするとともに、前記本形成工程におけるエピタキシャル膜の膜厚以下にすることを特徴とする請求項１〜４のいずれか一項に記載の半導体基板の製造方法。
【請求項６】
前記第１不純物としてリンを用いるとともに、前記評価工程では抵抗率が８０Ω・ｃｍ以上１２０Ω・ｃｍ以下の試験用基板に前記試験用半導体層を形成することを特徴とする請求項１〜４のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関するものであり、特に不純物が注入された半導体基板において不純物濃度の精度を向上させる技術に関する。
【背景技術】
【０００２】
従来からインバータや電源スイッチ等のパワーデバイスには、縦型金属酸化膜半導体（以下、縦型ＭＯＳ）が用いられている。縦型ＭＯＳは、半導体基板の厚み方向に電流が流れるものである。縦型ＭＯＳには、オフ時に高抵抗（高耐圧）であり、かつオン時に低抵抗（低損失）となる特性が求められている。高耐圧かつ低損失な縦型ＭＯＳとしては、特許文献１に開示されているものがある。
【０００３】
特許文献１の縦型スーパージャンクションＭＯＳデバイス（以下、ＳＪＭＯＳと称す）は、ドレイン領域となるｎ+シリコン基板上に形成されたエピタキシャル膜と、エピタキシャル膜上に部分的に設けられたソース領域とを有している。エピタキシャル膜は、平面方向にｐ型領域、ｎ型領域が交互に並んだｐ／ｎコラム構造になっており、ｎ型領域上にゲート絶縁膜、ゲート電極が設けられている。このような構成によれば、オフ時にｐ型領域とｎ型領域との界面全体に空乏層が広がり、電界が特定部分に集中することがないので、絶縁破壊しにくくなり高耐圧になる。また、高耐圧になる分だけｎ型領域を低抵抗化しても耐圧を確保できるので、オン時の低損失化が可能になる。このようなＳＪＭＯＳにあっては、ｐ型領域とｎ型領域とで不純物濃度を高精度に一致させることにより、格段に高耐圧化することが可能である。
【０００４】
ところで、ＳＪＭＯＳは、ｐ／ｎコラム構造を有する半導体基板を母材にして製造されている。特許文献１には、ｎ型のエピタキシャル膜にトレンチを形成した後にトレンチをｐ型のエピタキシャル膜で埋め込むことにより、ｐ／ｎコラム構造する方法が開示されている。この他にも、ｎ+シリコン基板上にエピタキシャル膜を形成した後に、イオン注入法により部分的にｐ型不純物、ｎ型不純物を注入して、ｐ／ｎコラム構造を形成する方法もある。いずれの方法であっても、ｐ型領域とｎ型領域とで不純物濃度を高精度に制御することが極めて重要である。
【特許文献１】特開２００７−９６１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
イオン注入法を用いる場合には、ｐ型領域とｎ型領域とを有する複数のエピタキシャル膜を積層することにより、ｐ／ｎコラム構造を形成する手法が考えられる。エピタキシャル膜あたりの膜厚が半導体層全体の膜厚よりも薄くなることにより、注入深さが浅くなり膜厚方向において不純物濃度が均一になるからである。一方で、注入深さが浅くなることによりエピタキシャル膜から不純物が蒸発しやすくなってしまう。特に、エピタキシャル膜を積層する過程において下層側のエピタキシャル膜から揮発する不純物の正確な量が分からないため、エピタキシャル膜中に残留する不純物の量（ドーパント量）を高精度に評価することが難しくなる。ドーパント量の測定方法として二次イオン質量分析法（ＳＩＭＳ）が知られているが、ＳＩＭＳを用いると測定誤差が大きいためにドーパント量の誤差が５〜１０％程度になり、さらなる高耐圧化には対応できないおそれがある。
【０００６】
本発明は、前記事情に鑑み成されたものであって、複数のエピタキシャル膜からなりｐ型領域とｎ型領域とを有する半導体基板において、不純物濃度を高精度に制御することが可能な半導体基板の製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００７】
本発明の半導体基板の製造方法は、第１不純物がイオン注入された第１領域と第２不純物を含有する第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法であって、試験用基板に、前記第１不純物が注入された試験領域を有する試験用半導体層を形成した後に、前記試験用半導体層上に試験用エピタキシャル膜を形成し、前記試験用半導体層の電気抵抗値を前記試験用エピタキシャル膜の形成前と形成後とで比較することにより、前記試験用エピタキシャル膜の形成過程における前記第１不純物の蒸発量を前記試験用エピタキシャル膜の形成条件に対して評価する評価工程と、複数の半導体膜が積層されてなる前記半導体層を形成する本形成工程と、を有し、前記本形成工程は、前記評価工程で得られた蒸発量に基づいて設定される形成条件でエピタキシャル膜を形成するエピタキシャル膜形成処理と、該エピタキシャル膜において前記第１領域と対応する部分に前記第１不純物をイオン注入するイオン注入処理と、交互に複数回数行う処理を含んでおり、前記エピタキシャル膜からなる前記半導体膜を形成することを特徴とする。
【０００８】
このようにすれば、評価工程を行うことにより、試験用エピタキシャル膜の形成過程における第１不純物の蒸発量を試験用エピタキシャル膜の形成条件に対応づけることができる。本形成工程において、１つのエピタキシャル膜にイオン注入処理を行った後に、このエピタキシャル膜を下地として次のエピタキシャル膜を形成すると、その形成過程において下地に含まれる第１不純物の一部が、形成条件に応じて蒸発する。
【０００９】
本形成工程におけるエピタキシャル膜の形成条件は、前記評価工程で得られた蒸発量に基づいて設定するので、第１不純物の蒸発量を高精度に制御することができる。したがって、エピタキシャル膜中に残留する第１不純物の量を高精度に制御することができ、第１領域と第２領域とで不純物の濃度比を高精度に制御することができる。よって、第１領域における第１不純物の濃度と第２領域における第２不純物の濃度とを高精度に一致させることが可能になり、得られた半導体基板を用いると、格段に高耐圧な縦型金属酸化膜半導体を製造することが可能になる。このように、本発明の半導体基板の製造方法によれば、良好な半導体基板を製造することが可能になる。
【００１０】
なお、前記のエピタキシャル膜を形成するエピタキシャル膜形成処理と、該エピタキシャル膜において前記第１領域と対応する部分に前記第１不純物をイオン注入するイオン注入処理と、交互に複数回数行う処理とは、複数回数の前記エピタキシャル膜形成処理の間に前記イオン注入処理が含まれている処理を意味する。エピタキシャル膜形成処理と、イオン注入処理との間に、別の処理が含まれていてもよい。
【００１１】
また、複数の半導体膜からなる半導体層を形成するので、当然ながら各々の半導体膜は半導体層よりも膜厚が薄くなる。したがって、各々のエピタキシャル膜において、第１不純物を注入する注入深さが浅くなり、第１不純物の濃度が膜厚方向において均一になる。よって、同じ膜厚の半導体層を単層の半導体膜で構成する場合よりも、第１不純物の濃度が半導体層の膜厚方向において均一になる。また、形成する半導体膜の数を調整することにより半導体層の総厚を調整することができるので、膜厚方向で濃度が均一であり、かつ所望の膜厚の半導体層を形成することが可能になる。また、試験用エピタキシャル膜の形成前と形成後における試験用半導体層の電気抵抗値の変化量により、第１不純物の蒸発量を評価するので、二次イオン質量分析法（ＳＩＭＳ）により不純物濃度を測定して蒸発量を評価するよりも、短時間かつ高精度に評価することができる。
【００１２】
また、前記本形成工程は、前記エピタキシャル膜において前記第２領域と対応する部分に前記第２不純物をイオン注入する処理を含んでおり、前記評価工程は、前記試験用エピタキシャル膜の形成条件に対する前記第１不純物の蒸発量を評価する第１評価処理と、前記試験用エピタキシャル膜の形成条件に対する前記第２不純物の蒸発量を評価する第２評価処理と、を含んでいることもできる。
このようにすれば、第１不純物の蒸発量及び第２不純物の蒸発量をともに、本形成工程におけるエピタキシャル膜の形成条件と対応づけることができる。これにより、第１不純物の濃度と第２領域における第２不純物の濃度とを揃えるために、本形成工程におけるエピタキシャル膜の形成条件を最適化することが可能になる。
【００１３】
また、前記本形成工程では、前記第１不純物の蒸発量と前記第２不純物の蒸発量との違いに基づいて、前記イオン注入処理における前記第１不純物の注入量及び前記第２不純物の注入量の少なくとも一方を調整することもできる。
前記のように本形成工程における第１不純物の蒸発量と第２不純物の蒸発量とが既知となるので、第１不純物の蒸発量と第２不純物の蒸発量との違いも既知となる。したがって、蒸発量の違いに基づいて第１不純物の注入量及び第２不純物の注入量の少なくとも一方を調整することにより、蒸発後の第１不純物の濃度と第２不純物の濃度とを高精度に一致させることが可能になる。
【００１４】
また、前記評価工程では、前記試験用エピタキシャル膜をその形成後において前記第１不純物の蒸発が防止される膜厚にするとともに、前記本形成工程におけるエピタキシャル膜の膜厚以下にすることもできる。
試験用エピタキシャル膜、あるいは本形成工程におけるエピタキシャル膜が、形成過程において所定の膜厚以上に成長すると、その下地がキャップされることにより下地に含まれる第１不純物が蒸発しなくなる。したがって、試験用エピタキシャル膜の膜厚を第１不純物の蒸発が防止される膜厚にすれば、第１不純物の蒸発量と試験用のエピタキシャ膜の形成条件とを高精度に対応づけることができる。このように、試験用エピタキシャル膜の膜厚としては、第１不純物の蒸発が防止される膜厚であればよいので、本形成工程におけるエピタキシャル膜の膜厚以下にすることも可能である。これにより、評価工程において試験用エピタキシャル膜の電気抵抗が試験用半導体層の電気抵抗の測定値に及ぼす影響が小さくなるので、第１不純物の蒸発量を高精度に評価することができる。
【００１５】
また、前記第１不純物としてリンを用いるとともに、前記評価工程では抵抗率が８０Ω・ｃｍ以上１２０Ω・ｃｍ以下の試験用基板に前記試験用半導体層を形成することが好ましい。
このようにすれば、試験用基板の導電性が試験用半導体層の電気抵抗値の測定値に及ぼす影響が、測定誤差よりも小さくなり無視できるようになる。これにより、高精度な測定値が得られるようになり、第１不純物の蒸発量を正確に評価することが可能になる。
【発明の効果】
【００１６】
本発明によれば、エピタキシャル膜の形成過程における不純物の蒸発量を高精度に推定することができ、これに基づいてエピタキシャル膜の形成条件を設定するので、第１領域における第１不純物の濃度と第２領域における第２不純物の濃度とを高精度に一致させることができる。得られた半導体基板を用いると、縦型金属酸化膜半導体を格段に高耐圧化することが可能になる。このように、本発明の半導体基板の製造方法によれば、良好な半導体基板を製造することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。実施形態の説明に先立ち、まず本発明により得られる半導体基板の一例と、これを用いて製造される縦型金属酸化膜半導体の一例を説明する。
【００１８】
図１（ａ）は、本発明による半導体基板の一例を示す断面模式図であり、図１（ｂ）は、縦型金属半導体（以下、ＳＪＭＯＳと称す）の一例を示す断面模式図である。
図１（ａ）に示すように、本例の半導体基板１は、本形成用基板であるｎ型のシリコン基板１０と、シリコン基板１０上に形成された半導体層１１とからなっている。ここでは、シリコン基板１０として面方位が（１００）の４°オフ基板を用いている。
【００１９】
半導体層１１は、第１不純物としてリンを注入されたｎピラー（第１領域）１１１と、第２不純物としてボロンを注入されたｐピラー（第２領域）１１２とを有している。ｎピラー１１１とｐピラー１１２とは、シリコン基板１０の面方向において交互かつ周期的に並んでいる。本例の半導体層１１は、複数の半導体膜１１Ａが積層されて実質的に一体となった構造になっている。複数の半導体膜１１Ａの各々は、リンを注入された部分とボロンを注入された部分とを有している。リンを注入された部分が半導体層１１の厚み方向に積層されることによりｎピラー１１１が構成されており、ボロンを注入された部分が積層されることによりｐピラー１１２が構成されている。
【００２０】
図１（ｂ）に示すように、本例のＳＪＭＯＳ２は、半導体層１１の表層に設けられた複数のｐウェル２１と、ｐウェル２１の周縁部を覆うとともにｐウェル２１の間に設けられたゲート絶縁膜２４と、ゲート絶縁膜２４上に設けられたゲート電極２５とを有している。ｐウェル２１表層におけるゲート絶縁膜２４の周縁部に、ｎ型不純物領域２２が設けられており、ｎ型不純物領域２２（ここでは中央部）にｐ型不純物領域２３が設けられている。ｎ型不純物領域２２はソース領域として機能し、ｐ型不純物領域２３はソースコンタクト領域として機能する。また、シリコン基板１０はドレイン領域として機能する。
【００２１】
このような構成のＳＪＭＯＳ２において、ｎ型不純物領域２２とシリコン基板１０との間が電圧印加状態であり、ゲート電極２５が電圧印加状態であると、ゲート電極２５と重なる部分のｐウェル２１がチャネル領域となる。これにより、ｎ型不純物領域２２とシリコン基板１０との間に、チャネル領域とｎピラー１１１とを介して電流が流れる。
【００２２】
一方、ｎ型不純物領域２２とシリコン基板１０との間が電圧印加状態であり、ゲート電極２５が電圧無印加状態であると、半導体層１１の厚み方向に縦電界が生じるとともに、ｎピラー１１１とｐピラー１１２とに横電界が生じる。この横電界によりｎピラー１１１とｐピラー１１２との界面から空乏層が広がる。ｎピラー１１１が空乏層で満たされることにより、ｎピラー１１１を漏れ電流が流れることが防止される。
【００２３】
通常の縦型ＭＯＳは、半導体層の厚み方向の抵抗値により漏れ電流を低減するが、これに加えてＳＪＭＯＳ２は、空乏層により漏れ電流を防止するので、格段に高耐圧にすることができる。また、空乏層により漏れ電流を防止するので、耐圧を確保しつつ半導体層１１の厚み方向の抵抗値を低くすることも可能であり、オン抵抗を低減することもできる。このようなＳＪＭＯＳ２にあっては、ｎピラー１１１とｐピラー１１２とで不純物濃度が均一になっていることが極めて重要である。不純物濃度が異なっている部分があると、ｎピラー１１１とｐピラー１１２とでキャリア数のバランスが崩れることにより、電界が特定部分に集中して絶縁破壊しやすくなり、耐圧が下がってしまうからである。
【００２４】
次に、半導体基板１に基づいて、本発明に係る半導体基板の製造方法の一実施形態を説明する。図２は、本実施形態の半導体基板の製造方法を概略して示すフローチャートである。図２に示すように、本実施形態では、ステップＳ１でピラー濃度の許容範囲を規定する。また、これとは別に、評価工程であるステップＳ２（Ｓ２１〜２４）で、試験用エピタキシャル膜の形成条件に対する第１不純物の蒸発量、及び第２不純物の蒸発量を評価する。次いで、ステップＳ１で得られた許容範囲にピラー濃度が収まるように第１不純物の蒸発量、及び第２不純物の蒸発量を制御すべく、ステップＳ２の評価結果に基づいて、エピタキシャル膜の形成条件を設定する（ステップＳ３１）。この形成条件を用いて、本形成工程であるステップＳ３（Ｓ３２、Ｓ３３１〜３３６、Ｓ３４〜Ｓ３７）で半導体層１１を形成することにより、半導体基板１を製造する。以下、各ステップについて詳しく説明する。
【００２５】
図３は、ステップＳ１において許容範囲を規定する方法を示す説明図である。図３の説明図に用いたグラフにおいて、縦軸はＳＪＭＯＳ２の耐圧を示しており、横軸は、ｎピラー１１１の不純物濃度に対するｐピラー１１２の不純物濃度の濃度比（ピラー濃度比）を示している。このようなピラー濃度に対する耐圧の特性曲線は、試験を行うこと等により得られる。
【００２６】
図３に示すように、耐圧はｎピラー１１１とｐピラー１１２とで不純物濃度が等しい場合、すなわちピラー濃度比が１である場合に最大となる。ＳＪＭＯＳ２に要求される耐圧（設計耐圧）は、これを用いるデバイスの特性やマージンを設定すること等により定まり、耐圧の特性曲線と設計耐圧とが交わる点を求めることにより許容範囲を規定することができる。実際の半導体基板１において、ピラー濃度比はｎピラー１１１の不純物濃度の誤差とｐピラー１１２の不純物濃度の誤差とにより定まる。したがって、ピラー濃度比が許容範囲内になるため必要なｎピラー１１１の不純物濃度の誤差範囲と、ｐピラー１１２の不純物濃度の誤差範囲とが定まる。ここでは、例えば、ピラー濃度比の許容範囲を０．９５以上１．０５以下（±５％）とし、ｎピラー１１１、ｐピラー１１２の不純物濃度の誤差範囲を後述する表面抵抗率での換算値で、設定値に対して±４％とする。
【００２７】
図４（ａ）〜（ｅ）は、評価工程を模式的に示す工程図である。
まず、図４（ａ）に示すように、試験用基板１５の表層に第１不純物１１１Ａとしてリンをイオン注入する。リンがＮ型の不純物であることから、試験用基板１５としてＰ型の半導体基板を用いる。ここでは、試験用基板１５として、シリコンを主材とし面方位が（１００）の４°オフ基板であって、基板抵抗率が８０〜１２０Ω・ｃｍのものを用いる。以下、基板抵抗率がこのような範囲とする理由について説明する。
【００２８】
図５は、試験用基板の電気抵抗が測定値に及ぼす影響の一例を示すグラフである。図５のグラフには、基板抵抗率が異なる複数の試験用基板に対していずれも同じ形成条件で試験用半導体層１６を形成した後、四探針測定器により試験用半導体層１６の表面抵抗率を測定した測定値をプロットしている。試験用半導体層１６は、ドーズ量１．０×１０１３でリンをイオン注入した後、９００℃の基板温度で３０分の熱処理を行ってリンを熱拡散させて形成したものである。試験用半導体層１６の表面抵抗率は、この上に試験用エピタキシャル膜を形成しない状態で測定したものである。
【００２９】
図５に示すように、基板抵抗率４５〜６０Ω・ｃｍの範囲における表面抵抗率は、基板抵抗率８０〜１２０Ω・ｃｍの範囲における表面抵抗率よりも、測定値のばらつきが大きくなっている。なお、表面抵抗率の平均値に対する標準偏差σ［％］を求めると、基板抵抗率４５〜６０Ω・ｃｍの範囲で１．１３％であったのに対し、基板抵抗率８０〜１２０Ω・ｃｍの範囲では、０．９３％であった。このことから、試験用基板１５として抵抗率が８０〜１２０Ω・ｃｍのものを選択することにより、試験用基板１５の電気抵抗が測定値に及ぼす影響を無視できるほど小さくする（測定誤差以下にする）ことができる。
【００３０】
評価工程の説明に戻るが、試験用基板１５にリンをイオン注入した後、図４（ｂ）に示すようにリンを熱拡散させて試験用半導体層１６を形成する。熱拡散させるためには、例えばＮ２雰囲気、基板温度９００℃で３０分程度の熱処理を行えばよい。そして、図４（ｃ）に示すように、リンを熱拡散させた試験用半導体層１６の電気抵抗を測定する。ここでは、四探針測定器３により試験用半導体層１６の表面抵抗率（ρＳ）を４９箇所において測定する。そして、図４（ｄ）に示すように、試験用半導体層１６上に試験用エピタキシャル膜１７を形成する。
【００３１】
一般に、エピタキシャル膜の形成条件として、成膜温度や原料ガス量、原料ガス圧等のパラメータがある。これらのパラメータ値に応じてエピタキシャル膜の成膜速度が定まり、成膜時間とエピタキシャル膜の膜厚との関係式が求まる。一方、エピタキシャル膜の下地に不純物領域を有する半導体層（例えば、試験用半導体層）が形成されている場合には、エピタキシャル膜の形成開始から半導体層が所定の膜厚で被覆されるまでの期間に、半導体層に含まれる不純物（例えば、リン）の一部が蒸発する。リンの蒸発量は、エピタキシャル膜の成膜温度や成膜時間等に依存している。
【００３２】
本実施形態では、後にリンの蒸発量とエピタキシャル膜の形成条件とを対応づけるために試験用エピタキシャル膜１７の形成条件として前記のようなパラメータ値を記録しておく。なお、試験用エピタキシャル膜１７が、形成過程において所定の膜厚以上に成長すると、試験用半導体層１６がキャップされることによりリンがほとんど蒸発しなくなる。したがって、試験用エピタキシャル膜１７としては、リンの蒸発を防止し得る膜厚にすれば高精度に蒸発量を評価することができる。また、理由については次に説明するが、蒸発を防止し得る最小限度の膜厚にするとよい。
【００３３】
次いで、図４（ｅ）に示すように、試験用半導体層１６の電気抵抗を測定する。ここでは、四探針測定器３のプローブを試験用エピタキシャル膜１７の表面に接触させることにより、試験用エピタキシャル膜１７を介して試験用半導体層１６の表面抵抗率（ρＳ）を測定する。試験用エピタキシャル膜１７の膜厚を最小限度にすることにより、測定値に及ぼす試験用エピタキシャル膜１７の影響を低減することができる。
【００３４】
本実施形態では、以上のような試験用半導体層１６の形成、試験用エピタキシャル膜１７の形成、試験用エピタキシャル膜１７の形成前・形成後における試験用半導体層１６の表面抵抗率の測定を一連の処理として、処理条件を変更しつつ一連の処理を複数回数行う。変更する処理条件としては、ドーズ量、試験用エピタキシャル膜１７の形成条件である。そして、得られたデータに基づいて、リンの蒸発量を試験用エピタキシャル膜１７の形成条件に対して評価する。また、注入する不純物をボロンに変更して、同様の処理を行うことにより、ボロンの蒸発量を試験用エピタキシャル膜１７の形成条件に対して評価する。ここでは、第１不純物としてリンを選択しており、少なくともリンの蒸発量について評価を行えばよい。また、第１不純物としてボロンを選択する場合には、少なくともボロンの蒸発量について評価を行えばよい。
【００３５】
図６は、蒸発量を評価する方法を示す説明図である。第１不純物（例えば、リン）のドーズ量を変更しつつ、試験用半導体層１６を形成しドーズ量ごとに試験用半導体層１６の表面抵抗率を測定しているので、ドーズ量に対する表面抵抗率の校正曲線が得られる。所定のドーズ量（例えば、図６の設定値）を注入して形成した試験用半導体層１６について、試験用エピタキシャル膜１７形成後の表面抵抗率は、測定により既知となっている。表面抵抗率は、試験用半導体層１６に含まれる不純物の量（ドーパント量）に対応する量であるから、形成後の表面抵抗率と校正曲線との交点に対応するドーズ量（例えば、図６の相当値）は、形成後の試験用半導体層１６とドーパント量が等価になるような試験用エピタキシャル膜１７形成前の試験用半導体層のドーズ量に対応する。
【００３６】
前記の設定値と相当値との差分は、試験用エピタキシャル膜１７の形成前と形成後とでドーパント量が変化した変化量をドーズ量に換算した値になる。すなわち、前記の設定量と相当量との差分がリンの蒸発量をドーズ量に換算した値になる。また、このようなリンの蒸発を生じた際に形成した試験用エピタキシャル膜１７の形成条件を記録しているので、リンの蒸発量を試験用エピタキシャル膜１７の形成条件に対して対応づける（評価する）ことができる。具体的には、蒸発量と成膜温度との相関関係や、蒸発量と成膜時間との相関関係等が得られる。また、同様にしてボロンの蒸発量を試験用エピタキシャル膜１７の形成条件に対応づけることができる。
【００３７】
次いで、前記のようにして得られた蒸発量と形成条件との対応関係を用いて、本形成工程におけるエピタキシャル膜の形成条件を設定する（ステップＳ３１）。本実施形態では、エピタキシャル膜を積層（形成）した後に、下地の半導体層に残留するリンのドーパント量が許容範囲内に収まるとともにボロンのドーパント量も許容範囲に収まるように、エピタキシャル膜の成膜温度、原料ガス量、原料ガス圧等のパラメータを調整する。ドーパント量は表面抵抗率と対応しているので、ドーパント量が許容範囲内に収まるか否かを判定するためには、図７に示すようなグラフを用意しておくとよい。
【００３８】
図７は、評価工程において得られたデータの一例であり、ボロンのドーズ量に対する試験用半導体層１６の表面抵抗率を示すグラフである。前記したように、ステップＳ１でｐピラー１１２の不純物濃度の誤差範囲を後述する表面抵抗率での換算値で、設定値に対して±４％としている。図７に示すように、校正曲線に対して表面抵抗率が+４％となる上限曲線と、表面抵抗率が−４％となる下限曲線とを求める。上限曲線や−下限曲線は、例えば校正曲線をドーズ量のべき乗で近似し、この近似式を用いて求めることができる。図７に示したグラフを用いて判定を行うには、まず所定のドーズ量のボロンをイオン注入して半導体層（例えば試験用半導体層１６）を形成する。そして、半導体層上に、調整したパラメータにてエピタキシャル膜を形成した後、半導体層の表面抵抗率を測定する。得られた測定値が、前記所定のドーズ量において上限曲線と下限曲線との間に収まっていれば、ボロンのドーパント量が許容範囲に収まるようにエピタキシャル膜の形成条件が設定されていると確認することができる。
【００３９】
以上のようにして、エピタキシャル膜の形成条件を設定した後に、本形成工程を行って半導体基板１を製造する。図８（ａ）〜（ｅ）、図９（ａ）〜（ｅ）、図１０（ａ）〜（ｃ）は、本形成工程を概略して示す工程図である。
まず、図８（ａ）に示すように、ｎ型のシリコン基板１０の裏面側に低温酸化膜（ＬＴＯ）１２を形成した後、シリコン基板１０上にエピタキシャル膜１１ａを形成する（ステップＳ３２）。ＬＴＯ１２は、シリコン基板１０の裏面側を保護するものである。シリコン基板１０裏面に後の工程でエッチング等により凹凸を生じることが防止され、凹凸による位置精度の低下が防止される。
【００４０】
エピタキシャル膜１１ａの形成方法、形成材料としては公知のものを用いることができる。例えば、シリコン基板１０を載置した成膜室内に原料ガスを供給して、シリコン基板１０上にシリコンをエピタキシャル成長法により結晶成長させて、エピタキシャル膜１１ａを形成する。原料ガスの具体例としては、モノシランや、ジシラン等が挙げられる。また、原料ガスとして、第１不純物（例えば、リン）や第２不純物（例えば、ボロン）を含んだものを用いて、不純物を含有したエピタキシャル膜を形成してもよい。また、最下層のエピタキシャル膜１１ａの形成条件としては、その下地に半導体層１１がないので評価工程の結果に関らず適宜設定することができる。
【００４１】
次いで、図８（ｂ）に示すように、シリコン基板１０の表面を熱酸化してスルー酸化膜１３を形成する。スルー酸化膜１３は、シリコン基板１０の表面を保護するとともに、ボロンの注入深さを調整するものである。なお、スルー酸化膜１３を形成する前にエピタキシャル膜１１ａに凹部を設けておき、この凹部をアライメントマークとして用いてもよい。例えば、後にレジストパターンを形成する際にフォトマスクとの位置合わせ等に用いることができる。
【００４２】
次いで、図８（ｃ）に示すように、ボロン注入用のマスクパターンＲ１を形成する（ステップＳ３３１）。ここでは、マスクパターンＲ１として、公知のレジスト技術及びフォトリソグラフィ法を用いてレジストマスクを形成する。そして、図８（ｄ）に示すように、エピタキシャル膜１１ａにイオン注入法によりボロン（第２不純物）１１２Ａを注入（ステップＳ３３２）した後、図８（ｅ）に示すようにマスクパターンＲ１を除去する（ステップＳ３３３）。
【００４３】
次いで、図９（ａ）に示すように、リン注入用のマスクパターンＲ２を形成するとともに、リンを注入する部分のスルー酸化膜１３を除去する（ステップＳ３３４）。マスクパターンＲ２としては、ボロン注入用のもの同様にレジストマスクを用いればよい。そして、図９（ｂ）に示すように、エピタキシャル膜１１ａにイオン注入法によりリン（第１不純物）１１１Ａを注入（ステップＳ３３５）した後、図９（ｃ）に示すようにマスクパターンＲ１を除去する（ステップＳ３３６）。
【００４４】
次いで、適宜洗浄処理を行った後、図９（ｄ）に示すように熱処理によりリン１１１Ａ及びボロン１１２Ａをエピタキシャル膜１１ａ中で活性化（ドライブ）する（ステップＳ３４）。これにより、リン１１１Ａが熱拡散（一次拡散）してリン拡散部１１１Ｂとなり、ボロン１１２Ａが熱拡散してボロン拡散部１１２Ｂとなる。例えば、Ｎ２雰囲気、基板温度９００℃で３０分程度の熱処理を行えばよい。これによりリン拡散部１１１Ｂとボロン拡散部１１２Ｂとを有するエピタキシャル膜１１ｂが得られる。
【００４５】
次いで、図９（ｅ）に示すようにスルー酸化膜１３を除去した後に、ステップＳ３１で設定した形成条件により、エピタキシャル膜１１ｂ上にエピタキシャル膜１１ａを形成（積層）する。上層側のエピタキシャル膜１１ａの形成過程において、下層側のエピタキシャル膜１１ｂのリン拡散部１１１Ｂ、ボロン拡散部１１２Ｂからはそれぞれリン、ボロンが蒸発する。蒸発後においてリン拡散部１１１Ｂに残留するリンの量（ドーパント量）が許容範囲内となるように、評価工程で得られたリンの蒸発量に基づいてエピタキシャル膜１１ａの形成条件を設定しているので、リン拡散部１１１Ｂにおけるドーパント量を高精度に制御することができる。また、同様の理由により、ボロン拡散部１１２Ｂにおけるドーパント量も高精度に制御することができる。そして、エピタキシャル膜１１ａにステップＳ３３１〜Ｓ３３６、Ｓ３４を行うことにより、リン拡散部１１１Ｂ、ボロン拡散部１１２Ｂを形成する。
【００４６】
次いで、ステップＳ３２、Ｓ３３１〜Ｓ３３６、Ｓ３４を所定の回数繰り返すことにより、図９（ｃ）に示すようにエピタキシャル膜１１ｂを所定の数だけ積層する。最上層を除くいずれのエピタキシャル膜１１ｂにおいても、その上層にエピタキシャル膜１１ａを形成する際の蒸発量が制御される。またエピタキシャル膜１１ａの形成後においては、これにキャップされることにより下層側のエピタキシャル膜１１ｂからリンやボロンが蒸発することが防止される。このようにして、リン拡散部１１１Ｂにおけるドーパント量及びボロン拡散部１１２Ｂにおけるドーパント量を高精度に制御することができる。
【００４７】
積層が終了した（ステップ３５）後に、図９（ｄ）に示すように、積層された複数のエピタキシャル膜１１ｂを熱処理して、各々のエピタキシャル膜１１ｂのリン拡散部１１１Ｂ、ボロン拡散部１１２Ｂをさらに熱拡散（２次拡散）させる（ステップＳ３６）。これにより、複数のエピタキシャル膜１１ｂで厚み方向に複数のリン拡散部１１１Ｂが一体となりｎピラー１１１となる。また、ボロン拡散部１１２Ｂも同様に厚み方向において一体となることによりｐピラー１１２となる。これにより、エピタキシャル膜１１ｂからなる半導体膜１１Ａが積層されてなる半導体層１１が得られる。また、ＬＴＯ１２を除去すること等の後処理を行うことにより、図１（ａ）に示した半導体基板１が得られる（ステップ３７）。
【００４８】
以上のような本発明の半導体基板の製造方法によれば、ステップＳ２１〜２４を行ってエピタキシャル膜の形成条件に対するリンの蒸発量、ボロンの蒸発量を評価しているので、蒸発せずに残留するリンの量、ボロンの量がいずれも許容範囲内となるようにエピタキシャル膜の形成条件を設定することができる。本形成工程では、このような形成条件によりエピタキシャル膜１１ａを形成（積層）するので、下層側のエピタキシャル膜１１ｂの各々におけるドーパント量を高精度に制御することができる。これにより、ｎピラー１１１とｐピラー１１２とで不純物濃度を高精度に一致させることが可能になる。
【００４９】
このようにして得られた半導体基板１を用いて製造されたＳＪＭＯＳ２は、格段に高耐圧化されるので、ＳＪＭＯＳ２により各種パワーデバイスを構成すれば、高性能なパワーデバイスとなる。また、例えば耐圧増加量の一部又は全部に対応する分だけ半導体層１１の低抵抗化することにより、耐圧を確保するとともにオン抵抗を低減することもできる。これにより、ＳＪＭＯＳ２が低損失のものとなり、ＳＪＭＯＳ２を用いたパワーデバイスを低消費電力化することができる。
【００５０】
通常、不純物濃度の測定には、二次イオン質量分析法（ＳＩＭＳ）が用いられている。ＳＩＭＳによれば、半導体層の厚み方向における不純物濃度の分布を測定可能であるものの、測定時間が長いことや測定誤差が比較的高い（例えば５〜１０％程度）こと等のデメリットもある。半導体基板１にあっては、複数の半導体膜１１Ａからなる半導体層１１において、１つの半導体膜１１Ａの厚みとしては半導体層１１よりも薄くなる。したがって、イオン注入深さの精度が高くなり厚み方向の分布を知る必要がなくなることに加え、イオン注入深さが浅くなることにより電気抵抗の測定により不純物濃度を知ることが可能になる。電気抵抗を測定することにより、ＳＩＭＳよりも格段に短時間かつ高精度（例えば測定誤差が１％程度）に不純物濃度を評価することができる。
【００５１】
なお、エピタキシャル膜の形成条件に対するリンの蒸発量、ボロンの蒸発量が既知になるので、リンの蒸発量とボロンの蒸発量との違いに基づいて、イオン注入におけるリンのドーズ量、あるいはボロンのドーズ量を調整することもできる。これにより、蒸発せずに残留するリンの量、ボロンの量を高精度に制御することができ、ｎピラー１１１とｐピラー１１２とで不純物濃度を高精度に一致させることができる。このようなドーズ量の調整を行う場合に、図６に示したように蒸発量がドーズ量に換算された値で既知になっているので、容易に調整量を定めることができる。
【００５２】
また、本形成工程では、エピタキシャル膜形成処理の後に第１不純物をイオン注入するイオン注入処理を行い、
【００５３】
また、前記実施形態では、第１領域と第２領域とをともにイオン注入により形成しているが、第２不純物を含んだエピタキシャル膜を形成した後に、このエピタキシャル膜の第１領域と対応する部分に第１不純物をイオン注入して第１領域を形成しても良い。この場合には、第１領域の非形成領域が第２領域になる。
【図面の簡単な説明】
【００５４】
【図１】（ａ）は、半導体基板の断面図、（ｂ）は、ＳＪＭＯＳの断面図である。
【図２】半導体基板の製造方法の一実施形態を概略して示すフローチャートである。
【図３】ピラー濃度比の許容範囲を規定する方法を示す説明図である。
【図４】（ａ）〜（ｅ）は、評価工程を模式的に示す工程図である。
【図５】試験用基板の電気抵抗が測定値に及ぼす影響の一例を示すグラフである。
【図６】蒸発量を評価する方法を示す説明図である。
【図７】ボロンのドーズ量に対する表面抵抗率の一例を示すグラフである。
【図８】（ａ）〜（ｅ）は、本形成工程を示す工程図である。
【図９】（ａ）〜（ｅ）は、図８（ｅ）から続く工程図である。
【図１０】（ａ）〜（ｃ）は、図９（ｅ）から続く工程図である。
【符号の説明】
【００５５】
１・・・半導体基板、１０・・・シリコン基板（本形成用基板）、１１・・・半導体層、１１Ａ、１１ａ、１１ｂ・・・エピタキシャル膜、１５・・・シリコン基板（試験用基板）、１６・・・試験用半導体層、１７・・・試験用エピタキシャル膜、１１１・・・ｎピラー（第１領域）、１１１Ａ・・・リン（第１不純物）、１１２・・・ｐピラー（第２領域）、１１２Ａ・・・ボロン（第２不純物）、２・・・ＳＪＭＯＳ（縦型金属酸化膜半導体）、Ｓ１・・・規定工程、Ｓ２１〜Ｓ２４・・・評価工程、Ｓ３１、Ｓ３２、Ｓ３３１〜Ｓ３３６、Ｓ３４〜Ｓ３７・・・本形成工程
【図１】
2010034419.tif 000003
【図２】
2010034419.tif 000004
【図３】
2010034419.tif 000005
【図４】
2010034419.tif 000006
【図５】
2010034419.tif 000007
【図６】
2010034419.tif 000008
【図７】
2010034419.tif 000009
【図８】
2010034419.tif 000010
【図９】
2010034419.tif 000011
【図１０】
2010034419.tif 000012