【手続補正書】
【提出日】平成17年6月20日(2005.6.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
これを防止するには、単純に考えれば、この電位ＶＳをモニタすれば良いということになるが、通常電位ＶＳは数百Ｖとなるので、この電位をＨＶＩＣ内部でモニタすることは不可能であった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
高電位側パワーデバイスの駆動回路ＨＤは、当該駆動回路の電源となるキャパシタ１０の２つの電極にそれぞれのソース電極が接続され、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）を構成するＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を有し、ＰＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を相補的にオン、オフさせることでパワーデバイス１２をスイッチングする回路である。また、ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５の接続点の電圧を高電位側出力電圧ＨＯ（または制御信号ＨＯ）と呼称する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、高電位側パワーデバイス駆動回路ＨＤはＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を駆動させるために、インターフェース回路１から与えられ、接地電位を基準として発生されたパルス状の制御信号Ｓ１（第１状態および第２状態の２つの電位状態を有している）の正および負のレベル遷移に応答して、パルス状のオン信号Ｓ２およびオフ信号Ｓ３を発生させるパルス発生回路３を有している。なお、インターフェース回路１は外部に設けられたマイクロコンピュータなどから与えられる高電位側制御信号（ＨＩＮ信号）および低電位側制御信号（ＬＩＮ信号）に基づいて、それぞれ制御信号Ｓ１およびＳ０を生成する。また、図示していないが、ＨＶＩＣ１００は高電位側から逆レベルシフトされて送られてきた信号を受け、当該信号を外部に出力する機能も有している。また、パルス発生回路３はワンショットパルス発生回路とも呼称される。なお、インターフェース回路１およびパルス発生回路３を含めて低電位側ロジック回路と総称する場合もある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
低電位側パワーデバイス駆動回路ＬＤは、当該駆動回路の電源となるキャパシタ１１の２つの電極の間に直列に接続されたＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８を有し、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８を相補的にオン、オフさせることでパワーデバイス１３をスイッチングする回路である。ここで、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８の接続点の電圧を低電位側出力電圧ＬＯ（または制御信号ＬＯ）と呼称する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
なお、ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を相補的にオン、オフさせることで得られる、パワーデバイス１２の制御信号ＨＯも制御信号Ｓ１と同様の信号となる。ここで、図２にはパワーデバイス１３の制御信号ＬＯも併せて示している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図５において、シリコン基板等の半導体基板１０１（Ｐ型不純物を比較的低濃度に含む：Ｐ-）の主面上にエピタキシャル層１０２（Ｎ型不純物を比較的低濃度に含む：Ｎ-）が配設されている。そして、エピタキシャル層１０２と半導体基板１０１との境界部には、双方に跨るように、電界緩和のための埋め込み拡散領域１０４（Ｎ型不純物を比較的高濃度に含む：Ｎ+）が選択的に形成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
分離構造ＲＳは、エピタキシャル層１０２の表面に選択的に配設されたフィールド酸化膜１０７と、フィールド酸化膜１０７とは間隔を開けてエピタキシャル層１０２の表面内に配設されたＰ型拡散領域１０６（Ｐ型不純物を比較的高濃度に含む：Ｐ+）と、フィールド酸化膜１０７を間に挟んで、Ｐ型拡散領域１０６とは反対側のエピタキシャル層１０２の表面内に配設されたＮ型拡散領域１１８（Ｎ+）と、フィールド酸化膜１０７の端縁部上からＰ型拡散領域１０６の端縁部上に渡るように配設された低電位ポリシリコンフィールドプレート１１１と、フィールド酸化膜１０７上に選択的に複数配設された浮遊電位ポリシリコンフィールドプレート１１２と、フィールド酸化膜１０７の端縁部上からＮ型拡散領域１１８の端縁部上に渡るように配設された高電位ポリシリコンフィールドプレート１１３とを有している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
電圧センス部ＳＰは、エピタキシャル層１０２の表面に選択的に配設されたフィールド酸化膜１０７と、フィールド酸化膜１０７で覆われたエピタキシャル層１０２の表面内に配設されたＰ型ウエル領域１１４と、Ｐ型ウエル領域１１４に接してＰ型ウエル領域１１４を囲むように配設され、エピタキシャル層１０２の主面表面から半導体基板１０１の表面に達するＰ型拡散領域１０３（Ｐ+）とを備えている。また、Ｐ型ウエル領域１１４より下層には埋め込み拡散領域１０４が配設されている。なお、電圧センス部ＳＰは、ソース・ドレイン領域を有するが、図５に示す断面ではソース・ドレイン領域は現れていない。なお、電圧センス部ＳＰの詳細な構成については後に説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
そして、同心円状のフィールド酸化膜１０７の内側の端縁部上からＮ型拡散領域１１９の端縁部上に渡るように高電位ポリシリコンフィールドプレート１１３が配設され、フィールド酸化膜１０７上には浮遊電位ポリシリコンフィールドプレート１１２が同心円状に複数配設され、フィールド酸化膜１０７の外側の端縁部上からＮ型拡散領域１０５の端縁部上に渡るように同心円状のゲート電極１０９が配設されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
図６は、ＮＭＯＳトランジスタ２１の平面構成をさらに詳細に示す平面図であり、便宜的に、エピタキシャル層１０２の表面内に形成される不純物領域も示している。また、図７は、図６に示すＮＭＯＳトランジスタ２１のＢ−Ｂ線での断面構成を表す図である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
高電位配線ＷＲに高電圧が印加されると、フィールド酸化膜１０７の下部にあたるＰ型ウエル領域１１４の表面がＮ型領域に反転し、Ｎ型拡散領域１０５の間にチャネル領域が形成され、ＮＭＯＳトランジスタ２１がオン状態となって、ドレイン電位Ｖ２がＧＮＤとなり、ＨＶＩＣ１００の短絡保護動作が実行される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
ＰＭＯＳトランジスタＰ２１０において、高電位配線ＷＲの両側面外方のエピタキシャル層１０２の表面内には、ソース・ドレイン領域としてＰ型拡散領域１１６（Ｐ+）が選択的に配設されている。そして、Ｐ型拡散領域１１６の上方には、Ｐ型拡散領域１１６に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方はＮＭＯＳトランジスタＮ２１０のソース・ドレイン領域にも接続され、ＣＭＯＳトランジスタ２１０の出力となる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
また、中央のエピタキシャル層１０２を囲むＮ型拡散領域１２５は、エピタキシャル層１０２の主面表面から半導体基板１０１に達するように配設されるとともに、埋め込み拡散領域１０４にも接触して、中央のエピタキシャル層１０２をＰ型不純物領域から完全に分離している。なお、ＮＭＯＳトランジスタＮ２１０の断面構造は、図７を用いて説明したＮＭＯＳトランジスタ２１と同じであるので説明は省略する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
なお、上記数式（１）においてεｓは半導体の誘電率、ＮＡはＰ型ウエル領域１１４の不純物濃度、φＢはフェルミポテンシャルである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
このように、ＨＶＩＣ１００Ｃにおいては電位ＶＳの検出レベルを３レベルに設定することができ、電位ＶＳが過渡的に変化しているような場合でも、ＮＭＯＳトランジスタ２１および２１１の出力値の論理和や論理積をとることで、電圧検出が可能となる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
図２４に示すように、バイアス電圧出力回路９０は、ロジック回路電圧ＶＣＣを電源として基準電圧Ｖrefを発生する基準電圧発生部６０と、基準電圧Ｖrefを抵抗分割することでバイアス電圧ＶＢＳを生成する可変抵抗Ｒ１およびＲ２と、可変抵抗Ｒ１およびＲ２の抵抗値を調整する抵抗調整回路５０と、抵抗調整回路５０の制御プログラムを記憶したＥＰＲＯＭなどのメモリデバイス部４０とを有している。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
すなわち、低電位配線ＷＲ２の電位は上述したように低電位側回路に接続されるので、基本的にＧＮＤに近い電位となっている。このため高電位側パワーデバイス駆動回路ＨＤにおいてノードＮ１の電位ＶＳが、例えば地絡により接地電位になったような場合には、ＰＭＯＳトランジスタ２３はオフ状態となり、ドレイン電位Ｖ３はそのときの電位ＶＳ、すなわちＧＮＤに等しくなり、ＰＭＯＳトランジスタ２３の出力は「ＬＯＷ」となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
一方、ノードＮ１の電位ＶＳが高電位ＨＶとなると、ＰＭＯＳトランジスタ２３はオン状態となり、ドレイン電位Ｖ３はそのときの電位ＶＳ、すなわちＨＶに等しくなり、ＰＭＯＳトランジスタ２３の出力は「Ｈｉｇｈ」となる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
レベルシフトトランジスタＬＳＴＨと、低電位側ロジック回路ＬＬとの間のエピタキシャル層１０２の表面には、フィールド酸化膜１０７が配設され、当該フィールド酸化膜１０７で覆われたエピタキシャル層１０２の主面表面から半導体基板１０１の表面に達するようにＰ型拡散領域１０３が配設されている。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１７９
【補正方法】変更
【補正の内容】
【０１７９】
そして、層間絶縁膜１１７上には、一方端がドレイン電極１２６Ｄに接続され、電圧センス部ＳＰＨおよび分離構造ＲＳの上部を跨いで他方端が低電位側ロジック回路ＬＬ内にまで延在するように設けられた低電位配線ＷＲ２が設けられている。なお、低電位配線ＷＲ２は、アルミニウム等の導電体で形成される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１８０
【補正方法】変更
【補正の内容】
【０１８０】
また、低電位配線ＷＲ２および層間絶縁膜１１７を覆うように表面保護膜（ガラスコート膜）１２１が配設されている。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正の内容】
【０１８８】
図２９において、高電位配線ＷＲ３は、一方端が電位ＶＢが与えられる所定のパッドＰＤＨに接続され、分離構造ＲＳ上および電圧センス部ＳＰの上部を跨ぐように引き出されている。ここで、電圧センス部ＳＰは低電位側の半導体素子が配置されていない非配置領域ＮＲに配設されている。
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2004328329.tif 000001
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
2004328329.tif 000002
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正の内容】
【図２５】
2004328329.tif 000003