【手続補正書】
【提出日】令和2年3月31日(2020.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成された少なくとも１つの論理入力を有する入力段であって、前記入力段が１つ以上のストレージループを含み、前記ストレージループの少なくとも１つが各論理入力に関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合（ＪＪ）と、ストレージインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された１つ以上の電流によって供給されるバイアスと、前記入力段に供給される第１の状態を有する第１のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定ＪＪのトリガに基づいて出力をデアサートするように構成された位相モード論理（ＰＭＬ）インバータ回路を含む出力段であって、前記第１の状態とは反対の第２の状態を有する第２のバイアス信号が供給される前記出力段と、
を備えるＲＱＬゲート回路。
【請求項２】
前記出力段が、前記論理決定ＪＪのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項３】
前記入力段が実際に３つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも２つのアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項４】
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項５】
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項６】
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項７】
前記入力段がさらに、論理クロック入力をゼロ復帰（ＲＺ）ＳＦＱパルス対として供給するように構成された論理クロック入力をさらに含み、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定ＪＪをトリガするように構成されている、請求項１に記載のＲＱＬゲート回路。
【請求項８】
前記出力段が、前記論理決定ＪＪを除いて５つ以下のＪＪを含む、請求項１に記載のＲＱＬゲート回路。
【請求項９】
前記出力段がさらに、前記ＲＱＬゲート回路の起動時に前記出力にアサート信号を供給するように構成された２つのトランス結合されたＤＣ磁束バイアス線を含む、請求項８に記載のＲＱＬゲート回路。
【請求項１０】
前記出力段が、前記ＤＣ磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、８つ以下のインダクタを含む、請求項９に記載のＲＱＬゲート回路。
【請求項１１】
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給してレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記１つ以上の正のＳＦＱパルスの供給に基づいて、前記ＲＱＬゲートの１つ以上の入力ストレージループに１つ以上の正の電流を流すこと、
前記１つ以上の正の電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）をトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝搬すること、
を備える方法。
【請求項１２】
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスの供給に基づいて、前記入力ストレージループの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記論理決定ＪＪをトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からアサート信号を伝搬すること、
をさらに備える請求項１１に記載の方法。
【請求項１３】
互いに１８０°位相がずれたＡＣ成分を各々有する２つのバイアス信号を供給することをさらに備え、前記トリガすることが前記２つのバイアス信号のうちの１つに基づいており、信号反転が前記２つのバイアス信号に基づいている、請求項１１に記載の方法。
【請求項１４】
回路であって、
ダブテールノードに各々接続された１つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１のノードにおいて、入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、および前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記１つ以上の論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定ＪＪによる論理決定を反転させる位相モード論理（ＰＭＬ）反転回路と、
互いに約１８０°位相が異なるＡＣ成分を有するバイアス信号を供給する２つのバイアス有力と、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。
【請求項１５】
前記ダブテールノードで交差する３つの論理入力ＪＴＬを有し、前記論理出力信号は、前記３つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転２／３多数決機能を提供する、請求項１４に記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように構成された少なくとも１つの論理入力を有する入力段であって、前記入力段が１つ以上のストレージループを含み、前記ストレージループの少なくとも１つが各論理入力に関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合（ＪＪ）と、ストレージインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された１つ以上の電流によって供給されるバイアスと、前記入力段に供給される第１の状態を有する第１のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定ＪＪのトリガに基づいて出力をデアサートするように構成された位相モード論理（ＰＭＬ）インバータ回路を含む出力段であって、前記第１の状態とは反対の第２の状態を有する第２のバイアス信号が供給される前記出力段と、
を備えるＲＱＬゲート回路。
（付記２）
前記出力段が、前記論理決定ＪＪのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、付記１に記載のＲＱＬゲート回路。
（付記３）
前記入力段が実際に３つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも２つのアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記４）
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記５）
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記６）
前記入力段が実際に２つの論理入力を有し、前記出力段が前記２つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記７）
前記入力段がさらに、論理クロック入力をゼロ復帰（ＲＺ）ＳＦＱパルス対として供給するように構成された論理クロック入力をさらに含み、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定ＪＪをトリガするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記８）
前記出力段が、前記論理決定ＪＪを除いて５つ以下のＪＪを含む、付記１に記載のＲＱＬゲート回路。
（付記９）
前記出力段がさらに、前記ＲＱＬゲート回路の起動時に前記出力にアサート信号を供給するように構成された２つのトランス結合されたＤＣ磁束バイアス線を含む、付記８に記載のＲＱＬゲート回路。
（付記１０）
前記出力段が、前記ＤＣ磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、８つ以下のインダクタを含む、付記９に記載のＲＱＬゲート回路。
（付記１１）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給してレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記１つ以上の正のＳＦＱパルスの供給に基づいて、前記ＲＱＬゲートの１つ以上の入力ストレージループに１つ以上の正の電流を流すこと、
前記１つ以上の正の電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）をトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からデアサート信号を伝搬すること、
を備える方法。
（付記１２）
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスの供給に基づいて、前記入力ストレージループの１つ以上に１つ以上の負の電流を流すこと、
前記１つ以上の負の電流を流すことに基づいて、前記論理決定ＪＪをトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からアサート信号を伝搬すること、
をさらに備える付記１１に記載の方法。
（付記１３）
互いに１８０°位相がずれたＡＣ成分を各々有する２つのバイアス信号を供給することをさらに備え、前記トリガすることが前記２つのバイアス信号のうちの１つに基づいており、信号反転が前記２つのバイアス信号に基づいている、付記１１に記載の方法。
（付記１４）
回路であって、
ダブテールノードに各々接続された１つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１のノードにおいて、入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、および前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記１つ以上の論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定ＪＪによる論理決定を反転させる位相モード論理（ＰＭＬ）反転回路と、
互いに約１８０°位相が異なるＡＣ成分を有するバイアス信号を供給する２つのバイアス有力と、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。
（付記１５）
前記ダブテールノードで交差する３つの論理入力ＪＴＬを有し、前記論理出力信号は、前記３つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転２／３多数決機能を提供する、付記１４に記載の回路。
（付記１６）
９つ以下のＪＪを有する付記１５に記載の回路。
（付記１７）
前記ダブテールノードと低電圧レールとの間のインダクタとともに前記ダブテールノードで交差する２つの論理入力ＪＴＬを有し、前記論理出力信号は、前記２つの論理入力ＪＴＬに供給される前記論理入力信号に基づいてＮＡＮＤ機能を提供する、付記１４に記載の回路。
（付記１８）
８つ以下のＪＪを有する付記１７に記載の回路。
（付記１９）
前記ダブテールノードと、システム起動時にトランス結合入力インダクタを介して供給されるＤＣ磁束バイアス電流を量子化するように構成されたバイアス量子化ＪＪとの間のインダクタとともに前記ダブテールノードで交差する２つの論理入力ＪＴＬを有し、前記論理出力信号は、前記２つの論理入力ＪＴＬに供給される前記論理入力信号に基づいてＮＯＲ機能を提供する、付記１４に記載の回路。
（付記２０）
前記ダブテールノードに接続された実際に１つの論理入力ＪＴＬを有し、前記論理入力ＪＴＬはＳＦＱ信号をゼロ復帰（ＲＺ）パルス対として供給するように構成された論理クロック入力を有し、前記論理出力信号は、前記１つの論理入力ＪＴＬに供給される前記論理入力信号に基づいて反転出力Ｄフリップフロップ機能を提供する、付記１４に記載の回路。