【手続補正書】
【提出日】平成17年11月8日(2005.11.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  １個の半導体基板に、中央処理装置と、電気的に書き換え可能であって前記中央処理装置によってアクセス可能な不揮発性メモリと、前記中央処理装置によってアクセス可能な揮発性メモリとを有する半導体集積回路であって、
前記揮発性メモリは、正規の揮発性メモリセルと冗長用の揮発性メモリセルを複数個有すると共に、前記冗長用の揮発性メモリセルによって不良の正規揮発性メモリセルを救済するための救済情報をラッチする揮発性記憶回路を有し、
前記不揮発性メモリは、正規の不揮発性メモリセルと冗長用の不揮発性メモリセルを複数個有すると共に、前記冗長用の不揮発性メモリセルによって不良の正規不揮発性メモリセルを救済するための救済情報をラッチする揮発性記憶回路を有し、前記不揮発性メモリセルの一部は前記揮発性メモリの救済情報と共に不揮発性メモリの救済情報を記憶するメモリセルとされ、前記半導体集積回路に対する初期化の指示に応答して前記救済情報を不揮発性メモリセルから読み出して出力し、
前記揮発性記憶回路は、前記初期化の指示に応答して、不揮発性メモリからの救済情報をラッチするものであることを特徴とする半導体集積回路。
【請求項２】  前記中央処理装置、不揮発性メモリ、及び揮発性メモリの夫々のデータ入出力端子が共通接続されるデータバスに前記夫々の揮発性記憶回路のデータ入力端子が結合され、前記初期化の指示に応答して、不揮発性メモリから出力される救済情報は前記データバスを介して対応する揮発性記憶回路に伝達されるものであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】  前記揮発性メモリを複数個有し、夫々の揮発性メモリの揮発性記憶回路が前記データバスに接続されて成るものであることを特徴とする請求項２記載の半導体集積回路。
【請求項４】  前記不揮発性メモリは、半導体集積回路に対する初期化の指示に応答して前記救済情報を不揮発性メモリセルから複数サイクルに分けて順番に読み出して出力し、
前記揮発性記憶回路は、前記データバスの信号線に夫々共通接続され、救済情報の前記読み出しサイクル毎に、順番にデータバスに対してラッチ動作を行うものであることを特徴とする請求項２又は３記載の半導体集積回路。
【請求項５】  前記揮発性記憶回路は半導体集積回路に初期化を指示するリセット信号の第１の状態に応答して前記不揮発性メモリから出力される前記救済情報をラッチし、前記リセット信号の第１の状態から第２の状態への変化に応答して中央処理装置がリセット例外処理を開始するものであることを特徴とする請求項１記載の半導体集積回路。
【請求項６】  半導体集積回路に初期化を指示するリセット信号の第１の状態に応答して初期化されるクロック制御回路を有し、クロック制御回路は、前記リセット信号の第１の状態から第２の状態への変化に応答して前記揮発性記憶回路に前記不揮発性メモリからの前記救済情報をラッチさせ、その後、中央処理装置にリセット例外処理を開始させるものであることを特徴とする請求項１記載の半導体集積回路。
【請求項７】  前記不揮発性メモリは、救済情報格納用の不揮発性メモリセルに対する書換えを許容する動作モードと、その書換えを抑止する動作モードとを有するものであることを特徴とする請求項１記載の半導体集積回路。
【請求項８】  半導体集積回路の外部に接続される書き込み装置により前記不揮発性メモリセルに対する書換えを許容する動作モードと、中央処理装置による命令実行に従って前記不揮発性メモリセルに対する書換えを許容する動作モードとを有するものであることを特徴とする請求項７記載の半導体集積回路。
【請求項９】  前記不揮発性メモリは診断プログラムを格納する不揮発性メモリセルを有し、
前記診断プログラムは、前記不揮発性メモリ及び揮発性メモリに対して不良検出を行い、新たな不良のメモリセルを救済するための救済情報を不揮発性メモリの救済情報格納用の不揮発性メモリセルに書き込む処理を前記中央処理装置に実行させるものであることを特徴とする請求項７記載の半導体集積回路。
【請求項１０】  １個の半導体基板に、夫々データバスを共有する中央処理装置と、電気的に書き換え可能であって前記中央処理装置によってアクセス可能な不揮発性メモリと、前記中央処理装置によってアクセス可能な揮発性メモリとを有する半導体集積回路であって、
前記不揮発性メモリ及び揮発性メモリは、前記データバスにデータ入力端子が接続するレジスタ手段を夫々有し、前記レジスタ手段に設定された情報に従ってその機能の一部が決定されるものであり、
前記不揮発性メモリは、複数個の不揮発性メモリセルを有し、その一部は初期化データを記憶する不揮発性メモリセルとされ、初期化データ記憶用の不揮発性メモリセルに対する書換えを許容する動作モードと抑止する動作モードとを有し、前記半導体集積回路に対する初期化の指示に応答して不揮発性メモリセルから前記初期化データを読み出して出力し、
前記レジスタ手段は、前記半導体集積回路に対する初期化の指示に応答して前記不揮発性メモリからの初期化データをラッチするものであることを特徴とする半導体集積回路。
【請求項１１】  半導体集積回路に初期化を指示するリセット信号の第１の状態に応答して初期化されるクロック制御回路を有し、クロック制御回路は、前記リセット信号の第１の状態から第２の状態への変化に応答して相互に活性タイミングがずらされた複数相の第1のタイミング信号を出力し、その後に、前記中
央処理装置にリセット例外処理を開始させるための第2のタイミング信号を出力
し、
前記不揮発性メモリは、前記複数相の第1のタイミング信号の活性タイミング
に応答して前記初期化データを不揮発性メモリセルから複数サイクルに分けて順番に読み出して出力し、
前記レジスタ手段は、不揮発性メモリからの前記初期化データの読み出しサイクル毎に、順番にデータバスに対してラッチ動作を行うものである、ことを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】  前記揮発性メモリは、これに対応される前記レジスタ手段がラッチした情報を、冗長用の揮発性メモリセルによって不良の正規揮発性メモリセルを救済するための救済情報として利用するものであることを特徴とする請求項１０又は１１記載の半導体集積回路。
【請求項１３】  前記不揮発性メモリは、これに対応される前記レジスタ手段がラッチした情報を、冗長用の不揮発性メモリセルによって不良の正規不揮発性メモリセルを救済するための救済情報として利用するものであることを特徴とする請求項１０乃至１２の何れか１項記載の半導体集積回路。
【請求項１４】  前記揮発性メモリは、揮発性メモリセルとしてダイナミック型メモリセルを有し、その揮発性メモリに対応される前記レジスタ手段がラッチした情報を、前記ダイナミック型メモリセルのリフレッシュインターバルを規定するための制御情報として利用するものであることを特徴とする請求項１０乃至１３の何れか１項記載の半導体集積回路。
【請求項１５】  前記揮発性メモリは、これに対応される前記レジスタ手段がラッチした情報を、内部制御信号のタイミングを規定するための制御情報として利用するものであることを特徴とする請求項１０乃至１４の何れか１項記載の半導体集積回路。
【請求項１６】  外部電源電圧を入力し内部電源電圧を生成する内部電圧発生回路を更に有し、この内部電圧発生回路は、内部電源電圧のレベルを規定するための参照電圧を決定する制御情報をラッチするラッチ手段を有し、このラッチ手段は、前記不揮発性記憶装置から読み出される初期化データの一部を制御情報としてラッチするものであることを特徴とする請求項１０乃至１５の何れか１項記載の半導体集積回路。
【請求項１７】  前記不揮発性メモリはフラッシュメモリであり、一部の不揮発性メモリセルは前記中央処理装置が実行するプログラムを格納するものであることを特徴とする請求項１乃至１６の何れか１項に記載の半導体集積回路。
【請求項１８】  前記揮発性メモリはＤＲＡＭであり、前記中央処理装置のワークメモリであることを特徴とする請求項１乃至１７の何れか１項に記載の半導体集積回路。
【請求項１９】  前記揮発性メモリはＳＲＡＭから成る高速アクセス用メモリであることを特徴とする請求項１乃至１７の何れか１項記載の半導体集積回路。
【請求項２０】  複数の揮発性メモリセルを有するメモリアレイと、前記メモリアレイに関する救済情報を揮発的に記憶する揮発性記憶回路と、を含むメモリモジュールであって、
前記揮発性記憶回路は、
前記半導体集積回路に形成されるべきデータバスに結合可能にされる入力端子と、
前記揮発性記憶回路への救済情報の入力を制御するための制御信号を受けるための制御信号入力端子とを有する、ものであることを特徴とするメモリモジュール。
【請求項２１】  前記メモリモジュールは、第１揮発性メモリセルの複数と、第２揮発性メモリセルの複数とを有し、
前記揮発性記憶回路に保持される救済情報は、前記第２揮発性メモリセルによって前記第１揮発性メモリセルを差し換え可能にするための情報である、ことを特徴とする請求項２０に記載のメモリモジュール。
【請求項２２】  前記メモリモジュールは、ダイナミック型メモリ又はスタテック型メモリである、ことを特徴とする請求項２０に記載のメモリモジュール。
【請求項２３】  前記メモリモジュールは、さらに、
アドレスバスからアドレス信号が供給されるべきアドレスバッファ回路と、
前記アドレスバッファ回路に供給されたアドレス信号と前記揮発性記憶回路に格納された救済情報とを比較するアドレス比較回路と、を含み、
前記アドレス比較回路が前記アドレスバッファ回路に供給されたアドレス信号と前記揮発性記憶回路に格納された救済情報との一致を検出したことに応答して、前記アドレス信号に従う前記第１揮発性メモリセルの代わりに、前記第２揮発性メモリセルを選択するものである、ことを特徴とする請求項２１に記載のメモリモジュール。
【請求項２４】  ラッチ形態にされたメモリセルを含むスタティック型メモリと、
電気的にプログラム及び消去可能な不揮発性メモリと、を有し
前記スタティック型メモリは、そのメモリアレイの救済情報を記憶する為の第１揮発性記憶回路を有し、
前記不揮発性メモリは、そのメモリアレイに前記第１揮発性記憶回路に供給されるべき第１救済情報と前記第１救済情報以外のプログラムデータとを記憶するものであることを特徴とする半導体集積回路。
【請求項２５】  前記半導体集積回路は、さらに、前記第１揮発性記憶回路と前記不揮発性メモリとが結合されたデータバスを含み、
前記救済情報は、前記半導体集積回路のリセット期間に、前記データバスを介して前記第１揮発性記憶回路へ格納されることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２６】  前記不揮発性メモリは、第２揮発性記憶回路を有し、
前記不揮発性メモリは、それ自身のメモリアレイを救済するための第２救済情報をそのメモリアレイに記憶し、
前記第２救済情報は、前記リセット期間に応答して、前記第２揮発性記憶回路に格納されることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２７】  救済情報を揮発的に記憶するための揮発性記憶回路を有する揮発性メモリと、前記救済情報を格納するための不揮発性メモリセルを有する不揮発性メモリとを、半導体基板に形成し、半導体集積回路を製造する工程と、  前記半導体集積回路を検査し、前記揮発性メモリの欠陥情報を得る第１検査工程と、
前記第１検査工程の検査結果に応じて、前記揮発性記憶回路へ供給されるべき第１救済情報を前記不揮発性メモリセルの一部へ書き込む工程と、
前記半導体集積回路の電源電圧を通常使用時より高くして前記半導体集積回路の試験を実行するバーン・イン・テスト工程と、
前記バーン・イン・テスト工程後、前記半導体集積回路を検査し、前記バーン・イン・テスト工程に起因する前記揮発性メモリの欠陥情報を得る第２検査工程と、
前記第２検査工程の検査結果に応じて、前記揮発性記憶回路へ供給されるべき第２救済情報を前記不揮発性メモリセルの他の一部へ書き込む工程と、
を含むことを特徴とする半導体集積回路の救済方法。
【請求項２８】  中央処理装置と、救済情報を揮発的に記憶するための揮発性記憶回路を有する揮発性メモリと、前記救済情報を格納するための不揮発性メモリセルを有する不揮発性メモリとを、半導体基板に形成し、半導体集積回路を製造する工程と、
前記中央処理装置に前記揮発性メモリのテストプログラムを実行させるテスト工程と、
前記テスト工程によって得られた欠陥情報を、前記不揮発性メモリセルに記憶させる工程と、
を含むことを特徴とする半導体集積回路の救済方法。
【請求項２９】  制御処理装置と、
前記制御処理装置によってアクセス可能にされた電気的に消去及び書き込み可能な不揮発性メモリと、
前記制御処理装置によってアクセス可能にされ、かつ、第１揮発性メモリセルと第２揮発性メモリセルを複数個有する揮発性メモリと、
前記第２揮発性メモリセルによって前記第１揮発性メモリセルを置き換えるための結合制御情報を保持する揮発性記憶回路とを有し、
前記不揮発性メモリは、複数個の不揮発性メモリセルを有し、その一部は前記結合制御情報を記憶する第１不揮発性メモリセルを含み、
前記不揮発性メモリは、前記結合制御情報の読み出し設定動作の指示に応答して、前記結合制御情報を前記第１不揮発性メモリセルから読み出して出力し、
前記揮発性記憶回路は、前記読み出し設定動作の指示に応答して、前記結合制御情報を格納する半導体集積回路。
【請求項３０】  請求項２９において、
前記結合制御情報の読み出し設定動作の指示は、前記半導体集積回路の初期化動作の指示である半導体集積回路。
【請求項３１】  請求項３０において、
前記半導体集積回路の初期化動作の指示は、リセット信号の第１状態に応答して指示される半導体集積回路。
【請求項３２】  請求項３１において、
前記制御処理回路、前記不揮発性メモリ、及び前記揮発性メモリの夫々のデータ入出力端子が共通に結合され、かつ、前記揮発性記憶回路のデータ入力端子が結合されるデータバスを、さらに、含み、
前記第１不揮発性メモリセルから出力された前記結合制御情報は前記データバスを介して前記揮発性記憶回路に伝達される半導体集積回路。
【請求項３３】  請求項３１において、
前記揮発性記憶回路は、前記リセット信号の第１状態に応答して前記不揮発性メモリから出力される前記救済情報をラッチし、
前記リセット信号の第１状態から第２状態への変化に応答して前記制御処理装置がリセット例外処理を開始する半導体集積回路。
【請求項３４】  請求項３１において、
前記リセット信号の第１の状態に応答して初期化されるクロック制御回路を有し、
前記クロック制御回路は、前記リセット信号の第１の状態から第２の状態への変化に応答して前記揮発性記憶回路に前記不揮発性メモリからの前記結合制御情報をラッチさせ、その後、前記制御処理装置にリセット例外処理を開始させる半導体集積回路。
【請求項３５】  請求項２９において、
前記揮発性メモリが複数個設けられ、
夫々の前記揮発性メモリに対応して前記揮発性記憶回路が複数個設けられる半導体集積回路。
【請求項３６】  請求項３５において、
前記不揮発性メモリは、前記結合制御情報の読み出し設定動作の指示に応答して、前記結合制御情報を前記第１不揮発性メモリセルから複数サイクルに分けて順番に読み出して出力し、
前記揮発性メモリに対応して設けられた各々の揮発性記憶回路は、対応する結合制御情報を順次格納する半導体集積回路。
【請求項３７】  請求項２９において、
前記不揮発性メモリは、
前記第１不揮発性メモリセルに対する書換えを許容する動作モードと、
前記第１不揮発性メモリセルに対する書換えを抑止する動作モードと、
を有する半導体集積回路。
【請求項３８】  請求項３７において、
前記半導体集積回路は、
前記半導体集積回路の外部に接続されるべき書き込み装置により前記不揮発性メモリセルに対する書換えを許容する動作モードと、
前記制御処理装置による命令実行に従って前記不揮発性メモリセルに対する書換えを許容する動作モードと、
を有する半導体集積回路。
【請求項３９】  請求項２９において、
前記不揮発性メモリは、さらに、診断プログラムを格納する第２不揮発性メモリセルを有し、
前記診断プログラムは、前記不揮発性メモリ及び前記揮発性メモリに対して不良検出を行い、不良のメモリセルを救済するための救済情報を前記第１不揮発性メモリセルに書き込む処理を前記制御処理装置に実行させるものである半導体集積回路。
【請求項４０】  制御処理装置と、
前記制御処理装置によってアクセス可能にされ、第１不揮発性メモリセルと第２不揮発性メモリセルを有する電気的に消去及び書き込み可能な不揮発性メモリと、
前記制御処理装置によってアクセス可能にされ、第１揮発性メモリセルと第２揮発性メモリセルを複数個有する揮発性メモリと、
前記第２揮発性メモリセルによって前記第１揮発性メモリセルを置き換えるための第１結合制御情報を保持する第１揮発性記憶回路と、を有し、
前記不揮発性メモリは、前記第２不揮発性メモリセルによって前記第１不揮発性メモリセルを置き換えるための第２結合制御情報を保持する第２揮発性記憶回路を有し、
前記不揮発性メモリは、前記第１及び前記第２結合制御情報を記憶する第３不揮発性メモリセルをさらに含み、
前記不揮発性メモリは、前記結合制御情報の読み出し設定動作の指示に応答して、前記結合制御情報を前記第２不揮発性メモリセルから読み出して出力し、
前記第１及び前記第２揮発性記憶回路は、前記読み出し設定動作の指示に応答して、前記結合制御情報を格納する半導体集積回路。
【請求項４１】  請求項４０において、
前記結合制御情報の読み出し設定動作の指示は、前記半導体集積回路の初期化動作の指示である半導体集積回路。
【請求項４２】  請求項４１において、
前記半導体集積回路の初期化動作の指示は、リセット信号の第１状態から第２状態への変化に応答して指示される半導体集積回路。
【請求項４３】  請求項４２において、
前記制御処理回路、前記不揮発性メモリ、及び前記揮発性メモリの夫々のデータ入出力端子が共通に結合され、かつ、前記第１揮発性記憶回路のデータ入力端子が結合されるデータバスを、さらに、含み、
前記第３不揮発性メモリセルから出力された前記結合制御情報は、前記データバスを介して前記第１揮発性記憶回路に伝達される半導体集積回路。
【請求項４４】  請求項４０において、
前記不揮発性メモリは、
前記第１又は前記第２不揮発性メモリセルに対する書換えを許容する動作モードと、
前記第１又は前記第２不揮発性メモリセルに対する書換えを抑止する動作モードと、
を有する半導体集積回路。
【請求項４５】  請求項４４において、
前記半導体集積回路は、
前記半導体集積回路の外部に接続されるべき書き込み装置により前記不揮発性メモリセルに対する書換えを許容する動作モードと、
前記制御処理装置による命令実行に従って前記不揮発性メモリセルに対する書換えを許容する動作モードと、
を有する半導体集積回路。
【請求項４６】  請求項４５において、
前記不揮発性メモリは、さらに、診断プログラムを格納する第４不揮発性メモリセルを有し、
前記診断プログラムは、前記不揮発性メモリ及び前記揮発性メモリに対して不良検出を行い、不良のメモリセルを救済するための救済情報を前記第３不揮発性メモリセルに書き込む処理を前記制御処理装置に実行させる半導体集積回路。
【請求項４７】  請求項２９又は４０において、
上記揮発性メモリは、ダイナミック型メモリ又はスタティック型メモリであり、
上記不揮発性メモリはフラッシュメモリである半導体装置。
【請求項４８】  請求項２９又は４０において、
上記制御処理装置は、中央処理装置である半導体装置。