【手続補正書】
【提出日】平成17年5月13日(2005.5.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルを含む内部回路、および
前記内部回路の外部領域のチップ周辺に配置される複数のパッドを備え、前記複数のパッドは、前記チップの少なくとも４分割領域の外周部に分散して配置され、前記内部回路の入出力するデータの語構成に応じて各前記分割領域において選択的に使用される複数のデータパッドを含む、半導体回路装置。
【請求項２】
前記チップは矩形形状を有し、
前記複数のデータパッドは、前記チップの対向２辺に沿って分散して配置される、請求項１記載の半導体回路装置。
【請求項３】
前記複数のパッドは、前記４分割領域に分散して配置されるデータパッドに対応して配置される電源パッドを含み、
前記データパッドおよび前記電源パッドは、前記語構成に応じて各分割領域において使用されるパッドの数が異なり、前記語構成が、許容最大ビット数とは異なるときには、各前記分割領域において使用されるパッドの間に不使用のパッドが配置されるように前記パッドが間引いて用いられる、請求項１記載の半導体回路装置。
【請求項４】
前記内部回路は、前記４分割領域各々に配置され、各々がデータを記憶する複数のメモリ回路を含み、
前記半導体回路装置はさらに、
各前記メモリ回路と前記複数のデータパッドとを結合する複数のデータバスを備え、各前記データバスの負荷容量は同一である、請求項１記載の半導体回路装置。
【請求項５】
前記内部回路は、前記メモリセルへアクセスするメモリ選択回路を含み、
前記半導体回路装置は、さらに、
テスト動作モード時、前記メモリ選択回路から同時に読出されたメモリセルデータを縮退して出力する縮退回路と、
前記語構成を示す語構成指示信号に従って、前記縮退回路の出力と前記複数のデータパッドとの接続を設定する接続制御回路を備える、請求項１記載の半導体回路装置。
【請求項６】
前記チップは矩形形状を有し、
前記複数のデータパッドは、前記チップの対向２辺に沿って分散して配置され、第１のパッケージ実装時においては前記４分割領域に分散して配置されるデータパッドが語構成に応じて使用され、第２のパッケージ実装時においては前記２辺の一方の辺に沿って分散して配置されるデータパッドが前記語構成に応じて選択的に使用される、請求項１記載の半導体回路装置。
【請求項７】
前記複数のデータパッドに対応して配置される複数のデータバス線を含み、前記複数のデータバス線は、前記語構成に応じて使用されるデータバス線の間に不使用とされるデータバス線が配置されるように配置される、請求項１記載の半導体回路装置。
【請求項８】
複数のメモリセル、
テスト動作モード時、前記複数のメモリセルの所定数のメモリセルに対して同時にデータを書込むデータを転送するテスト書込データ線、
前記テスト動作モード時、前記第１のデータ線のデータを前記所定数のメモリセルに同時に書込む書込回路、および
前記テスト動作モード時、前記所定数のメモリセルからの読出データを縮退して前記テスト書込データ線と異なるテスト読出データ線に縮退結果を示す信号を出力する縮退回路を備え、前記テスト書込およびテスト読出データ線は、それぞれ、通常動作モード時においては書込データおよび読出データ両者を転送する、半導体回路装置。
【請求項９】
前記テスト読出データ線は、少なくとも第１および第２のデータ線を含み、
前記縮退回路は、
前記所定数のメモリセルに対応してそれぞれ配置され、活性化時対応のメモリセルから読出されたデータを縮退し該縮退結果を前記第１および第２のデータ線に出力する第１および第２の圧縮回路と、
前記テスト動作モード時前記第１および第２の圧縮回路の出力信号を縮退して最終縮退結果を生成して、前記第１および第２のデータ線に対応して配置される出力回路と異なる出力回路を介して出力する最終縮退回路を備える、請求項８記載の半導体回路装置。
【請求項１０】
常動作モード時、複数ビットのデータを転送する内部データバスをさらに備え、前記テスト書込データ線と前記テスト読出データ線とは前記内部データバスにおいて互いに隣接して配置される、請求項８記載の半導体回路装置。
【請求項１１】
前記テスト読出データ線は、第１および第２のデータ線を備え、
前記縮退回路は、
前記所定数のメモリセルの第１の数のメモリセルのデータの縮退を行なって前記第１のデータ線に該縮退結果を示す信号を出力する第１の縮退回路と、
前記所定数のメモリセルの残りのメモリセルのデータの縮退を行なって前記第２のデータ線に該縮退結果を示す信号を出力する第２の縮退回路とを備える、請求項８記載の半導体回路装置。
【請求項１２】
前記テスト書込データ線は、それぞれが異なるデータ入出力パッドに対応して配置され、通常動作モード時、対応のパッドからのデータを転送する複数の内部データ線を含み、
前記書込回路は、前記テスト動作モード時、前記複数の内部データ線の予め定められた内部データ線のデータを前記複数の内部データ線の残りの内部データ線に伝達する結合回路と、
各前記内部データ線のデータに従って選択メモリセルにデータを転送する書込ドライバを備え、前記予め定められた内部データ線は、通常動作モード時および前記テスト動作モード時において同一の対応するデータ入出力パッドからのデータを転送し、
前記結合回路および前記書込ドライバの少なくとも一方は、前記テスト動作モード時、モード指示信号に従って、与えられたデータを選択的に反転して転送する反転回路を備える、請求項８記載の半導体回路装置。
【請求項１３】
各々が記憶データのリフレッシュが必要な複数のメモリセル、
前記複数のメモリセルの記憶データを、設定されたリフレッシュ周期でリフレッシュするためのリフレッシュ回路、および
収納される実装パッケージに従って、前記リフレッシュ周期を固定的に設定するためのリフレッシュ周期設定回路を備える、半導体回路装置。
【請求項１４】
前記リフレッシュ周期設定回路は、パッケージ指定情報に従って前記リフレッシュ周期を第１および第２のリフレッシュ周期の一方に固定的に設定する、請求項１３記載の半導体回路装置。
【請求項１５】
前記リフレッシュ周期は、４Ｋ回リフレッシュを実行することにより前記複数のメモリセルの記憶データのリフレッシュを１回実行する４Ｋリフレッシュサイクルと、前記メモリセルすべての記憶データを１回リフレッシュするのに８Ｋ回リフレッシュを実行する８Ｋリフレッシュサイクルとを含み、
前記リフレッシュ周期設定回路は、前記リフレッシュ周期を、同一チップが２個実装されるマルチチップモジュール実装時に、前記８Ｋリフレッシュサイクルに設定する、請求項１３記載の半導体回路装置。
【請求項１６】
前記リフレッシュ回路は、
設定された周期でリフレッシュ実行を要求するリフレッシュ要求を発行するリフレッシュタイマ回路と、
前記リフレッシュ要求に従って、リフレッシュを実行するリフレッシュ実行回路とを含み、
前記リフレッシュ周期設定回路は、前記リフレッシュタイマ回路のリフレッシュ要求発行周期を、前記実装されるパッケージに応じて設定する、請求項１３記載の半導体回路装置。
【請求項１７】
前記複数のメモリセルに対応して配置され、各々が選択メモリセルとデータの授受を行なう複数のグローバルデータ線、
アドレス信号に従って前記複数のグローバルデータ線を選択して内部データバスに結合するデータ線選択信号を生成する回路、および
前記実装パッケージに従って、前記データ線選択回路へ与えられるアドレス信号の所定のビットを、ロウアドレス信号の所定のビットとコラムアドレス信号の所定のビットのいずれかに設定する回路をさらに備える、請求項１３記載の半導体回路装置。
【請求項１８】
チップ４分割領域それぞれに配置され、各々がデータを入出力する複数の入出力回路、および
前記４分割領域それぞれに対応して配置され、活性化時、各々が対応の領域の入出力回路のデータの書込および読出にマスクをかける複数のマスク信号を入力するマスクパッドを備える、半導体回路装置。
【請求項１９】
各前記入出力回路は、複数ビットのデータの入出力を行ない、
各前記マスク回路は、活性化時、対応の領域の入出力回路に対する複数ビットのデータに対し共通にマスクをかける、請求項１８記載の半導体回路装置。
【請求項２０】
前記４分割領域に対応して前記チップ外周に配置され、各々が対応の領域の入出力回路とデータの授受を行なう複数のパッド群を備え、各前記パッド群は、複数のパッドを備える、請求項１８記載の半導体回路装置。
【請求項２１】
前記半導体回路装置は、マルチチップパッケージに実装され、前記マルチチップパッケージにおいては、少なくとも２個の同一構成の前記チップが配置される、請求項１８記載の半導体回路装置。
【請求項２２】
複数のメモリセルを有するメモリアレイ、
それぞれが、前記メモリアレイの選択メモリセルとデータの授受を行なう複数のグローバルデータ線、
各前記グローバルデータ線に対応して配置され、各々が活性化時対応のグローバルデータ線のデータを増幅して出力する複数のプリアンプ回路、
所定数のビット幅を有し、前記複数のプリアンプ回路の出力信号を転送する内部データバス、
前記内部データバスのバス線に対応して配置される複数のパッドを備え、前記複数のパッドの数は、前記所定数のビット幅に等しく、
前記内部データバスのバス線と前記複数のパッドとの結合を、少なくとも語構成情報に従って設定するパッド接続回路を備える、半導体回路装置。
【請求項２３】
前記パッド接続回路は、
前記内部データバスのバス線にそれぞれ対応して配置される複数のリードドライブ回路と、
前記内部データバスのバス線と前記リードドライブ回路の接続を語構成に応じて設定する接続回路を備え、前記リードドライブ回路の出力信号が各前記パッドに対応して配置される出力バッファ回路の対応の出力バッファ回路に転送される、請求項２２記載の半導体回路装置。
【請求項２４】
前記パッド接続回路は、列アドレス信号ビットと前記語構成情報とに従って、前記内部データバスのバス線と前記複数のパッドとの接続を設定する、請求項２２記載の半導体回路装置。
【請求項２５】
前記接続制御信号は、列アドレス信号に従って生成される、請求項２２記載の半導体回路装置。
【請求項２６】
前記接続制御信号は、プリアンプからのデータの内部読出／転送を指示するデータラッチ指示信号と列アドレス信号ビットとにより生成される、請求項２２記載の半導体回路装置。
【請求項２７】
前記内部データバスは、語構成に応じて使用されるデータバス線と不使用とされるデータバス線とが生じるとき、使用されるデータバス線は、不使用バス線により隣接使用バス線からシールドされるように配置される、請求項２２記載の半導体回路装置。