【手続補正書】
【提出日】平成17年5月23日(2005.5.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線と、
第１導電型の第１ＭＯＳトランジスタ及び第２導電型の第２ＭＯＳトランジスタから構成される転送回路と、
前記ワード線と前記転送回路の出力端を接続する第１制御信号線と、
前記転送回路の入力端に接続される第２制御信号線と、
前記第２制御信号線に接続される第１デコーダと、
前記転送回路に接続される第３制御信号線と、
前記第３制御信号線に接続され、前記転送回路の動作を制御する制御信号を出力する第２デコーダとを具備し、
前記第１制御信号線は、第１配線層内に配置される第１部分と前記第１配線層上の第２配線層内に配置される第２部分とから構成され、かつ、前記ワード線は、前記第１制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第１拡散層に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記ワード線は、前記第１制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続されることを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタに接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタに接続されることを特徴とする請求項３記載の不揮発性半導体メモリ。
【請求項５】
前記第１制御信号線は、前記ワード線が延びる方向と同じ方向に延び、前記第２制御信号線は、前記第１制御信号線に交差する方向に延びることを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記第３制御信号線は、前記ワード線が延びる方向と同じ方向に延びることを特徴とする請求項５記載の不揮発性半導体メモリ。
【請求項７】
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも前記ワード線に近い側に配置されることを特徴とする請求項６記載の不揮発性半導体メモリ。
【請求項８】
前記第１制御信号線の前記第１及び第２部分は、直列接続され、前記第３制御信号線の前記第１及び第２部分は、直列接続され、前記第２制御信号線の前記第１及び第２部分は、互いに並列に配置されていることを特徴とする請求項７記載の不揮発性半導体メモリ。
【請求項９】
前記第２制御信号線の前記第１部分の一端と前記第２制御信号線の前記第２部分の一端が互いに接続され、前記第２制御信号線の前記第１部分の他端と前記第２制御信号線の前記第２部分の他端が互いに接続されることを特徴とする請求項８記載の不揮発性半導体メモリ。
【請求項１０】
請求項１記載の不揮発性半導体メモリにおいて、
第１導電型の半導体基板と、
前記半導体基板内に配置され、前記第１ＭＯＳトランジスタが形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域内に配置され、前記第２ＭＯＳトランジスタが形成される第１導電型の第２ウェル領域と
をさらに具備することを特徴とする不揮発性半導体メモリ。
【請求項１１】
請求項１０記載の不揮発性半導体メモリにおいて、
前記第１ウェル領域内に配置され、前記半導体基板に電気的に接続される第１導電型の第３ウェル領域をさらに具備することを特徴とする不揮発性半導体メモリ。
【請求項１２】
前記第３ウェル領域と前記第１ウェル領域の間のブレイクダウン電圧は、前記半導体基板と前記第１ウェル領域の間のブレイクダウン電圧よりも小さいことを特徴とする請求項１１記載の不揮発性半導体メモリ。
【請求項１３】
前記転送回路は、ＣＭＯＳトランスファゲートであり、前記第１ＭＯＳトランジスタの前記第１拡散層と前記第２ＭＯＳトランジスタの前記第１拡散層は、互いに接続され、前記第１ＭＯＳトランジスタの前記第２拡散層と前記第２ＭＯＳトランジスタの前記第２拡散層は、互いに接続されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項１４】
請求項１３記載の不揮発性半導体メモリにおいて、
ゲートが第１ＭＯＳトランジスタのゲートに接続され、一端が前記第１制御信号線に接続される第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの他端に接続され、前記第２配線層内に配置される第４制御信号線と
をさらに具備することを特徴とする不揮発性半導体メモリ。
【請求項１５】
前記第４制御信号線は、前記第２制御信号線が延びる方向と同じ方向に延びることを特徴とする請求項１４記載の不揮発性半導体メモリ。
【請求項１６】
前記ワード線は、前記第１制御信号線の前記第１部分を経由して第１導電型の第３ＭＯＳトランジスタの第１拡散層に接続され、前記第３ＭＯＳトランジスタの第２拡散層は、前記第１配線層内の信号線及び前記第２配線層内の信号線を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項１７】
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタのゲートに接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１６記載の不揮発性半導体メモリ。
【請求項１８】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続されることを特徴とする請求項１７記載の不揮発性半導体メモリ。
【請求項１９】
第１及び第２メモリセルアレイの間に配置され、前記第１メモリセルアレイ内の複数の第１ワード線に接続される第１導電型の複数の第１ＭＯＳトランジスタ及び第２導電型の複数の第２ＭＯＳトランジスタと、
前記第１及び第２メモリセルアレイの間に配置され、前記第２メモリセルアレイ内の複数の第２ワード線に接続される第１導電型の複数の第３ＭＯＳトランジスタ及び第２導電型の複数の第４ＭＯＳトランジスタとを具備し、
前記複数の第１ワード線の各々には、１つの第１ＭＯＳトランジスタと１つの第２ＭＯＳトランジスタとが接続され、前記複数の第２ワード線の各々には、１つの第３ＭＯＳトランジスタと１つの第４ＭＯＳトランジスタとが接続され、
前記複数の第１ＭＯＳトランジスタは、前記第１メモリセルアレイに隣接して配置され、前記複数の第３ＭＯＳトランジスタは、前記第２メモリセルアレイに隣接して配置され、前記複数の第２及び第４ＭＯＳトランジスタは、前記複数の第１ＭＯＳトランジスタと前記複数の第３ＭＯＳトランジスタとの間に配置されることを特徴とするＣＭＯＳ転送回路。
【請求項２０】
前記複数の第１及び第３ＭＯＳトランジスタは、第２導電型の１つの第１ウェル領域内に配置され、前記複数の第２及び第４ＭＯＳトランジスタは、前記１つの第１ウェル領域内の第１導電型の１つの第２ウェル領域内に配置されることを特徴とする請求項１９記載のＣＭＯＳ転送回路。
【請求項２１】
前記複数の第２及び第４ＭＯＳトランジスタは、第１導電型の１つの第１ウェル領域内に配置され、前記複数の第１ＭＯＳトランジスタは、前記１つの第１ウェル領域内の第２導電型の１つの第２ウェル領域内に配置され、前記複数の第３ＭＯＳトランジスタは、前記１つの第１ウェル領域内の第２導電型の１つの第３ウェル領域内に配置されることを特徴とする請求項１９記載のＣＭＯＳ転送回路。
【請求項２２】
前記第１及び第２ＭＯＳトランジスタによりＣＭＯＳトランスファゲート及びインバータ型の転送回路のうちの１つが構成されることを特徴とする請求項１９記載のＣＭＯＳ転送回路。