【手続補正書】
【提出日】平成16年3月2日(2004.3.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面上に回路素子が境界によって規定された素子形成領域と、前記境界に隣接する回路素子が形成されないダミー領域とを有する半導体装置であって、
前記ダミー領域は少なくとも２つのダミーパターン群を有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の複数のパターンが互いに行列状に離間して配置されており、前記複数のパターンの行方向および／または列方向の寸法が前記各々のダミーパターン群の間で異なっており、
前記各々のダミーパターン群のうち第１のダミーパターン群をなす複数のパターンの行方向および／または列方向の寸法が最も小さい場合、前記第１のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、隣接するパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接するパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、前記複数のパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、前記複数のパターンは、前記半導体基板の主面に形成された分離溝によって互いに分離された半導体島であることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、前記複数のパターンは、前記半導体基板の主面上に設けられた配線と同一の導電層によって形成された導電体島であることを特徴とする半導体装置。
【請求項６】
半導体基板の主面上に回路素子が境界によって規定された素子形成領域と、前記境界に隣接する回路素子が形成されないダミー領域とを有する半導体装置であって、
前記ダミー領域は少なくとも２つのダミーパターン群を有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の複数の半導体島が、絶縁膜が埋め込まれた分離溝によって互いに行列状に離間して配置されており、前記複数の半導体島の行方向および／または列方向の寸法が前記各々のダミーパターン群の間で異なることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項８】
請求項６または７記載の半導体装置において、前記複数のパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項９】
請求項６〜８のいずれか１項に記載の半導体装置において、前記ダミーパターン群は、前記半導体基板の主面に形成された分離溝によって互いに分離された半導体島であることを特徴とする半導体装置。
【請求項１０】
半導体基板の主面上に配線が境界によって規定された素子形成領域と、前記境界に隣接する配線が形成されないダミー領域とを有する半導体装置であって、
前記ダミー領域は少なくとも２つのダミーパターン群を有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法であって、前記配線と同一の導電層によって形成された複数の導電島が、その間を絶縁膜によって互いに行列状に離間して配置されており、前記複数の導電島の行方向および／または列方向の寸法が前記各々のダミーパターン群の間で異なっており、
前記ダミーパターン群のうち第１のダミーパターン群をなす複数のパターンの行方向および／または列方向の寸法が最も小さい場合、前記第１のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記複数のパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項１２】
請求項９または１０記載の半導体装置において、隣接するパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接するパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項１３】
半導体基板の主面上の素子形成領域であって、回路素子が形成されない前記素子形成領域と、
前記半導体基板の主面上に、前記素子形成領域と区画された素子分離領域であって、第１ダミーパターン群および第２ダミーパターン群を含む素子分離領域と、
を有し
前記第１ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第２ダミーパターン群は、前記第１ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第１ダミーパターン群は前記素子形成領域を囲むように配置され、前記第２ダミーパターン群は前記第１ダミーパターン群と前記素子形成領域の間に配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第１および第２ダミーパターン群は、前記半導体基板の主面に形成された分離溝によって互いに分離された半導体島であることを特徴とする半導体装置。
【請求項１５】
請求項１３または１４記載の半導体装置において、前記第１および／または第２ダミーパターン群のダミーパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の半導体装置において、前記第１ダミーパターン群および／または前記第２ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項１７】
請求項１３〜１６のいずれか１項に記載の半導体装置において、前記第２ダミーパターン群のダミーパターンの行方向および／または列方向の寸法が最も小さい場合、前記第２ダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第１ダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項１８】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された配線および、第１ダミーパターン群と第２ダミーパターン群を含むダミー配線と、
を有し、
前記第１ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第２ダミーパターン群は、前記第１ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第１ダミーパターン群は前記配線を囲むように配置され、前記第２ダミーパターン群は前記第１ダミーパターン群と前記配線の間に配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、前記第１および／または第２ダミーパターン群のダミーパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項２０】
請求項１８または１９記載の半導体装置において、前記第１ダミーパターン群および／または前記第２ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項２１】
請求項１８〜２０のいずれか１項に記載の半導体装置において、前記第２ダミーパターン群のダミーパターンの行方向および／または列方向の寸法が最も小さい場合、前記第２ダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第１ダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項２２】
半導体基板の主面上の素子形成領域であって、回路素子が形成されない前記素子形成領域と、
前記半導体基板の主面上に、前記素子形成領域と区画された素子分離領域であって、第１ダミーパターン群および第２ダミーパターン群を含む素子分離領域と、
前記半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された配線および、第３ダミーパターン群と第４ダミーパターン群を含むダミー配線と、
を有し、
前記第１ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第２ダミーパターン群は、前記第１ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第１ダミーパターン群は前記素子形成領域を囲むように配置され、前記第２ダミーパターン群は前記第１ダミーパターン群と前記素子形成領域の間に配置されており、
前記第３ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第４ダミーパターン群は、前記第３ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第３ダミーパターン群は前記配線を囲むように配置され、前記第４ダミーパターン群は前記第３ダミーパターン群と前記配線の間に配置されていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、前記第１および第２ダミーパターン群は、前記半導体基板の主面に形成された分離溝によって互いに分離された半導体島であることを特徴とする半導体装置。
【請求項２４】
請求項２２または２３記載の半導体装置において、前記第１および／または第２ダミーパターン群のダミーパターンの形状が正方形または長方形であることを特徴とする半導体装置。
【請求項２５】
請求項２２〜２４のいずれか１項に記載の半導体装置において、前記第１ダミーパターン群および／または前記第２ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項２６】
請求項２２〜２５のいずれか１項に記載の半導体装置において、前記第３ダミーパターン群および／または前記第４ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
【請求項２７】
請求項２２〜２６のいずれか１項に記載の半導体装置において、前記第２ダミーパターン群のダミーパターンの行方向および／または列方向の寸法が最も小さい場合、前記第２ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第１ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項２８】
請求項２２〜２７のいずれか１項に記載の半導体装置において、前記第４ダミーパターン群のダミーパターンの行方向および／または列方向の寸法が最も小さい場合、前記第４ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第３ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
【請求項２９】
回路素子が形成される素子形成領域と回路素子が形成されないダミー領域とが境界によって規定され、前記ダミー領域に少なくとも２つのダミーパターン群を形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面に、前記素子形成領域の活性領域を規定する第１分離溝と、前記ダミー領域の前記各々のダミーパターン群をなす複数の半導体島を行列状に分割する第２分離溝とを形成する工程と、
（ｂ）前記第１分離溝および前記第２分離溝を埋め込むように、前記素子形成領域および前記ダミー領域を覆って絶縁膜を堆積する工程と、
（ｃ）前記絶縁膜を研磨して前記第１分離溝および前記第２分離溝の外部の前記絶縁膜を除去する工程とを有し、
前記各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の前記複数の半導体島が形成されるが、前記複数の半導体島の行方向および／または列方向の寸法は前記各々のダミーパターン群の間で異なることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、前記（ｃ）工程に先立ち、相対的に広い分離溝を覆うレジストパターンを形成し、このレジストパターンで覆われていない前記絶縁膜の上部をエッチングする工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項３１】
回路素子が形成される素子形成領域と回路素子が形成されないダミー領域とが境界によって規定され、前記ダミー領域に少なくとも２つのダミーパターン群を形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面に、前記素子形成領域の活性領域を規定する第１分離溝と、前記ダミー領域の前記各々のダミーパターン群をなす複数の半導体島を行列状に分割する第２分離溝とを形成する工程と、
（ｂ）前記第１分離溝および前記第２分離溝を埋め込むように、前記素子形成領域および前記ダミー領域を覆って絶縁膜を堆積した後、前記絶縁膜の上層に塗布性絶縁膜を堆積する工程と、
（ｃ）エッチバック法で前記塗布性絶縁膜を除去し、さらに前記絶縁膜の表面を平坦化する工程と、
（ｄ）前記絶縁膜を研磨して前記第１分離溝および前記第２分離溝の外部の前記絶縁膜を除去する工程とを有し、
前記各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の前記複数の半導体島が形成されるが、前記複数の半導体島の行方向および／または列方向の寸法は前記各々のダミーパターン群の間で異なることを特徴とする半導体装置の製造方法。
【請求項３２】
回路素子が形成される素子形成領域と回路素子が形成されないダミー領域とが境界によって規定され、前記ダミー領域に少なくとも２つのダミーパターン群を形成する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜をなす第１絶縁膜、第１シリコン膜および第２絶縁膜を堆積する工程と、
（ｂ）前記第２絶縁膜、前記第１シリコン膜、前記第１絶縁膜および前記半導体基板をエッチングして、前記素子形成領域の活性領域を規定する第１分離溝と、前記ダミー領域の前記各々のダミーパターン群をなす複数の半導体島を行列状に分割する第２分離溝とを形成する工程と、
（ｃ）前記第１分離溝および前記第２分離溝を埋め込むように、前記素子形成領域および前記ダミー領域を覆って第３絶縁膜を堆積する工程と、
（ｄ）前記第３絶縁膜を研磨して前記第１分離溝および前記第２の分離溝の外部の前記第３絶縁膜を除去する工程と、
（ｅ）前記第２絶縁膜を除去した後、前記半導体基板上に第２シリコン膜を堆積する工程と、
（ｆ）前記第２シリコン膜および前記第１シリコン膜を加工して、ゲート電極を形成する工程とを有し、
前記各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の前記複数の半導体島が形成されるが、前記複数の半導体島の行方向および／または列方向の寸法は前記各々のダミーパターン群の間で異なることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２９〜３２のいずれか１項に記載の半導体装置の製造方法において、前記各々のダミーパターン群のうち第１のダミーパターン群をなす複数の半導体島の行方向および／または列方向の寸法が最も小さい場合、前記第１のダミーパターン群における一つの半導体島の一辺の寸法と隣接する半導体島間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つの半導体島の一辺の寸法と隣接する半導体島間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置の製造方法。
【請求項３４】
請求項２９、３０または３１記載の半導体装置の製造方法において、前記絶縁膜の下には酸化シリコン膜および窒化シリコン膜が下層から順に形成されており、前記窒化シリコン膜は、前記絶縁膜の研磨工程におけるストッパ層として機能することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３２記載の半導体装置の製造方法において、前記第２絶縁膜は窒化シリコン膜で構成され、前記第２絶縁膜は、前記第３絶縁膜の研磨工程におけるストッパ層として機能することを特徴とする半導体装置の製造方法。
【請求項３６】
配線が形成される素子形成領域と、配線が形成されないダミー領域とが境界によって規定され、前記ダミー領域に少なくとも２つのダミーパターン群を形成する半導体装置の製造方法であって、
（ａ）半導体基板上に堆積された導電膜をパターニングして、前記素子形成領域に配線を形成し、前記ダミー領域に前記各々のダミーパターン群をなす行列状に配置される複数の導電島を形成する工程と、
（ｂ）前記配線および前記複数の導電島を覆って絶縁膜を堆積する工程と、
（ｃ）前記絶縁膜の表面を平坦化する工程とを有し、
前記各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の前記複数の導電島が配置されるが、前記複数の導電島の行方向および／または列方向の寸法は前記各々のダミーパターン群の間で異なることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３６記載の半導体装置の製造方法において、前記各々のダミーパターン群のうち第１のダミーパターン群をなす複数の導電島の行方向および／または列方向の寸法が最も小さい場合、前記第１のダミーパターン群における一つの導電島の一辺の寸法と隣接する導電島間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つの導電島の一辺の寸法と隣接する導電島間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置の製造方法。
【請求項３８】
半導体基板の主面上に回路素子が境界によって規定された素子形成領域と、前記境界に隣接する回路素子が形成されないダミー領域とを有しており、
前記ダミー領域は少なくとも２つのダミーパターン群を有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の複数のパターンが互いに行列状に離間して配置されており、前記複数のパターンの行方向および／または列方向の寸法が前記各々のダミーパターン群の間で異なる半導体装置の設計方法であって、
前記素子形成領域と前記ダミー領域とを境界によって規定した後に、前記各々のダミーパターン群毎に複数のパターンを配置する工程を含み、
前記各々のダミーパターン群毎に、そのダミーパターン群を構成するパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法のメッシュを作成し、パターン配置禁止領域以外の前記メッシュ内にパターンを配置することを特徴とする半導体装置の設計方法。
【請求項３９】
請求項３８記載の半導体装置の設計方法において、前記各々のダミーパターン群のうち第１のダミーパターン群をなす複数のパターンの行方向および／または列方向の寸法が最も小さい場合、前記第１のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つのパターンの一辺の寸法と隣接するパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置の設計方法。
【請求項４０】
請求項３８または３９記載の半導体装置の設計方法において、隣接するパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接するパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置の設計方法。
【請求項４１】
請求項３８または３９記載の半導体装置の設計方法において、前記複数のパターンの形状が正方形または長方形であることを特徴とする半導体装置の設計方法。