(57)【要約】【課題】高耐圧トランジスタが形成される回路領域の面積を低減できる半導体記憶装置を提供する。【解決手段】トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。半導体基板１１にはトランジスタを分離する素子分離領域１２が形成されている。素子分離領域１２下の半導体基板１１内には不純物領域１７が形成され、半導体基板１１の表面領域には拡散層１８が形成されている。拡散層１８下で半導体基板１１の表面から不純物領域１７と同じ深さの半導体基板１１内に、不純物領域１７と同じ不純物濃度を持つ不純物領域１９が形成されている。さらに、拡散層１８上には基板コンタクト２１が形成されている。【選択図】      図１
2010087000.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース領域及びドレイン領域とを有する第１のトランジスタと、
前記半導体基板に形成され、前記第１のトランジスタを分離する素子分離領域と、
前記素子分離領域下の前記半導体基板内に形成された第１不純物領域と、
前記半導体基板の表面領域に形成された拡散層と、
前記拡散層下で前記半導体基板の表面から前記第１不純物領域と同じ深さの半導体基板内に形成され、前記第１不純物領域と同じ不純物濃度を持つ第２不純物領域と、
前記拡散層上に形成された基板コンタクトと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記拡散層と前記第２不純物領域との間の前記半導体基板内に形成され、前記第２不純物領域が持つ不純物濃度以上の不純物濃度を持つ第３不純物領域をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板上に形成され、前記第１のトランジスタが有する前記ゲート絶縁膜より膜厚が薄いゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース領域及びドレイン領域とを有する第２のトランジスタと、
前記半導体基板に形成され、前記第２のトランジスタを分離する素子分離領域と、
前記半導体基板の表面領域に形成された拡散層と、
前記拡散層上に形成された基板コンタクトと、
をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板に低耐圧トランジスタと高耐圧トランジスタとを形成する半導体装置の製造方法において、
前記低耐圧トランジスタを形成する領域の前記半導体基板に、ウェル領域を形成する工程と、
前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記半導体基板に、素子分離領域を形成する工程と、
前記高耐圧トランジスタを形成する領域において、前記素子分離領域下の前記半導体基板内にイオン注入法により第１不純物領域を形成すると共に、前記イオン注入法により前記半導体基板の表面から前記第１不純物領域と同じ深さの半導体基板内に、前記第１不純物領域と同じ不純物濃度を持つ第２不純物領域を形成する工程と、
前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記半導体基板上に、ゲート絶縁膜及びゲート電極をそれぞれ形成する工程と、
前記高耐圧トランジスタを形成する領域において、前記第２不純物領域の上方の前記半導体基板の表面領域に拡散層を形成すると共に、前記低耐圧トランジスタを形成する領域において、前記半導体基板の表面領域に拡散層を形成する工程と、
前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記拡散層上に、基板コンタクトをそれぞれ形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記高耐圧トランジスタを形成する領域において、前記第２不純物領域を形成した後、前記第２不純物領域上の前記半導体基板内に、前記第２不純物領域が持つ不純物濃度以上の不純物濃度を持つ第３不純物領域を形成する工程をさらに具備することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものであり、例えばシャロートレンチ型の素子分離領域により素子分離された絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、不揮発性半導体記憶装置の周辺回路に適用されるものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、低耐圧のｎ型ＭＯＳ電界効果トランジスタ（以下、低耐圧トランジスタ）、及び高耐圧のｎ型ＭＯＳ電界効果トランジスタ（以下、高耐圧トランジスタ）を含む周辺回路、例えばローデコーダ等が設けられる。
【０００３】
低耐圧のｎ型ＭＯＳ電界効果トランジスタ（以下、低耐圧トランジスタ）は基板内のｐ型ウェル領域に形成されるが、高耐圧のｎ型ＭＯＳ電界効果トランジスタ（以下、高耐圧トランジスタ）は２０〜３０Ｖの高電圧が必要になるため、ｐ型ウェル領域を形成せず、ｐ型半導体基板に形成される（例えば、特許文献１参照）。
【０００４】
また、例えば不揮発性半導体記憶装置において、微細な素子分離を実現する技術として、シャロートレンチ型の素子分離領域(ＳＴＩ(Shallow Trench Isolation))が用いられ、さらにＳＴＩの底面直下部の基板内に基板と同一導電型の不純物を導入することでフィールド反転防止領域（フィールドストッパー）を形成する技術が用いられている。
【０００５】
さらに、低耐圧トランジスタ及び高耐圧トランジスタが形成される領域には、共に、半導体基板に接地電位を供給するラッチアップ防止用のコンタクト（以下、基板コンタクト）が形成される。
【０００６】
ここで、低耐圧トランジスタはｐ型ウェル領域に形成されるため、基板コンタクトもｐ型ウェル領域に形成されるが、高耐圧トランジスタはｐ型半導体基板に形成されるため、高耐圧トランジスタでは、基板コンタクトを形成する場合、低耐圧トランジスタの形成領域にｐ型ウェル領域を形成する際に、高耐圧トランジスタの形成領域にもｐ型ウェル領域を形成しておき、このｐ型ウェル領域上に基板コンタクトを形成する。
【０００７】
しかし、高耐圧トランジスタにおいて、基板コンタクトを接続するために形成されるｐ型ウェル領域は、低耐圧トランジスタの形成領域にｐ型ウェル領域を形成する工程と同一の工程により形成するため、その領域が大きくなり、さらに不純物濃度も高くなる。このため、ｐ型ウェル領域自体が大きくなり、さらにｐ型ウェル領域と高耐圧トランジスタとの間も耐圧を上げるために距離を開ける必要があり、高耐圧トランジスタが形成される回路領域の面積が増大するという問題がある。
【特許文献１】特開２００３−８６７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高耐圧ＭＯＳ電界効果トランジスタが形成される回路領域の面積を低減できる半導体記憶装置、または製造工程数を増やすことなく、高耐圧ＭＯＳ電界効果トランジスタが形成される回路領域の面積を低減できる半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施態様の半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース領域及びドレイン領域とを有する第１のトランジスタと、前記半導体基板に形成され、前記第１のトランジスタを分離する素子分離領域と、前記素子分離領域下の前記半導体基板内に形成された第１不純物領域と、前記半導体基板の表面領域に形成された拡散層と、前記拡散層下で前記半導体基板の表面から前記第１不純物領域と同じ深さの半導体基板内に形成され、前記第１不純物領域と同じ不純物濃度を持つ第２不純物領域と、前記拡散層上に形成された基板コンタクトとを具備することを特徴とする。
【００１０】
本発明の他の実施態様の半導体記憶装置の製造方法は、半導体基板に低耐圧トランジスタと高耐圧トランジスタとを形成する半導体装置の製造方法において、前記低耐圧トランジスタを形成する領域の前記半導体基板に、ウェル領域を形成する工程と、前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記半導体基板に、素子分離領域を形成する工程と、前記高耐圧トランジスタを形成する領域において、前記素子分離領域下の前記半導体基板内にイオン注入法により第１不純物領域を形成すると共に、前記イオン注入法により前記半導体基板の表面から前記第１不純物領域と同じ深さの半導体基板内に、前記第１不純物領域と同じ不純物濃度を持つ第２不純物領域を形成する工程と、前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記半導体基板上に、ゲート絶縁膜及びゲート電極をそれぞれ形成する工程と、前記高耐圧トランジスタを形成する領域において、前記第２不純物領域の上方の前記半導体基板の表面領域に拡散層を形成すると共に、前記低耐圧トランジスタを形成する領域において、前記半導体基板の表面領域に拡散層を形成する工程と、前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域の前記拡散層上に、基板コンタクトをそれぞれ形成する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高耐圧ＭＯＳ電界効果トランジスタが形成される回路領域の面積を低減できる半導体記憶装置、または製造工程数を増やすことなく、高耐圧ＭＯＳ電界効果トランジスタが形成される回路領域の面積を低減できる半導体記憶装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［第１実施形態］
まず、本発明の第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧のｎ型ＭＯＳ電界効果トランジスタについて説明する。
【００１４】
図１は、第１実施形態の半導体記憶装置が有する高耐圧のｎ型ＭＯＳ電界効果トランジスタ（ＨＶＴｒ）、及び低耐圧のｎ型ＭＯＳ電界効果トランジスタ（ＬＶＴｒ）の構造を示す断面図である。
【００１５】
まず、高耐圧トランジスタ（ＨＶＴｒ）の構造について説明する。
【００１６】
図１に示すように、ｐ型シリコン半導体基板１１には、素子分離領域１２によって区分された素子領域が形成されている。素子分離領域１２は、例えば半導体基板１１に形成された浅い溝部内にシリコン酸化膜などを埋め込んだＳＴＩ(Shallow Trench Isolation)からなる。素子領域の半導体基板１１上には、例えばシリコン酸化膜１３Ａ，１３Ｂの積層膜からなるゲート絶縁膜１３が形成されている。さらに、ゲート絶縁膜１３上にはゲート電極１４が形成されている。
【００１７】
ゲート電極１４の両側の半導体基板１１内には、ＬＤＤ(Lightly Doped Diffusion)構造を有するｎ−型ソース領域（拡散層）１５及びｎ−型ドレイン領域（拡散層）１６が形成されている。ソース領域１５とドレイン領域１６の上層部分には、ソース領域１５及びドレイン領域１６より不純物濃度が高いｎ＋型拡散層１５Ａ，１６Ａがそれぞれ形成されている。
【００１８】
素子分離領域１２下の半導体基板１１内には、ｐ−型不純物領域１７が形成されている。この不純物領域１７は、フィールド反転防止領域（フィールドストッパー）であり、パンチスルーを抑制するためのものである。
【００１９】
また、半導体基板１１の表面領域には、ｐ++型拡散層１８が形成されている。拡散層１８下の半導体基板１１表面から所定の深さの領域には、ｐ−型不純物領域１９が形成されている。この不純物領域１９は不純物領域１７と同じイオン注入工程により形成されるため、不純物領域１９の半導体基板１１表面からの深さは不純物領域１７の深さとほぼ同じであり、不純物領域１９の不純物濃度は不純物領域１７の不純物濃度とほぼ同じである。
【００２０】
さらに、半導体基板１１の主表面上、すなわちゲート電極１４上、ソース領域１５上、ドレイン領域１６上、素子分離領域１２上、及び拡散層１８上には、層間絶縁膜２０が形成されている。拡散層１８上の層間絶縁膜２０内には、基板コンタクト２１が形成されている。ｐ++型拡散層１８は、半導体基板１１と基板コンタクト２１とのコンタクト抵抗を低下させる領域である。基板コンタクト２１は、半導体基板１１に、例えば接地電位を供給して、高耐圧トランジスタがラッチアップするのを防止するために使用される。
【００２１】
次に、低耐圧トランジスタ（ＬＶＴｒ）の構造について説明する。
【００２２】
図１に示すように、ｐ型シリコン半導体基板１１にはｐ型ウェル領域２２が形成されている。ｐ型ウェル領域２２には、素子分離領域１２によって区分された素子領域が形成されている。素子分離領域１２は、例えばＳＴＩ(Shallow Trench Isolation)からなる。素子領域のウェル領域２２上には、例えばシリコン酸化膜からなるゲート絶縁膜１３Ｂが形成されている。さらに、ゲート絶縁膜１３Ｂ上にはゲート電極１４が形成されている。
【００２３】
ゲート電極１４の両側のウェル領域２２内には、ＬＤＤ(Lightly Doped Diffusion)構造を有するｎ−型ソース領域（拡散層）２５及びｎ−型ドレイン領域（拡散層）２６が形成されている。ソース領域２５とドレイン領域２６の上層部分には、ソース領域２５及びドレイン領域２６より不純物濃度が高いｎ＋型拡散層２５Ａ，２６Ａがそれぞれ形成されている。
【００２４】
また、ｐ型ウェル領域２２の表面領域には、ｐ++型拡散層２８が形成されている。半導体基板１１の主表面上、すなわちゲート電極１４上、ソース領域２５上、ドレイン領域２６上、素子分離領域１２上、及び拡散層２８上には、層間絶縁膜２０が形成されている。拡散層２８上の層間絶縁膜２０内には、基板コンタクト３１が形成されている。ｐ++型拡散層２８は、ウェル領域２２と基板コンタクト３１とのコンタクト抵抗を低下させる領域である。基板コンタクト３１は、ウェル領域２２に、例えば接地電位を供給して、低耐圧トランジスタがラッチアップするのを防止するために使用される。
【００２５】
前述した構造を有する第１実施形態では、高耐圧トランジスタにおいて、拡散層１８下でかつ半導体基板表面から所定の深さに不純物領域１９を設けることにより、通常、拡散層１８下に形成されていたウェル領域が不要となり、高耐圧トランジスタと基板コンタクト部を含む回路領域の面積を低減することができる。
【００２６】
次に、第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法について説明する。
【００２７】
図２〜図７は、第１実施形態の半導体記憶装置が有する高耐圧トランジスタ及び低耐圧トランジスタの製造方法を示す断面図である。
【００２８】
まず、図２に示すように、低耐圧トランジスタが形成される領域（以下、ＬＶＴｒ領域）では、ｐ型半導体基板１１にイオン注入法によりｐ型ウェル領域２２を形成する。ｐ型ウェル領域２２の不純物濃度は、例えば、１．０×１０１８〜１．０×１０１９ｃｍ−３である。なお、高耐圧トランジスタが形成される領域（以下、ＨＶＴｒ領域）では、レジスト層にて保護することによりｐ型ウェル領域が形成されないようにする。
【００２９】
次に、図３に示すように、半導体基板１１の主表面上に、熱酸化法によりシリコン酸化膜１３Ａを形成し、その後、ＬＶＴｒ領域では、ｐ型ウェル領域２２上のシリコン酸化膜１３Ａを除去する。続いて、半導体基板１１の主表面上に、熱酸化法によりシリコン酸化膜１３Ｂを形成する。さらに、シリコン酸化膜１３Ｂ上に、ＣＶＤ法によりポリシリコン膜１４を形成する。これにより、ＨＶＴｒ領域では、半導体基板１１上に、シリコン酸化膜１３Ａ、シリコン酸化膜１３Ｂ、及びポリシリコン膜１４が順に積層された構造となる。ＬＶＴｒ領域では、半導体基板１１のｐ型ウェル領域２２上に、シリコン酸化膜１３Ｂ、及びポリシリコン膜１４が順に積層された構造となる。
【００３０】
次に、ＨＶＴｒ領域では、ＲＩＥ法によりポリシリコン膜１４、シリコン酸化膜１３Ｂ、シリコン酸化膜１３Ａ、及びシリコン半導体基板１１をエッチングして浅い溝部を形成する。同一の工程でＬＶＴｒ領域では、ポリシリコン膜１４、シリコン酸化膜１３Ｂ、及びウェル領域２２をエッチングして浅い溝部を形成する。続いて、半導体基板１１の主表面上に、ＣＶＤ法によりシリコン酸化膜を堆積する。さらに、化学的機械的研磨法（以下、ＣＭＰ法）によりポリシリコン膜１４上のシリコン酸化膜を研磨して、半導体基板１１の主表面上を平坦化する。これにより、図４に示すように、浅い溝部がシリコン酸化膜によって埋め込まれた複数の素子分離領域(ＳＴＩ)１２を形成する。
【００３１】
次に、図４に示した構造上に、図５に示すようにレジスト層３２を形成する。ＨＶＴｒ領域では、レジスト層３２は、素子分離領域１２上と基板コンタクト２１が形成される領域上が開口されている。一方、ＬＶＴｒ領域では、レジスト層３２は開口されていない。続いて、イオン注入法によりボロン[Ｂ]イオンを注入し、素子分離領域１２下の半導体基板１１内にｐ−型不純物領域１７を形成する。このとき、同一工程のイオン注入法により、基板コンタクト２１が形成される領域下の半導体基板表面から所定の深さの領域に、ｐ−型不純物領域１９を形成する。ｐ−型不純物領域１７と１９は、同一のイオン注入工程にて形成されるため、半導体基板１１表面からの深さはほぼ同じ位置となる。さらに、ｐ−型不純物領域１９は、ｐ−型不純物領域１７が持つ不純物濃度とほぼ同じ不純物濃度を持つ。ｐ−型不純物領域１７及び１９の不純物濃度は、例えば、１．０×１０１７ｃｍ−３である。
【００３２】
次に、レジスト層３２を剥離し、その後、ＨＶＴｒ領域では、ＲＩＥ法により半導体基板１１上のポリシリコン膜１４、シリコン酸化膜１３Ｂ、及びシリコン酸化膜１３Ａをパターニングして、図６に示すように、ゲート電極１４及びゲート絶縁膜１３を形成する。ＬＶＴｒ領域でも、同様に、ＲＩＥ法によりウェル領域２２上のポリシリコン膜１４及びシリコン酸化膜１３Ｂをパターニングして、図６に示すように、ゲート電極１４及びゲート絶縁膜１３Ｂを形成する。
【００３３】
次に、ＨＶＴｒ領域では、イオン注入法によりゲート電極１４の両側の半導体基板１１内に、図７に示すように、ソース領域１５及びドレイン領域１６を形成する。続いて、イオン注入法によりソース領域１５及びドレイン領域１６の表面領域に、ソース領域１５及びドレイン領域１６より不純物濃度が高いｎ＋型拡散層１５Ａ，１６Ａをそれぞれ形成する。また、基板コンタクト２１が形成される領域に、イオン注入法によりｐ++型拡散層１８を形成する。なお、ソース領域１５及びドレイン領域１６の不純物濃度は、例えば、１．０×１０１５ｃｍ−３である。ｎ＋型拡散層１５Ａ，１６Ａの不純物濃度は、例えば、１．０×１０２０〜１．０×１０３０ｃｍ−３である。さらに、ｐ++型拡散層１８の不純物濃度は、例えば、１．０×１０２０ｃｍ−３である。
【００３４】
一方、ＬＶＴｒ領域では、イオン注入法によりゲート電極１４の両側のウェル領域２２内に、図７に示すように、ソース領域２５及びドレイン領域２６を形成する。続いて、イオン注入法によりソース領域２５及びドレイン領域２６の表面領域に、ソース領域２５及びドレイン領域２６より不純物濃度が高いｎ＋型拡散層２５Ａ，２６Ａをそれぞれ形成する。また、基板コンタクト３１が形成される領域に、イオン注入法によりｐ++型拡散層２８を形成する。なお、ソース領域２５及びドレイン領域２６の不純物濃度は、例えば、１．０×１０１５ｃｍ−３である。ｎ＋型拡散層２５Ａ，２６Ａの不純物濃度は、例えば、１．０×１０２０〜１．０×１０３０ｃｍ−３である。さらに、ｐ++型拡散層２８の不純物濃度は、例えば、１．０×１０２０ｃｍ−３である。
【００３５】
その後、図１に示すように、図７に示した構造上に、層間絶縁膜２０を形成する。続いて、ＨＶＴｒ領域では、拡散層１８上の層間絶縁２０内に、拡散層１８に接続されるように基板コンタクト２１を形成する。ＬＶＴｒ領域では、拡散層２８上の層間絶縁２０内に、拡散層２８に接続されるように基板コンタクト３１を形成する。
【００３６】
これまでは通常、低耐圧トランジスタの形成領域にウェル領域２２を形成する工程と同一の工程で、高耐圧トランジスタの形成領域に基板コンタクト２１を接続するためのウェル領域（不純物領域）を形成していたが、本実施形態では、高耐圧トランジスタの形成領域において、フィールドストッパー１７を形成する工程と同一の工程にて、不純物領域１９を形成する。すなわち、低耐圧トランジスタの形成領域において、ウェル領域を形成する工程でなく、フィールドストッパー１７を形成する工程を利用して基板コンタクト２１が接続される領域の下に不純物領域１９を形成する。これにより、工程数を増やすことなく、基板コンタクト２１下に形成する不純物領域１９を小さくでき、さらに不純物濃度を薄くすることで不純物領域１９と高耐圧トランジスタとの距離を短くできるため、高耐圧トランジスタ及び基板コンタクト２１が接続される領域を含む回路面積を縮小することができる。
【００３７】
また、不純物領域１９を、フィールドストッパー１７を形成する工程を用いて形成するため、低耐圧トランジスタの形成領域にウェル領域２２を形成する工程を用いて形成する場合に比べて、不純物領域１９が熱工程に晒される回数が少なくなる。このため、不純物領域１９の広がりを低減することができる。これによっても、高耐圧トランジスタ及び基板コンタクト領域を含む回路面積の縮小化やラッチアップ耐性の向上に有利である。
【００３８】
また、前述した製造方法では、ゲート絶縁膜となるシリコン酸化膜１３Ａ，１３Ｂ、ゲート電極となるポリシリコン膜１４を堆積した後、素子分離領域（ＳＴＩ）１２を形成し、フィールドストッパー１７及び不純物領域１９を形成する工程を説明した。しかしこれに限るわけではなく、ウェル領域２２を形成した後、ゲート絶縁膜となるシリコン酸化膜１３Ａ，１３Ｂを形成する前に、素子分離領域１２を形成し、フィールドストッパー１７及び不純物領域１９を形成する工程を行ってもよい。
【００３９】
［第２実施形態］
次に、本発明の第２実施形態の半導体記憶装置が有する高耐圧及び低耐圧のｎ型ＭＯＳ電界効果トランジスタについて説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００４０】
図８は、第２実施形態の半導体記憶装置が有する高耐圧のｎ型ＭＯＳ電界効果トランジスタ（ＨＶＴｒ）、及び低耐圧のｎ型ＭＯＳ電界効果トランジスタ（ＬＶＴｒ）の構造を示す断面図である。
【００４１】
第２実施形態では、図１に示した第１実施形態の構造に対して、ｐ−型不純物領域１９上の半導体基板１１内にｐ＋型不純物領域２９が追加されている。ｐ＋型不純物領域２９の不純物濃度は、例えば１．０×１０１８〜１．０×１０１９ｃｍ−３である。
【００４２】
このような第２実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法は以下のように行えばよい。
【００４３】
前述した第１実施形態の製造方法では、レジスト層３２をマスクとして不純物領域１７，１９を形成した後、ゲート電極１４を形成した。この第２実施形態では、レジスト層３２をマスクとして不純物領域１７，１９を形成した後、図９に示すように、同一のレジスト層３２をマスクとして、イオン注入法によりボロンイオンを注入してｐ＋型不純物領域２９を形成し、その後、ゲート電極１４を形成すればよい。その他の製造方法は、第１実施形態と同様である。
【００４４】
第２実施形態よれば、ｐ−型不純物領域１９上にｐ＋型不純物領域２９を形成することにより、さらにラッチアップ耐性を向上させることができる。その他の構成及び効果は、第１実施形態と同様である。
【００４５】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００４６】
【図１】この発明の第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの構造を示す断面図である。
【図２】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図３】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図４】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図５】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図６】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図７】第１実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【図８】この発明の第２実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの構造を示す断面図である。
【図９】第２実施形態の半導体記憶装置が有する高耐圧及び低耐圧トランジスタの製造方法を示す断面図である。
【符号の説明】
【００４７】
１１…ｐ型シリコン半導体基板、１２…素子分離領域(ＳＴＩ)、１３…ゲート絶縁膜、１３Ａ…シリコン酸化膜、１３Ｂ…シリコン酸化膜(ゲート絶縁膜)、１４…ゲート電極、１５…ｎ−型ソース領域、１６…ｎ−型ドレイン領域、１５Ａ，１６Ａ…ｎ＋型拡散層、１７…ｐ−型不純物領域、１８…ｐ++型拡散層、１９…ｐ−型不純物領域、２０…層間絶縁膜、２１…基板コンタクト、２２…ｐ型ウェル領域、２５…ｎ−型ソース領域、２６…ｎ−型ドレイン領域、２５Ａ，２６Ａ…ｎ＋型拡散層、２８…ｐ++型拡散層、２９…ｐ＋型不純物領域、３１…基板コンタクト。
【図１】
2010087000.tif 000003
【図２】
2010087000.tif 000004
【図３】
2010087000.tif 000005
【図４】
2010087000.tif 000006
【図５】
2010087000.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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