【手続補正書】
【提出日】平成16年9月22日(2004.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体装置およびその製造方法
【特許請求の範囲】
【請求項１】  金属基体を含む基板上に半導体層を設け該半導体層に素子の少なくとも一部を形成した半導体装置であって、前記金属基板は第1の金属からなる金属基体と、該金属基体を構成する金属が前記半導体層中へ拡散することを防ぐ拡散防止層と、該金属基体と前記半導体層とを電気的に接続するための第2の金属からなる接続金属層とを含むことを特徴とする半導体装置。
【請求項２】  前記半導体層は{110}面方位と該面方位に等価である面方位と、{511}面、{331}面、{221}面、{321}面、{531}面、{231}面、{351}面、{320}面、{230}面およびこれらに等価な面方位と、からなる群から選ばれた面方位を有するシリコン結晶からなることを特徴とする請求項１記載の半導体装置。
【請求項３】  前記半導体層は異なる導伝形を有する複数の層からなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】  前記第１の金属はCuであることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】  前記第２の金属はNiであることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】  前記拡散防止層はNi,TaNおよびTiNのうちの少なくとも一つを含むことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】  前記拡散防止層と前記接続金属層とは同一の金属で共通層となっていることを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】  半導体層に素子の少なくとも一部が作成される縦形半導体装置において、該素子は、{110}面方位と{511}面、{331}面、{221}面、{321}面、{531}面、{231}面、{351}面、{320}面、{230}面およびこれらに等価な面方位と、からなる群から選ばれた面方位を有するシリコン半導体層にその少なくとも一部が作成されることを特徴とする縦形半導体装置。
【請求項９】  前記素子の少なくとも一部が形成される前記半導体層は複数の半導体層部分からなり、接触しあう該半導体層部分の不純物プロファイルは略階段接合となっていることを特徴とする請求項８に記載の縦形半導体装置。
【請求項１０】  前記素子はバイポーラトランジスタ、縦形MOSFET、IGBT、サイリスタ、GTOから構成される群から選ばれた素子であることを特徴とする請求項８または９に記載の縦形半導体装置。
【請求項１１】  前記半導体層は、請求項１から７に記載の基板上に設けられた半導体層であることを特徴とする請求項８乃至１０のいずれか一つに記載の縦形半導体装置。
【請求項１２】  前記基板に接する半導体層部分は、厚さが20μm以下であることを特徴とする請求項１１に記載の縦形半導体装置。
【請求項１３】  複数個からなる極性の異なる素子が、同一半導体層に、素子分離領域で分離されて少なくともそれらの一部が形成されていることを特徴とする請求項８乃至１２のいずれか一つに記載の縦形半導体装置。
【請求項１４】  金属基板上に導伝形の異なる複数の半導体層を有する半導体装置の製造方法であって、シリコン基板上に多孔質シリコンを形成する工程と、該多孔質シリコン上に複数の導伝形を有する半導体層をエピタキシャル成長する工程と、該エピタキシャルシリコン層と金属基板を貼り合わせる工程と、該金属基板と該エピタキシャルシリコン層を有する半導体基板が張り合わされた基板から、該エピタキシャルシリコン層と多孔質シリコン層の界面において、該半導体基板を切り離す工程とを含む事を特徴とする半導体装置の製造方法。
【請求項１５】  金属基板上に導伝形の異なる複数の半導体層を有する半導体装置の製造方法であって、シリコン基板上に多孔質シリコンを形成する工程と、基板面に水平方向に隣り合う複数の導伝形の半導体層を領域を分けて交互にエピタキシャル成長する工程と、該エピタキシャルシリコン層と金属基板を貼り合わせる工程と、該金属基板と該エピタキシャルシリコン層を有する半導体基板が張り合わされた基板から、該エピタキシャルシリコン層と多孔質シリコン層の界面において、該半導体基板を切り離す工程と、該領域の境界に電気的に絶縁された素子分離層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】  前記エピタキシャル成長の温度は600℃以下であることを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速および大電力で動作する半導体素子およびその製造方法に係る。
【０００２】
【従来の技術】
マイクロ波帯域で動作する高速トランジスタや電力変換に用いられる大電力トランジスタは家電製品をはじめ、様々な分野で応用されている。
【０００３】
高速トランジスタや大電力トランジスタを構成する半導体素子としては、バイポーラトランジスタ、サイリスタ、GTO、IGBT、MOSFETなどがある。これらの素子は大電力をパルス信号で高速にON/OFFする必要があり、電源耐圧と高速性を両立する目的で、平面上に形成される集積回路用基板とは異なる半導体基板が用いられてきた。
【０００４】
これらの素子を構成するために用いられてきた半導体基板は図13に示すように、基板基体である高濃度n型半導体シリコン層1301の上に素子を作成する領域である低濃度n型半導体シリコン層1302を積層した構造（あるいは、半導体の導伝形を反転させた、高濃度p型半導体シリコン層の上に低濃度p型半導体シリコン層を積層した構造）を有する2層構造の基板が用いられてきた。この基板の上にイオン注入技術、不純物拡散技術、リソグラフィ技術などを使用して、3層ないし4層の不純物濃度あるいは導伝形の異なる半導体シリコン層を形成して所望の半導体素子を形成していた。このように形成した半導体素子は基板の裏面側から表面側（あるいはその反対向き）に電流が流れるため製造されたばかりの素子では基板が厚く200μm〜1mmの厚さがあるため、素子に直列に挿入される基板の電気抵抗が大きい。従って、最終的に支持基板である高不純物濃度シリコン基板の裏面研磨技術を用いて基板の裏面を研磨し20μm〜200μmとすることで、直列電気抵抗を減じる目的で素子の基板厚みを減少せしめた後、裏面に金属電極を設けて半導体素子を完成していた。
【０００５】
裏面研磨の終わった半導体素子の厚さは、200μm程度である。これ以上、薄くすると機械的強度が低下し素子が破断する等の問題が生じてしまっていた。
【０００６】
それゆえ、素子の破断等の問題がない、半導体層の薄い基板が求められてきた。
【０００７】
上述のような裏面研磨法を用いないで金属基板上に薄いシリコン結晶層を有する構造を形成する技術として特許第3191972号公報記載のように、シリコン単結晶基板上に陽極化成法により、多孔質シリコン層を形成し、その後、950℃程度の温度にてシリコン単結晶をエピタキシャル成長させ、これを金属基板を800℃の温度で接合した後、上記多孔質シリコン層にてシリコン基板を分離し、薄いシリコン層を有する金属基板を作成する技術があるが、800℃以上という高温を用いるため、金属原子の半導体層への拡散の問題が生じ、また上記エピタキシャル層をあらかじめ多層化する際の不純物濃度プロファイルの制御が極めて困難であり、単層あるいは2層の積層半導体層しか得られないため半導体素子の製造が簡略化できないという問題が生じていた。
【０００８】
また、従来の半導体素子に用いられる半導体シリコン結晶の面方位は、MOSFETやIGBTにおいてはシリコン・ゲート絶縁膜界面の界面準位密度が少なく、絶縁耐圧の高い良質な酸化膜が得られるのは、{100}面方位のみであった。
【０００９】
従来の縦形半導体素子は縦方向にn型とp型の両極性の素子を形成することが困難であり、インバータなどの半導体回路を形成する場合、個別の半導体素子を配線基板上に実装することで形成していた。
【００１０】
【発明が解決しようとする課題】
半導体素子の形成工程に立ち返れば、半導体素子を形成するために、不純物イオン注入、拡散などの工程が数多く必要であり、また、それらの多くが1000℃近くの熱工程を要するため、素子中の不純物分布の制御が難しく、歩留まりが低下するため素子の価格が上昇する問題が生じてしまっていた。
【００１１】
基板面方位としては、製造技術の観点から{100}面を利用することしかできなかったため、電子および正孔の拡散定数が小さく、素子の電流導通あるいは遮断の速度を高くできない問題が生じてしまっていた。
【００１２】
さらに、素子がシリコン基板上に形成されていたために、素子の発熱が素子外へ放出されにくく、素子の温度が上昇するため、電子あるいは正孔の極端な増加が生じ、素子が熱的に暴走したり、複雑な温度補償回路を必要とするといった問題が生じてしまっていた。
【００１３】
さらに従来、複数の縦形半導体素子を単一の半導体基板上に形成することが困難であったため、これらの半導体素子を用いて形成した半導体装置が大型化する問題が生じていた。
【００１４】
上述の半導体装置が集積化できずに大型化する問題は、隣接する半導体素子を結ぶ配線が長距離化する問題を生じ、これにより配線のもつ寄生容量、インダクタンスが上昇し該半導体装置が高速化できないという問題を生じてしまっていた。
【００１５】
本発明の目的は、このような問題を解決し、従来技術では到達し得ない薄い半導体層の導入を可能にし、基板の直列抵抗を減少せしめ、素子の動作速度を高速にし、また、素子製造前にあらかじめ不純物濃度プロファイルの制御された基板を容易に入手可能にし、半導体素子の製造原価を低減せしめることにある。
【００１６】
さらに、本発明の目的は、高い電子拡散定数および正孔拡散定数を得ることのできる{110}面を素子中に用いることにより電流を高速に導通あるいは遮断することのできる素子を形成することにある。ここで、{110}面方位とは結晶学的に(110)面と等価な面を表し、例えば(010)面、(001)面などを総称する面方位のことである。
【００１７】
さらに、複数の該半導体素子を用いて形成した半導体装置にあっては、該半導体素子を単一半導体基板上に形成することで、素子間を結ぶ配線を短距離化し、配線の持つ寄生容量、インダクタンスを減少せしめ、もって該半導体装置を高速に駆動せしめることにある。
【００１８】
【課題を解決するための手段】
本発明は係る従来の課題を解決するために、本発明は、金属基体からなる基板上に半導体層が形成されている半導体基板であって、該金属基板は第1の金属からなる金属基体と、該金属基体を構成する金属が半導体層中へ拡散することを防ぐ拡散防止層と、該金属基板と半導体層を電気的に接続するための第2の金属からなる接続金属層とからなり、該半導体層にあっては{110}面方位と該面方位と等価な面方位のうちの一つからなるシリコン層であり、さらに該半導体層は導伝形の異なる複数の半導体層からなることを特徴とする。
【００１９】
また、本発明の半導体素子は、{110}面方位およびそれと等価な面方位のシリコン結晶にバイポーラトランジスタ、縦形MOSFET、IGBTを単独あるいは複数に組み合わせて形成することを特徴とする。また、本発明の縦形半導体素子は、極性の異なる複数の該縦形半導体素子を素子分離領域で分離し、単一の基板上に集積したことを特徴とする。
【００２０】
更に、本発明の半導体素子は、金属基板上に形成されており、金属基板の直上に位置する半導体層の厚さは20μm以下であることを特徴とする。また、本発明の半導体基板および半導体素子の形成方法は、金属基板上に導伝形の異なる複数の半導体層を有する半導体基板の製造方法であって、シリコン基板上に多孔質シリコンを形成する工程と、該多孔質シリコン上に複数の導伝形を有する半導体層をエピタキシャル成長する工程と、該エピタキシャルシリコン層と金属基板を貼り合わせる工程と、該金属基板と該エピタキシャルシリコン層を有する半導体基板が張り合わされた基板から、該エピタキシャルシリコン層と多孔質シリコン層の界面において、該半導体基板を切り離す工程とを含むことを特徴とする。更に、本発明の半導体素子および半導体基板の製造方法は上述の工程に加えて、極性の異なる複数の該縦形半導体素子を同一基板上に形成する工程と、該半導体素子を電気的に分離するための素子分離領域を形成する工程を含むことを特徴とする。
【００２１】
また、本発明の半導体基板および半導体素子の形成方法は、600℃以下の低温で該エピタキシャルシリコン層を形成する工程を含むことを特徴とする。
【００２２】
本発明によれば、{110}面方位の結晶からなる不純物濃度プロファイルが制御された半導体シリコン層を低抵抗金属基板上に600℃程度以下の低温であらかじめ積層することで、金属基板上に半導体層を形成した構造となっているため、従来の問題となっていた裏面研磨における基板破断の問題がなく半導体層を薄くできるため、不要な寄生抵抗を減少せしめることが可能となり素子を高速に駆動することができ、従来200μm程度あった半導体層の厚みを20μm以下にまで減少せしめることで縦形半導体素子の直列抵抗を減少することができる。
【００２３】
図12は基板厚さに対するバイポーラトランジスタの遮断周波数をプロットしたものであり、エミッタ、ベース、コレクタ、の各層について導伝形、基板濃度、厚さをそれぞれ、n型1×1020cm-3、0.7μm；p型5×1018cm-3、0.02μm；及び、n型2×1017cm-3、0.5μmとし、コレクタ層が接する基板についてn型1×1020cm-3とした場合の依存性について示したものである。基板は素子の直列抵抗を減じるために、できるだけ低抵抗であることが必要であり、基板の不純物濃度は基板抵抗率が十分低い1mΩcm程度以下となる1×1020cm-3程度もしくはそれ以上が必要である。基板厚さが20μmを超えたところから遮断周波数の劣化が始まり、従来の基板厚さである200μmでは遮断周波数が最大値の半分程度までに劣化する。
【００２４】
本発明によれば20μm以下の基板を導入することで、素子を高速に駆動せしめることができる。上述のn型基板は、反対の導伝形であるp型基板を1×1020cm-3程度、もしくはそれ以上の不純物濃度で用いても同様の効果を得ることができる。さらに、本発明によれば半導体層を構成する半導体シリコン層は基板表面に平行な{110}面の面方位を有する結晶を用いることにより、電子あるいは正孔の拡散定数を増加せしめ、高速に電流を導通あるいは遮断することができる。さらに、半導体層を貫通する素子分離領域を設けることで、単一基板上に複数の縦形半導体素子を形成し、さらに半導体層両面に配線を形成することにより、該半導体素子を集積化し、これによって、形成された半導体装置を小型化することで、素子および配線のもつ寄生容量およびインダクタンスを減少することができるため、従来問題となっていた素子の動作遅延やサージ電圧の発生の問題を緩和することができる。
【００２５】
さらに、本発明の半導体基板によれば、縦形半導体層の両面に配線層を形成できるため、従来個別素子を配線基板上に実装することでしか得ることのできなかった縦形半導体素子のインバーターやECL（エミッタ結合素子）を単一の基板上に簡単に形成できるため、縦形半導体を用いた様々な集積回路が実現できる。
【００２６】
本発明でいう{110}面方位とは結晶学的に(110)面と等価な面方位であり、例えば(011)面、(101)面等を総称する。また、{110}面方位に必ずしも完全に一致していなくても、本発明の目的はほぼ同等に達成でき、例えば(511)面、(331)面、(221)面、(321)面、(531)面、(231)面、(351)面、(320)面、(230)面など、{110}面方位に近い面方位を用いてもよい。
【００２７】
さらに、本発明の半導体基板によれば、金属基板の上に半導体層が形成された構造となっているため、従来の縦形半導体素子で問題となっていた素子の直列抵抗を十分に小さくすることができ、高速に電流を導通あるいは遮断することができる。さらに、金属基板を用いることで、基板の熱伝導率が向上するため、素子の発熱を除去し、該発熱による素子の熱暴走を抑制することができる。
【００２８】
さらに、本発明の半導体基板によれば、上述のように導伝形の異なる複数の半導体層が600℃程度以下の低温で、あらかじめ形成されており、不純物プロファイルを精密に制御することができるため、隣接する半導体層間で略階段状の急峻な不純物プロファイルを得ることができるため、導伝形の極性の異なる半導体層間で形成される空乏層領域を極小にすることができ、ベース層の薄い、あるいはチャネル長の短い、高性能の素子を簡単な工程で製造することができる。
【００２９】
本発明でいう略階段上の不純物濃度プロファイルとは隣接する半導体層が共に600℃程度以下の低温において、エピタキシャル成長法によって形成されており、接合界面において相互に不純物の拡散が小さい急峻な濃度プロファイルが得られている状態を指し、固層拡散法やイオン注入法では得ることのできない不純物プロファイルを得ることができる。
【００３０】
シリコン中に存在する不純物であるAs,P,B,Sbなどにおける600℃におけるシリコン中の拡散定数は10-20 cm2/s 程度以下であり、その雰囲気中にいる時間と拡散定数の積の平方根で定義付けられる拡散距離は1時間では0.6オングストロームであって、本発明において600℃以下の低温とはシリコン中で不純物の拡散が生じない領域を指す。
【００３１】
【発明の実施の形態】
(実施例1)
本発明の実施例１に係る半導体基板の構造および製造方法について図1を用いて以下に説明する。以下でいう導伝形とはシリコン半導体におけるn型およびp型半導体を指し、不純物濃度の変化も導伝形の違いに含まれる。図1は本実施例に係るバイポーラトランジスタ基板の断面構造である。図1において、本バイポーラトランジスタ基板は、エミッタ層を形成するための第1の導伝形を有するSi層101と、ベース層を構成するための第2の導伝形として第1の導伝形とは反対の導伝形を有するSi層102と、コレクタ層を構成するための第3の導伝形を有するSi層103と、コレクタ電極接触領域を形成するための第4の導伝形を有するSi層104と該第4の導伝形を有するSi層に接続され、コレクタ電極を形成する金属基板108と上記半導体層と金属基板を接合する接合層107とによって構成される。
【００３２】
図示された金属基板１０８は第１の金属（例えば、Ｃｕ）によって形成された基体と当該基体を覆うように形成された第２の金属（例えば、Ｎｉ）からなる接続金属層とによって構成されている。
【００３３】
本発明のバイポーラトランジスタ基板は、金属基板上に複数の導伝形を有するSi層があらかじめ形成されてなり、前記第4の導伝形を有するSi層104は不純物濃度が1×1020cm-3程度以上で厚さが20μm以下であるため、形成した素子の直列抵抗を減少でき、高速に動作する素子を簡単に形成することができる。さらに、該Si層は{110}面方位を有するSi単結晶であり、従来の{100}面方位の基板を用いた場合に比べ拡散定数が大きく動作速度を向上できる。
【００３４】
また、該Si層は600℃程度以下の低温エピタキシャル成長で形成され、不純物プロファイルが精密に制御されているため、高性能の素子を簡単に製造することができる。このようなバイポーラトランジスタ基板の製造方法を図2を用いて説明する。図2は本実施例1に係るバイポーラトランジスタとして、npn型バイポーラトランジスタ用基板を例に取りその製造方法を示したものであり、次のようにして形成される。
【００３５】
まず、陽極化成法を用いて{110}面を有するシリコン基板201上に、エピタキシャル成長の基体となり後に該シリコン基板とシリコン層を分離するための多孔質シリコン層202を形成し(図2(a))、これを1200℃の水素雰囲気で処理することにより表面の微細孔を封止する。400℃の温度でスパッタ法によりエミッタ層となるn型シリコン203のエピタキシャル成長を行う。次に同様の手法を用いて、p型ベース層204、n型コレクタ層205、n型高濃度コレクタ層206を順にエピタキシャル成長する(図2(b))。各層の厚さはそれぞれ0.7μm、0.02μm、0.5μm、0.1μmとし、不純物濃度は1×1020 cm-3, 5×1018 cm-3, 2×1017 cm-3, 1×1020cm-3とした。これらの値は、素子の使用目的、耐圧により可変可能である。ただし、高濃度コレクタ層206については、低抵抗化の目的から十分に薄いことが望ましく、20μm以下が望ましい。これは、図12に示すように、20μm以上に厚い高濃度コレクタ層の場合、コレクタ電極の電気抵抗が上昇するため、これとコレクタ容量との積で定義づけられる、コレクタ充電時間が大きくなり、動作速度を示す遮断周波数が低下するためである。
【００３６】
次に、図2(c)に示すように、素子の支持基板となる、あらかじめ作成した後述の金属基板208と上述のシリコン基板を接合する。金属基板のシリコン基板との貼り合わせ界面にはNiが成膜されておりRTA法などにより500℃程度以下の温度でシリサイド化反応により金属基板と半導体層の貼り合わせを行うシリサイド層207が形成され接合される。
【００３７】
上述の金属基板は以下の様に形成される。まず、金属基板の基体となるCu基板を用意する。該Cu基板の厚さは、機械的強度上問題の生じない200μmとした。続いてこのCu基板表面に、Cuのシリコン層への拡散を防ぐために基板の表面にTaNを例えば通常のスパッタ法により形成する。前記TaNをスパッタ成膜したCu基板全面に、金属基板表面のパシベーションおよびSiとのシリサイド化による基板張り合わせを400〜500℃ 程度以下の低温で行えるNiをメッキ法によって形成する。このようにして前記金属基板は形成される。
【００３８】
金属基板の基体となる材料はCuに限られず、基板抵抗が前記高濃度コレクタ層に比べ十分小さくできる、Au,Agなど100μΩcm程度以下の抵抗率をもつ導電性金属もしくは金属化合物であればよい。
【００３９】
また、拡散防止層はTaNに限られず、TaSiN、TiN、TiSiNなどSi中への金属基板を構成する元素の拡散を防げるものであれば良い。
【００４０】
また、シリサイド化による張り合わせ材料として作用する接続金属層のNiはこれに限られず、Ti、Coなど500℃程度以下の低温でSiとのシリサイド化反応を生じ、基板の張り合わせを行える材料であれば良い。
【００４１】
次に、先に形成した多孔質シリコン202とエピタキシャル成長したシリコン層203との界面で切り離しを行う(図2(d))。
【００４２】
このようにして本実施例１に係る半導体基板が形成される。600℃以下の低温でエピタキシャル成長を行うことにより、従来問題となっていた不純物の拡散の問題がないため、各層の厚さと不純物濃度を精密に制御できる。また、各機能層を、連続スパッタ成膜により形成できるため、従来のように、不純物拡散あるいはイオン注入等の技術を用いる必要がなく、極めて簡単にかつ高品質に素子形成の素地となる基板形成が可能である。
【００４３】
次に、上述の半導体基板を用いたバイポーラトランジスタの製法について図3を用いて説明する。まず、上述の工程により完成した半導体基板(図3(a))上に、エミッタ領域をマスクするためのフォトレジスト307を塗布し、ステッパなどによりレジストののパターニングを行い、エミッタ領域となる部分以外のエミッタ層上のレジストに開口部を設ける(図3(b))。
【００４４】
次に、RIE法などにより上記レジスト開口部下のエミッタ層を除去する。次に残存するフォトレジストを除去しない状態で、ベース層305に対してイオン注入を行い、ベース電極を形成する金属とシリコン層の電気的接触をとるためのベースコンタクト層308を形成する（図３（ｃ））。エミッタ領域はレジストが存在しているため、イオン注入はされない。次に、イオン種としてBF2+を用いて半導体製造で用いられているイオン注入技術を用いてエミッタ直下を除くベース層の不純物密度が1×1020cm-3となるようにイオン注入を行い、550℃で1時間の窒素中の熱処理により再結晶化を行った。550℃の温度では不純物の拡散といった問題は生じることなく再結晶化できた。
【００４５】
上述の工程の後、フォトレジスト307を剥離し、基板全面に層間絶縁膜として例えばSiO2 311をCVD法により、400℃の温度で成膜した。層間絶縁膜はSiO2に限られず、半導体製造で用いられるSiON、SiOF、ポリイミド、PTFEなどの絶縁材料であればよい。
【００４６】
その後、コンタクトホール形成のためのフォトレジストを塗布しベースおよびエミッタのコンタクト領域をパターニングし、RIE法を用いてコンタクトホールを形成する。次に、Si中への電極材料であるAlのスパイクを防止するため、Siを原子組成で1%程度含むAlをスパッタ法により成膜し、パターニングすることでベース電極309およびエミッタ電極310とした（図３（ｄ））。上述の電極については、あらかじめCo, Niなどをスパッタ法で成膜し、RTA法を用いて自己整合シリサイド化を行うサリサイド技術を用いて低コンタクト抵抗化を図っても良い。
【００４７】
このようにして、本実施例1に示した基板を用いてバイポーラトランジスタが作成される。イオン注入工程は１回であり、すべての工程を600℃以下の低温で行うことにより、不純物の拡散の問題がないため、各機能層の不純物濃度が正確に制御された半導体基板および半導体素子を簡単に製造することができる。さらに、ベース層はイオン注入法や不純物拡散法ではなく、600℃程度以下の低温エピタキシャル成長法を用いるため薄く形成することが容易であり、高性能な半導体素子を簡単に低コストで作成することができた。
【００４８】
さらに、結晶面方位として、拡散定数の大きい{110}面を用いているため、従来に比べ高速な半導体素子が作成できる。高濃度コレクタ層は0.2μmと薄く十分に低抵抗化されているため、従来の様に基板抵抗によって素子の特性が劣化することはない。素子の高速性を示す遮断周波数が従来の{100}面のシリコン基板デバイスで50GHz程度であったのに対し、本実施例においては116GHzが得られた。
【００４９】
（実施例2）
本発明の実施例2に係る半導体基板の構造について図4を用いて説明する。図4は本実施例2における縦形MOSFET用基板であり、金属基板401上に第1の導電形を示す高濃度ドレイン層403、第1の導電形とは不純物濃度の異なる第2の導電形を示すドレイン層404および第1の導電形とは反対の導電形である第3の導電形を有し、MOSFETのチャネルが形成されるボディ層405を、実施例1に示した方法と同様の方法で{110}面を有するシリコン基板上に形成して構成される。
【００５０】
各層の導伝形、不純物濃度および厚さは高濃度ドレイン層についてn型1×1020cm-3,0.2μm、ドレイン層についてn型2×1017cm-3, 0.5μm、ボディ層についてｐ型5×1018cm-3 0.2μmとした。本発明の実施例2における縦型MOSFET用基板は、金属基板上に複数の導伝形を有するSi層があらかじめ形成されてなり、前記第1の導伝形を有するSi層403は不純物濃度が1×1020cm-3程度以上で厚さが20μm以下であるため、形成した素子の直列抵抗を減少でき、高速に動作する素子を簡単に形成することができる。
【００５１】
さらに、該Si層は{110}面方位を有するSi単結晶であり、従来の{100}面方位の基板を用いた場合に比べ拡散定数が大きく動作速度を向上できる。また該Si層は600℃程度以下の低温エピタキシャル成長で形成され、不純物プロファイルが精密に制御されているため、高性能の素子を簡単に製造することができる。このような縦型MOSFET基板を用いた縦型MOSFETの製造方法を図5を用いて説明する。
【００５２】
図5は本実施例2に係る縦型MOSFET用基板を用いた、縦型nチャネルMOSFETの製造方法を示したものであり、以下に説明を行う。
【００５３】
まず、ソース領域を形成するために、ボディ領域とは反対の導伝形を形成するイオンであるAs+をイオン注入法により注入し、ソース領域506を形成する(図5(a))。続いて層間絶縁膜を形成するために、CVD法によりSiO2 507を0.5μm堆積した(図5(b))。これによりゲート電極とソース領域の重なり容量を低減することができる。
【００５４】
次に、ゲート電極を形成するために、ゲート電極となる場所にトレンチホール508を形成する(図5(c))。これは次のように行う。基板全面にフォトレジストを塗布し、該フォトレジストのパターニングを行い、トレンチ作成部のレジストに開口部を設ける。該開口部はソース領域内に配置するようにする。次に一般に用いられているRIE法によりトレンチホールを形成する。該トレンチホール508の底部はドレイン領域504に達するように形成し、本実施例においては0.8μm、幅0.3μm、長さ20μmとした。この値は素子の使用目的によって変更可能である。
【００５５】
次に、フォトレジストを除去したのちゲート酸化膜を形成する。ゲート酸化膜の形成は、KrとO2を混合したガスを用いて400℃の温度でプラズマ酸化し、該トレンチホール内壁に5nmの膜厚の酸化膜を形成した。これにより、該トレンチホール508の内壁に均一に耐圧10MV/cm以上の良質の酸化膜が形成できる(図5(d))。
【００５６】
上記に引き続きゲート電極510を形成する。ゲート電極材料として例えばポリSiをCVD法により400℃で0.1μm堆積した後、Siを原子組成で1%程度含むAlをスパッタ法により成膜した。フォトレジストを基板全面に塗布しゲート電極部のパターニングを行いゲート電極が完成する。
【００５７】
次に、層間絶縁膜を形成するために、基板全面にわたってCVD法により400℃の温度でSiO2を堆積し、ソース電極を形成するためにフォトレジストを塗布してソース電極部509のパターニングを行う。ソース電極部509のパターニングに際してはフォトレジスト開口部がソースn+層506とボディのp層505の両方にまたがるように形成する。このようにすることで、ソース電極でソース電位とボディ電位の両方をとることができる。
【００５８】
RIE法を用いてフォトレジスト開口部のSiO2をエッチングしてコンタクトホールを形成し、Siを原子組成で1%程度程度含むAlをスパッタ法に形成してソース電極509が形成される(図5(e))。
【００５９】
以上の工程により本発明の実施例2に係る基板を用いた縦形MOSFETが完成する。従来の様にボディウェル形成のためのイオン注入を行う必要がなく、不純物濃度を正確に制御できる。さらに素子形成に必要な機能層があらかじめ基板中に作り込まれた構造となっているため、素子の製造工程を簡略化できる。さらに、高濃度ドレイン層は0.2μmと薄く形成されており、十分に低抵抗化されているため、素子の直列抵抗が低く、従来の様に基板抵抗によって素子の速度性能の劣化のない縦形MOSFETが得られた。
【００６０】
さらに、例えば、高濃度ドレイン領域にp+ 及びn+シリコンを交互に配したドレイン短絡形の素子でも同等の効果を得ることができる。
【００６１】
一方、各層の導伝型を反対の導伝形とした縦形pチャネルMOSFETも同様な工程により製造できる。その例を以下に示す。
【００６２】
本発明をトレンチ構造縦形ＰチャンネルパワーＭＯＳトランジスタに適用した実施の形態について、再度図５を用いて説明する。この場合にも図４に示された構造を備えた縦形ＰチャンネルMOSFET用基板を使用できる。図５（ａ）に示された構造は第1の導電形を示す高濃度ドレイン層５０３、これと不純物濃度の異なるが導電形は同一のドレイン層５０４および第1の導電形とは反対の導電形である第２の導電形を有し、ＰチャンネルMOSFETのチャンネルが形成されるボディ層５０５を、（１１０）面を有するシリコン基板（図示せず）上に形成することによって得られる。各層の導電形、不純物濃度および厚さは高濃度ドレイン層についてｐ型1×1020cm-3,0.2μm、ドレイン層についてｐ型2×1017cm-3, 0.5μm、ボディ層についてｎ型5×1018cm-3 0.2μmとした。本実施の形態では、高濃度ドレイン層５０３を不純物濃度が1×1020cm-3程度以上で厚さが20μm以下であるため、形成した素子の直列抵抗を減少でき、高速に動作する素子を簡単に形成することができる。さらに、該層５０３は（１１０）面方位を有するＳｉ単結晶であり、従来の（１００）面方位の基板を用いた場合に比べ拡散定数が大きく動作速度を向上できる。また該Ｓｉ層は６００℃程度以下の低温エピタキシャル成長で形成され、不純物プロファイルが精密に制御されているため、高性能の素子を簡単に製造することができる。
【００６３】
具体的には、本実施の形態に係る縦型トレンチ構造ＰチャンネルMOSFETは、図4に示す基板を用い、図５（ａ）に示すように、ソース領域を形成するために、ボディ領域５０５とは反対の導伝形を形成するボロンを導入すべく、ＢＦ2+をイオン注入法により注入し、ソース領域５０６を形成する。その不純物濃度は、ｐ型1×1020cm-3である。続いて層間絶縁膜を形成するために、CVD法によりSiO2 ５０７を0.5μm堆積した（図５（ｂ））。これによりゲート電極とソース領域の重なり容量を低減することができる。
【００６４】
次に、図５（ｃ）に示すように、ゲート電極を形成するために、ゲート電極となる場所にトレンチホール５０８を形成する。これは次のように行う。基板全面にフォトレジストを塗布し、該フォトレジストのパターニングを行い、トレンチ作成部のレジストに開口部を設ける。該開口部はソース領域内に配置するようにする。次に一般に用いられているRIE法によりトレンチホールを形成する。該トレンチホール５０８の底部はドレイン領域５０４に達するように形成し、本実施例においては深さ0.8μm、幅0.3μm、長さ20μmとした。この値は素子の使用目的によって変更可能である。シリコン５０５表面は（１１０）面であるので、それと９０°をなすトレンチホール５０８の内側壁面も（１１０）面になっている。
【００６５】
次に、図５（ｄ）に示すように、フォトレジストを除去したのちゲート酸化膜５１１を形成する。ゲート酸化膜の形成は、KrとO2を混合したガスを用いて400℃の温度でプラズマ酸化し、該トレンチホール内壁に２０ｎｍの膜厚のシリコン酸化膜を形成した。これにより、該トレンチホール５０８の（１１０）面内壁に均一に耐圧４乃至５MV/cmの良質の酸化膜５１１が形成できる。このゲート酸化膜５１１を有するＰチャンネルＭＯＳトランジスタのゲート、ソース間耐電圧は、１０Ｖである。
【００６６】
次に、図５（ｅ）に示すように、ゲート電極５１０を形成する。ゲート電極材料として例えばポリＳｉをCVD法により400℃で0.1μm堆積した後、Ｓｉを原子組成で1%程度含むＡｌをスパッタ法により成膜した。フォトレジストを基板全面に塗布しゲート電極部のパターニングを行いゲート電極５１０が完成する。
【００６７】
次に、引き続き図５（ｅ）に示すように、層間絶縁膜５１２を形成するために基板全面にわたってCVD法により400℃の温度でSiO2を堆積し、ソース電極５０９を形成する。ソース電極の形成は、まずフォトレジストを塗布してソース電極部５０９用開口のパターニングを行う。ソース電極開口のパターニングに際してはフォトレジスト開口部がソースｐ+層５０６とボディのｎ層５０５の両方にまたがるように形成する。
【００６８】
このようにすることによって、ソース電極５０９でソース電位とボディ電位の両方をとることができる。 開口形成のためには、RIE法を用いてフォトレジスト開口部のSiO2膜５０７および５１２をエッチングしてコンタクトホールを形成し、Ｓｉを原子組成で1%程度程度含むＡｌをスパッタ法で成膜し、これをエッチングでパターニングしてソース電極５０９を形成する。
【００６９】
以上の工程により本実施の形態に係るトレンチ構造縦形ＰチャンネルパワーMOS電界効果トランジスタが完成する。高濃度ドレイン層５０３は0.2μmと薄く形成されており、十分に低抵抗化されているため、素子の直列抵抗が低く、高速なトランジスタが得られた。
【００７０】
なお、高濃度ドレイン領域にｎ+ 及びｐ+シリコンを交互に配したドレイン短絡形の素子でも同等の効果を得ることができる。
【００７１】
（実施例3）
本発明の実施例3に係る半導体基板の構造について図6を用いて説明する。図6は本実施例3における縦形IGBT用基板であり、金属基板601上に第1の導伝形を有するアノード層603、第1の導伝形とは反対の第2の導伝形を有するバッファ層604、導伝率変調層605、およびアノード層と同じ極性を有する第3の導伝形であるゲート層606を実施例1に示した方法と同様の方法で{110}面を有するシリコン基板上に形成して構成される。本実施例においては、各層の導伝形、不純物濃度および厚さはアノード層についてp型1×1020cm-3, 0.2μm、バッファ層についてn型1×1020cm-3, 0.2μm、導伝率変調層についてn型2×1017cm-3 0.2μm、ゲート層についてp型5×1018cm-3, 0.2μmとしたが、素子の用途、耐圧によって変更可能である。ただし、アノード層603については、低抵抗化の目的から十分に薄いことが望ましく、20μm以下が望ましい。本発明の実施例3におけるIGBT用基板は、金属基板上に複数の導伝形を有するSi層があらかじめ形成されてなり、前記第1の導伝形を有するSi層603は不純物濃度が1×1020cm-3程度以上で厚さが20μm以下であるため、形成した素子の直列抵抗を減少でき、高速に動作する素子を簡単に形成することができる。さらに、該Si層は{110}面方位を有するSi単結晶であり、従来の{100}面方位の基板を用いた場合に比べ拡散定数が大きく動作速度を向上できる。また該Si層は600℃程度以下の低温エピタキシャル成長で形成され、不純物プロファイルが精密に制御されているため、高性能の素子を簡単に製造することができる。このようなIGBT用基板を用いたIGBTの製造方法を図7を用いて説明する。
【００７２】
図7は上述の半導体基板に例としてnチャネルゲート型IGBT素子を形成する方法示したものであり、次の様に形成される。
【００７３】
まず、カソード領域707をゲート層と反対の導伝形を形成するためのイオンであるAs+のイオン注入により形成する(図7(a))。続いてCVD法により層間絶縁膜としてSiO2 708を0.5μm堆積した(図7(b))。これによりゲート電極とカソード領域の重なり容量を低減することができる。
【００７４】
次に、ゲート電極となる場所にトレンチホール709を形成する。基板全面にフォトレジストを塗布し、パターニングを行い、トレンチ作成部のレジストに開口部を設ける。次に一般に用いられているRIE法によりトレンチホール709を形成する。トレンチホールの深さは導伝率変調層705に達するように形成され、本実施例では0.8μm、幅0.3μm 長さ20μmとした(図7(c))。この値は素子の使用目的によって変更可能である。
【００７５】
次に、フォトレジストを除去したのちゲート酸化膜を形成する。ゲート酸化膜の形成は、KrとO2を混合したガスをプラズマ励起したプラズマを用いて400℃の温度でプラズマ酸化し、5nmの膜厚の酸化膜を形成した。これにより、トレンチホール709の内壁に均一に耐圧10MV/cm以上の良質の酸化膜が形成できる(図7(d))。
【００７６】
上記に引き続きゲート電極710を形成する。ゲート電極材料としてポリSiをCVD法により400℃で0.1μm程度堆積した後、Siを原子組成で1%程度含むAlをスパッタ法により成膜した。フォトレジストを基板全面に塗布しゲート電極部のパターニングを行いゲート電極710が完成する。
【００７７】
次に、層間絶縁膜を形成するために、基板全面にわたってCVD法により400℃の温度でSiO2を堆積し、カソード電極を形成するために、フォトレジストを塗布してソース電極部711のパターニングを行う。カソード電極部711のパターニングに際してはフォトレジスト開口部がソースn+層とボディのp層の両方にまたがるように形成する。このようにすることで、カソード電極によりソース電位とボディ電位の両方をとることができる。RIE法を用いてフォトレジスト開口部のSiO2をエッチングしてコンタクトホールを形成し、Siを原子組成で1%程度含むAlをスパッタ法に形成してソース電極711が形成される(図7(e))。
【００７８】
以上の工程により本発明の実施例3に係る基板を用いた縦形IGBTが完成する。従来の様にウェル形成のためのイオン注入を行う必要がなく、不純物濃度を正確に制御できる。デバイスに必要な機能層があらかじめ基板中に作り込まれた構造となっているため、素子の製造工程を簡略化できる。さらに、アノード層は0.2μmと薄く形成されており、十分に低抵抗化されているため、素子の直列抵抗が小さく、高速化スイッチングが実現できた。
【００７９】
さらに、例えば、アノード領域にp+ 及びn+シリコンを交互に配したアノード短絡形の素子でも同等の効果を得ることができる。
【００８０】
さらに、各層の導伝型を反対の導伝形としたpチャネル型IGBTについても同等の効果が得られる。
【００８１】
（実施例4）
本発明の実施例4に係る半導体装置について図8および図9を用いて説明する。本実施例4に係る半導体装置は図8に示す相補型素子より構成される。図8(a)はバイポーラトランジスタを用いた相補型インバーター装置である。図8(b)は縦形MOSFETを用いた相補型インバーター装置である。図8(c)はIGBTを用いた相補型インバータ装置である。このようなインバーター装置を構成する各半導体素子は、互いに導伝形が反転した構造になっており、かつ、縦形素子であるため、素子が基板を表面から裏面へ貫通した構造となっており、従来技術では同一の半導体基板上に極性の異なる複数の素子を形成することができない。そのため、それぞれ異なる半導体基板上に作成した該素子を個別素子として実装することで製造していたため、集積化することができず、大型であり、各構成素子間を結ぶ配線が長距離化し、インダクタンスが小さくできず、したがって該インダクタンス成分によるサージ電圧発生などの問題を生じていた。さらに、従来のように{100}面方位上に形成していたpnp型バイポーラトランジスタは、電子および正孔の拡散定数が小さいため、動作速度が遅く、図8に示すような相補型素子を実現することは困難であった。
【００８２】
本実施例4にかかる半導体装置は、半導体装置を構成する各半導体素子を単一の半導体基板上に製造することで、該半導体素子間の配線を該半導体基板上に形成し集積回路として動作するように為し得たものである。半導体素子を形成する半導体層は{110}面方位を有するシリコンを用いるため、電子および正孔の拡散定数が大きく、pnp型バイポーラトランジスタを用いても、npn型のバイポーラトランジスタと同等の性能を有するため、相補型構成が可能であり、単一の半導体基板上に極性の反転した複数の素子が混在できるため、インバーターなどの半導体装置を小型化することができ、素子間の配線が短距離化されるため、配線のもつ寄生容量、寄生インダクタンスが減少でき、動作遅延、サージ電圧の発生といった問題を減じることができ、以って高速に動作する半導体装置を安価に提供することができる。
【００８３】
次に、本実施例4に係る半導体装置の形成方法を図9を用いて説明する。図9は本実施例4に係る半導体装置において、npn形およびpnp型のバイポーラトランジスタを用いて形成した相補型インバーター装置である。図中の符号は図10のものに対応している。金属基板1015上にnpn型バイポーラトランジスタ1021およびpnp型バイポーラトランジスタ1022が形成されており、素子分離領域1023で素子分離されている。両者のコレクタ電極は金属基板で電気的に接続されており、これにより図8(a)に示す回路構成が実現されている。単一の基板上に極性の異なる複数の素子が混在した構造が形成できるため、従来個別素子を実装することでしか実現できなかった縦形半導体素子の集積化が本実施例に係る半導体基板により実現できる。従来のように外部配線でコレクタ電極を接続しないので、配線に係る寄生容量および寄生インダクタンスを減少することができ、動作遅延、サージ電圧の発生といった従来の問題を解決でき、以って高速に動作する半導体装置を提供することが可能である。
【００８４】
このような、極性の異なる複数の縦形半導体素子を単一基板上に形成した半導体装置の製造方法を図10を用いて説明する。図10はバイポーラトランジスタを用いた相補型インバータを例にとり、その製造方法を説明したものである。
【００８５】
まず第1に、図10(a)に示すように{110}面方位を有するシリコン基板1001の表面に、シリコンのエピタキシャル成長の基体であり、金属基板との貼り合わせ後に該基体を切り離すための多孔質シリコン層1002を陽極化成法により形成する。これを1200℃の水素雰囲気で処理することにより表面の微細孔を封止する。次に該多孔質シリコン表面に半導体層形成のバッファ層として、後に形成する第1の素子の第1の導伝形とは反対の導伝形を有するSiとして例えばn型Siを0.1μm程度エピタキシャル成長させ、バッファ層1003を得る。
【００８６】
次に、図10(b)に示すように第1の素子のエミッタ電極を形成するための第1の導伝形を示すシリコン層1004として、例えばp+Siを例えばスパッタ法により形成する。本実施例においては0.7μmの膜厚で成膜した。次に該p+Si 1004表面に、保護層として例えば400℃の温度でCVD法によりSiO2 1005を形成する。次にフォトリソグラフィ法により前記SiO2および該p+Siをパターニングし、該p+Si層を前記バッファ層1003が現れるまでエッチングする。次にフォトレジストを除去して、第1の素子を存在させる領域にのみp+Si層を残す（図10(b)）。この際にSiO2層1005は除去しないようにする。
【００８７】
次に、前記エッチング済みの表面に第2の素子の第1の導伝形とは反対の第2の導伝形を示すシリコン層を堆積する。例えばスパッタ法を用いて、n+Siを、前記第1の素子の第1の導伝形の例であるp+Siと同じ厚さとなるように成膜する。成膜されたn+Siは前記バッファ膜1003上では第2の素子のエミッタ電極となるエピタキシャル膜1006として、前記p+Si上の酸化膜上ではアモルファスシリコンないしはポリシリコン1007として成長する（図10(c)）。
【００８８】
次に、酸化膜上に成長した不要なn+Si 1007を除去する。除去に際しては、例えば、発熱の少ないヨウ素酸、フッ酸、酢酸の混合溶液を用いる。酸化膜上に成長した非単結晶のn+Si 1007はエピタキシャル成長した単結晶のn+Si 1006に比べエッチング速度が速く十分な選択比が取れるため、単結晶n+Si 1006の膜厚を変化させることなく非単結晶n+Si 1007のみが除去できる。次に緩衝フッ酸溶液を用いてp+Si表面に形成されている酸化膜を除去することで、図10(d)に示す構造が完成する。
【００８９】
続いて、第2の素子のベース電極となる第3の導伝形を示す層1008として前記第2の素子の第2の導伝形とは反対の導伝形を示す層を、例えばスパッタ法により形成する。本実施例においてはp型Siを0.02μmの厚さで形成した。引き続き、前記p型Si層 1008を堆積した表面に例えばCVD法により400℃の温度でSiO2 1005を形成する。フォトリソグラフィ法によりパターニングし、前記SiO2 1005と前記p型Si層1008のうち、第2の素子を形成する部分以外の不要な酸化膜およびp型Siを例えばRIE法により除去する(図10(e))。
【００９０】
次に第1の素子のベース電極を形成する第4の導伝形を示す層として、前記第1の素子の第1の導伝形とは反対の導伝形を示す層を、例えばスパッタ法により形成する。本実施例においてはn型Siを0.02μmの厚さで形成した。成膜されたn型Siは前記p+Si膜1004上ではエピタキシャル膜1009として成長し、前記p型Si層1008上の酸化膜1005上ではアモルファスシリコンないしはポリシリコン1010として成長する（図10(f)）。
【００９１】
続いて、酸化膜上に成長した不要なp型Siを除去する。除去に際しては、発熱の少ないヨウ素酸、フッ酸、酢酸の混合溶液を用いる。酸化膜上に成長した非単結晶のp型Si層1010はエピタキシャル成長した単結晶のp型Si層1009に比べエッチング速度が速く十分な選択比が取れるため、単結晶p型Si層1009の膜厚を変化させることなく非単結晶p型Si層1010のみが除去できる。次に緩衝フッ酸溶液を用いて前記n型Si層1008表面に形成されているSiO2 1005を除去することで、図10(g)に示すように、半導体層の互いに隣り合う導伝形が反転した構造が完成する。
【００９２】
上述の方法を繰り返し用いることで残りの半導体層であるコレクタ層、高濃度コレクタ層の各層を形成し、図10(h)の構造を得る。各層の厚さは、第1および第2の素子のコレクタ層について、それぞれ、0.5μm、高濃度コレクタ層について、それぞれ、0.2μmとした。
【００９３】
次に、図10(i)に示すように、前記シリコン基板と金属基板1015を貼り合わせる。金属基板は例えばCu基板表面に拡散防止のためにTaN層を例えばスパッタ法により形成し、次に基板全面にNi層をメッキ法により形成する。前記シリコン基板と前記金属基板とを貼り合わせ、RTA法などにより500℃の温度で処理することによりNiとSiがシリサイド化反応を起こしシリサイド層1024を形成して強固な接合が得られる。
【００９４】
金属基板の基体となる材料はCuに限られず、基板抵抗が前記高濃度コレクタ層に比べ十分小さくできる、Au,Agなど100μΩcm程度以下の抵抗率をもつ導電性金属もしくは金属化合物であればよい。
【００９５】
また、拡散防止層はTaNに限られず、TaSiN、TiN、TiSiNなどSi中への金属基板を構成する元素の拡散を防げるものであれば良い。
【００９６】
また、シリサイド化による張り合わせ材料のNiはこれに限られず、Ti、Coなど400〜500℃程度以下の低温でSiとのシリサイド化反応を生じ、基板の張り合わせを行える材料であれば良い。
【００９７】
続いて、前記多孔質シリコン部分1002と前記バッファ層1003の界面で上記張り合わせ基板を切断し、バッファ層をRIE法によりエッチング除去することで図10(j)に示す構造が得られる。
【００９８】
次に、第1の素子と第2の素子の素子分離を行うために、前記基板の金属基板とは反対の表面にフォトレジストを塗布し、フォトリソグラフィ法によって、該フォトレジストの第1の素子と第2の素子の境界上に開口1017を設ける(図10(k))。次にRIE法によって、前記開口部にトレンチホールを形成する。該トレンチホール底面は半導体層の表面から裏面に達し、金属基板との貼り合わせを行ったシリサイド層表面に達するようにすることで図10(l)に示される構造が形成される。フォトレジストを除去し、次に分離領域と半導体層の界面特性を良好にするために、KrとO2を用いたプラズマ酸化法により該トレンチホール内壁にSiO2を10nm程度形成する（図10(m)）。該酸化膜は、絶縁性があれば良く、例えばNH3プラズマを用いて形成したSi3N4膜などでもよい。その後CVD法によって400℃程度の温度でトレンチホール内をSiO2 1018で満たす(図10(n))。CVDによって形成した該SiO2は絶縁性があればよく、例えばNH3とSiH4を用いて形成したSi3N4などでもよい。基板表面のSiO2を例えばRIE法により除去することで図10(o)に示す構造が得られる。これにより、第1の素子と第2の素子の素子分離が完了した。
【００９９】
次に、実施例1に記載した方法と同様の方法で、ベース電極1019、エミッタ電極1020を形成し、図10(p)に示すインバーター装置が完成する。第1の素子と第2の素子のコレクタ電極は金属基板1015で接続されており新たな配線の必要はない。
【０１００】
このようにして得られたバイポーラトランジスタによる相補型インバーター装置は、該インバーター装置を構成する各半導体素子を単一の半導体基板上に製造することで、該半導体素子間の配線を該半導体基板上に形成し集積回路として動作するように為し得たものである。半導体素子を形成する半導体層は{110}面方位を有するシリコンを用いるため、電子および正孔の拡散定数が大きく、pnp型バイポーラトランジスタを用いても、npn型のバイポーラトランジスタと同等の性能を有するため、相補型構成となっており、単一の半導体基板上に極性の反転した複数の素子が混在しているため、小型のインバーター装置とすることができ、素子間の配線が短距離化されるため、配線のもつ寄生容量、寄生インダクタンスが減少でき、動作遅延、サージ電圧の発生といった問題を減じることができ、以って高速に動作する半導体装置を安価に提供することができた。
【０１０１】
本実施例に示す方法を応用すれば、コレクタ電極を共通とした集積回路の形成が可能であり、従来個別素子を組み合わせることで形成していた、縦形半導体素子によるインバーターなどの半導体装置を単一基板上に効率よく集積して形成し、動作速度の向上、消費電力の低減を実現できる。
【０１０２】
全ての工程は500℃以下の低温で行われているため、導伝形の異なる半導体間での不純物拡散の問題がないため、素子の特性上重要である不純物濃度の分布を簡単に制御できる。
【０１０３】
本実施例においてはバイポーラトランジスタの例を示したが、本実施例に示す方法を用いれば、縦形半導体素子として縦形MOSFETやIGBTなどを用いても本質的な違いはなく、また、これらを組み合わせて同一基板内に形成することも可能である。また、同様に、横形半導体素子と縦形半導体素子を単一の基板上に集積した集積回路構成も可能である。
【０１０４】
また、金属基板張り合わせ前に、コレクタ側に配線層をあらかじめ形成した後に、金属基板を電源供給基板などとして貼り合わせることでECL（エミッタ結合素子）として利用することも可能であり、あらゆる集積回路を実現することが可能である。
【０１０５】
（実施例5）
本実施例5における、半導体層の両面に配線層を形成した縦形半導体を用いた集積回路の形成方法について、半導体層の金属基板側への配線層の形成方法を、図11を用いて説明する。
【０１０６】
まず、実施例4に示した方法を用いて、複数の縦形半導体素子を単一基板上に形成する工程のうち金属基板を貼り合わせる直前の形態を得たのち、この基板表面に層間絶縁膜となる絶縁膜として、例えばSiO2 1106をCVD法により400℃程度の温度で形成することで図11(a)に示すように半導体層の表面に層間絶縁膜材料が存在する構造を得る。図11(a)の半導体層1104は例として、複数のバイポーラトランジスタを単一基板上に形成する場合を示しているが、縦形MOSFETやIGBTを得る場合などの様に、図面に示した層構造をとっていないとしても、本実施例の本質は変わらない。
【０１０７】
次に、コレクタ電極の引き出し配線を行うために、図11(b)に示すように通常のフォトリソグラフィ法を用いて前記層間絶縁膜1106のバイポーラトランジスタのコレクタ電極部に開口を設ける。
【０１０８】
この際、第1の素子と第2の素子の境界上には前記層間絶縁膜を残すようにパターニングする。これは、後に半導体基板の金属基板とは反対側の面から実施例4に示す方法で素子分離を行う際に、該素子境界上の該層間絶縁膜をRIEのエッチング停止層として機能させるためである。
【０１０９】
配線金属として、例えば、Siを原子組成で1%程度含むAlをスパッタ法により成膜した後、フォトリソグラフィ法により該フォトレジストをパターニングして、RIEなどの手法を用いて、コレクタ電極1107を形成したのち、層間絶縁膜1108として例えばSiO2を400℃の温度にて成膜する。これを繰り返し用いることにより、図11(c)に示されるコレクタ側配線を形成する。層間絶縁膜1108には、コレクタ電極1107と、2層目以降の配線層や金属基板とを、電気的に結ぶためのビア1109を形成しても良い。
【０１１０】
次に、支持基板と電源供給基板を兼ねる金属基板を、上記によって形成された半導体基板を貼り合わせるために、前記半導体基板のコレクタ側表面、全面に例えばn+Si 1110を10nm程度、例えばスパッタ法により堆積する。この後に該n+Si層に金属基板1111を接合する。金属基板は例えば実施例4に示すNi表面を有する基板で良く、500℃程度以下の温度で該n+Si層と該Ni層のシリサイド化反応によりシリサイド層1112を形成し強固な接合を得る(図11(d))。
【０１１１】
このようにして、コレクタ側の配線を形成した後、金属基板と貼り合わせを行い、引き続き、実施例4に示す方法でエミッタ側配線を形成することで、半導体層の両面に配線を有する縦形半導体を用いた集積回路を得ることができた。
【０１１２】
複数の縦形半導体を含む半導体層の両面に配線を有する構造が単一基板上に実現できるため、コレクタ側の配線を必要としたECL（エミッタ結合素子）などを、単一基板上に簡単に形成することが可能である。
【０１１３】
【発明の効果】
本発明によれば、{110}面方位の結晶からなる不純物濃度プロファイルが制御された半導体シリコン層を低抵抗金属基板上に600℃程度以下の低温であらかじめ積層することで、金属基板上に半導体層を形成できるため、従来の問題となっていた裏面研磨における基板破断の問題がなく半導体層を薄くできるため、不要な寄生抵抗を減少せしめることが可能となり素子を高速に駆動することができ、従来200μm程度あった半導体層の厚みを20μm以下にまで減少せしめることで縦形半導体素子の直列抵抗を減少することができる。さらに、本発明によれば半導体層を構成する半導体シリコン層は基板表面に平行な{110}面の面方位を有する結晶であるので、電子あるいは正孔の拡散定数を増加せしめ、高速に電流を導通あるいは遮断することができる。さらに、単一基板上に形成した複数の半導体素子を分離する素子分離領域を設けることで、単一基板上に複数の縦形半導体素子を形成し、さらに半導体層両面に配線を形成することにより、該半導体素子を集積化し、これによって、形成された半導体装置を小型化することで、素子および配線のもつ寄生容量およびインダクタンスを減少することができ、従来問題となっていた動作遅延やサージ電圧の発生といった問題を緩和することができる。さらに、本発明の半導体基板によれば、縦形半導体層の両面に配線層を形成できるため、従来個別素子を配線基板上に実装することでしか得ることのできなかった縦形半導体素子のインバーターやECL（エミッタ結合素子）を単一の基板上に簡単に形成できるため、縦形半導体を用いた様々な集積回路が実現できる。
【０１１４】
さらに本発明の半導体基板によれば、金属基板の上に半導体層が形成された構造となっているため、従来の縦形半導体素子で問題となっていた素子の直列抵抗を十分に小さくすることができ、高速に電流を導通あるいは遮断することができる。さらに、金属基板を用いることで、基板の熱伝導率が向上するため、素子の発熱を除去し、該発熱による素子の熱暴走を抑制することができる。さらに、本発明の半導体基板によれば、導伝形あるいは不純物濃度の異なる複数の半導体層が600℃程度以下の低温で、あらかじめ形成されており、不純物プロファイルを精密に制御することができるため、ベース層の薄い、あるいはチャネル長の短い、高性能の素子を簡単な工程で製造することができる。
【図面の簡単な説明】
【図１】
本発明の実施例1に係るバイポーラトランジスタ用半導体基板の構造を示した断面図である。
【図２】
（ａ）〜（ｄ）本発明の実施例1に係るバイポーラトランジスタ用半導体基板の製造方法を工程順に示す模式図である。
【図３】
（ａ）〜（ｄ）は本発明に係るパイポーラトランジスタの製造方法を工程順に示した断面図である。
【図４】
本発明の実施例2に係る縦型MOSFET用半導体基板の構造を示す断面図である。
【図５】
（ａ）〜（ｅ）は本発明の実施例2に係る縦型MOSFETの製造方法を工程順に示した断面図である。
【図６】
本発明の実施例3に係るIGBT用基板の構造を示した断面図である。
【図７】
（ａ）〜（ｅ）は本発明の実施例3に係るIGBTの製造方法を工程順に示す模式図である。
【図８】
本発明の実施例4に係る、縦型半導体素子を単一基板に製造することで形成される半導体装置の一例を示す回路図である。
【図９】
本発明の実施例4に係る縦型半導体素子を単一基板に製造することで形成される半導体装置を構成した例を示す断面図である。
【図１０】
（ａ）〜（ｐ）は縦型半導体素子を単一基板に製造することによって形成される本発明の実施例4に係る半導体装置の製造方法を工程順に示す模式図である。
【図１１】
（ａ）〜（ｄ）縦型半導体素子を単一基板に製造することで形成される本発明の実施例5に係る半導体装置の製造方法において、半導体層の両面に配線構造を形成する方法を工程順に示す模式図である。
【図１２】
本発明における半導体層厚さを減じた際に素子の直列抵抗が減ることによって素子の動作速度を示す遮断周波数が向上する効果を示した特性図である。
【図１３】
従来のシリコンエピタキシャル基板の構造を示す断面図である。
【符号の説明】
１０１  第1の導伝形を有するSi層
１０２  第2の導伝形を有するSi層
１０３  第3の導伝形を有するSi層
１０４  第4の導伝形を有するSi層
１０８  金属基体と接続金属層とによって構成された金属基板
１０７  接合層