【手続補正書】
【提出日】平成17年8月18日(2005.8.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  プログラム可能な論理配列を備える装置であり、このプログラム可能な論理配列は：
配列可能な複数の論理要素と；
配列可能な複数の相互接続と；
複数の配列可能な論理要素と配列可能な相互接続とに連結された複数のメモリセルと；
論理配列をプログラムする前に複数のメモリセルを第一の論理状態にリセットするように構成されたリセット回路構成と；
複数のメモリセルに結合されたプログラミング回路とを備え、このプログラミング回路は、複数のメモリセルのうち選択されたものを第二の論理状態に設定し、配列可能な複数の論理要素ならびに相互接続を構成することにより配列をプログラムして論理機能を実施するよう構成され、この複数のメモリセルのうち選択されたものはこの第二の論理状態にプログラムされるべきメモリセルである装置。
【請求項２】  複数のメモリがＳＲＡＭセルからなる請求項１記載の装置。
【請求項３】  各ＳＲＡＭのセルがさらに：
データ入力端子と；
データ出力端子と；
データ入力端子とデータ出力端子の間に交差結合によって配置された第一のインバータおよび第二のインバータとを備える請求項２記載の装置。
【請求項４】  第一のインバータが第二のインバータに比較してより大きなコンダクタンスを有する請求項３記載の装置。
【請求項５】  データ入力端子が第一のインバータの入力と結合する請求項３記載の装置。
【請求項６】  データ出力端子が第一のインバータの出力と結合する請求項３記載の装置。
【請求項７】  リセット回路構成がさらに複数のメモリセルのそれぞれの出力端子とそれぞれ結合する複数のリセット素子を備える請求項１記載の装置。
【請求項８】  リセット素子がパストランジスタからなる請求項７記載の装置。
【請求項９】  パストランジスタはメモリセルをプログラム前の第一の論理状態にリセットするためにメモリセルの出力端子を第一のポテンシャルへ引き下げる請求項８記載の装置。
【請求項１０】  パストランジスタはリセット回路によって発生されたクリア信号に応答してメモリセルの出力端子を第一のポテンシャルに引き上げる請求項９記載の装置。
【請求項１１】  パストランジスタはＮ型トランジスタからなる請求項８記載の装置。
【請求項１２】  パストランジスタはＰ型トランジスタからなる請求項８記載の装置。
【請求項１３】  プログラム回路構成がさらに複数のメモリセルのそれぞれの入力端子とそれぞれ結合した複数のセット素子を含む請求項１記載の装置。
【請求項１４】  プログラム回路構成がさらに第二のポテンシャルを有するプログラム信号を発生するために構成されたプログラム信号発生器を含む請求項１３記載の装置。
【請求項１５】  プログラム回路構成は複数のメモリセルのうち選択されたものをアドレスするアドレス信号を発生するよう構成されたアドレス信号発生器をさらに備え、プログラム信号は選択的にアドレスされたメモリセル内に書かれこれらのメモリセルを第二の状態にセットする請求項１４記載の装置。
【請求項１６】  セット素子がパストランジスタからなる請求項１３記載の装置。
【請求項１７】  パストランジスタがＮ−チャネルトランジスタである請求項１６記載の装置。
【請求項１８】  パストランジスタがＰ−チャネルトランジスタである請求項１６記載の装置。
【請求項１９】  複数のメモリセルのそれぞれに第一の論理状態または第２の論理状態がプログラムされているかどうかを検証するために構成される検証回路をさらに備える請求項１記載の装置。
【請求項２０】  検証回路がさらにデータ線をプリチャージポテンシャルまでプリチャージするために構成されるプリチャージ回路を備える請求項１９記載の装置。
【請求項２１】  検証回路がさらにデータ線をプリチャージポテンシャルに維持するための引き上げ回路を備える請求項２０記載の装置。
【請求項２２】  データ線と結合されたポテンシャルレベル検出回路をさらに備える請求項２１記載の装置。
【請求項２３】  選択されたメモリセルとデータ線との間に結合されたパス素子を更に含み、パス素子は選択されたメモリセルとデータ線と選択的に結合するよう構成し、選択されたメモリセルが第２の論理状態にセットされた場合、データ線をプリチャージポテンシャルから移行させ、選択されたメモリセルの中身をポテンシャルレベル検出回路が検証できるよう構成される請求項２２記載の装置。
【請求項２４】  デジタル演算システムであり：
演算回路構成と；
演算回路構成と結合したメモリ回路構成と；
演算回路構成とメモリ回路構成とに結合された請求項１に定義された装置とを備える装置。
【請求項２５】  請求項１で定義された装置を装備したプリント回路基板。
【請求項２６】  プリント回路基板上に装備されるとともに装置に結合されたメモリ回路構成をさらに備える請求項２５記載のプリント回路基板。
【請求項２７】  プリント回路基板に装備されるとともに装置に結合された演算回路構成をさらに備える請求項２５記載のプリント回路基板。
【請求項２８】  １つのデータ入力端子とデータ出力端子とクリア端子とをそれぞれ有する複数のＳＲＡＭ素子を備え、各セルのデータ入力端子をそのセルに接続し、前記データ入力端子に二つの論理状態のうちの第二の状態を有する論理信号が付加されたことに応答してこのセルが二つの論理状態のうちの第一の論理状態を有する論理信号を蓄積するとともにそのデータ出力端子を介して出力することを誘起し、各セルのクリア端子をそのセルに接続し、前記クリア端子に二つの論理状態のうちの第二の状態を有する論理信号が付加されたことに応答してこのセルが二つの論理状態のうちの第二の論理状態を有する論理信号を蓄積するとともにそのデータ出力端子を介して出力することを誘起し；
データ信号導線を備え；
分離してアドレスすることが可能なデータゲートパスを備え、これは各セルに相関するとともに、アドレスされた際にデータ信号導線を相関するセルのデータ入力端子に接続するよう構成され；
二つの論理状態のうち第二の状態を有する論理信号源と；
クリアパスゲートを備え、これは各セルに接続されるとともに、作動可能時に論理信号源を相関するセルのクリア端子へ接続するよう構成され；
さらにクリア信号導線を備え、これは全てのセルのクリアパスゲートを平行して選択的に稼動状態にするよう構成されるＳＲＡＭ回路。
【請求項２９】  データパスゲートはそれぞれユニポーラＭＯＳパストランジスタを備える請求項２８記載の回路。
【請求項３０】  データパスゲートはそれぞれ実質的にユニポーラＭＯＳパストランジスタからなる請求項２８記載の回路。
【請求項３１】  クリアパスゲートはそれぞれユニポーラＭＯＳパストランジスタを備える請求項２８記載の回路。
【請求項３２】  クリアパスゲートはそれぞれ実質的にユニポーラＭＯＳパストランジスタから構成される請求項２８記載の回路。
【請求項３３】  各セルは：
第一の入力端子と第一の出力端子を有する比較的強力なインバータ回路と；
第二の入力端子と第二の出力端子を有する比較的弱いインバータ回路とを備え、第二の入力端子は第一の出力端子と接続され、第一の入力端子は第二の出力端子に接続される請求項２８記載の回路。
【請求項３４】  各セルのデータ入力端子がセルの第一の入力端子に接続され、各セルのデータ出力端子およびクリア端子がセルの第一の出力端子に接続される請求項３３記載の回路。
【請求項３５】  各セルのデータ出力端子の状態を検証するよう構成された検証回路をさらに備える請求項２８記載の回路。
【請求項３６】  検証回路が：
データ信号導線を二つの論理状態のうち第一の状態を示すポテンシャルに選択的に充電するよう構成された充電回路と；
レベル検出回路とを備え、これは充電回路の動作後にデータ信号導線のポテンシャルを検出するよう構成され、続いてデータ信号導線をセルの一つのデータ入力端子にこのセルに相関するデータパスゲートを介して接続する請求項３５記載の回路。
【請求項３７】  検証回路は：
データ信号導線を二つの論理状態のうち第一の状態を示すポテンシャルに選択的に充電するよう構成された充電回路と；
データ信号導線を二つの論理状態のうち第一の状態を表すポテンシャルに微弱に駆り立てるよう構成されたプル回路と；
レベル検出回路とを備え、これは充電回路の動作後にデータ信号導線のポテンシャルを検出するよう構成され、続いてプル回路の動作中にデータ信号導線をセルの一つのデータ入力端子にこのセルに相関するデータパスゲートを介して接続する請求項３５記載の回路。
【請求項３８】  請求項２８で定義されたプログラム可能なロジック装置を構成するためのＳＲＡＭ回路を備えるプログラム可能な論理装置。
【請求項３９】  プロセス回路と；演算回路とに接続されたメモリ回路と；
演算回路およびメモリ回路に結合された請求項３８で定義された装置とからなるデジタル演算システム。
【請求項４０】  請求項３８で定義された装置を配置するプリント回路基板。
【請求項４１】  プリント回路基板に配置されるとともに前記装置に接続されたメモリ回路をさらに備える請求項４０記載のプリント回路基板。
【請求項４２】  プリント回路基板に配置されるとともに前記装置に接続された演算回路をさらに備える請求項４０記載のプリント回路基板。
【請求項４３】  複数のＳＲＡＭセルを備えるＳＲＡＭ回路の操作方法であり、各ＳＲＡＭセルはそれぞれ１つのデータ入力端子と、データ出力端子と、クリア端子と、データ信号導線と、各セルに相関するとともにアドレスされた際にデータ信号導線を相関するセルのデータ入力端子に接続するよう構成された個々にアドレス可能なデータパスゲートと、クリアポテンシャル源と、各セルに相関するとともに動作時に相関するセルのクリア端子をクリアポテンシャル源に接続するよう構成されたクリアパスゲートとを備える方法であって；
この方法は全てのクリアパスゲートを同時にクリアし全てのセルを二つの論理状態のうち第一の状態にすることを可能し；
データ信号をデータ信号導線に付加し、このデータ信号をデータ入力信号で受信する全てのセルを二つの論理状態のうち第二の状態に転換させ；
二つの論理状態のうち第二の状態に転換するよう要求されるセルに相関するデータパスゲートをアドレスすることからなる方法。
【請求項４４】  データ信号導線をあらかじめ設定された電位に充電し；
セルに相関するデータパスゲートをアドレスし；
データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項４３記載の方法。
【請求項４５】  充電後および充電に続くアドレス中にデータ信号線をあらかじめ設定されたポテンシャル方向に微弱に駆動することをさらに含む請求項４４記載の方法。
【請求項４６】  クリアポテンシャルは論理値０であり、クリアされた各セルがそのデータ出力端子に論理値０を付加する請求項４３記載の方法。
【請求項４７】  各セルはそのデータ入力端子に論理０を付加することに応答してそのデータ出力端子に論理１を付加し、データ信号導線へのデータ信号の付加が：
データ信号導線に論理０信号を付加することからなる請求項４６記載の方法。
【請求項４８】  アドレッシング後に：
データ信号線を論理１ポテンシャルに充電し；
セルに相関するデータパスゲートをアドレスし；
データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項４７記載の方法。
【請求項４９】  充電後および充電に続くアドレス中にデータ信号線を論理１ポテンシャル方向に微弱に駆動することをさらに含む請求項４８記載の方法。
【請求項５０】  クリアポテンシャルは論理値１であり、クリアされた各セルがそのデータ出力端子に論理値１を付加する請求項４３記載の方法。
【請求項５１】  各セルはそのデータ入力端子に論理１を付加することに応答してそのデータ出力端子に論理０を付加し、データ信号導線へのデータ信号の付加が：
データ信号導線に論理１信号を付加することからなる請求項５０記載の方法。
【請求項５２】  アドレッシング後に：
データ信号線を論理０ポテンシャルに充電し；
セルに相関するデータパスゲートをアドレスし；
データ信号線上のポテンシャルを検出し、相関するデータパスゲートが充電に続くアドレッシングにより作動状態にされたセルの状態を決定することをさらに含む請求項５１記載の方法。
【請求項５３】  充電後および充電に続くアドレス中にデータ信号線を論理０方向に微弱に駆動することをさらに含む請求項５２記載の方法。