(57)【要約】      （修正有）【課題】ショットキーバリア量子井戸のトンネルトランジスタを提供する。【解決手段】素子構造は、一つ或は複数の導電ベースリージョン３３、第一半導体バリアーリージョン、第二半導体バリアーリージョン、導電エミッタリージョン３１、導電コレクタリージョン３５などを含み、第一半導体バリアーリージョン或は第二半導体バリアーリージョンのサイズは１００Åより小く、第一ショットキーバリアの接合を第一半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第二ショットキーバリアの接合を第二半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第三ショットキーバリアの接合を導電エミッタリージョンと第一半導体バリアーリージョンのインターフェイスで生じ、第四ショットキーバリアの接合を導電コレクタリージョンと第二半導体バリアーリージョンのインターフェイスで生じる。【選択図】図３
2010135761.tif 000002
【特許請求の範囲】
【請求項１】
次の構成要件から成る半導体トランジスタ素子、
a）   一個或は複数の導電性のベースリージョンは、第一エレクトロニックの端末に接続する。
b）   第一の半導体バリアリージョンは、当該導電性ベースリージョンと接触して、そのうちは第一のショットキーバリアと接合し当該第一半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。
c）   第二の半導体バリアリージョンは、当該導電性ベースリージョンと接触して、そのうちは第二のショットキーバリアと接合は当該第二の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。
d）   導電性エミッタリージョンは、当該第一半導体バリアリージョンと接触して、そのうちは第三のショットキーバリアと接合は当該導電性エミッタリージョンのインタフェースで形成される。そこでは、当該導電性エミッタリージョンが第二のエレクトロニックの端末につなげられる。そして、
e）   導電性コレクタリージョンは、当該第二半導体バリアリージョンと接触して、そのうちは第四のショットキーバリアはと接合は当該導電性コレクタリージョンと第二半導体バリアリージョンのインタフェースで形成される。そこでは、当該導電性コレクタリージョンが第三のエレクトロニックの端末につなげられる。
その中、少なくとも当該第一の半導体バリアリージョンあるいは当該第二の半導体バリアリージョンの寸法を阻むことができ、100 Åより小さい。
【請求項２】
請求項1の半導体トランジスタ素子であって、当該第一の半導体バリアリージョンが、当該導電性ベースリージョンと当該導電性エミッタリージョンの間での第一層で介在する、そのうち当該第一層の厚さは100 Åより小さい。
【請求項３】
請求項2の半導体トランジスタ素子であって、当該第一層がシリコンを含む、そこでは当該第一層が（100）か（110）結晶面に平行である。
【請求項４】
請求項1の半導体トランジスタ素子であって、当該第二の半導体バリアリージョンが、当該導電性ベースリージョンと当該導電性コレクタリージョンの間での第二層で介在する、そのうち当該第二層の厚さは100 Åより小さい。
【請求項５】
請求項1の半導体トランジスタ素子であって、当該第一の半導体バリアリージョン或は第二の半導体バリアリージョンが、シリコン、ゲルマニウム、炭素或はIII-Vの化合物半導体材料から成る。
【請求項６】
請求項1の半導体トランジスタ素子であって、少なくとも当該第一の半導体バリアリージョン或は第二の半導体バリアリージョンが、層状構造がある、その厚さは50 Åより小さい。
【請求項７】
請求項1の半導体トランジスタ素子であって、当該第一の半導体バリアリージョン或は第二の半導体のバリアリージョンの間の当該導電性ベースリージョンで、一個の量子井戸を形成する。
【請求項８】
請求項1の半導体トランジスタ素子であって、適当にある電圧は当該導電性ベースリージョンに加わってトンネル電流を生じることができ、当該第一の半導体バリアリージョンおよび当該第二の半導体のバリアリージョンを通過する。
【請求項９】
請求項8の半導体トランジスタ素子であって、当該導電性ベースリージョンの仕事関数になって、比較的に近く当該第一の半導体バリアリージョン或は当該第二の半導体のバリアリージョンの伝導バンド端の近くにあり、それでその原子価バンド端をより遠く離れることを持つ時、当該トンネル電流が多数キャリアとして電子を持っている。
【請求項１０】
請求項9の半導体トランジスタ素子であって、導電性ベースリージョンに適用された電圧が、エミッタ電圧に比例してプラスである。
【請求項１１】
請求項9の半導体トランジスタ素子であって、導電性ベースリージョンが一層の厚さ20 Åより小さいNiSi2層を含む。
【請求項１２】
請求項11の半導体トランジスタ素子であって、NiSi2の層が（100）結晶面に平行である。
【請求項１３】
請求項8の半導体トランジスタ素子であって、当該導電性ベースリージョンの仕事関数になって、比較的に近く当該第一の半導体バリアリージョン或は当該第二の半導体のバリアリージョンの原子価バンド端の近くにあり、それでその伝導バンド端をより遠く離れることを持つ時、当該トンネル電流が多数キャリアとして電穴（エレクトリック  ホール）を持っている。
【請求項１４】
請求項13の半導体トランジスタ素子であって、導電性ベースリージョンに適用された電圧が、エミッタ電圧に比例してマイナスである。
【請求項１５】
請求項13の半導体トランジスタ素子であって、導電性ベースリージョンが一層の厚さ20 Åより小さいCoSi2層を含む。
【請求項１６】
請求項15の半導体トランジスタ素子であって、CoSi2の層が（100）結晶面に平行である。
【請求項１７】
請求項1の半導体トランジスタ素子であって、半導体トランジスタ素子であって、少なくとも当該第一の半導体バリアリージョン或いは第二の半導体のバリアリージョンでは混合されない。
【請求項１８】
請求項1の半導体トランジスタ素子であって、その中は導電性エミッタリージョン、導電性ベースリージョン、或いは導電性コレクタリージョンが一種あるいは多種の金属、ケイ素化合物、ゲルマニウム化合物、または金属化合物を含む。
【請求項１９】
請求項1の半導体トランジスタ素子であって、その中は少なくとも当該第一の半導体バリアリージョン或いは第二の半導体のバリアリージョンが、ゲケイ素Si/ゲルマニウム異接合構造を含む。
【請求項２０】
請求項19の半導体トランジスタ素子であって、当該ゲケイ素Si/ゲルマニウム異接合構造の組み合わせ厚さは60 Åより小さいである。
【請求項２１】
請求項1の半導体トランジスタ素子であって、その中は当該導電性ベースリージョンを含む。
a）   第一の導電性ベースリージョンが、当該第一の半導体バリアリージョンに接触した。
b）   一つの半導体のベースリージョンが、当該第一の導電性ベースリージョンに接触した。および
c）   第二の導電性ベースリージョンが、当該第二の半導体バリアリージョンに接触した。
【請求項２２】
次の構成要件を含む半導体トランジスタ素子。
a）   一つあるいは複数の導電性ベースリージョンである。
b）   第一の半導体バリアリージョンが、当該導電性ベースリージョンに接触した、その中第一のショットキーバリア接合して第一の半導体バリアリージョンと当該導電性ベースリージョンのインターフェイスで形成される。
c）   第二の半導体バリアリージョンが、当該導電性ベースリージョンに接触し、その中第二のショットキーバリア接合して第二の半導体バリアリージョンと当該導電性ベースリージョンのインターフェイスで形成される。
d）   導電性エミッタリージョンンが、当該第一の半導体バリアリージョンに接触した、その中第三のショットキーバリア接合して当該導電性エミッタリージョンンと当該第一の半導体バリアリージョンのインターフェイスで形成される。そして、
e）   導電性コレクタリージョンが、当該第二の半導体バリアリージョンに接触した。その中第四のショットキーバリア接合して当該導電性コレクタリージョンと当該第二の半導体バリアリージョンのインターフェイスで形成される。
適切な電圧は導電性ベースリージョンをプラスしている時、トンネル電流を生んで、当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンを通ってる。
【請求項２３】
請求項22の半導体トランジスタ素子であって、当該第一の半導体バリアリージョンおよび当該第二の半導体バリアリージョンの間の導電性ベースリージョンができ、一つの量子の井戸を形成する。
【請求項２４】
請求項22の半導体トランジスタ素子であって、その中は少なくとも当該第一の半導体バリアリージョン或は当該第二の半導体バリアリージョンの寸法を100 Åより小さい。
【請求項２５】
次の構成要件を含む半導体トランジスタ素子。
a）   1つあるいは複数の導電性ベースリージョン。
b）   第一の半導体バリアリージョンが導電性ベースリージョンに接触した、そ  の中の第一のショットキーバリア接合し当該第一の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。
c）   第二の半導体バリアリージョンが、当該導電性ベースリージョンに接触した。その中の第二のショットキーバリア接合し当該第二の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。
d）   当該導電性エミッタリージョンが、当該第一の半導体バリアリージョンに接触した。その中の第三のショットキーバリア接合し当該導電性  エミッタリージョンと当該第一の半導体バリアリージョンのインタフェースで形成される。および
e）   導電性コレクタリージョンが、当該第二の半導体バリアリージョンに接触した。その中の第四のショットキーバリア接合し当該導電性コレクタリージョンと当該第二の半導体バリアリージョンのインタフェースで形成される。
その中当該導電性エミッタリージョン、当該導電性ベースリージョン或は導電性コレクタリージョンには一つの、または、より多くの金属、ケイ素化合物、ゲルマニウム化合物と金属化合物を含む。
その中の当該第一の半導体バリアリージョンは、当該導電性ベースリージョンと当該導電性エミッタリージョンの間の第一層に介在されている。
その中の当該第二の半導体バリアリージョンは、当該導電性ベースリージョンと導電性コレクタリージョンにの間の第二層に介在されている。
その中の当該第一層およびこの当該第二層の厚さは50 Åより小さい。
その中の当該第一層あるいは当該第二層はケイ素を含む。
その中の当該第一層は（100）あるいは（110）の結晶面で平行である。
その中は当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンの間の当該導電性ベースリージョンは、一つの量子の井戸を形成する。
その中は適用された電圧に当該導電性ベースリージョンをプラスした時に、トンネル電流を発生させることができて、当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンを通るように構成される。
【請求項２６】
次の構成要件を含む3次元集積回路（IC）。
a）   一面の基板。
b）   第一の半導体トランジスタの素子、それは下記を含む。
i）  第一の導電性底辺の電極層、それは当該基板の上で位置する。
ii）  第一の半導体バリア層が、第一の導電性底部の電極層に接触した、その中の第一のショットキーバリア接合し当該第一の半導体バリア層と当該第一の導電性底辺の電極層のインタフェースで形成される。
iii） 第一導電性ベース層、その第一の半導体バリア層と接触ができ、その中の第二のショットキーバリア接合し当該第一導電性ベース層と当該第一の半導体バリア層のインタフェースで形成される。
iv）  第二の半導体バリア層、前記第一導電性ベース層と接触ができて、その中の第三のショットキーバリア接合し当該第二半導体バリア層と当該第一の導電性ベース層のインタフェースで形成される。および
v）   第一の導電性の頂部電極層、前記第二半導体バリア層第一導電性ベース層と接触ができて、その中の第四のショットキーバリア接合し当該第一の導電性の頂部電極層と当該第二半導体バリア層のインタフェースで形成される。
c）   最初の絶縁層、および
d）   第二の半導体トランジスタ素子、包括、
i）   第二の導電性底辺の電極層、それは当該最初の絶縁層の上で位置する。
ii）  第三の半導体バリア層、前記第二導電性底辺の電極層と接触ができて、その中の第五のショットキーバリア接合し当該第三半導体バリア層と当該第二の導電性底辺の電極層のインタフェースで形成される。
iii） 第二導電性ベース層、第三の半導体バリア層と接触ができて、その中の第六のショットキーバリア接合し当該第二半導体バリア層と当該第三半導体バリア層のインタフェースで形成される。
iv）  第四半導体バリア層は第二導電性ベース層と接触ができて、その中の第七のショットキーバリア接合し当該第四半導体バリア層と当該第二導電性ベース層のインタフェースで形成される。および
v）   第二の導電性の頂部電極層は当該第四半導体バリア層と接触ができて、その中の第八のショットキーバリア接合し当該第二の導電性の頂部電極層と第四半導体バリア層のインタフェースで形成される。
その中の第一の半導体バリア層は、当該第一導電性ベース層と第二の半導体バリア層は、第一の二重バリアの量子の井戸を形成する。その中の第三の半導体バリア層は、当該第二導電性ベース層と第四の半導体バリア層は、第二の二重バリアの量子の井戸を形成する。その中当該第一の導電性ベース層の電圧でプラスして、当該第一の二重バリアの量子の井戸のトンネル電流をコントロールされる。
【請求項２７】
請求項26の3次元の集積回路（IC）であって、当該第一の半導体トランジスタはpタイプで、しかも当該第二の半導体トランジスタはn型である。
【請求項２８】
請求項26の3次元の集積回路（IC）において、当該基板単晶のケイ素を含んで、その頂部は（100）或は（110）の結晶面で平行である。
【請求項２９】
請求項28の述べた3次元の集積回路（IC）において、単晶のケイ素は当該最初の絶縁層と当該第一の半導体トランジスタ素子の当該第一導電性の頂部電極層の間に置かれる。
【請求項３０】
請求項28の3次元集積回路（IC）において、単晶のケイ素は当該最初の絶縁層と当該第二の半導体トランジスタ素子の当該第二導電性の底辺の電極層の間に置かれる。
【請求項３１】
請求項26の述べた3次元の集積回路（IC）において、当該最初の絶縁層は、単晶のフッ化カルシウムを含む。
【請求項３２】
請求項26の3次元集積回路（IC）において、第二の絶縁層は基板と当該第一導電性の底辺の電極層の間に置かれる。
【請求項３３】
請求項26の3次元の集積回路（IC）において、一つのコンタクトホールを以下で様々な層に少なくとも一つを含む。当該第一導電性の底辺の電極層、当該第一導電性ベース層、当該第一の導電性の頂部電極層、当該第二導電性の底辺の電極層、当該第二導電性ベース層、当該第二の導電性の頂部電極層である。
【請求項３４】
請求項26の3次元の集積回路（IC）において、そこでは、一つあるいは複数のメサを以下で諸層の少なくとも一つを含む。当該第一導電性の底辺の電極層、当該第一導電性ベース層、当該第一の導電性の頂部電極層、当該第二導電性の底辺の電極層、当該第二導電性ベース層、当該第二の導電性の頂部電極層である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にアナログおよびデジタル回路の半導体トランジスタに適用するのに適した半導体トランジスタ装置に関するものである。
【背景技術】
【０００２】
過去40年に、集積回路産業はデバイス寸法の縮小化とチップ容量の増大化とを劇的に進行させ、性能と機能を増大させることに発展の道筋が取られてきた。そして、2〜3年ごとに新しい世代のデバイス（機器部品や素子のこと。以下、「素子」という）の出現があって、いわゆる「さらに進歩発展をの法則」といわれるほどの状況である。各新世代の素子は、お互いにおおよそ一つ前の世代に対して、トランジスタのサイズは約30%寸法の縮小化が図られ、回路の性能を約40%向上させ、ロジック回路の集積度を倍増させ、そしてメモリ容量は4倍にといった成長をしてきた。このように持続する絶え間ない進展は、一種の期待、すなわち、より速く、より強力なチップがこれから予見出来る未来に、これまでと同様の時間経過をもって継続的に出現するであろうという期待を抱かせる。
【０００３】
金属酸化膜半導体である電界効果トランジスタ（MOSFET）は、半導体技術の基本的なコンポーネントを構成する。MOSトランジスタの成功の大きな部分は、そのサイズを継続的に縮小（スケールダウン）させることすることが出来た一方で、さらにその電気回路の性能を向上させながら、製造コストを下げてきたことにある。CMOSがなぜ集積回路（IC）の主流の構築になり得たのかは、CMOSの絶え間ない性能の改善と、エネルギー消費量を減らしてきたことにある。CMOSトランジスタのサイズを縮小することは、マイクロ・プロセッサの性能を高める主な要因となっている。過去におけるこのような急速な進歩を維持したため、MOSトランジスタのサイズが革新的に縮小され、半導体業界に著しい革新をもたらした。この技術分野では、今後、約10年の後は、MOSFET技術は臨界的な技術障害に突き当たり、サイズの縮小という点では基本的な物理的制限を受けると思われる。主な目標とされる課題としては、消費電力を制御すること、リーク電流を低減させ、駆動電流を増加させ、高誘電率のゲート絶縁膜（Gate Insulator）、適切な仕事関数（Work Function）を持つメタルゲート、超浅いソース/ドレイン接合部 (Source/Drain Junctions）、樹脂抵抗/容量の削減、濃度ドーピングの偏在を減らすだけでなく、デバイスの特性の均一性をも高めること、などの事項が含まれている。
【０００４】
さらに小型化を図るに当たっての最大の障害となるのは電力消費が増大するということである。チップの表面の電力密度は3.3年ごとに2倍になる。電源電圧の降下が不十分でトランジスタ密度の急激的な増大が行われるとこれが原因となって急速な温度上昇が生じる。もしチップの操作周波数及びトランジスタの数量が現在の増大傾向を維持すれば、高性能マイクロ・プロセッサーが消費する電力は数年のうちに10 KWまでに達し、しかもチップ表面の熱の発生は1000 W/cm2に達する。その他の発熱物体をもって比べてみると、電球のフィラメントの電力密度は約100 W/cm2であり 、ロケットのノズルは1000 W/cm2であり、太陽の表面は6000 W/cm2 である。尚我々は、熱が表面からのみ所定の散逸速度で放散されるのみにすぎないことを知っている。放熱により、シリコンチップの表面から放熱するときの最大の速度(率)は、温度がTmax < 400°Kの場合、約1000 W/cm2である。
【０００５】
従来の平面主体型のケイ素CMOSトランジスタについてのサイズの縮小努力は基本的な極限に近づいており、我々は必然的に革新的は素子構造と新材料を採用することを考慮しなければ、トランジスタの過去の歴史上の進歩、発展を維持することはできない。MOSFET構造についてのいくつかのバリエーションが研究され、それらのバリエーションは、極めて薄い本体（UTB）を持ちケイ素を絶縁体上に載置したタイプ（Silicon-on-Insulator, SOI）の MOSFET、マルチゲートMOSFET (例えばFinFET及びTri-Gate）、ショットキー  バリア  ソース／ドレインを備えたＳＢ−ＭＯＳＦＥＴ、カーボンナノチューブトランジスタ（CNT）、及びグラフェン・ナノ・リボントランジスタを含む。これらの新しいタイプのMOSFETは主に短チャンネル効果を改善するために設計され、そのために上記平面主体型MOSFETよりも高い小型化性能を持つ。しかし、これらの新しいタイプの素子は、構造の上で依然として従来のMOSFET、すなわち平面主体型MOSFETと基を一にする課題、例えば電力消費の増大とか性能上の限界という事態に陥っている。現在の目標であるチップスピードの増大とか集積度を上げることは、これまでのMOSFET では非常に困難である。半導体の技術はかなり大きな革新ががなされなければならず、それによってのみトランジスタの小型化を達成できる。電気回路の性能を上げ、チップの機能を増大させ、また製造コストを下げるといったこれまでの改良の過程を維持するには、新しいトランジスタが必要であるる。
【０００６】
これまでのMOSFETのサイズの縮小化が物理的な極限に近づきつつあるという現状の下では、これまでのMOSFETに代わる素子構造を考え出してサイズの縮小化を維持継続させることが期待される。金属製基部のトランジスタ（MBT）と、共振トンネル効果素子、この二種類の従来技術の素子は、両方とも、仕事原理が量子力学のトンネル効果を発揮するものであるが、この二種類の従来技術の素子構造を検討する。
【０００７】
金属製基部（メタルベース）トランジスタ（MBT）は一種が達成するためにより対子を載せてトランジスタを接合してさらにもっとよい効能をある初期の試みを持つ。金属製基部のトランジスタ（MBT）は三種類の異なった素子構造があるが、いずれも金属を基部として使う。第一種の素子の構造は金属−絶縁物−金属−絶縁物−金属（MIMIM）の構造である。図1aにおいてこの（MIMIM）構造及びのエネルギー図である。この素子が適切なバイアスを足す時、電子はエミッタからエミッタとベースの間との薄い絶縁能阻層をベースに発射して階を阻んでベースに発射することができる。これらに発射しての電子を熱電子と称されて、それらのエネルギーがベースの中のフェルミレベルに比べるといくつかのkT を高く出す。当該MIMIM素子も一種の熱電子トランジスタ及び弾道注射トランジスタである、これらの熱電子をベースにの中に組み替えられないならば、ベースとコレクタの間のバリアに通り続けるとコレクタまでに達するかもしれない。金属ベーストランジスタの第二種の素子の構造は金属−半導体のショットキーの接合をベースとコレクタまでに取って代わるＭＩＭ構造である。図1bは、この金属−絶縁物−金属−半導体（MIMS）の構造及びその バンド図である。金属ベーストランジスタの第三種素子の構造は金属−半導体のショットキー接合してを二つＭＩＭ構造に取って代わる。図1cはこの半導体−金属−半導体（SMS）の構造及びバンド図である。このSMS素子構造では、ショットキー接合するのバリアの高さはＭＩＭ 構造の比較的小さい、熱電子はエミッタからベースまでには熱イオンで発射するトンネリング注入穿隧発射ではない。ダブルエンドの二重エネルギー抵抗のアルミニウムガリウム砒素/ガリウム砒素/アルミニウムガリウムヒ素早期の金属ベーストランジスタは主に以下の2つの問題：（一）ベースの幅は大きくて、ベースの伝送因子・T不良を招きで、（二）金属の上で良い品質の単晶半導体の材料を形成し難く、トランジスタの効能は明らかでない、ここ数年来もあまり進展していない。
【０００８】
共振なトンネル素子は量子効能を利用して負値の電気抵抗を発生させる。この素子は双バリア量子井戸(Quantum-well)構造であり、通常、連続しない導電帯III-V族の化合物半導体の異接合を構成している。量子井戸内での電子エネルギーは量子化される。図2aは、ダブルエンドの二重バリア砒素化カリウムアルミニウム／砒素化カリウム／砒素化カリウムアルミニウムの共振なトンネルダイオード（ＲＴＤ）の共振なトンネルバイアスの下のバンド図である。共振の現象は、電子を発射してエネルギーが量子井戸内で正確な束縛の状態のエネルギーに合うようにし、この時、トンネル電流は最大値になる。電子エネルギーについて、量子井戸内で電子レベルが不連続時に、トンネル電流が小さくなる。I-V特性の上に、マイナスの数値の電気抵抗を招く。この効果はマイクロの発生を拡大するために用いられる。I-V特性図の上で、電流の最大値と最小値との比率は共振なトンネル二極体の一つの重要なパラメーターである。
【０００９】
図2bは三端共振なトンネルトランジスタのバンド図である。エミッタよりベースのエネルギー帯の隙間（energy band gap）が大きく、ベースからエミッタへ流れる電気穴の阻止が出来る。両端の素子と比較して、三端素子は入力端と出力端の間に比較的良好な絶縁を提供し、比較的高い電気回路の利得と、比較的大きいファンアウト能力（fan out capability）。いくつかのバイアスの条件の下で、共振なトンネルトランジスタのI-V特性はマイナスの数値の電気抵抗を現出した。コレクタ電流には一連の山波動があって、量子井戸内の異なったエナジー状態の共振に対応している。基本的には、共振なトンネルトランジスタは多い状態を持っていることによった特性、すなわち、伝統的なMOSFET電気回路設計と比較すると、より少ないトランジスタを使用可能であり、それゆえ電気回路の複雑さを減らすことができる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の半導体トランジスタにあっては、より少ないトランジスタを使用したものではなく、また、電気回路が複雑になるという不具合があった。
【課題を解決するための手段】
【００１１】
本発明は一種の半導体トランジスタであって、それが一個或は複数の導電性のベースリージョンは、第一の半導体バリアリージョン、第二の半導体バリアリージョン、導電性エミッタリージョン、及びに導電性コレクタリージョンなどを含むである。当該導電性のベースリージョンは第一エレクトロニックの端末に接続する。当該第一の半導体バリアリージョンは当該導電性ベースリージョンと接触して、そのうちは第一のショットキーバリアと接合し当該第一半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。当該第二の半導体バリアリージョンは当該導電性ベースリージョンと接触して、そのうちは第二のショットキーバリアと接合は当該第二の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。
【００１２】
当該導電性エミッタリージョンは、当該第一半導体バリアリージョンと接触して、そのうちは第三のショットキーバリアと接合は当該導電性エミッタリージョンのインタフェースで形成される。そこでは、当該導電性エミッタリージョンが第二のエレクトロニックの端末につなげられる。当該導電性コレクタリージョンは、当該第二半導体バリアリージョンと接触して、そのうちは第四のショットキーバリアはと接合は当該導電性コレクタリージョンと第二半導体バリアリージョンのインタフェースで形成される。そこでは、当該導電性コレクタリージョンが第三のエレクトロニックの端末につなげられる。その中、少なくとも当該第一の半導体バリアリージョンあるいは当該第二の半導体バリアリージョンの寸法を阻むことができることができ、100 Åより小さい。
【００１３】
一方本発明は一種の半導体トランジスタに関する、それが一つ或は複数の導電性ベースリージョン、第一の半導体バリアリージョン、第二の半導体バリアリージョン、導電性エミッタリージョン、及びに導電性コレクタリージョンなどを含むである。当該第一の半導体バリアリージョンを当該導電性ベースリージョンと接続。第一のショットキーバリア接合して第一の半導体バリアリージョンと当該導電性ベースリージョンのインターフェイスで形成される。第二のショットキーバリア接合して第二の半導体バリアリージョンと当該導電性ベースリージョンのインターフェイスで形成される。第三のショットキーバリア接合して当該導電性エミッタリージョンンと当該第一の半導体バリアリージョンのインターフェイスで形成される。第四のショットキーバリア接合して当該導電性コレクタリージョンと当該第二の半導体バリアリージョンのインターフェイスで形成される。適切な電圧は導電性ベースリージョンをプラスしている時、トンネルの電流を生んで、当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンを通っている。
【００１４】
一方本発明は一種の半導体トランジスタに関する、それが１つあるいは複数の導電性ベースリージョン、第一の半導体バリアリージョン、第二の半導体バリアリージョン、導電性エミッタリージョン、及びに導電性コレクタリージョンなどを含むである。第一の半導体バリアリージョンが導電性ベースリージョンに接触した。第一のショットキーバリア接合し当該第一の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。第二のショットキーバリア接合し当該第二の半導体バリアリージョンと当該導電性ベースリージョンのインタフェースで形成される。第三のショットキーバリア接合し当該導電性  エミッタリージョンと当該第一の半導体バリアリージョンのインタフェースで形成される。第四のショットキーバリア接合し当該導電性コレクタリージョンと当該第二の半導体バリアリージョンのインタフェースで形成される。当該導電性エミッタリージョン、当該導電性ベースリージョン或は導電性コレクタリージョンには一つの、または、より多くの金属、ケイ素化合物、ゲルマニウム化合物と金属化合物を含む。当該第一の半導体バリアリージョンは、当該導電性ベースリージョンと当該導電性エミッタリージョンの間の第一層に介在されていることを含む。当該第二の半導体バリアリージョンは、当該導電性ベースリージョンと導電性コレクタリージョンにの間の第二層に介在されていることを含む。当該第一層およびこの当該第二層の厚さは５０Åより小さい。当該第一層あるいは当該第二層はケイ素を含む。当該第一層は（１００）あるいは（１１０）の結晶面で平行する。当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンの間の当該導電性ベースリージョンは、一つの量子の井戸を形成する。適用された電圧に当該導電性ベースリージョンをプラスした時に、トンネル電流を発生させることができて、当該第一の半導体バリアリージョンと当該第二の半導体バリアリージョンを通す。
【００１５】
一方、本発明の3次元（立体的な）集積回路（IC）は次の構成要件を含む。
a）   一面の基板。
b）   第一の半導体トランジスタの素子、それは下記を含む。
i）   第一の導電性底辺の電極層、それは当該基板の上に位置する。
ii）  第一の半導体バリア層が、第一の導電性底部の電極層に接触しており、その中の第一のショットキーバリアが接合し当該第一の半導体バリア層と当該第一の導電性底辺の電極層のインタフェースが形成される。
iii） 第一導電性ベース層、その第一の半導体バリア層と接触ができて、その中の第二のショットキーバリアが接合し当該第一導電性ベース層と当該第一の半導体バリア層のインタフェースが形成される。
iv）  第二の半導体バリア層、前記第一導電性ベース層と接触ができて、その中の第三のショットキーバリア接合し当該第二半導体バリア層と当該第一の導電性ベース層のインタフェースで形成される。および
v）   第一の導電性頂部の電極層、前記第二半導体バリア層第一導電性ベース層と接触ができて、その中の第四のショットキーバリア接合し当該第一の導電性の頂部電極層と当該第二半導体バリア層のインタフェースで形成される。
c）   最初の絶縁層、および
d）   第二の半導体トランジスタ素子、包括、
i）   第二の導電性底辺の電極層、それは当該最初の絶縁層の上に位置する。
ii）  第三の半導体バリア層、前記第二導電性底辺の電極層と接触ができて、その中の第五のショットキーバリアが接合し当該第三半導体バリア層と当該第二の導電性底辺の電極層のインタフェースが形成される。
iii） 第二導電性ベース層、第三の半導体バリア層と接触ができて、その中の第六のショットキーバリアが接合し当該第二半導体バリア層と当該第三半導体バリア層のインタフェースが形成される。
iv）  第四半導体バリア層は第二導電性ベース層と接触ができて、その中の第七のショットキーバリアが接合し当該第四半導体バリア層と当該第二導電性ベース層のインタフェースが形成される。および
v）   第二の導電性頂部の電極層は当該第四半導体バリア層と接触ができて、その中の第八のショットキーバリアが接合し当該第二の導電性頂部の電極層と第四半導体バリア層のインタフェースが形成される。
【００１６】
その中の第一の半導体バリア層、第一導電性ベース層、及び第二の半導体バリア層は、第一の二重バリアの量子の井戸を形成する。その中の第三の半導体バリア層、第二導電性ベース層、及び第四の半導体バリア層は、第二の二重バリアの量子の井戸を形成する。また、第一の導電性ベース層の電圧により、当該第一の二重バリアの量子の井戸のトンネル電流をコントロールすることができる。
【００１７】
本発明の実施の形態においては、以下の一つあるいは多数の特徴を持たせることが可能である。当該第一の半導体バリアリージョンが、当該導電性ベースリージョンと当該導電性エミッタリージョンの間に第一層で介在する、そのうち当該第一層の厚さは100 Åより小さい。当該第一層はシリコンを含み、当該第一層が（100）か（110）結晶面に平行である。当該第二の半導体バリアリージョンが、当該導電性ベースリージョンと当該導電性コレクタリージョンの間に第二層で介在する、そのうち当該第二層の厚さは100 Åより小さい。当該第一の半導体バリアリージョン或は第二の半導体バリアリージョンが、シリコン、ゲルマニウム、炭素或はIII-Vの化合物半導体などの材料から成る。少なくとも当該第一の半導体バリアリージョン或は第二の半導体バリアリージョンは、層状構造であり、その厚さは50 Åより小さい。当該第一の半導体バリアリージョン或は第二の半導体のバリアリージョンの間の当該導電性ベースリージョンで、一個の量子井戸を形成する。適当な電圧が当該導電性ベースリージョンに加わってトンネル電流を生じることができ、当該第一の半導体バリアリージョンおよび当該第二の半導体のバリアリージョンを通過する。１または複数の導電性ベースリージョンの仕事関数は、少なくとも当該第一の半導体バリアリージョン或は当該第二の半導体のバリアリージョンの中で、原子価バンド端よりも伝導バンド端の近くにある。トンネル電流は多数キャリア（carriers）として電子を持っている。その中、当該導電性ベースリージョンに適用された電圧は、エミッタ電圧に比例してプラスである。その中の導電性ベースリージョンが一層の厚さ20 Åより小さい一層の厚さの二ケイ素ニッケル（NiSi2）を含んでもよい。当該二ケイ素ニッケルの層は（100） 結晶面に平行である。１または複数の導電性ベースリージョンの仕事関数は、少なくとも当該第一の半導体バリアリージョン或は当該第二の半導体のバリアリージョンの中で、伝導バンド端よりも原子価バンド端の近くにある。トンネル電流は多数キャリアとして電穴（エレクトリック  ホール）を持っている。その中、当該導電性ベースリージョンに適用された電圧は、エミッタ電圧に比例してマイナスである。その中の導電性ベースリージョンが一層の厚さ20 Åより小さい。一層の厚さのコバルトシリサイド（CoSi2）層を含む。当該コバルトシリサイド (CoSi2)層は（100）結晶面に平行である。少なくとも当該第一の半導体バリアリージョン或いは第二の半導体のバリアリージョンは混ざることがない。当該導電性エミッタリージョン、導電性ベースリージョン、或いは導電性コレクタリージョンが一種あるいは多種の金属、ケイ素化合物、ゲルマニウム化合物、または金属化合物を含む。少なくとも当該第一の半導体バリアリージョン或いは第二の半導体のバリアリージョンは、ゲケイ素Ｓｉ/ゲルマニウム異接合構造を含む。当該ケイ素/ゲルマニウム異接合構造の組み合せ厚さは60 Åより小さい。当該導電ベースリージョンは当該第一の導電性ベースリージョン、一つの半導体ベースバリアーリージョン、および第二導電ベースリージョンである。その中当該第一の導電性ベースリージョンは当該第一の半導体バリアーリージョンと接触する。その中当該半導體ベ���スバリアーリージョンは第一導電ベースリージョンと接触する。その中当該第二の導電性ベースリージョンは、当該第二の半導体バリアリージョンに接触する。
【００１８】
本発明の実施の形態は以下の一つあるいは複数の優位性を持つ。本発明のショットキーバリア量子井戸のトンネルトランジスタは、伝統的なMOSFET素子が直面した物理的な制限を突き破り、未来における素子微小化に対しての解答を提供する。ここで明らかにするSBQWRTTは伝統的なMOSFETに比べて更に簡単な素子の構造および更に良いコンパクト性がある。ここで明らかにするSBQWRTTはマイクロソフトの製造プロセスを使用してその重要な寸法を定義する必要がない。エピタクシー（epitaxy）は精確な厚さコントロールで活性層に形成する。その素子の構造はMOSFETが必要な浅い接合と薄いゲート極絶縁膜がない。その素子の特性の変化も比較的にMOSFETより小さく、MOSFET素子の特性変化の二つの主要な出所に影響するため、統計は上がり下がり混ぜてうねり及び線の辺の粗さはSBQWRTTには決して存在しない。SBQWRTTはより小さいトランジスタの寸法と比較的大きい電気回路の密度を持つ。SBQWRTTは比較的速いスピードで運転（動作）することが出来るが、これは、その素子の運転の原理が量子力学のトンネルと弾道の伝送に基づいているためである。SBQWRTTは、より小さいサブしきい値スイング及び比較的速い起動能力があるから、比較的低い電源の電圧の下で運転し、より少ないエネルギーを消耗することが出来る。そのベース層は、わずかな数個原子層の厚さだけであるが、MOSFETに類似する短い通路効果といったことはない。SBQWRTTの製造プロセスは比較的簡単で、しかも生産コストがは比較的低く、それがより少ない撮影のカバーをし、しかも超淺い接合、高-kメタルゲート、嵌め込み式シリコン・ゲルマニウム源極/汲極接合及び双内力層など複雑でしかも高価な製造プロセスを使う必要がない。それ故に、将来における素子の微小化に対して、SBQWRTTはMOSFETに比べて更に縮小性を持つ。
【００１９】
本発明においてSBQWRTTチップはコンパラブル- CMOSチップに比べて更に消費電力が少い。SBQWRTTはMOSFETに比べて更に低い電源の電圧の下で運転することができ、例えば0.2 Vはあるいは更に低い。より小さいサブしきい値スイングは低いVCCの得るカギで、SBQWRTTがより小さい電圧の範囲内で起動及び閉鎖することができる。導電メカニズムは共振トンネルである。共振時の高い係数を突き抜けて、大幅に改善された電流を駆動する。もし注入キャリヤーのエネルギーを少し共振エネルギーからそらすならば、係数を級数で下がることがありえる。より小さいサブしきい値スイングおよび比較的速いスタートの能力は共振トンネルの効果によるものである。短い通路の効果のため、MOSFETのサブしきい値スイングが閘極長度の縮小に従って悪くなることに揺れ動く。同じの載子伝送距離のMOSFETとSBQWRTTにとってSBQWRTT はMOSFETに比べてより小さいサブしきい値スイングがある。
【００２０】
本発明においてSBQWRTTはMOSFET よりもっと小さく寄生（付随的）レジスタンス（抵抗）がある。比較的少ない電力は寄生素子に費やされているから、SBQWRTT比較的高い駆動の電流を出力する。MOSFETにとって、源極/ドレーン延びは浅い接合をしなければならず、効き目がある短い通路の効果のコントロールが有効である。接合深さおよび接触する寸法が小さく変わった時に、ソース/ドレーン・シリーズ・レジスタンスおよび接触レジスタンスも次に増やされる。増加した寄生レジスタンスは大幅に駆動電流を低下させて、そして更に多くの仕事率を使う。超浅い接合は片レジスタンスを下げにくい。SBQWRTTのエミッタ、ベース、コレクタが低レジスタンスの金属あるいはシリコン化物で構成される。そのためSBQWRTTのエミッタ、コレクタのシリーズ・レジスタンスがMOSFETの源極/ドレーン・シリーズ・レジスタンスより小さい。SBQWRTTのエミッタ、ベース、コレクタ接触レジスタンスはMOSFETの接触レジスタンスより小さく、前者が金属を金属あるいは金属にシリコン化物に対しての接触レジスタンスのため、後者はシリコン化物を半導体の接触レジスタンスに対抗する。本発明において、SBQWRTTは、高速で運転が出来るからその低い寄生レジスタンス、小さいベースの幅、量子力学のトンネル効果をもち、キャリヤーの弾道の輸送と駆動電流が大きい。SBQWRTTのエミッタ、ベース、コレクタリージョンが低レジスタンスの金属あるいはシリコン化物で構成され、大幅にそのシリーズ・レジスタンスを下げることが出来る。半導体のエミッタ、コレクタバリアーリージョンが不純物を混ぜることが出来、そこで不純物の衝突を取り除く。トンネル効果におる運転の素子が、最初からスピード上の優位性を持ち、その速度が遥かに勝るためドリフトあるいは拡散作用の運転の部品としては、例えばＦＥＴあるいはBJTがある。高速応用する方面では、SBQWRTTが人を吸引する優位性がある。MOSFETは、源極/ドレーンの接合深度及び接触寸法が小さくなる時、源極/ドレーンのシリーズ・レジスタンス及び接触・レジスタンスを直列して次に大きくなる。普通のやり方は通路の濃度を上げて短い通路の効果を抑える。増加した寄生レジスタンス及び通路混合濃度は、大幅に駆動電流を低下させる。閘極（ゲート極）長さを押し詰めるによって、部品の速度は大よそ改善される、しかし効能の改善はこの数年に次第に遅滞した。寄生レジスタンスで速度の遅延をもたらし、未来にますます重要な役割りを演じている。現在のやり方ではＶＤＤ（その犠牲が電気消耗が増加）を上げ、また応力をシリコンの結晶の格子に加えることにより、MOSFETの駆動電流及びキャリヤーの移動性を改善して、さらに速度を上げる。この二種類の企図は、すぐにほどなくの未来に効果を失っている可能性がある。
【００２１】
本発明においてのSBQWRTTはMOSFETに比べてより小さいトランジスタサイス及び比較的高い包装密度がある。SBQWRTTの最小の寸法はマイクロ影と腐食銅版の製造プロセス所にかかって最小の接触寸法がおよび接触と接触する間の距離によってである。SBQWRTTは三端部品で、通常配置の上では長方形である。シリコンケイ素/ゲルマニウムを使ってp型素子で異接合をして、更にnとp-タイプSBQWRTTの駆動電流と釣り合うことが出来る。nとpタイプのSBQWRTTは同様の仕事リージョンがを占拠していて、そのうちの一個は別の一個の上に畳んで、これはいっそうさらに包装密度を高めている。伝統の平面主体型MOSFETは、基板との接触が四つの端子で行われる四端子装置である。これを設計するときはソース／ドレーン接触子から極ゲート(poly gate)までの寸法が安全な距離を維持する必要がある。MOSFETの配置は通常極ゲートの延長端および極ゲートと接触して不規則な形になるからである。MOSFETトランジスタのサイズは普通のSBQWRTTより大きい。
【００２２】
本発明においてSBQWRTTは普通の用途のトランジスタである。SBQWRTTの運伝メカニズムとMOSFETとBJTは全く違うが、しかしSBQWRTTのI-Vの特徴とインバーター移動カーブがそれらと似ている。SBQWRTTは、デジタルでアナログ回路アプリケーションにふさわしい。デジタルアプリケーションでは、トランジスタは第三ターミナルスイッチである。その中兩端の間のコンダクタンスが強く支配される第三ターミナルスイッチである。ICがVBの指数関数であるので、SBQWRTTのI-Vの特性はVBに強く依存している。そして、SBQWRTTが低出力で高速のアプリケーションにふさわしいことを示す。両方の素子にはICとVBの指数関係があるので、SBQWRTTによる伝統的なBJTアナログデザインに似ている。
【００２３】
本発明におけるSBQWRTTはシリコンの基板の上にして、コストを下げることが出来る、そして今日の半導体製造の技術と相性が良い。SBQWRTT製造プロセスがCMOSより簡単にしかもコストは比較的低く、より少ないマイクロ影光が措置を覆う段取りが必要なためである。需要は比較的なくす小さい影はカバーの段取りをなくなるからだ。CMOS製造プロセスコストを比べるのは比較的低く、より少ない小さい影光が措置を覆うことを必要とするためである。SBQWRTTは非常に高いドーピングで超浅いS/Dの接合を汲む必要はない。SBQWRTTは、高い誘電率、低い漏出と低いインターフェース状態密度を介した薄い閘絶縁体を必要はない。SBQWRTT薄いシリコン体あるいは薄いシリコン鰭を必要としない。SBQWRTT は、機動性を高めることをストレス技術に要求しない。活動層は、極めて高い真空（UHV）環境で、分子線エピタキシー（MBE）または原子層堆積（ALD）によってエピタキシャルに大きくなる。重大な局面は、正確に結晶成長によってコントロールされて、フォトリソグラフィーによって垂直方向にマイクロ影製造プロセスコストを用いて定義される横局面よりいっそう精確さを増す。現在ALDはすでに先進的なCMOS製造プロセスの上で用いられて、高いゲート絶縁物を沈積するために、SBQWRTT製作プロセスは、基本的に今日のシリコン生産技術と互換性を持つ。
【００２４】
本発明におけるSBQWRTTはその他伝統的なデバイスで部品と同じチップの上に作ることができる。その中、MOSFETまたはBJTは高電圧、高い電流のアプリケーション（例えば入力/出力装置の部品）及び高精度のアナログアプリケーション（例えば感応する増幅器）に用いることができる。SBQWRTTは核心のロジックあるいは低いVCC高速のデジタルのアプリケーションに用いることができる。
【図面の簡単な説明】
【００２５】
【図１ａ】図1aはMIMIM構造の金属ベーストランジスタがあって、その素子構造とエネルギーバンド図である。
【図１ｂ】図1bはMIMS構造の金属ベーストランジスタがあって、その素子構造とエネルギーバンドを示すである。
【図１ｃ】図1cはSMS構造の金属ベーストランジスタがあって、その素子構造とエネルギーバンド図である。
【図２ａ】図2aは二重バリア砒素化カリウムのアルミニウム／砒素化カリウム／砒素化カリウムアルミニウムの量子井戸の共振トンネル二極体で、共振トンネルのバイアス条件下のエネルギーバンド図である。
【図２ｂ】図2bはエミッタリージョンおよび二重のバリア砒素化カリウムのアルミニウム／砒素化カリウム／砒素化カリウムアルミニウムの量子井戸の共振トンネルトランジスタで、共振トンネルのバイアス条件下のエネルギーバンド図である。
【図３】図3は本発明の金属-半導体-金属-半導体-金属構造SBQWRTTのイメージ図である。
【図４】図４はnタイプSBQWRTTで、異なったバイアス条件の下のエネギーバンド図4a-eを表す図である。
【図５ａ】図5aはnタイプSBQWRTTで、その透過係数と電子エネルギーの関係を示す図である。
【図５ｂ】図5bはnタイプSBQWRTTで、そのモデルの電流-電圧の特性の曲線を示す図である。
【図６ａ】図6aはnタイプSBQWRTTで、WEB = WCB = 13、19、25の原子層MLの時、その電子と穴トンネルの電流（JtnとJtp）とベース電圧VBの関係をを示す図である。
【図６ｂ】図6bはnタイプSBQWRTTで、WEB になるWCB = 13、19、25の原子層MLそしてVB = 0 Vの時、その電子透過係数のエネルギーへの依存を示す。
【図６ｃ】図6cはnタイプSBQWRTTで、そのサブしきい値スイング  および電子トンネル電流Jtn対バリアー層の厚さの関係、その中WEB = WCBを示す図である。
【図７ａ】図7aはnタイプSBQWRTTで、WB = 1、2、3の原子層MLの時、その電子と電穴トンネル電流（JtnとJtp）とベース電圧VBの関係を示す図である。
【図７ｂ】図7bはnタイプSBQWRTTで、WB = 1、2、3MLおよびVB = 0 Vの時、その電子透過係数のエネルギーへの依存を示す図である。
【図７ｃ】図7cはnタイプSBQWRTTで、そのサブしきい値スイング  および電子トンネル電流JtnとWBの関係を示す図である。
【図８ａ】図8aは、nタイプSBQWRTTで、当qΦbn = 0.24、0.4、0.56 eVの時、その電子および電子トンネル電流（JtnとJtp）とベース電圧VBの関係を示す図である。
【図８ｂ】図8bは、nタイプSBQWRTTで、qΦbn = 0.24、0.4、0.56 eVそして、VB = 0 Vの時、それの電子透過係数のエネルギーへの依存を示す図である。
【図８ｃ】図8cは、nタイプSBQWRTTで、そのサブしきい値スイングおよび電子トンネル電流JtnとqΦbnの関係を示す図である。
【図９ａ】図9aは、熱平衡させて条件下pタイプSBQWRTTのバンド図で、そのうちはエミッタとコレクタバリアは均質層の非ドーピングされた半導体で形成されるを示す図である。
【図９ｂ】図9bは、熱平衡させて条件下pタイプSBQWRTTのバンド図で、そのうちはエミッタとコレクタバリアはSi/Ge/Siヘテロ構造によって構成するを示す図である。
【図９ｃ】図9cは、図9bに示されているように、pタイプSBQWRTTは、共振バイアスバンド図、そのうちはエミッタとコレクタバリアはSi/Ge/Siヘテロ構造によって構成されるを示す図である。
【図１０ａ】図10aは、pタイプSBQWRTTで、WEB = WCB = 15原子層MLそしてqΦbp = 0.2、0.3、0.4 eVの時、その電穴および電子トンネル電流JtpおよびJtnとベース電圧VBの関係を示す図である。
【図１０ｂ】図10bは、pタイプSBQWRTTで、WEB = WCB = 11、15、19原子層MLの時、そのサブしきい値スイングとqΦbpの関係を示す図である。
【図１０ｃ】図は10cは、pタイプSBQWRTTで、WEB = WCB = 11、15、19原子層MLの時、オフ状態になた時に、そのJtp/Jtnの比率とqΦbpの関係を示す図である。および電子トンネル電流JtnとqΦbpの関係を示す図である。
【図１１ａ】図11aは、pタイプSBQWRTTで、WSi,2 = 6、9、12原子層MLの時、オン状態になた時に、その電穴トンネル電流JtpとWGeの関係を示す図である。
【図１１ｂ】図11bは、pタイプSBQWRTTで、WSi,2 = 6、9、12原子層MLの時、そのサブしきい値スイングとWGeの関係を示す図である。
【図１１ｃ】図11cは、pタイプSBQWRTTで、WSi,2 = 6、9、12原子層MLの時、オフ状態になた時に、そのJtp/Jtnの比率とWGeの関係を示す図である。
【図１２ａ】図12aは、pタイプSBQWRTTで、WGe= 10、14、18原子層MLの時、オン状態になった時に、その電穴トンネル電流JtpとWSi,2の関係を示す図である。
【図１２ｂ】図12bは、pタイプSBQWRTTで、WGe= 10、14、18原子層MLの時、そのサブしきい値スイングとWSi,2の関係を示す図である。
【図１２ｃ】図12cは、pタイプSBQWRTTで、WGe= 10、14、18原子層MLの時、オフ状態になた時に、そのJtp/Jtnの比率とWSi,2の関係を示す図である。
【図１３ａ】図13aは、pタイプSBQWRTTで、WGe= 10、14、18原子層MLの時、その電気穴および電子トンネル電流（Jtp及Jtn）とVBの関係を示す図である。
【図１３ｂ】図13bは、pタイプSBQWRTTで、WGe= 10、14、18原子層MLそしてVB = 0 Vの時、その電穴透過係数とエネルギーの関係を示す図である。
【図１４ａ】図14aは、pタイプSBQWRTTで、WSi,2 = 6、9、12原子層MLの時、その電気穴および電子トンネル電流（Jtp及Jtn）とVBの関係を示す図である。
【図１４ｂ】図14bは、pタイプSBQWRTTで、WSi,2 = 6、9、12原子層MLそしてVB = 0 Vの時、その電穴透過係数とエネルギーの関係を示す図である。
【図１５ａ】図15aは、二個異種のVCに対する、nタイプSBQWRTTでの電子トンネル電流JtnおよびpタイプSBQWRTTでの電穴トンネル電流JtpとVBの関係を示す図である。
【図１５ｂ】図15bは、nタイプSBQWRTTおよびpタイプSBQWRTTで、のJt-VC特性を表すことの示す図である。
【図１５ｃ】図15cは、SBQWRTTインバータの伝達曲線と回路図を示す図である。
【図１６】図16、nタイプSBQWRTTおよびpタイプSBQWRTT、から成るインバータサーキットの鳥瞰図である。
【図１７ａ】図17aは、図16のSBQWRTTインバータで、エピタキシャル成長と酸化物の沈澱のちにいて、その層状構造の断面図である。
【図１７ｂ】図17bは、図16のB-B'接線が切り取るSBQWRTTインバータの横断面図である。
【図１７ｃ】図17cは、図16のC-C'接線が切り取るSBQWRTTインバータの横断面図である。
【図１７ｄ】図17dは、図16のD-D'接線が切り取るSBQWRTTインバータの横断面図である。
【図１８】図18は、超格子ベース構造があるn-タイプSBQWRTTのバンド図を持つことである。
【図１９ａ】図19aは、超格子ベース構造があるn-タイプSBQWRTTで、そのサブしきい値スイングおよび電子トンネル電流JtnとWSの関係を示す図である。
【図１９ｂ】図19bは、nタイプSBQWRTTでWS = 8、12、16原子層MLの時、その電子および電穴トンネル電流（Jtn及Jtp）とVBの関係を示す図である。
【発明を実施するための形態】
【００２６】
一または複数の実施の形態が添付の図面および以下の説明に示されている。本発明のその他の目的、及び利点は下記の説明、図面及び特許請求の範囲の記載から明らかにされる。
【００２７】
添付の図面はこの明細書に含まれるか或いは一部をなし、本発明の実施の形態を図示し、また明細書の説明とともに本発明の内容を説明する。
【００２８】
本発明の実施の形態について図面と共に好ましい実施例に詳細に説明するが、これらの実施例でこの発明を制限しようとするものではない。逆に、本願書の特許範囲は本発明の精神及び範囲を定義し、この原則に従って、本発明はその他諸般の方案に取って代わる、修正と等量方法をカバーするべきである。他に、この発明以下の叙述の中に、使えば徹底的に本発明の内容を十分に理解できるように、特定の詳しい叙述を提供する。しかしながら、この分野の中で共通の技術については、本発明の説明にあたって、詳細情報はない。一般に知られた方法、プロセス、部品と回路は、ここで詳しい叙述を加えなくても、この発明を隠匿しようと図っているものではない。その他に、本発明以下の叙述の中で、徹底的に本発明の内容を理解できるため、多くの詳しい叙述を提供する。しかしながら、この分野の中で当業者に自明の事柄について、本発明を実施するためには、これらの細い点を説明する必要はない。一方、普通の習知の方法、プロセス、部品と電気回路、ここで詳しい叙述を加えなくて、決してこの本発明の内容を秘匿しようとする意図ではない。
【００２９】
ショットキーバリア量子井戸共振トンネルトランジスタ（SBQWRTT）は金属-半導体-金属-半導体-金属（MSMSM）構造を備えている3-ターミナル素子である。図3は、一種のSBQWRTT 30のイメージである。その3-ターミナルは、エミッタ端子36、ベースターミナル37とコレクタターミナル38である。当該MSMSM構造は、エミッタリージョン31、エミッタバリアリージョン32、ベースリージョン33、コレクタバリアリージョン34及びコレクタリージョン35から成る。エミッタリージョン31、ベースリージョン33とコレクタリージョン35は、金属、金属合成物、金属ケイ素化合物または金属ゲルマニウム化合物で出来ている。エミッタバリアリージョン32とコレクタバリアリージョン34は半導体で出来ている。それは単層半導体または異なるエネルギーキャプによる半導体のヘテロ構造である。当該半導体層は非混合体（粒子を不純物に対するの衝突を減らす及びドーパント濃度の分布の不平均が下がること）であっても、あるいは混合体であってもよい。この構造では四つのショットキーバリアの接合からなる。金属（またはケイ素化合物）と半導体の緊密な接触によってつくられる。WBはベースリージョンの幅（あるいは厚さ）で、WEBはエミッタバリアリージョン32の幅（あるいは厚さ）で、WCBはコレクタバリアリージョン34の幅（あるいは厚さ）である。エピタキシー法でこの構造を作る時、いわゆる幅、つまり垂直方向での厚さである。そのため、リージョンの幅、時には、一つ層の厚さをも表している。エミッタリージョン31、エミッタバリアリージョン32、ベースリージョン33、コレクタバリアリージョン34およびコレクタリージョン35でも、それぞれ、エミッタ層、エミッタバリア層、ベース層、コレクタバリア層およびコレクタ層と呼ばれることもある。伝導性のエミッタリージョン31、ベースリージョン33とコレクタリージョン35は、電極層と呼ばれていることもできる。本発明の説明書の中で、「ターミナル」、「電子ターミナル」、あるいは「電極」は一つの電子の接点を表して、半導体装置のリージョンを外部の電気回路に接続することに用いる。導電材料、例えば金属は、ターミナルを作る。
【００３０】
SBQWRTTは、対称形であるか非対称の素子である。たとえば、エミッタバリアリージョン32とコレクタバリアリージョン34は、同じであるか異なる幅、ドーピング密度または半導体材を持つことができる。エミッタリージョン31とコレクタリージョン35は、同じであるか異なる金属またはケイ素化合物でできていることがある。SBQWRTTが対称形の素子であるとき、そのエミッタ端子36とコレクタターミナル38は電気回路デザインで交換可能である。
【００３１】
図4a−4eは一つのn型SBQWRTT異なっているバイアス条件の下のエネルギーバンド図を表示する。条件（a）は熱平衡で、すなわちVE = VB = VC = 0 V，条件（b-d）はVB > 0 V，VC = VCCそしてVE = 0 V，条件（e）はVC = VCC そしてVE = VB = 0 V。ECは伝導帯端である。EVは原子価バンド端であり、そして、ＥＦはフェルミレベルであり、VCCは電力供給電圧である。四つのショットキーバリア（エミッタバリアリージョンに対するエミッタ、エミッタバリアリージョンに対するベース、コレクタバリアリージョンに対するべーすおよびコレクタバリアリージョンに対するコレクタ）を電子のエネルギーバリア高度qΦbnに対して、それぞれ41、42、43および44を表示する。四つのショットキーバリアは（エミッタバリアリージョンに対するエミッタ、エミッタバリアリージョンに対するベース、コレクタバリアリージョンに対するベースおよびコレクタバリアリージョンに対するコレクタ）を電気穴のエネルギーバリア高度qΦbp，に対して、それぞれ45、46、47および48を表示する。当該SBQWRTTは「Hトランジスタ」とすることを略称されることができ、図4aの中にダンベル形のエネルギーバンド図が英語字母の「H」のように見える。
【００３２】
当該SBQWRTTには、2つの補完的な素子タイプ（すなわちnタイプとpタイプ）がある。その主要なキャリヤーは、nタイプSBQWRTTの電子とpタイプSBQWRTTの穴である。2つの補完的な素子タイプは、電力消費を減らすために、回路デザインで必要である。CMOS技術は、部分的に2つの補完的な素子タイプを持つことによって、その低い電力消費を達成できた。nタイプSBQWRTTで、電子のショットキーバリア高さqΦbn 41-44に対しては通常電気穴のショットキーバリア高さqΦbp 45-48より小さい。pタイプSBQWRTTで、電気穴のショットキーバリア高さqΦbp 45-48に対しては通常電子のショットキーバリア高さqΦbn 41-44より小さい。
【００３３】
ショットキー接合は、伝導帯と原子価バンドで不連続となる。ショットキー接合はヘテロ構造を構築して、異なるバンド隙間のIII-V化合物半導体により出来ているヘテロ構造と類似する。両者の運営の原理は、全て量子力学の効果によられる。SBQWRTTの電気伝導形成は図4a示したの二重のバリアの量子井戸である。ベースのフェルミエネルギー能のレベルはエミッタバリア及びコレクタバリアの伝導帯レベルより低い。違いは電子SBH qΦbn 42および43である。もしベースの幅WB（つまり量子井戸の厚さ）がブログリー（Broglie）波長より小さいならば、電子の運動は量子井戸の中でショットキー接合垂直の方向に量子化にされる。電子は量子井戸の中に不連続のエネルギー値しか持つことができない。E1は量子井戸の中の基底状態のエナジー（Ground State Energy）に従属するが、E1は主にWBに係って、ほぼWEBとWCBからは独立している。
【００３４】
図の4b-dの中で、徐々にベース電圧を高めて、しかも依然としてVE = 0 VとVC = VCCを維持する。エネルギーレベルは、量子井戸の中のレベルではVBを高めるため下がる。図5aは、電子がエミッタからコレクタまでトンネル係数と電子に射入するエネルギーの関係を表示する。図5bはnタイプSBQWRTTの電流-電圧の特性の曲線を表示する。透過係数は、一次元のSchroedinger方程式を解くことによって得ることができる。トンネル電流は透過係数と比例してエミッタリージョンの占領確率とコレクタリージョンの空き確率を掛ける。図5bの中でB、C およびDの3つの仕事点（時）をそれぞれ図4b-dの中の3種類の異なっているバイアスの条件に対応しているのを表示する。
【００３５】
図4bの中で、エミッタの中のフェルミレベルがE1より低い時、エネルギーだけはE1の高エネルギー電子が二重のバリアを貫くができるのに等しい。電子の密度とエネルギーの関係はフェルミ-ディラック配布に基づく。VBに従って増加して、更に多くの電子のそのエネルギーがE1に等しく、よってトンネル電流とVBを正比例の指数の関係が現れる。理論上で、室温下に、最小のサブしきい値スイングくを獲得するができるのはKT/q・ln(10) = 60 mV/decであり，それはフェルミ-ディラック配布に束縛される。
【００３６】
ベース電圧が引き続き増加する時に、エミッタの中のフェルミレベルとE1が相当する時、図4cに示すようになる。もし入射の電子のエネルギーを量子井戸の中で不連続レベルのその中の一つに等してあって、それは完全にこの二重のバリアの量子井戸を貫うことができ、貫う係数を100%に達することができる、図5aにおいて。この現象は共振と称して、この時最大の電流がこの構造を流れる。図5bの中で、このピーク値の電流の標示はCである。
【００３７】
ベース電圧がいっそう増加する時、エネルギーEを不連続レベルに従って、貫う係数が迅速に下がる。エミッタの中のに二重のバリアの電子を貫うことができ、コレクタの中に必ず同じエネルギーの空きが生じる。もしE1がコレクタのフェルミレベルにより低いならば、図4dにおいて、コレクタの中の空きは非常に少ない。トンネル電子の数量は減少する。そして、より小さい谷値電流になることは図5b示してある。
【００３８】
図4eは一種のバイアス条件を表示し、VC = VCCしかもVE = VB = 0 Vであり，この時この装置はベースリーク（漏電）電流がある。ベースリージョンの33の中の電子はコレクタバリアリージョン34からコレクタ35までを貫える。量子力学の制限のため、量子井戸の中にただ不連続したエネルギーのレベル階段が存在することができる。量子井戸の2次元システムで、状態密度はとても低くて、そのためベースの漏電電流は非常に小さい。
【００３９】
図4aで示すような構造のnタイプSBQWRTTのために、バリア層の幅（WEB及WCB）、ベース幅（WB）とショットキーバリア高度（qΦbn 41-44及qΦbp 45-48）は、重要なデザインパラメータである。以下のパラグラフでは、我々はnタイプ対称形のSBQWRTTで、電源の電圧VCC = 0.2 V運営は例のため、これらのデザインパラメータ、どのようにその素子の特性に影響して、例えば電流に駆動して、サブしきい値スイングおよび漏電の電流などに対する影響を議論する。
【００４０】
一つのnタイプの対称形のSBQWRTTについて以下の条件を決める：エミッタバリアリージョン32及びコレクタバリアリージョン34は非混合（100）ケイ素Siから構成され、WEB = WCB  であり、エミッタリージョン31、ベースリージョン33とコレクタリージョン35は（100）2ケイ素ニッケルNiSi2から構成され、WB = 2単分子層（Monolayers, ML）であり、VE = 0 Vであり，VC = 0.2 Vである。（100）NiSi2と（100）ケイ素Siの間に介在するショットキー接合のために、その電子バリア高度qΦbnは0.4 eVである。図6aは、電子および穴トンネル電流（JtnとJtp）とべーす電圧VB  の関係を示す、その中WEB = WCB = 13、19、25のMLである。Jtnはエミッタからコレクタまで電子のトンネル電流を示する、そして、Jtpはコレクタからエミッタまで穴トンネル電流を示する。電子と穴トンネル電流は、バリア層の厚さ（WEBとWCB）を減少させることで増加する。nタイプSBQWRTTのために、電子は多数キャリアーであり、そして、穴流は漏出流である。
【００４１】
共振トンネリングのため、電子流と穴流がすべて負差値抵抗（NDR）の現象が現れる。共振トンネリング素子でマイクロ波生成と拡大する応用に用いることができる。しかし、普通の用途のトランジスタにとって、負差値抵抗（NDR）の効果は駆動電流を大幅に低下させ、またサブしきい値スイングが影響される。この装置は適切なバイアスの下で運営しなければならず、負差値抵抗（NDR）が正常な電気回路が運営する時、現れることはできない。図6aの場合で、負差値抵抗（NDR）の効果はVB > 0.23 Vで発生する。もし電力供給電圧VCC  を0.2 V  に設置するならば，負差値抵抗NDR効果が正常な電気回路作動で起こらない。
【００４２】
図6bは電子の透過係数とエネルギーの関係を示し、その中VB = 0 V においてWEB = WCB = 13、19、および25原子層MLであることを表示する。電子のエネルギーを注入するE1（約0.23 eV）に等しい時、穿透係數その最大値100%を達成する。E1はほぼバリア層の厚さ（WEB及WCB）と関係がないことが分かった。エネルギーが共振エネルギーから偏離する時、それ、透過係数を迅速に下がる。もしバリア層が比較的厚いと、この現象は更に明らかである。もしバリア層が薄くなったらば、二重のバリア量子井戸をキャリヤーに対して貫きやすくなることである。透過係数の曲線の中での共振トンネリングのトップはいっそうはっきりしなくなる。
【００４３】
図6cはサブしきい値スイング（VB = 0と0.2 Vの間に介在し）およびオンの状態の電子トンネル電流Jtn（VB = 0.2 Vにおける）とバリヤー層の厚さの関係に示している、その中WEB = WCBである。バリヤー層の厚さ減らすに従って、電子トンネングの電流を安定的に増加する。WEB = WCB = 19 MLと等しいときに、サブしきい値スイングには、73.2 mV/decの最小値となる。バリア層の厚さが19のMLより大きいかより少ないとき、サブしきい値スイングはより大きくなる。WEBとWCBが皆12 MLより小さい時、サブしきい値スイングは迅速に大きくなる。バリア層の厚さが非常に細くなって、バリア層はよく二重のバリア量子井戸で量子状態を制限することができない。二重のバリア量子井戸はよくキャリヤーに透明になり、そして、共振トンネル効果ははっきりしなくなる。この時、on/off電流の比率はより小さくなって、しかもサブしきい値スイングはより大きくなる。最適バリア層の厚さWEB = WCB = 19原子層、その値が非混合ケイ素Siの電子平均的に自由行程（Mean Free Path）がより遠く小さいので、そのため電子エネルギーがバリア層を突き抜け、衝突することができる。エミッタバリアリージョン32とコレクタバリアリージョン34は、できるだけ混合させない方がよい。イオン化された不純物濃度の分布の不均一性を下げ、また不純物にするとクーロン散乱の衝突になる。
【００４４】
ベースの幅WBは必ず小さくならなければならず、高い電流の利得よび急速にトランジスタの切替のスピードが成立する。ベースリージョン33の中に注入された電子はベースリージョン33の中のフェルミレベルにより幾分かのｋＴだけ高イエネルギーをことができ、そのうちのkはボルツマン定数で、Tは結晶の格子温度である。これらの電子は熱電子と呼ばれて、それらと結晶の格子が決して熱平衡がないものである。これらの熱電子は高速でベースリージョン33を通るから、短い伝送の時間と大きい電流の利得を獲得することができる。その中ｋは波の今しなやかな常数で、Ｔは格子の温度である。これらの電子は熱電子と称されて、それらと格子が決して熱平衡がないためである。これらの熱電子は高速でベース区の33を通るから、短い伝送時間と大きい電流を獲得することが可能である。金属の電子密度は、高い。ベースリージョン33の電子を注入して、非弾力的な電子と電子散乱により、エネルギー損失の高い率を持つ。そのため金属の電子の平均自由行程が遠くて半導体より小さい。室温度の下で金属において、そのエネルギーフェルミレベルを上回る0.4 eVのエネルギーによるの電子はそのキャリヤー衝突の間の中間の自由な時間はおよそ10~100 fsである。そして、それは平均自由行程時間およそ10-100 Å（キャリヤーのスピードが107 cm/sと仮定として）に対している。エミッタとコレクタの間の総距離が散在の平均自由行程より非常に少ないとき、エミッタからの熱電子を発射して弾道の軌道に基づくことができて、急速に組を通じて(通って)量子の井戸を阻むことができておよび、コレクタに到着する。金属において、キャリヤー衝突の間の中間の自由な時間は室温のフェルミレベルを上回る0.4 eVのエネルギーによる電子のためのおよそ10~100ｆｓである。そして、それはおよそ10-100 Å（キャリヤーのスピードが107 cm/sと仮定として）の平均自由行程と一致する。エミッタとコレクタの間の総距離が散在の平均自由行程より非常に少ないとき、エミッタから注入される大部分の熱電子は弾道の軌道に基づくことができて、急速に二重バリアと量子井戸を通じてコレクタに到着する。
【００４５】
素子の特徴は、ベースの幅WBに強く依存している。一つのnタイプのつりあいSBQWRTTは以下の条件がある：エミッタバリア層32とコレクタバリアのため非混合（100）のケイ素Siから構成された、WEB = WCB = 19 ML、エミッタリージョン31、ベースリージョン33とコレクタリージョン35のための（100）NiSi2から構成され、VE = 0 VとVC = 0.2 V。（100）NiSi2と（100）ケイ素Siの間のショットキー接合し、その電子バリアの高度qΦbnは0.4 eVである。図7aは、電子と穴トンネル電流（Jtn及びJtp）、とベース電圧VBの関係を示す。その中WB = 1、2、3の原子層。図7bは、電子透過係数とエネルギーの関係を表示する。その中WB = 1、2、3の原子層、VB = 0 Vである。図7cがサブしきい値スイング（VB = 0と0.2 Vの間で）と電子トンネル電流Jtn（VB = 0.2 Vになる）とWBの関係を示す。図7bで示すように、共振エネルギーは、WBを増やすことで減少する。図7cで示すように、WBが一つのMLから2つのMLまで増加するとき、電子トンネル電流Jtn は増大する。しかしまた。図7bで示すように、WB  が2つのMLから3つのMLまで増加する時に、E1は0.2 eVより小さくなる。NDR効果はVCC作動範囲で起こる。そして、それはドライブ流とスイングの地位を下げる。より小さなWBは、より大きなE1とより広いVCC活動範囲を持つことができる。しかし、E1がVCCより非常に大きいならば、駆動電流は十分に大きくならない可能性がある。したがって、E1はVCCより大きいが、あまりに大きくなることができない。図7cは、WB  は最適値がnであり、そして、驅動電流を最大で、しかもサブしきい値スイングが最も小さいものを示している。
【００４６】
素子の特徴は、ショットキーバリアー高度に依存している。一つのnタイプの対称形SBQWRTTのためにある以下の条件：エミッタバリアリージョン32とコレクタバリアリージョン34で非混合（100）ケイ素Siから構成されWEB = WCB = 19 ML、エミッタリージョン31、ベースリージョン33とコレクタリージョン35が同じ金属から構成され、WB = 2 ML、VE = 0 VしかもVC = 0.2 Vである。この金属が（100）ケイ素Siのショットキー接合と仮定して、その電子バリアー高度はqΦbn  である。図8aにおいては、電子と穴トンネル電流（JtnとJtp  ）とベース電圧VBの関係を示す。その中qΦbn = 0.24、0.4、0.56 eV。図8bにおいては、電子透過係数対エネルギーの関係、その中qΦbn = 0.24、0.4、0.56 eV、しかもVB = 0 Vを示す。図8cにおいて、サブしきい値スイング（VB = 0と0.2 Vの間で）と電子トンネル電流Jtn（VB = 0.2 Vで）対qΦbnの関係を示す。qΦbn減らすとき、E1は減少する、そして、Jtnは増大される。qΦbn = 0.32 eVの時に、E1 = 0.2 eV、この時Jtnはそのピーク値を達成する。もしqΦbnはいっそう下がるならばJtnは減少し始め、そして、揺れ動くは大幅に増加することができ、VCC = 0.2 Vの仕事範囲の中で負差値抵抗現象NDRが発生する。
【００４７】
ショットキーバリアー高度SBHは、素子設計の重要なパラメータである。SBHは、金属仕事関数、クリスタル結晶方向と表面条件に依存する。大部分の金属/シリコンまたはケイ素化合物/シリコンショットキー接合のために、シリコン表面のフェルミレベルは、中央バンドの隙間（ミッド・バンド・ギャプ）の近くにして、一般的にEi ± 0.4 eVの範囲にある、その中Eiが非混合時のフェルミレベルである。理論上で、SBQWRTTはambipolar双極素子である、nタイプあるいはpタイプのトランジスタとして操作されることができ、バイアスの条件にかかる。双極素子は大幅に製造プロセスを簡略化することができ、一種のタイプの素子を造るためのものである。双極素子で、同種金属を使って異なった電気伝導の部位を構成することができ、例えばエミッタリージョン31、ベースリージョン33とコレクタリージョン35が各部位に相当する。電子は電気穴に比べて比較的高い有効なリチャードソン定数およびより小さい有効な品質があるが、しかしもしqΦbnは少しqΦbpより大きいならば、双極素子は対称形の駆動電流を持つことができ、Jtn = Jtpである。しかし、図8cは、もしqΦbnは0.56 eVより大きい（シリコンエネルギーバンド隙間の半分である）ことを示し、駆動電流が104 A/cm2より小さい。双極素子は比較的に簡単な製造プロセスがあるが、しかしその効能は最適化されない。nタイプとpタイプの素子に皆最優秀効能を達成することができるため、各型の素子は個別に単独で最適化の設計を行うことが望ましい。
【００４８】
理論上では、pタイプSBQWRTTの構造は図4a示したnタイプSBQWRTTの構造と類似しているようであるが、その金属のフェルミレベルは比較的にケイ素の価帶辺縁に接近している。図9aには熱平衡の下でそのpタイプSBQWRTTのバンド図を表示する。このpタイプSBQWRTTは以下の特性がある：エミッタバリアリージョン32とコレクタバリアリージョン34が非混合時の（100）ケイ素Siから構成すること、WB = 2 ML。エミッタリージョン31、ベースリージョン33およびコレクタリージョン35と（100）ケイ素Siの間の電気穴ショットキーバリアー高度はqΦbpである。このｐタイプSBQWRTTのベース電圧はVE = 0 VしかもVC = -0.2 V。図10aにおいては、電気穴および電子トンネルの電流（JtpとJtn）とベース電圧VBとの関係、その中WEB = WCB = 15原子層しかもqΦbp = 0.2、0.3、0.4 eVを表示する。qΦbp  が減らす時、E1も引き続き減らすことができて、負差値のバリア現象がより小さいベース電圧で現れる。電気穴が電子に比べてより小さい有効なリチャードソン定数と比較的大きい有効な品質があるため、qΦbpは必ず0.3 eVより小さくなるにより、電気穴の駆動電流を向上させて並びに電子の漏電電流を下げる。図10bにおいては、サブしきい値スイング（VB = 0と-0.2 Vの間で）とqΦbp  の関係に、その中WEB = WCB = 11、15、19 ML  を示す。図10cにおいては、オフ状態の時、電気穴および電子漏電の電流の比率Jtp/Jtn  とqΦbpの関係、その中  WEB = WCB = 11、15、19 MLを示す。qΦbpを下げて、Jtp/Jtnの比率を高めることに役立つ。合理的なJtp/Jtn  比率を獲得するため、例えば1より大きくて、qΦbpは必ず0.25 eVより小さくなければならない。しかし、qΦbpあまり小さい時、負差値の電気抵抗現象NDR効果のために、サブしきい値スイングは深刻な影響を受ける。比較的大きいバリア層の幅WEBとWCBは、少しJtp/Jtnの比率を改善することができるが、駆動電流を下げる。
【００４９】
当該pタイプSBQWRTTのエミッタバリアリージョン32およびコレクタバリアリージョン34はヘテロ構造を採用するのは、駆動電流とサブしきい値スイングのジレンマを解決するためである。図9bにおいては、熱平衡の下でpタイプのSBQWRTTのバンド図を示する。エミッタバリアリージョン90はケイ素層92（その厚さがWSi,1）、ゲルマニウム層93（その厚さがWGeで）とケイ素層94（その厚さがWSi,2で）から構成する。コレクタバリアリージョン91がシリコン層95（その厚さがWSi,1で）、ゲルマニウム層96（その厚さがWGeで）とシリコン層97（その厚さがWSi,2で）から構成する。ケイ素とゲルマニウムで異接合の伝導電帶偏移98緒よび価帶偏移99で、それぞれ0.28と0.74 eVである。図9cはpタイプSBQWRTTは共振バイアス時のバンド図、その中は電気穴を注ぎ込んでのエネルギーはおよそレベルE1に等しく、この時透過係数は最大限である。
【００５０】
図9bにおいて、素子構造があるpタイプSBQWRTTの特徴は、SiとGe層の厚さ（WSi,1、WGeとWSi,2）に依存している。pタイプSBQWRTTには以下の特質があると仮定して：エミッタバリアリージョン90とコレクタバリアリージョン91はSi/Ge/Siヘテロ構造で、WSi,1 = 2 ML、エミッタリージョン31、ベースリージョン33とコレクタリージョン35は（100）CoSi2から構成し、WB = 2 ML、VE = 0 VしかもVC = -0.2 Vである。（100）CoSi2と（100）Siの間のショットキー接合ＳＢに介して、その電気穴ショットキーバリア高度qΦbp  は0.38 eVである。図11aにおいては、導通する時、電気穴トンネル電流JtpとWGeの関係、その中WSi,2 = 6、9、12 の原子層ML、図11bにおいては、サブしきい値スイング（VB = 0と0.2 V間に介在する）とWGeの関係、その中WSi,2 = 6、9、12の原子層MLを表示される。図11cにおいては、オフ状態の時、電流比率Jtp/JtnとWGeの関係、その中WSi,2 = 6、9、12 MLを示す。図11aで示すように、駆動電流Jtpは、WGe = 5と15 MLで概略2つのピークを持つ。Jtpが最大限になるとき、サブしきい値スイングは概略最小限である。当該Si/Ge/Siヘテロ構造は、電気穴のためによく量子井戸を形成する。図9bで示すトランジスタ構造は、全体で3つの量子井戸を持っている。当該Si/Ge/Si量子井戸の別々のエネルギー準位は、共振トンネリングに影響を及ぼすことができる。透過係数は共振エネルギーE1でピークを持つことができる。二重バリアー量子井戸のような、あるいは多数のトップがあって、多数の量子井戸があるため、その相違はほぼこのゲルマニウム層の厚さWGeにかかる。透過係数を異なったエネルギーに多数のトップがある時、サブしきい値スイングは深刻な影響を受ける。ゲルマニウムの電気伝導帶のヘリのケイ素が比較的に高いため、ゲルマニウム層93および96は電子トンネル電流を妨げる効果がある。図11c示した事のような、WGeが増加する時に、オフ状態の時、通常、電流比率Jtp/Jtnは増加する。
【００５１】
図12aにおいては、導通状態の時の、電気穴トンネルの電流Jtp（VB = -0.2 Vで）とWSi,2の関係、その中WGe= 10、14、18の原子層MLを示す。図12bにおいてはサブしきい値スイング（VB = 0と-0.2 Vの間で）とWSi,2の関係、その中WGe= 10、14、18の原子層MLを示す。図12cにおいては、オフ状態の時、電流の比率Jtp/JtnとWSi,2の関係、その中WGe= 10、14、18の原子層MLを示す。導通する状態の時、電気穴トンネルの電流Jtpは、WSi,2を減らすことで増加する。WGe= 14 ML原子層の時、WSi,2が14を超えるMLであるとき、サブしきい値スイングは最小限になる。WSi,2が7未満のMLの時、サブしきい値スイングは、WSi,2を減少させることで、速く増加する。バリア層の厚さWSi,2があまりに小さいとき、当該バリア対キャリヤーにほんのわずかな電位壁が現れる。準束縛態は、量子井戸で限られることができない。この時、透過係数が共振エネルギーの時のトップははっきりしないようになって、on/off電流の比率は下がり、しかもサブしきい値スイングは低下する。図6cにおいて示した事のnタイプSBQWRTTも類似した現象が観察からわかることができる。
【００５２】
図13aにおいては電気穴と電子のトンネル電流（JtpとJtn）とベース電圧  VBの関係、その中WGe= 10、14、18原子層MLを示する。図13bにおいては電気穴透過係数とエネルギーの関係、その中WGe= 10、14、18原子層MLしかもVB = 0 Vを示する。図13aと13bで、WSi,2 = 9原子層MLを示する。ゲルマニウム層の厚さWGeを高めて、有効に電子の漏電電流を抑えることができる。当該ケイ素/ゲルマニウム/ケイ素異接合の構造は一つの面白い現象が現れて、WGe= 18原子層MLになるの時、透過係数の曲線を低いエネルギー（約0.05 eV）で別の一つのトップがある。当該ケイ素/ゲルマニウム/ケイ素の異接合の構造を電気穴に対して一つの量子井戸を形成する。多数の量子井戸がある時、透過係数を多数のトップが現れることが可能である。この時、オフ状態時の、電流比率Jtp/Jtnが小さくなり、しかもサブしきい値スイングは大きくなる。
【００５３】
図14aにおいては、電気穴および電子トンネル電流（JtpとJtn）とベース電圧VBの関係、その中WSi,2 = 6、9、12原子層MLを示する。図14bにおいては、電気穴透過係数と電気穴エネルギーの関係、その中WSi,2 = 6、9、12原子層MLを示する。図14aと14bで、WGe= 14原子層MLを示する。JtnとJtpはすべてWSi,2を減少させることで増加する。バリアの厚さがあまり小い時に、バリア電位壁はキャリヤーにほとんど透明になる。この時、量子井戸で準束縛状態をよく閉じ込めることができない。電気穴透過係数には共振エネルギーで鋭いピークを持つことはない。例えば、WSi,2 = 6原子層MLの時、図14b示すの透過係数曲線に対してかなり平坦である。この時、 広いエネルギー範囲の電気穴は二重バリア障壁量子井戸を透過する可能がある。だからWSi,2あまり小い時に、共振トンネル効果は弱められる、そして、サブしきい値スイングは大幅に下がる。
【００５４】
シミュレーション結果に基づく最適化された素子構造は、表1で示される。これらの素子特徴は、表2で示される。nタイプSBQWRTTのために、Jt,onはオンであるの時（VB = VC = 0.2 Vで）の駆動電流であり、Jt,onはオフであるの時（VB = 0 Vそして、VC = 0.2 Vで）の漏出流で、Vt,linはJtn = 1×103 A/cm2そし手、VC = 0.01Ｖ時のVB，Vt,sat  はJtn = 1×103 A/cm2  そして、VC = 0.2 V時のVB  、ドレイン誘起障壁を下げる（Drain Induced Barrier Lowering, DIBL），MOSFETにあるの定義には(Vt,lin - Vt,sat)/(0.2 V - 0.01 V)である。エミッタ地面接，即ちVE = 0 Vである。pタイプSBQWRTTに対して  、ターミナル・ボルテージの極性とは逆にされる。
【００５５】
【表１】
2010135761.tif 000003
【００５６】
【表２】
2010135761.tif 000004
図15aにおいては、nタイプSBQWRTTの電子透過電流JtnとpタイプSBQWRTTの電気穴透過電流JtpとVBの関係を示して、そのVC値は表1で指定されるように。当該VBはVCCの範囲内にいて、透過電流のJtとVBが指数成長の関係を呈する。MOSFETに対して、IDはただ閾値下の領域だけはVGの指数関数である。MOSFET部品に完全にオンにされる時、ID  はもうVG  の増加に従って指数の関係を呈しなくて増加を続ける、log(ID)-VG曲線は飽和の現象を現れる。
【００５７】
図15b においてはn及びpタイプSBQWRTTのJt-VC特性である。ＮタイプSBQWRTT の駆動電流は、pタイプSBQWRTT のそれよりおよそ70%大きい。もしpタイプSBQWRTTがnタイプSBQWRTTより大きいならば、pタイプSBQWRTTはnタイプSBQWRTTとの同等で動くことができる。図15bにおいては、当該nタイプSBQWRTTのJtnはVCと連続的に増やして、決して飽和しない。しかしこのpタイプSBQWRTTについて、もし|VC| は0.1 Vより大きい時、JtpはVC飽和している現象が現れる。構造の上の相違のため、pタイプSBQWRTTはnタイプSBQWRTTに比べてより小さいDIBLがある。当該pタイプSBQWRTTのエミッタバリアリージョン90およびコレクタバリアリージョン91にSi/Ge/Siヘテロ構造で構成するので、このnタイプSBQWRTTエミッタバリアリージョン32およびコレクタバリアリージョン34がケイ素層から構成する。nとpタイプSBQWRTTのJt-VC曲線に対して、|VB| の増加に従っていっそう分散させて、JtnとJtpがVBの指数関数なためである。図15cにおいては、SBQWRTTインバーターの移動カーブ（Transfer Curve）と電気回路図を示す。当該pタイプSBQWRTTは、そのnタイプSBQWRTTより50%大きい。また比較的低い駆動電流が流れる。SBQWRTTとMOSFETは素子の特性で、素子の構造と活動メカニズムの上で、たくさんの相違があって、しかしこのSBQWRTTはインバーターは、バランスのよい移動カーブと大きな出力/入力利得を持つことがある。
【００５８】
SBHは、金属/半導体インターフェースの中の多数キャリアーのためのエネルギー準位のかなりの不適当な組合せからなる。ショットキー-モット論は、（Schottky-Mott Theory）予測金属（その仕事の関数がΦMである）と半導体（その電子の親和力がXSである）インターフェイスのSBHにはΦbn =ΦM - XSである。この一つ簡単な理論は金属と半導体の間の反応を見落としている。多結晶ショットキーダイオードの実験的に観察されたSBHは、SBHには金属の仕事関数に対する強い依存がないことを示している。しかし、多くの最近の実験は、フェルミレベルがピンでとめられない、そして、インタフェース構造がSBHの形成で重要な役割を演ずることを示唆する。最も有名な例は、NiSi2とSi（111）のインターフェイスでSBHは、ケイ素化合物の方向に依存されている。2ケイ素ニッケルNiSi2が2つの方向に従ってケイ素（111）の上で大きくなることができる：ケイ素化合物がサブストレートと同じ方針をするタイプＡとケイ素化合物がサーフェス法線軸111をSiと共有するが、Siに関するこの軸についての回転する180°であるタイプＢ。nタイプSi（111）のNiSi2のSBHは、タイプＡ方針のための0.65 eVとタイプＢ方針のための0.79 eVである。他の例は、単晶の2ケイ素がニッケルとケイ素（100）のSBHは0.4 eVである，それは通常多結晶ニッケルケイ素化合物とnタイプSi（100）の上で観察されて取った0.6-0.7 eVとは異なる。
【００５９】
図16においては、nタイプSBQWRTTとpタイプSBQWRTTからなるインバーター回路の配置の俯瞰図。当該nタイプSBQWRTTは当該pタイプSBQWRTTの上で畳んで、面積を節約する。当該nタイプSBQWRTTに対して、nワークエリアの1601は頂部の電極区（すなわちコレクタリージョン）に境界を区切って、nベースエリア1602は中間と底部の電極区（すなわちベースリージョンとエミッタリージョン）に境界を区切る。このpタイプSBQWRTTに対して、pワークエリア1611は頂部の電極区（エミッタリージョン）に境界を区切って、pベースエリアの1612は中間と底部の電極区（すなわちベースリージョンとコレクタリージョン）に境界を区切る。このnとpワークエリア1601および1611の電流に境界を区切る。このpワークエリア1611はこのnワークエリア1601より大きくて、このnとpタイプの素子を比較的につり合う駆動電流が流れる。インバーターの入力1622は、当該nタイプSBQWRTTのベース接触1632と当該pタイプSBQWRTTのベース接触1642につながる。インバーターの出力1623は、当該nタイプSBQWRTTのコレクタ接触1633と当該pタイプSBQWRTTのコレクタ接触1643につながる。当該nタイプSBQWRTTのエミッタ接触1631は、地面1621につながる。当該pタイプSBQWRTTのエミッタ接触1641は、VCC 1624につながる。
【００６０】
以下はSBQWRTTの製造プロセスを述べる。図17aは磊晶と酸化物が沈積した後の層構造を示する。図17b-dは金属-1措置の後で、図16のB-B'、 C-C'およびD-D'に沿って、切断した断面図である。超高真空（基礎の気圧が< 4×10-11 Torr）の環境の下で、表面処理と結晶の成長を行う。材料は、Si（100）ウエハー1701である。ウエハーは度重なる酸化とエッチングによってきれいにされる。そして、一層薄くしかも揮発性の酸化物を備える。ウエハーは、それからロードロック室を通って堆積器にセットされる。当該ウエハーは780°Cくらいで10分さらにもう10分のSiビーム流動のためにUHVで950°Cで熱されて、サブストレート面から揮発性の酸化物と不純物を除去するために、900°Cくらいでおよそ30秒の間短い焼きなましによってあとに続く。サブストレート面から揮発性の酸化物と不純物を除去する。酸化物除去の後、100~200 Åの厚さによるSiバッファ層は650°Cくらいで分子線エピタキシー（MBE）によって大きくなる。そして、さらにSi面の清潔を確実にするために900°C蔵いで短い焼きなましが続く。
【００６１】
フッ化カルシウム(CaF2)は絶縁体で、そのバンド隙間をおよそ12 eV持つことである。フッ化カルシウムの結晶は立方体の構造で、ダイヤモンドの構造に類似する。その格子の常数（Lattice Constant）とケイ素の格子の常数はほとんど等しくて、相違は0.6%だけある。分子線エピタキシー(MBE)法を実行することによって、ケイ素の表面によって格子の品質の良いCaF2フッ化カルシウム層を生長される。ウエハーの温度はおよそ摂氏の400〜650度で、電子ビームで超高純度のフッ化カルシウムCaF2化合物を蒸発して、ケイ素のウエハーの表面上で厚さが約200〜400 ÅのCaF2フッ化カルシウム層1702を成長させることができる。フッ化カルシウムの固体源にの蒸発から、カルシウム：フッ素=1:2の化学計量の比率を維持することができる。それから摂氏の600~850度の迅速な焼戻しで、インターフェイスの電荷密度を減らす。CaF2絶縁膜1702は、上の素子と下のサブストレートの絶縁を提供する。CaF2成長の後、ウエハー温度は100°C以下まで下がって、そして、一層の厚い約20~60 Åの薄いケイ素Si層が沈積成長される。当該ウエハーは、600°Cまで加熱されて、予め沈積Si層の固相エピタクシー（SPE）を完成。SPEプロセスの後で、基板温度のコントロールは550~750°Cの温度で、分子の束磊晶の法MBEによって、磊晶で一層のSi層が生長。フッ化カルシウムの上のSi層1703、総括的な厚さはおよそ100~200 Åである。
【００６２】
NiSi2とCoSi2には、立方の格子の構造があって、シリコン格子の常数の違いはそれぞれ-0.4%および-1.2%である。MBEと原子層堆積（ALD）によってUHV状況の下でSi基板の上でNiSi2とCoSi2の単結晶ケイ素化合物層がエピタキシャルに大きくなることができる、その格子の構造は完全無欠で、インターフェイスは明らかである。これらのケイ素化合物層が良好な電子と機械的な特性があって、例えば良い層均一性、高い電気伝導度と優れた熱の安定性がある。単結晶シリコン層は、MBEとALDによってUHV状況の下でケイ素化合物層の上でエピタキシャルに大きくなることができる。シリコンとケイ素化合物（例えばNiSi2とCoSi2）のショットキー接合は、異なる接合構造での構成ができて、量子力学の原則によって作用する。当該SBQWRTTのMSMSM構造はケイ素化合物/ケイ素Si/ケイ素化合物/ケイ素Si/ケイ素化合物の異なる接合構造で構成され、そしてUHVエピタクシー技術を用いて製作されることができる。
【００６３】
単結晶NiSi2とCoSi2はUHV状況の下でツーステップテンプレート方法を用いてSi（100）面でうまく大きくなった（Tung、などの人、Appl. Phys. Lett. 1983, pp. 888-890 でを見て）。第一歩は特に核形成に適している状況の下のテンプレート層の成長であり、そして、第2のステップはホモエピタキシャル成長に適している状況の下のテンプレート層の上の成長である。この方法に従って、先に比較的に低温で薄いエピタキシャル層を形成し、テンプレート層として、しかる後比較的に高温でエピタキシャル成長を行っている。例を挙げてたとえば、金属または二けい化物材料の数個の単分子層は、室温でMBE室に別々の金属とシリコンエビーム源から預けられる。
【００６４】
400~500°Cくらいでアニール化されている（1〜5分）短い時刻以後、エピタキシャルケイ素化合物層が、以降のケイ素化合物成長のためのテンプレート層として使われる。室温であるいはもっと高い温度の下に、化学量論codepositionの割合に従って、同時に沈積する金属とケイ素はこのテンプレート層の上で、必要な厚さを達成して、それから450~800°Cくらいでアニール化される。
【００６５】
CoSi2ケイ素コバルト層1704は、pタイプSBQWRTTのコレクタとして、ツーステップ成長の製造プロセスを使って、UHVのMBE室で、ウエハーの上で大きくなる。最初に、室温で化学量論codepositionの割合に従って、同時に沈積するコバルトとケイ素、厚いさ約10 Åのテンプレート層ができ、そして摂氏400度の真空中で、1分間の焼戻しをする。薄い2ケイ素コバルト層に成長した後に、基板温度を摂氏450°Cで設定し、同時に沈積するコバルトとケイ素は、生長の一層の比較的に厚い2ケイ素コバルト層生長を行って、この2ケイ素コバルト層の総括的な厚さを200~400 Åまでさせる。
【００６６】
ケイ素/ゲルマニウムGe/ケイ素Si複合層1705は、p型SBQWRTTのコレクタバリア層として、ウエハーの上でエピタキシャルに大きくなる。この複合膜1705は2層のケイ素、14層のゲルマニウムと9層のケイ素から構成し、基板温度の設定は摂氏200°Cに設定し、それはALDによって各層を堆積される。それからこの複合膜1705が2分間を700°Cでアニールされる。
【００６７】
ALDは、化学蒸着（CVD）に基づくコーティングテクニックである。主要な違いは、バイナリの反応がALDで二つ半分-反応に分解されて、精確に膜の厚さをコントロールができる。ALDは、基板で連続反応薄い層のコーティングを使って、原子の等級の平均性と精確な厚さを達成される。すべての措置の中で、反応体は基板の上で完全に活性部位を飽和させる。そして、ALDに本質的に正確な単分子層成長を成し遂げることができ、自己制御式プロセスをする。SBQWRTTの素子の構造の中で、異なる層には、厚み調節の異なる必要条件がある。ALDとMBEは、この2種類のエピタキシャルテクノロジー技術、このUHV堆積室で集積され、異なっている厚さの各階ができる。
【００６８】
2つのMLの厚みによるCoSi2層1706は、p型SBQWRTTのベースとして、200°Cのサブストレート温度でALDによってウエハーの上で大きくなり、そして、1分のために400°Cで鍛えられて、Si/Ge/Si合成層1707は、pタイプSBQWRTTのエミッタバリアとして、Si/Ge/Si層1705と同じ成長状態の下でウエハーの上で大きくなる。Si/Ge/Si複合層1707はSiの9つのML、Geの14のMLとSiの2つのMLから成る。そして、それはALDによって順番に預けられる。CoSi2映画1708は、p型SBQWRTTのエミッタとして、CoSi2層1704と同じ成長状態の下で、ウエハーの上で大きくなる。
【００６９】
原子層の集まり法ALDで、基板温度の設定は摂氏の200°Cのため、成長厚さは2原子層MLの2ケイ素コバルト層1706であり、それはpタイプSBQWRTTのベースで、そして1分間の摂氏400°Cの焼戻しが行われる。ケイ素Si/ゲルマニウムGe/ケイ素Si層1705と同じ成長状態の下でウエハーの上で大きくなり、それはpタイプSBQWRTTのエミッタバリアとなる。Si/Ge/Si複合層1707はSiの9つのML、Geの14のMLとSiの2つのMLから成る。そして、それはALDによって順番に各層を堆積する。2ケイ素コバルト膜1708は、pタイプSBQWRTTのエミッタとして、2ケイ素コバルト膜1704と同じ成長状態の下で、ウエハーの上で大きくなる。
【００７０】
Siバッファ層1709は、Siテンプレートテクニックを用いてウエハーの上でMBEによってエピタキシャルに大きくなる。まず、室温で、堆積の厚さ約25 Åの薄いシリコン層、そして、2分間の500°Cくらいで短く鍛えられる。Si核とオーバーレイ層のエピタキシャル方針を確実にするため、より厚いSi層の後続生長のテンプレートとして用いられる。MBEによって基板温度の設定は摂氏の500°Cになりシリコンオーバレイは、Siテンプレート層の上でMBEによって大きくなる。Siバッファ層1709の総厚みが100〜200 Åである。
【００７１】
CaF2層1710は、CaF2層1702と同じ成長状態の下で、ウエハーの上でエピタキシャルに大きくなる。このCaF2絶縁層1710は、上のnタイプSBQWRTTと下のpタイプSBQWRTTの絶縁を提供する。
【００７２】
Siバッファ層1711は、Si層1703と同じ成長状態の下で、ウエハーの上でエピタキシャルに大きくなる。Siバッファ層1703、1709と1711、目的はその上で生長の各磊晶膜の格子の構造と均一性を改善することである。
【００７３】
NiSi2膜1712は、nタイプSBQWRTTのエミッタとして、ツーステップ成長の製造プロセスを使って、超高真空のMBE室で、ウエハーの上に大きくなる。最初に、室温で化学量論の割合に従って、同時にニッケルＮｉとケイ素Siを沈積して、厚さ約25 ÅのNiSi2エピタキシャルができる、それから、安定位相磊晶の成長を行うため、2分間を500°Cでアニーリングされる。それから、室温で、テンプレート層で同時にニッケルＮｉとケイ素Siを沈積させて、総括的な厚さは200~400 Åまでになりして、それから、2ケイ素ニッケル層NiSi2の結晶品質を改善するために、摂氏750°Cで、2分間を高温焼なましのを行われる。
【００７４】
19のMLの厚みによるSi層1713は、nタイプSBQWRTTのエミッタバリア層として、200°Cのサブストレート温度でALDによってウエハーの上で大きくなり、そして、nタイプSBQWRTTのコレクタバリア層がSi層1713と同じ成長状態の下でウエハーの上で大きくなって、2分間700°Cで鍛えられて、2つのMLの厚みによるNiSi2層1714は、n型SBQWRTTのベースとして、摂氏200°Cのサブストレート温度でALDによってウエハーの上で大きくなれて、19のMLのSi層1715のために摂氏800°Cでアニールされる。200〜400 Åの厚さによるNiSi2層1716は、nタイプSBQWRTTのコレクタとして、NiSi2層1712と同じ成長状態の下で、ウエハーの上で大きくなる。ウエハーの上で沈積する厚さ約500 ÅのSiO2層1717に酸化して、素子を保護することに用いる。それから、UHV超高真空室からこのウエハーを取り除かれる。
【００７５】
典型的なレイアウトと製造プロセスの中では、当該SBQWRTTは垂直構造をエピタキシャル成長によって作っておく。当該nタイプSBQWRTTは、面積を保存するために、当該pタイプSBQWRTTの上で積み重なる。当該n-とp型装置は、コレクタ、ベースとエミッタのために3枚のケイ素化合物電極層を持っている。上から下まで、3枚の電極層は、当該nタイプSBQWRTTのためのコレクタ/ベース/エミッタと当該pタイプSBQWRTTのためのエミッタ/ベース/コレクタである。デジタル回路において、nタイプSBQWRTTのエミッタは時々地面に接続している、そして、pタイプSBQWRTTのエミッタは時々VCCに接続している。2種素子の間で小さな信号継手を最小にするために、nタイプSBQWRTTの下部電極とpタイプSBQWRTTの一番上の電極は、エミッタである。さらに信号のカップリングＡＣ継手を減らすために2枚のエミッタ層の間にエピタキシャルケイ素化合物層のアース電極を挿入することも、可能である。電磁波による信号のカップリングを減らす。
【００７６】
図17cにおいて、メサは近隣素子の間と接点の下がってとの絶縁を提供するために作られる。当該nのワークエリア1601は、nのトップ電極メサ1721を定める。nのベースリージョン1602は、nのベースメサ1722を定める。p活発な地域1611は、p-トップ電極メサ1723を定める。p-ベースリージョン1612は、p-ベースメサ1724を定める。写真平板プロセスと高い選択性湿ったエッチングが、メサ形成において使われる。ベースリージョン1602と1612は、ベース層1706と1714のリージョンだけでなく一番下の電極層1704と1712のリージョンも定める。ベースメサ1722とベースメサ1724を形成する時、当該ベース層を保護することによって、半導体バリア層1707と1715は、ベース層1706と1714の上にままで保留される。メサ1721〜1724構造できの後で、SiO2のインターレベルの誘電（ILD）層1731がウエハーの上に低圧の化学蒸着（LPCVD）によって預けられ、そして、化学機械的な研磨法（Chemical Mechanical Polishing, CMP）で処理により、全面的に平らする。n-トップ電極メサ上のILD層1731の最終的な厚みは、およそ1000 Åである。
【００７７】
1631、1632と1633の接触マスクは、それぞれnタイプSBQWRTTのエミッタ、ベースとコレクタの接触穴（Contact Holes）を定める。1641、1642と1643の接触マスクは、それぞれpタイプSBQWRTTのエミッタ、ベースとコレクタの接触穴を定める。各々の電極層への接触は、自身のマスクと接触エッチングする。そのため、6つの電極層が、全体で6枚の接触マスクからなる。適形の堆積法（Conformal Deposition、例えば低圧化学相沈積法LPCVDのと原子層集法ALD）と異方性のエッチング（Anisotropic Etch）を使って、底部電極の接触孔の内側に到達して、ケイ素（Si3N4）の側壁スペーサー (Sidewall Spacers) 1741および1742を形成する。図17dと17bにおいては、側壁スペーサー（1741と1742）触足(Contact Plug)とベース層（1706および1714）の間に自ら合わせる絶縁を提供する。もし側壁スペーサー体（1741および1742）の方法を採用しないならば、その他に2つの添加されたマスクを必要として、2つの底部の電極階（1704および1712）の接触メサを生み、それは必然的にトランジスタサイズを増やすことがある。ベース層（1706および1714）がとても薄いため、数個の原子層の厚さだけあって、その他が接触エッチングおよび光阻取り除くが、ベース層に極端なエッチングとプラズマの損害をもたらすのを避けるのため、その他のエミッタ/コレクタ接触穴を開けた後に開けられ、半導体ベース層（1707および1715）はベース接触エッチングでの時、エッチング停止層にする。金属（例えばタングステン）は堆積で埋め接触穴は、触足1743になる。それから、化学機械的な研磨法を使って、ウエハー面から余分なタングステンを取り除いて、さらに全面的に平らして整わせる。また、一層の低誘電率の材質1751を沈積する。それから、マイクロ影とエッチングを行って、誘電体層1751で金属-1に所用の溝を生成する。金属 （例えば銅）は沈積して、そして研磨させられにとって、金属-1層1752を形成して、部品が互いにつながるのに供える。
本発明に掲示したのSBQWRTTは、少なくとも下記いくつの面ではその前に述べた従来技巧の素子（MBT 及びRTT）と異なっている。
【００７８】
MBTはMIMIM構造の中にショットキー接合（図1a）がなくて、MIMS構造の中でショットキー接合（図1b）を持つ、SMS構造の中で2つのショットキー接合（図1c）を持つ。SBQWRTTがMSMSM構造（図3）に4つのショットキー接合を持つ。
【００７９】
MIMIM（図1a）かMIMS（図1b）構造によるMBTについて、エミッタバリアは、絶縁体である。MIMS（図1b）かSMS（図1c）構造によるMBTの、コレクタリージョンは数個原子層的に薄くない。コレクタ接触の近くで大量に混合させて、低い 電気抵抗のオーム接触を形成する。SBQWRTTが2つの半導体バリアリージョンを持つ、すなわちエミッタバリアリージョン32とコレクタバリアリージョン34。この2つのバリアリージョンには、数個原子層の厚さ（100 Åより小さい、甚だしきに至っては50 Åより小さい）しかなく、その上通常混合されることがなくて、不純物の衝突および混合濃度分布が不均一であることを下げるためである。
【００８０】
MIMIM（図1a）かMIMS（図1b）構造によるMBTは、流れをその絶縁バリアリージョンの中を通させる。そして、熱キャリアを絶縁層を通して、注入のために信頼性問題を生じさせる。SBQWRTTがその現在の行く手で絶縁体を持たない間。MIMIM（図1a）あるいはMIMS（図1b）構造によるMBTは、電流がその絶縁バリアリージョンの中を流れさせて、熱キャリアを絶縁層を通して、信頼性問題を生じさせる。SBQWRTTはその電流パスの中で、絶縁層がないため、この問題がない。
【００８１】
MBTは、共振トンネリングの原理で動かない。この素子の通常バイアス、ベース中の熱電子を注入し、そのエネルギーが遠くてベースのフェルミエネルギー準位より高い。不連続エネルギー準位が比較的高いエネルギーでつきあって比較的接近することができるため、注入される熱電子はベースにほとんど連続したエネルギーの準位がある。一方で、SBQWRTTはベースの幅が非常に小さいため、通常ひとつエネルギー準位が量子井戸の中に存在する。電子のそのエネルギーを注ぎ込んで量子井戸中の第一個不連続エネルギー準位に接近するため、共振トンネル効果を生んでによって、大幅にその駆動電流を昇格させる。
【００８２】
SBQWRTTと伝統RTTはすべて組は量子の井戸の構造を阻むことができるが、それらは素子構造と運営メカニズムの上に以下の基本的な相違がある。
RTTの量子井戸リージョンは半導体で、SBQWRTTの量子井戸リージョンでは金属あるいはケイ素化合物である。
【００８３】
RTTはショットキー接合がなくて、SBQWRTTでは4つのショットキー接合をそのMSMSM構造の中が持つ。
【００８４】
RTTはその負差値抵抗の特性のため、主に例えば発振器の電気回路の応用に用いる。この素子の通常バイアスはピークとどん底の間にある。大部分の電気回路に対して使用して、負差値抵抗が歓迎をうけられない振動と駆動電流が下がることをもたらす。SBQWRTTは多目的トランジスタとして、歓迎をうけられないの負差値抵抗をさけられるのために、そのバイアスは通常はピーク点の下である。
【００８５】
RTTは通常量子井戸の中に多数のエネルギー準位があって、そのため電流−電圧の特性は多数のピーク値を示す。他方、SBQWRTTは通常ひとつ不連続のエネルギー準位が量子井戸の中である。SBQWRTTの電流−電圧の特性、従来のトランジスタと類似して(例えばBJTびMOSFET）、決して多数のピーク値がない。
【００８６】
本発明は特定の実施の例について述べられるが、この陳述はただ本発明を説明するためだけのもので、本発明を制限することを意図するものではない。この当業者がいろいろな変更および応用等、添付の主張される可能であるが、付け加えた本特許の申請範囲の定義した本発明の精神および範囲から離反することはできない。いわゆる、本発明の要約の範囲の枠内に各種の変更を行うことができる。
【００８７】
図18において、その中1種の変化を示される、そこにおいて、ベース1810は金属と半導体の超格子構造である。伝統的な定義によって、超格子はより小さいバンド隙間の半導体薄層とより大きいバンド隙間の半導体薄層からを持って、入り組み、積み重ねてなる周期的な構造である。超格子は、本発明においてより幅広い意味を持つ。それは、入り組む金属層と半導体層から構成してもよい。図18の中で、ベースリージョン1810は第1金属ベースリージョン1803、半導体ベースバリアーリージョン1804および第2金属ベースリージョン1805を阻んで構成することができる。WSは半導体ベースバリアーリージョン1804の厚さを阻んで、WBは金属ベースリージョン1803および1805の厚さである。金属ベースリージョン1803および1805、その中は少なくとも一つをベース端37まで接続する。ベースリージョンの他に、超格子をエミッタリージョンおよびコレクタリージョンにすることにも用いることができる。
【００８８】
図19aは、超格子ベース構造のnタイプSBQWRTTがある、そのサブしきい値スイング（VBが0と0.2 Vの間で）およびオンの状態の電子トンネル電流Jtn（VB = 0.2 Vで）とWSの関係を示す。エミッタバリアリージョン1802、半導体ベースバリアーリージョン1804およびコレクタバリアリージョン1806は非混合（100）のケイ素Siから構成する。エミッタリージョン1801、金属ベースリージョン1803および1805とコレクタリージョン1807（100）が2ケイ素ニッケルNiSi2から構成されている。SBH qΦbp  は（100）NiSi2と（100）Siの間に介在するの0.4 eVである。WEB = WCB = 19原子層ML。WB = 2 ML。VE = 0 V。VC = 0.2 V。WSが10のMLより大きくなるとき、Jtnおよびサブしきい値スイングはWSからほとんど独立している。WSが10のML未満であるとき、サブ閾値下のスイングはWS  を減少させることで速く増加し、そして、JtnはWSを減少させることで速く減少する。WSがゼロになるとき、WBは二倍になる、しかも、E1は小さくなる。NDRが現れたために、Jtnおよびサブしきい値スイングにすべて影響され悪くなる。
【００８９】
図19bにおいて、超格子ベース構造のnタイプSBQWRTTを、その電子と穴トンネル電流JtnおよびJtpとVBの関係を表す。WSがより小さい時、NDRはより小さいVBで発生する。NDRが発生する前に、VBが非常に小さいならば、サブしきい値スイングほとんどWSと関係がなくなる。VB = 0 Vの時に、JtnはJtpより3桁位数以上大きい。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１６】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【図１７ｄ】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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【外国語明細書】
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【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１６】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【図１７ｄ】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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