(57)【要約】      （修正有）【課題】差動増幅回路のＰ１ｄＢ特性を改善するための新たな仕組みを提供する。【解決手段】第１及び第２の差動入力に各々接続された第１及び第２のトランジスタＴｒ１,Ｔｒ２と、該第１のトランジスタと第１の差動出力との間に配置された第１のカスコードトランジスタＣＴ１と、該第２のトランジスタと第２の差動出力との間に配置された第２のカスコードトランジスタＣＴ２と、該第１及び第２のトランジスタの制御端子に接続された制御端子を有する第３のトランジスタＴｒ３と、該第１及び第２のカスコードトランジスタの制御端子に接続された制御端子を有する第３のカスコードトランジスタＣＴ３と、第１及び第２の差動入力から入力された差動入力信号の振幅を検波し、当該振幅に応じて、該第１から第３のカスコードトランジスタのゲート電圧又はベース電流を制御する検波回路１０１とを備える。【選択図】図１
2010183406.tif 000002
【特許請求の範囲】
【請求項１】
第１の差動入力に接続されたゲート又はベース端子を有する第１のトランジスタと、
第２の差動入力に接続されたゲート又はベース端子を有する第２のトランジスタと、
前記第１のトランジスタと第１の差動出力との間に配置され、前記第１のトランジスタとカスコード接続された第１のカスコードトランジスタと、
前記第２のトランジスタと第２の差動出力との間に配置され、前記第２のトランジスタとカスコード接続された第２のカスコードトランジスタと、
前記第１及び第２のトランジスタの前記ゲート又はベース端子に接続されたゲート又はベース端子を有する第３のトランジスタと、
前記第１及び第２のカスコードトランジスタのゲート又はベース端子に接続されたゲート又はベース端子を有し、前記第３のトランジスタとカスコード接続された第３のカスコードトランジスタと、
前記第１の差動入力に接続された第１の入力部と、前記第２の差動入力に接続された第２の入力部と、前記第１から第３のカスコードトランジスタの前記ゲート又はベース端子に接続された出力部とを有し、前記第１及び第２の差動入力から入力された差動入力信号の振幅を検波し、前記振幅に応じて、前記第１から第３のカスコードトランジスタのゲート電圧又はベース電流を制御する検波回路と、
を備えることを特徴とする差動増幅回路。
【請求項２】
前記第１から第３のトランジスタに接続されたグラウンド線と、
前記第１から第３のカスコードトランジスタに接続された電源線とを更に備え、
前記第３のトランジスタは、
前記ゲート又はベース端子と、
前記グラウンド線に接続されたソース又はエミッタ端子と、
前記第３のカスコードトランジスタに接続され、前記第３のトランジスタの前記ゲート又はベース端子と結線されているドレイン又はコレクタ端子とを有し、
前記第３のカスコードトランジスタは、
前記ゲート又はベース端子と、
前記第３のトランジスタに接続されたソース又はエミッタ端子と、
前記電源線に接続され、前記第３のカスコードトランジスタの前記ゲート又はベース端子と結線されていないドレイン又はコレクタ端子とを有する、
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
第１の差動入力に接続されたゲート又はベース端子と、ソース又はエミッタ端子と、第１の差動出力に接続されたドレイン又はコレクタ端子とを有する第１のトランジスタと、
第２の差動入力に接続されたゲート又はベース端子と、ソース又はエミッタ端子と、第２の差動出力に接続されたドレイン又はコレクタ端子とを有する第２のトランジスタと、
前記第１及び第２のトランジスタの前記ゲート又はベース端子に接続されたゲート又はベース端子を有する第３のトランジスタと、
前記第１の差動入力に接続された第１の入力部と、前記第２の差動入力に接続された第２の入力部と、前記第１から第３のトランジスタの前記ゲート又はベース端子に接続された出力部とを有し、前記第１及び第２の差動入力から入力された差動入力信号の振幅を検波し、前記振幅に応じて、前記第１から第３のトランジスタのゲート電圧又はベース電流を制御する検波回路と、
を備えることを特徴とする差動増幅回路。
【請求項４】
前記第１及び第２のトランジスタの前記ソース又はエミッタ端子に接続されたグラウンド線と、
前記第１及び第２のトランジスタの前記ドレイン又はコレクタ端子に接続された電源線とを更に備え、
前記第３のトランジスタは、
前記ゲート又はベース端子と、
前記グラウンド線に接続されたソース又はエミッタ端子と、
前記電源線に接続され、前記第３のトランジスタの前記ゲート又はベース端子と結線されていないドレイン又はコレクタ端子とを有する、
ことを特徴とする請求項３に記載の差動増幅回路。
【請求項５】
前記検波回路は、
前記第１の入力部にゲート又はベース端子が接続され、前記出力部又はカレントミラーにソース及びドレイン端子のいずれか、又はエミッタ及びコレクタ端子のいずれかが接続された第４のトランジスタと、
前記第２の入力部にゲート又はベース端子が接続され、前記出力部又は前記カレントミラーにソース及びドレイン端子のいずれか、又はエミッタ及びコレクタ端子のいずれかが接続された第５のトランジスタと、
を備えることを特徴とする請求項１から４のいずれか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、例えば、移動体通信端末に使用されるものである。
【背景技術】
【０００２】
差動増幅回路は、２つの入力信号の差分を増幅する回路である。差分の増幅率は、差動利得と呼ばれる。
【０００３】
差動増幅回路内にバイアス電流源を設ける場合、差動増幅回路内の各ノードのＤＣバイアス（特にＤＣ電圧）は、バイアス電流源に応じて一義的に決まってしまう。そのため、当該差動増幅回路では、電圧振幅の大きなＡＣ信号が差動入力に印加されると、利得圧縮が生じてしまう。従って、特に、当該差動増幅回路をバックオフの大きなシステムで使用する場合には、予め電流を増やしておく等の対策をしておかなければ、Ｐ１ｄＢ（１ｄＢ利得圧縮点）特性、即ち、歪み特性の確保が難しい。
【０００４】
特許文献１には、回路の低消費電流化を図りつつ、歪み特性の最適化を図ることが可能な差動増幅装置を提供するための技術が開示されている。
【０００５】
特許文献１には、入力された電圧信号を増幅する差動増幅器と、当該電圧信号の振幅を検出し、この振幅に対応する検出電流を出力する振幅検出回路と、検出電流の入力に対し所望のミラー比で補償電流を出力するカレントミラー回路と、上記振幅に応じて補償電流の大きさを制御するために上記ミラー比を変更する帰還回路と、補償電流の大きさに基づいて、上記電圧信号にバイアス値を加算するためのバイアス電圧を差動増幅器に供給するバイアス回路と、を備える差動増幅装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１４７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、差動増幅回路のＰ１ｄＢ特性を改善するための新たな仕組みを提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様は、例えば、第１の差動入力に接続されたゲート又はベース端子を有する第１のトランジスタと、第２の差動入力に接続されたゲート又はベース端子を有する第２のトランジスタと、前記第１のトランジスタと第１の差動出力との間に配置され、前記第１のトランジスタとカスコード接続された第１のカスコードトランジスタと、前記第２のトランジスタと第２の差動出力との間に配置され、前記第２のトランジスタとカスコード接続された第２のカスコードトランジスタと、前記第１及び第２のトランジスタの前記ゲート又はベース端子に接続されたゲート又はベース端子を有する第３のトランジスタと、前記第１及び第２のカスコードトランジスタのゲート又はベース端子に接続されたゲート又はベース端子を有し、前記第３のトランジスタとカスコード接続された第３のカスコードトランジスタと、前記第１の差動入力に接続された第１の入力部と、前記第２の差動入力に接続された第２の入力部と、前記第１から第３のカスコードトランジスタの前記ゲート又はベース端子に接続された出力部とを有し、前記第１及び第２の差動入力から入力された差動入力信号の振幅を検波し、前記振幅に応じて、前記第１から第３のカスコードトランジスタのゲート電圧又はベース電流を制御する検波回路と、を備えることを特徴とする差動増幅回路である。
【０００９】
本発明の別の態様は、例えば、第１の差動入力に接続されたゲート又はベース端子と、ソース又はエミッタ端子と、第１の差動出力に接続されたドレイン又はコレクタ端子とを有する第１のトランジスタと、第２の差動入力に接続されたゲート又はベース端子と、ソース又はエミッタ端子と、第２の差動出力に接続されたドレイン又はコレクタ端子とを有する第２のトランジスタと、前記第１及び第２のトランジスタの前記ゲート又はベース端子に接続されたゲート又はベース端子を有する第３のトランジスタと、前記第１の差動入力に接続された第１の入力部と、前記第２の差動入力に接続された第２の入力部と、前記第１から第３のトランジスタの前記ゲート又はベース端子に接続された出力部とを有し、前記第１及び第２の差動入力から入力された差動入力信号の振幅を検波し、前記振幅に応じて、前記第１から第３のトランジスタのゲート電圧又はベース電流を制御する検波回路と、を備えることを特徴とする差動増幅回路である。
【発明の効果】
【００１０】
本発明によれば、差動増幅回路のＰ１ｄＢ特性を改善するための新たな仕組みを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の差動増幅回路の回路構成図である。
【図２】図１の差動増幅回路の負荷の変形例を示す回路構成図である。
【図３】比較例の差動増幅回路の回路構成図である。
【図４】差動入力信号の振幅及び検波回路の出力電圧の例を示す波形図である。
【図５】図１の検波回路の第１の具体例を示す回路構成図である。
【図６】図５の検波回路の変形例を示す回路構成図である。
【図７】図１の検波回路の第２の具体例を示す回路構成図である。
【図８】図１及び図３の差動増幅回路のＰ１ｄＢ特性のシミュレーション結果を示したグラフ（２．５ＧＨｚ）である。
【図９】図１及び図３の差動増幅回路のＰ１ｄＢ特性のシミュレーション結果を示したグラフ（３．５ＧＨｚ）である。
【図１０】第２実施形態の差動増幅回路の回路構成図である。
【図１１】図１の差動増幅回路の変形例を示す回路構成図である。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を、図面に基づいて説明する。
【００１３】
（第１実施形態）
図１は、第１実施形態の差動増幅回路の回路構成図である。
【００１４】
図１の差動増幅回路には、第１のトランジスタＴｒ１と、第２のトランジスタＴｒ２が設けられている。図１の差動増幅回路にはさらに、ＤＣカット用の第１のキャパシタＣ１と、ＤＣカット用の第２のキャパシタＣ２が設けられている。
【００１５】
Ｔｒ１のゲート端子は、キャパシタＣ１を介して、非反転差動入力ＩＮ＿Ｐに接続されている。ＩＮ＿Ｐは、本発明の第１の差動入力の例である。Ｃ１では、ＩＮ＿Ｐから入力された入力信号のＤＣ成分がカットされる。Ｔｒ１のゲート端子には、Ｃ１にてＤＣ成分がカットされた入力信号が供給される。
【００１６】
また、Ｔｒ２のゲート端子は、キャパシタＣ２を介して、反転差動入力ＩＮ＿Ｎに接続されている。ＩＮ＿Ｎは、本発明の第２の差動入力の例である。Ｃ２では、ＩＮ＿Ｎから入力された入力信号のＤＣ成分がカットされる。Ｔｒ２のゲート端子には、Ｃ２にてＤＣ成分がカットされた入力信号が供給される。
【００１７】
また、Ｔｒ１及びＴｒ２のソース端子は、グラウンド線ＧＮＤに接続されている。また、Ｔｒ１及びＴｒ２のボディ領域も、グラウンド線ＧＮＤに接続されている。
【００１８】
図１の差動増幅回路には更に、第１のカスコードトランジスタＣＴ１と、第２のカスコードトランジスタＣＴ２が設けられている。
【００１９】
ＣＴ１は、Ｔｒ１と非反転差動出力ＯＵＴ＿Ｐとの間に配置され、Ｔｒ１とカスコード接続されている。ＯＵＴ＿Ｐは、本発明の第１の差動出力の例である。ＯＵＴ＿Ｐからは、ＩＮ＿Ｐからの入力信号に対応する出力信号が出力される。
【００２０】
また、ＣＴ２は、Ｔｒ２と反転差動出力ＯＵＴ＿Ｎとの間に配置され、Ｔｒ２とカスコード接続されている。ＯＵＴ＿Ｎは、本発明の第２の差動出力の例である。ＯＵＴ＿Ｎからは、ＩＮ＿Ｎからの入力信号に対応する出力信号が出力される。
【００２１】
また、ＣＴ１及びＣＴ２のソース端子はそれぞれ、Ｔｒ１及びＴｒ２のドレイン端子に接続されている。また、ＣＴ１及びＣＴ２のボディ領域もそれぞれ、Ｔｒ１及びＴｒ２のドレイン端子に接続されている。また、ＣＴ１及びＣＴ２のドレイン端子はそれぞれ、ＯＵＴ＿Ｐ及びＯＵＴ＿Ｎに接続されると共に、第１及び第２のインダクタＬ１及びＬ２を介して、電源線ＶＤＤに接続されている。なお、ＣＴ１及びＣＴ２のボディ領域は、グラウンド線ＧＮＤに接続されていても構わない。
【００２２】
第１及び第２のインダクタＬ１及びＬ２は、図１の差動増幅回路の負荷となっている。これらの負荷は、図２(Ａ)に示すように、抵抗ＲＸ及びＲＹでも構わない。また、これらの負荷は、図２(Ｂ)に示すように、カレントミラーを構成するトランジスタＴｒＸ及びＴｒＹでも構わない。図２は、図１の差動増幅回路の負荷の変形例を示す回路構成図である。
【００２３】
図１の差動増幅回路には更に、第３のトランジスタＴｒ３と、Ｔｒ３とカスコード接続された第３のカスコードトランジスタＣＴ３が設けられている。Ｔｒ３及びＣＴ３はそれぞれ、バイアス用のトランジスタ及びカスコードトランジスタである。
【００２４】
Ｔｒ３のゲート端子は、第１の抵抗Ｒ１を介して、Ｔｒ１のゲート端子に接続されると共に、第２の抵抗Ｒ２を介して、Ｔｒ２のゲート端子に接続されている。また、Ｔｒ３のソース端子は、グラウンド線ＧＮＤに接続されている。また、Ｔｒ３のボディ領域も、グラウンド線ＧＮＤに接続されている。
【００２５】
ＣＴ３のゲート端子は、第３の抵抗Ｒ３を介して、ＣＴ１及びＣＴ２のゲート端子に接続されている。また、ＣＴ３のソース端子は、Ｔｒ３のドレイン端子に接続されている。また、ＣＴ３のボディ領域も、Ｔｒ３のドレイン端子に接続されている。また、ＣＴ３のドレイン端子は、電源線ＶＤＤに接続されている。なお、ＣＴ３のボディ領域は、グラウンド線ＧＮＤに接続されていても構わない。
【００２６】
なお、本実施形態では、Ｔｒ３のゲート端子が、Ｔｒ３のドレイン端子と結線されているのに対し、ＣＴ３のゲート端子は、ＣＴ３のドレイン端子と結線されていない。この詳細については、後述する。
【００２７】
ここで、本実施形態の差動増幅回路と、比較例の差動増幅回路とを比較する。図３は、比較例の差動増幅回路の回路構成図である。
【００２８】
図３の差動増幅回路には、図１の差動増幅回路と同様に、Ｔｒ１〜Ｔｒ３と、ＣＴ１〜ＣＴ３と、Ｃ１及びＣ２と、Ｌ１及びＬ２と、Ｒ１〜Ｒ３が設けられている。図３の差動増幅回路には更に、ＣＴ３のドレイン端子と電源線ＶＤＤとの間に配置されたバイアス電流源Ｉbias１が設けられている。
【００２９】
図３の差動増幅回路内の各ノードのＤＣバイアスは、バイアス電流源Ｉbias１に応じて一義的に決まってしまう。そのため、図３の差動増幅回路では、電圧振幅の大きなＡＣ信号が差動入力に印加されると、利得圧縮が生じてしまう。従って、特に、図３の差動増幅回路をバックオフの大きなシステムで使用する場合には、予め電流を増やしておく等の対策をしておかなければ、Ｐ１ｄＢ特性の確保が難しい。
【００３０】
一方、図１の差動増幅回路には、検波回路１０１が設けられている。
【００３１】
検波回路１０１の非反転入力部ＩＮＰは、第１のキャパシタＣ１を介して、非反転差動入力ＩＮ＿Ｐに接続されている。非反転入力部ＩＮＰは、本発明の第１の入力部の例である。ＩＮＰには、Ｃ１にてＤＣ成分がカットされた入力信号が供給される。
【００３２】
また、検波回路１０１の反転入力部ＩＮＮは、第２のキャパシタＣ２を介して、反転差動入力ＩＮ＿Ｐに接続されている。反転入力部ＩＮＮは、本発明の第２の入力部の例である。ＩＮＮには、Ｃ２にてＤＣ成分がカットされた入力信号が供給される。
【００３３】
また、検波回路１０１の出力部ＯＵＴは、Ｒ３を介してＣＴ１及びＣＴ２のゲート端子に接続されると共に、ＣＴ３のゲート端子に接続されている。出力部ＯＵＴは、本発明の出力部の例である。
【００３４】
図１では、ＣＴ１及びＣＴ２のゲート端子とＣＴ３のゲート端子との間のノードがＮＡで示され、Ｔｒ１及びＴｒ２のゲート端子とＴｒ３のゲート端子との間のノードがＮＢで示されている。検波回路１０１の出力部ＯＵＴは、ノードＮＡに接続されている。
【００３５】
図１では更に、ＩＮ＿Ｐからの入力信号（入力電圧）がＶin_pで示され、ＩＮ＿Ｎからの入力信号（入力電圧）がＶin_nで示されている。入力信号Ｖin_pと入力信号Ｖin_nとの差分Ｖin_p−Ｖin_nは、差動入力信号と呼ばれる。検波回路１０１のＩＮＰには、入力信号Ｖin_pがＤＣカットされた状態で供給され、検波回路１０１のＩＮＮには、入力信号Ｖin_nがＤＣカットされた状態で供給される。
【００３６】
検波回路１０１は、これらの入力信号を利用して、差動入力信号Ｖin_p−Ｖin_nの振幅を検波する。差動入力信号はここでは、包絡成分を含む交流信号とする。この場合、差動入力信号の振幅は、この包絡成分の振幅となる。
【００３７】
そして、検波回路１０１は、差動入力信号の振幅に応じて、ＣＴ１〜ＣＴ３のゲート電圧を制御する。具体的には、検波回路１０１は、当該振幅に比例した高さのＤＣ出力電圧をＯＵＴから出力し、当該出力電圧によりＣＴ１〜ＣＴ３のゲート電圧を制御する。図４(Ａ)には、差動入力信号の振幅（包絡成分の振幅）の例が示され、図４(Ｂ)には、検波回路１０１の出力電圧の例が示されている。図４は、差動入力信号の振幅及び検波回路１０１の出力電圧の例を示す波形図である。
【００３８】
上述のように、図３の差動増幅回路では、電圧振幅の大きなＡＣ信号が差動入力に印加されると、利得圧縮が生じる。一方、図１の差動増幅回路では、電圧振幅の大きなＡＣ信号が差動入力に印加されると、検波回路１０１の出力電圧が高くなる。これにより、図１の差動増幅回路では、利得圧縮が補償され、Ｐ１ｄＢ特性が改善される。
【００３９】
なお、図１の差動増幅回路では、検波回路１０１の出力部ＯＵＴが、ノードＮＡに接続されており、ＣＴ１〜ＣＴ３のゲート電圧は、検波回路１０１の出力電圧により制御される。そのため、図１の差動増幅回路では、ＣＴ３のゲート端子とドレイン端子との間の結線が削除されている。一方、図３の差動増幅回路では、ＣＴ３のゲート端子とドレイン端子とが結線されていることに留意されたい。
【００４０】
図１の検波回路１０１の具体例を、図５〜図７に示す。図５は、図１の検波回路１０１の第１の具体例を示す回路構成図である。図６は、図５に示す検波回路１０１の変形例を示す回路構成図である。図７は、図１の検波回路１０１の第２の具体例を示す回路構成図である。これらの具体例の詳細については、後述する。
【００４１】
以下、図１の差動増幅回路の動作について説明する。
【００４２】
図１では、電圧振幅の大きな信号が差動入力（ＩＮ＿Ｐ及びＩＮ＿Ｎ）に入ってきた際に、ノードＮＡの電圧が上昇する。そして、ノードＮＡの電圧の上昇に伴い、ノードＮＢの電圧も同時に上昇する。なお、ノードＮＢの電圧は、ノードＮＡの電圧に比べ、ＣＴ３のVT＋Δov分だけ低く設定される。
【００４３】
これにより、図１の差動増幅回路では、Ｔｒ３（バイアス用トランジスタ）に流れる電流ＩＣが増加する。更には、Ｔｒ１及びＴｒ２（増幅用トランジスタ）に流れる電流ＩＤも増加する。この一連の動作により、図１では、電圧振幅が大きな信号が入ってきた際に差動利得が増加する。これにより、図１では、利得圧縮の度合いを弱め、Ｐ１ｄＢ特性を改善することができる。
【００４４】
また、図１の差動増幅回路において、ノードＮＢは、ＡＣ入力（ＩＮ＿Ｐ及びＩＮ＿Ｎ）のＤＣバイアス点でもある。そのため、図１では、ノードＮＡ及びＮＢの電圧が上昇することで、入力振幅の許容値も大きくなる。これにより、図１の差動増幅回路は、歪みに強くなる。
【００４５】
このように、図１の差動増幅回路によれば、電流ＩＣ及びＩＤを増加させることで、Ｐ１ｄＢ特性を改善することができる。更には、差動入力信号の電圧振幅の許容値を大きくすることで、Ｐ１ｄＢ特性を改善することができる。このように、図１の差動増幅回路によれば、電流と電圧の両方で利得圧縮に対するマージンを上げることができ、Ｐ１ｄＢ特性を改善することができる。
【００４６】
図８は、図１及び図３の差動増幅回路のＰ１ｄＢ特性のシミュレーション結果を示したグラフである。図８(Ａ)は、２．５ＧＨｚにおける比較例（図３）のＰ１ｄＢ特性の一例を表し、図８(Ｂ)は、２．５ＧＨｚにおける本実施形態（図１）のＰ１ｄＢ特性の一例を表す。また、図８(Ａ)及び(Ｂ)の横軸は、差動増幅回路の入力レベルを表し、縦軸は、差動増幅回路の出力レベル及び差動利得を表す。
【００４７】
図８(Ａ)によれば、比較例の出力Ｐ１ｄＢは、８．９ｄＢｍであり、入力Ｐ１ｄＢは、９３．８ｄＢμである。一方、図８(Ｂ)によれば、本実施形態の出力Ｐ１ｄＢは、１１．３ｄＢｍであり、入力Ｐ１ｄＢは、９６．１ｄＢμである。このように、本実施形態によれば、比較例に対し、出力Ｐ１ｄＢが２．４ｄＢ改善され、入力Ｐ１ｄＢが２．３ｄＢ改善された。
【００４８】
同様に、図９は、図１及び図３の差動増幅回路のＰ１ｄＢ特性のシミュレーション結果を示したグラフである。図９(Ａ)は、３．５ＧＨｚにおける比較例（図３）のＰ１ｄＢ特性の一例を表し、図９(Ｂ)は、３．５ＧＨｚにおける本実施形態（図１）のＰ１ｄＢ特性の一例を表す。
【００４９】
図９(Ａ)によれば、比較例の出力Ｐ１ｄＢは、７．１ｄＢｍであり、入力Ｐ１ｄＢは、９１．７ｄＢμである。一方、図８(Ｂ)によれば、本実施形態の出力Ｐ１ｄＢは、１０．３ｄＢｍであり、入力Ｐ１ｄＢは、９５．２ｄＢμである。このように、本実施形態によれば、比較例に対し、出力Ｐ１ｄＢが３．２ｄＢ改善され、入力Ｐ１ｄＢが３．５ｄＢ改善された。
【００５０】
図８及び図９のシミュレーション結果から、本実施形態によれば、Ｐ１ｄＢ特性が改善されることが解る。
【００５１】
以下、図１の検波回路１０１の具体例について説明する。
【００５２】
図５は、図１の検波回路１０１の第１の具体例を示す回路構成図である。
【００５３】
図５の検波回路１０１には、トランジスタＴｒ４及びＴｒ５と、ＤＣカット用のキャパシタＣ３〜Ｃ５が設けられている。Ｔｒ４及びＴｒ５はそれぞれ、本発明の第４及び第５のトランジスタの例である。
【００５４】
Ｔｒ４及びＴｒ５のゲート端子はそれぞれ、キャパシタＣ３及びＣ４を介して、非反転入力部ＩＮＰ及び反転入力部ＩＮＮに接続されている。また、Ｔｒ４及びＴｒ５のソース端子は、出力部ＯＵＴに接続されている。また、Ｔｒ４及びＴｒ５のボディ領域も、出力部ＯＵＴに接続されている。また、Ｔｒ４及びＴｒ５のドレイン端子は、電源線ＶＤＤに接続されている。
【００５５】
図５では、Ｔｒ４とＣ３との間の２つのノードがＮＣ及びＮＤで示され、Ｔｒ５とＣ４との間の２つのノードがＮＥ及びＮＦで示されている。図５では、抵抗Ｒ４が、ノードＮＣと電源線ＶＤＤとの間に配置され、抵抗Ｒ５が、ノードＮＤとグラウンド線ＧＮＤとの間に配置されている。また、図５では、抵抗Ｒ６が、ノードＮＥと電源線ＶＤＤとの間に配置され、抵抗Ｒ７が、ノードＮＦとグラウンド線ＧＮＤとの間に配置されている。
【００５６】
図５では更に、Ｔｒ４及びＴｒ５のソース端子と出力部ＯＵＴとの間の２つのノードがＮＧ及びＮＨで示されている。図５では、バイアス電流源Ｉbias２が、ノードＮＧとグラウンド線ＧＮＤとの間に配置されている。また、図５では、キャパシタＣ５が、ノードＮＨとグラウンド線ＧＮＤとの間に配置されている。
【００５７】
このように、図５では、Ｔｒ４及びＴｒ５のダイオード特性を利用して検波回路１０１が実現されている。図５では、これら２つのトランジスタＴｒ４及びＴｒ５により、検波回路１０１を実現することができる。
【００５８】
なお、図１の差動増幅回路では、Ｐ１ｄＢ特性が改善されるよう、利得圧縮の補償量を適切に設定することが望まれる。利得圧縮の補償量は例えば、図５のノードＮＣ〜ＮＦの電位の制御を通じて制御可能である。そして、当該電位の高さは、Ｒ４及びＲ５の抵抗値を変えることで制御することができる。
【００５９】
そのため、図５では、Ｔｒ４とＣ３との間のノードに、Ｒ４及びＲ５と同様の抵抗を更に接続し、各抵抗にスイッチングトランジスタを接続してもよい。この場合、各スイッチングトランジスタのＯＮ／ＯＦＦを制御することで、Ｔｒ４とＣ３との間のノードの電位を制御することができる。
【００６０】
図５では更に、Ｔｒ５とＣ４との間のノードに、Ｒ６及びＲ７と同様の抵抗を更に接続し、各抵抗にスイッチングトランジスタを接続してもよい。この場合、各スイッチングトランジスタのＯＮ／ＯＦＦを制御することで、Ｔｒ５とＣ４との間のノードの電位を制御することができる。
【００６１】
この様子は、図６に示されている。図６は、図５の検波回路１０１の変形例を示す回路構成図である。図６では、Ｔｒ４とＣ３との間のノードに、抵抗Ｒ４及びＲ５に加え、抵抗Ｒ８及びＲ９が接続されており、Ｔｒ５とＣ４との間のノードに、抵抗Ｒ６及びＲ７に加え、抵抗Ｒ１０及びＲ１１が接続されている。また、図６では、抵抗Ｒ４，Ｒ５，Ｒ８，Ｒ９がそれぞれ、スイッチングトランジスタＳＴ１〜ＳＴ４と接続されており、抵抗Ｒ６，Ｒ７，Ｒ１０，Ｒ１１がそれぞれ、スイッチングトランジスタＳＴ５〜ＳＴ８と接続されている。図６では、ＳＴ１〜ＳＴ４のＯＮ／ＯＦＦを制御することで、Ｔｒ４とＣ３との間のノードの電位を制御することができ、ＳＴ５〜ＳＴ８のＯＮ／ＯＦＦを制御することで、Ｔｒ５とＣ４との間のノードの電位を制御することができる。
【００６２】
図７は、図１の検波回路１０１の第２の具体例を示す回路構成図である。
【００６３】
図７の検波回路１０１には、トランジスタＴｒ６〜Ｔｒ１０と、ＤＣカット用のキャパシタＣ６及びＣ７が設けられている。Ｔｒ６及びＴｒ７はそれぞれ、本発明の第４及び第５のトランジスタの例である。
【００６４】
Ｔｒ６及びＴｒ７のゲート端子はそれぞれ、キャパシタＣ６及びＣ７を介して、非反転入力部ＩＮＰ及び反転入力部ＩＮＮに接続されている。また、Ｔｒ６及びＴｒ７のソース端子は、抵抗Ｒ１２を介して、グラウンド線ＧＮＤに接続されている。また、Ｔｒ６及びＴｒ７のドレイン端子は、Ｔｒ８及びＴｒ９で構成されるカレントミラーに接続されている。
【００６５】
また、Ｔｒ８及びＴｒ９のゲート端子は、互いに接続されている。また、Ｔｒ８及びＴｒ９のソース端子は、電源線ＶＤＤに接続されている。また、Ｔｒ８のドレイン端子は、Ｔｒ６及びＴｒ７のドレイン端子に接続されると共に、Ｔｒ８及びＴｒ９のゲート端子に接続されている。また、Ｔｒ９のドレイン端子は、出力部ＯＵＴに接続されている。
【００６６】
また、Ｔｒ１０のゲート端子は、抵抗Ｒ１３を介して、Ｔｒ６のゲート端子に接続されると共に、抵抗Ｒ１４を介して、Ｔｒ７のゲート端子に接続されている。また、Ｔｒ１０のソース端子は、抵抗Ｒ１５を介して、グラウンド線ＧＮＤに接続されている。また、Ｔｒ１０のドレイン端子は、バイアス電流源Ｉbias３を介して、電源線ＶＤＤに接続されている。
【００６７】
図７では、Ｔｒ９のソース端子と出力部ＯＵＴとの間のノードがＮＩで示されている。図７では、抵抗Ｒ１６が、ノードＮＩとグラウンド線ＧＮＤとの間に配置されている。
【００６８】
このように、図７では、Ｔｒ６及びＴｒ７のダイオード特性を利用して検波回路１０１が実現されている。図７では、５つのトランジスタＴｒ６〜Ｔｒ１０により、検波回路１０１を実現することができる。
【００６９】
なお、本実施形態では、Ｔｒ１〜Ｔｒ１０、ＣＴ１〜ＣＴ３、ＳＴ１〜ＳＴ８はそれぞれ、ＭＯＳＦＥＴとなっている。しかしながら、本実施形態では、Ｔｒ１〜Ｔｒ１０、ＣＴ１〜ＣＴ３、ＳＴ１〜ＳＴ８はそれぞれ、バイポーラトランジスタでも構わない。この場合、各トランジスタのゲート端子、ソース端子、及びドレイン端子はそれぞれ、ベース端子、エミッタ端子、及びコレクタ端子に置き換えられる。また、各トランジスタのゲート電圧は、ベース電流に置き換えられる。
【００７０】
なお、本実施形態では、Ｔｒ１〜Ｔｒ７及びＴｒ１０、ＣＴ１〜ＣＴ３、ＳＴ２、ＳＴ４、ＳＴ６、ＳＴ８はそれぞれ、ｎＭＯＳとなっているが、ＮＰＮ型のバイポーラトランジスタでも構わない。また、Ｔｒ８、Ｔｒ９、ＳＴ２、ＳＴ４、ＳＴ６、ＳＴ８はそれぞれ、ｐＭＯＳとなっているが、ＰＮＰ型のバイポーラトランジスタでも構わない。
【００７１】
以上のように、本実施形態の差動増幅回路には、差動入力から入力された差動入力信号の振幅を検波し、当該振幅に応じて、ＣＴ１〜ＣＴ３のゲート電圧を制御する検波回路が設けられる。本実施形態では、このような仕組みにより、差動増幅回路のＰ１ｄＢ特性を改善することができる。
【００７２】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００７３】
（第２実施形態）
図１０は、第２実施形態の差動増幅回路の回路構成図である。
【００７４】
図１のＴｒ１〜Ｔｒ３にはそれぞれ、ＣＴ１〜ＣＴ３がカスコード接続されているのに対し、図１０のＴｒ１〜Ｔｒ３には、カスコードトランジスタは接続されていない。
【００７５】
よって、図１０では、Ｔｒ１及びＴｒ２のドレイン端子はそれぞれ、ＯＵＴ＿Ｐ及びＯＵＴ＿Ｎに接続されると共に、Ｌ１及びＬ２を介して、電源線ＶＤＤに接続されている。また、図１０では、Ｔｒ３のドレイン端子は、電源線ＶＤＤに接続されている。
【００７６】
図１０の差動増幅回路には、図１の差動増幅回路と同様に、検波回路１０１が設けられている。図１０の検波回路１０１の構成は、図１の検波回路１０１の構成と同様である。但し、図１０では、検波回路１０１の出力部ＯＵＴは、Ｒ１及びＲ２を介してＴｒ１及びＴｒ２のゲート端子に接続されると共に、Ｔｒ３のゲート端子に接続されている。即ち、図１０では、検波回路１０１の出力部ＯＵＴは、ノードＮＢに接続されている。
【００７７】
図１０の検波回路１０１は、図１と同様に、差動入力信号Ｖin_p−Ｖin_nの振幅を検波する。そして、図１０の検波回路１０１は、差動入力信号の振幅に応じて、Ｔｒ１〜Ｔｒ３のゲート電圧を制御する。具体的には、図１０の検波回路１０１は、当該振幅に比例した高さのＤＣ出力電圧をＯＵＴから出力し、当該出力電圧によりＴｒ１〜Ｔｒ３のゲート電圧を制御する。これにより、図１０の差動増幅回路では、利得圧縮が補償され、Ｐ１ｄＢ特性が改善される。
【００７８】
なお、図１０の差動増幅回路では、検波回路１０１の出力部ＯＵＴが、ノードＮＢに接続されており、Ｔｒ１〜Ｔｒ３のゲート電圧は、検波回路１０１の出力電圧により制御される。そのため、図１０の差動増幅回路では、Ｔｒ３のゲート端子とドレイン端子との間の結線が削除されている。これは、図１の差動増幅回路において、ＣＴ３のゲート端子とドレイン端子との間の結線が削除されているのと同様である。
【００７９】
ここで、図１の差動増幅回路と図１０の差動増幅回路とを比較する。
【００８０】
図１０の差動増幅回路の動作は、図１の差動増幅回路の動作とほぼ同様である。図１０の差動増幅回路によれば、電流ＩＣ及びＩＤを増加させることで、Ｐ１ｄＢ特性を改善することができる。更には、差動入力信号の電圧振幅の許容値を大きくすることで、Ｐ１ｄＢ特性を改善することができる。このように、図１０の差動増幅回路によれば、電流と電圧の両方で利得圧縮に対するマージンを上げることができ、Ｐ１ｄＢ特性を改善することができる。
【００８１】
上述のように、図１のＴｒ１〜Ｔｒ３にはそれぞれ、ＣＴ１〜ＣＴ３がカスコード接続されている。トランジスタには一般に、抵抗が低いという特徴がある。そのため、差動増幅回路では、差動増幅回路を構成するトランジスタの抵抗が低いことに起因して、差動利得が低くなり過ぎる場合がある。しかしながら、図１の差動増幅回路では、Ｔｒ１〜Ｔｒ３に対しＣＴ１〜ＣＴ３がカスコード接続されているため、このような事態を防止することができる。
【００８２】
一方、図１０のＴｒ１〜Ｔｒ３には、カスコードトランジスタは接続されていない。図１０のような回路構成は例えば、差動利得が低くなり過ぎるおそれが少ない場合に有効である。図１０の差動増幅回路は、図１の差動増幅回路よりも少数のトランジスタで構成されるため、一般に、図１の差動増幅回路よりも回路面積が小さくなるという利点がある。
【００８３】
なお、トランジスタの抵抗の低さは、ＭＯＳＦＥＴの場合に問題となることが多く、バイポーラトランジスタの場合に問題となることは少ない。よって、Ｔｒ１〜Ｔｒ３としてＭＯＳＦＥＴを採用する場合には、図１の回路構成が望ましいことが多い。一方、Ｔｒ１〜Ｔｒ３としてバイポーラトランジスタを採用する場合には、図１０の回路構成が望ましいことが多い。
【００８４】
なお、図１の差動増幅回路では、Ｔｒ１〜Ｔｒ３とＣＴ１〜ＣＴ３との間に、更なるカスコードトランジスタを配置しても構わない。このようなカスコードトランジスタが設けられた差動増幅回路の例を、図１１に示す。図１１は、図１の差動増幅回路の変形例を示す回路構成図である。
【００８５】
図１１では、Ｔｒ１〜Ｔｒ３とＣＴ１〜ＣＴ３との間に、カスコードトランジスタＣＴ４〜ＣＴ６が設けられている。ＣＴ４〜ＣＴ６はそれぞれ、ＣＴ１〜ＣＴ３と共に、Ｔｒ１〜Ｔｒ３とカスコード接続されている。なお、この場合、検波回路１０１の出力部ＯＵＴは、ＣＴ４及びＣＴ５のゲート端子とＣＴ６のゲート端子との間のノードではなく、ＣＴ１及びＣＴ２のゲート端子とＣＴ３のゲート端子との間のノードに接続することが望ましい。
【００８６】
以上のように、本実施形態の差動増幅回路には、差動入力から入力された差動入力信号の振幅を検波し、当該振幅に応じて、Ｔｒ１〜Ｔｒ３のゲート電圧を制御する検波回路が設けられる。本実施形態では、このような仕組みにより、差動増幅回路のＰ１ｄＢ特性を改善することができる。
【００８７】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８８】
１０１  検波回路
【図１】
2010183406.tif 000003
【図２】
2010183406.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010183406.tif 000009
【図８】
2010183406.tif 000010
【図９】
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【図１０】
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【図１１】
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