【手続補正書】
【提出日】令和3年6月8日(2021.6.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ポーラー符号化を実行するように構成される電子デバイスであって：
一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器；及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ；
を有し、前記ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）からｗビットの連続的なサブ・セットを提供するように構成され；前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用し、
前記ビット・パターン生成器は、ｗ個の比較器のバンクを有し、前記ｗビットの連続的なサブ・セットは、ｗ個のビット・パターンのビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の各々が、前記ｗ個の比較器のバンクにおける対応する比較器から取得されることを可能にする、電子デバイス。
【請求項２】
前記ビット・パターン生成器は、前記ビット・パターンの各自サポートされる長さ「ｎ」に対するランク・ベクトル（Ｒｎ）を取得するために十分な情報を格納するように構成されるランクＲＯＭを有し、
前記ビット・パターンの長さ「ｎ」に対する前記ランク・ベクトル（Ｒｎ）は、「０」ないし「ｎ−１」の範囲内にある整数であって各ビット位置のランクに対応する順序で置換される整数を含み、
前記ビット・パターン・ベクトル（ｂｋ，ｎ）は、前記第１バイナリ値を採用する前記ビット・パターンにおけるビットの個数ｋと、前記ｗ個の比較器のバンクを利用する前記ビット・パターンの長さ「ｎ」との個々の組み合わせに対して生成され、前記比較器は前記ランク・ベクトル（Ｒｎ）の各要素を「ｋ」と比較する、請求項１に記載の電子デバイス。
【請求項３】
前記各ビット位置のランクは、前記第１バイナリ値を採用する前記ビット・パターンにおける「ｎ」ビットのうちの「ｋ」個に対する最大値を示し、前記ビット・パターン・ベクトル（ｂｋ，ｎ）における対応するビットは前記補数バイナリ値を有し、
比較の各々は、前記ランク・ベクトル（Ｒｎ）の要素が「ｋ」より小さいか否かを決定すること、
前記ビット・パターン・ベクトル（ｂｋ，ｎ）のビット・パターンのビットは、ランク値及びｋ双方を、２の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器は、前記ランク値からの「ｋ」の２の補数減算を実行し、最上位ビットＭＳＢを前記ビット・パターンのビットの値として使用すること、
のうちの少なくとも１つが採用されている請求項２に記載の電子デバイス。
【請求項４】
前記ビット・パターンの長さ「ｎ」は、特定のランク・ベクトル（Ｒｎ）各々の開始アドレスを識別するために、第２ルックアップ・テーブルをインデックスするために使用されること、
前記ランクＲＯＭは複数の多重ランクＲＯＭを含み、１つの多重ランクＲＯＭは前記ビット・パターンの長さ「ｎ」の各自サポートされる値に対応する前記ランク・ベクトル（Ｒｎ）を格納するように構成されていること、
前記ランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎｍａｘ）ビットの幅を有する固定小数点数を利用して格納され、ｎｍａｘはサポートされるビット・パターン長の最大値であること、
ｎの値に対する前記ランクＲＯＭ内の全てのエントリは、ｌｏｇ２（ｎ）ビットの幅を有する固定小数点数を利用して格納されること、
のうちの少なくとも１つが採用されている請求項２又は３に記載の電子デバイス。
【請求項５】
前記ランクＲＯＭの各アドレスはｗ個の固定小数点数を格納するように構成され、
ｎ＜ｗである場合に、前記ランクＲＯＭは前記ランク・ベクトル（Ｒｎ）にｗ−ｎ個のダミー要素を付加するように構成されており、その結果、前記ランク・ベクトル（Ｒｎ）は前記ランクＲＯＭ内でシングル・アドレスの幅を占める、請求項２−４のうちの何れか１項に記載の電子デバイス。
【請求項６】
前記ポーラー符号化における凍結ビットの挿入又は凍結ビットの除外は前記電子デバイスによって実行され、前記凍結ビットの挿入又は凍結ビットの除外は少なくとも２つのサブ・プロセスを含み、前記ビット・パターン生成器は、一連のゼロに及ぶ第１サブ・プロセスに続く第２サブ・プロセスの持続時間に及ぶ各々の連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル、又はより多いクロック・サイクルにおける前記ビット・パターン・ベクトル（ｂｋ，ｎ）からのｗビットの連続的なサブ・セットを提供するように構成され、
前記第１サブ・プロセスの間に、前記第２サブ・プロセスで使用するための前記ビット・パターン生成器の入力に信頼度閾値ｋを提供するように、第１論理回路が構成されている、請求項１に記載の電子デバイス。
【請求項７】
前記電子デバイスは、少なくとも２つの動作モードをサポートするように構成され、各動作モードは、符号化されたビット数Ｍがカーネル・ブロック・サイズＮより小さいか否かに応じて使用され、
前記少なくとも２つの動作モードは、ＭがＮ未満でない場合の反復動作モード、Ｍ＜Ｎである場合の短絡動作モード、Ｍ＜Ｎである場合のパンクチャリング動作モードのうちの少なくとも２つを含み、
前記第１サブ・プロセスはゼロ・クロック・サイクルを有し、前記第２サブ・プロセスはＭがＮ未満でない場合に実行され、閾値信頼度数ｋは、最終的な出力ビット・シーケンスにおいて前記第１バイナリ値を採用するＫビット数に設定される、請求項６に記載の電子デバイス。
【請求項８】
コントローラを更に有し、前記コントローラは、ＭがＮ未満である場合に前記第１サブ・プロセスにおける前記コントローラの制御の下でクロック・サイクル数をカウントするように構成される第２カウンタに動作可能に結合され、前記第１サブ・プロセスは、前記ビット・パターン生成器の回路により出力される前記ビット・パターン・ベクトル（ｂｋ，ｎ）に対する中間値に含まれる第１バイナリ値を有するビット数を示すランク閾値ｋを決定する、請求項７に記載の電子デバイス。
【請求項９】
前記第２サブ・プロセスを含む前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってバイナリ・フラグ生成プロセスを連続的に実行するように構成され、連続的なｔ＝|￣ｎ／ｗ￣|のクロック・サイクル各々におけるｗ個のバイナリ・フラグの連続的なサブ・セットを提供するように構成される第２論理回路であって、前記ビット・パターン・ベクトル（ｂｎ，ｋ）における対応するビットがレート・マッチングにより凍結されない場合に、前記バイナリ・フラグ生成プロセスにおいてバイナリ・フラグがセットされる、第２論理回路と、
前記第２論理回路からの第１入力と前記ビット・パターン生成器の回路からの第２入力とを少なくとも受信するように構成される第３論理回路であって、前記第３論理回路は、前記ビット・パターン生成器の回路からの前記中間ビット・パターン・ベクトル（ｂｋ，ｎ）のｗビットの前記サブ・セットにおけるビットが前記第１バイナリ値を採用し、前記第２論理回路からの前記複数のバイナリ・フラグからの対応するフラグがセットされる場合に、第１バイナリ値の出力を提供するように構成され、これにより少なくとも前記第１及び第２入力に基づいて前記中間ビット・パターンのビット・パターン・ベクトル（ｂｋ，ｎ）を調整する、第３論理回路と、
を更に有する請求項８に記載の電子デバイス。
【請求項１０】
前記第１論理回路は、非符号化ビット各々がレート・マッチングにより凍結されるか否かを決定することにより、前記第２サブ・プロセスで使用する信頼度閾値ｋを識別するように構成され、前記第１論理回路は、前記第１サブ・プロセス中に減少する信頼度の順番に、レート・マッチングにより凍結されない非符号化ビットの数をカウントするように構成される非凍結ビット・カウンタを有し、前記カウントが最終出力ビット・シーケンスにおける最終値のビット数Ｋに到達すると、Ｋ番目に高い信頼度の未凍結ビットのランクがランク閾値ｋとして決定され、前記第１論理回路は、前記ビット・パターン生成器に対する入力として前記ランク閾値ｋを提供する、請求項６−９のうちの何れか１項に記載の電子デバイス。
【請求項１１】
前記電子デバイスは：
反転シーケンス群を格納するように構成される、前記第１論理回路に配置される一群の反転シーケンス・リード・オンリ・メモリＲＯＭであって、前記反転シーケンスの連続的な要素の各々は、減少する信頼度の順番で並ぶ連続的な非符号化ビット各々の位置を指定する、一群の反転シーケンスＲＯＭ；
一群のデインターリーバ・パターンを格納するように構成される、前記第１論理回路に配置される一群のデインターリーバＲＯＭであって、前記デインターリーバ・パターンの要素の各々は、レート・マッチング中のポーラー符号化ビットのインターリーブされた位置を示す、一群のデインターリーバＲＯＭ；
一群のインターリーブされたシーケンスを格納するように構成される前記第１論理回路に配置される一群のインターリーブ・シーケンスＲＯＭ；
前記第１サブ・プロセスの連続的なクロック・サイクルでインクリメントされる第２カウンタであって、Ｎの特定の値に対応する、反転シーケンスＲＯＭの連続的なアドレス、及びインターリーブ・シーケンスＲＯＭの連続的なアドレスがインデックスされる第２カウンタ；
前記ビット・パターンのサポートされる長さ「ｎ」各々についてランク・ベクトル（Ｒｎ）を取得するのに十分な情報を格納するように構成される、前記パターン生成器に配置されるランクＲＯＭ；
連続的なクロック・サイクルの各々において一群の反転シーケンスＲＯＭ及び一群のインターリーブ・シーケンスＲＯＭから読み込まれる連続的な一群の受信要素に基づいて、一群のバイナリ・フラグを取得するように構成され、前記第１論理回路に配置される第１群の機能論理部ｆ１；及び
最終出力ビット・シーケンスにおいてレート・マッチングにより凍結されない非符号化ビット数Ｋに至るまで一群のバイナリ・フラグを受信及びカウントするように構成され、前記第１論理回路に配置されるアキュムレータ論理回路であって、閾値信頼度数ｋは前記第１サブ・プロセスを完了するように設定される、アキュムレータ論理回路；
のうちの少なくとも１つを更に有する、請求項６−１０のうちの何れか１項に記載の電子デバイス。
【請求項１２】
前記論理回路は、凍結ビットを前記ビット・パターン・ベクトル（ｂｋ，ｎ）における補数バイナリ値として識別し、前記ビット・パターン・ベクトル（ｂｋ，ｎ）における前記第１バイナリ値を利用してビットを識別するように構成され、前記ビットは、情報ビット、巡回冗長検査ＣＲＣビット、パリティ・チェック凍結ビット、ユーザー装置識別子ＵＥ−ＩＤビット、ハッシュ・ビットの群からの１つを含む、請求項６−１１のうちの何れか１項に記載の電子デバイス。
【請求項１３】
前記電子デバイスは、前記ビット・パターン生成プロセスを実行するように構成されるエンコーダを有する送信機、前記ビット・パターン生成プロセスを実行するように構成されるデコーダを有する受信機のうちの少なくとも１つを有する、請求項１−１２のうちの何れか１項に記載の電子デバイス。
【請求項１４】
ポーラー符号化を実行するように構成される電子デバイスのための集積回路であって：
一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器；及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ；
を有し、前記ビット・パターン生成器は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）からｗビットの連続的なサブ・セットを提供するように構成され；前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用し、
前記ビット・パターン生成器は、ｗ個の比較器のバンクを有し、前記ｗビットの連続的なサブ・セットは、ｗ個のビット・パターンのビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の各々が、前記ｗ個の比較器のバンクにおける対応する比較器から取得されることを可能にする、集積回路。
【請求項１５】
ポーラー符号化方法であって：
ビット・パターン生成器が、一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ；及び
前記一連の（ｔ＝|￣ｎ／ｗ￣|）クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップ；
を有し、前記方法は、各々の連続するｔ＝|￣ｎ／ｗ￣|個のクロック・サイクルにおいてビット・パターン・ベクトル（ｂｋ，ｎ）からｗビットの連続的なサブ・セットを提供し、前記ビット・パターン・ベクトルはｎビットを含み、そのうちの「ｋ」ビットは第１バイナリ値を採用し、ｎ−ｋビットは補数バイナリ値を採用し、
前記ビット・パターン生成器は、ｗ個の比較器のバンクを有し、前記ｗビットの連続的なサブ・セットは、ｗ個のビット・パターンのビット｛ｂ０，ｂ１，ｂ２，．．．，ｂｗ−１｝の各々が、前記ｗ個の比較器のバンクにおける対応する比較器から取得されることを可能にする、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】ポーラー符号化のための電子デバイス、集積回路、及び方法