(57)【要約】【課題】本発明は、駆動力を向上させることができるＦｉｎ状の半導体部を有する半導体装置を提供することを目的とする。【解決手段】本発明に係る１つの実施の形態による半導体装置は、Ｆｉｎ状の半導体部３と、ゲート電極８と、ライナー膜９とを備える。Ｆｉｎ状の半導体部３は、一方にソース領域、他方にドレイン領域が形成される。ゲート電極８は、ソース領域とドレイン領域との間で、Ｆｉｎ状の半導体部３をゲート絶縁膜を介して囲むように形成される。ライナー膜９は、ゲート電極７を被うように形成され、少なくともＦｉｎ状の半導体部３の高さ方向に応力を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方にソース領域、他方にドレイン領域が形成されたＦｉｎ状の半導体部と、
前記ソース領域と前記ドレイン領域との間で、前記Ｆｉｎ状の半導体部をゲート絶縁膜を介して囲むように形成されたゲート電極と、
前記ゲート電極を被うように形成され、少なくとも前記Ｆｉｎ状の半導体部の高さ方向に応力を印加するライナー膜とを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
印加する前記応力は、前記Ｆｉｎ状の半導体部がｎチャネルとなる構成の場合は圧縮応力、前記Ｆｉｎ状の半導体部がｐチャネルとなる構成の場合は引張り圧縮応力であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記Ｆｉｎ状の半導体部は、チャネル方向に応力が印加される構成であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記チャネル方向に印加する前記応力は、前記Ｆｉｎ状の半導体部がｐチャネルとなる構成の場合は圧縮応力、前記Ｆｉｎ状の半導体部がｎチャネルとなる構成の場合は引張り圧縮応力であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１つに記載の半導体装置であって、
前記Ｆｉｎ状の半導体部がｐチャネルとなる構成の場合、前記ライナー膜は、Ｓｉ3Ｎ4からなることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記Ｆｉｎ状の半導体部がｐチャネルとなる構成の場合、前記Ｆｉｎ状の半導体部はＳｉＧｅ層で形成されていることを特徴とする半導体装置。
【請求項７】
請求項４に記載の半導体装置であって、
前記Ｆｉｎ状の半導体部がｎチャネルとなる構成の場合、前記Ｆｉｎ状の半導体部は歪みＳｉ層で形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、Ｆｉｎ状の半導体部を備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、プレーナ型トランジスタのスケーリングが困難になりつつある中で、ゲートの電気的な制御性を確保しつつ集積度を向上させる構造としてＦｉｎＦＥＴが注目されている。このＦｉｎＦＥＴの構成については、非特許文献１に記載されている。
【０００３】
一方、プレーナ型トランジスタにおいて駆動力を向上させる技術として、トランジスタのチャネル部分へ応力を印加する技術が研究・開発されている。このトランジスタのチャネル部分へ応力を印加する応力源として、非特許文献３では高ストレスライナー膜を用いる方法や、非特許文献２ではチャネルと機械的性質の異なるソース／ドレインを形成する方法が提案されている。
【０００４】
チャネル部分へ応力を印加することで駆動力を向上させる技術は、非特許文献４に記載されているように、応力を加えることでバンド構造が変化し、電気伝導特性に関わる移動度が変調することによる。応力による駆動力の向上は、結晶面やチャネル方向によって移動度の改善割合と応力との関係で定まる。
【０００５】
また、非引用文献５では、絶縁膜上のＳｉＧｅ層（ＳＧＯＩ）を用いてチャネルを形成したＦｉｎＦＥＴの半導体装置が示されている。この半導体装置では、電流方向に一軸性の圧縮歪みが生じ、ソース／ドレインの（１００）面及び（１１０）面上の＜１１０＞方向に形成されるチャネルの駆動力が向上する。なお、当該ＦｉｎＦＥＴは、ｐＭＯＳである。さらに、非引用文献５では、ＦｉｎＦＥＴがｎＭＯＳの場合、Ｆｉｎの構成を歪みＳｉ層（ＳＳＯＩ）とすることで、当該部分に一軸性の引張り応力が生じ駆動力が向上する。
【０００６】
【非特許文献１】D.Hisamoto et al., "ＦｉｎＦＥＴ ― A Self-Aligned Double Gate MOSFET Scalable to 20nm," IEEE Trans. Electron Devices, Vol.47, No.12, 2000, pp.2320-2325
【非特許文献２】T.Ghani et al., "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors," in IEDM Tech. Dig., 2003
【非特許文献３】A.Shimizu et al., "Local Mechanical-Stress Control （LMC）: A New Technique for CMOS-Performance Enhancement," in IEDM Tech. Dig., 2001
【非特許文献４】K.Uchida et al., "Carrier Transport in （１１０） nMOSFETs: Subband Structures, Non-Parabolicity, Mobility Characteristics, and Uniaxial Stress Engineering," in IEDM Tech. Dig., 2006
【非特許文献５】T.Irisawa et al., "High Performance Multi-Gate pMOSFETs using Uniaxially-Strained ＳＧＯＩ Channels," in IEDM Tech. Dig., 2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献５で開示されている半導体装置は、電流方向つまりチャネル方向（ソース／ドレインの（１００）面及び（１１０）面上の＜１１０＞方向）にのみ応力を印加している。
【０００８】
しかし、Ｆｉｎ状の半導体部を有する半導体装置（ＦｉｎＦＥＴ）は、非特許文献で開示されている以外に、Ｆｉｎ状の半導体部の構成を利用して、さらなる駆動力を向上されることが可能である。
【０００９】
そこで、本発明は、駆動力を向上させることができるＦｉｎ状の半導体部を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る１つの実施の形態による半導体装置は、Ｆｉｎ状の半導体部と、ゲート電極と、ライナー膜とを備える。Ｆｉｎ状の半導体部は、一方にソース領域、他方にドレイン領域が形成される。ゲート電極は、ソース領域とドレイン領域との間で、Ｆｉｎ状の半導体部をゲート絶縁膜を介して囲むように形成される。ライナー膜は、ゲート電極を被うように形成され、少なくともＦｉｎ状の半導体部の高さ方向に応力を印加する。
【発明の効果】
【００１１】
本発明に係る１つの実施の形態に記載の半導体装置は、ライナー膜が、ゲート電極を被うように形成され、少なくともＦｉｎ状の半導体部の高さ方向に応力を印加するので、移動度が向上し、駆動力が高くなる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
本実施の形態に係る半導体装置の概略図を図１（ａ）〜（ｃ）に示す。図１（ａ）は、本実施の形態に係る半導体装置の平面図である。図１（ｂ）は、図１（ａ）に示すＡ−Ａ’面の断面図である。図１（ｃ）は、図１（ａ）に示すＢ−Ｂ’面の断面図である。図１（ｂ）のように、本実施の形態に係る半導体装置では、Ｓｉから成る基板１に埋め込み酸化膜２が形成され、さらにその上にＳｉから成るＦｉｎ状の半導体部（以下、単にＦｉｎ３という）が形成されている。このＦｉｎ３上には、図１（ｂ）が示すようにＳｉＯ2とＳｉ3Ｎ4の絶縁層４が堆積され、さらにＦｉｎ３の両側にソース領域Ｓ及びドレイン領域ＤのＰｏｌｙ−Ｓｉ層５ａ，５ｂがそれぞれ形成されている。
【００１３】
Ｐｏｌｙ−Ｓｉ層５ａ，５ｂのそれぞれの上には、図１（ｂ）に示すようにＳｉＯ2から成る絶縁層６ａ，６ｂが堆積されている。このＰｏｌｙ−Ｓｉ層５ａ，５ｂ及び絶縁層６ａ，６ｂの側面にはＳｉＯ2から成るスペーサ領域７が形成されている。さらに、Ｆｉｎ３の中央部には、ソース領域Ｓとドレイン領域Ｄとの間にゲート絶縁膜（図示せず）を介してゲート電極８が形成されている。ゲート電極８は、図１（ｂ）に示すようにＦｉｎ３上から絶縁層６ａ，６ｂの上まで形成され、図１（ｃ）に示すようにＦｉｎ３を囲むように形成されている。このゲート電極８の上には、Ｆｉｎ３に印加される応力の応力源となるライナー膜９が付加されている。
【００１４】
次に、本実施の形態に係る半導体装置の製造方法について図２（ａ）〜図２（ｅ）及び図３（ａ），（ｂ）を用いて説明する。なお、本実施の形態に係る半導体装置はｎＭＯＳのＦｉｎＦＥＴである。まず、図２（ａ）ではＳｉから成る基板１に埋め込み酸化膜２が形成されたＳＯＩ（Silicon on Insulator）基板に、ＣＶＤ（Chemical Vapor Deposition）を用いてＳｉＯ2とＳｉ3Ｎ4の絶縁層４を堆積する。そして、絶縁層４をパターニングし、その後当該絶縁層４をマスクとして埋め込み酸化膜２上にあるＳＯＩ基板のＳｉ層をエッチングしてＦｉｎ３を形成する。なお、Ｆｉｎ３は、幅が〜１５ｎｍ，高さが〜５０ｎｍ程度である。
【００１５】
次に、図２（ｂ）では、ｎＭＯＳのソース領域Ｓとドレイン領域Ｄのパッド部にｎ型不純物（Ｐ）をドープしたａ−Ｓｉ（アモルファスシリコン）層５０及びＳｉＯ2の絶縁層６を堆積する。さらに、図２（ｃ）では、Ｆｉｎ３がマスクされた状態でＥＢ（electron beam）直描技術等を用いてａ−Ｓｉ層５０及びＳｉＯ2の絶縁層６をパターニング及びエッチングしてソース領域Ｓ及びドレイン領域Ｄのパッド部を形成する。なお、ソース領域Ｓのパッド部は、ａ−Ｓｉ層５０ａ及びＳｉＯ2の絶縁層６ａで形成され、ドレイン領域Ｄのパッド部は、ａ−Ｓｉ層５０ｂ及びＳｉＯ2の絶縁層６ｂで形成されている。
【００１６】
次に、図２（ｄ）では、ＣＶＤを用いてＳｉＯ2を堆積して、ソース領域Ｓ及びドレイン領域Ｄのパッド部の周りにスペーサ領域７（幅〜４０ｎｍ）を形成する。その後、ソース領域Ｓのパッド部とドレイン領域Ｄのパッド部との間に、ゲート酸化（図示せず）と、ゲート電極８用のＳｉ−Ｇｅ層を堆積し、パターニング及びエッチングしてゲート電極８を形成する。なお、ゲート酸化時にソース領域Ｓ及びドレイン領域Ｄのパッド部を構成するａ−Ｓｉ層５０ａ，５０ｂは結晶化してそれぞれＰｏｌｙ−Ｓｉ層５ａ，５ｂとなり、ドープされたｎ型不純物がＦｉｎ３の側面から拡散してソース領域Ｓ及びドレイン領域Ｄが形成される。また、ゲート長は、ソース領域Ｓ及びドレイン領域Ｄのパッド部間のギャップからスペーサ幅の分を差し引いた長さで決まる。
【００１７】
次に、図２（ｅ）に示すゲート電極８及びＦｉｎ３のみの斜視図を図３（ａ）に示す。なお、図３（ａ）では、Ｆｉｎ３の上面を（１００）、側面を（１１０）とし、ソース領域Ｓからドレイン領域Ｄへ至る方向（Ｆｉｎ３の長さ方向）を＜１１０＞方向としてチャネルが形成されるチャネル方向となる。この図３（ａ）に示すゲート電極８を、図３（ｂ）に示すようにＳｉ3Ｎ4から成る圧縮性のライナー膜９で被う。ライナー膜９は、Ｆｉｎ３のチャネル方向（電流方向）に対して垂直な方向（Ｆｉｎ３の高さ方向）に圧縮応力を印加する。
【００１８】
次に、Ｆｉｎ３に対して印加される応力について、さらに詳しく説明する。まず、本実施の形態に係る半導体装置のチャネル方向及びチャネルに垂直な方向のピエゾ抵抗係数をそれぞれπl，πt、チャネル方向に印加されている応力の大きさをσxx、Ｆｉｎ高さ方向に印加されている応力の大きさをσyyとすると、応力に起因する抵抗率の変化率Δρl／ρlは数１で表される。
【００１９】
【数１】
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【００２０】
チャネル方向の一軸性応力のみを利用する構造では、移動度変調による駆動力向上が数１の第一項のみに依存することになる。しかし、本実施の形態に係る半導体装置は数１の第二項の寄与が加わるため、駆動力をより大きく改善することも可能になる。例えば、Ｆｉｎ３の高さ方向における歪みが０．５％のとき、非特許文献４に示す計算を用いて移動度向上率を算出すると、移動度向上率が〜６０％にも達する。従って、本実施の形態に係る半導体装置は、当該移動度の向上に伴い駆動力が高くなる。
【００２１】
（実施の形態２）
実施の形態１に係る半導体装置はｎＭＯＳのＦｉｎＦＥＴであったが、本実施の形態に係る半導体装置はｐＭＯＳのＦｉｎＦＥＴである。つまり、本実施の形態に係る半導体装置は、図３（ａ）に示すチャネル方向＜１１０＞にｐＭＯＳが形成されているので、ｎＭＯＳの場合と異なりＦｉｎ３の高さ方向に印加される応力は圧縮応力ではなく、引張り応力となる。そのため、図３（ｂ）に示すゲート電極８の上に形成される本実施の形態に係るライナー膜９は、実施の形態１と異なり、引張り応力を有する膜となる。
【００２２】
従って、本実施の形態に係る半導体装置では、ライナー膜９に引張り応力を有する膜を用いることで移動度が向上し、駆動力が高くなる。
【００２３】
（実施の形態３）
実施の形態１，２に係る半導体装置では、Ｆｉｎ３の高さ方向に応力を印加するため、ゲート電極８の上にライナー膜９を設ける構成であった。しかし、本実施の形態に係る半導体装置では、ライナー膜９による応力印加に加えて、以下のように、Ｆｉｎ３のチャネル方向に応力を印加する構成を追加する。
【００２４】
具体的に、図４（ａ）のように半導体装置がｐＭＯＳの場合、チャネル方向＜１１０＞に圧縮応力を印加するために、Ｆｉｎ３をＳｉＧｅ層（ＳＧＯＩ）で形成する。よって、図４（ａ）に示す半導体装置は、ＳｉＧｅ層をチャネルとするＦｉｎＦＥＴで、チャネル方向（電流方向）に一軸性の圧縮応力が印加され、駆動力が向上する。
【００２５】
一方、図４（ｂ）のように半導体装置がｎＭＯＳの場合、チャネル方向＜１１０＞に引張り応力を印加するために、Ｆｉｎ３を歪みＳｉ層（ＳＳＯＩ）で形成する。よって、図４（ｂ）に示す半導体装置は、歪みＳｉ層をチャネルとするＦｉｎＦＥＴで、チャネル方向（電流方向）に一軸性の引張り応力が印加され、駆動力が向上する。
【００２６】
なお、図４（ａ）及び図４（ｂ）に示す半導体装置では、Ｆｉｎ３及びゲート電極８のみ図示しているが、他の構成については実施の形態１に示した構成と同じであるため詳細な説明は省略する。
【００２７】
以上のように、本実施の形態に係る半導体装置では、ライナー膜９による応力印加に加えて、チャネル方向（電流方向）に一軸性の圧縮応力が印加されるので、数１による応力の加法性により、移動度が向上し、駆動力が高くなる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１に係る半導体装置の概略図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図４】本発明の実施の形態３に係る半導体装置の概略図である。
【符号の説明】
【００２９】
１  基板、２  埋め込み酸化膜、３  Ｆｉｎ、４，６  絶縁層、５  Ｐｏｌｙ−Ｓｉ層、７  スペーサ領域、８  ゲート電極、９  ライナー膜、５０  ａ−Ｓｉ層。
【図１】
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【図２】
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【図３】
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【図４】
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