(57)【要約】【課題】  不揮発性半導体装置のデータ書き込み後のしきい値の分布幅を狭くして、メモリセルの多値化を容易にする。【解決手段】  第１の書き込み動作の後にしきい値検証電圧を変更して第２の書き込み動作を行う。この際、第1のしきい値検証電圧Ｖｅｒｉｆｙ（ｂ）と第2のしきい値検証電圧Ｖｅｒｉｆｙ（ａ）との間に、第1の書き込み動作後のしきい値の分布幅をｗとして、Ｖｅｒｉｆｙ（ｂ）＝Ｖｅｒｉｆｙ（ａ）−ｗ／２の関係があるので、第２の書き込み動作後のしきい値の分布幅はｗ／２となる。【選択図】  図７
2010135003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに書き込み動作によりデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、
前記しきい値検証電圧を第１の検証電圧に設定して所望のメモリセルトランジスタに第１の書き込み動作を行った後に、前記しきい値検証電圧を前記第１の検証電圧よりも前記第１の書き込み動作終了後のメモリセルトランジスタのしきい値分布幅の２分の１大きい第２の検証電圧に設定し、第２の検証電圧よりしきい値が小さいメモリセルトランジスタに対して第２の書き込み動作を行うことを特徴とした不揮発性半導体記憶装置。
【請求項２】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに書き込み動作によりデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、
前記しきい値検証電圧を第１の検証電圧に設定して所望のメモリセルトランジスタに第１の書き込み動作を行った後に、前記しきい値検証電圧を前記第１の検証電圧よりも前記第１の書き込み動作終了後のメモリセルトランジスタのしきい値分布幅の２分の１小さい第２の検証電圧に設定し、第２の検証電圧よりしきい値が大きいメモリセルトランジスタに対して第２の書き込み動作を行うことを特徴とした不揮発性半導体記憶装置。
【請求項３】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに書き込み動作によりデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、
前記しきい値検証電圧を第１の検証電圧に設定して所望のメモリセルトランジスタに第１の書き込み動作を行った後に、第１の書き込み動作終了後のメモリセルトランジスタのしきい値分布の中央値を第２の検証電圧として、その第２の検証電圧を前記しきい値検証電圧に設定し、しきい値が第２の検証電圧に達しないメモリセルトランジスタに対して第２の書き込み動作を行うことを特徴とした不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、しきい値制御の精度を高くする書き込み方法を備えた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の多値化技術は、一つのメモリセルに2アドレス分以上のデータを記憶させる技術であり、同一の集積度でデータ容量を倍以上に増やすことが可能なため、注目されている。しかし、多値化のためにはメモリセルトランジスタのしきい値分布幅を狭くすることが要求されるにもかかわらず、メモリセルの微細化に伴い個々のメモリセルトランジスタの製造上のばらつきは増加している。それに起因してメモリセルトランジスタのしきい値のばらつきも大きくなっているため、多値化の妨げになっている。
【０００３】
この問題に対しては、しきい値の分布幅を狭くするために、目的とする検証電圧と消去時のしきい値との間に仮の検証電圧を設定していったん書き込みを行い、次に目的とする検証電圧に達しないメモリセルのみ再書き込みを行うという書き込み方法を備えた不揮発性半導体記憶装置が提案されている（例えば、特許文献1参照）。
【０００４】
この方法は、まず、不揮発性半導体記憶装置に書き込みを行う際、所望のしきい値（Ｖｔｈ）レベルに到達させるため、書き込み動作を行った後、各メモリセルトランジスタに対してしきい値を検証する動作（以下検証動作、または検証読み出し）を行う。検証動作は、個々のメモリセルトランジスタに対して行われ、しきい値が検証電圧（Ｖｔ１）に達しているメモリセルトランジスタと未達のメモリセルトランジスタを判別する。書き込み動作においては、書き込み電圧および書き込み電圧を印加するパルス幅（印加時間）が、変更可能なパラメータとなっている。しきい値が検証電圧に達していないメモリセルトランジスタに対しては、書き込み動作および検証動作を繰り返し、各メモリセルトランジスタのしきい値を第1の検証電圧Ｖｔ１に到達させる。ここまでの検証動作を伴う書き込み（以下単に書き込みともいう）（１）は、各メモリセルトランジスタのしきい値が検証電圧Ｖｔ１を超えることを目的としているため、書き込み後の各メモリセルトランジスタのしきい値は、幅広い分布を示す。
【０００５】
次に、検証電圧を第2の検証電圧Ｖｔ１０に変化させ、書き込み電圧およびパルス幅も変化させて、しきい値がＶｔ１０に達していないメモリセルトランジスタに対して書き込み（２）を行う。書き込み（１）のときと同様に、各メモリセルトランジスタのしきい値が第2の検証電圧Ｖｔ１０に達したら書き込み（２）は終了する。第1の検証電圧Ｖｔ１は、書き込み前（消去時）の各メモリセルトランジスタのしきい値と第2の検証電圧Ｖｔ１０との間にあるので、書き込み（２）終了後のしきい値分布幅は、書き込み（１）のみの従来の書き込み方法に比べてＶｔ１−Ｖｔ１０の絶対値分だけ狭くなる。
【０００６】
しかしながら、特許文献１では、上記第1の検証電圧と第2の検証電圧の関係が明らかでないため、しきい値の分布幅を狭くする効果が得られにくいという問題点があった。
【特許文献１】特開平９−３２０２８５号公報（第７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような問題点を考慮し、不揮発性半導体装置のデータ書き込み後のしきい値の分布幅を狭くすることを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、半導体基板上に配置された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタに書き込み動作によりデータを書き込む書き込み手段と、前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、前記しきい値検証電圧を第１の検証電圧に設定して所望のメモリセルトランジスタに第１の書き込み動作を行った後に、前記しきい値検証電圧を前記第１の検証電圧よりも前記第１の書き込み動作終了後のメモリセルトランジスタのしきい値分布幅の２分の１大きい第２の検証電圧に設定し、第２の検証電圧よりしきい値が小さいメモリセルトランジスタに対して第２の書き込み動作を行うことを特徴としている。
【発明の効果】
【０００９】
第２の書き込み終了時のしきい値の分布幅を第１の書き込み後の分布幅の２分の１にすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
以下では、書き込み後のメモリセルトランジスタのしきい値が、消去時のしきい値よりも高い場合について説明するが、書き込み後のしきい値が消去時よりも低い場合でも同様である。
【００１２】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、センスアンプ兼データラッチ１０２、カラムデコーダ１０３、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発生回路１１０、制御信号発生回路１１１によって構成されている。
【００１３】
メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤストリングを配列して構成される。
【００１４】
センスアンプ兼データラッチ（ビット線制御回路）１０２は、メモリセルアレイ１０１のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体として構成されている。
【００１５】
また、センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
【００１６】
ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うため、具体的には制御ゲート及び選択ゲートを制御するために設けられている。
【００１７】
書き込み電圧（Ｖｐｇｍ）発生回路１０８は、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。
【００１８】
書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、書き込み電圧Ｖｐｇｍよりは低いが、電源電圧Ｖｃｃより昇圧された電圧である。制御回路１１１は、書き込み動作、消去動作、読み出し動作、書き込み検証動作、過書き込み検証動作、データラッチ単位分のデータ消去動作、書き込み動作の初期電圧やステップアップ分の電圧パルスを可変設定するための再書き込み動作等を制御する。
【００１９】
図2は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタＭＴが直列に複数個接続され、その両端に選択トランジスタＳが接続されたＮＡＮＤストリングが構成されている。電流経路の一方の端はビット線ＢＬに接続され、他方の端は共通ソース線に接続されている。
【００２０】
図３は、メモリセルアレイ１０１を構成するＮＡＮＤストリングの平面図である。
【００２１】
図３に示すように、半導体基板３１の主面に複数の素子領域ＡＡ０〜ＡＡ２が設けられている。これらの素子領域ＡＡ０〜ＡＡ２は、それぞれ所定方向、すなわち図３の上下方向に沿って帯状に形成され、互いに離間して配置されている。
【００２２】
これらの素子領域ＡＡ０〜ＡＡ２は、素子分離領域３２によって絶縁分離されている。この素子領域ＡＡ０〜ＡＡ２には、メモリセルトランジスタＭＴのソース／ドレインとなる拡散領域３４が複数個、メモリセルトランジスタＭＴのワード線ＷＬによって互いに離間して形成されている。そして、隣接する拡散領域３４を共有することにより複数のメモリセルトランジスタＭＴが直列に接続され、ＮＡＮＤストリングを形成している。
【００２３】
素子領域ＡＡ０〜ＡＡ２および素子分離領域３２上には、複数のメモリセルトランジスタＭＴのワード線ＷＬが、上記所定方向と直交する方向、すなわち図3の横方向に沿って配置され、選択ゲートトランジスタＳ１／Ｓ２の選択ゲート線ＳＧＳ／ＳＧＤがワード線ＷＬと並行して配置されている。
【００２４】
そして、各素子領域ＡＡ０〜ＡＡ２と交差するワード線ＷＬ下には、メモリセルトランジスタＭＴのチャネルがそれぞれ形成され、また各素子領域ＡＡ０〜ＡＡ２と交差する選択ゲート線ＳＧＳ／ＳＧＤの下には、選択トランジスタＳ１／Ｓ２のチャネルがそれぞれ形成されている。選択トランジスタＳ１／Ｓ２の拡散領域ＳまたはＤは、ソース線コンタクトおよびビット線コンタクトにそれぞれ接続されている。
【００２５】
図４は、図３中のＡ−Ａ´線に沿った断面図である。
【００２６】
図４に示すように、各メモリセルは、半導体基板３１中に形成された（Ｐウェル（図示せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御ゲートＣＧ（４１）、および制御ゲートＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊ゲートＦＧに電荷を蓄積することによりしきい値が変化するメモリセルトランジスタＭＴを構成している。各浮遊ゲートＦＧは、それぞれのメモリセルトランジスタＭＴについて電気的に分離している。制御ゲートＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。
【００２７】
また、各メモリセルトランジスタＭＴは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００２８】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、ゲート電極Ｇ上に設けられている。
【００２９】
また、選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００３０】
選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤストリングを選択してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。
【００３１】
選択トランジスタＳ１のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線ＳＬに接続されている。
【００３２】
層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００３３】
図５は、図３中のＢ−Ｂ´線に沿った断面図である。
【００３４】
図５に示すように、素子分離絶縁膜３３により区画された素子領域において、ワード線ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２が配置されている。
【００３５】
なお、ＮＡＮＤストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくとも１つ以上あればよい。ＮＡＮＤストリング内のメモリセルトランジスタＭＴの数は、この実施形態の場合に限られない。たとえば、ＮＡＮＤストリング内のメモリセルの数は複数であれば良く、２ｎ個（ｎは正の整数）またはそれらに１個から４個程度のダミーセルを追加した数であることがアドレスデコードをする上で望ましい。
【００３６】
図６は、ＮＡＮＤ型フラッシュメモリのデータ書き込み及び読み出しの基本的な動作条件を示す。
【００３７】
データ書き込みでは、ビット線ＢＬにデータに応じて０Ｖ（“０”書き込みの場合）又はＶｃｃ（“１”書き込みの場合）を印加する。ビット線側の選択ゲートはＶｃｃ、ソース線側の選択ゲートは０Ｖである。続いて、選択されたメモリセル（図５では○で囲んだセル）の制御ゲートに２０〜２５Ｖ程度の書き込み電圧Ｖｐｇｍをパルス状に印加し、非選択のメモリセルの制御ゲートに中間電圧Ｖｐａｓｓを印加する。その結果、データ“０”のときは、ビット線側の選択ゲートトランジスタはＯＮとなり、ビット線の電位（０Ｖ）がＮＡＮＤストリングのチャネルに転送される。この場合、チャネル電位が０Ｖであるのに対し、選択されたメモリセルの浮遊ゲートは制御ゲートとの容量結合によって電位が高くなる。したがって、チャネル（半導体基板）と浮遊ゲートの間は高電界となり、トンネル電流で電子がチャネル（半導体基板）から浮遊ゲートに注入され、メモリセルトランジスタのしきい値電圧が正方向に移動する。データが“１”のときは、ビット線側の選択ゲートトランジスタはＯＦＦであり、ＮＡＮＤストリングのチャネルはフローティングとなる。その場合、フローティングのチャネルは制御ゲートとの容量結合によって中間電位となり、選択メモリセルの浮遊ゲートとチャネル（半導体基板）との間は高電界とならない。したがって、浮遊ゲートへの電子の注入は行われず、メモリセルトランジスタのしきい値電圧は変化しない。
【００３８】
書き込みパルス電圧の印加によるデータ書き込み動作の後、メモリセルトランジスタのしきい値が所望の電圧（検証電圧）に達しているか否かを調べるために、書き込み検証動作が行われる。書き込み検証動作は、データが書き込まれたメモリセルの制御ゲートに対して検証電圧を印加して、メモリセルトランジスタのＯＮ（電流が流れる状態）とＯＦＦ（電流が流れない状態）を判別することにより行われる。メモリセルトランジスタがＯＦＦならば、メモリセルトランジスタのしきい値は検証電圧以下であるから書き込みは不十分であり、そのメモリセルに対して、書き込み電圧Ｖｐｇｍをパルス電圧で印加することによって書き込みを繰り返す。
【００３９】
図７は、本発明の実施形態に係る書き込み方法によるメモリセルトランジスタのしきい値分布の概念図である。
【００４０】
書き込み前（消去時）のしきい値分布は、２０１のようになっている。第１の検証電圧をＶｅｒｉｆｙ（ｂ）として第１の検証書き込みを行った後のしきい値分布が２０２である。２０２の分布幅をｗとして、Ｖｅｒｉｆｙ（ａ）＝Ｖｅｒｉｆｙ（ｂ）＋ｗ／２となるようなＶｅｒｉｆｙ（ａ）を第２の検証電圧とする。しきい値がＶｅｒｉｆｙ（ａ）に満たないメモリセルに対して、Ｖｅｒｉｆｙ（ａ）を検証電圧とした第２の検証書き込みを行った後のしきい値分布が２０３である。第２の検証書き込みでは、Ｖｅｒｉｆｙ（ａ）を超えたしきい値のメモリセルには書き込みは行われず、しきい値がＶｅｒｉｆｙ（ａ）に満たない約半数のメモリセルにのみ書き込みが行われる。第２の検証書き込みを受けたメモリセルは、第２の検証書き込み終了後はＶｅｒｉｆｙ（ａ）から上方にｗ／２の幅の範囲で分布する。結局、第２の書き込み終了後は、第２の書き込みを行わなかったメモリセルと合わせてＶｅｒｉｆｙ（ａ）からプラス方向にｗ／２幅の範囲に全てのメモリセルトランジスタのしきい値が分布する。
【００４１】
図８は、本発明の実施形態に係る書き込み方法を表すフローチャートである。
【００４２】
まず、従来の方法での検証付き書き込みを行った際のしきい値の分布幅をｗとする。最終的に目標とする書き込み検証電圧Ｖｅｒｉｆｙ（ａ）を第２の検証電圧とし、Ｖｅｒｉｆｙ（ａ）からｗ／２低い電圧を第１の検証電圧Ｖｅｒｉｆｙ（ｂ）とする。
【００４３】
各メモリセルに対して、第１の検証電圧Ｖｅｒｉｆｙ（ｂ）を用いた第１の書き込み動作が行われる（Ｓ０１）。次に、書き込み対象となったメモリセルトランジスタのしきい値がＶｅｒｉｆｙ（ｂ）を超えたかどうかの検証動作が行われる（Ｓ０２）。書き込み対象となった全てのメモリセルトランジスタのしきい値がＶｅｒｉｆｙ（ｂ）を超えるまで第1の書き込み動作は続けられる（Ｓ０１、Ｓ０２）。書き込み対象となった全てのメモリセルトランジスタのしきい値がＶｅｒｉｆｙ（ｂ）を超えたと判定されると、検証電圧をＶｅｒｉｆｙ（ｂ）とした第１の書き込み動作は終了する（Ｓ０３）。メモリセルトランジスタのしきい値分布は、主に各メモリセルの製造上のばらつきに起因するので、検証電圧の値にかかわらずほぼ同様であり、第１の書き込み終了後の分布幅はｗである。
【００４４】
次に、書き込み検証電圧を第２の検証電圧Ｖｅｒｉｆｙ（ａ）として、各メモリセルのしきい値判別が行われる（Ｓ０４）。具体的には、各メモリセルの制御ゲートに対して第２の検証電圧Ｖｅｒｉｆｙ（ａ）が印加され、メモリセルトランジスタのＯＮ（電流が流れる状態）とＯＦＦ（電流が流れない状態）が判別される。ＯＮならばそのメモリセルはしきい値がＶｅｒｉｆｙ（ａ）より小さいので第２の書き込み動作の対象となる。ＯＦＦならばそのメモリセルはしきい値がＶｅｒｉｆｙ（ａ）より大きいので第２の書き込み動作の対象とならない。
【００４５】
しきい値がＶｅｒｉｆｙ（ａ）に満たないメモリセルに対しては、しきい値がＶｅｒｉｆｙ（ａ）に到達するまで第２の書き込み動作が行われる（Ｓ０５、Ｓ０６）。第２の書き込み動作においては、書き込み電圧と書き込みパルス幅はＶｅｒｉｆｙ（ｂ）での第１の書き込み動作と同じでも良いし、変化させても良い。
【００４６】
書き込み対象となった全てのメモリセルトランジスタのしきい値がＶｅｒｉｆｙ（ａ）を超えたと判定されると、書き込み動作は終了する（Ｓ０７）。
【００４７】
なお、第１の検証書き込み方法によるしきい値の分布幅ｗは、製品テストの段階で求めることができる。得られたｗをパラメータとして製品チップのＲＯＭに記録すれば、書き込み時に参照することができる。
【００４８】
また、第１の検証書き込みを行った際のメモリセルトランジスタのしきい値の分布は正規分布になると考えられるので、第１の検証電圧Ｖｅｒｉｆｙ（ｂ）を用いた第1の書き込みのしきい値分布の中央値が第２の検証電圧Ｖｅｒｉｆｙ（ａ）となるように、Ｖｅｒｉｆｙ（ｂ）の値を定めても良い。
【００４９】
以上のように、本発明の実施形態によれば、第１の書き込み動作の後に検証電圧を変更して第２の書き込み動作を行うことによって、メモリセルトランジスタのしきい値分布に関し、従来の書き込み方法の2分の1の分布幅が得られる。また、この書き込み方法は、全メモリセルトランジスタの約2分の１に対して第２の書き込みを行うので、書き込み速度の低下を抑制しつつ、しきい値の分布幅を狭くすることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック構成である。
【図２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの平面図である。
【図４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＡ−Ａ´に沿って切断し、矢印方向に眺めた断面図である。
【図５】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＢ−Ｂ´に沿って切断し、矢印方向に眺めた断面図である。
【図６】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出しおよび書き込み条件である。
【図７】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み後のしきい値分布の概念図である。
【図８】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【符号の説明】
【００５１】
２４  スペーサ
３１  半導体基板
３２  素子分離領域
３３  素子分離絶縁膜
３４  拡散領域（ソースまたはドレイン）
３７  層間絶縁膜
４１（ＣＧ）  制御ゲート
４２  上部ゲート電極
４１Ｓ、４２Ｓ  シリサイド層
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
ＷＬ０〜ＷＬ３１  ワード線
ＳＧＳ、ＳＧＤ  選択ゲート線
ＭＴ  メモリセルトランジスタ
Ｓ１、Ｓ２  選択トランジスタ
Ｔｏｘ  メモリセルトランジスタのトンネル絶縁膜
Ｇｏｘ  選択トランジスタのゲート絶縁膜
ＦＧ  浮遊ゲート
ＩＰＤ  ゲート間絶縁膜
ＢＣ  ビット線コンタクト
ＳＣ  ソース線コンタクト
Ｓ  ソース
Ｄ  ドレイン
Ｇ  選択トランジスタのゲート電極
１０１  メモリセルアレイ
１０２  ビット線制御回路
１０３  カラムデコーダ
１０４  ロウデコーダ
１０５  アドレスバッファ
１０６  データ入出力バッファ
１０７  基板電位制御回路
１０８  Ｖｐｇｍ発生回路
１０９  Ｖｐａｓｓ発生回路
１１０  Ｖｒｅａｄ発生回路
１１１  制御信号発生回路
２０１  書き込み以前（消去時）のしきい値分布
２０２  Ｖｅｒｉｆｙ（ｂ）への書き込み動作後のしきい値分布
２０３  Ｖｅｒｉｆｙ（ｂ）への書き込み動作後、Ｖｅｒｉｆｙ（ａ）への書き込み動作を行った後のしきい値分布
ｗ  Ｖｅｒｉｆｙ（ｂ）への書き込み動作後のしきい値分布幅
【図１】
2010135003.tif 000003
【図２】
2010135003.tif 000004
【図３】
2010135003.tif 000005
【図４】
2010135003.tif 000006
【図５】
2010135003.tif 000007
【図６】
2010135003.tif 000008
【図７】
2010135003.tif 000009
【図８】
2010135003.tif 000010