(57)【要約】【課題】真のエラーか否かの判定を可能とする検証技術を提供する。【解決手段】異電源接続検証はコンピュータによって行われる。コンピュータ内の中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、その処理結果に基づいて、擬似違反を抑制する第２処理とを含む。上記第２処理は、トランジスタの違反を除外する第３処理を含む。この第３処理において、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定し（Ｓ８０４）、仮定されたトランジスタがオンするために必要なトランジスタのオン状態を探索し（Ｓ８０５）、オン状態又はオフ状態が決定される周辺トランジスタを探索する（Ｓ８０６）。そして貫通電流パスが無い場合には、擬似違反のＭＯＳトランジスタを違反対象から除外する。【選択図】図１０
2010146423.tif 000002
【特許請求の範囲】
【請求項１】
予め設定されたプログラムを実行する中央処理装置を備えたコンピュータを用いて検証対象回路の異電源接続検証を行う異電源接続検証方法であって、
上記中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、
上記第１処理の結果に基づいて、擬似違反を抑制する第２処理と、を含み、
上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理を含み、
上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップと、
上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を探索する第２ステップと、
上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索する第３ステップと、を含むことを特徴とする異電源接続検証方法。
【請求項２】
予め設定されたプログラムを実行する中央処理装置を備えたコンピュータを用いて検証対象回路の異電源接続検証を行う異電源接続検証方法であって、
上記中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、
上記第１処理の結果に基づいて、擬似違反を抑制する第２処理と、を含み、
上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理を含み、
上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップと、
上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を後方探索する第２ステップと、
上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索する第３ステップと、
違反の虞れのあるＭＯＳトランジスタにシリアルに接続されるトランジスタを挟んだ異電源間の全てのパスを探索する第４ステップと、
上記第４ステップで探索されたパス毎に、オフ状態となるトランジスタを含むパスを除外し、全てのパスが除外された場合に、違反の虞れのあるトランジスタを違反対象から除外する第５ステップと、を含むことを特徴とする異電源接続検証方法。
【請求項３】
上記第３処理は、トポロジーマッチングによりトランジスタの違反を除外する第４処理を含み、
上記第４処理は、事前情報として付与されたトポロジーと上記異電源接続検証を可能とする異電源接続検証用プログラムとが一致するか否かを判別し、その判別結果に基づいて該当トランジスタを違反対象から除外する第６ステップを含む請求項１又は２記載の異電源接続検証方法。
【請求項４】
上記第１処理は、オン状態のトランジスタでの固定電位伝搬により、オン状態又はオフ状態が決定されるトランジスタを探索する第６ステップと、
上記第６ステップでオフ状態となるトランジスタを探索する第７ステップと、
上記第７ステップで探索されたトランジスタを、ソース又はドレイン方向により電源電圧レベルを伝搬させる対象トランジスタから除外する第８ステップと、
トランジスタのソース・ドレイン間で伝搬する可能性のある電位を伝搬させる第９ステップと、
ゲート端子とソース端子又はドレイン端子とに正の電源電圧レベルが伝搬されるｐチャネル型ＭＯＳトランジスタと、ゲート端子とソース端子又はドレイン端子に０Ｖ以下の電源電圧レベルが伝搬されるｎチャネル型ＭＯＳトランジスタとを探索する第１０ステップと、
上記第１０ステップで、各電源電圧レベルが印加される場合のその電圧値について、ゲート端子の最小電圧値が、ソース又はドレイン端子の最大電圧値よりも小さくなるトランジスタと、ゲート端子の最大電圧値がソース又はドレイン端子の最小電圧値よりも大きくなるトランジスタとを探索し、それを、違反の虞れのあるトランジスタとしてリストアップする第１１ステップと、を含む請求項１又は２記載の異電源接続検証方法。
【請求項５】
電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、上記第１処理の結果に基づいて、擬似違反を抑制する第２処理と、をコンピュータに実行させることで、検証対象回路の異電源接続検証を可能とする異電源接続検証用プログラムであって、
上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理を含み、
上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップと、
上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を後方探索する第２ステップと、
上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索する第３ステップと、を含むことを特徴とする異電源接続検証用プログラム。
【請求項６】
電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、上記第１処理の結果に基づいて、擬似違反を抑制する第２処理と、をコンピュータに実行させることで、検証対象回路の異電源接続検証を可能とする異電源接続検証用プログラムであって、
上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理を含み、
上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップと、
上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を後方探索する第２ステップと、
上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索する第３ステップと、
違反の虞れのあるＭＯＳトランジスタにシリアルに接続されるトランジスタを挟んだ異電源間の全てのパスを探索する第４ステップと、
上記第４ステップで探索されたパス毎に、オフ状態となるトランジスタを含むパスを除外し、全てのパスが除外された場合に、違反の虞れのあるトランジスタを違反対象から除外する第５ステップと、を含むことを特徴とする異電源接続検証用プログラム。
【請求項７】
上記第３処理は、トポロジーマッチングによりトランジスタの違反を除外する第４処理を含み、
上記第４処理は、事前情報として付与さえたトポロジーと上記異電源接続検証を可能とする異電源接続検証用プログラムとが一致するか否かを判別し、その判別結果に基づいて該当トランジスタを違反対象から除外する第６ステップを含む請求項５又は６記載の異電源接続検証用プログラム。
【請求項８】
上記第１処理は、オン状態のトランジスタでの固定電位伝搬により、オン状態又はオフ状態が決定されるトランジスタを後方探索する第６ステップと、
上記第６ステップでオフ状態となるトランジスタを探索する第７ステップと、
上記第７ステップで探索されたトランジスタを、ソース又はドレイン方向により電源電圧レベルを伝搬させる対象トランジスタから除外する第８ステップと、
トランジスタのソース・ドレイン間で伝搬する可能性のある電位を伝搬させる第９ステップと、
ゲート端子とソース端子又はドレイン端子とに正の電源電圧レベルが伝搬されるトランジスタと、ゲート端子とソース端子又はドレイン端子に０Ｖ以下の電源電圧レベルが伝搬されるトランジスタとを探索する第１０ステップと、
上記第１０ステップで、各電源電圧レベルが印加される場合のその電圧値について、ゲート端子の最小電圧値が、ソース又はドレイン端子の最大電圧値よりも小さくなるトランジスタと、ゲート端子の最大電圧値がソース又はドレイン端子の最小電圧値よりも大きくなるトランジスタとを探索し、それを、違反の虞れのあるトランジスタとしてリストアップする第１１ステップと、を含む請求項５又は６記載の異電源接続検証用プログラム。
【請求項９】
請求項５乃至８の何れか１項記載の異電源接続検証用プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異電源接続検証技術、さらには異電源接続の検出結果に対して貫通電流パスを検出して、真のエラーか否かを判定を行うための技術に関する。
【背景技術】
【０００２】
電子回路においては、低電圧で動作する回路と高電圧で動作する回路との間で信号のやり取りが行われる場合がある。かかる場合、低電圧で動作する回路と高電圧で動作する回路との間に、電圧レベルを変換するための昇圧回路（レベルシフタ）が挿入される。また、内部の動作電圧と出力電圧レベルとが異なる場合にも、出力段に昇圧または減圧のためのレベルシフタが必要である。レベルシフタが必要な電子回路において、製造前の設計段階でレベルシフタの入れ忘れを漏れなくチェックするために、回路全体に対して回路シミュレーションが行われる。このような回路シミュレーションの一例として、複数の電源で駆動される多電源電子回路において、その設計の際に、レベルシフタの入れ忘れ、および各回路に供給すべき電源の誤りを、アナログ回路を含む設計か否か、セルライブラリ中のセルを使用した設計か否かにかかわらず、短時間で確実に発見できるようにした多電源電子回路の検証方法として、特許文献１記載の技術が知られている。この技術によれば、読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索が行われ、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかがそれぞれ判定されてマーキングされ、さらに、回路図上の個々の回路素子、回路ブロック、ノードを、そのマーキング結果に基づいて駆動される電源別または入力ポート別に色分け表示される。
【０００３】
【特許文献１】特開２００５−１９０４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術によれば、例えば図２５に示される回路において、電源（ＶＤＤ，ＶＣＣ）と入力ポート（ＩＮ１、ＩＮ２、ＩＮ３）から接続トレース（色分け表示）され、素子マーキングの上、問題となる可能性のある箇所（２５１で示される）が、違反とするルール設定に基づいて指摘される。上記「問題となる可能性のある箇所」を指摘するルール設定は二通りある。第１のルール設定は、図２６に示されるように、ＭＯＳトランジスタのソース端子又はドレイン端子と、ゲート端子にかかる電源名で、違反とする接続関係を定義するものである。第２のルール設定は、ＭＯＳトランジスタのソース端子又はドレイン端子と、ゲート端子とにかかる電圧の差が、許容電圧範囲を越えた場合に違反とする接続関係を定義する。例えば図２７に示されるように、ＶＤＤを１．５Ｖ、ＶＣＣを３．３Ｖとした場合に、それらの電圧差（｜３．３−１．５｜）が所定の許容範囲（０．０１Ｖ）を越えた場合に違反として指摘される。
【０００５】
しかしながら、上記従来技術について本願発明者が検討したところ、実際には違反とすべきではないのに違反とされる場合（これを「擬似違反」という）が生じるおそれのあることが見いだされた。例えば図２８に示される構成のレベルシフタにおいて、ｐチャネル型ＭＯＳトランジスタ２８１，２８２がクロスカップルされており、２８３，２８４で示されるパス中のＭＯＳトランジスタが全てオンすることは無く、リーク電流は発生しないのに、上記第１のルール設定又は上記第２のルール設定により、ｐチャネル型ＭＯＳトランジスタ２８１，２８２が違反とされてしまう。
【０００６】
また、実際にＭＯＳトランジスタを使用した電子回路では、レベルシフタ以外にも、内部電圧を昇圧する回路、例えば図２９の（Ａ）に示されるポンプ回路や、図２９の（Ｂ）に示されるレギュレータが組み込まれるケースが多くある。これらの回路は、ＭＯＳトランジスタのソース・ドレイン間を介して出力側にΔＶが加算されることにより、出力電圧レベルが変動するため、上記第１のルール設定や上記第２のルール設定は対応できない。
【０００７】
本発明の目的は、真のエラーか否かの判定を可能とする検証技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１０】
すなわち、異電源接続検証は、中央処理装置を備えたコンピュータを用いて行われる。上記中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、上記第１処理の結果に基づいて、擬似違反を抑制する第２処理とを含む。上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理を含む。上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップと、上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を後方探索する第２ステップと、上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索する第３ステップとを含む。貫通電流パスの有無を判定し、貫通電流パスが無い場合には、擬似違反のトランジスタが違反対象から除外される。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、擬似違反のトランジスタが違反対象から除外されることにより、真のエラーか否かの判定を可能とする検証技術を提供することができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る異電源接続検証方法は、予め設定されたプログラムを実行する中央処理装置（３１）を備えたコンピュータ（３０）を用いて行われる。上記中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理（Ｓ１０３）と、上記第１処理の結果に基づいて、擬似違反を抑制する第２処理（Ｓ１０４）とを含む。上記第２処理は、上記検証対象回路の貫通電流パスの有無を判定してトランジスタの違反を除外する第３処理（Ｓ６０２）を含む。上記第３処理は、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定する第１ステップ（Ｓ８０４）と、上記第１ステップで仮定されたトランジスタがオンするために必要なトランジスタのオン状態を探索（前方探索）する第２ステップ（Ｓ８０５）と、上記第１ステップと上記第２ステップでのトランジスタの伝搬電位に基づき、オン状態又はオフ状態が決定される周辺トランジスタを探索（後方探索）する第３ステップと（Ｓ８０６）を含む。
【００１５】
上記の構成によれば、貫通電流パスの有無を判定し、貫通電流パスが無い場合には、違反の虞れのあるＭＯＳトランジスタが違反対象から除外されることから、貫通電流パスの検出によって擬似違反を排除することができる。
【００１６】
〔２〕さらに上記第３処理には、違反の虞れのあるＭＯＳトランジスタにシリアルに接続されるトランジスタを挟んだ異電源間の全てのパスを探索する第４ステップ（Ｓ８０７）と、上記第４ステップで探索されたパス毎に、オフ状態となるトランジスタを含むパスを除外し、全てのパスが除外された場合に、違反の虞れのあるトランジスタを違反対象から除外する第５ステップ（Ｓ８０８）とを含めることができる。
【００１７】
〔３〕上記第３処理は、トポロジーマッチングによりトランジスタの違反を除外する第４処理（Ｓ６０１）を含む。上記第４処理は、事前情報として付与されたトポロジーと上記異電源接続検証を可能とする異電源接続検証用プログラムとが一致するか否かを判別し、その判別結果に基づいて該当トランジスタを違反対象から除外する第６ステップ（Ｓ７０４）を含む。
【００１８】
〔４〕上記第１処理は、オン状態のトランジスタでの固定電位伝搬により、オン状態又はオフ状態が決定されるトランジスタを探索（後方探索）する第６ステップ（Ｓ５０１）と、上記第６ステップでオフ状態となるトランジスタを探索する第７ステップ（Ｓ５０２）と、上記第７ステップで探索されたトランジスタを、ソース又はドレイン方向により電源電圧レベルを伝搬させる対象トランジスタから除外する第８ステップ（Ｓ５０３）とを含む。そして上記第１処理は、トランジスタのソース・ドレイン間で伝搬する可能性のある電位を伝搬させる第９ステップ（Ｓ５０４）と、ゲート端子とソース端子又はドレイン端子とに正の電源電圧レベルが伝搬されるｐチャネル型ＭＯＳトランジスタと、ゲート端子とソース端子又はドレイン端子に０Ｖ以下の電源電圧レベルが伝搬されるｎチャネル型ＭＯＳトランジスタとを探索する第１０ステップ（Ｓ５０５）とを含む。さらに上記第１処理は、上記第１０ステップで、各電源電圧レベルが印加される場合のその電圧値について、ゲート端子の最小電圧値が、ソース又はドレイン端子の最大電圧値よりも小さくなるトランジスタと、ゲート端子の最大電圧値がソース又はドレイン端子の最小電圧値よりも大きくなるトランジスタとを探索し、それを、違反の虞れのあるトランジスタとしてリストアップする第１１ステップ（Ｓ５０６）とを含む。
【００１９】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２０】
図３５には、異電源接続検証のためのプログラムが実行されるコンピュータの構成例が示される。図３５に示されるコンピュータ３０は、特に制限されないが、ＣＰＵ（中央処理装置）３１、記憶装置３２、入力装置３３、表示装置３４、及メモリ３５を含み、それらは、バス３６を介して互いに結合されている。ＣＰＵ３１は、所定のプログラムを実行する。本例においてこのＣＰＵ３１は、異電源接続検証のためのプログラムを実行する。記憶装置３２には、上記ＣＰＵ３１で実行される各種プログラムや、チェック対象回路のネットリストなど、各種情報が格納される。特に制限されないが、記憶装置３２の記録媒体３２１は、磁気ディスクであり、記憶装置３２に着脱自在とされる。記録媒体３２１は、記憶装置３２に装着された状態で、コンピュータ３０によって読み書き可能とされる。
【００２１】
ＣＰＵ３１は、異電源接続検証のためのプログラムを記憶装置３２の記録媒体３２１から読み出して実行することで、所定の演算処理を行う。メモリ３５は、上記ＣＰＵ３１における演算処理の作業領域などに利用される。このメモリ３５には、例えばランダムアクセス可能なＲＡＭ（ランダム・アクセス・メモリ）とされる。入力装置３３は、このコンピュータに対して各種情報の入力を可能とするもので、この入力装置３３には、キーボードやマウス等の各種入力デバイスが含まれる。表示装置３４は、このコンピュータ３０での各種情報を必要に応じて表示するもので、例えば液晶ディスプレイ装置とされる。
【００２２】
ここで、上記ＣＰＵ３１で行われる異電源接続検証における基本的な処理について説明する。
【００２３】
この異電源接続検証では、トポロジーマッチング又はサブ回路名により、特殊回路を事前認識させる第１手法と、貫通電流パスの有無を判定し、擬似違反を抑制する第２手法とが採用される。
【００２４】
〔１〕第１手法
例えば図３２に示されるように、レベルシフタ３２４の回路トポロジーと違反をマスクするＭＯＳトランジスタの情報が事前情報として予め付与されているものとする。この場合、図３２における回路３２１，３２２は、上記レベルシフタ３２４の回路トポロジーと一致するため、違反対象から除外される。回路３２３は、上記レベルシフタ３２４の回路トポロジーと一致しないため、違反対象から除外されない。このようにレベルシフタを認識した場合には、擬似違反の抑制に使用され、その結果、真の違反だけを指摘することができる。
【００２５】
また、図３３に示されるように、ポンプ回路やレギュレータに適用される昇圧回路３３４のトポロジー情報（ＭＯＳトランジスタのゲートサイズ等のパラメータ情報を含む）が事前情報として付与されている場合には、回路３３１〜３３３は昇圧回路３３４と一致するため、昇圧回路と認識される。そして、３３５〜３３７で示されるように、回路認識の都度、ΔＶ（指定値）分の電位を加算して伝搬することで、内部電源を考慮した検証が可能とされる。回路３３３の出力ｎｏｄｅ＿ｏｕｔは、３．３Ｖ＋（ΔＶ×Ｎ）Ｖの内部電源として認識可能とされる。また、後段回路を内部電源の電位でチェックすることもできる。尚、ΔＶは負の場合もあり得る。
【００２６】
上記第１手法において、例えばレベルシフタを認識した場合には、擬似違反の抑制に使用され、ポンプ回路やレギュレータを認識した場合には、伝搬電位の補正に使用される。
【００２７】
〔２〕第２手法
違反の虞れのあるＭＯＳトランジスタに対して以下の手順により貫通電流の有無を判定する。
【００２８】
（２−１）先ず、違反の虞れのあるＭＯＳトランジスタとゲート接続ノードを同一とする全ＭＯＳトランジスタをオン（導通）状態と仮定する。
【００２９】
（２−２）上記手順（２−１）において、上記ＭＯＳトランジスタがオンするために必要とされるＭＯＳトランジスタのオン状態を探索（前方探索）する。例えば図３０に示されるように、３個のインバータが結合される場合、以下のように探索（前方探索）される。
【００３０】
ｐチャネル型ＭＯＳトランジスタ３０１とｎチャネル型ＭＯＳトランジスタ３０２が結合されて第１インバータが形成され、ｐチャネル型ＭＯＳトランジスタ３０３とｎチャネル型ＭＯＳトランジスタ３０４とが結合されて第２インバータが形成され、ｐチャネル型ＭＯＳトランジスタ３０５とｎチャネル型ＭＯＳトランジスタ３０６とが結合されて第３インバータが形成される。ここで、ｐチャネル型ＭＯＳトランジスタ３０５をオン状態と仮定した場合、その前段に配置されているｎチャネル型ＭＯＳトランジスタ３０４がオン状態であることが必要であり、また、そのためにはｐチャネル型ＭＯＳトランジスタ３０１がオン状態であることが必要である。このようにしてＭＯＳトランジスタのオン状態が探索（前方探索）される。
【００３１】
（２−３）上記手順（２−１）と（２−２）におけるＭＯＳトランジスタのオン状態に基づいてオン状態又はオフ状態が決定されるＭＯＳトランジスタを探索（後方探索）する。例えば図３１に示されるように、ｐチャネル型ＭＯＳトランジスタ３０１がオン状態であれば、高電位側電源ＶＤＤからの電位伝搬により、ｐチャネル型ＭＯＳトランジスタ３０３のオフ状態が決定され、ｎチャネル型ＭＯＳトランジスタ３０４のオン状態が決定される。それにより、後段へのグランド（ＧＮＤ）レベルの電位伝搬が行われるため、ｐチャネル型ＭＯＳトランジスタ３０５のオン状態が決定され、ｎチャネル型ＭＯＳトランジスタ３０６のオフ状態が決定される。このようにして、オン状態又はオフ状態が決定されるＭＯＳトランジスタの探索（後方探索）が行われる。
【００３２】
（２−４）違反とされるＭＯＳトランジスタに直列接続されるＭＯＳトランジスタを挟んだ異電源間の全パスを探索する。
【００３３】
（２−５）上記手順（２−４）で探索されたパス毎に、オフ状態とされるＭＯＳトランジスタを含むパスを除外し、全パスが除外された場合には、違反の虞れのあるＭＯＳトランジスタを違反対象から除外する。換言すれば、上記手順（２−４）で探索されたパス毎に、貫通電流パスの有無が判定され、貫通電流パスが無い場合には、違反の虞れのあるＭＯＳトランジスタが違反対象から除外される。例えば図３４に示されるように、ｐチャネル型ＭＯＳトランジスタ３４１，３４２，３４３，３４５、ｎチャネル型ＭＯＳトランジスタ３４４，３４６、インバータ３４７，３４８，３４９を含んで、レベルシフタが形成される場合には、次のようにＭＯＳトランジスタが違反対象から除外される。
【００３４】
ｐチャンネル型ＭＯＳトランジスタ３４３，３４５に違反の虞れがあるものとする。ＭＯＳトランジスタ３４３，３４４のゲートには、高電位側電源ＶＤＤ（１．５Ｖ）の電圧が印加されているものと仮定し、このＭＯＳトランジスタ３４３，３４４の双方がオン状態と仮定する。この場合、ｐチャネル型ＭＯＳトランジスタ３４２はオン状態、ｐチャネル型ＭＯＳトランジスタ３４５はオン状態とされるから、ｐチャネル型ＭＯＳトランジスタ３４１はオフ状態となる。この結果、高電位側電源ＶＣＣからＭＯＳトランジスタ３４１，３４３，３４４を介してグランド（ＧＮＤ）に至る貫通電流パス３５０は形成されないから、ｐチャネル型ＭＯＳトランジスタ３４３は違反対象から除外される。同様に違反の虞れのあるｐチャネル型ＭＯＳトランジスタ３４５については、ｎチャネル型ＭＯＳトランジスタ３４６がオフ状態とされることで、高電位側電源ＶＣＣからＭＯＳトランジスタ３４２，３４５，３４６を介してグランド（ＧＮＤ）に至る貫通電流パスは形成されないから、ｐチャネル型ＭＯＳトランジスタ３４５は違反対象から除外される。
【００３５】
次に、上記ＣＰＵ３１で行われる異電源接続検証処理をフローチャートに従って具体的に説明する。
【００３６】
図１には、上記構成のコンピュータ３０によって行われる異電源接続検証処理の全体的な流れが示される。この処理では、コンピュータ３０に対して与えられた各種情報に基づいて対象回路の異電源接続検証が行われ、その検証結果として、違反ＭＯＳトランジスタ情報ファイルが形成される。
【００３７】
オペレータによって伝搬電位補正手法の指定、及び擬似違反抑制手法の指定が行われる。伝搬電位補正手法の指定には、トポロジーマッチング使用の有無、及びサブ回路名指定の使用の有無が含まれ、それは伝搬電位補正手法指定ファイル１２として記憶装置３２に書き込まれる。また、擬似違反抑制手法の指定には、トポロジーマッチング使用の有無、及び貫通電流パス有無判定の使用の有無が含まれ、それは違反抑制手法指定ファイル１３として記憶装置３２に書き込まれる。尚、伝搬電位補正の対象とされる回路についての回路素子ネットリスト１１は、予め記憶装置３２に格納されているものとする。
【００３８】
先ずＣＰＵ３１において、回路素子ネットリスト１１、伝搬電位補正手法指定ファイル１２、違反抑制手法指定ファイル１３の読み込み処理が行われる（Ｓ１０１）。そして、ＣＰＵ３１により、伝搬電位補正手法の選択処理が行われ（Ｓ１０２）、電位伝搬と違反の虞れのあるＭＯＳトランジスタ（ＭＯＳ  Ｔｒ．）の検索処理が行われる（Ｓ１０３）。さらに、ＣＰＵ３１により、擬似違反抑制手法の選択処理が行われ（Ｓ１０４）、違反抑制されずに残ったＭＯＳトランジスタを異電源リークエラー（ＯＦＦされないＭＯＳトランジスタ）としてレポートされ（Ｓ１０５）、それは違反ＭＯＳトランジスタ情報ファイル１４として記憶装置３２に書き込まれる。
【００３９】
ここで、上記サブ回路を使用した回路接続例とサブ回路のネットリスト例について説明する。
【００４０】
図４には上記サブ回路を使用した回路接続例が示され、図５には上記サブ回路のネットリストが示される。
【００４１】
図４に示されるように二つのサブ回路（ＰＵＭＰ）が結合され、サブ回路（ＰＵＭＰ）の端子ｉｎからｏｕｔへの電位伝搬時は、ΔＶ加算の属性が指定される場合を考える。この場合のネットリストは、図５に示されるようになる。図５（１）はサブ回路名がＰＵＭＰであることが示される。同図（２）では、サブ回路（ＰＵＭＰ）をコールするインスタンス名（ＸＰＵＭＰ１，ＸＰＵＭＰ２）が示される。同図（３）には実体回路（インスタンス記述）でのｉｎ１からｏｕｔ１へのΔＶ加算属性が付与され、同図（４）には実体回路（インスタンス記述）でのｏｕｔ１からｏｕｔ２へのΔＶ加算属性が付与される。
【００４２】
図２には、図１における「伝搬電位補正手法の選択処理（Ｓ１０２）」の詳細が示される。
【００４３】
上記伝搬電位補正手法の選択処理（Ｓ１０２）では、先ず、伝搬電位補正手法指定ファイル１２に基づいてサブ回路名指定の使用有無が判別される。この判別で、サブ回路名指定が使用されている（Ｙｅｓ）と判断された場合には、伝搬電位補正回路のサブ回路名での探索と電位補正属性付与が行われる（Ｓ２０１）。そして、伝搬電位補正手法指定ファイルに基づいてトポロジーマッチング使用有無の判別が行われる。この判別において、トポロジーマッチングが使用されている（Ｙｅｓ）と判断された場合には、伝搬電位補正回路のトポロジーマッチングと電位補正属性が付与され（Ｓ２０２）、この伝搬電位補正手法の選択処理が終了される。また、上記サブ回路名指定の使用有無の判別において、サブ回路名指定が使用されない（Ｎｏ）と判断された場合には、上記ステップＳ２０１の処理を行うことなく、上記トポロジーマッチング使用有無の判別が行われる。そして、この上記トポロジーマッチング使用有無の判別において、トポロジーマッチングが使用されない（Ｎｏ）と判断された場合には、上記ステップＳ２０２の処理を行うことなく、この伝搬電位補正手法の選択処理が終了される。
【００４４】
図３には、図２における「伝搬電位補正回路のサブ回路名での探索と電位補正属性付与（Ｓ２０１）」の詳細が示される。
【００４５】
上記伝搬電位補正回路のサブ回路名での探索と電位補正属性付与（Ｓ２０１）では、先ず、図５（１）に示されるように指定サブ回路名が一つ選択され（Ｓ３０１）、図５（２）に示されるように指定サブ回路をコールするインスタンスが検索され（Ｓ３０２）、図５（３），（４）に示されるように該当インスタンスでの伝搬時は電位補正（ΔＶ加算）の属性付与が行われる（Ｓ３０３）。そして、全ての指定サブ回路を選択したか否かの判別が行われ、未だ全ての指定サブ回路の選択を行っていない（Ｎｏ）と判断された場合には、上記ステップＳ３０１の処理に戻り、全ての指定サブ回路の選択を行った（Ｙｅｓ）と判断された場合には、この伝搬電位補正回路のサブ回路名での探索と電位補正属性付与が終了される。
【００４６】
図６には、図２における「伝搬電位補正回路のトポロジーマッチングと電位補正属性付与（Ｓ２０２）」の詳細が示される。
【００４７】
伝搬電位補正回路のトポロジーマッチングと電位補正属性付与（Ｓ２０２）では、先ず、指定の電位伝搬補正回路が一つ選択され（Ｓ４０１）、指定の補正回路側の端子直結素子を基点に、トポロジーのマッチする部分回路が探索される（Ｓ４０２）。そして、既に付与されている属性との競合が無いか否かの判別が行われる。この判別において、競合がない（Ｙｅｓ）と判断された場合には、該当インスタンスでの伝搬時は電位補正（ΔＶ加算）の属性が付与される（Ｓ４０３）。そして、指定の電位伝搬補正回路を全て選択したか否かの判別が行われる。この判別において、全て選択した（Ｙｅｓ）と判断された場合には、伝搬電位補正回路のトポロジーマッチングと電位補正属性付与の処理が終了され、全て選択していない（Ｎｏ）と判断された場合には、上記ステップＳ４０１の処理に戻される。このようにして指定の電位伝搬補正回路の全てについてトポロジーマッチングと電位補正属性付与が行われる。尚、既に付与されている属性との競合が無いか否かの判別において、競合がある（Ｎｏ）と判断された場合には、競合発生インスタンスと競合する補正値をレポートし（Ｓ４０４）、エラーにより全実行が中断される。
【００４８】
図７には、図１における「電位伝搬と違反の虞れのあるＭＯＳトランジスタ検索処理（Ｓ１０３）」の詳細が示される。
【００４９】
電位伝搬と違反の虞れのあるＭＯＳトランジスタ検索処理では、先ず、オン状態のＭＯＳトランジスタでの固定電位伝搬により、オン状態又はオフ状態が決定されるＭＯＳトランジスタが探索（後方検索）される（Ｓ５０１）。そして、上記ステップＳ５０１でオフ状態となるＭＯＳトランジスタが探索される（Ｓ５０２）。上記ステップＳ５０２で探索されたＭＯＳトランジスタが、ソース／ドレイン（Ｓ／Ｄ）方向により電源電圧レベルを伝搬させる対象ＭＯＳトランジスタから除外される（Ｓ５０３）。
【００５０】
次に、ＭＯＳトランジスタのソース・ドレイン間で伝搬する可能性のある電位が伝搬される（Ｓ５０４）。そして、ゲート（Ｇ）端子とソース（Ｓ）又はドレイン（Ｄ）端子に正の電源電圧レベルが伝搬されるｐチャネル型ＭＯＳトランジスタと、ゲート（Ｇ）端子とソース（Ｓ）又はドレイン（Ｄ）端子に０Ｖ以下の電源電圧レベル（グランドレベル）が伝搬されるｎチャネル型ＭＯＳトランジスタとが探索される（Ｓ５０５）。上記ステップＳ５０５で、各電源電圧レベルが印加される場合のその電圧値について、ゲート端子の最小電圧値が、ソース又はドレイン端子の最大電圧値よりも小さくなるｐチャネル型ＭＯＳトランジスタと、ゲート端子の最大電圧値がソース又はドレイン端子の最小電圧値よりも大きくなるｎチャネル型ＭＯＳトランジスタとが探索され、それが、違反の虞れのあるＭＯＳトランジスタとしてリストアップされる（Ｓ５０６）。尚、上記ステップＳ５０６において、各電源電圧レベルが印加される場合のその電圧値には、伝搬電位補正等により正規の電源電圧レベルとは若干異なる場合も含まれるものとする。
【００５１】
図８には、図１における「擬似違反抑制手法の選択処理（Ｓ１０４）」の詳細が示される。
【００５２】
擬似違反抑制手法の選択処理では、先ず、トポロジーマッチング使用有無が判別される。この判別において、トポロジーマッチングが使用される（Ｙｅｓ）と判断された場合、トポロジーマッチング処理と、該当するＭＯＳトランジスタの違反除外処理が行われる（Ｓ６０１）。そして、貫通電流パス有無判定の使用有無の判別が行われる。尚、トポロジーマッチングが使用されない場合には、上記ステップＳ６０１の処理を行うことなく、貫通電流パス有無判定の使用有無の判別が行われる。この判別において、貫通電流パス有無判定が使用される（Ｙｅｓ）と判断された場合には、貫通電流パス有無判定処理と、該当するＭＯＳトランジスタの違反除外処理とが行われるが（Ｓ６０２）、貫通電流パス有無判定が使用されない（Ｎｏ）と判断された場合には、貫通電流パス有無判定処理と、該当するＭＯＳトランジスタの違反除外処理とは行われない。
【００５３】
図９には、図８における「トポロジーマッチング処理と該当ＭＯＳトランジスタの違反除外処理（Ｓ６０１）」の詳細が示される。
【００５４】
トポロジーマッチング処理と該当ＭＯＳトランジスタの違反除外処理では、先ず、違反の虞れのあるＭＯＳトランジスタが一つ選択され（Ｓ７０１）、指定のトポロジー中に含まれるマスク指定されたＭＯＳトランジスタの一つとの対応付けが行われ（Ｓ７０２）。上記ステップＳ７０１のＭＯＳトランジスタに繋がる周辺素子から、検証対象回路の回路トポロジーが認識される（Ｓ７０３）。そして、指定トポロジーと一致するか否かの判別が行われる。この判別において、指定トポロジーと一致する（Ｙｅｓ）と判断された場合には、上記ステップＳ７０１のＭＯＳトランジスタが違反対象から除外され（Ｓ７０４）、マスク指定された全ＭＯＳトランジスタを選択したか否かの判別が行われる。この判別で、マスク指定された全ＭＯＳトランジスタを選択していない（Ｎｏ）と判断された場合には、上記ステップＳ７０２の処理に戻される。マスク指定された全ＭＯＳトランジスタを選択した（Ｙｅｓ）と判断された場合には、違反の虞れのある全ＭＯＳトランジスタを選択したか否かの判別が行われ、この判別において、違反の虞れのある全ＭＯＳトランジスタを選択した（Ｙｅｓ）と判断されるまで、上記の処理が繰返される。違反の虞れのある全ＭＯＳトランジスタを選択した（Ｙｅｓ）と判断された場合には、トポロジーマッチング処理と該当ＭＯＳトランジスタの違反除外処理が終了される。
【００５５】
図１０には、図８における「貫通電流パス有無判定処理と該当ＭＯＳトランジスタの違反除外処理（Ｓ６０２）」の詳細が示される。
【００５６】
貫通電流パス有無判定処理と該当ＭＯＳトランジスタの違反除外処理では、先ず、違反の虞れのあるＭＯＳトランジスタが一つ選択され（Ｓ８０１）、違反の虞れのあるＭＯＳトランジスタのゲート接続ノードに対して、ゲート接続ノードを同一とするＭＯＳトランジスタが全てオンする電圧値を持つ電圧源が探索される（Ｓ８０２）。そして、上記ステップＳ８０２の電圧源が在るか否かの判別が行われる。この判別において、上記ステップＳ８０２の電圧源が在る（Ｙｅｓ）と判断された場合には、違反の虞れがあるＭＯＳトランジスタのゲート接続ノードに対して、ゲート接続ノードを同一とする全ＭＯＳトランジスタがオンする電圧が一つ仮定される（Ｓ８０３）。そして、上記ステップＳ８０３の電圧をドライブするＭＯＳトランジスタのオン状態を仮定する（Ｓ８０４）。このステップＳ８０４の処理は、上記手順（２−１）に相当する。上記ステップＳ８０４のＭＯＳトランジスタがオンするために必要なＭＯＳトランジスタのオン状態を探索（前方探索）する（Ｓ８０５）。このステップＳＳ８０５の処理は、上記手順（２−２）に相当する。さらに、上記ステップＳ８０４とＳ８０５のＭＯＳトランジスタのオン状態に基づいて、オン状態又はオフ状態が決定されるＭＯＳトランジスタを探索（後方探索）する（Ｓ８０６）。このステップＳ８０６の処理は、上記手順（２−３）に相当する。そして、違反の虞れのあるＭＯＳトランジスタにシリアルに接続されるＭＯＳトランジスタを挟んだ異電源間の全パスが探索される（Ｓ８０７）。このステップＳ８０７の処理は、上記手順（２−４）に相当する。さらに、上記ステップＳ８０７のパス毎に、オフ状態となるＭＯＳトランジスタを含むパスが除外され、全パスが除外されるならば上記ステップＳ８０１のＭＯＳトランジスタが違反対象から除外される（Ｓ８０８）。このステップＳ８０８の処理は、上記手順（２−５）に相当する。そして、上記ステップＳ８０２の電圧源を全て選択したか否かの判別が行われ、全て選択した（Ｙｅｓ）と判断されるまで、上記ステップＳ８０３〜Ｓ８０８までの処理が繰返される。そして、上記ステップＳ８０２の電圧源を全て選択した（Ｙｅｓ）と判断された場合には、違反の虞れのある全ＭＯＳトランジスタを選択したか否かの判別が行われ、この判別において、違反の虞れのある全ＭＯＳトランジスタを選択した（Ｙｅｓ）と判断されるまで、上記の処理が繰返される。
【００５７】
図１１には、図１０における「電圧源探索処理（Ｓ８０２）」の詳細が示される。
【００５８】
上記ステップＳ８０２の電圧源探索処理では、先ず、ステップＳ８０１における違反の虞れのあるＭＯＳトランジスタのソース又はドレイン方向の接続がトレースされ、違反の虞れがあるＭＯＳトランジスタがｐチャンネル型ＭＯＳトランジスタであるならば、給電される正の電圧源がリストアップされ、違反の虞れのあるＭＯＳトランジスタがｎチャンネル型ＭＯＳトランジスタであるならば、給電される０Ｖ以下の電圧源がリストアップされる（Ｓ９０１）。例えば図１２に示されるように、ｐチャネル型ＭＯＳトランジスタ１２０１，１２０２，１２０３，１２０５、ｎチャネル型ＭＯＳトランジスタ１２０４，１２０６、インバータ１２０７，１２０８，１２０９を含んで、レベルシフタが形成される場合において、今、違反の虞れのあるＭＯＳトランジスタがｐチャンネル型ＭＯＳトランジスタ１２０３の場合、給電される正の電圧源、すなわちＶＣＣ（３．３Ｖ）がリストアップされる。
【００５９】
次に、上記ステップＳ８０１における違反の虞れのあるＭＯＳトランジスタのゲート接続ノードをドライブするＭＯＳトランジスタのソース又はドレイン方向の接続がトレースされ、違反の虞れのあるＭＯＳトランジスタがｐチャネル型ＭＯＳトランジスタであるならば、給電される正の電圧源がリストアップされ、違反の虞れのあるＭＯＳトランジスタがｎチャンネル型ＭＯＳトランジスタならば、給電される０Ｖ以下の電圧源がリストアップされる（Ｓ９０２）。例えば図１２に示される回路の場合、違反の虞れのあるｐチャネル型ＭＯＳトランジスタ１２０３のゲート接続ノードをドライブするＭＯＳトランジスタのソース又はドレイン方向の接続がトレースされ、給電される正の電圧源として、ＶＤＤ（１．５Ｖ）がリストアップされる。
【００６０】
次に、上記ステップＳ９０１の電圧源と、上記ステップＳ９０２の電圧源との組み合わせのうち、各電圧源にドライブされる、その電圧値が異なる電圧源の組み合わせがリストアップされる（Ｓ９０３）。例えば図１２に示される回路において、異なる電圧値をドライブする電圧源の組み合わせは、ｐチャネル型ＭＯＳトランジスタ１２０３のゲートに印加されるＶＤＤ（１．５Ｖ）、ｐチャネル型ＭＯＳトランジスタ１２０３のソースに印加されるＶＣＣ（３．３Ｖ）となる。尚、上記ステップＳ９０３において、各電源電圧レベルが印加される場合のその電圧値には、伝搬電位補正等により正規の電源電圧レベルとは若干異なる場合も含まれるものとする。
【００６１】
次に、上記ステップＳ９０３の電圧源の組み合わせのうち、ステップＳ８０１における違反の虞れのあるＭＯＳトランジスタとゲート接続ノードを同一とする、全ＭＯＳトランジスタがオンする組み合わせのみがリストアップされる（Ｓ９０４）。例えば図１２に示される回路において、ステップＳ８０１における違反の虞れのあるｐチャネル型ＭＯＳトランジスタ１２０３とゲート接続ノードを同一とする、全ＭＯＳトランジスタがオンする組み合わせは、ｐチャネル型ＭＯＳトランジスタ１２０３のゲートに印加されるＶＤＤ（１．５Ｖ）と、ｐチャネル型ＭＯＳトランジスタ１２０３のソースに印加されるＶＣＣ（３．３Ｖ）とされる。これにより、上記Ｓ８０２の電圧源探索処理が終了される。
【００６２】
図１３には、図１０における電圧仮定処理（Ｓ８０３）の詳細が示される。
【００６３】
上記ステップＳ８０３の電圧仮定処理では、先ず、上記ステップＳ９０４の電圧源の組み合わせが一つ選択される（Ｓ１００１）。例えば図１４に示される構成において、違反の虞れのあるｐチャネル型ＭＯＳトランジスタ１２０３とゲート接続ノードを同一とする、全ＭＯＳトランジスタがオンする組み合わせとして、ｐチャネル型ＭＯＳトランジスタ１２０３のゲートに印加されるＶＤＤ（１．５Ｖ）と、ｐチャネル型ＭＯＳトランジスタ１２０３のソースに印加されるＶＣＣ（３．３Ｖ）とされる。
【００６４】
次に、上記ステップＳ１００１で選択された電源の組み合わせに従い、違反の虞れのあるＭＯＳトランジスタのゲート端子に対して、その電圧源の伝搬を仮定する（Ｓ１００２）。例えば図１４に示される構成においては、違反の虞れのあるｐチャネル型ＭＯＳトランジスタ１２０３のゲート端子にＶＤＤ（１．５Ｖ）の伝搬が仮定される。これにより、上記電圧仮定処理（Ｓ８０３）が終了される。
【００６５】
図１５には、図１０におけるＭＯＳトランジスタのオン仮定処理（Ｓ８０４）の詳細が示される。
【００６６】
上記ステップＳ８０４のＭＯＳトランジスタのオン仮定処理では、先ず、上記ステップＳ１００２の電圧源を伝搬するＭＯＳトランジスタのオン状態を仮定する（Ｓ１１０１）。例えば図１６に示される回路において、１６１で示されるように、インバータ１２０９においてＶＤＤ（１．５Ｖ）をドライブするｐチャンネル型ＭＯＳトランジスタのオン状態が仮定される。
【００６７】
次に、上記ステップＳ１００２のＭＯＳトランジスタがオンするための上記ステップＳ１００２のＭＯＳトランジスタのゲート端子の電圧値が認識される（Ｓ１１０２）。例えば図１６において、１６２で示されるように、上記インバータ１２０９においてＶＤＤ（１．５Ｖ）をドライブするｐチャンネル型ＭＯＳトランジスタがオンするためのゲート電圧値は「０Ｖ」と認識される。これにより、上記ステップＳ８０４のＭＯＳトランジスタのオン仮定処理が終了される。
【００６８】
図１７には、図１０における前方探索処理（Ｓ８０５）の詳細が示される。
【００６９】
前方探索処理（Ｓ８０５）では、先ず、ステップＳ１１０２又はＳ１２０４のＭＯＳトランジスタのゲート端子への接続ノードをドライブするＭＯＳトランジスタとそのＭＯＳトランジスタに給電される電圧源の探索が行われる（Ｓ１２０１）。例えば図１８に示されるインバータ１２０９におけるｐチャンネル型ＭＯＳトランジスタのゲート端子への接続ノードをドライブするＭＯＳトランジスタは、インバータ１２０８におけるｐチャネル型ＭＯＳトランジスタ１８０１とそれに直列接続されたｎチャネル型ＭＯＳトランジスタ１８０２である。そしてこのインバータ１２０８におけるＭＯＳトランジスタに給電される電圧源は、ＶＤＤ（１．５Ｖ）と、０Ｖとされる。
【００７０】
そして、上記ステップＳ１２０１で探索されたＭＯＳトランジスタのうち、上記ステップＳ１１０２で認識されたゲート端子に必要な電圧値を供給可能なＭＯＳトランジスタを全て選択する（Ｓ１２０２）。例えば図１８において、インバータ１２０８を形成するＭＯＳトランジスタ１８０１，１８０２のうち、インバータ１２０９内のｐチャンネル型ＭＯＳトランジスタのゲートに０Ｖを供給可能なＭＯＳトランジスタとして、ｎチャンネル型ＭＯＳトランジスタ１８０２が選択される。
【００７１】
次に、上記ステップＳ１２０２で選択された全ＭＯＳトランジスタのオン状態をＭＯＳトランジスタの探索（前方探索）により仮定する（Ｓ１２０３）。例えば図１８においては、ｎチャンネル型ＭＯＳトランジスタ１８０２のオン状態が仮定される。
【００７２】
そして、上記ステップＳ１２０２の各ＭＯＳトランジスタがオンするための上記ステップＳ１２０２の各ＭＯＳトランジスタのゲート端子の電圧値を認識する（Ｓ１２０４）。例えば図１８においては、ＭＯＳトランジスタ１８０１，１８０２のゲート端子に供給される正の電圧が、必要な電圧値として認識される。
【００７３】
次に、探索（前方探索）が終了していないＭＯＳトランジスタが存在するか否かの判別が行われ、この判別において、探索（前方探索）が終了していないＭＯＳトランジスタは存在しない（Ｙｅｓ）と判断されるまで、上記ステップＳ１２０１〜Ｓ１２０４までの処理が繰返される。
【００７４】
図１９には、上記後方探索処理（Ｓ８０６）の詳細が示される。
【００７５】
後方探索処理（Ｓ８０６）では、先ず、ステップＳ１１０１とＳ１２０３、又はＳ１３０２でオン状態と仮定されたＭＯＳトランジスタ１８０２でドライブされる電圧源（０Ｖ）と、その電圧値が後方のＭＯＳトランジスタへ伝搬される（Ｓ１３０１）。例えば図２０において、０Ｖがインバータ１２０９のｐチャンネル型ＭＯＳトランジスタに伝達され、このｐチャンネル型ＭＯＳトランジスタがオンされることにより、ＶＤＤ（１．５Ｖ）がｐチャンネル型ＭＯＳトランジスタ１２０３に伝達される。また、０Ｖがｐチャンネル型ＭＯＳトランジスタ１２０５及びｎチャンネル型ＭＯＳトランジスタ１２０６に伝達される。
【００７６】
次に、上記ステップＳ１２０１で伝搬された電圧値がゲート端子へ到達するＭＯＳトランジスタについて、オン又はオフが決定されるＭＯＳトランジスタが探索（後方探索）される（Ｓ１３０２）。例えば図２０において、ｐチャンネル型ＭＯＳトランジスタ１２０２，１２０３，１２０５及びｎチャンネル型ＭＯＳトランジスタ１２０４がオン状態と判定され、ｐチャンネル型ＭＯＳトランジスタ１２０１及びｎチャンネル型ＭＯＳトランジスタ１２０６がオフ状態と判定される。
【００７７】
そして、探索（後方探索）が終了していないＭＯＳトランジスタが存在するか否かの判別が行われ、この判別で探索（後方探索）が終了していないＭＯＳトランジスタが存在しない（Ｎｏ）と判断されまで、上記ステップＳ１３０１，Ｓ１３０２の処理が繰返される。
【００７８】
図２１には、上記異電圧間の全パス探索処理（Ｓ８０７）の詳細が示される。
【００７９】
異電圧間の全パス探索処理（Ｓ８０７）では、先ず、上記ステップＳ８０１で選択された違反の虞れのあるＭＯＳトランジスタのソース又はドレイン方向の接続がトレースされ、ソース端子又はドレイン端子それぞれに給電される電圧源がリストアップされる（Ｓ１４０１）。例えば図２２において、違反の虞れのあるＭＯＳトランジスタ１２０３のソース方向の接続がトレースされることにより、ＶＣＣ（３．３Ｖ）がリストアップされ、違反の虞れのあるＭＯＳトランジスタ１２０３のドレイン方向の接続がトレースされることにより、０Ｖがリストアップされる。
【００８０】
次に、上記ステップＳ１４０１でのソース端子とドレイン端子に供給される電圧源の組み合わせのうち、異なる電圧源が供給されるような異電圧源のパスがリストアップされる（Ｓ１４０２）。例えば図２２において、ＶＣＣ（３．３Ｖ）と０Ｖとは、互いに異なる電圧源であり、違反の虞れのあるＭＯＳトランジスタ１２０３を介してＶＣＣ（３．３Ｖ）から０Ｖに至るパス２２１がリストアップされる。
【００８１】
図２３には、上記違反対象からの除外処理（Ｓ８０８）の詳細が示される。
【００８２】
違反対象からの除外処理（Ｓ８０８）では、先ず、上記ステップＳ１４０２のパス、すなわち、上記ステップＳ１４０１でのソース端子とドレイン端子に供給される電圧源の組み合わせのうち、異なる電圧源が供給されるような異電圧源パスの一つを選択する。例えば図２４において、ｎチャネル型ＭＯＳトランジスタ１２０４がオン状態とされることでｐチャネル型ＭＯＳトランジスタ１２０３のドレイン端子は０Ｖが供給され、さらにこのｐチャネル型ＭＯＳトランジスタ１２０３のソース端子にはＶＣＣ（３．３Ｖ）が供給されることから、ＶＣＣ（３．３Ｖ）から上記ｐチャネル型ＭＯＳトランジスタ１２０３及びｎチャネル型ＭＯＳトランジスタ１２０４を介してグランドに至るパスが選択される（Ｓ１５０１）。そして、上記ステップＳ１５０１で選択されたパスを構成するＭＯＳトランジスタのうち、オフ判定となっているＭＯＳトランジスタが在るか否かの判別が行われる。この判別において、オフ判定となっているＭＯＳトランジスタが在る（Ｙｅｓ）と判定された場合には、上記ステップＳ１４０２のパスを全て選択済みか否かの判別が行われ、上記ステップＳ１４０２のパスを全て選択済みと判断された場合に、上記ステップＳ８０１で選択した違反の虞れのあるＭＯＳトランジスタが違反対象から除外される（Ｓ１５０２）。例えば図２４において、ＭＯＳトランジスタ１２０１がオフ判定とされるＭＯＳトランジスタであり、オフ判定とされるＭＯＳトランジスタが存在するから、このＭＯＳトランジスタ１２０１が存在するパス２２４は、貫通電流が流れるパスとはなり得ない。また、図２４では、他に上記ステップＳ１４０２のパスが存在しないため、現在、選択されている違反の虞れがあるＭＯＳトランジスタのみが、上記ステップＳ１５０２の処理で違反対象から除外される。このようにして違反対象からの除外処理（Ｓ８０８）が行われる。
【００８３】
上記の例によれば、以下の作用効果を得ることができる。
【００８４】
（１）トポロジーマッチング処理と該当ＭＯＳトランジスタの違反除外処理では、指定のトポロジー中に含まれるマスク指定されたＭＯＳトランジスタの一つとの対応付けが行われ（Ｓ７０２）、検証対象回路の回路トポロジーが認識される（Ｓ７０３）。そして、指定トポロジーと一致するか否かの判別が行われ、指定トポロジーと一致する（Ｙｅｓ）と判断された場合には、上記ステップＳ７０１のＭＯＳトランジスタが違反対象から除外される（Ｓ７０４）。このようにトポロジーと一致する場合には違反対象から除外され、トポロジーと一致しない場合には違反対象から除外されない。その結果、真の違反を指摘することができる。
【００８５】
（２）ポンプ回路やレギュレータに適用される昇圧回路のトポロジー情報（ＭＯＳトランジスタのゲートサイズ等のパラメータ情報を含む）が事前情報として付与されている場合には、回路認識の都度、ΔＶ（指定値）分の電位を加算して伝搬することで、内部電源を考慮した検証が可能とされる。従って、出力電圧レベルが変動する場合にも、擬似違反を排除することができる。
【００８６】
（３）貫通電流パスの有無を判定し、貫通電流パスが無い場合には、違反の虞れのあるＭＯＳトランジスタが違反対象から除外されることから、貫通電流パスの検出によって擬似違反を排除することができる。
【００８７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００８８】
【図１】コンピュータによって行われる異電源接続検証処理の全体的な流れを示すフローチャートである。
【図２】図１における主要処理の詳細なフローチャートである。
【図３】図２における主要処理の詳細なフローチャートである。
【図４】サブ回路を使用した回路接続例の説明図である。
【図５】上記サブ回路のネットリストを示す説明図である。
【図６】図２における主要処理の詳細なフローチャートである。
【図７】図１における主要処理の詳細なフローチャートである。
【図８】図１における主要処理の詳細なフローチャートである。
【図９】図８における主要処理の詳細なフローチャートである。
【図１０】図８における主要処理の詳細なフローチャートである。
【図１１】図１０における主要処理の詳細なフローチャートである。
【図１２】図１０における主要処理を説明するための回路図である。
【図１３】図１０における主要処理の詳細なフローチャートである。
【図１４】図１３における主要処理を説明するための回路図である。
【図１５】図１０における主要処理の詳細なフローチャートである。
【図１６】図１５における主要処理を説明するための回路図である。
【図１７】図１０における主要処理の詳細なフローチャートである。
【図１８】図１７における主要処理を説明するための回路図である。
【図１９】図１０における主要処理の詳細なフローチャートである。
【図２０】図１９における主要処理を説明するための回路図である。
【図２１】図１０における主要処理の詳細なフローチャートである。
【図２２】図２１における主要処理を説明するための回路図である。
【図２３】図１０における主要処理の詳細なフローチャートである。
【図２４】図２１における主要処理を説明するための回路図である。
【図２５】本発明の比較対象とされる検証方法を説明するための回路図である。
【図２６】本発明の比較対象とされる検証方法を説明するための回路図である。
【図２７】本発明の比較対象とされる検証方法を説明するための回路図である。
【図２８】本発明の比較対象とされる検証方法を説明するための回路図である。
【図２９】本発明の比較対象とされる検証方法を説明するための回路図である。
【図３０】本発明にかかる異電源接続検証方法における主要処理を説明するための回路図である。
【図３１】本発明にかかる異電源接続検証方法における主要処理を説明するための回路図である。
【図３２】本発明にかかる異電源接続検証方法における主要処理を説明するための回路図である。
【図３３】本発明にかかる異電源接続検証方法における主要処理を説明するための回路図である。
【図３４】本発明にかかる異電源接続検証方法における主要処理を説明するための回路図である。
【図３５】本発明にかかる異電源接続検証用方法が実施されるコンピュータの全体的な構成例ブロック図である。
【符号の説明】
【００８９】
３１  ＣＰＵ
３２  記憶装置
３３  入力装置
３４  表示装置
３５  メモリ
３６  バス
【図１】
2010146423.tif 000003
【図２】
2010146423.tif 000004
【図３】
2010146423.tif 000005
【図４】
2010146423.tif 000006
【図５】
2010146423.tif 000007
【図６】
2010146423.tif 000008
【図７】
2010146423.tif 000009
【図８】
2010146423.tif 000010
【図９】
2010146423.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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