(57)【要約】【課題】高速化及び高密度化に対応し、安定して生産することができる半導体装置を提供する。【解決手段】本発明の半導体装置１は、半導体チップ２を積層して搭載する搭載面８ａを有する配線基板８と、配線基板８の搭載面８ａ上に搭載される複数の半導体チップ２と、を有する。配線基板８の搭載面８ａ上に搭載された複数の半導体チップ２は、回路形成面３が配線基板８の搭載面８ａを向くようにして搭載されている第２の半導体チップ２ｂと、回路形成面３が配線基板８の搭載面８ａと反対を向くようにして搭載されている第１の半導体チップ２ａと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップを積層して搭載する搭載面を有する配線基板と、
前記配線基板の前記搭載面上に搭載される複数の前記半導体チップと、を有し、
前記配線基板の前記搭載面上に搭載された複数の前記半導体チップは、回路が形成された回路形成面が前記配線基板の前記搭載面と反対を向くようにして搭載されている第１の半導体チップと、前記回路形成面が前記配線基板の前記搭載面を向くようにして搭載されている第２の半導体チップと、を含む半導体装置。
【請求項２】
前記第１の半導体チップと前記第２の半導体チップとは交互に積層されている、請求項１に記載の半導体装置。
【請求項３】
前記配線基板と前記半導体チップはフリップチップ接合され、かつ前記半導体チップ同士もフリップチップ接合されている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を備えた半導体チップが複数積層された構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップの多機能化・高速化と、それに伴う高密度実装化を実現するためにパッケージ内でのチップの積層化が半導体装置にも求められている。しかしながら、従来の積層タイプ半導体装置では半導体チップの電極パッドと配線基板の接続パッドとをワイヤボンディングで接続する方式を採っているため、配線が長くなり、高速化と薄型化の足枷となっていた。
【０００３】
この問題を解決する方法として、半導体チップ内に貫通電極を形成してバンプによるフリップチップ接合により、半導体チップを積層する技術が開発されつつある（例えば、特許文献１）。
【０００４】
このようなフリップチップ接合により半導体チップを積層した構造を有する半導体装置の一例の模式的な側断面図を図５に示す。また、図６に、図５中のＡ−Ａ’線における平面図を示す。
【０００５】
半導体装置１００は、配線基板１０８、半導体チップ１０２、レジン１０１、および貫通電極１０４を備えている。
【０００６】
配線基板１０８の一方の主面上には接続パッド１０７が形成されており、一方の主面とは反対側の主面である他方の主面上には二次実装用バンプ１０９が形成されている。
【０００７】
配線基板１０８の搭載面１０８ａ上には、貫通電極１０４を有する半導体チップ１０２が複数積層されて実装されている。半導体チップ１０２は一方の面に回路面１０３が形成されている。最下層の半導体チップ１０２は、その貫通電極１０４と、配線基板１０８の接続パッド１０７とがバンプ１０６により接続されることでフリップチップ実装されている。この最下層の半導体チップ１０２は、回路面１０３が上方を向くようにして搭載面１０８ａ上に積層されている。
【０００８】
また、最下層の半導体チップ１０２上に、さらに半導体チップ１０２がフリップチップ実装されている。最下層の半導体チップ１０２上に積層された半導体チップ１０２も回路面１０３が上方を向くようにして積層されている。すなわち、最下層に配置された半導体チップ１０２の貫通電極１０４の回路面１０３側の部分と、積層される半導体チップ１０２における貫通電極１０４の回路面１０３とは反対側の部分とがバンプ１０６により接続されている。積層されている半導体チップ１０２同士は、同様にフリップチップ実装されている。つまり、配線基板１０８の搭載面１０８ａ上に積層された半導体チップ１０２は全て回路面１０３が上方を向いており、いわゆるフェイスアップで積層されている。
【０００９】
配線基板１０８と半導体チップ１０２との間の間隙、及び半導体チップ１０２との間の間隙には、アンダーフィル１０５が充填されている。このアンダーフィル１０５は、半導体チップ１０２の両主面を覆っている。なお、アンダーフィル１０５は、半導体チップ１０２の両主面だけでなく側面をも覆うように設けられている。
【００１０】
配線基板１０８上にはレジン１０１も形成されている。このレジン１０１は、アンダーフィル１０５を介して、積層された複数の半導体チップ１０２を覆っている。レジン１０１を構成する樹脂としては、例えば、エポキシ樹脂等を用いることができる。
【特許文献１】特開２００４−２８１９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
配線基板上に搭載する半導体チップは、薄型パッケージ化の要求に対応するべく、半導体チップ自体の厚みを薄く（例：３０μｍ〜７０μｍ程度まで裏面研磨）している。しかしながら、半導体チップ自体の厚みが薄くなるほど反り易くなり、例えば、チップ個片化する前のウェハ状態では紙巻物のように丸まってしまう。
【００１２】
これらの１枚１枚が反り易い半導体チップを複数枚積層すると各半導体チップの反りの力が累積されることとなり、積層チップ全体の反りの力が大きくなる。特に、メモリのように同一チップを同一方向に積層する場合は、各半導体チップが全て同じ方向に同じ量だけ反るため、チップ積層数を増やせば増やすほど積層チップ全体の反りの力が大きくなる。その結果、積層した半導体チップの反り挙動とは異なる反り挙動の配線基板との間で剥離を生じ、バンプ破断不良が発生する等の問題が発生する場合がある。
【００１３】
また、半導体チップの反りを抑制するために半導体チップに加重する必要があったが、この加重に伴い半導体チップが割れてしまう場合があった。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の半導体装置は、半導体チップを積層して搭載する搭載面を有する配線基板と、配線基板の搭載面上に搭載される複数の半導体チップと、を有し、前記配線基板の前記搭載面上に搭載された複数の前記半導体チップは、回路が形成された回路形成面が前記配線基板の前記搭載面と反対を向くようにして搭載されている第１の半導体チップと、前記回路形成面が前記配線基板の前記搭載面を向くようにして搭載されている第２の半導体チップと、を含むものである。
【００１５】
本発明の半導体装置によれば、回路形成面が配線基板の搭載面と反対を向くようにして搭載されている第１の半導体チップと、これとは反対方向に回路形成面が向くようにして搭載されている第２の半導体チップとが積層されるため、第１の半導体チップに生じる反りの力と第２の半導体チップに生じる反りの力とを互いに打ち消しあわせることができる。これにより、薄型化された半導体チップを積層することによる反りの力の累積を防止でき、よって、半導体チップと配線基板との間でのバンプの破断を防止することが可能となる。また、本発明によれば、半導体チップ同士が反りを抑えながらフラットの状態で配線基板に積層できることから、バンプのコプラナリティ起因(平坦度不良）による歩留り低下を防止することが可能となる。さらに、本発明によれば、従来、半導体チップの反りを抑制するために行っていたチップへの加重を低減させることができ、よって、加重に伴う半導体チップの割れ不良を抑制することが可能となる。
【発明の効果】
【００１６】
本発明によれば、薄型化された半導体チップを積層することによる反りの力の累積を防止できるため、半導体装置の歩留まりを向上させることができ、よって、高速化及び高密度化に対応した半導体装置を安定して生産できる。
【発明を実施するための最良の形態】
【００１７】
図１に、本実施形態の半導体装置の模式的な側断面図を示す。また、図２に、図１中のＡ−Ａ’線における平面図を示す。
【００１８】
半導体装置１は、配線基板８の搭載面８ａ上に、複数の半導体チップ２を積層して搭載している。複数の半導体チップ２は、複数の第１の半導体チップ２ａと、複数の第２の半導体チップ２ｂとからなる。
【００１９】
配線基板８の一主面である搭載面８ａには接続パッド７が形成されており、搭載面８ａと反対側の主面上には二次実装用バンプ９が形成されている。
【００２０】
第１の半導体チップ２ａは、一方の主面に回路形成面３が形成されている。また、第１の半導体チップ２ａは、回路形成面３側から回路形成面３と反対側の面まで貫通した貫通電極４を有する。また、第２の半導体チップ２ｂも、第１の半導体チップ２ａと同様に、一方の主面に回路形成面３が形成されており、また、回路形成面３側から回路形成面３と反対側の面まで貫通した貫通電極４を有する。なお、裏面反転させた第２の半導体チップ２ｂの貫通電極４の位置は裏面反転させていない第１の半導体チップ２ａと同位置に形成されており、第１の半導体チップ２ａと裏面反転させた第２の半導体チップ２ｂとが接続されても機能して用いることができる。
【００２１】
これら第１の半導体チップ２ａと第２の半導体チップ２ｂとは、互いに回路形成面３が向かいあうようにして配線基板８上に交互に積層されている。本実施形態では、４枚の第１の半導体チップ２ａと４枚の第２の半導体チップ２ｂとが交互に積層されており、合計で半導体チップ２が８段積層されている。配線基板８側から数えて１段目、３段目、５段目、７段目の奇数段には、第１の半導体チップ２ａが回路形成面３を上向きにしたフェイスアップで配置されている。また、２段目、４段目、６段目、８段目の偶数段には、第２の半導体チップ２ｂが回路形成面３を下向きにしたフェイスダウンで配置されている。すなわち、本実施形態の半導体チップ２は、第１の半導体チップ２ａの回路形成面３に対して第２の半導体チップ２ｂの回路形成面３が向かいあうようにして積層されている。このように積層することで、薄型化されたことで反った半導体チップを積層した際に生じる力を相殺させている。なお、反りの力を相殺する原理については後述する。
【００２２】
第１の半導体チップ２ａと第２の半導体チップ２ｂとの隙間、及び第１の半導体チップ２ａと配線基板８との隙間にはアンダーフィル５が充填されている。各隙間へのアンダーフィル５の充填は、各隙間における毛細管現象を用いて充填させている。また、アンダーフィル５は、第１の半導体チップ２ａ及び第２の半導体チップ２ｂの側面も被覆している。
【００２３】
配線基板８上にはレジン１も形成されている。このレジン１は、アンダーフィル５を介して、積層された複数の半導体チップ２を覆っている。レジン１を構成する樹脂としては、例えば、エポキシ樹脂等を用いることができる。
【００２４】
次に、本実施形態における、半導体チップを積層した際に生じる力を相殺する原理について図３及び図４を用いてより詳細に説明する。図３（ａ）は積層される前の状態の第２の半導体チップ２ｂの側面図であり、図３（ｂ）は積層される前の状態の第１の半導体チップ２ａの側面図である。
【００２５】
図３（ａ）及び図３（ｂ）に示すように、第２の半導体チップ２ｂ及び第１の半導体チップ２ａの断面形状は、積層される前の状態では、いずれも回路形成面３が形成された側が凹面３ａとなる凹形状に反ってしまっている。このように、半導体チップ２は、通常回路形成面３側が凹面３ａとなるように反る。これは、ウェハの主材料であるシリコンの熱膨張係数よりも、回路形成面３で用いられるＳｉＮやポリイミドの熱膨張係数が大きく、さらに高温雰囲気の中でＳｉＮやポリイミドが平坦に形成されるため、常温下では回路形成面３がシリコンにくらべて大きく収縮し、反りの力Ｆが図３（ａ）及び図３（ｂ）のように発生するためである。
【００２６】
フェイスダウンで配置されることとなる第２の半導体チップ２ｂは、図３（ａ）に示すように、反りの力Ｆが下方向に発生することで、凹面３ａが下側に形成される。一方、フェイスアップで配置されることとなる第１の半導体チップ２ａは、これとは逆に図３（ｂ）に示すように、反りの力Ｆが上方向に発生することで、凹面３ａが上側に形成される。このように、フェイスダウンで配置されることとなる第２の半導体チップ２ｂとフェイスアップで配置されることとなる第１の半導体チップ２ａとでは反りの力Ｆの方向が逆方向に発生する。そこで、図４に示すように第２の半導体チップ２ｂの凹面３ａと第１の半導体チップ２ａの凹面３ａとを向かい合わせるようにして両者を接合する。これにより、第２の半導体チップ２ｂに生じていた反りの力Ｆと第１の半導体チップ２ａに生じていた反りの力Ｆとが互いに打ち消しあうこととなる。
【００２７】
図５に示す従来例では、全ての半導体チップ１０２がフェイスアップ方向で積層されている。このような積層構造にすると、各半導体チップ１０２の反りの力Ｆの方向が同じであるため、反りの力Ｆの大きさが半導体チップの枚数分だけ増加してしまう。その結果、半導体チップ１０２と反りが一致しない配線基板１０８との間で、バンプ１０６の破断不良が発生することとなる。
【００２８】
一方、本実施形態の場合、上述したようにフェイスダウンの第２の半導体チップ２ｂとフェイスアップの第１の半導体チップ２ａとを交互に隣接させて積層することで反りの力Ｆを打ち消している。このため、積層された複数の半導体チップ２全体での反りを低減させることが可能となり、よって、半導体チップ２と配線基板８との間でのバンプ６の破断を防止することが可能となる。
【００２９】
また、本実施形態の場合、半導体チップ同士が反りを抑えながらフラットの状態で配線基板８に積層できることから、バンプ６のコプラナリティ起因(平坦度不良）による歩留り低下を防止することが可能となる。
【００３０】
さらに、本実施形態の場合、従来、半導体チップの反りを抑制するために行っていたチップへの加重を低減させることができ、よって、加重に伴う半導体チップの割れ不良を抑制することが可能となる。
【００３１】
以上、本実施形態によれば、薄型化された半導体チップ２を多段に積層した半導体装置の歩留まりを向上させることができるので、高速化、及び高密度化に対応した半導体装置を安定して生産できる。
【００３２】
なお、上述した実施形態では、第１の半導体チップ２ａと第２の半導体チップ２ｂとを１枚ずつ向かい合わせた構成について説明したが、本発明はこれに限定されるものではない。すなわち、半導体装置１において、積層した半導体チップ２全体として反りの力Ｆが相殺される積層されるのであれば、フェイスアップで搭載される第１の半導体チップ２ａとフェイスダウンで搭載する第２の半導体チップ２ｂとをどのような組み合わせで積層してもよい。例えば、第１の半導体チップ２ａを２枚連続で積層し、これに対して第２の半導体チップ２ｂを２枚連続で積層してもよい。また、第１の半導体チップ２ａの枚数と第２の半導体チップ２ｂの枚数とは、同じにするのが好ましいが、本発明はこれに限定されるものではなく、積層した半導体チップ２全体として反りの力Ｆが相殺されるのであれば、第１の半導体チップ２ａと第２の半導体チップ２ｂの枚数は同じでなくてもよい。
【００３３】
また、本発明は、配線基板８への実装に限らず、反り挙動の異なる基材への積層チップ接続についても適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体装置の模式的な側断面図である。
【図２】図１中のＡ−Ａ’線における平面図である。
【図３】積層される前の状態の半導体チップに生じる反りの力Ｆを説明するための説明図である。
【図４】本発明の一実施形態に係る半導体チップの積層方法により、反りの力Ｆを打ち消しあった状態を示す説明図である。
【図５】半導体装置の一従来例の模式的な側断面図である。
【図６】図５中のＡ−Ａ’線における平面図である。
【符号の説明】
【００３５】
１    半導体装置
２    半導体チップ
２ａ    第１の半導体チップ
２ｂ    第２の半導体チップ
３    回路形成面
３ａ    凹面
４    貫通電極
５    アンダーフィル
６    バンプ
７    接続パッド
８    配線基板
８ａ    搭載面
９    二次実装用バンプ
１０    レジン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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