【手続補正書】
【提出日】平成16年7月28日(2004.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記各フローティングゲートの断面形状は実質的に四角形であり、該四角形の一辺は、前記凸部の側面に前記第２の絶縁膜を介して対向し、該四角形の一辺は、前記ソース・ドレイン領域に前記第２の絶縁膜を介して対向し、該四角形の一辺は、前記第３の絶縁膜を介して前記コントロールゲートと対向していることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタにおいて、前記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順に配列している膜であり、前記第２の絶縁膜はシリコン酸化膜であることを特徴とするトランジスタ。
【請求項３】
請求項１または２に記載のトランジスタにおいて、前記第３の絶縁膜を介して対向する前記フローティングゲートと前記コントロールゲートとの間の第１の容量と、前記第２の絶縁膜を介して対向する前記フローティングゲートと前記凸部の側面および前記ソース・ドレイン領域との間の第２の容量は、該第２の容量に対する前記第１の容量の比が、0.35以下であることを特徴とするトランジスタ。
【請求項４】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記第３の絶縁膜を介して前記コントロールゲートに対向する前記フローティングゲートの面の面積は、前記第２の絶縁膜を介して前記ソース・ドレイン領域に対向する前記フローティングゲートの面の面積より小さいことを特徴とするトランジスタ。
【請求項５】
請求項４に記載のトランジスタにおいて、前記各フローティングゲートの断面形状は実質的にＬ字形であり、該Ｌ字形の側部が前記第２の絶縁膜を介して前記凸部の側面に対向し、該Ｌ字形の底部が該第２の絶縁膜を介して前記ソース・ドレイン領域に対向していることを特徴とするトランジスタ。
【請求項６】
請求項４または５に記載のトランジスタにおいて、前記第３の絶縁膜および前記第２の絶縁膜は、プラズマ酸化法によるシリコン酸化膜であることを特徴とするトランジスタ。
【請求項７】
請求項４から６までのいずれかに記載のトランジスタにおいて、前記第３の絶縁膜を介して対向する前記フローティングゲートと前記コントロールゲートとの間の第１の容量と、前記第２の絶縁膜を介して対向する前記フローティングゲートと前記凸部の側面および前記ソース・ドレイン領域との間の第２の容量は、該第２の容量に対する前記第１の容量の比が、0.20以下であることを特徴とするトランジスタ。
【請求項８】
請求項１から７までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの一部は、前記一導電型半導体基板の凸部の頂面より上方に突出していることを特徴とするトランジスタ。
【請求項９】
請求項１から８までのいずれかに記載のトランジスタにおいて、前記フローティングゲートにおける第３の絶縁膜を介してコントロールゲートと対向する面が化学機械研磨法により平坦化処理されたものであることを特徴とするトランジスタ。
【請求項１０】
請求項１から９までのいずれかに記載の前記トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ。
【請求項１１】
請求項10に記載の半導体メモリにおいて、前記コラム方向に隣接するトランジスタの前記ソース・ドレイン領域が共通であり、前記ロウ方向に隣接するトランジスタ同士が前記コントロールゲートを共有し、かつ前記トランジスタ間の前記ソース・ドレイン領域を共有していることを特徴とする半導体メモリ。
【請求項１２】
請求項10または11に記載の半導体メモリにおいて、前記複数個のトランジスタは、前記ソース・ドレイン領域を結ぶ方向に配置され、隣接する該複数個のトランジスタのうちの一方の前記フローティングゲートと、他方の前記フローティングゲートとの間に、前記コントロールゲートと前記ソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたことを特徴とする半導体メモリ。
【請求項１３】
(a)一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する凸部を複数形成する工程と、
(b)前記溝の底部に反対導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
(c)該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
(d)前記凸部の側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介して、断面形状が実質的に四角形であるフローティングゲートを形成する工程と、
(e)隣接する該複数個の凸部のうちの一方の側面に設けた前記フローティングゲートと、他方の凸部の側面に設けた前記フローティングゲートとの間に、第４の絶縁膜を形成する工程と、
(f)該第４の絶縁膜および前記フローティングゲート上に第３の絶縁膜を形成し、さらに該第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法。
【請求項１４】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介してその上面が前記一導電型半導体基板の凸部の頂面より上方に突出し前記第１の絶縁膜にまで延在して前記側面に対向し、かつ、前記第２の絶縁膜を介して前記ソース・ドレイン領域と対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記フローティングゲートにおける第３の絶縁膜を介してコントロールゲートと対向する面が化学機械研磨法により平坦化処理されたものであることを特徴とするトランジスタ。
【請求項１５】
請求項14に記載のトランジスタにおいて、前記フローティングゲートの形状は、前記一導電型半導体基板の凸部の頂面を覆わない形状であることを特徴とするトランジスタ。
【請求項１６】
請求項14または15に記載の前記トランジスタをコラム方向およびロウ方向に複数配列してなり、
前記コラム方向に配列されたトランジスタは前記ソース・ドレイン領域を共有し、
前記ロウ方向に配列されたトランジスタは前記コントロールゲートを共有し、かつ前記ロウ方向に隣接するトランジスタは、１つのソース・ドレイン領域を共有しており、
１つのソース・ドレイン領域に形成された相互に隣接するトランジスタのフローティングゲートの間には、相互のフローティングゲートを電気的に分離するとともに、前記コントロールゲートと前記ソース・ドレイン領域との間を電気的に分離する第４の絶縁膜が充填されていることを特徴とする半導体メモリ。
【請求項１７】
(a)一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する複数の凸部を形成し、該凸部の頂面上に第１の絶縁膜を形成する工程と、
(b)前記溝の底部に反対導電型の不純物を注入し、該底部にソース・ドレイン領域を形成する工程と、
(c)該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
(d)前記凸部の各側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介して、複数のフローティングゲートを形成する工程と、
(e)隣接する該複数個の凸部のうちの一方の側面に設けた前記フローティングゲートと、他方の凸部の側面に設けた前記フローティングゲートとの間に、第４の絶縁膜を形成する工程と、
(f)該第４の絶縁膜および前記フローティングゲート上に第３の絶縁膜を形成し、さらに該第３の絶縁膜上および前記第１の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法。
【請求項１８】
請求項17に記載の半導体メモリの製造方法において、前記工程(ｂ)では、前記凸部の側面に選択的に反対導電型の不純物の注入を防ぐ膜を形成した後に、前記溝の底部に反対導電型の不純物を注入し、該底部にソース・ドレイン領域を形成し、
しかる後、前記凸部の側面に選択的に反対導電型の不純物の注入を防ぐ膜を除去する工程を含むことを特徴とする半導体メモリの製造方法。
【請求項１９】
請求項17に記載の半導体メモリの製造方法において、前記工程(f)では、前記フローティングゲートの前記コントロールゲートに対向する面を化学機械研磨法により平坦化した後に前記第３の絶縁膜を形成することを特徴とする半導体メモリの製造方法。
【請求項２０】
請求項17に記載の半導体メモリの製造方法において、前記工程(f)では、前記フローティングゲートおよび前記第４の絶縁膜の前記コントロールゲートに対向する面を化学機械研磨法により平坦化した後に前記第３の絶縁膜を形成することを特徴とする半導体メモリの製造方法。
【請求項２１】
請求項20に記載の半導体メモリの製造方法において、前記第３の絶縁膜は、前記フローティングゲート、前記第４の絶縁膜及び前記第１の絶縁膜を含む全面に形成され、これにより前記第１の絶縁膜を厚膜化することを特徴とする半導体メモリ。
【請求項２２】
一導電型半導体基板と、
該一導電型半導体基板上に形成された第１の絶縁膜と、
該第１の絶縁膜を介して形成され半導体材料から形成された第１の電極と、
該第１の電極上に形成された第２の絶縁膜と、
該第１の電極に対して該第２の絶縁膜を介して設けられ半導体材料から形成された第２の電極とを有する半導体装置において、
前記第１の電極は、前記第２の絶縁膜を介して前記第２の電極と対向する面が化学機械研磨法により平坦化処理されたものであることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
次いで、目的のセルトランジスタTCi,m,0を選択するため、それにビット線BLmを介して繋がる仮想接地線VTkを接地レベルにし、かつビット線BLm+1を介して繋がる仮想接地線VTk＋１に低い電圧VDD(=1.6V)を印加する。それ以外の仮想接地線VTはオープン状態にする。このようにして、まず偶数バンク群BNKi,m(m=0,2,4・・・)が選択される。具体的に、このように仮想接地線VTを設定することは、仮想接地線VTに接続されたビット線ゲート122が行う。ビット線ゲート122の詳細は後述する。そして、ワード線WL0に読出し電圧VG(=2.2V)を印加する。さらに、仮想接地線VTに接続されたビット線ゲート122により、仮想接地線VTk＋１のみをセンスアンプ128に接続し、仮想接地線VTk＋１に流れる電流をセンスアンプ128により検知する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
この点が懸念される場合は、図２のように、第４の絶縁膜である選択酸化膜15fをトンネル絶縁膜15aに繋げて設け、さらに、その厚みをトンネル絶縁膜15aよりも厚膜にすると良い。このようにすると、選択酸化膜15fの厚みによって、上記のリーク電流を防ぐことができる。図２の例においては、コントロールゲートCGとビット線BL1, BL2との間のリーク電流を防ぐために、第４の絶縁膜を選択酸化により形成している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
本実施例では、インターポリ絶縁膜15bは、プラズマ酸化法によるシリコン酸化膜であり、またゲート絶縁膜15cは、この膜15bに加えて、その下に形成されているシリコン酸化膜210aと、シリコン窒化膜210bとを含む。トンネル絶縁膜15aも、プラズマ酸化法によるシリコン酸化膜である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
図15に示す例においても前記した図14に示す実施例と同様に、フローティングゲートFG1, FG2の、コントロールゲートCGに対向する面をCMP法により平坦化した後にインターポリ絶縁膜15b、すなわち膜210cを形成して、耐圧性に優れた膜を形成する。すなわち、フローティングゲートFG1, FG2に用いられる例えばポリシリコンは、粗い表面形状を有しており、この上にインターポリ絶縁膜15bを形成すると、インターポリ絶縁膜15bの耐圧性が保証されなくなる危険性が大きい。そこでフローティングゲートFG1, FG2のインターポリ絶縁膜15bと接する面をCMP法により平坦化した後、インターポリ絶縁膜15bを形成することによって、耐圧性の優れた膜が形成可能となる。CMP法は、公知の製造プロセス技術であるため、製造上のリスクが少ないという利点がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
次いで、レジスト100を塗布してレジスト100を現像、露光してパターンを形成する。このパターンによりシリコン窒化膜19をパターニングして、開口部19a〜19dを形成する(図16(b))。開口19aは、CMOSトランジスタ部CM内の、CMOSトランジスタ同士の素子分離領域に形成される。開口19bは、CMOSトランジスタ部CMとセルトランジスタ部CTの素子分離領域に形成される。開口19cは、セルトランジスタ部CT内のロウ方向の素子分離領域STIaに形成される。開口19dは、セルトランジスタ部CT内のコラム方向の素子分離領域STIbに形成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正の内容】
【０１７４】
次いで、シリコン酸化膜110cおよび犠牲シリコン酸化膜31をエッチングして除去する(図27(b))。今度は、シリコン窒化膜110bがエッチングストッパとして機能する。このエッチングは、シリコン酸化膜110cおよび犠牲シリコン酸化膜31が完全に除去され、かつ選択酸化膜34、34, ・・・が残存する程度に行う。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
次にポリシリコンCGをCVD法により堆積し、堆積したポリシリコンCGの表面をCMP法により研磨して平坦化し、タングステンシリサイド(WSi)を形成し、その上にシリコン酸化膜36を堆積する(図31(a))。本図では、ポリシリコンCGと、その上にあるタングステンシリサイドとを同一の参照符号CGで示す。この工程により、ロウ方向に一体化してなるコントロールゲートCGが複数形成される。同時に、CMOSトランジスタ部上のｐウエル23、ｎウエル21上に、ゲート電極41が形成される。ゲート電極41は、ポリシリコン膜37を主体に構成され、WSi膜により、その抵抗が下げられている。WSi膜は、コントロールゲートCGにも形成されるから、コントロールゲートCGの抵抗も下がる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
次いで、最上層のシリコン窒化膜214b上にフォトレジスト(図示せず)を塗布する。塗布後、フォトレジストを露光・現像することにより、帯状の開口(図示せず)を形成する。この開口をエッチングマスクとして用いて、シリコン窒化膜214b、シリコン酸化膜214a、ゲート絶縁膜204b、ゲート絶縁膜204a、およびシリコン基板12のエッチングを行う。エッチングは、Cl2/HF3ガスを用いた異方性エッチング（RIE）により行う。そして、シリコン層であるP-層106およびP+層108に、RIEによりトレンチ28, 28, ・・・を掘る(図38(a))。トレンチ28, 28, ・・・は、トランジスタTCのソース・ドレイン領域BL1, BL2, BL3 素子分離領域STIbおよびバンク選択トランジスタSTO, STEに掘られる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】変更
【補正の内容】
【０２０５】
ソース・ドレイン領域BL1, BL2, BL3 のトレンチ28, 28, ・・・のサイズは限定されないが、本実施例ではその深さは約60nm程度である。また、隣接するトレンチ28, 28, ・・・の間隔（すなわち凸部13aの幅）は、約180nm程度である。トレンチ28, 28, ・・・の幅は、約270nmである。Cl2/HF3ガスを用いて行うため、トレンチ28, 28, ・・・の側壁にフルオロカーボン(Fluorocarbon)層220が形成される。これを図49に示す。図49は、図38(a)の側壁部216の拡大図である。フルオロカーボン層220が形成されるため、トレンチ28, 28, ・・・の底部のコーナーが丸くなる。これのメリットは後述する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０２１８
【補正方法】変更
【補正の内容】
【０２１８】
次に、シリコン酸化膜214aを、d-HFを用いて除去する(図45(b))。シリコン酸化膜214aはかなり損傷を受けているからである。トレンチ28, 28, ・・・の側面上のフローティングゲートFG1, FG2の上端は、凸部13aの頂面より高い位置にある。こうして最終的にフローティングゲートFG1, FG2が形成された。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０２２３
【補正方法】変更
【補正の内容】
【０２２３】
続いて、レジスト35を除去した後、ポリシリコンCGをCVD法により堆積し、堆積したポリシリコンCGの表面をCMP法により研磨して平坦化し、タングステンシリサイド(WSi)を形成し、その上にシリコン酸化膜36を堆積する(図47)。本図では、ポリシリコンCGと、その上にあるタングステンシリサイドとを同一の参照符号CGで示す。この工程により、ロウ方向に一体化してなるコントロールゲートCGが複数形成される。同時に、後述するCMOSトランジスタ部上のｐウエル23、ｎウエル21上に、ゲート電極41が形成される。ゲート電極41は、ポリシリコン膜を主体に構成され、WSi膜により、その抵抗が下げられている。WSi膜は、コントロールゲートCGにも形成されるから、コントロールゲートCGの抵抗も下がる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２４４
【補正方法】変更
【補正の内容】
【０２４４】
堆積したシリコン酸化膜238のうち余分な部分を除去するためにまず、CMP法により、シリコン酸化膜238を除去するとともに、除去後の表面を平坦化する(図60(a))。除去は、ポリシリコン34の最上面が露出するまで行う。続いて、シリコン酸化膜238を、セルフアラインコンタクト(Self-Alligh Contact: SAC)酸化膜RIE法により、エッチングする(図60(b))。エッチングはシリコン窒化膜210bが露出する深さまで行われる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２４７
【補正方法】変更
【補正の内容】
【０２４７】
ここでフローティングゲートFG1, FG2表面に堆積されたゲート絶縁膜（インターポリ絶縁膜15b）は、表面がCMP処理され平坦化されたフローティングゲート表面と接触するため、耐圧性に優れた膜が形成可能となる。さらに必要なら、フローティングゲートFG1, FG2のコーナー部を丸め処理した後にゲート絶縁膜を形成することにより、耐圧性をさらに向上させることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２４８
【補正方法】変更
【補正の内容】
【０２４８】
続いて、ポリシリコンCGをCVD法により堆積し、堆積したポリシリコンCGの表面をCMP法により研磨して平坦化し、タングステンシリサイド(WSi)を形成し、その上にシリコン酸化膜（図示せず）を堆積する(図62)。本図では、ポリシリコンCGと、その上にあるタングステンシリサイドとを同一の参照符号CGで示す。この工程により、ロウ方向に一体化してなるコントロールゲートCGが複数形成される。こうしてＬ型メモリが完成する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２５８
【補正方法】変更
【補正の内容】
【０２５８】
一方、ソース・ドレイン間の電位差を反転させると、上記したフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。一方、当該フローティングゲートは、同時に第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該フローティングゲートに電子が注入されていない場合には、フローティングゲートが第３の絶縁膜を介してゲート電圧(VG)によってわずかに正電位に引き上げられ、フローティングゲート近傍のチャネルは確保され、ドレインId2は所望の大きさとなる。他方、当該フローティングゲートに電子が注入されている場合には、当該フローティングゲートは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、フローティングゲート近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Id2は所望に小となる。よって、本発明では、ドレイン電流Id1、およびフローティングゲートに電子が注入された状態におけるId2の差（電流ウインドウ）が所望に広がる。
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004214495.tif 000001
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2004214495.tif 000002
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2004214495.tif 000003
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
2004214495.tif 000004
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正の内容】
【図３３】
2004214495.tif 000005
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図３５
【補正方法】変更
【補正の内容】
【図３５】
2004214495.tif 000006
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図４０
【補正方法】変更
【補正の内容】
【図４０】
2004214495.tif 000007
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図４４
【補正方法】変更
【補正の内容】
【図４４】
2004214495.tif 000008
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図４５
【補正方法】変更
【補正の内容】
【図４５】
2004214495.tif 000009
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図４６
【補正方法】変更
【補正の内容】
【図４６】
2004214495.tif 000010
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図４８
【補正方法】変更
【補正の内容】
【図４８】
2004214495.tif 000011
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図５３
【補正方法】変更
【補正の内容】
【図５３】
2004214495.tif 000012