【手続補正書】
【提出日】平成17年1月28日(2005.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この基板上に形成された層間絶縁膜と、この絶縁膜上に所定のパターンで形成した導体のパッドとを備えた半導体集積回路装置において、
上記パッドの直下で、上記半導体基板と上記絶縁膜の間には、上記活性領域と上記非活性領域との面積比が所定の割合で与えられ、かつ、上記活性領域がグランドに接地されたシールド／平坦化部を配置し、上記素子分離の間に上記活性領域と上記非活性領域とを設けることを特徴とする半導体集積回路装置。
【請求項２】
シールド／平坦化部の活性領域が、メッシュ状のレイアウトを有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
パッドが所定のパターン形状をなし、かつ、シールド／平坦化部が複数本のストライプ状パターンからなる非活性領域を平行に配置したレイアウトを有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
シールド／平坦化部の非活性領域における複数本のストライプ状パターンが、矩形または多角形のパターンをしたパッドの少なくとも一辺に平行に配置したレイアウトを有することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
複数本のストライプ状パターンが、パッドの中央から外側に向かって放射状に配置したレイアウトを有することを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
所定の割合は、活性領域がパッド直下の領域の１５％〜８５％を占有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この基板上に形成された層間絶縁膜と、この絶縁膜上に所定のパターンで形成した導体の配線層とを備えた半導体集積回路装置において、
上記配線層の直下で、上記半導体基板と上記絶縁膜の間には、上記活性領域と上記非活性領域との面積比が所定の割合で与えられ、かつ、上記活性領域がグランドに接地されたシールド／平坦化部を配置し、上記素子分離の間に上記活性領域と上記非活性領域とを設けることを特徴とする半導体集積回路装置。
【請求項８】
シールド／平坦化部の活性領域が、メッシュ状のレイアウトを有することを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
シールド／平坦化部の非活性領域が、ストライプ状のレイアウトパターンを有することを特徴とする請求項７記載の半導体集積回路装置。
【請求項１０】
シールド／平坦化部上に配置された配線層がライン状のパターンを有し、かつ、シールド／平坦化部の非活性領域が複数本のストライプ状パターンを平行に配置したレイアウトを有することを特徴とする請求項７記載の半導体集積回路装置。
【請求項１１】
所定の割合は、活性領域が配線層直下の領域の１５％〜８５％を占有することを特徴とする請求項７記載の半導体集積回路装置。
【請求項１２】
主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この基板上に形成された層間絶縁膜と、この絶縁膜上に所定のパターンで形成した導体のインダクタとを備えた半導体集積回路装置において、
上記インダクタの直下で、上記半導体基板と上記絶縁膜の間には、上記活性領域と上記非活性領域との面積比が所定の割合で与えられ、かつ、上記活性領域がグランドに接地されたシールド／平坦化部を配置し、上記素子分離の間に上記活性領域と上記非活性領域とを設けることを特徴とする半導体集積回路装置。
【請求項１３】
シールド／平坦化部に含まれる活性領域が、パターンドシールドをなすことを特徴とする請求項１２記載の半導体集積回路装置。
【請求項１４】
所定の割合は、活性領域がインダクタ直下の領域の１５％〜８５％を占有することを特徴とする請求項１２記載の半導体集積回路装置。
【請求項１５】
０．３μｍ以下のゲート長のトランジスタを備えることを特徴とする請求項１、請求項７および請求項１２のうちのいずれか１項記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この上に形成された層間絶縁膜上に所定のパターンで形成した導体のパッドとを備え、パッドの直下で、上記半導体基板と上記絶縁膜の間には、活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、活性領域がグランドに接地されたシールド／平坦化部を配置し、素子分離の間に活性領域と非活性領域とを設けたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この発明に係る半導体集積回路装置は、主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この上に形成された層間絶縁膜上に所定のパターンで形成した導体の配線層とを備え、配線層の直下で、上記半導体基板と上記絶縁膜の間には、活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、活性領域がグランドに接地されたシールド／平坦化部を配置し、素子分離の間に活性領域と非活性領域とを設けたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
この発明に係る半導体集積回路装置は、主面上に形成するシリサイド化された活性領域と素子分離による非活性領域とを含む半導体基板と、この上に形成された層間絶縁膜上に所定のパターンで形成した導体のインダクタとを備え、インダクタの直下で、上記半導体基板と上記絶縁膜の間には、活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、活性領域がグランドに接地されたシールド／平坦化部を配置し、素子分離の間に活性領域と非活性領域とを設けたものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
【発明の効果】
以上のように、この発明によれば、パッドの直下で、上記半導体基板と上記絶縁膜の間に配置されたたシールド／平坦化部が活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、当該活性領域をグランドに接地するとともに、素子分離の間に活性領域と非活性領域とを設けるように構成したので、面積比の適正化によりＣＭＰによる平坦性を向上し、しかも活性領域のグランドシールドにより基板の寄生抵抗成分Ｒｓｕｂを極小化することができる。したがって、パッドの周辺にあるトランジスタの仕上がりの均一性を向上し、高周波信号がパッドに印可されても信号損失を減少できる効果がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
この発明によれば、配線層の直下で、上記半導体基板と上記絶縁膜の間に配置されたたシールド／平坦化部が活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、当該活性領域をグランドに接地するとともに、素子分離の間に活性領域と非活性領域とを設けるように構成したので、面積比の適正化によりＣＭＰによる平坦性を向上し、しかも活性領域のグランドシールドにより基板の寄生抵抗成分を極小化することができる。したがって、配線層の周辺にあるトランジスタの仕上がりの均一性を向上し、高周波信号が配線層に印可されても信号損失を減少できる効果がある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
この発明によれば、インダクタの直下で、上記半導体基板と上記絶縁膜の間に配置されたたシールド／平坦化部が活性領域と非活性領域との面積比が所定の割合で与えられ、かつ、当該活性領域をグランドに接地するとともに、素子分離の間に活性領域と非活性領域とを設けるように構成したので、面積比の適正化によりＣＭＰによる平坦性を向上し、しかも活性領域のグランドシールドにより基板の寄生抵抗成分を極小化することができる。したがって、インダクタの周辺にあるトランジスタの仕上がりの均一性を向上し、高周波信号がインダクタに印可されても信号損失を減少できる効果がある。