(57)【要約】【課題】  多層構造の回路基板の電源導体等によるノイズ解析用のモデル作成方法として、当該回路基板に設けられるビア逃げ穴の形状を反映した解析結果が得られるモデルの作成を可能とするモデル作成方法を提供することを課題とする。【解決手段】  多層構造の回路基板の電源導体等によるノイズ解析用のモデル作成のために電源島等をメッシュ分割する基準となるノードとして、ビアの斜め４方向にノードを発生するようにした。【選択図】  図７
2010086011.tif 000002
【特許請求の範囲】
【請求項１】
電源島データ生成手段が、多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成するステップと、
電源ペアデータ生成手段が、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成するステップと、
領域決定手段が、前記回路基板上に装着される半導体装置の接続端子の位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定するステップと、
ビア位置データ格納手段が、前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するステップと、
最短ビア判断手段が、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断するステップと、
基準ビアピッチ取得手段が、前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得るステップと、
ノード発生手段が、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるステップと、
電源島メッシュ分割手段が、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得るステップと、
電源ペアメッシュ分割手段が、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得るステップと、
解析モデル作成手段が、前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成するステップとを有する
電源ノイズ解析モデル作成方法。
【請求項２】
更に、ビア間角度取得手段が、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の、基準の方向に対する角度を９０°で割った余りの角度を得るステップと、
基準ビア角度取得手段が、前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得るステップと、
第１の回転手段が、前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納するステップとを有し、
前記ノード発生手段がノードを発生させるステップでは、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビア位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に第２の回転手段が、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得るステップを有し、
前記電源島メッシュ分割手段がメッシュを得るステップでは、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段がメッシュを得るステップでは、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
請求項１に記載の電源ノイズ解析モデル作成方法。
【請求項３】
ノード間引き手段が、前記ノード発生手段が得た各ノードの２次元の配列上、縦横の各々の方向で、所定数のノードごとに、当該所定数のノードのうち、最初のノードおよび最後のノード以外の中間のノードを削除するステップを有し、
前記電源島メッシュ分割手段がメッシュを得るステップでは、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段がメッシュを得るステップでは、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
請求項１に記載の電源ノイズ解析モデル作成方法。
【請求項４】
多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成する電源島データ生成手段と、
前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成する電源ペアデータ生成手段と、
前記回路基板上に装着される半導体装置の接続端子の位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定する領域決定手段と、
前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するビア位置データ格納手段と、
前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断する最短ビア判断手段と、
前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得る基準ビアピッチ取得手段と、
前記ビア位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるノード発生手段と、
前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得る電源島メッシュ分割手段と、
前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る電源ペアメッシュ分割手段と、
前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成する解析モデル作成手段とを有する
電源ノイズ解析モデル作成装置。
【請求項５】
更に、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の基準の方向に対する角度を９０°で割った余りの角度を得るビア間角度取得手段と、
前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得る基準ビア角度取得手段と、
前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納する第１の回転手段とを有し、
前記ノード発生手段は、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得る第２の回転手段を有し、
前記電源島メッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
請求項４に記載の電源ノイズ解析モデル作成装置。
【請求項６】
解析モデルを作成するためのコンピュータを、
多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成する電源島データ生成手段と、
前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成する電源ペアデータ生成手段と、
前記回路基板上に装着される半導体装置の接続端子に位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定する領域決定手段と、
前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するビア位置データ格納手段と、
前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断する最短ビア判断手段と、
前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得る基準ビアピッチ取得手段と、
前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるノード発生手段と、
前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得る電源島メッシュ分割手段と、
前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る電源ペアメッシュ分割手段と、
前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成する解析モデル作成手段として機能させるための
電源ノイズ解析モデル作成プログラム。
【請求項７】
前記コンピュータを、
更に、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の基準の方向に対する角度を９０°で割った余りの角度を得るビア間角度取得手段と、
前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得る基準ビア角度取得手段と、
前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納する第１の回転手段として機能させ、
前記ノード発生手段は、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対する斜め方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に、前記コンピュータを、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得る第２の回転手段として機能させ、
前記電源島メッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
請求項６に記載の電源ノイズ解析モデル作成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源ノイズ解析モデル作成方法、電源ノイズ解析モデル作成装置および電源ノイズ解析モデル作成プログラムに係る。また本発明は特に、多層構造を有する回路基板に生ずる電源ノイズを解析するための解析モデルを作成するための電源ノイズ解析モデル作成方法、電源ノイズ解析モデル作成装置および電源ノイズ解析モデル作成プログラムに関する。
【背景技術】
【０００２】
ＰＣＢ（プリント回路板、以下同様)、MCM(マルチ・チップ・モジュール)、ＬＳＩ（Large Scale Integration circuit、以下同様）パッケージなど回路基板に生じる電源ノイズを解析するため、電源およびグランド層の解析モデルが使用される。
【０００３】
回路基板の電源およびグランド層の電気的特性や回路動作の解析では、回路基板の設計データから解析モデルを作成し、その解析モデルを回路シミュレータで解く。上記回路シミュレータの代表的なものとしてSPICE（Simulation Program with Integrated Circuit Emphasis）がある。
【０００４】
PGA(Pin Grid Array)、LGA(Land Grid Array)、BGA(Ball Grid Array)と呼ばれるＬＳＩ底面に格子状に部品ピンが配置された表面実装型のＬＳＩでは、表面実装パッドからの引き出しビアも格子上に配置される。このため回路基板上、ＬＳＩが搭載される領域に設けられた電源あるいはグランドプレーンには、ネットの異なるビアとの短絡を避けるため、通過するビアを取り囲むように導体をなくした領域が設けられる場合がある。当該領域はビア逃げ穴と称される。上記解析モデルを作成する際にビア逃げ穴の形状を正しく反映させることができない場合、解析結果の精度が低下することが考えられる。
【特許文献１】特開２００６−２０９５９０号公報
【特許文献２】特開２００２−３６８１１６号公報
【特許文献３】特開２００３−１４１２０５号公報
【特許文献４】特開２００４−３３４６５４号公報
【特許文献５】特開２００４−３３４６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
開示の電源ノイズ解析モデル作成方法、電源ノイズ解析モデル作成装置および電源ノイズ解析モデル作成プログラムでは、多層構造を有する回路基板の電源ノイズ解析用の解析モデルの作成の際にビア逃げ穴の形状を正しく反映することを目的としている。
【課題を解決するための手段】
【０００６】
多層構造を有する回路基板の電源導体または接地導体の形状を示すデータに基づいて生成された、当該電源導体または接地導体を表す電源島のデータを使用する。また前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータに基づいて生成された、当該電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを使用する。更に前記回路基板上に装着される半導体装置の接続端子の位置のデータに基づき、前記半導体装置の接続端子の位置を含む処理対象領域を決定する。そして当該処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断する。そして前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得る。
【０００７】
更に前記ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が以下の位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させる。すなわちビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する場合を想定する。当該場合の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させる。
【０００８】
前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得ることができる。同様に前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得ることができる。このようにして得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成することができる。
【発明の効果】
【０００９】
開示の電源ノイズ解析方法によれば、多層構造を有する回路基板の電源ノイズ解析用の解析モデルの作成の際、ビア逃げ穴の形状を正しく反映することができる。
【発明を実施するための最良の形態】
【００１０】
実施例１による電源ノイズ解析モデル作成方法によれば、回路基板に生じる電源ノイズを解析するのに適した電源あるいはグランドプレーンの解析モデルを作成する際に要される処理時間を増大させることなく解析の精度を効果的に向上し得る。
【００１１】
PCBの設計時、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  ＤｅｓｉｇｎまたはＣｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｒａｆｔｉｎｇ，以下同様）座標に対してＬＳＩが90度単位の角度で搭載されるとは限らない。すなわち部品実装の高密度化により、任意の角度でＬＳＩが搭載される場合がある。このため、ＬＳＩの搭載座標近辺をＣＡＤ座標軸に沿ってメッシュ分割した場合に十分な精度が得られないことが考えられる。実施例１の電源ノイズ解析モデル作成方法では、ＬＳＩの搭載角度に関わらず精度の良い電源ノイズ解析モデルを作成することができる。
【００１２】
図１は実施例１による電源ノイズ解析モデル作成方法を自動実行する機能を有する電源ノイズ解析モデル作成装置を適用する場合について説明するためブロック図である。
【００１３】
図１中、ＰＣＢレイアウト設計者はＰＣＢレイアウトＣＡＤ１０を使用してＰＣＢレイアウトを設計し、設計したＰＣＢレイアウトのデータはＣＡＤデータ１として格納される。上記解析モデル作成装置２０に上記ＰＣＢレイアウトのデータが入力されると、解析モデル作成装置２０は当該ＰＣＢレイアウトデータに基づき、上記電源ノイズ解析モデル作成方法を自動実行する。このようにして、解析モデル作成装置２０は上記ＰＣＢレイアウトに基づいて電源ノイズ解析用の解析モデルのデータ３を作成する。図１６，図１７とともに後述するように、解析モデル作成装置２０は、コンピュータに電源ノイズ解析モデル作成プログラムをインストールし、当該コンピュータが上記プログラムを実行することによって実現可能である。またユーザは解析モデル作成装置２０が実行する解析モデル作成に係る条件をユーザ入力２として入力することができる。
【００１４】
このようにして得られた電源ノイズ解析モデルのデータ３は上記の如くの回路シミュレータ３０に入力される。回路シミュレータ３０は当該電源ノイズ解析モデルのデータを使用し、シミュレーションにより上記ＰＣＢレイアウトに対する電源ノイズの解析を行い、解析結果４を出力する。
【００１５】
ここで上記電源ノイズ解析モデルとは、電源あるいはグランドプレーンの形状をメッシュ状に分割した後、各メッシュをインダクタ、キャパシタ、抵抗などの等価回路に変換して得られるモデルである。図２Ａ乃至図２Ｄは、上記電源ノイズ解析モデル作成方法による電源ノイズ解析モデル作成の流れを説明するための図である。
【００１６】
図２Ａは多層構造を有する回路基板に設けられる電源導体あるいは接地導体の形状を「面パターン」、「配線パターン」、「部品パッド」として示す。図２Ａ中「面パターン」とは多層構造を有す得る回路基板の電源層或いは接地層に設けられる面パターンとしての電源導体あるいは接地導体を示す。面パターンとしての電源導体は電源プレーンと称され、面パターンとしての接地導体はグランドプレーンと称される。図２Ａ中「部品パッド」はＬＳＩ等の半導体装置が搭載される位置に設けられる部品パッドとしての電源導体あるいは接地導体を示す。「配線パターン」とは前記面パターンと部品パッドとを電気的に接続する配線パターンとしての電源導体あるいは接地導体を示す。
【００１７】
図２Ｂは図２Ａに示される電源導体または接地導体に基づいて作成された電源島を示す。ここで電源島とは、多層構造を有する回路基板の各層ごとの電源導体の一つながりの形状を表す。上記ＣＡＤデータ１において、電源導体または接地導体は複数の多角形やラインを示すデータとして含まれる。当該データが示す複数の多角形やラインのうち、ひとつながりとなっているものを合成した形状のものを一つの電源島として得ることができる。電源島には電源導体によるものと接地導体によるものとが含まれる。
【００１８】
図２Ｃは、図２Ｂに示される電源島が、各々が１つのノードを含むメッシュに分割され、上記ノード間がノードリンクでつながれた状態を示す。
【００１９】
図２Ｄは図２Ｃに示されるメッシが上記の如く、インダクタ、キャパシタ、抵抗などの等価回路に変換された様子を示す。
【００２０】
ここで上記の如く各メッシをインダクタ、キャパシタ、抵抗などの等価回路に変換する際には、各メッシュの形状に基づき、インダクタ、キャパシタ、抵抗などの等価回路のインダクタンス値、キャパシタンス値あるいは抵抗値を求める。すなわち電源島は図２Ｃに示されるメッシュに分割され、隣接するメッシュのそれぞれのノード間の距離およびメッシュ同士が接する境界線の長さ等に基づき、各メッシュのインダクタンス値、キャパシタンス値あるいは抵抗値が算出される。
【００２１】
ここでビア逃げ穴が正しく反映されない状態でメッシュ分割がなされた場合、以下の問題が想定される。すなわち多層構造の回路基板のある層に着目し、ビア逃げ穴が設けられている個所を考える。ビア逃げ穴が設けられている個所であって、隣接するビア逃げ穴間に残された導体幅が狭い個所では、導体抵抗は比較的大きい。その結果電源ノイズ電圧が大きくなる。ここで上記の如く、各メッシュの抵抗値等は、隣接するメッシュのノード間の距離および同メッシュ同士が接する境界線の長さ等に基づいて算出される。例えば抵抗値を求める際、メッシュ同士が接する境界線が長い場合には導体幅が大きいことから抵抗値は低く算出される。ここで例えばビア逃げ穴が隣接する方向に沿って当該ビア逃げ穴を避けた位置に延在する分割線によりメッシュ分割がなされると、ビア逃げ穴が無い条件と同様の条件となる。その場合メッシュ同士が接する境界線が長くなり、抵抗値は低く算出される。ところが実際には、当該個所にはビア逃げ穴が存在しているため導体幅は狭くなっており、抵抗値は大きい。このように回路基板の実際の形状と異なる条件で、実際の抵抗値より小さい抵抗値が算出されると、電源ノイズ電圧が低く算出される。
【００２２】
これに対し実施例１ではビア逃げ穴を避けて延在する分割線によるメッシュ分割を防止し、ビア逃げ穴を跨いで延在する分割線でメッシュ分割がなされるようにノードを生成する。上記ビア逃げ穴を跨いで延在する分割線でメッシュ分割がなされた状態の例が後述する図３Ａに示されている。図３Ａでは上記ビア逃げ穴を跨いで延在する分割線は「ビア逃げ穴間のメッシュの分割線」として示されている。このようにビア逃げ穴を跨いで延在する分割線でメッシュ分割がなされると、メッシュ同士が接する境界線はビア逃げ穴によって分断され短くなり、メッシュ隣接部分の導体幅が狭い条件が得られる。すなわちこの場合メッシュ同士が接する境界線において当該メッシュ同士はビア逃げ穴により離間され、その分メッシュ間の抵抗値が大きく算出される。したがって実際の回路基板の形状に近い条件で抵抗値が算出され、結果的に電源ノイズ電圧が比較的高く算出される。このため、電源ノイズ解析の条件としては、より厳しい条件が設定され、電源ノイズ解析の信頼性が向上する。ここで上記の如くビア逃げ穴を跨いで延在する分割線によるメッシュ分割により、隣接したビア逃げ穴により残された導体プレーンの最も細い部分でメッシュ分割がなされる。
【００２３】
図２Ａ乃至図２Ｄの説明に戻り、次に電源ペアのデータを作成する。ここで電源ペアとは、多層構造の回路基板において、異なる層に存在する２つの電源島同士が絶縁体を挟んで対向する部分を示す。例えば図２Ｂのように電源島同士が上下に対向している場合、当該多層構造の回路基板を真上から見た際に上記互いに対向する電源等同士が重複する部分が電源ペアである。電源ペアのメッシュ分割は上記した電源島のメッシュ分割と同様になされる。但し電源ペアの場合上記の如く、その領域は対向する電源島同士が重複する領域に限定される。例えば図２Ｂの例の場合、当該多層構造の回路基板を真上から見た際、上側の電源島の全領域はすべて下側の電源島の領域に包含される。このような場合、上側の電源島と下側の電源島との重複領域は上側の電源島の全領域と一致し、これら２個の電源島による電源ペアのメッシュ分割は上側の電源島のメッシュ分割と一致する。電源ペアのメッシュ分割の後、当該メッシュの形状に基づき、電源ノイズ解析モデルのパラメータの内、インダクタンス値およびキャパシタンス値が算出される。
【００２４】
実施例１による電源ノイズ解析モデル作成方法では、解析対象の回路基板上のＬＳＩが搭載される箇所に設けられるビア逃げ穴の形状が正しく反映されるようなメッシュ分割を実現する。この目的のため、前記ＬＳＩが搭載される位置の周辺のビアの座標に基づき、メッシュ分割の基となるノードを発生させる。より具体的にはＬＳＩが搭載される位置の周辺のビアを検索する。この場合、ＬＳＩから配線を引き出すために設けられるビア以外のビアであって、ＬＳＩから配線を引き出すために設けられるビアの配置間隔とは異なる配置間隔のビアを排除する。この目的のため、隣接するビアとの距離を算出し、最も出現回数の多い距離を基準ビアピッチとして得る。そして前記基準ビアピッチに合うビアのみを処理対象とし、当該処理対象のノードに基づいて上記ノードの発生を行う。
【００２５】
更に任意のＬＳＩの搭載角度に対応するため、2つのビアの相互の位置関係（角度）からＣＡＤ座標に対するＬＳＩの搭載角度、すなわち傾きを算出する。そのようにして得られた角度のうち、最も出現回数の多い角度を基準ビア角度として得る。そして当該基準ビア角度分逆方向に座標軸を回転させた状態のビア座標を算出する。すなわち、回路基板上に搭載されるＬＳＩが９０°とは異なる角度で搭載される場合を想定する。ここで回路基板上に搭載されるＬＳＩが９０°とは異なる角度で搭載される場合とは以下のような場合を指す。すなわち矩形の外形を有するＬＳＩの周囲の４辺が、回路基板の設計を行うＣＡＤのＸＹ座標軸とそれぞれ平行ではなく傾いた状態の場合である。実施例１ではその傾き角を基準ビア角度として得る。そして当該基準ビア角度と逆方向にビア座標を回転させることにより、ＬＳＩがＣＡＤのＸＹ座標とそれぞれ平行な状態を得る。その状態で上記基準ビアピッチを計ることにより、基準ビアピッチとして正しい値を得ることができる。
【００２６】
次に上記したノードの発生について述べる。実施例１では、上記の如く隣接したビア逃げ穴により残された導体プレーンの最も細い部分でメッシュ分割がなされるようにノードを発生する。この目的のため、ビアの周囲4方向に新たなノードを発生させる。また当該４方向の新たなノードは、各ビアに対して上記斜め４方向に隣接するビアとの間を結ぶ中点の位置にそれぞれ設けられる。その結果、例えば図３Ａに示す如く、上記の如く、ビア逃げ穴の周囲に残された、電源あるいはグランドプレーンの最も細い部分を横切るようなメッシュ分割がなされる。すなわちメッシュを分割する分割線（すなわちメッシュの境界線、以下同様）が、隣接するビア逃げ穴間に残された電源あるいはグランドプレーンが細くなった帯状の部分を横切るメッシュ分割が可能となる。上記隣接するビア逃げ穴間に残された電源あるいはグランドプレーンが細くなった帯状の部分を横切るメッシュ分割とは以下に述べる場合である。すなわち上記隣接するビア逃げ穴間に残された、細く帯状に延びた部分が延在する方向とは直交する方向に延在する分割線によるメッシュ分割である。
【００２７】
図３Ａ中、黒点が前記上記ノードの発生により発生された新たなノードを示す。図３Ａの例の場合、白丸で示されるビア逃げ穴の各々に対し、左上、右上、左下および右下の斜め４方向に当該新たなノードが存在することが分かる。ここで当該グランドプレーンの層の各ビア逃げ穴の中心を他の層に接続されるビアが通過する。したがって、図３Ａの場合、ビア逃げ穴を通過する上記ビアの各々に対し、左上、右上、左下および右下の斜め４方向に上記新たなノードが存在する。また当該４方向の新たなノードは上記の如く、各ビアに対して上記斜め４方向に隣接するビアとの間を結ぶ中点の位置にそれぞれ設けられる。なおこのようなビアの４方向の新たなノードの発生については図７、１３Ａ，１３Ｂとともに後述する。当該新たなノード、および図３Ａに示される、グランドのビア（図中、小径の円の内部に描かれた黒点）に対し発生されたノードに基づき、メッシュ分割がなされる。メッシュ分割では後述の如く、上記ノードのうち、隣接する２個のノード間を結ぶ線分の垂直二等分線が分割線とされる。上記の如く各ビア（すなわちビア逃げ穴）の左上、右上、左下および右下の斜め４方向に新たなノードを発生する。また当該４方向の新たなノードは、各ビアに対して上記斜め４方向に隣接するビアとの間を結ぶ中点の位置にそれぞれ設けられる。その結果、隣接する２個のノード間を結ぶ線分の垂直二等分線であるメッシュの分割線は、各ビアの略中央を横切るようになる。その結果、メッシュの分割線は上記の如く隣接するビア逃げ穴間に残された帯状の導体部分を横切るように延在し、隣接するビア逃げ穴間を最短距離で結ぶように延在する。当該メッシュの分割線は、図３Ａ中、「ビア逃げ穴間のメッシュの分割線」として示されている。
【００２８】
実施例１による電源ノイズ解析モデル作成方法では更に、前記ビアの４方向に新たなノードを発生させる際、当該新たなノードを発生させようとする座標の近傍にすでにノードが存在する場合、当該新たなノードは発生させないことが望まし。新たなノードの発生により、より細かいメッシュ分割が可能となり、結果的に、より精度の高い解析が可能となる。しかしながら、その分、解析演算に要される時間が増加する。したがって解析精度の向上に余り貢献しないと判断される場合、新たなノードを発生させないことが望ましい。既に存在するノードの近傍に新たなノードを発生する場合、メッシュ分割に関し、前記既に存在するノード自体により、当該新たなノードと同様な効果が得られると考えられる。このため、既に存在するノードの近傍に新たなノードを発生することは、結果的に解析精度の向上に対する貢献が少ないと考えられ、行わない方が効率的と考えられる。
【００２９】
また、前記ビアの４方向に新たなノードを発生させる際、当該新たに発生させるノードを２個おきにしてもよい。すなわちこの場合、上記の如くビアの４方向に新たにノードを発生させる際、当該新たに発生させるノードを、所定数のノードごとに間引いてもよい。当該新たに発生させるノードを所定数のノードごとに間引く処理については図８，図１４等とともに後述する。このようにして新たに発生させるノードの数を削減することにより、解析精度をあまり低下させずに、結果的に得られる電源ノイズ解析モデルのサイズを削減することが可能となる。具体的には例えば図３Ｂに示される例の場合、上記の図３Ａと比較すると、黒点で表される、追加して発生されたノードの数が少ない。なお図３Ｂ中、追加して発生されたノードは「２個おきに追加されたノードの例」として示されている。したがって図３Ａの場合のように、全てのビア逃げ穴の左上、右上、左下および右下の斜め４方向に新たなノードが発生されてはいない。しかし図３Ｂの場合であっても、図３Ａの場合同様、実線で表されるメッシュの分割線は以下のように延在する。すなわち、多くの場合、上記の如く、隣接するビア逃げ穴間に残された帯状の導体部分を横切るメッシュの分割線であって、隣接するビア逃げ穴間を最短距離で結ぶ線分としてメッシュの分割線が延在する。当該メッシュの分割線は、図３Ｂ中、図３Ａ同様、「ビア逃げ穴間のメッシュの分割線」として示されている。また上記以外の場合であっても、多くの場合、隣接するビア逃げ穴間を結ぶ線分としてメッシュの分割線が延在する。したがって図３Ｂの場合、すなわち２個おきに新たなノードを発生させた場合でも、図３Ａの場合の如くに全てのビア逃げ穴の左上、右上、左下および右下の斜め４方向に新たなノードが発生させた場合に近い効果が得られる。ここで図３Ｂ中、「メッシュの分割線と関わらないビア逃げ穴」として示された破線の白丸は上記メッシュの分割線と関わっていない。当該ビア逃げ穴はメッシュ分割において考慮されないため、解析の際の誤差の要因となり得る。しかしながら図３Ｂの場合でも、当該破線で示されるビア逃げ穴の数は、実線で示される、メッシュ分割の分割線が接しているビア逃げ穴の数と比してそれほど多くない。したがって解析の精度に与える影響はそれほど大きくないと考えられる。
【００３０】
以下に実施例１による電源ノイズ解析モデル作成方法につき、図４乃至図１５とともに詳細に説明する。
【００３１】
図４は実施例１による電源ノイズ解析モデル作成方法の全体の流れを示すフローチャートである。当該電源ノイズ解析モデル作成方法は、図１６，図１７に示す如くのコンピュータが電源ノイズ解析モデル作成プログラムを実行することにより自動的に実行される。
【００３２】
まずユーザは当該コンピュータに対し、以下の２つの情報を設定しておく。
・ノード追加処理対象とする範囲をＬＳＩのピンを囲む矩形から何mmずつ拡張するか（通常は5mm程度）
・ノードを２個おきにする処理のON／OFF（モデルサイズをできるだけ抑える場合はONにする）
図４中、ステップＳ１にてＣＡＤデータの取得を行う。すなわち図１中のＣＡＤデータ１に対応する、解析対象の多層構造の回路基板のＰＣＢレイアウトを表すＣＡＤデータから、電源およびグランド関係のデータを取得する。
【００３３】
次にステップＳ２にて、電源島のデータの作成処理を行う。すなわち、ステップＳ１にて取得したＣＡＤデータから、当該多層構造の回路基板の各層ごとに、相互に電気的な接続関係にある電源導体あるいは接地導体の形状データを合成し、図２Ｂとともに上述の如くの電源島のデータを作成する。
【００３４】
次にステップＳ３にて、電源ペアの抽出処理を行う。すなわちステップＳ２にて作成された電源島のデータを使用して、層の異なる２つの電源島が絶縁層を挟んで対向する部分を電源ペアとして抽出する。
【００３５】
次にステップＳ４にて、ノード発生処理を行う。すなわち、上記電源島および電源ペアの各々に対し、当該電源島あるいは電源ペアに係る電源導体または接地導体上の、ＬＳＩのピンの接続位置およびビアの接続位置にノードを発生する。更に必要に応じ、当該電源島あるいは電源ペアに対し、一定間隔にノードを発生する。
【００３６】
次にステップＳ５にて、上記ステップＳ４の場合同様、上記電源島および電源ペアの各々に対し、ＬＳＩ周辺のノード追加処理を行う。以下上記ＬＳＩ周辺のノード追加処理につき、図５Ａ乃至図１５とともに詳細に説明する。
【００３７】
まず図９のステップＳ２１にて、追加ノード対象領域（すなわち処理対象領域）の決定を行う。すなわち当該多層構造の回路基板に搭載されるＬＳＩであって、電源ノイズ解析においてノイズ量の測定対象となるＬＳＩに対し、当該ＬＳＩのピンを囲む矩形領域A（図５Ａの領域A）を求める。更に当該領域Ａの各辺を、上記ユーザの設定に係る、ノード追加処理対象とする範囲をＬＳＩのピンを囲む矩形から拡張すべき長さ分、外側に拡張した領域B（図５Ａの領域B）を得る。当該領域Ｂが上記処理対象領域である。
【００３８】
次に上記領域Bの内側に既に存在する全てのノードのデータを取得し、そのノード座標を(Nx1,Ny1)としてテーブルB（図６ＢのテーブルB）に格納する。ここで上記すべてのノードとは、ステップＳ４で発生されたノードを示す。
【００３９】
次に図９のステップＳ２２で、基準ビアピッチと基準ビア角度を算出する。最初に基準ビアピッチを算出する。以下図１０とともに基準ビアピッチの算出処理について説明する。
【００４０】
まず上記領域Bの内側に存在する全てのビアを上記ＣＡＤデータより取得し、そのビア座標を(Vx1,Vy1)としてテーブルA（図６ＡのテーブルA）に格納する（図１０中、ステップＳ４１，Ｓ４２，Ｓ４３、Ｓ４４）。上記全てのビアは、当該解析対象の多層構造の回路基板内に設けられるビアのうち、領域Bの内側に存在する全てのビアを示す。
【００４１】
次にテーブルAのビアの１つに着目する。そして当該ビアとテーブルAの残りの全てのビアとの距離を求める（ステップＳ４７）。そして最も近い距離にあるビアを探す（ステップＳ４８）。ステップＳ４８で見つかったビアのデータへのリンク情報と距離、角度をテーブルAに格納する（ステップＳ４９）。この場合の角度とは、ＣＡＤデータの座標軸の+X軸から+Y軸に回る方向を正とした角度を意味する（以下同様）。また、同じ距離で複数のビアが見つかった場合、最初に見つかったビアを採用することができる。
【００４２】
ステップＳ４７乃至Ｓ５０で見つかった最も近いビアとの距離を距離ごとにテーブルDへ格納し、距離ごとの出現回数をカウントする（ステップＳ５１）。
【００４３】
テーブルAの全てのビアに対してステップＳ４６乃至Ｓ５１の処理を行う（ステップＳ４５乃至Ｓ５２）。
【００４４】
ステップＳ４５乃至Ｓ５２で作成したテーブルDの内、最も出現回数の多い距離を基準ビアピッチLとする（ステップＳ５３）。
【００４５】
次に基準ビア角度を算出する。以下図１１とともに基準ビア角度の算出処理について説明する。
【００４６】
テーブルAのビアの１つに着目する。最も近いビアとの距離が上記基準ビアピッチLと一致する場合（ステップＳ７２のＹＥＳ）、最も近いビアとの角度を90°で割った余りの値「角度α」を求め、当該値ごとにテーブルEへ格納する。そして上記角度αの値ごとの出現回数をカウントする（ステップＳ７３）。
【００４７】
テーブルAの全てのビアに対してステップＳ７２、Ｓ７３の処理を行う（ステップＳ７１乃至Ｓ７４）。ステップＳ７１乃至Ｓ７４で作成したテーブルEの内、最も出現回数の多い角度を基準ビア角度θとして得る（ステップＳ７５）。
【００４８】
図９に戻り、ステップＳ２３にて、ＣＡＤ原点を中心に、ステップＳ２１で求めたノード追加対象領域（すなわち上記処理対象領域）内の全てのビアとノードの座標を前記基準ビア角度θ分、マイナス方向に回転させる。図１２はステップＳ２３の処理を詳細に説明するためのフローチャートである。まずテーブルAの全てのビアに対して、ＣＡＤ原点を中心に−θ回転させた座標(Vx2,Vy2)を求め、テーブルAに格納する（図１２，ステップＳ９１乃至Ｓ９３）。同様に、テーブルBの全てのノードに対して、ＣＡＤ原点を中心に−θ回転させた座標(Nx2,Ny2)を求め、テーブルBに格納する（ステップＳ９４乃至Ｓ９６）。
【００４９】
次にステップＳ２４にて、ビアの４方向に追加候補ノードのデータを作成する。図１３Ａ，１３Ｂは当該ステップＳ２４の処理を詳細に説明するためのフローチャートである。
【００５０】
まずテーブルAのビアの１つに着目する。そして最も近いビアとの距離が基準ビアピッチLと一致する場合、当該着目したビアの座標(Vx2,Vy2)に対し、以下の処理を行う。すなわち当該ビアの座標(Vx2,Vy2)に対し、＋４５°、＋１３５°、＋２２５°、＋３１５°の４方向に、それぞれ（Ｌ×√2）／２ の距離離れた座標を、追加候補ノードを発生する座標(Nx3,Ny3)として得る（図１３Ａ，ステップＳ１１２，Ｓ１１３、Ｓ１２５）。当該追加候補ノードの座標は、例えば図７に示す例では、それぞれ＋４５°位置の追加候補ノード、＋１３５°位置の追加候補ノード、＋２２５°位置の追加候補ノードおよび＋３１５°位置の追加候補ノードに該当する。当該追加候補ノードの発生方法により、当該着目したビアに対し以下の関係を有する４個の追加候補ノードが発生される。すなわちビアを前記基準ビアピッチＬで図３Ａあるいは図７に示す如く２次元に配列した場合（すなわち碁盤の目の交点の位置に配列した場合）を想定する。但し図３Ａの場合、各ビアはビア逃げ穴として示されている。当該場合において、前記２次元に配列されたビアのうちの一のビアに対し、前記基準ビアピッチＬの方向に対して斜めの４方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ、計４個のノードを発生する場合を想定する。前記着目したビアと当該ビアに対し発生される４個の追加候補ノードとの位置関係は、前記想定した場合における、前記一のビアと前記４個のノードとの位置関係となる。なお前記基準ビアピッチの方向とは基準ビアピッチを計る方向を示し、図３Ａ或いは図７の例の場合、図示の如く碁盤の目の交点の位置に配列されたビアあるいはビア逃げ穴に対し、縦横に延在する碁盤の目の方向を示す。
【００５１】
次に、後述する既存ノードフラグの初期値をＦａｌｓｅとしておく（図１３ＡのステップＳ１１４）。そして、上記追加候補座標(Nx3,Ny3)から (L×√2)／4 以内の距離にテーブルBのノード座標(Nx2,Ny2)のノードが一つもないかどうかを判定する（図１３ＡのステップＳ１１５乃至Ｓ１１８）。該当するノードが有れば、上記既存ノードフラグをＴｒｕｅとする（ステップＳ１１７）。同様に上記追加候補座標(Nx3,Ny3)から (L×√2)／4 以内の距離にテーブルCのノード座標(Nx3,Ny3)のノードが一つもないかどうかを判定する（図１３ＢのステップＳ１１９乃至Ｓ１２２）。該当するノードが有れば、既存ノードフラグをＴｒｕｅとする（ステップＳ１２１）。そして該当するノードが全く存在しなかった場合（ステップＳ１２３のＦａｌｓｅ）は、当該追加候補座標(Nx3,Ny3)をテーブルCに格納する（ステップＳ１２４）。その際、後述するテーブルCの削除フラグの初期値はＦａｌｓｅとしておく。テーブルAの全てのビアに対してステップＳ１１２乃至Ｓ１２５の処理を行う（ステップＳ１１１乃至Ｓ１２６）。
【００５２】
図９に戻り、ステップＳ２５にて、追加ノードを２個おきとする設定がユーザからなされているか否かを判定する。当該ユーザによる設定は、図１中、ユーザ入力１に該当する。ユーザ設定において追加ノードを２個おきにする設定がONとされていた場合（ステップＳ２５のＹＥＳ）は、ステップＳ２６の処理を行う。すなわちステップＳ２４で作成された追加候補ノードから、一定の条件を満たす追加候補ノードを削除する。図１４はステップＳ２６の処理を詳細に説明するためのフローチャートである。
【００５３】
図１４中、ステップＳ１４１で、テーブルCに格納された追加候補ノードの中で、最もＣＡＤ原点に近い追加候補ノードを起点ノードとし、その座標を(Bx,By)とする。
【００５４】
次にテーブルCの追加候補ノードの1つに着目する。そして当該着目した追加候補ノードの座標（Nx3,Ny3）が以下の式１，式２のいずれか条件を満たすか否かを判定する（ステップＳ１４４，Ｓ１４６）。
【００５５】
Bx + L×n + L÷4 < Nx3 < Bx + L×n +(5×L) ÷2  … 式１
By + L×n + L÷4 < Ny3 < By + L×n +(5×L) ÷2  … 式２
追加候補ノードのＸ座標（Nx3）が上記式１の条件を満たす場合（ステップＳ１４５のＹＥＳ），テーブルCの削除フラグをＴｒｕｅにする（ステップＳ１４６）。追加候補ノードのＹ座標（Ny3）が上記式２の条件を満たす場合（ステップＳ１４７のＹＥＳ），テーブルCの削除フラグをＴｒｕｅにする（ステップＳ１４８）。ここでステップＳ１４５またはＳ１４５の判定結果がＹＥＳとなる場合とは、例えば図８の例の場合、ノード間引き領域内の間引き対象ノードの場合である。
【００５６】
ここで上記nは以下の式を満たす0以上の整数（0,1,2,…）とする。
【００５７】
L× n < 領域Bの辺の長さの最大値  … 式3
当該式３の条件が満たされるとステップＳ１４４の判定結果がＹＥＳとなる。0以上の整数（0,1,2,…）のｎに対しステップＳ１４４乃至Ｓ１４８を実施する（ステップＳ１４３乃至Ｓ１４９）。そしてテーブルCの全ての追加候補ノードに対してステップＳ１４３乃至Ｓ１４９の処理を行う（ステップＳ１４２乃至Ｓ１５０）。
【００５８】
図１４の処理を行うことにより、追加候補ノードが図８で示されるノード間引き領域に属する場合、間引き対象となって削除フラグがＴｒｕｅとされ、以下に述べる実際にノードを発生させる処理において、実際には発生されないノードとして扱われる。当該間引き対象の追加候補ノードは図８では「間引き対象ノード」として、破線の白丸で示されている。
【００５９】
図９に戻り、ステップＳ２７で、ステップＳ２４で作成され、必要に応じてステップＳ２６で削減された結果残された追加候補ノードにつき、実際にノードを発生させる。図１５はステップＳ２７の処理を詳細に説明するためのフローチャートである。
【００６０】
図１５中ステップＳ１７２で、テーブルCに格納された追加候補ノードの内、削除フラグがＦａｌｓｅの追加候補ノード（ステップＳ１７２のＦａｌｓｅ）の位置に実際にノードを発生させる（ステップＳ１７３）。ただし、当該ノードを発生させる座標は、テーブルCの格納座標(Nx3,Ny3)をＣＡＤ原点を中心し+θ回転させた座標とする。ステップＳ１７２，Ｓ１７３を、テーブルＣの全てのノードに対し実行する。
【００６１】
図４に戻り、次にステップＳ６にてメッシュ分割処理を行う。
【００６２】
まず電源島のメッシュ分割処理を行う。
（１−１）最初に上記ステップＳ４，Ｓ５にて電源島に発生したノードの１つに着目する。
（１−２）そして上記着目したノードを取り囲む近傍のノードを探索する。
（１−３）上記着目したノードと上記近傍のノードとの間に垂直二等分線を引き、この垂直二等分線で囲まれた図形を着目ノードに対するメッシュとして得る。このとき、上記着目したノードと上記近傍のノードとを結んだ線が上記ノードリンクである。
（１−４）以上の処理（１−１）、（１−２）、（１−３）を電源島内の全てのノードに対して行う。
【００６３】
次に電源ペアのメッシュ分割処理を行う。
（２−１）電源ペアに発生したノードを１つ選択し、選択されたノードを着目ノードとする。
（２−２）着目ノードを取り囲む近傍のノードを探索する。
（２−３）上記着目ノードと上記近傍ノードとの間に垂直二等分線を引き、この垂直二等分線で囲まれた図形を着目ノードに対するメッシュとして得る。
（２−４）電源ペア内の全てのノードに対して上記処理（２−１）、（２−２）、（２−３）を行う。
【００６４】
次にLRパラメータ算出処理（図４中、ステップＳ７）を行う。
（３−１）上記処理（１―３）で作成されたノードリンクの１つに着目する。
（３−２）上記着目したノードリンクの両端のノード間距離（ノードリンクの長さと同一）とメッシュの幅と導体厚から、ノード間のＲ（抵抗）値を求める。
（３−３）ノードリンクの両端のノード間距離（ノードリンクの長さと同一）とメッシュの幅と層間距離から、ノード間のＬ（インダクタンス）値を求める。
（３−４）全てのノードリンクに対して上記処理（３−１）乃至（３−３）を繰り返す。
【００６５】
次にＣパラメータ算出処理を行う（図４中、ステップＳ８）。
（４−１）上記処理（２−３）で作成された電源ペアのメッシュの１つに着目する。
（４−２）当該着目したメッシュの面積と層間距離から、ノード間のC（キャパシタンス）値を求める。
（４−３）全ての電源ペアのメッシュに対して上記処理（４−１）乃至（４−２）を繰り返す。
【００６６】
次に電源メッシュモデル（すなわち上記電源ノイズ解析モデル）生成処理（図４中、ステップＳ９）を行う。
（５−１）電源島のノード間を上記処理（３−２）で求めた抵抗と上記処理（３−３）で求めたインダクタンスで接続したモデルを作成する。
（５−２）上記モデルに対して、電源ペアの層間のノード間を上記処理（４−２）で求めたキャパシタンスで接続したモデルを追加する。
（５−３）更にビアのモデルを追加する。
【００６７】
以上の処理により上記電源ノイズ解析モデルのデータが得られる。
【００６８】
なお実施例１による電源ノイズ解析モデル作成方法では、当該電源ノイズ解析モデル作成方法を実行するコンピュータが以下の機能を有することが望ましい。すなわち図３Ａまたは図３Ｂに示されるような、図４のステップＳ５にて追加されたノードおよびステップＳ６のメッシュ分割で得られたメッシュの様子を、コンピュータの画面で表示する機能を設けることが望ましい。
【００６９】
以下、上記した実施例１の電源ノイズ解析モデル作成方法をコンピュータに自動実行させる場合の、当該コンピュータの構成について図１６，図１７とともに述べる。
【００７０】
図１６は、上記コンピュータを示す斜視図である。
【００７１】
図１６に示すコンピュータ１００は、大略ＣＰＵやディスクドライブ等を内蔵した本体部１０１、本体部１０１からの指示により表示画面１０２ａ上に画像を表示するディスプレイ１０２を有する。また同コンピュータ１００は、コンピュータ１００に種々の情報を入力するためのキーボード１０３、ディスプレイ１０２の表示画面１０２ａ上の任意の位置を指定するマウス１０４を有する。また同コンピュータ１００は、外部のデータベース等にアクセスして他のコンピュータに記憶されているコンピュータプログラム等をダウンロードするモデム１０５を有する。
【００７２】
実施例１の電源ノイズ解析モデル作成方法をコンピュータに実行させるための電源ノイズ解析プログラムは、ディスク１１０等の可搬型記録媒体に格納されるか、モデム１０５等の通信装置を使って他のコンピュータの記録媒体１０６からダウンロードされる。当該プログラムはこのようにしてコンピュータ１００に入力されてコンパイルされる。
【００７３】
図１７は、コンピュータ１００の本体部１０１内の要部の構成を説明するブロック図である。同図中、本体部１０１は、大略バス２００により接続されたＣＰＵ２０１、ＲＡＭやＲＯＭ等からなるメモリ部２０２、ディスク１１０用のディスクドライブ２０３およびハードディスクドライブ（ＨＤＤ）２０４を有する。ディスプレイ１０２、キーボード１０３およびマウス１０４も、図示の如くバス２００を介してＣＰＵ２０１に接続されているが、これらは直接ＣＰＵ２０１に接続されていても良い。また、ディスプレイ１０２は、入出力画像データの処理を行う周知のグラフィックインタフェース（図示せず）を介してＣＰＵ２０１に接続されていても良い。
【００７４】
なお、コンピュータ１００の構成は、図１６および図１７に示す構成に限定されるものではなく、代わりに各種周知の構成を使用しても良い。
【００７５】
上記の構成のコンピュータ１００において、上記の如くコンピュータ１００でコンパイルされた電源ノイズ解析モデル作成プログラムはＣＰＵ２０１で実行される。その結果、図１乃至図１５とともに上述した実施例１の電源ノイズ解析モデル作成方法が自動的に実行される。
【００７６】
次に図１８Ａ，１８Ｂ，１８Ｃとともに、上記実施例１の電源ノイズ解析モデル作成方法を実際に多層構造の回路基板のＣＡＤデータに対し適用した場合の結果について説明する。
【００７７】
当該適用例における各種の適用条件は以下の通りである。
【００７８】
評価対象：PCBサイズ：200mm×50mm
解析対象ＬＳＩ：BGA780ピン
ピンピッチ（引き出しビアピッチ）：1000μm
実行マシン：Intel Core2Duo 6700
解析内容：周波数解析を行った。より具体的にはノイズ源としてＬＳＩ V-G間に1Aの正弦波電流源を接続し、1MHzから1GHzまで周波数を621段階にスイープして解析した。
【００７９】
メッシュ分割：基板全体を25mmピッチで分割した。
【００８０】
比較対象の「250μmピッチ」（図１８Ａ参照）は、ＬＳＩピンを囲む矩形を外側に5mmずつ広げた領域内のみ250μmピッチで分割した。
【００８１】
モデルサイズと解析時間の削減効果は図１８Ａに示す通りである。
【００８２】
ピッチを細かくした場合（250μmピッチ）に比して、ＬＳＩ引き出しビア周辺へのノード追加（実施例１の方法）、ビア周辺への２個おきのノード追加（実施例１の方法）では、解析モデル要素数、解析時間ともに１桁以上小さかった。したがって解析速度の向上に効果があることがわかる。
【００８３】
図１８Ｂは各周波数での解析結果（インピーダンス値）の比較（各欄中、下段の括弧内は250μmピッチメッシュを基準とした誤差の割合を示す）結果を示す。
【００８４】
ピッチを細かくした場合（250μmピッチ）に比して、ＬＳＩ引き出しビア周辺へのノード追加（実施例１の方法）、ビア周辺への２個おきのノード追加（実施例１の方法）、ノード追加なしの順で誤差が大きくなることが分かる。また5%以内の差は、回路シミュレータの誤差範囲内と考えられる。ノード追加なしの場合に比べ実施例１の方法では高周波領域で２倍以上の精度結果が得られた。
【００８５】
図１８Ｃは250μmピッチに対する共振周波数の差を示す。
【００８６】
ピッチを細かくした場合（250μmピッチ）に比して、ＬＳＩ引き出しビア周辺へのノード追加（実施例１の方法）、ビア周辺への２個おきのノード追加（実施例１の方法）、ノード追加なしの順で誤差が大きくなることが分かる。
【００８７】
以上の実施例１を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
電源島データ生成手段が、多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成するステップと、
電源ペアデータ生成手段が、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成するステップと、
領域決定手段が、前記回路基板上に装着される半導体装置の接続端子の位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定するステップと、
ビア位置データ格納手段が、前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するステップと、
最短ビア判断手段が、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断するステップと、
基準ビアピッチ取得手段が、前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得るステップと、
ノード発生手段が、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるステップと、
電源島メッシュ分割手段が、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得るステップと、
電源ペアメッシュ分割手段が、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得るステップと、
解析モデル作成手段が、前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成するステップとを有する
電源ノイズ解析モデル作成方法。
（付記２）
更に、ビア間角度取得手段が、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の、基準の方向に対する角度を９０°で割った余りの角度を得るステップと、
基準ビア角度取得手段が、前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得るステップと、
第１の回転手段が、前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納するステップとを有し、
前記ノード発生手段がノードを発生させるステップでは、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビア位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に第２の回転手段が、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得るステップを有し、
前記電源島メッシュ分割手段がメッシュを得るステップでは、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段がメッシュを得るステップでは、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記１に記載の電源ノイズ解析モデル作成方法。
（付記３）
ノード間引き手段が、前記ノード発生手段が得た各ノードの２次元の配列上、縦横の各々の方向で、所定数のノードごとに、当該所定数のノードのうち、最初のノードおよび最後のノード以外の中間のノードを削除するステップを有し、
前記電源島メッシュ分割手段がメッシュを得るステップでは、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段がメッシュを得るステップでは、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記１に記載の電源ノイズ解析モデル作成方法。
（付記４）
更に前記ノード発生手段が、前記回路基板の電源導体または接地導体上、ビアおよび半導体装置の接続端子のうちの少なくとも一のものが接続される位置をメモリから読み出し、当該位置にノードを発生するステップを有し、
前記ノード発生手段が処理対象のビアに対し４個のノードを発生する前記ステップでは、当該発生しようとする４個のノードのうち、前記ノード発生手段により既に発生されているノードとの距離が所定距離以下のノードは最終的には発生しない
付記１に記載の電源ノイズ解析モデル作成方法。
（付記５）
多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成する電源島データ生成手段と、
前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成する電源ペアデータ生成手段と、
前記回路基板上に装着される半導体装置の接続端子の位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定する領域決定手段と、
前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するビア位置データ格納手段と、
前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断する最短ビア判断手段と、
前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得る基準ビアピッチ取得手段と、
前記ビア位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるノード発生手段と、
前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得る電源島メッシュ分割手段と、
前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る電源ペアメッシュ分割手段と、
前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成する解析モデル作成手段とを有する
電源ノイズ解析モデル作成装置。
（付記６）
更に、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の基準の方向に対する角度を９０°で割った余りの角度を得るビア間角度取得手段と、
前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得る基準ビア角度取得手段と、
前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納する第１の回転手段とを有し、
前記ノード発生手段は、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得る第２の回転手段を有し、
前記電源島メッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記５に記載の電源ノイズ解析モデル作成装置。
（付記７）
前記ノード発生手段が得た各ノードの２次元の配列上、縦横の各々の方向で、所定数のノードごとに、当該所定数のノードのうち、最初のノードおよび最後のノード以外の中間のノードを削除するノード間引き手段を有し、
前記電源島メッシュ分割手段は、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段は、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記５に記載の電源ノイズ解析モデル作成装置。
（付記８）
更に前記ノード発生手段は、前記回路基板の電源導体または接地導体上、ビアおよび半導体装置の接続端子のうちの少なくとも一のものが接続される位置をメモリから読み出し、当該位置にノードを発生し、
前記ノード発生手段が処理対象のビアに対し前記４個のノードを発生する場合に、当該発生しようとする４個のノードのうち、前記ノード発生手段により既に発生されているノードとの距離が所定距離以下のノードは最終的には発生しない
付記５に記載の電源ノイズ解析モデル作成装置。
（付記９）
解析モデルを作成するためのコンピュータを、
多層構造を有する回路基板の電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記回路基板上に設けられた電源導体または接地導体を表す電源島のデータを生成する電源島データ生成手段と、
前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体の形状を示すデータをメモリから読み出し、当該データに基づいて、前記多層構造を有する回路基板の異なる層上に設けられた電源導体または接地導体が相互に対向する部分を表す電源ペアのデータを生成する電源ペアデータ生成手段と、
前記回路基板上に装着される半導体装置の接続端子に位置のデータをメモリから読み出し、当該データに基づいて前記半導体装置の接続端子の位置を含む処理対象領域を決定する領域決定手段と、
前記処理対象領域に含まれるビアの位置のデータをメモリから読み出し、当該ビアの位置のデータをメモリに格納するビア位置データ格納手段と、
前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の距離を算出し、前記ビアごとに、最も近いビアを判断する最短ビア判断手段と、
前記ビアごとに判断された最も近いビアとの間の距離のうち、最も出現頻度の高い距離を基準ビアピッチとして得る基準ビアピッチ取得手段と、
前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対して斜めの方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させるノード発生手段と、
前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得る電源島メッシュ分割手段と、
前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る電源ペアメッシュ分割手段と、
前記電源島メッシュ分割手段および電源ペアメッシュ分割手段のそれぞれにより得られた各メッシュを当該メッシュと等価な回路素子に変換し、当該回路基板に生ずる電源ノイズを解析するための解析モデルを作成する解析モデル作成手段として機能させるための
電源ノイズ解析モデル作成プログラム。
（付記１０）
前記コンピュータを、
更に、前記ビアの位置のデータをメモリから読み出し、当該データに基づいて前記ビア相互間の相互間の距離を算出し、前記ビアごとに、最も近いビアを判断し、当該最も近いビアとの間の距離が前記基準ビアピッチと合致する場合、当該最も近いビアとの間を結ぶ線分の基準の方向に対する角度を９０°で割った余りの角度を得るビア間角度取得手段と、
前記ビア間角度取得手段が取得した前記余りの角度のうち、最も出願頻度の高い角度を基準ビア角度として得る基準ビア角度取得手段と、
前記ビアの位置のデータをメモリから読み出し、前記ビアごとに、原点を中心に前記基準ビア角度分逆方向に回転させたビアの位置のデータを取得してメモリに格納する第１の回転手段として機能させ、
前記ノード発生手段は、前記第１の回転手段によって回転された前記ビアの位置のデータにつき、前記ビアの位置のデータがメモリに格納された当該ビアの各々を処理対象のビアとして得、当該処理対象のビアにつき、当該処理対象のビアと４個のノードとの位置関係が、ビアを前記基準ビアピッチで２次元に配列した場合に一のビアに対し前記基準ビアピッチの方向に対する斜め方向に隣接する計４個のビアとの間をそれぞれ結ぶ線分の各々の略中点に１個ずつ計４個のノードを発生する際の、前記一のビアと前記４個のノードとの位置関係となるよう、前記処理対象のビアに対し４個のノードを発生させ、
更に、前記コンピュータを、前記発生されたノードの発生位置を、前記原点を中心に前記基準ビア角度分正方向に回転させた位置を当該発生されたノードの最終的な位置として得る第２の回転手段として機能させ、
前記電源島メッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
前記電源ペアメッシュ分割手段は、前記発生されたノードの最終的な位置に基づき、前記発生されたノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記９に記載の電源ノイズ解析モデル作成プログラム。
（付記１１）
更に前記コンピュータを、前記ノード発生手段が得た各ノードの２次元の配列上、縦横の各々の方向で、所定数のノードごとに、当該所定数のノードのうち、最初のノードおよび最後のノード以外の中間のノードを削除するノード間引き手段として機能させ、
前記電源島メッシュ分割手段は、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源島を分割して各ノードを含むメッシュを得、
電源ペアメッシュ分割手段は、前記ノード発生手段により発生されたノードのうち、前記ノード間引き手段により削除されたノード以外のノードに基づき、当該ノード相互間を通る分割線で前記電源ペアを分割して各ノードを含むメッシュを得る
付記９に記載の電源ノイズ解析モデル作成プログラム。
（付記１２）
更に前記ノード発生手段は、前記回路基板の電源導体または接地導体にビアおよび半導体装置の接続端子のうちの少なくとも一のものが接続される位置をメモリから読み出し、当該位置にノードを発生し、
前記ノード発生手段が処理対象のビアに対し前記４個のノードを発生する場合に、当該発生しようとする４個のノードのうち、前記ノード発生手段により既に発生されているノードとの距離が所定距離以下のノードは最終的には発生しない
付記９に記載の電源ノイズ解析モデル作成プログラム。
【図面の簡単な説明】
【００８８】
【図１】実施例１の電源ノイズ解析モデル作成装置の適用例を説明するためのブロック図である。
【図２Ａ】電源ノイズ解析モデルとしての電源メッシュモデル作成過程について説明するための斜視図（その１）である。
【図２Ｂ】電源ノイズ解析モデルとしての電源メッシュモデルの作成過程について説明するための斜視図（その２）である。
【図２Ｃ】電源ノイズ解析モデルとしての電源メッシュモデルの作成過程について説明するための斜視図（その３）である。
【図２Ｄ】電源ノイズ解析モデルとしての電源メッシュモデルの作成過程について説明するための斜視図（その４）である。
【図３Ａ】実施例１によるグランドプレーンのメッシュ分割について説明するための平面図（その１）である。
【図３Ｂ】実施例１によるグランドプレーンのメッシュ分割について説明するための平面図（その２）である。
【図４】実施例１による電源ノイズ解析モデル作成方法の処理の流れを説明するためのフローチャートである。
【図５Ａ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理の対象領域について説明するための平面図（その１）である。
【図５Ｂ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理の対象領域について説明するための平面図（その２）である。
【図６Ａ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理に使用されるテーブルデータについて説明するための図（その１）である。
【図６Ｂ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理に使用されるテーブルデータについて説明するための図（その２）である。
【図６Ｃ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理に使用されるテーブルデータについて説明するための図（その３）である。
【図６Ｄ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理に使用されるテーブルデータについて説明するための図（その４）である。
【図６Ｅ】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理に使用されるテーブルデータについて説明するための図（その５）である。
【図７】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理を説明するための平面図である。
【図８】実施例１による電源ノイズ解析モデル作成方法におけるノードを２個おきにする処理を説明するための平面図である。
【図９】実施例１による電源ノイズ解析モデル作成方法におけるノード追加処理の流れを説明するためのフローチャートである。
【図１０】実施例１による電源ノイズ解析モデル作成方法における基準ピッチ算出処理の流れを説明するためのフローチャートである。
【図１１】実施例１による電源ノイズ解析モデル作成方法における基準ビア角度θ算出処理の流れを説明するためのフローチャートである。
【図１２】実施例１による電源ノイズ解析モデル作成方法におけるビア座標とノード座標の回転処理の流れを説明するためのフローチャートである。
【図１３Ａ】実施例１による電源ノイズ解析モデル作成方法におけるビアの４方向に追加候補ノードデータを作成する処理の流れを説明するためのフローチャート（その１）である。
【図１３Ｂ】実施例１による電源ノイズ解析モデル作成方法におけるビアの４方向に追加候補ノードデータを作成する処理の流れを説明するためのフローチャート（その２）である。
【図１４】実施例１による電源ノイズ解析モデル作成方法におけるノードを２個おきにする処理の流れを説明するためのフローチャートである。
【図１５】実施例１による電源ノイズ解析モデル作成方法における追加候補ノードデータからのノード発生処理の流れを説明するためのフローチャートである。
【図１６】実施例１による電源ノイズ解析モデル作成方法をコンピュータで実行する際に使用されるコンピュータシステムを示す斜視図である。
【図１７】図１６に示される電源ノイズコンピュータシステムの本体部内の要部の構成を説明するためのブロック図である。
【図１８Ａ】実施例１の適用例について説明するため図（その１）である。
【図１８Ｂ】実施例１の適用例について説明するため図（その２）である。
【図１８Ｃ】実施例１の適用例について説明するため図（その３）である。
【符号の説明】
【００８９】
１  ＣＡＤデータ
２  ユーザ入力
３  解析モデル
４  解析結果
１０  ＰＣＢレイアウトＣＡＤ
２０  解析モデル作成装置
３０  回路シミュレータ
１００  コンピュータシステム
１０２  ディスプレイ
１０３  キーボード
２０１  ＣＰＵ
２０２  メモリ部
【図１】
2010086011.tif 000003
【図２Ａ】
2010086011.tif 000004
【図２Ｂ】
2010086011.tif 000005
【図２Ｃ】
2010086011.tif 000006
【図２Ｄ】
2010086011.tif 000007
【図３Ａ】
2010086011.tif 000008
【図３Ｂ】
2010086011.tif 000009
【図４】
2010086011.tif 000010
【図５Ａ】
2010086011.tif 000011
【図５Ｂ】
2010086011.tif 000012
【図６Ａ】
2010086011.tif 000013
【図６Ｂ】
2010086011.tif 000014
【図６Ｃ】
2010086011.tif 000015
【図６Ｄ】
2010086011.tif 000016
【図６Ｅ】
2010086011.tif 000017
【図７】
2010086011.tif 000018
【図８】
2010086011.tif 000019
【図９】
2010086011.tif 000020
【図１０】
2010086011.tif 000021
【図１１】
2010086011.tif 000022
【図１２】
2010086011.tif 000023
【図１３Ａ】
2010086011.tif 000024
【図１３Ｂ】
2010086011.tif 000025
【図１４】
2010086011.tif 000026
【図１５】
2010086011.tif 000027
【図１６】
2010086011.tif 000028
【図１７】
2010086011.tif 000029
【図１８Ａ】
2010086011.tif 000030
【図１８Ｂ】
2010086011.tif 000031
【図１８Ｃ】
2010086011.tif 000032