(57)【要約】【課題】単結晶半導体層の結晶性及び平坦性を高めることのできる技術的手段を提供することを目的の一とする。【解決手段】表面に絶縁膜が形成され、表面から所定の深さの領域に脆化領域が形成された単結晶半導体基板と、支持基板とを絶縁膜を介して貼り合わせた後、熱処理を行い脆化領域において分離することにより、支持基板上に絶縁膜を介して単結晶半導体層に対してレーザ光を照射し、前記単結晶半導体層の表面をエッチングし、前記単結晶半導体層の表面にプラズマ処理を行うことにより結晶欠陥を低減させる。【選択図】図１
2010034535.tif 000002
【特許請求の範囲】
【請求項１】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面にプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面にプラズマ処理を行い、
前記単結晶半導体層に熱処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層に熱処理を行い、
前記単結晶半導体層の表面にプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
単結晶半導体基板の表面に第１の絶縁膜を形成し、
前記第１の絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を間に挟んで、前記単結晶半導体基板と向かい合うように、支持基板の一方の面と貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
単結晶半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
支持基板に対してバイアス電圧を印加して第１のプラズマ処理を行うことにより、前記支持基板を平坦化し、
平坦化された前記支持基板上にスパッタリング法を用いてアルミニウムを含む第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を間に挟んで、前記単結晶半導体基板と向かい合うように前記支持基板の一方の面と貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記プラズマ処理は、前記単結晶半導体層の表面にＯＨ遊離基を含むプラズマに曝すことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記プラズマ処理は、前記単結晶半導体層が貼り合わされた前記支持基板を加熱しながら行うことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記加熱された前記単結晶半導体層が貼り合わされた前記支持基板の温度は、１００℃以上２８０℃以下であることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項７のいずれか一において、
前記加熱された前記単結晶半導体層が貼り合わされた前記支持基板の温度は、２２０℃以上２８０℃以下であることを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記プラズマ処理は、プラズマ発生室と反応室が分離したプラズマ処理装置で行うことを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板及びその作製方法、並びに当該ＳＯＩ基板を用いた半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体膜が存在するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することにより表面から所定の深さに脆化領域を形成する。次に、酸化シリコン膜を介して、水素イオンが注入されたシリコンウエハを別のシリコンウエハに接着させる。その後、熱処理を行うことにより、脆化領域において、水素イオンを注入したシリコンウエハが薄膜状に分離し、シリコンウエハ上に単結晶シリコン層を形成することができる。また、スマートカット法は水素イオン注入剥離法と呼ぶこともある。
【０００４】
また、このようなスマートカット法を用いて単結晶シリコン層をガラスからなるベース基板上に形成する方法が提案されている（例えば、特許文献１参照）。ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、主に、液晶表示装置等の製造に用いられている。ガラス基板をベース基板として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−８７６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ガラス基板に接着された薄い単結晶シリコン層は、水素イオンの注入及び脆化領域においての分離により、内部には結晶欠陥が残存し、表面には脆化領域やダメージが残存するなど表面の平坦性が劣化した状態となっている。従来、シリコンウエハに接着された単結晶シリコン層の結晶性の回復には、１０００℃以上の温度で熱処理を行うことで結晶性の回復を行っていたが、歪み点が７００℃以下のガラス基板に接着された単結晶シリコン層の結晶性の回復には、このような高温のプロセスを用いることができない。
【０００７】
また、高性能な半導体素子を作製するには、単結晶シリコン層表面の凹凸を抑えることが要求されている。ＳＯＩ基板からトランジスタを作製する場合、半導体層上にゲート絶縁膜を介してゲート電極が形成されるため、半導体層表面の凹凸が大きいと、絶縁耐圧性の高いゲート絶縁膜を形成することが困難となる。また、絶縁耐圧性を高めるために薄いゲート絶縁膜が必要となるが、半導体層表面の凹凸が大きいと、ゲート絶縁膜との界面準位密度が高くなるなどの原因により、電界効果移動度が低下し、しきい値電圧値の大きさが増加するなど、半導体素子の性能が低下する。
【０００８】
本発明の一態様は、上述した問題に鑑みてなされたものであり、単結晶半導体層の平坦性を高め、結晶欠陥を減少させることのできる技術的手段を提供することを目的の一とする。また、耐熱性の低い基板が単結晶半導体層の支持基板に用いられたとしても、単結晶半導体層の平坦性を高め、結晶欠陥を減少させることのできる技術的手段を提供することを目的の一とする。また、結晶性及び平坦性の高い単結晶半導体層を歩留まり良く作製することのできる技術的手段を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の一態様では表面に絶縁膜が形成され、表面から所定の深さの領域に脆化領域が形成された単結晶半導体基板と、支持基板とを絶縁膜を介して貼り合わせた後、熱処理を行い脆化領域において分離することにより、支持基板上に絶縁膜を介して単結晶半導体層を形成し、単結晶半導体層にレーザ光を照射し、前記単結晶半導体層の表面をエッチングし、前記単結晶半導体層の表面にプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法を提供する。
【００１０】
プラズマ処理は、単結晶半導体層の表面を、ＯＨ遊離基を含むプラズマに曝すことによって行うことが好ましい。ＯＨ遊離基を含むプラズマに曝すことによって、欠陥や歪み、ダングリングボンドなどにＯＨ遊離基が作用して、ＯＨ遊離基でダングリングボンドを終端化させることができる。その結果、単結晶半導体層の結晶欠陥を減少させることができる。
【００１１】
本発明の一態様は、単結晶半導体基板の表面に絶縁膜を形成し、絶縁膜を介して単結晶半導体基板にイオンビームを照射することにより、単結晶半導体基板の一方の面から所定の深さの領域に脆化領域を形成し、単結晶半導体基板の脆化領域が形成された側の絶縁膜と支持基板の一方の面とを貼り合わせ、熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、単結晶半導体層に対してレーザ光を照射し、単結晶半導体層の表面をエッチングし、単結晶半導体層の表面にプラズマ処理を行い、単結晶半導体層に熱処理を行うことを特徴としている。
【００１２】
また、本発明の一態様は、単結晶半導体基板の表面に絶縁膜を形成し、絶縁膜を介して単結晶半導体基板にイオンビームを照射することにより、単結晶半導体基板の一方の面から所定の深さの領域に脆化領域を形成し、単結晶半導体基板の脆化領域が形成された側の絶縁膜と支持基板の一方の面とを貼り合わせ、熱処理を行うことにより、脆化領域において単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、単結晶半導体層に対してレーザ光を照射し、単結晶半導体層の表面をエッチングし、単結晶半導体層に熱処理を行い、単結晶半導体層の表面にプラズマ処理を行うことを特徴としている。
【００１３】
単結晶半導体層の表面に行うプラズマ処理は、支持基板を加熱しながら行うことが好ましい。支持基板の温度は、１００℃以上２８０℃以下、好ましくは２２０℃以上２８０℃以下とするとよい。
【００１４】
単結晶半導体層の表面に行うプラズマ処理は、プラズマ発生室と反応室が分離したプラズマ処理装置で行うことが好ましい。
【００１５】
本明細書における「単結晶」とは、結晶面、又は結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的に非意図的に格子歪みを有するものも含まれる。
【００１６】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【００１７】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００１８】
本発明の一態様を適用することで、耐熱性の低い支持基板を用いた場合であっても、十分に平坦性を高め、結晶欠陥を減少させることができる。また、このようなＳＯＩ基板を用いて、優れた特性の半導体装置を作製することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係るＳＯＩ基板の作製方法を説明する図。
【図２】実施の形態１に係るＳＯＩ基板の作製方法を説明する図。
【図３】プラズマ処理装置の一例を示す概要構成図。
【図４】実施の形態２に係るＳＯＩ基板の構成を説明する図。
【図５】実施の形態２に係るＳＯＩ基板の構成を説明する図。
【図６】実施の形態２に係るＳＯＩ基板の構成を説明する図。
【図７】実施の形態３に係る半導体装置の作製方法を説明する図。
【図８】実施の形態３に係る半導体装置の作製方法を説明する図。
【図９】ＳＯＩ基板により得られるマイクロプロセッサの構成を示すブロック図。
【図１０】ＳＯＩ基板により得られるＲＦＣＰＵの構成を示すブロック図。
【図１１】（Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１１（Ａ）の断面図。
【図１２】（Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１２（Ａ）の断面図。
【図１３】本発明の一態様が適用される電子機器を示す図。
【図１４】本発明の一態様が適用される携帯電話を示す図。
【図１５】実施例１に係るＳＯＩ基板の構成を説明する図。
【図１６】単結晶シリコン層のライフタイム評価測定結果を示すグラフ。
【図１７】実施例２に係る半導体装置の構成を説明する図。
【図１８】実施例２に係る半導体装置の電流電圧特性を示す図。
【発明を実施するための形態】
【００２０】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、実施の形態及び実施例を説明するための全図において、同一部分の又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態では、絶縁膜を介して単結晶半導体層が支持基板に固定されているＳＯＩ基板の作製方法について説明する。
【００２２】
まず、単結晶半導体基板１０１を準備する。単結晶半導体基板１０１は、所望の大きさ、形状に加工されている。単結晶半導体基板１０１は、例えば、単結晶シリコン基板、ゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板等が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。また、直径１８インチ（４５０ｍｍ）サイズの円形のものも用いることができる。なお、形状は円形に限られず矩形状に加工したシリコン基板を用いることも可能である。以下の説明では、単結晶半導体基板１０１として、単結晶シリコン基板を用いる場合について説明する。
【００２３】
単結晶半導体基板１０１上に絶縁膜１０２を形成する（図１（Ａ））。絶縁膜１０２は、単層構造又は２層以上の積層構造とすることができる。絶縁膜１０２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコン又はゲルマニウムを組成に含む膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００２４】
絶縁膜１０２を構成する絶縁膜は、化学気相法（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法、原子エピタキシ（ＡＬＥ）法、単結晶半導体基板１０１を酸化する、又は窒化するなどの方法により形成することができる。ＣＶＤ法は、減圧ＣＶＤ法、熱ＣＶＤ法、プラズマ励起ＣＶＤ法（以下、ＰＥＣＶＤ法という）などがある。ＰＥＣＶＤ法は、３５０℃以下の低温処理であり、また他のＣＶＤ法よりも成膜速度が大きいので好ましい。
【００２５】
絶縁膜１０２には、ナトリウムが単結晶半導体層１１２に侵入することを防止するためのバリア層となる絶縁膜を少なくとも１層含むことが好ましい。バリア層は、１層でも２層以上でもよい。支持基板１１１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板（代表的には、ガラス基板）を用いた場合、支持基板１１１が加熱されると、このような不純物が支持基板１１１から単結晶半導体層１１２に拡散するおそれがある。よって、バリア層を形成することで、このようなアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物が単結晶半導体層１１２に移動することを防止することができる。バリア層として機能する膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などがある。絶縁膜１０２として２層以上の積層構造にする場合には、このような膜を絶縁膜１０２に含ませることで、絶縁膜１０２をバリア層として機能させることができる。
【００２６】
絶縁膜１０２を単層構造とする場合は、バリア層として機能する膜で絶縁膜１０２を形成することが好ましい。この場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜で、単層構造の絶縁膜１０２を形成することができる。
【００２７】
また、絶縁膜１０２を単層構造とする場合、単結晶半導体基板１０１に酸化処理を行い、単結晶半導体基板１０１の表面に酸化膜を形成したものを用いることができる。この酸化膜を形成するための熱酸化処理は、ドライ酸化で行うこともできるが、酸化雰囲気中にハロゲン元素を含むガスを添加することが好ましい。ハロゲン元素を含んだ酸化膜を絶縁膜１０２として形成することができる。ハロゲン元素を含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２、ＤＣＥ（ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）などから選ばれた一種類又は複数種類のガスを用いることができる。また、ジクロロエチレンとして、トランス−１，２−ジクロロエチレンを用いる場合は、トランス−１，２−ジクロロエチレンは熱分解する温度が低いため、熱酸化処理の温度を低温で行いたい場合に有効となる。なお、トランス−１，２−ジクロロエチレンにかえて、シス−１，２−ジクロロエチレン、１，１−ジクロロエチレンや、これらの中から二種類以上のガスの混合ガスを用いてもよい。
【００２８】
本実施の形態では、例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は、０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは、５０ｎｍ〜２００ｎｍ）、例えば、１００ｎｍの膜厚とすることができる。
【００２９】
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、特に、金属などの不純物を除去する効果がある。すなわち、ハロゲン元素の作用により金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１０１から除去される。また、酸化雰囲気中に含まれるハロゲン元素により、単結晶半導体基板１０１の表面の未結合手が終端されるため、酸化膜と単結晶半導体基板１０１との界面の局在準位密度が低減できる。
【００３０】
また、ハロゲン元素を含む雰囲気での熱酸化処理により、絶縁膜１０２として用いる酸化膜にハロゲン元素を含ませることができる。ハロゲン元素を１×１０１６／ｃｍ３〜５×１０２１／ｃｍ３の濃度で含ませることにより、単結晶半導体基板１０１において、金属などの不純物を捕獲して単結晶半導体層１１２の汚染を防止する保護膜としての機能させることができる。
【００３１】
絶縁膜１０２として用いる酸化膜にハロゲン元素を含ませるためには、フッ化物ガス又はフッ素ガスを含むＰＥＣＶＤ装置のチャンバーで、酸化膜を形成してもよい。このようなチャンバーに酸化膜形成用のプロセスガスを供給し、このプロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、単結晶半導体基板１０１上に酸化膜を形成する。
【００３２】
次に、絶縁膜１０２を介して、単結晶半導体基板１０１にイオンを照射することにより、イオンを単結晶半導体基板１０１に導入し、単結晶半導体基板１０１の一方の面から所定の深さの領域に脆化領域１０３を形成する（図１（Ｂ））。
【００３３】
脆化領域１０３が形成される深さは、イオンの加速電圧と入射角によって調節することができる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化領域１０３が形成される。単結晶半導体基板１０１にイオンが導入される深さで、後の工程において単結晶半導体基板１０１から分離される単結晶半導体層１１２の厚さが決定する。脆化領域１０３が形成される深さは、１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は、５０ｎｍ以上２００ｎｍ以下である。
【００３４】
イオンを単結晶半導体基板１０１に導入するには、イオンドーピング装置を用いることができる。イオンドーピング装置は、ソースガスを励起し、プラズマを生成し、プラズマ中からイオンを引き出し、質量分離せずにイオンを被処理物に導入する。イオンドーピング装置を用いることにより、単結晶半導体基板１０１に対して均一なドーピングを行うことができる。なお、質量分離装置を備えているイオンドーピング装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射することができる。
【００３５】
イオンの照射の際に用いるガスとしては、水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。イオンドーピング法で水素ガスを用いた場合、生成するイオン種は、Ｈ＋、Ｈ２＋、及びＨ３＋であるが、Ｈ３＋が最も多く照射されることが好ましい。Ｈ３＋は、Ｈ＋、Ｈ２＋よりもイオンの照射効率がよく、照射時間の短縮を図ることができる。また、後の工程において剥離層に亀裂が生じやすくなる。
【００３６】
次に、支持基板１１１を準備する（図１（Ｃ））。支持基板１１１は、絶縁体でなる基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板等が挙げられる。本実施の形態では、ガラス基板を用いる場合について説明する。支持基板１１１として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。
【００３７】
支持基板１１１を用いるに際し、支持基板１１１の表面をあらかじめ洗浄することが好ましい。具体的には、支持基板１１１を塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、オゾン水等を用いて超音波洗浄を行う。例えば、支持基板１１１の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、支持基板１１１表面の平坦化や残存する研磨粒子を除去することができる。
【００３８】
次に、絶縁膜１０２、脆化領域１０３が形成された単結晶半導体基板１０１と支持基板１１１を洗浄する。この洗浄工程は、純水中での超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１０１及び支持基板１１１の一方又は双方をオゾン添加水で洗浄することが好ましい。オゾン添加水で洗浄することによって、有機物の除去と、絶縁膜１０２表面及び支持基板１１１の親水性を向上させる表面活性化処理を行うことができる。また、オゾン添加水の他、酸素添加水、水素添加水、又は純水等で洗浄処理をしてもよい。このような洗浄処理をすることで、接合面を親水性にすることができ、接合面のＯＨ基を増大させることができる。ＯＨ基の増大により水素結合による接合をより強固にすることができる。
【００３９】
また、絶縁膜１０２の表面及び支持基板１１１の活性化処理には、オゾン添加水による洗浄の他、原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくは、ラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合は、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。このような表面処理により、４００℃以下の温度であっても異種材料間を接合することが容易となる。
【００４０】
次に、単結晶半導体基板１０１の表面と支持基板１１１の表面とを対向させ、絶縁膜１０２の表面と支持基板１１１とを密着させる（図１（Ｄ））。絶縁膜１０２と支持基板１１１とを密着させることにより、ファン・デル・ワールス力で基板同士が引き合う。次に、単結晶半導体基板１０１の一端の一箇所に３００〜１５０００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ２が好ましい。絶縁膜１０２の表面にできるＳｉ−ＯＨと支持基板１１１の表面にできるＳｉ−ＯＨとが圧力をかけた部分から水素結合で接着し始め、接着部分が絶縁膜１０２のほぼ全面に及ぶ。その結果、支持基板１１１に単結晶半導体基板１０１が接着される。この接着工程は、加熱処理を伴わず、常温で行うことができるため、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を支持基板１１１に用いることが可能である。
【００４１】
支持基板１１１に単結晶半導体基板１０１を接着させた後、支持基板１１１と絶縁膜１０２との接着界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化領域１０３に亀裂を生じさせない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。このような温度範囲で熱処理を行うことにより、脱水縮合反応が起こり、水分子が離脱して酸素原子を介した結合（Ｓｉ−Ｏ−Ｓｉ）となる。したがって、支持基板１１１と絶縁膜１０２との接合界面での結合力を強固にすることができる。
【００４２】
次に、加熱処理を行い脆化領域１０３において分離（劈開、分割とも記す）することにより、単結晶半導体層が接着された支持基板と単結晶半導体基板の一部とに分離する。図１（Ｅ）は、単結晶半導体基板１０１から、単結晶半導体層１１２を分離する工程を説明する図である。
【００４３】
加熱処理を行うことで、温度上昇によって脆化領域１０３に形成されている微小な空孔には、イオンドーピングで添加したＨ原子が気体として析出し、過剰なＨ原子はＨ２ガスとなり、微小な空孔内部の圧力が上昇する。圧力の上昇により、脆化領域１０３の微小な空孔に体積変化が起こって脆化領域１０３に亀裂が生じ、脆化領域１０３に単結晶半導体基板１０１を分離するための分離面が生じる。絶縁膜１０２は、支持基板１１１に接合しているので、支持基板１１１には単結晶半導体基板１０１から分離された単結晶半導体層１１２が固定される。単結晶半導体層１１２を単結晶半導体基板１０１から分離するための加熱処理の温度は、支持基板１１１の歪み点を超えない温度とする。
【００４４】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１２が貼り付けられた支持基板１１１の温度が５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
【００４５】
このように、熱処理を行い脆化領域１０３において分離することにより、支持基板１１１上に、絶縁膜１０２を介して単結晶半導体層１１２を設けることができる（図１（Ｅ））。また、単結晶半導体層１１２を分離した単結晶半導体基板１０４を再利用することで、作製に係るコストを削減することが可能である。図１（Ｅ）に示す熱処理工程は、加熱温度が７００℃以下と比較的低温であるため、単結晶半導体基板１０１への熱によるダメージを抑制することができ、単結晶半導体基板１０１を再利用する場合に有効である。
【００４６】
以上の工程により、支持基板１１１上に絶縁膜１０２を介して単結晶半導体層１１２が設けられたＳＯＩ基板を作製することができる。
【００４７】
図２（Ａ）に示す単結晶半導体層１１２は、脆化領域１０３の形成のためのイオン添加工程や分離工程により、内部には結晶欠陥が残存し、表面には脆化領域１０３やダメージが残存するなど表面の平坦性が劣化した状態となっている。また、単結晶半導体層１１２の分離がスムーズに行われないと、単結晶半導体層１１２の表面が荒れたり、単結晶半導体層１１２の膜厚がばらついたり、単結晶半導体層１１２に微細なクラックが生じたりといった問題が生じる。このような平坦性の損なわれた単結晶半導体層１１２の表面に薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。また、単結晶半導体層１１２に結晶欠陥が存在する場合には、ゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与えてしまう。なお、図２（Ａ）において、単結晶半導体層１１２の表面の凹凸形状は、表面が粗く、平坦性が悪いことを特徴的に示しているだけであり、実際の形状はこれに限定されない。
【００４８】
そこで、単結晶半導体層１１２の平坦性を高め、結晶欠陥を減少させるための処理を行う。単結晶半導体層１１２の平坦性を高め、結晶欠陥を減少させるための処理は、エッチング処理及びレーザ光の照射いずれか一方又は双方を組み合わせて行うことができる。例えば、ドライエッチング又はウェットエッチングの一方又は双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザ光を照射するとよい。このような処理を行うことにより、単結晶半導体層１１２内部及び表面の結晶欠陥を低減し、単結晶半導体層１１２の表面を平坦化させることができる。
【００４９】
まず、単結晶半導体層１１２の表面に対して、エッチング処理を行うことにより、単結晶半導体層１１２の表面を除去する（図示せず）。単結晶半導体層１１２の表面を除去することにより、単結晶半導体層１１２の表面に残存する脆化領域１０３と、分離の際に生じたダメージなどを除去することができる。単結晶半導体層１１２に存在する欠陥の大きさや深さは、イオンを添加するエネルギーの大きさやドーズ量に起因するため、エッチング処理によって単結晶半導体層１１２の表面を除去する膜厚は、エッチング処理前の単結晶半導体層１１２の膜厚とその表面粗さの程度によって適宜設定すればよい。
【００５０】
単結晶半導体層１１２の表面に対して行うドライエッチングの方法は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等を用いることができる。エッチングガスは、例えば、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６、ＮＦ３、弗化硫黄等のフッ素系のガス、ＨＢｒ等の臭素系のガス、ＨｅやＡｒやＸｅなどの不活性ガスを用いることによりエッチングすることが可能である。また、Ｏ２ガス、Ｈ２ガスを上記ガスと組み合わせてエッチングすることもできる。
【００５１】
単結晶半導体層１１２の表面にエッチング処理を行うことにより、単結晶半導体層１１２の表面に残存する脆化領域１０３と、分離の際に生じたダメージなどを除去することができる。また、単結晶半導体層１１２の表面に残存する脆化領域１０３と、分離の際に生じたダメージなどを除去することにより、単結晶半導体層１１２の表面粗さを低減することができる。
【００５２】
本実施の形態では、ドライエッチングを行う場合について説明したが、ウェットエッチングでも行うことができる。ウェットエッチングを行う場合は、エッチング液としては、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ、２．３８％の水溶液）溶液を用いることができる。
【００５３】
次に、図２（Ｂ）に示すようにエッチング処理が行われた単結晶半導体層１１２に対して、レーザ光を照射する。単結晶半導体層１１２の内部には、脆化領域１０３形成のためのイオン添加工程によって結晶欠陥が形成されている。また、単結晶半導体基板１０１から単結晶半導体層１１２を剥離する際の分離がスムーズに行われず、単結晶半導体層１１２に微細なクラックが生じている場合がある。そこで、単結晶半導体層１１２に対してレーザ光を照射することにより、単結晶半導体層１１２を溶融させることができる。単結晶半導体層１１２を溶融させることにより、内部に形成された結晶欠陥や微小なクラックなどを消滅させることができる。
【００５４】
レーザ光の照射による単結晶半導体層１１２の溶融は、部分溶融であることが好ましい。部分溶融状態とは、単結晶半導体層１１２の上部が溶融して液体となるが、下部は溶融せずに固体のままの状態であることをいう。部分溶融状態とした後に、融液を融点以下の温度にすると、単結晶半導体層１１２の溶融されていない固相部分（種結晶）と、溶融された液相部分（融液）との界面おいて、融液側の原子が種結晶に付着することにより結晶が成長していく。このようにして、融液の結晶成長を進行させることで、結晶欠陥の低減とともに表面凹凸を低減させることができる。
【００５５】
このように、単結晶半導体層１１２の結晶欠陥の低減、表面凹凸の低減を、レーザ光を用いて行うことにより、支持基板１１１が直接加熱されないため、支持基板１１１の温度上昇を抑制することができる。したがって、耐熱性の低い支持基板１１１を用いた場合であっても、十分に、結晶欠陥の低減、表面凹凸の低減を行うことができる。
【００５６】
また、単結晶半導体層１１２にレーザ光を照射した後に、単結晶半導体層１１２を用いて形成する素子の特性に合わせて、単結晶半導体層１１２を薄膜化することが好ましい。支持基板１１１上に接着された単結晶半導体層１１２の表面に、薄いゲート絶縁層を段差被覆性良く形成するには、単結晶半導体層１１２の膜厚は６０ｎｍ以下とすることが好ましく、具体的には５ｎｍ以上６０ｎｍ以下とすることが好ましい。単結晶半導体層の薄膜化には、ドライエッチング又はウェットエッチングの一方、又は双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体層がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ６とＯ２をプロセスガスに用いて、単結晶半導体層を薄くすることができる。
【００５７】
次に、レーザ光の照射で回復されなかった単結晶半導体層１１２の欠陥の消滅、歪みの緩和、ダメージ、ダングリングボンドを修復するために、プラズマ処理を行う（図２（Ｃ））。単結晶半導体層１１２に欠陥や歪み等が残存していると、素子製造時のプロセス、特に熱的なプロセス中に、より大きな欠陥、ひいては素子の特性へ悪影響を及ぼす。そのため、単結晶半導体層１１２の欠陥や歪み等を修復する必要がある。なお、１０００℃以上の温度で熱処理を行うことで、単結晶半導体層１１２の欠陥や歪み等を回復させることができるが、耐熱性の低い支持基板に接着された単結晶半導体層１１２の欠陥や歪み等の回復には、このような高温のプロセスを用いることができない。
【００５８】
そこで、本発明の一態様では、単結晶半導体層１１２の欠陥の消滅や歪みの緩和などを行うために、プラズマ処理を行う（図２（Ｃ））。プラズマ処理は、例えば、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスを導入し、プラズマを生成して行うことができる。水蒸気をプラズマ化することにより、酸素原子、水素原子、又はＨ２Ｏの励起分子、さらにＯＨ遊離基などの活性の高い中性の原子が生成される。プラズマ処理に用いるガスは、プラズマ化したときにＯＨ遊離基を生成するものならばよく、水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスの他、過酸化水素水（Ｈ２Ｏ２）を用いることもできる。
【００５９】
エッチングに続けて水蒸気を用いてプラズマ処理を行うことにより、欠陥や歪み、ダメージ、ダングリングボンドにＯＨ遊離基が作用して、ＯＨ遊離基で欠陥やダングリングボンド等を修復することができる。
【００６０】
プラズマの発生方法は、特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、容量結合型（平行平板型）プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式、ヘリコン方式などを適用することができる。また、プラズマ処理は、１００℃以上２８０℃以下の温度範囲、好ましくは、２２０℃以上２８０℃以下の温度範囲で行うことが好ましい。温度が高すぎると単結晶半導体層１１２のダングリングボンドを終端化したＯＨ基が脱離してしまい、ダングリングボンドの終端化が進まないからである。
【００６１】
図３に、本実施の形態で使用されるプラズマ処理装置の一例を示す概要構成図を示す。本実施の形態では、プラズマ発生室の下流側に存在するプラズマの雰囲気中に、試料を置く、いわゆるダウンフロー型のＩＣＰプラズマ処理装置を用いている。
【００６２】
プラズマ処理装置本体を構成する真空容器２１０の上部には、内部にプラズマ発生室２０２が形成された放電管２０３が設けられている。例えば、石英よりなる放電管２０３の頂部には処理ガス導入管２０４が設けられている。処理ガス導入管２０４には、ガス供給手段２１４が接続されている。ガス供給手段２１４は、マスフローコントローラ２１１、ベーパライザー２１２、シリンダ２１３などで構成されている。処理ガスは、処理ガス導入管２０４からプラズマ発生室２０２内に導入されるようになっている。
【００６３】
放電管２０３の外周部には、プラズマ発生室２０２内において、プラズマ放電を励起させるための放電コイル２０５が螺旋状に巻き付けられている。この放電コイル２０５に電力を供給するため、該放電コイル２０５には高周波（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）電源２０６（以下、ＲＦ電源と記す）の一端が接続されている。従って、放電コイル２０５には、ＲＦ電源２０６により１００ｋＨｚ〜１００ＭＨｚの、例えば、１３．５６ＭＨｚ程度の高周波の電力が供給される。なお、このＲＦ電源２０６の他端は接地されてグランドレベルに落とされている。
【００６４】
真空容器２１０の下部、つまりプラズマ発生室２０２の下方にはダウンフロー室２０７が形成されている。このダウンフロー室２０７には、試料を保持するためのステージ２１５が設けられ、プラズマ発生室２０２からプラズマが導入される。単結晶半導体層を上方に向けて基板保持するステージ２１５には、この基板を加熱してプラズマ処理を向上させるためのヒータ２０８が組み込まれている。なお、真空容器２１０内の圧力を１．０Ｐａ程度の低い圧力に設定するために、ダウンフロー室２０７の低面壁に開口して排気口２０９が設けられ、該排気口２０９は図示しない真空ポンプに接続されている。
【００６５】
このような、ダウンフロー型のプラズマ処理装置は、試料とプラズマが発生する領域とは離間しているため、プラズマ処理による試料のプラズマ損傷が抑制されるため好ましい。
【００６６】
次に、上記プラズマ処理装置を用いて、基板にプラズマ処理を行う方法の一例について以下に説明する。
【００６７】
まず、ステージ２１５の温度をヒータ２０８によって２５０度に設定して、基板を加熱した状態にする。チャンバー内の圧力を６６．５Ｐａとし、コイル型の電極に１８００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入する。続いて、シリンダ２１３から純水を供給し、ベーパライザー２１２で気化させて、水蒸気を流量３００ｓｃｃｍでプラズマ発生室２０２に導入する。プラズマ発生室２０２内では、マイクロ波によって水蒸気がプラズマ化する。そしてプラズマ化した水蒸気が、ガス下流のダウンフロー室２０７に導入され、ダウンフロー室２０７のステージ２１５では、単結晶半導体層１１２にプラズマ化された水蒸気が供給される。このようなプラズマ化された水蒸気の供給を１８０秒行う。
【００６８】
エッチングに続けてＯＨ遊離基を含むプラズマに曝すことにより、結晶欠陥を低減することができる。また、６００℃程度の温度で熱処理を行う場合と比べて、結晶欠陥の低減に時間がかからず、ＳＯＩ基板の作製プロセス全体にかかる時間を削減することができる。
【００６９】
また、プラズマ処理を行った後に、５００℃以上７００℃以下の熱処理を行うこともできる。この場合は、プラズマ処理により欠陥や歪み、ダメージを低減させているため、熱処理だけを行ったと比べて、ＳＯＩ基板の作製プロセス全体にかかる時間を削減することができる。また、プラズマ処理を行う前に熱処理を行うこともできる。この熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置は、加熱された気体を用いるガス加熱式のＲＴＡ（ＧＲＴＡ：Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ランプ加熱式のＲＴＡ（ＬＲＴＡ：Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、６００℃で４時間加熱するとよい。
【００７０】
以上の工程により、支持基板上に絶縁膜を介して単結晶半導体層が設けられたＳＯＩ基板を作製することができる（図２（Ｄ））。本実施の形態で示した作製方法を用いることによって、耐熱性の低い支持基板を用いた場合であっても、十分に平坦性を高め、結晶欠陥を低減させることができる。また、平坦性及び結晶性に優れたＳＯＩ基板を歩留まり良く作製することができる。また、このようなＳＯＩ基板を用いて、優れた特性の半導体装置を作製することができる。
【００７１】
本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
【００７２】
（実施の形態２）
本実施の形態では、実施の形態１で示したＳＯＩ基板の構成とは異なる構成について説明する。なお、本実施の形態において、実施の形態１と同様の部分には同じ符号を付し、詳しい説明を省略する。
【００７３】
図４に、本実施の形態に係るＳＯＩ基板の作製方法の一例について示す。まず、図４（Ａ）に示すように、単結晶半導体基板１０１上に、絶縁膜１０２が絶縁膜１０２ａと絶縁膜１０２ｂの２層構造で形成されている。絶縁膜１０２を２層構造とする場合には、絶縁膜１０２に、バリア層を１層含ませることが好ましい。絶縁膜１０２を２層構造で設ける場合は、上層の絶縁膜をナトリウムなどの不純物をブロッキングするためのバリア層で構成する。上層の絶縁膜は、膜厚５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化アルミニウム膜で形成することができる。バリア層として機能するこれらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。よって、単結晶半導体基板１０１と接する下層の絶縁膜には、上層の絶縁膜の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜及び酸化窒化シリコン膜、及び単結晶半導体基板１０１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の膜厚は、５ｎｍ以上２００ｎｍ以下とすることができる。
【００７４】
絶縁膜１０２をバリア層として機能させる絶縁膜１０２ａと絶縁膜１０２ｂの組み合わせには、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００７５】
例えば、下層の絶縁膜１０２ａは、プロセスガスにＳｉＨ４及びＮ２Ｏを用いてＰＥＣＶＤ法で形成した酸化窒化シリコン膜で形成することができる。また、絶縁膜１０２ａとして、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で酸化シリコン膜を形成することもできる。また、単結晶半導体基板１０１を酸化することで形成された酸化膜を絶縁膜１０２ａとすることもできる。
【００７６】
有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
【００７７】
上層の絶縁膜１０２ｂは、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３又はＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜で形成することができる。又は、プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３、又はＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜で形成することができる。
【００７８】
図４（Ａ）に示すように、酸化窒化シリコン膜でなる絶縁膜１０２ａ、窒化酸化シリコン膜でなる絶縁膜１０２ｂを形成する場合、単結晶半導体基板１０１をＰＥＣＶＤ装置のチャンバーに搬入し、絶縁膜１０２ａの形成用のプロセスガスとしてＳｉＨ４及びＮ２Ｏをチャンバーに供給し、このプロセスガスのプラズマを生成し、窒化酸化シリコン膜を単結晶半導体基板１０１上に形成する。次に、チャンバーに供給するプロセスガスを絶縁膜１０２ｂ形成用のプロセスガスに変更する。ここでは、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３及びＮ２Ｏを用いる。これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜及び窒化酸化シリコン膜を連続して形成する。また、複数のチャンバーを有するＰＥＣＶＤ装置を用いる場合は、酸化窒化シリコン膜と窒化酸化シリコン膜と異なるチャンバーで形成することもできる。もちろん、チャンバーに供給するプロセスガスを変更することで、下層の絶縁膜１０２ａに酸化シリコン膜を形成することもできるし、上層の絶縁膜１０２ｂに窒化シリコン膜を形成することもできる。
【００７９】
上記のように絶縁膜１０２ａ及び絶縁膜１０２ｂを形成することで、スループット良く単結晶半導体基板１０１に絶縁膜１０２を形成することができる。また、大気に触れさせることなく絶縁膜１０２ａ、絶縁膜１０２ｂを形成できるので、絶縁膜１０２ａと絶縁膜１０２ｂの界面が大気によって汚染されることを防止することができる。
【００８０】
また、絶縁膜１０２ａとして、実施の形態１（図１（Ａ））で示したように、単結晶半導体基板１０１を酸化処理して形成された酸化膜を用いることもできる。この酸化膜の形成するための熱酸化処理は、ドライ酸化で行うこともできるが、酸化雰囲気中にハロゲン元素を含むガスを添加することが好ましい。ハロゲン元素を含む雰囲気での熱酸化処理方法については、図１（Ａ）において示した方法を用いればよいため、詳しい説明を省略する。
【００８１】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００８２】
次に、図４（Ｂ）に示すように、絶縁膜１０２を介して、単結晶半導体基板１０１にイオンを照射することにより、イオンを単結晶半導体基板１０１に導入し、単結晶半導体基板１０１の一方の面から所定の深さの領域に脆化領域１０３を形成する。脆化領域１０３の形成方法については、図１（Ｂ）において示した方法を用いればよいため、詳しい説明を省略する。
【００８３】
次に、図４（Ｃ）に示すように、脆化領域１０３を形成した後に、絶縁膜１０２ｂ上に絶縁膜１０５を形成する。絶縁膜１０５を形成する際には、単結晶半導体基板１０１の加熱温度は、脆化領域１０３に添加された原子又は分子が析出しない温度とし、例えば、加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化領域１０３からガスが抜けない温度である。なお、絶縁膜１０５は、脆化領域１０３の形成前に形成することもできる。脆化領域１０３の形成前に絶縁膜１０５を形成するときのプロセス温度は、３５０℃以上とすることができる。
【００８４】
絶縁膜１０５は、平滑で親水性の接合面を単結晶半導体基板１０１の表面に形成するための層である。絶縁膜１０５の平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下が好ましい。また、絶縁膜１０５の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
【００８５】
絶縁膜１０５は、化学的気相反応により形成されることが好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜などを、絶縁膜１０５として形成することができる。絶縁膜１０５として、ＰＥＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガス及び酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が２００℃以上５００℃以下で形成される低温酸化物（ＬＴＯ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）又はジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
【００８６】
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる絶縁膜１０５を形成するための条件例としては、処理室に流量１５ｓｃｃｍでＴＥＯＳを導入し、流量７５０ｓｃｃｍでＯ２を導入する。成膜圧力は１００Ｐａ、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚが挙げられる。
【００８７】
また、単結晶半導体基板１０１にイオンを照射して脆化領域１０３を形成した後、絶縁膜１０２及び絶縁膜１０５を形成することもできる。この場合、絶縁膜１０２と絶縁膜１０５を同じ成膜装置で形成できる場合は、絶縁膜１０２と絶縁膜１０５の形成を連続して行うことが好ましい。
【００８８】
次に、表面に絶縁膜１０２及び絶縁膜１０５が形成され、表面から所定の深さの領域に脆化領域１０３が形成された単結晶半導体基板１０１と支持基板１１１とを、絶縁膜１０２及び絶縁膜１０５を介して接着する（図４（Ｅ））。次に、熱処理を行い脆化領域１０３において分離することにより、支持基板１１１上に絶縁膜１０５及び絶縁膜１０２を介して単結晶半導体層１１２を形成することができる（図４（Ｆ））。次に、単結晶半導体層１１２に対して平坦性を高め、結晶欠陥を低減させる処理を行なった後、ＯＨ遊離基を含むプラズマに曝すことによってさらに結晶欠陥を低減させる処理を行い、平坦性及び結晶性の良好な単結晶半導体層１１２を形成することができる。以上の方法は、実施の形態１（図１（Ｄ）乃至図２（Ｃ））において示した方法を用いればよいため、詳しい説明を省略する。
【００８９】
以上のように、絶縁膜１０２を２層構造とし、上層の絶縁膜１０２ｂをバリア層とすることにより、支持基板１１１からのナトリウムなどの不純物をブロッキングすることができる。また、絶縁膜１０２ｂ上に平滑面を有し親水性表面となる絶縁膜１０５を形成することによって、支持基板１１１との貼り合わせを良好に行うことができる。
【００９０】
図５に、支持基板１１１上に絶縁膜１０５及び絶縁膜１０２を介して単結晶半導体層１１２を設けた構成を示す。絶縁膜１０２は、例えば、プロセスガスにＳｉＨ４及びＮ２Ｏを用いてＰＥＣＶＤ法で形成した酸化窒化シリコン膜を用いることができる。または、プロセスガスに有機シランガスと酸素を用いてＰＥＣＶＤ法で酸化シリコン膜を用いることもできる。または、単結晶半導体基板１０１を、ハロゲン元素を含む酸化性雰囲気で酸化処理を行うことで形成された酸化膜を絶縁膜１０２とすることもできる。絶縁膜１０５は、バリア層として機能する膜が用いられている。絶縁膜１０５の膜厚は、５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜で形成されている。
【００９１】
次に、図５に示すＳＯＩ基板の作製方法について説明する。まず、単結晶半導体基板１０１上に、絶縁膜１０２を形成する。次に、絶縁膜１０２を介して、単結晶半導体基板１０１にイオンを照射することにより、イオンを単結晶半導体基板１０１に導入し、単結晶半導体基板の一方の面から所定の深さの領域に脆化領域１０３を形成する。脆化領域１０３の形成方法については、図１（Ｂ）において示した方法を用いればよいため、詳しい説明を省略する。
【００９２】
脆化領域１０３を形成した後に、絶縁膜１０２上に絶縁膜１０５を形成する。絶縁膜１０５を形成する際には、単結晶半導体基板１０１の加熱温度は、脆化領域１０３に添加された原子又は分子が析出しない温度とし、例えば、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化領域１０３からガスが抜けない温度である。絶縁膜１０５を３５０℃以下で形成することによって、絶縁膜１０５を、平滑面を有し親水表面とすることができる。また、絶縁膜１０５をバリア層とすることにより、支持基板１１１からのナトリウムなどの不純物をブロッキングすることができる。
【００９３】
次に、表面に絶縁膜１０２及び絶縁膜１０５が形成され、表面から所定の深さの領域に脆化領域１０３が形成された単結晶半導体基板１０１と支持基板１１１とを、絶縁膜１０２及び絶縁膜１０５を介して接着する。次に、熱処理を行い脆化領域１０３において分離することにより、支持基板１１１上に絶縁膜１０５及び絶縁膜１０２を介して単結晶半導体層１１２を形成することができる。次に、単結晶半導体層１１２に対して平坦性を高め、結晶欠陥を低減させる処理を行なった後、ＯＨ遊離基を含むプラズマに曝すことによってさらに結晶欠陥を低減させる処理を行い、平坦性及び結晶性の良好な単結晶半導体層１１２を形成することができる。以上の方法は、実施の形態１（図１（Ｄ）乃至図２（Ｃ））において示した方法を用いればよいため、詳しい説明を省略する。
【００９４】
以上のように、図５に示す構成にすることによって、絶縁膜１０５がバリア層として機能するため、支持基板１１１から単結晶半導体層１１２へ不純物が拡散し、単結晶半導体層１１２が汚染されることを防止することができる。
【００９５】
図６に、支持基板１１１上に絶縁膜１１３及び絶縁膜１０２を介して単結晶半導体層１１２を設けた構成を示す。絶縁膜１０２は、実施の形態１で示したように、単結晶半導体基板１０１の表面に酸化膜を形成したものを用いることができる。また、絶縁膜１１３は、アルミニウム、マグネシウム、ストロンチウム、チタン、タンタル、ジルコニウム、イットリウムから選ばれた一つ又は複数の元素を含む酸化膜又は窒化膜を用いることができる。絶縁膜１１３に、例えば、酸化アルミニウムを主成分とする酸化膜を用いる場合について説明する。酸化アルミニウムを主成分とする酸化膜とは、当該酸化膜に含まれる成分の合計を１００重量％とするときに、酸化アルミニウムを１０重量％以上含む酸化膜をいう。他にも、絶縁膜１１３としては、酸化アルミニウムを主成分とし、酸化マグネシウムと酸化ストロンチウムの一方又は両方が含まれる膜を適用することができる。また、窒素を含有する酸化アルミニウムを絶縁膜１１３として用いてもよい。
【００９６】
次に、図６に示すＳＯＩ基板の作製方法について説明する。まず、単結晶半導体基板１０１上に、絶縁膜１０２を形成する。次に、絶縁膜１０２を介して、単結晶半導体基板１０１にイオンを照射することにより、イオンを単結晶半導体基板１０１に導入し、単結晶半導体基板１０１の一方の面から所定の深さの領域に脆化領域１０３を形成する。脆化領域１０３の形成方法については、図１（Ｂ）において示した方法を用いれば良いため、詳しい説明を省略する。
【００９７】
次に、バイアス電圧を印加して支持基板１１１の表面にプラズマ処理による平坦化処理を行う。ここでは、真空状態のチャンバーに不活性ガス（例えば、Ａｒガス）及び／又は反応性ガス（例えば、Ｏ２ガス、Ｎ２ガス）を導入し、被処理面（ここでは、支持基板１１１）にバイアス電圧を印加してプラズマ状態として行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向（支持基板１１１側）にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンが支持基板１１１表面に衝突することによって、支持基板１１１表面がスパッタエッチングされる。このとき、支持基板１１１表面の凸部から優先的にスパッタエッチングされ、当該支持基板１１１表面の平坦性を向上することができる。反応性ガスを導入する場合、支持基板１１１表面がスパッタエッチングされることにより生じる欠損を、補修することができる。
【００９８】
バイアス電圧を印加して支持基板１１１の表面にプラズマ処理による平坦化処理を行うことにより、支持基板１１１の表面の平均粗さ（Ｒａ）を好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下とし、最大高低差（Ｐ−Ｖ）を好ましくは６ｎｍ以下、より好ましくは３ｎｍ以下とする。
【００９９】
具体的な条件としては、処理電力１００〜１０００Ｗ、圧力０．１〜２．０Ｐａ、ガス流量５〜１５０ｓｃｃｍ、バイアス電圧２００〜６００Ｖで行えばよい。
【０１００】
また、上述したプラズマ処理を行う際に、チャンバー内をプレコート処理しておくことにより、反応室を構成する金属（鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等）が不純物として支持基板１１１の表面に付着することを防ぐことができる。例えば、反応室内を酸化シリコン膜、シリコン膜、酸化アルミニウム膜、シリコンカーバイド（ＳｉＣ）膜等の絶縁膜で被覆しておくことにより、平坦化処理に伴う支持基板１１１の表面汚染を低減することが可能となる。
【０１０１】
このように、平坦化処理を行うことによって、支持基板１１１の表面の平坦性を向上することができる。仮に支持基板１１１としてＣＭＰ等により研磨された基板を用いる場合であっても、支持基板１１１上に残留する研磨粒子（ＣｅＯ２等）を除去し、表面を平坦化することができる。その結果、支持基板１１１上に形成される膜の平坦性を向上させることができる。
【０１０２】
なお、支持基板１１１の平坦化処理を行う前に支持基板１１１の洗浄を行ってもよい。具体的には、支持基板１１１を、塩酸過酸化水素水（ＨＰＭ）、硫酸過酸化水素水（ＳＰＭ）、アンモニア過酸化水素水（ＡＰＭ）、希フッ酸（ＤＨＦ）、オゾン水等を用いて超音波洗浄を行う。例えば、支持基板１１１の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、ある程度支持基板１１１表面の平坦化や残存する研磨粒子を除去することができる。
【０１０３】
次に、支持基板１１１上に、絶縁膜１１３を形成する。絶縁膜１１３は、スパッタリング法により形成することができる。スパッタリング法に用いるターゲットとしては、例えば、アルミニウム（Ａｌ）を含む金属又は酸化アルミニウム等の金属酸化物を用いることができる。なお、ターゲットの材料は、形成したい膜に応じて適宜選択すればよい。
【０１０４】
また、上述した平坦化処理とスパッタリング法による絶縁膜１１３の形成を大気に曝さずに連続して行うことが好ましい。連続して処理することによって、スループットの向上を図ることができる。また、プラズマ処理を用いて支持基板１１１の表面を平坦化した後には、支持基板１１１表面が活性化しており、有機物等の不純物が付着しやすいが、連続して処理することによって、支持基板１１１への不純物の付着を低減することができる。
【０１０５】
スパッタターゲットとして金属を用いる場合には、反応ガス（例えば、酸素）を導入しながらスパッタすること（反応性スパッタリング法）により、絶縁膜１１３を形成する。金属としては、アルミニウムの他に、マグネシウム（Ｍｇ）、アルミニウムとマグネシウムを含む合金、アルミニウムとストロンチウム（Ｓｒ）を含む合金、アルミニウムとマグネシウムとストロンチウムを含む合金を用いることができる。この場合、スパッタリングは直流（ＤＣ）電源又は高周波（ＲＦ）電源を用いて行えばよい。
【０１０６】
例えば、ターゲットとしてアルミニウムを用い、ガス流量（アルゴン：０〜１００ｓｃｃｍ、酸素：５〜１００ｓｃｃｍ）、成膜圧力０．１〜２．０Ｐａ、成膜電力０．５〜４ｋＷ、Ｔ−Ｓ間距離（ターゲットと基板間距離）が５０〜１８５ｍｍで行うことができる。なお、絶縁膜１１３の成膜前に不活性ガス（例えば、アルゴン）を用いてスパッタを行うことや、ダミー基板にあらかじめ成膜することによって、支持基板１１１上に絶縁膜１１３を形成する場合に生じるゴミを低減することができる。
【０１０７】
ターゲットとして金属酸化物を用いる場合には、高周波（ＲＦ）電源を用いてスパッタすること（ＲＦスパッタリング法）により、絶縁膜１１３を形成する。金属酸化物としては、酸化アルミニウムの他に、酸化マグネシウム、酸化ストロンチウム、アルミニウムとマグネシウムを含有する酸化物、アルミニウムとストロンチウムを含有する酸化物、アルミニウムとマグネシウムとストロンチウムを含有する酸化物を用いることができる。
【０１０８】
例えば、ターゲットとして酸化アルミニウムを用い、ガス流量（アルゴン：０〜１００ｓｃｃｍ、酸素：５〜１００ｓｃｃｍ）、成膜圧力０．１〜２．０Ｐａ、成膜電力０．５〜４ｋＷ、Ｔ−Ｓ間距離（ターゲットと基板間距離）が５０〜１８５ｍｍで行うことができる。
【０１０９】
他にも、バイアススパッタリング法を用いて、絶縁膜１１３を形成してもよい。バイアススパッタリング法では、ターゲットからの堆積と共に、被処理面（ここでは、支持基板１１１）にバイアス電圧を印加して当該被処理面にイオンを入射させることにより、被処理面のエッチングと再付着も同時に行われる。エッチングは支持基板１１１表面の凸から優先的に行われるため、支持基板１１１表面の平坦化を行いつつ、絶縁膜１１３の堆積を行うことができる。そのため、バイアススパッタリング法を適用する場合には、絶縁膜１１３形成前に支持基板１１１に行う平坦化処理を省略してもよい。
【０１１０】
バイアススパッタリング法を用いる場合には、ターゲットとしてアルミニウムを用い、ガス流量（アルゴン：０〜１００ｓｃｃｍ、酸素：５〜１００ｓｃｃｍ）、成膜圧力０．１〜２．０Ｐａ、成膜電力０．５〜４ｋＷ、Ｔ−Ｓ間距離（ターゲットと基板間距離）が５０〜１８５ｍｍで行うことができる。
【０１１１】
支持基板１１１上に酸化アルミニウムを主成分とする酸化膜を設けることによって、支持基板１１１に含まれる可動イオンや水分等の不純物が、当該支持基板１１１上に形成される単結晶半導体層に拡散することを防ぐことができる。
【０１１２】
次に、表面に絶縁膜１０２が形成され、表面から所定の深さの領域に脆化領域１０３が形成された単結晶半導体基板１０１と、支持基板１１１とを絶縁膜１０２及び絶縁膜１１３を介して接着する。次に、熱処理を行い脆化領域１０３において分離することにより、支持基板１１１上に絶縁膜１１３及び絶縁膜１０２を介して単結晶半導体層１１２を形成することができる。次に、単結晶半導体層１１２に対して平坦性を高め、結晶欠陥を低減させる処理を行なった後、ＯＨ遊離基を含むプラズマに曝すことによってさらに結晶欠陥を低減させる処理を行い、平坦性及び結晶性の良好な単結晶半導体層１１２を形成することができる。以上の方法は、実施の形態１（図１（Ｄ）乃至図２（Ｃ））において示した方法を用いればよいため、詳しい説明を省略する。
【０１１３】
以上のように、支持基板１１１上に酸化アルミニウムを主成分とする酸化膜を設けることによって、支持基板１１１に含まれる可動イオンや水分等の不純物が、後に当該支持基板１１１上に形成される単結晶半導体膜に拡散することを防ぐことができる。また、単結晶半導体基板１０１側の貼り合わせ面にシリコン系の絶縁膜を設け、支持基板１１１側の貼り合わせ面に酸化アルミニウムを主成分とする酸化膜を用いているため、単結晶半導体基板１０１と支持基板１１１の接着は、シリコン系絶縁膜とシリコン系以外の絶縁膜との接着（異種接着）となる。このような材料を用いることによって、単結晶半導体基板１０１と支持基板１１１との密着性を向上させることができる。
【０１１４】
以上のように、本発明の一態様に係るＳＯＩ基板は、様々な態様で作製することができる。
【０１１５】
本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
【０１１６】
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、薄膜トランジスタを作製する方法について説明する。
【０１１７】
まず、図７及び図８を参照して、ｎチャネル型薄膜トランジスタ、及びｐチャネル型薄膜トランジスタを作製する方法について説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置を形成することができる。なお、実施の形態１及び実施の形態２と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１１８】
実施の形態１に従って作製されたＳＯＩ基板１２０を図７（Ａ）に示す。図７（Ａ）に示すＳＯＩ基板１２０は、支持基板１１１上の絶縁膜１０２を介して単結晶半導体層１１２が形成されている。なお、ここでは、図２（Ｃ）に示す構成のＳＯＩ基板１２０を適用する例を示すが、本明細書で示すその他の構成のＳＯＩ基板１２０も適用できる。
【０１１９】
単結晶半導体層１１２は、単結晶半導体基板１０１より分離され、平坦化処理が行われている。平坦化処理としては、エッチング処理、レーザ光の照射を組み合わせて行うことにより行うことができる。
【０１２０】
単結晶半導体層１１２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１２１、１２２を形成する（図７（Ｂ））。単結晶半導体層１２１は、ｎチャネル型の薄膜トランジスタを構成し、単結晶半導体層１２２は、ｐチャネル型の薄膜トランジスタを構成する。
【０１２１】
単結晶半導体層１１２に対してエッチングを行う前に、薄膜トランジスタのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の不純物元素、又はリン、ヒ素などのｎ型の不純物元素を単結晶半導体層１１２に添加することが好ましい。例えば、ｎチャネル型薄膜トランジスタの形成される領域にｐ型の不純物元素を添加し、ｐチャネル型薄膜トランジスタの形成される領域にｎ型の不純物元素を添加する。
【０１２２】
単結晶半導体層１２１、１２２を覆うゲート絶縁膜１２３を形成する。本実施の形態における単結晶半導体層１２１、１２２は平坦性が高いため、単結晶半導体層１２１、１２２上に形成されるゲート絶縁膜１２３が薄膜であっても、被覆性良く覆うことができる。従ってゲート絶縁膜の被覆不良による特性不良を防止することができ、高信頼性の半導体装置を歩留まりよく作製することができる。ゲート絶縁膜１２３の薄膜化は、薄膜トランジスタを低電圧で高速に動作させる効果がある。
【０１２３】
ゲート絶縁膜１２３は、酸化シリコン膜、若しくは酸化シリコン膜と窒化シリコン膜との積層構造で形成すればよい。ゲート絶縁膜１２３は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成してもよいし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層１２１、１２２をプラズマ処理により酸化又は窒化することにより形成するゲート絶縁膜１２３は、緻密で絶縁耐圧性が高く、信頼性に優れているためである。
【０１２４】
また、ゲート絶縁膜１２３として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁膜１２３に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
【０１２５】
ゲート絶縁膜１２３上に導電膜を形成する。導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等により形成することができる。導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ネオジムから選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、導電膜は、リン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層や、ＡｇＰｄＣｕ合金を用いることもできる。導電膜上にマスクを形成し、選択的に導電膜をエッチングすることで、ゲート電極１２４、１２５を形成することができる（図７（Ｃ））。
【０１２６】
単結晶半導体層１２２を覆うマスク１２６を形成する。マスク１２６及びゲート電極１２４をマスクとして、ｎ型を付与する不純物元素１２７を添加し、ｎ型不純物領域１２８ａ、１２８ｂを形成する（図７（Ｄ））。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、ｎ型不純物領域１２８ａ、１２８ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。単結晶半導体層１２１のゲート電極１２４と重なる領域は、チャネル形成領域１２９となる。
【０１２７】
次に、マスク１２６を除去した後、単結晶半導体層１２１を覆うマスク１３０を形成する。マスク１３０及びゲート電極１２５をマスクとして、ｐ型を付与する不純物元素１３１を添加し、ｐ型不純物領域１３２ａ、１３２ｂを形成する（図７（Ｅ））。本実施の形態では、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）を用いる。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。単結晶半導体層１２２のゲート電極１２５と重なる領域は、チャネル形成領域１３３となる。
【０１２８】
次に、マスク１３０を除去した後、プラズマＣＶＤ法等によって、窒化シリコン等の窒化化合物や酸化シリコン等の酸化物からなる単層構造又は積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図８（Ａ）に示すように、ゲート電極１２４、１２５の側面に接するサイドウォール絶縁膜１３４ａ、１３４ｂ、１３５ａ、１３５ｂを形成する。この異方性エッチングにより、絶縁膜１２３もエッチングされる。
【０１２９】
次に、図８（Ｂ）に示すように、単結晶半導体層１２２をマスク１３６で覆う。単結晶半導体層１２１にソース領域又はドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法又はイオンドーピング法により、単結晶半導体層１２１に高ドーズ量で不純物元素を添加する。ゲート電極１２４、及びサイドウォール絶縁膜１３４ａ、１３４ｂがマスクとなり、ｎ型の高濃度不純物領域１３８ａ、１３８ｂが形成される。次に、マスク１３６を除去した後、不純物元素の活性化のための加熱処理を行う。
【０１３０】
活性化の加熱処理の後、図８（Ｃ）に示すように、水素を含んだ絶縁膜１３９を形成する。絶縁膜１３９を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜１３９中に含まれる水素を単結晶半導体層１２１、１２２中に拡散させる。絶縁膜１３９は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコン膜又は窒化酸化シリコン膜を堆積することで形成することができる。単結晶半導体層１２１、１２２に水素を供給することで、単結晶半導体層１２１、１２２中及び絶縁膜１３９との界面での捕獲中心となるような欠陥を効果的に補償することができる。
【０１３１】
次に、層間絶縁膜１４０を形成する。層間絶縁膜１４０は、酸化シリコン膜、ＢＰＳＧ（Ｂｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、又は、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜又は積層構造の膜で形成することができる。次に、層間絶縁膜１４０にコンタクトホールを形成し、図８（Ｃ）に示すように配線１４１ａ、１４１ｂ、１４２ａ、１４２ｂを形成する。配線１４１ａ、１４１ｂ、１４２ａ、１４２ｂの形成には、例えば、アルミニウム膜又はアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
【０１３２】
以上の工程により、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する半導体装置を作製することができる。ＳＯＩ基板の作製の過程で、チャネル形成領域を構成する単結晶半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制された薄膜トランジスタを作製することができる。
【０１３３】
図７及び図８を参照して薄膜トランジスタの作製方法を説明したが、薄膜トランジスタの他、容量、抵抗など薄膜トランジスタと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。
【０１３４】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造若しくは三つ形成されるトリプルゲート構造であってもよい。
【０１３５】
このように、本発明の一態様に係るＳＯＩ基板を用いて薄膜トランジスタを作製することができる。ＳＯＩ基板の単結晶半導体層は、結晶欠陥がほとんど無く、ゲート絶縁膜１２３との界面準位密度が低減された単結晶半導体層であり、その表面が平坦化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このことにより、ＳＯＩ基板に、低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド値など、優れた特性を備えた薄膜トランジスタを形成することができる。さらに、同一基板上に特性のバラツキの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明の一態様に係るＳＯＩ基板を用いることで、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また、高い電界効果移動度などの高性能化が可能になる。
【０１３６】
したがって、本発明の一態様に係るＳＯＩ基板を用いて薄膜トランジスタ等の各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。
【０１３７】
（実施の形態４）
実施の形態３を参照して薄膜トランジスタの作製方法を説明したが、薄膜トランジスタの他、容量、抵抗など薄膜トランジスタと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１３８】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図９はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１３９】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１４０】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１４１】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図９に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１４２】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１０は、このような半導体装置の構成例を示すブロック図である。図１０に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１４３】
図１０に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１４４】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１４５】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１４６】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１４７】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１４８】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１４９】
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１５０】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１５１】
このようなＲＦＣＰＵは、結晶欠陥が低減され、結晶方位が一定の単結晶半導体層１１２によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作が保証される。
【０１５２】
（実施の形態５）
本実施の形態では、本発明の一態様のＳＯＩ基板を用いた表示装置について図１１及び図１２を参照して説明する。
【０１５３】
図１１は液晶表示装置を説明するための図面である。図１１（Ａ）は液晶表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
【０１５４】
図１１（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、本発明の一態様に係るＳＯＩ基板の有する単結晶半導体層から形成された層であり、第１のエッチング処理及び第２のエッチング処理の後にレーザ光の照射により、平坦化及び結晶欠陥の低減が図られたものである。単結晶半導体層３２０は、画素の薄膜トランジスタ３２５を構成する。
【０１５５】
ＳＯＩ基板には上記実施の形態１及び実施の形態２で示したＳＯＩ基板が用いられている。図１１（Ｂ）に示すように、支持基板１１１上に、絶縁膜１０５及び絶縁膜１０２を介して単結晶半導体層３２０が積層されている。支持基板１１１としては、ガラス基板を用いることができる。薄膜トランジスタ３２５の単結晶半導体層３２０は、ＳＯＩ基板の単結晶半導体層をエッチングにより素子分離して形成された膜である。単結晶半導体層３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。薄膜トランジスタ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１５６】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極３３３を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、支持基板１１１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１５７】
本発明の一態様に係るＳＯＩ基板の作製方法により作成されたＳＯＩ基板は結晶性が高いため、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。従って、本発明の一態様に係るＳＯＩ基板を用いて液晶表示装置を作製することで、トランジスタごとの特性のばらつきを少なくすることができる。
【０１５８】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１２を参照して説明する。図１２（Ａ）はＥＬ表示装置の画素の平面図であり、図１２（Ｂ）は、Ｊ−Ｋ切断線による図１２（Ａ）の断面図である。
【０１５９】
図１２（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、支持基板上に設けられた単結晶半導体層３０２から形成された層である。
【０１６０】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１６１】
表示制御用トランジスタ４０２はｐチャネル型の薄膜トランジスタである。図１２（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１及び実施の形態２で作製したＳＯＩ基板が用いられている。
【０１６２】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により支持基板１１１に固定されている。
【０１６３】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。しかし、本発明の一態様に係るＳＯＩ基板の作製方法により作製されたＳＯＩ基板は結晶欠陥がほとんどないため、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。従って、本発明の一態様に係るＳＯＩ基板を用いてＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１６４】
（実施の形態６）
本発明の一態様に係るＳＯＩ基板を用いてトランジスタ等の半導体装置を作製し、この半導体装置を用いてさまざまな電子機器を完成することができる。本発明の一態様に係るＳＯＩ基板に設けられた単結晶半導体層は結晶欠陥が低減されているため、活性層として用いることで、電気的特性が向上した半導体素子を製造することができる。また、当該単結晶半導体層は結晶欠陥が低減されているため、ゲート絶縁層との界面において、局在準位密度を低減させることが可能となる。さらに、単結晶半導体層が高い平坦性を有するため、単結晶半導体層上に、薄く、且つ高い絶縁耐圧を有するゲート絶縁層を形成することができ、作製される半導体素子の移動度の向上、Ｓ値の向上または短チャネル効果抑制を実現することができる。すなわち、本発明の一態様に係るＳＯＩ基板を用いることで、電流駆動能力が高く、かつ信頼性の高い半導体素子を作製することが可能になる。その結果、最終製品としての電子機器をスループット良く、良好な品質で作製することができる。この半導体素子を用いて、さまざまな半導体装置を作製することができる。本実施の形態では、図面を用いて具体的な例を説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。
【０１６５】
図１３（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。
【０１６６】
図１３（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明の一態様を用いて作製されたトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１６７】
また、図１３（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。この携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明の一態様を用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることによって、携帯電話の消費電力を抑えることができる。
【０１６８】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、本発明の一態様を用いて形成した半導体装置を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画素部や、表示用の駆動ＩＣにも適用することが可能である。
【０１６９】
また、図１３（Ｄ）、（Ｅ）はデジタルカメラである。なお、図１３（Ｅ）は、図１３（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを有する。本発明の一態様を用いて作製されたトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリなどに用いることができる。
【０１７０】
図１３（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有する。本発明の一態様を用いて作製されたトランジスタは、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
【０１７１】
この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、本発明の一態様を用いて作製されたトランジスタを用いることができる。
【０１７２】
また、図１４は、本発明の一態様を適用した携帯電話の別の一例であり、図１４（Ａ）が正面図、図１４（Ｂ）が背面図、図１４（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１７３】
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、カメラ用レンズ７０８、外部接続端子７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。本発明の一態様を用いて作製された半導体素子は、表示部７０３の画素部、表示部７０３を駆動する駆動ＩＣ、メモリ、音声処理回路などに用いることができる。また、表示部７０３に、図１１で説明した液晶表示装置又は図１２で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。
【０１７４】
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１７５】
重なり合った筐体７０１と筐体７０２（図１４（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図１４（Ｃ）のように展開する。表示部７０３とカメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１７６】
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１７７】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１４（Ａ））をスライドさせることで、図１４（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１７８】
筐体７０２の裏面（図１４（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１７９】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１８０】
以上のように、本発明の一態様により作製された半導体装置の適用範囲は極めて広く、本発明の一態様に係るＳＯＩ基板を材料として、あらゆる分野の電子機器に用いることができる。
【実施例１】
【０１８１】
以下において、本発明の一態様に関し実施例に基づいて更に詳しく説明する。本実施例では、単結晶半導体層を形成し、プラズマ処理を行うことにより単結晶半導体層に与えるプラズマの影響について調べた結果について説明する。プラズマの影響について調べるために、単結晶半導体層に含まれるキャリアのライフタイムを測定した。
【０１８２】
ここで、「ライフタイム」とは、半導体中に生成したキャリアが再結合して消滅するまでの平均寿命を示す。例えば、半導体ウエハ（シリコン）に光を照射すると、半導体中に電子及び正孔（キャリア）が生成される。生成された電子と正孔は再結合し、消滅する。このように、キャリアが生成し、再結合して消滅するまでの平均寿命が「ライフタイム」といわれる。なお、「ライフタイム」は、再結合ライフタイム、及びキャリアライフタイムとも呼ばれている。
【０１８３】
光照射などで半導体ウエハに過剰な電子と正孔のキャリアを注入したとき、半導体ウエハ中に格子欠陥や重金属不純物などによるトラップ（捕獲）準位があると、これらのキャリアはトラップを介して再結合するため、ライフタイムは低下する。つまり、ライフタイムが向上することは、キャリア移動度の向上にもつながり、完成するトランジスタの電気的特性（高速動作など）の向上を実現することができる。
【０１８４】
本実施例で用いた試料であるＳＯＩ基板の構成について説明する。図１５は、本実施例で特性を評価したＳＯＩ基板の構成を示す断面図である。図１５に示すＳＯＩ基板は、上記実施の形態１で説明した図１の工程を経て作製したものであり、ガラス基板上に、絶縁膜を介して単結晶シリコン層が接着されている。なお、本実施例では、支持基板としてガラス基板、単結晶半導体基板として単結晶シリコン基板を用いた。以下、ＳＯＩ基板の作製方法を簡単に説明する。
【０１８５】
まず、単結晶シリコン層１０１２を形成するための単結晶シリコン基板１００１を準備した。単結晶シリコン基板の一表面上に、酸化処理を行い、単結晶シリコン基板の表面に酸化膜を１００ｎｍ形成した。酸化処理は、酸化性雰囲気中に塩素元素を含むガスを添加して行った。
【０１８６】
次に、イオンドーピング装置を用いて単結晶シリコン基板にイオンを照射し、該単結晶シリコン基板に脆化領域を形成した。脆化領域を形成する際、原料ガスとしては、１００％水素ガスを用い、水素ガスを励起して生成されたプラズマ中のイオンを質量分離せずに、電圧で加速して、単結晶シリコン基板に照射した。なお、イオンの照射は、酸化窒化シリコン層１００２ａ、及び窒化酸化シリコン層１００２ｂが形成されている面から行った。このときのドーピング条件は、電源出力１００Ｗ、加速電圧４０ｋＶ、ドーズ量は、２．２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０１８７】
イオンドーピング装置では、水素ガスを励起することで、Ｈ＋イオン、Ｈ２＋イオン、Ｈ３＋イオン、という３種類のイオン種が生成される。本実施例では、水素ガスを励起して生成された全てのイオン種を電圧で加速し、単結晶シリコン基板に照射した。このとき水素ガスから生成されたイオン種のうち、８０％程度がＨ３＋イオンである。また、分離される単結晶シリコン層１０１２が１００ｎｍ以上１２０ｎｍ以下となるように、脆化領域が形成される膜厚方向の深さを制御した。
【０１８８】
絶縁層を形成した単結晶シリコン基板１００１と、ガラス基板１０１１を純水中で超音波洗浄し、続けてオゾンを含む純水で洗浄した後、絶縁層を間に挟んで、単結晶シリコン基板とガラス基板とを貼り合わせた。すなわち、ガラス基板１０１１の一表面と、単結晶シリコン基板１００１の脆化領域が形成された側の酸化シリコン層１００５の一表面とを接合面として密着させ、貼り合わせた。
【０１８９】
ガラス基板と単結晶シリコン基板を貼り合わせたものに、抵抗加熱式の縦型炉に６００℃の加熱処理を行って、単結晶シリコン基板に形成された脆化領域において、単結晶シリコン層１０１２を分離した。絶縁層を間に挟んで単結晶シリコン層１０１２が貼り合わされたガラス基板１０１１が得られた。
【０１９０】
次に、得られた単結晶シリコン層１０１２表面に、第１のドライエッチング処理を行い、単結晶シリコン層の表面を５ｎｍ〜１５ｎｍ程度除去した。第１のドライエッチングの条件は、エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、反応圧力１．０Ｐａ、下部電極の温度を７０℃として処理した。
【０１９１】
次に、ドライエッチングを行った後の単結晶シリコン層にレーザ光を照射した。レーザ光の照射条件は、波長３０８ｎｍのビームを発振するＸｅＣｌエキシマレーザを用いて、パルス幅２５ｎｓｅｃとし、繰り返し周波数３０Ｈｚとした。
【０１９２】
次に、レーザ光が照射された単結晶シリコン層１０１２に、第２のドライエッチング処理を行い、単結晶シリコン層を４０〜４５ｎｍ程度除去して、単結晶シリコン層の膜厚が５５〜６５ｎｍとなるようにした。第２のドライエッチングの条件は、エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力は１５０Ｗ、下部電極に投入する電力４０Ｗ、反応圧力１．０Ｐａ、下部電極の温度を４０℃として処理した。以上により得られた単結晶シリコン層を試料Ａとした。
【０１９３】
次に、試料Ａと同様の作製方法で形成した単結晶シリコン層に対して、熱処理を行った単結晶シリコン層を用意した。熱処理は、６００℃、４時間行った。以上により得られた単結晶シリコン層を試料Ｂとした。
【０１９４】
次に、試料Ａと同様の作製方法で形成した単結晶シリコン層に対して、水蒸気を用いてプラズマ処理を行った単結晶シリコン層を用意した。プラズマ処理の条件は、Ｈ２Ｏの流量３００ｓｃｃｍ、コイル型の電極に投入する電力１８００Ｗ、反応圧力６６．５Ｐａ、下部電極の温度を２５０℃として１８０秒処理した。以上により得られた単結晶シリコン層を試料Ｃとした。
【０１９５】
試料Ａ、試料Ｂ、試料Ｃの単結晶シリコン層に含まれるキャリアのライフタイムをマイクロ波光導電減衰法（Ｍｉｃｒｏｗａｖｅ  Ｐｈｏｔｏ  Ｃｏｎｄｕｃｔｉｖｉｔｙ  Ｄｅｃａｙ：μ−ＰＣＤ法）により評価した。μ−ＰＣＤ法とは、非接触でライフタイムを評価できる測定法のひとつであり、単結晶シリコン層にマイクロ波及びパルスレーザ光を照射して、単結晶シリコン層に過剰のキャリアが生成されてから当該キャリアが再結合して消滅するまでのライフタイムを測定する方法である。キャリアの生成により、単結晶シリコン層の導電率が増加するため、単結晶シリコン層に照射しているマイクロ波の反射率が過剰のキャリア密度に対して変化する。当該マイクロ波の反射率の減少時間を測定することで、キャリアのライフタイムを測定することができる。
【０１９６】
本実施例では、マイクロ波を用いた結晶性評価装置（株式会社コベルコ科研製）を用い、試料Ａ、試料Ｂ、試料Ｃに１３．５６ＭＨｚのマイクロ波及び波長が３４９ｎｍのＹＬＧレーザの３倍波を照射して、マイクロ波の位相差を測定する電圧計でキャリアの発生により変化する反射強度の経時変化を測定した。測定は、単結晶シリコン層の分離後、第１のドライエッチング処理後、レーザ照射後、第２のドライエッチング処理後、熱処理後又はプラズマ処理後の工程毎に行った。測定値のピークが急峻であるため、キャリアの再結合による消滅時間を測定することができない。しかし、反射強度のピーク値が大きいほど相対的にキャリアのライフタイムが長く、結晶性が良いことを示している。そのため、反射強度のピーク値により各試料のキャリアのライフタイムを比較した。なお、本実施例で比較した反射強度のピーク値は規格化されている。反射強度のピーク値は、単結晶シリコン層の膜厚に比例するため、膜厚でピーク値を補正することにより結晶性の情報を抽出することができる。従って、規格化されたピーク値は、反射強度ピーク値を単結晶シリコン層の膜厚（ｎｍ）で割ることにより求めることができる。
【０１９７】
表１及び図１６に、試料Ａ、試料Ｂ、試料Ｃのライフタイム測定結果を示す。図１６において横軸は、試料Ａ、試料Ｂ、試料Ｃであり、縦軸は反射強度ピーク値である。反射強度のピーク値が大きいほど、ライフタイムが長いことを表している。
【０１９８】
【表１】
2010034535.tif 000003
【０１９９】
表１及び図１６から、試料Ｃ、試料Ｂ、試料Ａの順に第２のエッチング後の反射強度ピーク値が大きいことがわかった。すなわち、第２のドライエッチングを行った後に水蒸気を用いてプラズマ処理を行った単結晶シリコン層が最もライフタイムが長いことがわかった。したがって、第２のドライエッチングの後、水蒸気を用いてプラズマ処理を行うことにより、単結晶シリコン層のライフタイムを飛躍的に向上させることができることがわかった。
【０２００】
以上の結果から、本発明の一態様を適用することで、耐熱性の低い支持基板を用いた場合であっても、十分に結晶欠陥を低減させることができることが確認できた。また、結晶性に優れたＳＯＩ基板を歩留まり良く作製することができることが確認できた。
【実施例２】
【０２０１】
本実施例では、第２のエッチング処理が行われた後に、プラズマ処理が行われた単結晶半導体層を用いて薄膜トランジスタの特性ついて、図１８に示す結果を用いて説明する。以下に、本実施例で用いた薄膜トランジスタについて説明する。
【０２０２】
図１７に、本実施例で作製した薄膜トランジスタの構造を示す。本実施例の薄膜トランジスタの構造はシングルゲート構造である。ガラス基板上に、酸化処理により形成された酸化シリコン膜（膜厚１００ｎｍ）が形成されている。また、シリコン層上にゲート絶縁層（膜厚１０ｎｍの酸化シリコン層と１０ｎｍの酸化窒化シリコン層の積層）、ゲート絶縁層上にゲート電極層（膜厚３０ｎｍの窒化タンタル層と膜厚３７０ｎｍのタングステン層との積層）が形成されている。シリコン層には、ソース領域およびドレイン領域（ｎ型を付与する不純物元素としてリンを含む不純物領域）に接続するソース電極層及びドレイン電極層（膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の順に積層）が形成されている。また、シリコン層のソース領域およびドレイン領域（ｐ型を付与する不純物元素として硼素を含む不純物領域）に接続するソース電極層及びドレイン電極層（膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の順に積層）が形成されている。さらに、薄膜トランジスタ上は層間絶縁層（膜厚５０ｎｍの酸化シリコン膜、膜厚３００ｎｍの窒化酸化シリコン膜、膜厚４５０ｎｍの酸化シリコン膜の順に積層）が形成されている。本実施例に係る薄膜トランジスタは、チャネル長Ｌを１０μｍ、チャネル幅Ｗを８μｍとなるように形成した。
【０２０３】
図１８に、上記薄膜トランジスタのドレイン電流−ゲート電圧（ＩＤ−ＶＧ）特性、電界効果移動度−ゲート電圧（μＦＥ−ＶＧ）特性を測定した結果を示す。図１８（Ａ）はｎチャネル型薄膜トランジスタの測定結果、図１８（Ｂ）はｐチャネル型薄膜トランジスタの結果である。ここで、ＩＤ−ＶＧ特性を示すグラフは、横軸は電圧（Ｖ）を、縦軸は電流（Ａ）を示している。また、ＶＧ−μＦＥ特性を示すグラフは、横軸は電圧（Ｖ）を、縦軸は電界効果移動度（ｃｍ２／Ｖｓ）を示している。測定は、ドレイン電圧（ＶＤ）は、１Ｖと３Ｖとし、ゲート電圧（ＶＧ）を−６Ｖ乃至６Ｖまで変動させて行った。なお、図１８は、１６ポイント測定した実験結果である。
【０２０４】
以上の結果から、本発明の一態様を適用することで、耐熱性の低い支持基板を用いた場合であっても、十分に結晶欠陥を低減させることができることが確認できた。また、結晶性に優れたＳＯＩ基板を歩留まり良く作製することができることが確認できた。また、このようなＳＯＩ基板を用いて、優れた特性の半導体装置を作製することができることが確認できた。
【符号の説明】
【０２０５】
１０１    単結晶半導体基板
１０２    絶縁膜
１０２ａ  絶縁膜
１０２ｂ  絶縁膜
１０３    脆化領域
１０４    単結晶半導体基板
１０５    絶縁膜
１１１    支持基板
１１２    単結晶半導体層
１１３    絶縁膜
１２０    ＳＯＩ基板
１２１    単結晶半導体層
１２２    単結晶半導体層
１２３    絶縁膜
１２４    ゲート電極
１２５    ゲート電極
１２６    マスク
１２７    不純物元素
１２８ａ  ｎ型不純物領域
１２８ｂ  ｎ型不純物領域
１２９    チャネル形成領域
１３０    マスク
１３１    不純物元素
１３２ａ  ｐ型不純物領域
１３２ｂ  ｐ型不純物領域
１３３    チャネル形成領域
１３４ａ  絶縁膜
１３４ｂ  絶縁膜
１３５ａ  絶縁膜
１３５ｂ  絶縁膜
１３６    マスク
１３７    不純物元素
１３８ａ  ｎ型の高濃度不純物領域
１３８ｂ  ｎ型の高濃度不純物領域
１３９    絶縁膜
１４０    層間絶縁膜
１４１ａ  配線
１４１ｂ  配線
１４２ａ  配線
１４２ｂ  配線
２０２    プラズマ発生室
２０３    放電管
２０４    処理ガス導入管
２０５    放電コイル
２０６    ＲＦ電源
２０７    ダウンフロー室
２０８    ヒータ
２０９    排気口
２１０    真空容器
３０２    単結晶半導体層
３２０    単結晶半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    薄膜トランジスタ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体膜
４０４    半導体膜
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    インターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
７００    携帯電話
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    カメラ用レンズ
７０９    外部接続端子
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
９０１    筐体
９０２    支持台
９０３    表示部
９０４    スピーカ部
９０５    ビデオ入力端子
９１１    筐体
９１２    表示部
９１３    キーボード
９１４    外部接続ポート
９１５    ポインティングデバイス
９２１    筐体
９２２    表示部
９２３    操作キー
９２４    センサ部
９３１    筐体
９３２    表示部
９３３    レンズ
９３４    操作キー
９３５    シャッターボタン
９４１    本体
９４２    表示部
９４３    筐体
９４４    外部接続ポート
９４５    リモコン受信部
９４６    受像部
９４７    バッテリー
９４８    音声入力部
９４９    操作キー
９５０    接眼部
【図１】
2010034535.tif 000004
【図２】
2010034535.tif 000005
【図３】
2010034535.tif 000006
【図４】
2010034535.tif 000007
【図５】
2010034535.tif 000008
【図６】
2010034535.tif 000009
【図７】
2010034535.tif 000010
【図８】
2010034535.tif 000011
【図９】
2010034535.tif 000012
【図１０】
2010034535.tif 000013
【図１１】
2010034535.tif 000014
【図１２】
2010034535.tif 000015
【図１３】
2010034535.tif 000016
【図１４】
2010034535.tif 000017
【図１５】
2010034535.tif 000018
【図１６】
2010034535.tif 000019
【図１７】
2010034535.tif 000020
【図１８】
2010034535.tif 000021