(57)【要約】【課題】無比率型論理回路で構成されるシフトレジスタの各段に、負荷側で必要な電圧（出力用電圧）を出力するための出力回路が設けられたシフトレジスタにおいて、いずれかの段の出力端子に接続される負荷側で故障が発生しても、その故障による次段への影響を少なくする。【解決手段】この回路は、シフトレジスタにおける１つの段の回路であり、ＴＦＴＱ８，Ｑ９のソース端子には電源電圧Ｖｂ，Ｖｃが印加され、これらのドレイン端子には共通の外部出力端子が接続され、これらのゲート端子には状態選択信号が同一タイミングで入力される。第１同期反転回路及び第２同期反転回路から出力される信号から、互いに共役関係となる２つの状態選択信号がそれぞれ生成され、生成した各状態選択信号が２つのＴＦＴＱ８，Ｑ９のゲート端子へ出力される。【選択図】図７
2010198666.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタにおける１つの段を構成するシフトレジスタ用回路において、
第１同期回路部により第１同期信号に同期させて、入力信号を該第１同期信号の半周期分だけ遅らせて反転出力する第１無比率型同期反転回路と、
第２同期回路部により該第１同期信号と同じ周期をもつ第２同期信号に同期させて、該第１無比率型同期反転回路から出力される信号を該第２同期信号の半周期分だけ遅らせて反転出力する第２無比率型同期反転回路と、
該第２無比率型同期反転回路から出力される信号を次段の入力信号として出力するための次段出力端子と、
同型チャネルである２つのアクティブ素子の動作状態を変化させることにより、互いに異なる出力用電圧のいずれかを選択的に外部出力端子から出力する外部出力回路とを備え、
該２つのアクティブ素子の入力部には、上記互いに異なる出力用電圧がそれぞれ印加され、
該２つのアクティブ素子の出力部には、いずれも上記外部出力端子が接続され、
該２つのアクティブ素子の状態選択部には、それぞれ、そのアクティブ素子の動作状態を、その入力部に入力されている出力用電圧が該外部出力端子に出力可能となるアクティブ状態にするための選択電圧と、該出力用電圧が該外部出力端子に出力されるのを規制する非アクティブ状態にするための非選択電圧とをとり得る状態選択信号が入力され、
上記第１無比率型同期反転回路及び上記第２無比率型同期反転回路から出力される信号から、互いに共役関係となる２つの状態選択信号をそれぞれ生成し、生成した各状態選択信号を上記２つのアクティブ素子の状態選択部それぞれへ出力する共役信号生成回路を設けたことを特徴とするシフトレジスタ用回路。
【請求項２】
請求項１のシフトレジスタ用回路において、
上記共役信号生成回路は、上記２つの状態選択信号のうちの少なくとも一方の状態選択信号を上記アクティブ素子の状態選択部へ出力する前に、該少なくとも一方の状態選択信号を上記第１同期信号及び上記第２同期信号のいずれか一方に同期させるための第３同期回路部を有することを特徴とするシフトレジスタ用回路。
【請求項３】
請求項２のシフトレジスタ用回路において、
上記共役信号生成回路は、上記第１無比率型同期反転回路内の信号から生成される状態選択信号を、上記第３同期回路部で同期がとられる前に、上記第２無比率型同期反転回路内の上記第２同期回路部を用いて上記第２同期信号に同期させる構成を有することを特徴とするシフトレジスタ用回路。
【請求項４】
請求項２又は３のシフトレジスタ用回路において、
上記共役信号生成回路は、上記２つの状態選択信号の両方について個別に設けられた２つの上記第３同期回路部でそれぞれ同期をとることを特徴とするシフトレジスタ用回路。
【請求項５】
請求項２乃至４のいずれか１項に記載のシフトレジスタ用回路において、
上記共役信号生成回路は、上記互いに異なる出力用電圧のうち選択電圧との電位差が小さい方の出力用電圧に対応するアクティブ素子の状態選択部へ入力される状態選択信号の選択電圧を、上記第１同期信号及び上記第２同期信号のうち該状態選択信号について同期をとるために上記第３同期回路部に入力される方の同期信号を用いて、該出力用電圧との電位差が大きくなるように変圧する変圧回路部を有することを特徴とするシフトレジスタ用回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のシフトレジスタ用回路において、
上記第２無比率型同期反転回路は、２つのアクティブ素子の動作状態を変化させることにより、上記共役信号生成回路により生成される状態選択信号の選択電圧となる電圧又は非選択電圧となる電圧を該共役信号生成回路へ選択的に出力するものであり、
該２つのアクティブ素子の入力部には、いずれも上記第２同期信号が入力され、
該２つのアクティブ素子の出力部には、いずれも上記共役信号生成回路への出力端子が接続され、
該２つのアクティブ素子のうちの一方の状態選択部には、上記第１無比率型同期反転回路から出力されて上記第２同期回路部により上記第２同期信号に同期された信号が入力され、
該２つのアクティブ素子のうちの他方の状態選択部には、該第２同期信号が入力され、
上記第２同期回路部の出力端子と上記第２同期信号が入力される同期信号入力端子との間に、所定の静電容量を有するキャパシタを設けたことを特徴とするシフトレジスタ用回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のシフトレジスタ用回路において、
上記外部出力回路における上記２つのアクティブ素子は、当該シフトレジスタ用回路に搭載される他のアクティブ素子と同型のチャネルであることを特徴とするシフトレジスタ用回路。
【請求項８】
請求項１乃至７のいずれか１項に記載のシフトレジスタ用回路において、
上記外部出力回路における上記２つのアクティブ素子は、有機半導体からなる電界効果トランジスタであることを特徴とするシフトレジスタ用回路。
【請求項９】
請求項１乃至７のいずれか１項に記載のシフトレジスタ用回路を複数段配置してなるシフトレジスタ。
【請求項１０】
表示画面を構成する複数の画素に対応させて複数の画素構成部材がマトリックス状に配置され該複数の画素構成部材それぞれに印加される駆動電圧によって各画素の表示状態が変化する表示部と、
該複数の画素ごとに該画素構成部材へ印加する駆動電圧を制御するための複数のアクティブ素子が、各画素構成部材に対応するようにマトリックス状に配置されたアクティブマトリクス回路とを備え、
該アクティブ素子は、そのアクティブ素子の動作状態を該駆動電圧が出力可能なアクティブ状態にするための選択電圧と該駆動電圧の出力が規制される非アクティブ状態にするための非選択電圧とが入力される状態選択端子と、該画素構成部材に印加する該駆動電圧を生成するための画素信号が入力される画素信号入力端子と、該画素信号入力端子に画素信号が入力されたときに該駆動電圧を該画素構成部材に出力する駆動電圧出力端子とを有する画像表示装置において、
上記表示画面の複数の走査線それぞれに沿って配置された複数の選択線に、請求項９のシフトレジスタを用いて、上記アクティブ素子の状態選択端子に入力するための選択電圧を順次供給する選択信号供給部と、
該表示画面の該複数の走査線と交差するように配置された複数の画素信号線に、該アクティブ素子の画素信号入力端子に入力するための画素信号を、該選択電圧が供給されている選択期間中の所定のタイミングで供給する画素信号供給部とを有することを特徴とする画像表示装置。
【請求項１１】
請求項１０の画像表示装置において、
少なくとも上記アクティブマトリクス回路及び上記シフトレジスタを構成するアクティブ素子は、すべて同型のチャネルであることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示画面を構成する各画素の表示状態を制御するためのアクティブマトリクス回路などに用いられるシフトレジスタにおける１つの段を構成するシフトレジスタ用回路、及び、これを用いたシフトレジスタ、並びに、これを備えた、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイ、電子ペーパー、フレキシブル表示装置、電子本、可搬型表示装置などの画像表示装置に関するものである。
【背景技術】
【０００２】
従来、この種の画像表示装置として、アクティブマトリクス回路のアクティブ素子として、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を使用したものが知られている。このアクティブマトリクス回路では、ＦＥＴからなるアクティブ素子のゲート端子（状態選択端子）に入力される選択電圧が所定のタイミングで順次供給される複数の選択線が、表示画面の複数の走査線それぞれに沿って配置されている。各選択線には、対応する走査線に沿って配置されている複数のアクティブ素子のゲート端子が接続され、互いに異なるタイミングで、アクティブ素子をアクティブ状態（オン状態）にするための選択電圧が所定の選択期間だけ供給される。また、アクティブ素子の例えばソース端子（画素信号入力端子）に入力される信号が所定のタイミングで供給される複数の画素信号線が、上記複数の選択線に交差するように配置されている。各画素信号線には、その画素信号線に沿って位置する複数の画素に対応する複数のアクティブ素子のソース端子（画素信号入力端子）が接続され、画像データに基づいて、上記選択期間にオンされているアクティブ素子から画素構成部材に駆動電圧を出力するための画素信号が供給される。このように選択期間にオンされているアクティブ素子の画素信号入力端子に画素信号が入力されると、当該アクティブ素子のドレイン端子（駆動電圧出力端子）から、対応する画素構成部材に駆動電圧が出力され、この駆動電圧により画素の表示状態が変化する。
【０００３】
画像表示装置のアクティブマトリクス回路及びこれと一緒に作成される他の回路（例えばアクティブマトリクス回路が形成されるパネルと同じパネル上に形成される回路）における有機半導体（ＯＳＣ）等によるＴＦＴを印刷技術で作製することは、画像表示装置の作製工程の簡略化、部品点数の削減などによるコスト低減効果が得られる点で、有益である。そして、これらの回路を印刷技術で作製する上では、なるべく多くのアクティブ素子を互いに同型のチャネルで構成することが、画像表示装置の作製工程の簡略化、材料点数の削減などによるコスト低減効果が得られる点で、有益である。特に、アクティブマトリクス回路上の複数の選択線に対して選択電圧を順次供給するための駆動回路（選択信号供給部）に用いられるシフトレジスタのアクティブ素子を、アクティブマトリクス回路で用いられるアクティブ素子と同型のチャネルで作製できれば、非常に有益である。特に、半導体材料としてＯＳＣを用いる場合、現在、ｐチャネル材料が比較的入手しやすく、移動度が高い一方、ｎチャネル材料は、多くの場合著しく移動度が低く、種類も少ない。したがって、ＯＳＣを用いて高性能かつ安価な回路を作成するためには、可能な限り、ｐチャネルのＯＳＣだけを用い、ｎチャネルのＯＳＣは用いないようにするのがよい。
【０００４】
単一チャネルのアクティブ素子で構成される論理回路の中には、一方の論理値において貫通電流が流れるいわゆる比率型の論理回路（例えばＰＭＯＳやＮＭＯＳを用いた論理回路）が存在するが、このような論理回路は消費電力が多いという欠点がある。一方、例えばＣＭＯＳを用いた論理回路のように、いわゆる無比率型の論理回路も存在する。この論理回路は、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの２種類のトランジスタを用い、そのいずれか一方が必ずＯＦＦ状態になるように回路構成され、流れる電流はスイッチング時の過渡的な電流だけなので、消費電力が少ないという利点がある。しかし、ＰＭＯＳトランジスタとＮＭＯＳトランジスタという２種類のトランジスタを用いるので、単一チャネルのＯＳＣで構成することができない。よって、コスト低減効果を得る上では、単一チャネルのアクティブ素子を用いて無比率型の論理回路を作製することが望まれる。
【０００５】
図１３は、単一チャネルのトランジスタを用いた無比率型論理回路で構成されるシフトレジスタ（以下「単一チャネル無比率型シフトレジスタ」という。）のｉ段目（ｉは１〜ｎの自然数であり、ｎはシフトレジスタの段数である。）の回路部分だけを示した回路図である。
図１４は、このシフトレジスタのｉ段目の回路部分における同期信号ＣＫ１，ＣＫ２と入力信号ＩＮiと出力信号ＯＵＴiの時間変化を示すグラフである。
この無比率型シフトレジスタは、図示したいずれのトランジスタもｐチャネルで構成されており、２相の同期信号ＣＫ１，ＣＫ２を用いて、過渡的な電流は流れるが直流的な電流（貫通電流）は流れない構造になっている。なお、ｉ段目の入力信号ＩＮiは、（ｉ−１）段目の出力信号ＯＵＴi-1である。この無比率型シフトレジスタの各段は、同期信号ＣＫ２に同期して、入力信号ＩＮiを同期信号の１周期Ｔ分だけシフトさせた出力信号ＯＵＴiを出力する。
【０００６】
一般に、アクティブマトリクス回路上の複数の選択線に対して選択電圧を順次供給するための駆動回路は、シフトレジスタの各段から出力される出力信号ＯＵＴiに応じて各選択線に選択電圧を印加するように動作する。このとき、選択電圧は、同時期にいずれか１つの選択線にのみ印加されることが必要であり、選択電圧が同時期に２以上の選択線に印加される事態を避ける必要がある。ここで、図１３に示した無比率型シフトレジスタは、図１４に示すように、（ｉ−１）段目の出力信号ＯＵＴi-1（＝入力信号ＩＮi）と、ｉ段目の出力信号ＯＵＴiとの間に、ｔ’の期間において互いに重複する部分が存在する。そのため、この無比率型シフトレジスタを上記のような駆動回路に用いても、そのままでは、選択電圧をいずれか１つの選択線にのみ印加するように動作する駆動回路を作製することができない。
【０００７】
特許文献１には、無比率型論理回路で構成されるシフトレジスタが開示されている。このシフトレジスタは、４相の同期信号が順次ＯＮ／ＯＦＦすることで、直列に接続されたトランジスタが同時にＯＮになることがないように動作し、これにより貫通電流が流れるのを防止して省電力化を実現している。しかし、このシフトレジスタは、同期信号が４相分必要であるという欠点がある。
【０００８】
また、特許文献２には、ｐチャネルのトランジスタを用いた無比率型論理回路で構成されるシフトレジスタが開示されている。このシフトレジスタの各段（ステージ）には、アクティブマトリクス回路用の選択電圧（出力用電圧）を出力するための選択電圧出力回路がそれぞれ設けられている。すなわち、このシフトレジスタ全体で、アクティブマトリクス回路上の複数の選択線に対して選択電圧を順次供給するための駆動回路が構成されている。このシフトレジスタの各段からは、同期信号の１周期分に相当する時間の正又は負の論理値（Ｈレベル又はＬレベルの信号）をもつ出力信号が順次出力される。ただし、このシフトレジスタは、出力される論理値が段ごとに交互に反転しながらシフトしていくことから、奇数段目の出力信号は正又は負の論理値であり、偶数段目の出力信号はその逆の論理値となる。また、このシフトレジスタからの出力信号は、段ごとに同期信号の半周期分だけズレてシフトしていく。したがって、奇数段目同士又は偶数番目同士の出力信号は互いに重複して出力されることはない。よって、このシフトレジスタは、奇数段目のみ又は偶数番目のみの出力信号を選択電圧として用いることで、選択電圧を同時期にいずれか１つの選択線にのみ印加するように動作させることができる。しかも、同期信号は２相分で済む点で、上記特許文献１に記載のシフトレジスタよりも優れている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記特許文献２に記載のシフトレジスタの各段は、選択電圧として用いられる出力信号が次段の入力信号としてそのまま用いられる。そのため、ある段の出力信号の出力端子が接続される負荷側（選択線に接続されている各画素に対応するアクティブマトリクス回路のアクティブ素子のゲート容量等）で故障（特にアースや電源への短絡）が発生すると、その出力信号が適正に得られなくなる結果、次段に適正な入力信号を入力できなくなる。このように、上記特許文献２に記載のシフトレジスタは、いずれかの段の出力端子に接続される負荷側で故障が発生すると、その故障が次段に影響し、シフトレジスタ全体の動作に支障をきたすおそれがあるという問題があった。
【００１０】
本発明は、上記問題に鑑みなされたものであり、その目的とするところは、無比率型論理回路で構成されるシフトレジスタの各段に、負荷側で必要な電圧（出力用電圧）を出力するための出力回路が設けられたシフトレジスタにおいて、いずれかの段の出力端子に接続される負荷側で故障が発生しても、その故障による次段への影響が少ないシフトレジスタ用回路並びにこれを用いたシフトレジスタ及び画像表示装置を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１の発明は、シフトレジスタにおける１つの段を構成するシフトレジスタ用回路において、第１同期回路部により第１同期信号に同期させて、入力信号を該第１同期信号の半周期分だけ遅らせて反転出力する第１無比率型同期反転回路と、第２同期回路部により該第１同期信号と同じ周期をもつ第２同期信号に同期させて、該第１無比率型同期反転回路から出力される信号を該第２同期信号の半周期分だけ遅らせて反転出力する第２無比率型同期反転回路と、該第２無比率型同期反転回路から出力される信号を次段の入力信号として出力するための次段出力端子と、同型チャネルである２つのアクティブ素子の動作状態を変化させることにより、互いに異なる出力用電圧のいずれかを選択的に外部出力端子から出力する外部出力回路とを備え、該２つのアクティブ素子の入力部には、上記互いに異なる出力用電圧がそれぞれ印加され、該２つのアクティブ素子の出力部には、いずれも上記外部出力端子が接続され、該２つのアクティブ素子の状態選択部には、それぞれ、そのアクティブ素子の動作状態を、その入力部に入力されている出力用電圧が該外部出力端子に出力可能となるアクティブ状態にするための選択電圧と、該出力用電圧が該外部出力端子に出力されるのを規制する非アクティブ状態にするための非選択電圧とをとり得る状態選択信号が入力され、上記第１無比率型同期反転回路及び上記第２無比率型同期反転回路から出力される信号から、互いに共役関係となる２つの状態選択信号をそれぞれ生成し、生成した各状態選択信号を上記２つのアクティブ素子の状態選択部それぞれへ出力する共役信号生成回路を設けたことを特徴とするものである。
また、請求項２の発明は、請求項１のシフトレジスタ用回路において、上記共役信号生成回路は、上記２つの状態選択信号のうちの少なくとも一方の状態選択信号を上記アクティブ素子の状態選択部へ出力する前に、該少なくとも一方の状態選択信号を上記第１同期信号及び上記第２同期信号のいずれか一方に同期させるための第３同期回路部を有することを特徴とするものである。
また、請求項３の発明は、請求項２のシフトレジスタ用回路において、上記共役信号生成回路は、上記第１無比率型同期反転回路内の信号から生成される状態選択信号を、上記第３同期回路部で同期がとられる前に、上記第２無比率型同期反転回路内の上記第２同期回路部を用いて上記第２同期信号に同期させる構成を有することを特徴とするものである。
また、請求項４の発明は、請求項２又は３のシフトレジスタ用回路において、上記共役信号生成回路は、上記２つの状態選択信号の両方について個別に設けられた２つの上記第３同期回路部でそれぞれ同期をとることを特徴とするものである。
また、請求項５の発明は、請求項２乃至４のいずれか１項に記載のシフトレジスタ用回路において、上記共役信号生成回路は、上記互いに異なる出力用電圧のうち選択電圧との電位差が小さい方の出力用電圧に対応するアクティブ素子の状態選択部へ入力される状態選択信号の選択電圧を、上記第１同期信号及び上記第２同期信号のうち該状態選択信号について同期をとるために上記第３同期回路部に入力される方の同期信号を用いて、該出力用電圧との電位差が大きくなるように変圧する変圧回路部を有することを特徴とするものである。
また、請求項６の発明は、請求項１乃至５のいずれか１項に記載のシフトレジスタ用回路において、上記第２無比率型同期反転回路は、２つのアクティブ素子の動作状態を変化させることにより、上記共役信号生成回路により生成される状態選択信号の選択電圧となる電圧又は非選択電圧となる電圧を該共役信号生成回路へ選択的に出力するものであり、該２つのアクティブ素子の入力部には、いずれも上記第２同期信号が入力され、該２つのアクティブ素子の出力部には、いずれも上記共役信号生成回路への出力端子が接続され、該２つのアクティブ素子のうちの一方の状態選択部には、上記第１無比率型同期反転回路から出力されて上記第２同期回路部により上記第２同期信号に同期された信号が入力され、該２つのアクティブ素子のうちの他方の状態選択部には、該第２同期信号が入力され、上記第２同期回路部の出力端子と上記第２同期信号が入力される同期信号入力端子との間に、所定の静電容量を有するキャパシタを設けたことを特徴とするものである。
また、請求項７の発明は、請求項１乃至６のいずれか１項に記載のシフトレジスタ用回路において、上記外部出力回路における上記２つのアクティブ素子は、当該シフトレジスタ用回路に搭載される他のアクティブ素子と同型のチャネルであることを特徴とするものである。
また、請求項８の発明は、請求項１乃至７のいずれか１項に記載のシフトレジスタ用回路において、上記外部出力回路における上記２つのアクティブ素子は、有機半導体からなる電界効果トランジスタであることを特徴とするものである。
また、請求項９の発明は、請求項１乃至７のいずれか１項に記載のシフトレジスタ用回路を複数段配置してなるシフトレジスタ。
また、請求項１０の発明は、表示画面を構成する複数の画素に対応させて複数の画素構成部材がマトリックス状に配置され該複数の画素構成部材それぞれに印加される駆動電圧によって各画素の表示状態が変化する表示部と、該複数の画素ごとに該画素構成部材へ印加する駆動電圧を制御するための複数のアクティブ素子が、各画素構成部材に対応するようにマトリックス状に配置されたアクティブマトリクス回路とを備え、該アクティブ素子は、そのアクティブ素子の動作状態を該駆動電圧が出力可能なアクティブ状態にするための選択電圧と該駆動電圧の出力が規制される非アクティブ状態にするための非選択電圧とが入力される状態選択端子と、該画素構成部材に印加する該駆動電圧を生成するための画素信号が入力される画素信号入力端子と、該画素信号入力端子に画素信号が入力されたときに該駆動電圧を該画素構成部材に出力する駆動電圧出力端子とを有する画像表示装置において、上記表示画面の複数の走査線それぞれに沿って配置された複数の選択線に、請求項９のシフトレジスタを用いて、上記アクティブ素子の状態選択端子に入力するための選択電圧を順次供給する選択信号供給部と、該表示画面の該複数の走査線と交差するように配置された複数の画素信号線に、該アクティブ素子の画素信号入力端子に入力するための画素信号を、該選択電圧が供給されている選択期間中の所定のタイミングで供給する画素信号供給部とを有することを特徴とするものである。
また、請求項１１の発明は、請求項１０の画像表示装置において、少なくとも上記アクティブマトリクス回路及び上記シフトレジスタを構成するアクティブ素子は、すべて同型のチャネルであることを特徴とするものである。
【００１２】
なお、本発明において、「互いに共役関係となる２つの状態選択信号」の「共役関係」とは、一方のアクティブ素子の状態選択部に対して選択電圧が印加されるときには他方のアクティブ素子の状態選択部に対して非選択電圧が印加され、一方のアクティブ素子の状態選択部に対して非選択電圧が印加されるときには他方のアクティブ素子の状態選択部に対して選択電圧が印加される関係をいう。
【００１３】
本発明に係るシフトレジスタ用回路は、第１無比率型同期反転回路、第２無比率型同期反転回路及び次段出力端子が、主として、入力信号をシフトさせた出力信号を出力するというシフトレジスタの機能を果たし、外部出力回路が、主として、シフトレジスタ外部の負荷側で必要な電圧（出力用電圧）を出力するための出力回路としての機能を果たす。
そして、このシフトレジスタ用回路においては、次段出力端子から出力される次段の入力信号となる信号と、外部出力端子からシフトレジスタ外部に出力される出力信号とが別個のものである。そのため、外部出力端子に接続される負荷側でなんらかの故障が発生し、外部出力端子に異常な電圧変動等が生じても、これにより次段へ入力される入力信号へ与える影響が少ない。
ここで、外部出力回路を構成する２つのアクティブ素子が互いに同型チャネルであるため、これらのアクティブ素子を互いに異なるチャネルとした場合に比べて、作製工程の簡略化、部品点数の削減などによるコスト低減効果が得られる。ただし、これらのアクティブ素子の入力部には互いに異なる出力用電圧がそれぞれ印加されているので、これらのアクティブ素子の状態出力端子に対して同時期に選択電圧が印加されるようなことがあると、これらのアクティブ素子が同時期にアクティブ状態（ＯＮ状態）となって、これらのアクティブ素子を直流的な電流（貫通電流）が流れてしまい、消費電力が増大してしまう。
そのため、本発明に係るシフトレジスタ用回路は、共役信号生成回路で、互いに共役関係となる２つの状態選択信号を生成し、生成した各状態選択信号を、外部出力回路を構成する２つのアクティブ素子の状態選択部それぞれへ出力するようにしている。これにより、各アクティブ素子の状態選択部に対して同時期に選択電圧が印加される事態を防止することができ、貫通電流が流れるのを防止して消費電力の増大を抑制することができる。
しかも、本発明に係るシフトレジスタ用回路では、このような互いに共役関係となる２つの状態選択信号を、当該シフトレジスタ用回路内に設けられた第１無比率型同期反転回路及び第２無比率型同期反転回路から出力される信号から生成するので、作製工程の簡略化、部品点数の削減などによるコスト低減効果が得られる。
【発明の効果】
【００１４】
以上、本発明によれば、無比率型論理回路で構成されるシフトレジスタの各段に、負荷側で必要な電圧（出力用電圧）を出力するための出力回路（外部出力回路）が設けられたシフトレジスタにおいて、いずれかの段の外部出力端子に接続される負荷側で故障が発生しても、その故障による次段への影響が少ないという優れた効果が奏される。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る電子ペーパーの表示部における表示を制御するためのアクティブマトリクス回路及びその駆動部を含む回路部の概略構成を示す説明図である。
【図２】同アクティブマトリクス回路の一部（１画素分）を拡大した模式図である。
【図３】同アクティブマトリクス回路の一画素におけるアクティブ素子及び画像構成部材の等価回路を示す説明図である。
【図４】同アクティブマトリクス回路のアクティブ素子であるＴＦＴと画素電極の断面構造を示す説明図である。
【図５】同電子ペーパーの表示部及び回路部の一部を切断した断面を模式的に示した説明図である。
【図６】（ａ）は、同アクティブマトリクス回路用の選択線ドライバを構成するシフトレジスタにおけるｉ段目を構成するシフトレジスタ用回路の端子構成を示す説明図である。（ｂ）は、同シフトレジスタ用回路をＮ段配置してなるシフトレジスタの端子構成を示す説明図である。
【図７】同シフトレジスタの各段を構成するシフトレジスタ用回路の一例を示す回路図である。
【図８】同シフトレジスタ用回路の各端子の信号レベルを示すタイミングチャートである。
【図９】同シフトレジスタ用回路を６段接続して作製したシフトレジスタの動作を回路シミュレータで動作確認した実施例の結果を示すグラフである。
【図１０】変形例１におけるシフトレジスタ用回路の一例を示す回路図である。
【図１１】変形例２におけるシフトレジスタ用回路の一例を示す回路図である。
【図１２】同シフトレジスタ用回路の各端子の信号レベルを示すタイミングチャートである。
【図１３】従来の単一チャネル無比率型シフトレジスタのｉ段目の回路部分だけを示した回路図である。
【図１４】同シフトレジスタ用回路の各端子の信号レベルを示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明を、画像構成部材として電気泳動材（着色粒子）を用いた画像表示装置である電子ペーパーに適用した一実施形態について説明する。
図１は、本実施形態に係る電子ペーパーの表示部における表示を制御するためのアクティブマトリクス回路及びその駆動部を含む回路部の概略構成を示す説明図である。
図２は、アクティブマトリクス回路の一部（１画素分）を拡大した模式図である。
図中縦方向に延びる信号ラインが画素信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎであり、図中横方向に延びる信号ラインが選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍである。
【００１７】
本実施形態の画像表示装置は、表示画面を構成する複数の画素に対応させて複数の電気泳動材からなる画素構成部材がマトリックス状に配置され複数の画素構成部材それぞれに印加される駆動電圧によって各画素の表示状態が変化する表示部と、複数の画素ごとに画素構成部材へ印加する駆動電圧を制御するための複数のアクティブ素子が、各画素構成部材に対応するようにマトリックス状に配置されたアクティブマトリクス回路とを備えている。本実施形態のアクティブマトリクス回路は、アクティブ素子として、電界効果トランジスタである薄膜トランジスタ１００１が用いられている。図中の（ｍ，ｎ）座標に配置されたＴＦＴ１００１を例に挙げて説明すると、ＴＦＴ１００１のドレイン端子（駆動電圧出力端子）１００４には、画像構成部材の画素電極１００５が接続されている。また、ＴＦＴ１００１は、そのソース端子（画素信号入力端子）１００３に、対応する画素信号線ｎが接続されており、そのゲート端子（状態選択端子）１００２に、対応する選択線ｍが接続されている。本実施形態のＴＦＴ１００１は、有機半導体で構成されたｐチャネルのＴＦＴであるが、適切に電圧を設定し直すことで、ｎチャネルのＴＦＴであってもよい。
【００１８】
また、本実施形態の画像表示装置は、アクティブマトリクス回路のほか、制御部としてのコントローラ３０９、記憶手段としてのメモリ３１０、選択信号供給部としての選択線ドライバ３１３、画素信号供給部としての画素信号線ドライバ３１１が搭載されている。メモリ３１０には、表示部に表示する画像フレームの各表示画素の表示データが格納される。
【００１９】
図３は、アクティブマトリクス回路の一画素におけるアクティブ素子及び画像構成部材の等価回路を示す説明図である。
画像構成部材は、アースに接続されている透明電極１００６と、これに対向して配置される画素電極１００５と、両電極の間に配置された電気泳動材である着色粒子１０１４とを用いて構成されている。本例では、所定極性に帯電した着色粒子１０１４を移動させることで、表示面側の各表示画素の色や濃度（明るさ）などを調整して画像を表示する。また、画素電極１００５には、アクティブ素子としてのＴＦＴ１００１のドレイン端子が接続されている。このＴＦＴ１００１は、そのソース端子に信号線ｎが接続されており、そのゲート端子に選択線ｍが接続されている。このようなアクティブマトリクス回路においては、表示画面の各画素の電極１００５，１００６間に発生させる電界の向きを画素信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎに印加する駆動電圧の正負により決定する。また、どの画素について駆動電圧の印加を可能とするかは、どの選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍにアクティブ状態選択電圧（以下「画素選択電圧」という。）又は非アクティブ状態選択電圧（以下「非画素選択電圧」という。）を印加するかによって制御する。すなわち、例えば（ｍ，ｎ）の画素において、選択線ｍに画素選択電圧を印加すると、その画素選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＮ状態（アクティブ状態）になる。これにより、信号線ｎを通じてＴＦＴ１００１のソース端子１００３に印加される駆動電圧が、ドレイン端子１００４に接続された画素電極１００５に印加される。一方、選択線ｍに非画素選択電圧を印加すると、その非画素選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＦＦ状態（非アクティブ状態）になる。これにより、信号線ｎから駆動電圧がＴＦＴ１００１のソース端子１００３に印加されても、ドレイン端子１００４に接続された画素電極１００５には駆動電圧が印加されない。
【００２０】
図４は、ＴＦＴ１００１と画素電極１００５の断面構造を示す説明図である。
ＴＦＴ１００１の構造は、基板１２０１の上にゲート電極（ゲート端子）１００２と対向電極１０１０とが形成され、これらの電極１００２，１０１０の上に絶縁膜１０１２が形成されている。そして、この絶縁膜１０１２の上にソース電極（ソース端子）１００３及びドレイン電極（ドレイン端子）１００４を形成し、これらの電極１００３，１００４間に活性層１０１３が形成される。ソース電極１００３、ドレイン電極１００４及び活性層１０１３は、保護膜１０１５に覆われている。保護膜１０１５にはスルーホール電極１０１６が形成され、このスルーホール電極１０１６を通じてドレイン電極１００４と画素電極１００５との電気的な導通路が形成される。
【００２１】
図５は、本実施形態の電子ペーパーの表示部１３００及び回路部１２００の一部を切断した断面を模式的に示した説明図である。
表示部１３００の表示面１３０１ａは透明基板１３０１の一方の面で構成され、その透明基板１３０１の他方の面上には、ＩＴＯ（酸化インジウムスズ）などの透明電極１００６が形成されている。透明電極１００６と、これに対向して配置される画素電極１００５との間には、画素構成部材としての移動材である電気泳動材としての白と黒の２色の着色粒子１０１４Ｗ，１０１４Ｂを内包した複数のカプセル１３０３が配置されている。なお、本実施形態においては、カプセル１３０３の寸法が表示画素よりも大きいものであるが、カプセル１３０３の寸法が表示画素と同じであったり小さいものであったりしてもよい。本実施形態では、互いに逆極性に帯電した各色の着色粒子１０１４Ｗ，１０１４Ｂを電界の作用により移動させることで、表示面１３０１ａ側の各表示画素の色や濃度（明るさ）などを調整して、画像を表示する。なお、透明電極１００６は、各画素電極に対して共通の電極であり、アースに接続されている。
【００２２】
画素電極１００５と透明電極１００６との間に発生する電界の向きは、対応する画素信号線ｎに印加する駆動電圧の極性により決定する。また、どの画素電極１００５に対して駆動電圧の印加を可能とするかは、対応する選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍに印加される画素選択電圧によって制御する。具体的に（ｍ，ｎ）の画素を例に挙げて説明する。選択線ｍに画素選択電圧を印加すると、その画素選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＮ状態（アクティブ状態）になる。これにより、画素信号線ｎを通じてＴＦＴ１００１のソース端子１００３に印加される駆動電圧がドレイン端子１００４を通じて画素電極１００５に印加される。一方、選択線ｍに非画素選択電圧を印加すると、その非画素選択電圧がＴＦＴ１００１のゲート端子１００２に印加され、ＴＦＴ１００１がＯＦＦ状態（非アクティブ状態）になる。これにより、画素信号線ｎから駆動電圧がＴＦＴ１００１のソース端子１００３に印加されても、ドレイン端子１００４に接続された画素電極１００５には駆動電圧が印加されない。
【００２３】
カプセル１３０３内の着色粒子１０１４Ｗ，１０１４Ｂは、外部電界が無い状態ではカプセル１３０３内で分散した状態となる。一方、駆動電圧の印加によって外部電界が発生した状態では、図５に示すように、カプセル１３０３内の着色粒子１０１４Ｗ，１０１４Ｂは外部電界の向きに応じてカプセル１３０３内を移動する。これにより、カプセル１３０３内を表示面１３０１ａ側に移動した着色粒子１０１４Ｗ，１０１４Ｂの色に応じて各画素の色や濃度（明るさ）が決定し、表示面全体として白黒の画像が表示される。
【００２４】
次に、本実施形態における画像表示動作について説明する。
表示部１３００に新たな画像フレームを表示する場合、操作部３０８において表示切換開始信号が生成され、その表示切換開始信号がコントローラ３０９へ送信されることにより表示切換処理が開始する。コントローラ３０９は、まず、選択線ドライバ３１３へ命令信号３０Ｆを送信する。この命令信号３０Ｆを受信した選択線ドライバ３１３は、命令信号３０Ｆに従い、選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍを通じて各ＴＦＴ１００１のゲート端子１００２に所定のタイミングで所定の制御電圧（画素選択電圧又は非画素選択電圧）を印加する。これにより、各ＴＦＴ１００１の動作状態が制御される。コントローラ３０９からの命令信号３０Ｆには、どの選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍ上のＴＦＴ１００１をＯＮ状態にするかの制御信号と、選択線ドライバ３１３から画素選択電圧を出力するタイミングを決定する制御信号とが含まれている。
【００２５】
また、コントローラ３０９は、メモリ３１０へアドレッシング信号３０Ｂを送信するとともに、画素信号線ドライバ３１１には命令信号３０Ｄを送信する。メモリ３１０へのアドレッシング信号３０Ｂにより、メモリ３１０内から表示対象である画像フレームの各表示画素の表示データが抽出される。この表示データは、各表示画素のＴＦＴ１００１で表示するパターンに対応したものである。抽出された表示データ３０Ｃは、メモリ３１０から画素信号線ドライバ３１１へ送信される。画素信号線ドライバ３１１は、この表示データ３０Ｃとコントローラ３０９からの命令信号３０Ｄとによって、各画素信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎを通じて各ＴＦＴ１００１のソース端子１００３に所定のタイミングで所定の駆動電圧を印加する。コントローラ３０９からの命令信号３０Ｄには、画素信号線ドライバ３１１から駆動電圧を出力するタイミングを決定する制御信号が含まれている。
【００２６】
各ＴＦＴ１００１では、ゲート端子１００２に画素選択電圧が印加されている期間（ＯＮ状態の期間）にソース端子１００３へ入力された駆動電圧がドレイン端子１００４を通じて画素電極１００５へ伝達される。これにより、その画素電極１００５が駆動電圧に応じてプラス電位又はマイナス電位になり、画素電極１００５と透明電極１００６との間に電位差が生じて電界が発生する。これにより、その画素電極１００５と透明電極１００６との間に位置する着色粒子１０１４Ｗ，１０１４Ｂのいずれか一方が透明電極１００６側に移動する。これにより、その表示画素の色が、透明電極１００６側に移動した着色粒子１０１４Ｗ，１０１４Ｂの色となる。このようにして、各表示画素の色を順次制御していき、すべての表示画素についての制御が終了した時点で、画像フレームの表示切り換えが完了する。
【００２７】
なお、各画素信号線１，２，・・・，ｎ−１，ｎ，ｎ＋１，・・・，Ｎに印加する駆動電圧の電圧レベルは、画素信号線用Ｄ／Ａコンバータ（以下「画素信号線用ＤＡＣ」という。）３１２によって設定される。また、各選択線１，２，・・・，ｍ−１，ｍ，ｍ＋１，・・・，Ｍに印加する画素選択電圧の電圧レベルは、選択線用Ｄ／Ａコンバータ（以下「選択線用ＤＡＣ」という。）３１４によって設定される。画素信号線用ＤＡＣ３１２や選択線用ＤＡＣ３１４で設定する電圧レベルは、コントローラ３０９から送信される電圧レベル設定信号に応じて決定される。具体的には、コントローラ３０９からの電圧レベル設定信号を受信した画素信号線用ＤＡＣ３１２及び選択線用ＤＡＣ３１４は、受信した電圧レベル設定信号に応じた電圧レベルの電圧を、それぞれ、画素信号線ドライバ３１１及び選択線ドライバ３１３に送る。
【００２８】
次に、本発明の特徴部分である選択線ドライバ３１３の具体的な構成及び動作について説明する。
図６（ａ）は、選択線ドライバ３１３を構成するシフトレジスタにおけるｉ段目を構成するシフトレジスタ用回路の端子構成を示す説明図であり、図６（ｂ）は、このシフトレジスタ用回路をＮ段配置してなるシフトレジスタの端子構成を示す説明図である。
図７は、シフトレジスタの各段を構成するシフトレジスタ用回路の一例を示す回路図である。
図８は、シフトレジスタ用回路の各端子の信号レベルを示すタイミングチャートである。
【００２９】
なお、本実施形態において、シフトレジスタ用回路を構成するすべてのアクティブ素子は、アクティブマトリクス回路のアクティブ素子であるＴＦＴ１００１と同じように、有機半導体で構成されたｐチャネルのＴＦＴである。したがって、各ＴＦＴのゲート端子（状態選択端子）へ入力されるアクティブ状態選択電圧（以下、単に「選択電圧」という。）はＬレベル電圧であり、非アクティブ状態選択電圧（以下、単に「非選択電圧」という。）はＨレベル電圧である。
【００３０】
本実施形態におけるｉ段目のシフトレジスタ用回路は、図６（ａ）に示すように、互いに同じ周期で同じ矩形波からなり位相が半周期分ズレた２相の同期信号ＣＫ１，ＣＫ２と、入力信号ＩＮiと、アクティブマトリクス回路上の各ＴＦＴ１００１のゲート端子１００２に接続された選択線に出力するための出力用電圧である画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃとが入力され、次段の入力信号として出力される次段出力信号ＯＵＴ１iと、画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃをとり得る外部出力信号である外部出力信号ＯＵＴ２iとが出力される。なお、ｉ段目の入力信号ＩＮiは、（ｉ−１）段目の次段出力信号ＯＵＴ１i-1である。
【００３１】
本実施形態におけるｉ段目のシフトレジスタ用回路は、主として、第１無比率型同期反転回路としての第１同期反転回路と、第２無比率型同期反転回路としての第２同期反転回路と、外部出力回路と、共役信号生成回路とから構成されている。
なお、図７においては、説明の便宜上、各回路を１点鎖線で区分しているが、各回路の動作にはこの区分に含まれない回路素子等（他の区分に属する回路素子等を含む。）も影響することがあり、その場合にはこの区分外の回路素子等も各回路を構成する構成要素となる。
【００３２】
第１同期反転回路は、第１同期回路部としてのＴＦＴＱ１により第１同期信号ＣＫ１に同期させて、入力信号ＩＮiを第１同期信号ＣＫ１の半周期分だけ遅らせて反転出力する同期反転回路である。この第１同期反転回路は、無比率型の論理回路で構成されている。
第２同期反転回路は、第２同期回路部としてのＴＦＴＱ４により第２同期信号ＣＫ２に同期させて、第１同期反転回路から出力される信号を第２同期信号ＣＫ２の半周期分だけ遅らせて反転出力する同期反転回路である。この第２同期反転回路も、無比率型の論理回路で構成されている。
【００３３】
外部出力回路は、２つのアクティブ素子であるＴＦＴＱ８及びＴＦＴＱ９の動作状態を変化させることにより、互いに異なる出力用電圧である画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃのいずれかを選択的に外部出力端子へ印加し、画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃをとり得る外部出力信号ＯＵＴ２iを外部出力端子から出力する。
ＴＦＴＱ８の入力部であるソース端子には、画素選択電圧Ｖｂが印加されており、ＴＦＴＱ９の入力部であるソース端子には、非画素選択電圧Ｖｃが印加されている。また、ＴＦＴＱ８及びＴＦＴＱ９の出力部であるドレイン端子には、いずれも、外部出力信号ＯＵＴ２iを出力するための外部出力端子が接続されている。また、ＴＦＴＱ８の状態選択部であるゲート端子には、そのＴＦＴＱ８の動作状態を、そのソース端子に入力されている画素選択電圧Ｖｂがそのドレイン端子に出力可能となるアクティブ状態（ＯＮ状態）にするための選択電圧（Ｌレベル電圧）と、そのソース端子に入力されている画素選択電圧Ｖｂがそのドレイン端子に出力されるのを規制する非アクティブ状態（ＯＦＦ状態）にするための非選択電圧（Ｈレベル電圧）とをとり得る状態選択信号が入力される。
【００３４】
共役信号生成回路は、上記第１同期反転回路及び上記第２同期反転回路から出力される信号（図７中Ｂ点の信号と図７中Ｃ点の信号）から、互いに共役関係となる２つの状態選択信号をそれぞれ生成し、生成した各状態選択信号を、外部出力回路の２つのＴＦＴＱ８及びＴＦＴＱ９のゲート端子Ｄ，Ｅそれぞれへ出力する。したがって、外部出力回路の２つのＴＦＴＱ８及びＴＦＴＱ９のゲート端子Ｄ，Ｅに入力される２つの状態選択信号は、ＴＦＴＱ８のゲート端子Ｄに対して選択電圧（Ｌレベル電圧）が印加されるときにはＴＦＴＱ９のゲート端子Ｅに対して非選択電圧（Ｈレベル電圧）が印加され、ＴＦＴＱ８のゲート端子Ｄに対して非選択電圧（Ｈレベル電圧）が印加されるときにはＴＦＴＱ９のゲート端子Ｅに対して選択電圧（Ｌレベル電圧）が印加されるような共役関係を持つ。
【００３５】
本実施形態の共役信号生成回路は、主に、第１同期反転回路及び第２同期反転回路から出力される信号（Ｂ点信号とＣ点信号）を、第１同期信号ＣＫ１でそれぞれ同期をとった後に、外部出力回路の各ＴＦＴＱ８及びＴＦＴＱ９のゲート端子Ｄ，Ｅへ出力するという外部出力回路の入力同期回路部として動作するＴＦＴＱ７及びＴＦＴＱ１０から構成される。なお、ここの同期信号としては第２同期信号ＣＫ２を用いることも可能である。
【００３６】
本実施形態において、シフトレジスタに用いる２相の同期信号ＣＫ１，ＣＫ２は、上記第１同期反転回路の同期回路部を構成するＴＦＴＱ１と、上記第２同期反転回路の同期回路部を構成するＴＦＴＱ４が同時に非アクティブ状態（ＯＦＦ状態）となる時期を挟んで、ＴＦＴＱ１及びＴＦＴＱ４が交互にＯＮ状態及びＯＦＦ状態を繰り返すような関係とする。本実施形態における２相の同期信号ＣＫ１，ＣＫ２は、具体的には、図８に示すように、３／４周期のＬレベル電圧（ＴＦＴＱ１又はＴＦＴＱ４をＯＮ状態にするための電圧。すなわち、ＴＦＴＱ１又はＴＦＴＱ４の選択電圧。）と、１／４周期のＨレベル電圧（ＴＦＴＱ１又はＴＦＴＱ４をＯＦＦ状態にするための電圧。すなわち、ＴＦＴＱ１又はＴＦＴＱ４の非選択電圧。）とで構成されるデューティ比をもった信号であって、互いに位相が半周期分ズレたものである。
【００３７】
本実施形態において、ｉ段目のシフトレジスタ用回路は、最初に第１同期信号ＣＫ１がＬレベル電圧になったときに、これに同期して送られてくる入力信号ＩＮiを保持し、第１同期信号ＣＫ１の１周期Ｔ（第２同期信号ＣＫ２の１周期と同じ。）だけシフトさせて、その入力信号ＩＮiを次段出力信号ＯＵＴ１iとして出力する。
ただし、本実施形態においては、第２同期反転回路から出力される次段出力信号ＯＵＴ１iに含まれるデータ信号（同期信号の１周期Ｔの長さをもつＬレベル信号）の時間幅（以下、単に「幅」という。）は、同期信号の１周期Ｔ（＝ｔ１＋ｔ２）よりも、同期信号の１／４周期分（第２同期信号ＣＫ２のＨレベル電圧の幅分）だけ長くなる。これは、第２同期反転回路が、第２同期信号ＣＫ２がＨレベル電圧になるのに合わせてＨレベル電圧を出力するためである。このように次段出力信号ＯＵＴ１iに含まれるデータ信号が同期信号の１周期Ｔの長さ以上の幅を持つと、シフトレジスタの隣り合う段同士で次段出力信号ＯＵＴ１が同時にＨレベル電圧になる事態が発生する。そのため、このような次段出力信号ＯＵＴ１をそのまま外部出力信号ＯＵＴ２として用いたり、あるいは、外部出力回路のＴＦＴＱ８又はＴＦＴＱ９のゲート端子へ印加する状態選択信号として用いたりすることはできない。
【００３８】
そこで、本実施形態では、共役信号生成回路において、第２同期反転回路から出力される次段出力信号ＯＵＴ１に対し、第１同期信号ＣＫ１で同期をとった後、外部出力回路のＴＦＴＱ８のゲート端子Ｄへ出力する構成としている。これにより、第１同期信号ＣＫ１がＬレベル電圧になるときに同期して、ＴＦＴＱ８のゲート端子電圧がＨレベル電圧（非選択電圧）からＬレベル電圧（選択電圧）へ切り替わり（このとき、ＴＦＴＱ９のゲート端子電圧がＬレベル電圧（選択電圧）からＨレベル電圧（非選択電圧）へ切り替わる。）、外部出力回路から出力される外部出力信号ＯＵＴ２は画素選択電圧Ｖｂとなる。そして、次に、第１同期信号ＣＫ１がＬレベル電圧になるときに同期して、ＴＦＴＱ８のゲート端子電圧がＬレベル電圧（選択電圧）からＨレベル電圧（非選択電圧）へ切り替わり（このとき、ＴＦＴＱ９のゲート端子電圧がＨレベル電圧（非選択電圧）からＬレベル電圧（選択電圧）へ切り替わる。）、外部出力回路から出力される外部出力信号ＯＵＴ２は非画素選択電圧Ｖｃとなる。したがって、シフトレジスタ内の各段の外部出力信号ＯＵＴ２の電圧レベルが同時に反転するため、隣接する段同士でもその外部出力信号ＯＵＴ２の電圧レベルが重複することはない。
【００３９】
また、第１同期反転回路や第２同期反転回路は、通常、入力された信号と出力する信号の論理値が反対になるが、出力する信号の位相は、入力される信号の位相から同期信号ＣＫ１，ＣＫ２の半周期分だけ遅れて出力される。この点を考慮し、本実施形態では、第１同期反転回路から出力される信号を、第２同期反転回路の入力同期回路部により第２同期信号ＣＫ２で同期する。これにより、第１同期反転回路及び第２同期反転回路の出力信号は、いずれも第２同期信号ＣＫ２でそれぞれ同期される。そして、この各出力信号を、それぞれ、もう一方の第１同期信号ＣＫ１で同期をとった後、外部出力回路の各ＴＦＴＱ８，Ｑ９のゲート端子へ送り込む構成としている。
【００４０】
ここで、外部出力回路の各ＴＦＴＱ８，Ｑ９のソース端子には、それぞれ異なる電圧Ｖｂ，Ｖｃ（本実施形態では、Ｖｃ＞Ｖｂの関係である。）が印加されている。そのため、ＴＦＴＱ８，Ｑ９のゲート端子に同じ電圧を印加してもバイアス電圧が異なることになる。本実施形態では、ＴＦＴＱ８の方が、ＴＦＴＱ９よりも、ソース端子に印加されている電圧とゲート端子へ印加される選択電圧との電位差（バイアス電圧）が近い。したがって、ＴＦＴＱ８については、これを十分安定してアクティブ状態（ＯＮ状態）に維持できるように、ＴＦＴＱ９よりも選択電圧を低くしてバイアス電圧を大きくすることが好ましい。
【００４１】
そこで、本実施形態では、ＴＦＴＱ８についてのバイアス電圧を大きくするため、キャパシタＣ８を図７に示すように挿入している。このようなキャパシタＣ８を設けることにより、第１同期信号ＣＫ１がＬレベル電圧であるとき、そのＬレベル電圧に対するキャパシタＣ８とキャパシタＣ４による分圧比分だけ、第２同期反転回路の出力電圧を低くすることができる。これにより、ＴＦＴＱ７のソース端子へ印加されるＬレベル電圧が低くなり、この低いＬレベル電圧をＴＦＴＱ８のゲート端子に印加できる。その後、第１同期信号ＣＫ１がＨレベル電圧となってＴＦＴＱ７が非アクティブ状態（ＯＦＦ状態）になった場合も、キャパシタＣ５によりＴＦＴＱ８のゲート端子に印加される電圧（低いＬレベル電圧）が維持される。ただし、第１同期信号ＣＫ１がＬレベル電圧となったときにキャパシタＣ４がＨレベル電圧になっている場合にも、キャパシタＣ８によりそのＨレベル電圧が低くなってしまうが、その低下分があっても、ＴＦＴＱ８を十分に安定してＯＦＦ状態にできるような十分に高いＨレベル電圧を維持できるように、キャパシタＣ８の静電容量を設定する。
【００４２】
また、本実施形態においては、キャパシタＣ７を図７に示すように挿入している。これにより、キャパシタＣ３を充電してＢ点をＨレベル電圧からＬレベル電圧へ切り換えるときに、Ｌレベル電圧である第２同期信号ＣＫ２によってＢ点の電位を低電位方向へシフトさせることができるので、キャパシタＣ３を効率よく充電することができる。また、第２同期信号ＣＫ２がＨレベル電圧であるときには、Ｂ点の電位を高電位方向へシフトさせて、ＴＦＴＱ５のＯＦＦ状態を安定化させることができるとともに、このＢ点に対してＴＦＴＱ１０を経て接続されている外部出力回路のＴＦＴＱ９についてもＯＦＦ状態の安定化を図ることができる。この点で、キャパシタＣ７は補償容量としての機能を果たす。
【００４３】
更に、このキャパシタＣ７を設ければ、キャパシタＣ３によるＢ点のＬレベル電圧の保持性が高まる結果、キャパシタＣ４として大きな静電容量のものを用いることなく動作させることが可能となる。キャパシタＣ４の静電容量を小さくできれば、キャパシタＣ８の静電容量や、次の段のシフトレジスタ用回路の第１同期反転回路に設けられるキャパシタＣ１の静電容量も小さくできる。このように静電容量を小さくできる効果は、キャパシタの実装面積を小さくできるだけではない。すなわち、外部出力信号ＯＵＴ２で非画素選択電圧Ｖｃを出力しているとき、第２同期信号ＣＫ２に同期してキャパシタＣ４の充放電を行う際に瞬時電流が流れる。この瞬時電流は、選択している選択線に対応する段以外のすべてで流れるため、選択線の数の多い場合には無視できないものとなる。したがって、ごく小さなキャパシタＣ７を設けて大きくなりがちなキャパシタＣ４の静電容量を小さくすることは、瞬時電流を減らす点においても有益である。
【００４４】
〔実施例〕
図９は、本実施形態におけるシフトレジスタ用回路を６段接続して作製したシフトレジスタの動作を回路シミュレータで動作確認した実施例の結果を示すグラフである。
なお、図９に示す各グラフは、図中上から順に、第１同期信号ＣＫ１の信号波形、第２同期信号ＣＫ２の信号波形、２〜４段目のシフトレジスタ用回路から出力される外部出力信号ＯＵＴ２の信号波形、３段目のシフトレジスタ用回路における図７中Ａ点の電位の時間変化、同Ｂ点の電位の時間変化、同Ｃ点の電位の時間変化、同Ｄ点の電位の時間変化、同Ｅ点の電位の時間変化、３段目のシフトレジスタ用回路におけるＴＦＴＱ８，Ｑ９のＶｇｓの時間変化、６段をデカップリングキャパシタ無しとしたときの同期信号ＣＫ１，ＣＫ２及び外部出力信号のＴＦＴＱ８，Ｑ９を流れる電流、をそれぞれ示している。
【００４５】
この実施例では、各ＴＦＴを構成する有機半導体の移動度μを０．２［ｃｍ2／（Ｖ×ｓ）］を想定している。また、各段の外部出力端子には、アクティブマトリクス回路内のＴＦＴ１００１のゲート−ソース間容量として、１０［ｐＦ］の負荷容量を与えている。本シミュレーションでは、各シフトレジスタ用回路内における各ＴＦＴの入力容量や保持容量などの設定にもよるが、同期信号ＣＫ１，ＣＫ２の周期Ｔが６０［μｓ］であるため、外部出力信号ＯＵＴ２の出力幅は６０［μｓ］となっている。本シミュレーションでは、図９におけるＤ点及びＥ点の電位の時間変化のグラフ（図９中下から４番目と３番目のグラフ）が示すように、ＴＦＴＱ８，Ｑ９に互いに共役関係となる状態選択信号がそれぞれ同時期に入力されることで、３段目のシフトレジスタ用回路におけるＴＦＴＱ８，Ｑ９のＶｇｓの時間変化のグラフ（図９中下から２番目のグラフ）が示すように、ＴＦＴＱ８，Ｑ９のＶｇｓが互いに反転した関係となることから、図９の最下段のグラフに示したように、いずれの電流も瞬時電流であって、貫通電流のような直流的な電流は流れない。
【００４６】
また、本実施例のように移動度μが０．２［ｃｍ2／（Ｖ×ｓ）］である有機半導体を用いた場合、図９の下から２段目のグラフに示したように、外部出力信号ＯＵＴ２に各同期信号ＣＫ１，ＣＫ２に対応して僅かなスパイクが表れたが、外部出力信号ＯＵＴ２の画素選択電圧及び非画素選択電圧としては、電源電圧であるＶｂ＝−２０Ｖ及びＶｃ＝＋２０Ｖにほぼ完全に到達している。つまり、他の回路部分に比べて比較的大きな電流を流す能力を有する外部出力回路中のＴＦＴＱ８，Ｑ９で消費される電力は、瞬時電流による過渡的に消費される電力だけで、その消費電力は僅かである。
【００４７】
〔変形例１〕
次に、上記実施形態におけるシフトレジスタ用回路の一変形例（以下、本変形例を「変形例１」という。）について説明する。
図１０は、本変形例１におけるシフトレジスタ用回路の一例を示す回路図である。
本変形例１のシフトレジスタ用回路の基本構成は、図７に示した上記実施形態のものと同様であるが、シフトレジスタ用回路中のキャパシタＣ１〜Ｃ６の一端に対し、上記実施形態ではアース電位を印加していたのに対し、本変形例１では電源電圧（画素選択電圧）Ｖｂを印加している。
【００４８】
本変形例１によれば、シフトレジスタ用回路上でアースラインが必要となくなる点で、非常に有益である。また、本変形例１のようにアース電位に代えて電源電圧Ｖｂを接続しても、回路動作としては、キャパシタＣ１〜Ｃ６のリーク電流が小さく、これらのキャパシタＣ１〜Ｃ６に対して等価回路上では直列に接続されることになる各種ＴＦＴの入力容量（ゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄなど）が、これらのキャパシタＣ１〜Ｃ６の静電容量に比べて十分小さい限り（例えばそれぞれが１／５以下）、大きな影響はない。これは、この電源電圧（画素選択電圧Ｖｂ）に代えて、もう一方の電源電圧（非画素選択電圧Ｖｃ）を用いる場合でも同様である。
【００４９】
なお、本変形例１では、すべてのキャパシタＣ１〜Ｃ６に対し、アースに代えて電源電圧Ｖｂを接続する場合について説明したが、レイアウト上の制約がある等の条件に応じて、一部のキャパシタはアースに接続し、残りは電源電圧Ｖｂ，Ｖｃのいずれかへ接続するようにしてもよい。ただし、これらのラインのインピーダンスは十分低くすることに留意する必要がある（望ましくは、直流的に、さらには十分に補償する場合にはデカップリングキャパシタによってもよい。）。
【００５０】
〔変形例２〕
次に、上記実施形態におけるシフトレジスタ用回路の他の変形例（以下、本変形例を「変形例２」という。）について説明する。
図１１は、本変形例２におけるシフトレジスタ用回路の一例を示す回路図である。
本変形例２のシフトレジスタ用回路の基本構成は、図７に示した上記実施形態のものと同様であるが、本変形例２では共役信号生成回路中のＴＦＴＱ１０を省略した点で、上記実施形態のものと異なっている。
【００５１】
第２同期反転回路の同期回路部（ＴＦＴＱ４）の出力信号（Ｂ点の信号）は、もともと第１同期反転回路の出力信号を、第２同期反転回路の同期回路部（ＴＦＴＱ４）を利用して第２同期信号で同期をとったものである。そのため、Ｂ点の信号は、次段出力信号ＯＵＴ１（Ｃ点の信号）とは異なり、第２同期信号ＣＫ２と同時かつ周期的にＬレベル電圧となる事態は生じない。したがって、第１同期信号ＣＫ１で再度同期をとらずに、外部出力回路のＴＦＴＱ９のゲート端子に直接入力しても、上記実施形態のものと同様の動作を実現することができる。ただし、Ｂ点の信号は、第２同期信号ＣＫ２がＬレベル電圧になることにより変化し得るので、図１２に示すように、外部出力回路からの外部出力信号ＯＵＴ２は、第１同期信号ＣＫ１がＬレベル電圧であるときに画素選択電圧Ｖｂになり、第２同期信号ＣＫ２がＬレベル電圧であるときに非画素選択電圧Ｖｃとなる。したがって、外部出力信号ＯＵＴ２における画素選択電圧Ｖｂの期間は同期信号ＣＫ１，ＣＫ２の半周期分となる。つまり、本変形例２における外部出力信号ＯＵＴ２は、隣接する段同士で同時に反転しない。なお、本変形例２でも、外部出力信号ＯＵＴ２の画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃは、電源電圧に十分近い値まで到達させることができる。
【００５２】
以上、本実施形態（各変形例を含む。以下同じ。）に係るシフトレジスタにおける１つの段を構成するシフトレジスタ用回路は、第１同期回路部であるＴＦＴＱ１により第１同期信号ＣＫ１に同期させて、入力信号ＩＮiを第１同期信号ＣＫ１の半周期分だけ遅らせて反転出力する第１無比率型同期反転回路としての第１同期反転回路と、第２同期回路部Ｑ４により第１同期信号ＣＫ１と同じ周期Ｔをもつ第２同期信号ＣＫ２に同期させて、第１同期反転回路から出力される信号（Ａ点の信号）を第２同期信号ＣＫ２の半周期分だけ遅らせて反転出力する第２無比率型同期反転回路としての第２同期反転回路と、第２同期反転回路から出力される次段出力信号ＯＵＴ１i（Ｃ点の信号）を次段の入力信号ＩＮi+1として出力するための次段出力端子と、同型チャネル（本実施形態ではｐチャネル）である２つのアクティブ素子であるＴＦＴＱ８，Ｑ９の動作状態を変化させることにより、互いに異なる出力用電圧である画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃのいずれかを選択的に外部出力端子から出力する外部出力回路とを備えている。ＴＦＴＱ８，Ｑ９の入力部であるソース端子には、電源電圧（画素選択電圧Ｖｂ及び非画素選択電圧Ｖｃ）がそれぞれ印加され、ＴＦＴＱ８，Ｑ９の出力部であるドレイン端子には、いずれも外部出力端子が接続されている。また、ＴＦＴＱ８，Ｑ９の状態選択部であるゲート端子には、それぞれ、そのＴＦＴＱ８，Ｑ９の動作状態を、そのソース端子に入力されている画素選択電圧Ｖｂ又は非画素選択電圧Ｖｃが外部出力端子に出力可能となるアクティブ状態（ＯＮ状態）にするための選択電圧と、画素選択電圧Ｖｂ又は非画素選択電圧Ｖｃが外部出力端子に出力されるのを規制する非アクティブ状態（ＯＦＦ状態）にするための非選択電圧とをとり得る状態選択信号が同一タイミングで入力される。そして、第１同期反転回路及び第２同期反転回路から出力される信号（Ａ点の信号及びＣ点の信号）から、互いに共役関係となる２つの状態選択信号をそれぞれ生成し、生成した各状態選択信号を２つのＴＦＴＱ８，Ｑ９のゲート端子それぞれへ出力する共役信号生成回路を有する。
本実施形態のシフトレジスタ用回路は、次段出力端子から出力される次段出力信号ＯＵＴ１iと、外部出力端子から出力される外部出力信号ＯＵＴ２iとが別個のものである。そのため、外部出力端子に接続される負荷側（選択線に接続されている各画素に対応するＴＦＴ１００１のゲート容量等）で故障（特にアースや電源への短絡）が発生し、外部出力端子に異常な電圧変動等が生じても、これにより次段へ入力信号ＩＮi+1として入力される次段出力信号ＯＵＴ１iへ与える影響が少ない。
また、本実施形態に係るシフトレジスタ用回路は、共役信号生成回路で生成される互いに共役関係である２つの状態選択信号を外部出力回路を構成する２つのＴＦＴＱ８，Ｑ９のゲート端子それぞれへ出力するので、各ＴＦＴＱ８，Ｑ９のゲート端子に対して同時期に選択電圧（Ｌレベル電圧）が印加される事態を防止できる。その結果、ＴＦＴＱ８，Ｑ９を貫通電流が流れるのを防止でき、消費電力の増大を抑制することができる。これにより、有機半導体などの熱耐性の比較的弱い材料によるＴＦＴを外部出力回路に用いても安定動作を実現できる。
しかも、本実施形態に係るシフトレジスタ用回路では、上記のような互いに共役関係となる２つの状態選択信号を当該シフトレジスタ用回路内の第１同期反転回路及び第２同期反転回路から出力される信号から生成するので、作製工程の簡略化、部品点数の削減などによるコスト低減効果が得られる。
【００５３】
また、本実施形態において、共役信号生成回路は、２つの状態選択信号のうちの少なくとも一方の状態選択信号をＴＦＴＱ８，Ｑ９のゲート端子へ出力する前に、その状態選択信号を第１同期信号ＣＫ１に同期させるための第３同期回路部としてのＴＦＴＱ７，Ｑ１０を有する。これにより、簡易な構成で、互いに位相がズレている第１期反転回路の出力信号と第２同期反転回路の出力信号から、互いに共役関係である２つの状態選択信号を得ることができる。
また、本実施形態において、共役信号生成回路は、第１同期反転回路内の信号から生成される状態選択信号を、ＴＦＴＱ１０で同期がとられる前に、第２同期反転回路内のＴＦＴＱ４を用いて第２同期信号ＣＫ２に同期させている。これにより、第１同期反転回路内の信号から生成される状態選択信号について、簡易な構成で、第２同期型反転回路の出力信号との同期をとることができる。これにより、ＴＦＴＱ１０で第１同期信号ＣＫ１に同期をとることができるようになり、上述したように、簡易な構成で互いに共役関係である２つの状態選択信号を得ることができるようになる。
また、本実施形態において、共役信号生成回路は、２つの状態選択信号の両方について個別に設けられた２つのＴＦＴＱ７，Ｑ１０でそれぞれ同期をとるので、これらのＴＦＴＱ７，Ｑ１０までは波形が揃っていない信号であっても、ＴＦＴＱ７，Ｑ１０で同期をとることで完全な共役関係をもつ２つの状態選択信号を得ることが可能となる。
また、本実施形態において、共役信号生成回路は、互いに異なる電源電圧Ｖｂ，Ｖｃのうち選択電圧との電位差（バイアス電圧）が小さい方の電源電圧Ｖｂに対応するＴＦＴＱ８のゲート端子へ入力される状態選択信号の選択電圧（Ｌレベル電圧）を、その状態選択信号について同期をとるためにＴＦＴＱ７に入力される第１同期信号ＣＫ１を用いて、電源電圧Ｖｂとの電位差が大きくなるように変圧する変圧回路部としてのキャパシタＣ４，Ｃ８を有する。これにより、ＴＦＴＱ８のＯＮ／ＯＦＦ動作を安定して行うことができるようになる。
また、本実施形態において、第２同期反転回路は、２つのＴＦＴＱ５，Ｑ６の動作状態を変化させることにより、共役信号生成回路により生成される状態選択信号の選択電圧となるＬレベル電圧又は非選択電圧となるＨレベル電圧を共役信号生成回路へ選択的に出力するものであり、２つのＴＦＴＱ５，Ｑ６のソース端子にはいずれも第２同期信号ＣＫ２が入力され、２つのＴＦＴＱ５，Ｑ６のドレイン端子にはいずれも共役信号生成回路への出力端子が接続され、ＴＦＴＱ５のゲート端子には、第１同期反転回路から出力されてＴＦＴＱ４により第２同期信号ＣＫ２に同期された信号が入力され、ＴＦＴＱ６のゲート端子には第２同期信号ＣＫ２が入力され、ＴＦＴＱ４の出力端子と第２同期信号ＣＫ２が入力される同期信号入力端子との間にキャパシタＣ７を設けている。これにより、上述したように、ＴＦＴＱ５のＯＦＦ状態を安定化させることができるとともに、外部出力回路のＴＦＴＱ９についてもＯＦＦ状態の安定化を図ることができる。また、キャパシタの実装面積を小さくできるとともに、瞬時電流を減らす効果も得られる。
また、本実施形態において、外部出力回路における２つのＴＦＴＱ８，Ｑ９は、当該シフトレジスタ用回路に搭載される他のＴＦＴＱ１〜Ｑ７，Ｑ１０と同型のチャネル（本実施形態ではｐチャネル）であるので、シフトレジスタ用回路を印刷技術等で作製する場合にコストの点で有利である。
【符号の説明】
【００５４】
３０９  コントローラ
３１１  画素信号線ドライバ
３１３  選択線ドライバ
１００１  ＴＦＴ
１００２  ゲート端子
１００３  ソース端子
１００４  ドレイン端子
１００５  画素電極
１００６  透明電極
１０１４Ｗ，１０１４Ｂ  着色粒子
Ｃ１〜Ｃ８  キャパシタ
ＣＫ１，ＣＫ２  同期信号
ＩＮ  入力信号
ＯＵＴ１  次段出力信号
ＯＵＴ２  外部出力信号
Ｑ１〜Ｑ１０  ＴＦＴ
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】特開昭６０−７０５９９号公報
【特許文献２】特開２００７−１２８６３１号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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