【手続補正書】
【提出日】平成17年7月21日(2005.7.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成された薄膜トランジスタのゲイト電極と、
前記ゲイト電極に接続され、該ゲイト電極の上層又は下層に形成された短距離配線と、
を具備し、
前記ゲイト電極は各薄膜トランジスタにおいて孤立して形成されていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記短距離配線は画素内を引き回す配線又は１つの機能ブロックを引き回す配線であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記短距離配線の長さが２μｍ以上２ｃｍ未満であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のうちのいずれか一項において、前記短距離配線は２層以上の多層配線を有し、前記多層配線は配線相互間に絶縁膜が設けられたものであることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のうちのいずれか一項において、前記短距離配線の上層に形成された長距離配線をさらに具備することを特徴とする半導体装置。
【請求項６】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成された薄膜トランジスタのゲイト電極と、
前記ゲイト電極の上層又は下層に形成された長距離配線と、
を具備し、
前記ゲイト電極は各薄膜トランジスタにおいて孤立して形成されていることを特徴とする半導体装置。
【請求項７】
請求項５又は６において、前記長距離配線の長さは画素ピッチの百倍以上の長さであることを特徴とする半導体装置。
【請求項８】
請求項５乃至７のうちのいずれか一項において、前記長距離配線の長さが２ｃｍ以上１０ｃｍ以下であることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のうちのいずれか一項において、前記長距離配線は２層以上の多層配線を有し、前記多層配線は配線相互間に絶縁膜が設けられたものであることを特徴とする半導体装置。
【請求項１０】
請求項４又は９において、前記多層配線のうちの少なくとも１層の配線が低抵抗材料からなることを特徴とする半導体装置。
【請求項１１】
請求項１０において、前記低抵抗材料が銅、銅合金、金、金合金、銀、銀合金の群から選ばれた一又は複数の材料であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のうちのいずれか一項において、前記周辺回路領域には薄膜トランジスタが形成されており、前記薄膜トランジスタの上方に２層以上の多層配線が形成されていることを特徴とする半導体装置。
【請求項１３】
基板上の駆動回路領域に駆動回路用薄膜トランジスタを形成すると共に前記基板上の画素領域に画素用薄膜トランジスタを形成する工程と、
前記駆動回路用薄膜トランジスタの上方に第１の配線を形成し、前記第１の配線の上方に第２の配線を形成し、前記第２の配線の上方に第３の配線を形成すると共に、前記画素用薄膜トランジスタのドレイン領域上に第１の容量素子を形成し、前記第１の容量素子上に第２の容量素子を形成する工程と、
を具備することを特徴とする半導体装置の作製方法。
【請求項１４】
基板上の駆動回路領域に形成された駆動回路用薄膜トランジスタと、
前記基板上の画素領域に形成された画素用薄膜トランジスタと、
前記駆動回路用薄膜トランジスタの上方に形成された第１の配線と、
前記第１の配線の上方に形成された第２の配線と、
前記第２の配線の上方に形成された第３の配線と、
前記画素用薄膜トランジスタのドレイン領域上に形成された第１の容量素子と、
前記第１の容量素子上に形成された第２の容量素子と、
を具備することを特徴とする半導体装置。
【請求項１５】
基板上の駆動回路領域に駆動回路用薄膜トランジスタを形成すると共に前記基板上の画素領域に画素用薄膜トランジスタを形成する工程と、
前記駆動回路用薄膜トランジスタ及び前記画素用薄膜トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記画素領域の第１の層間絶縁膜に、前記画素用薄膜トランジスタのドレイン領域上に位置する第１コンタクトホールを形成する工程と、
前記駆動回路領域の第１の層間絶縁膜上に第１の導電膜からなる第１の配線を形成すると共に、前記第１コンタクトホール内に第１の導電膜からなるドレイン電極を形成する工程と、
前記第１の配線、前記ドレイン電極及び前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記画素領域の第２の層間絶縁膜に、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールを形成する工程と、
前記第２の層間絶縁膜上及び前記第２コンタクトホール内に第３の層間絶縁膜を形成する工程と、
前記駆動回路領域の第３の層間絶縁膜上に、第２の導電膜からなる第２の配線を形成すると共に、前記第２コンタクトホール内に第２の導電膜からなる第１の容量電極を形成する工程と、
前記第１の容量電極をエッチング加工することにより、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させる工程と、
前記第２の配線、前記第１の容量電極及び前記第３の層間絶縁膜の上に第４の層間絶縁膜を形成する工程と、
前記画素領域の第４の層間絶縁膜に、前記第２コンタクトホール上且つ前記第１の容量電極上に位置する第３コンタクトホールを形成する工程と、
前記第４の層間絶縁膜上及び前記第３コンタクトホール内に第５の層間絶縁膜を形成する工程と、
前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜をエッチング加工することにより、前記第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させる工程と、
前記駆動回路領域の第５の層間絶縁膜上に、第３の導電膜からなる第３の配線を形成すると共に、前記第３コンタクトホール内に第３の導電膜からなる第２の容量電極を形成し、前記第２の容量電極を前記ドレイン電極に電気的に接続する工程と、
を具備し、
前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての前記第３の層間絶縁膜及び前記第１の容量電極から構成された第１の容量素子と、前記第１の容量電極、誘電体としての前記第５の層間絶縁膜及び前記第２の容量電極から構成された第２の容量素子とを形成することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１５において、前記ドレイン電極に電気的に接続する工程の後に、前記第３の配線、前記第２の容量電極及び前記第５の層間絶縁膜の上に第６の層間絶縁膜を形成する工程と、前記画素領域の第６の層間絶縁膜上に、前記第２の容量電極と電気的に接続された画素電極を形成する工程と、をさらに有することを特徴とする半導体装置の作製方法。
【請求項１７】
基板上の駆動回路領域に形成された駆動回路用薄膜トランジスタと、
前記基板上の画素領域に形成された画素用薄膜トランジスタと、
前記駆動回路用薄膜トランジスタ及び前記画素用薄膜トランジスタの上に形成された第１の層間絶縁膜と、
前記画素領域の第１の層間絶縁膜に形成され、前記画素用薄膜トランジスタのドレイン領域上に位置する第１コンタクトホールと、
前記駆動回路領域の第１の層間絶縁膜上に形成された第１の導電膜からなる第１の配線と、
前記第１コンタクトホール内に形成された第１の導電膜からなるドレイン電極と、
前記第１の配線、前記ドレイン電極及び前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記画素領域の第２の層間絶縁膜に形成され、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールと、
前記第２の層間絶縁膜上及び前記第２コンタクトホール内に形成された第３の層間絶縁膜と、
前記駆動回路領域の第３の層間絶縁膜上に形成された第２の導電膜からなる第２の配線と、
前記第２コンタクトホール内に形成された第２の導電膜からなる第１の容量電極と、
前記第１の容量電極に形成され、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させるための第１ホールと、
前記第２の配線、前記第１の容量電極及び前記第３の層間絶縁膜の上に形成された第４の層間絶縁膜と、
前記画素領域の第４の層間絶縁膜に形成され、前記第２コンタクトホール上且つ前記第１の容量電極上に位置する第３コンタクトホールと、
前記第４の層間絶縁膜上及び前記第３コンタクトホール内に形成された第５の層間絶縁膜と、
前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜に形成され、前記第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させるための第２ホールと、
前記駆動回路領域の第５の層間絶縁膜上に形成された第３の導電膜からなる第３の配線と、
前記第３コンタクトホール内に形成され、前記ドレイン電極に電気的に接続された第３の導電膜からなる第２の容量電極と、
を具備し、
前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての前記第３の層間絶縁膜及び前記第１の容量電極から構成された第１の容量素子と、前記第１の容量電極、誘電体としての前記第５の層間絶縁膜及び前記第２の容量電極から構成された第２の容量素子とを形成することを特徴とする半導体装置。
【請求項１８】
請求項１７において、前記第３の配線、前記第２の容量電極及び前記第５の層間絶縁膜の上に形成された第６の層間絶縁膜と、前記画素領域の第５の層間絶縁膜上に形成され、前記第２の容量電極と電気的に接続された画素電極と、をさらに有することを特徴とする半導体装置。