(57)【要約】【課題】ＭＯＮＯＳ構造を有する半導体記憶装置の書き込み及び消去時間を短縮する。【解決手段】素子分離絶縁膜２６で分離された複数の素子領域を有する半導体基板１０と、前記各素子領域上に設けられた第１絶縁膜１２と、前記第１絶縁膜１２上に設けられた第１電荷蓄積絶縁膜１４と、前記第１電荷蓄積絶縁膜１４上に設けられた第１導電層１６と、前記第１導電層１６上に設けられた第２電荷蓄積絶縁膜１８と、前記第２電荷蓄積絶縁膜１８上及び前記素子分離絶縁膜２６上に設けられた第２絶縁膜２２と、前記第２絶縁膜２２上に設けられた第２導電層２４とを具備する不揮発性半導体記憶装置。【選択図】図３
2010135561.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁膜で分離された複数の素子領域を有する半導体基板と、
前記各素子領域上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１電荷蓄積絶縁膜と、
前記第１電荷蓄積絶縁膜上に設けられた第１導電層と、
前記第１導電層上に設けられた第２電荷蓄積絶縁膜と、
前記第２電荷蓄積絶縁膜上及び前記素子分離絶縁膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第２導電層と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１導電層は、不純物を有するシリコン膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１導電層は、Ｗ、ＷＮ、ＴａＮ、ＴｉＮ、ＴａＣ、ＴｉＣ、ＴａＳｉＮ、ＴｉＳｉＮ、ＴａＳｉＣ、ＴｉＳｉＣ、ＴａＡｌＣ及びＴｉＡｌＣからなる群より選ばれる少なくとも１種から成る膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１導電層を構成する膜は、１原子層以上４０ｎｍ以下の膜厚を有することを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１及び第２電荷蓄積絶縁膜は、シリコンと窒素の化合物から成ることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置として、浮遊導電層（ポリシリコン）中に電荷を保持することで情報を記憶するフローティングゲート型半導体記憶装置が広く使用されている。近時、このような半導体記憶装置において、素子の微細化が進み、それに伴い隣接セルとの干渉効果、いわゆるＹｕｐｉｎ効果（隣接セル間の寄生容量により閾値が変動する効果）が問題となっている。その主な要因は隣接するセルの浮遊導電層の対向面積が大きいことにあり、したがって、対向面積を縮小することにより干渉効果を低減することができる。
【０００３】
しかし、フローティングゲート型半導体記憶装置は、構造上、浮遊導電層の対向面積を小さくすることが困難である。そこで、このフローティングゲート型に代わる半導体記憶装置として、ＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）型半導体記憶装置が注目されている。
【０００４】
従来のＭＯＮＯＳ型半導体記憶装置は、シリコン基板とゲート電極の間に、ゲート積層膜としてトンネル絶縁膜／電荷蓄積絶縁膜／ブロック絶縁膜を備えた構造を有する。一般に、トンネル絶縁膜は、シリコン酸化膜（ＳｉＯ２膜）からなり、電荷蓄積絶縁膜はトラップ準位を多く含むシリコン窒化膜（Ｓｉ３Ｎ４膜）からなり、ブロック絶縁膜は、シリコン酸化膜換算膜厚でシリコン酸化膜よりリーク電流を低減できる高誘電率絶縁膜からなる。シリコン基板よりトンネル絶縁膜を介して電子及び正孔（ホール）を電荷蓄積絶縁膜に注入し、閾値をコントロールしてメモリとして機能させる。しかし、このＭＯＮＯＳ型構造は、フローティングゲート型構造と比較して電荷蓄積絶縁膜の電子及び正孔の捕獲効率が悪く、そのため書き込み及び消去時間が遅いという問題がある。
【０００５】
この対策として、例えば電子及び正孔が注入される電荷蓄積絶縁膜中のトラップサイトを増やす方法が提案されている（例えば、特許文献１参照。）が、捕獲効率を十分に高めるまでには至っていない。
【特許文献１】特開２００７−３０５７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＯＮＯＳ構造を有する半導体記憶装置において、電荷蓄積絶縁膜の電子及び正孔の捕獲効率を高め、書き込み及び消去時間を短縮することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、素子分離絶縁膜で分離された複数の素子領域を有する半導体基板と、前記各素子領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１電荷蓄積絶縁膜と、前記第１電荷蓄積絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第２電荷蓄積絶縁膜と、前記第２電荷蓄積絶縁膜上及び前記素子分離絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電層とを具備することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明の一態様による不揮発性半導体記憶装置によれば、ＭＯＮＯＳ構造を有する半導体記憶装置において、電荷蓄積絶縁膜の電子及びホールの捕獲効率を高め、書き込み及び消去時間を短縮することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る実施の形態について説明する。なお、説明は図面に基づいて行うが、それらの図面は単に図解のために提供されるものであって、本発明はそれらの図面により何ら限定されるものではない。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは実際のものとは異なっている。さらに、以下の図面の記載において、共通する部分には、同一符号を付して重複する説明を省略する。
【００１０】
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す平面図である。また、図２は、図１のII−II線に沿う断面図であり、図３は、図１のIII−III線に沿う断面図である。
【００１１】
図１に示すように、本実施形態においては、複数のセルトランジスタＧＣ１〜ＧＣｎが直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧｔｒ１を介してビット線に、また、他端側のソースが選択用のＮＭＯＳトランジスタＳＧｔｒ２を介してソース線に接続されている。上記各トランジスタＧＣ１〜ＧＣｎ、ＳＧｔｒ１、ＳＧｔｒ２は、半導体基板の同一のウエルに形成されている。
【００１２】
セルトランジスタＧＣ１〜ＧＣｎのゲート電極は、行方向に連続的に配列されたワード線ＷＬ１〜ＷＬｎにそれぞれ接続され、選択用トランジスタＳＧｔｒ１のゲート電極は、選択線ＳＧ１に接続され、選択トランジスタＳＧｔｒ２のゲート電極は、選択線ＳＧ２に接続されている。また、ワード線ＷＬ１〜ＷＬｎの一端は、図示は省略したが、メタル配線を介して周辺回路との接続パッドを有しており、素子分離絶縁膜２８上に形成された構造になっている。
【００１３】
そして、図３に示すように、半導体基板１０内にはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜２８が設けられる。素子分離絶縁膜２８はストライプ状に形成され、その間の領域はアクティブ領域ＡＡとなる。このアクティブ領域ＡＡにセルトランジスタＧＣ１〜ＧＣｎが配置される。
【００１４】
また、図２に示すように、半導体基板１０の表面領域には不純物拡散層（ＩＤＬ：Ｉｍｐｕｒｉｔｙ  Ｄｉｆｆｕｓｅｄ  Ｌａｙｅｒ）２６が形成され、不純物拡散層２６間のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１２、第１電荷蓄積絶縁膜１４、第１導電層１６及び第２電荷蓄積絶縁膜１８からなる電荷蓄積膜２０と、ブロック絶縁膜（第２絶縁膜）２２、並びに、ゲート電極（第２導電層）２４が順に設けられる。素子分離絶縁膜２８は、その上面がトンネル絶縁膜１２の上面より高く、電荷蓄積膜２０の上面より低く位置し、かつ、ブロック絶縁膜２２で覆われるように設けられる。図２において、３０は、トンネル絶縁膜１２上のスペースを埋め、かつ、ゲート電極（第２導電層）２４を覆う層間絶縁膜を示している。
【００１５】
半導体基板１０からトンネル絶縁膜１２を介して電荷蓄積膜２０に電子及び正孔が注入される。トンネル絶縁膜１２としては、例えばシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜とシリコン窒化膜（Ｓｉ３Ｎ４膜）の積層膜、シリコン酸化膜に窒素を添加したシリコン酸窒化膜（ＳｉＯＮ膜）等を使用することができる。窒素を含む絶縁膜を使用すると、電荷蓄積膜２０への電子及び正孔の注入効率を高くなり、また、電気的ストレスに対する耐性も向上する。
【００１６】
電荷蓄積膜２０の第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８としては、例えばシリコン窒化膜等を使用することができる。
【００１７】
第１導電層１６としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ゲルマニウム（Ｇｅ）等の不純物が添加された導電性ポリシリコン膜の他、不純物拡散層２６を形成する際の熱処理に対し耐熱性を有する金属を含む膜を使用することができる。金属を含む膜の具体例としては、例えばタングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＯ）膜、炭化タンタル（ＴａＣ）膜、炭化チタン（ＴｉＣ）、窒化ケイ化タンタル（ＴａＳｉＮ）膜、窒化ケイ化チタン（ＴｉＳｉＮ）膜、炭化ケイ化タンタル（ＴａＳｉＣ）膜、炭化ケイ化チタン（ＴｉＳｉＣ）膜、タンタル・アルミニウム炭化（ＴａＡｌＣ）膜、チタン・アルミニウム炭化（ＴｉＡｌＣ）膜等が挙げられる。
【００１８】
ブロック絶縁膜２２は、電荷蓄積膜２０に注入された電子及び正孔がゲート電極２４に抜けないようにする膜である。ブロック絶縁膜２２としては、シリコン酸化膜の他、ハフニウム（Ｈｆ）、ジルコニア（Ｚｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）及びランタン（Ｌａ）の群から選ばれる少なくとも１種の元素を含む酸化膜、シリコン（Ｓｉ）と、ハフニウム、ジルコニア、タンタル、アルミニウム及びランタンの群から選ばれる少なくとも１種の元素とを含む酸化膜等の高誘電率膜を使用することができる。また、シリコン酸化膜、シリコン窒化膜、ハフニウム、ジルコニア、タンタル、アルミニウム及びランタンの群から選ばれる少なくとも１種の元素を含む酸化膜、並びに、シリコンと、ハフニウム、ジルコニア、タンタル、アルミニウム及びランタンの群から選ばれる少なくとも１種の元素とを含む酸化膜から選ばれる少なくとも２種の酸化膜の積層膜を使用することも可能である。ハフニウム、ジルコニア、タンタル、アルミニウム及びランタンの群から選ばれる少なくとも１種の元素を含む酸化膜の具体例としては、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、ハフニウム・アルミニウム酸化膜（ＨｆＡｌＯ膜）等が挙げられる。また、シリコンと、ハフニウム、ジルコニア、タンタル、アルミニウム及びランタンの群から選ばれる少なくとも１種の元素とを含む酸化膜の具体例としては、ハフニウム・シリコン酸化膜（ＨｆＳｉＯ膜）等が挙げられる。
【００１９】
このブロック絶縁膜２２の膜厚は、８〜１６ｎｍの範囲が好ましい。膜厚が８ｎｍ未満では、リーク電流が増大し、逆に、膜厚が１６ｎｍを超えると、メモリセルトランジスタの動作性が低下するおそれがある。
【００２０】
ゲート電極２４としては、ポリシリコン膜、ポリシリコン膜とタングステン膜（Ｗ膜）膜、ニッケルシリサイド膜（ＮｉＳｉ膜）、コバルトシリサイド膜（ＣｏＳｉ膜）、タングステンシリサイド膜（ＷＳｉ膜）等との積層膜を使用することができる。
【００２１】
以下、本実施形態の不揮発性半導体記憶装置の動作の一例を、従来型のＭＯＮＯＳ型半導体記憶装置の動作と対比して説明する。
【００２２】
図４及び図５は、電荷蓄積膜がシリコン窒化膜（Ｓｉ３Ｎ４膜）で形成されている以外は本実施形態と同様に構成された不揮発性半導体記憶装置を示している。図４及び図５において、（ａ）は、ビット線方向の断面図であり、（ｂ）は、ワード線方向の断面図である。
【００２３】
図４に示すように、この従来型の不揮発性半導体記憶装置では、電荷蓄積膜はシリコン窒化膜（Ｓｉ３Ｎ４膜）４２の単層膜であり、データ書き込み時には、ゲート電極２４に正（プラス）の電圧を印加し、半導体基板１０から電荷蓄積膜のシリコン窒化膜４２に電子（ｅ）を注入する。半導体基板１０から注入された電子（Ｉｅ０）は、半導体基板１０からトンネル絶縁膜１２を通って、その一部（Ｉｅ１）がシリコン窒化膜４２に捕獲され、残り（Ｉｅ２）は、シリコン窒化膜４２をそのまま通過し、さらにブロック絶縁膜２２を通ってゲート電極２４にリーク電子として到達する。半導体基板１０から注入された電子（Ｉｅ０）と、シリコン窒化膜４２に捕獲された電子（Ｉｅ１）と、ゲート電極２４にリークした電子（Ｉｅ２）との間には、（Ｉｅ０）＝（Ｉｅ１）＋（Ｉｅ２）の関係が成り立つ。
【００２４】
また、データ消去時には、図５に示すように、ゲート電極２４に負（マイナス）の電圧を印加し、半導体基板１０から電荷蓄積膜のシリコン窒化膜４２に正孔（ｈ）を注入する。半導体基板１０から注入された正孔（Ｉｈ０）は、半導体基板１０からトンネル絶縁膜１２を通って、その一部（Ｉｈ１）がシリコン窒化膜４２に捕獲され、残り（Ｉｈ２）は、シリコン窒化膜４２をそのまま通過し、さらにブロック絶縁膜２２を通ってゲート電極２４に到達する。半導体基板１０から注入された正孔（Ｉｈ０）と、シリコン窒化膜（Ｓｉ３Ｎ４膜）４２に捕獲された正孔（Ｉｈ１）と、ゲート電極２４に到達した正孔（Ｉｈ２）との間には、（Ｉｈ０）＝（Ｉｈ１）＋Ｉｈ２）の関係が成り立つ。シリコン窒化膜（Ｓｉ３Ｎ４膜）４２に捕獲された正孔は、シリコン窒化膜４２に捕獲されている電子と結合して電子を消滅させる。
【００２５】
このように電荷蓄積膜がシリコン窒化膜４２の単層膜からなる従来型の不揮発性半導体記憶装置では、半導体基板１０から注入した電子及び正孔の一部がゲート電極２４に到達する。このため、電荷蓄積膜の電子及び正孔の蓄積に時間がかかり、その結果、書き込み時間及び消去時間が長くなる。
【００２６】
これに対し、本実施形態の不揮発性半導体記憶装置では、電荷蓄積膜２０は第１電荷蓄積絶縁膜１４、第１導電層１６及び第２電荷蓄積絶縁膜１８からなる積層膜である。図６に示すように、データ書き込み時には、従来型の不揮発性半導体記憶装置と同様、ゲート電極２４に正（プラス）の電圧を印加し、半導体基板１０から電荷蓄積膜２０に電子（ｅ）を注入する。半導体基板１０から注入された電子（Ｉｅ０）は、半導体基板１０からトンネル絶縁膜１２及び第１電荷蓄積絶縁膜１４を通って第１導電層１６に達し、第１導電層１６で散乱され、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲される。半導体基板１０から注入された電子（Ｉｅ０）と、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲される電子（Ｉｅ３）との間には、（Ｉｅ０）≒（Ｉｅ３）の関係が成り立つ。
【００２７】
また、図７に示すように、データ消去時にも、従来型の不揮発性半導体記憶装置と同様、ゲート電極２４に負（マイナス）の電圧を印加し、半導体基板１０から電荷蓄積膜２０に正孔（ｈ）を注入する。半導体基板１０から注入された正孔（Ｉｈ０）は、半導体基板１０からトンネル絶縁膜１２及び第１電荷蓄積絶縁膜１４を通って第１導電層１６に達し、第１導電層１６で散乱され、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲される。半導体基板１０から注入された正孔（Ｉｈ０）と、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲される正孔（Ｉｈ３）との間には、（Ｉｈ０）≒（Ｉｈ３）の関係が成り立つ。第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲された正孔は、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲されている電子と結合して電子を消滅させる。
【００２８】
このように本実施形態の不揮発性半導体記憶装置では、半導体基板１０から注入した電子及び正孔は略第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８に捕獲される。このため、従来型の不揮発性半導体記憶装置に比べ、書き込み時間及び消去時間を短縮することができる。
【００２９】
なお、第１導電層１６は、１原子層以上の膜厚があれば書き込み時間及び消去時間を短縮することができ、その効果は膜厚の増大とともに大きくなる。しかし、膜厚が大きくなり過ぎると、フローティングゲート型半導体記憶装置の場合と同様に隣接セルとの干渉効果が問題になってくる恐れがある。このような観点から、第１導電層１６の膜厚は４０ｎｍ以下とすることが好ましい。
【００３０】
また、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８も、それぞれ１原子層以上の膜厚があれば書き込み時間及び消去時間を短縮することができ、その効果は膜厚の増大とともに大きくなる。但し、膜厚が大きくなり過ぎると、メモリセルトランジスタの動作性が低下することから、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８の合計で７ｎｍ以下とすることが好ましい。
【００３１】
なお、第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８の膜厚が１原子層以上であればよいのは、これらの第１電荷蓄積絶縁膜１４及び第２電荷蓄積絶縁膜１８が、従来のシリコン窒化膜４２のように注入された電子及び正孔を直接捕獲するものではなく、第１導電層１６に注入され散乱された電子及び正孔を捕獲するものであるからである。ちなみに従来のシリコン窒化膜４２の膜厚は、通常、２ｎｍ以上である。
【００３２】
次に、本実施形態の不揮発性半導体記憶装置の製造方法の一例を、図８〜図１３を参照しながら説明する。なお、これらの各図面において、（ａ）は図２に対応するビット線方向の断面図であり、（ｂ）は図３に対応するワード線方向の断面図である。
【００３３】
（イ）まず、図８に示すように、シリコン基板等の半導体基板１０上に熱酸化法を用いてトンネル絶縁膜となるシリコン酸化膜１１を形成し、さらに、このシリコン酸化膜１１上に、例えば減圧化学気相成長（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン窒化膜１３、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｐ、Ａｓ、Ｓｂ、Ｇｅ等の不純物が添加された導電性ポリシリコン膜１５及びシリコン窒化膜１７を順に成膜する。なお、導電性ポリシリコン膜１５が、Ｇａ、Ｉｎ、ＡｓまたはＳｂが添加されたものである場合には、ポリシリコン膜を成膜後、イオン注入法により不純物の注入を行う。シリコン窒化膜１３、ポリシリコン膜１５及びシリコン窒化膜１７は、それぞれ第１電荷蓄積絶縁膜１４、第１導電層１６及び第２電荷蓄積絶縁膜１８となる膜である。
【００３４】
次に、素子分離絶縁膜２８を形成するために、ＬＰＣＶＤ法を用いてシリコン酸化膜５１、シリコン窒化膜５３およびシリコン酸化膜５５を順に形成する。シリコン窒化膜５３は素子分離絶縁膜形成時の化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパー膜となり、シリコン酸化膜５５は素子分離絶縁膜パターン形成時のマスク材となる。また、シリコン酸化膜５１はシリコン窒化膜５３及びシリコン酸化膜５５を分離するための犠牲膜となる。
【００３５】
そして、シリコン窒化膜５５上にフォトレジストを塗布し、リソグラフィー法によりレジストパターン５７を形成する。
【００３６】
（ロ）次に、図９に示すように、レジストパターン５７をマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、シリコン酸化膜５５をエッチングし、レジストパターン５７を除去した後、シリコン酸化膜５５をマスクとしてシリコン窒化膜５３、シリコン酸化膜５１、シリコン窒化膜１７、ポリシリコン膜１５、シリコン窒化膜１３、シリコン酸化膜１１及び半導体基板１０を順次エッチングする。この結果、ストライプ状のトレンチ５９が形成される。
【００３７】
（ハ）次に、図１０に示すように、ＣＶＤ法により、素子分離絶縁膜２８となるシリコン酸化膜６１を形成する。また、シリコン窒化膜５３をストッパーにしてＣＭＰにより平坦化加工を行った後、ＲＩＥ法あるいは弗酸を用いたウェットエッチング等によりシリコン酸化膜６１を所望の位置まで落とし込む。さらに、シリコン酸化膜６１をマスクとして、例えば、熱燐酸（Ｈ３ＰＯ４）を用いたウェットエッチング等によりシリコン窒化膜５３を除去した後、例えば、弗酸を用いたウェットエッチング等によりシリコン酸化膜６１を再度所望の位置まで落とし込み、素子分離絶縁膜２８を形成するとともに、シリコン酸化膜５１を除去する。
【００３８】
（ニ）次に、図１１に示すように、シリコン窒化膜１７上及び素子分離絶縁膜２８上に、ＣＶＤ法によりブロック絶縁膜２２となる高誘電率絶縁膜６３を形成し、さらに、この高誘電率絶縁膜６３上にゲート電極２４となるポリシリコン膜６５及びシリコン窒化膜６７を順に成膜する。シリコン窒化膜６７は、ゲート電極加工時のマスク材となる。
【００３９】
（ホ）次に、シリコン窒化膜６７上にフォトレジストを塗布し、リソグラフィー法によりレジストパターンを形成する。また、このレジストパターンをマスクとして、例えばＲＩＥ法により、シリコン窒化膜６７をエッチングし、レジストパターンを除去する。その後、図１２に示すように、シリコン窒化膜６７をマスクとして、例えばＲＩＥ法により、ポリシリコン膜６５、高誘電率絶縁膜６３、シリコン窒化膜１７、導電性ポリシリコン膜１５及びシリコン窒化膜１３を順次エッチングする。レジストパターンはストライプ状に形成され、図９に示すトレンチ４９のストライプとは交差するように形成される。
【００４０】
（へ）次に、図１３に示すように、シリコン窒化膜６７をマスクにして、イオン注入法により半導体基板１０に不純物を注入し、急速熱アニール（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により不純物を活性化させ不純物拡散層２６を形成する。その後、ＣＶＤ法により、不純物拡散層２６上のスペースを埋める層間絶縁膜３０となるシリコン酸化膜６９を形成し、シリコン窒化膜６７をストッパーにしてＣＭＰにより平坦化加工を行う。
【００４１】
この後、図示は省略したが、多層配線の形成等、半導体記憶装置に必要な工程を行って、本実施形態の不揮発性半導体記憶装置、すなわち、図１に示したようなセルアレイ構造を有する不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）を完成する。
【００４２】
なお、前述したように以上説明した製造方法は一例であり、この変形例を含め、種々の製造方法によって本実施形態の不揮発性半導体記憶装置を製造可能であることはいうまでもない。
【００４３】
また、上記の実施の形態では、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、ＡＮＤ型フラッシュメモリや、ＤＩＮＯＲ型フラッシュメモリ等にも同様に適用可能である。
【００４４】
本発明は、以上説明した実施の形態の記載内容に限定されるものではなく、その要旨を逸脱しない範囲で適宜変更可能であることはいうまでもない。
【図面の簡単な説明】
【００４５】
【図１】一実施形態に係る不揮発性半導体記憶装置のセルアレイ構造を示す平面図である。
【図２】図１のII−II線に沿う断面図である。
【図３】図１のIII−III線に沿う断面図である。
【図４】従来の不揮発性半導体記憶装置の書き込み時の動作を説明するための図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図５】従来の不揮発性半導体記憶装置の消去時の動作を説明するための図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図６】一実施形態に係る不揮発性半導体記憶装置の書き込み時の動作を説明するための図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図７】一実施形態に係る不揮発性半導体記憶装置の消去時の動作を説明するための図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図８】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図９】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図１０】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図１１】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図１２】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【図１３】一実施形態に係る不揮発性半導体記憶装置の製造方法の一例の一工程を示す図で、（ａ）はビット線方向の断面図、（ｂ）はワード線方向の断面図である。
【符号の説明】
【００４６】
１０…半導体基板、１２…トンネル絶縁膜（第１絶縁膜）、１４…第１電荷蓄積絶縁膜、１６…第１導電層、１８…第２電荷蓄積絶縁膜、２０…電化蓄積膜、２２…ブロック絶縁膜（第２絶縁膜）、２４…ゲート電極（第２導電層）、２８…素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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