(57)【要約】【課題】入力データに位相を合わせたクロック信号を安定的かつ低消費電力で得る受信回路を提供する。【解決手段】受信回路において、制御回路３０、発振回路４０、分周回路５０、フリップフロップ回路、第１および第２の位相比較回路などを備え、発振回路４０の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。発振回路４０は、２系統の制御信号によって発振周波数を制御でき、一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。【選択図】図１
2010057006.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって発振周波数を制御される発振回路と、上記発振回路の出力を分周してフィードバック信号を出力する分周回路と、一定の周期で変化するリファレンス信号と上記フィードバック信号の位相を比較する第１の位相比較回路と、外部から供給される入力データを上記発振回路の出力に同期して取り込むフリップフロップ回路と、上記発振回路の出力が上記フリップフロップ回路に加えられるタイミングと上記入力データが上記フリップフロップ回路に加えられるタイミングの関係を比較する第２の位相比較回路と、上記第１および第２の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する制御回路とを備え、
上記入力データに信号情報が有る時には上記第２の位相比較回路の出力に基づいて上記制御回路が上記発振回路の発振周波数を制御し、上記入力データに信号情報が無い時には上記第１の位相比較回路の出力に基づいて上記制御回路が上記発振回路の発振周波数を制御するように構成された受信回路において、
上記発振回路の発振周波数を制御する制御信号は２系統の制御信号により構成され、上記２系統の制御信号のうちの一方の系統の制御信号を変化させた場合には上記発振回路の発振周波数は徐々に大きく変化し、上記２系統の制御信号のうちの他方の系統の制御信号を変化させた場合には上記発振回路の発振周波数は直ちに少しだけ変化するように構成されたことを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
上記第１の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態から上記第２の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態に移行する場合には、移行した直後から定期的かつ徐々に上記第２の位相比較回路の出力に基づいて上記一方の系統の制御信号を変化させ、
上記第２の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態から上記第１の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態に移行する場合には、移行した直後から上記第１の位相比較回路の出力が変化するまでの間は上記一方の系統の制御信号を変化させず、その後上記第１の位相比較回路の出力が変化した以降に定期的かつ徐々に上記第１の位相比較回路の出力に基づいて上記一方の系統の制御信号を変化させ、
上記他方の系統の制御信号には、上記第１または第２の位相比較回路の出力を常にかつ直ちに反映させるように構成されたことを特徴とする受信回路。
【請求項３】
請求項１または２に記載の受信回路において、
上記第２の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態の時には、上記第１の位相比較回路の出力に基づいて上記発振回路の発振周波数を制御する状態の時と比較して、上記一方の系統の制御信号を変化させる頻度が低くなるように構成されたことを特徴とする受信回路。
【請求項４】
請求項１〜３のいずれか１項に記載の受信回路において、
上記フリップフロップ回路の出力が所定時間以内に変化している場合には上記入力データに信号情報が有ると判定して上記第２の位相比較回路の出力に基づく制御を行ない、上記フリップフロップ回路の出力が所定時間以上にわたって変化していない場合には上記入力データに信号情報が無いと判定して上記第１の位相比較回路の出力に基づく制御を行なうように構成されたことを特徴とする受信回路。
【請求項５】
請求項１〜４のいずれか１項に記載の受信回路において、
上記フリップフロップ回路の出力に基づいて信号処理を行なう後段の回路において上記入力データに信号情報が有るか否かを判定し、上記第１または第２のいずれの位相比較回路の出力に基づいて上記発振回路の発振周波数を制御するかを、上記後段の回路の判定結果に基づいて切り替えるように構成されたことを特徴とする受信回路。
【請求項６】
請求項１〜５のいずれか１項に記載の受信回路において、
上記フリップフロップ回路は、上記入力データに対する閾値が異なる２種類のフリップフロップ回路と、その２種類のフリップフロップ回路の出力を選択して上記フリップフロップ回路の出力とするセレクタ回路により構成され、直前のサイクルにおける上記フリップフロップ回路の出力がハイレベルである場合には上記２種類のフリップフロップ回路のうちの一方の出力を上記フリップフロップ回路の出力とし、直前のサイクルにおける上記フリップフロップ回路の出力がローレベルである場合には上記２種類のフリップフロップ回路のうちの他方の出力を上記フリップフロップ回路の出力とするように構成されたことを特徴とする受信回路。
【請求項７】
請求項１〜６のいずれか１項に記載の受信回路において、
上記発振回路の出力を遅延させてタイミングの異なる少なくとも３相のクロック信号を出力する遅延回路を備え、上記フリップフロップ回路は上記３相のクロック信号のそれぞれに同期して上記入力データを取り込む３個のフリップフロップ回路により構成され、
上記３個のフリップフロップ回路のうち最も早い位相のクロック信号に同期して上記入力データを取り込むフリップフロップ回路のみが他の２個のフリップフロップ回路と異なる値を出力している場合には上記発振回路の出力の位相が早いと上記第２の位相比較回路が判定し、上記３個のフリップフロップ回路のうち最も遅い位相のクロック信号に同期して上記入力データを取り込むフリップフロップ回路のみが他の２個のフリップフロップ回路と異なる値を出力している場合には上記発振回路の出力の位相が遅いと上記第２の位相比較回路が判定するように構成されたことを特徴とする受信回路。
【請求項８】
請求項７に記載の受信回路において、
上記遅延回路は、上記発振回路の出力を遅延させて概ね等間隔のタイミングの４相以上の偶数相のクロック信号を出力する遅延回路からなり、
上記フリップフロップ回路は、上記３個のフリップフロップ回路を含み、上記偶数相のクロック信号のそれぞれに同期して上記入力データを取り込む複数のフリップフロップ回路により構成され、
上記偶数相のクロック信号のうちの偶数番目とその前後に該当する奇数番目の計３相のクロック信号に同期して上記入力データを取り込む計３個のフリップフロップ回路のうち最も早い位相のクロック信号に同期して上記入力データを取り込むフリップフロップ回路のみが他の２個のフリップフロップ回路と異なる値を出力している場合には上記発振回路の出力の位相が早いと上記第２の位相比較回路が判定し、上記３個のフリップフロップ回路のうち最も遅い位相のクロック信号に同期して上記入力データを取り込むフリップフロップ回路のみが他の２個のフリップフロップ回路と異なる値を出力している場合には上記発振回路の出力の位相が遅いと上記第２の位相比較回路が判定するように構成されたことを特徴とする受信回路。
【請求項９】
請求項７または８に記載の受信回路において、
上記３個のフリップフロップ回路が全て同じ値を出力している場合には、上記第２の位相比較回路は直前のサイクルと同じ判定結果を出力するように構成されたことを特徴とする受信回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の受信回路において、
上記リファレンス信号と上記フィードバック信号の周波数を比較する周波数比較回路と、上記リファレンス信号と上記フィードバック信号の位相関係が反転した事を検出する位相反転検出回路とを備え、上記入力データの信号情報が無く上記リファレンス信号と上記フィードバック信号のいずれかの周波数が高い事を上記周波数比較回路が検出した時には、その後上記位相反転検出回路が位相の反転を検出するまでの間は上記一方の系統の制御信号の変化を停止させるように構成されたことを特徴とする受信回路。
【請求項１１】
請求項１０に記載の受信回路において、
上記入力データの信号情報が無く上記リファレンス信号と上記フィードバック信号のいずれかの周波数が高い事を上記周波数比較回路が検出した時には、上記一方の系統の制御信号を大きく変化させると共に、その後上記位相反転検出回路が位相の反転を検出するまでの間は上記一方の系統の制御信号の変化を停止させるように構成されたことを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データを受信するための受信回路に関し、特に、この受信回路にクロック信号を供給するためのＰＬＬ（Phase Locked Loop）回路において、高速に変化する入力データを受信するためにクロック信号の位相を調整する回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明の背景技術として、特許文献１の図１や更にその公知例である特許文献１の図８には、粗調整時に電圧制御発振器(以下ＶＣＯと称する)の出力とリファレンスクロックの位相比較結果に基づいてＶＣＯの発振周波数を制御し、微調整時にＶＣＯの出力と入力データの位相比較結果に基づいてＶＣＯの発振周波数を制御するクロック・データリカバリ回路が開示されている。また、特許文献１の図４や図７には、リファレンスクロックを使用せず粗調整時および微調整時ともＶＣＯの出力と入力データの位相比較結果に基づいてＶＣＯの発振周波数を制御するクロック・データリカバリ回路が開示されている。
【０００３】
また、非特許文献１に掲載されている講演番号５．１の図５．１．２や、講演番号５．８の図５．８．１には、ＰＬＬが発生するクロック信号を位相インタポーレータ（講演番号５．８ではPhase Interpolatorと表記、講演番号５．１ではＰＩと表記）によって位相調整し後段の回路に供給する構成が記載されている。これらの構成によれば、クロック信号を生成するＰＬＬ回路とクロック信号の位相を入力データの位相に合わせるためのインタポーレータはそれぞれ独立に制御されるため、ＰＬＬ回路は周期的に変化するリファレンス信号を使って安定に発振させることができる。
【０００４】
また、本発明の他の背景技術として、特許文献２には、位相比較器、周波数比較器、および電圧制御発振器などを含んだＰＬＬ回路において、電源電圧が変動した際にもジッタの小さいクロック信号を発生可能にする電圧制御発振器の回路構成が示されている。具体的には、互いに並列接続されたリングオシレータおよび容量と、これらの電源電圧（電流）を制御することで発振周波数を制御するＭＯＳトランジスタとを備えた構成に対して、位相比較結果に応じて発振周波数を制御する第２の手段を設けた構成となっている。この第２の手段は、リングオシレータに対して接続／非接続を切り替え可能な容量で実現され、位相比較結果に応じてこの容量を接続した際には負荷の増大と共に発振周波数が遅くなり、非接続の場合はその逆となる。
【特許文献１】特開２００３−２４４１１５号公報
【特許文献２】特開２００１−２５７５６７号公報
【非特許文献１】２００８年２月開催、インタナショナルソリッドステートサーキットコンファレンス（International Solid-State Circuits Conference）の予稿集、講演番号５．１、講演番号５．８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前述した背景技術に関して、本発明者が検討した結果、以下のようなことが明らかになった。
【０００６】
例えば、前記特許文献１に記載された構成では、この特許文献１の段落０００７に記載されているように従来から公知である一般的なＰＬＬ回路の使用が前提となっているため、ランダムに変化する入力データの位相にＶＣＯの出力の位相をロックさせることが難しい。すなわち、ノイズなどに起因する位相比較誤差に基づく制御によって発振周波数が大きく変化するのを防ぐことと、熱雑音などに起因する真の発振周波数変化に対して位相ずれが大きくならないうちに確実に制御することを両立させることが困難である。
【０００７】
更に、前記特許文献１の図１や図８の構成では、粗調整時に使用する制御系と微調整時に使用する制御系を分離しているため比較的設計が容易であるが、それでも、入力データはランダムに変化するため微調整時に制御がかかる周期が不規則となり、従来から公知である一般的なＰＬＬ回路の設計手法で安定に動作させることは難しい。更に、この特許文献１の図１や図８の構成では、粗調整用と微調整用のチャージポンプおよびローパスフィルタをそれぞれ別に用意するためその分だけ回路の占有面積や消費電力が増大する。また、この特許文献１の図４や図７の構成では、粗調整時と微調整時に同じチャージポンプやローパスフィルタを使うため、回路定数の設定が更に難しくなる。
【０００８】
また、前記非特許文献１に記載された位相インタポーレータは定常電流を常に流す必要のある回路であり、この回路を使うことによって消費電力が増大する。
【０００９】
また、前記特許文献２に記載されたＰＬＬ回路は周期的に変化するリファレンス信号の位相に引き込ませることが前提であり、ランダムに変化する入力データの位相に引き込ませることに関しては記載が無い。
【００１０】
そこで、本発明は前述した背景技術の問題点を解決し、その主な目的は、入力データに位相を合わせたクロック信号を安定的に得ることである。更に、他の目的は、入力データに位相を合わせたクロック信号を低消費電力で得ることである。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１３】
クロック信号を供給するためのＰＬＬ回路の構成要素であるＶＣＯ（発振回路）の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。
【００１４】
上記ＶＣＯは一般的なＶＣＯと異なり、２系統の制御信号によって発振周波数を制御できるように構成する。その一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。
【００１５】
フィードバック信号とリファレンス信号の位相比較結果に基づいて制御する状態からクロック信号と入力データの位相比較結果に基づいて制御する状態に移行する時は、移行した直後から上記２系統の制御信号による制御を行なう。クロック信号と入力データの位相比較結果に基づいて制御する状態からフィードバック信号とリファレンス信号の位相比較結果に基づいて制御する状態に移行する時は、移行した直後からフィードバック信号とリファレンス信号の位相関係が反転するまでの間は、徐々にかつ大きく発振周波数を変化させる方の制御信号による制御は行なわない。なお、直ちにかつ小さく発振周波数を変化させる方の制御信号による制御は常時行なう。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００１７】
ＶＣＯ（発振回路）の発振周波数を大きく変化させる制御は徐々に行なうので、ノイズなどによって不安定になることを防止できる。ＶＣＯの発振周波数を小さく（少しだけ）変化させる制御は直ちに行なうので、熱雑音などによる位相ずれが大きくならないうちに制御できる。
【００１８】
また、定常電流を必要とする位相インタポーレータが不要であるため、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、各図面では、構成要素や信号などの名称について、例えば第１の比較回路は比較回路１、第１の位相比較結果信号は位相比較結果信号１のように、名称の末尾に、第１は１、第２は２、第３は３とも図示する場合がある。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用い、その一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１による受信回路の構成例を示すブロック図である。図１に示す受信回路は、ＰＬＬ部１０と、遅延回路６０と、フリップフロップ回路７０〜７３と、第２の比較回路８０などによって構成される。後段の回路９０は、この受信回路からの出力データやクロック信号などを使って所望のデータ処理を行なう回路であり、必要に応じて出力データに信号情報が有るか否かを判断しその結果をこの受信回路に返す。ＰＬＬ部１０はいわゆるフェーズロックトループの一種であり、第１の比較回路２０と、制御回路３０と、発振回路４０と、分周回路５０などによって構成される。その詳細については図３の説明以降で後述する。
【００２３】
遅延回路６０は、ＰＬＬ部１０からの発振出力を遅延させてほぼ等間隔の４相のクロック信号φ０〜φ３を出力する回路である。フリップフロップ回路７０〜７３はそれぞれクロック信号φ０〜φ３の立ち上がりエッジに同期して入力データを取り込むように構成する。このうち、フリップフロップ回路７０と７２の出力をそれぞれ第１および第２の出力データとして後段の回路９０に伝達する。なお、後段の回路９０ではクロック信号φ０〜φ３のうちのいくつか(図１ではφ０とφ２)をクロック信号として使用する。第２の比較回路８０は、フリップフロップ回路７０〜７３の出力とクロック信号φ０およびφ２を使って、入力データとクロック信号の位相関係を比較し、その結果を第２の位相比較結果信号として出力する。更に第２の比較回路８０は、フリップフロップ回路７０〜７３の出力が所定時間以上変化しない場合には、入力データに信号情報が無いことを示す信号を第１の信号情報有無表示信号に出力する。その後再び入力データに信号情報が現われた場合は、後段の回路９０がこれを検知し第２の信号情報有無表示信号に出力する。ＰＬＬ部１０は、これらの信号情報有無表示信号を元に、入力データに信号情報が有る場合には第２の比較回路８０が出力する第２の位相比較結果に基づいて制御を行ない、入力データに信号情報が無い場合には第１の比較回路２０が出力する第１の位相比較結果などに基づいて制御を行なう。
【００２４】
第２の比較回路８０は、クロック信号φ０およびφ２に同期して動作する論理回路であり、クロック信号φ０の立ち上がりエッジのタイミングにおいてフリップフロップ回路７１の出力がフリップフロップ回路７２および７３の出力と異なる場合やクロック信号φ２の立ち上がりエッジのタイミングにおいてフリップフロップ回路７３の出力がフリップフロップ回路７０および７１の出力と異なる場合に、クロック信号の位相が入力データの位相より早いという位相比較結果を表わす信号を第２の位相比較結果信号に出力する。また、クロック信号φ０の立ち上がりエッジのタイミングにおいてフリップフロップ回路７３の出力がフリップフロップ回路７２および７１の出力と異なる場合やクロック信号φ２の立ち上がりエッジのタイミングにおいてフリップフロップ回路７１の出力がフリップフロップ回路７０および７３の出力と異なる場合には、クロック信号の位相が入力データの位相より遅いという位相比較結果を表わす信号を第２の位相比較結果信号に出力する。クロック信号φ０の立ち上がりエッジのタイミングにおいてフリップフロップ回路７１，７２，７３の出力が等しい場合やクロック信号φ２の立ち上がりエッジのタイミングにおいてフリップフロップ回路７３，７０，７１の出力が等しい場合は、そのサイクルでは入力データが変化しなかったことを意味する。その場合には第２の位相比較結果信号をその直前の値に保持する。また、所定のサイクル数以上にわたってフリップフロップ回路７０および７２の出力が等しく且つ変化しない場合には、入力データに信号情報が無いことを表わす信号を第１の信号有無表示信号に出力する。
【００２５】
次に、図１に示す受信回路の動作について説明する。ＰＬＬ部１０は、入力データのデータレートの２分の１に相当する周波数で発振させるものとする。すると、クロック信号φ０〜φ３の１周期の間に入力データは最大で２回変化することになる。この時に入力データがフリップフロップ回路７０および７２に安定して取り込まれるようにするためには、クロック信号φ１およびφ３の立ち上がりエッジのタイミングで入力データが変化するのが望ましい。図２を使ってその様子を説明する。
【００２６】
図２は、クロック信号φ０〜φ３と入力データの変化の一例を表わす波形図であり、時間の経過を右方向に表わす。この図に示すように、クロック信号φ１またはφ３の立ち上がりエッジとほぼ同時に入力データが変化するタイミング関係にあるのが望ましい。クロック信号φ０〜φ３の位相がほぼ等間隔であるため、この状態であれば入力データが変化するタイミングから離れた時刻にクロック信号φ０とφ２が立ち上がることになる。従って、入力データが安定してフリップフロップ回路７０と７２に取り込まれ、交互に第１および第２の出力データとして確実に後段の回路９０に伝達される。
【００２７】
クロック信号φ０〜φ３の位相がこれより早ければフリップフロップ回路７１と７３には入力データが変化する直前の値が取り込まれ、クロック信号φ０〜φ３の位相がこれより遅ければフリップフロップ回路７１と７３には入力データが変化した直後の値が取り込まれることになる。
【００２８】
従って、クロック信号φ２の立ち上がりエッジのタイミングにおいてフリップフロップ回路７０の出力がフリップフロップ回路７３の出力と異なる場合やクロック信号φ０の立ち上がりエッジのタイミングにおいてフリップフロップ回路７２の出力がフリップフロップ回路７１の出力と異なる場合にはクロック信号φ０〜φ３の位相が早いと判定できる。逆に、クロック信号φ２の立ち上がりエッジのタイミングにおいてフリップフロップ回路７０の出力がフリップフロップ回路７１の出力と異なる場合やクロック信号φ０の立ち上がりエッジのタイミングにおいてフリップフロップ回路７２の出力がフリップフロップ回路７３の出力と異なる場合にはクロック信号φ０〜φ３の位相が遅いと判定できる。そして、この位相比較結果に基づいてＰＬＬ部１０の発振周波数をわずかに制御することにより、クロック信号φ０〜φ３と入力データのタイミング関係を図２に示す状態に保持できる。厳密には、図２に示す状態より若干早い状態と若干遅い状態の間を往復させることにより、結果的にほぼ図２に示すタイミング関係を常に保持する。
【００２９】
ところで、入力データはクロック信号φ１およびφ３の立ち上がりエッジのタイミングで必ずしも変化するものではない。入力データが変化しない場合には、フリップフロップ回路７１および７３の出力が共にフリップフロップ回路７０または７２の出力と等しくなり、位相比較が行なわれない。その場合には前のサイクルの位相比較結果が保持され、その後入力データが変化した時に最新の状態での位相比較が行なわれる。入力データが変化した時には、通常はフリップフロップ回路７１と７３の出力が異なるため必ずその時の最新の状態での位相比較結果が得られることになる。
【００３０】
なお、図２に示すタイミング関係に近い場合には、回路特性のばらつきなどにより入力データが変化してもフリップフロップ回路７１と７３の出力が等しくなる場合がある。しかしこれは、図２に示すタイミング関係に近い場合に限られるため、いずれの位相比較結果が出力されても問題ない。
【００３１】
また、通常のデータ通信の規格では、入力データに信号情報が有る場合には所定サイクル数以内に必ず入力データが変化するように規定される。この所定サイクル数を超えて入力データが変化しない場合には、信号情報が無いため第２の比較回路８０による位相比較結果はできなくなる。この場合には、入力データに信号情報が無いことを表わす信号を第１の信号情報有無表示信号に出力し、ＰＬＬ部１０は通常のＰＬＬと同様に一定の周期で変化するリファレンス信号に基づいて制御される。この場合でも遅延回路６０やフリップフロップ回路７０〜７３などは動作しているため、必ずしも安定なタイミング関係で取り込まれるわけではないが、入力データはフリップフロップ回路７０および７２を通して後段の回路９０に伝達される。そして、その結果を元に再度入力データに信号情報が現れたことを後段の回路９０が検知すれば、そのことを表わす信号を第２の信号情報有無表示信号に出力し、再び第２の位相比較結果信号に基づく制御が行なわれ図２に示すタイミング関係に戻る。
【００３２】
次に、ＰＬＬ部１０の構成について説明する。図３は、図１に示す本発明の実施の形態１によるＰＬＬ部１０の詳細な構成例を示すブロック図である。図３に示すＰＬＬ部１０は、第１の比較回路２０と制御回路３０と発振回路４０と分周回路５０などによって構成される。第１の比較回路２０は、第１の位相比較回路２１と周波数比較回路２２と追い越し検出回路（位相反転検出回路）２３などによって構成される。制御回路３０は、定常状態検出回路３１とデジタル制御回路３２とチャージポンプ制御回路３３とチャージポンプ回路３４と切り替え回路３５などによって構成される。
【００３３】
発振回路４０は、デジタル制御信号とアナログ制御信号を受け、これに基づいて発振周波数が制御された発振出力を生成する。分周回路５０は、発振回路４０によって生成された発振出力を分周してフィードバック信号を出力する。第１の位相比較回路２１は、リファレンス信号とフィードバック信号の位相を比較し、その比較結果となる第１の位相比較結果信号を、定常状態検出回路３１およびデジタル制御回路３２およびチャージポンプ制御回路３３に出力する。周波数比較回路２２は、リファレンス信号を反転させた信号とフィードバック信号の周波数を比較し、その結果として２つの周波数比較結果信号をチャージポンプ制御回路３３に出力する。追い越し検出回路２３は、リファレンス信号を反転させた信号とフィードバック信号を反転した信号を比較し、その結果として位相の追い越しが発生したか否か（位相関係が反転したか否か）を示す２つの信号をチャージポンプ制御回路３３に出力する。切り替え回路３５は、第２の比較回路８０と後段の回路９０から出力される第１と第２の信号情報有無表示信号を基に、その時点の入力データに信号情報が有るか無いかをより正確に判断した結果である第３の信号情報有無表示信号を、デジタル制御回路３２およびチャージポンプ制御回路３３に出力する。定常状態検出回路３１は、第１の位相比較回路２１から出力される第１の位相比較結果信号を基に、図３のＰＬＬ部１０が定常状態に達したか否かを判定し、その判定結果となる信号を、デジタル制御回路３２およびチャージポンプ制御回路３３に出力する。デジタル制御回路３２は、切り替え回路３５から出力される第３の信号情報有無表示信号と定常状態検出回路３１から出力される信号と第１の位相比較回路２１から出力される第１の位相比較結果信号と第２の比較回路８０から出力される第２の位相比較結果信号を基に、発振回路４０を制御する３ビットのデジタル制御信号を出力する。チャージポンプ制御回路３３は、第３の信号情報有無表示信号や第１および第２の位相比較結果信号や周波数比較回路２２の出力や追い越し検出回路２３の出力や定常状態検出回路３１の出力を基に、チャージポンプ回路３４に対して４通りの制御信号を出力する。チャージポンプ回路３４は、チャージポンプ制御回路３３から出力される４通りの制御信号を受け、これらの制御信号にそれぞれ対応した電荷量をアナログ制御信号のノードに充放電する。また、定常状態検出回路３１やチャージポンプ制御回路３３やチャージポンプ回路３４などは、リファレンス信号を反転させた信号に同期して動作する。
【００３４】
次に、図３のＰＬＬ部１０の、電源を投入してから定常状態に達するまでの状態変化の概要について説明する。電源投入直後には、切り替え回路３５はリセットされ第３の信号情報有無表示信号は信号情報が無いことを示すものとする。また、後段の回路９０が第２の信号情報有無表示信号に信号情報が有ることを示す信号を出力しない限り、第３の信号情報有無表示信号は変化しないものとする。従って、電源投入直後から暫くの間は、図３のＰＬＬ部１０は第１の比較回路２０の出力に基づいて制御される。
【００３５】
電源投入直後から暫くの間は、アナログ制御信号の電圧が定常状態とは大きく異なるため発振回路４０は発振しないかまたは目標の発振周波数と大きく異なる周波数で発振する。このため、リファレンス信号とフィードバック信号の周波数は大きく異なる。この時には周波数比較回路２２や追い越し検出回路２３は周波数が異なることを示す信号や位相の追い越しが発生したことを示す信号を頻繁に出力し、チャージポンプ制御回路３３によるチャージポンプ回路３４の制御は周波数比較回路２２の出力に基づく制御が支配的となる。その結果、フィードバック信号の周波数はリファレンス信号の周波数に近付いていく。
【００３６】
フィードバック信号の周波数がリファレンス信号の周波数とほぼ一致すると、周波数比較回路２２が周波数の異なることを示す信号を出力する頻度が下がる。すると、チャージポンプ制御回路３３によるチャージポンプ回路３４の制御は、第１の位相比較結果信号に基づく制御の方が支配的となる。また、この状態に移行した直後は、フィードバック信号とリファレンス信号は周波数がほぼ同じであっても位相が離れている場合が多く、一方の位相が他方の位相より早い状態や遅い状態がそれぞれ長い時間続き時々その関係が逆転するという変化を繰り返すことになる。この時には、第１の位相比較結果信号は長い時間同じ値をとり、たまに変化する。このＰＬＬ部１０には定常状態検出回路３１が設けてあり、第１の位相比較結果信号が所定時間（例えばリファレンス信号の４サイクルに相当する時間）以上同じ値をとると定常状態に達していないことを示す信号を出力する。その信号に基づき、デジタル制御回路３２はその出力であるデジタル制御信号を３ビットとも第１の位相比較結果信号に応じて変化させる。すると、発振回路４０の発振周波数は３ビット分のデジタル制御信号に応じて大きく変化する。また、チャージポンプ制御回路３３は第１の位相比較結果信号に応じてアナログ制御信号に少しだけ電荷を注入するか放出させる信号を出力するが、定常状態検出回路３１の出力が定常状態に達していないことを示している時には、リファレンス信号の所定サイクル数（例えば８サイクル）ごとに１回だけ上記の信号を出力し、その他のサイクルでは両方とも出力しない。これにより、アナログ制御信号の電圧はリファレンス信号の所定サイクル数ごとに１回だけしか変化せず、結果的にゆっくりとした変化になる。すなわち、デジタル制御信号による発振周波数の制御幅が大きくアナログ制御信号による発振周波数の制御が少しずつしか行なわれない状態になる。これは、位相ジッタは大きくなるがアナログ制御信号が収束しやすい状態である。
【００３７】
この場合でも、第１の位相比較結果信号は時々変化し、その直後には定常状態検出回路３１は定常状態に達したことを示す信号を出力する。しかし上記の所定時間が経過すると、再び定常状態に達していないことを示す信号に変わる。アナログ制御信号が収束してくると、第１の位相比較結果信号が変化する頻度が高くなり、定常状態に達していることを示す頻度が高くなる。そして、第１の位相比較結果信号が上記の所定時間以内に必ず変化するようになると、定常状態検出回路３１は定常状態に達したことを示す信号を常に出力し続けることになる。
【００３８】
定常状態検出回路３１の出力が定常状態に達していることを示している時には、デジタル制御回路３２はその出力のうち１ビットのみを第１の位相比較結果信号に応じて変化させ、他のビットは一方をハイレベルに他方をローレベルに固定する。すると、発振回路４０の発振周波数はデジタル制御信号の１ビット分に応じて小さく変化する。また、チャージポンプ制御回路３３は第１の位相比較結果信号に応じてアナログ制御信号に少しだけ電荷を注入するか放出させる信号を毎サイクル出力する。これにより、アナログ制御信号は第１の位相比較結果信号を全て反映した変化をする。しかし、この時には第１の位相比較結果信号が頻繁に変化しているため、アナログ制御信号に少しだけ電荷を注入する信号と放出させる信号が両方とも頻繁に出力されて互いに相殺し、アナログ制御信号の電圧が急激に変化することはない。すなわち、デジタル制御信号による発振周波数の制御幅が小さいため位相ジッタが小さくなり、アナログ制御信号も急激に変化せず安定した状態になる。以後、図１の入力データに信号情報が現われたことを検知するまではこの状態が継続する。
【００３９】
入力データに信号情報が現われたことを検知すると、第２の信号情報有無表示信号にその結果を出力し、切り替え回路３５が第３の信号情報有無表示信号を変化させる。すると、デジタル制御回路３２とチャージポンプ制御回路３３は第２の位相比較結果信号に基づく制御を開始する。その後は、クロック信号と入力データの位相関係が図２に示す状態に近付くように制御され、フィードバック信号とリファレンス信号の周波数はほぼ一致したままであるが位相は必ずしも一致しない状態となる。更にその後、入力データに信号情報が無いことを検知すると、第１の信号情報有無表示信号にその結果を出力し、切り替え回路３５が第３の信号情報有無表示信号を再び変化させる。すると再び第１の位相比較結果信号に基づく制御に切り替わり、フィードバック信号とリファレンス信号の周波数と位相がほぼ一致する状態になる。
【００４０】
次に、図３に示したＰＬＬ部１０を構成する各ブロックについて、その具体的な構成例を順に説明する。
【００４１】
図４は、図３のＰＬＬ部１０において、その切り替え回路３５の詳細な構成例を示す回路図である。図４に示す切り替え回路３５は、ＮＡＮＤ回路ＮＤ４０，ＮＤ４１によって構成される。ＮＤ４０の一つの入力ノードには第１の信号情報有無表示信号が入力され、ＮＤ４１の一つの入力ノードには第２の信号情報有無表示信号が入力される。また、ＮＤ４０の他の入力ノードには、ＮＤ４１の出力ノードが接続され、ＮＤ４１の他の入力ノードには、ＮＤ４０の出力ノードが接続される。また、ＮＤ４０の更に他の入力ノードには、電源投入直後などにリセットするためのリセット信号が入力される。
【００４２】
第１の信号情報有無表示信号は、通常はハイレベルであるが信号情報が無いことを検出した時にローレベルになるものとする。第２の信号情報有無表示信号は、通常はハイレベルであるが信号情報が有ることを検出した時にローレベルになるものとする。リセット信号は、通常はハイレベルであるがリセットする時だけローレベルになるものとする。
【００４３】
この切り替え回路３５は、第１の信号情報有無表示信号が信号情報の無いことを示すローレベルになると、第３の信号情報有無表示信号として信号情報の無いことを示すローレベルを出力する。リセット信号をローレベルにした時にも第３の信号情報有無表示信号としてローレベルを出力する。第２の信号情報有無表示信号が信号情報の有ることを示すローレベルになると、第３の信号情報有無表示信号として信号情報の有ることを示すハイレベルを出力する。全ての入力がハイレベルである場合は、いずれかの入力が最後にローレベルになった時の出力を保持する。
【００４４】
図５は、図３のＰＬＬ部１０において、その第１の位相比較回路２１の詳細な構成例を示す回路図である。図５に示す第１の位相比較回路２１は、セットリセットラッチ回路ＳＲ５０と、ＮＡＮＤ回路ＮＤ５０と、遅延回路ＤＬＹ５０と、インバータ回路ＩＶ５０，ＩＶ５１と、フリップフロップ回路ＦＦ５０によって構成される。ＳＲ５０は、２つのＮＡＮＤ回路ＮＤ５１，ＮＤ５２によって構成され、ＮＤ５１の一方の入力ノードにはリファレンス信号が入力され、ＮＤ５２の一方の入力ノードにはフィードバック信号が入力される。また、ＮＤ５１の他方の入力ノードには、ＮＤ５２の出力ノードが接続され、ＮＤ５２の他方の入力ノードには、ＮＤ５１の出力ノードが接続される。
【００４５】
ＮＤ５０は、一方の入力ノードにリファレンス信号が入力され、他方の入力ノードにフィードバック信号が入力される。ＮＤ５０の出力は、ここでは３段のインバータ回路からなる遅延回路ＤＬＹ５０を介してＦＦ５０のクロックトリガに使用される。ＦＦ５０の入力データノードは、ＮＤ５２の出力ノードがＩＶ５１を介して接続される。なお、ＮＤ５１の出力ノードに接続されたＩＶ５０は、ＮＤ５２の出力に対する負荷とバランスを等しくするために設けられている。この第１の位相比較回路２１は、リファレンス信号の立ち上がりエッジとフィードバック信号の立ち上がりエッジのどちらが先に現れるかをＳＲ５０で検出し、その検出結果をＦＦ５０に取り込んで保持すると共に、その比較結果を示す第１の位相比較結果信号として出力する。
【００４６】
図６は、図３のＰＬＬ部１０において、その周波数比較回路２２の詳細な構成例を示す回路図である。図６に示す周波数比較回路２２は、インバータ回路ＩＶ６０，ＩＶ６１と、遅延回路ＤＬＹ６０，ＤＬＹ６１と、ＡＮＤ回路ＡＤ６０，ＡＤ６１と、セットリセットラッチ回路ＳＲ６０と、インバータ回路ＩＶ６２，ＩＶ６３と、フリップフロップ回路ＦＦ６０，ＦＦ６１によって構成される。ＳＲ６０は、２つのＮＯＲ回路ＮＲ６０，ＮＲ６１によって構成され、ＮＲ６０の一方の入力ノードにはＡＤ６０の出力信号Ａ０が入力され、ＮＲ６１の一方の入力ノードにはＡＤ６１の出力信号Ａ１が入力される。また、ＮＲ６０の他方の入力ノードには、ＮＲ６１の出力ノードが接続され、ＮＲ６１の他方の入力ノードには、ＮＲ６０の出力ノードが接続される。
【００４７】
ＩＶ６０にはリファレンス信号を反転させた信号が入力され、その出力はＡＤ６０の一方の入力ノードとＤＬＹ６０の入力ノードに接続される。また、ＤＬＹ６０の出力はＡＤ６０の他方の入力ノードに接続される。この構成により、ＡＤ６０の出力Ａ０にはリファレンス信号を反転させた信号の立ち下がりエッジに同期したパルスが出力される。同様に、ＩＶ６１にはフィードバック信号が入力され、その出力はＡＤ６１の一方の入力ノードとＤＬＹ６１の入力ノードに接続される。また、ＤＬＹ６１の出力はＡＤ６１の他方の入力ノードに接続される。この構成により、ＡＤ６１の出力Ａ１にはフィードバック信号の立ち下がりエッジに同期したパルスが出力される。
【００４８】
このＡ０とＡ１がセットリセットラッチ回路ＳＲ６０に入力されているため、Ａ０とＡ１に出力されるパルスが両方とも消えた後には、Ａ０とＡ１のうちのいずれのパルスが先に消えたかをＳＲ６０に記憶している。そして、その情報がＩＶ６２やＩＶ６３を介してＦＦ６０やＦＦ６１の入力データ端子Ｂ０やＢ１に入力されている。すると、先にパルスが消えた側にその次のパルスが現れた場合は、ＦＦ６０またはＦＦ６１が周波数比較結果信号Ｒまたは周波数比較結果信号Ｆにローレベルを出力し、Ａ０とＡ１に交互にパルスが現れていることを認識できる。後からパルスが消えた側に次のパルスが現れた場合は、ＦＦ６０またはＦＦ６１が周波数比較結果信号Ｒまたは周波数比較結果信号Ｆにハイレベルを出力し、その側のパルスが２回以上連続して現れたことを認識できる。従って、この周波数比較回路２２は、リファレンス信号を反転させた信号の立ち下がりすなわちリファレンス信号の立ち上がりエッジとフィードバック信号の立ち下がりエッジが交互に現れているか否かを検出することになる。そして、交互に現れている場合にはその検出結果を示す周波数比較結果信号Ｒおよび周波数比較結果信号Ｆにローレベルを出力し、いずれか一方が２回以上連続して現れた場合にはその側の周波数比較結果信号Ｒまたは周波数比較結果信号Ｆにハイレベルを出力する。
【００４９】
なお、定常状態では図３のＰＬＬ部１０はリファレンス信号とフィードバック信号の周波数と位相をほぼ一致させ両方の立ち上がりエッジがほぼ同時刻となるように制御するので、リファレンス信号の立ち上がりエッジとフィードバック信号の立ち下がりエッジが交互に現れて周波数比較結果信号Ｒおよび周波数比較結果信号Ｆには常にローレベルが出力される。
【００５０】
図３のＰＬＬ部１０において、その追い越し検出回路２３は、周波数比較回路２２が周波数比較結果信号Ｒまたは周波数比較結果信号Ｆにハイレベルを出力した後にリファレンス信号とフィードバック信号の位相差が半回転した時、その立ち上がりエッジ同士の位相の追い越しが発生したことを検出するために設けた回路である。この回路は、フィードバック信号を反転して入力する以外は周波数比較回路２２と同じ構成の回路であり、リファレンス信号とフィードバック信号の立ち上がりエッジ同士が交互に現れているか否かを検出する。交互に現れている場合には２つの出力信号を共にローレベルにし、いずれか一方が２回以上連続して現れた場合にはその側の出力信号をハイレベルにする回路として作用する。
【００５１】
リファレンス信号とフィードバック信号の周波数が近付くと、リファレンス信号の１サイクル当たりに対するフィードバック信号との位相差の変化が小さくなる。ここでリファレンス信号の立ち上がりエッジとフィードバック信号の立ち下がりエッジのいずれかが２回連続して現れた時は位相がほぼ半周期ずれている時であり、その後暫くの間は周波数の高い側の位相が遅れた状態になる。この状態の時に第１の位相比較結果信号に基づいてチャージポンプ回路３４を制御すると、所望とは逆の制御がかかることになる。これを避けることが追い越し検出回路２３を設ける第１の目的である。リファレンス信号とフィードバック信号の立ち上がりエッジ同士のいずれかが２回連続して現れた時は位相がほぼ一致している時であり、その後は次にリファレンス信号の立ち上がりエッジとフィードバック信号の立ち下がりエッジのいずれかが２回連続して現れるまで周波数の高い側の位相が進んだ状態になる。この状態の時に第１の位相比較結果信号に基づいてチャージポンプ回路３４を制御すれば所望の制御がかかる。従って、周波数比較回路２２の出力のいずれかがハイレベルになった後は第１の位相比較結果信号に基づくチャージポンプ回路３４の制御を停止し、追い越し検出回路２３の出力のいずれかがハイレベルになった後に再開すればよい。
【００５２】
また、リファレンス信号とフィードバック信号の周波数が更に近付くと、リファレンス信号の１サイクル当たりに対するフィードバック信号との位相差の変化が更に小さくなり、各エッジが交互に現れても周波数比較回路２２が周波数比較結果信号Ｒまたは周波数比較結果信号Ｆにハイレベルを出力する誤検出を生じることがある。この誤検出の影響を防止することが追い越し検出回路２３を設ける第２の目的である。この誤検出が生じるのはリファレンス信号の立ち上がりエッジとフィードバック信号の立ち下がりエッジがほぼ同時刻に現れる場合であり、正しい検出が行なわれる１サイクルを挟んで前後何サイクルかの間連続して発生する。その最初のサイクルで現れる誤検出は、周波数の高い側の信号が後から現れるため結果的には正しい検出と同じ信号を出力する。また、１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生してから次に１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生するまでの間には、リファレンス信号とフィードバック信号の位相差が１回転する。そしてその間の約半回転の時点で、追い越し検出回路２３がいずれかの出力信号にハイレベルを出力する。従って、周波数比較回路２２の出力に基づいてチャージポンプ回路３４を制御した後は、次に追い越し検出回路２３がいずれかの出力をハイレベルにするまで、周波数比較回路２２の出力に基づくチャージポンプ回路３４の制御を行なわないようにすればよい。これにより、周波数比較回路２２の誤検出の影響を回避できる。
【００５３】
図７は、図３のＰＬＬ部１０において、その定常状態検出回路３１の詳細な構成例を示す回路図である。図７に示す定常状態検出回路３１は、第１の位相比較結果信号が変化したことを検出する位相反転検出部分と、第１の位相比較結果信号が変化してからの経過時間を計測し所定時間が経過したことを検知するタイマー部分によって構成される。それぞれの部分は、インバータ回路ＩＶ７０と、フリップフロップ回路ＦＦ７０〜ＦＦ７２と、ＯＲ−ＮＡＮＤ複合回路ＲＤ７０，ＲＤ７１と、ＮＡＮＤ回路ＮＤ７０〜ＮＤ７４によって構成される。フリップフロップ回路ＦＦ７０は１サイクル前の第１の位相比較結果信号を記憶し、位相反転検出部分は現在の第１の位相比較結果信号と１サイクル前の第１の位相比較結果信号を比較する。この２つが異なる時には第１の位相比較結果信号が変化したと判定し、それを示す信号をタイマー部分に出力する。タイマー部分は、フリップフロップ回路ＦＦ７１およびＦＦ７２などが構成する２ビットカウンタにより構成される。この２ビットカウンタはリファレンス信号を反転させた信号のパルス数をカウントするが、第１の位相比較結果信号が変化したことを検出すると次のサイクルではカウント値が０にリセットされる。第１の位相比較結果信号が変化しない間は１カウントずつカウント値が進み、カウント値が３に達すると定常状態検出結果信号にローレベルを出力して以後はそのカウント値に固定する。すなわち、この定常状態検出回路３１は、第１の位相比較結果信号が４サイクル以上に渡って変化していない時には定常状態検出結果信号にローレベルを出力し、第１の位相比較結果信号が３サイクル以内に変化している時には定常状態検出結果信号にハイレベルを出力する回路として作用する。
【００５４】
図８は、図３のＰＬＬ部１０において、そのデジタル制御回路３２の詳細な構成例を示す回路図である。図８に示すデジタル制御回路３２は、インバータ回路ＩＶ８０〜ＩＶ８２やＮＡＮＤ回路ＮＤ８０〜ＮＤ８３やＮＯＲ回路ＮＲ８０によって構成される。
【００５５】
図８に示すデジタル制御回路３２は、第３の信号情報有無表示信号がローレベルすなわち図１の入力データに信号情報が無いことを示している時には、第２の位相比較結果信号の影響を受けず第１の位相比較結果信号および定常状態検出結果信号のみによってデジタル制御信号の各ビットが決定される。定常状態検出結果信号がローレベルすなわち定常状態でないことを示している時には、デジタル制御信号には３ビットとも第１の位相比較結果信号と同じ信号を出力する。定常状態検出結果信号がハイレベルすなわち定常状態にあることを示している時には、デジタル制御信号の内の１ビットのみに第１の位相比較結果信号と同じ信号を出力し、他の２ビットにはそれぞれローレベルとハイレベルを出力する。
【００５６】
また、第３の信号情報有無表示信号がハイレベルすなわち図１の入力データに信号情報が有ることを示している時には、第１の位相比較結果信号および定常状態検出結果信号の影響を受けず第２の位相比較結果信号のみによってデジタル制御信号が決定される。この時には、デジタル制御信号の内の１ビットのみに第２の位相比較結果信号と同じ信号を出力し、他の２ビットにはそれぞれローレベルとハイレベルを出力する。
【００５７】
図９は、図３のＰＬＬ部１０において、そのチャージポンプ制御回路３３の詳細な構成例を示す回路図である。図９に示すチャージポンプ制御回路３３は、カウンタ回路ＣＮＴ９０と、インバータ回路ＩＶ９０〜ＩＶ９８と、ＮＡＮＤ回路ＮＤ９０〜ＮＤ９３と、ＮＯＲ回路ＮＲ９０〜ＮＲ９４と、ＡＮＤ回路ＡＤ９０と、ＡＮＤ−ＮＯＲ複合回路ＤＲ９０〜ＤＲ９１と、フリップフロップ回路ＦＦ９０〜ＦＦ９５と、セットリセットラッチ回路ＳＲ９０によって構成される。カウンタ回路ＣＮＴ９０は、リファレンス信号を反転させた信号のパルス数をカウントする回路であり、最大カウント値になった次のパルスで０にリセットされ更にカウント動作を繰り返す回路である。ここでは、３ビットカウンタを用い８カウントごとにリセットされる場合を例に説明する。セットリセットラッチ回路ＳＲ９０は、ＮＯＲ回路ＮＲ９５とＮＲ９６によって構成する。ＮＯＲ回路ＮＲ９５の入力の１つにはＮＯＲ回路ＮＲ９６の出力を接続し、ＮＯＲ回路ＮＲ９６の入力の１つにはＮＯＲ回路ＮＲ９５の出力を接続する。ＮＯＲ回路ＮＲ９５の他の入力には、第３の信号情報有無表示信号、発振周波数を大きく上げる制御信号、発振周波数を大きく下げる制御信号を接続する。ＮＯＲ回路ＮＲ９６の他の入力には、追い越し検出回路２３の出力を接続する。
【００５８】
第３の信号情報有無表示信号がローレベルすなわち図１の入力データに信号情報が無いことを示している時には、図９のチャージポンプ制御回路３３の出力は第２の位相比較結果信号の影響を受けず第１の位相比較結果信号および定常状態検出結果信号および周波数比較結果信号によって決定される。発振周波数を大きく上下する制御信号のいずれかをハイレベルにした後は、その後追い越し検出回路２３の出力のいずれかがハイレベルになるまでの間、内部信号ＥＮＢＬ１をローレベルにする。その間は４本の出力全てがローレベルに固定される。追い越し検出回路２３の出力のいずれかがハイレベルになると、内部信号ＥＮＢＬ１をハイレベルにする。ここで定常状態検出結果信号がハイレベルであれば、内部信号ＥＮＢＬ２は常時ローレベルとなり、第１の位相比較結果信号に基づいて発振周波数を小さく上げる制御信号または小さく下げる制御信号のいずれかが毎サイクル出力される。定常状態検出結果信号がローレベルであれば、内部信号ＥＮＢＬ２はリファレンス信号の８サイクルごとにローレベルとなり、第１の位相比較結果信号に基づいて発振周波数を小さく上げる制御信号または小さく下げる制御信号のいずれかが８サイクル毎に出力される。周波数比較結果信号Ｒまたは周波数比較結果信号Ｆのいずれかがハイレベルになると、発振周波数を大きく上げる制御信号または大きく下げる制御信号のいずれかをハイレベルにする。すると、その後追い越し検出回路２３の出力のいずれかがハイレベルになるまで内部信号ＥＮＢＬ１をローレベルにし、その間は４本の出力全てがローレベルに固定される。従って、追い越し検出回路２３の出力がハイレベルになった後最初に現われる周波数比較結果信号のみが発振周波数を大きく上げる制御信号または大きく下げる制御信号に反映される。フリップフロップ回路ＦＦ９０，ＦＦ９１やＮＯＲ回路ＮＲ９１，ＮＲ９２やインバータ回路ＩＶ９４，ＩＶ９５が構成する部分は、周波数比較結果信号Ｒや周波数比較結果信号Ｆのパルス幅をリファレンス信号の１サイクル分だけ拡張し、発振周波数を大きく上げる制御信号または大きく下げる制御信号が確実に出力されるようにするために設けてある。
【００５９】
第３の信号情報有無表示信号がハイレベルすなわち図１の入力データに信号情報が有ることを示している時には、図９のチャージポンプ制御回路３３の出力は第１の位相比較結果信号などの影響を受けず第２の位相比較結果信号のみによって決定される。そしてこの場合には、リファレンス信号の８サイクルごとに１回の割合で制御がかかる。すなわち、定常状態における第１の位相比較結果信号に基づくチャージポンプ回路３４の制御の頻度より、第２の位相比較結果信号に基づくチャージポンプ回路３４の制御の頻度を下げている。入力データが変化しない場合には第２の位相比較結果信号は前サイクルの値が保持されるため、高い頻度でチャージポンプ回路３４を制御すると過剰な制御がかかる可能性がある。従って、制御の頻度を下げ発振周波数が不安定になることを防いでいる。なお、第２の位相比較結果信号に基づく制御の頻度と定常状態でない時の第１の位相比較結果信号に基づく制御の頻度を変える必要がある場合には、それぞれ異なるビット数のカウンタ回路ＣＮＴ９０とＡＤ９０を用意することになる。
【００６０】
また、第３の信号情報有無表示信号がハイレベルの時は、内部信号ＥＮＢＬ１をローレベルにする。従って、その後第３の信号情報有無表示信号がローレベルになっても、更にその後追い越し検出回路２３の出力のいずれかがハイレベルになるまで第１の位相比較結果信号などによる制御を開始しない。これは、第３の信号情報有無表示信号がローレベルになった直後にはリファレンス信号とフィードバック信号の位相が一致しているとは限らないため、所望と逆の制御がかかることを防止するために設けた機能である。追い越し検出回路２３の出力のいずれかがハイレベルになった直後にはリファレンス信号とフィードバック信号の位相がほぼ一致しているため、この時点から第１の位相比較結果信号などによる制御を開始する。なお、第３の信号情報有無表示信号がローレベルからハイレベルになった時は、変化した直後から第２の位相比較結果信号による制御を開始しても特に問題は無い。
【００６１】
図１０は、図３のＰＬＬ部１０において、そのチャージポンプ回路３４の詳細な構成例を示す回路図である。図１０のチャージポンプ回路３４は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間にＰＭＯＳトランジスタＴｐ１００〜Ｔｐ１０２とＮＭＯＳトランジスタＴｎ１０２〜Ｔｎ１００を備えている。ここで、Ｔｐ１０２とＴｎ１０２のドレインに該当する出力ノードからは第１のアナログ制御信号が出力される。
【００６２】
また、第２のアナログ制御信号の出力ノードとＶｄｄの間には、ＰＭＯＳトランジスタＴｐ１０３が接続され、第２のアナログ制御信号の出力ノードとＶｓｓの間には、２つのＮＭＯＳトランジスタＴｎ１０３，Ｔｎ１０４が並列に接続される。Ｔｐ１０１のゲートには第１パルス信号ＰＬＳ１（インバータ回路ＩＶ１０５，１０６を介しての正転信号）が入力される。Ｔｎ１０１のゲートには第１パルス信号ＰＬＳ１（インバータ回路ＩＶ１０７を介しての反転信号）が入力される。一方、Ｔｐ１００のゲートには第２パルス信号ＰＬＳ２（インバータ回路ＩＶ１０３，１０４を介しての正転信号）が入力される。Ｔｎ１００のゲートには第２パルス信号ＰＬＳ２（インバータ回路ＩＶ１０８を介しての反転信号）が入力される。
【００６３】
ＰＬＳ１は、リファレンス信号を反転させた信号を２段のインバータ回路により構成した遅延回路ＤＬＹ１００により遅延させた信号と、更にこれを４段のインバータ回路により構成した遅延回路ＤＬＹ１０１とインバータ回路ＩＶ１０２により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ１０２で演算することで生成される。この場合、ＰＬＳ１は、インバータ回路５段分のパルス幅を備えたローパルス信号となる。ＰＬＳ２は、遅延回路ＤＬＹ１００の出力と、更にこれを４段のインバータ回路により構成した遅延回路ＤＬＹ１０１と３段のインバータ回路により構成した遅延回路ＤＬＹ１０２により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ１０３で演算し、更に、その出力を例えば３段のインバータ回路により構成した遅延回路ＤＬＹ１０３で反転および遅延させることで生成される。この場合、ＰＬＳ２は、インバータ回路７段分のパルス幅を備えたハイパルス信号となり、ＰＬＳ１の立ち下がりからＤＬＹ１０３の遅延時間分を経て立ち上がるパルス信号となる。すなわち、このＤＬＹ１０３の遅延時間が、Ｖｄｄと第１のアナログ制御信号の出力ノードの間または第１のアナログ制御信号の出力ノードとＶｓｓの間に電流を流す時間となる。
【００６４】
Ｔｐ１０２のゲートには、発振停止信号をインバータ回路ＩＶ１００を介して反転させた信号と発振周波数を少し上げる制御信号とをＮＡＮＤ回路ＮＤ１０１で演算した結果が入力され、Ｔｎ１０２のゲートには、発振周波数を少し下げる制御信号が入力される。従って、Ｔｐ１０２は、発振停止信号がローレベル（不活性）の場合で、なおかつ発振周波数を少し上げる制御信号がハイレベルとなった場合にオンとなる。一方、Ｔｎ１０２は、発振周波数を少し下げる制御信号がハイレベルとなった場合にオンとなる。そして、Ｔｐ１０２およびＴｎ１０２の一方がオンとなった場合には、ＤＬＹ１０３の遅延時間に相当する非常に短い時間幅を備えた電流が第１のアナログ制御信号の端子に出力されることになる。
【００６５】
Ｔｐ１０３のゲートには、発振停止信号を反転した信号と発振周波数を大きく上げる制御信号とをＮＡＮＤ回路ＮＤ１００で演算した結果が入力され、Ｔｎ１０３のゲートには、発振周波数を大きく下げる制御信号が入力される。従って、Ｔｐ１０３は、発振停止信号がローレベル（不活性）の場合で、なおかつ発振周波数を大きく上げる制御信号がハイレベルとなった場合にオンとなる。一方、Ｔｎ１０３は、発振周波数を大きく下げる制御信号がハイレベルとなった場合にオンとなる。Ｔｐ１０３またはＴｎ１０３が導通する時には、発振周波数を大きく上げるまたは下げる制御信号のパルス幅（すなわちリファレンス信号の１サイクル分）に相当する時間幅を備えた電流が第２のアナログ制御信号の端子に出力されることになる。この時間はＤＬＹ１０３の遅延時間より相当長いため、発振周波数を大きく上下する制御信号による制御幅は発振周波数を少し上下する制御信号による制御幅より相当大きくなる。
【００６６】
なお、発振停止信号は、例えば、テスト時等において、第２のアナログ制御信号を低電位側電源Ｖｓｓとし、発振回路の発振を停止させるために設けている。発振停止信号がハイレベルとなった場合は、ＮＤ１００およびＮＤ１０１を介してＴｐ１０２およびＴｐ１０３がオフに駆動されると共に、インバータ回路ＩＶ１００，１０１を介してＴｎ１０４がオンに駆動されることで第２のアナログ制御信号がＶｓｓに接続される。また、第１および第２のアナログ制御信号は、第１のアナログ制御信号のノードに付く寄生容量を低減するために分離しているが、発振回路４０の中で抵抗を介して互いにつながっている。
【００６７】
図１１は、図３のＰＬＬ部１０において、その発振回路４０の詳細な構成例を示す回路図である。図１１の発振回路４０は、デジタル制御器部分と、リングオシレータ部分と、バッファ部分と、レベルシフタ部分と、アナログ制御器部分によって構成される。リングオシレータ部分は、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＩＶ１１０〜ＩＶ１１４によって構成される。５段目となるＩＶ１１４の出力ノードは直列接続された抵抗Ｒ４およびＲ５を介して１段目となるＩＶ１１０の入力ノードに帰還されており、このリング構造によって発振動作を行う。
【００６８】
図１１の発振回路４０のデジタル制御器部分は、抵抗Ｒ４およびＲ５と並列に設けゲート電極にデジタル制御信号の各ビットを接続したＰＭＯＳトランジスタＴｐ１１０〜Ｔｐ１１２によって構成する。ただし、Ｔｐ１１０はＲ４のみに対して並列に設けるのに対し、Ｔｐ１１１とＴｐ１１２は共にＲ４およびＲ５の両方に対して並列に設ける。ＰＭＯＳトランジスタＴｐ１１０〜Ｔｐ１１２が全て遮断状態の時にはＩＶ１１４の出力ノードとＩＶ１１０の入力ノードの間は抵抗Ｒ４とＲ５の和の抵抗値で接続されているが、ＰＭＯＳトランジスタＴｐ１１０〜Ｔｐ１１２のうちのいくつかが導通状態になるとそのＰＭＯＳトランジスタの抵抗値に相当する分が並列接続され帰還回路の抵抗値が下がり発振周波数が高くなる。これによる発振周波数の変化分がデジタル制御信号による制御幅である。デジタル制御信号を３ビットとも同時に変化させる場合には、Ｔｐ１１０〜Ｔｐ１１２の導通状態または遮断状態が同時に制御されるため発振周波数の制御幅は大きくなる。デジタル制御信号のうちの１ビットだけが変化し他のビットがそれぞれローレベルとハイレベルに固定される場合には、１個のＰＭＯＳトランジスタによる分だけ発振周波数を制御することになり制御幅は小さくなる。特にその１個がＴｐ１１０となるようにすれば、帰還回路の抵抗値の変化幅を小さくでき発振周波数の制御幅を小さくできる。これにより、Ｔｐ１１０〜Ｔｐ１１２を全て半導体テクノロジで作成可能な最小サイズである同じ大きさに設計しても、デジタル制御信号のうちの１ビットだけを変化させた時の発振周波数の制御幅が３ビットとも同時に変化させた時の発振周波数の制御幅の３分の１より小さくなるようにすることができる。
【００６９】
バッファ部分は、例えば、ＶｄｄとＶｓｓ２の間に接続された４段のＣＭＯＳインバータ回路ＩＶ１１５〜ＩＶ１１８によって構成され、１段目となるＩＶ１１５の入力ノードにリングオシレータ部分の出力ノード（ＩＶ１１０〜１１４のいずれかの出力ノード）が接続される。ＩＶ１１５の出力ノードはＩＶ１１６とＩＶ１１７の入力ノードに接続され、ＩＶ１１７の出力ノードはＩＶ１１８の入力ノードに接続される。そしてＩＶ１１６とＩＶ１１８の出力ノードが、バッファ部分の出力としてレベルシフタ部分に接続される。このバッファ部分は、リングオシレータ部分の出力ノードに対する負荷を軽減するために設ける。
【００７０】
レベルシフタ部分は、Ｖｄｄと第１低電位側電源ノードＶｓｓの間に接続され、例えば、ＰＭＯＳトランジスタＴｐ１１５，Ｔｐ１１６およびＮＭＯＳトランジスタＴｎ１１１，Ｔｎ１１２からなる差動増幅回路と、その出力ノードに接続された２段のＣＭＯＳインバータ回路ＩＶ１１ａ，ＩＶ１１ｂによって構成される。Ｔｐ１１５，Ｔｐ１１６は、差動対として動作し、Ｔｐ１１５のゲートはバッファ部分のＩＶ１１６の出力ノードに接続され、Ｔｐ１１６のゲートはバッファ部分のＩＶ１１８の出力ノードに接続される。Ｔｎ１１１およびＴｎ１１２は、カレントミラー回路を構成しＴｐ１１５およびＴｐ１１６のドレインにそれぞれ接続されることで差動増幅回路の負荷電流源として機能する。そして、Ｔｐ１１６のドレインが１段目のＣＭＯＳインバータ回路ＩＶ１１ａの入力ノードに接続され、２段目のＣＭＯＳインバータ回路ＩＶ１１ｂから発振出力が得られる。
【００７１】
このレベルシフタ部分は、ＶｄｄとＶｓｓ２の間で振れる発振信号を、ＶｄｄとＶｓｓの間の全振幅で振れる発振信号に変換するために設けられる。なお、図１１のレベルシフタ部分は、更に、このような構成に加えて、発振停止信号を受けて発振出力をローレベルに固定するためのＰＭＯＳトランジスタＴｐ１１３，Ｔｐ１１４、ＮＭＯＳトランジスタＴｎ１１３およびインバータ回路ＩＶ１１９も備えている。発振停止信号がハイレベルとなった際には、ＩＶ１１９を介してＴｐ１１３およびＴｐ１１４のゲートにローレベルが印加され、このオンとなったＴｐ１１３およびＴｐ１１４を介してＶｄｄがＴｐ１１５およびＴｐ１１６のゲートに印加される。更に、発振停止信号のハイレベルは、Ｔｎ１１３のゲートにも印加され、このオンとなったＴｎ１１３を介してＩＶ１１ａの入力ノードがローレベルに固定される。
【００７２】
アナログ制御器部分は、ＮＭＯＳトランジスタＴｎ１１０、ならびにＴｎ１１０のゲートに接続された抵抗Ｒ１，Ｒ２および容量Ｃ２からなるローパスフィルタに加えて、抵抗Ｒ３を備えた構成となっている。Ｔｎ１１０は、ドレインがＶｓｓ２に接続され、ソースが抵抗Ｒ３を介してＶｓｓに接続される。また、Ｔｎ１１０のゲートには、アナログ制御信号が前述したローパスフィルタを介して入力される。アナログ制御信号のうちの一方は抵抗Ｒ１を介して入力され、他方は抵抗Ｒ２を介して入力される。いずれの端子から入力される信号も、容量Ｃ２を充放電しＴｎ１１０のゲートにかかる電圧を少しずつ変化させる。抵抗Ｒ３は、Ｖｓｓ２とＶｓｓの間で電圧変動が生じた際にＴｎ１１０に流れる電流が変動するのを抑制するために設けている。
【００７３】
以上が、図３のＰＬＬ部１０を構成する各要素の詳細である。なお、図３のＰＬＬ部１０を構成する分周回路５０については、発振出力を所定の分周比で分周する通常の分周回路であるため説明を省略する。
【００７４】
図１２は、図１の受信回路において、その遅延回路６０の詳細な構成例を示す回路図である。図１２の遅延回路６０は、遅延時間を制御可能なインバータ回路ＤＣ１２０〜ＤＣ１２９と、通常のインバータ回路ＩＶ１２０〜ＩＶ１２ｇと、セットリセットラッチ回路ＳＲ１２０と、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に接続されたＰＭＯＳトランジスタＴｐ１２０，Ｔｐ１２１およびＮＭＯＳトランジスタＴｎ１２１，Ｔｎ１２０と、抵抗Ｒ６および容量Ｃ３によるローパスフィルタによって構成される。ＳＲ１２０はＮＡＮＤ回路ＮＤ１２０，ＮＤ１２１によって構成される。
【００７５】
ＤＣ１２０の入力端子にはＰＬＬ部１０からの発振出力を接続し、ＤＣ１２０〜ＤＣ１２９はそれぞれの出力と入力を順次接続していく。そして、ＤＣ１２０〜ＤＣ１２９の遅延時間を制御する端子には共通の制御信号ＣＮＴＬを接続する。ＤＣ１２０〜ＤＣ１２８は負荷も等しくし、その遅延時間を概ね一致させる。ＤＣ１２０〜ＤＣ１２９の偶数番目の接続点にはそれぞれＩＶ１２０〜ＩＶ１２３の入力端子を接続し、ＩＶ１２０〜ＩＶ１２３の出力端子からクロック信号φ０〜φ３を出力する。ＤＣ１２０〜ＤＣ１２９の奇数番目の接続点にはそれぞれＩＶ１２４〜ＩＶ１２８の入力端子を接続する。ここで、ＩＶ１２４とＩＶ１２８の出力波形の位相が概ね一致するように制御信号ＣＮＴＬを使って制御する。すると、ＤＣ１２１〜ＤＣ１２８の８段分の遅延時間が発振出力の周期と概ね一致するため、ＤＣ１２２〜ＤＣ１２７の２段分ずつの遅延時間差のあるクロック信号φ０〜φ３は概ね等間隔の４相クロックとなる。
【００７６】
ＩＶ１２４とＩＶ１２８の出力波形の位相を一致させるため、以下のように接続する。ＩＶ１２４とＩＶ１２８の出力はＮＤ１２０とＮＤ１２１のそれぞれ一方の入力に接続し、ＮＤ１２１とＮＤ１２０の出力をＮＤ１２０とＮＤ１２１のそれぞれ他方の入力に接続する。また、ＮＤ１２０とＮＤ１２１の出力を所望の段数のインバータを介してＴｐ１２０とＴｎ１２０のゲートに接続し、ＮＤ１２０の出力がローレベルの時にはＴｐ１２０が導通しＮＤ１２１の出力がローレベルの時にはＴｎ１２０が導通するようにする。更に、ＩＶ１２４とＩＶ１２８の出力を所望の段数のインバータを介してＴｎ１２１とＴｐ１２１のゲートに接続し、ＩＶ１２４の出力がハイレベルの時にはＴｎ１２１が導通しＩＶ１２８の出力がハイレベルの時にはＴｐ１２１が導通するようにする。また、Ｔｐ１２１とＴｎ１２１のドレイン同士の接続点を、抵抗Ｒ６および容量Ｃ３によるローパスフィルタを介して制御信号ＣＮＴＬに接続する。
【００７７】
すると、ＩＶ１２８の出力波形の位相がＩＶ１２４の出力波形の位相より早い場合は、ＩＶ１２８の出力波形の立ち上がりから約半サイクルの間はＮＤ１２１がローレベルを出力しＴｎ１２０が導通する。その少し後にＩＶ１２４の出力波形が立ち上がりＴｎ１２１を導通させるため、制御信号ＣＮＴＬの電圧が少し下がりＤＣ１２０〜ＤＣ１２９の遅延時間を少し増加させることになる。この間、ＮＤ１２０の出力はハイレベルのままでありＴｐ１２０は遮断したままである。この結果、ＩＶ１２８の出力波形の位相は少し遅れＩＶ１２４の出力波形の位相に近付くことになる。逆に、ＩＶ１２８の出力波形の位相がＩＶ１２４の出力波形の位相より遅い場合は、ＩＶ１２４の出力波形の立ち上がりから約半サイクルの間はＮＤ１２０がローレベルを出力しＴｐ１２０が導通する。その少し後にＩＶ１２８の出力波形が立ち上がりＴｐ１２１を導通させるため、制御信号ＣＮＴＬの電圧が少し上がりＤＣ１２０〜ＤＣ１２９の遅延時間を少し減少させることになる。この間、ＮＤ１２１の出力はハイレベルのままでありＴｎ１２０は遮断したままである。この結果、ＩＶ１２８の出力波形の位相は少し進みＩＶ１２４の出力波形の位相に近付くことになる。これにより、ＩＶ１２４とＩＶ１２８の出力波形の位相が概ね一致するように制御される。
【００７８】
図１３は、図１２の遅延回路６０において、その遅延時間を制御可能なインバータ回路ＤＣ１２０〜ＤＣ１２９のうちの１つ（例えばＤＣ１２０）について詳細な構成例を示す回路図である。図１３のインバータ回路ＤＣ１２０は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に接続されたＰＭＯＳトランジスタＴｐ１３０およびＮＭＯＳトランジスタＴｎ１３０，Ｔｎ１３１と、ＮＭＯＳトランジスタＴｎ１３１に並列に接続されたＮＭＯＳトランジスタＴｎ１３２によって構成される。Ｔｐ１３０とＴｎ１３０はインバータを構成する。Ｔｎ１３１のゲート電極にはＶｄｄが接続されるが、Ｔｎ１３２のゲート電極には制御信号ＣＮＴＬが接続される。よって、制御信号ＣＮＴＬの電圧により、Ｔｐ１３０とＴｎ１３０が構成するインバータに流れる電流を制御し遅延時間を制御することができる。
【００７９】
図１４は、図１の受信回路において、その第２の比較回路８０の詳細な構成例を示す回路図である。この第２の比較回路８０は、クロック信号と入力データの位相を比較する第２の位相比較回路８１と、入力データに信号情報が無いことを検知する部分により構成される。入力データに信号情報が無いことを検知する部分は、排他的論理和回路ＸＲ１４０と、カウンタ回路ＣＮＴ１４０と、ＮＡＮＤ回路ＮＤ１４０によって構成される。第２の位相比較回路８１は、排他的論理和回路ＸＲ１４１〜ＸＲ１４４と、フリップフロップ回路ＦＦ１４０〜ＦＦ１４３と、ＮＡＮＤ回路ＮＤ１４１〜ＮＤ１４４と、セットリセットラッチ回路ＳＲ１４０によって構成される。セットリセットラッチ回路ＳＲ１４０は、ＮＡＮＤ回路ＮＤ１４５とＮＤ１４６によって構成する。
【００８０】
この第２の比較回路８０の構成要素であるカウンタ回路ＣＮＴ１４０は、ここでは８ビットカウンタとして説明する。また、このカウンタはリセット信号がローレベルである間はクロックパルスを受けるごとにカウント値が増加し、カウント値が２５５すなわちフルカウントになると次のクロックパルスでリセットされ、新たにカウントを始めるものとする。また、リセット信号がハイレベルになるとその瞬間にリセットされ、リセット信号がローレベルになった後に新たにカウントを始めるものとする。すると、フリップフロップ回路７０と７２の出力が等しい時にはＸＲ１４０はローレベルを出力するため、クロック信号φ２の周期ごとにカウント値が増加していく。そして、２５５サイクルにわたって入力データが変化しない場合は、その間ＸＲ１４０はローレベルを出力し続けるためカウント値がフルカウントに達し、第１の信号情報有無表示信号にローレベルが出力される。その前に１回でも入力データが変化すれば、その信号をフリップフロップ回路７０または７２が取り込んだ瞬間にＸＲ１４０はハイレベルを出力しカウンタがリセットされ、新たに０からカウントを始める。すなわち、入力データが所定時間以内に変化する場合は第１の信号情報有無表示信号はハイレベルに固定され、入力データが所定時間以上にわたって変化しない場合に限り第１の信号情報有無表示信号にローレベルを出力するように構成できる。
【００８１】
また第２の位相比較回路８１は、フリップフロップ回路７３の出力がフリップフロップ回路７０の出力と異なる場合にはＸＲ１４１の出力をハイレベルにし、フリップフロップ回路７１の出力がフリップフロップ回路７０の出力と異なる場合にはＸＲ１４２の出力をハイレベルにする。その結果をクロック信号φ２の立ち上がりエッジに同期してＦＦ１４０およびＦＦ１４１に取り込み、更にクロック信号φ２がハイレベルの間はＳＲ１４０に伝達される。また、クロック信号φ２がハイレベルの間はクロック信号φ０がローレベルであるため、この間はＮＤ１４３およびＮＤ１４４の出力はハイレベルとなる。その結果、フリップフロップ回路７３の出力がフリップフロップ回路７０の出力と異なれば、第２の位相比較結果信号にはクロック信号の位相が入力データの位相より早いという位相比較結果を表わすハイレベルが出力される。フリップフロップ回路７１の出力がフリップフロップ回路７０の出力と異なれば、第２の位相比較結果信号にはクロック信号の位相が入力データの位相より遅いという位相比較結果を表わすローレベルが出力される。フリップフロップ回路７３，７０，７１の出力が全て等しい場合には、直前の第２の位相比較結果信号がそのまま保持される。同様に、ＸＲ１４３およびＸＲ１４４によるフリップフロップ回路７１，７２，７３の出力の比較結果がクロック信号φ０の立ち上がりエッジに同期してＳＲ１４０に伝達され、その結果が第２の位相比較結果信号に反映される。
【００８２】
以上、本実施の形態１の受信回路を用いることで、入力データに位相を合わせたクロック信号を安定的に得ることが可能となる。すなわち、発振回路４０の発振周波数を大きく変化させる制御は徐々に行なうので、ノイズなどによって不安定になることを防止できる。更に、発振回路４０の発振周波数を小さく（少しだけ）変化させる制御は直ちに行なうので、熱雑音などによる位相ずれが大きくならないうちに制御できる。
【００８３】
また、本実施の形態１の受信回路に用いたＰＬＬ部１０は、通常のＰＬＬ回路と比べて特に大きな消費電力を必要とする回路を含まないため、入力データに位相を合わせたクロック信号を低消費電力で得ることが可能となる。すなわち、定常電流を必要とする位相インタポーレータが不要であるため、消費電力を低減することができる。
【００８４】
（実施の形態２）
前述した実施の形態１では、フリップフロップ回路７０〜７３の閾値が固定である場合の構成について述べた。本実施の形態２では、このフリップフロップ回路の閾値を可変とする構成について述べる。
【００８５】
入力データがローレベルからハイレベルに変化した直後のサイクルでは、前のサイクルでもハイレベルであった場合と比較して、入力データのノードの電圧が低くなっている場合がある。同様に、入力データがハイレベルからローレベルに変化した直後のサイクルでは、前のサイクルでもローレベルであった場合と比較して、入力データのノードの電圧が高くなっている場合がある。これは、入力データのノードの電圧を充放電するための時間がデータレートに相当する時間では不足するため、変化した直後のサイクルでは充放電が間に合わないために起きる現象である。この入力データを閾値が固定のフリップフロップ回路７０〜７３に取り込むと、データレートが高い場合には変化した直後のサイクルでは充放電の時間が不足し誤ったデータを取り込む可能性がある。本実施の形態２はこれを改善することを目的とした構成であり、前のサイクルの入力データがローレベルであった場合にはフリップフロップ回路の閾値を下げ、前のサイクルの入力データがハイレベルであった場合にはフリップフロップ回路の閾値を上げるように構成する。
【００８６】
図１５は、本実施の形態２において、フリップフロップ回路７０〜７３の代わりに設けるフリップフロップ群７０’の構成例を示す回路図である。このフリップフロップ群７０’の回路は、互いに閾値の異なるインバータ回路ＩＶ１５０およびＩＶ１５１と、フリップフロップ回路ＦＦ１５０〜ＦＦ１５７と、セレクタ回路ＳＬ１５０〜ＳＬ１５５によって構成する。
【００８７】
インバータ回路ＩＶ１５０およびＩＶ１５１は、これを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズのバランスを変えることにより異なる閾値を持たせる。その出力をそれぞれＦＦ１５０〜ＦＦ１５７の奇数番目と偶数番目に加えることにより、ＦＦ１５０〜ＦＦ１５７の奇数番目と偶数番目は入力データに対して異なる閾値を持つことになる。これをそれぞれクロック信号φ０〜φ３に同期して各フリップフロップ回路に取り込む。すると、クロック信号φ０に同期してＦＦ１５０およびＦＦ１５１に取り込んだ時は、その直前のサイクルの入力データはクロック信号φ２に同期して取り込むＦＦ１５４またはＦＦ１５５に記憶されている。従って、その情報を使ってセレクタ回路ＳＬ１５０がＦＦ１５０またはＦＦ１５１のいずれかの出力を選択し、そのサイクルのクロック信号φ０に同期して取り込んだ信号Ｓ−１００として出力する。同様に、クロック信号φ２に同期して取り込んだＦＦ１５４およびＦＦ１５５の出力を、その直前のサイクルの入力データである信号Ｓ−１００を使ってセレクタ回路ＳＬ１５３が選択し、そのサイクルのクロック信号φ２に同期して取り込んだ信号Ｓ−１０２として出力する。
【００８８】
クロック信号φ１およびφ３に同期して取り込んだ信号は、クロック信号φ０に同期して取り込んだ信号Ｓ−１００との比較に使う場合には、クロック信号φ２に同期して取り込んだ信号Ｓ−１０２を使って選択しＳ−１０１０およびＳ−１０３０として出力する。クロック信号φ２に同期して取り込んだ信号Ｓ−１０２との比較に使う場合には、クロック信号φ０に同期して取り込んだ信号Ｓ−１００を使って選択し、Ｓ−１０１２およびＳ−１０３２として出力する。
【００８９】
図１６は、本実施の形態２において使用する第２の比較回路８０’の構成例を示す回路図である。この第２の比較回路８０’は、図１４に示す第２の比較回路８０とほぼ同じ構成であるが、排他的論理和回路ＸＲ１４１〜ＸＲ１４４に入力する信号を、図１５に示すフリップフロップ群７０’が出力する信号に変更している。
【００９０】
以上、本実施の形態２の受信回路を用いることで、前述した実施の形態１と同様の効果を得ることができると共に、更に、直前のサイクルにおける入力データに応じてフリップフロップ回路の閾値を変更し、実施の形態１に示した受信回路に比べて高いデータレートの場合にも適用することが可能となる。
【００９１】
（その他の実施の形態）
前述した実施の形態１および２では、 入力データのデータレートの２分の１に相当する周波数の４相クロックφ０〜φ３を使用する場合について説明したが、データレートの３分の１に相当する周波数の６相クロックを使用することも、データレートの４分の１に相当する周波数の８相クロックを使用することも、一般にデータレートのＮ分の１に相当する周波数の２×Ｎ相クロックを使用することも可能である。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
例えば、これまでの実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、勿論、バイポーラトランジスタなどで代替えすることも可能である。また、図１１等では、低電位電源側にトランジスタを設け、そのゲート電位によって発振周波数の制御を行ったが、同様に、高電位電源側にトランジスタを設け、そのゲート電位によって発振周波数を制御することも可能である。
【産業上の利用可能性】
【００９４】
本発明の受信回路は、特に、半導体集積回路装置内の高速信号受信回路およびクロック信号供給部に適用して有益な技術であり、これに限らず、高速または高精度な信号の受信やクロック信号の供給が求められる各種集積回路装置に対して広く適用可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１による受信回路の構成例を示すブロック図である。
【図２】図１の受信回路の主要な信号の動作波形の例を示す波形図である。
【図３】図１の受信回路において、そのＰＬＬ部の詳細な構成例を示すブロック図である。
【図４】図３のＰＬＬ部において、その切り替え回路の詳細な構成例を示す回路図である。
【図５】図３のＰＬＬ部において、その第１の位相比較回路の詳細な構成例を示す回路図である。
【図６】図３のＰＬＬ部において、その周波数比較回路の詳細な構成例を示す回路図である。
【図７】図３のＰＬＬ部において、その定常状態検出回路の詳細な構成例を示す回路図である。
【図８】図３のＰＬＬ部において、そのデジタル制御回路の詳細な構成例を示す回路図である。
【図９】図３のＰＬＬ部において、そのチャージポンプ制御回路の詳細な構成例を示す回路図である。
【図１０】図３のＰＬＬ部において、そのチャージポンプ回路の詳細な構成例を示す回路図である。
【図１１】図３のＰＬＬ部において、その発振回路の詳細な構成例を示す回路図である。
【図１２】図１の受信回路において、その遅延回路の詳細な構成例を示す回路図である。
【図１３】図１２の遅延回路において、その遅延時間を制御可能なインバータ回路の詳細な構成例を示す回路図である。
【図１４】図１の受信回路において、その第２の比較回路の詳細な構成例を示す回路図である。
【図１５】本発明の実施の形態２による受信回路において、そのフリップフロップ群の詳細な構成例を示す回路図である。
【図１６】本発明の実施の形態２による受信回路において、その第２の比較回路の詳細な構成例を示す回路図である。
【符号の説明】
【００９６】
１０  ＰＬＬ部
２０  第１の比較回路
２１  第１の位相比較回路
２２  周波数比較回路
２３  追い越し検出回路
３０  制御回路
３１  定常状態検出回路
３２  デジタル制御回路
３３  チャージポンプ制御回路
３４  チャージポンプ回路
３５  切り替え回路
４０  発振回路
５０  分周回路
６０  遅延回路
７０〜７３  フリップフロップ回路
７０’  フリップフロップ群
８０  第２の比較回路
８０’  第２の比較回路
８１  第２の位相比較回路
９０  後段の回路
ＡＤ  ＡＮＤ回路
Ｃ  容量
ＣＮＴ  カウンタ回路
ＤＣ  遅延時間を制御可能なインバータ回路
ＤＬＹ  遅延回路
ＤＲ  ＡＮＤ−ＮＯＲ複合回路
ＦＦ  フリップフロップ回路
ＩＶ  インバータ回路
ＮＤ  ＮＡＮＤ回路
ＮＲ  ＮＯＲ回路
Ｒ  抵抗
ＲＤ  ＯＲ−ＮＡＮＤ複合回路
ＳＬ  セレクタ回路
ＳＲ  セットリセットラッチ回路
Ｔｎ  ＮＭＯＳトランジスタ
Ｔｐ  ＰＭＯＳトランジスタ
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
φ  クロック信号
【図１】
2010057006.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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