(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】互いに異なるプロセスにより製造された半田バンプ電極品であるコントローラチップ４と、それぞれ金バンプ電極品である３つのメモリチップ（第１ＤＤＲチップ１、第２ＤＤＲチップ及び不揮発性メモリチップ）が混載されるＳＩＰ１３の組み立てにおいて、先に３つのメモリチップを順次配線基板７上に搭載し、後からコントローラチップ４を搭載することで、金−半田接続用の半田材に酸化膜が略形成されていない状態で金−半田接続を行うことができ、３つのメモリチップそれぞれの金−半田接続を良好な接続状態とすることができる。【選択図】図３
2010034431.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面と、前記上面の第１領域に形成された複数の第１ボンディングリードと、前記上面の第２領域に形成された複数の第２ボンディングリードと、前記上面とは反対側の下面と、前記下面に形成された複数のランドとを有する配線基板を準備する工程；
（ｂ）前記複数の第１ボンディングリードのそれぞれに第１ボンディングリード用半田材を塗布する工程；
（ｃ）第１主面と、前記第１主面上に形成された複数の第１電極パッドと、前記複数の第１電極パッド上にそれぞれ形成された複数の金バンプ電極と、前記第１主面とは反対側の第１裏面とを有する第１半導体チップを、前記第１主面が前記配線基板の前記上面と対向するように、前記配線基板の前記第１領域上に配置する工程；
（ｄ）前記配線基板に熱を加え、前記第１ボンディングリード用半田材を溶融し、前記第１半導体チップの前記複数の金バンプ電極と前記配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する工程；
（ｅ）第２主面と、前記第２主面上に形成された複数の第２電極パッドと、前記複数の第２電極パッド上にそれぞれ形成された複数の半田バンプ電極と、前記第２主面とは反対側の第２裏面とを有する第２半導体チップを、前記第２主面が前記配線基板の前記上面と対向するように、前記配線基板の前記第２領域上に配置する工程；
（ｆ）前記配線基板に熱を加え、前記複数の半田バンプ電極を溶融し、前記第２半導体チップの前記複数の半田バンプ電極と前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記複数の第２ボンディングリードのそれぞれに塗布される第２ボンディングリード用半田材が、前記（ａ）工程の前記配線基板を準備する段階で塗布されており、前記第２半導体チップを搭載する際に、前記第２ボンディングリード用半田材の表面に付着した酸化膜を酸化膜除去手段によって除去してから搭載することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記酸化膜除去手段は、前記第２半導体チップ上の前記半田バンプ電極と前記配線基板上の前記第２ボンディングリード用半田材とを加熱した状態でこすり合わせるものであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記第２半導体チップの搭載時に、前記酸化膜除去手段によって前記第２ボンディングリード用半田材の表面に付着した酸化膜を除去する前に、予め前記第２ボンディングリード用半田材にフラックスを塗布し、さらにリフローにかけて前記第２ボンディングリード用半田材上の酸化膜を除去しておくことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、前記酸化膜除去手段は、フラックス洗浄であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で前記第１半導体チップを前記配線基板上に配置する前に、プラズマ洗浄によって前記配線基板の前記上面及び前記第１ボンディングリード用半田材を洗浄することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で前記第１半導体チップを前記配線基板の前記第１領域上に配置する前に、前記第１領域に非導電性樹脂を塗布することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｆ）工程後、前記第２半導体チップと前記配線基板との間にアンダーフィル樹脂を注入することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程で前記複数の第１ボンディングリードのそれぞれに前記第１ボンディングリード用半田材を塗布する際に、前記複数の第２ボンディングリード上の第２ボンディングリード用半田材をマスクで覆った状態で、前記マスクの開口部を介して前記配線基板の前記第１ボンディングリード上に前記第１ボンディングリード用半田材を塗布することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、前記第２半導体チップの実装高さは、前記第１半導体チップの実装高さより高いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、前記第１半導体チップの前記第１主面には、前記複数の第１電極パッドが１列に形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、前記第１半導体チップとして、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を備えた２つのメモリチップと、１つの不揮発性メモリチップが搭載されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、前記第１半導体チップとして３つのメモリチップを有し、かつ前記第２半導体チップとして１つのコントローラチップを有し、前記３つのメモリチップと前記１つのコントローラチップは、四角形の前記配線基板の前記上面において対角線上にそれぞれ平置きで配置されていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、前記第１半導体チップと前記第２半導体チップが前記配線基板上に平置きで搭載され、前記第１半導体チップと前記第２半導体チップを囲むリング部材と、前記リング部材と接続し、かつ前記第１半導体チップ及び前記第２半導体チップを覆うヒートスプレッダとが前記配線基板上に設けられていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記第２半導体チップは、その第２裏面が絶縁性樹脂を介して前記ヒートスプレッダに接続されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記絶縁性樹脂は、シリコーン樹脂であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、前記第１半導体チップと前記ヒートスプレッダとの間に間隙部が形成されていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１記載の半導体装置の製造方法において、前記配線基板の前記上面に、半導体チップの搭載領域を仕切るダム部が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、基板上に複数の半導体チップが平置きで搭載された半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、モジュール基板の一面に、データ処理デバイスとして１個のマイクロコンピュータチップと、複数個のメモリデバイスとして２個のＤＤＲ２−ＳＤＲＡＭとを備えた構造を有する技術がある（例えば、特許文献１参照）。
【０００３】
また、電子装置において、配線基板の一主面側に電子部品として一つの半導体チップ（スタッドバンプ接続用半導体チップ）及び二つの半導体チップ（半田バンプ接続用半導体チップ）を搭載し、配線基板の一主面と対向する他の主面（裏面）側に外部接続用端子として複数の半田バンプを配置した構造を有する技術がある（例えば、特許文献２参照）。
【特許文献１】特開２００７−２１３３７５号公報
【特許文献２】特開２００３−７９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の高機能化に伴い、前記特許文献１に示すように、１つの配線基板上にメモリ系の半導体チップ（以下、メモリチップともいう）と、このメモリ系の半導体チップを制御するコントローラ系の半導体チップ（以下、コントローラチップともいう）を混載することで、１つの半導体装置（半導体パッケージ）にてシステムを構築するＳＩＰ（System In Package)が開発されている。
【０００５】
コントローラチップは、メモリチップとの間で信号の入出力を行うためのインターフェースや、外部機器（外部ＬＳＩ）との間で信号の入出力を行うためのインターフェースを有しているため、メモリチップに比較してパッドの数が多い。また、搭載されるメモリチップの種類は、適用する製品の用途や容量に応じて様々である。
【０００６】
そのため、コントローラチップは、前記特許文献２に示すように、メモリチップとは異なるプロセス（又は、構成）により製造されることが多い。
【０００７】
本願発明者は、互いに異なるプロセス（又は、構成）により製造されたメモリチップとコントローラチップを用いて、ＳＩＰ型の半導体装置の製造について検討した。具体的には、半田バンプ電極を使用した半導体チップと、金バンプ電極を使用した半導体チップを用いたＳＩＰ型の半導体装置について検討した。その結果、以下の問題が明らかとなった。
【０００８】
金バンプ電極と配線基板上に形成されたボンディングリード（電極）との接合信頼性を向上させるためには、金バンプ電極を接合する前に、配線基板上の金バンプ電極品が搭載される領域のボンディングリード上に半田材を塗布しておく必要がある。
【０００９】
しかし、金バンプ電極品よりも先に半田バンプ電極品を搭載すると、半田バンプ電極品を配線基板上に固定するための熱の影響で、予め金バンプ電極品が搭載される領域のボンディングリード上に塗布された半田材の表面が酸化してしまう。そのため、この半田材に熱を加えて溶融させたとしても、金バンプ電極に対する半田濡れ性が低下し、金バンプ電極とボンディングリードとの接合信頼性が低下するという問題を見出した。
【００１０】
そこで、本願発明者は、先に金バンプ電極品用の半田材を塗布しておくのではなく、半田バンプ電極品を搭載した後に、金バンプ電極品用の半田材を金バンプ電極品が搭載される領域に塗布することについても検討した。
【００１１】
しかしながら、配線基板上のボンディングリードにのみ、この半田材を塗布するために使用するマスクと、先に搭載された半田バンプ電極品とが干渉してしまい、マスクを配線基板上に配置することが困難であることがわかった。
【００１２】
なお、前記特許文献１には、半田バンプ電極品と金バンプ電極品といった、互いに異なるプロセス（又は、構成）により製造された半導体チップを、１つの半導体装置に混載させることについては、記載が無い。
【００１３】
また、前記特許文献２は、半田バンプ電極品を配線基板上に搭載した後に、金バンプ電極品を搭載するものであるため、金バンプ電極と配線基板のボンディングリードとの接合信頼性を向上するための半田材を配線基板のボンディングリード上に塗布することが困難である。
【００１４】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１５】
また、本発明の目的は、半導体装置の放熱性を向上させることができる技術を提供することにある。
【００１６】
また、本発明の目的は、半導体装置の耐タンパ性を向上させることができる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１９】
すなわち、本発明は、以下の工程を含むものである。（ａ）上面と、前記上面の第１領域に形成された複数の第１ボンディングリードと、前記上面の第２領域に形成された複数の第２ボンディングリードと、前記上面とは反対側の下面と、前記下面に形成された複数のランドとを有する配線基板を準備する工程；（ｂ）前記複数の第１ボンディングリードのそれぞれに第１ボンディングリード用半田材を塗布する工程。さらに以下の工程を含む。（ｃ）第１主面と、前記第１主面上に形成された複数の第１電極パッドと、前記複数の第１電極パッド上にそれぞれ形成された複数の金バンプ電極と、前記第１主面とは反対側の第１裏面とを有する第１半導体チップを、前記第１主面が前記配線基板の前記上面と対向するように、前記配線基板の前記第１領域上に配置する工程；（ｄ）前記配線基板に熱を加え、前記第１ボンディングリード用半田材を溶融し、前記第１半導体チップの前記複数の金バンプ電極と前記配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する工程。さらに以下の工程を含む。（ｅ）第２主面と、前記第２主面上に形成された複数の第２電極パッドと、前記複数の第２電極パッド上にそれぞれ形成された複数の半田バンプ電極と、前記第２主面とは反対側の第２裏面とを有する第２半導体チップを、前記第２主面が前記配線基板の前記上面と対向するように、前記配線基板の前記第２領域上に配置する工程；（ｆ）前記配線基板に熱を加え、前記複数の半田バンプ電極を溶融し、前記第２半導体チップの前記複数の半田バンプ電極と前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する工程。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２１】
互いに異なるプロセスにより製造された半田バンプ電極品と金バンプ電極品が混載される半導体装置の組み立てにおいて、先に金バンプ電極品を基板上に搭載し、後から半田バンプ電極品を搭載することで、金−半田接続用の半田材に酸化膜が略形成されていない状態で金−半田接続を行うことができる。これにより、金バンプ電極品の実装不良を低減して半導体装置の信頼性を向上させることができる。
【００２２】
金バンプ電極品と半田バンプ電極品を混載する半導体装置において、基板上に、金バンプ電極品及び半田バンプ電極品を囲むリング部材と、このリング部材と接続し、かつ金バンプ電極品及び半田バンプ電極品を覆うヒートスプレッダとを設け、さらに半田バンプ電極品がヒートスプレッダに接続されていることにより、半導体装置の放熱性を向上させることができる。
【００２３】
金バンプ電極品と半田バンプ電極品を混載する半導体装置において、基板上に、金バンプ電極品及び半田バンプ電極品を囲むリング部材と、金バンプ電極品及び半田バンプ電極品を覆うヒートスプレッダとを設けたことにより、半導体装置の耐タンパ性を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例をヒートスプレッダを透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図２の詳細構造を示す拡大断面図、図４は図１に示す半導体装置に搭載されるＤＤＲチップの主面の構造の一例を示す拡大平面図、図５は図４に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。また、図６は図１に示す半導体装置に搭載されるＦＬＡＳＨチップの主面の構造の一例を示す拡大平面図、図７は図６に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図、図８は図１に示す半導体装置に搭載されるコントロールチップの主面の構造の一例を示す拡大平面図、図９は図８に示すＡ部の構造の一例を拡大して示す部分拡大平面図である。さらに、図１０は図９に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図、図１１は図１に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【００２９】
図１〜図３に示す本実施の形態の半導体装置は、配線基板７上に複数の半導体チップが平置きで搭載された半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、配線基板７上に３つのメモリチップ（第１半導体チップ）と１つのコントローラチップ（第２半導体チップ）４が搭載されたＳＩＰ１３を取り上げて説明する。
【００３０】
本実施の形態のＳＩＰ１３に搭載されている第１半導体チップである３つのメモリチップは、２つのＤＤＲチップ（第１ＤＤＲチップ１と第２ＤＤＲチップ２）と、１つの不揮発性メモリチップ（ＦＬＡＳＨチップ）３の場合を一例として説明するが、これらメモリチップの搭載数や各メモリ機能についてはこれらに限定されるものではない。また、ＤＤＲチップは、例えば、ＤＤＲ−ＤＲＡＭ（Double Date Rate− Dynamic Random Access Memory)等であり、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータ転送を行うメモリ回路を備えたメモリチップである。コントローラチップ４は、これら３つのメモリチップを制御するものである。
【００３１】
ＳＩＰ１３の構成について説明すると、上面（表面、チップ搭載面）７ａ及び上面７ａとは反対側の下面７ｂを有する配線基板７と、配線基板７の上面７ａ上にそれぞれフェイスダウン実装でフリップチップ接続された第１ＤＤＲチップ１、第２ＤＤＲチップ２、不揮発性メモリチップ３及びコントローラチップ４と、配線基板７の下面７ｂに設けられた外部端子である複数のＢＧＡ（Ball Grid Array)ボール１１とを有している。図２に示すように、複数のＢＧＡボール１１は、配線基板７の下面７ｂに格子状に配置されて設けられており、したがって、ＳＩＰ１３は、ＢＧＡ型の半導体装置である。
【００３２】
なお、図３に示すように、配線基板７の上面７ａには、複数のボンディングリード（第１ボンディングリード７ｅや第２ボンディングリード７ｆ）が形成され、これらボンディングリードが、基板内の図示しないスルーホール配線や内部配線等を介して対応する下面７ｂ側のランド７ｇに電気的に接続され、かつＳＩＰ１３の外部端子である複数のＢＧＡボール１１がそれぞれの対応するランド７ｇに接続されている。
【００３３】
また、配線基板７上にフリップチップ接続された４つの半導体チップ（第１ＤＤＲチップ１、第２ＤＤＲチップ２、不揮発性メモリチップ３及びコントローラチップ４）は、図１に示すように、四角形の配線基板７の上面７ａにおいて対角線上にそれぞれ平置きで配置されている。なお、図１は、ＳＩＰ１３においてヒートスプレッダ１６を取り外して内部の構造を示したものである。
【００３４】
本実施の形態のＳＩＰ１３では、コントローラチップ４の両隣に第１ＤＤＲチップ１と第２ＤＤＲチップ２が配置されており、不揮発性メモリチップ３はその空き領域に配置されている。これは、コントローラチップ４と第１ＤＤＲチップ１の配置距離と、コントローラチップ４と第２ＤＤＲチップ２の配置距離を等しくするものであり、両ＤＤＲチップに対する配線の等長化が図られている。
【００３５】
なお、不揮発性メモリチップ３は、コントローラチップ４の制御プログラムを格納することも可能であり、さらに電源を消した時に消したくないデータを書き込むこと等もできる。
【００３６】
また、配線基板７の上面７ａ上には、前記４つの半導体チップを囲むシールリング（リング部材）１５と、このシールリング１５と接続し、かつ前記４つの半導体チップを覆うヒートスプレッダ１６とが設けられている。ヒートスプレッダ１６は、ヒートシンク等でもよい。シールリング１５とヒートスプレッダ１６は、図３に示すように、接着剤１８によって接合されている。すなわち、配線基板７上に搭載された前記４つの半導体チップは、シールリング１５とヒートスプレッダ１６によって完全に覆われている。
【００３７】
本実施の形態のＳＩＰ１３は、互いに異なるプロセス（又は、構成）によって製造された前記メモリチップとコントローラチップ４が搭載されたものであり、図３に示すように、金バンプ電極８を使用して金−半田接続が行われたそれぞれ金バンプ電極品である３つのメモリチップと、半田バンプ電極９を使用して半田接続が行われた半田バンプ電極品であるコントローラチップ４とが配線基板７上に混載されている。
【００３８】
すなわち、第１半導体チップである第１ＤＤＲチップ１、第２ＤＤＲチップ２及び不揮発性メモリチップ３の各メモリチップは、それぞれ金バンプ電極品として金バンプ電極８を使用して配線基板７側に塗布された半田材と金−半田接続によってフリップチップ接続している。一方、第２半導体チップであるコントローラチップ４は、半田バンプ電極品として半田バンプ電極９を使用して配線基板７側に塗布された半田材と半田接続によってフリップチップ接続している。これにより、互いに異なるプロセス（又は、構成）によって製造された前記メモリチップ（第１半導体チップ）とコントローラチップ（第２半導体チップ）４が配線基板７に混載されている。
【００３９】
ここで、ＳＩＰ１３に搭載される各半導体チップの詳細構造について説明する。
【００４０】
図４及び図５は第１半導体チップである第１ＤＤＲチップ１の構造の一例を示すものであり、シリコン基板１ｄの表面である第１主面１ａと、その反対側の第１裏面１ｂとを有しており、第１主面１ａ及び第１裏面１ｂは、厚さと交差する平面形状が方形状から成る。また、第１主面１ａ側にはメモリ回路等の集積回路が形成されているとともに、第１主面１ａには、アルミニウムから成る複数の第１電極パッド１ｃが１列に並んで形成されている。つまり、第１ＤＤＲチップ１は、センタパッド配列である。
【００４１】
なお、第１主面１ａ上には、図５に示すように、絶縁性のＳｉＯ2膜１ｅと、このＳｉＯ2膜１ｅ上に堆積されたポリイミド膜１ｆとが形成されており、それぞれの第１電極パッド１ｃの周縁部のみを覆って中央部付近は開口している。この開口によって各第１電極パッド１ｃの露出した箇所にそれぞれ金バンプ電極８が接続されている。
【００４２】
第２ＤＤＲチップ２についても第１ＤＤＲチップ１と同様の構造である。すなわち、図１６（ｆ）に示すように、方形状の第１主面２ａとその反対側の第１裏面２ｂとを有し、第１主面２ａにはセンタパッド配列で複数の第１電極パッド２ｃが１列に並んで形成されており、各第１電極パッド２ｃには金バンプ電極８が接続されている。さらに、第１主面２ａ側にはメモリ回路等の集積回路が形成されている。
【００４３】
また、図６及び図７に示すように、不揮発性メモリチップ３についても、第１ＤＤＲチップ１と同様に、シリコン基板３ｄの表面である第１主面３ａと、その反対側の第１裏面３ｂとを有しており、第１主面３ａ及び第１裏面３ｂは、厚さと交差する平面形状が方形状から成る。また、第１主面３ａ側にはメモリ回路等の集積回路が形成されているとともに、第１主面３ａには、アルミニウムから成る複数の第１電極パッド３ｃが２列に並んで形成されている。すなわち、不揮発性メモリチップ３では、その第１主面３ａの４辺のうちの一方の対向する２辺それぞれに沿って複数の第１電極パッド３ｃが２列に設けられている。
【００４４】
また、第１主面３ａ上には、図７に示すように、絶縁性のＳｉＯ2膜３ｅが形成されており、それぞれの第１電極パッド３ｃの周縁部のみを覆って中央部付近は開口している。この開口によって各第１電極パッド３ｃの露出した箇所にそれぞれ金バンプ電極８が接続されている。さらに、第１主面３ａ側にはメモリ回路等の集積回路が形成されている。
【００４５】
なお、第１ＤＤＲチップ１、第２ＤＤＲチップ２及び不揮発性メモリチップ３にそれぞれ接続された金バンプ電極８は、例えば、ワイヤボンディング用ツールを用いて接続したスタッドバンプ電極である。
【００４６】
なお、第１ＤＤＲチップ１や第２ＤＤＲチップ２についても、不揮発性メモリチップ３のように第１電極パッド１ｃや第１電極パッド２ｃが２列に形成されていてもよい。
【００４７】
また、図８〜図１０に示すように、コントローラチップ４についても、シリコン基板４ｄの表面である第２主面４ａと、その反対側の第２裏面４ｂとを有しており、第２主面４ａ及び第２裏面４ｂは、厚さと交差する平面形状が方形状から成る。さらに、第２主面４ａ側には制御用回路等の集積回路が形成されているとともに、第２主面４ａには、図１０に示すように、アルミニウムから成る複数の第２電極パッド４ｃと、これらの第２電極パッド４ｃの直上に接続配置されたポストリード４ｆとが形成されており、これらの複数の第２電極パッド４ｃ及びポストリード４ｆが、図８に示すように、第２主面４ａに千鳥配列で配置されている。ただし、単なる格子状配列で配置されていてもよい。
【００４８】
なお、第２主面４ａ上には、図１０に示すように、絶縁膜４ｅが形成されており、それぞれの第２電極パッド４ｃの周縁部のみを覆って中央部付近は開口している。この開口によって各第２電極パッド４ｃの露出した箇所にポストリード４ｆが接続しており、さらにこのポストリード４ｆにそれぞれ半田バンプ電極９が接続されている。この半田バンプ電極９は、鉛フリー半田であり、例えば、錫−銀系の半田等である。
【００４９】
コントローラチップ４は、演算処理機能を有しており、かつそれぞれのメモリチップの動作を制御するためにそれぞれのメモリチップと信号の送受信を行うとともに、ＳＩＰ１３の外部との信号の送受信も行うものである。したがって、図８に示すように多ピン化された半導体チップであるとともに、駆動力が大きく発熱量も大きい。
【００５０】
なお、メモリチップ搭載用の金バンプ電極８とコントローラチップ４搭載用の半田バンプ電極９では、その大きさ（直径）が、金バンプ電極８は半田バンプ電極９の１／２程度である。
【００５１】
したがって、図３に示すように、ＳＩＰ１３におけるコントローラチップ４の配線基板７の上面７ａからの高さ（Ｒ１）と、第１ＤＤＲチップ１の配線基板７の上面７ａからの高さ（Ｒ２）は、例えば、Ｒ１＝０．０８５ｍｍ、Ｒ２＝０．０４ｍｍである。すなわち、配線基板７とコントローラチップ４の間の隙間は、配線基板７と第１ＤＤＲチップ１の間の隙間の約２倍である。言い換えると、配線基板７と第１ＤＤＲチップ１の隙間は、配線基板７とコントローラチップ４の隙間の約１／２であり、非常に隙間が小さい。
【００５２】
なお、比較的隙間の大きなコントローラチップ４と配線基板７の隙間にはアンダーフィル樹脂１２が充填され、隙間の小さな第１ＤＤＲチップ１とコントローラチップ４の隙間には非導電性樹脂であるＮＣＰ（Non-Conductive Paste) １０が充填されている。
【００５３】
また、チップ厚さについても、コントローラチップ４の厚さ（Ｑ１）は、例えば、Ｑ１＝０．６ｍｍであり、第１ＤＤＲチップ１の厚さ（Ｑ２）は、例えば、Ｑ２＝０．４ｍｍである。したがって、各半導体チップの実装高さは、コントローラチップ４が、例えば、Ｒ１＋Ｑ１＝０．６８５ｍｍであり、第１ＤＤＲチップ１が、例えば、Ｒ２＋Ｑ２＝０．４４ｍｍである。さらに、各半導体チップのヒートスプレッダ１６との隙間量は、コントローラチップ４が、例えば、Ｐ１＝０．１６５ｍｍであり、第１ＤＤＲチップ１が、例えば、Ｐ２＝０．４１ｍｍである。
【００５４】
なお、前述のようにコントローラチップ４は、発熱量が大きいため、コントローラチップ４をヒートスプレッダ１６に接続することで、コントローラチップ４から発せられる熱をヒートスプレッダ１６やこれに接続するシールリング１５に逃がすことができ、コントローラチップ４の放熱効果を高めている。
【００５５】
その際、コントローラチップ４は、その第２裏面４ｂが絶縁性樹脂を介してヒートスプレッダ１６に接続されている。本実施の形態のＳＩＰ１３では、コントローラチップ４の第２裏面４ｂがＧＮＤ電位となっているため、絶縁性樹脂を介した接続となっている。前記絶縁性樹脂は、一例としてシリコーン樹脂１７である。
【００５６】
一方、第１ＤＤＲチップ１とヒートスプレッダ１６との間には、間隙部１９が形成されている。すなわち、第１ＤＤＲチップ１の第１裏面１ｂとヒートスプレッダ１６の間には隙間となる間隙部１９が形成されている。これは、コントローラチップ４から発せられた熱がシリコーン樹脂１７を介してヒートスプレッダ１６に伝わった後、第１ＤＤＲチップ１に伝わらないようにするためである。つまり、熱によって第１ＤＤＲチップ１の動作に悪影響を及ぼさないようにするためである。
【００５７】
このように、本実施の形態のＳＩＰ１３では、コントローラチップ４の放熱効果を高めるために、コントローラチップ４とヒートスプレッダ１６がシリコーン樹脂１７を介して接続されており、一方、第１ＤＤＲチップ１の第１裏面１ｂとヒートスプレッダ１６の間には隙間となる間隙部１９が形成されており、コントローラチップ４から発せられた熱が第１ＤＤＲチップ１に伝わるのを阻止している。
【００５８】
したがって、ＳＩＰ１３では、コントローラチップ４の実装高さを、第１ＤＤＲチップ１の実装高さより高くすることが好ましい。すなわち、コントローラチップ４はヒートスプレッダ１６に接触しない程度にヒートスプレッダ１６に近づける方が好ましく、一方、第１ＤＤＲチップ１はヒートスプレッダ１６から離して配置する方が好ましい。さらに、コントローラチップ４がヒートスプレッダ１６に突き当たるのは避けなければならないため、シールリング１５の接着剤１８を含んだ厚さ（高さ）は、コントローラチップ４の実装高さよりも高くなければならない。
【００５９】
なお、第１ＤＤＲチップ１をヒートスプレッダ１６から離すことについては、他のメモリチップ（第２ＤＤＲチップ２と不揮発性メモリチップ３）についても同様であり、第２ＤＤＲチップ２及び不揮発性メモリチップ３もヒートスプレッダ１６から離して配置することが好ましい。
【００６０】
ここで、シールリング１５及びヒートスプレッダ１６は、熱伝導率の高い材料によって形成されていることが好ましく、その材料は、例えば、銅合金またはアルミニウム合金等であり、表面に、例えば、ニッケルめっきを施してもよい。
【００６１】
次に、図１１を用いてＳＩＰ１３における回路動作について説明する。ここでは、本実施の形態に即し、メモリチップとして、第１ＤＤＲチップ１と第２ＤＤＲチップ２と不揮発性メモリチップ３を搭載し、これらの動作を制御するコントローラチップ４を有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。
【００６２】
コントローラチップ４の主な役割の一つとして、システムの外部に設けられた外部ＬＳＩ１４とシステムの内部に設けられた第１ＤＤＲチップ１と第２ＤＤＲチップ２と不揮発性メモリチップ３との間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）を第１ＤＤＲチップ１、第２ＤＤＲチップ２または不揮発性メモリチップ３の物理アドレスに変換する作業がある。そのため、コントローラチップ４は、第１ＤＤＲチップ１用のインターフェース、第２ＤＤＲチップ２用のインターフェースおよび不揮発性メモリチップ３用のインターフェースを備えている。
【００６３】
また、コントローラチップ４がこのような役割を担う場合、コントローラチップ４には、第１ＤＤＲチップ１、第２ＤＤＲチップ２および不揮発性メモリチップ３の間のインターフェースに必要なピン数以外に、外部インターフェースを構成する電極パッド（ピン）が必要になる。したがって、コントローラチップ４は、外部インターフェースに必要なピン数の分、第１ＤＤＲチップ１、第２ＤＤＲチップ２および不揮発性メモリチップ３に比較して電極パッドの数が多くなる。
【００６４】
外部インターフェースを介して出力されたデータは、外部ＬＳＩ１４を介してさまざまな情報に変換され、ネットーワーク機器やヒューマンインターフェース機器などに出力される。
【００６５】
一方、第１ＤＤＲチップ１及び第２ＤＤＲチップ２は、外部ＬＳＩ１４とのデータ入出力を、コントローラチップ４を介して行うため、コントローラチップ４とのインターフェースを備えているが、これ以外にクロック（ＣＫ）端子やＤＱＳ端子等を有している。このＣＫ端子に電流を印加し、クロックの立ち上がりエッジ（又は立ち下がりエッジ）に同期してデータの送信（または受信）を行う。
【００６６】
また、不揮発性メモリチップ３は、コントローラチップ４とのインターフェース以外に、チップセレクト端子（ＣＥ）を備えている。このチップセレクト端子を有効、または無効にすることで不揮発性メモリチップ３へのデータの書き込み、または読み出しを可能としている。
【００６７】
次に、本実施の形態のＳＩＰ１３の組み立てについて、図１２に示すフロー図に沿って説明する。
【００６８】
図１２は図１の半導体装置の組み立て手順の一例を示す製造フロー図、図１３は図１２におけるステップＳ１〜Ｓ３の各工程の状態の一例を示す平面図と断面図、図１４は図１２に示す製造フローにおけるステップＳ４の半田材塗布状態の一例を示す平面図と断面図、図１５は図１２におけるステップＳ４とＳ５の各工程の状態の一例を示す平面図と断面図である。また、図１６は図１２におけるステップＳ６とＳ７の各工程の状態の一例を示す平面図と断面図、図１７は図１２におけるステップＳ８とＳ９の各工程の状態の一例を示す平面図と断面図、図１８は図１２におけるステップＳ１０とＳ１１の各工程の状態の一例を示す平面図と断面図、図１９は図１２におけるステップＳ１２の工程の状態の一例を示す平面図と断面図である。さらに、図２０は本発明の実施の形態の第１変形例の半導体装置の組み立て手順を示す製造フロー図、図２１は本発明の実施の形態の第２変形例の半導体装置の組み立て手順を示す製造フロー図である。
【００６９】
まず、図１２のステップＳ１のチップ（メモリ）準備を行う。すなわち、図１３（ａ），（ｃ）に示す第１ＤＤＲチップ１（第２ＤＤＲチップ２についても同様）と、図１３（ｂ），（ｄ）に示す不揮発性メモリチップ３を準備する。図１２のステップＳ１の小工程に示すように、ウエハを準備した後、ウエハのバックグラインドすなわち裏面研磨を行ってウエハを所望の厚さに薄くする。
【００７０】
その後、ダイシングを行って所望の大きさのメモリチップを取得する。ここでは、センタパッド配列の第１ＤＤＲチップ１及び第２ＤＤＲチップ２、さらには２列パッド配列の不揮発性メモリチップ３を取得する。
【００７１】
その後、各メモリチップに金製のスタッドバンプを形成する。すなわち、各メモリチップの電極パッドにスタッドバンプ技術を使用して、図１３（ａ）〜（ｄ）に示すように金バンプ電極８を形成する。
【００７２】
その後、図１２のステップＳ２のチップ（コントローラ）準備を行う。ここでは、一例として、図１３（ｅ），（ｆ）に示すように、予め千鳥配列で複数の半田バンプ電極９が接続されたコントローラチップ４（エリアバンプ形成済みチップ）を準備する。
【００７３】
その後、図１２のステップＳ３の基板準備を行う。ここでは、図１３（ｇ），（ｈ）に示すように、上面７ａと、上面７ａの第１領域７ｃに形成された複数の第１ボンディングリード７ｅと、上面７ａの第２領域７ｄに形成された複数の第２ボンディングリード７ｆと、上面７ａとは反対側の下面７ｂと、下面７ｂに形成された複数のランド７ｇ（図３参照）とを有する配線基板７を準備する。
【００７４】
なお、図１３（ｇ）に示すように、上面７ａの第１領域７ｃは、第１ＤＤＲチップ１、第２ＤＤＲチップ２及び不揮発性メモリチップ３の各メモリチップ（第１半導体チップ）が搭載される領域であり、一方、第２領域７ｄは、コントローラチップ（第２半導体チップ）４が搭載される領域である。
【００７５】
なお、図１３（ｈ）は図１３（ｇ）のＡ−Ａ断面を示すものである。
【００７６】
また、上面７ａの第１領域７ｃ及び第２領域７ｄを含めたチップ搭載領域には、上面７ａから僅かに突出した図１３（ｇ），（ｈ）に示すダム部７ｉが形成されている。このダム部７ｉは、半導体チップの搭載領域を仕切って、アンダーフィル樹脂１２やＮＣＰ１０等の樹脂塗布時の樹脂の流出をダムとなって阻止するものであり、例えば、シルク印刷によって形成されており、その上面７ａからの突出量は、約２５μｍ程度である。
【００７７】
なお、図１３（ｇ），（ｈ）に示す例では、ダム部７ｉは、コントローラチップ４の搭載領域（第２領域７ｄ）と第１ＤＤＲチップ１の搭載領域（第１領域７ｃ）、コントローラチップ４の搭載領域（第２領域７ｄ）と第２ＤＤＲチップ２の搭載領域（第１領域７ｃ）、第２ＤＤＲチップ２の搭載領域（第１領域７ｃ）と不揮発性メモリチップ３の搭載領域（第１領域７ｃ）をそれぞれ仕切るエリアに形成されているが、第１ＤＤＲチップ１の搭載領域（第１領域７ｃ）と不揮発性メモリチップ３の搭載領域（第１領域７ｃ）を仕切るエリアには形成されていない。
【００７８】
これは、樹脂が流出しても隣のチップ搭載領域のボンディングリードまで樹脂が到達しない程度に隣り合ったチップ搭載領域が離れているためである。この理由は、図１、図４、図６及び図８に示すように、コントローラチップ４、第１ＤＤＲチップ１及び第２ＤＤＲチップ２のそれぞれの平面形状はほぼ正方形に近い形状であるのに対し、不揮発性メモリチップ３の平面形状は、コントローラチップ４、第１ＤＤＲチップ１及び第２ＤＤＲチップ２のそれぞれの長辺よりも長い長辺を有した、ほぼ長方形で構成されているためである。そして、この不揮発性メモリチップ３は、短辺が第２ＤＤＲチップ２と隣接するように、配線基板７における不揮発性メモリチップ３の搭載領域（第１領域７ｃ）に搭載されている。そのため、第１ＤＤＲチップ１の搭載領域と不揮発性メモリチップ３の搭載領域は、樹脂がボンディングリードまで到達しない程度に離れ、この間にダム部７ｉを形成しなくても、樹脂がそれぞれの領域に流出する恐れは低い。尚、本実施の形態では、第１ＤＤＲチップ１と不揮発性メモリチップ３との間には、ダム部７ｉを形成しない例について説明したが、この間の領域にもダム部７ｉが形成されていてもよい。これにより、より確実に樹脂の流出を抑制できる。
【００７９】
すなわち、ダム部７ｉは、全ての隣り合ったチップ搭載領域の間のエリアに設ける必要はなく、樹脂が流出した際に、隣のチップ搭載領域のボンディングリードまで到達しない程度にチップ搭載領域が離れている場合には、必ずしも設けなくてもよい。
【００８０】
また、図１３（ｇ）〜（ｊ）に示すように、配線基板７の上面７ａの第２領域７ｄの第２ボンディングリード７ｆ上には、予め第２ボンディングリード用半田材６（半田プリコート）が塗布されている。一方、上面７ａの第１領域７ｃの第１ボンディングリード７ｅ上には、半田材は塗布されていない。第２ボンディングリード用半田材６は、例えば、錫−銀系の鉛フリー半田等である。
【００８１】
なお、配線基板７の上面７ａ上に形成された第１ボンディングリード７ｅや第２ボンディングリード７ｆは、それぞれの周縁部が絶縁性のソルダレジスト７ｈによって覆われており、その中央部付近がソルダレジスト７ｈの開口によって露出している。半田材との接続は、この露出した箇所で行われる。
【００８２】
その後、図１２のステップＳ４の半田材塗布を行う。ここでは、配線基板７の上面７ａの第１領域７ｃの３つのメモリチップの搭載領域の複数の第１ボンディングリード７ｅのそれぞれに第１ボンディングリード用半田材５を塗布する。
【００８３】
なお、複数の第１ボンディングリード７ｅは、狭ピッチで配置されているため、狭ピッチ対応の半田形成方法を採用して半田材を薄く形成することが好ましい。
【００８４】
ここで、狭ピッチで配置されたボンディングリード上に形成する半田材の形成方法の一例を説明する。まず、ボンディングリードを構成する銅材料の上に粘着性を有した液体の被膜を形成し、そこに半田粉末（半田粒子）を振りかけた後、その半田粉末上にフラックスを塗布し、リフローを行う。リフローによって半田粉末を溶融してボンディングリード上に薄い半田材を形成するものである。あるいは、図１２のステップＳ４の小工程に示すように、半田材印刷方式により、第１領域７ｃの３つのメモリチップの搭載領域の全ての第１ボンディングリード７ｅ上に半田粒子とフラックスを塗布し、その後、リフローを行い、さらに洗浄を行ってフラックスと半田残渣を除去し、これにより、狭ピッチで配置された複数の第１ボンディングリード７ｅ上に第１ボンディングリード用半田材５を薄く形成してもよい。
【００８５】
第１ボンディングリード用半田材５を印刷方式で塗布する際には、複数の第２ボンディングリード７ｆ上の第１ボンディングリード用半田材５を、図１４（ａ），（ｂ）に示すようにマスク２０で覆い、この状態で、マスク２０の開口部２０ａを介して配線基板７の第１ボンディングリード７ｅ上に第１ボンディングリード用半田材５を塗布する。
【００８６】
すなわち、配線基板７の上面７ａの第２領域７ｄの半田バンプ電極９が形成された複数の第２ボンディングリード７ｆをマスク２０で覆い、この状態で、マスク２０のそれぞれの開口部２０ａを介して第１領域７ｃの全ての第１ボンディングリード７ｅ上に第１ボンディングリード用半田材５をベタ状に塗布する。このとき、配線基板７の上面７ａ上には、上記したダム部７ｉや、第２領域７ｄに設けられた半田材（第２ボンディングリード用半田材６）が形成されているため、配線基板７の上面７ａ上に配置されたマスク２０と、配線基板７の上面７ａとの間に隙間が生じてしまう。そこで、本実施の形態では、図１４（ｂ）に示すように、これらに対応する凹部２０ｂを設けておくことで、マスク２０と配線基板７の上面７ａとの間の隙間を埋め、半田材（第１ボンディングリード用半田材５）の塗布精度を向上している。その後、リフロー及び洗浄を行うことで、図１５（ａ）〜（ｄ）に示すように、狭ピッチで配置された複数の第１ボンディングリード７ｅ上に第１ボンディングリード用半田材５を薄く形成する。尚、ダム部７ｉや第２領域７ｄに設けられた半田材（第２ボンディングリード用半田材６）の厚さが低ければ、マスク２０に凹部２０ｂを必ずしも形成していなくても良い。
【００８７】
なお、図１４（ｂ）は図１４（ａ）のＡ−Ａ断面を示すものである。
【００８８】
ここで、図１５（ｂ）〜（ｄ）に示すように、第２ボンディングリード７ｆ上に形成された第２ボンディングリード用半田材６の厚さ（Ｓ１）と、第１ボンディングリード７ｅ上に形成された第１ボンディングリード用半田材５の厚さ（Ｓ２）とを比較すると、Ｓ１＝６０μｍであり、Ｓ２＝１５μｍである。すなわち、第１ボンディングリード用半田材５の厚さ（Ｓ２）は、第２ボンディングリード用半田材６の厚さ（Ｓ１）の約１／４程度の厚さ（高さ）であり、約１／４程度の半田量である。
【００８９】
したがって、第１ボンディングリード７ｅ上に形成する第１ボンディングリード用半田材５の厚さを、例えば、１５μｍ程度に薄く形成できるのであれば、前述した半田材形成方法以外の方法を用いて半田材を形成しても良いことは言うまでもない。
【００９０】
なお、図１５（ｂ）は図１５（ａ）のＡ−Ａ断面を示すものである。
【００９１】
その後、図１２のステップＳ５のフリップチップボンディング（１）を行う。ここでは、図１５（ｅ）〜（ｇ）に示すように、第１ＤＤＲチップ１のフリップチップボンディングを行う。まず、図１２のステップＳ５の小工程に示すように、ベーク（１５０℃／４０分）を行って脱湿処理を施し、さらにプラズマ処理によって洗浄を行う。すなわち、プラズマ洗浄によって配線基板７の上面７ａ及び第１ボンディングリード用半田材５を洗浄し、これによって、フリップチップボンディングにおける接合強度の向上とＮＣＰ１０の充填性の向上を図ることができる。
【００９２】
ここで、図１５（ｆ）は図１５（ｅ）のＡ−Ａ断面を示すものである。
【００９３】
その後、配線基板７の上面７ａの第１領域７ｃにおける第１ＤＤＲチップ１のチップ搭載領域に非導電性樹脂であるＮＣＰ１０を塗布する。ここでは、ノズルを介してＮＣＰ１０を配線基板７の第１領域７ｃの第１ＤＤＲチップ１のチップ搭載領域に滴下して塗布を行う。
【００９４】
第１ＤＤＲチップ１のフリップチップボンディングでは、第１ＤＤＲチップ１と配線基板７の隙間が狭いため、第１ＤＤＲチップ搭載後ではＮＣＰ１０を注入しにくい。したがって、第１ＤＤＲチップ搭載前に、配線基板７の上面７ａの第１領域７ｃの第１ＤＤＲチップ１のチップ搭載領域に、先にＮＣＰ１０を塗布しておき、塗布後に、第１ＤＤＲチップ１の搭載を行う。
【００９５】
これにより、第１ＤＤＲチップ１と配線基板７の隙間が狭くても、ボイドを形成することなく確実に第１ＤＤＲチップ１と配線基板７の隙間にＮＣＰ１０を埋め込むことができる。
【００９６】
なお、配線基板７の上面７ａにおいて、第１領域７ｃの第１ＤＤＲチップ１のチップ搭載領域と、第２領域７ｄのコントローラチップ４のチップ搭載領域との間には、図１５（ｅ），（ｆ）に示すように凸状（突起）のダム部７ｉが形成されているため、ＮＣＰ１０がコントローラチップ４のチップ搭載領域である第２領域７ｄ側に流出するのを阻止することができる。
【００９７】
その後、第１主面１ａと、第１主面１ａ上に形成された複数の第１電極パッド１ｃと、複数の第１電極パッド１ｃ上にそれぞれ形成された複数の金バンプ電極８と、第１主面１ａとは反対側の第１裏面１ｂとを有する第１ＤＤＲチップ１を準備し、図１５（ｇ）に示すように、第１主面１ａが配線基板７の上面７ａと対向するように、配線基板７の第１領域７ｃ上に第１ＤＤＲチップ１を配置する。すなわち、配線基板７の図１５（ｅ）に示す第１領域７ｃの第１ＤＤＲチップ１のチップ搭載領域上に第１ＤＤＲチップ１を配置する。
【００９８】
その後、配線基板７に熱を加えて図１５（ｇ）に示すように、第１ボンディングリード７ｅ上に形成された第１ボンディングリード用半田材５を溶融し、第１ＤＤＲチップ１上に形成された複数の金バンプ電極８と配線基板７の複数の第１ボンディングリード７ｅとをそれぞれ第１ボンディングリード用半田材５によって電気的に接続する（フリップチップボンディング（１）を行う）。
【００９９】
なお、この際にも、配線基板７の上面７ａにおいて、第１ＤＤＲチップ１のチップ搭載領域と、第２領域７ｄのコントローラチップ４のチップ搭載領域との間には、図１５（ｅ），（ｆ）に示すように凸状のダム部７ｉが形成されているため、ＮＣＰ１０がコントローラチップ４のチップ搭載領域である第２領域７ｄ側に流出するのを阻止することができる。
【０１００】
その後、図１２のステップＳ５の小工程に示すように、キュアベーク（１５０℃／１５分）を行ってＮＣＰ１０を硬化させ、図１５（ｅ）〜（ｇ）に示すように、第１ＤＤＲチップ１のフリップチップボンディングを完了する。なお、キュアベークは、脱湿処理を兼ねている。
【０１０１】
次に、図１２のステップＳ６のフリップチップボンディング（２）を行う。ここでは、図１６（ａ）〜（ｃ）に示すように、不揮発性メモリチップ３のフリップチップボンディングを行う。まず、図１２のステップＳ６の小工程に示すように、プラズマ処理による洗浄を行う。すなわち、プラズマ洗浄によって配線基板７の上面７ａ及び第１ボンディングリード用半田材５を洗浄し、これによって、フリップチップボンディングにおける接合強度の向上とＮＣＰ１０の充填性の向上を図ることができる。
【０１０２】
なお、図１６（ｂ）は図１６（ａ）のＡ−Ａ断面を示すものである。
【０１０３】
その後、配線基板７の上面７ａの第１領域７ｃにおける不揮発性メモリチップ３のチップ搭載領域にＮＣＰ１０を塗布する。ここでも、ノズルを介してＮＣＰ１０を配線基板７の不揮発性メモリチップ３のチップ搭載領域に滴下して塗布を行う。
【０１０４】
不揮発性メモリチップ３のフリップチップボンディングにおいても、不揮発性メモリチップ３と配線基板７の隙間が狭いため、第１ＤＤＲチップ１の場合と同様に、不揮発性メモリチップ搭載前に、配線基板７の上面７ａの不揮発性メモリチップ３のチップ搭載領域に、先にＮＣＰ１０を塗布しておき、塗布後に不揮発性メモリチップ３の搭載を行う。
【０１０５】
これにより、不揮発性メモリチップ３と配線基板７の隙間が狭くても、ボイドを形成することなく確実に不揮発性メモリチップ３と配線基板７の隙間にＮＣＰ１０を埋め込むことができる。
【０１０６】
その後、第１主面３ａと、第１主面３ａ上に形成された複数の第１電極パッド３ｃと、複数の第１電極パッド３ｃ上にそれぞれ形成された複数の金バンプ電極８と、第１主面３ａとは反対側の第１裏面３ｂとを有する不揮発性メモリチップ３を準備し、図１６（ｃ）に示すように、第１主面３ａが配線基板７の上面７ａと対向するように、配線基板７の第１領域７ｃ上に不揮発性メモリチップ３を配置する。すなわち、配線基板７の図１６（ａ）に示す第１領域７ｃの不揮発性メモリチップ３のチップ搭載領域上に不揮発性メモリチップ３を配置する。
【０１０７】
その後、配線基板７に熱を加えて図１６（ｃ）に示すように、第１ボンディングリード７ｅ上に形成された第１ボンディングリード用半田材５を溶融し、不揮発性メモリチップ３上に形成された複数の金バンプ電極８と配線基板７の複数の第１ボンディングリード７ｅとをそれぞれ第１ボンディングリード用半田材５によって電気的に接続する（フリップチップボンディング（２）を行う）。
【０１０８】
その後、図１２のステップＳ６の小工程に示すように、キュアベーク（１５０℃／１５分）を行ってＮＣＰ１０を硬化させ、図１６（ａ）〜（ｃ）に示すように、不揮発性メモリチップ３のフリップチップボンディングを完了する。なお、キュアベークは、脱湿処理を兼ねている。
【０１０９】
次に、図１２のステップＳ７のフリップチップボンディング（３）を行う。ここでは、図１６（ｄ）〜（ｆ）に示すように、第２ＤＤＲチップ２のフリップチップボンディングを行う。なお、フリップチップボンディング（３）を行うに当たり、フリップチップボンディング（１）と（２）の工程の最後にキュアベーク工程が合計２回入っているが、メモリチップのベーク時間は短いため、キュアベーク工程が２回入っていてもそれほど第１ボンディングリード用半田材５に酸化膜は形成されずに、さらに、各工程で最初にプラズマ洗浄を行っているため、少量ではあるが酸化膜除去が行われており、したがって、フリップチップボンディング（３）を行うことができる。メモリチップのキュアベークの温度・時間は１５０℃／１５分であり、コントローラチップ４のアンダーフィル塗布後のキュアベークの時間・温度（１６５℃／２時間）に比べて温度が低く、かつ時間が短い。
【０１１０】
なお、図１６（ｅ）は図１６（ｄ）のＡ−Ａ断面を示すものである。
【０１１１】
まず、図１２のステップＳ７の小工程に示すように、プラズマ処理による洗浄を行う。すなわち、プラズマ洗浄によって配線基板７の上面７ａ及び第１ボンディングリード用半田材５を洗浄し、これによって、フリップチップボンディングにおける接合強度の向上とＮＣＰ１０の充填性の向上を図ることができる。
【０１１２】
その後、配線基板７の上面７ａの第１領域７ｃにおける第２ＤＤＲチップ２のチップ搭載領域にＮＣＰ１０を塗布する。ここでも、ノズルを介してＮＣＰ１０を配線基板７の第２ＤＤＲチップ２のチップ搭載領域に滴下して塗布を行う。
【０１１３】
第２ＤＤＲチップ２のフリップチップボンディングにおいても、第１ＤＤＲチップ１や不揮発性メモリチップ３と同様に、第２ＤＤＲチップ２と配線基板７の隙間が狭いため、第２ＤＤＲチップ搭載後ではＮＣＰ１０を注入しにくい。したがって、第２ＤＤＲチップ搭載前に、配線基板７の上面７ａの第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域に、先にＮＣＰ１０を塗布しておき、塗布後に、第２ＤＤＲチップ２の搭載を行う。
【０１１４】
これにより、第２ＤＤＲチップ２と配線基板７の隙間が狭くても、ボイドを形成することなく確実に第２ＤＤＲチップ２と配線基板７の隙間にＮＣＰ１０を埋め込むことができる。
【０１１５】
なお、配線基板７の上面７ａにおいて、第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域と、第２領域７ｄのコントローラチップ４のチップ搭載領域との間、及び第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域と、不揮発性メモリチップ３のチップ搭載領域との間には、図１６（ｄ），（ｅ）に示すように凸状のダム部７ｉが形成されているため、ＮＣＰ１０がコントローラチップ４のチップ搭載領域である第２領域７ｄ側や不揮発性メモリチップ３のチップ搭載領域に流出するのを阻止することができる。
【０１１６】
その後、第１主面２ａと、第１主面２ａ上に形成された複数の第１電極パッド２ｃと、複数の第１電極パッド２ｃ上にそれぞれ形成された複数の金バンプ電極８と、第１主面２ａとは反対側の第１裏面２ｂとを有する第２ＤＤＲチップ２を準備し、図１６（ｆ）に示すように、第１主面２ａが配線基板７の上面７ａと対向するように、配線基板７の第１領域７ｃ上に第２ＤＤＲチップ２を配置する。すなわち、配線基板７の図１６（ｄ）に示す第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域上に第２ＤＤＲチップ２を配置する。
【０１１７】
その後、配線基板７に熱を加えて図１６（ｆ）に示すように、第１ボンディングリード７ｅ上に形成された第１ボンディングリード用半田材５を溶融し、第２ＤＤＲチップ２上に形成された複数の金バンプ電極８と配線基板７の複数の第１ボンディングリード７ｅとをそれぞれ第１ボンディングリード用半田材５によって電気的に接続する（フリップチップボンディング（３）を行う）。
【０１１８】
なお、この際にも、配線基板７の上面７ａにおいて、第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域と第２領域７ｄのコントローラチップ４のチップ搭載領域との間、及び第１領域７ｃの第２ＤＤＲチップ２のチップ搭載領域と、不揮発性メモリチップ３のチップ搭載領域との間には、図１６（ｄ），（ｅ）に示すように凸状のダム部７ｉが形成されているため、ＮＣＰ１０がコントローラチップ４のチップ搭載領域である第２領域７ｄ側や不揮発性メモリチップ３のチップ搭載領域に流出するのを阻止することができる。
【０１１９】
その後、図１２のステップＳ７の小工程に示すように、キュアベーク（１５０℃／４０分）を行ってＮＣＰ１０を硬化させ、図１６（ｄ）〜（ｆ）に示すように、第２ＤＤＲチップ２のフリップチップボンディングを完了する。なお、キュアベークは、脱湿処理を兼ねている。
【０１２０】
次に、図１２のステップＳ８に示すフリップチップボンディング（４）を行う。ここでは、図１７（ａ）〜（ｃ）に示すように、コントローラチップ４のフリップチップボンディングを行う。なお、コントローラチップ４のフリップチップボンディングを行うに当たり、コントローラチップ４用の複数の第２ボンディングリード７ｆのそれぞれに塗布される第２ボンディングリード用半田材６は、配線基板７を準備する段階で既に塗布されている。すなわち、複数の第２ボンディングリード７ｆのそれぞれに第２ボンディングリード用半田材６が予め塗布された配線基板７を準備する。
【０１２１】
なお、図１７（ｂ）は図１７（ａ）のＡ−Ａ断面を示すものである。
【０１２２】
その後、図１２のＳ８の小工程に示すウェットバックを行う。前記ウェットバックは、フラックス塗布＋リフローであり、その後、洗浄することで第２ボンディングリード用半田材６の表面の酸化膜を除去する。
【０１２３】
つまり、第１ＤＤＲチップ１、第２ＤＤＲチップ２及び不揮発性メモリチップ３の３つのメモリチップを既に搭載していることで、配線基板７の第２ボンディングリード用半田材６にも複数回に亘って熱が付与されており、コントローラチップ４を配置する前に第２ボンディングリード用半田材６の表面の酸化膜を予め除去しておくものである。
【０１２４】
なお、図１５（ｃ），（ｄ）に示すように、第２ボンディングリード用半田材６と第１ボンディングリード用半田材５では、第２ボンディングリード用半田材６の方がその厚さが約４倍程度厚く、半田量も多い。したがって、第２ボンディングリード用半田材６においては、この段階でもフラックス塗布＋リフローによる酸化膜除去（ウェットバック）を行うことができる。すなわち、本実施の形態では、第２ボンディングリード用半田材６のように半田厚の厚い（半田量の多い）コントローラチップ４の搭載の順番を後にしており、第１ボンディングリード用半田材５のように半田厚の薄い（半田量の少ない）メモリチップの搭載を先に行っている。
【０１２５】
また、前記ウェットバック時のリフロー工程がメモリチップ側のチップ搭載前の薄い第１ボンディングリード用半田材５に対して好ましくないため、先にメモリチップのフリップチップボンディングを済ませてしまい、その後でコントローラチップ４のフリップチップボンディングを行う。
【０１２６】
なお、前記ウェットバックの洗浄に対する耐性を高めるために、フリップチップボンディング（１），（２），（３）のそれぞれでＮＣＰ１０をキュアベークで硬め、これにより、メモリチップ側の樹脂の硬化を促進させておく。つまり、フリップチップボンディング（４）のウェットバック時のメモリチップ側の樹脂（ＮＣＰ１０）の耐性を高めておく。
【０１２７】
前記ウェットバック及び洗浄後、フリップチップボンディング（４）を行う。
【０１２８】
まず、第２主面４ａと、第２主面４ａ上に形成された複数の第２電極パッド４ｃと、複数の第２電極パッド４ｃ上にそれぞれ形成された複数の半田バンプ電極９と、第２主面４ａとは反対側の第１裏面２ｂとを有するコントローラチップ（第２半導体チップ）４を、第２主面４ａが配線基板７の上面７ａと対向するように、配線基板７の第２領域７ｄ上に配置する。
【０１２９】
その後、配線基板７に熱を加える。その際、コントローラチップ４上の半田バンプ電極９と、配線基板７上の第２ボンディングリード用半田材６とを加熱した状態でこすり合わせて（この接続方法を以降、メカスクラブともいう）、第２ボンディングリード用半田材６およびコントローラチップ４上の半田バンプ電極９の表面に付着した酸化膜を除去してから接続する。
【０１３０】
さらに、配線基板７を加熱することで、複数の半田バンプ電極９を溶融し、コントローラチップ４の複数の半田バンプ電極９と配線基板７の複数の第２ボンディングリード７ｆとをそれぞれ電気的に接続する。
【０１３１】
これにより、図１７（ａ）〜（ｃ）に示すように、コントローラチップ４のフリップチップボンディング（４）を完了する。
【０１３２】
その後、図１２のステップＳ９に示すアンダーフィル塗布を行う。すなわち、コントローラチップ４の搭載後に、このコントローラチップ４と配線基板７との間にアンダーフィル樹脂１２を注入する。コントローラチップ４の半田バンプ電極９は、その高さが高いため、コントローラチップ４と配線基板７の間隙が広い（大きい）。したがって、コントローラチップ搭載後に、アンダーフィル樹脂１２を塗布する。
【０１３３】
なお、アンダーフィル塗布の前に、まず、図１２のＳ９の小工程に示すベーク（１５０℃／８時間）を行って、フリップチップボンディング（１）〜（３）で塗布したＮＣＰ１０を確実に硬化させる。その後、プラズマを行って、配線基板７の上面７ａ、主に、配線基板７とコントローラチップ４の間を洗浄する。
【０１３４】
その後、アンダーフィル塗布を行う。ここでは、ノズルを介してアンダーフィル樹脂１２をコントローラチップ４の外周部に滴下し、配線基板７とコントローラチップ４の間の間隙に浸透させていく。これにより、図１７（ｄ）〜（ｆ）に示すように、アンダーフィル樹脂１２の塗布を完了する。ここで、図１７（ｅ）は図１７（ｄ）のＡ−Ａ断面を示すものである。
【０１３５】
なお、図１７（ｄ）に示すように、配線基板７の上面７ａにおいて、第２領域７ｄのコントローラチップ４と第１領域７ｃの第１ＤＤＲチップ１との間、及び第２領域７ｄのコントローラチップ４と第１領域７ｃの第２ＤＤＲチップ２との間には、凸状のダム部７ｉが形成されているため、アンダーフィル樹脂１２が第１領域７ｃ側に流出するのを阻止することができる。
【０１３６】
その後、外観検査及びキュアベーク（１６５℃／２時間）を行い、アンダーフィル樹脂１２を硬化させる。
【０１３７】
なお、本実施の形態のコントローラチップ４は、コントローラチップ４と配線基板７の間隙が広いため、アンダーフィル樹脂１２をチップ搭載後に塗布する場合を説明したが、コントローラチップ４と配線基板７の間隙がメモリチップのように狭い場合には、チップ搭載前に塗布を行う先塗布であってもよい。特に、コントローラチップ４が一列パッド配列（例えば、センタパッド配列）等のバンプ電極数の少ないチップである場合には、フリップチップ実装工程（半導体チップの主面が配線基板７の上面７ａと対向するように、半導体チップを配線基板上に搭載する工程）において、半導体チップの搭載バランスが不安定となるため、半導体チップの安定性を考慮して先塗布（チップ搭載前の塗布）の方が好ましい。
【０１３８】
その後、図１２のステップＳ１０に示すリング付けを行う。ここでは、図１８（ａ），（ｂ）に示すように、配線基板７の上面７ａにおいて４つの半導体チップを囲むようにシールリング１５を配置し、接着剤１８を介してシールリング１５を接着する。すなわち、シールリング１５の内部に４つの半導体チップを配置してシールリング１５を配線基板７の上面７ａに接着剤１８によって接着する。ここで、図１８（ｂ）は図１８（ａ）のＡ−Ａ断面を示すものである。
【０１３９】
その際、配線基板７の上面７ａの４つの角部のうちの１箇所に図１に示すようなインデックスマーク７ｊが形成されており、シールリング１５は、このインデックスマーク７ｊが見えるように角部がテーパ形状になっている。配線基板７の上面７ａの角部に付されたインデックスマーク７ｊは、例えば、配線基板７におけるチップ配置等を統一（認識）するための方向を示すものであり、または位置決め用のものであり、シールリング接着後にも見えるようにするため、シールリング１５の４つの角部は全てテーパ形状となっている。
【０１４０】
シールリング接着後、配線基板７の上面７ａにおいて４つの半導体チップは、それらの周囲がシールリング１５によって囲まれた状態となっている。
【０１４１】
その後、図１２のステップＳ１１に示すヒートスプレッダ付けを行う。ここでは、図１８（ｃ）〜（ｅ）に示すように、シールリング１５とヒートスプレッダ１６を接着剤１８によって接着する。これにより、シールリング１５の開口部がヒートスプレッダ１６によって塞がれるとともに、４つの半導体チップはその上方がヒートスプレッダ１６によって覆われ、外見からは４つの半導体チップが見えなくなる。ここで、図１８（ｄ）は図１８（ｃ）のＡ−Ａ断面を示すものである。
【０１４２】
なお、ヒートスプレッダ１６を接着する際には、４つの半導体チップのうち、図１８（ｅ）に示すように、コントローラチップ４のみをその第２裏面４ｂをシリコーン樹脂１７を介してヒートスプレッダ１６に接着する。すなわち、前述のようにコントローラチップ４は発熱量が大きいため、その放熱性を高めるために、コントローラチップ４の第２裏面４ｂをシリコーン樹脂１７を介してヒートスプレッダ１６に接着する。
【０１４３】
その際、他の３つのメモリチップにコントローラチップ４が発した熱が伝わらないようにするため、他の３つのメモリチップについてはそれぞれヒートスプレッダ１６との間に間隙部１９を設けてヒートスプレッダ１６とは接触しないようにする。
【０１４４】
ヒートスプレッダを接着した後、ベーク（１５０℃／４．５時間）を行って接着剤１８やシリコーン樹脂１７を硬化させる。
【０１４５】
その後、図１２のステップＳ１２に示すＢＧＡボール付けを行う。ここでは、図１９（ａ），（ｂ）に示すように、配線基板７の下面７ｂに、複数の外部端子であるＢＧＡボール１１を格子状に配列させて接続する。なお、図１９（ｂ）は図１９（ａ）のＡ−Ａ断面を示すものである。ＢＧＡボール搭載後、リフロー、洗浄を行ってＳＩＰ１３の組み立てを完了する。
【０１４６】
次に、本実施の形態の変形例について説明する。
【０１４７】
図２０は本実施の形態の第１変形例であり、コントローラチップ４の接続にメカスクラブではなく、フラックス洗浄を適用する場合の組み立てフローを示すものである。
【０１４８】
すなわち、コントローラチップ４と配線基板７との間隙は広いため、フラックスを洗浄する洗浄液をこの間隙に浸入させることが可能であり、したがって、フラックス洗浄を行うことが可能である。つまり、図２０のステップＳ８に示すフリップチップボンディング（４）の工程で、コントローラチップ４のフリップチップボンディング時の半田材の酸化膜除去手段として、メカスクラブではなく、フラックス洗浄を採用するものである。
【０１４９】
図２０のステップＳ８において、まず、フラックス転写を行ってコントローラチップ４上の半田バンプ電極９にフラックスを塗布する。その後、配線基板７の第２ボンディングリード用半田材６上に配線基板７を配置し、さらに配線基板７を加熱することで半田バンプ電極９を溶融して半田接続を行うものである。その後、リフロー、洗浄を行ってコントローラチップ４のフリップチップボンディングが完了となる。
【０１５０】
なお、図２０に示す工程のうち、ステップＳ８以外の工程は、図１２に示すステップＳ８以外の工程と同じであるため、その重複説明は省略する。
【０１５１】
また、今後の半導体装置（ＳＩＰ１３）の薄型化に伴い、半導体チップと配線基板７との間隙が狭くなった場合には、フラックスを洗浄する液（洗浄液）が、この間隙に十分に供給されず、ボイドが発生する恐れがある。このような場合には、メカスクラブを採用することが好ましい。
【０１５２】
また、半田接続時にフラックス洗浄を採用する場合には、配線基板７側への半田プリコート、すなわち第２ボンディングリード用半田材６の配線基板７の第２ボンディングリード７ｆへの塗布は必ずしも行わなくてもよく、配線基板７側への半田プリコートは無くてもよい。
【０１５３】
次に、図２１は本実施の形態の第２変形例であり、各メモリチップのフリップチップボンディングを１つの工程内で纏めて実施するものである。すなわち、各メモリチップのアンダーフィル（ＮＣＰ１０）塗布を３つのメモリチップのフリップチップボンディング完了後にそれぞれ行う（以降、これを後塗布ともいう）ものである。つまり、各メモリチップにおけるアンダーフィル塗布が後塗布でも良い場合には、各メモリチップの配線基板７へのフリップチップボンディングをまとめて先に行い、その後、各メモリチップに対するアンダーフィル塗布をまとめて後塗布によって行うものである。
【０１５４】
具体的には、図２１のステップＳ２５において、ベーク（１５０℃／４０分）、プラズマ処理を行った後、フリップチップボンディング（１）〜（３）を続けて行い、さらに、３つのメモリチップに対してアンダーフィル（ＮＣＰ１０）塗布を行った後、纏めてキュアベークを行うものである。なお、図２１に示す工程のうち、ステップＳ２５以外の工程は、図２０に示すステップＳ５，６，７以外の工程と同じであるため、その重複説明は省略する。
【０１５５】
このように、各メモリチップに対するアンダーフィル塗布が後塗布が可能である場合には、メモリチップの搭載をまとめて行ってから後塗布によりアンダーフィル塗布を各メモリチップに対して行うことで、工程簡略化を図ることが可能である。
【０１５６】
なお、図２１に示す組み立てフローにおいては、コントローラチップ４の搭載時の半田材の酸化膜除去については、メカスクラブを採用しても、あるいはフラックス洗浄を採用してもいずれでもよい。
【０１５７】
また、図２１に示す第２変形例の組み立ては、キュアベーク工程を纏めたものでもある。すなわち、各メモリチップのキュアベーク工程は、１つのメモリチップを搭載するたびに行うものに限らず、全てのメモリチップ（又は、コントローラチップまで）を搭載してから、最終的にまとめてキュアベークをしても良い。ただし、メモリチップを搭載する工程（装置）とコントローラチップを搭載する工程（装置）が異なる場合は、搬送工程が入るため、各チップを搭載するたびにキュアベークをしておくことが好ましい。
【０１５８】
本実施の形態の半導体装置（ＳＩＰ１３）及びその製造方法によれば、互いに異なるプロセス（又は、構成）により製造された半田バンプ電極９を使用したコントローラチップ（半田バンプ電極品）４と、金バンプ電極８を使用した３つのメモリチップ（金バンプ電極品）とが混載されるＳＩＰ１３の組み立てにおいて、先にメモリチップを配線基板７上に搭載し、後からコントローラチップ４を搭載することで、金−半田接続用の半田材に酸化膜が略形成されていない状態で金−半田接続を行うことができる。
【０１５９】
これにより、各メモリチップのフリップチップボンディングにおいて、その金−半田接続を良好な接続状態とすることができ、その結果、メモリチップの実装不良を低減してＳＩＰ１３の信頼性を向上させることができる。
【０１６０】
なお、メモリチップ（金バンプ電極品）は、コントローラチップ４（半田バンプ電極品）よりもバンプ電極の大きさ（高さ）が低いため、メモリチップと配線基板７の上面７ａとの隙間が狭くなり、フラックス洗浄が困難である（洗浄液が供給され難い）。また、１列パッド（例えば、センタパッド配列）の場合、ＮＣＰ１０を充填する前の段階では、搭載バランスが不安定である。そのため、１列パッドの半導体チップを搭載する場合は、ＮＣＰ１０を予め配線基板７上に配置してから半導体チップを搭載するため、洗浄液が金バンプ電極８と第１ボンディングリード７ｅとの接合部に供給され難くなる。さらに、ＮＣＰ１０を先に配線基板７上に配置せずに、メモリチップを搭載してからアンダーフィル樹脂１２を充填する場合、金バンプ電極８と配線基板７の第１ボンディングリード７ｅとの接続工程からアンダーフィル樹脂１２を硬化する工程までは高温状態で行う必要がある。そのため、アンダーフィル樹脂１２を充填する前に洗浄工程を行うと、このフラックスの洗浄工程により金バンプ電極８と第１ボンディングリード７ｅとの接合部の温度が低下し、容易に破断してしまう（これは、半田バンプ電極品よりもボンディングリードとの接合面積が小さいため）。
【０１６１】
以上の理由からフラックス洗浄が困難であるため（金−半田接続の半田材に酸化膜が形成されると、酸化膜の除去が容易ではない）、本実施の形態のように酸化膜が形成されないようにコントローラチップ４より先にメモリチップを配線基板７に搭載する。
【０１６２】
また、金バンプ電極品であるメモリチップと半田バンプ電極品であるコントローラチップ４とを混載するＳＩＰ１３において、配線基板７上に、メモリチップ及びコントローラチップ４を囲むシールリング１５と、このシールリング１５と接着剤１８を介して接続し、かつメモリチップ及びコントローラチップ４を覆うヒートスプレッダ１６とを設け、さらにコントローラチップ４がシリコーン樹脂１７を介してヒートスプレッダ１６に接続されていることで、コントローラチップ４から発せられる熱をヒートスプレッダ１６を介して放熱することができる。
【０１６３】
その結果、ＳＩＰ１３の放熱性を向上させることができる。
【０１６４】
また、金バンプ電極品であるメモリチップと半田バンプ電極品であるコントローラチップ４とを混載するＳＩＰ１３において、配線基板７上に、メモリチップ及びコントローラチップ４を囲むシールリング１５と、メモリチップ及びコントローラチップ４を覆うヒートスプレッダ１６とを設けたことにより、３つのメモリチップとコントローラチップ４を外観からは見えなくすることができる。
【０１６５】
その結果、ＳＩＰ１３の耐タンパ性を向上させることができる。
【０１６６】
また、配線基板７の上面７ａにおいて、コントローラチップ４のチップ搭載領域と第１ＤＤＲチップ１のチップ搭載領域との間、及びコントローラチップ４のチップ搭載領域と第２ＤＤＲチップ２のチップ搭載領域との間、及び不揮発性メモリチップ３のチップ搭載領域と第２ＤＤＲチップ２のチップ搭載領域との間の領域それぞれに、凸状のダム部７ｉが形成されているため、ＮＣＰ１０やアンダーフィル樹脂１２が隣のチップ搭載領域に流出するのを阻止することができる。これにより、各半導体チップの実装不良を引き起こすことを低減できる。
【０１６７】
なお、ＳＩＰ１３の耐タンパ性を向上させるために、４つの半導体チップの周囲をシールリング１５で囲っているが、このことがチップ間距離を狭めることに関係しているため、したがって、耐タンパ性向上のために各半導体チップのチップ搭載領域間にダム部７ｉを形成することは非常に有益である。
【０１６８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６９】
例えば、前記実施の形態では、配線基板７を準備する段階で、予めコントローラチップ用の第２ボンディングリード用半田材６が第２ボンディングリード７ｆに塗布されている場合を説明したが、第２ボンディングリード用半田材６は、配線基板７の準備段階で予め塗布されているものに限らず、配線基板７を準備してから塗布しても良い。
【０１７０】
また、前記実施の形態では、コントローラチップ４は、その第２主面４ａに、複数の第２電極パッド４ｃと、これらの第２電極パッド４ｃの直上に接続配置されたポストリード４ｆとが形成されている構造の場合を説明したが、コントローラチップ４は、第２主面４ａの第２電極パッド４ｃの配置ピッチと、これに接続される表面電極（ポストリード４ｆ）の配置ピッチとがこれらを繋ぐ引き出し配線（再配線）によってピッチ変換されたチップであってもよい。
【０１７１】
さらに、前記実施の形態では、配線基板７の上面７ａに形成されるダム部７ｉがシルク印刷等から成る凸状（突起）の場合について説明したが、ダム部７ｉは、凸状（突起）に限らず、配線基板７の上面７ａに形成されたソルダレジスト７ｈ（絶縁膜）に溝を形成しても良い。ただし、溝の場合の構造は、封止体で配線基板の表面全体を覆わないため、配線が露出しないように形成する必要がある（露出した配線の腐食防止や、露出した配線間のショート防止）。
【０１７２】
また、金バンプ電極品（メモリチップ）が搭載される領域に塗布される半田材は、配線基板７の準備段階で塗布されていても良いが、長い時間、大気中にさらしておくと自然酸化するため、金バンプ電極品を搭載する直前で、塗布することが好ましい。
【産業上の利用可能性】
【０１７３】
本発明は、複数の半導体チップを有する電子装置に好適である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の実施の形態の半導体装置の構造の一例をヒートスプレッダを透過して示す平面図である。
【図２】図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３】図２の詳細構造を示す拡大断面図である。
【図４】図１に示す半導体装置に搭載されるＤＤＲチップの主面の構造の一例を示す拡大平面図である。
【図５】図４に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。
【図６】図１に示す半導体装置に搭載されるＦＬＡＳＨチップの主面の構造の一例を示す拡大平面図である。
【図７】図６に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。
【図８】図１に示す半導体装置に搭載されるコントロールチップの主面の構造の一例を示す拡大平面図である。
【図９】図８に示すＡ部の構造の一例を拡大して示す部分拡大平面図である。
【図１０】図９に示すＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。
【図１１】図１に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【図１２】図１の半導体装置の組み立て手順の一例を示す製造フロー図である。
【図１３】図１２に示す製造フローにおけるステップＳ１〜Ｓ３の各工程の状態の一例を示す平面図と断面図である。
【図１４】図１２に示す製造フローにおけるステップＳ４の半田材塗布状態の一例を示す平面図と断面図である。
【図１５】図１２に示す製造フローにおけるステップＳ４とＳ５の各工程の状態の一例を示す平面図と断面図である。
【図１６】図１２に示す製造フローにおけるステップＳ６とＳ７の各工程の状態の一例を示す平面図と断面図である。
【図１７】図１２に示す製造フローにおけるステップＳ８とＳ９の各工程の状態の一例を示す平面図と断面図である。
【図１８】図１２に示す製造フローにおけるステップＳ１０とＳ１１の各工程の状態の一例を示す平面図と断面図である。
【図１９】図１２に示す製造フローにおけるステップＳ１２の工程の状態の一例を示す平面図と断面図である。
【図２０】本発明の実施の形態の第１変形例の半導体装置の組み立て手順を示す製造フロー図である。
【図２１】本発明の実施の形態の第２変形例の半導体装置の組み立て手順を示す製造フロー図である。
【符号の説明】
【０１７５】
１  第１ＤＤＲチップ（第１半導体チップ）
１ａ  第１主面
１ｂ  第１裏面
１ｃ  第１電極パッド
１ｄ  シリコン基板
１ｅ  ＳｉＯ2膜
１ｆ  ポリイミド膜
２  第２ＤＤＲチップ（第１半導体チップ）
２ａ  第１主面
２ｂ  第１裏面
２ｃ  第１電極パッド
３  不揮発性メモリチップ（第１半導体チップ）
３ａ  第１主面
３ｂ  第１裏面
３ｃ  第１電極パッド
３ｄ  シリコン基板
３ｅ  ＳｉＯ2膜
４  コントローラチップ（第２半導体チップ）
４ａ  第２主面
４ｂ  第２裏面
４ｃ  第２電極パッド
４ｄ  シリコン基板
４ｅ  絶縁膜
４ｆ  ポストリード
５  第１ボンディングリード用半田材
６  第２ボンディングリード用半田材
７  配線基板
７ａ  上面
７ｂ  下面
７ｃ  第１領域
７ｄ  第２領域
７ｅ  第１ボンディングリード
７ｆ  第２ボンディングリード
７ｇ  ランド
７ｈ  ソルダレジスト
７ｉ  ダム部
７ｊ  インデックスマーク
８  金バンプ電極
９  半田バンプ電極
１０  ＮＣＰ（非導電性樹脂）
１１  ＢＧＡボール
１２  アンダーフィル樹脂
１３  ＳＩＰ（半導体装置）
１４  外部ＬＳＩ
１５  シールリング（リング部材）
１６  ヒートスプレッダ
１７  シリコーン樹脂（絶縁性樹脂）
１８  接着剤
１９  間隙部
２０  マスク
２０ａ  開口部
２０ｂ  凹部
【図１】
2010034431.tif 000003
【図２】
2010034431.tif 000004
【図３】
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【図４】
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【図５】
2010034431.tif 000007
【図６】
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【図７】
2010034431.tif 000009
【図８】
2010034431.tif 000010
【図９】
2010034431.tif 000011
【図１０】
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【図１１】
2010034431.tif 000013
【図１２】
2010034431.tif 000014
【図１３】
2010034431.tif 000015
【図１４】
2010034431.tif 000016
【図１５】
2010034431.tif 000017
【図１６】
2010034431.tif 000018
【図１７】
2010034431.tif 000019
【図１８】
2010034431.tif 000020
【図１９】
2010034431.tif 000021
【図２０】
2010034431.tif 000022
【図２１】
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