(57)【要約】【課題】センスアンプのオフセット電圧をキャンセルする。【解決手段】信号線対ＩＮＢＬ，ＩＮＲＢＬと、信号線対ＩＮＢＬ，ＩＮＲＢＬに生じている電位差を増幅するセンスアンプ２０と、センスアンプ２０のオフセット電圧に応じたキャンセル電荷を生成するキャンセル電荷生成回路３０と、キャンセル電荷を蓄積するキャンセル電荷蓄積回路４０と、キャンセル電荷蓄積回路４０に蓄えられたキャンセル電荷を信号線対ＩＮＢＬ，ＩＮＲＢＬに供給することによりオフセット電圧をキャンセルするキャンセル電荷供給回路５０とを備える。本発明によれば、オフセット電圧に応じたキャンセル電荷を一旦蓄積し、これを信号線対ＩＮＢＬ，ＩＮＲＢＬに供給することによってオフセット電圧をキャンセルしていることから、簡単な回路構成によってオフセット電圧をキャンセルすることが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１及び第２の信号線と、
前記第１及び第２の信号線に生じている電位差を増幅するセンスアンプと、
前記センスアンプのオフセット電圧に応じたキャンセル電荷を生成するキャンセル電荷生成回路と、
前記キャンセル電荷を蓄積するキャンセル電荷蓄積回路と、
前記キャンセル電荷蓄積回路に蓄えられた前記キャンセル電荷を前記第１及び第２の信号線に供給することにより前記オフセット電圧をキャンセルするキャンセル電荷供給回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記センスアンプは、前記第１の信号線を駆動する第１の駆動回路部と、前記第２の信号線を駆動する第２の駆動回路部とを含み、
前記キャンセル電荷生成回路は、前記第１の駆動回路部と前記第２の駆動回路部との能力差に基づくオフセット電圧を検出し、これに基づいて前記キャンセル電荷を生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャンセル電荷は、少なくとも前記第１の駆動回路部の能力に基づく第１のキャンセル電荷と、少なくとも前記第２の駆動回路部の能力に基づく第２のキャンセル電荷からなり、
前記キャンセル電荷蓄積回路は、前記第１のキャンセル電荷を蓄える第１の電極と、前記第２のキャンセル電荷を蓄える第２の電極とを含んでいることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記キャンセル電荷供給回路は、前記第１の電極に蓄えられた前記第１のキャンセル電荷を前記第２の信号線に供給し、前記第２の電極に蓄えられた前記第２のキャンセル電荷を前記第１の信号線に供給することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記センスアンプの前記第１の駆動回路部は、前記第１の信号線をプルアップする第１のプルアップトランジスタと、前記第１の信号線をプルダウンする第１のプルダウントランジスタとを有し、
前記センスアンプの前記第２の駆動回路部は、前記第２の信号線をプルアップする第２のプルアップトランジスタと、前記第２の信号線をプルダウンする第２のプルダウントランジスタとを有し、
前記第１のプルアップトランジスタ及び前記第１のプルダウントランジスタと、前記第２のプルアップトランジスタ及び前記第２のプルダウントランジスタは、クロスカップリングされていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記キャンセル電荷生成回路は、前記第１の信号線と前記第２の信号線とを短絡するイコライズトランジスタと、前記第１の信号線と前記第１の電極とを接続する第１のキャンセル電荷入力トランジスタと、前記第２の信号線と前記第２の電極とを接続する第２のキャンセル電荷入力トランジスタとを含んでおり、
前記キャンセル電荷供給回路は、前記第１の信号線と前記第２の電極とを接続する第１のキャンセル電荷出力トランジスタと、前記第２の信号線と前記第１の電極とを接続する第２のキャンセル電荷出力トランジスタとを含んでいることを特徴とする請求項５に記載の半導体装置。
【請求項７】
少なくとも前記センスアンプ、前記キャンセル電荷生成回路及び前記キャンセル電荷供給回路の動作を制御する制御回路をさらに備え、
前記制御回路は、前記イコライズトランジスタをオンさせることによって前記第１及び第２の信号線にそれぞれ前記第１及び第２のキャンセル電荷を生じさせ、前記第１及び第２のキャンセル電荷入力トランジスタをオンさせることによって、前記第１及び第２のキャンセル電荷を前記第１及び第２の電極にそれぞれ蓄積し、前記第１及び第２のキャンセル電荷出力トランジスタをオンさせることによって前記第１及び第２のキャンセル電荷をそれぞれ前記第２及び第１の信号線に供給することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記キャンセル電荷生成回路は、前記第１の信号線をプリディスチャージする第１のプリディスチャージトランジスタと、前記第２の信号線をプリディスチャージする第２のプリディスチャージトランジスタとをさらに含み、
前記制御回路は、前記センスアンプに含まれる前記第１及び第２のプルダウントランジスタに動作電圧を供給することなく前記第１及び第２のプルアップトランジスタに動作電圧を供給した状態で、前記第１及び第２のプリディスチャージトランジスタによって前記第１及び第２の信号線を一時的にディスチャージした後、前記イコライズトランジスタをオンさせることによって前記第１及び第２の信号線をそれぞれ前記第１及び第２のプルアップトランジスタの能力に応じた速度でプルアップし、前記第１及び第２の信号線に電位差が生じている間に前記第１及び第２のキャンセル電荷入力トランジスタをオンからオフに変化させることによって、前記第１及び第２のキャンセル電荷を前記第１及び第２の電極にそれぞれ蓄積することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記キャンセル電荷生成回路は、前記第１の信号線をプリチャージする第１のプリチャージトランジスタと、前記第２の信号線をプリチャージする第２のプリチャージトランジスタとをさらに含み、
前記制御回路は、前記センスアンプに含まれる前記第１及び第２のプルアップトランジスタに動作電圧を供給することなく前記第１及び第２のプルダウントランジスタに動作電圧を供給した状態で、前記第１及び第２のプリチャージトランジスタによって前記第１及び第２の信号線を一時的にプリチャージした後、前記イコライズトランジスタをオンさせることによって前記第１及び第２の信号線をそれぞれ前記第１及び第２のプルダウントランジスタの能力に応じた速度でプルダウンし、前記第１及び第２の信号線に電位差が生じている間に前記第１及び第２のキャンセル電荷入力トランジスタをオンからオフに変化させることによって、前記第１及び第２のキャンセル電荷を前記第１及び第２の電極にそれぞれ蓄積することを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記制御回路は、前記センスアンプを活性化させた状態で前記イコライズトランジスタをオンさせることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
スイッチ回路を介して前記第１及び第２の信号線にそれぞれ接続された第１及び第２のビット線と、前記第１及び第２のビット線と交差する複数のワード線と、前記第１及び第２のビット線と前記複数のワード線との交点に配置された複数のメモリセルとをさらに備え、
前記制御回路は、前記スイッチ回路を導通させる前に、前記複数のワード線のいずれかを活性化させるとともに、前記イコライズトランジスタと前記第１及び第２のキャンセル電荷入力トランジスタをオンさせることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記制御回路は、前記スイッチ回路を導通させた後、前記第１及び第２のキャンセル電荷出力トランジスタをオンさせることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１及び第２の信号線に生じている電位差を増幅するセンスアンプのオフセット電圧キャンセル方法であって、
前記センスアンプのオフセット電圧に応じたキャンセル電荷を生成し、これを蓄積する第１のステップと、
蓄積された前記キャンセル電荷を前記第１及び第２の信号線に供給することにより前記オフセット電圧をキャンセルする第２のステップと、を備えることを特徴とするセンスアンプのオフセット電圧キャンセル方法。
【請求項１４】
前記第１のステップにおいては、前記第１及び第２の信号線にそれぞれ生じた第１及び第２のキャンセル電荷を生成し、
前記第２のステップにおいては、前記第１及び第２のキャンセル電荷をそれぞれ前記第２及び第１の信号線に供給することを特徴とする請求項１３に記載のセンスアンプのオフセット電圧キャンセル方法。
【請求項１５】
前記第１のステップにおいては、前記第１の信号線と前記第２の信号線とを短絡することを特徴とする請求項１４に記載のセンスアンプのオフセット電圧キャンセル方法。
【請求項１６】
前記第１の信号線と前記第２の信号線とを短絡する前に、前記第１及び第２の信号線を一時的にディスチャージ又はプリチャージすることを特徴とする請求項１５に記載のセンスアンプのオフセット電圧キャンセル方法。
【請求項１７】
前記第１のステップにおいては、前記センスアンプを活性化した状態で、前記第１の信号線と前記第２の信号線とを短絡することを特徴とする請求項１５に記載のセンスアンプのオフセット電圧キャンセル方法。
【請求項１８】
前記第１及び第２の信号線は、スイッチ回路を介してそれぞれ第１及び第２のビット線に接続されており、
前記第１のステップは、前記スイッチ回路をオフさせた状態で行うことを特徴とする請求項１３乃至１７のいずれか一項に記載のセンスアンプのオフセット電圧キャンセル方法。
【請求項１９】
前記第２のステップは、前記スイッチ回路をオンさせた状態で行うことを特徴とする請求項１８に記載のセンスアンプのオフセット電圧キャンセル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、センスアンプを備えた半導体装置に関する。また、本発明はセンスアンプのオフセット電圧キャンセル方法に関する。
【背景技術】
【０００２】
代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルに保持されたデータに基づいて一対のビット線に微弱な電位差を生じさせ、この電位差をセンスアンプによって増幅することによりデータの読み出しを行う。データの読み出し時にビット線対に現れる電位差は極めて微弱であるため、センスアンプは微弱な電位差を正しく増幅できるよう、高感度に設計される。
【０００３】
しかしながら、センスアンプには製造上のばらつきなどによるオフセット電圧が不可避的に存在するため、これがセンスマージンを低下させる原因となる。センスアンプにオフセット電圧が生じていると、実際にはビット線対が同電位であるにもかかわらず、センスアンプを構成するトランジスタの能力差によって、所定の電位差が生じている場合と同じ状態となる。この「所定の電位差」がオフセット電圧である。
【０００４】
センスアンプのオフセット電圧を相殺する方法としては、非特許文献１〜３に記載された方法が知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Takayuki Kawahara, Takeshi Sakata, Kiyoo ltoh, Yoshiki Kawajiri, Takesada Akiba, Goro Kitsukawa, and Masakazu Aoki, A High-speed, Small-Area, Threshold- Voltage-Mismatch Compensation Sense Amplifier for Gigabit-Scale DRAM Arrays, lEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 28, NO. 7, JULY 1993
【非特許文献２】Yohji Watanabe, Nobuo Nakamura, and Shigeyoshi Watanabe , Offset Compensating Bit-Line sensing Scheme for High Density DRAM's
【非特許文献３】SHUNICHI SUZUKI AND MASAKI HIRATA, Threshold Difference Compensated Sense Amplifier, IEEE JSSC, 1979
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１〜３に記載された方法では、オフセット電圧をキャンセルするための回路構成が複雑であるため、チップ面積が大きく増大するという問題がある。尚、センスアンプのオフセット電圧に関する問題は、ＤＲＡＭに限らず、センスアンプを有する全ての半導体記憶に共通の問題である。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１及び第２の信号線と、第１及び第２の信号線に生じている電位差を増幅するセンスアンプと、センスアンプのオフセット電圧に応じたキャンセル電荷を生成するキャンセル電荷生成回路と、キャンセル電荷を蓄積するキャンセル電荷蓄積回路と、キャンセル電荷蓄積回路に蓄えられたキャンセル電荷を第１及び第２の信号線に供給することにより前記オフセット電圧をキャンセルするキャンセル電荷供給回路とを備えることを特徴とする。
【０００８】
また、本発明によるセンスアンプのオフセット電圧キャンセル方法は、第１及び第２の信号線に生じている電位差を増幅するセンスアンプのオフセット電圧キャンセル方法であって、センスアンプのオフセット電圧に応じたキャンセル電荷を生成し、これを蓄積する第１のステップと、蓄積されたキャンセル電荷を第１及び第２の信号線に供給することによりオフセット電圧をキャンセルする第２のステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、オフセット電圧に応じたキャンセル電荷を一旦蓄積し、これを第１及び第２の信号線に供給することによってオフセット電圧をキャンセルしていることから、簡単な回路構成によってオフセット電圧をキャンセルすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施形態による半導体装置の概要を示すブロック図である。
【図２】本発明の第１の実施形態による半導体装置の主要部をより詳細に示す回路図である。
【図３】容量素子Ｃ１のバリエーションを示す図である。
【図４】本発明の第１の実施形態による半導体装置の動作を説明するためのタイミング図である。
【図５】本発明の第１の実施形態の効果を示すシミュレーション結果である。
【図６】本発明の第１の実施形態の効果を示す別のシミュレーション結果である。
【図７】タイミング信号φ１，φ２を共通化することによりタイミング信号φ２を省略した変形例による回路図である。
【図８】図７に示す回路の動作を示すタイミング図である。
【図９】本発明の好ましい第２の実施形態による半導体装置の主要部を示す回路図である。
【図１０】本発明の第２の実施形態による半導体装置の動作を説明するためのタイミング図である。
【図１１】本発明の好ましい第３の実施形態による半導体装置の主要部を示す回路図である。
【図１２】本発明の第３の実施形態による半導体装置の動作を説明するためのタイミング図である。
【図１３】本発明の第３の実施形態の効果を示すシミュレーション結果である。
【図１４】本発明の第３の実施形態の効果を示す別のシミュレーション結果である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１の実施形態による半導体装置の概要を示すブロック図である。本実施形態は、本発明をＤＲＡＭに適用した場合の好ましい一例を示している。
【００１３】
図１に示すように、本実施形態による半導体記憶１０は、複数のメモリセルＭＣからなるメモリセルアレイ１１と、複数のワード線ＷＬのいずれかを活性化させるワードドライバ１２と、複数のビット線対ＢＬ，ＲＢＬのいずれかを選択するカラムスイッチ１３とを備えている。複数のワード線ＷＬ及び複数のビット線対ＢＬ，ＲＢＬは、メモリセルアレイ１１にて交差しており、その交点にメモリセルＭＣが配置されている。ワードドライバ１２によるワード線ＷＬの選択はロウアドレスＲＡに基づいて行われ、カラムスイッチ１３によるビット線対ＢＬ，ＲＢＬの選択はカラムアドレスＣＡに基づいて行われる。カラムスイッチ１３により選択されたビット線対ＢＬ，ＲＢＬに対しては、データＤＱの入出力が行われる。
【００１４】
ビット線対ＢＬ，ＲＢＬは相補の信号線対であり、スイッチ回路１４を介してセンス回路１５に接続されている。本明細書では、スイッチ回路１４から見てセンス回路１５側のビット線対ＢＬ，ＲＢＬを「信号線ＩＮＢＬ，ＩＮＲＢＬ」と呼ぶことがある。また、ビット線対ＢＬ，ＲＢＬにはビット線プリチャージ回路１６も接続されている。スイッチ回路１４、センス回路１５及びビット線プリチャージ回路１６には、制御回路１７によって生成される各種制御信号が供給される。
【００１５】
スイッチ回路１４、センス回路１５及びビット線プリチャージ回路１６は、ビット線対ＢＬ，ＲＢＬごとに設けられた単位回路１４ａ，１５ａ，１６ａによってそれぞれ構成されている。以下、所定のビット線対ＢＬ，ＲＢＬに対応する単位回路１４ａ，１５ａ，１６ａに着目して、その回路構成及び動作について詳細に説明する。
【００１６】
図２は、本実施形態による半導体装置の主要部をより詳細に示す回路図である。
【００１７】
図２に示すように、メモリセルアレイ１１を構成するメモリセルＭＣは、セルトランジスタＣＴとセルキャパシタＣＣがビット線ＢＬ又はＲＢＬとプレート電極ＶＰＬＴとの間に直列接続された構成を有している。セルトランジスタＣＴはＮチャンネル型ＭＯＳトランジスタによって構成されており、そのゲート電極は対応するワード線ＷＬに接続されている。かかる構成により、いずれかのワード線ＷＬがハイレベルに活性化すると、対応するセルトランジスタＣＴがオンし、セルキャパシタＣＣとビット線ＢＬ又はＲＢＬが接続される。このため、ビット線ＢＬ又はＲＢＬの電位は、セルキャパシタＣＣの保持内容に応じて変化する。
【００１８】
ビット線ＢＬ，ＲＢＬの一端は、スイッチ回路１４に含まれる単位回路１４ａを介して一対の信号線ＩＮＢＬ，ＩＮＲＢＬに接続されており、他端はビット線プリチャージ回路１６に含まれる単位回路１６ａに接続されている。
【００１９】
スイッチ回路１４の単位回路１４ａは、一対のビット線ＢＬ，ＲＢＬと一対の信号線ＩＮＢＬ，ＩＮＲＢＬとの間にそれぞれ接続されたＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４によって構成されている。そのゲート電極には、制御回路１７からパス信号ＰＡＳＳＥＮが共通に供給される。これにより、パス信号ＰＡＳＳＥＮがハイレベルに活性化すると、一対のビット線ＢＬ，ＲＢＬと一対の信号線ＩＮＢＬ，ＩＮＲＢＬが短絡される。これに対し、パス信号ＰＡＳＳＥＮがローレベルである場合には、一対のビット線ＢＬ，ＲＢＬと一対の信号線ＩＮＢＬ，ＩＮＲＢＬは切断されるため、センスアンプ２０からはビット線ＢＬ，ＲＢＬの寄生容量が見えなくなる。
【００２０】
ビット線プリチャージ回路１６は、ビット線ＢＬ，ＲＢＬを中間電位にプリチャージする回路であり、その単位回路１６ａはＮチャンネル型ＭＯＳトランジスタＮ５〜Ｎ７によって構成されている。図２に示すように、トランジスタＮ５は中間電位ＶＨＦとビット線ＢＬとの間に接続され、トランジスタＮ６は中間電位ＶＨＦとビット線ＲＢＬとの間に接続され、トランジスタＮ７はビット線ＢＬとビット線ＲＢＬとの間に接続されている。トランジスタＮ５〜Ｎ７のゲート電極には、プリチャージ信号ＰＲＥＢＬが共通に供給される。これにより、プリチャージ信号ＰＲＥＢＬがハイレベルに活性化すると、ビット線ＢＬ，ＲＢＬは中間電位ＶＨＦにプリチャージされる。中間電位ＶＨＦは、センスアンプ活性信号ＳＡＰの活性レベル（ＶＤＡ）と、センスアンプ活性信号ＳＡＮの活性レベル（ＶＳＳ）の中間値に設定される。
【００２１】
図２に示すように、センス回路１５の単位回路１５ａには、センスアンプ２０と、キャンセル電荷生成回路３０と、キャンセル電荷蓄積回路４０と、キャンセル電荷供給回路５０とが含まれている。
【００２２】
センスアンプ２０は、信号線ＩＮＢＬ，ＩＮＲＢＬに生じている電位差を増幅する回路であり、いわゆるフリップフロップ構成を有している。具体的には、信号線ＩＮＢＬ，ＩＮＲＢＬをそれぞれプルアップするプルアップトランジスタＰ１，Ｐ２と、信号線ＩＮＢＬ、ＩＮＲＢＬをそれぞれプルダウンするプルダウントランジスタＮ１，Ｎ２によって構成され、これらがクロスカップリングされている。プルアップトランジスタＰ１，Ｐ２はＰチャンネル型ＭＯＳトランジスタによって構成され、プルダウントランジスタＮ１，Ｎ２はＮチャンネル型ＭＯＳトランジスタによって構成されている。信号線ＩＮＢＬを駆動するプルアップトランジスタＰ１及びプルダウントランジスタＮ１は、第１の駆動回路部を構成しており、そのゲート電極は信号線ＩＮＲＢＬに共通接続されている。同様に、信号線ＩＮＲＢＬを駆動するプルアップトランジスタＰ２及びプルダウントランジスタＮ２は、第２の駆動回路部を構成しており、そのゲート電極は信号線ＩＮＢＬに共通接続されている。
【００２３】
プルアップトランジスタＰ１，Ｐ２のソースには、センスアンプ活性信号ＳＡＰが供給される。したがって、センスアンプ活性信号ＳＡＰがハイレベルに活性化すると、プルアップトランジスタＰ１，Ｐ２に動作電圧が供給されることになり、プルアップ動作が可能となる。一方、プルダウントランジスタＮ１，Ｎ２のソースには、センスアンプ活性信号ＳＡＮが供給される。したがって、センスアンプ活性信号ＳＡＮがローレベルに活性化すると、プルダウントランジスタＮ１，Ｎ２に動作電圧が供給されることになり、プルダウン動作が可能となる。
【００２４】
キャンセル電荷生成回路３０は、センスアンプ２０のオフセット電圧に応じたキャンセル電荷を生成する回路である。センスアンプ２０のオフセットとは、製造上のばらつきなどによって生じるアンバランスである。センスアンプ２０にオフセットが生じていると、実際には一対の信号線ＩＮＢＬ，ＩＮＲＢＬが同電位であるにもかかわらず、センスアンプ２０を構成するトランジスタの能力差によって、所定の電位差が生じている場合と同じ状態となる。既に説明したとおり、この所定の電位差がオフセット電圧である。
【００２５】
本実施形態のキャンセル電荷生成回路３０は、第１の駆動回路部に含まれるプルアップトランジスタＰ１と第２の駆動回路部に含まれるプルアップトランジスタＰ２との能力差に基づくオフセット電圧を検出し、これに基づいてキャンセル電荷を生成する。本実施形態においてプルアップトランジスタの能力差を問題としているのは、プルダウントランジスタの能力差よりも、プルアップトランジスタの能力差の方がばらつきやすいケースを想定しているからである。プルアップトランジスタの能力差よりも、プルダウントランジスタの能力差の方がばらつきやすいケースについては、別の実施形態にて説明する。
【００２６】
キャンセル電荷生成回路３０は、信号線ＩＮＢＬとノードＡとを接続するキャンセル電荷入力トランジスタＰ３と、信号線ＩＮＲＢＬとノードＢとを接続するキャンセル電荷入力トランジスタＰ４と、信号線ＩＮＢＬと信号線ＩＮＲＢＬとを短絡するイコライズトランジスタＰ５，Ｐ６と、信号線ＩＮＢＬ，ＩＮＲＢＬをそれぞれプリディスチャージするプリディスチャージトランジスタＮ８，Ｎ９によって構成されている。このうち、トランジスタＰ３〜Ｐ６はＰチャンネル型ＭＯＳトランジスタであり、トランジスタＮ８，Ｎ９はＮチャンネル型ＭＯＳトランジスタである。
【００２７】
トランジスタＰ３，Ｐ５のゲート電極にはタイミング信号φ１が共通に供給されている。これにより、タイミング信号φ１がローレベルに活性化すると、信号線ＩＮＢＬがノードＡに接続されるとともに、信号線ＩＮＢＬと信号線ＩＮＲＢＬとが短絡される。同様に、トランジスタＰ４，Ｐ６のゲート電極にはタイミング信号φ２が共通に供給されている。これにより、タイミング信号φ２がローレベルに活性化すると、信号線ＩＮＲＢＬがノードＢに接続されるとともに、信号線ＩＮＢＬと信号線ＩＮＲＢＬとが短絡される。
【００２８】
また、トランジスタＮ８，Ｎ９のゲート電極には、プリディスチャージ信号ＰＤが共通に供給されている。これにより、プリディスチャージ信号ＰＤがハイレベルに活性化すると、信号線ＩＮＢＬ，ＩＮＲＢＬがディスチャージされる。
【００２９】
キャンセル電荷蓄積回路４０は、キャンセル電荷を蓄積する回路であり、ノードＡ，Ｂ間に接続された容量素子Ｃ１によって構成される。つまり、容量素子Ｃ１は第１の電極ＣＥ１と第２の電極ＣＥ２を有しており、第１の電極ＣＥ１がノードＡに接続され、第２の電極ＣＥ２がノードＢに接続されている。容量素子Ｃ１の回路構成としては、図３（ａ）に示すように通常の容量素子であっても構わないし、図３（ｂ）に示すようにデプレッション型のＭＯＳトランジスタＭ１のゲート容量であっても構わないし、図３（ｃ）に示すようにＭＯＳトランジスタＭ２のソース−ドレイン間容量であっても構わない。図３（ｃ）に示す例では、Ｐチャンネル型ＭＯＳトランジスタＭ２を用い、そのゲート電極を電源電位ＶＤＤに固定することによって常時オフ状態としている。
【００３０】
キャンセル電荷供給回路５０は、キャンセル電荷を信号線ＩＮＢＬ，ＩＮＲＢＬに供給する回路であり、信号線ＩＮＢＬとノードＢとを接続するキャンセル電荷出力トランジスタＰ７と、信号線ＩＮＲＢＬとノードＡとを接続するキャンセル電荷出力トランジスタＰ８によって構成されている。これらトランジスタＰ７，Ｐ８はＰチャンネル型ＭＯＳトランジスタである。トランジスタＰ７，Ｐ８のゲート電極にはタイミング信号φ３が共通に供給されている。これにより、タイミング信号φ３がローレベルに活性化すると、信号線ＩＮＢＬがノードＢに接続されるとともに、信号線ＩＮＲＢＬがノードＡに接続される。
【００３１】
以上が本実施形態による半導体装置の主要部の回路図である。次に、本実施形態による半導体装置の動作について説明する。
【００３２】
図４は、本実施形態による半導体装置の動作を説明するためのタイミング図である。以下に説明する時刻ｔ１〜ｔ１５は、図４に示すとおりこの順に経過する時刻である。
【００３３】
まず、時刻ｔ１以前の状態では、パス信号ＰＡＳＳＥＮがローレベル（ＶＳＳ）、ビット線プリチャージ信号ＰＲＥＢＬがハイレベル（ＶＤＤ）である。このため、ビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとはスイッチ回路１４によって切断されており、ビット線対ＢＬ，ＲＢＬはビット線プリチャージ回路１６によって中間電位ＶＨＦにプリチャージされる。また、この期間においてはセンスアンプ活性信号ＳＡＰがハイレベル（ＶＤＡ）に活性化しているため、センスアンプ２０に含まれるプルアップトランジスタＰ１，Ｐ２には動作電圧が供給される。これにより、信号線ＩＮＢＬは電源電位ＶＤＡからプルアップトランジスタＰ１のしきい値電圧Ｖｔｐ１だけ低いレベルとなり、信号線ＩＮＲＢＬは電源電位ＶＤＡからプルアップトランジスタＰ２のしきい値電圧Ｖｔｐ２だけ低いレベルとなる。しきい値電圧Ｖｔｐ１としきい値電圧Ｖｔｐ２は、同じレベルとなるよう設計されるが、製造ばらつきにより完全には一致せず、その差によってセンスアンプ２０にオフセットが生じる。
【００３４】
尚、この期間においてはセンスアンプ活性信号ＳＡＮが非活性状態であるため、センスアンプ２０はプルダウン動作を行うことができない。つまり、センスアンプ２０はまだ活性化されておらず、プルアップ動作のみを行うことができる状態である。
【００３５】
次に、時刻ｔ１〜ｔ３の期間においてプリディスチャージ信号ＰＤが活性化する。これにより、信号線対ＩＮＢＬ，ＩＮＲＢＬは一時的にディスチャージされる。信号線対ＩＮＢＬ，ＩＮＲＢＬは一時的にディスチャージレベルとしては、電源電位ＶＳＳ（低位側電源）まで低下させる必要はなく、少なくとも電源電位ＶＤＡ（高位側電源）からプルアップトランジスタＰ１，Ｐ２のしきい値電圧Ｖｔｐ１，Ｖｔｐ２を超える電圧分低いレベルまで低下させれば足りる。上述の通り、この時点ではパス信号ＰＡＳＳＥＮがローレベルであることから、ビット線対ＢＬ，ＲＢＬについてはプリチャージ状態が保たれる。
【００３６】
信号線対ＩＮＢＬ，ＩＮＲＢＬがディスチャージされると、時刻ｔ２〜ｔ５の期間においてタイミング信号φ１が活性化する。タイミング信号φ１が活性化すると、キャンセル電荷生成回路３０を構成するトランジスタＰ３，Ｐ５がオンする。トランジスタＰ５がオンすると、信号線対ＩＮＢＬ，ＩＮＲＢＬが短絡されるため、プルアップトランジスタＰ１のゲートとドレインが短絡された状態となる。つまり、プルアップトランジスタＰ１はダイオード接続された状態となる。このため、信号線ＩＮＢＬは、プリチャージトランジスタＮ８がオフした後、ディスチャージレベルから、電源電位ＶＤＡからプルアップトランジスタＰ１のしきい値電圧Ｖｔｐ１だけ低いレベル（ＶＤＡ−Ｖｔｐ１）へ向かって上昇する。その上昇速度は、プルアップトランジスタＰ１の能力に依存する。このため、一定時間が経過した時刻ｔ５においてタイミング信号φ１を非活性化させることによりトランジスタＰ３をオンからオフに変化させると、ノードＡには所定量の電荷、すなわち信号線ＩＮＢＬ側で生成されたキャンセル電荷が蓄積されることになる。
【００３７】
同様の操作は信号線ＩＮＲＢＬ側についても行う。つまり、時刻ｔ６〜ｔ８の期間においてプリディスチャージ信号ＰＤを活性化させ、時刻ｔ７〜ｔ９の期間においてタイミング信号φ２を活性化させる。タイミング信号φ２が活性化すると、キャンセル電荷生成回路３０を構成するトランジスタＰ４，Ｐ６がオンする。これにより、プルアップトランジスタＰ２がダイオード接続された状態となるため、信号線ＩＮＲＢＬは、プリチャージトランジスタＮ９がオフした後、ディスチャージレベルから、電源電位ＶＤＡからプルアップトランジスタＰ２のしきい値電圧Ｖｔｐ２だけ低いレベル（ＶＤＡ−Ｖｔｐ２）へ向かって上昇する。その上昇速度は、プルアップトランジスタＰ２の能力に依存する。このため、一定時間が経過した時刻ｔ９においてタイミング信号φ２を非活性化させることによりトランジスタＰ４をオンからオフに変化させると、ノードＢには所定量の電荷、すなわち信号線ＩＮＲＢＬ側で生成されたキャンセル電荷が蓄積されることになる。
【００３８】
このようにして、キャンセル電荷蓄積回路４０を構成する容量素子Ｃ１の第１の電極ＣＥ１には信号線ＩＮＢＬ側で生成されたキャンセル電荷が蓄積され、第２の電極ＣＥ２には信号線ＩＮＲＢＬ側で生成されたキャンセル電荷が蓄積されることになる。
【００３９】
このようなキャンセル電荷の生成動作を行っている間、ビット線プリチャージ信号ＰＲＥＢＬを非活性化させ、その後、所定のワード線ＷＬを非活性レベルＶＫＫ（＜ＶＳＳ）から活性レベルＶＰＰ（＞ＶＤＡ）に変化させる。これにより、選択されたワード線ＷＬに対応するメモリセルＭＣがビット線ＢＬ又はＲＢＬに接続され、保持内容に応じてその電位が変化する。ワード線ＷＬの活性化は、制御回路１７がワードドライバ１２に活性化信号ＡＣＴ１を供給することにより行う。図４に示した例では、時刻ｔ４でビット線プリチャージ信号ＰＲＥＢＬを非活性化させ、時刻ｔ６でワード線ＷＬを活性化させているが、これらのタイミングがこれに限定されるものではない。このようにキャンセル電荷の生成動作と、メモリセルＭＣの選択動作は並列に実行することが可能である。これは、スイッチ回路１４によってビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとが分離されているからである。
【００４０】
このようにしてキャンセル電荷の生成動作とメモリセルＭＣからの読み出しが完了すると、時刻ｔ１０においてセンスアンプ活性信号ＳＡＰを一時的に非活性化し、さらに、時刻ｔ１１〜ｔ１２の期間においてパス信号ＰＡＳＳＥＮを活性化させる。パス信号ＰＡＳＳＥＮの活性レベルはＶＰＰである。これにより、ビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとが短絡され、メモリセルＭＣからの読み出された電荷がセンスアンプ２０に供給される。但し、この期間においてはセンスアンプ活性信号ＳＡＰ，ＳＡＮがいずれも非活性状態であることから、センスアンプ２０はセンス動作を行わない。
【００４１】
次に、時刻ｔ１３においてタイミング信号φ３を活性化させる。これにより、キャンセル電荷供給回路５０を構成するトランジスタＰ７，Ｐ８がオンし、ノードＢが信号線ＩＮＢＬに接続され、ノードＡが信号線ＩＮＲＢＬに接続される。つまり、信号線対ＩＮＢＬ，ＩＮＲＢＬの一方の側で生成されたキャンセル電荷が他方の側に供給されることになる。これにより、プルアップトランジスタＰ１，Ｐ２の能力差に起因するセンスアンプ２０のオフセットがキャンセルされた状態となる。
【００４２】
その後、時刻ｔ１４においてセンスアンプ活性信号ＳＡＰ，ＳＡＮを活性化させれば、センスアンプ２０が活性化され、信号線対ＩＮＢＬ，ＩＮＲＢＬに生じている電位差に応じた増幅動作が行われる。このように、センスアンプ２０の活性化は前もってオフセット電圧がキャンセルされた状態で行われることから、センスマージンが大幅に拡大されることになる。そして、時刻ｔ１５においてパス信号ＰＡＳＳＥＮを再び活性化させれば、センスアンプ２０によって増幅された信号がメモリセルＭＣにリストアされる。
【００４３】
その後、制御回路１７は、カラムスイッチ１３に活性化信号ＡＣＴ２を供給し、これにより、カラムアドレスＣＡに基づいて信号線対ＩＮＢＬ，ＩＮＲＢＬが選択される。
【００４４】
このように、本実施形態では、センスアンプ２０のプルアップトランジスタＰ１，Ｐ２の能力差に起因するオフセットを検出してキャンセル電荷を生成し、これを反対側の信号線に供給することによってオフセットをキャンセルしている。このため、プルダウントランジスタの能力差よりも、プルアップトランジスタの能力差の方がばらつきやすいケースにおいて、センスアンプ２０のオフセットを効果的にキャンセルすることが可能となる。
【００４５】
しかも、ノードＡへのキャンセル電荷の入力と、ノードＢへのキャンセル電荷の入力を別個に行っていることから、一方のキャンセル電荷を入力する際に他方のキャンセル電荷が影響を与えにくく、このため、それぞれのキャンセル電荷を入力に正確に行うことが可能となる。
【００４６】
また、本実施形態では、ビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとを切断するトランジスタＮ３，Ｎ４を備えていることから、ビット線のプリチャージ動作やワード線の活性化動作と並行して、キャンセル電荷の生成動作を行うことが可能となる。しかも、トランジスタＮ３，Ｎ４がオフしている状態においては、センスアンプ２０からビット線ＢＬ，ＲＢＬの寄生容量が見えなくなるため、キャンセル電荷の生成動作を高速に行うことが可能となる。
【００４７】
尚、本実施形態におけるキャンセル電荷の生成はダイナミックに行われることから、キャンセル電荷の電荷量は、容量素子Ｃ１の容量値のみならず、プリディスチャージ信号ＰＤの活性化時間、プリチャージトランジスタＮ８，Ｎ９の能力、タイミング信号φ１，φ２の活性化時間などによって変化する。したがって、オフセット電圧をより正確にキャンセルするためには、これらのパラメータを最適な値に設定することが望ましい。
【００４８】
図５は、本実施形態の効果を示すシミュレーション結果である。図５の横軸中、「△Ｖｔ」は、センスアンプ２０のオフセット電圧を示し、「Ｔｅｍｐ．」は環境温度を示す。また、図５の縦軸は、正しくセンス動作を行うために必要な電位差（所要電位差）である。また、容量素子Ｃ１の容量値などの各種パラメータは、プルアップトランジスタＰ１，Ｐ２のしきい値電圧差が４０ｍＶ、プルダウントランジスタＮ１，Ｎ２のしきい値電圧差が２０ｍＶである場合を想定して最適化した。
【００４９】
図５に示すように、いずれのケースにおいても、オフセット電圧のキャンセル動作を行うと、所要電位差が大幅に低減されることが分かる。具体的には、ケース１（△Ｖｔ＝４７ｍＶ，温度２５℃）の場合、オフセット電圧のキャンセル動作を行うことにより、所要電位差が３０ｍＶ小さくなる。ケース２〜４は、△Ｖｔ＝９４ｍＶであり、温度がそれぞれ−５℃、２５℃及び９５℃である場合のシミュレーション結果であり、所要電位差がそれぞれ３５ｍＶ、４０ｍＶ及び４５ｍＶ小さくなる。図５に示すように、△Ｖｔが大きい場合や環境温度が高い場合には所要電位差が大きくなり、センスマージンが低減する傾向にある。しかしながら、本実施形態のようにオフセット電圧のキャンセル動作を行えば、センスマージンが低減する傾向が大きい状況であるほど、その分、オフセット電圧のキャンセル量が大きくなることから、正しいセンス動作を担保することが可能となる。
【００５０】
図６は、本実施形態の効果を示す別のシミュレーション結果であり、電源電圧とオフセット電圧との関係を示している。条件は、図５に示したシミュレーションと同じ条件に設定している。
【００５１】
図６に示すように、オフセット電圧のキャンセル動作を行わない場合、電源電圧が低くなるほどオフセット電圧が大きくなっていることが分かる。これに対し、本実施形態のようにオフセット電圧のキャンセル動作を行うと、オフセット電圧が全体的に低減されるとともに、電源電圧に対する依存性が非常に小さくなる。これにより、電源電圧が低い場合であっても、正しいセンス動作を担保することが可能となる。
【００５２】
尚、上記実施形態では、タイミング信号φ１，φ２を互いに別個の信号としたが、これらを共通の信号とすることも可能である。
【００５３】
図７は、タイミング信号φ１，φ２を共通化することによりタイミング信号φ２を省略した変形例による回路図である。また、図８は、図７に示す回路の動作を示すタイミング図である。
【００５４】
図７に示す変形例においては、トランジスタＰ６が省略されているとともに、トランジスタＰ４のゲート電極にタイミング信号φ１が供給されている。その他の点については、上記実施形態と同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。図８に示すように、変形例においてはタイミング信号φ２が省略されていることから、プリディスチャージ信号の活性化が１回のみとなる。つまり、１回のプリディスチャージ信号の活性化及び１回のタイミング信号φ１の活性化によって、信号線ＩＮＢＬ及び信号線ＩＮＲＢＬにキャンセル電荷同時にを発生させ、これを容量素子Ｃ１に同時に蓄積する。
【００５５】
このように、図７及び図８に示す変形例では、ノードＡへのキャンセル電荷の入力とノードＢへのキャンセル電荷の入力を同時に行っていることから、オフセット電圧のキャンセル動作を高速に行うことが可能となる。
【００５６】
次に、本発明の第２の実施形態について説明する。第２の実施形態は、センスアンプを構成するプルダウントランジスタの能力差に起因するオフセット電圧をキャンセル可能な実施形態である。
【００５７】
図９は、本発明の好ましい第２の実施形態による半導体装置の主要部を示す回路図である。
【００５８】
図９に示すように、本実施形態による半導体装置は、上述した第１の実施形態にて用いられているＰチャンネル型ＭＯＳトランジスタＰ３〜Ｐ８がＮチャンネル型ＭＯＳトランジスタＮ１３〜Ｎ１８に置き換えられ、プリディスチャージトランジスタＮ８，Ｎ９がプリチャージトランジスタＰ１８，Ｐ１９に置き換えられている点において、上述した第１の実施形態と異なる。これに伴い、タイミング信号φ１〜φ３の極性が第１の実施形態とは逆であり、また、プリディスチャージ信号ＰＤの代わりに極性が逆であるプリチャージ信号ＰＣが用いられる。その他の点については、上記第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５９】
図１０は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００６０】
図１０に示すように、本実施形態による半導体装置の動作は、センスアンプ活性信号ＳＡＰ，ＳＡＮの活性化が図４に示したタイミング図の波形と逆になる他は、第１の実施形態の動作とほぼ同様である。つまり、時刻ｔ１〜ｔ３、ｔ６〜ｔ８の期間においてプリチャージ信号ＰＣを活性化することにより、信号線対ＩＮＢＬ，ＩＮＲＢＬを一時的にプリチャージした後、時刻ｔ２〜ｔ５の期間においてタイミング信号φ１を活性化し、時刻ｔ７〜ｔ９の期間においてタイミング信号φ２を活性化する。これにより、信号線ＩＮＢＬは、電源電位ＶＳＳからプルダウントランジスタＮ１のしきい値電圧Ｖｔｎ１だけ高いレベル（ＶＳＳ＋Ｖｔｎ１）へ向かって低下し、信号線ＩＮＲＢＬは、電源電位ＶＳＳからプルダウントランジスタＮ２のしきい値電圧Ｖｔｎ２だけ高いレベル（ＶＳＳ＋Ｖｔｎ２）へ向かって低下する。その低下速度は、プルダウントランジスタＮ１，Ｎ２の能力に依存するため、所定の時刻ｔ５，ｔ９においてタイミング信号φ１，φ２を非活性化させると、ノードＡ，Ｂにはそれぞれキャンセル電荷が蓄積される。
【００６１】
このようにして蓄積されたキャンセル電荷は、第１の実施形態と同様、時刻ｔ１３にてタイミング信号φ３を活性化させ、トランジスタＮ１７，Ｎ１８をオンさせることによって、他方の信号線に供給される。これにより、プルダウントランジスタＮ１，Ｎ２の能力差に起因するセンスアンプ２０のオフセットがキャンセルされる。
【００６２】
このように、本実施形態では、センスアンプ２０のプルダウントランジスタＮ１，Ｎ２の能力差に起因するオフセットを検出してキャンセル電荷を生成し、これを反対側の信号線に供給することによってオフセットをキャンセルしている。このため、プルアップトランジスタの能力差よりも、プルダウントランジスタの能力差の方がばらつきやすいケースにおいて、センスアンプ２０のオフセットを効果的にキャンセルすることが可能となる。
【００６３】
尚、本実施形態においてもキャンセル電荷の生成はダイナミックに行われることから、キャンセル電荷の電荷量は、容量素子Ｃ１の容量値のみならず、プリチャージ信号ＰＣの活性化時間、プリチャージトランジスタＰ１８，Ｐ１９の能力、タイミング信号φ１，φ２の活性化時間などによって変化する。したがって、オフセットのより正確なキャンセルを行うためには、これらのパラメータを最適な値に設定することが望ましい。
【００６４】
さらに、本実施形態においても、タイミング信号φ１，φ２を共通化することによりタイミング信号φ２を省略することが可能である。
【００６５】
次に、本発明の第３の実施形態について説明する。第３の実施形態は、センスアンプの総合的なオフセット電圧をキャンセル可能な実施形態である。
【００６６】
図１１は、本発明の好ましい第３の実施形態による半導体装置の主要部を示す回路図である。
【００６７】
図１１に示すように、本実施形態による半導体装置は、上述した第２の実施形態にて用いられているＮチャンネル型ＭＯＳトランジスタＮ１６がＰチャンネル型ＭＯＳトランジスタＰ６に置き換えられ、センスアンププリチャージ回路６０が追加され、さらに、プリチャージトランジスタＰ１８，Ｐ１９が削除されている点において、上述した第２の実施形態と異なる。その他の回路構成については、上記第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６８】
センスアンププリチャージ回路６０は、信号線対ＩＮＢＬ，ＩＮＲＢＬを中間電位ＶＨＦにプリチャージする回路であり、ビット線プリチャージ回路１６の単位回路１６ａと同様の回路構成を有している。具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ２１〜Ｎ２３によって構成されており、トランジスタＮ２１は中間電位ＶＨＦと信号線ＩＮＢＬとの間に接続され、トランジスタＮ２２は中間電位ＶＨＦと信号線ＩＮＲＢＬとの間に接続され、トランジスタＮ２３は信号線ＩＮＢＬと信号線ＩＮＲＢＬとの間に接続されている。トランジスタＮ２１〜Ｎ２３のゲート電極には、プリチャージ信号ＰＲＥＳＡが共通に供給される。これにより、プリチャージ信号ＰＲＥＳＡがハイレベル（ＶＤＤ）に活性化すると、信号線ＩＮＢＬ，ＩＮＲＢＬは中間電位ＶＨＦにプリチャージされる。
【００６９】
本実施形態では、キャンセル電荷生成回路３０を構成するイコライズトランジスタとして、Ｐチャンネル型ＭＯＳトランジスタＰ６とＮチャンネル型ＭＯＳトランジスタＮ１５の並列回路が用いられている。これは、Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタの両方のしきい値がばらついている場合であっても、オフセット電圧とキャンセル電圧との乖離を少なくするためである。特に、トランジスタＰ６については、センスアンプ２０を構成するプルアップトランジスタＰ１，Ｐ２と同じしきい値に設計し、トランジスタＮ１５についてはセンスアンプ２０を構成するプルダウントランジスタＮ１，Ｎ２と同じしきい値に設計することが好ましい。これによれば、オフセット電圧とキャンセル電圧との乖離が非常に小さくなり、極めて正確なオフセットキャンセルを実現することができる。
【００７０】
図１２は、本実施形態による半導体装置の動作を説明するためのタイミング図である。以下に説明する時刻ｔ２１〜ｔ３５は、図１２に示すとおり、この順に経過する時刻である。
【００７１】
まず、時刻ｔ２１以前の状態では、パス信号ＰＡＳＳＥＮがローレベル（ＶＳＳ）、ビット線プリチャージ信号ＰＲＥＢＬ及びセンスアンププリチャージ信号ＰＲＥＳＡがハイレベル（ＶＤＤ）である。このため、ビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとはスイッチ回路１４によって切断されているが、ビット線対ＢＬ，ＲＢＬ及び信号線対ＩＮＢＬ，ＩＮＲＢＬはいずれも中間電位ＶＨＦにプリチャージされる。また、この期間においてはセンスアンプ活性信号ＳＡＰ，ＳＡＮはいずれも非活性状態である。
【００７２】
次に、時刻ｔ２１においてセンスアンププリチャージ信号ＰＲＥＳＡを非活性化させた後、時刻ｔ２２においてセンスアンプ活性信号ＳＡＰ，ＳＡＮを活性化させる。時刻ｔ２２の時点においては、センスアンププリチャージ回路６０によって信号線対ＩＮＢＬ，ＩＮＲＢＬが同電位（中間電位ＶＨＦ）にプリチャージされていることから、センスアンプ２０を活性化させても、理想的にはセンスアンプ２０はセンス動作を行わない。しかしながら、センスアンプ２０が有するオフセットによって時刻ｔ２２においてセンス動作が行われ、信号線対ＩＮＢＬ，ＩＮＲＢＬの一方がハイレベル、他方がローレベルに駆動される。
【００７３】
次に、時刻ｔ２３においてイコライズ信号ＥＱ，ＥＱＢを活性化させる。イコライズ信号ＥＱはトランジスタＮ１５のゲート電極に供給される信号であり、イコライズ信号ＥＱＢはトランジスタＰ６のゲート電極に供給される信号である。これにより、信号線対ＩＮＢＬ，ＩＮＲＢＬが短絡される。つまり、センスアンプ２０を活性化させた状態で、信号線対ＩＮＢＬ，ＩＮＲＢＬを短絡する。これにより、センスアンプ２０の振幅が制限されるため、センスアンプ２０を構成するトランジスタのしきい値電圧の不一致や、オン電流Ｉｏｎの不一致に応じた電位差が信号線対ＩＮＢＬ，ＩＮＲＢＬに現れ、この状態で安定する。このようにして信号線対ＩＮＢＬ，ＩＮＲＢＬに現れる電位差△Ｖは、センスアンプ２０のオフセット電圧と比例する。
【００７４】
次に、信号線対ＩＮＢＬ，ＩＮＲＢＬに電位差△Ｖが現れている状態で、時刻ｔ２４においてタイミング信号φ１を活性化させる。これにより、信号線ＩＮＢＬはトランジスタＮ１３を介してノードＡに接続され、信号線ＩＮＲＢＬはトランジスタＮ１４を介してノードＢに接続される。そして、時刻ｔ２６においてタイミング信号φ１を非活性化させると、容量素子Ｃ１の電極ＣＥ１，ＣＥ２にそれぞれキャンセル電荷が蓄積された状態となる。その後、時刻ｔ２７においてセンスアンプ活性信号ＳＡＰ，ＳＡＮを非活性化させるとともに、イコライズ信号ＥＱ，ＥＱＢを非活性化させる。
【００７５】
次に、時刻ｔ２８において再びセンスアンププリチャージ信号ＰＲＥＳＡを活性化させる。これにより、信号線対ＩＮＢＬ，ＩＮＲＢＬは再び中間電位ＶＨＦにプリチャージされる。そして、時刻ｔ３０においてセンスアンププリチャージ信号ＰＲＥＳＡを非活性化させれば、キャンセル電荷の生成動作が完了する。図１２では、キャンセル電荷の生成動作を行う期間をＴ１と表示している。
【００７６】
このようなキャンセル電荷の生成動作を行っている間、ビット線プリチャージ信号ＰＲＥＢＬを非活性化させ、その後、所定のワード線ＷＬを活性化させる。これにより、選択されたワード線ＷＬに対応するメモリセルＭＣがビット線ＢＬ又はＲＢＬに接続され、保持内容に応じてその電位が変化する。図１２に示した例では、時刻ｔ２５でビット線プリチャージ信号ＰＲＥＢＬを非活性化させ、時刻ｔ２９でワード線ＷＬを活性化させているが、これらのタイミングがこれに限定されるものではない。このように、本実施形態においても、キャンセル電荷の生成動作とメモリセルＭＣの選択動作は並列に実行することが可能である。
【００７７】
このようにしてキャンセル電荷の生成動作とメモリセルＭＣからの読み出しが完了すると、時刻ｔ３１〜ｔ３２の期間においてパス信号ＰＡＳＳＥＮを活性化させる。これにより、ビット線対ＢＬ，ＲＢＬと信号線対ＩＮＢＬ，ＩＮＲＢＬとが短絡され、メモリセルＭＣからの読み出された電荷がセンスアンプ２０に供給される。但し、この期間においてはセンスアンプ活性信号ＳＡＰ，ＳＡＮがいずれも非活性状態であることから、センスアンプ２０はセンス動作を行わない。図１２では、センスアンプ２０への電荷転送期間をＴ２と表示している。
【００７８】
次に、時刻ｔ３２においてタイミング信号φ３を活性化させる。これにより、キャンセル電荷供給回路５０を構成するトランジスタＮ１７，Ｎ１８がオンし、ノードＢが信号線ＩＮＢＬに接続され、ノードＡが信号線ＩＮＲＢＬに接続される。これにより、センスアンプ２０のオフセットがキャンセルされた状態となる。図１２では、オフセット電圧のキャンセル動作を行う期間をＴ３と表示している。
【００７９】
その後、時刻ｔ３４においてセンスアンプ活性信号ＳＡＰ，ＳＡＮを活性化させれば、センスアンプ２０が活性化され、信号線対ＩＮＢＬ，ＩＮＲＢＬに生じている電位差に応じた増幅動作が行われる。このように、センスアンプ２０の活性化は前もってオフセット電圧がキャンセルされた状態で行われることから、センスマージンが大幅に拡大されることになる。図１２では、センス動作を行う期間をＴ４と表示している。
【００８０】
そして、時刻ｔ３５においてパス信号ＰＡＳＳＥＮを活性化させれば、センスアンプ２０によって増幅された信号がメモリセルＭＣにリストアされる。図１２では、リストア動作を行う期間をＴ５と表示している。
【００８１】
このように、本実施形態では、センスアンプ２０を活性化させた状態でイコライズトランジスタＰ６，Ｎ１５をオンさせることにより、オフセット電圧を信号線対ＩＮＢＬ，ＩＮＲＢＬ間に生じさせ、これを容量素子Ｃ１に蓄積している。このため、イコライズトランジスタＰ６，Ｎ１５のサイズ及び容量素子Ｃ１の容量値を適切に選択することにより、センスアンプ２０のオフセット電圧をほぼ完全にキャンセルすることが可能となる。
【００８２】
しかも、本実施形態におけるキャンセル電荷の生成はスタティックに行われることから、第１の実施例におけるプリディスチャージトランジスタや、第２の実施例におけるプリチャージトランジスタを設ける必要がなくなる。さらに、キャンセル電荷の生成がスタティックに行われるため、タイミング信号φ１を活性化又は非活性化させるタイミングを厳格に制御する必要がなく、設計が容易となる。
【００８３】
図１３は、本実施形態の効果を示すシミュレーション結果である。図１３に示すシミュレーションは、センスアンプ２０を構成するプルアップトランジスタＰ１，Ｐ２のしきい値電圧差及びプルダウントランジスタＮ１，Ｎ２のしきい値電圧差に応じた、キャンセル前のオフセット電圧、キャンセル動作によって与えられる電圧、並びに、キャンセル後のオフセット電圧の値を示している。
【００８４】
図１３に示すように、しきい値電圧差が大きくなればなるほど、これに比例してキャンセル前のオフセット電圧も増大する。しかしながら、しきい値電圧差が大きくなればなるほど、これに比例してキャンセル動作によって与えられる電圧も増大するため、結果としてキャンセル後のオフセット電圧は、しきい値電圧差にかかわらずほとんどゼロに近い値となる。このように、本実施形態によれば、しきい値電圧差にかかわらずオフセット電圧をほぼ完全にキャンセルできることが分かる。
【００８５】
図１４は、本実施形態の効果を示す別のシミュレーション結果である。図１３に示すシミュレーションは、センスアンプ２０を構成するプルアップトランジスタＰ１，Ｐ２のしきい値電圧差及びプルダウントランジスタＮ１，Ｎ２のしきい値電圧差と環境温度の両方を変化させた場合における、キャンセル動作によって与えられる電圧、並びに、キャンセル後のオフセット電圧の値を示している。
【００８６】
図１４に示すように、しきい値電圧差が同じである場合、環境温度が高くなるほどキャンセル動作によって与えられる電圧も増大し、その結果、キャンセル後のオフセット電圧は、しきい値電圧差及び環境温度にかかわらずほとんどゼロに近い値となる。このように、本実施形態によれば、環境温度の変化に対してもオフセット電圧をほぼ完全にキャンセルできることが分かる。
【００８７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８８】
例えば、上記の各実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリなど）に適用することも可能である。さらに、本発明の適用対象は半導体メモリに限定されるものでもなく、センスアンプを備えた全ての半導体装置に対して適用が可能である。
【符号の説明】
【００８９】
１０      半導体記憶
１１      メモリセルアレイ
１２      ワードドライバ
１３      カラムスイッチ
１４      スイッチ回路
１５      センス回路
１６      ビット線プリチャージ回路
１７      制御回路
１４ａ，１５ａ，１６ａ    単位回路
２０      センスアンプ
３０      キャンセル電荷生成回路
４０      キャンセル電荷蓄積回路
５０      キャンセル電荷供給回路
６０      センスアンププリチャージ回路
Ａ，Ｂ    ノード
ＢＬ，ＲＢＬ      ビット線対
Ｃ１      容量素子
ＣＥ１    容量素子の第１の電極
ＣＥ２    容量素子の第２の電極
ＩＮＢＬ，ＩＮＲＢＬ    信号線対
ＷＬ      ワード線
【図１】
2010146689.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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