【手続補正書】
【提出日】令和3年10月1日(2021.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の読み出し電流を生成するために、複数のメモリセルの第１のメモリセルを読み出すステップと、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出すステップと、
前記第２の読み出し電流に第１のオフセット値を適用し、次いで
第３の読み出し電流を形成するために、前記第１の読み出し電流及び前記第１のオフセット値を有する前記第２の読み出し電流を合わすステップと、次いで、
前記第３の読み出し電流を使用してプログラム状態を決定するステップと、を含む、複数のメモリセルを有するメモリデバイスの読み出し方法。
【請求項２】
前記合わすステップは、前記第１の読み出し電流及び前記第１のオフセット値を有する前記第２の読み出し電流を加算することを含む、請求項１に記載の方法。
【請求項３】
第４の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出すステップと、
前記第４の読み出し電流に第２のオフセット値を適用するステップと、を更に含み、
前記合わすステップは、前記第３の読み出し電流を形成するために、前記第１の読み出し電流、前記第１のオフセット値を有する前記第２の読み出し電流、及び前記第２のオフセット値を有する前記第４の読み出し電流を合わすステップを含む、請求項１に記載の方法。
【請求項４】
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項３に記載の方法。
【請求項５】
前記合わすステップは、前記第１の読み出し電流、前記第１のオフセット値を有する前記第２の読み出し電流、及び前記第２のオフセット値を有する前記第４の読み出し電流を加算することを含む、請求項３に記載の方法。
【請求項６】
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、前記第１のメモリセルは、前記列の第１の列に配設され、前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１に記載の方法。
【請求項７】
第１の読み出し電流を生成するために、複数のメモリセルの第１のメモリセルを読み出すステップと、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出すステップと、
前記第１の読み出し電流から第１の電圧を生成するステップと、
前記第２の読み出し電流から第２の電圧を生成するステップと、
前記第２の電圧に第１のオフセット値を適用し、次いで、
第３の電圧を形成するために前記第１の電圧及び前記第１のオフセット値を有する前記第２の電圧を合わすステップと、次いで、
前記第３の電圧を使用してプログラム状態を決定するステップと、を含む、複数のメモリセルを有するメモリデバイスの読み出し方法。
【請求項８】
前記合わすステップは、前記第１の電圧及び前記第１のオフセット値を有する前記第２の電圧を加算することを含む、請求項７に記載の方法。
【請求項９】
第３の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出すステップと、
前記第３の読み出し電流から第４の電圧を生成するステップと、
前記第４の電圧に第２のオフセット値を適用するステップと、を更に含み、
前記合わすステップは、前記第３の電圧を形成するために前記第１の電圧、前記第１のオフセット値を有する前記第２の電圧、及び前記第２のオフセット値を有する前記第４の電圧を合わすステップを含む、請求項７に記載の方法。
【請求項１０】
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項９に記載の方法。
【請求項１１】
前記合わすステップは、前記第１の電圧、前記第１のオフセット値を有する前記第２の電圧、及び前記第２のオフセット値を有する前記第４の電圧を加算することを含む、請求項９に記載の方法。
【請求項１２】
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、前記第１のメモリセルは、前記列の第１の列に配設され、前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項７に記載の方法。
【請求項１３】
メモリデバイスであって、該メモリデバイスは、
半導体基板と、
前記半導体基板に形成された複数のメモリセルと、
前記半導体基板に形成された回路とを備え、該回路は、
第１の読み出し電流を生成するために、前記複数のメモリセルの第１のメモリセルを読み出し、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出し、
前記第２の読み出し電流に第１のオフセット値を適用し、次いで、
第３の読み出し電流を形成するために、前記第１の読み出し電流及び前記第１のオフセット値を有する前記第２の読み出し電流を合わせ、次いで、
前記第３の読み出し電流を使用してプログラム状態を決定するように構成された回路である、メモリデバイス。
【請求項１４】
前記合わすことは、前記第１の読み出し電流及び前記第１のオフセット値を有する前記第２の読み出し電流を加算することを含む、請求項１３に記載のデバイス。
【請求項１５】
前記回路は、
第４の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出し、
前記第４の読み出し電流に第２のオフセット値を適用するように更に構成され、
前記合わすことは、前記第３の読み出し電流を形成するために、前記第１の読み出し電流、前記第１のオフセット値を有する前記第２の読み出し電流、及び前記第２のオフセット値を有する前記第４の読み出し電流を合わすことを含む、請求項１３に記載のデバイス。
【請求項１６】
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項１５に記載のデバイス。
【請求項１７】
前記合わすことは、前記第１の読み出し電流、前記第１のオフセット値を有する前記第２の読み出し電流、及び前記第２のオフセット値を有する前記第４の読み出し電流を加算することを含む、請求項１５に記載のデバイス。
【請求項１８】
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、
前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、
前記第１のメモリセルは、前記列の第１の列に配設され、
前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１３に記載のデバイス。
【請求項１９】
メモリデバイスであって、該メモリデバイスは、
半導体基板と、
前記半導体基板に形成された複数のメモリセルと、
前記半導体基板に形成された回路とを備え、該回路は、
第１の読み出し電流を生成するために、前記複数のメモリセルの第１のメモリセルを読み出し、
第２の読み出し電流を生成するために、前記複数のメモリセルの第２のメモリセルを読み出し、
前記第１の読み出し電流から第１の電圧を生成し、
前記第２の読み出し電流から第２の電圧を生成し、
前記第２の電圧に第１のオフセット値を適用し、次いで
第３の電圧を形成するために、前記第１の電圧及び前記第１のオフセット値を有する前記第２の電圧を合わせ、次いで
前記第３の電圧を使用してプログラム状態を決定するように構成された回路である、メモリデバイス。
【請求項２０】
前記合わすことは、前記第１の電圧及び前記第１のオフセット値を有する前記第２の電圧を加算することを含む、請求項１９に記載のデバイス。
【請求項２１】
前記回路は、
第３の読み出し電流を生成するために、前記複数のメモリセルの第３のメモリセルを読み出し、
前記第３の読み出し電流から第４の電圧を生成し、
前記第４の電圧に第２のオフセット値を適用するように更に構成され、
前記合わすことは、前記第３の電圧を形成するために前記第１の電圧、前記第１のオフセット値を有する前記第２の電圧、及び前記第２のオフセット値を有する前記第４の電圧を合わすことを含む、請求項１９に記載のデバイス。
【請求項２２】
前記第２のオフセット値は、前記第１のオフセット値と異なる、請求項２１に記載のデバイス。
【請求項２３】
前記合わすことは、前記第１の電圧、前記第１のオフセット値を有する前記第２の電圧、及び前記第２のオフセット値を有する前記第４の電圧を加算することを含む、請求項２１に記載のデバイス。
【請求項２４】
前記複数のメモリセルは、前記メモリセルの行及び列のアレイに配置され、
前記列の各々は、その中に前記メモリセルに接続されたビット線を含み、
前記第１のメモリセルは、前記列の第１の列に配設され、
前記第２のメモリセルは、前記列の前記第１の列と異なる、前記列の第２の列に配設される、請求項１９に記載のデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図３は、メモリセル１０と同一の素子を備えるが、ソース領域１４の上方に配設され、かつソース領域１４から絶縁された消去ゲート４２、及び浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁された結合ゲート４４を更に備えた代替のスプリットゲートメモリセル４０を示す。メモリセル４０は、消去ゲート４２に高電圧、（かつ所望により結合ゲート４４に負電圧）をかけて、浮遊ゲート２０から消去ゲート４２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル４０は、制御ゲート２２、消去ゲート４２、結合ゲート４４、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル４０は、制御ゲート２２及びドレイン領域１６（並びに所望により、消去ゲート４２及び／又は結合ゲート４４）に正電圧をかけ、電流の流れを検知することにより読み出され得る。