(57)【要約】【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。【解決手段】主電源配線層と中間電源配線層との間には、第１の主電源配線と重なる位置に、第１の主電源配線と第１の中間電源配線とを接続する第１の中間接続ビアが設けられ、第２の主電源配線と重なる位置に、第２の主電源配線と第２の中間電源配線とを接続する第２の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第１の中間電源配線と第１の副電源配線とを接続する第１の副接続ビアと、第２の中間電源配線と第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、第１の方向に並ぶ副接続ビア列が、第２の方向に複数配置される。中間電源配線層の第２の中間電源配線には、第２の中間接続ビアと第２の副接続ビアとを接続する接続配線が含まれる。【選択図】図２
2010034407.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板上に形成され、
前記主面に平行な面内で第１の方向に延び、第１の電源電圧を供給する第１の主電源配線と、前記第１の方向に延び、第２の電源電圧を供給する第２の主電源配線とが、前記平行な面内で前記第１の方向に垂直な第２の方向に交互に配置された主電源配線層と、
前記第２の方向に延び、前記第１の主電源配線から前記第１の電源電圧が供給される第１の副電源配線と、前記第２の方向に延び、前記第２の主電源配線から前記第２の電源電圧が供給される第２の副電源配線とが、前記第１の方向に交互に配置された副電源配線層と、
前記主電源配線層と副電源配線層との間に設けられ、前記第１の主電源配線から前記第１の電源電圧が供給される第１の中間電源配線と、前記第２の主電源配線から前記第２の電源電圧が供給される第２の中間電源配線とが配置された中間電源配線層と、
前記中間電源配線層と副電源配線層との間に設けられた、少なくとも１層の信号配線層とを有し、
前記主電源配線層と中間電源配線層との間には、前記第１の主電源配線と重なる位置に、前記第１の主電源配線と前記第１の中間電源配線とを接続する第１の中間接続ビアが設けられるとともに、前記第２の主電源配線と重なる位置に、前記第２の主電源配線と前記第２の中間電源配線とを接続する第２の中間接続ビアが設けられ、
前記中間電源配線層と副電源配線層との間には、前記信号配線層を貫通して前記第１の中間電源配線と前記第１の副電源配線とを接続する第１の副接続ビアと、前記信号配線層を貫通して前記第２の中間電源配線と前記第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、前記第１の方向に並ぶ副接続ビア列が、前記第２の方向に複数配置され、
前記中間電源配線層の第２の中間電源配線には、前記第２の中間接続ビアと前記第２の副接続ビアとを接続する接続配線が含まれることを特徴とする半導体集積回路。
【請求項２】
前記信号配線層のそれぞれに、前記複数配列された副接続ビア列のそれぞれの間に、信号を伝達する信号配線を配置可能な配線チャネルが形成されたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記複数の第１の副接続ビアが、前記第１の主電源配線と重なる位置に配置されたことを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記接続配線が前記第２の方向に延びることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源配線構造に関するものである。
【背景技術】
【０００２】
多層配線構造の半導体集積回路では、通常、最上層とその直下の配線層には、上位の階層の電源配線（ＶＤＤ（高電位電源）配線およびＶＳＳ（低電位電源（グランド））配線）が設けられ、電源パッドに接続される。ＶＤＤ配線とＶＳＳ配線は、特許文献１の図３に示されるように、同一配線層内において交互に並べて配置され、上下に隣り合う配線層において互いに直交するように配置される。
【０００３】
一方、下層の配線層には、個々のセルに電源を供給するための低位の階層の電源配線が設けられる。そして、各配線層の電源配線を互いに接続するビアが、上下方向（基板に垂直な方向）に一直線に並べて配置される。下層の配線層には、電源配線だけでなく、セル間を接続するための信号配線を配置する必要がある。この時、上下方向に一直線に並べて配置されたビアが邪魔になって信号配線の迂回が必要となり、配線の混雑発生の原因となる。
【０００４】
これに対し、特許文献１では、その図１（ｂ）や図２（ｂ）に示されるように、上層の電源配線と、下層の電源配線とを接続するコンタクトの位置を、中間の配線層において上層の電源配線と平行にずらすことが提案されている。これにより、例えば特許文献１の図１（ｂ）の場合には、その段落００２３に記載されるように、第３配線層のコンタクトの真上の部分を配線領域として利用できるようになるとしている。
【０００５】
【特許文献１】特開２００４−２９６６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、主面を有する半導体基板上に形成され、
前記主面に平行な面内で第１の方向に延び、第１の電源電圧を供給する第１の主電源配線と、前記第１の方向に延び、第２の電源電圧を供給する第２の主電源配線とが、前記平行な面内で前記第１の方向に垂直な第２の方向に交互に配置された主電源配線層と、
前記第２の方向に延び、前記第１の主電源配線から前記第１の電源電圧が供給される第１の副電源配線と、前記第２の方向に延び、前記第２の主電源配線から前記第２の電源電圧が供給される第２の副電源配線とが、前記第１の方向に交互に配置された副電源配線層と、
前記主電源配線層と副電源配線層との間に設けられ、前記第１の主電源配線から前記第１の電源電圧が供給される第１の中間電源配線と、前記第２の主電源配線から前記第２の電源電圧が供給される第２の中間電源配線とが配置された中間電源配線層と、
前記中間電源配線層と副電源配線層との間に設けられた、少なくとも１層の信号配線層とを有し、
前記主電源配線層と中間電源配線層との間には、前記第１の主電源配線と重なる位置に、前記第１の主電源配線と前記第１の中間電源配線とを接続する第１の中間接続ビアが設けられるとともに、前記第２の主電源配線と重なる位置に、前記第２の主電源配線と前記第２の中間電源配線とを接続する第２の中間接続ビアが設けられ、
前記中間電源配線層と副電源配線層との間には、前記信号配線層を貫通して前記第１の中間電源配線と前記第１の副電源配線とを接続する第１の副接続ビアと、前記信号配線層を貫通して前記第２の中間電源配線と前記第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、前記第１の方向に並ぶ副接続ビア列が、前記第２の方向に複数配置され、
前記中間電源配線層の第２の中間電源配線には、前記第２の中間接続ビアと前記第２の副接続ビアとを接続する接続配線が含まれることを特徴とする半導体集積回路を提供するものである。
【０００８】
ここで、前記信号配線層のそれぞれに、前記複数配列された副接続ビア列のそれぞれの間に、信号を伝達する信号配線を配置可能な配線チャネルが形成されていることが好ましい。
また、前記複数の第１の副接続ビアが、前記第１の主電源配線と重なる位置に配置されていることが好ましい。
また、前記接続配線が前記第２の方向に延びることが好ましい。
【発明の効果】
【０００９】
本発明によれば、中間電源配線層よりも下層の信号配線層において、信号配線を迂回することなく第２の方向に配置できるので、信号配線の配置自由度（配線効率）が向上し、配線混雑を緩和することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００１１】
図１および図２は、それぞれ、本発明の半導体集積回路の電源配線構造を表す一実施形態の平面図および立体斜視図である。これらの図に示す半導体集積回路１０は、配線層Ｍ１〜Ｍ７を有する７層配線構造のものである。図示省略しているが、半導体集積回路１０において、各配線層は、半導体基板上に形成され、かつ、トランジスタ等の素子が形成される半導体基板の主面に平行な面内に形成される。
【００１２】
図１では、ビア周辺を除き、電源配線を格子状の細線で示している。横方向の配線が配線層Ｍ７の配線であり、電源ＶＤＤ（第１の電源電圧）を供給するＶＤＤ配線１２と、グランドＶＳＳ（第２の電源電圧）を供給するＶＳＳ配線１６とが、縦方向に交互に配置されている。縦方向の配線が配線層Ｍ６の配線であり、ＶＤＤ配線１２とＶＳＳ配線１６とが、横方向に交互に配置されている。そして、配線層Ｍ６のＶＤＤ配線１２と重なる位置に、配線層Ｍ５以下の配線層に電源ＶＤＤを供給するＶＤＤビア１４と、配線層Ｍ４以下の配線層にグランドＶＳＳを供給するＶＳＳビア１８との両方が、縦方向に並んで配置され、ビア列（副接続ビア列）を形成している。副接続ビア列は、配線層Ｍ６のＶＤＤ配線１２のそれぞれに重なる位置に形成されている。すなわち、副接続ビア列は、横方向に複数配線されている。
【００１３】
さらに、配線層Ｍ７のＶＳＳ配線１６と配線層Ｍ６のＶＳＳ配線１６との交点には、配線層Ｍ５にグランドＶＳＳを供給するＶＳＳビア１８が配置されている。配線層Ｍ６のＶＤＤ配線１２と重なる位置に配置されたＶＳＳビア１８と、配線層Ｍ７のＶＳＳ配線１６と配線層Ｍ６のＶＳＳ配線１６との交点に配置されたＶＳＳビア１８とは、配線層Ｍ５の横方向の配線（接続配線）２０によって接続されている。
【００１４】
図２は、１対の、各配線層Ｍ１、Ｍ５〜Ｍ７のＶＤＤ配線１２と、その間を接続するＶＤＤビア１４と、同ＶＳＳ配線１６と、その間を接続するＶＳＳビア１８を代表的に示す。半導体集積回路１０では、複数対のＶＤＤビア１４とＶＳＳビア１８が、基板の主面に平行な面内で、図１中、横方向（第２の方向）とこれに垂直な縦方向（第１の方向）の両方向に配置されている。
【００１５】
ここで、配線層Ｍ６，Ｍ１，Ｍ５は、それぞれ、本発明の主電源配線層、副電源配線層、中間電源配線層を構成する。配線層Ｍ２，Ｍ３，Ｍ４は、本発明の信号配線層を構成する。
【００１６】
配線は、奇数番目の配線層Ｍ１，Ｍ３，Ｍ５，Ｍ７では、図１中、横方向に延びるように配置され、偶数番目の配線層Ｍ２，Ｍ４，Ｍ６では縦方向に延びるように配置される。つまり、配線の延在方向は、配線層毎に、横方向と縦方向を交互に入れ替えるようにして配置される。ＶＤＤ配線１２とＶＳＳ配線１６は、配線層Ｍ６，Ｍ７において、延在方向に直交する方向に交互に並べて配置される。
【００１７】
配線層Ｍ１〜Ｍ７に形成されるＶＤＤ配線１２とＶＳＳ配線（接続配線２０を含む）１６は、それぞれ、ＶＤＤビア１４とＶＳＳビア１８を介して接続される。配線層Ｍ１のＶＤＤ配線とＶＳＳ配線は、それぞれ、本発明の第１の副電源配線と第２の副電源配線を構成する。また、配線層Ｍ５のＶＤＤ配線１２とＶＳＳ配線１６は、それぞれ、本発明の第１の中間電源配線と第２の中間電源配線を構成する。
【００１８】
ＶＤＤビア（配線層Ｍ１〜Ｍ５までは第１の副接続ビア、配線層Ｍ５〜Ｍ７までは第１の中間接続ビア）１４は、配線層Ｍ７のＶＤＤ配線１２と配線層Ｍ６のＶＤＤ配線１２が交差（直交）する位置（配線層Ｍ６のＶＤＤ配線１２と重なる位置）に、信号配線層を貫通して配線層Ｍ１〜Ｍ７まで上下方向に一直線に並べて配置されている。この例では、ＶＤＤビア１４の配置は従来技術と同じである。
【００１９】
一方、ＶＳＳビア１８は、配線層Ｍ１〜Ｍ５までは、第２の副接続ビアとして、配線層Ｍ７のＶＳＳ配線１６と配線層Ｍ６のＶＤＤ配線１２が交差する位置に、信号配線層を貫通して上下方向に一直線に配置されている。
続いて、ＶＳＳビア１８は、配線層Ｍ５において、配線層Ｍ７のＶＳＳ配線１６と、配線層Ｍ６のＶＳＳ配線１６が直交する位置まで、接続配線２０によって横方向に接続されている。
そして、ＶＳＳビア１８は、配線層Ｍ５〜Ｍ７までは、第２の中間接続ビアとして、配線層Ｍ７のＶＳＳ配線１６と配線層Ｍ６のＶＳＳ配線１６が交差する位置（配線層Ｍ６のＶＳＳ配線１６と重なる位置）に、上下方向に一直線に配置されている。
【００２０】
ここで、上記の第１および第２の副接続ビアは、図１に示されるように、配線層Ｍ６のＶＤＤ配線１２と重なる位置に、それぞれ複数、縦方向に並んで配置され、副接続ビア列を形成する。副接続ビア列は、横方向に複数配置される。すなわち、信号配線層のそれぞれにおいて、複数配列された副接続ビア列のそれぞれの間には、信号を伝達する信号配線を縦方向に配置可能な配線チャネルが形成される。
【００２１】
従来、ＶＳＳビア１８は、配線層Ｍ７のＶＳＳ配線１６と配線層Ｍ６のＶＳＳ配線１６が交差する位置に、配線層Ｍ１〜Ｍ７まで上下方向に一直線に並べて配置されている。そのため、図１中、横方向および縦方向の両方向について、配線層Ｍ１〜Ｍ７まで上下方向に一直線に延びるＶＳＳビア１４およびＶＳＳビア１８によって信号配線がブロックされる。その結果、信号配線の迂回が発生し、結果として配線混雑が発生する。
【００２２】
これに対し、本実施形態の半導体集積回路では、配線層Ｍ５の接続配線２０によって、配線層Ｍ１〜Ｍ５のＶＳＳビア（第２の副接続ビア）１８の位置が、配線層Ｍ５〜Ｍ７のＶＳＳビア（第２の中間接続ビア）の位置から移動し、ＶＤＤビア１４と同一のＶＤＤ配線１２と重なる位置に一直線に配置されている。これにより、配線層Ｍ５よりも下層の偶数番目の配線層Ｍ２，Ｍ４において、信号配線を迂回することなく上下方向に配置できる。従って、信号配線の配置自由度（配線効率）が向上し、配線混雑を緩和することができる。
【００２３】
例えば、配線幅が１μｍ、配線間のスペースが１μｍ、電源配線で使用するビアのサイズが２０μｍ角とする。上記従来例の場合、偶数番目の配線層Ｍ２，Ｍ４では、１０本の信号配線はビア部分で必ず迂回しなければならない。これに対し、本実施形態の場合、ＶＤＤビア１４とＶＳＳビア１８の位置を一直線に揃えることで１０本分の配線ロスを削減することができる。
【００２４】
また、例えば、ＶＤＤビア１４とＶＤＤビア１４の間で使用できる縦方向の配線チャネル数を５３本とし、従来、ＶＳＳビア１８によってブロックされていた配線チャネル数を５本とする。この場合、本実施形態であれば、ＶＤＤビア１４とＶＤＤビア１４の間で使用できる縦方向の配線チャネル数は、５３＋５＝５８本となる。すなわち、約９．４％の配線増加率が見込めることになる。
【００２５】
配線層Ｍ５よりも下層の奇数番目の配線層Ｍ１，Ｍ３では、従来同様、信号配線がＶＤＤビア１４とＶＳＳビア１８によってブロックされる。しかし、これらの配線層Ｍ１，Ｍ３では、配線が横方向に配置されるため、ＶＳＳビア１８の位置を移動させても、ブロックするビアの位置が変わるだけで、その個数は変わらない。そのため、信号配線の配線効率はＶＳＳビア１８を移動させない場合と変わりはない。
【００２６】
なお、配線層の層数に限定はない。配線層の層数にかかわらず、最上層の配線層とその直下の配線層の各々において、ＶＤＤ配線とＶＳＳ配線を交互に並べて配置し、かつ、層間で互いに直交するように格子状（メッシュ状）に配置することが好ましい。
【００２７】
実施形態では、ＶＳＳビア１８の位置が配線層Ｍ５で移動され、配線層Ｍ１〜Ｍ５のＶＳＳビア１８とＶＤＤビア１４が、同一のＶＤＤ配線１２と重なる位置に一直線に配置されている。本発明はこれに限定されず、ＶＤＤビア１４の位置を移動させて、下層のＶＤＤビア１４とＶＳＳビア１８を、同一のＶＳＳ配線１６と重なる位置に配置してもよい。また、ＶＳＳビア１８とＶＤＤビア１４の両方の位置を移動させて、両者を任意の同一位置に一直線に配置してもよい。
【００２８】
また、ビアを移動させる配線層は、２番目の配線層よりも上層の配線層で、かつ、電源配線が配置される最上層とその直下の配線層よりも下層の配線層であればよい。一般的には、配線効率の点でできる限り上層側の配線層とすることが望ましい。例えば、実施形態では、最上層配線層（配線層Ｍ７）の直下の配線層（配線層Ｍ６）の直下の配線層（配線層Ｍ５）に接続配線２０を設けてビアの位置を移動させた。しかし、最下層に近い一部の配線層でのみ配線混雑が発生する可能性がある場合には、より下層側の配線層でビアを移動させてもよい。半導体集積回路内の位置ごとに、いずれの配線層に配線混雑が発生する可能性があるかに応じて、ビアを移動させる配線層を選択することも可能である。さらに、同一の半導体集積回路内に、ビアの移動を行う部分と行わない部分とを設けることも可能である。
【００２９】
また、実施形態では、横方向（第２の方向）の配線を配置するために利用される配線層Ｍ５に接続配線２０を配置し、配線層Ｍ５〜Ｍ７のＶＳＳビア（第２の中間接続ビア）に対して配線層Ｍ１〜Ｍ５のＶＳＳビア（第２の副接続ビア）の位置を横方向（第２の方向）に移動させた。第２の方向の配線を配置するために利用される配線層に接続配線２０を配置する場合、接続配線を第２の方向に延びる直線状の配線とし、第２の中間接続ビアに対して第２の副接続ビアの位置を第２の方向のみに移動させることが効率的である場合が多い。しかし、接続配線２０を配置する配線層の他の配線との関係によっては、他の形状の接続配線を利用することも可能である。この場合、第２の中間接続ビアに対して第２の副接続ビアの位置が、第２の方向に移動することに加えて、第１の方向にも移動することもある。
【００３０】
さらに、実施形態では、最下層の配線層Ｍ１を副電源配線層とした。個々のセルに電源を供給する電源配線を配線層Ｍ１に設ける場合には、配線層Ｍ１を副電源配線層とすることが好ましい。しかし、個々のセルに電源を供給する電源配線を他の配線層に設ける場合には、その配線層を副電源配線層とすることが好ましい。例えば、図２に示された例において、配線層Ｍ２を副電源配線層として利用する場合には、例えば、配線層Ｍ４を中間電源配線層とし、ＶＤＤビアとＶＳＳビアとの一方、もしくは両方の位置を、縦方向に移動する。これによって、第１の副接続ビアと第２の副接続ビアとを、横方向に一直線に配置する。この場合、配線層Ｍ３に、第１の副接続ビアと第２の副接続ビアとが横方向に一直線に配置された副接続ビア列の間に、横方向の配線チャネルが形成され、信号配線の配置の自由度を向上させることができる。なお、この場合、配線層Ｍ７が主電源配線層を構成する。
【００３１】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体集積回路の電源配線構造を表す一実施形態の平面図である。
【図２】図１に示す半導体集積回路の電源配線構造を表す立体斜視図である。
【符号の説明】
【００３３】
１０  半導体集積回路
１２  ＶＤＤ配線
１４  ＶＤＤビア
１６  ＶＳＳ配線
１８  ＶＳＳビア
２０  接続配線
【図１】
2010034407.tif 000003
【図２】
2010034407.tif 000004