【手続補正書】
【提出日】平成17年7月4日(2005.7.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記第２、第４、第１、第５及び第３ウェルが定方向にこの順序で並んでおり、
前記第１及び第２負荷トランジスタを成す前記ＭＩＳＦＥＴのゲートは前記定方向には並んでおらず、
前記第１及び第２ドライバトランジスタ並びに前記第１及び第２アクセストランジスタを成すＭＩＳＦＥＴのゲートは、前記第１及び第２負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる、
半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、
前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、
前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、
前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、
前記第２ゲート配線は前記第１アクセストランジスタの前記不純物領域に接しており、前記第１コンタクトホールは前記第２ゲート配線と前記第１アクセストランジスタの前記不純物領域とがその内部において同時に露出する第１シェアードコンタクトホールを含み、
前記第１ゲート配線は前記第２アクセストランジスタの前記不純物領域に接しており、前記第２コンタクトホールは前記第１ゲート配線と前記第２アクセストランジスタの前記不純物領域とがその内部において同時に露出する第２シェアードコンタクトホールを含む、
半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、
前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、
前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、
前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、
前記第１及び第２ゲート配線は前記第２及び第１アクセストランジスタの前記不純物領域に接しておらず、
前記第１及び第２コンタクトホールは前記不純物領域及び前記第１及び第２ゲート配線にそれぞれ設けられている、
半導体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
不純物領域ＦＮ３２Ｒ等及びゲート配線ＰＬ１１Ｒ，ＰＬ１２Ｒ，ＰＬ１１ＡＲ，ＰＬ１２ＡＲを覆って層間絶縁膜（図示せず）が配置されている。この層間絶縁膜には不純物領域ＦＮ３２Ｒ，ＦＮ１０Ｒ，ＦＮ２０Ｒ，ＦＮ３３Ｒ，ＦＮ１１Ｒ，ＦＮ２１Ｒ，ＦＰ１２Ｒ，ＦＰ１３Ｒに至るコンタクトホールＣＲが形成されている。更に、当該層間絶縁膜には、ゲート配線ＰＬ１１Ｒ及び不純物領域ＦＰ１１Ｒがその内部に同時に露出するコンタクトホール（シェアードコンタクトホールとも呼ぶ）ＳＣＲが形成されており、同様にゲート配線ＰＬ１２Ｒ及び不純物領域ＦＰ１０Ｒがその内部に同時に露出するシェアードコンタクトホールＳＣＲが形成されている。更に、当該層間絶縁膜には、ゲート配線ＰＬ１１ＡＲ，ＰＬ１２ＡＲに至るコンタクトホール（ゲートコンタクトホールとも呼ぶ）ＧＣＲがそれぞれ形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
請求項５に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記第２、第４、第１、第５及び第３ウェルが定方向にこの順序で並んでおり、前記第１及び第２負荷トランジスタを成す前記ＭＩＳＦＥＴのゲートは前記定方向には並んでおらず、前記第１及び第２ドライバトランジスタ並びに前記第１及び第２アクセストランジスタを成すＭＩＳＦＥＴのゲートは、前記第１及び第２負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
請求項６に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、前記第２ゲート配線は前記第１アクセストランジスタの前記不純物領域に接しており、前記第１コンタクトホールは前記第２ゲート配線と前記第１アクセストランジスタの前記不純物領域とがその内部において同時に露出する第１シェアードコンタクトホールを含み、前記第１ゲート配線は前記第２アクセストランジスタの前記不純物領域に接しており、前記第２コンタクトホールは前記第１ゲート配線と前記第２アクセストランジスタの前記不純物領域とがその内部において同時に露出する第２シェアードコンタクトホールを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
請求項７に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成された、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成された、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、前記第１及び第２ゲート配線は前記第２及び第１アクセストランジスタの前記不純物領域に接しておらず、前記第１及び第２コンタクトホールは前記不純物領域及び前記第１及び第２ゲート配線にそれぞれ設けられている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
また、Ｎ型の第４ウェルＷ４Ｎの主面５Ｓ内にはＰ型の第１負荷トランジスタ１１ＬＰの主端子を成す２つのＰ+型不純物領域ＦＰ１０，ＦＰ１２が形成されており、これらの不純物領域ＦＰ１０，ＦＰ１２は当該トランジスタ１１ＬＰのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されている。なお、以下の説明において”ＦＰ”で始まる符号を付した不純物領域はＰ+型とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
これに対して半導体記憶装置１ではドライバトランジスタ１１ＤＮとアクセストランジスタ１１ＡＮとは、互いに接しない（しかもウェルＷ４Ｎが介在する）別個のウェルＷ２Ｐ，Ｗ１Ｐに形成されている。このとき、半導体記憶装置１によれば、従来のＮ+型不純物領域ＦＮ１０Ｒが、別個のウェルＷ２Ｐ，Ｗ１Ｐに形成されたＮ+型の不純物領域ＦＮ３０，ＦＮ１０に分割されていると捉えられる。このように、従来の半導体記憶装置１Ｒにおいてソフトエラーの発生に大きく関与する部分が半導体記憶装置１では分割されているので、入射したα線等に対する記憶ノード１１ｂの感度を従来の半導体記憶装置１Ｒに比して下げることができる。かかる点は記憶ノード１２ｂについても同様である。つまり、ソフトエラー耐性を向上させることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
そして、図１２に示すように、既述の半導体記憶装置１と同様に、Ｐ型の第１ウェルＷ１ＰにＮ型の第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮの双方が形成されている。また、Ｐ型の第２ウェルＷ２Ｐに第１ドライバトランジスタ２１ＤＮを成す２つのＮ型ＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２が形成されており、同様にＰ型の第３ウェルＷ３Ｐに第２ドライバトランジスタ２２ＤＮを成す２つのＮ型ＭＯＳＦＥＴ２２ＤＮ１，２２ＤＮ２が形成されている。また、既述の半導体記憶装置１と同様に、Ｎ型の第４及び第５ウェルＷ４Ｎ，Ｗ５ＮにＰ型の第１及び第２負荷トランジスタ１１ＬＰ，１２ＬＰがそれぞれ形成されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
次に、図１３及び図１４を参照すれば分かるように、第１層目の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２を覆う上記層間絶縁膜（図示せず）上に第２層目の配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２が半導体記憶装置１（図５参照）と同様に配置されている。配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２はビアホール１Ｔを介して下方の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２にそれぞれ接している。なお、半導体記憶装置２では各配線２Ｇの下方に２つの配線１Ｇが在り、各配線２Ｇはこれら２つの配線１Ｇの双方に接している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
＜変形例＞
なお、半導体記憶装置１，２において負荷トランジスタ１１ＬＰ，１２ＬＰに変えて高抵抗素子を用いることによりインバータ１１，１２，２１，２２をいわゆる高抵抗型インバータに変形することも可能である。