(57)【要約】【課題】表示装置の駆動回路の配置面積を削減することにある。【解決手段】１つのＤＡＣ１３にサンプリング期間をずらした２つのアナログバッファ１４Ａ，１４Ｂを接続する。これにより、ＤＡＣ１３は、一方のアナログバッファ１４Ａがアナログ映像信号を出力中に他方のアナログバッファ１４Ｂに入力するアナログ映像信号を変換することができるので、アナログバッファ１４Ａ，１４Ｂの出力期間を確保しつつ、ＤＡＣ１３の数を減らすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル映像信号をアナログ映像信号に変換して表示装置の信号線に供給する表示装置の駆動回路であって、
デジタル映像信号をアナログ映像信号に変換するデジタルアナログ変換回路と、
前記アナログ映像信号を入力して前記信号線に供給する複数のアナログバッファと、
同一の前記デジタルアナログ変換回路に接続された前記複数のアナログバッファの前記アナログ映像信号を入力するサンプリング期間を互いにずらして制御する制御回路と、
を有することを特徴とする表示装置の駆動回路。
【請求項２】
デジタル映像信号をアナログ映像信号に変換して表示装置の信号線に供給する表示装置の駆動回路であって、
デジタル映像信号の一部を入力してアナログ信号に変換する第１のデジタルアナログ変換回路と、
前記アナログ信号と前記デジタル映像信号の一部以外のデジタル映像信号を入力してアナログ映像信号に変換し、そのアナログ映像信号を保持する複数の第２のデジタルアナログ変換回路と、
前記アナログ映像信号を入力して前記信号線に供給する、前記第２のデジタルアナログ変換回路のそれぞれに接続された複数のアナログバッファと、
同一の前記第１のデジタルアナログ変換回路に接続された前記複数の第２のデジタルアナログ変換回路の前記アナログ信号と前記デジタル映像信号とを入力して前記アナログ映像信号に変換する期間を互いにずらして制御する制御回路と、
を有することを特徴とする表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置を駆動する技術に関する。
【背景技術】
【０００２】
近年、液晶表示装置では、ガラス基板上に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いてスイッチを構成して表示を行うようになってきた。この技術の延長として、従来はガラス基板外に配置した走査線ドライバＩＣ、ソースドライバＩＣ、電源ＩＣなどの機能をＴＦＴを用いてガラス基板上に構成するようになっている。
【０００３】
図７は、従来の表示装置の駆動回路の構成を示すブロック図である。同図に示す駆動回路は、ラインメモリ７１に表示エリア７０の１ライン分のデジタル映像信号を保持し、デジタルデータ選択スイッチ７２がラインメモリ７１からデジタル映像信号を読み出してＤＡＣ（Digital-to-Analog Converter：デジタルアナログコンバータ）７３へ入力する。ＤＡＣ７３へ入力されたデジタル映像信号はアナログ映像信号に変換され、アナログバッファ７４で増幅されて、アナログスイッチ７５を介して信号線７６に供給される。制御回路８０は、デジタルデータ選択スイッチ７２、アナログバッファ７４、およびアナログスイッチ７５を制御する。また、ＤＡＣ７３には、デジタル信号をアナログ信号に変換するためのリファレンス電圧が入力される。
【０００４】
図８は、上記駆動回路の隣接する２つのＤＡＣ７３及びアナログバッファ７４の動作タイミングを示すタイミングチャートである。同図に示すように、図７に示す駆動回路は、１つのＤＡＣが１水平期間中に３本の信号線７６に供給する映像信号を変換し、それぞれの映像信号は、各アナログバッファ７４に同じタイミングで入力される。
【０００５】
ＤＡＣやアナログバッファは、表示画素数の増加に伴って必要な数が増加する。特許文献１には、ＤＡＣの回路規模を小さくして配置面積を削減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３５６４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高解像度化に伴いＤＡＣやアナログバッファの数が増加するため、駆動回路の配置面積の削減が求められる。そこで、１水平期間中に１つのＤＡＣが信号線に供給する映像信号の数を増やしてＤＡＣの数を減らすことが考えられるが、単純にＤＡＣが供給する映像信号の数を増やすだけではアナログバッファの出力期間が短くなるため、アナログバッファの駆動能力を増加させる必要があり、結果として、アナログバッファのサイズが増加してしまう。
【０００８】
本発明は、上記に鑑みてなされたものであり、その課題とするところは、表示装置の駆動回路の配置面積を削減することにある。
【課題を解決するための手段】
【０００９】
第１の本発明に係る表示装置の駆動回路は、デジタル映像信号をアナログ映像信号に変換して表示装置の信号線に供給する表示装置の駆動回路であって、デジタル映像信号をアナログ映像信号に変換するデジタルアナログ変換回路と、アナログ映像信号を入力して信号線に供給する複数のアナログバッファと、同一のデジタルアナログ変換回路に接続された複数のアナログバッファのアナログ映像信号を入力するサンプリング期間を互いにずらして制御する制御回路と、を有することを特徴とする。
【００１０】
第２の本発明に係る表示装置の駆動回路は、デジタル映像信号をアナログ映像信号に変換して表示装置の信号線に供給する表示装置の駆動回路であって、デジタル映像信号の一部を入力してアナログ信号に変換する第１のデジタルアナログ変換回路と、アナログ信号とデジタル映像信号の一部以外のデジタル映像信号を入力してアナログ映像信号に変換し、そのアナログ映像信号を保持する複数の第２のデジタルアナログ変換回路と、アナログ映像信号を入力して信号線に供給する、第２のデジタルアナログ変換回路のそれぞれに接続された複数のアナログバッファと、同一の第１のデジタルアナログ変換回路に接続された複数の第２のデジタルアナログ変換回路のアナログ信号とデジタル映像信号とを入力してアナログ映像信号に変換する期間を互いにずらして制御する制御回路と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明にあっては、１つのデジタルアナログ変換回路に複数のアナログバッファを接続し、制御回路によりアナログバッファのサンプリング期間を互いにずらすことにより、デジタルアナログ変換回路は、いずれかのアナログバッファがアナログ映像信号を出力中に、別のアナログバッファに入力するアナログ映像信号を変換することができるので、アナログバッファの出力期間を確保しつつ、デジタルアナログ変換回路の数を減らすことを可能とする。
【００１２】
このように、本発明によれば、表示装置の駆動回路の配置面積を削減することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態における表示装置の駆動回路の構成を示すブロック図である。
【図２】第１の実施の形態の駆動回路のＤＡＣの動作のタイミングを示すタイミングチャートである。
【図３】第２の実施の形態における表示装置の駆動回路の構成の一部を示すブロック図である。
【図４】第２の実施の形態の駆動回路のＲＤＡＣの構成を示す回路図である。
【図５】第２の実施の形態の駆動回路のＣＤＡＣの構成を示す回路図である。
【図６】上記ＣＤＡＣの動作のタイミングを示すタイミングチャートである。
【図７】従来の表示装置の駆動回路の構成を示すブロック図である。
【図８】従来の駆動回路のＤＡＣの動作のタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。
【００１５】
［第１の実施の形態］
図１は、第１の実施の形態における表示装置の駆動回路の構成を示すブロック図である。同図に示す表示装置は、ＴＦＴを用いてガラス基板上に駆動回路を構成した駆動回路一体型の表示装置である。表示エリア１０には、複数の信号線１６と複数の走査線（図示せず）が直交して配置される。信号線と走査線の交点付近に画素ＴＦＴ（図示せず）が配置されて画素が形成される。走査線には、図示しない走査線駆動回路から走査信号が印加される。走査線に印加された走査信号に基づいて画素ＴＦＴのオン・オフが制御される。信号線１６には、図１にその構成の一部を図示した信号線駆動回路から映像信号が印加される。信号線１６に印加された映像信号は、画素ＴＦＴを介して画素に書き込まれて表示に用いられる。
【００１６】
ここで、信号線駆動回路の動作について説明する。ホスト基板から伝送されたデジタル映像信号は、図示しないシフトレジスタ及びサンプリング回路によりラインメモリ１１へ格納される。ラインメモリ１１は、表示エリア１０の１ライン分のデジタル映像信号を保持する。デジタルデータ選択スイッチ１２は、ラインメモリ１１からデジタル映像信号を読み出してＤＡＣ１３へ入力する。ＤＡＣ１３は、入力されたデジタル映像信号をアナログ映像信号に変換して出力する。アナログ映像信号は、アナログバッファ１４Ａ，１４Ｂにより増幅され、アナログスイッチ１５を介して信号線１６に供給される。アナログバッファ１４Ａ，１４Ｂには、入力に容量を配置してアナログ映像信号を保持できる機能を持たせて、サンプリング期間と出力期間が分離できるものを用いる。本実施の形態では、制御回路２０によりアナログバッファ１４Ａ，１４Ｂそれぞれのサンプリング期間をずらして制御し、１つのＤＡＣ１３に２つのアナログバッファ１４Ａ，１４Ｂを接続することで、配置面積が比較的大きいＤＡＣ１３の数を減らしている。
【００１７】
次に、ＤＡＣ及びアナログバッファがデジタル映像信号をアナログ映像信号に変換して信号線に供給する動作について説明する。図２は、ＤＡＣ１３とアナログバッファ１４Ａ，１４Ｂの動作タイミングを示すタイミングチャートである。図２に示すように、アナログバッファ１４Ａ，１４Ｂそれぞれの出力期間は重なる部分があるが、サンプリング期間は互いにずれている。また、アナログバッファ１４Ａ，１４Ｂそれぞれは１水平期間に３本の信号線１６にアナログ映像信号を供給する。
【００１８】
まず、図２中の最初のＤＡＣ１３の出力期間において、制御回路２０は、デジタルデータ選択スイッチ１２を制御して、ラインメモリヘ１１から所望のデジタル映像信号を読み出してＤＡＣ１３に入力するとともに、アナログバッファ１４Ａを制御して、ＤＡＣ１３が出力するアナログ映像信号をアナログバッファ１４Ａに入力する。
【００１９】
続いて、制御回路２０は、デジタルデータ選択スイッチ１２を制御して、上記とは別の所望のデジタル映像信号を読み出してＤＡＣ１３に入力するとともに、アナログバッファ１４Ｂを制御して、ＤＡＣ１３が出力するアナログ映像信号をアナログバッファ１４Ｂに入力し、アナログバッファ１４Ａを制御して、アナログバッファ１４Ａが保持するアナログ映像信号を出力する。その後、制御回路２０は、アナログバッファ１４Ｂを制御して、アナログバッファ１４Ｂが保持するアナログ映像信号を出力する。アナログバッファ１４Ａ，１４Ｂが出力したアナログ映像信号は、アナログスイッチ１５を介して信号線１６に供給される。
【００２０】
なお、制御回路２０は、アナログスイッチ１５に接続された別の信号線１６にアナログ映像信号を供給するために、同一水平期間中にさらに２回上記の動作を行う。
【００２１】
したがって、本実施の形態によれば、１つのＤＡＣ１３に２つのアナログバッファ１４Ａ，１４Ｂを接続し、それぞれのサンプリング期間をずらすことにより、ＤＡＣ１３は、一方のアナログバッファ１４Ａがアナログ映像信号を出力中に他方のアナログバッファ１４Ｂに入力するアナログ映像信号を変換することができるので、アナログバッファ１４Ａ，１４Ｂの出力期間を確保しつつ、ＤＡＣ１３の数を減らすことができる。
【００２２】
なお、ＤＡＣ１３に３つ以上のアナログバッファを接続するものでもよい。
【００２３】
［第２の実施の形態］
図３は、第２の実施の形態における表示装置の駆動回路の構成の一部を示すブロック図である。同図に示す部分以外の構成は、第１の実施の形態と同様であるので省略する。
【００２４】
図３に示すＤＡＣ３１は、抵抗を用いたＲＤＡＣ３２と容量を用いたＣＤＡＣ３３Ａ，３３Ｂを混成して構成する。ＲＤＡＣ３２には２つのＣＤＡＣ３３Ａ，３３Ｂが接続される。この場合、ＣＤＡＣ３３Ａ，３３Ｂが変換されたアナログ映像信号を保持するので、アナログバッファ３４Ａ，３４Ｂはアナログメモリを備える必要がなくなる。
【００２５】
図４にＲＤＡＣ３２の回路図を示し、図５にＣＤＡＣ３３Ａ，３３Ｂの回路図を示す。本実施の形態では、図４に示す回路に図５に示す回路が２つ接続されてＤＡＣ３１を構成する。ＤＡＣ３１は、Ｂ２，Ｂ１，Ｂ０（Ｂ２が上位ビット、Ｂ０が下位ビット）で表される３ｂｉｔのデジタル映像信号を入力してアナログ映像信号に変換するものである。
【００２６】
図４に示すように、デジタル映像信号の上位２ビットＢ２，Ｂ１は、ＲＤＡＣ３２の２ｂｉｔデコーダーに入力される。２ｂｉｔデコーダーは、Ｂ２，Ｂ１のレベルに応じて１１，１０，０１，００のいずれかをＨｉｇｈとする。出力Ｖout1，Ｖout2に接続されたスイッチのいずれかが導通し、出力Ｖout1，Ｖout2から上位２ビットＢ２，Ｂ１に対応する電位が出力される。具体的には、Ｂ２＝Ｌｏｗ，Ｂ１＝ＬｏｗのときはＶout1＝Ｖ１，Ｖout2＝Ｖ０となり、Ｂ２＝Ｌｏｗ，Ｂ１＝ＨｉｇｈのときはＶout1＝Ｖ２，Ｖout2＝Ｖ１となり、Ｂ２＝Ｈｉｇｈ，Ｂ１＝ＬｏｗのときはＶout1＝Ｖ３，Ｖout2＝Ｖ２となり、Ｂ２＝Ｈｉｇｈ，Ｂ１＝ＨｉｇｈのときはＶout1＝Ｖ４，Ｖout2＝Ｖ３となる。そして、ＲＤＡＣ３２は、上位２ビットに対応する出力Ｖout1，Ｖout2をＣＤＡＣ３３Ａ，３３Ｂのいずれか一方へ入力する。
【００２７】
図５に示すように、ＲＤＡＣ３２の出力Ｖout1，Ｖout2およびデジタル映像信号の下位１ビットＢ０は、ＣＤＡＣ３３Ａ，３３Ｂに入力される。ＣＤＡＣ３３Ａ，３３Ｂの各スイッチは、制御回路２０から入力される制御信号Ｓ１，Ｓ２，Ｓ３により制御される。図６にＣＤＡＣ３３Ａ，３３Ｂのタイミングチャートを示す。
【００２８】
まず、制御信号Ｓ１，Ｓ３がＨｉｇｈになると、スイッチＳＷ１，ＳＷ４が導通するとともに、Ｂ０＝ＨｉｇｈのときはスイッチＳＷ２が導通し、Ｂ０＝ＬｏｗのときはスイッチＳＷ３が導通する。これにより、容量Ｃ１の一端の電位、容量Ｃ２の両端の電位、および容量Ｃ３の一端の電位はＶout2となり、容量Ｃ１のもう一端の電位は、Ｂ０＝ＨｉｇｈのときはＶout1、Ｂ０＝ＬｏｗのときはＶout2となる。以上がサンプリング期間の動作である。
【００２９】
続いて、制御信号Ｓ１がＬｏｗ、制御信号Ｓ２がＨｉｇｈとなると、スイッチＳＷ２，ＳＷ３，ＳＷ４が非導通となり、スイッチＳＷ５が導通となる。これにより、容量Ｃ１と容量Ｃ２との間で蓄積された電荷の再配分が起こる。Ｂ０＝Ｌｏｗのときは、容量Ｃ１，Ｃ２の出力端子に接続される端の電位はＶout2となり、Ｂ０＝Ｈｉｇｈのときは、容量Ｃ１，Ｃ２の出力端子に接続される端の電位はＶout2＋（Ｖout1−Ｖout2）／２、つまり、Ｖout1，Ｖout2の中間の値になる。このときの容量Ｃ２の一端の電位が入力されたデジタル映像信号に対応する電位となる。以上が再配分期間の動作である。
【００３０】
そして、制御信号Ｓ２，Ｓ３がＬｏｗになると、入力されたデジタル映像信号に対応する電位の出力が次のサンプリング期間まで保持され、アナログバッファ３４Ａ，３４Ｂに入力される。
【００３１】
制御回路２０は、ＣＤＡＣ３３Ａ，３３Ｂ間で制御信号Ｓ３がＨｉｇｈとなる期間、つまり、サンプリング期間と再配分期間がずれるように制御する。具体的には、ＣＤＡＣ３３Ａが出力保持期間になったときに、別の信号線１６に印加すべき映像信号をＲＤＡＣ３２に入力するとともに、ＣＤＡＣ３３Ｂの制御信号Ｓ１，Ｓ３をＨｉｇｈとしてサンプリング期間を開始する。
【００３２】
したがって、本実施の形態によれば、１つのＲＤＡＣ３２に２つのＣＤＡＣ３３Ａ，３３Ｂを接続し、それぞれのサンプリング期間をずらすことにより、ＲＤＡＣ３２は、一方のＣＤＡＣ３３Ａがアナログ映像信号を出力中に、他方のＣＤＡＣ３３Ｂに入力するための、デジタル映像信号の上位２ビットに対応する出力Ｖout1，Ｖout2を得ることができるので、ＲＤＡＣ３２の数を減らすことが可能となる。
【００３３】
なお、ＤＡＣ３１に入力するデジタル映像信号は３ビットに限るものではなく、１つのＲＤＡＣ３２に３つ以上のＣＤＡＣを接続するものでもよい。
【符号の説明】
【００３４】
Ｃ１，Ｃ２，Ｃ３…容量
Ｓ１，Ｓ２，Ｓ３…制御信号
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…スイッチ
１０，７０…表示エリア
１１，７１…ラインメモリ
１２，７２…デジタルデータ選択スイッチ
１３，３１，７３…ＤＡＣ
３２…ＲＤＡＣ
３３Ａ，３３Ｂ…ＣＤＡＣ
１４Ａ，１４Ｂ，３４Ａ，３４Ｂ，７４…アナログバッファ
１５，７５…アナログスイッチ
１６，７６…信号線
２０，８０…制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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