(57)【要約】      （修正有）【課題】広ダイナミックレンジで、装置の小型化が可能な固体撮像装置とその駆動方法を提供する。【解決手段】センサアレイＳＡと、メモリ部Ｍと、信号判定部ＤＣとを有し、センサアレイは、第１信号Ｓ１と第２信号Ｓ２をシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積された構成であり、メモリ部Ｍは、アレイ状に集積された画素のカラムごとに設けられ、第１信号または第２信号を記憶し、信号判定部ＤＣは、画素からメモリ部Ｍに第１信号が入力されたとき、第１信号を使用可能か判定し、第１信号を選択すると判定したときに第２信号を廃棄してメモリ部Ｍに出力せず、第２信号を選択すると判定されたときにメモリ部Ｍに第２信号を上書きするように、信号を出力する。【選択図】図４
2010183443.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と第２信号とをシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積されたセンサアレイと、
前記アレイ状に集積された前記画素のカラムごとに設けられ、前記第１信号または前記第２信号を記憶するメモリ部と、
前記第１信号を入力し、前記第１信号を画素信号として選択するかを判定し、当該判定結果を示す信号を出力する信号判定部と、
を含み、
前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有し、
前記第１信号が、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号であり、
前記第２信号が、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号であり、
前記信号判定部が、前記第１信号を選択すると判定すると、前記第１信号が前記メモリ部に記憶され、
前記信号判定部が、前記第２信号を選択すると判定すると、前記第２信号が前記メモリ部に記憶される、
固体撮像装置。
【請求項２】
前記信号判定部は、前記メモリ部に入力される第１信号を入力して判定動作を行い、第２の信号を選択すると判定すると、第２の信号が前記メモリ部に上書きされて記憶される、
請求項１に記載の固体撮像装置。
【請求項３】
前記信号判定部は、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する、
請求項１または２に記載の固体撮像装置。
【請求項４】
前記信号判定部が、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する、
請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する、
請求項２〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記画素が、前記増幅トランジスタに直列に接続され、前記画素を選択するための選択信号がゲート電極に供給される選択トランジスタをさらに有する、
請求項２〜５のいずれかに記載の固体撮像装置。
【請求項７】
複数の画素が半導体基板にアレイ状に集積されたセンサアレイの前記画素から第１信号と第２信号とをシーケンシャルに画素出力として出力する固体撮像装置の駆動方法であって、
前記アレイ状に集積された前記画素のカラムごとに設けられたメモリ部に前記第１信号を記憶する工程と、
前記画素から前記メモリ部に前記第１信号が入力されると、前記第１信号を画素信号として選択するかを判定する工程と、
前記第１信号を選択すると判定すると、前記第１信号が前記メモリ部に記憶され、前記第２信号を選択すると判定すると、前記メモリ部に前記第２信号が記憶される工程と、
前記メモリ部から前記第１信号または前記第２信号を画素信号として出力する工程と、
を有する固体撮像装置の駆動方法。
【請求項８】
前記画素が、
光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、
前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタと、
を有しており、
前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する、
請求項７に記載の固体撮像装置の駆動方法。
【請求項９】
前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する、
請求項７または８に記載の固体撮像装置の駆動方法。
【請求項１０】
前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する、
請求項７〜９のいずれかに記載の固体撮像装置の駆動方法。
【請求項１１】
前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する、
請求項８〜１０のいずれかに記載の固体撮像装置の駆動方法。
【請求項１２】
前記画素が、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する、
請求項８〜１１のいずれかに記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びその駆動方法に関し、特にＣＭＯＳイメージセンサである固体撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からＳ１信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてＳ２信号を読み出すものである。
【０００４】
ここで、特許文献５などに記載の固体撮像装置においては、各画素においてフローティングディフュージョンをソースフォロワとも称せられる増幅トランジスタのゲート電極に接続して、光電荷を電圧に変換してソースフォロワにおいてトランジスタのソース・ドレイン間の電流として電流増幅し、固体撮像装置内のアナログメモリに信号レベルを保持して、ライン毎に読み出しを行っている。
【０００５】
図１５は従来例に係るＣＭＯＳイメージセンサの模式構成図である。
複数個の画素がアレイ状に集積されて受光面となるセンサアレイＳＡに対してアレイの各ラインに接続して２方向にアナログメモリＭ１，Ｍ２が設けられている。
アナログメモリＭ１には、ライン毎に２つのキャパシタが設けられている。各画素から上記のＳ１信号に対応するノイズレベルであるＮ１信号と、Ｎ１信号とＳ１信号の差分を取ったＮＳ１信号（Ｎ１−Ｓ１に相当）とが、アナログメモリＭ１の２つのキャパシタで記憶された後、出力される。
一方、アナログメモリＭ２においてもライン毎に２つのキャパシタが設けられている。各画素から上記のＳ２信号に対応するノイズレベルであるＮ２信号と、Ｎ２信号とＳ２信号の差分を取ったＮＳ２信号（Ｎ２−Ｓ２に相当）とが、アナログメモリＭ２の２つのキャパシタで記憶された後、出力される。
【０００６】
図１６は従来例に係るＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）から、列シフトレジスタＳＲHおよび駆動ライン（φNS1，φN1，φNS2，φN2）で制御されて、上述のＮ１信号と、ＮＳ１信号、Ｎ２信号及びＮＳ２信号が、キャパシタＣＡＰを有するアナログメモリＭ１，Ｍ２で記憶され、出力される。図面は等価回路を示すのでアナログメモリＭ１，Ｍ２はセンサアレイの一方向において表されているが、実際には図１５に示すように、アナログメモリＭ１とアナログメモリＭ２の間にセンサアレイＳＡが配置された構成となっている。
【０００７】
図１７は従来例に係るＣＭＯＳイメージセンサの動作を説明するフローチャートであり、これは各ラインに対して行われるステップである。
まず、第１ステップＳＴ１として、Ｓ１信号を読み出す。これは、上記のＮＳ１信号及びＮ１信号をアナログメモリＭ１に読み出し、それらの差分演算などにより得られる。
次に、第２ステップＳＴ２として、Ｓ２信号を読み出す。これは、上記のＮＳ２信号及びＮ２信号をアナログメモリＭ２に読み出し、それらの差分演算などにより得られる。
次に、第３ステップＳＴ３として、上記のようにして読み出したＳ１信号とＳ２信号を出力する。
次に、第４ステップＳＴ４として、Ｓ１信号を各画素についてチェックする。即ち、第５ステップＳＴ５に示すように、Ｓ１信号を所定の閾値Ｔと比較するものである。
Ｓ１信号が閾値Ｔより小さい場合には、第６ステップＳＴ６に示すように、画素信号としてＳ１信号を用いる。
一方、Ｓ１信号が閾値Ｔ以上である場合には、第７ステップＳＴ７に示すように、画素信号としてＳ２信号を用いる。
次に、第８ステップＳＴ８に示すように次の画素について第５ステップＳＴ５以降のステップを繰り返す。
【０００８】
上記の構成のＣＭＯＳイメージセンサにおいては、画素からＳ１信号とＳ２信号を読み出した後に、Ｓ１信号とＳ２信号のいずれが必要な信号であるのかを調べている。
【０００９】
従って、Ｓ１信号を得るためのアナログメモリ、出力系統及びＳ１信号生成用のＡＤコンバータなどと別に、Ｓ２信号を得るためのアナログメモリ、出力系統及びＳ２信号生成用のＡＤコンバータなどが必要な構成となっていた。
特に、キャパシタなどからなるアナログメモリ及びＡＤコンバータはＣＭＯＳイメージセンサ全体に対して占有する面積が大きく、ＣＭＯＳイメージセンサの小型化を阻害する要因となっていた。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【特許文献５】特開２００５−３２８４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号用回路とＳ２信号用回路のほぼ同一の回路が設けられており、装置の小型化が困難となっていることである。
【課題を解決するための手段】
【００１２】
本発明の固体撮像装置は、第１信号と第２信号をシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積されたセンサアレイと、前記アレイ状に集積された前記画素のカラムごとに設けられ、前記第１信号または前記第２信号を記憶するメモリ部と、前記画素から前記メモリ部に前記第１信号が入力されたとき、前記第１信号を使用可能か判定し、前記第１信号を選択すると判定したときに前記第２信号を廃棄して前記メモリ部に出力せず、前記第２信号を選択すると判定されたときに前記メモリ部に前記第２信号を上書きするように、信号を出力する信号判定部とを有する。
【００１３】
上記の本発明の固体撮像装置は、センサアレイと、メモリ部と、信号判定部とを有する。
センサアレイは、第１信号と第２信号をシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積された構成である。
メモリ部は、アレイ状に集積された画素のカラムごとに設けられ、第１信号または第２信号を記憶する。
信号判定部は、画素からメモリ部に第１信号が入力されると、第１信号を画素信号として使用可能かを判定し、第１信号を選択すると判定されると、第２信号はメモリ部に出力されず、第２信号を選択すると判定されると、メモリ部に第２信号が上書きされる。
【００１４】
上記の本発明の固体撮像装置は、好適には、前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有し、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する。
【００１５】
上記の本発明の固体撮像装置は、好適には、前記信号判定部は、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する。
【００１６】
上記の本発明の固体撮像装置は、好適には、前記信号判定部が、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する。
【００１７】
上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する。
【００１８】
上記の本発明の固体撮像装置は、好適には、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する。
【００１９】
また、本発明の固体撮像装置の駆動方法は、画素が半導体基板にアレイ状に複数個集積されたセンサアレイの前記画素から第１信号と第２信号とをシーケンシャルに画素出力として出力する固体撮像装置の駆動方法であって、前記アレイ状に集積された前記画素のカラムごとに設けられたメモリ部に前記第１信号を記憶する工程と、前記画素から前記メモリ部に前記第１信号が入力されると、前記第１信号を画素信号として選択するかを判定する工程と、前記第１信号を選択すると判定すると、前記第２信号が前記メモリ部に出力されず、前記第２信号を選択すると判定すると、前記メモリ部に前記第２信号を上書きする工程と、前記メモリ部から前記第１信号または前記第２信号を画素信号として出力する工程とを有する。
【００２０】
上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有しており、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する。
【００２１】
上記の本発明の固体撮像装置の駆動方法は、好適には、前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する。
【００２２】
上記の本発明の固体撮像装置の駆動方法は、好適には、前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する。
【００２３】
上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する構成である。
【００２４】
上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する構成である。
【発明の効果】
【００２５】
本発明の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００２６】
本発明の固体撮像装置の駆動方法は、広ダイナミックレンジ化した固体撮像装置を駆動するときに、Ｓ１信号をメモリ部に記憶してからＳ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【図面の簡単な説明】
【００２７】
【図１】図１は本発明の第１実施形態に係るＣＭＯＳイメージセンサの模式構成図である。
【図２】図２は本発明の第１実施形態に係るＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
【図３】図３は本発明の第１実施形態に係るＣＭＯＳイメージセンサのセンサアレイとアナログメモリ及びそれからの出力系統の部分の回路構成を示す等価回路図である。
【図４】図４は本発明の第１実施形態に係るＣＭＯＳイメージセンサのセンサアレイを構成する画素カラムＰＣとアナログメモリ及びそれからの出力系統の部分の構成を示す模式構成図である。
【図５】図５は本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作を説明するフローチャートである。
【図６】図６は本発明の第１実施形態に係るＣＭＯＳイメージセンサにおける模式的なポテンシャル図である。
【図７】図７は本発明の第１実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を示したタイミングチャートである。
【図８】図８（Ａ）〜（Ｃ）は図７のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【図９】図９（Ｄ）〜（Ｇ）は図７のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【図１０】図１０は本発明の第２実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。
【図１１】図１１（Ａ）は本発明の第３実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図であり、図１１（Ｂ）及び図１１（Ｃ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。
【図１２】図１２は本発明の第３実施形態に係るＣＭＯＳイメージセンサの駆動ラインと信号選択信号の準位を示すタイミングチャートである。
【図１３】図１３（Ａ）は本発明の第４実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図であり、図１３（Ｂ）〜図１３（Ｄ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。
【図１４】図１４は第４実施形態に係るＣＭＯＳイメージセンサの画素に照射される光の光量に対するＳ１信号とＳ２信号の出力（ｄＢ）を示す。
【図１５】図１５は従来例に係るＣＭＯＳイメージセンサの模式構成図である。
【図１６】図１６は従来例に係るＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図１７】図１７は従来例に係るＣＭＯＳイメージセンサの動作を説明するフローチャートである。
【発明を実施するための形態】
【００２８】
以下、本発明の固体撮像装置及びその駆動方法の実施の形態について図面を参照して説明する。
【００２９】
第１実施形態
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサである。
図１は本実施形態に係るＣＭＯＳイメージセンサの模式構成図である。本実施形態のＣＭＯＳイメージセンサは、広ダイナミックレンジ化されている。即ち、後述するように、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からＳ１信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてＳ２信号を読み出すものである。
【００３０】
複数個の画素がアレイ状に集積されて受光面となるセンサアレイＳＡに対してアレイの各ラインに接続してアナログメモリＭが設けられている。
アナログメモリＭには、ライン毎に２つのキャパシタが設けられている。各画素から上記のＳ１信号に対応するノイズレベルであるＮ１信号と、Ｎ１信号とＳ１信号の差分を取ったＮＳ１信号（Ｎ１−Ｓ１に相当）とが、アナログメモリＭの２つのキャパシタで記憶された後、出力される。
【００３１】
さらに、アナログメモリＭには、各画素から上記のＳ２信号に対応するノイズレベルであるＮ２信号と、Ｎ２信号とＳ２信号の差分を取ったＮＳ２信号（Ｎ２−Ｓ２に相当）とを、アナログメモリＭの２つのキャパシタに上書きすることも可能となっている。
【００３２】
上記の本実施形態に係るＣＭＯＳイメージセンサにおいては、後述のように、画素は、Ｓ１信号（第１信号）とＳ２信号（第２信号）をシーケンシャルに画素出力として出力する構成である。
アレイ状に集積された画素のカラムごとにアナログメモリが設けられ、アナログメモリに接続して信号判定部が設けられている。
信号判定部は、画素からアナログメモリにＳ１信号が入力されたとき、Ｓ１信号を使用可能か判定する。Ｓ１信号を選択すると判定したときにＳ２信号を廃棄してメモリ部に出力せず、Ｓ２信号を選択すると判定されたときにアナログメモリにＳ２信号を上書きするように、信号を出力する。
【００３３】
図２はＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティングディフュージョンＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティングディフュージョンＦＤに蓄積トランジスタを介して接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）Ｔｒ４、および、ソースフォロワに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。
【００３４】
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに画素出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて出力される。画素出力ラインＶｏｕｔから、上記の４つの信号（Ｎ１信号、ＮＳ１信号、Ｎ２信号、ＮＳ２信号）が後述のシークエンスに従って順に出力される。
選択トランジスタＴｒ５，駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
【００３５】
図３は本実施形態に係るＣＭＯＳイメージセンサのセンサアレイとアナログメモリ及びそれからの出力系統の部分の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）から、列シフトレジスタＳＲHおよび駆動ライン（φNS1，φN1）で制御されて、上述のＮ１信号とＮＳ１信号が、駆動ラインφXCLRによってメモリをクリア可能に構成されたキャパシタＣＡＰを有するアナログメモリＭで記憶され、出力される。
また、上述のＮ１信号とＮＳ１信号は信号判定部に入力され、Ｓ１信号を使用可能か判定する。Ｓ１信号を選択すると判定したときにＳ２信号を廃棄してメモリ部に出力せず、Ｓ２信号を選択すると判定されたときに、各画素（Ｐｉｘｅｌ）から、上記の列シフトレジスタＳＲHおよび駆動ライン（φNS2，φN2）で制御されて、Ｎ１信号とＮＳ１信号が記憶されたアナログメモリＭにＮ２信号とＮＳ２信号が上書きされ、Ｎ１信号とＮＳ１信号とをそれぞれ同一の出力ラインから出力できる構成となっている。
【００３６】
図４は、本実施形態に係るＣＭＯＳイメージセンサのセンサアレイを構成する画素カラムＰＣとアナログメモリ及びそれからの出力系統の部分の構成を示す模式構成図である。
センサアレイＳＡを構成する各画素カラムＰＣに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。ここで、画素カラムＰＣとアナログメモリＭの間にはスイッチＳＷＮＳとスイッチＳＷＮが設けられている。アナログメモリＭの出力ラインは、上記のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されているとともに、これらに信号判定部ＤＣが接続されている。信号判定部ＤＣからは信号選択信号ＳＳと選択ビットＳＢが出力される。
【００３７】
信号選択信号ＳＳは、駆動ライン（φNS，φN）を制御する信号を生成する回路に入力される。駆動ライン（φNS，φN）を制御する信号を生成する回路は、駆動ライン（φNS1，φN1，φNS2，φN2）と信号選択信号ＳＳが入力されるＡＮＤ回路及びＯＲ回路などからなる。
【００３８】
まず、駆動ライン（φNS1，φN1）がＨｉｇｈとなると、駆動ライン（φNS，φN）がＨｉｇｈとなってスイッチＳＷＮＳとスイッチＳＷＮがそれぞれオンとなり、画素カラムＰＣから選択された画素のＮＳ１信号及びＮ１信号がアナログメモリＭに記憶される。さらに、ＮＳ１信号及びＮ１信号が信号判定部ＤＣに入力される。
信号判定部ＤＣは、ＮＳ１信号とＮＳ１信号から得られるＳ１信号をその画素の信号として使用可能か判定する。判定した結果は、信号選択信号ＳＳとして出力する。信号選択信号ＳＳは、例えばＨｉｇｈとＬｏｗの信号、＋信号と−信号、あるいは「１」と「０」の信号などからなる。
【００３９】
Ｓ１信号をその画素の信号として使用可能であると判定した場合には、信号選択信号ＳＳをＬｏｗ信号、−信号、あるいは「０」などとする。駆動ライン（φNS2，φN2）がＨｉｇｈとなっても駆動ライン（φNS，φN）がＬｏｗのままでスイッチＳＷＮＳとスイッチＳＷＮがそれぞれオンとならないようにする。これにより、ＮＳ２信号、Ｎ２信号は廃棄されることになる。
【００４０】
Ｓ１信号をその画素の信号として使用できないのでＳ２信号を使用すると判定した場合には、信号選択信号ＳＳをＨｉｇｈ信号、＋信号、あるいは「１」などとする。駆動ライン（φNS2，φN2）がＨｉｇｈとなったとき、駆動ライン（φNS，φN）が再びＨｉｇｈとなり、スイッチＳＷＮＳとスイッチＳＷＮがそれぞれオンとなり、画素カラムＰＣから選択された画素のＮＳ２信号及びＮ２信号がアナログメモリＭに上書きされる。
【００４１】
上記のようにしてアナログメモリＭに記憶されたデータから、画素ごとにＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号が出力される。これらは、差分を演算処理する相関二重サンプリング回路（ＣＤＳ回路）に入力され、Ｓ１信号またはＳ２信号が得られる。
Ｓ１信号またはＳ２信号は、ＡＤ変換部によりデジタルデータに変換され、外部に構成された回路などに出力される。
選択ビットＳＢは、例えばＳ１信号を使用するときに「０」、Ｓ２信号を使用するときに「１」とする。このとき、選択ビットＳＢをデジタルデータの上位ビットとして出力するようにしてもよい。
【００４２】
あるいは、例えば選択ビットＳＢ（「０」または「１」）に応じて設定されたゲインによりＳ１信号あるいはＳ２信号を増幅した後で、ＡＤ変換部によりデジタルデータに変換し、外部に構成された回路などに出力するようにしてもよい。
上記のゲインは、例えば、α＝ＣFD／（ＣFD＋ＣS）で示される電荷配分比に応じて設定することができる。ここで、ＣFDとＣSはそれぞれフローティングディフュージョンと蓄積容量素子の容量である。
【００４３】
例えば、信号選択信号ＳＳとして「１」と「０」の信号の場合には、選択ビットＳＢの出力を信号選択信号ＳＳと同一の信号とすることもできる。
【００４４】
次に、本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図５は本実施形態に係るＣＭＯＳイメージセンサの動作を説明するフローチャートであり、これは各ラインに対して行われるステップである。
まず、第１ステップＳＴ１１として、Ｓ１信号を読み出す。例えば、上記のＮＳ１信号及びＮ１信号をアナログメモリＭに読み出し、それらの差分演算処理などをして得られる。
【００４５】
次に、第２ステップＳＴ１２として、Ｓ１信号を各画素についてチェックする。即ち、第３ステップＳＴ１３に示すように、Ｓ１信号を所定の閾値Ｔと比較するものである。例えば、Ｓ１＜Ｔの場合、Ｙｅｓ、Ｓ１≧Ｔの場合にＮｏと判定する。
【００４６】
Ｓ１信号が閾値Ｔより小さい場合には、第４ステップＳＴ１４に示すように、Ｓ２信号を廃棄し、選択ビットＳＢを「０」として、画素信号としてＳ１信号を用いる。
【００４７】
Ｓ１信号が閾値Ｔ以上である場合には、第５ステップＳＴ１５に示すように、Ｓ２信号を読み出し、選択ビットＳＢを「１」として、画素信号としてＳ２信号を用いる。例えば、上記のＮＳ２信号及びＮ２信号をアナログメモリＭに読み出してアナログメモリＭのデータを上書きし、それらの差分演算処理などをしてＳ２信号が得られる。
【００４８】
上記のようにして得られるＳ１信号あるいはＳ２信号からなるデータ及び選択ビットＳＢを合わせて、第６ステップＳＴ１６として、各画素の出力に対応する信号を生成する。ここでは、上記のように選択ビットをデジタルデータの上位ビットとしてもよく、また、選択ビットに応じてＳ１信号あるいはＳ２信号を増幅して各画素の出力に対応する信号としてもよい。
【００４９】
また、第１ステップＳＴ１１として、Ｓ１信号に代わる信号として、後述のようにＮＳ１信号及びＮ１信号をそのまま用いるようにしてもよい。
【００５０】
この場合、第２ステップＳＴ１２として、ＮＳ１信号及びＮ１信号をそのまま用いて、Ｓ１信号を使用可能な各画素についてチェックする。第３ステップＳＴ１３においては、ＮＳ１信号及びＮ１信号を用いて、Ｓ１信号を使用可能（Ｙｅｓ）であるか否（Ｎｏ）かを判定する。
【００５１】
以降は、各画素について上記のステップを繰り返す。
上記のようにして、本実施形態のＣＭＯＳイメージセンサを駆動することができる。
【００５２】
次に、上記のＮＳ１信号、Ｎ１信号、ＮＳ２信号及びＮ２信号の取得方法について説明する。
図６は本実施形態に係るＣＭＯＳイメージセンサにおける模式的なポテンシャル図である。フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティングディフュージョンＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのオン／オフに応じて２準位を取りうる。
【００５３】
図２の等価回路図と図６のポテンシャル図により本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図７は、本実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を示したタイミングチャートである。駆動ライン（φT，φS，φR）に印加する電圧を、オン（ｏｎ）／オフ（ｏｆｆ）の２準位、φTについてはさらに（＋α）で示す準位を加えた３準位で示している。
駆動ラインφＴに印加する電圧はオン準位と（＋α）準位の２準位でもよいが、本例の如く３準位とした方がフローティングディフュージョンＦＤにおける最大信号電圧を大きく取ることができる。φＴを２準位で駆動する場合、図７中のオフ準位を（＋α）準位とすればよい。
【００５４】
また、図８（Ａ）〜（Ｃ）および図９（Ｄ）〜（Ｇ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００５５】
まず、１つのフィールドの始まりにおいて、φSをｏｎとした状態でφT，φRをオンとして、前フィールドで生じた光電荷を全て排出してリセットし、φT，φRをオフとする。但し、φTについては適宜（＋α）準位とする。
このとき、図８（Ａ）に示すように、φSがオンとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。
【００５６】
φＲをオフ（ｏｆｆ）として開始される蓄積時間の間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φTについては（＋α）準位としてＣPDとＣFD間の障壁をわずかに下げておく。
電荷の蓄積が開始すると、光電荷はまずＣPDに蓄積していき、光電子がＣPDを飽和させる量以上である場合には、図８（Ｂ）に示すように、φTを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣPDから溢れ、この画素のＣFD＋ＣSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDとＣSにも光電荷が蓄積する。
図８（Ｂ）は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDとＣSに過飽和電荷ＱAが蓄積している状態を示す。
【００５７】
次に、φTを（＋α）準位からオフに戻し、さらに時刻Ｔ1において、φSをオフとして、図８（Ｃ）に示すように、ＣFDとＣSのポテンシャルを分割する。このとき、過飽和電荷ＱAがＣFDとＣSの容量比に応じて、ＱA1とＱA2に分割される。ここで、φN1をオンとして、過飽和電荷の一部ＱA1を保持しているＣFDのレベルの信号をノイズであるＮ１信号として読み出す。
【００５８】
次に、φTをオンとして、図９（Ｄ）に示すように、ＣPD中の飽和前電荷ＱBをＣFDに転送し、元からＣFDに保持されていた過飽和電荷の一部ＱA1と混合する。
ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ2においてφTをオフに戻し、φNS1をオンとして、ＣFDに転送された飽和前電荷ＱBから飽和前電荷信号としてＳ１信号を読み出す。但し、ＣFDには飽和前電荷ＱBと過飽和電荷の一部ＱA1の和の電荷が存在しており、実際に読みだされるのはＮＳ１信号（Ｎ１−Ｓ１）となる。図９（Ｄ）は、φTをオフに戻す前の状態を示している。
【００５９】
次に、φS，φTをオンとすることでＣFDとＣSのポテンシャルを結合させ、図９（Ｅ）に示すように、ＣFD中の飽和前電荷ＱBと過飽和電荷の一部ＱA1の和の電荷と、ＣS中の過飽和電荷の一部ＱA2を混合する。過飽和電荷の一部ＱA1と過飽和電荷の一部ＱA2との和は分割前の過飽和電荷ＱAに相当するので、ＣFDとＣSの結合したポテンシャル中に飽和前電荷ＱBと過飽和電荷ＱAの和の信号が保持された状態となる。
ここで、時刻Ｔ3においてφTをオフに戻し、φNS２をオンとして、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号と過飽和電荷信号の和に相当するＳ２信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、実際に読みだされるのはＮＳ２信号（Ｎ２−Ｓ２）となる。図９（Ｅ）は、φTをオフに戻す前の状態を示している。
【００６０】
以上で１つのフィールドが終了となる。次のフィールドに移るに際してφSをオンとした状態でφT，φRをオンとして、図９（Ｆ）に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。
【００６１】
次に、時刻Ｔ4において、図９（Ｇ）に示すように、φSがオンとなってＣFDとＣSが結合した状態でφRをオフとして、φN2をオンとし、ＣFD＋ＣSに生じるｋＴＣノイズとしてＮ２信号を読み出す。
上記のようにして、ＮＳ１信号、Ｎ１信号、ＮＳ２信号及びＮ２信号から、上述のようにしてＳ１信号あるいはＳ２信号と選択ビットＳＢを画素ごとに取得することで、広ダイナミックレンジに対応したＣＭＯＳイメージセンサを実現できる。
【００６２】
本実施形態の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００６３】
本実施形態の固体撮像装置の駆動方法は、広ダイナミックレンジ化した固体撮像装置を駆動するときに、Ｓ１信号をメモリ部に記憶してからＳ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００６４】
第２実施形態
図１０は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。
【００６５】
各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。また、信号判定部ＤＣから、選択ビットＳＢが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。
【００６６】
信号判定部ＤＣは、ＮＳ１信号及びＮ１信号からＳ１信号（Ｎ１−ＮＳ１）を演算する演算回路Σと、Ｓ１信号を参照電圧Ｖｒｅｆと比較し、Ｓ１信号がその画素の信号として使用可能か判定する。判定した結果は、信号選択信号ＳＳとして出力する。信号選択信号ＳＳは、例えばＨｉｇｈとＬｏｗの信号、＋信号と−信号、あるいは「１」と「０」の信号などからなる。
例えば、信号選択信号ＳＳとして「１」と「０」の信号の場合には、選択ビットＳＢの出力を信号選択信号ＳＳと同一の信号とすることもできる。
【００６７】
本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００６８】
本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００６９】
第３実施形態
図１１（Ａ）は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。図１１（Ｂ）及び図１１（Ｃ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。
【００７０】
各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。
【００７１】
信号判定部ＤＣは、駆動ライン（φNS1，φN1）でオン／オフされる５個のスイッチと、２個のキャパシタ（Ｃ１，Ｃ２）及びアンプＡＭＰからなる。
アナログメモリＭの出力ラインが駆動ライン（φNS1，φN1）でオン／オフされるスイッチを介してキャパシタＣ１に接続されている。
また、２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２に接続するラインが駆動ライン（φNS1，φN1）でオン／オフされるスイッチを介してキャパシタＣ２に接続されている。
上記のキャパシタ（Ｃ１，Ｃ２）の他方の電極はアンプＡＭＰの入力に接続されている。
アンプＡＭＰは、駆動ラインφN1でオン／オフされるスイッチを介してフィードバックするラインが設けられている。
【００７２】
上記の構成において、駆動ラインφN1がオンとなると、図１１（Ｂ）に示すように、２個のキャパシタ（Ｃ１，Ｃ２）の一方の電極への印加電圧は、それぞれＶＮ１，Ｖｒｅｆ１となる。このとき、アンプＡＭＰは出力がフィードバックする構成になっている。
上記の構成において、アンプＡＭＰの電源電圧−接地電圧をＶとすると、キャパシタＣ１の他方の電極に蓄積する電荷Ｑは（ＶＮ１−Ｖ／２）・Ｃとなる。また、キャパシタＣ２の他方の電極に蓄積する電荷Ｑは（Ｖｒｅｆ１−Ｖ／２）・Ｃとなる。
次に、駆動ラインφN1がオフとなり、駆動ラインφNS1がオンとなると、図１１（Ｃ）に示すように、アンプＡＭＰの出力のフィードバックがなくなり、キャパシタ（Ｃ１，Ｃ２）の他方の電極に接続するラインはフローティングＦＬとなる。また、２個のキャパシタ（Ｃ１，Ｃ２）の一方の電極への印加電圧は、それぞれＶＮＳ１，Ｖｒｅｆ２となる。
【００７３】
ここで、駆動ラインφN1がオンとされている間に補償されるアンプＡＭＰのオフセットと、符号に影響を与えないことが示されている寄生容量の効果が無視できるとき、アンプＡＭＰのゲインが十分に大きければ、アンプＡＭＰの入力電圧は、平衡の電圧ΔＶｉ＝−［（Ｎ１−ＮＳ１）−（Ｖｒｅｆ１−Ｖｒｅｆ２）］＝−（Ｓ１−Ｖｒｅｆ）程度となる。
このとき、アンプＡＭＰの出力は上記入力電圧の上昇に応答し、Ｓ１とＶｒｅｆの比較結果が得られる。ここでは、ΔＶｉの電位が＋と−のいずれとなるかにより、アンプＡＭＰの出力をＨｉｇｈとＬｏｗのいずれかに対応させることができる。
【００７４】
２つのキャパシタ（Ｃ１，Ｃ２）のミスマッチは、信号電圧と参照電圧の重要性を異ならせる要因となるが、参照電圧の適当な値の選択にも繋がる。
上記の比較は、ＮＳ１信号が出力されている間にされなければならない。これは、Ｓ１信号の準位とＶｒｅｆの準位が同程度であった場合、時間が不十分であるために正確に判定できないかもしれないことを意味する。しかし、本実施形態においては、この判定に対して求められる正確さは高くないので、上記の閾値との比較における不確かさはある程度許容可能である。
【００７５】
図１２は本実施形態に係るＣＭＯＳイメージセンサの駆動ライン（φN1，φNS1，φNS2，φN2）と、これらの入力に合わせて得られる信号選択信号ＳＳの準位を示すタイミングチャートである。
例えば、Ｎ１信号を得る期間としてφN1が７００ｎｓ間Ｈｉｇｈとなる。ＮＳ１信号も同様にφNS1が７００ｎｓ間Ｈｉｇｈとなる。これらのＨｉｇｈとなる期間の間隔は、例えば３００ｎｓである。
以降、同様に、３００ｎｓの期間をあけて、ＮＳ２信号を得る期間としてφNS2が７００ｎｓ間Ｈｉｇｈとなり、さらに３００ｎｓの期間をあけて、Ｎ２信号を得る期間としてφN2が７００ｎｓ間Ｈｉｇｈとなる。
【００７６】
ここで、上記のようにＮＳ１信号を得たら、直ちに上記の比較を開始するようにする。電圧の十分な変位が判定できたら、信号選択信号ＳＳがラッチされて出力される。ここでは、ＮＳ１信号を得た後、ＮＳ２信号を得る期間が開始される前に結果を判定してラッチする必要がある。得られる信号選択信号ＳＳにより、アナログメモリにおいてＮＳ１信号及びＮ１信号を保持するのか、あるいは、ＮＳ２信号及びＮ２信号を上書きするのかが決められる。
【００７７】
信号選択信号ＳＳは、Ｎ１信号を得る期間が始まるまで前回の比較（ＯＣ）においてラッチした結果に保持されており、ＮＳ１信号を得て新たな比較（ＮＣ）の結果が得られたら、ＮＳ２信号を得る期間が開始される前にラッチ（ＬＴ）する。
【００７８】
本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００７９】
本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００８０】
第４実施形態
図１３（Ａ）は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。図１３（Ｂ）〜図１３（Ｄ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。
【００８１】
各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。
【００８２】
信号判定部ＤＣは、駆動ライン（φ1，φ2，φ3）でオン／オフされる６個のスイッチと、２個のキャパシタ（Ｃ１，Ｃ２）及び差分演算回路ＤＩＦからなる。
アナログメモリＭの出力ラインであって、ここでは特にＮ１信号とＮＳ１信号を入力するラインと、２つの参照電圧Ｖｒｅｆ＿Ｎ１，Ｖｒｅｆ＿ＮＳ１に接続するラインが、駆動ライン（φ1，φ2，φ3）でオン／オフされるスイッチを介して、キャパシタ（Ｃ１，Ｃ２）に接続されている。
上記のキャパシタ（Ｃ１，Ｃ２）の他方の電極は差分演算回路ＤＩＦの入力に接続されている。キャパシタＣ１の入力が負側であり、キャパシタＣ２の入力が正側である。
差分演算回路ＤＩＦは、駆動ラインφ1でオン／オフされるスイッチを介してＣ１の入力側にフィードバックするラインが設けられている。
また、Ｃ２の入力が駆動ライン（φ1，φ2）でオン／オフされるスイッチで接地するように設けられている。
【００８３】
駆動ライン（φ1，φ2，φ3）はこの順にオンとなり、この中のいずれかのラインがオンの場合は他のラインがオフとなる。
【００８４】
本実施形態は、Ｎ１信号の異常な状態を検出するため、第３実施形態に対して多少の変更を行った実施形態である。
図１４は、画素に照射される光の光量に対するＳ１信号とＳ２信号の出力（ｄＢ）を示す。
上記の実施形態と同様に、Ｓ１信号を使用する領域に対して所定の閾値を設定し、閾値を超えない領域ＲＳ１でＳ１信号を用い、閾値以上の領域ＲＳ２でＳ２信号を用いる。
Ｓ１信号が飽和した非常に明るい画素においては、Ｎ１信号が接地レベルに近づいてくるので、図１４に示すように、Ｎ１−ＮＳ１で表されるＳ１信号は光量が高い場合に非現実的に出力が下がってくる領域ＲＵＬが存在する。これは、実はＳ１信号が飽和しているのにＳ２信号ではなくＳ１信号を用いるように判定してしまうことを誘発する。
【００８５】
上記の問題を避けるために、第３実施形態における信号判定部での信号の比較を本実施形態においては２段階で行う。
まず、Ｎ１信号と参照電圧Ｖｒｅｆ＿Ｎ１との事前比較を行う。
駆動ラインφ1がオンとなる。このとき図１３（Ａ）に示す回路は図１３（Ｂ）に示す状態になる。即ち、キャパシタＣ１に参照電圧Ｖｒｅｆ＿Ｎ１が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。差分演算回路ＤＩＦの正側は接地される。差分演算回路ＤＩＦは出力が負側の入力にフィードバックする。
また、差分演算回路ＤＩＦの正側は接地されているので、キャパシタＣ２に参照電圧Ｖｒｅｆ＿ＮＳ１が入力され、その出力が接地された回路となる。
φ１において、参照電圧Ｖｒｅｆ＿Ｎ１のレベルが差分演算回路ＤＩＦのオフセットとともにＣ１に蓄積される。同時に、参照電圧Ｖｒｅｆ＿ＮＳ１のレベルがＣ２に蓄積される。
【００８６】
直接あるいは実際にはバッファを介したＮ１信号が取得可能になったら、φ２とする。
駆動ラインφ1がオフとなり、駆動ラインφ２がオンとなる。このとき図１３（Ａ）に示す回路は図１３（Ｃ）に示す状態になる。即ち、キャパシタＣ１にＮ１信号が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。差分演算回路ＤＩＦの正側は接地される。差分演算回路ＤＩＦのフィードバックが解除される。
また、差分演算回路ＤＩＦの正側は接地されているので、キャパシタＣ２の入力がオープンとなる。キャパシタＣ２には参照電圧Ｖｒｅｆ＿ＮＳ１に対応する電荷蓄積が保持された状態となる。
このとき、Ｖｒｅｆ＿Ｎ１−Ｎ１が演算処理される。得られた差分が正であるとき、これはＮ１信号がＶｒｅｆ＿Ｎ１を下回ったことを示し、Ｓ１信号は確実に飽和していることになるので、自動的にＳ２信号が選択される。
【００８７】
上記の差分が負であったとき、ＮＳ１信号が取得可能になったら直ちにφ２からφ３とする。駆動ラインφ２がオフとなり、駆動ラインφ３がオンとなると、図１３（Ａ）に示す回路は図１３（Ｄ）に示す状態になる。即ち、キャパシタＣ１にＮ１信号が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。また、キャパシタＣ２にＮＳ１信号が入力され、その出力が差分演算回路ＤＩＦの正側に入力される。差分演算回路ＤＩＦのフィードバックが解除されたままである。
この時間帯において、キャパシタのミスマッチを無視すると、差分演算回路ＤＩＦの出力は、−［（Ｎ１−ＮＳ１）−（Ｖｒｅｆ＿Ｎ１−Ｖｒｅｆ＿ＮＳ１）］＝Ｖｒｅｆ−Ｓ１の符号に追従する出力となる。
【００８８】
Ｖｒｅｆ＿Ｎ１とＶｒｅｆ＿ＮＳ１を適切な値に選択することで、上記の２つの比較を同じ電圧を用いて行うことができる。Ｓ１信号に過剰の飽和が全くないとき、閾値の電圧Ｖｒｅｆ＿Ｎ１は期待されるＮ１信号よりわずかに低い準位とすることが好ましい。この準位はＯＢ画素（黒基準画素）の１つと一致し、自動的に調整可能である。
【００８９】
本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００９０】
本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。
【００９１】
本発明は上記の説明に限定されない。
例えば、１画素あたりのトランジスタが５個のＣＭＯＳセンサについて説明しているが、これ以上の数のトランジスタを有するＣＭＯＳセンサにも適用可能である。
【００９２】
また、例えば、Ｓ１信号とＳ２信号に限らず、各画素から２回の異なる信号を取得する構成のイメージセンサにおいて、２回の信号のいずれを使用するのかについては一方の信号の取得後にその信号を用いるか決めた後、必要であれば改めて他方の信号を取得する構成とすることで、上記の各実施形態のＣＭＯＳイメージセンサと同様に、信号を取得ための回路を簡略化できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【００９３】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【００９４】
本発明の固体撮像装置の駆動方法は、広いダイナミックレンジが望まれているイメージセンサの駆動方法に適用できる。
【符号の説明】
【００９５】
ＳＡ…センサアレイ、Ｍ，Ｍ１，Ｍ２…アナログメモリ、Ｎ１，ＮＳ１，Ｎ２，ＮＳ２…信号、Ｔｒ１…転送トランジスタ、Ｔｒ２…蓄積トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＦＤ…フローティングディフュージョン、ＰＤ…フォトダイオード、Ｃｓ…蓄積容量素子、ＳＬ（φX）…選択ライン、φT，φS，φR，φ1，φ2，φ3…駆動ライン、ＶＯＵＴ…出力（ライン）、ＶＲ…電源電圧、Ｐｉｘｅｌ…画素、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、ＣＡＰ，Ｃ１，Ｃ２…キャパシタ、ＰＣ…画素カラム、ＤＣ…信号判定部、ＳＳ…信号選択信号、ＳＢ…選択ビット、ＳＷＮＳ，ＳＷＮ…スイッチ、ＣＦＤ，ＣＰＤ…容量、Σ…演算回路、Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ＿Ｎ１，Ｖｒｅｆ＿ＮＳ１…参照電圧、ＯＣ…前回の比較、ＮＣ…新たな比較、ＬＴ…ラッチ、ＤＩＦ…差分演算回路、ＲＳ１…閾値を超えない領域、ＲＳ２…閾値以上の領域、ＲＵＬ…Ｓ１信号出力が下がってくる領域、ＳＴ１〜ＳＴ８，ＳＴ１１〜ＳＴ１６…ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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