【手続補正書】
【提出日】平成17年11月2日(2005.11.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のアドレスパッドと複数のデータ入出力パッドとを同一半導体チップ上に具備する半導体記憶装置であって、
前記複数のアドレスパッドは、前記半導体記憶装置の長辺方向に延在して配置され、
前記複数のデータ入出力パッドは、前記長辺方向に延在して配置され、
前記半導体チップの短辺方向に対する中心軸から前記アドレスパッドまでの距離が、前記中心軸から前記データ入出力パッドまでの距離よりも大きいことを特徴とする半導体記憶装置。
【請求項２】  請求項１記載の半導体記憶装置は、
内部回路と、
前記データ入出力パッドを挟んで前記短辺方向に並ぶように配置された、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを具備し、
前記ＰＭＯＳトランジスタのソースは第１電源線に接続され、ドレインは前記データ入出力パッドと接続され、ゲートは前記内部回路の出力を受け、
前記ＮＭＯＳトランジスタのソースは第２電源線に接続され、ドレインは前記データ入出力パッドと接続され、ゲートは前記内部回路の出力を受けることを特徴とする半導体記憶装置。
【請求項３】  請求項２記載の半導体記憶装置は、
第１と第２と第３と第４メモリバンクを具備し、
前記内部回路は、前記第１と第２メモリバンクの間と、前記第３と第４メモリバンクの間とに配置され、
前記第１電源線と第２電源線とは前記第１乃至第４メモリバンクに用いられる電源線とは別電源線であることを特徴とする半導体記憶装置。
【請求項４】  請求項１記載の半導体記憶装置は、
第１と第２と第３と第４メモリバンクと、
前記複数のアドレスパッドと接続された静電保護素子とを具備し、
前記複数のアドレスパッドは、前記第１メモリバンクに比べて前記第２メモリバンクの近くに配置され、
前記第１メモリバンクと前記複数のアドレスパッドとの間に前記静電保護素子が配置されることを特徴とする半導体記憶装置。
【請求項５】  請求項４記載の半導体記憶装置は、
間接周辺回路と、
カラムデコーダと、
メインローデコーダと、
メインワードドライバと、
メインアンプとを具備し、
前記間接周辺回路は前記第１メモリバンクと前記複数のアドレスパッドとの間に配置され、
前記カラムデコーダとメインアンプは、それぞれ対応するメモリバンクと、前記複数のアドレスパッド又は前記複数のデータ入出力パッドとの間に配置され、
前記メインワードドライバとメインローデコーダは、前記第１と第３メモリバンクの間と、前記第２と第４メモリバンクの間に位置されることを特徴とする半導体記憶装置。
【請求項６】  請求項５記載の半導体記憶装置は、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを具備するデータ出力回路を具備し、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタは前記データ入出力パッドを挟んで前記短辺方向に並ぶように配置されることを特徴とする半導体記憶装置。
【請求項７】  請求項６記載の半導体記憶装置において、
前記ＰＭＯＳトランジスタのソースは第１電源線に接続され、ドレインは前記データ入出力パッドと接続され、
前記ＮＭＯＳトランジスタのソースは第２電源線に接続され、ドレインは前記データ入出力パッドと接続され、
前記第１電源線と第２電源線とは前記データ出力回路の専用電源線であることを特徴とする半導体記憶装置。
【請求項８】  請求項１乃至請求項７のいずれか１項に記載の半導体記憶装置は、
ＬＯＣパッケージにボンディングされることを特徴とする半導体記憶装置。
【請求項９】 一つの半導体基板に形成された半導体記憶装置であって、
第１領域に形成され、複数の第１ワード線と、前記複数の第１ワード線と交差する複数の第１ビット線と、前記複数の第１ワード線と前記複数の第１ビット線の交点に設けられた複数の第１メモリセルとを夫々が有する複数の第１メモリアレイと、
第２領域に形成され、複数の第２ワード線と、前記複数の第２ワード線と交差する複数の第２ビット線と、前記複数の第２ワード線と前記複数の第２ビット線の交点に設けられた複数の第２メモリセルとを夫々が有する複数の第２メモリアレイと、
第３領域に形成される複数のデータ入出力パッドと、
前記複数のデータ入出力パッドに接続される複数の出力回路とを具備し、
前記第１、第３、第２領域は、第１方向に順に配置され、
前記複数のデータ入出力パッドは、半導体基板の第１方向の中心軸と前記第１領域との間に配置され、
前記複数のデータ入出力パッドと前記第２領域との間には、ボンディングパッドが配置されず、
前記複数の出力回路の夫々は、第１電源線に接続されるソースと前記複数のデータ入出力パッドのうち対応する一つに接続されるドレインとを有する第１トランジスタと、第２電源線に接続されるソースと前記複数のデータ入出力パッドのうち対応する一つに接続されるドレインとを有する第２トランジスタとを含み、
前記第１トランジスタは、前記複数のデータ入出力パッドのうち対応する一つと前記第１領域との間に配置され、
前記第２トランジスタは、前記複数のデータ入出力パッドのうち対応する一つと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項１０】 請求項９において、
前記半導体基板の第１方向の中心軸と前記第２領域との間に配置される第１回路と、
前記第１回路に接続される第３電源線と、
前記第１電源線に接続される第１パッドと、
前記第２電源線に接続される第２パッドと、
前記第３電源線に接続される第３パッドとを更に具備し、
前記第１電源線は、前記第１領域と前記複数のデータ入出力パッドとの間に配置され、
前記第２及び第３電源線は、前記第２領域と前記複数のデータ入出力パッドとの間に配置されることを特徴とする半導体記憶装置。
【請求項１１】 請求項９または１０において、
前記第２領域と前記複数のデータ入出力パッドとの間に配置される間接周辺回路を更に具備することを特徴とする半導体記憶装置。
【請求項１２】 請求項９乃至１１のいずれか１項において、
前記第２領域と前記複数のデータ入出力パッドの間に配置される電圧発生回路を更に具備し、
前記第１領域と前記複数のデータ入出力パッドとの間には、電圧発生回路が配置されないことを特徴とする半導体記憶装置。
【請求項１３】 請求項９乃至１２のいずれか１項において、
アドレス信号が入力される複数のアドレスパッドを更に具備し、
前記第３領域を前記半導体基板の前記第１方向と交差する第２方向の中心軸により第４領域と第５領域に分割した場合に、前記複数のデータ入出力パッドは、前記第４領域に配置され、前記複数のアドレスパッドは、前記第５領域に配置されることを特徴とする半導体記憶装置。
【請求項１４】 請求項１３において、
前記複数のアドレスパッドと前記半導体基板の第１方向の中心軸との距離は、前記複数のデータ入出力パッドと前記半導体基板の第１方向の中心軸との距離より長いことを特徴とする半導体記憶装置。
【請求項１５】 請求項１３において、
前記複数のアドレスパッドに接続される複数の静電保護回路を更に具備し、
前記静電保護回路は、前記複数のアドレスパッドと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項１６】 請求項９乃至１５のいずれか１項において、
前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
前記第１電源線に供給される電圧は、前記第２電源線に供給される電圧より小さいことを特徴とする半導体記憶装置。
【請求項１７】 請求項９乃至１６のいずれか１項において、
前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
【請求項１８】 一つの半導体基板に形成された半導体記憶装置であって、
四辺形の第１領域に形成される第１メモリバンクと、
四辺形の第２領域に形成される第２メモリバンクと、
四辺形の第３領域に形成される複数のボンディングパッドと、
四辺形の第４領域に形成される複数の電圧発生回路とを具備し、
前記第１、第３、第４、第２領域は、第１方向に順に配置され、
前記複数のボンディングパッドの夫々と前記第１領域との間の距離は、前記複数のボンディングパットの夫々と前記第２領域との間の距離より短く、
前記複数のボンディングパッドは、複数のデータ信号パッドを有し、
データ信号パッドは、前記第４領域には配置されず、
前記複数のデータ信号パッドは、複数の出力回路に接続され、
前記複数の出力回路の夫々は、前記複数のデータ信号パッドのうち対応する一つに接続されるドレインを有する第１トランジスタと、前記複数のデータ信号パッドのうち対応する一つに接続されるドレインを有する第２トランジスタとを含み、
前記第１トランジスタは、前記複数のデータ信号パッドのうち対応する一つと前記第１領域との間に配置され、
前記第２トランジスタは、前記複数のデータ信号パッドのうち対応する一つと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項１９】 請求項１８において、
前記第１トランジスタのソースに接続される第１電源線と、
前記第２トランジスタのソースに接続される第２電源線とを更に具備し、
前記複数のボンディングパッドは、前記第１電源線に接続される第１パッドと、前記第２電源線に接続される第２パッドを含み、
前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
前記第１電源線は、前記複数のデータ信号パッドと前記第１領域との間に配置され、
前記第２電源線は、前記複数のデータ信号パッドと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項２０】 請求項１９において、
前記第１パッドと前記第２パッドは、前記複数のデータ信号パッドの間に配置されることを特徴とする半導体記憶装置。
【請求項２１】 請求項１９または２０において、
前記複数の電圧発生回路の接続される第３電源線を更に具備し、
前記複数のボンディングパッドは、前記第３電源線に接続される第３パッドを更に含み、
前記第３電源線は、前記複数のデータ信号パッドと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項２２】 請求項１８乃至２１のいずれか１項において、
前記複数のボンディングパッドは、複数のアドレスパッドを含み、
前記第３領域を前記半導体基板の前記第１方向と交差する第２方向の中心軸により第５領域と第６領域に分割した場合に、前記複数のデータ入出力パッドは、前記第５領域に配置され、前記複数のアドレスパッドは、前記第６領域に配置されることを特徴とする半導体記憶装置。
【請求項２３】 請求項２２において、
前記複数のアドレスパッドに接続される複数の静電保護回路を更に具備し、
前記静電保護回路は、前記複数のアドレスパッドと前記第２領域との間に配置されることを特徴とする半導体記憶装置。
【請求項２４】 請求項２２または２３において、
前記複数のアドレスパッドと前記半導体基板の第１方向の中心軸との距離は、前記複数のデータ入出力パッドと前記半導体基板の第１方向の中心軸との距離より長いことを特徴とする半導体記憶装置。
【請求項２５】 請求項１８乃至２４のいずれか１項において、
前記第１領域には、ボンディングパッドが形成されないことを特徴とする半導体記憶装置。
【請求項２６】 請求項１８乃至２５のいずれか１項において、
前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。