【手続補正書】
【提出日】平成17年4月22日(2005.4.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】シングルチップ表示プロセッサ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
（ｃ）前記ＩＣは、ＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送する並列バスを含み、
前記ＰＤＵは、処理された画素データを表示するために、画素データのブロックを処理可能であり、
（ｄ）前記ＤＲＡＭは、複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続されたセンスアンプ選択線と、を備え、前記センスアンプと選択線は前記ワード線と平行に前記ＩＣチップに支持され、前記並列バスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、
（ｅ）前記ＰＤＵは、４つのビット線列と等しいピッチ間隔を有し、シングルビットＰＤＵプロセッサから構成され、パラレル処理のために対応するデータバスからのビットを仮想的に同時に受信する、
ことを特徴とするシングルチップ表示プロセッサ。
【請求項２】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
（ｃ）前記ＩＣチップは、ＤＲＡＭから前記ＰＤＵへ画素データのブロックを転送する並列バスを含み、
前記ＰＤＵは、処理された画素データを表示するために、画素データのブロックを処理可能であり、
（ｄ）前記ＤＲＡＭは、
複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、
前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続されたセンスアンプ選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記ＩＣチップに支持され、前記並列バスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、前記ＰＤＵはビット線列の所定の数にマッチするピッチであり、
（ｅ）前記各ＰＤＵは、複数のＰＤＵユニットから構成され、各ＰＤＵユニットは、シングルビットＰＤＵプロセッサから構成され、各ＰＤＵプロセッサは、データバスに接続され、センスアンプからの論理ビットを受信し、
（ｆ）隣接したアドレスを有する任意の数のＰＤＵプロセッサの動作を同時に可能状態にするＰＤＵアドレスデコーダを有し、任意の隣接したビット線からの任意の幅を持つデータが前記任意の数のＰＤＵプロセッサに書き込まれるか、あるいは任意の幅を持った前記の数のＰＤＵプロセッサがシングルサイクルで消去される、
ことを特徴とするシングルチップ表示プロセッサ。
【請求項３】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
（ｃ）前記ＩＣチップは、ＤＲＡＭから前記ＰＤＵへ画素データのブロックを転送する並列バスを含み、
前記ＰＤＵは、処理された画素データを表示するために、画素データのブロックを処理可能であり、
（ｄ）前記ＤＲＡＭは、
複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続されたセンスアンプ選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記ＩＣチップに支持され、前記並列バスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、前記ＰＤＵはビット線列の所定の数にマッチするピッチであり、
（ｅ）前記各ＰＤＵは、複数のＰＤＵユニットから構成され、各ＰＤＵユニットは、シングルビットＰＤＵプロセッサから構成され、各ＰＤＵプロセッサは、データバスに接続され、センスアンプからの論理ビットを受信し、
（ｆ）各ＰＤＵユニットは、１ビットソース可変レジスタと、行き先可変レジスタと、ブラシ可変レジスタと、前記レジスタに記憶されたビットを論理演算するための４入力ラスター演算（ＲＯＰ４）回路と、ＲＯＰ４回路の出力データを記憶するＲＯＰ４レジスタと、ＰＤＵプロセッサの出力データをマスキングするためのマスクレジスタから構成され、各レジスタはＲＯＰ４回路に接続され、ＲＯＰ４回路と各レジスタは４本のビット線列に等しいピッチ間隔でデータバスに接続されている、
ことを特徴とするシングルチップ表示プロセッサ。
【請求項４】
各ソース、行き先、ブラシ可変レジスタはそれぞれ、１組のＮＭＯＳトランジスターを介してメモリアクセス回路を通し各データバスに接続されている相互結合インバータから構成される請求項３に記載のプロセッサ。
【請求項５】
各ソースレジスタ、行き先レジスタ、及びブラシ可変レジスタはそれぞれ２ポートを有し、１組のＮＭＯＳトランジスターを経由してメモリ回路を通過し１つのポートから対応するデータバスに接続される相互結合インバータからなり、２番目のポートからＲＯＰ４回路に接続されたレジスタバスに接続される請求項３に記載のプロセッサ。
【請求項６】
各インバータは、ＶＤＤ電圧供給端とＶＳＳ接地端とを備え、さらにインバータに対する書き込みサイクルを実行するために、ＶＤＤ電圧供給端とＶＳＳ接地端とに１／２ＶＤＤの電圧を印加して等しくし、前記レジスタバスに対して入力データを入力し、レジスタを選択し、その後、ＶＤＤ電圧供給端の電圧をＶＤＤに、ＶＳＳ接地端の電圧をＶＳＳに設定する手段を備える、ことを特徴とする請求項５に記載のプロセッサ。
【請求項７】
読みだしサイクルを実行するために、レジスタを読む前に、レジスターバスをＶＤＤ電圧にプリチャージすることを特徴とする請求項６に記載のプロセッサ。
【請求項８】
読みだしサイクルを実行するために、出力電圧ＶＤＤの代わりに、ＶＤＤよりＮＭＯＳトランジスター動作しきい値電圧（Ｖｔ）だけ高いＶＰＰ電圧を与える、請求項６に記載のプロセッサ。
【請求項９】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ハードウエアで、グラフィカルユーザインタフェース又はオペレーティングシステムによって要求されたインストラクションに従ってピクセルデータを処理し、前記ＤＲＡＭと同一の集積回路チップに集積化されたグラフィックプロセッサと、
（ｃ）前記ＩＣチップは、ＤＲＡＭフレームバッファから画像プロセッサへと画像プロセッサからＤＲＡＭへ画素データのブロックを平行して転送する並列バスを含み、
前記画像プロセッサは処理された画像データの後に続く表示のために、前記画像データのブロックを処理し、画像データをフレームバッファに書き込み可能であり、
（ｄ）前記画像プロセッサは、少なくとも一つのレジスターと、アクセス手段を介して一組のデータバス線に接続する相互結合したＶＤＤとＶＳＳ接地入力からなるインバーターからなる少なくとも１つのレジスターからなり、ＶＤＤとＶＳＳの差の中間の電圧をデータバス線にプリチャージすることにより一組のデータバス線に対するインバータにアクセスするサイクルを実行し、インバータを一組のデータバス線に接続するために各レジスターを選択し、ＶＤＤ電圧供給端の電圧をＶＤＤに、ＶＳＳ接地端の電圧をＶＳＳに設定する手段を備えることを特徴とするシングルチップ表示プロセッサ。
【請求項１０】
前記中間電圧は約ＶＤＤ／２である請求項９に記載のプロセッサ。
【請求項１１】
シングルチップ表示プロセッサであって、
（ａ）少なくとも一つの画像及びビデオ画素データを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭとして同じ集積回路（ＩＣ）に集積された前記画素データを処理する画素データユニット（ＰＤＵ）と、
を備え、
（ｃ）前記ＩＣチップは、さらにＤＲＡＭからＰＤＵへ同時に画素データのブロックを転送するための並列バスを備え、前記ＰＤＵは処理された画素データの後に続く表示のために、画素データの前記ブロックを処理することができ、
（ｄ）前記ＤＲＡＭは、
複数のワード線の行と、前記ビット線の行と直交する複数のビット線の列と、
前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続されたセンスアンプ選択線と、を備え、前記センスアンプと選択線は前記ワード線に平行に前記ＩＣチップに支持され、前記並列バスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、前記ＰＤＵはビット線列の所定の数にマッチするピッチであり、
（ｅ）前記ＤＲＡＭが使用されていないインターバルに、ビット線に接続されたセンスアンプにおいて前記ＰＤＵからのデータを一時的に記憶する手段と、
（ｆ）前記並列バスを介して一時的に記憶するため前記ＰＤＵから前記センスアンプに前記データを送信する手段と、
を備えたプロセッサ。
【請求項１２】
ＤＲＡＭメモリが、マルチビット画素のフレーム全体の各画素に対し１ビットを記憶する別々のバッファブロックの中で構成される請求項１１に記載のプロセッサ。
【請求項１３】
システムグラフィックプロセッサからの画素ビットを書き込みのためにそれぞれのバッファブロックへ送信し、またすべてのバッファブロックにおいて、ブロードキャストモードで、システムグラフィックプロセッサからの画素ビットを同じビット値の書き込みのために送信するシステムバスを含む請求項１２に記載のプロセッサ。
【請求項１４】
出力画素データを与えるためのファーストページモードにおいてバッファブロックを読み出す手段を含む請求項１２に記載のプロセッサ。
【請求項１５】
バッファブロックは、ビット容量において少なくとも２５６０列幅、５４４行の深さの大きさを持つ請求項１２に記載のプロセッサ。
【請求項１６】
バッファブロックは、メモ帳データ、画素色データ、パターンデータ、テキストフォントデータ、ビデオデータの中で少なくとも１つを記憶するためのメモリの追加行を含む請求項１２に記載のプロセッサ。
【請求項１７】
バッファブロックは、ビット容量において少なくとも２５６０列幅、５６４行の深さの大きさを持つ請求項１２に記載のプロセッサ。
【請求項１８】
各バッファブロックは、ＤＲＡＭと、前記並列バスを介してＤＲＡＭとピッチ間隔整合がとられ接続された関連したＰＤＵを含む請求項１２に記載のプロセッサ。
【請求項１９】
ＤＲＡＭとピッチ間隔の等しい並列バスを介して接続されたグラフィック出力シフトレジスタと、前記バスを介してデータを同時にＤＲＡＭからグラフィック出力シフトレジスタへ送信し、表示回路による処理のために前記送信データを順次出力する手段とを含む請求項１２に記載のプロセッサ。
【請求項２０】
シフトレジスタは１組のシフトレジスタセグメントと、連続した画素のグループに対応したデータを各シフトレジスタの交互に一列に並んだ組に送信する手段とから構成され、完全な表示線に関連した画素データは、連続した順番で１組のシフトレジスタから順次読み出される請求項１９に記載のプロセッサ。
【請求項２１】
ビットの並列なグループにおいてシフトレジスタから前記データを読み出す手段と、サイクルの中で画素データレートの端数のレートでシフトレジスタを動作するための手段を含む請求項２０に記載のプロセッサ。
【請求項２２】
さらに、並列にＤＲＡＭから画素データを受信し、また表示回路により処理のため受信画素データを順次出力するために並列バスに接続されたビデオ出力シフトレジスタと、直列ビデオ画素データを受信し、並列バスを介して直列ビデオ画素データを出力するために並列バスに接続されたビデオ入力シフトレジスタを含む請求項２０記載のプロセッサ。
【請求項２３】
さらに（ｇ）グラフィック画素データとビデオ画素データのうちの少なくとも１つを処理するプロセッサと、（ｈ）前記プロセッサにより処理されるデータを受信し、該受信データを表示信号に変換するランダムアクセスメモリ・デジタル／アナログ変換器（ＲＡＭＤＡＣ）とから構成され、（ｉ）前記ＤＲＡＭ、前記プロセッサ、前記ＲＡＭＤＡＣは同じ集積回路チップの中に集積されることを特徴とする請求項１１に記載の表示プロセッサ。
【請求項２４】
前記画素データブロックを処理し、同じ集積回路チップ内に集積された画素データユニット（ＰＤＵ）を含む請求項２３に記載のプロセッサ。
【請求項２５】
さらに、表示プロセッサにおいて、（ｇ）行の中の画素データを記憶するためのフレームバッファを形成するＤＲＡＭと、（ｈ）前記画素データを処理するための出力論理回路と、（ｉ）フレームバッファと出力論理回路とに内部で接続され１行中の画素ビットと同じ数のバス線数を持つ並列バスと、（ｊ）出力論理回路によって処理されたデータを表示信号に変換するために出力論理回路に接続されたランダムアクセスメモリ・デジタル／アナログ変換器（ＲＡＭＤＡＣ）とから構成され、（ｋ）前記フレームバッファ、出力論理回路、バスないしＲＡＭＤＡＣは同じ集積回路内に集積されることを特徴とする請求項１１に記載の表示プロセッサ。
【請求項２６】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
（ｃ）前記ＩＣチップは、ＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送する並列バスを含み、
前記ＰＤＵは、処理された画素データを表示するために、画素データのブロックを処理可能であり、
（ｄ）前記ＤＲＡＭは、複数のワード線の行と、前記ビット線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続されたセンスアンプ選択線と、を備え、前記センスアンプと選択線は前記ワード線と平行に前記ＩＣチップに支持され、前記並列バスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、前記ＰＤＵはビット線列の所定の数にマッチするピッチであり、
（ｅ）ＤＲＡＭの各ビット線列は複数の送信と受信センスアンプからなり、それらは、それぞれビット線の組に接続し、前記複数のセンスアンプは並列に機能的データバスの一対の機能的データバス線に接続され、またさらに、ダミーの一組のデータバス線からなるダミーデータバスと、複数の送信センスアンプがデータを一組の機能的データバス線に出力することを可能にし、対応する一組のビット線上の電圧をＶＤＤ／２に等しくする手段と、機能的に対のデータバス線と共に同時に一組のダミーデータバス線をチャージする手段と、一組のダミーデータバス線が読み出し可能になるタイミングを検出し送信センスアンプへ不可能状態の信号を与え、受信センスアンプに可能状態の信号を与える手段とからなり、機能的データバス線上の電圧は正確にデータを読み出すための電圧値より高くならないように制限される、
ことを特徴とするシングルチップ表示プロセッサ。