(57)【要約】【課題】リソグラフィの重ね合せずれのマージンを拡大し、第１蓄積電極と第２蓄積電極との接触面積の減少を抑制する。【解決手段】ピラー形状の第１蓄積電極１３と、クラウン形状の第２蓄積電極２０と、第１蓄積電極１３の上面と第２蓄積電極２０の底面の間に配置されて第１蓄積電極１３及び第２蓄積電極２０を接続するものであって、第２蓄積電極２０の底面よりも大きな第２蓄積電極２０用の載置面１６ａを有し、載置面１６ａ上に第２蓄積電極２０を載置する電極用ランディングパッド１６と、容量絶縁膜と、容量絶縁膜を覆うプレート電極２１とを備えることを特徴とする半導体装置３１。【選択図】図１
2010034198.tif 000002
【特許請求の範囲】
【請求項１】
容量コンタクトプラグ上に形成されたピラー形状の第１蓄積電極と、
前記第１蓄積電極の上方に形成されたクラウン形状の第２蓄積電極と、
前記第１蓄積電極の上面と前記第２蓄積電極の底面の間に配置されて前記第１蓄積電極及び前記第２蓄積電極を接続するものであって、前記第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有し、前記載置面上に前記第２蓄積電極を載置する電極用ランディングパッドと、
前記第１蓄積電極及び前記電極用ランディングパッドの外周面と前記第２蓄積電極の外周面及び内周面とに積層された容量絶縁膜と、
前記容量絶縁膜を覆うプレート電極とを備えることを特徴とする半導体装置。
【請求項２】
前記電極用ランディングパッドの前記載置面の一部に凹部が設けられ、前記第２蓄積電極の前記底面が前記凹部に挿入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極用ランディングパッドの外周面が、逆テーパー面とされていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記電極用ランディングパッドの外周面の一部が、円筒面とされていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記第１蓄積電極の外周面の一部が、前記電極用ランディングパッドの外周面をなす逆テーパー面よりも緩やかに傾斜した逆テーパー面とされていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記容量コンタクトプラグの上面と前記第１蓄積電極の底面の間に配置されて前記容量コンタクトプラグ及び前記第１蓄積電極を接続するものであって、前記第１蓄積電極の底面よりも大きな第１蓄積電極用の載置面を有し、前記載置面上に別の凹部が設けられ、前記別の凹部に前記第１蓄積電極の底面を挿入させるコンタクト用ランディングパッドが備えられていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記コンタクト用ランディングパッド上にエッチングストッパ膜が積層され、前記第１蓄積電極の底面が前記エッチングストッパ膜を貫通して前記別の凹部に挿入されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
容量コンタクトプラグ上に第１絶縁膜を積層すると共に、前記第１絶縁膜にピラー形状の第１蓄積電極を埋め込んで形成する工程と、
前記第１絶縁膜の上面であって前記第１蓄積電極の直上に前記第１蓄積電極の上面より大きなリセス部を設けるとともに、前記リセス部に第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有する電極用ランディングパッドを形成する工程と、
前記第１絶縁膜および前記電極用ランディングパッドを覆う第２絶縁膜を積層するとともに、クラウン形状の第２蓄積電極を前記第２絶縁膜に埋め込み、かつ前記第２蓄積電極の底面が前記載置面に載置されるように形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を除去する工程と、
前記第１蓄積電極及び前記電極用ランディングパッドの外周面と前記第２蓄積電極の外周面及び内周面とに容量絶縁膜を積層するとともに、前記容量絶縁膜を覆うプレート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２蓄積電極を形成する際に、前記載置面の一部に凹部を形成し、前記凹部に前記第２蓄積電極の前記底面を挿入して形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記リセス部の内周面を、逆テーパー面に形成することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記リセス部の内周面の一部を、円筒面に形成することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１蓄積電極を形成した後に、当該第１蓄積電極と接する前記第１絶縁膜の一部をエッチングして空隙を形成するとともに、前記空隙に電極用ランディングパッドの構成材料を充填することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１蓄積電極を形成する際に、前記容量コンタクトプラグの上面と前記第１蓄積電極の底面との間に、前記第１蓄積電極の底面よりも大きな第１蓄積電極用の載置面を有するコンタクト用ランディングパッドを形成し、前記載置面の一部に別の凹部を形成し、前記別の凹部に前記第１蓄積電極の前記底面を挿入して形成することを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１蓄積電極を形成する際に、前記コンタクト用ランディングパッド上にエッチングストッパ膜を形成し、前記第１蓄積電極の前記底面を、前記エッチングストッパ膜を貫通させると共に前記別の凹部に挿入して形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭの微細化および高集積化の進展に伴い、メモリセルを構成しているキャパシタ素子のサイズも縮小され、これに伴って十分な蓄積電荷量を確保することが困難となってきている。キャパシタ容量を向上させるためには表面積の拡大が必要なことから、スタック型キャパシタ素子として、円筒形状（シリンダー形状）の下部電極を有するキャパシタの開発が進められてきた。
【０００３】
キャパシタ素子が微細化されるに従い、シリンダー形状の下部電極のシリンダー開口径が小さくなり、表面積が縮小されてキャパシタ容量が小さくなる。そこで、キャパシタ容量の確保の為には、単純には、下部電極の高さを高くして表面積を増加させることが要求される。
【０００４】
しかしながら、下部電極の高さを確保してその深部にシリンダー形状を形成しようとすると、下部電極のアスペクト比が高いためにドライエッチングの不具合が発生するという問題があった。すなわち、エッチングガスが下部電極の深部まで入りにくく、ドライエッチングの制御が困難になることから、シリンダーの開口不良や下部電極が不安定な形状となるおそれがあった。また、下部電極が不安定な形状になると、下部電極が倒壊して隣接電極間でショート不良が発生するおそれがあった。
【０００５】
ところで、特許文献１には、キャパシタの下部電極を２段構造とすることで、ドライエッチングの不具合を低減可能な半導体装置が開示されている。すなわち、特許文献１では、特許文献１の図１５に示すように、エッチング阻止膜１０が形成された層間絶縁膜１０２にストレージノードコンタクトプラグ１０４が形成されており、このストレージノードコンタクトプラグ１０４に接続するようにパッド形状のストレージノード（第１蓄積電極）４０が形成され、その上にカップ形状のストレージノード（第２蓄積電極）７０が形成された２段構造のキャパシタ下部電極１０６を有する半導体装置が開示されている。これにより、キャパシタ下部電極１０６が高く形成されてキャパシタ容量が確保され、第２蓄積電極７０のみがカップ形状とされているためドライエッチング時の不具合、すなわち、開口不良あるいはキャパシタ下部電極１０６の形状不良が低減可能とされている。
【特許文献１】特開２００４−３１１９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の図１５に示されるような２段構造のキャパシタ下部電極１０６を用いた場合であっても、デバイスがさらに微細化されることによりリソグラフィにおける重ね合せずれの影響が顕著になるため、再びキャパシタの倒壊あるいはキャパシタの特性の悪化という不具合が発生するおそれがある。従来技術の問題点を、図２１を用いて具体的に説明する。本図は、従来技術である特許文献１の図１５に問題点が発生する現象等を本願発明者が加筆したものである。
【０００７】
図２１に示すように、２段構造のキャパシタ下部電極１０６を形成する際に、パッド形状のストレージノード（第１蓄積電極）４０とカップ形状のストレージノード（第２蓄積電極）７０との位置合せがリソグラフィの重ね合せずれに起因してずれてしまうと、第１蓄積電極４０と第２蓄積電極７０との接触面積が減少してしまうという問題があった。これにより、キャパシタ下部電極１０６の機械的強度が低下して第２蓄積電極７０が倒壊し、隣接するキャパシタ下部電極間でショートするおそれがあった。また、ショートに至らない場合であっても、キャパシタ下部電極１０６を被覆する容量絶縁膜に応力が加わるため、リーク電流が増大してしまうおそれがあった。
【課題を解決するための手段】
【０００８】
上記の事情を鑑みて、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、容量コンタクトプラグ上に形成されたピラー形状の第１蓄積電極と、前記第１蓄積電極の上方に形成されたクラウン形状の第２蓄積電極と、前記第１蓄積電極の上面と前記第２蓄積電極の底面の間に配置されて前記第１蓄積電極及び前記第２蓄積電極を接続するものであって、前記第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有し、前記載置面上に前記第２蓄積電極を載置する電極用ランディングパッドと、前記第１蓄積電極及び前記電極用ランディングパッドの外周面と前記第２蓄積電極の外周面及び内周面とに積層された容量絶縁膜と、前記容量絶縁膜を覆うプレート電極とを備えることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、容量コンタクトプラグ上に第１絶縁膜を積層すると共に、前記第１絶縁膜にピラー形状の第１蓄積電極を埋め込んで形成する工程と、前記第１絶縁膜の上面であって前記第１蓄積電極の直上に前記第１蓄積電極の上面より大きなリセス部を設けるとともに、前記リセス部に第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有する電極用ランディングパッドを形成する工程と、前記第１絶縁膜および前記電極用ランディングパッドを覆う第２絶縁膜を積層するとともに、クラウン形状の第２蓄積電極を前記第２絶縁膜に埋め込み、かつ前記第２蓄積電極の底面が前記載置面に載置されるように形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を除去する工程と、前記第１蓄積電極及び前記電極用ランディングパッドの外周面と前記第２蓄積電極の外周面及び内周面とに容量絶縁膜を積層するとともに、前記容量絶縁膜を覆うプレート電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
以上説明したように、本発明の半導体装置によれば、第１蓄積電極と第２蓄積電極との間に第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有する電極用ランディングパッドが設けられているため、リソグラフィの重ね合せずれのマージンが拡大し、第１蓄積電極と第２蓄積電極との接触面積の減少を防ぐことができる。これにより、キャパシタ容量を確保できると共に第２蓄積電極の機械的強度の低下による第２蓄積電極の倒壊を抑制することができる。また、第２蓄積電極の倒壊による、隣接する下部電極間でのショートを防止することができる。さらに、隣接する下部電極間でのショートに至らない場合であっても、第１及び第２蓄積電極を被覆する容量絶縁膜への応力が低減するため、リーク電流の増大を防止することができる。
【００１１】
また、本発明の半導体装置の製造方法によれば、上記半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した実施の形態について、図面を参照しながら詳細に説明する。尚、以下の図１〜図１８は、本発明を適用した一実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１３】
＜第１実施形態＞
図１は、本発明を適用した第１の実施形態である半導体装置を示す断面模式図である。また、図２〜図９は、本実施形態の半導体装置の製造方法を示す工程断面図である。さらに、図２及び図３は、（ａ）に平面図を、（ｂ）に（ａ）中に示すＡ−Ａ’線に沿った断面図をそれぞれ示している。なお、図４〜図９は、本実施形態の半導体装置の主要部分の構成のみを示しており、図１〜図３に示すような半導体基板近傍の構成は省略している。
【００１４】
先ず、本実施形態の半導体装置について説明する。図１に示すように、本実施形態の半導体装置３１は、容量コンタクトプラグ７上に形成されたピラー形状の第１蓄積電極１３と、第１蓄積電極１３の上方に形成されたクラウン形状の第２蓄積電極２０と、第１蓄積電極１３と第２蓄積電極２０との間に設けられて第２蓄積電極２０用の載置面１６ａを有する電極用ランディングパッド１６と、第１蓄積電極１３及び電極用ランディングパッド１６の外周面と第２蓄積電極２０の外周面及び内周面とに積層された図示略の容量絶縁膜と、この容量絶縁膜を覆うプレート電極２１とを備えたキャパシタである。
【００１５】
より具体的には、図１に示すように、半導体基板１には、複数の素子分離領域２が形成されて活性領域１ａが設けられている。半導体基板１には、図示略のＭＯＳトランジスタが設けられている。活性領域１ａには、ＭＯＳトランジスタを構成する図示略のソース・ドレイン領域が形成されている。このソース・ドレイン領域には、キャパシタ用のセルコンタクトプラグ３ｂが接続されている。さらに活性領域１ａとセルコンタクトプラグ３ｂとを被覆するように第１の層間絶縁膜４が積層されている。
【００１６】
第１の層間絶縁膜４の上面は平坦面とされており、この平坦面には複数のビット線５が形成されている。そして、第１の層間絶縁膜上には、ビット配線５を被覆するように第２の層間絶縁膜６が積層されている。
【００１７】
第２の層間絶縁膜６には、セルコンタクトプラグ３ｂに接続された容量コンタクトプラグ７が形成されている。また、容量コンタクトプラグ７の上面と第１蓄積電極１３の底面との間には、コンタクト用ランディングパッド８が配置されている。コンタクト用ランディングパッド８は、第１蓄積電極１３の底面よりも大きな第１蓄積電極１３用の載置面８ａを有している。載置面８ａ上には、凹部が設けられており、この凹部に第１蓄積電極１３の底面が挿入されている。これにより、容量コンタクトプラグ７と第１蓄積電極１３とがコンタクト用ランディングパッド８を介して接続されている。
【００１８】
コンタクト用ランディングパッド８上には、例えばシリコン窒化膜からなるエッチングストッパ膜９が形成されている。そして、第１蓄積電極１３の底面がエッチングストッパ膜９を貫通して載置面８ａ上の凹部に挿入されている。これにより、第１蓄積電極１３は、機械的強度が向上するため、第１蓄積電極１３が倒壊する虞が低減されている。
【００１９】
第１蓄積電極１３の上面と第２蓄積電極２０の底面との間には、電極用ランディングパッド１６が配置されている。電極用ランディングパッド１６は、第２蓄積電極２０の底面よりも大きな第２蓄積電極用の載置面１６ａを有している。戴置面１６ａの一部に凹部１６ｂが設けられている。また、電極用ランディングパッド１６の底面は、第１蓄積電極１３の上面と同一径に形成されている。そして、電極用ランディングパッド１６の内径は、底面から上面に向けて漸次拡径されている。すなわち、電極用ランディングパッド１６の縦断面は、図１に示されるような逆テーパー形状とされている。
【００２０】
第２蓄積電極２０は、有底筒状のクラウン形状を有している。この第２蓄積電極２０は、第１蓄積電極１３の上方に配置されている。そして、第２蓄積電極２０の底面は、電極用ランディングパッド１６の凹部１６ｂに挿入されている。これにより、第１蓄積電極１３と第２蓄積電極２０とが電極用ランディングパッド１６を介して接続されている。
【００２１】
エッチングストッパ膜９から露出する第１蓄積電極１３及び電極用ランディングパッド１６の外周面と第２蓄積電極２０の外周面及び内周面には、図示略の容量絶縁膜が積層されている。さらに、この容量絶縁膜をプレート電極２１が被覆することによって、本実施形態の２段キャパシタが構成される。すなわち、上述の第１蓄積電極１３及び電極用ランディングパッド１６の外周面と第２蓄積電極２０の外周面及び内周面とが一体となって本実施形態のキャパシタの蓄積電極として機能する。
【００２２】
また、本実施形態において、容量コンタクトプラグ７、コンタクト用ランディングパッド８、第１蓄積電極１３、電極用ランディングパッド１６、第２蓄積電極２０およびプレート電極２１は、金属及び金属化合物で構成されている。そして、上記金属及び金属化合物としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）などの単層膜あるいは積層膜が用いられている。
【００２３】
一方、図示略の容量絶縁膜には、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、酸化ランタン（ＬａＯ）、酸化チタン（ＴｉＯ）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（ＴａＯ）、酸化ニオブ（ＮｂＯ）、酸化ストロンチウム（ＳｒＯ）などの単層膜、混合膜あるいは積層膜を適用することができる。
【００２４】
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置３１の製造方法は、容量コンタクトプラグ上に第１絶縁膜を積層すると共に第１絶縁膜にピラー形状の第１蓄積電極を埋め込んで形成する工程と、第１絶縁膜の上面であって第１蓄積電極の直上に第１蓄積電極の上面より大きなリセス部を設けると共にこのリセス部に第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有する電極用ランディングパッドを形成する工程と、第１絶縁膜および電極用ランディングパッドを覆う第２絶縁膜を積層すると共にクラウン形状の第２蓄積電極を第２絶縁膜に埋め込み且つ第２蓄積電極の底面が載置面に載置されるように形成する工程と、第１絶縁膜及び第２絶縁膜を除去する工程と、第１蓄積電極及び電極用ランディングパッドの外周面と第２蓄積電極の外周面及び内周面とに容量絶縁膜を積層すると共に容量絶縁膜を覆うプレート電極を形成する工程と、から概略構成されている。以下、各工程について詳細に説明する。
【００２５】
（コンタクト用ランディングパッドの形成工程）
本実施形態の半導体装置３１の平面構造について簡単に説明する。図２（ａ）に示すように、半導体基板１上には、複数の活性領域１ａが形成されている。また、複数の活性領域１ａを縦断するように、複数のワード線となるゲート電極３が形成されている。ゲート電極３の間に配置されている活性領域１ａの上方には、セルコンタクトプラグ３ａ，３ｂが形成されている。セルコンタクトプラグ３ａはビット線用であり、同じく３ｂはキャパシタ用である。このセルコンタクトプラグ３ｂの上方には、容量コンタクトプラグ７が形成されてセルコンタクトプラグ３ｂに接続されている。さらに、容量コンタクトプラグ７の上方には、コンタクト用ランディングパッド８が形成されて容量コンタクトプラグ７に接続されている。また、ゲート電極３と直交する方向に、複数のビット線５（図中では１本のみ表示）が形成されている。
【００２６】
まず、コンタクト用ランディングパッドの形成工程について説明する。コンタクト用ランディングパッドの形成工程は、図２（ａ）に示すように、先ず、半導体基板１に素子分離領域２を形成して活性領域１ａを形成する。次に、この活性領域１ａの上方に、ワード線となるゲート電極３ａを形成した後、セルコンタクトプラグ３を形成する。
【００２７】
次に、半導体基板１の上面に第１の層間絶縁膜４を全面に形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により表面を平坦化した後、複数のビット線５を形成する。次に、ビット線５を覆うように第２の層間絶縁膜６を形成し、ＣＭＰ法により表面を平坦化した後、ＴｉＮおよびＷからなる容量コンタクトプラグ７を形成する。
【００２８】
次に、容量コンタクトプラグ７に接続するようにコンタクト用ランディングパッド８を形成する。このコンタクト用ランディングパッド８の形成は、第２の層間絶縁膜６及び容量コンタクトプラグ７上の全面にＴｉＮとＷとを順次堆積した後、リソグラフィ法及びドライエッチング法を用いたパターニングによって形成する。その後、コンタクト用ランディングパッド８の上方にエッチングストッパ膜９を形成する。このエッチングストッパ膜９は、例えばシリコン窒化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって約５０ｎｍの厚さに形成する。
【００２９】
（第１蓄積電極の形成工程）
次に、容量コンタクトプラグ上に第１絶縁膜を積層すると共に第１絶縁膜にピラー形状の第１蓄積電極を埋め込んで形成する工程、すなわち第１蓄積電極の形成工程について説明する。第１蓄積電極の形成工程は、先ず、図３（ｂ）に示すように、例えばシリコン酸化膜をプラズマＣＶＤ法によって約１ｕｍの厚さで成膜して、第１絶縁膜１１を形成する。
【００３０】
次に、リソグラフィ法及びドライエッチング法により、例えば約８０ｎｍの直径を有するシリンダーホール１２を形成する。このシリンダーホール１２は、フッ素（Ｆ）を主成分とするガスプラズマを用い、第１絶縁膜１１とエッチングストッパ膜９とを連続的にエッチングすることにより形成する。
【００３１】
次に、露出したコンタクト用ランディングパッド８の、第１蓄積電極１３用の載置面８ａの一部をオーバーエッチングして凹部を形成する。この戴置面８ａのオーバーエッチングは、例えば、コンタクト用ランディングパッド８の膜厚がおよそ半分程度となるまで行う。ここで、コンタクト用ランディングパッド８がＷで形成されている場合には、ガスプラズマの主成分を塩素（Ｃｌ）に切り替えて行うこともできる。ガスプラズマの主成分を塩素に切り替えた場合には、シリコン酸化膜に対するエッチングの選択比を高くすることができるため、第１絶縁膜１１の膜厚の減少を抑制して、より高精度にＷをエッチングすることができる。
【００３２】
次に、シリンダーホール１２の内周面及び戴置面８ａの凹部を洗浄した後に、ＴｉＮ層１３ａを例えば１５ｎｍの厚さに成膜し、連続してＷ層１３ｂを例えば１４０ｎｍの厚さに成膜してシリンダーホール１２及び戴置面８ａの凹部を埋め込む。その後、第１絶縁膜１１上に形成されたＷ層１３ｂ及びＴｉＮ層１３ａをＣＭＰ法により除去することによって、シリンダーホール１２及び戴置面８ａの凹部内にＴｉＮ層１３ａ及びＷ層１３ｂからなるピラー形状の第１蓄積電極１３を形成する。なお、図３（ａ）に第１蓄積電極１３を形成した段階の平面図を示している。一方、図３（ｂ）に示すように、シリンダーホール１２の底面がコンタクト用ランディングパッド８の戴置面８ａの凹部と連続して形成されるため、第１蓄積電極１３の底面が、エッチングストッパ膜９を貫通して戴置面８ａの一部に形成された凹部に挿入される。
【００３３】
（電極用ランディングパッドの形成工程）
次に、第１絶縁膜の上面であって第１蓄積電極の直上に第１蓄積電極の上面より大きなリセス部を設けると共にこのリセス部に第２蓄積電極の底面よりも大きな第２蓄積電極用の載置面を有する電極用ランディングパッドを形成する工程、すなわち、電極用ランディングパッドの形成工程について説明する。電極用ランディングパッドの形成工程は、先ず、図４に示すように、第１蓄積電極１３にリセス部（凹部）１４を形成する。このリセス部１４は、第１蓄積電極１３を形成した後、六フッ化硫黄（ＳＦ６）ガスを含むガスプラズマを用いて第１蓄積電極１３の上面から例えば約６０ｎｍの深さとなるようにドライエッチバックして形成する。なお、図４に示すように、リセス部１４の縦断面は、矩形状となる。
【００３４】
次に、図５に示すように、縦断面が矩形状のリセス部１４に対して、第１絶縁膜１１の上面から例えば３０ｎｍ程度のスパッタエッチング処理を行う。これにより、図５に示すように、縦断面が逆テーパー形状の内周面を有するリセス部１５を形成することができる。なお、周知のように、アルゴン（Ａｒ）を用いるスパッタエッチングでは、４５°の角度を有する面が最もスパッタ効率が高くなる。本実施形態では、この性質を利用して逆テーパー形状の内周面を形成する。
【００３５】
次に、図６に示すように、上記リセス部１５に電極用ランディングパッド１６を形成する。この電極用ランディングパッド１６は、リセス部１５の全面にＴｉＮ膜をたとえば６０ｎｍの厚さで堆積した後に、第１絶縁膜１１上に形成された余剰のＴｉＮ膜をＣＭＰ法により除去して形成する。このようにして、例えば３０ｎｍの高さを有する電極用ランディングパッド１６を形成する。
【００３６】
（第２蓄積電極の形成工程）
次に、第１絶縁膜および電極用ランディングパッドを覆う第２絶縁膜を積層すると共にクラウン形状の第２蓄積電極を第２絶縁膜に埋め込み且つ第２蓄積電極の底面が載置面に載置されるように形成する工程、すなわち、第２蓄積電極の形成工程について説明する。第２蓄積電極の形成工程は、先ず、図７に示すように、第２絶縁膜１７をたとえば１ｎｍの厚さで成膜する。次に、リソグラフィ法及びドライエッチング法により、第２絶縁膜１７にシリンダーホール１８を形成する。このシリンダーホール１８の形成は、Ｆを主成分とするガスプラズマを用いて第２絶縁膜１７をエッチングして行う。
【００３７】
次に、シリンダーホール１８の底面に露出した電極用ランディングパッド１６の接地面１６ａの一部を例えば３０ｎｍ程度の深さまでオーバーエッチングして、凹部１６ｂを形成する。なお、電極用ランディングパッド１６がＴｉＮ膜の場合には、塩素を主成分とするガスプラズマに切り替えてオーバーエッチングすることもできる。
【００３８】
次に、シリンダーホール１８及び凹部１６ｂの内周面にＴｉＮ膜２０ａを例えば１５ｎｍの厚さで全面に堆積させた後、シリンダーホール１８及び凹部１６ｂの内部を例えばシリコン酸化膜１９で充填する。そして、第２絶縁膜１７上に形成されたＴｉＮ膜２０ａをＣＭＰ法で除去する。また、第２蓄積電極２０は、電極用ランディングパッド１６の戴置面１６ａの一部に形成された凹部１６ｂに底面を挿入した状態で形成する。これにより、第２蓄積電極２０と電極用ランディングパッド１６との接触面積が確保されると共に機械的強度が増加するため、第２蓄積電極２０の倒壊を抑制することができる。
【００３９】
（絶縁膜の除去工程）
次に、第１絶縁膜及び第２絶縁膜を除去する工程、すなわち、絶縁膜の除去工程について説明する。絶縁膜の除去工程は、図８に示すように、高濃度（５０％）フッ酸を用いて、第２絶縁膜１７、シリコン酸化膜１９及び第１絶縁膜１１をウェットエッチングにより除去する。
【００４０】
（容量絶縁膜及びプレート電極の形成工程）
最後に、第１蓄積電極及び電極用ランディングパッドの外周面と第２蓄積電極の外周面及び内周面とに容量絶縁膜を積層すると共に容量絶縁膜を覆うプレート電極を形成する工程、すなわち、容量絶縁膜及びプレート電極の形成工程について説明する。容量絶縁膜及びプレート電極の形成工程は、先ず、第１蓄積電極１３及び電極用ランディングパッド１６の外周面と第２蓄積電極２０の外周面及び内周面との全面を被覆するように、第１キャパシタおよび第２キャパシタ共通となる容量絶縁膜を形成する。次に、図９に示すように、図示略の容量絶縁膜を被覆するようにＴｉＮ膜及びＷ膜からなるプレート電極２１を形成する。以上の工程により、図１に示すような半導体装置３１が形成される。
【００４１】
以上説明したように、本実施形態の半導体装置３１によれば、ピラー形状の第１蓄積電極１３とクラウン形状の第２蓄積電極２０との間に第２蓄積電極２０の底面よりも大きな第２蓄積電極用の戴置面１６ａを有する電極用ランディングパッド１６が設けられているため、第１蓄積電極１３と第２蓄積電極２０との重ね合せマージンを拡大する。これにより、ピラー形状の第１蓄積電極１３とクラウン形状の第２蓄積電極２０との重ね合わせずれが低減して、クラウン形状の第２蓄積電極２０の底面と第２ランディングパッド１６の戴置面１６ａとの接触面積の減少が抑制される。したがって、キャパシタ容量を確保できると共に第２蓄積電極２０の機械的強度の低下による第２蓄積電極２０の倒壊を抑制することができる。
【００４２】
また、本実施形態の半導体装置３１によれば、第２蓄積電極２０を電極用ランディングパッド１６の戴置面１６ａの一部に設けた凹部１６ｂに挿入されているため、機械的強度を向上させることができる。これにより、第２蓄積電極２０の倒壊を効果的に抑制することができる。さらに、第１蓄積電極１３と第２蓄積電極２０との間に、電極用ランディングパッド１６を設けると共に電極用ランディングパッド１６の外周面を逆テーパー面とすることにより、蓄積電極全体の表面積が増加するため、キャパシタの容量を増加させることができる。更にまた、第１蓄積電極１３の底面がエッチングストッパ膜９を貫通して、コンタクト用ランディングパッド８の戴置面８ａの一部の設けた凹部に挿入されている。これにより、機械的強度が向上して第１蓄積電極１３の倒壊を防止することができる。このように、第１及び第２蓄積電極１３，２０の倒壊、歪みの発生を防止して、容量絶縁膜に応力が加わることを回避できるため、容量絶縁膜のリーク電流の増大を抑制することができる。
【００４３】
本実施形態の半導体装置３１の製造方法によれば、電極用ランディングパッド１６は第１蓄積電極１３に対して自己整合で形成するため、第１蓄積電極１３と電極用ランディングパッド１６との位置ズレを抑制することができる。また、第１蓄積電極１３の形成用の第１絶縁膜１１をそのまま用いることができるため、電極用ランディングパッド１６を形成するために新たなリソグラフィ工程を追加する必要がない。さらに、第１絶縁膜１１の上面であって第１蓄積電極１３の直上部分をスパッタエッチングによって成型することができるため、大きな戴置面１６ａを有する逆テーパー形状の電極用ランディングパッド１６の型（逆パターン）を比較的容易に形成することができる。
【００４４】
また、本実施形態の半導体装置３１の製造方法によれば、戴置面１６ａの一部に形成される凹部１６ｂは、第２蓄積電極２０の形成用のシリンダーホール１８と連続して形成するため、第２蓄積電極２０と凹部１６ｂとの位置ずれが抑制されて、容易に第２蓄積電極２０の底面を凹部１６ｂに挿入することができる。
【００４５】
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態について説明する。
図１０は、本発明を適用した第２の実施形態である半導体装置を示す断面模式図である。また、図１１〜図１３は、本実施形態の半導体装置の製造方法を示す工程断面図である。
【００４６】
先ず、本実施形態の半導体装置の構成について説明する。
図１０に示すように、本実施形態の半導体装置３２は、電極用ランディングパッド２６の構成が、前述の第１の実施形態の電極用ランディングパッド１６の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置３２については、第１の実施形態の半導体装置３１と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００４７】
図１０に示すように、電極用ランディングパッド２６は、外周面２６ｃの一部がほぼ垂直な円筒面とされている。また、外周面２６ｃの上端部及び下端部は丸みを帯びた円弧状とされている。また、外周面２６ｃの下端部は、電極用ランディングパッド２６の戴置面２６ａから例えば３０ｎｍの深さとなる位置に設けられている。したがって、上記第１実施形態の電極用ランディングパッド１６と比較すると、本実施形態の電極用ランディングパッド２６は、縦長の円筒に近い形状（略円筒形状）を有しており、上記戴置面２６ａからの深さがほぼ均一化されている。
【００４８】
次に、第２の実施形態である半導体装置３２の製造方法について説明する。なお、本実施形態の半導体装置３２の製造方法については、第１の実施形態の半導体装置３１の製造方法と同一の工程については同じ符号を付すると共に説明を省略する。
【００４９】
（第２ランディングパッドの形成工程）
本実施形態の電極用ランディングパッドの形成工程は、先ず、図４と同様にして、第１蓄積電極１３にリセス部（凹部）１４を形成する。次に、図１１に示すように、第１絶縁膜１１を希フッ酸によって例えば３０ｎｍの深さまでウェットエッチングする。ここで、ウェットエッチングはスパッタエッチングと異なり、エッチング速度に方向性をもたないため、どの部分も同じ速度でエッチングが進行する。その結果、図１１に示したように、リセス部１４は、内周面２５ａの一部がほぼ垂直な円筒面に形成されたリセス部２５に成形される。また、ウェットエッチング時の液流れにより、内周面２５ａの上端部２５ｂおよび下端部２５ｃは、丸みを帯びた形状に成形される。なお、ウェットエッチングを用いることにより、処理時間の調整によって、下端部２５ｃを第１絶縁膜１１の上面から例えば３０ｎｍほど堀下がった位置になるように容易に制御することができる。
【００５０】
次に、図１２に示すように、成形したリセス部２５に対して上述した第１実施形態と同じ方法を用いて電極用ランディングパッド２６を形成する。さらに、図１３に示すように、第２蓄積電極２０を形成する。その後、第１実施形態と同様に容量絶縁膜及びプレート電極２１を形成して図１０に示すような半導体装置３２を形成することができる。
【００５１】
以上説明したように、本実施形態の半導体装置３２によれば、電極用ランディングパッド２６が略円筒形状に形成されているため、蓄積電極の表面積が増加してキャパシタ容量を確保することができる。また、戴置面２６ａからの深さがほぼ均一化されているため、第２蓄積電極２０の底面を深く埋め込むことができる。これにより、第２蓄積電極２０の機械的強度を向上することができるため、第２蓄積電極の倒壊をより効果的に防止することができる。
【００５２】
また、本実施形態の半導体装置３２の製造方法によれば、ウェットエッチングによってリセス部２５を成形しているため、スパッタエッチングの場合に比べて、略円筒形状にリセス部２５を形成することができる。これにより、リセス部２５の深さを均一化することができる。また、スパッタエッチングでは、最初に形成するリセス部１４の深さを深くしても、スパッタエッチングで形成可能な深さが側壁傾斜角４５°で律則されてしまう。すなわち、スパッタエッチングではリセス部を深く形成しようとすると、横方向にもリセス部が拡大してしまう。このため、隣接キャパシタがショートしてしまい、形成できるリセス部の深さには制限が生じる場合がある。しかし、本実施形態におけるウェットエッチングでは、等方性エッチングを利用するのでこのような制限がなく、最初に形成するリセス部１４の深さに応じてリセス部２５を深く成形することができる。これにより、容易に微細化に対応することができる。
【００５３】
＜第３の実施形態＞
次に、本発明を適用した第３の実施形態について説明する。
図１４は、本発明を適用した第３の実施形態である半導体装置を示す断面模式図である。また、図１５〜図１８は、本実施形態の半導体装置の製造方法を示す工程断面図である。
【００５４】
先ず、本実施形態の半導体装置の構成について説明する。
図１４に示すように、本実施形態の半導体装置３３は、第１蓄積電極２３の構成が、前述の第１の実施形態の第１蓄積電極１３の構成とは異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置３３については、第１の実施形態の半導体装置３１と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００５５】
図１４に示すように、第１蓄積電極２３の外周面の一部が逆テーパー面２３ｃとされている。また、上記逆テーパー面２３ｃは、電極用ランディングパッド３６の外周面をなす逆テーパー面３６ｃと比較して、鉛直方向に対して緩やかに傾斜されている。この第１蓄積電極２３は、ルテニウム（Ｒｕ）単独で形成されており、電極用ランディングパッド３６の材質にもルテニウム（Ｒｕ）が用いられているため、第１蓄積電極２３と電極用ランディングパッド３６とが見かけ上一体化されている。
【００５６】
次に、第３の実施形態である半導体装置３３の製造方法について説明する。なお、本実施形態の半導体装置３３の製造方法については、第１及び第２の実施形態の半導体装置３１，３２の製造方法と同一の工程については同じ符号を付すると共に説明を省略する。
【００５７】
（第１蓄積電極及び電極用ランディングパッドの形成工程）
本実施形態の第１蓄積電極の形成工程は、先ず、図３（ｂ）に示した第１実施形態と同様にして、第１絶縁膜１１としてシリコン酸化膜をプラズマＣＶＤ法により例えば約１ｕｍの厚さで成膜する。次に、リソグラフィ法及びドライエッチング法によって、例えば約８０ｎｍの直径を有するシリンダーホール１２を形成する。次に、図１５に示すように、Ｒｕ層２３ａを例えば７０ｎｍの厚さで成膜してシリンダーホール１２を埋め込む。その後、第１シリンダー層間膜１１上に形成されたＲｕ層２３ａをＣＭＰ法により除去する。
【００５８】
次に、図１６に示すように、第１蓄積電極２３と接する第１絶縁膜１１の一部をエッチングして空隙３５を形成する。例えば、希フッ酸を用いてシリコン酸化膜からなる第１絶縁膜１１を４０ｎｍ程度ウェットエッチングする。ここで、ルテニウムから構成されるＲｕ層２３ａとシリコン酸化膜からなる第１絶縁膜１１との密着性が悪い為、Ｒｕ層２３ａと第１絶縁膜１１との界面にエッチャント（希フッ酸）が浸入する。これにより、Ｒｕ層２３ａと接するシリコン酸化膜が第１絶縁膜１１の上面よりも比較的早くエッチングされて、上記界面に空隙３５が形成される。この空隙３５の内周面は、図１６に示すように、第１絶縁膜の上面からＲｕ層２３ａに沿って漸次縮径されており、逆テーパー面３５ａとこの逆テーパー面３５ａよりも緩やかに傾斜された逆テーパー面３５ｂとが連続して形成される。
【００５９】
次に、図１７に示すように、空隙３５の内部に電極用ランディングパッド３６の構成材料であるＲｕを例えば７０ｎｍの厚さとなるように充填する。次に、ＣＭＰで平坦化処理することにより、外周面が逆テーパー面３６ｃとされている電極用ランディングパッド３６と、外周面の一部が緩やかに傾斜した逆テーパー面２３ｃとされている第１蓄積電極２３とを同時に形成することができる。なお、電極用ランディングパッド３６の高さは、例えば３０ｎｍ程度に形成することができる。
【００６０】
次に、図１８に示すように、上述した第１実施形態と同様にして電極用ランディングパッド３６の戴置面３６ａに第２蓄積電極２０を形成する。その後、第１実施形態と同様に容量絶縁膜及びプレート電極２１を形成して図１４に示すような半導体装置３３を形成する。
【００６１】
以上説明したように、本実施形態の半導体装置３３によれば、第１蓄積電極２３の外周面の一部が逆テーパー面２３ｃとされているため、蓄積電極全体の表面積を増加させることができる。したがって、キャパシタ容量を向上させることができる。
【００６２】
また、本実施形態の半導体装置３３の製造方法によれば、第１及び第２実施形態のように、第１蓄積電極１３のドライエッチバック処理を行う必要がない。これにより、第１蓄積電極２３上に第２蓄積電極２０の底面よりも大きな載置面３６ａを有する電極用ランディングパッド３６を容易に形成することができる。
【００６３】
なお、本実施形態の半導体装置３３は、図１４に示されるようなクラウン形状の第２蓄積電極２０を備えているが、これに限定されるものではない。例えば、図１９に示すように、クラウン形状の第２蓄積電極２０に代えて、ピラー形状の第２蓄積電極４０を備えた半導体装置４３としても良い。このピラー形状の第２蓄積電極４０は、上述の製造方法と同様にして形成することができる。したがって、第２蓄積電極をピラー形状に形成することにより、クラウン形状に形成するよりも第２蓄積電極の底面をより小さく形成することができる。すなわち、この半導体装置４３によれば、クラウン形状の第２蓄積電極を備える半導体装置３３と比較して、より微細化に対応することができる。
【実施例】
【００６４】
以下に、実施例を挙げて本発明の効果を詳細に説明する。
図２０は、本発明を適用した実施例及び比較例の半導体装置のリーク電流特性を比較したグラフを示している。この特性評価には、表面に高濃度拡散層を形成した半導体基板上に、２段キャパシタを５１２Ｍｃｅｌｌ並列に形成したＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を用いた。ここで、図１に示すような第１実施形態の半導体装置３１の構成を有するＴＥＧを実施例とした。これに対して、図１に示す半導体装置３１の構成から、コンタクト用ランディングパッド８及び電極用ランディングパッド１６の構成を省略したＴＥＧを比較例とした。また、実施例及び比較例の容量絶縁膜には、酸化アルミニウムと酸化ハフニウムとの積層膜を用いた。さらに、コンタクト用ランディングパッド８、ピラー形状の第１蓄積電極１３、電極用ランディングパッド１６、クラウン形状の第２蓄積電極２０およびプレート電極２１には、ＴｉＮを用いた。
【００６５】
図２０の（１）は、実施例のリーク電流特性を示すプロファイルであり、図２０の（２）は、比較例のリーク電流特性を示すプロファイルである。また、図２０の縦軸は、１セル（ｃｅｌｌ）当たりのリーク電流値を示しており、横軸は半導体基板をアース電位とした場合のプレート電極への印加電圧を示している。ここで、５１２Ｍｃｅｌｌ相当のＤＲＡＭで必要とされるリーク電流許容値は、±１Ｖにおいて１×１０−１７Ａ／ｃｅｌｌ以下である。
【００６６】
実施例は、図２０のプロファイル（１）に示されるように、上記リーク電流許容値を満足していることが確認された。これに対して、比較例は、図２０のプロファイル（２）に示されるように、リーク電流許容値を満足しないことが確認された。なお、図２０に示すように、印加電圧１，−１Ｖにおいて、比較例は実施例よりも２桁程度リーク電流が大きいことが確認された。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明を適用した第１の実施形態である半導体装置を示す断面模式図である。
【図２】図２は、第１実施形態の半導体装置の製造方法を示しており、（ａ）に平面図を、（ｂ）に（ａ）中に示すＡ−Ａ’線に沿った断面図である。
【図３】図３は、第１実施形態の半導体装置の製造方法を示しており、（ａ）に平面図を、（ｂ）に（ａ）中に示すＡ−Ａ’線に沿った断面図である。
【図４】図４は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】図５は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図６】図６は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図７】図７は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図８】図８は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図９】図９は、第１実施形態の半導体装置の製造方法を示す工程断面図である。
【図１０】図１０は、本発明を適用した第２の実施形態である半導体装置を示す断面模式図である。
【図１１】図１１は、第２実施形態の半導体装置の製造方法を示す工程断面図である。
【図１２】図１２は、第２実施形態の半導体装置の製造方法を示す工程断面図である。
【図１３】図１３は、第２実施形態の半導体装置の製造方法を示す工程断面図である。
【図１４】図１４は、本発明を適用した第３の実施形態である半導体装置を示す断面模式図である。
【図１５】図１５は、第３実施形態の半導体装置の製造方法を示す工程断面図である。
【図１６】図１６は、第３実施形態の半導体装置の製造方法を示す工程断面図である。
【図１７】図１７は、第３実施形態の半導体装置の製造方法を示す工程断面図である。
【図１８】図１８は、第３実施形態の半導体装置の製造方法を示す工程断面図である。
【図１９】図１９は、本発明を適用した第３の実施形態である半導体装置の変形例を示す断面模式図である。
【図２０】図２０は、本発明の実施例及び比較例の半導体装置のリーク電流特性を示すグラフであり、（１）は実施例のリーク電流特性を示すプロファイルであり、（２）は比較例のリーク電流特性を示すプロファイルである。
【図２１】図２１は、従来の２段キャパシタを有する半導体装置の問題点を説明するための断面模式図である。
【符号の説明】
【００６８】
１…半導体基板、１ａ…活性領域、２…素子分離領域、３…ゲート電極、３ａ，３ｂ…セルコンタクトプラグ、４…第１の層間絶縁膜、５…ビット配線、６…第２の層間絶縁膜、７…容量コンタクトプラグ、８…コンタクト用ランディングパッド、８ａ…戴置面、９…エッチングストッパ膜、１１…第１絶縁膜、１２…シリンダーホール、１３，２３…ピラー形状の第１蓄積電極、１４，１５，２５…リセス部、１６，２６，３６…電極用ランディングパッド、１６ａ，２６ａ，３６ａ…戴置面、１６ｂ…凹部、１７…第２絶縁膜、１８…シリンダーホール、１９…シリコン酸化膜、２０…クラウン形状の第２蓄積電極、２１…プレート電極、３１，３２，３３，４３…半導体装置、３５…空隙、４０…ピラー形状の第２蓄積電極
【図１】
2010034198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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