(57)【要約】【課題】オン抵抗の増大を抑制しつつ、ゲート抵抗を低減して高速スイッチング化が図れる半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体層１０におけるソース領域１４が設けられた表面上に設けられソース領域１４と接続された第１の主電極４０と、ベース領域１３に対して絶縁膜１７を介して対向し第１の方向Ｘに延在するゲート電極１６と、ゲート電極１６と接続され半導体層１０の表面上で第１の方向Ｘに交差して設けられた第１のゲート配線３１と、第１のゲート配線３１上に設けられ第１のゲート配線３１と接続されたゲートコンタクト部３２と、第１のゲート配線３１上に設けられ、ゲートコンタクト部３２を介して第１のゲート配線３１と接続され、第１のゲート配線３１よりも幅が広く且つ低抵抗な材料からなる第２のゲート配線３２とを備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、前記第１の半導体領域上に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の表層部に選択的に設けられた第１導電型の第３の半導体領域とを有する半導体層と、
前記半導体層における前記第３の半導体領域が設けられた表面上に設けられ、前記第３の半導体領域と接続された第１の主電極と、
前記半導体層における前記表面の反対側の裏面に設けられた第２の主電極と、
前記第２の半導体領域における前記第１の半導体領域と前記第３の半導体領域との間の部分に絶縁膜を介して対向し、第１の方向に延在するゲート電極と、
前記ゲート電極と接続され、前記半導体層の前記表面上で前記第１の方向に交差して設けられた第１のゲート配線と、
前記第１のゲート配線上に設けられ、前記第１のゲート配線と接続されたゲートコンタクト部と、
前記第１のゲート配線上に設けられ、前記ゲートコンタクト部を介して前記第１のゲート配線と接続され、前記第１のゲート配線よりも幅が広く且つ低抵抗な材料からなる第２のゲート配線と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のゲート配線は銅を含む材料からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の主電極は、前記第３の半導体領域に接して前記半導体層の表面上に設けられた第１電極部と、前記第１電極部上に設けられ前記第１電極部よりも低抵抗な材料からなる第２電極部とを有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２電極部は銅を含む材料からなることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の主電極における前記第２電極部の厚さは、前記第２のゲート配線の厚さよりも厚いことを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
例えば電源用スイッチングデバイスにおいて、トレンチゲート構造は単位面積のオン抵抗が低いことからよく用いられている。そのトレンチゲート構造のデバイスにおいて、例えば特許文献１には、ストライプ状にゲート電極を形成し、その延在方向に対して垂直な方向に多結晶シリコンのゲート引回配線を形成した構造が開示されている。
【０００３】
ゲート引回配線にはゲート電流が集中するため低抵抗であることが望まれる。ゲート引回配線の幅を広げれば低抵抗化できる。しかし、従来、トランジスタを構成する他の要素との配置制約などから、ゲート引回配線の直下にはトランジスタが形成されず、ゲート引回配線の幅を大きくすればするほどチップ内における無効エリアが増え、オン抵抗の増大をまねいてしまう。すなわち、ゲート抵抗とオン抵抗とはトレードオフ関係にある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５９９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗の増大を抑制しつつ、ゲート抵抗を低減して高速スイッチング化が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の第１の半導体領域と、前記第１の半導体領域上に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の表層部に選択的に設けられた第１導電型の第３の半導体領域とを有する半導体層と、前記半導体層における前記第３の半導体領域が設けられた表面上に設けられ、前記第３の半導体領域と接続された第１の主電極と、前記半導体層における前記表面の反対側の裏面に設けられた第２の主電極と、前記第２の半導体領域における前記第１の半導体領域と前記第３の半導体領域との間の部分に絶縁膜を介して対向し、第１の方向に延在するゲート電極と、前記ゲート電極と接続され、前記半導体層の前記表面上で前記第１の方向に交差して設けられた第１のゲート配線と、前記第１のゲート配線上に設けられ、前記第１のゲート配線と接続されたゲートコンタクト部と、前記第１のゲート配線上に設けられ、前記ゲートコンタクト部を介して前記第１のゲート配線と接続され、前記第１のゲート配線よりも幅が広く且つ低抵抗な材料からなる第２のゲート配線と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗の増大を抑制しつつ、ゲート抵抗を低減して高速スイッチング化が図れる半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置における主要要素の平面位置関係を例示する模式図。
【図２】図１におけるＡ−Ａ断面に対応する模式断面図。
【図３】図１におけるＢ−Ｂ断面に対応する模式断面図。
【図４】図１におけるＣ−Ｃ断面に対応する模式断面図。
【図５】図１におけるＤ−Ｄ断面に対応する模式断面図。
【図６】図１に示す半導体チップの実装例を示す模式平面図。
【図７】図６に示す半導体装置を樹脂でパッケージングした状態の模式平面図。
【図８】本発明の他の実施形態に係る半導体装置における主要要素の平面位置関係を例示する模式図。
【図９】図８におけるＥ−Ｅ断面に対応する模式断面図。
【図１０】図８に示す半導体チップの実装形態及びパッケージング形態を示す模式平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。
【００１０】
図１は、本発明の実施形態に係る半導体装置における主要要素の平面位置関係を例示する模式図である。この図１は、リードフレームや基板などへの実装前の半導体チップ１を示す。
図２は、図１におけるＡ−Ａ断面に対応する模式断面図である。
図３は、図１におけるＢ−Ｂ断面に対応する模式断面図である。
図４は、図１におけるＣ−Ｃ断面に対応する模式断面図である。
図５は、図１におけるＤ−Ｄ断面に対応する模式断面図である。
【００１１】
半導体チップ１は、半導体層１０の表裏面のそれぞれに設けられた第１の主電極４０と第２の主電極２２との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）においては、第１の主電極４０はソース電極として機能し、第２の主電極２２はドレイン電極として機能する。例えば図２に示すように、半導体層１０は、Ｎ＋型のドレイン層（または基板）１１、Ｎ−型のドリフト層１２、Ｐ型のベース領域１３、Ｎ＋型のソース領域１４、Ｐ＋型のベースコンタクト領域１５を有し、例えばこれらの材質はいずれもシリコンである。
【００１２】
ドレイン層１１上にドリフト層１２が設けられ、ドリフト層１２上にベース領域１３が設けられ、ベース領域１３の表層部に、ソース領域１４とベースコンタクト領域１５とが選択的に設けられている。
【００１３】
半導体チップ１はトレンチゲート構造を有し、半導体層１０の表面側にトレンチが形成され、そのトレンチ内に絶縁膜１７を介してゲート電極１６が設けられている。トレンチゲートは隣り合うソース領域１４間に位置し、ベース領域１３を貫通してドリフト層１２まで達している。ゲート電極１６の側面部は、絶縁膜１７を介してソース領域１４とドリフト層１２との間のベース領域１３に対向している。
【００１４】
ゲート電極１６、ソース領域１４およびベースコンタクト領域１５は、例えばストライプ状の平面パターンで形成され、図１におけるＸ方向（第１の方向）に延在している。
【００１５】
半導体層１０の表面上には第１の主電極４０が設けられている。第１の主電極４０は、ソース領域１４及びベースコンタクト領域１５と直接あるいはコンタクト層を介してオーミック接触して設けられた第１電極部２１と、この第１電極部２１上に設けられた第２電極部４１ａ、４１ｂとを有する。
【００１６】
第１電極部２１は、例えばスパッタ法で形成されたアルミニウムまたはアルミニウムを主体とする合金からなる。第２電極部４１ａ、４１ｂは、例えばめっき法で形成された銅または銅を主体とする合金からなる。
【００１７】
半導体層１０の裏面であるドレイン層１１の裏面には第２の主電極２２が設けられている。第２の主電極２２は、ドレイン層１１と直接あるいはコンタクト層を介してオーミック接触している。
【００１８】
第２の主電極２２の方が第１の主電極４０よりも高電位とされた状態で、ゲート電極１６に、後述するゲート配線を介して所定のゲート電圧が印加されると、ベース領域１３におけるゲート電極１６に対向する部分にチャネル（反転層）が形成され、ドレイン層１１、ドリフト層１２、チャネルおよびソース領域１４を介して第２の主電極２２と第１の主電極４０間の縦方向に電流が流れ、このトレンチゲートＭＯＳＦＥＴがオン状態とされる。また、ゲート電極１６に所定のゲート電圧以下の電圧を印加した場合、ベース領域１３におけるゲート電極１６に対向する部分にチャネル（反転層）が形成されないため、第２の主電極２２と第１の主電極４０間の縦方向に電流が流れず、このトレンチゲートＭＯＳＦＥＴがオフ状態となる。ドリフト層１２はオフ状態において、第１の主電極４０に対して第２の主電極２２に高電位が印加された場合、ベース領域１３からドリフト層１２へ空乏層がのび、ドリフト層１２が空乏化することで電界を緩和しアバランシェ降伏する電圧を大きくする働きをする。
【００１９】
次に、ゲート電極１６と接続されたゲート配線について説明する。
【００２０】
図１に示すように、複数のゲート電極１６がＸ方向（第１の方向）に延在して形成されている。そのＸ方向に対して交差する方向（図１の例ではＸ方向に対して直交するＹ方向（第２の方向））に、第１のゲート配線３１が延在している。
【００２１】
ゲート電極１６は、例えばＣＶＤ（chemical vapor deposition）法でトレンチ内に多結晶シリコンを埋め込むことで形成され、このときにトレンチ開口端よりも上方の半導体層１０表面上における第１のゲート配線３１を形成する部分にも多結晶シリコンを形成することで第１のゲート配線３１を形成する。
【００２２】
すなわち、第１のゲート配線３１は、図３、４に示すように、ゲート電極１６と同材料で一体に設けられ、ゲート電極１６との交差部分でゲート電極１６と接続されている。図１におけるＤ−Ｄ断面を表す図５に示すように、第１のゲート配線３１は絶縁膜１７を介してベース領域１３上に設けられ、Ｙ方向（第２の方向）に延在している。
第１のゲート配線３１をベース領域１３上に設けず、ドリフト層１２上に形成する場合、ゲート−ドレイン間の容量が大きくなる。ゲート−ドレイン間容量はスイッチング時間やスイッチング損失に影響するパラメータであり、ゲート−ドレイン間容量が小さいほどスイッチング時間を短く、かつ、スイッチング損失を小さくできることは一般的に知られている。したがって、第１のゲート配線３１をベース領域１３上に設けることで、ゲート−ドレイン間の容量を小さくでき、スイッチング時間を短く、かつ、スイッチング損失を小さくできる。スイッチング時間やスイッチング損失を小さくする必要のない用途には、第１のゲート配線３１をドリフト層１２上に設けてもよい。
また、第１のゲート配線３１は、図１に示すように、半導体チップ１の外縁部分（終端部）にも枠状の平面パターンで形成されている。第１のゲート配線３１はゲート電極１６と同じ多結晶シリコンからなるが、第１のゲート配線３１を金属シリサイド化させて低抵抗化させてもよい。
【００２３】
第１のゲート配線３１とゲート電極１６との交差箇所における任意の箇所には、ゲートコンタクト部３２が設けられている。図１に示すように、第１のゲート配線３１とゲート電極１６との交差箇所においてゲートコンタクト部３２をＹ方向に一つおきに形成している。また、Ｘ方向についても、第１のゲート配線３１とゲート電極１６との交差箇所においてゲートコンタクト部３２を一つおきに形成している。ゲートコンタクト部３２の断面図を図３に示す。
【００２４】
ゲート電極１６上には絶縁層２３、２４が設けられ、これら絶縁層２３、２４によってゲート電極１６及び第１のゲート配線３１と、第１の主電極４０の第１電極部２１とが絶縁分離されている。ゲートコンタクト部３２は第１のゲート配線３１上に設けられている。
【００２５】
ゲートコンタクト部３２が設けられていない箇所では、図４に示すように第１のゲート配線３１の上面は絶縁層２４で覆われている。ゲートコンタクト部３２が設けられた箇所では、図３に示すように絶縁層２４の一部が開口されゲートコンタクト部３２が第１のゲート配線３１の上面に接している。ゲートコンタクト部３２の横には第１の主電極４０の第１電極部２１が位置するが、この第１電極部２１とゲートコンタクト部３２とは絶縁層３５によって絶縁分離されている。
図３に示されるゲートコンタクト部３２が設けられている箇所の第１のゲート配線３１の幅Ｌ１は、ゲートコンタクト部３２を安定的に形成するために、図４に示されるゲートコンタクト部３２が設けられていない箇所の第１のゲート配線３１の幅Ｌ２より大きい。
したがって、図１に示すように第１のゲート配線３１とゲート電極１６との交差箇所においてゲートコンタクト部３２を一つおきに形成することで、第１のゲート配線３１とゲート電極１６との交差箇所すべてにゲートコンタクト部３２を形成する場合に比べて、素子が有効に動作する領域を増やすことができる。
【００２６】
ゲートコンタクト部３２および第１の主電極４０の第１電極部２１は、同材料（例えばアルミニウムまたはアルミニウムを主体とする合金）からなり、同じプロセス（例えばスパッタ法）で同時に形成される。
【００２７】
第１のゲート配線３１上には、図１に示すように、第１のゲート配線３１と同様な平面パターンで第２のゲート配線３３が形成されている。すなわち、第２のゲート配線３３は、ゲート電極１６の延在方向であるＸ方向（第１の方向）に交差する方向（図１に示す例ではＸ方向に対して直交するＹ方向（第２の方向））に延在し、且つ半導体チップ１の外縁部分（終端部）にも枠状の平面パターンで形成されている。ただし、第２のゲート配線３３の方が第１のゲート配線３１よりも幅が広い。
【００２８】
図３に示すように、第２のゲート配線３３はゲートコンタクト部３２の上面に接している。したがって、ゲート電極１６は、第１のゲート配線３１とゲートコンタクト部３２を介して第２のゲート配線３３と電気的に接続されている。
【００２９】
第２のゲート配線３３は、第１のゲート配線３１及びゲートコンタクト部３２よりも低抵抗な材料（例えば銅または銅を主体とする合金）からなり、例えばめっき法で形成される。
【００３０】
第２のゲート配線３３は、第１の主電極４０の第１電極部２１よりも上方に設けられ、図３に示すように、その幅方向の両端部が第１電極部２１の上方に若干重なる位置にまで張り出している。
【００３１】
第２のゲート配線３３と、第１の主電極４０の第２電極部４１ａとは、同材料（例えば銅または銅を主体とする合金）であり、同じプロセス（例えばめっき法）で同時に形成される。第２のゲート配線３３に対して、第１の主電極４０の第１電極部２１及び第２電極部４１ａ、４１ｂは、絶縁層３５により絶縁分離されている。
【００３２】
第１の主電極４０の第２電極部４１ａ、４１ｂの厚さは、ゲートコンタクト部３２上の第２のゲート配線３３の厚さよりも厚い。さらには、第１のゲート配線３１とゲートコンタクト部３２と第２のゲート配線３３とを合わせた厚さよりも、第１電極部２１及び第２電極部４１ａ、４１ｂを含めた第１の主電極４０全体の厚さの方が厚い。
【００３３】
図１に示すように、半導体チップ１におけるある四隅部分の第２のゲート配線３３はライン状ではなく比較的広めの面積で形成され、その上にゲートパッド５１が設けられている。ゲートパッド５１は、第１の主電極４０における最上層の第２電極部４１ｂと同材料（例えば銅または銅を主体とする合金）であり、同じプロセス（例えばめっき法）で同時に形成される。
【００３４】
図６（ａ）に、半導体チップ１の実装例を示す。半導体チップ１は、第１の主電極４０及びゲートパッド５１を上方に向けた状態でフレーム６１上に実装される。半導体チップ１の裏面に形成された第２の主電極２２は、フレーム６１と接続される。半導体チップ１の第１の主電極４０の第２電極部４１ｂは、ワイヤ６５を介してリード６２と接続される。ゲートパッド５１は、ワイヤ６４を介してリード６３と接続される。ワイヤ６４、６５は、例えば金、銅からなる。
通常、ゲートパッド５１の下は素子を配置しない。これは、ゲートパッドにボンディングワイヤーを接続する際、ゲートパッド下に物理的ダメージが入る場合があるからである。この物理的ダメージがあると、例えばゲートとソース間のリーク電流の原因となり得る。本実施形態では、第１の主電極４０の第２電極部４１ｂが厚く、ゲートパッド５１にボンディングワイヤーを接続する際、ゲートパッド５１下にダメージが入りにくい。したがって、ゲートパッド５１下に素子を配置することができ、素子の有効面積を大きくすることができる。
【００３５】
また、半導体チップ１の第１の主電極４０の第２電極部４１ｂと、リード６２とをワイヤボンディングではなく、図６（ｂ）に示すように、板状電極６６により接続してもよい。これにより、第２電極部４１ｂとリード６２との間の抵抗をより低減することができる。第２のゲート配線３３上には図３に示すように絶縁層３５が形成されているため、第２のゲート配線３３上に板状電極６６を設けても板状電極６６と第２のゲート配線３３とがショートすることはない。
図６に示す実装後、図７に示すようにモールド樹脂７０の封入工程が行われ、半導体チップは保護される。
【００３６】
以上説明した本実施形態では、ゲート電極１６と同材料（例えば多結晶シリコン）で同工程で形成された第１のゲート配線３１の上方に、多結晶シリコンよりも低抵抗な金属材料（例えば銅を含む金属材料）からなる第２のゲート配線３３を設けることで、ゲート抵抗の低減を図れる。
【００３７】
第１のゲート配線３１をゲート電極１６と同時に形成することで効率的なプロセスとなる。しかし、ゲート電極１６の材料はしきい値等のトランジスタ特性を考慮して選択され、よって第１のゲート配線３１の材料選択の自由度は低く低抵抗化に制約がある。また、第１のゲート配線３１の幅をあまり広げると、ソース領域１４及びベースコンタクト領域１５表面に接して設けられている第１の主電極４０の第１電極部２１と干渉してしまう。この干渉を回避するために第１電極部２１の面積すなわちソース領域１４及びベースコンタクト領域１５の面積を狭めると、チップサイズを変えない場合素子の有効領域が狭くなりオン抵抗の増大をまねく。したがって、第１のゲート配線３１の幅を広くすることによるゲート抵抗の低減にも制約がある。
【００３８】
これに対して前述した第２のゲート配線３３はゲート電極１６と同時に形成されるものではないため、低抵抗化だけを考慮して材料選択を行え、例えば本実施形態では銅または銅を主体とする合金で第２のゲート配線３３を形成している。さらに、第２のゲート配線３３は、ソース領域１４及びベースコンタクト領域１５とのコンタクトのために設けられた第１の主電極４０の第１電極部２１よりも上方に設けられているため、幅を広げて横方向に張り出させても第１電極部２１と接触することがなく、第１のゲート配線３１よりも幅を大きくして形成することが可能である。このように、第２のゲート配線３３は、材料及び幅の両観点から低抵抗化を図れ、結果としてゲート配線全体の低抵抗化を図れる。この結果、ゲート電極１６に電荷を高速に充放電させることができ、スイッチング速度の高速化を図れる。しかも、素子有効面積の縮小をまねかないため、オン抵抗の増大も抑制できる。
【００３９】
また、素子サイズが大きくなるとＭＯＳチャネル領域に比べて相対的に第１の主電極４０（ソース配線）における配線抵抗が無視できなくなる。これに対して本実施形態では、ソース領域１４及びベースコンタクト領域１５にコンタクトする例えばアルミニウムからなる第１電極部２１の上に、これより低抵抗な材料（例えば銅）で且つ厚い第２電極部４１ａ、４１ｂを設けることで、図６（ａ）におけるワイヤ６５と接続されている部分、あるいは図６（ｂ）における板状電極６６と接続されている部分までの配線抵抗を低減でき、このソース抵抗の低減によりオン抵抗の低減を図れる。
【００４０】
また、第１電極部２１直上の第２電極部４１ａは第２のゲート配線３３と同時に形成され、最上層の第２電極部４１ｂはゲートパッド５１と同時に形成されるため効率的なプロセスとなる。
【００４１】
なお、ゲートパッド５１以外の部分の第２のゲート配線３３上には導電材は設けられず、ゲートパッド５１以外の部分における第１のゲート配線３１上の金属部分の厚さは、第１の主電極４０よりも薄くなっている。一般に、ゲート抵抗はソース抵抗ほどには低抵抗化は要求されず、かえって第２のゲート配線３３上にも導電材を設けるとその部分におけるソース−ゲート間の寄生容量が大きくなる。これに対して、図３に示すように、第１の主電極４０の第２電極部４１ａ、４１ｂの厚さよりも第２のゲート配線３３の厚さを薄くすることで、ソース−ゲート間の寄生容量の増大を抑えて、より少ない電力でオンオフのスイッチングを行える。
【００４２】
以上説明したように本実施形態によれば、素子の有効面積を減らさずにゲート抵抗を低減でき、またソース抵抗も低減できる。これにより、ゲート抵抗とオン抵抗とのトレードオフ関係を改善することができる。
【００４３】
図８は本発明の他の実施形態に係る半導体装置における主要要素の平面位置関係を例示する模式図である。図９は図８におけるＥ−Ｅ断面に対応する模式断面図である。また、図１０（ａ）は同実施形態における半導体チップの実装例を、図１０（ｂ）はモールド樹脂７０によるパッケージング例を示す。なお、前述した実施形態と同じ要素については同じ符号を付し、その詳細な説明は省略する。
【００４４】
本実施形態では、第１の主電極４０における最上層の第２電極部４１ｂに対してワイヤボンディングするのではなく、図１０（ａ）に示すように下層の第２電極部４１ａに対してワイヤ６５を接続している。なお、最上層の第２電極部４１ｂの上面より、ワイヤ６５の最上部は低くなるようにする。
【００４５】
そして、モールド樹脂７０を封入した後、そのモールド樹脂７０の表面を研磨し、図１０（ｂ）に示すように、ソース領域に存在する最上層の第２電極部４１ｂの表面（上面）をモールド樹脂７０から露出させる。
【００４６】
このように第２電極部４１ｂの表面がパッケージ外雰囲気に触れるようにすることで、図７のようにモールド樹脂７０で完全に覆われている場合に比べて効率的に放熱することができる。効率的に放熱できることで、チップの温度上昇を抑えることができ、信頼性の改善や、キャリアの移動度を高く維持できることでオン抵抗を改善することができる。また、第２電極部４１ｂの表面に放熱板を取り付けることで、より放熱性を高めてチップの温度上昇を抑えることができる。
【００４７】
また、ワイヤボンディング部以外のソース領域１４及びベースコンタクト領域１５に対しては、低抵抗な材料（例えば銅）で且つ厚い第２電極部４１ａ、４１ｂを大部分に設けているため、前述した実施形態に対して大幅な配線抵抗の上昇にはならない。
【００４８】
第２電極部４１ａは最上層の第２電極部４１ｂに比べて薄いため、ゲートパッド５１にボンディングワイヤーを接続する際、ゲートパッド５１下に物理的ダメージが及ぶことが懸念され、ゲートパッド５１の下は素子を配置しないほうが望ましい。
【００４９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００５０】
上記実施形態では半導体材料としてシリコンを用いた例を説明したが、これに限らず、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）など他の半導体材料を用いてもよい。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用可能である。
【符号の説明】
【００５１】
１…半導体チップ、１０…半導体層、１１…ドレイン層、１２…ドリフト層、１３…ベース領域、１４…ソース領域、１５…ベースコンタクト領域、１６…ゲート電極、２１…第１の主電極の第１電極部、２２…第２の主電極、３１…第１のゲート配線、３２…ゲートコンタクト部、３３…第２のゲート配線、４０…第１の主電極、４１ａ，４１ｂ…第１の主電極の第２電極部、５１…ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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