【手続補正書】
【提出日】平成17年6月29日(2005.6.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】  明細書
【発明の名称】  半導体メモリの検査および欠陥救済方法、並びに半導体メモリの検査および欠陥救済回路
【特許請求の範囲】
【請求項１】  半導体メモリを構成するメモリ素子にアドレスを与え、前記アドレスに対応するメモリ素子のそれぞれに対して論理値「１」または「０」からなる検査データを書き込み、前記書き込んだデータを読み出し、前記読み出したデータを前記検査データと比較して、両者の一致または不一致のいずれかをもって、０縮退故障または１縮退故障を検出することを特徴とする半導体メモリの検査方法。
【請求項２】  前記メモリ素子に書き込んだデータの読み出しをデータ読み出し手段によって実行するとともに、前記データ読み出し手段を、正常動作時に、その読出値の肯定と否定とからなる一対の相補性出力を発生するように構成し、前記データの読み出し時に前記一対の相補性出力が一致していることを検出したとき、前記データ読み出し手段に欠陥があると判定することを特徴とする請求項１に記載の半導体メモリの検査方法。
【請求項３】  請求項１または請求項２に記載の半導体メモリの検査方法を使用するとともに、固有の履歴を保持する不揮発性の欠陥救済テーブルを設け、前記欠陥救済テーブルに、欠陥の箇所を、メモリ素子が選択できるアドレスの単位またはデータ選択経路の単位で登録し、それらを前記欠陥救済テーブルに登録された他の正常なアドレスまたはデータ選択経路にマッピングすることによって救済を行うことを特徴とする半導体メモリの欠陥救済方法。
【請求項４】  前記メモリ素子のそれぞれに対する選択形態を「書き込み」、「読み出し」および「非選択」の３つの形態に分けて、欠陥のあるメモリ素子が選択されないようにしたことを特徴とする請求項３に記載の半導体メモリの欠陥救済方法。
【請求項５】  半導体メモリを検査し、検出した欠陥を救済する回路であって、
前記半導体メモリを構成するメモリ素子に対して検査用アドレスを与えることによりメモリ素子を選択するアドレス選択手段と、
前記アドレス選択手段によって選択されたメモリ素子に対し、論理値「１」または「０」からなる検査データを書き込むデータ書き込み手段と、
前記データ書き込み手段によって前記メモリ素子に書き込まれたデータを読み出し、その読出値の肯定と否定からなる一対の相補性出力を発生するデータ読み出し手段と、
前記半導体メモリの固有の履歴を保持する不揮発性の欠陥救済テーブルと、
データおよび制御の情報の入出力、計算、記憶または制御を行う計算手段と、を有し、
前記計算手段は、前記検査用アドレスに対応するメモリ素子毎に、前記データ読み出し手段によって読み出されたデータを、対応する前記検査データと比較することにより、前記メモリ素子と前記データ読み出し手段に関係する欠陥を発見し、欠陥を含むアドレスの単位またはデータ選択経路の単位で、それらの数を全体として最小化して前記欠陥救済テーブルに登録または更新し、それら欠陥の箇所を代わりとなる箇所にマッピングして救済するようになっていることを特徴とした半導体メモリの検査および欠陥救済回路。
【請求項６】  前記計算手段は、前記データ読み出し手段から得られた肯定と否定の一対の相補性出力が一致していることを検出したとき、前記データ読み出し手段に欠陥があると判定するようになっていることを特徴とする請求項５に記載の半導体メモリの検査および欠陥救済回路。
【請求項７】  前記計算手段は、メモリ素子に対する選択形態を「書き込み」、「読み出し」、および「非選択」の３つの形態に分けることにより、欠陥を有するメモリ素子が選択されることを防止するようになっていることを特徴とする請求項５に記載の半導体メモリの検査および欠陥救済回路。
【請求項８】  前記計算手段は、データの一時記憶または一時的処理のための記憶を行い、メモリ素子への書き込みと読み出しとの時間的非対称性を緩和し速やかに動作させるようになっていることを特徴とする請求項５に記載の半導体メモリの検査および欠陥救済回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリの技術分野に関し、メモリの欠陥もしくは故障（以下、これらを「欠陥」と総称する。）を検査し救済するのに、メモリ素子の記憶メカニズム自体の誤動作または欠陥と、読み出し手段の誤動作または欠陥とを区別して検出し、かつそれらの欠陥が生じた記憶個所または読み出し経路を登録または更新して、新しい所にマッピングして救済する半導体メモリに関するものである。
【０００２】
【従来の技術】
従来の半導体メモリは集積回路に共通した課題として大規模になるにしたがって欠陥の発生率が高く、検査に要する時間が長くなり、または検査装置が大規模になることから効率よく短時間で行える検査方法および検査用付加回路が必要となり、しかもその付加回路が小さくて済む検査方法と、検出された欠陥の救済が容易かつ少資源で行えるような救済方法が重要となってきた。
【０００３】
その結果として、大容量の半導体メモリを実現するのに望まれることは、
（１）検査容易な構成、
（２）高速で簡単な検査方法、
（３）小さい検査用付加回路および少ない資源で救済、
の要件を満たしていることが重要となる。
【０００４】
従来の半導体メモリの検査方法は外部からランダムなデータを与え、そのすべての組み合わせにより検査を行っていたが、外部からすべてのパターンを与え、読み書きし、その結果を解析するのには大規模な検査装置と長時間の検査が必要であった。
【０００５】
現在の大容量の大規模半導体メモリの主な検査方法は、
（ａ）簡単な静的検査方法と、
（ｂ）厳密な動的検査方法と、
があり、これらを組み合わせて、まずは（ａ）最初の簡単な選別方法として、静的に「“１”を書き込んだが、誤って“０”が読み出された」こと、または、「“０”を書き込んだが、誤って“１”が読み出された」ことをもって異常とする検査結果の評価より救済可能なものは救済し、次に（ｂ）最初の検査・救済で良となったものについて厳密に検査して選別し、救済可能なものは救済し、その結果すべてが検査されて選別される。
【０００６】
このように最近の大規模半導体メモリは前記の簡単な検査とその検査に必要な最小限の検査用付加回路を搭載しているのが普通で、一般にビルトイン・セルフテスト（Built-in Self-test）と呼ばれ、この技術は、例えば、United States Patent  No. 5,999,464 : “SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CHECKING SAME FOR DEFECT”において開示されている。
【０００７】
この、最初に半導体メモリを選別する簡単な検査において必要な条件は、
（ｉ）  検査容易な構成と、
（ｉｉ）簡単な検査方法と、
が揃っていることである。一般に半導体メモリの検査容易な構成とは、そのメモリが通常のメモリとして働く通常モードと、検査をする検査モードを有する場合において、検査モードは更に、基本的な自己検査と外部からの検査があることに留意し、いずれも、より早くきめ細かに検査するにはこれらの検査に適した検査回路、または検査の補助をする検査用付加回路を集積回路上に搭載する必要がある。また、自己検査の特徴として集積回路上で独立に分散して、短時間に行うことが可能であって、半導体メモリを大量に並列、分散して検査できるという利点がある。
【０００８】
一般に、欠陥検査は集積回路のあらゆる動作を検査するデータとアドレスを外部から与え、または、内部で自己生成し、書き込み、読み出し動作に伴う欠陥を検出し、主に集積回路上で行う簡単な検査は、検査して欠陥が検出されるとその場所で停止し、欠陥の発生したアドレス、または、データの選択経路を通知し、一方、データに欠陥が検出されなかったら次のアドレスを設定してこの一連の検査を繰り返す、というシーケンシャルな方法と、すべての検査データをまとめて書き込み、その後、これらすべてを読み出し欠陥が検出された個所を収集・処理してアドレスや選択経路を単位として救済する、というバッチ的な方法とがある。
【０００９】
また、従来の半導体メモリの欠陥救済方法は欠陥個所、またはその個所を含むアドレス、またはデータの選択経路をヒューズや電子的手段、または機械的手段で切断して予備に準備したところに繋ぎ変えるもので、更に他の方法としては、たとえば
・EEPROM、PROM、フラッシュメモリによる電気的切断、
・レーザ加工による切断、
がある。
【００１０】
また、従来の半導体メモリの欠陥救済を考慮した構造においても、上記の救済方法で最適に救済するがために、欠陥個所の切り替えや配置に工夫がなされていて、欠陥個所を切り離した後、予備の場所に接続する。また、回路的な切り替え接続の方法としては、例えば、M.Yamada, etc:“A system LSI memory redundancy technique using an ie-Flash (inverse-gate-electrode
flash)   programming
circuit ”, Symp. On
VLSI Circuits, pp.71-72, June 2001.のようにアドレスを２番地、または、データ線を２本のデータ線の選択経路にわたって配線し、欠陥が生じるとフラッシュメモリを使って、そこを境に隣に切り替え、ずらして行く方法などがある。
【００１１】
また、一般に、集積回路は外部に信号を取り出すと内部で処理するのに比べ、消費電力が増えて動作速度が遅くなることから数倍から数十倍の損失となり、内部で処理できるものは内部で処理した方が良く、検査においても同様で、最初に半導体メモリを選別する検査方法は検査回路を内臓した単純で効率の良い検査方法が広く用いられ、そのため搭載された検査用回路の少々の付加は大容量メモリにとっては無視できるものである。
【００１２】
また、従来の半導体メモリは書き込まれたデータが書き込まれた値で読み出されるように作られていたが、近年、United States Patent No. US 6,205,047:“DATA MEMORY DEVICE HAVING AN EXCLUSIVE-OR FUNCTION AND METHOD OF
READING DATA THEREFROM ”により、一致検索のための検索データで制御して、記憶を肯定的、または、否定的に読み出しすることにより、排他的論理和演算をして記憶内容読み出す方法が発明され、記憶内容が検査データと比較して一致していなければ、それを検出できるようになった。
【００１３】
【発明が解決しようとする課題】
しかし、現在の主な欠陥検査の方法では、すべての欠陥の検出が可能なテストパターンとそれを記憶し読み出した結果とを比較する総当りの方法が使われていて、これにはメモリ素子数をＮとするとＯ（Ｎ２）回、すなわち、指数回にわたる検査が必要であるため、大容量のメモリではこのすべての組み合わせによる読み書き検査を短時間、または少ない検査回数で如何にして行うかが課題となっている。
【００１４】
従って、最初に製品を選別する簡単な検査項目は故障（または欠陥）により論理関数の変数が常に１に固定されてしまう１縮退故障、または０に固定されてしまう０縮退故障の検査に限っておこなう。
【００１５】
また、その検査方法は半導体メモリ上に検査用付加回路を設けて、高速に検査する方法と検査を短時間で、または少ない比較回数で選別する効率の良い方法とにより行なう。
【００１６】
なお、厳密な検査は本発明では行わないが、必要に応じて本発明による最小限の付加回路を搭載した半導体メモリを、外部の検査装置と連動させて厳密に仕様と比較して検査することも可能である。
【００１７】
すなわち、本発明は、最初に半導体メモリを選別する簡単な検査について、
（１）可能な限り内部で検査する、
（２）検査用付加回路の少ない構成をとる、
（３）特別な予備のメモリ素子を設けない、
（４）少ない資源で欠陥を救済すること、
を目標にして、検査内容を１縮退故障、０縮退故障の簡単な検査に限り、望ましくはそれらの欠陥が読み出し系の誤読とは区別されるように、半導体メモリに検査用付加回路を搭載し検査時間を短縮するとともに、検査用付加回路自身を少ない素子で構成し、例えば、少ない比較回数や小さな比較回路で検査し、かつ少ない資源で救済するメモリの構成、検査方法、救済方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
大規模集積回路技術で大容量の半導体メモリの実現を可能にするには、
（Ｉ）大規模化に伴って指数的に発生する欠陥の救済と、
（ＩＩ）使用目的に適したメモリ構成と、
が必要で、かつ、これらの機能を備えていることが重要になり、半導体メモリの大規模化に当たっては、その規模に応じて指数的に発生する欠陥を効率よく検査し救済することを念頭に、ＯＳを含めたシステム・アーキテクチャーとそれらの構成要素に相互に関係した半導体メモリを構成することと、その環境下での検査容易性、および救済容易性を実現することが不可欠である。
【００１９】
本発明の関心は、半導体メモリが他の装置やシステムと整合性のある構成、かつ、大規模化するのに不可欠な欠陥の検査、救済を可能にする構成、また、その検査方法、検査用付加回路、および救済方法にあり、容易に救済して大規模かつ大容量の半導体メモリを実現することにある。
【００２０】
請求項１に係る発明は、半導体メモリを構成するメモリ素子にアドレスを与え、前記アドレスに対応するメモリ素子のそれぞれに対して論理値「１」または「０」からなる検査データを書き込み、前記書き込んだデータを読み出し、前記読み出したデータを前記検査データと比較して、両者の一致または不一致のいずれかをもって、０縮退故障または１縮退故障を検出することを特徴とする半導体メモリの検査方法を要旨とする。
【００２１】
一般にメモリはデータを電荷や磁気の物理量にして記憶し、その記憶のための書き込み、および読み出しの操作ができるものであって、通常、書き込んだデータに対して読み出したデータを同じ値に再現できるもので、表１のように“０”を書き込んで“０”を記憶保持し、そのまま“０”を記憶内容として読み出すか、または、“１”を書き込んで“１”を記憶保持し、そのまま“１”を記憶内容として読み出すものである。
【００２２】
【表１】
2003272399.tif 000001
【００２３】
また、もう一つの動作として、表２のように“０”を書き込んで“０”を記憶保持し、記憶内容としては“１”を読み出すか、または“１”を書き込み、“１”を記憶保持し、記憶内容としては“０”を読み出すものである。
【００２４】
【表２】
2003272399.tif 000002
【００２５】
このメモリの欠陥検査で、まず表１のメモリ素子が正しく働いていることを調べるのには静的に「“０”を記憶させて、それを読み出したところ“１”に変わっていた」か、または「“１”を記憶させて、それを読み出したところ“０”に変わっていた」場合に欠陥または欠陥と判断される。一方、表２は「“１”を記憶させて、それを否定的に読み出したにも係わらず“１”のままであった」か、または「“０”を記憶させて、それを否定的に読み出したにも係わらず“０”のままであった」というデータ異常が検出されたとき、欠陥と判定される。
【００２６】
一般に欠陥の検査は静的、または動的に準備された検査データをアドレスを順次増加、または、減少させて書き込み、読み出し、検査して、欠陥が検出されて中断されるか、または終了するまで、この一連の動作を繰り返して行う。
【００２７】
この欠陥検出には、前述のとおり、書き込んだ検査データと記憶したデータを読み出した結果とを比べることが必要で、一般には比較器を設けて行うが、本発明は効率的に行うため表３のように検査データを基準に肯定的、または、否定的な読み出しにより行う。（以後、論理の否定を“¬”を付けて表す。）
【００２８】
【表３】
2003272399.tif 000003
【００２９】
また、外部から観測できる欠陥の検出にはデータ読み出し系の欠陥も含まれ、このような読み出し系の欠陥を検出するために、読み出し手段のセンスアンプの交差結合型アンプは肯定と否定の一対のトランジスタで構成される。これらのトランジスタの欠陥は一対のセンスアンプ出力の¬EXOR、または、AND(１，１) ＋NOR(０, ０) で検出される。
【００３０】
また、その表３のメモリ素子の欠陥とデータ読み出し系（ダミー素子も含めた）の欠陥の分離は欠陥を検出した後、それらを分析することで可能で、メモリ素子の欠陥が原因となるものは欠陥が個別メモリ素子の欠陥に限定され、一方、データ読み出し系（ダミー素子も含めた）の欠陥が原因となるものはデータ線の全てに及ぶものになる。
【００３１】
これらの簡単な欠陥検査において、不良と判定されたものについて欠陥の数や救済個所が所定の範囲内であれば、それらを登録してその欠陥を含む個所や領域をアドレス、またはデータ選択経路の単位で救済する。
【００３２】
一方、厳密には欠陥を含む回路の動作は余裕がなく不安定であることから、このような回路は動的な電圧、電流、記憶時間や各種の項目が所定の条件を満たしていないという過渡的な動作状態で欠陥による不良と判定されやすく、これら複雑な欠陥は、例えば、トランジスタやコンデンサの劣化、種々のノイズや電源変動、および動作温度の余裕がなくなっていることにより起こるのが普通である。
【００３３】
これらの欠陥検査および欠陥救済の手順には、一般に、簡単な検査で良となったものを厳密に検査して欠陥が検出されるとそれを救済する方法と、簡単な検査で不良となったもので、欠陥の数、または個所が少ないものについては厳密な検査により救済するという方法がある。
【００３４】
前者（簡単な検査で良と判定されたものについて、厳密な検査を行って検出されたもの）による欠陥の数、または救済個所が所定の範囲内であれば、欠陥救済テーブルに登録または更新して救済する。
【００３５】
一方、製造の歩留まりが良好なプロセスでは簡単な検査で良となるものが多く、その場合は後者の方法により、簡単な検査で選別し、少ない数、または少ない個所が不良となったものを厳密に検査して救済することとする。
【００３６】
請求項２に係る発明は、請求項１に係る発明の構成において、さらに、メモリ素子に書き込んだデータの読み出しをデータ読み出し手段によって実行するとともに、前記データ読み出し手段を、正常動作時に、その読出値の肯定と否定とからなる一対の相補性出力を発生するように構成し、前記データの読み出し時に前記一対の相補性出力が一致していることを検出したとき、前記データ読み出し手段に欠陥があると判定するようにしたことを特徴とする。
【００３７】
半導体メモリの動作を外部から観測して得られる限られた情報で検査するのに、その情報は全てデータ読み出し手段のセンスアンプの出力に集約されて現れることから、半導体メモリの検査にあたっては、データ読み出し手段のセンスアンプの動作を観測することも重要であり、メモリ素子の読み出し検査だけでは検出できないセンスアンプ自体（一対のトランジスタ）の欠陥を検査項目に加えておくことが重要である。
【００３８】
請求項３に係る発明は、請求項１または請求項２に記載の半導体メモリの検査方法を使用するとともに、固有の履歴を保持する不揮発性の欠陥救済テーブルを設け、前記欠陥救済テーブルに、欠陥の箇所を、メモリ素子が選択できるアドレスの単位またはデータ選択経路の単位で登録し、それらを前記欠陥救済テーブルに登録された他の正常なアドレスまたはデータ選択経路にマッピングすることによって救済を行うことを特徴とする半導体メモリの欠陥救済方法を要旨とする。
【００３９】
従来、一般に半導体メモリの欠陥を救済するには、欠陥を含む個所をヒューズ、電気的手段、または機械的手段で切り離し、救済のために設けた予備の領域を同様の手段で接続してアドレス、またはデータ選択経路を単位として設定し、救済してきた。
【００４０】
本発明はこれを欠陥救済テーブルを用いてマッピングして解決し、欠陥が検出された箇所を登録もしくは更新し、または欠陥が検出された個所を含むアドレス、またはデータ選択経路を単位として登録、または更新して、指定されたアドレス、またはデータ選択経路を予め登録した欠陥を含むアドレス、またはデータ選択経路と照合して、登録されていればマッピングして欠陥の個所が記憶に使われないようにする。
【００４１】
請求項４に係る発明は、請求項３に係る発明の構成において、さらに、前記メモリ素子のそれぞれに対する選択形態を「書き込み」、「読み出し」および「非選択」の３つの形態に分けて、欠陥のあるメモリ素子が選択されないようにしたことを特徴とする。
【００４２】
メモリ素子の選択は読み出し動作と書き込み動作で選択されることから、選択形態を「書き込み」、「読み出し」の他に、「非選択」という形態を設け、欠陥が発生した個所を選択しようとしても「非選択」として、それらが記憶に使われず、他の個所が振り替えられ、救済するようにしている。
【００４３】
請求項５に係る発明は、半導体メモリを検査し、検出した欠陥を救済する回路であって、前記半導体メモリを構成するメモリ素子に対して検査用アドレスを与えることによりメモリ素子を選択するアドレス選択手段と、前記アドレス選択手段によって選択されたメモリ素子に対し、論理値「１」または「０」からなる検査データを書き込むデータ書き込み手段と、前記データ書き込み手段によって前記メモリ素子に書き込まれたデータを読み出し、その読出値の肯定と否定からなる一対の相補性出力を発生するデータ読み出し手段と、前記半導体メモリの固有の履歴を保持する不揮発性の欠陥救済テーブルと、データおよび制御の情報の入出力、計算、記憶または制御を行う計算手段と、を有し、前記計算手段は、前記検査用アドレスに対応するメモリ素子毎に、前記データ読み出し手段によって読み出されたデータを、対応する前記検査データと比較することにより、前記メモリ素子と前記データ読み出し手段に関係する欠陥を発見し、欠陥を含むアドレスの単位またはデータ選択経路の単位で、それらの数を全体として最小化して前記欠陥救済テーブルに登録または更新し、それら欠陥の箇所を代わりとなる箇所にマッピングして救済するようになっていることを特徴とした半導体メモリの検査および欠陥救済回路を要旨とする。
【００４４】
本発明による半導体メモリの検査および欠陥救済回路は、その回路全体が半導体メモリに組み込まれていることが好ましい。
この場合、半導体メモリの動作には
・通常の動作モードと
・検査の動作モード
の２つの動作モードがある。
【００４５】
通常の動作モードは常套的に外部の機器と通信して、データを書き込み、記憶、読み出しの動作をするものであるが、検査の動作モードは検査と救済の動作を含むものである。この検査モードにおいては、外部または内部で発生させたアドレスと検査データにより書き込み、記憶および読み出しを行って、読み出し値を検査期待値（検査データ）と比較して検査し、結果を解析して最も少ない資源で救済できるように処理して救済する。
【００４６】
通常の動作モードの書き込みは外部から与えられた書き込み命令の通信手順に従って計算手段の制御の下で外部から与えられたアドレスおよびデータを、一時、制御記憶手段に蓄えて仮の書き込みを完了し、その通知をした後、所定の時間内に欠陥救済テーブルを参照して実際に書き込むアドレス、またはデータ選択経路に変換して書き込むか、または直ちに前述の変換をして書き込みを完了し通知する。
【００４７】
通常の動作モードの読み出しは外部の機器から与えられた読み出し命令に従って、アドレスを欠陥救済テーブルを参照して実際に読み出すアドレス、またはデータ選択経路に変換して読み出し、一時、制御記憶手段に蓄えて、データをブロック化して読み出すか、または直ちに前記の変換をして読み出す。この読み出しおよび上述の書き込みにおける一時的な制御記憶手段への蓄積は、書き込みと読み出しとの時間的な非対称性を制御し緩和するものである。
【００４８】
検査モードは検査データを書き込み、記憶および読み出して検査データと比較し、欠陥を検出して外部に伝えるか、またはその欠陥を解析して救済することを目的とし、外部の機器から与えられた検査命令に従って、計算手段の制御の下に直接に検査用アドレス発生手段でアドレスを発生し、かつ検査用データ発生手段で検査データを用意して書き込むか、または欠陥救済テーブルを参照してすでに検出されている個所を除き、同様にして用意した検査データを書き込みかつ記憶させて、記憶された内容を読み出すことにより検査データと記憶内容を比較して一致、または不一致を検出し、更に読み出し手段の肯定と否定の一対の相補性出力の一致、不一致を検出してメモリ素子および読み出し手段の欠陥および欠陥を検出する。
【００４９】
検査モードの救済は計算手段において、検査により検出された欠陥および欠陥個所の分布からメモリ素子および読み出し手段の欠陥および欠陥を解析し、アドレス単位、または、データ選択経路単位での救済を組み合わせて最も少ない資源で救済できるように処理し、欠陥救済テーブルに登録、または更新して救済する。
【００５０】
近年、大規模半導体メモリを実現するのに、計算機やそのＯＳ、またはソフトウェアに適した構成とするには、多くのメモリ素子を一つの集積回路上に詰め込むだけではなく、
（１）外部との通信方法の確立、
（２）読み書きの単位の設定、
（３）欠陥の製造過程での救済、
（４）通常使用での欠陥の救済、
ができる計算可能な記憶制御手段が必要になり、また、それらの手段を組み込むことはメモリの大容量化に伴ってそれらが記憶容量に占める面積を大きくし、メモリ制御動作によるオーバーヘッドも増えることになる。しかし、そのような記憶容量の多少の減殺、およびオーバーヘッドの増大を考慮しても、それらの手段を組み込まないことによる大規模化、または量産化技術の壁の方が遥かに大きな障害となることが認識されるようになった。
【００５１】
請求項６に係る発明は、請求項５に係る発明の構成において、さらに、前記計算手段は、前記データ読み出し手段から得られた肯定と否定の一対の相補性出力が一致していることを検出したとき、前記データ読み出し手段に欠陥があると判定するようになっていることを特徴とする。
【００５２】
データ読み出し手段を構成する交差結合型のセンスアンプは肯定と否定の相補的出力を発生する一対のトランジスタからなるラッチ型フリップフロップ構造をしていて、その増幅動作は必ず片方がＯＮなら他方がＯＦＦで安定することから、両方共にＯＮ、またはＯＦＦとなる場合にはセンスアンプ自体が欠陥であることを意味し、従ってデータの記憶メカニズムの欠陥検査以外に、この条件を検出しておく必要がある。
【００５３】
これらをまとめると表４のようになり、全ての欠陥をデータ読み出し手段の肯定と否定の一対のセンスアンプ出力から検出できる。
【００５４】
【表４】
2003272399.tif 000004
【００５５】
また、このメモリのデータ読み出し方法は、データ読み出し手段のセンスアンプが多値のメモリ素子の読み出しにも適用できることを考慮すれば、その適用範囲が広くなることは明らかである。
【００５６】
半導体メモリの欠陥は初期不良と経年不良があり、使用している間にも欠陥は発生する。一般に、製造過程で検出された欠陥については救済されるが、通常の使用過程で発生するものは、救済困難とされている。しかしながら、欠陥、または使用過程での欠陥発生の頻度が高い場合、例えば、高温や放射線に曝される宇宙航空機器や、高温と低温の熱サイクルを繰り返す環境での使用においては常に欠陥が発生する危険があるため、このような場合には欠陥を登録、または更新して柔軟に救済する必要がある。
【００５７】
この救済を可能にする欠陥救済テーブルは半導体メモリの固有の履歴と欠陥の救済情報が記憶され、単純に不揮発性であるか、もしくは非破壊で不揮発性のメモリ、または事前にバックアップした情報を書き込んで使うメモリが用いられていて、欠陥を含むアドレス、またはデータ選択の経路と、これらの欠陥アドレス等からマッピング（アドレス等変換）先として用意されたアドレス、またはデータ選択の経路が登録されていることにより、欠陥等として登録されているアドレス等を計算手段で読み出して、これをマッピングするためのものと、連想メモリになっていて、ある欠陥アドレス等が指定されれば、そのアドレス等から直接マッピング先のアドレス、またはデータ選択経路が読み出せる構造のものとの少なくとも一つの方式が用意される。
【００５８】
この救済テーブル方式におけるメモリ素子の切り離しの方法は、読み出し経路を含めた欠陥の分布状態と、選択方法の如何によって、
（１）アドレスを単位として切り離す方法と、
（２）データ選択経路を単位として切り離す方法と
の２つの方法があり、一般にはこれらを組み合わせてより少ない資源で効率よく救済する必要があり、前者では欠陥が含まれるアドレスを切り離し、代わりのアドレスに切り替えて救済するが、後者では複数のアドレスに渡って欠陥が分布する場合において、データ選択経路で切り離し、代わりのデータ選択経路を割り当て救済する。
【００５９】
また、データ選択経路の単位での救済については、この欠陥の主な原因はデータ読み出し手段のセンスアンプや選択線によるものであることから、他の周辺回路と同等の信頼性がある場合には、出荷時にヒューズやレーザによる切断や電気的手段による切断を行って、別のデータ選択経路に切り替えて接続するという、従来技術の方法でも十分救済できるため、これを本願発明の方法と併用して効率よく救済することも可能である。
【００６０】
一方、読み出し手段にダミーセルを用いた方式では、ダミーセルもメモリ素子と同じ構造をしていることから、使用過程でも生じうるダミーセルの欠陥を救済することが必要になる。
【００６１】
請求項７に係る発明は、請求項５に係る発明の構成において、さらに、前記計算手段は、メモリ素子に対する選択形態を「書き込み」、「読み出し」および「非選択」の３つの形態に分けることにより、欠陥を有するメモリ素子が選択されることを防止するようになっていることを特徴とする。
【００６２】
通常、メモリ素子の動作は書き込み動作、記憶の保持および読み出し動作があり、表５はそのうちの「書き込み」、「読み出し」および「書き込みも読み出しも行わない（非選択）」という三つの状態を、データ書き込み手段への書き込み入力トランジスタＴｒ１、Ｔｒ２のゲート電位φ０、およびデータ読み出し手段からの読み出し出力トランジスタＴｒ３、Ｔｒ４のゲート電位φ１を選ぶことにより選択する態様を表している。この選択回路の構成は、例えば、図８〜図１１のようにして実現する、また、省電力化や欠陥に伴うショートを避けるために電源については個々に、またはアドレスの単位またはデータ選択経路の単位でまとめて切断することも時として必要となる。
【００６３】
【表５】
2003272399.tif 000005
【００６４】
通常、これら半導体メモリの動作において不揮発性のメモリ素子はアクセスされない記憶状態では待機状態となりフローティングにして切り離されている。また、ＤＲＡＭは記憶が揮発することから定期的に接続してリフレッシュされる。更に、ＳＲＡＭはメモリ素子にフリップフロップの２つの安定な状態を利用して記憶していることから待機状態でも電力を消費している。
【００６５】
これらのことから受動的なメモリ素子の機能を停止させるには不揮発性、揮発性を問わずメモリ素子を第３の選択されない状態に保てばよく、また、能動回路からなるＳＲＡＭのメモリ素子を停止させるには、第３の選択されない状態に保つが、更に節電や他への影響を避けるためには供給電力も断つ必要がある。
【００６６】
請求項８に係る発明は、請求項５に係る発明の構成において、さらに、前記計算手段は、データの一時記憶または一時的処理のための記憶を行い、メモリ素子への書き込みと読み出しとの時間的非対称性を緩和し速やかに動作させるようになっていることを特徴とする。
【００６７】
メモリの検査においては記憶制御部に計算手段で制御された各種情報を記憶する制御記憶手段を設けることにより、プログラムや検査データおよび検査結果を記憶し検査結果の解析を可能にし、また、通常は単数またはページ単位でアクセスされる情報を一時記憶し読み書きの緩衝とする。
【００６８】
また、上位の欠陥の救済方法として、誤り訂正符号（Error Collecting Code ）があり、計算手段と制御記憶手段を使って符号化することも重要な方法である。
【００６９】
一方、これをシステムの構成要素として考えると、計算機が必要とする情報はメモリからの読み出しは速やかに読み込み、メモリへの書き込みは速やかに転送して結合を開放することが望ましく、一時記憶が可能なものは一時書き込みの方法で、または非破壊読み出しが可能なものは非破壊読み出しと一時書き込みの方法で記憶制御部に受け取った後、所定の時間で書き込み、全体として高速動作をさせる。
【００７０】
これらの記憶制御部の機能は、選択的に外部の計算手段やデジタル機器とつながれた状態で使われ、また、汎用のシステムと専用のシステムとではその構成、またはＯＳやソフトウェアが異なり、それらの機能をどこに置くことが適切かで決められる。
【００７１】
【発明の実施の形態】
まず、本発明による半導体メモリの検査方法と欠陥救済方法の実施形態を説明し、次いで、本発明による半導体メモリの検査および欠陥救済回路の実施形態を図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付すものとし、また、図８〜図１１においては、説明を簡略化するため、プリチャージやプリカーレント駆動機構の図示を省略する。同様に、救済単位についても、ここでは、主にアドレス単位の救済を説明し、その詳細な内部の動作については、これら半導体メモリの代表的なＤＲＡＭについてのみ詳しく説明し、その他は、類推可能なものとして主要な部分のみ説明することとする。
【００７２】
図１は、本発明の１実施例による半導体メモリの検査および欠陥救済回路が組み込まれた半導体メモリの構成を示すブロック図である。図１において、メモリ（２）は複数のメモリ素子（１−１）からなるメモリ素子配列（１) と、これらを選択するアドレス選択回路（３）と、データ書き込み部（５）とデータ読み出し部（６）からなるデータ選択回路（４）とから構成される。また、メモリ（２）を通常使用と、検査および欠陥救済等のために制御する記憶制御部（７）は、計算手段（７−１）と、欠陥救済テーブル（７−２）と制御記憶手段（７−３）とからなっていて、半導体メモリの欠陥の救済を、計算可能な記憶制御部で検査、登録、管理して、欠陥個所を他の個所にマッピングし、欠陥個所が選択されないようにして動作を停止させるものである。なお、極めて大規模なメモリでは記憶制御部が全体に占める面積は相対的に小さい、また、欠陥の救済はＯＳと密接に関連していて、連続した領域を必要とするページングを行うシステムでは欠陥がないものとしてアクセスされるので、半導体メモリで局所的に救済する。
【００７３】
前記のように、本発明の半導体メモリには通常の動作モードと、検査の動作モードの２つの動作モードがある。略述すれば、通常の動作モードとは、外部の機器と通信して、そのデータを書き込み、記憶、読み出しの動作を行うものであり、他方、検査の動作モードとは検査と救済の動作を含み、外部または内部で発生させたアドレスと検査データにより書き込み、記憶および読み出しを行い、検査データと比較して検査し、結果を解析して最も少ない資源で救済できるように処理して救済するものである。
【００７４】
通常の動作モードの書き込み動作では、外部の機器から与えられた書き込み命令を、計算手段で解読して定められた制御手順に従って制御し、その制御の下で外部から与えられた単数、または、複数のアドレスおよびデータを、一時的に、制御記憶手段（７−３）に蓄えて仮の書き込みを完了し、その通知をした後、所定の時間内に欠陥救済テーブル（７−２）を参照して実際に書き込むアドレスまたは、データ選択経路に変換して書き込むか、または、直ちに前記の変換をして書き込み完了を通知する。
【００７５】
通常の動作モードの読み出し動作では、外部の機器から与えられた読み出し命令による手順に従って単数、または複数のアドレスを、欠陥救済テーブル（７−２）を参照して実際に読み出すアドレス、またはデータ選択の経路に変換して選択したメモリ素子からデータを読み出し、一時的に、制御記憶手段（７−３）に蓄えて、データを転送可能な単位にブロック化してから外部の機器に送るか、または直ちに、前記の変換をして読み出し、外部の機器に送るものである。
【００７６】
検査モードは、メモリに対して検査データを書き込み、記憶、および読み出しの動作を行い、読み出し値を検査データと比較して欠陥若しくは欠陥を検出し、外部に伝えるか、またはその欠陥を解析して救済することを目的とし、与えられた検査命令による手順に従って、外部、または内部の計算手段（７−１）の制御の下に直接に検査用アドレス発生手段（３−３）でアドレスを発生し、検査用データ発生手段（５−３）で動的、または静的な検査データを用意して書き込む。このとき、検査用アドレス発生手段（３−３）は、計算手段（７−１）の制御機能により検査するすべてのアドレスを発生するか、または参照した欠陥救済テーブル上で欠陥としてすでに検出された個所を除きアドレスを発生する。書き込まれた検査データは、メモリに記憶され、所定時間の後にデータ読み出し部（６）により読み出されてその内容を検査データと比較され、更にデータ読み出し部（６）による肯定と否定からなる一対の相補性出力の一致、不一致が検出される。
【００７７】
かくして、データ読み出し部（６）からの読み出しデータ（通常は肯定的読み出し値）と検査データとの一致または不一致によりメモリ素子自体の欠陥および欠陥を、また読み出しデータにおける一対の相補性出力の、本来あり得ない一致状態を検出し、又、読み出し手段の肯定と否定の一対の相補性出力の一致、不一致を検出したときはデータ読み出し部（６）の欠陥および欠陥を検知する。
【００７８】
検査モードにおける救済動作は、前記検査モードで検出された欠陥個所を計算手段に設けた救済アルゴリズムで、検出された欠陥個所のアドレス空間内の分布からメモリ素子（１−１）およびデータ読み出し部（６）の欠陥および欠陥を解析し、アドレス単位、またはデータ選択経路単位での救済を組み合わせて最も少ない資源で救済できるように処理し、欠陥救済テーブル（７−２）に登録、または更新して救済する。
【００７９】
欠陥という検査結果を受けて、半導体メモリを救済するには、その検査結果を計算手段（７−１）、または制御記憶手段（７−３）、または欠陥救済テーブル（７−２）に仮に置き、ある特定のデータ選択経路につながる全てのメモリ素子（１−１）が壊れていないか、またはデータ読み出し部（６）の一対の相補性出力が一致していないかを調べ、メモリの壊れ、或いは相補性出力の一致（読み出し部の欠陥）が存在すれば、データ選択経路の単位で欠陥救済テーブル（７−２）に登録し、それに代わるデータ選択の経路を割り振って救済する。
【００８０】
また、その残りの欠陥個所は、アドレス単位、またはデータ選択経路の単位で、それらが最も少なくなるように処理して救済する。その処理をするにあたっては、制御記憶手段（７−３）、または欠陥救済テーブル（７−２）を肯定的または否定的に読み出し可能なメモリ素子を用いて欠陥個所を記憶したテーブル（７−２）の部分を検索し、それら欠陥個所のアドレス、またはデータ選択経路の数が上記のように最少となるように割り当てる。このような検索用メモリ素子としては、本発明の方法により検査した結果、利用可能な被検査メモリの一部を当てることもできる。
【００８１】
図２は、半導体メモリにおいて検査および欠陥の救済を行う実施例のブロック図である。この形態では集積回路の内部に検査用アドレス発生手段（３−３）と検査用データ発生手段（５−３）、および欠陥救済テーブル（７−２）を備え、検査要求が与えられると、静的に決定されるか、または動的に乱数により決定された“１”、または“０”のテストパターンを検査用データ発生手段（５−３）で作り、検査用アドレス発生手段（３−３）で発生させたアドレスを指定し、読み書き検査して、欠陥が見つかれば停止し、計算手段で欠陥個所、または欠陥領域を一時記憶し、アドレスを1 増減させて前記の検査を繰り返す。一方、正常であれば、そのままアドレスを1 増減させて前記の検査を繰り返し、アドレスが所定の終了位置に達したときは、検査を通じて１アドレスでも欠陥があった場合には、欠陥ありとして終了し、正常に終了した場合には、順当に終了する。欠陥が検出されたアドレスまたは領域は、欠陥救済テーブル（７−２）に登録される。
【００８２】
また、検査方法の別の態様として、発生させたすべてのアドレスおよびテストパターンを、すべてのメモリ素子に指定して書き込んでからその記憶値を読み出し、その読み出し値と、保存しておいたテストパターンとを比較して検査することもできる。
【００８３】
この形態の検査は記憶された内容を検査データを基準に比較して「肯定的、または否定的に読み出す」方法であり、“１”を記憶させたのが“０”に変わっていたか、または“０”を記憶させたのが“１”に変わっていたことを、欠陥として検出し、その情報を記憶制御部（７）内の制御記憶手段（７−３）に一時的に蓄え、最も少ないかまたは最適なアドレス、またはデータ選択経路の単位で救済できるように不揮発性の欠陥救済テーブル（７−２）に登録、または更新して救済する。
【００８４】
また、この形態は外部から検査データを供給することも可能であり、すべての検出可能な異常を検査するに十分と判断されるような検査データを外部から供給し、かつ外部の検査装置と組み合わせて厳密な検査を実行し、これを上述した簡単な検査と連係させてほぼ完全な検査、救済を行うようにすることもできる。
【００８５】
なお、図２の実施例において、半導体メモリをメモリ部だけから構成するとともに、半導体メモリの検査および欠陥救済回路を部分的に半導体メモリから独立に設けることもできる。これは、半導体メモリを外部から制御して検査、救済する形態であり、メモリ部と外部の検査機能の配分方法により様々な構成をとることができる。半導体メモリの固有の情報と、欠陥の履歴を保持する欠陥救済テーブル（７−２）としては、単純に不揮発性、または不揮発性で非破壊のもの、または事前にバックアップされたものから読み込んで保持する等からなることができ、外部、または内部に置かれうる。典型的な外部制御方式においては、外部に欠陥救済テーブル（７−２）と、検査用アドレス発生手段（３−３）および検査用データ発生手段（５−３）を備え、通常の使用ではシステムの計算機、または検査装置で欠陥救済テーブル（７−２）を管理し、外部の検査装置またはシステムの計算機により前記の検査をして救済する、また、外部の高機能の検査装置を使うことで、内部の検査、および救済用付加回路を簡略化でき一貫して検査を行えるが検査装置は大掛かりになる、また、一方、システムの計算機を使うことにより最も簡単に一貫して検査、救済が行える。
【００８６】
図３の（ａ）および（ｂ）は、メモリの大容量化とメモリ素子配列の公知モデルの例を示すもので、その読み出し手段とデータ選択線の構造から、半導体メモリ配置における開放型データ線配置方式（ａ）と、折り返し型データ線配置方式（ｂ）とに分かれ、いずれも大容量のメモリ素子配列（１）を複数のサブアレーに分割して配列したものである。
【００８７】
これら読み出しデータ選択経路と読み出し手段（センスアンプ）の構造に関連し、メモリの大容量化に従って要求されるアドレスの分割デコード、読み書き遅延の均一化、および欠陥救済の局所化を行うために、メモリ素子の配列は部分配列（サブアレー）に分割して配置される。その際、読み出し手段は図１１に関して後述するように、その両端子（Ｄ、¬Ｄ）にデータ選択経路を設け、浮遊容量の等価処理をすることにより、読み書き遅延の均一化と読み出し手段の校正を行うこと、および小スペース化を図る。メモリ素子配列を分割し、読み出し手段を共有させる構造の一例としては、シェアードアンプ（Shared amplifier）があり、これはS. S. Eaton et al.: “A 100ns 64K Dynamic RAM Using
Redundancy Techniques", ISSCC81, Dig. Tech. Papers, pp. 84-85, Feb. 1981.によって提案されている。この構造は各データ選択経路に複数のメモリ素子、または複数のメモリ素子と単一のダミーセルを接続し、一つの読み出し手段で複数のアドレスの読み出しを担っている。
【００８８】
図４は、本発明の検査アルゴリズムの一例を示したものである。このアルゴリズムによれば、外部供給または内部発生による検査データを、外部供給または内部発生によるアドレスに従ってメモリ素子に書き込み（記憶させ）、典型的には肯定的に読み出した値と元の検査データとの比較、および一対の（肯定的および否定的な）読み出し値同士の比較を行い、それらの比較結果を検査結果データ収集手段により収集し、更にそれら二態様の比較の一致または不一致をもって良／不良を診断し、不良であれば欠陥情報として保存する。「良」と判断された場合、および「欠陥等」と判断されかつ欠陥情報として保存された場合には、それらの判断が最終アドレスに関するものでなければ、次のアドレスに関して上述の検査を繰り返し、最終アドレスであれば更に最初アドレスからの欠陥履歴があるか否かを判断し、なければ「良品」として正常終了し、あれば「欠陥品」として欠陥終了する。
【００８９】
図５は、欠陥、および欠陥を救済するアルゴリズムの一例を示す図である。このアルゴリズムによれば、図４の検査で得られた検査結果データを読み込み、欠陥救済テーブル（７−２）の読み込み準備をし、前記二態様の比較による二態様の欠陥、即ち読み出し値が元の検査データと相違することで検出されるメモリ素子の記憶メカニズムの欠陥があるか、または一対の（相補性であるべき）読み出し値が一致したことで検出されるデータ読み出し部（６）の欠陥があるかを分析し、それらの欠陥があればアドレス単位、またはデータ選択経路の単位で欠陥救済テーブル（７−２）に登録または更新し、更にマッピング（代替アドレス、または代替経路との対応付け）を行って救済する。欠陥救済テーブル（７−２）が溢れた場合には、救済不能ということで、その半導体メモリを不良とする。
【００９０】
なお、読み出し手段は前述の通り、高集積化のために二つのデータ選択経路、例えばサブアレーＤ、およびサブアレー¬Ｄ等を担当することが普通に行われるため、必要なら二つのデータ選択経路を一組としてマッピングし救済する必要がある。また、データ選択の経路の信頼性は高く、その欠陥は、初期不良として検出される以外、通常使用状態では殆ど発生しないと考えられるため、出荷時において従来の如くハードウエア的に変更し、救済することもできる。
【００９１】
また、メモリ素子の欠陥のマッピング救済に当たっては、二次元配置されたメモリ素子の欠陥が、アドレス方向に分布しているか、またはデータ選択経路の方向に分布しているかを分析して、アドレスの単位、またはデータ選択経路の単位のいずれかで救済できるようにし、マッピング範囲を最小とするように処理する。この判断基準は、欠陥がデータ選択経路の方向に、全体的にまたは多数分布しているときは、データ選択経路の単位に救済し、アドレス方向に多数分布しているときはアドレス単位で救済するものとする。なお、データ選択経路の方向に、全体的にまたは多数分布しているとは、例えば前述の相補的な二つのデータ選択経路においては、片方の経路がすべて欠陥していても、他方の経路の欠陥が少ないような場合には、できるだけアドレス単位で救済するものとする。
【００９２】
図６は、外部の検査装置（８）に支援された検査形態、すなわち、半導体メモリ内部と外部で協調して行う検査形態を示した図であり、半導体メモリの内部に設けた自己検査機能、または検査用補助回路（ここでは、欠陥救済テーブル７−２）と外部検査装置（８）を連係させることにより簡単な検査、または厳密な検査で効率よく検査、救済する方法を示している。
【００９３】
図７は、メモリ素子（１−１）にＤＲＡＭを用い、欠陥個所をアドレス、またはデータ選択経路の単位で救済するために、読み出し動作、書き込み動作、または記憶保持（非選択）の３つの状態を選択して動作させる実施形態を示す図である。この場合、ＤＲＡＭは記憶が揮発するので通常の読み書き動作とは別に定期的にリフレッシュする必要がある。また、破壊読出しであることから読み出した後は再書き込みをしておく必要がある。
【００９４】
この実施の形態でアドレス線に沿って救済するには、他のアドレスにマッピングして欠陥したアドレスにはアドレス選択手段から選択信号が出ないようにし、また、データ選択経路に沿った救済には３つの選択状態をＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４で制御して、欠陥となったデータ選択経路を遮断し他の良好な所にマッピングする。また、この例では書き込み手段と読み出し手段の電源は遮断していないが、これらについても同様に遮断し、更にはデータ選択経路全体について遮断することもできる。
【００９５】
図８は、メモリ素子（１−１）に強誘電体からなるＦｅＲＡＭを用い、欠陥個所をアドレス、またはデータ選択経路の単位で救済するために、読み出し動作、書き込み動作、または記憶保持（非選択）の３つの状態を選択して動作させる実施形態を示す図である。その救済方式は図７の場合と同じであるが、この実施形態では、メモリ素子（１−１）が不揮発性なので記憶は持久保持されるため、そのメモリ素子を切り離すことにより、選択されないようにしている。
【００９６】
図９は、メモリ素子（１−１）にＳＲＡＭを用い、欠陥個所をアドレス、またはデータ選択経路の単位で救済するため、読み出し動作、書き込み動作、または記憶保持（非選択）の３つの状態を選択して動作させる実施形態を示す図である。その救済方式は図７の場合と同様であるが、記憶の保持に常に電力供給する必要があることから、欠陥が生じた個々のメモリ素子（１−１）、またはメモリ素子（１−１）の属するアドレス、またはデータ選択経路を非選択とするためには、それらの素子、アドレス、または選択経路の単位で電源を断つことも重要である。
【００９７】
図１０は、メモリ素子（１−１）に強磁性体からなるＭＲＡＭを用い、欠陥個所をアドレス、またはデータ選択経路の単位で救済するため、読み出し動作、書き込み動作、または記憶保持（非選択）の３つの状態を選択して動作させる実施形態を示す図である。その救済方式は図７の場合と同様であるが、この実施例のＭＲＡＭは図８の場合と同様に不揮発性なので記憶は持久保持されるため、メモリ素子を切り離すことにより、選択されないようにしている。
【００９８】
図１１はメモリ素子（１−１）にＤＲＡＭを用いた図７の実施形態を、機能レベルで詳しく示すことにより、欠陥検査に必要な欠陥検査手段の動作を説明する図である。しかしながら、メモリ素子としては上述のものを含めて種々のものを採用することができ、その場合は次に述べる基本動作の上に、素子の種類に応じた種々の付随的動作が行われる。
【００９９】
このメモリの機能的構成については、欠陥検査に必要な読み出し動作に限って説明するため、主要部として、データ線ＢＬおよびアドレス選択線ＷＬにつながった選択用のトランジスタＱ４と、電荷を記憶するコンデンサＣｓとからなるメモリ素子（１−１）と、両端が読み出し用データ線ＢＬと比較値を発生する¬ＢＬにつながりその電位差を増幅して読み出すための読み出し回路（６−１−１）と、読み出されたＤ，¬Ｄからなる肯定と否定の一対の出力から欠陥を検出する欠陥検出手段（６−３）とが示されている。ここに、読み出し回路（６−１−１）中のｔ１は読み出し用、ｔ２は昇圧用、そしてｔ３はプリチャージ動作用の信号入力端子であり、これらの端子への信号を遮断することにより、読み出し回路（６−１−１）の動作を止めてフローティングにし、電力消費を抑えることができる。
【０１００】
図１２は、図１１のＤＲＡＭ型メモリとしての動作をより詳しく説明するために示した公知の一例であり、データ読み出し手段（６−１）はプリチャージ手段（６−１−１−１）と、センスアンプからなる読み出し手段（６−１−１−２）を備え、センスアンプに関する参照電位の発生や読み出し、および書き込み構造には様々な方式がある。図１３（ａ）は読み出し手段に、例えば、H.Kawakubo, Y.Yamaguchi, S.Yasui : A 288Kb CMOS Pseudo SRAM,
ISSCC84, pp.276-277, 1984. において示されたＣＭＯＳ型センスアンプを用いたＤＲＡＭの構成例であり、動作説明はこの構成例とその動作波形図（ｂ）を用いて行うこととする。
【０１０１】
このＤＲＡＭの動作はセンスアンプ型読み出し手段（６−１−１−２）を中心に、データ線ＢＬとデータ線¬ＢＬに同数のメモリ素子を接続し、データ線の浮遊容量Ｃｂを均等にしたもので、メモリ素子は選択用のトランジスタＱ４と、データ蓄積のためのコンデンサＣｓとからなり、それらメモリ素子はワード線ＷＬからのゲート信号でトランジスタＱ４をオンにして選択し、書き込みはデータ線ＢＬからデータ信号電荷を加え、そのトランジスタを介してコンデンサＣｓに供給して行う。
【０１０２】
他方、読み出しにおいては、まずトランジスタＱ１、Ｑ２、Ｑ３（図１２）からなるプリチャージ回路で、データ線ＢＬ、¬ＢＬの浮遊容量Ｃｂを１／２Ｖｄの電位に充電し、次にこれらのデータ線ＢＬ、¬ＢＬをフローティング状態にする。このようなプリチャージが完了すると読み出しレディー状態となり、そこで、ワード選択線ＷＬをオンにしてメモリ素子のコンデンサＣｓに蓄積された電荷の比Ｃｓ／（Ｃｓ＋Ｃｂ）から生じる±ｖｓの差に応じてデータ線ＢＬの電位を確定し、ｔ１をオンにしてセンスアンプを動作させ、データ線ＢＬ、または¬ＢＬのうち電位の低い方を０Ｖに下げ、ほぼ同時にｔ２をオンにして高電位側のデータ線ＢＬの電位を１／２ＶｄからＶｄにまで昇圧して読み出す。その後、破壊されたＣｓには再書き込みする。
【０１０３】
図１３（ａ）のセンスアンプは一般に交差結合型アンプで構成され、読み出しデータの増幅にはＮＭＯＳトランジスタＴ１、Ｔ２からなるラッチ型フリップフロップが用いられ、また、アクティブリストアにはＰＭＯＳトランジスタＴ３、Ｔ４からなるフリップフロップが用いられ、前者（ＮＭＯＳアンプ）は低電位側のデータ線を０Ｖに放電し、また、後者（ＰＭＯＳアンプ）はより高電位側のデータ線をＶｄに充電し、最終的にはデータ線ＢＬ、¬ＢＬを０ＶとＶｄに増幅するＣＭＯＳセンスアンプとして動作する。
【０１０４】
その各部動作波形について図１３（ｂ）を参照して詳細に説明すると、まず、データ線ＢＬ、¬ＢＬの浮遊容量Ｃｂを充電して（例えば、それぞれの初期電位Ｖｄ、０Ｖから）電圧１／２Ｖｄにプリチャージし準備する。読み出しを行うときは選択信号ＷＬ（ゼロから急峻に立ち上がって確立される定電位）でＱ４をオンにすると、記憶“１”の場合はメモリ素子のコンデンサＣｓに蓄えられた電圧を＋ｖｓとすればデータ線はＢＬ＝１／２Ｖｄ＋ｖｓ、¬ＢＬ＝１／２Ｖｄとなる。
【０１０５】
次に、フリップフロッップのオンに向けたｔ１への信号入力により、Ｔ１、Ｔ２のドレイン電位を下げていくと、そのｔ１の降下に伴って交差接続型トランジスタＴ１、Ｔ２のゲート電圧の差（始めはセンスアンプの両端子間電位差＋ｖｓ）が増幅され、これによって端子Ｄ、¬Ｄの電位差を広げ、低電位側のデータ線¬ＢＬを０Ｖに下げ、さらに、ｔ１とほぼ同時にｔ２をオンにしてトランジスタＴ３、Ｔ４で昇圧することにより、高電位側のデータ線ＢＬをＶｄに引き上げ、最終的にラッチ型フリップフロップの出力端子Ｄ、¬Ｄの論理値０、１が確定する。
【０１０６】
前記の例で示したように、一般にセンスアンプには差動方式が採用され、正常な場合は肯定と否定からなる一対の相補性出力が得られる。さらに、具体的なメモリの読み出し構造は、先に図３（ａ）および（ｂ）を示して説明したように、センスアンプを境にデータ線ＢＬと¬ＢＬにつながるメモリ素子の数、または一組の複数のメモリ素子（また、これらの例では用いていないがダミー素子）を対称的にして、浮遊容量を考慮してつなぐことが望ましい。
【０１０７】
ここで、典型的な図１１、図１２、図１３の例における欠陥について検討すると、ＤＲＡＭの単一欠陥の主な原因としてはメモリ素子のコンデンサＣｓに起因するものと、データ読み出し系に起因するものとがある。また、一般的にはダミー素子も読み出し系の一部と考えられる。
【０１０８】
また、本発明の一般的な実施においては、検査対象を前記のメモリ素子（１−１）と、データ読み出し部（６）の読み出し手段（６−１−１−２）に限定し、各導線や、プリチャージ、アドレスデコーダ、およびデータレジスタ等の周辺回路については、初期不良を除き他の半導体と同様の信頼性があるものとして、メモリ関連の検査として行わず、また、複数の構成素子が同時に欠陥することはないものと仮定して欠陥診断するものとする。
【０１０９】
従って、すべての欠陥はセンスアンプ、すなわち、フリップフロップの動作に集約されて検出されるため、結局はデータ読み出し端子Ｄ、¬Ｄに出力されるデータを、所定の基準値と比較すれば全ての条件を検査することができる。この検査は、具体的には元の検査データを基準として確定したフリップフロップの出力端子Ｄ，¬Ｄの論理値を読み出し、それらの値を基準値を参照して選択的に演算し、その演算結果を評価することにより欠陥を検出する。
【０１１０】
これらの各部位における主な欠陥個所を分類すると
（１）メモリ素子の欠陥、
（２）ダミー素子の欠陥、
（３）センスアンプ系の欠陥、
の三個所であり、これらの起こりうる主な原因を示すと表６および表７のようになる。
【０１１１】
【表６】
2003272399.tif 000006
【０１１２】
【表７】
2003272399.tif 000007
【０１１３】
このＣＭＯＳセンスアンプの欠陥については、Ｔ１、Ｔ２の欠陥とＴ３、Ｔ４の欠陥とに分けられ、センスアンプの動作をするＴ１、Ｔ２の欠陥ははっきりと出力に現れるが、アクティブリストアとして働くＴ３、Ｔ４の欠陥は曖昧な状態となって現れる。
【０１１４】
従って、これらから検査に必要かつ充分な情報はセンスアンプの出力から得られ、簡易検査をまとめると前掲の表４のようになるが、これを（＊１）メモリ素子、またはダミー素子の欠陥であることが明らかなとき、（＊２）センスアンプの欠陥（Ｄ，¬Ｄ値の“０”同一、または“１”同一により、¬ＥＸＯＲ＝１となる場合）によって、見かけ上、メモリ素子正常、またはメモリ素子異常（ＥＸＯＲ＝０，または１）と検出され、それだけではセンスアンプ欠陥を確定しえても、メモリ素子、またはダミー素子については不明であるときを区別して、書き直すと表８のようになる。
【０１１５】
【表８】
2003272399.tif 000008
【０１１６】
以上に説明した例の他、センスアンプには図１４の対称型カーレントミラー・センスアンプ方式や、図１５に示すバイポーラ・ディファレンシャル・センスアンプ方式などがあり、それらの動作について次に略述する。
【０１１７】
図１４の対称型カーレントミラー・センスアンプでは、図１３のアンプと同様にデータ線ＢＬ、¬ＢＬにメモリ素子とダミー素子を接続し、その電荷による電位差を比較・増幅して演算結果を端子Ｄ、¬Ｄに出力するものである。
【０１１８】
図１５のバイポーラ・ディファレンシャル・センスアンプでは、図１３や図１４と同様で高速に動作することから低消費電力のＣＭＯＳ−ＳＲＡＭと組み合わせて使う。また、データ線の抵抗の低いＭＲＡＭと組み合わせて使うと有効に働き、データ線ＢＬ、¬ＢＬにメモリ素子とダミー素子を接続し、その電荷による差を比較・増幅して、その演算結果を端子Ｄ、¬Ｄに出力するものである。
【０１１９】
図１６は本発明のＤＲＡＭを、検査データを基準に肯定的、または否定的に読み出すことにより欠陥検出を可能にしたメモリの構成を示す図であり、この構成により図１１、図１２、図１３で詳しく示したＤＲＡＭにおいて、センスアンプから読み出されたデータＤ、または¬Ｄと検査データとを比較して欠陥を検出する詳しい動作を説明することができる。読み出されたデータＤ、¬Ｄは、欠陥検査演算開始信号ＯｐＳＬでＱ７、Ｑ８を制御することにより、欠陥検出手段のＱ９、Ｑ１０に導かれ、メモリ素子からの読み出しデータとして元の検査データと比較するＥＸＯＲ演算に付され、演算結果出力端子からは一致、または不一致（欠陥：表７の診断結果＊１）を表す出力が発生する。
【０１２０】
図１７は図１６の構成に、センスアンプ出力Ｄ、¬Ｄの¬ＥＸＯＲ演算を行う欠陥検出手段を付加したメモリの構成を示す図である。この構成においても、図１６の場合と同様にセンスアンプから読み出されたデータＤ、¬Ｄと元の欠陥検査データを比較してメモリ素子の欠陥を検出することは勿論、更に上記のアンプ出力¬ＥＸＯＲ演算を、ここではデータＤ、¬ＤのＡＮＤ（１、１）、またはＮＯＲ（０、０）が、¬ＥＸＯＲ＝１を表すことを利用して演算し、データ読み出し系の欠陥を検出するものである。即ち、データ読み出し系のセンスアンプにおいては、図１３（ａ）のように交差結合した一組のトランジスタが、一方または両方ともに欠陥することを予想し、このような多重欠陥を検出するためにセンスアンプ出力Ｄ、¬Ｄ（厳密には¬Ｄであるべき論理値）の一致検出機能を付加し、これによって、メモリ素子の欠陥（表７の診断結果＊１）とデータ読み出し系の欠陥（表７の診断結果＊２）とを分離して検出することが可能となる。
【０１２１】
メモリ素子のその他の実施例として、図１８はメモリ素子を不揮発性の強誘電体ＦｅＲＡＭに置き換えた実施の形態を示すが、図１１のＤＲＡＭと同様に働くため詳しい説明は省略する。また、図１９はメモリ素子をＳＲＡＭにした実施の形態を示し、図２０はメモリ素子を不揮発性の強磁性体ＭＲＡＭにした実施の形態を示すものであるが、いずれも欠陥検査に関しては図１１のＤＲＡＭと同様に働くことから説明は省略する。なお、ＳＲＡＭは常に電力供給されることでフリップフロップの二安定状態を保って記憶してものであるため通常は電源制御ゲートｐ１、ｐ２をオンにし、欠陥時はｐ１、ｐ２をオフにすることによりＱ１１、Ｑ１２をオフにして停止させることも重要である。
【０１２２】
【発明の効果】
本発明は、以上述べた通りに構成されたので、製造された半導体メモリを選別する簡単な検査において、検査内容をメモリの１縮退故障、および０縮退故障に限定し、かつそれが読み出し系による誤読とは区別して検出されるものであり、
（１）可能な限り半導体メモリの内部で検査できること、
（２）検査用付加回路が少ないこと、
（３）特別な予備のメモリ素子を設ける必要がないこと、
（４）少ない資源で欠陥を救済すること、
を可能にした検査方法、およびその検査を実施しうる半導体メモリを提供し、これによって検査の省力化と検査時間の短縮に寄与し、併せて半導体メモリ製造のコスト削減と、歩留りの向上に役立つ等の優れた効果を発揮するものである。
【図面の簡単な説明】
【図１】
本発明の１実施例による半導体メモリの検査および欠陥救済回路が組み込まれた半導体メモリのブロック図である。
【図２】
半導体メモリにおいて検査および欠陥の救済を行う実施例のブロック図である。
【図３】
従来のメモリの大容量化と素子配列の形態を、（ａ）開放型データ選択経路とメモリ分割、および（ｂ）折り返し型データ選択経路とメモリ分割について示す図である。
【図４】
本発明による半導体メモリ製造過程の検査システムのアルゴリズムを示すフロー図である。
【図５】
本発明による半導体メモリ製造過程の検査後における、欠陥救済システムのアルゴリズムを示すフロー図である。
【図６】
本発明による半導体メモリ製造過程の検査、および欠陥救済方法を、メモリ外部の検査手段と協調して行う場合のブロック線図である。
【図７】
本発明による半導体メモリ素子にＤＲＡＭを用いた救済可能な実施形態を示す図である。
【図８】
本発明による半導体メモリ素子にＦｅＲＡＭを用いた救済可能な実施形態を示す図である。
【図９】
本発明による半導体メモリ素子にＳＲＡＭを用いた救済可能な実施形態を示す図である。
【図１０】
本発明による半導体メモリ素子にＭＲＡＭを用いた救済可能な実施形態を示す図である。
【図１１】
本発明のＤＲＡＭによる欠陥検査可能な半導体メモリの実施の形態を示す図である。
【図１２】
図１１の実施形態で用いた半導体ＤＲＡＭメモリを示した例である。
【図１３】
図１１の実施形態で用いた半導体ＤＲＡＭメモリのセンスアンプを示した例である。
【図１４】
図１１の実施形態で用いた他のセンスアンプの一例を示す図である。
【図１５】
図１１の実施形態で用いた他のセンスアンプの別の一例を示す図である。
【図１６】
本発明の図１１で示したＤＲＡＭメモリの検査をする詳細な実施形態を示す図である。
【図１７】
本発明の図１１で示したＤＲＡＭメモリとセンスアンプの検査をする詳細な実施形態を示す図である。
【図１８】
本発明の図８のＦｅＲＡＭによる欠陥検査可能な半導体メモリの実施の形態を示す図である。
【図１９】
本発明の図９のＳＲＡＭによる欠陥検査可能な半導体メモリの実施の形態を示す図である。
【図２０】
本発明の図１０のＭＲＡＭによる欠陥検査可能な半導体メモリの実施の形態を示す図である。
【符号の説明】
１  メモリ素子配列
１−１  メモリ素子
２  メモリ
３  アドレス選択回路
３−１  アドレス入力手段
３−２  アドレス選択手段
３−３  検査用アドレス発生手段
４  データ選択回路
５  データ書き込み部
５−１  データ入力手段
５−２  データ書き込み手段
５−３  検査用データ発生手段
６  データ読み出し部
６−１  データ読み出し手段
６−１−１  読み出し回路
６−１−１−１  プリチャージ手段
６−１−１−２  読み出し手段
６−２  データ出力手段
６−３  欠陥読み出し手段
６−４  検査結果データ収集手段
７  記憶制御部
７−１  計算手段
７−２  欠陥救済テーブル
７−３  制御記憶手段
８  外部計算手段
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2003272399.tif 000009
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2003272399.tif 000010
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2003272399.tif 000011
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2003272399.tif 000012