【手続補正書】
【提出日】令和3年2月19日(2021.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
基板の上面に配置された複数のフィンを形成することと、
置換金属ゲート（ＲＭＧ）・プロセスを使用して前記複数のフィンから１つまたは複数の縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）を形成することとを含み、
前記ＶＴＦＥＴのうちの所与の１つの少なくとも１つのフィンを囲むゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、前記ゲート・コンタクト金属層が、前記少なくとも１つのフィンの端部に隣接して配置される方法。
【請求項２】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンを囲む前記基板の前記上面に配置された下部ソース／ドレイン領域を形成することと、
前記下部ソース／ドレイン領域に配置された下部スペーサを形成することとを含む、請求項１に記載の方法。
【請求項３】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記下部スペーサおよび前記複数のフィンの側壁に配置された酸化物層を形成することと、
前記酸化物層に配置されたダミー・ゲートを形成することと、
前記複数のフィンの上面より下方で前記ダミー・ゲートに凹部形成することと、
前記酸化物層の露出部分を除去することと、
前記ダミー・ゲートおよび前記複数のフィンに配置された上部スペーサを形成することとをさらに含む、請求項２に記載の方法。
【請求項４】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンの上部に上部接合部を形成することと、
前記上部スペーサに配置された酸化物層を形成することと、
前記酸化物層に配置されたライナを形成することと、
前記ライナに配置された層間誘電体層を形成することとをさらに含む、請求項３に記載の方法。
【請求項５】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンの各々の前記上部接合部の上面を露出させるように前記層間誘電体層に上部ソース／ドレイン開口部を形成することと、
前記上部接合部に配置された上部ソース／ドレイン領域を形成することと、
前記上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層を形成することと、
前記層間誘電体の上面より下方で前記上部ソース／ドレイン・コンタクト金属層に凹部形成することと、
前記凹部形成された上部ソース／ドレイン・コンタクト金属層に配置された上部ソース／ドレインＳＡＣキャッピング層を形成することとを含む、請求項４に記載の方法。
【請求項６】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記ダミー・ゲートに配置された前記上部スペーサの一部を露出させるように前記層間誘電体層にゲート開口部を形成することと、
前記層間誘電体層の前記開口部の側壁にライナを堆積させることと、
前記ダミー・ゲートの一部を露出させるように前記上部スペーサの前記露出部分をエッチングすることと、
前記ダミー・ゲートを除去することと、
前記１つまたは複数のフィンを囲むゲート誘電体を形成し、かつ前記ゲート誘電体を囲む金属ゲート導体を形成するように前記置換金属ゲート・プロセスを行うことと、
前記層間誘電体層の前記ゲート開口部の残りの部分に前記ゲート・コンタクト金属層を充填することと、
前記層間誘電体層の前記上面より下方で前記ゲート・コンタクト金属層に凹部形成することと、
前記凹部形成されたゲート・コンタクト金属層に配置された前記ゲートＳＡＣキャッピング層を形成することとをさらに含む、請求項５に記載の方法。
【請求項７】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記下部ソース／ドレイン領域の前記上面の一部を露出させるように前記層間誘電体層に下部ソース／ドレイン開口部を形成することと、
前記下部ソース／ドレイン領域の前記上面の前記露出部分に配置された前記下部ソース／ドレイン開口部に下部ソース／ドレイン・コンタクト金属層を充填することと、
前記層間誘電体層の上面より下方で前記下部ソース／ドレイン・コンタクト金属層に凹部形成することと、
前記凹部形成された下部ソース／ドレイン・コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層を形成することとをさらに含む、請求項６に記載の方法。
【請求項８】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記層間誘電体、前記上部ソース／ドレインＳＡＣキャッピング層、前記ゲートＳＡＣキャッピング層、および前記下部ソース／ドレインＳＡＣキャッピング層に配置された追加のライナを形成することと、
前記追加のライナに配置された追加の層間誘電体を形成することと、
前記上部ソース／ドレイン・コンタクト金属層、前記ゲート・コンタクト金属層、および前記下部ソース／ドレイン・コンタクト金属層の前記上面の一部を露出させるように、前記追加のライナ、前記追加の層間誘電体、前記上部ソース／ドレインＳＡＣキャッピング層、前記ゲートＳＡＣキャッピング層、および前記下部ソース／ドレインＳＡＣキャッピング層にビアを形成することと、
前記ビアに上部ソース／ドレイン・コンタクト、ゲート・コンタクト、および下部ソース／ドレイン・コンタクトを形成することとをさらに含む、請求項７に記載の方法。
【請求項９】
前記１つまたは複数のＶＴＦＥＴを形成することが、
少なくとも１つのシャロー・トレンチ絶縁領域を、前記複数のフィンの第１のサブセットと前記複数のフィンの少なくとも第２のサブセットとの間で前記基板および前記下部ソース／ドレイン領域に形成することをさらに含み、
前記ダミー・ゲートに凹部形成することが、
前記複数のフィンの前記第１のサブセットを囲む前記ダミー・ゲートの第１の部分に第１の深さまで凹部形成することと、
前記複数のフィンの前記第２のサブセットを囲む前記ダミー・ゲートの第２の部分に前記第１の深さより大きい第２の深さまで凹部形成することとを含み、
前記複数のフィンの前記第１のサブセットが、第１のチャネル長さを有するＶＴＦＥＴを形成し、
前記複数のフィンの前記第２のサブセットが、前記第１のチャネル長さより短い第２のチャネル長さを有するＶＴＦＥＴを形成する、請求項３に記載の方法。
【請求項１０】
半導体構造であって、
基板と、
前記基板の上面に配置された複数のフィンとを含み、前記複数のフィンが、置換金属ゲート（ＲＭＧ）・プロセスを使用して形成された１つまたは複数の縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）のチャネルを含み、
前記ＶＴＦＥＴのうちの所与の１つが、前記複数のフィンのうちの少なくとも１つを囲むゲートを含み、前記所与のＶＴＦＥＴの前記ゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、前記ゲート・コンタクト金属層が、前記少なくとも１つのフィンの端部に隣接して配置される半導体構造。
【請求項１１】
前記複数のフィンを囲む前記基板の前記上面に配置された下部ソース／ドレイン領域と、
前記下部ソース／ドレイン領域に配置された下部スペーサと、
前記複数のフィンを囲む前記ゲートと、
前記ゲートに配置された上部スペーサと、
前記複数のフィンの各々に配置された前記上部スペーサの一部に配置された上部ソース／ドレイン領域と、
前記上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層と、
前記上部ソース／ドレイン金属コンタクト層に配置された上部ソース／ドレインＳＡＣキャッピング層と、
前記下部ソース／ドレイン領域の一部に配置された下部ソース／ドレイン・コンタクト金属層と、
前記下部ソース／ドレイン金属コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層とをさらに含む、請求項１０に記載の半導体構造。
【請求項１２】
前記所与のＶＴＦＥＴの前記ゲートが、前記複数のフィンの対を囲む共有ゲートを含み、前記複数のフィンの各対が、
所与の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのｐ型電界効果トランジスタ（ＰＦＥＴ）および前記所与のＣＭＯＳデバイスのｎ型電界効果トランジスタ（ＮＦＥＴ）の一方のチャネルを形成する第１のフィンと、
前記所与のＣＭＯＳデバイスの前記ＰＦＥＴおよび前記ＮＦＥＴの他方のチャネルを形成する第２のフィンとを含む、請求項１１に記載の半導体構造。
【請求項１３】
前記共有ゲートが、前記第１のフィンを囲む第１のゲート導体と、前記第２のフィンを囲む第２のゲート導体とを含み、前記ゲート・コンタクト金属層が前記第１のゲート導体および前記第２のゲート導体に接触する、請求項１２に記載の半導体構造。
【請求項１４】
請求項１０ないし１３のいずれか1項に記載の半導体構造を含む集積回路。