(57)【要約】【課題】ＳＲＲのためのリード動作前に入力される外部アクティブコマンドは無視し、ＳＲＲのためのリード動作後に外部アクティブコマンドが入力される場合には正常なアクティブ動作が行われるようにするフラグ信号生成回路及び半導体メモリ装置を提供するフラグ信号生成回路を提供する。【解決手段】アイドル信号及びＳＲＲコマンドを受信してＳＲＲ信号を生成するＳＲＲ信号生成部と、前記ＳＲＲ信号を受信してパルス信号を生成するパルス信号生成部と、前記パルス信号及びＳＲＲのためのリード信号を受信してフラグ信号を生成するフラグ信号生成部と、を含む。【選択図】図２
2010086647.tif 000002
【特許請求の範囲】
【請求項１】
アイドル信号及びＳＲＲ（Status Register Read）コマンドを受信してＳＲＲ信号を生成するＳＲＲ信号生成部と、
前記ＳＲＲ信号を受信してパルス信号を生成するパルス信号生成部と、
前記パルス信号及びＳＲＲのためのリード信号を受信してフラグ信号を生成するフラグ信号生成部と、
を含むフラグ信号生成回路。
【請求項２】
前記ＳＲＲ信号生成部は、半導体メモリ装置がアイドルの状態で前記ＳＲＲコマンドが入力される場合にイネーブルされるＳＲＲ信号を生成する、請求項１に記載のフラグ信号生成回路。
【請求項３】
前記ＳＲＲ信号生成部は、
前記アイドル信号及び前記ＳＲＲコマンドに応答して第１ノードをプルアップ駆動するプルアップ部と、
前記アイドル信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第１ノード及び第２ノードの信号をラッチするラッチと、
を含む、請求項２に記載のフラグ信号生成回路。
【請求項４】
前記パルス信号生成部は、前記ＳＲＲ信号がイネーブルされる区間で前記パルス信号を生成する、請求項１に記載のフラグ信号生成回路。
【請求項５】
前記フラグ信号生成部は、前記パルス信号が入力される区間から前記リード信号が入力される区間までイネーブルされる前記フラグ信号を生成する、請求項１に記載のフラグ信号生成回路。
【請求項６】
前記フラグ信号生成部は、
前記リード信号及びパワーアップ信号を受信して論理演算を行う論理部と、
前記パルス信号の反転信号をセット信号として受信し、前記論理部の出力信号をリセット信号として受信してラッチし、前記フラグ信号を生成するラッチ部と、
を含む、請求項５に記載のフラグ信号生成回路。
【請求項７】
前記論理部は、前記リード信号がイネーブルされたりパワーアップ区間でイネーブルされる前記リセット信号を生成する、請求項６に記載のフラグ信号生成回路。
【請求項８】
前記フラグ信号は、前記セット信号がイネーブルされる場合にイネーブルされ、前記リセット信号がイネーブルされる場合にディセーブルされる、請求項７に記載のフラグ信号生成回路。
【請求項９】
ＳＲＲが開始された後、当該ＳＲＲのためのリード信号が入力される区間までイネーブルされるフラグ信号を生成するフラグ信号生成回路と、
前記フラグ信号及び外部アクティブ信号を受信して内部アクティブ信号を生成するアクティブ信号生成部と、
を含む半導体メモリ装置。
【請求項１０】
前記フラグ信号生成回路は、
アイドル信号及びＳＲＲコマンドを受信してＳＲＲ信号を生成するＳＲＲ信号生成部と、
前記ＳＲＲ信号を受信してパルス信号を生成するパルス信号生成部と、
前記パルス信号及び前記ＳＲＲのためのリード信号を受信して前記フラグ信号を生成するフラグ信号生成部と、
を含む、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記ＳＲＲ信号生成部は、前記半導体メモリ装置がアイドルの状態で前記ＳＲＲコマンドが入力される場合にイネーブルされるＳＲＲ信号を生成する、請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ＳＲＲ信号生成部は、
前記アイドル信号及び前記ＳＲＲコマンドに応答して第１ノードをプルアップ駆動するプルアップ部と、
前記アイドル信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記第１ノード及び第２ノードの信号をラッチするラッチと、
を含む、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記パルス信号生成部は、前記ＳＲＲ信号がイネーブルされる区間で前記パルス信号を生成する、請求項１０に記載の半導体メモリ装置。
【請求項１４】
前記フラグ信号生成部は、前記パルス信号が入力される区間から前記リード信号が入力される区間までイネーブルされる前記フラグ信号を生成する、請求項１０に記載の半導体メモリ装置。
【請求項１５】
前記フラグ信号生成部は、
前記リード信号及びパワーアップ信号を受信して論理演算を行う論理部と、
前記パルス信号の反転信号をセット信号として受信し、前記論理部の出力信号をリセット信号として受信してラッチし、前記フラグ信号を生成するラッチ部と、
を含む、請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記論理部は、前記リード信号がイネーブルされたりパワーアップ区間でイネーブルされる前記リセット信号を生成する、請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記フラグ信号は、前記セット信号がイネーブルされる場合にイネーブルされ、前記リセット信号がイネーブルされる場合にディセーブルされる、請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記アクティブ信号生成部は、前記フラグ信号がディセーブルされる場合に、前記外部アクティブ信号を前記内部アクティブ信号として伝達する、請求項９に記載の半導体メモリ装置。
【請求項１９】
前記アクティブ信号生成部は、前記フラグ信号及び前記外部アクティブ信号を受信して論理積演算を行い、前記内部アクティブ信号を生成する、請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より具体的には、ＳＲＲのためのスペックに合うように正常なアクティブ動作が行われるようにフラグ信号を生成するフラグ信号生成回路及び半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の状態情報には、メーカー区分情報として固定情報のＤＩ情報（Ｄｅｖｉｃｅ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リビジョン実行バージョンを定義する情報として可変情報のＲＩ情報（Ｒｅｖｉｓｉｏｎ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リフレッシュ実行タイミング関連情報として可変情報のＲＲ情報（Ｒｅｆｒｅｓｈ  Ｒａｔｅ）と、アドレス入力によって出力されるデータビット数を定義する情報として可変情報のＤＷ情報（Ｄｅｖｉｃｅ  Ｗｉｄｔｈ）と、半導体メモリ装置の容量関連情報として固定情報のＤＴ情報（Ｄｅｖｉｃｅ  Ｔｙｐｅ）と、半導体メモリ装置の集積度情報として固定情報のＤＳ情報（Ｄｅｎｓｉｔｙ）と、が含まれる。
【０００３】
このような半導体メモリ装置の状態情報はレジスタ（ｒｅｇｉｓｔｅｒ）に保存されており、使用者は、ＳＲＲ（Ｓｔａｔｕｓ  Ｒｅｇｉｓｔｅｒ  Ｒｅａｄ）によりレジスタに保存された半導体メモリ装置の状態情報を確認することができる。
【０００４】
ＪＥＤＥＣ  ＳＰＥＣは、ＳＲＲについて次のように規定している。i）ＳＲＲはパワーアップ区間が終了した後開始される。ii）ＳＲＲのためのリードコマンドは、ＭＲＳ印加後にＩＤＬＥ状態で入力される。iii）ＳＲＲ動作中にＢＬは２と固定され、iv）ｔＳＲＲ＝２ＣＬＫ、ｔＳＲＣ＝ＣＬ＋１と設定される。v）ＳＲＲは、バンクアクティブコマンドが入力される場合に終了する。図１を参照すると、ＪＥＤＥＣ  ＳＰＥＣで規定されたＳＲＲの動作タイミング図を確認することができる。
【０００５】
このように規定されたＪＥＤＥＣ  ＳＰＥＣのうち、ii），v）の条件をより具体的に説明すると、ＳＲＲのためのリードコマンド入力前には半導体メモリ装置がアイドル（ｉｄｌｅ）状態でなければならないので、ＳＲＲリードコマンド入力前にバンクアクティブコマンドが入力されると、正常なＳＲＲが行われずにＳＲＲが終了する。
【０００６】
本出願と関連のある技術が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６９５０３５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体メモリ装置の一般的なリード動作は、バンクアクティブ後にリード動作が行われるため、一般的なリード動作と同様に、バンクアクティブのための外部アクティブコマンドが入力された後にＳＲＲのためのリードコマンドが入力されても、終了せずに正常に行われるようなＳＲＲに対する要請が増加しつつある。
【０００９】
しかしながら、ＪＥＤＥＣ  ＳＰＥＣに従う半導体メモリ装置では、このような要請を満たすことができないという問題があった。
【００１０】
そこで、本発明は、上記問題に鑑みて為されたものであり、その目的の一例は、ＳＲＲのためのリード動作前に入力される外部アクティブコマンドは無視し、ＳＲＲのためのリード動作後に外部アクティブコマンドが入力される場合には正常なアクティブ動作が行われるようにするフラグ信号生成回路及び半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明のフラグ信号生成回路は、アイドル信号及びＳＲＲコマンドを受信してＳＲＲ信号を生成するＳＲＲ信号生成部と、前記ＳＲＲ信号を受信してパルス信号を生成するパルス信号生成部と、前記パルス信号及びＳＲＲのためのリード信号を受信してフラグ信号を生成するフラグ信号生成部と、を含む。
【００１２】
また、本発明の半導体メモリ装置は、ＳＲＲが開始された後、当該ＳＲＲのためのリード信号が入力される区間までイネーブルされるフラグ信号を生成するフラグ信号生成回路と、前記フラグ信号及び外部アクティブ信号を受信して内部アクティブ信号を生成するアクティブ信号生成部と、を含む。
【発明の効果】
【００１３】
本発明の半導体メモリ装置によれば、ＳＲＲのためのリード動作前に入力される外部アクティブコマンドは無視し、ＳＲＲのためのリード動作後に外部アクティブコマンドが入力される場合には正常なアクティブ動作が行われるようにしているため、ＪＥＤＥＣ  ＳＰＥＣと違い、ＳＲＲのためのリード動作が行われる前に外部アクティブコマンドが入力されても差支えがない。なお、入力される外部アクティブコマンドは無視されるので、ＪＥＤＥＣ  ＳＰＥＣにも矛盾しない。
【図面の簡単な説明】
【００１４】
【図１】ＪＥＤＥＣ  ＳＰＥＣで規定されたＳＲＲの動作タイミング図である。
【図２】本発明の実施形態に係る半導体メモリ装置の構成の一例を示すブロック図である。
【図３】図２に示す半導体メモリ装置に含まれたＳＲＲ信号生成部の回路図である。
【図４】図２に示す半導体メモリ装置に含まれたフラグ信号生成部の回路図である。
【図５】図２に示す半導体メモリ装置に含まれたアクティブ信号生成部の回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の好ましい実施の形態に対し、図面に基づいて詳しく説明する。なお、下記の実施形態は、本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態によって制限されることはない。
【００１６】
先ず、本発明の実施形態に係る半導体メモリ装置の構成及び機能について、図２を参照して説明する。なお、図２は、本発明の実施形態に係る半導体メモリ装置の構成の一例を示すブロック図である。
【００１７】
図２に示すように、本実施形態に係る半導体メモリ装置は、フラグ信号生成回路１及びアクティブ信号生成部２で構成される。
【００１８】
フラグ信号生成回路１は、アイドル信号生成部１０、ＳＲＲ信号生成部１２、パルス信号生成部１４及びフラグ信号生成部１６で構成される。
【００１９】
アイドル信号生成部１０は、半導体メモリ装置がアイドル（ｉｄｌｅ）の状態でハイレベルにイネーブル（有効化）されるアイドル信号ＩＤＬＥを生成する。なお、アイドル信号生成部１０の構成は広く知られており、その詳細な説明は省略する。また、アイドル状態とは、半導体メモリ装置がリードまたはライト等の動作を行わない状態のことをいう。
【００２０】
ＳＲＲ信号生成部１２は、図３に示すように、アイドル信号ＩＤＬＥの反転信号及びＳＲＲコマンドＳＲＲ＿ＣＭＤの反転信号に応答してノードｎｄ１０をプルアップ駆動するプルアップ部１２０と、アイドル信号ＩＤＬＥの反転信号に応答してノードｎｄ１０をプルダウン駆動するプルダウン素子として動作するＮＭＯＳトランジスタＮ１０と、ノードｎｄ１０及びノードｎｄ１１の信号をラッチするラッチ１２２と、ラッチ１２２の出力信号を反転させてＳＲＲ信号ＳＲＲを生成するインバータＩＶ１４と、で構成される。ここで、ＳＲＲコマンドＳＲＲ＿ＣＭＤは、ＪＥＤＥＣ  ＳＰＥＣに従ってコマンドデコーダ（図示せず）で生成されるＭＲＳコマンドに応じて生成される信号である。
【００２１】
このような構成のＳＲＲ信号生成部１２は、アイドル信号ＩＤＬＥがハイレベル、即ち、半導体メモリ装置がアイドル（ｉｄｌｅ）の状態でハイレベルのＳＲＲコマンドＳＲＲ＿ＣＭＤが入力される場合、ノードｎｄ１０をプルアップ駆動し、ハイレベルにイネーブル（有効化）されたＳＲＲ信号ＳＲＲを生成する。
【００２２】
パルス信号生成部１４は、ハイレベルにイネーブル（有効化）されたＳＲＲ信号ＳＲＲを受信し、所定区間イネーブル（有効化）されるパルス信号であるＳＲＲパルス信号ＳＲＲ＿Ｐを生成する。なお、イネーブル信号に応答してパルス信号を生成する回路の構成は広く知られているので、パルス信号生成部１４についての詳細な説明は省略する。
【００２３】
フラグ信号生成部１６は、図４に示すように、リード信号ＲＥＡＤＰ及びパワーアップ信号ＰＷＲＵＰを受信して論理和演算を行うＮＯＲゲートＮＲ１０と、ＳＲＲパルス信号ＳＲＲ＿Ｐの反転信号をセット信号／Ｓとして受信し、ＮＯＲゲートＮＲ１０の出力信号をリセット信号／Ｒとして受信し、ＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧを生成するＳＲラッチ部１６０と、で構成される。ここで、リード信号ＲＥＡＤＰは、ＳＲＲのためのリードコマンドが入力される場合にイネーブル（有効化）され、パワーアップ信号ＰＷＲＵＰは、パワーアップ区間でハイレベルであり、パワーアップ区間が終了した後にローレベルに遷移する信号である。
【００２４】
このような構成のフラグ信号生成部１６は、パワーアップ区間でハイレベルのパワーアップ信号ＰＷＲＵＰに応じてＮＡＮＤゲートＮＤ１１の出力信号はハイレベルに初期化される。このような状態で、ハイレベルのＳＲＲパルス信号ＳＲＲ＿Ｐが入力される場合、セット信号／ＳがローレベルになってＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧはローレベルとして生成され、ハイレベルのリード信号ＲＥＡＤＰが入力される場合、リセット信号／ＲがローレベルになってＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧはハイレベルに遷移する。
【００２５】
アクティブ信号生成部２は、図５に示すように、バンクアクティブのための外部アクティブコマンドＥＸＴ＿ＡＣＴ及びＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧを受信して論理積演算を行い、内部アクティブコマンドＩＮＴ＿ＡＣＴを生成するＮＡＮＤゲートＮＤ２０及びインバータＩＶ２０で構成される。ここで、内部アクティブコマンドＩＮＴ＿ＡＣＴは、ハイレベルにイネーブル（有効化）されてバンクをアクティブさせる。
【００２６】
このような構成のアクティブ信号生成部２は、ローレベルのＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧが入力される場合、外部アクティブコマンドＥＸＴ＿ＡＣＴにかかわらずに内部アクティブコマンドＩＮＴ＿ＡＣＴをローレベルにディセーブル（無効化）させ、ハイレベルのＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧが入力される場合、外部アクティブコマンドＥＸＴ＿ＡＣＴを内部アクティブコマンドＩＮＴ＿ＡＣＴとして伝達する。
【００２７】
次に、このように構成された本実施形態に係る半導体メモリ装置の動作について説明する。
【００２８】
まず、ＪＥＤＥＣ  ＳＰＥＣによってＳＲＲが開始されると、ＳＲＲコマンドＳＲＲ＿ＣＭＤがハイレベルにイネーブル（有効化）される。この時、半導体メモリ装置がアイドル（ｉｄｌｅ）の状態であれば、アイドル信号生成部１０で生成されるアイドル信号ＩＤＬＥはハイレベルになる。
【００２９】
次に、ＳＲＲ信号生成部１２は、ＳＲＲコマンドＳＲＲ＿ＣＭＤ及びアイドル信号ＩＤＬＥを受信してＳＲＲ信号ＳＲＲを生成する。より具体的には、ＳＲＲコマンドＳＲＲ＿ＣＭＤ及びアイドル信号ＩＤＬＥが何れもハイレベルとして入力される場合、プルアップ部１２０のＰＭＯＳトランジスタＰ１０，Ｐ１１がターンオンされてノードｎｄ１０はプルアップ駆動され、ＳＲＲ信号ＳＲＲはハイレベルになる。
【００３０】
続いて、パルス信号生成部１４は、ハイレベルにイネーブル（有効化）されたＳＲＲ信号ＳＲＲを受信し、所定区間イネーブル（有効化）されるパルス信号であるＳＲＲパルス信号ＳＲＲ＿Ｐを生成する。
【００３１】
次いで、フラグ信号生成部１６は、ＳＲＲパルス信号ＳＲＲ＿Ｐを受信してＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧを生成する。より具体的には、パワーアップ区間でハイレベルのパワーアップ信号ＰＷＲＵＰに応じてＮＡＮＤゲートＮＤ１１の出力信号はハイレベルに初期化される。このような状態で、ハイレベルのＳＲＲパルス信号ＳＲＲ＿Ｐが入力される場合、セット信号／Ｓがローレベルになり、ＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧはローレベルとして生成される。以降、ＳＲＲのためのリード動作が行われる場合、リード信号ＲＥＡＤＰがハイレベルとして入力され、リセット信号／Ｒがローレベルに遷移するので、ＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧは、ハイレベルに遷移する。
【００３２】
即ち、本実施形態に係るフラグ信号生成回路１で生成されるＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧは、ＳＲＲが開始された後、ＳＲＲパルス信号ＳＲＲ＿Ｐがハイレベルとして入力される区間からハイレベルのリード信号ＲＥＡＤＰが入力されるまではローレベルにイネーブル（有効化）され、ハイレベルのリード信号ＲＥＡＤＰが入力された後にはハイレベルに遷移する。
【００３３】
従って、ＳＲＲのためのリード動作の実行前は、ＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧがローレベルとして生成されるので、アクティブ信号生成部２は、外部アクティブコマンドＥＸＴ＿ＡＣＴにかかわらずに内部アクティブコマンドＩＮＴ＿ＡＣＴをローレベルにディセーブル（無効化）させる。即ち、ＳＲＲのためのリード動作の実行前は、バンクアクティブのために入力される外部アクティブコマンドＥＸＴ＿ＡＣＴが無視される。
【００３４】
一方、ＳＲＲのためのリード動作の実行後には、ＳＲＲフラグ信号ＳＲＲ＿ＦＬＡＧがハイレベルとして生成されるので、アクティブ信号生成部２は、外部アクティブコマンドＥＸＴ＿ＡＣＴを内部アクティブコマンドＩＮＴ＿ＡＣＴとして伝達し、正常なバンクアクティブ動作が行われるようにする。
【００３５】
以上説明したように、本実施形態に係る半導体メモリ装置によれば、ＳＲＲのためのリード動作前に入力される外部アクティブコマンドＥＸＴ＿ＡＣＴは無視し、ＳＲＲのためのリード動作後に外部アクティブコマンドＥＸＴ＿ＡＣＴが入力される場合には正常なアクティブ動作が行われるようにしている。従って、本実施形態に係る半導体メモリ装置は、ＪＥＤＥＣ  ＳＰＥＣと違い、ＳＲＲのためのリード動作が行われる前に外部アクティブコマンドＥＸＴ＿ＡＣＴが入力されても差支えがない。この時、入力される外部アクティブコマンドＥＸＴ＿ＡＣＴは無視されるので、ＪＥＤＥＣ  ＳＰＥＣにも矛盾しない。
【符号の説明】
【００３６】
１  フラグ信号生成回路
２  アクティブ信号生成部
１０  アイドル信号生成部
１２  ＳＲＲ信号生成部
１４  パルス信号生成部
１６  フラグ信号生成部
１２０  プルアップ部
１２２  ラッチ
１６０  ＳＲラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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