【手続補正書】
【提出日】令和3年10月12日(2021.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ構造体を製造する方法であって、
半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有するトレンチによって互いに離間された第１の複数層の半導体構造体および第２の複数層の半導体構造体を形成するステップであって、該トレンチが、前記平坦な表面と実質的に平行をなす第２の軸方向に沿った所定の幅を有する、該ステップと、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する第１のコンダクタ群を、前記トレンチ内に形成するステップと、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つの前記第１のコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する第２のコンダクタ群を形成するステップとを含み、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成する方法。
【請求項２】
請求項１に記載の方法であって、
前記複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供する方法。
【請求項３】
請求項１に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチのそれぞれの内部に該トレンチの前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同トレンチの側壁上に同層をコンフォーマルに形成するステップと、
前記空間を、前記第１のコンダクタ材料を用いて充填するステップと、
前記第１のコンダクタ群を形成するために、前記空間内の前記第１のコンダクタ材料をパターニングおよびエッチングし、前記第１のコンダクタ群の隣接するコンダクタ同士が前記第２の軸方向に所定の距離で分離されるステップとを含む方法。
【請求項４】
請求項３に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記第１のコンダクタ群内の隣接するコンダクタ同士を分離する所定の距離中に存在する、前記第１の電荷トラップ材料の層を除去するステップと、
前記第１のコンダクタ群中の互いに隣接するコンダクタ同士の間に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、前記第１のコンダクタ群の露出した側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
【請求項５】
請求項１に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチを充填するために、犠牲材料を堆積するステップと、
それぞれが前記犠牲材料の残留物によって分離されている第１のシャフトのセットを形成するために、前記犠牲材料をパターニングおよびエッチングするステップと、
前記シャフトのそれぞれの内部に前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同シャフトの側壁上に同層をコンフォーマルに形成するステップと、
前記第１のコンダクタ群を形成するために、前記シャフトのそれぞれの内部に存在する前記第１の電荷トラップ材料の層で囲まれた前記空間を、前記第１のコンダクタ材料で充填するステップとを含む方法。
【請求項６】
請求項５に記載の方法であって、
前記第２のコンダクタ群を形成する前記ステップが、
第２のシャフトのセットを形成するために、前記犠牲材料の残留物を除去するステップと、
前記第２のシャフトのセットのそれぞれの内部に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２のシャフトのセットのそれぞれの内部に存在する前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
【請求項７】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタである方法。
【請求項８】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属を含む方法。
【請求項９】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択される方法。
【請求項１０】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物−窒化物−酸化物の三重層を含む方法。
【請求項１１】
請求項１に記載の方法であって、
前記コンダクタが、前記第１のコンダクタ群および前記第２のコンダクタ群とは異なる、前記第１の軸方向および前記第２の軸方向に対して実質的に垂直をなす第３の軸方向に沿って延在する前記複数層の半導体構造体のそれぞれの対向面上に形成される方法。
【請求項１２】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有する方法。
【請求項１３】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有する方法。
【請求項１４】
請求項１に記載の方法であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面との間の絶縁層の内部に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタが対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、
前記絶縁層の一部と、前記絶縁層に隣接する前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層の一部とを除去するステップとをさらに含む方法。
【請求項１５】
請求項１４に記載の方法であって、
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含む方法。
【請求項１６】
請求項１５に記載の方法であって、
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されている方法。
【請求項１７】
請求項１に記載の方法であって、
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供される方法。
【請求項１８】
請求項１７に記載の方法であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される別の薄膜トランジスタの一部分である方法。
【請求項１９】
請求項１に記載の方法であって、
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有する方法。
【請求項２０】
請求項１に記載の方法であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されている方法。
【請求項２１】
請求項１に記載の方法であって、
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含む方法。
【請求項２２】
メモリ構造体であって、
半導体基板の平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有し、かつ、前記表面と実質的に平行な第２の軸方向に沿って所定幅を有するトレンチによって互いに分離された第１の複数層の半導体構造体および第２の複数層の半導体構造体が、前記表面上に形成されており、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する第１のコンダクタ群が、前記トレンチ内に形成されており、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つの前記第１のコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する第２のコンダクタ群が形成されていて、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が、薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成するメモリ構造体。
【請求項２３】
請求項２２に記載のメモリ構造体であって、
前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供するメモリ構造体。
【請求項２４】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２のコンダクタ群中のコンダクタと隣接する前記第２の電荷トラップ材料の層の一部分の、すぐ近くに隣接しているメモリ構造体。
【請求項２５】
請求項２４に記載のメモリ構造体であって、
前記第２のコンダクタ群中の前記コンダクタが、前記第２の電荷トラップ材料の層で囲まれているメモリ構造体。
【請求項２６】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中のそれぞれが、前記第１の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項２７】
請求項２６に記載のメモリ構造体であって、
前記第２のコンダクタ群中のそれぞれが、前記第２の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項２８】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタであるメモリ構造体。
【請求項２９】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属であるメモリ構造体。
【請求項３０】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択されるメモリ構造体。
【請求項３１】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物−窒化物−酸化物の三重層を含むメモリ構造体。
【請求項３２】
請求項２２に記載のメモリ構造体であって、
前記コンダクタが、前記第１のコンダクタ群および前記第２のコンダクタ群とは異なる第３の軸方向に延在する前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のそれぞれの対向面上に形成されるメモリ構造体。
【請求項３３】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有するメモリ構造体。
【請求項３４】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有するメモリ構造体。
【請求項３５】
請求項２２に記載のメモリ構造体であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面の間の絶縁層内に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタの対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、前記絶縁層と、前記絶縁層への隣接部と、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層のいずれかとの一部分を除去するステップとをさらに含むメモリ構造体。
【請求項３６】
請求項３５に記載のメモリ構造体であって、
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含むメモリ構造体。
【請求項３７】
請求項３６のメモリ構造体であって、
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されているメモリ構造体。
【請求項３８】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供されるメモリ構造体。
【請求項３９】
請求項３８に記載のメモリ構造体であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される他の薄膜トランジスタの一部分であるメモリ構造体。
【請求項４０】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有するメモリ構造体。
【請求項４１】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されているメモリ構造体。
【請求項４２】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含むメモリ構造体。
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