【手続補正書】
【提出日】平成17年1月12日(2005.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通常のデータ書き込み、読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、
前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、
データ書き込み時に、入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備え、
前記データバッファと前記セルアレイのノーマルデータ部との間はｎビット並列データの転送が行われ、前記データバッファと外部入出力端子の間はｍビット並列データの転送が行われるものであって（ｍ，ｎは整数であって、ｍ＜ｎ）、
データ書き込みサイクルの前半において、書き換えられるべきｍビットデータを含むｎビットデータが並列読み出しされて、前記エラー検知訂正回路でそのｎビットデータのエラー検知訂正が行われ、
データ書き込みサイクルの後半において、前記エラー検知訂正回路で訂正されたｎビット並列データのうち書き換えられるべきｍビットデータ部分が外部入出力端子から供給されたｍビット並列データで置き換えられて、前記ノーマルデータ部に転送される
ことを特徴とする半導体メモリ装置。
【請求項２】
通常のデータ書き込み、読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、
前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、
データ書き込み時に入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うための、前記読み出されたデータと検査用データに基づいてシンドローム信号を生成するシンドローム生成回路及び生成されたシンドローム信号をデコードしてエラービットの訂正を行うシンドロームデコード／エラー訂正回路を有するエラー検知訂正回路と、
前記データバッファでの出力データ変化を検出してタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号生成回路で生成されたタイミング信号により制御されて前記シンドローム信号を前記シンドロームデコード／エラー訂正回路に転送する訂正タイミング調整回路と、
を有することを特徴とする半導体メモリ装置。
【請求項３】
前記エラー検知訂正回路は、外部から前記タイミング信号生成回路の活性、非活性状態を制御することにより、活性、非活性状態の切り換えが可能に構成されている
ことを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記訂正タイミング調整回路の出力をエラー訂正の有無を外部に知らせるモニター信号として出力するモニター端子を有する
ことを特徴とする請求項２記載の半導体メモリ装置。
【請求項５】
通常のデータ書き込み、読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、
前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、
データ書き込み時に入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備え、
前記エラー検知訂正回路は、前記読み出されたデータと検査用データに基づいてシンドローム信号を生成するシンドローム生成回路及び、生成されたシンドローム信号をデコードしてエラービットの訂正を行う、シンドロームデコード回路を内蔵したシンドロームデコード／エラー訂正回路を有し、
前記シンドロームデコード回路は、シンドローム信号の“１”データの組み合わせを検出するための第１のＮＡＮＤゲートと、“０”データの組み合わせを検出するためのＮＯＲゲートと、前記第１のＮＡＮＤゲートの出力の反転信号と前記ＮＯＲゲート出力の一致検出を行う第２のＮＡＮＤゲートとを備えた
ことを特徴とする半導体メモリ装置。
【請求項６】
通常のデータ書き込み、読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、
前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、
データ書き込み時に入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備え、
前記エラー検知訂正回路は、前記読み出されたデータと検査用データに基づいてシンドローム信号を生成するシンドローム生成回路及び、生成されたシンドローム信号をデコードしてエラービットの訂正を行う、シンドロームデコード回路を内蔵したシンドロームデコード／エラー訂正回路を有し、
前記シンドロームデコード回路は、シンドローム信号の“１”データの組み合わせを検出するためのＮＡＮＤゲートを配列したＮＡＮＤゲートアレイにより構成されている
ことを特徴とする半導体メモリ装置。
【請求項７】
前記エラー検知訂正回路は、ハミング符号により単一ビットエラー訂正を行うものであって、前記パリティデータ部に記憶する検査用データは、読み出しデータのエラー検知訂正に必要最小限のビット数により構成されている
ことを特徴とする請求項１、２、５及び６のいずれかに記載の半導体メモリ装置。
【請求項８】
前記エラー検知訂正回路は、ハミング符号により単一ビットエラー訂正を行うものであって、前記パリティデータ部に記憶する検査用データは、読み出しデータのエラー検知訂正に必要最小限のビット数より１ビット多いビット数で構成されている
ことを特徴とする請求項１、２、５及び６のいずれかに記載の半導体メモリ装置。
【請求項９】
通常のデータ書き込み、読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、
前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、
データ書き込み時に入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備え、
前記エラー検知訂正回路は、ハミング符号により単一ビットエラー訂正を行うものであって、前記パリティデータ部に記憶する検査用データは、１ビットエラー訂正に必要最小限のビット数より１だけ多いビット数により構成されている
ことを特徴とする半導体メモリ装置。
【請求項１０】
前記データバッファと前記セルアレイのノーマルデータ部との間はｎビット並列データの授受が行われ、前記データバッファと外部入出力端子の間はｍビット並列データ（但し、ｍ＜ｎ）の授受が行われるものであり、
データ書き込みサイクルの前半において、書き換えられるべきｍビットデータを含むｎビットデータが並列読み出しされて、前記エラー検知訂正回路でそのｎビットデータのエラー検知訂正が行われ、
データ書き込みサイクルの後半において、前記エラー検知訂正回路で訂正されたｎビット並列データのうち書き換えられるべきｍビットデータ部分が外部入出力端子から供給されたｍビット並列データで置き換えられて、前記ノーマルデータ部に転送される
ことを特徴とする請求項１、２、５、６及び９のいずれかに記載の半導体メモリ装置。
【請求項１１】
前記エラー検知訂正回路は、前記書き換えられるべきｍビットデータ部分にエラーがある場合にはエラー訂正を行わず、前記書き換えられるべきｍビットデータ部分以外にエラーがある場合にエラー訂正を行う
ことを特徴とする請求項１または１０記載の半導体メモリ装置。
【請求項１２】
前記エラー検知訂正回路は、データ読み出しサイクルにおいては、読み出しデータのエラー訂正があっても前記ノーマルデータ部の対応するセルデータの訂正を行わない
ことを特徴とする請求項１、２、５、６及び９のいずれかに記載の半導体メモリ装置。
【請求項１３】
前記セルアレイは、所定周期でデータがリフレッシュされるＤＲＡＭセルアレイであって、
前記エラー検知訂正回路は、前記ＤＲＡＭセルアレイのリフレッシュ動作時、動作停止する
ことを特徴とする請求項１、２、５、６及び９のいずれかに記載の半導体メモリ装置。