(57)【要約】【課題】不揮発性メモリ装置において、ＪＥＤＥＣのＳＤＲＡＭの規格に準拠しつつ、アドレス指定を従来よりも低消費電力で行う方法を提供する。【解決手段】アクティブコマンドにより、ロウデコーダ１８が複数のワード線ＷＬからアクティブコマンドで指定されたワード線ＷＬの一部を選択するとともに、カラムデコーダ１５が複数のビット線ＬＢＬ、ＧＢＬからアクティブコマンドで指定されたビット線ＬＢＬ、ＧＢＬを選択することにより、センス予定のビット線を決定する。次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
各々が２値以上の状態を取り得るデータを記憶可能な複数のメモリセル、各メモリセルにアクセスするための複数のワード線、及び各メモリセルにアクセスするための複数のビット線を有し、前記複数のワード線のいずれか１本及び所定数のビット線が活性化されることで、活性化された当該ワード線及び当該ビット線に接続されるメモリセルが外部装置からアクセス可能になるメモリセクタと、
外部から順次入力される第１アドレスデータ及び第２アドレスデータを用いて、前記第１アドレスデータの一部に応じた数のワード線を前記複数のワード線から選択した後に、前記第２アドレスデータの一部に応じて、前記第１アドレスデータの一部に応じて選択したワード線から前記１本のワード線を選択して活性化するロウデコーダと、
前記第１アドレスデータの残部に応じて、前記所定数のビット線以上の数のビット線を選択した後に、前記第２アドレスデータの残部に応じて、前記第１アドレスデータの残部に応じて選択した前記ビット線から前記所定数のビット線を選択して活性化するカラムデコーダと、を備えている、
不揮発性メモリ装置。
【請求項２】
前記活性化された前記ビット線に流れる電流をセンスするためのセンスアンプと、
前記センスアンプにデータバスを介して接続されており、前記カラムデコーダの指示により、前記活性化される前記ビット線と前記データバスとを接続するためのＹ−パスゲートスイッチと、を更に備えている、
請求項１記載の不揮発性メモリ装置。
【請求項３】
前記センスアンプは、前記所定数のビット線の数に応じた個数設けられており、前記所定数のビット線のうちセンスアンプと同じ数のビット線に流れる電流を一度にセンス可能である、
請求項２記載の不揮発性メモリ装置。
【請求項４】
前記複数のワード線に接続されており、前記ロウデコーダの指示により、前記１本のワード線を活性化するワード線選択部を更に備えている、
請求項１〜３のいずれか１項記載の不揮発性メモリ装置。
【請求項５】
前記メモリセクタは複数設けられており、
前記ワード線選択部は、複数の前記メモリセクタの各々に１個設けられており、前記ロウデコーダの指示により、前記活性化される前記ワード線に接続されたもののみが活性化される、
請求項４記載の不揮発性メモリ装置。
【請求項６】
各々が２値以上の状態を取り得るデータを記憶可能な複数のメモリセル、各メモリセルにアクセスするための複数のワード線、及び各メモリセルにアクセスするための複数のビット線を有し、前記複数のワード線のいずれか１本及び所定数のビット線が活性化されることで、活性化された当該ワード線及び当該ビット線に接続されるメモリセルが外部装置からアクセス可能になるメモリセクタと、外部から順次入力される第１アドレスデータ及び第２アドレスデータにより指定される１本のワード線を活性化するロウデコーダと、前記第１アドレスデータ及び前記第２アドレスデータにより指定される前記所定数のビット線を活性化するカラムデコーダと、を備えた不揮発性メモリ装置により実行される方法であって、
前記ロウデコーダが、前記第１アドレスデータの一部に応じた数のワード線を前記複数のワード線から選択するとともに、前記カラムデコーダが、前記第１アドレスデータの残部に応じて、前記複数のビット線から前記所定数のビット線以上の数のビット線を選択し、
前記ロウデコーダが、前記第２アドレスデータの一部に応じて、前記第１アドレスデータの一部に応じて選択されたワード線から前記１本のワード線を選択するとともに、前記カラムデコーダが、前記第２アドレスデータの残部に応じて、前記第１アドレスデータの残部に応じて選択された前記ビット線から前記所定数のビット線を選択する、
不揮発性メモリ装置のアドレス指定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）によるＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）についての規格（JESD79-4;Low Power Double Data Rate(LPDDR) SDRAM Specification）に準拠して不揮発性メモリ装置にアクセスする技術に関する。
【背景技術】
【０００２】
１Ｇビットの記憶容量（１６Ｍビット×１６Ｉ／Ｏ×４バンク）を持つメモリ装置の場合、１個の入出力Ｉ／Ｏ内のアドレス指定には２４ビットのデータが必要である。ＤＤＲ  ＳＤＲＡＭについての規格では、時分割で入力されるデータによってアドレスの指定が行われる（以下、アドレス指定のためのデータを「アドレスデータ」という。）。ロウアドレスの指定には１４ビット、カラムアドレスの指定には１０ビットのデータが用いられる。つまり、アクティブコマンドＡＣＴの１４ビットのデータ及びリードコマンドＲＤの１０ビットのデータが、アドレスデータとして用いられる。アクティブコマンドＡＣＴによりロウアドレスが指定され、指定されたロウアドレスが活性化する。リードコマンドＲＤによりカラムアドレスが指定され、指定されたカラムアドレスが活性化する。
メモリ装置が不揮発性メモリ装置である場合も、ＪＥＤＥＣのＤＤＲ  ＳＤＲＡＭについての規格に準拠して、アドレスの指定を行うことが可能である。
【０００３】
電流センス方式でデータを読み出す不揮発性メモリ装置では、アクティブコマンドＡＣＴが入力されてワード線ＷＬが活性化される前に、データバス上のカスコード電流源からビット線ＢＬにプリチャージが行われる。ビット線ＢＬとデータバスとは、Ｙ−パスゲートスイッチにより接続される。Ｙ−パスゲートスイッチは、カラムデコーダによりオン／オフが制御される。カラムデコーダは内部昇圧電圧を使用する。内部昇圧電圧は、Ｙ−パスゲートスイッチでも用いられる。内部昇圧電圧によりＹ−パスゲートスイッチが昇圧されるために、データバス上のカスコード電流源からメモリセクタまでの経路における抵抗を削減できる。
【０００４】
プリチャージは、アクセスするメモリセクタのビット線ＢＬに対して行われる。具体的には、電源投入後、アドレスデータの入力があると、当該アドレスデータが指定するバーチカルブロックのビット線ＢＬを選択するためのＹ−パスゲートスイッチがオン状態になる。Ｙ−パスゲートスイッチがオン状態になることで、当該ビット線ＢＬのみが充電される。アドレスデータにより選択されたビット線ＢＬ以外のビット線ＢＬは、プリチャージされない。そのために、電荷損失を少なくすることができ、消費電流を少なくすることができる。
ワード線ＷＬには、電源信号線ＶＷＬを介して内部昇圧電圧が印加される。そのために、電源信号線ＶＷＬ及びワード線ＷＬの配線容量による内部昇圧電圧の充放電により電荷が消費される。電源信号線ＶＷＬは複数の信号線であり、アドレスデータに応じて選択される。
【０００５】
ＪＥＤＥＣの規格に従うと、アクティブコマンドＡＣＴ時に１４ビット分のアドレスデータが入力された後に、リードコマンドＲＤ時に１０ビット分のアドレスデータが入力される。先に入力される１４ビット分のアドレスデータでは、アクセスするアドレスを指定するにはビット数が少ない。そのために、場合によっては、選択される可能性のあるビット線やワード線をアクティブコマンドＡＣＴ時から選択して高電圧を印加しておき、リードコマンド時にアドレスが決定したときに、非選択のビット線やワード線を放電させて、アクセスタイムを短くせざるを得ないことがある。
この場合、本来は非選択であるビット線やワード線に内部昇圧電圧を印加せざるを得なくなり、無駄に電流を消費することになる。
【０００６】
特許文献１には、ＳＤＲＡＭにおいて、アドレスの指定の際における電力消費を低減するための発明が開示されている。特許文献１では、アドレスデータがすべて入力された後にアドレス入力バッファを活性化し、所定の周期後にアドレス入力バッファを非活性化することで、アドレス入力バッファが活性化される時間を極力短くして、低消費電力化を図っている。
【特許文献１】特開２００８−３４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、特許文献１とは異なる思想により、ＪＥＤＥＣのＳＤＲＡＭについての規格に準拠しつつ、アドレス指定を従来よりも低消費電力で行うことができる不揮発性メモリ装置及びその方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決する本発明の不揮発性メモリ装置は、各々が２値以上の状態を取り得るデータを記憶可能な複数のメモリセル、各メモリセルにアクセスするための複数のワード線、及び各メモリセルにアクセスするための複数のビット線を有し、前記複数のワード線のいずれか１本及び所定数のビット線が活性化されることで、活性化された当該ワード線及び当該ビット線に接続されるメモリセルが外部装置からアクセス可能になるメモリセクタと、外部から順次入力される第１アドレスデータ及び第２アドレスデータを用いて、前記第１アドレスデータの一部に応じた数のワード線を前記複数のワード線から選択した後に、前記第２アドレスデータの一部に応じて、前記第１アドレスデータの一部に応じて選択したワード線から前記１本のワード線を選択して活性化するロウデコーダと、前記第１アドレスデータの残部に応じて、前記所定数のビット線以上の数のビット線を選択した後に、前記第２アドレスデータの残部に応じて、前記第１アドレスデータの残部に応じて選択した前記ビット線から前記所定数のビット線を選択して活性化するカラムデコーダと、を備えている。外部装置からは、活性化されたワード線及び活性化されたビット線に接続されたメモリセルにアクセス可能になる。
【０００９】
本発明の不揮発性メモリ装置は、先に入力される第１アドレスデータに応じた数のワード線及びビット線を選択し、次いで、次に入力される第２アドレスデータにより、第１アドレスデータにより選択されたワード線及びビット線から１本のワード線と所定数のビット線を選択する。例えば、ＪＥＤＥＣのＤＤＲ  ＳＤＲＡＭについての規格において、従来はワード線の選択にしか使われなかったアクティブコマンドＡＣＴにより、ワード線の他にビット線の選択も行うようにする。これにより、ビット線選択のための内部昇圧電圧の消費を従来よりも少なくすることができる。
【００１０】
本発明の不揮発性メモリ装置は、電流センスによりメモリセルからのデータの読み出しを行う場合に、例えば、前記活性化された前記ビット線に流れる電流をセンスするためのセンスアンプと、前記センスアンプにデータバスを介して接続されており、前記カラムデコーダの指示により、前記活性化される前記ビット線と前記データバスとを接続するためのＹ−パスゲートスイッチと、を更に備えていてもよい。
前記センスアンプは、例えば、前記所定数のビット線の数に応じた個数設けられる。このような構成では、前記所定数のビット線のうちセンスアンプと同じ数のビット線に流れる電流を一度にセンス可能である。このような構成は、バースト読み出しのときなどに有効である。
【００１１】
本発明の不揮発性メモリ装置は、例えば、前記複数のワード線に接続されており、前記ロウデコーダの指示により、前記１本のワード線を活性化するワード線選択部を更に備えていてもよい。前記メモリセクタは複数設けられている場合には、前記ワード線選択部が、複数の前記メモリセクタの各々に１個設けられる。各ワード線選択部は、前記ロウデコーダの指示により、前記活性化される前記ワード線に接続されたもののみが活性化される。これにより、ワード線の活性化に関係のないワード線選択部は活性化されず、消費電力が削減される。
【００１２】
本発明の不揮発性メモリ装置のアドレス指定方法は、以下の通りである。即ち、各々が２値以上の状態を取り得るデータを記憶可能な複数のメモリセル、各メモリセルにアクセスするための複数のワード線、及び各メモリセルにアクセスするための複数のビット線を有し、前記複数のワード線のいずれか１本及び前記複数のビット線のいずれか１本が活性化されることで、活性化された当該ワード線及び当該ビット線に接続されるメモリセルが外部装置からアクセス可能になるメモリセクタと、外部から順次入力される第１アドレスデータ及び第２アドレスデータにより指定される１本のワード線を活性化するロウデコーダと、前記第１アドレスデータ及び前記第２アドレスデータにより指定される１本のビット線を活性化するカラムデコーダと、を備えた不揮発性メモリ装置により実行される方法である。まず、前記ロウデコーダが、前記第１アドレスデータの一部に応じた数のワード線を前記複数のワード線から選択するとともに、前記カラムデコーダが、前記第１アドレスデータの残部に応じて、前記複数のビット線から前記所定数のビット線以上の数のビット線を選択する。次いで、前記ロウデコーダが、前記第２アドレスデータの一部に応じて、前記第１アドレスデータの一部に応じて選択されたワード線から前記１本のワード線を選択するとともに、前記カラムデコーダが、前記第２アドレスデータの残部に応じて、前記第１アドレスデータの残部に応じて選択された前記ビット線から前記所定数のビット線を選択する。
【発明の効果】
【００１３】
以上のような本発明により、順次入力される第１アドレスデータ及び第２アドレスデータのうち、先に入力される第１アドレスデータにより、ビット線の選択を優先して行うために、ビット線選択のための内部昇圧電圧の消費を従来よりも少なくすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。
＜構成＞
図１は、本実施形態の不揮発性メモリ装置１の構成図である。
この不揮発性メモリ装置１は、４個のバンク１０を備えている。不揮発性メモリ装置１は、図示しないメモリコントローラによりアクセスされる。メモリコントローラからのアクセスにより、不揮発性メモリ装置１にデータが書き込まれ、或いは読み出される。４個のバンク１０は、メモリコントローラから入力されるデータにより、個々に活性化或いは非活性化がなされる。不揮発性メモリ装置１内の各バンク１０は同じ構成である。
【００１５】
図２にバンク１０の構成図を示す。
１個のバンク１０は、１６個のバーチカルブロック１２を備える。１個のバーチカルブロック１２は、１個の入出力Ｉ／Ｏ１１が接続される。入出力Ｉ／Ｏ１１は、接続されるバーチカルブロック１２とともに活性化或いは非活性化がなされる。メモリコントローラから入力されるアクティブコマンドＡＣＴ、リードコマンドＲＤなどのアドレスデータは、入出力Ｉ／Ｏ１１に入力される。入出力Ｉ／Ｏ１１は、アドレスデータに応じて、バーチカルブロック１２内の所定のメモリセルを活性化或いは非活性化する。
【００１６】
図３にバーチカルブロック１２の構成図を示す。バーチカルブロック１２は、メモリセルアレイと周辺回路とを備える。
メモリセルアレイは、１６個のメモリセクタ１３を備えている。そのために、１個のバンク１０は２５６個のメモリセクタ１３を有する。各メモリセクタ１３は、２０４８本のグローバルビット線ＧＢＬに沿って設けられている。
１個のメモリセクタ１３は、５１２本のワード線ＷＬ及び２０４８本のローカルビット線ＬＢＬを有している。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに１対１で対応しており、それぞれ対応するグローバルビット線ＧＢＬに、図示しないセクタ選択スイッチを介して接続される。メモリセクタ１３には、２値以上の状態を取り得るデータを記憶可能な図示しないメモリセルが複数設けられており、ワード線ＷＬ及びローカルビット線ＬＢＬにより、アクセスされるメモリセルが選択されるようになっている。
【００１７】
周辺回路には、Ｙ−パスゲートスイッチ１４、カラムデコーダ１５、センスアンプ１６、ワード線選択部１７、ロウデコーダ１８、セクタデコーダ１９、及び昇圧電源２０がある。ワード線選択部１７及びセクタデコーダ１９は、１個のメモリセクタ１３に対して各１個設けられている。
【００１８】
Ｙ−パスゲートスイッチ１４は、カラムデコーダ１５に接続されている。カラムデコーダ１５は、アドレスデータにより、Ｙ−パスゲートスイッチ１４を制御しており、昇圧電源２０から出力されるＹパスゲート用昇圧電圧VPPIqをＹ−パスゲートスイッチ１４に入力する。Ｙ−パスゲートスイッチ１４は、カラムデコーダ１５を介してＹパスゲート用昇圧電圧VPPIqが入力されると、アドレスデータで指定されたカラムアドレスに対応するグローバルビット線ＧＢＬとデータバスＤＢとを接続する。２０４８本のグローバルビット線ＧＢＬは、いずれかがデータバスＤＢを介してセンスアンプ１６に接続される。
【００１９】
センスアンプ１６は１個でもよいが、複数設けられていてもよい。例えば、バースト読み出しを行う場合、バーストレングスが「８」で、１６Ｉ／Ｏの仕様であれば、センスアンプ１６を１２８個設けておくと１回のアクセスでデータを読み出すことができる。センスアンプ１６が複数の場合には、データバスＤＢも複数用意され、各センスアンプ１６が異なるデータバスＤＢに接続される。センスアンプ１６は、メモリセルからデータを読み出す際に、グローバルビット線ＧＢＬに流れる電流の電流センスを行う。そのために、カスコード電流源がデータバスＤＢ上或いはセンスアンプ１６内に設けられる。センスアンプ１６による電流センスの結果得られるデータが、メモリセルから読み出されたデータとして、不揮発性メモリ装置１からメモリコントローラへ出力される。
【００２０】
ワード線選択部１７は、アドレスデータで指定されたロウアドレスに対応するワード線ＷＬを活性化する。図４は、ワード線選択部１７の構成図である。ワード線選択部１７は、主Ｘデコーダ１７１と従Ｘデコーダ１７２とを備えている。１個のワード線選択部１７は３２個の主Ｘデコーダ１７１を備え、１個の主Ｘデコーダ１７１は１６個の従Ｘデコーダ１７２を備える。従Ｘデコーダ１７２にはそれぞれワード線ＷＬが接続されている。そのために、１個のワード線選択部１７により、５１２本のワード線ＷＬの制御が可能である。ワード線選択部１７には、昇圧電源２０からＸデコーダ用昇圧電圧VPXGqが印加されており、これにより、アドレスデータに応じたワード線ＷＬが活性化される。
ワード線選択部１７は、１６本の電源信号線ＶＷＬによりロウデコーダ１８と接続されている。各ワード線ＷＬは電源信号線ＶＷＬのいずれか１本に接続される。つまり、１６本の電源信号線ＶＷＬは、１６個のワード線選択部１７の各々が内蔵する３２個の主Ｘデコーダ１７１の各々に接続される。各主デコーダ１７１の１６個の従Ｘデコーダ１７２と１６本の電源信号線ＶＷＬとは１対１に対応しており、電源信号線ＶＷＬは、対応する従Ｘデコーダ１７２に接続されるワード線ＷＬに接続される。活性化したワード線ＷＬには、接続される電源信号線ＶＷＬからワード線用昇圧電圧VPXVqが印加される。ロウデコーダ１８は、昇圧電源２０からワード線用昇圧電圧VPXVqが入力されると、アドレスデータに応じて電源信号線ＶＷＬを活性化させる。
【００２１】
セクタデコーダ１９は、Ｙ−パスゲートスイッチ用昇圧電圧VPPIqが入力されると、メモリセクタ１３内のセクタ選択スイッチを導通状態にする。これにより、グローバルビット線ＧＢＬと当該メモリセクタ１３内のローカルビット線ＬＢＬとが接続する。またセクタデコーダ１９により、対応するメモリセクタ１３が活性化される。
【００２２】
昇圧電源２０は、不揮発性メモリ装置１内で用いられる内部昇圧電圧を生成して、カラムデコーダ１５、ワード線選択部１７、ロウデコーダ１８、及びセクタデコーダ１９に供給する。
【００２３】
このような構成のバーチカルブロック１２は、ワード線ＷＬが５１２×１６＝８１９２本、グローバルビット線ＧＢＬが２０４８本であるので、１６Ｍビット分のアドレス指定が可能である。そのために、１個のバーチカルブロック１２は１６Ｍビットの記憶容量を有する。１個のバーチカルブロック１２の記憶容量が１６Ｍビットなので、１個のバンク１０の記憶容量が２５６Ｍビットになり、不揮発性メモリ装置１の記憶容量は１Ｇビットになる。
【００２４】
このような不揮発性メモリ装置１では、図５の処理流れ図に示す処理によりアドレスの指定が行われる。
【００２５】
まず、メモリコントローラから送られるデータにより、不揮発性メモリ装置１からバンク１０が選択される（ステップＳ１０）。選択されたバンク１０は活性化する。次いで、活性化されたバンク１０から、アドレスデータにより、所望のメモリセルが選択される。
アドレスデータのうち、アクティブコマンドＡＣＴのアドレスデータは１４ビットであり、リードコマンドＲＤのアドレスデータは１０ビットである。アクティブコマンドＡＣＴとリードコマンドＲＤは、時分割で入力される。不揮発性メモリ装置１には、まずアクティブコマンドＡＣＴが入力され、その後リードコマンドＲＤが入力される。
【００２６】
ステップＳ１０で活性化されたバンク１０に含まれる１６個のバーチカルブロック１２から、アクティブコマンドＡＣＴに応じて所定の個数のバーチカルブロック１２が選択される。また、選択されたバーチカルブロック１２に含まれる１６個のメモリセクタ１３から所定の個数のメモリセクタ１３が選択される。更に、選択されたメモリセクタ１３から、アクティブコマンドＡＣＴに応じて、所定本数のワード線ＷＬ及びグローバルビット線ＧＢＬが選択される（ステップＳ２０）。選択されたメモリセクタ１３、ワード線ＷＬ、及びグローバルビット線ＧＢＬは、活性化される。
【００２７】
次いで、リードコマンドＲＤに応じて、ステップＳ２０で活性化されたバーチカルブロック１２及びメモリセクタ１３から、それぞれ１個が選択される。選択されたそれぞれ１個のバーチカルブロック１２及びメモリセクタ１３を除いて、他のバーチカルブロック１２及びメモリセクタ１３は、非活性化される。また、リードコマンドＲＤに応じて、ステップＳ２０で活性化されたワード線ＷＬ及びグローバルビット線ＧＢＬから、１本のワード線ＷＬ及び所定数のグローバルビット線ＧＢＬが選択される（ステップＳ３０）。選択されたワード線ＷＬ及びグローバルビット線ＧＢＬを除いて、他のワード線ＷＬ及びグローバルビット線ＧＢＬは、非活性化される。バースト読み出しの場合には、バーストレングスに応じて、選択されるグローバルビット線ＧＢＬの数が決まる。
【００２８】
このようにして、アドレスデータによりバーチカルブロック１２からメモリセクタ１３が１個が選択され、更に選択されたメモリセクタ１３からアクセス対象となるメモリセルに接続される１本のワード線ＷＬ及び所定数のグローバルビット線ＧＢＬが選択される。アクティブコマンドＡＣＴの１４ビットのデータにより、ワード線ＷＬの他にビット線も選択するので、従来よりも内部昇圧電圧の消費量を削減することができる。
以下に、ステップＳ２０及びステップＳ３０において、どのようにメモリセルが選択されるかを詳細に説明する。
【００２９】
＜実施例１＞
アクティブコマンドＡＣＴによる選択（ステップＳ２０）：
実施例１では、アクティブコマンドＡＣＴの１４ビット分のアドレスデータにより、以下のようにしてワード線ＷＬ及びグローバルビット線ＧＢＬが選択される。
まず、アクティブコマンドＡＣＴの２ビット分のアドレスデータにより、１６個のバーチカルブロック１２から４個のバーチカルブロック１２が選択されて活性化される。
【００３０】
次いで、活性化された４個のバーチカルブロック１２の各々について、４ビット分のアドレスデータにより１６個のメモリセクタ１３から１個が選択される。例えば、セクタデコーダ１９が、アクティブコマンドＡＣＴの４ビット分のアドレスデータにより１個のメモリセクタ１３の選択を行う。選択されたメモリセクタ１３は、活性化して、内蔵のセクタ選択スイッチによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続する。
【００３１】
次いで、活性化された４個のバーチカルブロック１２の各々で活性化されたメモリセクタ１３について、５１２本のワード線ＷＬから３２本のワード線ＷＬが選択される。ワード線ＷＬを選択するために４ビット分のアドレスデータが用いられる。ワード線ＷＬの選択は、例えば、ロウデコーダ１８が、アクティブコマンドＡＣＴの４ビット分のアドレスデータにより、１６本の電源信号線ＶＷＬから１本を選択することで行われる。ロウデコーダ１８は、選択した電源信号線ＶＷＬにワード線用昇圧電圧VPXVqを印加する。１個のメモリセクタ１３には、３２個の主Ｘデコーダ１７１があり、１個の主Ｘデコーダ１７１には従Ｘデコーダ１７２を介してワード線ＷＬが１６本接続される。１本の電源信号線ＶＷＬが選択されることで、各主Ｘデコーダ１７１において１本のワード線ＷＬが選択されるので、各メモリセクタ１３において３２本のワード線が選択されることになる。
また、活性化された４個のバーチカルブロック１２の各々で活性化されたメモリセクタ１３について、２０４８本のグローバルビット線ＧＢＬから１２８本のグローバルビット線が選択される。グローバルビット線ＧＢＬを選択するために４ビット分のアドレスデータが用いられる。１２８本のグローバルビット線ＧＢＬの選択は、Ｙ−パスゲートスイッチ１４により行われる。Ｙ−パスゲートスイッチ１４は、アクティブコマンドＡＣＴの４ビット分のアドレスデータによるカラムデコーダ１５の指示により、選択したグローバルビット線ＧＢＬをデータバスを介してセンスアンプ１６に接続する。選択されたワード線ＷＬ、グローバルビット線ＧＢＬ、及びローカルビット線ＬＢＬは活性化される。
【００３２】
リードコマンドＲＤによる選択（ステップＳ３０）：
アクティブコマンドＡＣＴの１４ビット分のアドレスデータの次に、リードコマンドＲＤの１０ビット分のアドレスデータにより、引き続きアドレスの指定が行われる。
まず、リードコマンドＲＤの２ビット分のアドレスデータにより、アクティブコマンドＡＣＴで活性化された４個のバーチカルブロック１２から、１個のバーチカルブロック１２が選択される。アクティブコマンドＡＣＴにより活性化された４個のバーチカルブロック１２は、選択された１個のバーチカルブロック１２を残して、非活性化される。
【００３３】
次いで、選択された１個のバーチカルブロック１２内のアクティコマンドＡＣＴにより選択された１個のメモリセクタ１３から１本のワード線ＷＬを選択する。つまり、リードコマンドＲＤの５ビット分のアドレスデータにより、アクティブコマンドＡＣＴで選択された３２本のワード線ＷＬから１本のワード線ＷＬが選択される。例えば、ロウデコーダ１８により主Ｘデコーダ１７１が１個選択される。これにより、当該主Ｘデコーダ１７１に接続されたワード線ＷＬのみが選択される。
このようにして、活性化された１本のワード線ＷＬ及び１２８本のローカルビット線ＬＢＬに接続されたメモリセルからデータが読み出され、リードコマンドＲＤの３ビット分のアドレスデータによって１６ビットのデータが選択されて、入出力Ｉ／Ｏ１１へバースト出力される。
以上のようにして、１本のワード線ＷＬ及び１２８本のグローバルビット線ＧＢＬが選択されることで、アドレスの指定及びデータのバースト出力が行われる。
【００３４】
このように、アクティブコマンドＡＣＴにより、４個のバーチカルブロック１２の各々で、１本の電源信号線ＶＷＬと１２８本のグローバルビット線ＧＢＬが選択される。そのために、従来のようにアクティブコマンドＡＣＴによりワード線ＷＬのみを選択する場合よりも、昇圧電源２０で生成された内部昇圧電圧の消費量が少なくなる。
実施例１では、アクティブコマンドＡＣＴによるアドレス選択で、電源信号線ＶＷＬによる消費電流が３００ｕＡ×４＝１２００ｕＡ、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの選択に用いられるＹパスゲート用昇圧電圧VPPIqによる消費電流が６０ｕＡ×４＝２４０ｕＡ、リードコマンドＲＤによるアドレス選択で主Ｘデコーダ１７１におけるワードライン選択用昇圧電圧VPXGqによる消費電流が２００ｕＡとなり、昇圧電源２０の消費電流は、合計で１．６４ｍＡになる。
従来のＤＲＡＭと同様のアドレス選択方法では、アクティブコマンドＡＣＴでワード線ＷＬを１本選択するために、電源信号線ＶＷＬによる消費電流は３００ｕＡ×１＝３００ｕＡで済む。しかし、グローバルビット線ＧＢＬの選択が行われないために、膨大な消費電流が流れる。一例としては、アクティブコマンドＡＣＴによるアドレス選択により、消費電流が少なくとも４．３ｍＡになる。
【００３５】
＜実施例２＞
アクティブコマンドＡＣＴによる選択（ステップＳ２０）：
実施例２では、アクティブコマンドＡＣＴの１４ビット分のアドレスデータにより、以下のようにしてワード線ＷＬ及びグローバルビット線ＧＢＬが選択される。
まず、アクティブコマンドＡＣＴの３ビット分のアドレスデータにより、１６個のバーチカルブロック１２から２個のバーチカルブロック１２が選択されて活性化される。
【００３６】
次いで、活性化された２個のバーチカルブロック１２の各々について、４ビット分のアドレスデータにより１６個のメモリセクタ１３から１個が選択される。例えばセクタデコーダ１９が４ビットのアクティブコマンドＡＣＴのアドレスデータにより１個のメモリセクタ１３の選択を行う。選択されたメモリセクタ１３は、活性化して、内蔵のセクタ選択スイッチによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続する。
【００３７】
次いで、活性化された２個のバーチカルブロック１２の各々で活性化されたメモリセクタ１３について、５１２本のワード線ＷＬから６４本のワード線ＷＬが選択される。ワード線ＷＬを選択するために３ビット分のアドレスデータが用いられる。ワード線ＷＬの選択は、例えば、ロウデコーダ１８が、アクティブコマンドＡＣＴの３ビット分のアドレスデータにより、１６本の電源信号線ＶＷＬから２本を選択することで行われる。ロウデコーダ１８は、選択した電源信号線ＶＷＬにワード線用昇圧電圧VPXVqを印加する。
また、活性化された２個のバーチカルブロック１２の各々で活性化されたメモリセクタ１３について、２０４８本のグローバルビット線ＧＢＬから１２８本のグローバルビット線が選択される。グローバルビット線ＧＢＬを選択するために４ビット分のアドレスデータが用いられる。１２８本のグローバルビット線ＧＢＬの選択は、Ｙ−パスゲートスイッチ１４により行われる。Ｙ−パスゲートスイッチ１４は、アクティブコマンドＡＣＴの４ビット分のアドレスデータによるカラムデコーダ１５の指示により、選択したグローバルビット線ＧＢＬをデータバスを介してセンスアンプ１６に接続する。選択されたワード線ＷＬ、グローバルビット線ＧＢＬ、及びローカルビット線ＬＢＬは活性化される。
【００３８】
リードコマンドＲＤによる選択（ステップＳ３０）：
アクティブコマンドＡＣＴの１４ビット分のアドレスデータの次に、リードコマンドＲＤの１０ビット分のアドレスデータにより、引き続きアドレスの指定が行われる。
まず、リードコマンドＲＤの１ビット分のアドレスデータにより、アクティブコマンドＡＣＴで活性化された２個のバーチカルブロック１２から、１個のバーチカルブロック１２が選択される。アクティブコマンドＡＣＴにより活性化された２個のバーチカルブロック１２は、選択された１個のバーチカルブロック１２を残して、非活性化される。
【００３９】
次いで、選択された１個のバーチカルブロック１２内のアクティコマンドＡＣＴにより選択された１個のメモリセクタ１３から１本のワード線ＷＬを選択する。つまり、リードコマンドＲＤの６ビット分のアドレスデータにより、アクティブコマンドＡＣＴで選択された６４本のワード線ＷＬから１本のワード線ＷＬが選択される。
このようにして、活性化された１本のワード線ＷＬ及び１２８本のローカルビット線ＬＢＬに接続されたメモリセルからデータが読み出され、リードコマンドＲＤの３ビット分のアドレスデータによって１６ビットのデータが選択されて、入出力Ｉ／Ｏ１１へバースト出力される。
【００４０】
このように、アクティブコマンドＡＣＴにより、２個のバーチカルブロック１２の各々で、２本の電源信号線ＶＷＬと１２８本のグローバルビット線ＧＢＬが選択される。そのために、従来のようにアクティブコマンドＡＣＴによりワード線ＷＬのみを選択する場合よりも、昇圧電源２０で生成された内部昇圧電圧の消費量が少なくなる。
実施例２では、アクティブコマンドＡＣＴによるアドレス選択で、電源信号線ＶＷＬによる消費電流が３００ｕＡ×４＝１２００ｕＡ、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの選択に用いられるＹパスゲート用昇圧電圧VPPIqによる消費電流が６０ｕＡ×２＝１２０ｕＡ、リードコマンドＲＤによるアドレス選択で主Ｘデコーダ１７１におけるワードライン選択用昇圧電圧VPXGqによる消費電流が２００ｕＡとなり、昇圧電源２０の消費電流は、合計で１．５２ｍＡになる。
【００４１】
＜実施例３＞
アクティブコマンドＡＣＴによる選択（ステップＳ２０）：
実施例３では、アクティブコマンドＡＣＴの１４ビット分のアドレスデータにより、以下のようにしてワード線ＷＬ及びグローバルビット線ＧＢＬが選択される。
まず、アクティブコマンドＡＣＴの４ビット分のアドレスデータにより、１６個のバーチカルブロック１２から１個のバーチカルブロック１２が選択される。
【００４２】
次いで、活性化された１個のバーチカルブロック１２について、４ビット分のアドレスデータにより１６個のメモリセクタ１３から１個が選択される。例えば、セクタデコーダ１９が、アクティブコマンドＡＣＴの４ビット分のアドレスデータにより１個のメモリセクタ１３の選択を行う。選択されたメモリセクタ１３は、活性化して、内蔵のセクタ選択スイッチによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続する。
【００４３】
次いで、活性化された１個のメモリセクタ１３について、５１２本のワード線ＷＬから１２８本のワード線ＷＬが選択される。ワード線ＷＬを選択するために２ビット分のアドレスデータが用いられる。ワード線ＷＬの選択は、例えば、ロウデコーダ１８が、アクティブコマンドＡＣＴの２ビット分のアドレスデータにより、１６本の電源信号線ＶＷＬから４本を選択することで行われる。ロウデコーダ１８は、選択した電源信号線ＶＷＬにワード線用昇圧電圧VPXVqを印加する。
また、活性化された１個のメモリセクタ１３について、２０４８本のグローバルビット線ＧＢＬから１２８本のグローバルビット線が選択される。グローバルビット線ＧＢＬを選択するために４ビット分のアドレスデータが用いられる。１２８本のグローバルビット線ＧＢＬの選択は、Ｙ−パスゲートスイッチ１４により行われる。Ｙ−パスゲートスイッチ１４は、アクティブコマンドＡＣＴの４ビット分のアドレスデータによるカラムデコーダ１５の指示により、選択したグローバルビット線ＧＢＬをデータバスを介してセンスアンプ１６に接続する。選択されたワード線ＷＬ、グローバルビット線ＧＢＬ、及びローカルビット線ＬＢＬは活性化される。
【００４４】
リードコマンドＲＤによる選択（ステップＳ３０）：
アクティブコマンドＡＣＴの１４ビット分のアドレスデータの次に、リードコマンドＲＤの１０ビット分のアドレスデータにより、引き続きアドレスの指定が行われる。
まず、アクティブコマンドＡＣＴで活性化された１個のバーチカルブロック１２の１個のメモリセクタ１３から１本のワード線ＷＬを選択する。つまり、リードコマンドＲＤの７ビット分のアドレスデータにより、アクティブコマンドＡＣＴで選択された１２８本のワード線ＷＬから１本のワード線ＷＬが選択される。
このようにして、活性化された１本のワード線ＷＬ及び１２８本のローカルビット線ＬＢＬに接続されたメモリセルからデータが読み出され、リードコマンドＲＤの３ビット分のアドレスデータにより１６ビットのデータが選択されて、入出力Ｉ／Ｏ１１へバースト出力される。
【００４５】
このように、アクティブコマンドＡＣＴにより、１個のバーチカルブロック１２で、４本の電源信号線ＶＷＬと１２８本のグローバルビット線ＧＢＬが選択される。そのために、従来のようにアクティブコマンドＡＣＴによりワード線ＷＬのみを選択する場合よりも、昇圧電源２０で生成された内部昇圧電圧の消費量が少なくなる。
実施例３では、アクティブコマンドＡＣＴによるアドレス選択で、電源信号線ＶＷＬによる消費電流が３００ｕＡ×４＝１２００ｕＡ、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの選択に用いられるＹパスゲート用昇圧電圧VPPIqによる消費電流が６０ｕＡ×１＝６０ｕＡ、リードコマンドＲＤによるアドレス選択で主Ｘデコーダ１７１におけるワードライン選択用昇圧電圧VPXGqによる消費電流が２００ｕＡとなり、昇圧電源２０の消費電流は、合計で１．４６ｍＡになる。
【００４６】
実施例１〜３のデータ出力において、リードコマンドＲＤが入力された直後に１２８本のグローバルビット線ＧＢＬのすべてがセンスされる。バーストレングスが「８」の場合、１２８ビット分のデータを１６Ｉ／Ｏで８回分のデータの連続読み出しが可能となる。これにより、低消費電流を実現しながらデータの読み出しの高速化が実現される。
【図面の簡単な説明】
【００４７】
【図１】本実施形態の不揮発性メモリ装置の構成図である。
【図２】バンクの構成図である。
【図３】バーチカルブロックの構成図である。
【図４】ワード線選択部の構成図である。
【図５】不揮発性メモリ装置におけるアドレス指定の処理流れ図である。
【符号の説明】
【００４８】
１…不揮発性メモリ装置、１０…バンク、１１…入出力Ｉ／Ｏ、１２…バーチカルブロック、１３…メモリセクタ、１４…Ｙ−パスゲートスイッチ、１５…カラムデコーダ、１６…センスアンプ、１７…ワード線選択部、１７１…主Ｘデコーダ、１７２…従Ｘデコーダ、１８…ロウデコーダ、１９…セクタデコーダ、２０…昇圧電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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