【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続されたＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェル又はボディ電極に接続されたスイッチング回路と、が形成されたチップを備え、
前記ＭＩＳＦＥＴのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、それぞれ異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、
前記ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、
前記ＭＩＳＦＥＴのゲート電極に印加される電圧は２つの定常状態をとり、その高い方の電圧をＶDDとし、
ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha
なる関係が満たされることを特徴とする半導体装置。
【請求項２】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続されたＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェル又はボディ電極に接続されたスイッチング回路とが形成されたチップを備え、
前記ＭＩＳＦＥＴのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、それぞれ異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、
前記ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、
前記ＭＩＳＦＥＴのゲート電極に印加される電圧は２つの定常状態をとり、その高い方の電圧をＶDDとし、
前記ＭＩＳＦＥＴは速度飽和が生じる領域で動作し、
ＶDD（１−Ｖths ／ＶDD）／２＜Ｖths −Ｖtha
なる関係が満たされることを特徴とする半導体装置。
【請求項３】
前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、第１の電流供給ノードの電圧はＶDDであり、第２の電流供給ノードの電圧は０Ｖであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ＭＩＳＦＥＴがｐ型ＭＩＳＦＥＴであり、第１の電流供給ノードの電圧は０Ｖであり、第２の電流供給ノードの電圧はＶDDであることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記インピーダンス素子は、ソース・ドレインの一方とゲートが接続されたＭＩＳＦＥＴであることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、ｎ型ＭＩＳＦＥＴのウェル又はボディ電圧は、ＶDDよりも高くなることを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
前記ＭＩＳＦＥＴがｐ型ＭＩＳＦＥＴであり、ｐ型ＭＩＳＦＥＴのウェル又はボディ電圧は、０Ｖよりも低くなることを特徴とする請求項１又は２記載の半導体装置。
【請求項８】
同一チップ上に形成された前記ＭＩＳＦＥＴを含む論理回路、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴからなる基板バイアス制御回路と、
降圧回路と、を具備してなり、
前記基板バイアス制御回路のｐ型ＭＩＳＦＥＴのソース・ドレインの一方は第３の電流供給ノードに接続され、ｎ型ＭＩＳＦＥＴのソース・ドレインの一方は、第４の電流供給ノードに接続され、かつこれらのＭＩＳＦＥＴのゲート電極の少なくとも１つは、アクティブとスタンバイで電圧が変化するノードに接続され、これらのＭＩＳＦＥＴのソース・ドレインの他方は共通接続されて前記論理回路のＭＩＳＦＥＴのウェル又はボディ電極に接続され、
前記論理回路の電源端子の一方は前記降圧回路の電流電圧出力部に接続され、他方は第１又は第２の電流供給ノードのいずれかに接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項９】
前記基板バイアス制御回路は、前記基板バイアス制御回路に含まれる前記ｐ型ＭＩＳＦＥＴ又は前記ｎ型ＭＩＳＦＥＴに、電源電圧より高い電圧を印加するための昇圧回路を有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
第４の電流供給ノードは０Ｖであり、
前記第１の電流供給ノード、又は第２の電流供給ノードの何れかが０Ｖであることを特徴とする請求項８記載の半導体装置。
【請求項１１】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続された第１のＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、が形成され、前記第１のＭＩＳＦＥＴのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、スタンドバイ状態のしきい値はアクティブ状態のしきい値よりも高く設定され、且つ前記第１の電流供給ノードと第２の電流供給ノードで、高い方の電圧をＶDD，低い方の電圧を０Ｖとした論理回路と、
この論理回路に供給される電源電圧ＶDDより高い電圧を与える第１の電圧供給ノードとＶDDより低い電圧を与える第２の電圧供給ノードに接続され、アクティブ／スタンドバイの２つの状態入力に対応して、第１の電圧供給ノードと第２の電圧供給ノードのいずれか一方を選択し、前記第１のＭＩＳＦＥＴのウェル又はボディ電極に与えるスイッチング回路と、
前記第１のＭＩＳＦＥＴのウェル又はボディ電極にソース・ドレインの一方が電気的に接続された第２のＭＩＳＦＥＴとを具備してなり、
前記第２のＭＩＳＦＥＴは、スタンドバイ状態からアクティブ状態への遷移をする時に遮断状態から導通状態となり、該ＭＩＳＦＥＴのソース・ドレインの他方は０Ｖ以上ＶDD以下に保たれていることを特徴とする半導体装置。
【請求項１２】
前記第２のＭＩＳＦＥＴのソース・ドレインの他方は、ＶDDに保たれていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続された複数のＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェル又はボディ電極に接続されたスイッチング回路と、が形成されたチップを備え、
前記複数のＭＩＳＦＥＴのウェル又はボディ電極は複数の互いに異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、
前記バイアス電圧発生回路の出力電圧は、前記ソース電極とウェル又はボディ電極とが順方向にバイアスされる方向の電圧と、逆方向にバイアスされる方向の電圧の２つを含み、
前記複数のＭＩＳＦＥＴの間にはトレンチ分離からなる素子分離が形成され、
前記複数のＭＩＳＦＥＴのウェル又はボディ電極は前記トレンチ分離下部に形成された半導体領域を通じて共有されていることを特徴とする半導体装置。
【請求項１４】
前記複数のＭＩＳＦＥＴのウェル又はボディ電極は第１の導電性の半導体領域からなり、第２の導電性の半導体基板上に接して形成されていることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記複数のＭＩＳＦＥＴのウェル又はボディ電極は第１の導電性の半導体領域からなり、第２の導電性の半導体領域を介して第１の導電性の半導体基板上に形成されていることを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記少なくとも１つのＭＩＳＦＥＴのソース電極及びドレイン電極上にＴｉＳｉかＣｏＳｉからなるシリサイドが形成されていることを特徴とする請求項１３記載の半導体装置。
【請求項１７】
前記少なくとも１つのＭＩＳＦＥＴのソース電極又はドレイン電極は、Ｇｅを１×１０18ｃｍ-3以上添加した半導体層が含まれることを特徴とする請求項１３記載の半導体装置。
【請求項１８】
第１導電型の半導体層と、前記第１導電型半導体層に隣接して設けられた第１導電型と第２導電型のウェルと、
前記第１導電型ウェル内に形成された第２導電チャネル型ＭＩＳＦＥＴと、
前記第２導電型ウェル内に形成された第１導電チャネル型ＭＩＳＦＥＴと、
第１及び第２の電圧供給ノードを備え、
第２導電型ウェルと第１のバイアス電圧発生回路の出力が第１の電圧供給ノードを介して接続され、
第１導電型ウェルと第２のバイアス電圧発生回路の出力が第２の電圧供給ノードを介して接続され、
前記第１導電チャネル型ＭＩＳＦＥＴのドレイン電極と前記第２導電チャネル型ＭＩＳＦＥＴのドレイン電極が電気的に接続され、
前記第２導電チャネル型ＭＩＳＦＥＴのソース電極と前記第１の導電型ウェル電極とがアクティブ時に順方向にバイアスされ、
第１のバイアス発生回路の出力は、第２のバイアス電圧発生回路の出力に依存して制御される半導体装置。
【請求項１９】
前記第２導電チャネル型ＭＩＳＦＥＴのソース電極と前記第１の導電型ウェル電極とが、スタンドバイ時に逆方向にバイアスされることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
同一チップ上に、第１のＭＩＳＦＥＴと、第２のＭＩＳＦＥＴと、電流供給ノードと、電圧供給ノードを形成した半導体装置において、
第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートとボディ電極が接続され、
第１のＭＩＳＦＥＴのソース電極と第２のＭＩＳＦＥＴのドレイン電極が接続され、第２のＭＩＳＦＥＴのソース電極は前記電流供給ノードに接続され、
第２のＭＩＳＦＥＴのウェル又はボディ電極は、前記電圧供給ノードに接続され、スタンドバイ時とアクティブ時で少なくとも２つの定常状態をとり、第２のＭＩＳＦＥＴのスタンドバイ時のしきい値をＶths とし、第１のＭＩＳＦＥＴのしきい値をＶthとしたときＶth＜Ｖths となるように設定され、
第２のＭＩＳＦＥＴのゲート電圧は、スタンドバイ時とアクティブ時で少なくとも２つの定常状態をとり、第２のＭＩＳＦＥＴがスタンドバイ時に遮断状態となり、アクティブ時に導通状態となるように設定されていることを特徴とする半導体装置。
【請求項２１】
前記第１のＭＩＳＦＥＴは、ゲートとウェル電極又はゲートとボディ電極が接続され、ソース及びドレイン電極を共有し、ゲートを独立にして複数個並列接続されていることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴの多数キャリアの導電型が同一であることを特徴とする請求項２０記載の半導体装置。
【請求項２３】
前記第２のＭＩＳＦＥＴのアクティブ時のしきい値をＶtha とすると、Ｖth＞Ｖtha となることを特徴とする請求項２０記載の半導体装置。
【請求項２４】
前記第２のＭＩＳＦＥＴのウェル又はボディ電極は、第２のＭＩＳＦＥＴのソース電極に対し、アクティブ時に順バイアスを印加されていることを特徴とする請求項２０記載の半導体装置。
【請求項２５】
前記第２のＭＩＳＦＥＴのウェル又はボディ電極は、第２のＭＩＳＦＥＴのソース電極に対し、スタンドバイ時に逆バイアスを印加されていることを特徴とする請求項２４記載の半導体装置。
【請求項２６】
前記第１のＭＩＳＦＥＴのソース電極と第２のＭＩＳＦＥＴのドレイン電極が接続されたノードに第３のＭＩＳＦＥＴのソース電極が接続され、第３のＭＩＳＦＥＴのゲート電極とウェル又はボディ電極とが接続され、第３のＭＩＳＦＥＴは第１のＭＩＳＦＥＴと同一のチップ上に形成されていることを特徴とする請求項２０記載の半導体装置。
【請求項２７】
同一チップ上に第１のＭＩＳＦＥＴと、第２のＭＩＳＦＥＴと、第３のＭＩＳＦＥＴと、電流供給ノードと、電圧供給ノードを形成した半導体装置において、
第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートとボディ電極が接続され、
第１のＭＩＳＦＥＴのドレイン電極と第２のＭＩＳＦＥＴのソース電極及び第３のＭＩＳＦＥＴのゲート電極が接続され、第２のＭＩＳＦＥＴのドレイン電極は前記電流供給ノードに接続され、
第１のＭＩＳＦＥＴと第３のＭＩＳＦＥＴの多数キャリアの導電型が同一であり、第３のＭＩＳＦＥＴのウェル又はボディ電極は、前記電圧供給ノードに接続され、そのゲートとは独立に電位を与えられ、スタンドバイ時とアクティブ時で少なくとも２つの定常状態を取ることを特徴とする半導体装置。
【請求項２８】
前記第１のＭＩＳＦＥＴは、ゲートとウェル電極又はゲートとボディ電極が接続され、かつソース及びドレインを共有しゲートを独立にして複数個並列接続されていることを特徴とする請求項２７記載の半導体装置。
【請求項２９】
前記第１のＭＩＳＦＥＴ多数キャリアの導電型と第２のＭＩＳＦＥＴの多数キャリアの導電型が異なることを特徴とする請求項２７記載の半導体装置。
【請求項３０】
前記第２のＭＩＳＦＥＴのウェル又はボディ電極は、第２のＭＩＳＦＥＴのソース電極に対し、アクティブ時に順バイアスを印加されていることを特徴とする請求項２７記載の半導体装置。
【請求項３１】
前記第２のＭＩＳＦＥＴのウェル又はボディ電極は、第２のＭＩＳＦＥＴのソース電極に対し、スタンドバイ時に逆バイアスを印加されていることを特徴とする請求項３０記載の半導体装置。