(57)【要約】【課題】不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供する。【解決手段】メモリセルＭＣ１をｐ型の導電性を示す導電膜からなる選択ゲート電極ＣＧを有する選択用ｐＭＩＳ（Ｑｐｃ）とｐ型の導電性を示す導電膜からなるメモリゲート電極ＭＧを有するメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成し、書込み時には半導体基板１側からホットエレクトロンを電荷蓄積層ＣＳＬへ注入し、消去時にはメモリゲート電極ＭＧからホットホールを電荷蓄積層ＣＳＬへ注入する。【選択図】図１
2010183022.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有する半導体装置であって、前記メモリセルは、
半導体基板に形成されたｎ型の導電性を示す第１ウェルと、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型の導電性を示す第１導電膜からなる選択ゲート電極と、
前記選択ゲート電極の片側面に形成され、かつ、ｐ型の導電性を示す第２導電膜からなるメモリゲート電極と、
前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
前記第１ウェルに形成され、かつ、ｐ型の導電性を示す第１ソース領域およびｐ型の導電性を示す第１ドレイン領域とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記メモリゲート電極から前記第２ゲート絶縁膜に正孔を注入することにより、前記メモリセルのデータを消去することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記半導体基板側から前記第２ゲート絶縁膜に電子を注入することにより、前記メモリセルへデータを書込むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記メモリセルは、前記選択ゲート電極の他方の片側面に形成された前記第２導電膜からなる前記メモリゲート電極をさらに有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記メモリゲート電極は、サイドウォール状に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第２ゲート絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された上層の絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記電荷蓄積層は窒化シリコンからなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記メモリセルの周辺にはｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴが形成されており、
前記ｐチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｎ型の導電性を示す第２ウェルと、前記第２ウェル上に形成された第３ゲート絶縁膜と、ｐ型の導電性を示す導電膜からなる第１ゲート電極と、ｐ型の導電性を示す第２ソース領域およびｐ型の導電性を示す第２ドレイン領域とを有し、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域とを有し、
前記メモリセル上および前記ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を有する第１絶縁膜が形成され、前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第２絶縁膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソース領域または前記第１ドレイン領域に達する第１プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｐチャネル型ＭＩＳＦＥＴの前記第２ソース領域または前記第２ドレイン領域に達する第２プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する複数の第３プラグが前記第２絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記選択ゲート電極の上面にキャップ絶縁膜が形成されており、
前記第２ゲート絶縁膜および前記メモリゲート電極は前記キャップ絶縁膜の側壁にも形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記キャップ絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、前記メモリセルの周辺にはｎチャネル型ＭＩＳＦＥＴが形成されており、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域とを有し、
前記メモリセル上および前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第４絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記キャップ絶縁膜の厚さが、前記第４絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記第４絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、前記第４絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項１８】
請求項１４記載の半導体装置において、前記第４絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソース領域に達する第１プラグが前記第４絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する第３プラグが前記第４絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１２記載の半導体装置において、前記メモリセルの周辺にはｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＥＴが形成されており、
前記ｐチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｎ型の導電性を示す第２ウェルと、前記第２ウェル上に形成された第３ゲート絶縁膜と、ｐ型の導電性を示す導電膜からなる第１ゲート電極と、ｐ型の導電性を示す第２ソース領域およびｐ型の導電性を示す第２ドレイン領域とを有し、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域とを有し、
前記メモリセル上および前記ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を有する第１絶縁膜が形成され、前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第２絶縁膜が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項２１】
請求項１９記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項２２】
請求項１９記載の半導体装置において、前記第１絶縁膜または前記２絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソース領域または前記第１ドレイン領域に達する第１プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｐチャネル型ＭＩＳＦＥＴの前記第２ソース領域または前記第２ドレイン領域に達する第２プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する第３プラグが前記第２絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項２３】
請求項１記載の半導体装置において、前記メモリセルが形成された領域以外の素子分離部上にさらにキャパシタを有し、前記キャパシタは、
前記第１導電膜からなる下部電極と、
前記下部電極上に形成され、前記第２ゲート絶縁膜と同一層の膜である誘電体膜と、
前記誘電体膜上に形成された前記第２導電膜からなる上部電極とを有することを特徴とする半導体装置。
【請求項２４】
メモリセルを有する半導体装置であって、前記メモリセルは、
半導体基板に形成されたｎ型の導電性を示す第１ウェルと、
前記第１ウェル上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、ｐ型の導電性を示す第２導電膜からなるメモリゲート電極と、
前記第１ウェルに形成され、かつ、ｐ型の導電性を示す第１ソース領域およびｐ型の導電性を示す第１ドレイン領域とを有することを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、前記メモリゲート電極から前記第２ゲート絶縁膜に正孔を注入することにより、前記メモリセルのデータを消去することを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、前記半導体基板側から前記第２ゲート絶縁膜に電子を注入することにより、前記メモリセルへデータを書込むことを特徴とする半導体装置。
【請求項２７】
請求項２４記載の半導体装置において、前記メモリセルの周辺にはｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴが形成されており、
前記ｐチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｎ型の導電性を示す第２ウェルと、前記第２ウェル上に形成された第３ゲート絶縁膜と、ｐ型の導電性を示す導電膜からなる第１ゲート電極と、ｐ型の導電性を示す第２ソース領域およびｐ型の導電性を示す第２ドレイン領域とを有し、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域とを有し、
前記メモリセル上および前記ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を有する第１絶縁膜が形成され、前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第２絶縁膜が形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項２９】
請求項２７記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項３０】
請求項２７記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソース領域または第１ドレイン領域に達する第１プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｐチャネル型ＭＩＳＦＥＴの前記第２ソース領域または前記第２ドレイン領域に達する第２プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する第３プラグが前記第２絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項３１】
請求項２４記載の半導体装置において、前記メモリゲート電極の上面にキャップ絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、前記キャップ絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置。
【請求項３３】
請求項３１記載の半導体装置において、前記メモリセルの周辺にはｎチャネル型ＭＩＳＦＥＴが形成されており、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域とを有し、
前記メモリセル上および前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第４絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３４】
請求項３３記載の半導体装置において、前記キャップ絶縁膜の厚さが、前記第４絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項３５】
請求項３３記載の半導体装置において、前記第４絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項３６】
請求項３３記載の半導体装置において、前記第４絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項３７】
請求項３３記載の半導体装置において、前記第４絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソースおよび前記第１ドレイン領域に達する第１プラグが前記第４絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する第３プラグが前記第４絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項３８】
請求項３１記載の半導体装置において、前記メモリセルの周辺にはｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＥＴが形成されており、
前記ｐチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｎ型の導電性を示す第２ウェルと、前記第２ウェル上に形成された第３ゲート絶縁膜と、ｐ型の導電性を示す導電膜からなる第１ゲート電極と、ｐ型の導電性を示す第２ソース領域およびｐ型の導電性を示す第２ドレイン領域を有し、
前記ｎチャネル型ＭＩＳＦＥＴは前記半導体基板に形成されたｐ型の導電性を示す第３ウェルと、前記第３ウェル上に形成された第４ゲート絶縁膜と、ｎ型の導電性を示す導電膜からなる第２ゲート電極と、ｎ型の導電性を示す第３ソース領域およびｎ型の導電性を示す第３ドレイン領域を有し、
前記メモリセル上および前記ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を有する第１絶縁膜が形成され、前記ｎチャネル型ＭＩＳＦＥＴ上に引張り応力を有する第２絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３９】
請求項３８記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は自己整合コンタクトを形成する際のエッチングストッパとして用いる絶縁膜であることを特徴とする半導体装置。
【請求項４０】
請求項３８記載の半導体装置において、前記第１絶縁膜または前記第２絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
【請求項４１】
請求項３８記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜上に第３絶縁膜が形成されており、
前記メモリセルの前記第１ソース領域または前記第１ドレイン領域に達する第１プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｐチャネル型ＭＩＳＦＥＴの前記第２ソース領域または前記第２ドレイン領域に達する第２プラグが前記第１絶縁膜および前記第３絶縁膜からなる積層膜に形成され、
前記ｎチャネル型ＭＩＳＦＥＴの前記第３ソース領域または前記第３ドレイン領域に達する第３プラグが前記第２絶縁膜および前記第３絶縁膜からなる積層膜に形成されていることを特徴とする半導体装置。
【請求項４２】
請求項２４記載の半導体装置において、前記第２ゲート絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された上層の絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置。
【請求項４３】
請求項４２記載の半導体装置において、前記電荷蓄積層は窒化シリコンからなることを特徴とする半導体装置。
【請求項４４】
半導体基板上にメモリセルを有する半導体装置の製造方法であって、前記メモリセルを形成する工程は、
（ａ）前記半導体基板にｎ型の導電性を示す第１ウェルを形成する工程と、
（ｂ）前記第１ウェル上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上にｐ型の導電性を示す第１導電膜を形成する工程と、
（ｄ）前記第１導電膜上に第５絶縁膜を形成する工程と、
（ｅ）前記第５絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる選択ゲート電極と、前記選択ゲート電極上に前記第５絶縁膜からなるキャップ絶縁膜とを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上にｐ型の導電性を示す第２導電膜を形成する工程と、
（ｈ）前記第２導電膜を加工することによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にメモリゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記メモリセルが形成される領域では、前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程と、
を含み、前記キャップ絶縁膜は圧縮応力を有することを特徴とする半導体装置の製造方法。
【請求項４５】
請求項４４記載の半導体装置の製造方法において、前記（ｉ）工程の後に、
（ｊ）前記メモリゲート電極、前記第１ソース領域および前記第１ドレイン領域のそれぞれの上面にシリサイド層を形成する工程と、
（ｋ）前記（ｊ）工程の後に、前記メモリセル上に第３絶縁膜を形成する工程と、
（ｌ）前記第３絶縁膜を加工することによって、前記シリサイド層上に達する第１コンタクトホールを自己整合的に形成する工程と、
（ｍ）前記第１コンタクトホール内に第３導電膜を埋め込み、第１プラグを形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項４６】
請求項４４記載の半導体装置の製造方法において、前記（ｈ）工程においては、前記第２導電膜に対して異方性エッチングを施すことによって、前記前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状に前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項４７】
半導体基板上にメモリセル、ならびに前記メモリセルの周辺にｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記メモリセル、前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴを形成する工程は、
（ａ）前記半導体基板に前記メモリセルのｎ型の導電性を示す第１ウェル、前記ｐチャネル型ＭＩＳＦＥＴのｎ型の導電性を示す第２ウェルおよび前記ｎチャネル型ＭＩＳＦＥＴのｐ型の導電性を示す第３ウェルを形成する工程と、
（ｂ）前記第１ウェル上に前記メモリセルの第１ゲート絶縁膜を、前記第２ウェル上に前記ｐチャネル型ＭＩＳＦＥＴの第３ゲート絶縁膜を、前記第３ウェル上に前記ｎチャネル型ＭＩＳＦＥＴの第４ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上、前記第３ゲート絶縁膜上および前記第４ゲート絶縁膜上に第１導電膜を形成した後、前記メモリセルが形成される領域の前記第１導電膜にｐ型の導電性を示す不純物を導入する工程と、
（ｄ）前記第１導電膜上に第５絶縁膜を形成する工程と、
（ｅ）前記第５絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる選択ゲート電極と、前記選択ゲート電極上に前記第５絶縁膜からなるキャップ絶縁膜とを形成する工程と、
（ｆ）前記メモリセルが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は残し、前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記キャップ絶縁膜は除去する工程と、
（ｇ）前記（ｆ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｈ）前記第２ゲート絶縁膜上にｐ型の導電性を示す第２導電膜を形成する工程と、
（ｉ）前記第２導電膜を加工することによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にメモリゲート電極を形成する工程と、
（ｊ）前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜にｐ型の導電性を示す不純物を導入し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜にｎ型の導電性を示す不純物を導入する工程と、
（ｋ）前記ｐチャネル型ＭＩＳＦＥＴが形成される領域および前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜を加工することによって、前記ｐチャネル型ＭＩＳＦＥＴの第１ゲート電極および前記ｎチャネル型ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程の後に、前記メモリセルが形成される領域では、前記半導体基板にｐ型の導電性を示す不純物を導入して第１ソース領域および第１ドレイン領域を形成し、
前記ｐチャネル型ＭＩＳＦＥＴが形成される領域では、ｐ型の導電性を示す不純物を導入して前記半導体基板に第２ソース領域および第２ドレイン領域を形成し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域では、ｎ型の導電性を示す不純物を導入して前記半導体基板に第３ソース領域および第３ドレイン領域を形成する工程と、
を含み、前記キャップ絶縁膜は圧縮応力を有することを特徴とする半導体装置の製造方法。
【請求項４８】
請求項４７記載の半導体装置の製造方法において、前記（ｌ）工程の後に、
（ｍ）前記メモリセルが形成される領域および前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記半導体基板上に第４絶縁膜を堆積する工程と、
をさらに含み、前記第４絶縁膜は引張り応力を有することを特徴とする半導体装置の製造方法。
【請求項４９】
請求項４８記載の半導体装置の製造方法において、前記第４絶縁膜の厚さは前記キャップ絶縁膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項５０】
請求項４７記載の半導体装置の製造方法において、前記（ｌ）工程の後に、
（ｍ）前記メモリセルが形成される領域および前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記半導体基板上に第１絶縁膜を堆積し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記半導体基板上に第２絶縁膜を堆積する工程と、
をさらに含み、前記第１絶縁膜は圧縮応力を有し、前記第２絶縁膜は引張り応力を有することを特徴とする半導体装置の製造方法。
【請求項５１】
請求項５０記載の半導体装置の製造方法において、
（ｎ）前記（ｌ）工程と前記（ｍ）工程との間に、前記メモリセルが形成される領域の前記メモリゲート電極、前記第１ソース領域および前記第１ドレイン領域のそれぞれの上面、前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記ｐチャネル型ＭＩＳＦＥＴの第１ゲート電極、前記第２ソース領域および前記第２ドレイン領域のそれぞれの上面、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記ｎチャネル型ＭＩＳＦＥＴの第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域のそれぞれの上面にシリサイド層を形成する工程と、
（ｏ）前記（ｍ）工程の後に、前記メモリセル上に第３絶縁膜を形成する工程と、
（ｐ）前記第１絶縁膜および前記第２絶縁膜をエッチングストッパ膜として用いて、前記第３絶縁膜を加工することによって、前記第１ソース領域または前記第１ドレイン領域上の前記シリサイド層に達する第１コンタクトホールを、前記第２ソース領域または前記第２ドレイン領域上の前記シリサイド層に達する第２コンタクトホールを、前記第３ソース領域または前記第３ドレイン領域上の前記シリサイド層に達する第３コンタクトホールを自己整合的に形成する工程と、
（ｑ）前記第１コンタクトホール内、前記第２コンタクトホール内および前記第３コンタクトホール内にそれぞれ第３導電膜を埋め込み、第１プラグ、第２プラグおよび第３プラグをそれぞれ形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項５２】
請求項４７記載の半導体装置の製造方法において、前記（ｉ）工程においては、前記第２導電膜に対して異方性エッチングを施すことによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状に前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５３】
半導体基板上にメモリセル、ならびに前記メモリセルの周辺にｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記メモリセル、前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴを形成する工程は、
（ａ）前記半導体基板に前記メモリセルのｎ型の導電性を示す第１ウェル、前記ｐチャネル型ＭＩＳＦＥＴのｎ型の導電性を示す第２ウェルおよび前記ｎチャネル型ＭＩＳＦＥＴのｐ型の導電性を示す第３ウェルを形成する工程と、
（ｂ）前記第１ウェル上に前記メモリセルの第１ゲート絶縁膜を、前記第２ウェル上に前記ｐチャネル型ＭＩＳＦＥＴの第３ゲート絶縁膜を、前記第３ウェル上に前記ｎチャネル型ＭＩＳＦＥＴの第４ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上、前記第３ゲート絶縁膜上および前記第４ゲート絶縁膜上に第１導電膜を形成した後、前記メモリセルが形成される領域の前記第１導電膜にｐ型の導電性を示す不純物を導入する工程と、
（ｄ）前記第１導電膜を加工することによって、前記第１導電膜からなる選択ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後に、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｆ）前記第２ゲート絶縁膜上にｐ型の導電性を示す第２導電膜を形成する工程と、
（ｇ）前記第２導電膜を加工することによって、前記選択ゲート電極の側面にメモリゲート電極を形成する工程と、
（ｈ）前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜にｐ型の導電性を示す不純物を導入し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜にｎ型の導電性を示す不純物を導入する工程と、
（ｉ）前記ｐチャネル型ＭＩＳＦＥＴが形成される領域および前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記第１導電膜を加工することによって、前記ｐチャネル型ＭＩＳＦＥＴの第１ゲート電極および前記ｎチャネル型ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記メモリセルが形成される領域では、前記半導体基板にｐ型の導電性を示す不純物を導入して第１ソース領域および第１ドレイン領域を形成し、
前記ｐチャネル型ＭＩＳＦＥＴが形成される領域では、ｐ型の導電性を示す不純物を導入して前記半導体基板に第２ソース領域および第２ドレイン領域を形成し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域では、ｎ型の導電性を示す不純物を導入して前記半導体基板に第３ソース領域および第３ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５４】
請求項５３記載の半導体装置の製造方法において、前記（ｊ）工程の後に、
（ｋ）前記メモリセルが形成される領域および前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記半導体基板上に第１絶縁膜を堆積し、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記半導体基板上に第２絶縁膜を堆積する工程と、
をさらに含み、前記第１絶縁膜は圧縮応力を有し、前記第２絶縁膜は引張り応力を有することを特徴とする半導体装置の製造方法。
【請求項５５】
請求項５４記載の半導体装置の製造方法において、
（ｌ）前記（ｊ）工程と前記（ｋ）工程との間に、前記メモリセルが形成される領域の前記メモリゲート電極、前記第１ソース領域および前記第１ドレイン領域のそれぞれの上面、前記ｐチャネル型ＭＩＳＦＥＴが形成される領域の前記ｐチャネル型ＭＩＳＦＥＴの第１ゲート電極、前記第２ソース領域および前記第２ドレイン領域のそれぞれの上面、前記ｎチャネル型ＭＩＳＦＥＴが形成される領域の前記ｎチャネル型ＭＩＳＦＥＴの第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域のそれぞれの上面にシリサイド層を形成する工程と、
（ｍ）前記（ｋ）工程の後に、前記メモリセル上に第３絶縁膜を形成する工程と、
（ｎ）前記第１絶縁膜および前記第２絶縁膜をエッチングストッパ膜として用いて、前記第３絶縁膜を加工することによって、前記第１ソース領域または前記第１ドレイン領域上の前記シリサイド層に達する第１コンタクトホールを、前記第２ソース領域および前記第２ドレイン領域上の前記シリサイド層に達する第２コンタクトホールを、前記第３ソース領域および前記第３ドレイン領域上の前記シリサイド層に達する第３コンタクトホールを自己整合的に形成する工程と、
（ｏ）前記第１コンタクトホール内、前記第２コンタクトホール内および前記第３コンタクトホール内に第３導電膜を埋め込み、第１プラグ、第２プラグおよび第３プラグをそれぞれ形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項５６】
請求項５３記載の半導体装置の製造方法において、前記（ｇ）工程においては、前記第２導電膜に対して異方性エッチングを施すことによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にサイドウォール状に前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００４−３０３９１８号公報（特許文献１）の実施の形態１２には、メモリゲート電極を２層の導体層により構成し、下の導体層のｎ型不純物濃度を上の導体層のｎ型不純物濃度よりも低くすることにより、電荷蓄積層中の電子の引き抜きと、メモリゲート電極側からの正孔の注入が生じてデータ記憶に寄与する電子と再結合することとの両方の作用によりデータ消去を進めて、消去速度を速くすることが可能となる不揮発性メモリセルが開示されている。また、同様の考えから、メモリゲート電極をｐ型不純物を有する多結晶シリコン膜を用いて形成する技術も開示されている。
【０００３】
また、国際特許公開ＷＯ  ０２／０４３１５１号パンフレット（特許文献２）には、自己整合用の窒化シリコン膜を用いて、ｎチャネルＭＩＳＦＥＴのチャネル形成領域に引張り応力を発生させ、ｐチャネルＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０３９１８号公報
【特許文献２】国際特許公開ＷＯ  ０２／０４３１５１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００６】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００７】
ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００８】
しかしながら、ＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
【０００９】
従来の不揮発性メモリセルでは、ｎ型メモリセルを用いており、書込み動作にはＳＳＩ（Source Side Injection）注入方式が採用され、また、消去動作にはＢＴＢＴ（Band To Band Tunneling）注入方式が採用されている。しかし、以下に説明するように、このＢＴＢＴ注入方式は、消去動作を高速に行うことができるという利点を有する一方で、メモリセルの信頼性の劣化を引き起こす懸念を有している。
【００１０】
不揮発性メモリセルの要部断面の一部を拡大した図３１を用いて、データ消去時のＢＴＢＴ注入によるＯＮＯ膜（酸化膜、窒化膜および酸化膜からなる積層膜）の劣化メカニズムを説明する。図中、「−」は電荷トラップサイトを示し、「×」は界面準位を示し、「ｈ」はホットホールを示す。ＳＳＩ注入方式によりホットエレクトロンが基板５１側から電荷蓄積層（窒化膜）ＣＬに注入されて、不揮発性メモリセルにデータが書込まれている。
【００１１】
例えばメモリセルのゲート電極Ｇに−６Ｖ、ソース領域Ｓに＋６Ｖの電圧を印加して、ＢＴＢＴ注入方式によりソース領域Ｓから上層の酸化膜５２ｔ／電荷蓄積層（窒化膜）ＣＬ／下層の酸化膜５２ｂからなる積層膜（以下、ＯＮＯ膜と記す）へホットホールを注入する。これにより、電荷蓄積層（窒化膜）ＣＬに注入されている電子と、新たに注入された正孔との結合により不揮発性メモリセルのデータが消去される。
【００１２】
ホットホールを用いることにより、高速な消去動作を実現することが可能である。しかし、消去動作では、正孔に高いエネルギーを与えてＯＮＯ膜へ注入するため、下層の酸化膜５２ｂに電荷トラップサイトが生成される、または下層の酸化膜５２ｂと基板５１との界面に界面準位が生成されるなどの問題が生じる。上記電荷トラップサイトまたは上記界面準位は、不揮発性メモリセルの書き換え耐性またはデータ保持能力の低下の原因となる。
【００１３】
そこで、本発明者は、不揮発性メモリセルに、書込み動作および消去動作にホットホールの注入を用いないｐ型メモリセルの適用を考案した。しかし、ｐ型メモリセルの場合、データ読み出し時には移動度の低い正孔がキャリアとなるため、不揮発性メモリセルの駆動力が低下するという問題を有していた。
【００１４】
本発明の目的は、不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１７】
この実施の形態は、不揮発性メモリセルを有する半導体装置である。このメモリセルは、ｎ型の導電性を示す半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成されたｐ型の導電性を示す第１導電膜からなる選択ゲート電極と、選択ゲート電極の片側面にサイドウォール状に形成されたｐ型の導電性を示す第２導電膜からなるメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜と、チャネル領域を挟んで半導体基板に形成されたｐ型の導電性を示す半導体領域からなるソース領域およびドレイン領域を有する。
【００１８】
この実施の形態は、不揮発性メモリセルを有する半導体装置である。このメモリセルは、ｎ型の導電性を示す半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成されたｐ型の導電性を示す第１導電膜からなる選択ゲート電極と、選択ゲート電極の上面に形成された圧縮応力を有するキャップ絶縁膜と、選択ゲート電極の片側面にサイドウォール状に形成されたｐ型の導電性を示す第２導電膜からなるメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜と、チャネル領域を挟んで半導体基板に形成されたｐ型の導電性を示す半導体領域からなるソース領域およびドレイン領域を有する。
【００１９】
この実施の形態は、半導体基板上に不揮発性メモリセルを形成する半導体装置の製造方法である。メモリセルを形成する工程は、（ａ）半導体基板の主面に第１ゲート絶縁膜を形成する工程と、（ｂ）第１ゲート絶縁膜上にｐ型の導電性を示す第１導電膜を形成する工程と、（ｃ）第１導電膜上に第５絶縁膜を形成する工程と、（ｄ）第５絶縁膜および第１導電膜を加工することによって、第１導電膜からなる選択ゲート電極と、選択ゲート電極上に第５絶縁膜からなるキャップ絶縁膜とを形成する工程と、（ｅ）前記（ｄ）工程の後に、半導体基板上に第２ゲート絶縁膜を形成する工程と、（ｆ）第２ゲート絶縁膜上にｐ型の導電性を示す第２導電膜を形成する工程と、（ｇ）第２導電膜に対して異方性エッチングを施すことによって、キャップ絶縁膜および選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、（ｈ）前記（ｇ）工程の後に、メモリセルが形成される領域では、半導体基板に第１ソース領域および第１ドレイン領域を形成する工程とを含むものであり、キャップ絶縁膜は圧縮応力を有する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１によるスプリットゲート構造（選択用ｐＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリゲート電極を有する構造）の不揮発性メモリセルの要部断面図である。
【図２】本発明の実施の形態１による書込み時、消去時および読み出し時におけるメモリセルの各部位へ印加される電圧を説明するためのメモリセルの要部断面図である。
【図３】本発明の実施の形態１による書込み時、消去時および読み出し時におけるメモリセルの各部位へ印加される電圧の一例である。
【図４】（ａ）および（ｂ）は、それぞれ書込み時におけるメモリセルへの電子の注入方法を説明するためのメモリセルの要部を拡大した断面図およびバンド構造図である。
【図５】（ａ）および（ｂ）は、それぞれ消去時におけるモリセルへの正孔の注入方法を説明するためのメモリセルの要部を拡大した断面図およびバンド構造図である。
【図６】本発明の実施の形態１によるスプリットゲート構造（選択用ｐＭＩＳの選択ゲート電極の両側面にサイドウォール形状のメモリゲート電極を有する構造）の不揮発性メモリセルの要部断面図である。
【図７】本発明の実施の形態１による単体構造の不揮発性メモリセルの要部断面図である。
【図８】本発明の実施の形態２によるスプリットゲート構造（選択用ｐＭＩＳの選択ゲート電極の一側面にサイドウォール形状のメモリゲート電極を有する構造）の不揮発性メモリセルの要部断面図である。
【図９】本発明の実施の形態２による半導体装置の製造工程を示すメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、キャパシタ領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２５】図２４に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２６】本発明の実施の形態２によるメモリ領域に形成された不揮発性メモリセルおよび周辺回路領域に形成されたｎＭＩＳおよびｐＭＩＳの要部断面図である。
【図２７】本発明の実施の形態２によるスプリットゲート構造（選択用ｐＭＩＳの選択ゲート電極の両側面にサイドウォール形状のメモリゲート電極を有する構造）の不揮発性メモリセルの要部断面図である。
【図２８】本発明の実施の形態２による単体構造の不揮発性メモリセルの要部断面図である。
【図２９】本発明の実施の形態３による半導体装置の製造工程を示すメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、キャパシタ領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図である。
【図３０】本発明の実施の形態４による半導体装置の製造工程を示すメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、キャパシタ領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図である。
【図３１】本発明者が検討したｎ型メモリセルへのデータの書込みを説明するためのメモリセルの要部を拡大した断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
本実施の形態１による不揮発性メモリセルの構造の一例を図１によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図であり、選択用ｐＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリゲート電極を形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。
【００２８】
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）側にはｎ型のウェルＨＮＷが形成されている。従って、メモリセルＭＣ１が形成される領域の半導体基板１はｎ型の導電性を示す。また、半導体基板１の主面の活性領域にはメモリセルＭＣ１の選択用ｐＭＩＳ（Ｑｐｃ）とメモリ用ｐＭＩＳ（Ｑｐｍ）とが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍは、例えば相対的に低濃度のｐ−型の半導体領域２ａｄと、そのｐ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｐ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣ１のソース領域Ｓｒｍは、例えば相対的に低濃度のｐ−型の半導体領域２ａｓと、そのｐ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｐ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｐ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｐ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｐ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００２９】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧと、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部（Shallow Trench Isolation；ＳＴＩ）（図示せず）を介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されており、メモリゲート電極ＭＧは、選択ゲート電極ＣＧの片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜、例えばｐ型の低抵抗多結晶シリコンからなり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度、そのゲート長は、例えば６０〜１８０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｐ型の低抵抗多結晶シリコンからなり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度、そのゲート長は、例えば４０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの高さと同じか、選択ゲート電極ＣＧの高さよりも低くなるように形成されていて、例えば２００ｎｍ程度である。ここで、選択ゲート電極ＣＧの高さよりも低く形成した場合には、メモリゲート電極ＭＧ上および選択ゲート電極ＣＧ上に形成されるシリサイド層３が短絡する可能性を低くすることができる。
【００３０】
さらに、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。
【００３１】
スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。このシリサイド層３は、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｐ＋型の半導体領域２ｂの上面にも形成されている。
【００３２】
選択ゲート電極ＣＧと半導体基板１の主面との間には、第１ゲート絶縁膜４が設けられている。第１ゲート絶縁膜４は、例えば酸化シリコンからなり、その厚さは、例えば１〜５ｎｍ程度である。従って素子分離部上および第１ゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。この第１ゲート絶縁膜４下の半導体基板１には半導体領域５が形成されている。この半導体領域５は、選択用ｐＭＩＳ（Ｑｐｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｐＭＩＳ（Ｑｐｃ）のしきい値電圧が所定の値に設定されている。
【００３３】
メモリゲート電極ＭＧは、第２ゲート絶縁膜を介して選択ゲート電極ＣＧの側面の片側に設けられている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁するこの第２ゲート絶縁膜は、下層の絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により構成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３４】
電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。電荷蓄積層ＣＳＬは、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコンからなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。なお、電荷蓄積層ＣＳＬは、酸化シリコン膜中にシリコンナノ結晶粒子を分散させた膜で構成してもよい。シリコンナノ結晶粒子は、数ｎｍの径を有する微結晶シリコン粒子である。
【００３５】
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００３６】
上記絶縁膜６ｂ下、半導体領域５とソース領域Ｓｒｍとの間の半導体基板１には半導体領域８が形成されている。この半導体領域８は、メモリ用ｐＭＩＳ（Ｑｐｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧が所定の値に設定されている。
【００３７】
メモリセルＭＣ１は層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが形成されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴ内に埋め込まれたプラグＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。ドレイン領域Ｄｒｍと同様に、ソース領域Ｓｒｍに達するコンタクトホールＣＮＴも形成されるが、図１では、説明の簡略化のため、ドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴのみを図示している。プラグＰＬＧは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
【００３８】
次に、本実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの書込み方法および消去方法について図２〜図５を用いて説明する。
【００３９】
図２は、書込み時、消去時および読み出し時にメモリセルＭＣ１の各部位へ印加される電圧を説明するためのメモリセルＭＣ１の要部断面図である。図３は、書込み時、消去時および読み出し時にメモリセルＭＣ１の各部位へ印加される電圧の一例である。図４（ａ）および（ｂ）は、それぞれ書込み時におけるメモリセルＭＣ１への電子の注入方法を説明するためのメモリセルＭＣ１の要部を拡大した断面図およびバンド構造図である。図５（ａ）および（ｂ）は、それぞれ消去時におけるメモリセルＭＣ１への正孔の注入方法を説明するためのメモリセルＭＣ１の要部を拡大した断面図およびバンド構造図である。図３には、メモリセルＭＣ１のドレイン領域Ｄｒｍに印加する電圧Ｖｄ、選択ゲート電極ＣＧに印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域Ｓｒｍに印加する電圧Ｖｓおよび半導体基板１に印加する電圧Ｖｓｕｂが記載されている。なお、図３に示した電圧は印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態１では、電荷蓄積層ＣＳＬへの電子の注入を「書込み」、正孔の注入を「消去」と定義する。
【００４０】
メモリセルＭＣ１へのデータの書込みには、図４（ａ）および（ｂ）に示すように、バンド間トンネルによるＢＴＢＴ方式を用いる。例えばメモリセルＭＣ１の各部位に前記図３に示す各電圧を印加し、ソース領域Ｓｒｍで発生した電子をバンド間トンネル現象により電界加速することで、半導体基板１側から電荷蓄積層ＣＳＬに電子を注入する。電子はメモリゲート電極ＭＧ下の電荷蓄積層ＣＳＬに局所的に注入される。注入された電子は、電荷蓄積層ＣＳＬのトラップに離散的に捕獲され、その結果、メモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧が上昇する。
【００４１】
ここでは、書込み方法としてＢＴＢＴ方式を例示したが、ＳＳＩ方式を用いることもできる。例えばメモリセルＭＣ１の各部位に各電圧を印加し、２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧ）下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）で発生した電子を電界加速させる。電子はメモリゲート電極ＭＧ下の電荷蓄積層ＣＳＬの選択用ｐＭＩＳ（Ｑｐｃ）側の領域に局所的に注入される。注入された電子は、電荷蓄積層ＣＳＬのトラップに離散的に捕獲され、その結果、メモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧が上昇する。
【００４２】
メモリセルＭＣ１のデータの消去には、図５（ａ）および（ｂ）に示すように、ＦＮ（Fowler-Nordheim）トンネル電流を用いる。例えばメモリセルＭＣ１の各部位に前記図３に示す各電圧を印加し、高電界でエネルギー帯を大きく傾斜した状態で、正孔を電荷蓄積層ＣＳＬに注入する。正孔はトンネル効果によってメモリゲート電極ＭＧからメモリゲート電極ＭＧ下の電荷蓄積層ＣＳＬに局所的に注入される。注入された正孔が、電荷蓄積層ＣＳＬのトラップに離散的に捕獲されることで、メモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧を低下させる。
【００４３】
読出し時には、例えば前記図３に示す各電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧を、書込み状態におけるメモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧と消去状態におけるメモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧との間の値として、ドレイン領域Ｄｒｍに流れる電流を測定し、この電流の大小により書込み状態と消去状態とを判別することができる。
【００４４】
このように、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを、選択用ｐＭＩＳ（Ｑｐｃ）およびメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成されるｐ型メモリセルとする。さらに、書込み時には、電子を半導体基板１側から電荷蓄積層ＣＳＬへ注入するＢＴＢＴ方式またはＳＳＩ方式を採用し、消去時には、正孔をメモリゲート電極ＭＧ側から電荷蓄積層ＣＳＬへ注入するＦＮトンネル電流を用いる。これにより、半導体基板１側からは電子のみが注入されるので、半導体基板１側から正孔が注入される従来のｎ型メモリセルと比べて、絶縁膜６ｂに電荷トラップ準位が生成され難くなり、また、絶縁膜６ｂと半導体基板１との界面に界面準位が生成され難くなる。従って、本実施の形態１によれば、不揮発性メモリセルの書き換え耐性またはデータ保持能力の低下を抑制することができる。さらに、書込み動作に正孔よりも移動度の高い電子を用いることにより、高速動作が可能になる。
【００４５】
なお、本実施の形態１では、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば図６に示す選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態１で説明した本願発明を適用することができる。
【００４６】
また、図７に示す単体構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態１で説明した本願発明を適用することができる。単体構造のＭＯＮＯＳ型不揮発性メモリセルの構造の一例を図７を用いて以下に説明する。
【００４７】
半導体基板１の主面の活性領域にメモリ用ｐＭＩＳ（Ｑｐｍ）が配置されている。ドレイン領域Ｄｒｍは、例えば相対的に低濃度のｐ−型の半導体領域２ａｄと、そのｐ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｐ＋型の半導体領域２ｂとを有し（ＬＤＤ構造）、ソース領域Ｓｒｍは、例えば相対的に低濃度のｐ−型の半導体領域２ａｓと、そのｐ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｐ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。
【００４８】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧが形成されており、メモリゲート電極ＭＧは第２導電膜、例えばｐ型の低抵抗多結晶シリコンからなり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度である。さらに、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍの一部を構成するｐ＋型の半導体領域２ｂの上面、およびメモリゲート電極ＭＧの上面には、例えばニッケルシリサイド、コバルトシリサイド等のようなシリサイド層３が形成されている。
【００４９】
メモリゲート電極ＭＧと半導体基板１の主面との間には、第２ゲート絶縁膜が設けられている。第２ゲート絶縁膜は絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬにより構成されている。この第２ゲート絶縁膜下の半導体基板１には半導体領域８が形成されている。この半導体領域８は、メモリ用ｐＭＩＳ（Ｑｐｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｐＭＩＳ（Ｑｐｍ）のしきい値電圧が所定の値に設定されている。
【００５０】
メモリゲート電極ＭＧの両側面にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成される。
【００５１】
（実施の形態２）
本実施の形態２では、前述の実施の形態１と同様に、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを、選択用ｐＭＩＳ（Ｑｐｃ）およびメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成されるｐ型メモリセルとする。前述の実施の形態１と相違する点は、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面にキャップ絶縁膜（ＣＡＰ）が形成されていることである。このキャップ絶縁膜（ＣＡＰ）により、選択ゲート電極ＣＧ下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）に圧縮応力を生じさせることができる。ｐ型メモリセルは、その読み出し時に電子よりも移動度の低い正孔を用いることから、ｎ型メモリセルに比べて動作速度が低下する懸念がある。そこで、選択ゲート電極ＣＧの上面にキャップ絶縁膜を形成して、選択ゲート電極ＣＧ下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）に圧縮応力を加えることによって、ｐ型メモリセルの動作速度を向上させる。
【００５２】
ここで、本願発明における応力について説明する。もともと、歪シリコン技術の背景として、当初は、チャネル領域に２軸性の応力を発生させることが主流であった。２軸性の応力とは、ゲート長方向およびゲート幅方向に発生させる応力のことである。しかし、本発明者が行った実験により、この２軸性の応力を用いた場合、駆動電流が期待していた程に増加しないことが明らかとなった。特に、ｐチャネル型ＭＩＳＦＥＴにおける駆動電流の増加が少なかった。これはゲート長方向に発生する応力は駆動電流を増加させるが、ゲート幅方向に発生する応力は駆動電流を減少させるためである。従って、ゲート長方向のみに応力を発生させる１軸性の応力が求められた。
【００５３】
本実施の形態２においてキャップ絶縁膜自体が発生させる応力は２軸性である。しかし、キャップ絶縁膜は選択ゲート電極ＣＧの上表面に沿って形成されるため、選択ゲート電極ＣＧの一方の側壁から他方の側壁に向かうように応力が強く発生する。つまり、選択ゲート電極ＣＧは、電流量の確保のため、ゲート幅方向の長さが長くなるように延在させるのが一般的である。また、高速動作のため、ゲート長方向の長さを短くするようにスケーリングするのが一般的である。従って、キャップ絶縁膜を選択ゲート電極ＣＧ上に形成した場合、ゲート長方向に発生させる応力を、ゲート幅方向に発生させる応力よりも圧倒的に大きくすることができる。すなわち、選択ゲート電極ＣＧ下のチャネル領域には、主として、ゲート長方向に応力が発生している。
【００５４】
また、このような応力によってＭＩＳＦＥＴの駆動電流を増加させるためには、チャネル領域全体に応力が発生している必要がある。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、ゲート長方向に１軸性の引張り応力（Ｓｉ原子間の距離を拡げる応力）をチャネル領域全体に加える。ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向に１軸性の圧縮応力（Ｓｉ原子間の距離を狭める応力）をチャネル領域全体に加える。本実施の形態２では、選択ゲート電極ＣＧ下のチャネル領域に加わる応力の値を１．０ＧＰａ〜１．７ＧＰａとしている。この値が小さい場合、例えば１００ＭＰａ程度の場合では、その応力は選択ゲート電極ＣＧの端部付近のみに影響し、駆動電流の増加には至らない。また、チャネル領域全体に応力を発生させる必要があることから、選択ゲート電極ＣＧのゲート長が長くなると効果は低減する。本実施の形態２では、選択ゲート電極ＣＧのゲート長を、例えば１００ｎｍ程度と示しているが、より強い応力の発生を期待できるゲート長さとして１３０ｎｍ以下、さらにはゲート長が９０ｎｍ以下の選択ゲート電極ＣＧにおいて、より高い効果が得られること想定している。
【００５５】
本実施の形態２による不揮発性メモリセルの構造の一例を図８によって説明する。図８はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図であり、選択用ｐＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリゲート電極を形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。
【００５６】
図８に示すように、メモリセルＭＣ２は、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面にキャップ絶縁膜ＣＡＰが形成されている以外は、前述の実施の形態１で説明したメモリセルＭＣ１と同様である。よって、以下に、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧおよびメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧについて説明する。
【００５７】
ドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧと、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ２は半導体基板１に形成された素子分離部を介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＣＧは半導体基板１の主面に第１領域とは異なる第２領域に配置されており、メモリゲート電極ＭＧは、選択ゲート電極ＣＧの片側面にサイドウォール状に形成されている。
【００５８】
選択ゲート電極ＣＧは第１導電膜、例えばｐ型の低抵抗多結晶シリコンからなり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度、そのゲート長は、例えば６０〜１８０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｐ型の低抵抗多結晶シリコンからなり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度、そのゲート長は、例えば４０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、例えば１５０ｎｍ程度であり、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、例えば２００ｎｍ程度である。
【００５９】
選択ゲート電極ＣＧの上面には、前述した圧縮応力を発生させるキャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ程度である。
【００６０】
メモリゲート電極ＭＧの上面には、例えばニッケルシリサイド、コバルトシリサイド等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。本実施の形態２では、シリサイド層３はメモリゲート電極ＭＧの上面のみに形成し、選択ゲート電極ＣＧの上面には形成していない。しかし、選択ゲート電極ＣＧを構成する第１導電膜の低抵抗化等により所望する動作速度を得ることができる。上記シリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
【００６１】
さらに、メモリセルＭＣ２上には層間絶縁膜９が形成され、層間絶縁膜９には前述のシリサイド層３に達するコンタクトホールＣＮＴおよびプラグＰＬＧが形成されている。図８では、説明の簡略化のため、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴおよびプラグＰＬＧのみを図示している。
【００６２】
一方、図８の層間絶縁膜９は、例えば窒化シリコン膜を下層、酸化シリコン膜を上層とした積層膜により形成してもよい。その際の窒化シリコン膜は前述のキャップ絶縁膜ＣＡＰと同様に、圧縮応力または引張り応力を有する絶縁膜として形成することもできる。さらに、後述にあるように、層間絶縁膜９として形成する窒化シリコン膜は、前述のコンタクトホールＣＮＴを形成する際のエッチングストッパ膜として用いることもできる。
【００６３】
次に、本実施の形態２によるスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造方法を図９〜図２５を用いて工程順に説明する。図９〜図２５は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、キャパシタ領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図である。
【００６４】
前述の実施の形態１と同様に、周辺回路領域に形成されるＭＩＳＦＥＴにより、例えば不揮発性メモリの周辺回路(書込み回路・読み出し回路・消去回路)、ロジック回路、ＣＰＵ等のマイクロプロセッサ等の回路が構成される。また、ＭＧシャント部はメモリゲート電極ＭＧに電位を供給するための領域を示している。また、ＣＧシャント部は、選択ゲート電極ＣＧに電位を供給するための領域を示している。
【００６５】
まず、図９に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＴＩを形成する。この素子分離部ＳＴＩは、給電領域およびキャパシタ領域の半導体基板１にも形成される。
【００６６】
次に、図１０に示すように、周辺回路領域の半導体基板１に不純物を選択的にイオン注入することにより、ｎ型の埋め込みウェルＮＩＳＯを形成する。続いて高圧系ｎＭＩＳ領域の半導体基板１に不純物を選択的にイオン注入することによりｐ型のウェルＨＰＷを形成し、メモリ領域および高圧系ｐＭＩＳ領域の半導体基板１に不純物を選択的にイオン注入することによりｎ型のウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１に不純物を選択的にイオン注入することによりｐ型のウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１に不純物を選択的にイオン注入することによりｎ型のウェルＮＷを形成する。
【００６７】
次に、メモリ領域の半導体基板１に、選択用ｐＭＩＳ（Ｑｐｃ）のチャネル形成用の半導体領域５を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄ１，Ｄ２，Ｄ３，Ｄ４を形成する。
【００６８】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度の第４ゲート絶縁膜４Ａを形成する。続いてメモリ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の第４ゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、メモリ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度の第１ゲート絶縁膜４を形成し、同時に、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度の第３ゲート絶縁膜４Ｂを形成する。ここでは、第１ゲート絶縁膜４と第３ゲート絶縁膜４Ｂとを同一の酸化処理工程で形成したが、異なる工程で形成してもよい。
【００６９】
次に、図１１に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域、給電領域およびキャパシタ領域の導電膜１０に不純物をイオン注入法等によって導入することにより、ｐ型の導電膜（第１導電膜）１０ｐを形成する。導電膜１０，１０ｐの厚さは、例えば１５０ｎｍ程度である。続いて、導電膜１０，１０ｐ上にキャップ絶縁膜ＣＡＰをＣＶＤ法により堆積する。キャップ絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコンまたは窒素を含んだ炭化シリコンであり、その厚さは、例えば５０〜１００ｎｍである。
【００７０】
次に、図１２に示すように、メモリ領域、給電領域およびキャパシタ領域のキャップ絶縁膜ＣＡＰおよびｐ型の導電膜１０ｐをリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、メモリ領域および給電領域に、ｐ型の導電膜１０ｐからなる選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧおよび選択ゲート電極ＣＧ上部のキャップ絶縁膜ＣＡＰを形成する。このキャップ絶縁膜ＣＡＰが圧縮応力を有する窒化シリコンからなる場合は、選択ゲート電極ＣＧ下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）に圧縮応力が加わり、ｐ型メモリセルの動作速度を向上させることができる。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。同時に、キャパシタ領域にｐ型の導電膜１０ｐからなる下部電極１０Ｅを形成する。
【００７１】
次に、図１３に示すように、給電領域のＣＧシャント部、キャパシタ領域および周辺回路領域のキャップ絶縁膜ＣＡＰを除去する。給電領域のＣＧシャント部および周辺回路領域では、後の工程で選択ゲート電極ＣＧおよびゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐ上にシリサイド層３を形成する必要がある。従って、この工程でキャップ絶縁膜ＣＡＰを除去しておく必要がある。また、キャパシタ領域では、キャップ絶縁膜ＣＡＰを残しておくと、上部電極１１Ｅと下部電極１０Ｅとの間の誘電膜が厚くなりすぎて、容量値が減少してしまう。従って、この工程でキャップ絶縁膜ＣＡＰを除去しておく必要がある。
【００７２】
次に、キャップ絶縁膜ＣＡＰおよび選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にメモリ用ｐＭＩＳ（Ｑｐｍ）のチャネル形成用のｐ型の半導体領域８を形成する。
【００７３】
次に、図１４に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる下層の絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる上層の絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよい。
【００７４】
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導電膜（第２導電膜）を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば４０〜１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導電膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。同時に、給電領域のＣＧシャント部では、選択ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、キャパシタ領域では、レジストパターンＲＰをマスクとして下部電極１０Ｅを覆うように上部電極１１Ｅを形成する。
【００７５】
次に、図１５に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、給電領域のＣＧシャント部では、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。
【００７６】
次に、メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＣＧシャント部では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、キャパシタ領域では、下部電極１０Ｅと上部電極１１Ｅとの間、および素子分離部ＳＴＩと上部電極１１Ｅとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００７７】
メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成されるため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつ、キャップ絶縁膜ＣＡＰの高さと同じかそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）はキャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）の高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。
【００７８】
同様に、給電領域のＭＧシャント部でも、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成されるため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつ、キャップ絶縁膜ＣＡＰの高さと同じかそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）はキャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）の高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。
【００７９】
しかし、給電領域のＣＧシャント部では、選択ゲート電極ＣＧの一側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成されるため、メモリゲート電極ＭＧの半導体基板１の主面からの高さと選択ゲート電極ＣＧの半導体基板１の主面からの高さは同じか、またはメモリゲート電極ＭＧの高さが選択ゲート電極ＣＧの高さよりも低くなるように形成される。さらに、給電領域のＣＧシャント部のメモリゲート電極ＭＧの高さは、メモリ領域のメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低く形成される。
【００８０】
キャパシタ領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧと同一層の導電膜からなる下部電極１０Ｅと、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧと同一層の導電膜からなる上部電極１１Ｅとからなるキャパシタが形成される。キャパシタは、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数のキャパシタの接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。
【００８１】
また、下部電極１０Ｅおよび上部電極１１Ｅは上述のように、ｐ型の導電膜で形成されているため、キャパシタの信頼性が向上する。
【００８２】
次に、図１６に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０に不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０に不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
【００８３】
次に、図１７に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。
【００８４】
次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとして不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとして不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
【００８５】
次に、図１８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、キャパシタ領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧと半導体基板１との間の第１ゲート絶縁膜４の露出していた側面、ならびにメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。
【００８６】
次に、その端部がメモリ領域の選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１６をマスクとして不純物、例えばフッ化ボロンまたはボロンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｐ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
【００８７】
次に、図１９に示すように、レジストパターン１６を除去した後、その端部がメモリ領域の選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１７をマスクとして不純物、例えばフッ化ボロンまたはボロンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｐ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【００８８】
ここでは、先にｐ−型の半導体領域２ａｄを形成し、その後ｐ−型の半導体領域２ａｓを形成したが、先にｐ−型の半導体領域２ａｓを形成し、その後ｐ−型の半導体領域２ａｄを形成してもよい。また、ｐ−型の半導体領域２ａｄを形成する不純物のイオン注入に続いて、不純物、例えばヒ素またはリンを半導体基板１の主面にイオン注入し、ｐ−型の半導体領域２ａｄの下部を囲むようにｎ型の半導体領域を形成してもよい。
【００８９】
次に、図２０に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとして不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとして不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
【００９０】
次に、図２１に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、キャパシタ領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００９１】
次に、図２２に示すように、メモリ領域、ならびに周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターン２０をマスクとして不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｐ＋型の半導体領域２ｂを選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧおよびメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。これにより、メモリ領域では、ｐ−型の半導体領域２ａｄおよびｐ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｐ−型の半導体領域２ａｓおよびｐ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００９２】
次に、図２３に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターン２２をマスクとして不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。これにより、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００９３】
次に、図２４に示すように、メモリ領域では、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧの上面およびｐ＋型の半導体領域２ｂの上面に、給電領域では、ＭＧシャント部のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧの上面、ならびにＣＧシャント部の選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面およびメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧの上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２１の上面に、キャパシタ領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３、例えばニッケルシリサイドまたはコバルトシリサイドを自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。
【００９４】
シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接触抵抗を低減することができる。また、メモリ領域では、メモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００９５】
次に、図２５に示すように、半導体基板１の主面上に層間絶縁膜９を形成する。層間絶縁膜は、例えば酸化シリコンからなり、例えばＣＶＤ法により形成される。続いて、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。同時に、ソース領域Ｓｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴもが形成されるが、図２５では、説明の簡略化のため、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴのみを図示している。
【００９６】
また、同時に、給電領域では、ＣＧシャント部の選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホールＣＣを形成し、ＭＧシャント部のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧ上のシリサイド層３に達するコンタクトホールＣＭを層間絶縁膜９に形成する。ＭＧシャント部に形成されたコンタクトホールＣＭは、メモリゲート電極ＭＧとコンタクトホールＣＭとの位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。しかし、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは、選択ゲート電極ＣＧと接続することはない。
【００９７】
さらに、周辺回路領域では、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのそれぞれのソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図２５では、説明の簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡのみを図示している。また、キャパシタ領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２５では、説明の簡略化のため、上部電極１１Ｅ上のシリサイド層３に達するコンタクトホールＣＢのみを図示している。
【００９８】
次に、コンタクトホールＣＮＴ，ＣＣ，ＣＭ，ＣＡ，ＣＢ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成することによって、メモリセルＭＣ２、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｎＭＩＳが略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００９９】
なお、本実施の形態２では、層間絶縁膜９を酸化シリコン単層により構成したが、絶縁膜を２層以上重ねた積層膜により構成してもよい。例えば図２６に示すように、半導体基板１の主面上に、例えば窒化シリコン膜（第４絶縁膜）９ａをＣＶＤ法により堆積し、続いて、例えば酸化シリコン膜（第３絶縁膜）９ｂをＣＶＤ法により堆積して、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成することもできる。窒化シリコン膜９ａの厚さは、例えば３０〜５０ｎｍ程度である。
【０１００】
層間絶縁膜９にコンタクトホールＣＮＴ，ＣＣ，ＣＭ，ＣＡ，ＣＢを形成するために酸化シリコン膜９ｂをドライエッチングする際、上記窒化シリコン膜９ａを酸化シリコン膜９ｂのエッチングストッパ膜として用いることで、エッチングの開口部にかかるサイドウォールＳＷを減少させることなく開口部を形成することができる。その後、開口部の下部にある窒化シリコン膜９ａを除去することにより、コンタクトホールＣＮＴ，ＣＣ，ＣＭ，ＣＡ，ＣＢを自己整合的に形成するすることができる。
【０１０１】
また、本実施の形態２では、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば図２７に示す選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態２で説明した本願発明を適用することができる。また、図２８に示す単体構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態２で説明した本願発明を適用することができる。
【０１０２】
（実施の形態３）
本実施の形態３では、前述の実施の形態２と同様に、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを、選択用ｐＭＩＳ（Ｑｐｃ）およびメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成されるｐ型メモリセルとし、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面に、選択ゲート電極ＣＧの下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）に圧縮応力を生じさせるキャップ絶縁膜ＣＡＰが形成されている。前述の実施の形態２と相違する点は、メモリ領域に形成されるｐ型メモリセル、ならびに周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳ上に圧縮応力を有する絶縁膜を形成し、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳ上に引張り応力を有する絶縁膜を形成するものである。このような圧縮応力および引張り応力についての説明は、前述の実施の形態において説明したキャップ絶縁膜の応力と同様である。
【０１０３】
図２９に示すように、メモリ領域に形成されるメモリセルＭＣ３上を圧縮応力を有する第１絶縁膜、例えば窒化シリコン膜９ａｃにより覆う。このように、圧縮応力を有するキャップ絶縁膜ＣＡＰおよび窒化シリコン膜９ａｃを用いることにより、メモリ領域に形成されるメモリセルＭＣ３の駆動電流を増加させることができる。
【０１０４】
また、周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳ上を圧縮応力を有する第１絶縁膜、例えば窒化シリコン膜９ａｃにより覆う。このように、圧縮応力を有する窒化シリコン膜９ａｃを用いることにより、周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳの駆動電流を増加させることができる。
【０１０５】
一方、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳ上を引張り応力を有する第２絶縁膜、例えば窒化シリコン膜９ａｔにより覆う。このように、引張り応力を有する窒化シリコン膜９ａｔを用いることにより、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳの駆動電流を増加させることができる。従って、メモリ領域に形成されるメモリセルＭＣ３、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳの駆動電流を増加させて、動作速度を向上させることが可能となる。
【０１０６】
さらに、窒化シリコン膜９ａｃおよび窒化シリコン膜９ａｔは前述のように自己整合コンタクトを形成する際のエッチングストッパ膜として用いることもできる。
【０１０７】
具体的な製造方法としては、まず窒化シリコン膜９ａｔを半導体基板１の主面上に堆積し、メモリセルＭＣ３、低圧系ｐＭＩＳおよび高圧系ｐＭＩＳの窒化シリコン膜９ａｔを除去する。その後、窒化シリコン膜９ａｃを半導体基板１の主面上に堆積し、低圧系ｎＭＩＳおよび高圧系ｎＭＩＳの窒化シリコン膜９ａｃを除去する。また、この順序を逆にして、先に窒化シリコン膜９ａｃを形成し、その後、窒化シリコン膜９ａｔを形成してもよい。
【０１０８】
本実施の形態３では、窒化シリコン膜９ａｃ，９ａｔの厚さは、例えば３０〜５０ｎｍ程度としている。また、窒化シリコン膜９ａｃは選択ゲート電極ＣＧ、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの上表面だけでなく、サイドウォールＳＷを介して、選択ゲート電極ＣＧ、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのそれぞれの側壁を覆うように形成されている。また、窒化シリコン膜９ａｔは低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎの上表面だけでなく、サイドウォールＳＷを介して、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎのそれぞれの側壁を覆うように形成されている。これにより、同じ膜厚でも、キャップ絶縁膜ＣＡＰよりも大きな応力がメモリセルＭＣ３の選択ゲート電極ＣＧ下のチャネル領域、低圧系ｐＭＩＳのチャネル領域、低圧系ｎＭＩＳのチャネル領域、高圧系ｐＭＩＳのチャネル領域および高圧系ｎＭＩＳのチャネル領域に加わることになる。従って、窒化シリコン膜９ａｃ，９ａｔの膜厚がキャップ絶縁膜ＣＡＰよりも薄くても、同程度の応力がチャネル領域に加わることになる。窒化シリコン膜９ａｃ，９ａｔが、メモリセルＭＣ３の選択ゲート電極ＣＧ下のチャネル領域、低圧系ｐＭＩＳのチャネル領域、低圧系ｎＭＩＳのチャネル領域、高圧系ｐＭＩＳのチャネル領域および高圧系ｎＭＩＳのチャネル領域に与える応力の値は、それぞれ１．０ＧＰａ〜１．７ＧＰａである。
【０１０９】
なお、図示は省略するが、窒化シリコン膜９ａｃ，９ａｔ上には、例えば前述の実施の形態２で説明した酸化シリコン膜９ｂが形成され、窒化シリコン膜９ａｃ，９ａｔと酸化シリコン膜９ｂとの積層膜によって層間絶縁膜９が形成される。
【０１１０】
また、本実施の形態３では、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセル、または単体構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態３で説明した本願発明を適用することができる。
【０１１１】
（実施の形態４）
本実施の形態４は、前述の実施の形態３の変形例である。本実施の形態４では、前述の実施の形態３と同様に、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを、選択用ｐＭＩＳ（Ｑｐｃ）およびメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成されるｐ型メモリセルとし、メモリ領域に形成されるｐ型メモリセル、ならびに周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳ上に圧縮応力を有する絶縁膜が形成され、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳ上に引張り応力を有する絶縁膜が形成されている。前述の実施の形態３と相違する点は、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの上面に、キャップ絶縁膜が形成されていないことである。
【０１１２】
図３０に示すように、メモリ領域に形成されるメモリセルＭＣ４、ならびに周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳ上を圧縮応力を有する第１絶縁膜、例えば窒化シリコン膜９ａｃにより覆う。このように、圧縮応力を有する窒化シリコン膜９ａｃを用いることにより、メモリ領域に形成されるメモリセルＭＣ４、ならびに周辺回路領域に形成される低圧系ｐＭＩＳおよび高圧系ｐＭＩＳの駆動電流を増加させることができる。
【０１１３】
一方、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳ上を引張り応力を有する第２絶縁膜、例えば窒化シリコン膜９ａｔにより覆う。このように、引張り応力を有する窒化シリコン膜９ａｔを用いることにより、周辺回路領域に形成される低圧系ｎＭＩＳおよび高圧系ｎＭＩＳの駆動電流を増加させることができる。
【０１１４】
従って、メモリ領域に形成されるメモリセルＭＣ４、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳの駆動電流を増加させて、動作速度を向上させることが可能となる。窒化シリコン膜９ａｃ，９ａｔの厚さは、例えば３０〜５０ｎｍ程度である。
【０１１５】
さらに、窒化シリコン膜９ａｃおよび窒化シリコン膜９ａｔは前述のように自己整合コンタクトを形成する際のエッチングストッパ膜として用いることもできる。
【０１１６】
また、窒化シリコン膜９ａｃ，９ａｔの応力についての説明は、前述の実施の形態３と同様である。また、窒化シリコン膜９ａｃ，９ａｔの製造方法についても同様である。
【０１１７】
なお、本実施の形態４では、選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば選択用ｐＭＩＳ（Ｑｐｃ）の選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｐＭＩＳ（Ｑｐｍ）のメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセル、または単体構造のＭＯＮＯＳ型不揮発性メモリセルにも本実施の形態４で説明した本願発明を適用することができる。
【０１１８】
（実施の形態５）
本実施の形態５は、前述の実施の形態３の変形例である。本実施の形態５では、メモリセルＭＣ上、低圧系ｐＭＩＳ上、低圧系ｎＭＩＳ上、高圧系ｐＭＩＳ上および高圧系ｎＭＩＳ上に、引張り応力を有する窒化シリコン膜９ａｔのみを形成し、圧縮応力を有する窒化シリコン膜９ａｃは形成しない。すなわち、前述の図２６に示した窒化シリコン膜９ａの代わりに、引張り応力を有する窒化シリコン膜９ａｔを使用するものである。
【０１１９】
本実施の形態５では、前述の実施の形態３と比較して、窒化シリコン膜９ａｃ，９ａｔを作り分ける必要がないため、マスクの削減と製造工程の簡略化を行うことができる。この場合、低圧系ｐＭＩＳおよび高圧系ｐＭＩＳの駆動力は低下するが、低圧系ｎＭＩＳおよび高圧系ｎＭＩＳの駆動力を優先し、製造コストを削減したい場合には有益である。
【０１２０】
さらに、窒化シリコン膜９ａｔは前述のように自己整合コンタクトを形成する際のエッチングストッパ膜として用いることもできる。
【０１２１】
ここで、メモリセルＭＣでは、圧縮応力を有するキャップ絶縁膜ＣＡＰと、引張り応力を有する窒化シリコン膜９ａｔとが形成されることになる。この時、メモリセルＭＣの選択ゲート電極ＣＧ下のチャネル領域は、圧縮応力が発生している状態か、または圧縮応力・引張り応力の何れも発生していない状態となっていることが望ましい。従って、キャップ絶縁膜ＣＡＰの膜厚が窒化シリコン膜９ａｔの膜厚よりも厚くなるように形成されていることが望ましい。
【０１２２】
また、キャップ絶縁膜ＣＡＰおよび窒化シリコン膜９ａｔの応力についての説明は、前述の実施の形態３と同様である。従って、前述したように、メモリセルＭＣの選択ゲート電極ＣＧ下のチャネル領域は、圧縮応力が発生している状態か、または圧縮応力・引張り応力の何れも発生していない状態となっていることが望ましい。
【０１２３】
（実施の形態６）
本実施の形態６は、前述の実施の形態３の他の変形例である。本実施の形態６では、メモリセルＭＣ上、低圧系ｐＭＩＳ上、低圧系ｎＭＩＳ上、高圧系ｐＭＩＳ上および高圧系ｎＭＩＳ上に、圧縮応力を有する窒化シリコン膜９ａｃのみを形成し、引張り応力を有する窒化シリコン膜９ａｔは形成しない。すなわち、前述の図２６に示した窒化シリコン膜９ａの代わりに、圧縮応力を有する窒化シリコン膜９ａｃを使用するものである。
【０１２４】
本実施の形態６では、前述の実施の形態５と同様に、前述の実施の形態３と比較して、窒化シリコン膜９ａｃ，９ａｔを作り分ける必要がないため、マスクの削減と製造工程の簡略化を行うことができる。この場合、低圧系ｎＭＩＳおよび高圧系ｎＭＩＳの駆動力は低下するが、メモリセルＭＣ、低圧系ｐＭＩＳおよび高圧系ｐＭＩＳの駆動力を優先し、製造コストを削減したい場合には有益である。
【０１２５】
さらに、窒化シリコン膜９ａｃは前述のように自己整合コンタクトを形成する際のエッチングストッパ膜として用いることもできる。
【０１２６】
また、キャップ絶縁膜ＣＡＰおよび窒化シリコン膜９ａｃの応力についての説明は、前述の実施の形態３と同様である。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２８】
例えば前記実施の形態４では、窒化シリコン膜９ａｔ、９ａｃを例示したが、前述した応力を発生させる膜またはエッチングストッパとして機能する膜であれば、ＳｉＯＮ（Silicon Oxynitride）膜、ＳｉＣＮ(Carbon doped Silicon Nitride)膜、ＳｉＯＣ(Carbon doped Silicon Oxide)膜、ＳｉＯＮＣ(Carbon doped Silicon Oxynitride)膜またはＳｉＯＦ(Fluorine doped Silicon Oxide)膜を用いてもよい。このような膜を用いた場合は、例えば窒化シリコン膜９ａｔ、９ａｃよりも誘電率が低いので、寄生容量が低減して、半導体装置の動作特性を向上することができる。
【０１２９】
また、例えば前記実施の形態４では、窒化シリコン膜９ａｔ、９ａｃを例示したが、単層膜である必要はなく、前記実施の形態４と同様の効果を有するものであれば、積層膜で形成しても良い。また、同様の理由で、キャップ絶縁膜ＣＡＰについても積層膜で形成しても良い。
【産業上の利用可能性】
【０１３０】
本発明は、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリまたはフラッシュメモリ搭載マイコンなど、電荷トラップ型メモリを搭載した半導体製品に適用することができる。
【符号の説明】
【０１３１】
１  半導体基板
２ａｄ  ｐ−型の半導体領域
２ａｓ  ｐ−型の半導体領域
２ｂ  ｐ＋型の半導体領域
３  シリサイド層
４  第１ゲート絶縁膜
４Ａ  第４ゲート絶縁膜
４Ｂ  第３ゲート絶縁膜
５  半導体領域
６ｂ，６ｔ  絶縁膜
７ｂ、７ｔ  酸化シリコン膜
７ｍ  窒化シリコン膜
８  半導体領域
９  層間絶縁膜
９ａ  窒化シリコン膜（第４絶縁膜）
９ａｃ  窒化シリコン膜（第１絶縁膜）
９ａｔ  窒化シリコン膜（第２絶縁膜）
９ｂ  酸化シリコン膜（第３絶縁膜）
１０  導電膜
１０ｐ  ｐ型の導電膜（第１導電膜）
１０ｎａ  ｎ型の導電膜
１０Ｅ  下部電極
１１  サイドウォール
１１Ｅ  上部電極
１３  ｎ−型の半導体領域
１４  ｐ−型の半導体領域
１５  サイドウォール
１６，１７  レジストパターン
１８  ｎ−型の半導体領域
１９  ｐ−型の半導体領域
２０  レジストパターン
２１  ｐ＋型の半導体領域
２２  レジストパターン
２３  ｎ＋型の半導体領域
５１  基板
５２ｂ  下層の酸化膜
５２ｔ  上層の酸化膜
ＣＡ，ＣＢ，ＣＣ，ＣＭ，ＣＮＴ  コンタクトホール
ＣＡＰ  キャップ絶縁膜（第５絶縁膜）
ＣＧ  選択ゲート電極
ＣＬ  電荷蓄積層（窒化膜）
ＣＳＬ  電荷蓄積層
Ｄ１，Ｄ２，Ｄ３，Ｄ４  半導体領域
Ｄｒｍ  ドレイン領域
Ｇ，ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐ  ゲート電極
ＨＮＷ  ｎ型のウェル
ＨＰＷ  ｐ型のウェル
Ｍ１  第１層配線
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４  メモリセル
ＭＧ  メモリゲート電極
ＮＩＳＯ  ｎ型の埋め込みウェル
ＮＷ  ｎ型のウェル
ＰＬＧ  プラグ
ＰＷ  ｐ型のウェル
Ｑｐｃ  選択用ｐＭＩＳ
Ｑｐｍ  メモリ用ｐＭＩＳ
ＲＰ  レジストパターン
ＳＤ  ソース・ドレイン領域
ＳＴＩ  素子分離部
Ｓ，Ｓｒｍ  ソース領域
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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