【手続補正書】
【提出日】平成17年9月9日(2005.9.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  １つの半導体基板に形成された表示制御装置であって、
表示装置に表示すべき表示データを格納可能なメモリと、
上記メモリから読み出された上記表示データに基づいて上記表示装置を駆動する駆動回路と、
上記表示制御装置の外部から供給された表示データを所定ビット数の単位（で取り込んで保持し、上記保持された表示データを上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位で上記メモリへ書き込み可能な第１データ保持回路と、
を有することを特徴とする表示制御装置。
【請求項２】  上記表示データは、動画表示のための表示データとされる請求項１記載の表示制御装置。
【請求項３】  上記表示データは、赤、緑及び青から構成されるカラー表示のための表示データとされることを特徴とする請求項１記載の表示制御装置。
【請求項４】  上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位の表示データが上記メモリへ書き込まれている間に、上記第１データ保持回路は上記表示制御装置の外部から供給される次表示データを所定ビット数の単位で取り込んで保持することを特徴とする請求項１記載の表示制御装置。
【請求項５】  階調電圧発生回路と、
上記階調電圧発生回路により生成された複数の階調電圧の中から上記メモリから読み出された上記表示データに対応する所望の階調電圧を選択する階調電圧選択回路と、
をさらに有することを特徴とする請求項１記載の表示制御装置。
【請求項６】  上記メモリは、上記表示データをビットマップ方式で記憶することを特徴とする請求項１記載の表示制御装置。
【請求項７】  上記第１データ保持回路は、上記メモリの１本のワード線に結合されたメモリセルの数と同数のラッチ回路を有することを特徴とする請求項１記載の表示制御装置。
【請求項８】  上記表示データが供給される外部端子を有し、
上記表示データが上記外部端子を介して上記第１データ保持回路へ供給されることを特徴とする請求項１記載の表示制御装置。
【請求項９】  上記外部端子の数は、上記所定ビット数を同じであることを特徴とする請求項８記載の表示制御装置。
【請求項１０】  上記ビット数の単位は１６ビット単位であり、
上記ビット数の整数倍の単位は、６４ビット単位であることを特徴とする請求項１記載の表示制御装置。
【請求項１１】  上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位のデータは、書き込みのダミーデータを含むことを特徴とする請求項１記載の表示制御装置。
【請求項１２】  上記表示制御装置は、上記１つの半導体基板上に、
上記表示データのビット処理を行うビットオペレーション回路を有し、上記ビットオペレーション回路は、上記第１データ保持回路に接続されることを特徴とする請求項１記載の表示制御装置。
【請求項１３】  上記表示制御装置は、上記１つの半導体基板上に、
上記表示データのビット処理を行うビットオペレーション回路と、
上記メモリから読み出される上記表示データを保持する第２データ保持回路と、
を有し、
上記ビットオペレーション回路は、上記第２データ保持回路に接続されることを特徴とする請求項１記載の表示制御装置。
【請求項１４】  上記表示制御装置は、上記１つの半導体基板上に、
上記メモリに対するアドレスを生成するアドレスカウンタを有することを特徴とする請求項１記載の表示制御装置。
【請求項１５】  上記表示制御装置は、上記１つの半導体基板上に
クロックパルスを生成するクロック生成回路と、
上記クロック生成回路に接続されたタイミング発生回路と、
を有することを特徴とする請求項１２記載の表示制御装置。
【請求項１６】  上記ｎは、４であることを特徴とする請求項１記載の表示制御装置。
【請求項１７】  カラー表示液晶パネルに表示すべき表示データが格納されるメモリと、
上記メモリに格納すべき表示データがマイクロコンピュータから供給される複数の第１外部端子と、
階調電圧発生回路と、
上記階調電圧発生回路により生成された複数の階調電圧の中から上記液晶パネルの１ライン分の画素のそれぞれを駆動する所望の階調電圧を、上記メモリから読み出された上記表示データに基づいて選択する階調電圧選択回路と、
上記階調電圧選択回路により選択された階調電圧に基づいて上記液晶パネルへ供給すべき駆動信号を生成する第１ドライバと、
上記第１ドライバの出力が供給される複数の第２外部端子と、
上記液晶パネルの複数のラインから表示すべき１ラインを選択する信号を生成する第２ドライバと、
上記複数の第１外部端子と上記メモリの入力との間に結合され、上記複数の第１外部端子の数に対応するビット数の単位で、上記複数の第１外部端子へ供給されたデータを取り込んで格納可能とされると共に、上記ビット数のｎ倍（ｎは整数；ｎ＞１）の単位で格納されたデータを上記メモリへ供給可能な第１データ保持回路と、
を有することを特徴とする１つの半導体基板に形成された液晶表示制御装置。
【請求項１８】  上記第１データ保持回路から出力された上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位の表示データを保持可能な第２データ保持回路をさらに有し、
上記第２データ保持回路から出力された上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位）の表示データが上記メモリへ書き込まれている間に、上記第１データ保持回路は上記表示制御装置の外部から供給される次表示データを所定ビット数の単位で取り込んで保持することを特徴とする請求項１７記載の液晶表示制御装置。
【請求項１９】  上記表示データは、動画表示のための表示データとされることを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２０】  上記表示データは、赤、緑及び青から構成されるカラー表示のための表示データとされることを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２１】  上記ｎは、４であることを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２２】  上記ビット数の単位は１６ビット単位であり、
上記ビット数の整数倍の単位は、６４ビット単位であることを特徴とする請求項１７の記載の液晶表示制御装置。
【請求項２３】  上記メモリは、上記表示データをビットマップ方式で記憶することを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２４】  上記第１データ保持回路は、上記メモリの１本のワード線に結合されたメモリセルの数と同数のラッチ回路を有することを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２５】  上記液晶表示制御装置は、上記１つの半導体基板上に、
上記メモリに対するアドレスを生成するアドレスカウンタを有することを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２６】  上記液晶表示制御装置は、上記１つの半導体基板上に、
クロックパルスを生成するクロック生成回路と、
上記クロック生成回路に接続されたタイミング発生回路と
を有することを特徴とする請求項１７記載の液晶表示制御装置。
【請求項２７】  １つの半導体基板に形成された表示制御装置であって、
表示装置に表示すべき表示データを格納可能なメモリと、
上記メモリに対するアドレスを生成するアドレスカウンタと、
上記メモリから読み出された上記表示データに基づいて上記表示装置を駆動する駆動回路と、
上記表示制御装置の外部から供給された表示データを所定ビット数の単位で取り込んで保持し、上記保持された表示データを上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位で上記メモリへ書き込み可能な第１データ保持回路と、
を有し、
上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位の表示データが上記メモリへ書き込まれている間に、上記第１データ保持回路は上記表示制御装置の外部から供給される次表示データを所定ビット数の単位で取り込んで保持することを特徴とする表示制御装置。
【請求項２８】  上記表示データは、動画表示のための表示データとされることを特徴とする請求項２７記載の表示制御装置。
【請求項２９】  上記表示データは、赤、緑及び青から構成されるカラー表示のための表示データとされることを特徴とする請求項２７記載の表示制御装置。
【請求項３０】  階調電圧発生回路と、
上記階調電圧発生回路により生成された複数の階調電圧の中から上記メモリから読み出された上記表示データに対応する所望の階調電圧を選択する階調電圧選択回路と、
をさらに有することを特徴とする請求項２７記載の表示制御装置。
【請求項３１】  上記メモリは、上記表示データをビットマップ方式で記憶することを特徴とする請求項２７記載の表示制御装置。
【請求項３２】  上記第１データ保持回路は、上記メモリの１本のワード線に結合されたメモリセルの数と同数のラッチ回路を有することを特徴とする請求項２７記載の表示制御装置。
【請求項３３】  上記表示データが供給される外部端子を有し、
上記表示データが上記外部端子を介して上記第１データ保持回路へ供給されることを特徴とする請求項２７記載の表示制御装置。
【請求項３４】  上記外部端子の数は、上記所定ビット数を同じであることを特徴とする請求項３３記載の表示制御装置。
【請求項３５】  上記ビット数の単位は１６ビット単位であり、
上記ビット数の整数倍の単位は、６４ビット単位であることを特徴とする請求項２７記載の表示制御装置。
【請求項３６】  上記所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位のデータは、書き込みのダミーデータを含むことを特徴とすることを特徴とする請求項２７記載の表示制御装置。
【請求項３７】  上記表示制御装置は、上記１つの半導体基板上に、
上記表示データのビット処理を行うビットオペレーション回路を有し、上記ビットオペレーション回路は、上記第１データ保持回路に接続されること特徴とする請求項２７記載の表示制御装置。
【請求項３８】  上記表示制御装置は、上記１つの半導体基板上に、
上記表示データのビット処理を行うビットオペレーション回路と、
上記メモリから読み出される上記表示データを保持する第２データ保持回路と、
を有し、上記ビットオペレーション回路は、上記第２データ保持回路に接続されることを特徴とする請求項２７記載の表示制御装置。
【請求項３９】  上記表示制御装置は、上記１つの半導体基板上に、
クロックパルスを生成するクロック生成回路と、
上記クロック生成回路に接続されたタイミング発生回路と、
を有することを特徴とする請求項２７記載の表示制御装置。