(57)【要約】    【課題】  高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないパッケージ基板を提供する。    【解決手段】  コア基板３０上の導体層３４Ｐを厚さ３０μｍに形成し、層間樹脂絶縁層５０上の導体回路５８を１５μｍに形成する。導体層３４Ｐを厚くすることにより、導体自体の体積を増やすし抵抗を低減することができる。更に、導体層３４を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。【選択図】  図６
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【特許請求の範囲】
【請求項１】
表面に導体層が形成されてなる樹脂製のコア基板と、該コア基板上に形成されてなる層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されてなる導体層と、前記コア基板表面の導体層と前記層間樹脂絶縁層上の導体層とを電気的に接続するバイアホールと、を有する多層プリント配線板において、
前記コア基板表面の導体層は電源用の導体層又はアース用の導体層であり、且つ、前記コア基板内にコンデンサ部品、誘電体層、および抵抗部品の内の少なくとも１つを内蔵し、且つ、
前記コア基板上の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板。
【請求項２】
表面に導体層が形成されてなる樹脂製のコア基板と、該コア基板上に形成されてなる層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されてなる導体層と、前記コア基板表面の導体層と前記層間樹脂絶縁層上の導体層とを電気的に接続するバイアホールと、を有する多層プリント配線板において、
前記コア基板表面の導体層は電源用の導体層又はアース用の導体層であり、且つ、前記コア基板内にコンデンサ部品、誘電体層、および抵抗部品の内の少なくとも１つを内蔵し、且つ、
前記コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする多層プリント配線板。
【請求項３】
前記α１は、１．２α２≦α１≦４０α２であることを特徴とする請求項２に記載の多層プリント配線板。
【請求項４】
コンデンサが表面に実装されていることを特徴とする請求項１〜請求項３のいずれか１に記載の多層プリント配線板。
【請求項５】
表面に導体層が形成されてなる樹脂製のコア基板と、該コア基板上に形成されてなる層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されてなる導体層と、前記コア基板表面の導体層と前記層間樹脂絶縁層上の導体層とを電気的に接続するバイアホールと、を有する多層プリント配線板において、
前記コア基板が、表裏に導体層と内層に厚い導体層を有する３層以上の多層コア基板であるとともに、前記コア基板の内層の導体層は、前記層間絶縁層上の導体層よりも厚く形成されてなり、且つ、
前記コア基板の内層の導体層と表裏の導体層の内、少なくとも１層が、電源層用の導体層又はアース用の導体層であり、
前記コア基板内にコンデンサ部品、誘電体層、および抵抗部品の内の少なくとも１つを内蔵したことを特徴とする多層プリント配線板。
【請求項６】
表面に導体層が形成されてなる樹脂製のコア基板と、該コア基板上に形成されてなる層間樹脂絶縁層と、該層間樹脂絶縁層上に形成されてなる導体層と、前記コア基板表面の導体層と前記層間樹脂絶縁層上の導体層とを電気的に接続するバイアホールと、を有する多層プリント配線板において、
前記コア基板が、表裏に導体層と内層に厚い導体層を有する３層以上の多層コア基板であるとともに、前記コア基板の内層の導体層は、前記層間絶縁層上の導体層よりも厚く形成されてなり、且つ、
前記コア基板の内層の導体層の内、少なくとも１層は、電源層用の導体層又はアース用の導体層であり、表裏の内の少なくとも１層の導体層は信号線からなり、
前記コア基板内にコンデンサ部品、誘電体層、および抵抗部品の内の少なくとも１つを内蔵したことを特徴とする多層プリント配線板。
【請求項７】
前記コア基板の内層の導体層は、２層以上である請求項５又は請求項６に記載の多層プリント配線板。
【請求項８】
前記コア基板は、電気的に隔絶された金属板の両面に、樹脂層を介在させて前記内層の導体層が、更に、当該内層の導体層の外側に樹脂層を介在させて前記表裏の導体層が形成されて成ることを特徴とする請求項５〜請求項７のいずれか１に記載の多層プリント配線板。
【請求項９】
前記コア基板の内層の導体層は、表面及び裏面の導体層よりも厚いことを特徴とする請求項５〜請求項８のいずれか１に記載の多層プリント配線板。
【請求項１０】
前記コア基板の内層の各導体層が、電源用の導体層又はアース用の導体層のいずれかである請求項５〜請求項９のいずれか１に記載の多層プリント配線板。
【請求項１１】
前記コア基板の表面の導体層は電源用の導体層又はアース用の導体層であり、裏面の導体層は電源用の導体層又はアース用の導体層である請求項５、請求項７〜請求項１０のいずれか１に記載の多層プリント配線板。
【請求項１２】
前記コア基板の内層の電源層をＩＣチップの直下に配置することを特徴とする請求項５又は請求項６に記載の多層プリント配線板。
【請求項１３】
前記コア基板の導体層間に信号線を配置することを特徴とする請求項５又は請求項６に記載の多層プリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。
【背景技術】
【０００２】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
【０００３】
ビルドアップ式の多層プリント配線板の従来技術としては、特許文献１、特許文献２などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線を形成された多層プリント配線板を得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平6-260756号公報
【特許文献２】特開平6-275959号公報
【特許文献３】特開2000-156565号公報
【特許文献４】特開2000-244130号公報
【特許文献５】特開2000-299404号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。５ＧＨｚを越えると全く動かなくなることもあった。そのために、該ＩＣチップをＣＰＵとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなってしまった。
【０００６】
それらのＩＣチップ、基板をそれぞれ非破壊検査や分解したいところＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。
【課題を解決するための手段】
【０００８】
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
本願発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板にある。
【発明の効果】
【０００９】
第１の効果として、コア基板の電源層の導体層が厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００１０】
第２の効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。
【００１１】
第３の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。その根拠としては、第２の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【００１２】
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からのＩＣチップへの電力供給により、高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下の発生という状況）に対して、大量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
【００１３】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記の３つの効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に心材を含浸されていない樹脂で形成された層間樹脂絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないがバイアホールを形成されたものであれば、上記の導体層に該当する。
【００１４】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。
ただ、内層に形成することが望ましい。内層に形成されるとＩＣチップと外部端もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害原因が少なくなり、電源不足が抑えられるからである。
【００１５】
また、本発明では、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする多層プリント配線板にある。
【００１６】
α１≦α２の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
α１＞４０α２を＞越えた場合についても検討を行ったが、基本的には電気特性は、４０α２とほぼ同等である。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。ただ、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまうことがある。しかしながら、その範囲（α１＞４０α２）でも問題がないときもある。
【００１７】
導体層の厚みα１は、１．２α２≦α１≦４０α２であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００１８】
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いたもの等をさす。
【００１９】
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００２０】
多層コア基板の場合であれば、コア基板の表層の導体層と内層の導体層をそれぞれ足した厚みが、コアの導体層の厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、２箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。また、パッド、ランド程度の面積であれば、その面積の導体層の厚みは、足した厚みとはならない。導体層とは、電源層あるひはアース層であることが望ましい。
この場合は、３層（表層＋内層）からなるコア基板でもよい。３層以上の多層コア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
【００２１】
さらに、コア基板の内層の導体層を厚くしたとき、ＩＣチップの直下に該当の導体層を配置したほうがよい。ＩＣチップの直下に配設させることにより、ＩＣチップと電源層との距離を最短にすることができ、そのために、よりループインダクタンスを低減することができるのである。そのためにより効率よく電源供給がなされることとなり、電圧不足が解消されるのである。このときも、コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
【００２２】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された樹脂などの硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚い。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。
【００２３】
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
【００２４】
更に、多層コア基板は、内層に相対的に厚い導体層を、表層に相対的に薄い導体層を有し、内層の導体層が、主として電源層用の導体層又はアース用の導体層であることが好適である。（相対的に厚い、薄いとは、全ての導体層の厚みを比較して、その傾向がある場合、この場合は、内層は他の導体層と比較すると相対的に厚いということとなり、表層はその逆であると言うことを示している。）
即ち、内層側に厚い導体層を配置させることにより、その厚みを任意に変更したとしても、その内層の導体層を覆うように、樹脂層を形成させることが可能となるため、コアとしての平坦性が得られる。そのため、層間絶縁層の導体層にうねりを生じさせることがない。多層コア基板の表層に薄い導体層を配置しても、内層の導体層と足した厚みでコアの導体層として十分な導体層の厚みを確保することができる。これらを、電源層用の導体層又はアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
【００２５】
コア基板の内層の導体層の厚みを、層間絶縁層上の導体層よりも厚くする。これにより、多層コア基板の表面に導体層を配置しても、内層の厚い導体層と足すことで、コアの導体層として十分な厚みを確保できる。つまり、大容量の電源が供給されたとしても、問題なく、起動することができるため、誤作動や動作不良を引き起こさない。このときも、コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
【００２６】
多層コア基板にしたとき、内層の導体層は，導体層の厚みを相対的に厚くし、かつ、電源層として用いて、表層の導体層は、内層の導体層を挟むようにし、形成され、かつ、信号線として用いられている場合であることも望ましい。この構造により、前述の電源強化を図ることができる。
【００２７】
さらに、コア基板内で導体層と導体層との間に信号線を配置することでマイクロストリップ構造を形成させることができるために、インダクタンスを低下させ、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができるのである。また、表層の導体層を相対的に薄くすることがさらに望ましい構造となるのである。コア基板は、スルーホールピッチを６００μｍ以下にしてもよい。
【００２８】
多層コア基板は、電気的に接続された金属板の両面に、樹脂層を介在させて内層の導体層が、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層が形成されて成ることが好適である。中央部に電気的に隔絶された金属板を配置することで、十分な機械的強度を確保することができる。更に、金属板の両面に樹脂層を介在させて内層の導体層を、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
【００２９】
図２４は、縦軸にＩＣチップへ供給される電圧、横軸には時間経過を示している。図２４は、１ＧＨｚ以上の高周波ＩＣチップ電源用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ａは、１ＧＨｚのＩＣチップへの電圧の経時変化を示したものであり、線Ｂは、３ＧＨｚのＩＣチップへの電圧の経時変化を示したものである。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ’点）。その後、供給する電源が徐々に充足されるので、電圧効果は解消される。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数は増えるにつれて、大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
【００３０】
前述の電源不足（電圧降下）を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足もしくは電圧降下を小さくすることができる。
図２５には、コンデンサを備えたプリント基板をモデルにしたものである。線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップにおける電圧の経時変化を示したものである。コンデンサを実装していない線Ａに比べると電圧降下の度合いが小さくなってきている。さらに、線Ｄは、線Ｃで行ったものに比べて大容量のコンデンサを実装して、線Ｃ同様に経時変化を示したものである。さらに線Ｃと比較しても、電圧降下の度合いが小さくなってきている。それにより、短時間で所望のＩＣチップも機能、起動を行うことができるのである。しかしながら、図２４に示したように、ＩＣチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなってしまう。
【００３１】
コア基板の導体層および電源の導体層の厚みα１、層間絶縁層上の導体層の厚みα２としたときグラフを図２６に示す。図２６中に、線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝α２における電圧の経時変化を示している。また、線Ｆは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝１．５α２における電圧の経時変化を示し、線Ｅは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝２．０α２における電圧の経時変化を示している。コアの導体層の厚みが厚くなるにつれて、電源不足もしくは電圧降下が小さくなってきている。そのために、ＩＣチップの機能、動作の不具合の発生が少なくなるということがいえる。コア基板の導体層および電源層の導体層の厚みを厚くすることにより、導体層の体積が増すことになる。体積が増すと導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、ＩＣチップ〜電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。この場合は、特に電源層の導体層の厚みによる要因が大きく、コア基板における電源層の導体層の厚みを他の層間絶縁層上の導体回路よりも厚くすることにより、その効果を奏する。
【００３２】
また、コア基板の片面もしくは両面の表層の形成された導体層および電源の導体層を厚くした場合だけでなく、３層以上の多層コア基板にした場合、内層に導体層あるいは内層に電源層用の導体層を形成したコア基板にした場合でも同様の効果を奏することがわかった。つまり、電源不足もしくは電圧降下を小さくする効果があるのである。なお、多層コア基板の場合は、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みと同等もしくはそれ以下のときでも、全ての層の導体の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなったときに、その効果を奏する。この場合は、それぞれの導体層の面積の差がない。つまり、ほぼ同一な面積比である場合に、その効果を奏する。例えば、２層の導体層において、片方がベタ層の大面積であるのに対して、もう一方は、バイアホール及びそのランド程度である場合には、もう一方の層の導体層の効果は相殺されてしまう。
【００３３】
さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、ＩＣチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、ループインダクタンスを低減することができる。電源不足もしくは電圧降下を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の導体層および電源層の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいっそう発揮されるようになる。
【００３４】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、本願の効果を奏される。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図２】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図３】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図４】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図５】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図６】第１実施例に係る多層プリント配線板の断面図である。
【図７】第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図８】第３実施例に係る多層プリント配線板の断面図である。
【図９】第３実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】第４実施例に係る多層プリント配線板の断面図である。
【図１１】第４実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１２】本発明の第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１３】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１４】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１５】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１６】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１７】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１８】第５実施例の多層プリント配線板を製造方法を示す工程図である。
【図１９】第５実施例に係る多層プリント配線板の断面図である。
【図２０】第５実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図２１】第５実施例の変形例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図２２】第６実施例に係る多層プリント配線板の断面図である。
【図２３】第６実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図２４】ＩＣチップの動作中における電圧変化を示したグラフである。
【図２５】ＩＣチップの動作中における電圧変化を示したグラフである。
【図２６】ＩＣチップの動作中における電圧変化を示したグラフである。
【図２７】実施例と比較例との試験結果を示す図表である。
【図２８】実施例と比較例との試験結果を示す図表である。
【図２９】（コアの電源層厚み／層間絶縁層厚みの比）に対する最大電圧降下量（Ｖ）をシュミレートした結果を示したグラフである。
【発明を実施するための形態】
【００３６】
[実施例]
[第１実施例]ガラスエポキシ樹脂基板
先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１〜図７を参照して説明する。図６は、該多層プリント配線板１０の断面図を、図７は、図６に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図６に示すように、多層プリント配線板１０では、コア基板３０の表面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。コア基板３０の表面と裏面とはスルーホール３６を介して接続されている。更に、該導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００３７】
図７中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００３８】
ここで、コア基板３０上の導体層３４Ｐ、３４Ｅは、厚さ１〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍ（望ましい範囲１０〜２０μｍ）に形成されている。
【００３９】
第１実施例の多層プリント配線板では、コア基板３０の電源層（導体層）３４Ｐ、導体層３４Ｅが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００４０】
また、導体層３４Ｐ、３４Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。
【００４１】
更に、導体層３４Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。
【００４２】
引き続き、図６を参照して上述した多層プリント配線板１０の製造方法について図１〜図５を参照して説明する。
（第１実施例−１）
Ａ．層間樹脂絶縁層の樹脂フィルムの作製ビスフェノールＡ型エポキシ樹脂（エポキシ当量４５５、油化シェルエポキシ社製エピコート１００１）２９重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製  エピクロンＮ−６７３）３９重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製  フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製  デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２．５重量部、シリコン系消泡剤０．５重量部を添加しエポキシ樹脂組成物を調製した。
得られたエポキシ樹脂組成物を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製した。
【００４３】
Ｂ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ  １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製  ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。充填材用樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
【００４４】
Ｃ．多層プリント配線板の製造
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５〜２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした（図１（Ａ））。まず、この銅張積層板をドリル削孔し、無電解めっき処理および電解めっき処理を施し、パターン状にエッチングすることにより、基板の両面に導体回路３４、導体層３４Ｐ、３４Ｅとスルーホール３６を形成した（図１（Ｂ））。
【００４５】
（２）スルーホール３６および下層導体回路３４を形成した基板３０を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、そのスルーホール３６内に粗化面３６αを形成すると共に、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４αを形成した（図１（Ｃ））。
【００４６】
（３）上記Ｂに記載した樹脂充填材を調製した後、下記の方法により調製後２４時間以内に、スルーホール３６内、および、基板の導体回路非形成部に樹脂充填材４０の層を形成した（図１（Ｄ））。
即ち、スルーホールおよび導体回路非形成部に相当する部分が開口した版を有する樹脂充填用マスクを基板上に載置し、スキージを用いてスルーホール内、凹部となっている下層導体回路非形成部、および、下層導体回路の外縁部に樹脂充填材を充填し、１００℃／２０分の条件で乾燥させた。
【００４７】
（４）上記（３）の処理を終えた基板の片面を、＃６００のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により、導体層３４Ｐ、３４Ｅの外縁部やスルーホール３６のランドの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図２（Ａ））。
【００４８】
このようにして、スルーホール３６や導体回路非形成部に形成された樹脂充填材４０の表層部および導体層３４Ｐ、３４Ｅの表面を平坦化し、樹脂充填材４０と導体層３４Ｐ、３４Ｅの側面とが粗化面を介して強固に密着し、またスルーホール３６の内壁面と樹脂充填材とが粗化面を介して強固に密着した基板を得た。即ち、この工程により、樹脂充填材の表面と下層導体回路の表面とが略同一平面となる。
コア基板の導体層の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層の導体層の厚みは、１〜２５０μｍの間で形成された。このとき、実施例１−１では、銅箔の厚み４０μｍのものを用いて、コア基板の導体層の厚みは３０μｍ、コア基板上に形成された電源層の導体層の厚みは３０μｍであった。しかしながら、導体層の厚みは上記厚みの範囲を超えてもよい。
【００４９】
（５）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面と内壁とをエッチングすることにより、導体回路の全表面に粗化面３６βを形成した（図２（Ｂ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
【００５０】
（６）基板の両面に、Ａで作製した基板より少し大きめの層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図２（Ｃ））。すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた。
【００５１】
（７）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．１μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層２に、直径６０〜１００μｍの間でのバイアホール用開口５０ａを形成した（図２（Ｄ））。今回は直径６０μｍと７５μｍで形成した。
【００５２】
（８）バイアホール用開口６を形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間樹脂絶縁層２の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。
【００５３】
（９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｂＣｌ2 ）と塩化第一スズ（ＳｎＣｌ2 ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
【００５４】
（１０）次に、以下の組成の無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図３（Ａ））。
〔無電解めっき水溶液〕
ＮｉＳＯ4                   ０．００３  ｍｏｌ／ｌ
酒石酸                      ０．２００  ｍｏｌ／ｌ
硫酸銅                      ０．０３２  ｍｏｌ／ｌ
ＨＣＨＯ                    ０．０５０  ｍｏｌ／ｌ
ＮａＯＨ                    ０．１００  ｍｏｌ／ｌ
α、α′−ビピリジル            １００  ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）  ０．１０  ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４５分
【００５５】
（１１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた（図３（Ｂ））。
【００５６】
（１２）ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト５４非形成部に、厚さ２０μｍの電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸                      ２．２４  ｍｏｌ／ｌ
硫酸銅                    ０．２６  ｍｏｌ／ｌ
添加剤                    １９．５    ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度                    １  Ａ／ｄｍ2
時間                        ６５  分
温度                        ２２±２  ℃
【００５７】
（１３）さらに、めっきレジスト３を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図３（Ｄ））。
【００５８】
（１４）ついで、上記（５）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは１５μｍの厚みであった（図４（Ａ））。ただし、上層の導体回路の厚みは、５〜２５μｍの間で形成してもよい。
【００５９】
（１５）上記（６）〜（１４）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図４（Ｂ））。
【００６０】
（１６）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量：４０００）４５．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１６．０重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである２官能アクリルモノマー（日本化薬社製、商品名：Ｒ６０４）４．５重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン（関東化学社製）１．８重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部、を加えることにより、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｍｉｎ-1の場合はローターＮｏ．４、６ｍｉｎ-1の場合はローターＮｏ．３によった。
【００６１】
（１７）次に、多層配線基板の両面に、上記ソルダーレジスト組成物７０を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図４（Ｃ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図５（Ａ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
【００６２】
（１８）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図５（Ｂ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００６３】
（１９）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図６）。
【００６４】
半田バンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、半田バンプ７６Ｄを介してドータボード９４へ取り付ける（図７）。
【００６５】
（第１実施例−２）
図６を参照して上述した第１実施例−１と同様であるが以下の様に製造した。
コア基板の導体層の厚み：５５μｍ  コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００６６】
（第１実施例−３）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の導体層の厚み：７５μｍ  コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００６７】
（第１実施例−４）
第１実施例と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８０μｍ  コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００６８】
（第１実施例−５）
第１実施例と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８μｍ  コア基板の電源層の厚み：１８μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００６９】
なお、第１実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【００７０】
[第２実施例]セラミック基板
第２実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が絶縁樹脂で形成されていた。これに対して、第２実施例では、コア基板がセラミック、ガラス、ＡＬＮ、ムライトなどからなる無機系硬質基板であるが、他の構成は図６を参照して上述した第１実施例と同様であるため、図示及び説明は省略する。
【００７１】
第２実施例の多層プリント配線板においても、コア基板３０上の導体層３４Ｐ、３４Ｐ及びコア基板内の導体層２４は、銅、タングステムなどの金属で形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は銅で形成されている。この第２実施例においても第１実施例と同様な効果を得ている。このとき、コア基板の導体層の厚み、コア基板の電源層の厚み、層間絶縁層の厚みも第１実施例と同様に形成された。また、第２実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【００７２】
（第２実施例−１）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：３０μｍ  コア基板の電源層の厚み：３０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００７３】
（第２実施例−２）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：５０μｍ  コア基板の電源層の厚み：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００７４】
（第２実施例−３）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：７５μｍ  コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００７５】
（第２実施例−４）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：１８０μｍ  コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００７６】
[第３実施例]金属コア基板
図８及び図９を参照して第３実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が樹脂板で形成されていた。これに対して、第３実施例では、コア基板が金属板から成る。
【００７７】
図８は、第３実施例に係る多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では、コア基板３０は金属板からなり、電源層として用いられる。コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成され、層間樹脂絶縁層５０の上には、バイアホール１６０及び導体回路１５８が配置された層間樹脂絶縁層１５０が形成されている。コア基板３０の通孔３３内には、スルーホール３６が形成され、バイアホールの両端には蓋めっき層３７が配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００７８】
図９中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００７９】
ここで、コア基板３０は、２００〜６００μｍに形成されている。金属板の厚みは、１５〜３００μｍの間で形成された。層間絶縁層の導体層の厚みは、５〜２５μｍの間で形成してもよい。しかしながら、金属層の厚みは上述の範囲を超えてもよい。
この第３実施例においても、第１実施例と同様な効果を得ている。
【００８０】
（第３実施例−１）
図８を参照して上述した第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ  コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００８１】
（第３実施例−２）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：６００μｍ  コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００８２】
（第３実施例−３）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ  コア基板の電源層の厚み：１００μｍ
層間絶縁層の導体層の厚み：１０μｍ
【００８３】
（第３実施例−４）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ  コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００８４】
（第３実施例−５）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ  コア基板の電源層の厚み：２４０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００８５】
なお、第３実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【００８６】
[第４実施例]多層コア基板
図１０及び図１１を参照して第４実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が単板で形成されていた。これに対して、第４実施例では、コア基板が積層板からなり、積層板内に導体層が設けられている。
【００８７】
図１０は、第４実施例に係る多層プリント配線板１０の断面図を、図１１は、図１０に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１０に示すように、多層プリント配線板１０では、コア基板３０の表面及び裏面に導体回路３４、導体層３４Ｐが形成され、コア基板３０内に導体層２４が形成されている。導体層３４Ｐ及び導体層２４は、電源用のプレーン層として形成されている。導体層３４Ｐと導体層２４とは導電ポスト２６により接続されている。（この場合の導電ポストとは、スルーホール、非貫通孔などのバイアホール（含むブラインドスルーホール、ブラインドバイアホール）スルーホールもしくはバイアホール導電性材料で充填したもの意味する。）更に、該導体層３４Ｐの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００８８】
図１１中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００８９】
ここで、コア基板３０上の導体回路３４、導体層３４Ｐ、３４Ｐ及びコア基板内の導体層２４が形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８が形成されている。コア基板の導体層３４Ｐおよび導体層２４の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層としての役目を果たすの導体層の厚みは、１〜２５０μｍの間で形成された。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層３４、表層である導体層２４、その双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第４実施例においても、３層の導体層３４Ｐ、３４Ｐ、２４の厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
なお、第４実施例において、１＜（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【００９０】
（第４実施例−１）
図１０を参照して上述した第４実施例と同様であるが以下のように設定した。
コア基板の導体層（電源層）の厚み：１５μｍ  
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９１】
（第４実施例−２）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：２０μｍ  
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：６０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９２】
（第４実施例−３）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：２５μｍ  
中間導体層（電源層）の厚み：２５μｍ
コア基板の電源層の厚みの和：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９３】
（第４実施例−４）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５０μｍ  
中間導体層（電源層）の厚み：１００μｍ
コア基板の電源層の厚みの和：２００μｍ
層間絶縁層の導体層の厚み：１０μｍ
【００９４】
（第４実施例−５）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５５μｍ  
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３６０μｍ
層間絶縁層の導体層の厚み：１２μｍ
【００９５】
（第４実施例−６）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５５μｍ  
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３６０μｍ
層間絶縁層の導体層の厚み：９μｍ
【００９６】
[第５実施例]  多層コア基板
図１２〜図２０を参照して本発明の第５実施例に係る多層プリント配線板について説明する。
先ず、第５実施例に係る多層プリント配線板１０の構成について、図１９、図２０を参照して説明する。図１９は、該多層プリント配線板１０の断面図を、図２０は、図１９に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１９に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが形成されている。上側の導体層１６Ｅは、アース用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。電源用のプレーン層との接続は、スルーホールやバイアホールにより行われる。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。４層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。特に、２層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。多層コア基板３０の中央には、電気的に隔絶された金属板１２が収容されている。（該金属板１２は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。）該金属板１２に、絶縁樹脂層１４を介して表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが、更に、絶縁樹脂層１８を介して表面側に導体回路３４、導体層３４Ｐが、裏面に導体回路３４、導体層３４Ｅが形成されている。多層コア基板３０は、スルーホール３６を介して表面側と裏面側との接続が取られている。
【００９７】
多層コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００９８】
図２０中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４のランド９６へ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
【００９９】
ここで、コア基板３０表層の導体層３４Ｐ、３４Ｅは、厚さ１０〜６０μｍに形成され、内層の導体層１６Ｐ、１６Ｅは、厚さ１０〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は１０〜２５μｍに形成されている。
【０１００】
第５実施例の多層プリント配線板では、コア基板３０の表層の電源層（導体層）３４Ｐ、導体層３４、内層の電源層（導体層）１６Ｐ、導体層１６Ｅおよび金属板１２を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【０１０１】
また、導体層３４Ｐ、３４Ｅ、導体層１６Ｐ、１６Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。
【０１０２】
更に、導体層３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅ、１６Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。コンデンサを実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。特に、ＩＣチップの直下に配設させることにより、その効果（電源不足を起しにくくする）は顕著によくなる。その理由として、ＩＣチップの直下であれば、多層プリント配線板での配線長を短くすることができるからである。
【０１０３】
第５実施例では、多層コア基板３０は、内層に厚い導体層１６Ｐ、１６Ｅを、表面に薄い導体層３４Ｐ、３４Ｅを有し、内層の導体層１６Ｐ、１６Ｅと表面の導体層３４Ｐ、３４Ｅとを電源層用の導体層、アース用の導体層として用いる。即ち、内層側に厚い導体層１６Ｐ、１６Ｅを配置しても、導体層を覆う樹脂層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層コア基板３０の表面を平坦にすることができる。このため、層間絶縁層５０、１５０の導体層５８、１５８にうねりを生じせしめないように、多層コア基板３０の表面に薄い導体層３４Ｐ、３４Ｅを配置しても、内層の導体層１６Ｐ、１６Ｅと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層１６Ｐ、３４Ｐを電源層用の導体層として、導体層１６Ｅ、３４Ｅをアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
【０１０４】
更に、コア基板内で導体層３４Ｐと導体層１６Ｐとの間の信号線１６（導体層１６Ｅと同層）を配置することでマイクロストリップ構造を形成させることができる。同様に、導体層１６Ｅと導体層３４Ｅとの間の信号線１６（導体層１６Ｐと同層）を配置することでマイクロストリップ構造を形成させることができる。マイクロストリップ構造を形成させることにより、インダクタンスも低下し、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができる。
【０１０５】
即ち、コア基板の内層の導体層１６Ｐ、１６Ｅの厚みを、層間絶縁層５０、１５０上の導体層５８、１５８よりも厚くする。これにより、多層コア基板３０の表面に薄い導体層３４Ｅ、３４Ｐを配置しても、内層の厚い導体層１６Ｐ、１６Ｅと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、１＜（コアの内層の導体層／層間絶縁層の導体層）≦４０であることが望ましい。１．２≦（コアの内層の導体層／層間絶縁層の導体層）≦３０であることがさらに望ましい。
【０１０６】
多層コア基板３０は、電気的に隔絶された金属板１２の両面に、樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅが、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅが形成されて成る。中央部に電気的に隔絶された金属板１２を配置することで、十分な機械的強度を確保することができる。更に、金属板１２の両面に樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅを、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅを形成することで、金属板１２の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
【０１０７】
図２１は、第５実施例の改変例を示している。この改変例では、ＩＣチップ９０の直下にコンデンサ９８を配置してある。このため、ＩＣチップ９０とコンデンサ９８との距離が近く、ＩＣチップ９０へ供給する電源の電圧降下を防ぐことができる。
【０１０８】
引き続き、図１９に示す多層プリント配線板１０の製造方法について図１２〜図１８を参照して説明する。
（１）金属層の形成
図１２（Ａ）に示す厚さ５０〜４００μｍの間の内層金属層（金属板）１２に、表裏を買通する開口１２ａを設ける（図１２（Ｂ））。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。開口１２ａは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口１２ａを形成した金属層１２の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜１３を被覆してもよい（図１２（Ｃ））。なお、金属板１２は、単層でも、２層以上の複数層でもよい。また、金属膜１３は、開口１２ａの角部において、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。
【０１０９】
（２）内層絶縁層の形成
金属層１２の全体を覆い、開口１２ａ内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板１２で挟んでから、熱圧着してから硬化させ絶縁樹脂層１４を形成することができる（図１２（Ｄ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂等の熱硬化性樹脂をガラスクロス等の心材に含浸させたプリプレグを用いることが望ましい。それ以外にも樹脂を用いてもよい。
【０１１０】
（３）金属箔の貼り付け
樹脂層１４で覆われた金属層１２の両面に、内層金属層１６αを形成させる（図１２（Ｅ））。その一例として、厚み１２〜２７５μｍの金属箔を積層させた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで形成される。
【０１１１】
（４）内層金属層の回路形成
２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層１６αから内層導体層１６、１６Ｐ、１６Ｅを形成させた（図１２（Ｆ））。このときの内層導体層の厚みは、１０〜２５０μｍで形成させた。しかしながら、上述の範囲を超えてもよい。
【０１１２】
（５）外層絶縁層の形成
内層導体層１６、１６Ｐ、１６Ｅの全体を覆い、および外層金属その回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板で挟んでから、熱圧着してから硬化させ、外層絶縁樹脂層１８を形成する（図１３（Ａ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。
【０１１３】
（６）最外層の金属箔の貼り付け
外層絶縁樹脂層１８で覆われた基板の両面に、最外層の金属層３４βを形成させる（図１３（Ｂ））。その一例として、厚み１０〜２７５μｍの金属箔を積層させる。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
【０１１４】
（７）スルーホール形成
基板の表裏を貫通する開口径５０〜４００μｍのスルーホール用通孔３６αを形成する（図１３（Ｃ））。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。
【０１１５】
スルーホールの導電性を確保するために、スルーホール用通孔３６α内にめっき膜２２を形成し、表面を粗化した後（図１３（Ｄ））、充填樹脂２３を充填することが望ましい（図１３（Ｅ））。充填樹脂としては、電気的な絶縁されている樹脂材料、（例えば  樹脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行っている導電性材料（例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。
めっきとしては、電解めっき、無電解めっき、パネルめっき（無電解めっきと電解めっき）などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、５〜３０μｍの間で形成されることが望ましい。
【０１１６】
スルーホール用通孔３６α内に充填する充填樹脂２３は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が０．１〜５μｍのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂（例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など）、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔３６α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。
【０１１７】
（８）最外層の導体回路の形成
全体にめっき膜を被覆することで、スルーホール３６の直上に蓋めっき２５を形成してもよい（図１４（Ａ））。その後、テンティング法、エッチング工程等を経て、外層の導体回路３４、３４Ｐ、３４Ｅを形成する（図１４（Ｂ））。これにより、多層コア基板３０を完成する。
このとき、図示されていないが多層コア基板の内層の導体層１６等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。
【０１１８】
その後の製造方法は、図１（Ｃ）〜図５を参照して上述した第１実施例と同様に、多層コア基板３０に層間樹脂絶縁層５０、１５０、導体回路５８、１５８を形成する。
【０１１９】
（９）導体回路３４を形成した多層コア基板３０を黒化処理、および、還元処理を行い、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４βを形成する（図１４（Ｃ））。
【０１２０】
（１０）多層コア基板３０の導体回路非形成部に樹脂充填材４０の層を形成する（図１５（Ａ））。
【０１２１】
（１１）上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層３４Ｐ、３４Ｅの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図１５（Ｂ））。
また、導体回路間の樹脂充填を行わなくてもよい。この場合は、層間絶縁層などの樹脂層で絶縁層の形成と導体回路間の充填を行う。
【０１２２】
（１２）上記多層コア基板３０に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面と内壁とをエッチング等により、導体回路の全表面に粗化面３６βを形成した（図１５（Ｃ））。
【０１２３】
（１３）多層コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図１６（Ａ））。
【０１２４】
（１４）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅７．９μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層２に、直径８０μｍのバイアホール用開口５０ａを形成した（図１６（Ｂ））。
【０１２５】
（１５）多層コア基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図１５（Ｃ））。粗化面は０．１〜５μｍの間で形成した。
【０１２６】
（１６）次に、上記処理を終えた多層コア基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【０１２７】
（１７）次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得る（図１５（Ｄ））。
【０１２８】
（１８）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト５４を設けた（図１７（Ａ））。めっきレジストの厚みは、１０〜３０μｍの間を用いた。
【０１２９】
（１９）ついで、多層コア基板３０に電解めっきを施し、めっきレジスト５４非形成部に、厚さ５〜２０μｍの電解銅めっき膜５６を形成した（図１７（Ｂ））。
【０１３０】
（２０）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図１７（Ｃ））。
【０１３１】
（２１）ついで、上記（１２）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは５〜２５μｍで形成された。今回の厚みは１５μｍの厚みであった（図１７（Ｄ））。
【０１３２】
（２２）上記（１４）〜（２１）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図１８（Ａ））。
【０１３３】
（２３）次に、多層配線基板の両面に、ソルダーレジスト組成物７０を１２〜３０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図１８（Ｂ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図１８（Ｃ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１０〜２５μｍのソルダーレジストパターン層を形成した。
【０１３４】
（２４）次に、ソルダーレジスト層７０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図１８（Ｄ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【０１３５】
（２５）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有する半田ペーストを印刷した後、２００℃でリフローすることにより外部端子を形成し、はんだバンプを有する多層プリント配線板を製造した（図１９）。
【０１３６】
半田バンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、外部端子７６Ｄを介してドータボード９４へ取り付ける（図２０）。
また、第５実施例において、１＜（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【０１３７】
（第５実施例−１）
図１９を参照して上述した第５実施例と同様であるが以下のように設定した。
コア基板の内層の導体層の厚み：５０μｍ  表層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：１００μｍ
層間絶縁層の導体層の厚み：１５μｍ
内層の導体層と表層の導体層で、電源層の役目を果たした。しかしながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さかったので、電源を降下させる効果は相殺されてしまった。そのために、コア基板の導体層の厚みの和は、内層の２層の導体層を足したものである。
【０１３８】
（第５実施例−２）
内層の導体層と表層の導体層で、電源層の役目を果たした。表層、内層の各一層ずつでのスルーホールにより、電気的な接続がなされた。
コア基板の内層の導体層の厚み：６０μｍ  外層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：８０μｍ
層間絶縁層の導体層の厚み：１５μｍ
内層の導体層と表層の導体層で、各１層ずつ電源層の役目を果たした。表層の導体層の面積は、内層の導体層の面積同じだった。電源を降下させる効果を有する。そのために、コア基板の導体層の厚みの和は、内層の導体層と表層の導体層を足したものである。
【０１３９】
（第５実施例−３）
内層の導体層と表層の導体層で、電源層の役目を果たした。表層、内層の各一層ずつでのスルーホールにより、電気的な接続がなされた。
コア基板の内層の導体層の厚み：７５μｍ  外層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：１５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
内層の導体層と表層の導体層で、電源層の役目を果たした。しかしながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さかったので、電源を降下させる効果は相殺されてしまった。そのために、コア基板の導体層の厚みの和は、内層１層の導体層の厚みである。
【０１４０】
（第５実施例−４）
第５実施例−３と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：２００μｍ  
表層の導体層（電源層）の厚み：２０μｍ
コア基板の導体回路の厚みの和：２００μｍ
層間絶縁層の導体層の厚み：１０μｍ
コア基板の導体回路の厚みの和は、内層の層の導体層を足したものである。
【０１４１】
（第５実施例−５）
第５実施例−３と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：２４０μｍ  
表層の導体層（電源層）の厚み：２０μｍ
コア基板の導体回路の厚みの和：２４０μｍ
層間絶縁層の導体層の厚み：８μｍ
コア基板の導体回路の厚みの和は、内層の層の導体層を足したものである。
【０１４２】
（第５実施例−６）
第５実施例−２と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：２５０μｍ  
表層の導体層（電源層）の厚み：２５μｍ
コア基板の導体回路の厚みの和：３００μｍ
層間絶縁層の導体層の厚み：７．５μｍ
【０１４３】
[第６実施例]コンデンサ内蔵コア基板
図２２及び図２３を参照して第６実施例に係る多層プリント配線板について説明する。
第６実施例の多層プリント配線板では、コア基板３０にチップコンデンサ２０が内蔵されている。
【０１４４】
図２２は、第６実施例に係る多層プリント配線板１０の断面図を、図２３は、図２２に示す多層プリント配線板１０にＩＣチップ９０を取り付けた状態を示している。図２２に示すように、多層プリント配線板１０では、コア基板３０が樹脂基板３０Ａ及び樹脂層３０Ｂからなる。樹脂基板３０Ａにはコンデンサ２０を収容するための開口３１ａが設けられている。コンデンサ２０の電極は、樹脂層３０Ｂに設けられたバイアホール３３により接続が取られている。コア基板３０の上面には、導体回路３４及び電源層を形成する導体層３４Ｐが形成され、また、コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成されている。コア基板３０には、スルーホール３６が形成されている。層間樹脂絶縁層５０の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【０１４５】
図２３中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプへの接続用の導電性接続ピン９９が取り付けられている。
【０１４６】
ここで、導体層３４Ｅは、３０μｍに形成されている。この第６実施例においては、コア基板３０内にコンデンサ２０を内蔵するため、第１実施例を上回る効果が得られる。
【０１４７】
（第６実施例−１）
図２２を参照して上述した第６実施例と同様であるが以下のように設定した。
コア基板の導体層の厚み：３０μｍ  コア基板の電源層の厚み：３０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１４８】
（第６実施例−２）
第６実施例と同様であるが以下のように設定した。
コア基板の導体層の厚み：５５μｍ  コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１４９】
（第６実施例−３）
コア基板の導体層の厚み：７５μｍ  コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１５０】
（第６実施例−４）
第６実施例−１と同様であるが以下のように設定した。
コア基板の導体層（電源層）の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６．０μｍ
【０１５１】
（比較例）
第１実施例〜第５実施例において、（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。その実例として、コア基板の電源層の厚み：１５μｍ、層間絶縁層の導体層の厚み：１５μｍに設定した。
【０１５２】
（参考例）  
第１実施例〜第５実施例において、（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）≦４０を参とした。その実例として、コア基板の電源層の厚み：４１５μｍ、層間絶縁層の導体層の厚み：１０μｍに設定した。
参考例とは、適合例と同様な効果を得ることができるが、それ以外で不具合が発生する恐れがあり、適合例よりも若干適合されないというものである。
【０１５３】
それぞれの実施例と比較例と参考例の基板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量を測定した。このときの電圧降下量での平均値を示した。電源電圧１．０Ｖのときの変動した電圧降下量の平均値である。
また、それぞれの実施例と比較例と参考例のバイアス高温高湿条件（１３０、湿度８５ｗｔ％、２Ｖ印加）下における信頼性試験を行った。試験時間は、１００ｈｒ、３００ｈｒ、５００ｈｒ、１０００ｈｒで行い、ＩＣの誤動作の有無、コアの導体層のビア接続オープンの有無についてそれそれ実施例および比較例について検証をした。この結果を図２７、図２８中の図表に表す。
さらに、導体層の厚みについても検証を行った。横軸に（コアの電源層厚み／層間絶縁層厚みの比）を設定し、縦軸に最大電圧降下量（Ｖ）を設定してシュミレートした結果を図２９に示した。
【０１５４】
すべての実施例、比較例、参考例の測定結果を基に行っている。それ以外については、シュミレートで作成した。
【０１５５】
図２７、図２８より、適合例で作成したものはＩＣチップの誤動作やオープンなどなりにくい。つまり、電気接続性と信頼性が確保される。
比較例では、ＩＣチップの誤動作を引き起こしてしまうため、電気接続性に問題があるし、導体の厚みが薄いため、信頼性試験下で発生した応力を緩衝できず、ビア接続部での剥がれが生じてしまった。そのために、信頼性が低下してしまった。しかしながら、コア基板の電源層の厚み／層間絶縁層の導体層の厚みの比１．２を越えると、その効果が現れてくる。
コア基板の電源層の厚み／層間絶縁層の導体層の厚み比４０を越えると（参考例）、上層の導体回路における不具合（例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等）のため、信頼性が低下してしまった。通常は問題ないが、材料等の要因によっては、その傾向が現れてしまうことがある。
試験の結果からも電気特性を満たすのは、１＜（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）である。また、電気特性と信頼性の要因を満たすのは、１＜（コア基板の導体層の厚み／層間絶縁層の厚み）≦４０ということになる。
【０１５６】
図２７、図２８の結果により、この場合、電源電圧１．０Ｖのとき、変動許容範囲±１０％であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。０．０９Ｖ以下であれば、安定性が増すことになる。それ故に、（コア基板の電源層の厚み／層間絶縁層の厚み）の比が１．２を越えるの良いのである。さらに、１．２≦（コア基板の電源層の厚み／層間絶縁層の厚み）≦４０の範囲であれば、数値が減少傾向にあるため、その効果が得やすいということとなる。また、４０＜（コア基板の電源層の厚み／層間絶縁層の厚み）という範囲では、電圧降下量が上昇していることから、コア部分でのビア剥離などが原因で電圧供給に問題が起こっていることとなる。材料等の選定でビア剥離を抑えれれば、上記問題は解決される。通常使用する範囲では問題にならない。
更に、５．０＜（コア基板の電源層の厚み／層間絶縁層の厚み）≦４０未満であれば、電圧降下量がほぼ同じであることから、安定しているということとなる。つまり、この範囲が、最も望ましい比率範囲であるということが言える。
【０１５７】
本願発明により、ＩＣチップ〜基板〜電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、ＩＣチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがない。ＩＣチップ〜基板〜アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。
また、本願発明により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくすることができる。そのために、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
【符号の説明】
【０１５８】
１２  金属層（金属板）
１４  樹脂層
１６  導体回路
１６Ｐ  導体層
１６Ｅ  導体層
１８  樹脂層
３０  基板
３２  銅箔
３４  導体回路
３４Ｐ  導体層
３４Ｅ  導体層
３６  スルーホール
４０  樹脂充填層
５０  層間樹脂絶縁層
５８  導体回路
６０  バイアホール
７０  ソルダーレジスト層
７１  開口
７６Ｕ、７６Ｄ  半田バンプ
９０  ＩＣチップ
９４  ドータボード
９８  チップコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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