【手続補正書】
【提出日】平成17年8月2日(2005.8.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、
前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に同じである一対の第１の選択ゲートトランジスタを有し、
前記各選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が同じであり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布とが異なり、
前記各選択ゲートトランジスタのチャネル領域の深さ方向における不純物濃度分布が前記メモリセルのチャネル領域の深さ方向における不純物濃度分布よりも狭いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、
前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に異なる第１の選択ゲートトランジスタおよび第２の選択ゲートトランジスタを有し、
前記第１の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が同じであり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布とが異なり、
前記第２の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が異なる領域があり、そのチャネル領域の不純物濃度の濃い部分の不純物濃度は、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置で前記第１の選択ゲートトランジスタのチャネル領域の不純物濃度と同じである
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、
前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に異なる第１の選択ゲートトランジスタおよび第２の選択ゲートトランジスタを有し、
前記第１の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置で、ソース拡散層とドレイン拡散層の不純物濃度が同じであり、かつ、ソース／ドレイン拡散層の実効的な不純物濃度が前記メモリセルのソース／ドレイン拡散層の実効的な不純物濃度より薄く、
前記第２の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、ソース拡散層とドレイン拡散層の不純物濃度が異なり、かつ、前記ビット線またはソース線に接続されるソース拡散層またはドレイン拡散層の不純物濃度は前記第１の選択ゲートトランジスタのソース／ドレイン拡散層の不純物濃度と同じであることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記第１の選択ゲートトランジスタのソース／ドレイン拡散層がその上方のゲート電極と重なり合う距離は前記メモリセルのソース／ドレイン拡散層がその上方でゲート電極と重なり合う距離よりも小さいことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、
前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置された一対の選択ゲートトランジスタを有し、
前記各選択ゲートトランジスタは、実質的に同一構造を有し、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が異なる領域があり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布が異なることを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、
前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に同じである一対の選択ゲートトランジスタを有し、
前記各選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、ソース拡散層とドレイン拡散層の不純物濃度が異なり、かつ、前記ビット線またはソース線に接続されるソース拡散層またはドレイン拡散層の実効的な不純物濃度が前記メモリセルのソース／ドレイン拡散層の実効的な不純物濃度より薄いことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記選択ゲートトランジスタのチャネル領域のうちでビット線またはソース線に近い側の一端部の不純物濃度は前記メモリセルのチャネル領域の不純物濃度よりも濃いことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記選択ゲートトランジスタのチャネル領域のうちでビット線またはソース線に近い側の一端部の不純物分布幅は前記メモリセルのチャネル領域の不純物分布幅よりも狭いことを特徴とする請求項５または７記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、前記選択ゲートトランジスタの前記ビット線またはソース線に接続されるソース／ドレイン拡散層とその上方のゲート電極とが重なり合う距離は、前記メモリセルのソース／ドレイン拡散層とその上方のゲート電極とが重なり合う距離よりも小さいことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１０】
前記選択ゲートトランジスタの前記ビット線またはソース線に接続されるソース／ドレイン拡散層は、前記半導体基板とゲート絶縁膜との界面からの接合深さが、前記メモリセルのソース／ドレイン拡散層の前記半導体基板とゲート絶縁膜との界面からの接合深さよりも小さいことを特徴とする請求項６または９記載の不揮発性半導体記憶装置。
【請求項１１】
前記各選択ゲートトランジスタは、その活性化領域の深さ方向において、素子分離領域の深さ近傍における不純物濃度が、周辺回路を構成する少なくとも１つのトランジスタを囲む素子分離領域の直下における半導体基板中の不純物濃度と同じであることを特徴とする請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明は上記の問題点を解決すべくなされたもので、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とを共に良好に実現し得る不揮発性半導体記憶装置を提供することを目的とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
【課題を解決するための手段】
本発明の第１の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に同じである一対の第１の選択ゲートトランジスタを有し、前記各選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が同じであり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布とが異なり、前記各選択ゲートトランジスタのチャネル領域の深さ方向における不純物濃度分布が前記メモリセルのチャネル領域の深さ方向における不純物濃度分布よりも狭いことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の第２の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に異なる第１の選択ゲートトランジスタおよび第２の選択ゲートトランジスタを有し、前記第１の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が同じであり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布とが異なり、前記第２の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が異なる領域があり、そのチャネル領域の不純物濃度の濃い部分の不純物濃度は、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置で前記第１の選択ゲートトランジスタのチャネル領域の不純物濃度と同じであることを特徴とする
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第３の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置され、それぞれの構造が実質的に異なる第１の選択ゲートトランジスタおよび第２の選択ゲートトランジスタを有し、前記第１の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜の界面からの深さが等しい位置で、ソース拡散層とドレイン拡散層の不純物濃度が同じであり、かつ、ソース／ドレイン拡散層の実効的な不純物濃度が前記メモリセルのソース／ドレイン拡散層の実効的な不純物濃度より薄く、前記第２の選択ゲートトランジスタは、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置で、ソース拡散層とドレイン拡散層の不純物濃度が異なり、かつ、前記ビット線またはソース線に接続されるソース拡散層またはドレイン拡散層の不純物濃度は前記第１の選択ゲートトランジスタのソース／ドレイン拡散層の不純物濃度と同じであることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の第４の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層／制御ゲート層の積層ゲート構造を有する少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記メモリセルのゲート絶縁膜と同時に形成された実質的に同じゲート絶縁膜を介して形成されたゲート電極を有し、ソース／ドレイン拡散層の一方が前記メモリセルユニットに接続され、他方はビット線またはソース線に電気的に接続された複数の選択ゲートトランジスタとを具備し、前記複数の選択ゲートトランジスタは、前記ビット線またはソース線に接続されるコンタクト部を挟んで対向して配置された一対の選択ゲートトランジスタを有し、前記各選択ゲートトランジスタは、実質的に同一構造を有し、前記半導体基板とゲート絶縁膜との界面からの深さが等しい位置でゲート長方向でチャネル領域の不純物濃度が異なる領域があり、そのチャネル領域の不純物濃度分布と前記メモリセルのチャネル領域の不純物濃度分布が異なることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
【発明の効果】
上述したように本発明によれば、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性と、選択ゲートトランジスタのカットオフ特性とを共に良好に実現し得るフラッシュメモリを提供することができる。