(57)【要約】【課題】  電子放出効率が高く、信頼性の高い電子放出素子の製造方法を提供する。【解決手段】  上面及び該上面と接続する側面を備える絶縁層の前記上面の上方に電極を設ける第１工程と、第１導電性膜を、前記電極と離間するように前記上面の上から前記側面の上に渡って設ける第２工程と、第２導電性膜を、前記上面の上から前記側面の上に渡って、前記第１導電性膜の上に設ける第３工程と、前記第２導電性膜をエッチングする第４工程と、を有する。【選択図】  図５
2010146917.tif 000002
【特許請求の範囲】
【請求項１】
電子放出素子の製造方法であって、
上面及び該上面と接続する側面を備える絶縁層の前記上面の上方に電極を設ける第１工程と、
第１導電性膜を、前記電極と離間するように、前記上面の上から前記側面の上に渡って設ける第２工程と、
第２導電性膜を、前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に設ける第３工程と、
前記第２導電性膜をエッチングして、前記電極と前記第２導電性膜との間に間隙を形成する第４工程と、を有しており、
前記第２工程は、前記第１導電性膜の前記上面の上に位置する部分の膜密度が、前記第１導電性膜の前記側面の上に位置する部分の膜密度より高くなるように前記第１導電性膜を形成する工程であることを特徴とする電子放出素子の製造方法。
【請求項２】
前記第３工程は、前記第２導電性膜の前記側面の上に位置する部分の膜密度が、前記第１導電性膜の前記側面の上に位置する部分の膜密度より高くなるように前記第２導電性膜を設けることを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記第３工程は、前記第２導電性膜の前記側面の上に位置する部分の膜密度が、前記第２導電性膜の前記上面の上に位置する部分の膜密度以上となるように前記第２導電性膜を設ける工程であることを特徴とする請求項１または２に記載の電子放出素子の製造方法。
【請求項４】
前記第３工程は、前記電極と前記第２導電性膜とが接続するように行われる工程であることを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
前記第３工程は、前記第２導電性膜を形成すると同時に、前記電極の上に導電性膜を形成し、該導電性膜と前記第２導電性膜とが接触するように行われる工程であることを特徴とする請求項１乃至４のいずれか１項に記載の電子放出素子の製造方法。
【請求項６】
前記第４工程は、前記第２導電性膜をエッチング液を用いてエッチングすることを特徴とする請求項１乃至５のいずれか１項に記載の電子放出素子の製造方法。
【請求項７】
前記第４工程は、前記第２導電性膜の表面を酸化する酸化工程と、該酸化工程で酸化された部分の少なくとも一部を除去する除去工程とを含むことを特徴とする請求項１乃至６のいずれか１項に記載の電子放出素子の製造方法。
【請求項８】
前記第４工程は、前記酸化工程と前記除去工程とを繰り返す工程であることを特徴とする請求項７に記載の電子放出素子の製造方法。
【請求項９】
複数の電子放出素子と、該複数の電子放出素子から放出された電子が照射される発光体と、を備える画像表示装置の製造方法であって、前記複数の電子放出素子の各々が、請求項１乃至８のいずれか１項に記載の製造方法で製造されることを特徴とする画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子の製造方法及びこれを用いた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
電界放出型の電子放出素子は、カソードとゲートとの間に電圧を印加することでカソードの表面から電子を電界放出させる素子である。特許文献１には、カソードが基板上に設けられた絶縁層の側面に沿って設けられており、絶縁層の一部に窪んだ部分（以下リセス部と呼ぶ）を備える電子放出素子が開示されている。
【特許文献１】特開２００１−１６７６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載されたような電子放出素子では、その製造方法によっては、カソードとゲートとの間に意図しない電流（リーク電流）が流れたりする場合があった。
【０００４】
また、電子放出効率に関しても、更なる高効率化が要求されている。ここで、電子放出効率（η）とは、電子放出素子に駆動電圧を印加したときにカソード電極とゲート電極間に流れる電流（Ｉｆ）と、真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【０００５】
本発明は上記の課題を解決するためになされたものであって、その目的とするところは、リーク電流を抑制し、電子放出効率が高く、信頼性の高い電子放出素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は上記した課題を解決するためになされた電子放出素子の製造方法であって、上面及び該上面と接続する側面を備える絶縁層の前記上面の上方に電極を設ける第１工程と、第１導電性膜を、前記電極と離間するように前記上面の上から前記側面の上に渡って設ける第２工程と、第２導電性膜を、前記上面の上から前記側面の上に渡って、前記第１導電性膜の上に設ける第３工程と、前記第２導電性膜をエッチングして、前記電極と前記第２導電性膜との間に間隙を形成する第４工程と、を有しており、前記第１導電性膜は、前記第２工程において、前記上面の上に位置する部分の膜密度が前記側面の上に位置する部分の膜密度より高くなるように形成されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、リーク電流を抑制し、電子放出効率と信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、本実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、本発明の範囲をそれらのみに限定する趣旨のものではない。
【０００９】
始めに本実施の形態で説明する製造方法によって形成する電子放出素子の構成について図１〜３を用いて述べる。電子放出素子の製造方法は、電子放出素子の構成について説明した後に述べる。
【００１０】
図１（ａ）は電子放出素子の平面的模式図（Ｘ−Ｙ平面）であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線での断面模式図（Ｘ−Ｚ平面）である。図１（ｃ）は図１（ｂ）における矢印の方向から電子放出素子を眺めたときの側面模式図（Ｚ−Ｙ平面）である。
【００１１】
図２は図１（ｂ）の電子放出部近傍の部分拡大図である。
【００１２】
基板１上には、カソード電極２と、第１絶縁層３と第２絶縁層４とが積層されることで構成された絶縁性の段差形成部材３４と、が並設されている。そして、図２に詳しく示すように、カソード導電性膜１０が、第１絶縁層３のカソード電極２側の側面３１上に、該側面３１に沿って、配置されている。本発明におけるカソード導電性膜１０は、後述する製造方法によって、第１導電性膜６と第２導電性膜７とに区別することができる。
【００１３】
ここでは、段差形成部材３４を構成する第１絶縁層３の側面３１は、傾斜した斜面で構成されている。本発明の製造方法においては、側面３１が、基板１の表面に対して９０°未満の角度とした斜面（斜面３１）であることが好ましい。なお、第２絶縁層４の側面４１の基板１との角度は、電子放出の妨げにならない限り、特に限定されるものではない。
【００１４】
ゲート電極５は、第１絶縁層３との間に設けられた第２絶縁層４によって、第１絶縁層３から所定距離（第２絶縁層の厚み）だけ離れて上方（＋Ｚ方向）に設けられている。ここで示す例では、ゲート電極５の上にはゲート導電性膜１２が設けられている。本発明におけるゲート導電性膜１２は、後述する製造方法によって、第３導電性膜８と第４導電性膜９とに区別することができる。
【００１５】
４２は、第１絶縁層３と、第２絶縁層４と、ゲート電極５に囲まれた凹形状のリセス部（凹部）である。詳細には、リセス部４２は、図２に示すように、第１絶縁層３の上面３２と、第２絶縁層４の側面４１と、ゲート電極５の下面５３によって囲まれた空間である。
【００１６】
カソード導電性膜１０は、第１絶縁層３の側面３１と、第１絶縁層３の上面３２とが接続する角部３３を覆っている。さらに、カソード導電性膜１０は第１絶縁層３の側面３１上だけでなく、第１絶縁層３の上面３２上にも配置されている。言い換えれば、カソード導電性膜１０の一部は、カソード電極２から、リセス部４２の中まで延在している。即ち、カソード導電性膜１０は、カソード電極２から第１絶縁層３の上面３２まで、側面３１を経て、延在している。
【００１７】
カソード導電性膜１０は、図２で示されるように、リセス部４２内に、第１絶縁層３の側面３１と上面３２とが接続する部分である第１絶縁層３の角部３３から距離ｘだけ、入り込んでいる。尚、距離ｘは、換言すると、第１絶縁層３の上面３２とカソード導電性膜１０とが接する長さと言う事ができる。
【００１８】
カソード導電性膜１０が、距離ｘをもってリセス部４２内に入り込むことで、以下の三つのメリットが生じる。（１）電子放出部となるカソード導電性膜１０が第１絶縁層３との接触面積が広く、機械的な密着性（密着強度）があがる。（２）電子放出部となるカソード導電性膜１０と第１絶縁層３との接触面積が広がり、電子放出部で発生する熱を効率よく逃がすことが可能となる（熱抵抗の低減）。（３）第１絶縁層３の上面３２に対してカソード導電性膜１０が傾斜を備えることで、絶縁体―真空−導電体界面で生じる三重点での電界強度を弱め、異常な電界発生による放電現象を防止することが可能となる。
【００１９】
カソード導電性膜１０の一方の端部は、第１絶縁層３の角部３３上に位置する突起部を有している。突起部は、第１絶縁層３の斜面３１から、第１絶縁層３の上面３２に跨って配置されているとも言うことができる。突起部の先端は、第１絶縁層３の上面３２よりも基板１の表面から離れており、且つ、尖っている。つまり、突起部は、第１絶縁層３の上面３２より上方（＋Ｚ方向）に突出している。従って、突起部は、カソード導電性膜１０の、第１絶縁層３の上面３２より上方の部分として定義することができる。なお、カソード導電性膜１０の他方の端部は、カソード電極２に接続している。
【００２０】
ゲート導電性膜１２は、ゲート電極５の側面５１上と、ゲート電極５の上面５２上に設けられている。少なくともゲート電極５を含み、必要に応じてゲート導電性膜１２を備えた導電性部材１３を纏めてゲートと呼ぶことができる。ゲート１３（ゲート電極５（及びゲート導電性膜１２））は、カソード導電性膜１０の突起部の先端と、間隙１１を介して対向している。この間隙１１の間隔はｄで表される（図１、２）。
【００２１】
図３は、電子放出素子の電子放出特性を測定するときの電源及び電位の関係を示す図である。基板１の上方（ゲート電極５よりも離れた位置）には、ゲート電極５よりも高電位に規定されたアノード電極２０が配置されている。ここでＶｆはカソード電極２とゲート電極５との間に印加される電圧、Ｉｆはゲート電極５に流れる素子電流、Ｖａはカソード電極２とアノード電極２０の間に印加される電圧、Ｉｅは電子放出電流である。ここで、電子放出効率（η）は、素子に電圧（Ｖｆ）を印加したときに検出される電流（Ｉｆ）と真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。図３に示すように、電子放出素子を駆動させるためには、カソード電極２よりもゲート電極５の電位が高くなるように、駆動電圧Ｖｆをカソード電極２とゲート電極５の間に印加する。これによって、カソード導電性膜１０の突起部の先端表面には強電界が生じ、電子がカソード導電性膜１０の突起部の表面から電界放出される。カソード導電性膜１０の突起部の先端表面からゲート１３に向かって放出された電子の一部は、ゲート１３に衝突する。詳細には、ゲート電極５或いはゲート電極上のゲート導電性膜１２の何れかに衝突する。
【００２２】
放出された電子のゲート電極５もしくはゲート導電性膜１２への衝突箇所は、多くの場合は、ゲート電極５の側面５１上のゲート導電性膜１２である。
【００２３】
上述のように、ゲート電極５（およびゲート導電性膜１２）は、ゲート電極５が、カソード導電性膜１０に電界放出可能な電界を印加することができるように、カソード導電性膜１０と所定の間隔ｄ（間隙１１）を置いて、配置されればよい。また、ゲート電極５によって上記電界を印加できれば、ゲート電極５上のゲート導電性膜１２は必須ではない。効率的に電界放出された電子を得るために、ゲート１３はカソード導電性膜１０より上方（アノード２０側）に配置される。ゲート電極５（およびゲート導電性膜１２）は、第１絶縁層３の上面３２から所定距離（第２絶縁層４の厚み）だけ離れて上方に設けられていればよく、第２絶縁層４はこの距離を規定する部材であるともいえる。
【００２４】
次に、カソード導電性膜１０の突起部について、その特徴とその望ましい形態を図２を用いて以下に述べる。
【００２５】
カソード導電性膜の突起部の先端には曲率半径ｒで代表される部分（図２の点線で囲まれた円）が存在する。この曲率半径ｒの値によりカソード導電性膜１０の先端の電界強度が異なる。ｒが小さいほど電気力線の集中が生じるため突起部先端表面に高い電界を形成することが可能となる。従って突起部分先端の電界を一定とした場合、曲率半径ｒが相対的に小さければカソード導電性膜１０の突起部の先端とゲート１３との間隔ｄが大きく、ｒが相対的に大きければ間隔ｄが小さな値となる。間隔ｄの違いは散乱回数の違いに影響するため、ｒが小さく、ｄが大きいほど電子放出効率が高い電子放出素子を得ることが可能となる。一方、ｄが大きいと、高い駆動電圧が必要になる。このように、電子放出素子の電子放出効率を高くするには、小さいｒが得られ、間隔ｄを高精度に制御できる電子放出素子の製造方法が求められる。
【００２６】
以下に、本実施形態に係る電子放出素子の製造方法を、上記した構成の電子放出素子を例に、図４および図５を参照しながら説明する。
【００２７】
まず、本実施形態の製造方法における一連の工程を簡単に説明し、その後、各工程について詳述する。
【００２８】
（工程１）第１絶縁層３となる絶縁層３０を基板１の表面に形成し、続いて、第２絶縁層４となる絶縁層４０を絶縁層３０の上面に積層する。そして、絶縁層４０の上面にゲート電極５となる導電層５０を積層する（図４（ａ））。絶縁層４０の材料は、絶縁層３０の材料よりも、後述する工程３で行う第２エッチング処理に対してエッチング量が多くなるように、絶縁層３０の材料とは異なる材料が選択される。
【００２９】
（工程２）次に、導電層５０、絶縁層４０、絶縁層３０に対するエッチング処理（第１エッチング処理）を行う。第１エッチング処理は、ゲート電極５の形成および、第１絶縁層３の側面３１を形成することを主な目的とした工程である。
【００３０】
第１エッチング処理は、具体的には、フォトリソグラフィー技術等により導電層５０上にレジストパターンを形成したのち、導電層５０、絶縁層４０、絶縁層３０をエッチングする処理である。工程２により、基本的には、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５が形成される（図４（ｂ））。また、この工程で、第２絶縁層４となる絶縁層４０は絶縁層４４のような形状になる。
【００３１】
なお、図４（ｂ）などに示す様に、この工程で形成される第１絶縁層３の側面３１と基板１の表面とが成す角度（θ）が９０°よりも小さい角度となり、斜面を形成するようにすることが好ましい。
【００３２】
（工程３）続いて、工程２で形成した絶縁層４４に対するエッチング処理（第２エッチング処理）を行う。第２エッチング処理は、リセス部４２を形成することを主な目的とした工程である。
【００３３】
工程３により、基本的には、図１等に示した電子放出素子を構成する第２絶縁層４が形成される。この結果、第１絶縁層３の露出した上面３２と第２絶縁層４の側面４１と、ゲート電極５の露出した下面５３によって構成されるリセス部４２が形成される（図４（ｃ））。また、工程３において、絶縁層４４の側面がエッチングされるので第１絶縁層３の上面３２が露出する結果、第１絶縁層３の上面３２と第１絶縁層３の側面３１とが接続している部分である角部３３が形成される。尚、角部３３は、曲率を持たない形態とすることもできるし、曲率を持つ形態とすることもできる。第１絶縁層３の上面３２と基板１の表面とが成す角度は、第１絶縁層３の側面３１と基板１の表面とが成す角度θより小さい。典型的には、第１絶縁層３の上面３２と基板１の表面はほぼ平行である。
【００３４】
続いて、カソード導電性膜１０（およびゲート導電性膜１２）の形成工程を説明する。なお、以下では、第１絶縁層３の側面は斜面（斜面３１）であるとして、説明する。
【００３５】
（工程４）導電性の材料からなる第１導電性膜６を、第１絶縁層３の上面３２上から、第１絶縁層３の斜面３１上に渡って成膜する（図５（ａ））。この工程では、第１絶縁層３の上面３２（角部３３）上に突起部を形成するように行われる。前述のように、第１絶縁層３の上面３２と斜面３１とは角部３３を介して接続しており、基板１の表面に対する角度が異なる。そのため、詳しくは後述するが、上面３２上に突起部を形成しようとすると、第１導電性膜６の、第１絶縁層３の上面３２上に位置する部分の密度（膜密度）が、第１導電性膜６の、第１絶縁層３の斜面３１上に位置する部分の膜密度より相対的に高くなる。言い換えれば、第１導電性膜６は、第１絶縁層３の上面３２上に位置する部分の膜密度が、第１絶縁層３の斜面３１上に位置する部分の膜密度より高くなる様に第１導電性膜６が成膜される。
【００３６】
なお、説明を簡単にするために、以下の説明においては、「第１導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第１導電性膜６」と呼ぶことにする。また、「第１導電性膜７の、第１絶縁層３の上面３２上に位置する部分」を「上面３２上の第１導電性膜６」と呼ぶことにする。
【００３７】
また、本工程において必須ではないが、第１導電性膜６を成膜すると同時に、第１導電性膜６と同じ材料からなる第３導電性膜８を、ゲート電極５の上に成膜してもよい。
【００３８】
本工程４では、図５（ａ）に示すように、第１導電性膜６と導電性部材であるゲート１３とが接触しないように、第１導電性膜６を成膜する。
【００３９】
なお、本工程４でいうゲート１３とは、少なくともゲート電極５を含み、第３導電性膜８を設ける場合には、ゲート電極５および第３導電性膜８とを含む構成のものである。
【００４０】
即ち、第１導電性膜６とゲート電極５とが離間して、間にギャップ（間隙）を形成するように、第１導電性膜６を成膜する。第３導電性膜８を設ける場合には、第１導電性膜６と第３導電性膜８とも離間して、間にギャップ（間隙）を形成するように、第１導電性膜６を成膜する。
【００４１】
このようにして、第１導電性膜６（および第３導電性膜８）を形成する。
【００４２】
（工程５）  次に、第２導電性膜７を、第１絶縁層３の上面３２上から斜面３１上に渡って成膜する（図５（ｂ））。第２導電性膜７の下には、工程４で設けた第１導電性膜６がある。したがって、第２導電性膜７は、第１導電性膜６の上に設けられることになる。
【００４３】
第２導電性膜７が、第１導電性膜６の上のみに設けられることに限られるものでなく、第２導電性膜が第１絶縁層３の上面３２と接する部分を有していても良い。好ましくは、第２導電性膜７で第１導電性膜６の表面を覆うように、第２導電性膜７が設けられる。
【００４４】
この工程は、後述する工程６によってカソード導電性膜１０の斜面３１上の部分の導電性が過度に低下しないようにするために行われる。
【００４５】
例えば、第２導電性膜７は、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、第１導電性膜６の第１絶縁層３の斜面３１上に位置する部分の膜密度よりも大きくなるように成膜すればよい。この方法は、第１導電性膜６と第２導電性膜７が同じ材料で形成される場合に特に効果がある。即ち、第１導電性膜６の少なくとも第１絶縁層３の斜面３１上に位置する膜密度が低い部分が膜密度の高い第２導電性膜７で覆われる。
【００４６】
そして、より好ましくは、第２導電性膜７を、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、その第１絶縁層３の上面３２上に位置する部分の膜密度以上となるように成膜する。より詳細には、第２導電性膜７は、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、その第１絶縁層３の上面３２上に位置する部分の膜密度より大きくなるように成膜される。あるいは、第２導電性膜７は、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、その第１絶縁層３の上面３２上に位置する部分の膜密度と同等になるように成膜される。このように成膜することで、後述する第３エッチング処理による、間隙１１の間隔ｄの制御性が向上する。
【００４７】
また、後述する第３エッチング処理に対する第２導電性膜７のエッチングレートが、第３エッチング処理に対する第１導電性膜６のエッチングレートよりも低くなる材料を第２導電性膜７の材料に用いることもできる。この場合、第３エッチング処理に用いるエッチング液によって適宜材料を選択することができる。
【００４８】
また、本工程においては、第２導電性膜７を成膜すると同時に、第２導電性膜７と同じ材料からなる第４導電性膜９を、ゲート電極５の上、あるいは第３導電性膜８の上に成膜することが好ましい。
【００４９】
なお、説明を簡単にするために、以下の説明においては、「第２導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第２導電性膜７」と呼ぶことにする。また、「第２導電性膜６の、第１絶縁層３の上面３２上に位置する部分」を「上面３２上の第２導電性膜７」と呼ぶことにする。当然、「斜面３１上の第２導電性膜７」および「上面３２上の第２導電性膜７」は、その下に第１導電性膜６が設けられている。言い換えれば、「斜面３１上の第２導電性膜７」と斜面３１との間には、第１導電性膜６が設けられていることになる。第２導電性膜７を、第１導電性膜６を覆うように設ければ、「上面３２上の第２導電性膜７」が上面３２上と接する場合があってもよい。
【００５０】
本工程５において、第２導電性膜７とゲート１３とが接触しない場合があってもよい。しかしながら、図５（ｂ）に示すように、第２導電性膜７とゲート１３とが接触するように、第２導電性膜７を成膜することが好ましい。
【００５１】
なお、本工程５でいうゲート１３とは、少なくともゲート電極５を含み、第４導電性膜９を設ける場合には、ゲート電極５および第４導電性膜９とを含む構成のものである。工程４において、第３導電性膜８を設けた場合には、ゲート１３は更に第３導電性膜８も含む。つまり、第２導電性膜７とゲート電極５とが（電気的に）接続するように、第２導電性膜７を成膜することが好ましい。第２導電性膜７が、ゲート電極５、第３導電性膜８、第４導電性膜９の少なくともいずれかと接触すれば、第２導電性膜７は、ゲート電極５と（電気的に）接続することになる。
【００５２】
典型的には、図５（ｂ）に示すように、第２導電性膜７と第４導電性膜９とが接触するように、第２導電性膜７および第４導電性膜９を形成することが好ましい。
【００５３】
このようにして、第２導電性膜７（および第４導電性膜９）を形成する。
【００５４】
（工程６）続いて、第２導電性膜７に対してエッチング処理（第３エッチング処理）を行う（図５（ｃ））。
【００５５】
第３エッチング処理によって、第２導電性膜７はその膜厚方向にエッチングされる。尚、第３エッチング処理では、第２導電性膜７の全てを除去することは行わない。第３エッチング処理を経ても、第２導電性膜７は、第１導電性膜６上（少なくとも突起部の上）に存在する。
【００５６】
第３エッチング処理によって、第２導電性膜７とゲート１３との間には所望の間隔ｄの間隙１１が形成される。即ち、電子を電界放出するための間隙１１を形成することができる。間隙１１を第３エッチング処理によって形成することで、間隙１１の間隔ｄの制御性を向上することが可能となり電子放出素子の電子放出効率を向上できる。ゲート１３は、少なくともゲート電極５を含む部材であるので、第３エッチング処理によって、ゲート電極５と第２導電性膜７との間には所望の間隔の間隙が形成されるとも言える。第３導電性膜８、第４導電性膜９が設けられた場合には、これらと第２導電性膜７との間にも所望の間隔の間隙が形成される。
【００５７】
また、工程５において、リセス部４２内に入り込んだ、不要な第２導電性膜７の材料を、本工程によって除去することができる。その結果、リセス部４２内の導電性材料の残渣を低減し、電子放出素子の信頼性を向上できる。
【００５８】
また、工程５において、第２導電性膜７とゲート１３とが接触しないように第２導電性膜７を設けた場合でも、意図しない部分で第２導電性膜７とゲート１３とが接触して、短絡欠陥やリーク電流の原因となる場合がある。そのような部分を、第３エッチング処理によって除去することができる。その結果、電子放出素子の信頼性を向上できる。
【００５９】
尚、工程５において、第２導電性膜７とゲート１３とが接触しないように第２導電性膜７を設けた場合、第３エッチング処理によって、第２導電性膜７とゲート１３とは離間し、間隔は広がる。そのため、工程５において、第２導電性膜７とゲート１３とが接触しないように第２導電性膜７を設けた場合でも、本工程６は、所望の間隔ｄの間隙１１を形成する工程に相当する。
【００６０】
また、工程５において、第２導電性膜７とゲート１３とが接触するように第２導電性膜７を設けた場合においては、第３エッチング処理によって、第２導電性膜７とゲート１３とが離間し、所望の間隔ｄの間隙１１を形成することができる。したがって、間隙１１の間隔ｄをより高精度に制御することが可能となる。典型的には、工程５において、第２導電性膜７は第４導電性膜９と接触し、本工程６において、第２導電性膜７は第４導電性膜９と離間して、所望の間隔ｄの間隙１１を形成する。
【００６１】
ところで、工程４で設けた第１導電性膜６は、第１絶縁層３の斜面３１上に位置する部分の膜密度の方が、第１絶縁層３の上面３２上に位置する部分よりも、低くなる様に成膜されている。
【００６２】
第３エッチング処理における、膜密度とエッチングレートは反比例の関係にあり、膜密度が低い部分のエッチングレートは高くなる（多くエッチングされる）。なお、本発明において、エッチングレートとは、単位時間あたりの膜厚の減少量を意味している。図１０（ａ）にモリブデン膜を成膜したときの、成膜材料の成膜面に対する入射角と、その入射角で成膜した膜を所定のエッチング条件によってエッチング処理したときの、エッチングレートとの関係を示す。なお、図１０（ａ）では、単位時間あたりの膜厚変化量の代わりに、所定時間を１回として、１回あたりの膜厚の変化量を示している。成膜材料の、成膜面に対する入射角が９０°に近いほど膜密度は高くなる。一方、エッチング処理で除去される単位時間当たりの原子数はエッチングする材料と、エッチング条件（エッチング方法）で一意に決まる。したがって、膜密度とエッチングレートは反比例する。尚、この関係は、モリブデンに限るものではなく、材料に依存するものではない。
【００６３】
従って、第２導電性膜７を設けずに第３エッチング処理を行うと、膜密度が低い部分である斜面３１上の第１導電性膜７のエッチングレートは、膜密度が高い部分である上面３２上の第１導電性膜７の上エッチングレートより高くなる。つまり、第１導電性膜７の斜面３１上に位置する部分の膜厚の減少量は、第１導電性膜７の上面３２上に位置する部分の膜厚の減少量よりも大きくなってしまう。その結果、第１導電性膜７の斜面３１上に位置する部分の導電性は低下（抵抗率が上昇）してしまう。
【００６４】
しかしながら、本発明では、前述した工程５を行うことで、少なくとも斜面３１上の第１導電性膜６の上に、第２導電性膜７（斜面３１上の第２導電性膜７）を設けている。これにより、第３エッチング処理を経ても、カソード導電性膜１０の、第１絶縁層３の斜面３１上に位置する部分の導電性を確保することができる。言い換えれば、第３エッチング処理におけるカソード導電性膜１０の導電性の低下が、第２導電性膜７によって抑制される。従って、工程５で設けた斜面３１上の第２導電性膜７は、カソード導電性膜１０の導電性の低下を抑制する機能を有すると云える。
【００６５】
（工程７）
カソード導電性膜１０に電子を供給するためのカソード電極２を形成する（図１）。この工程は、他の工程の前や後に変更することもできる。尚、カソード電極２を用いずに、カソード電極２の機能をカソード導電性膜１０が兼ねることもできる。その場合には、本工程７は省略できる。
【００６６】
以下、各工程についてより詳細に説明する。
【００６７】
（工程１について）
基板１としては、石英ガラス，Ｎａ等の不純物含有量を減少させたガラス、青板ガラスなどを用いることができる。基板１に必要な機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があることが挙げられる。また、画像表示装置に用いる場合は、加熱工程などを経るので、積層する部材と熱膨張率差が小さいものが望ましい。また熱処理を考慮すると、ガラス内部からのアルカリ元素等が電子放出素子に拡散しづらい材料が望ましい。
【００６８】
絶縁層３０（第１絶縁層３）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層３０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層３０の厚さは、数ｎｍから数十μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲に選択される。
【００６９】
絶縁層４０（第２絶縁層４）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層４０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層４０の厚さは、絶縁層３０よりも薄く、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【００７０】
尚、絶縁層３０と絶縁層４０を基板１上に積層した後に工程３にてリセス部４２を形成する必要がある。そのため、上記第２エッチング処理に対して、絶縁層３０よりも絶縁層４０の方がよりエッチング量が多い関係に設定する。望ましくは絶縁層３０と絶縁層４０との間のエッチング量の比は、１０以上であることが好ましく、５０以上であることが更に好ましい。
【００７１】
このようなエッチング量の比を得るためには、例えば、絶縁層３０を窒化シリコンで形成し、絶縁層４０を酸化シリコン膜で形成すればよい。また、絶縁層３０を窒化シリコンで形成し、絶縁層４０をリン濃度の高いＰＳＧ（リンシリケートガラス）やホウ素濃度の高いＢＳＧ（ボロンシリケートガラス）等で形成しても良い。
【００７２】
導電層５０（ゲート電極５）は導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。
【００７３】
ゲート電極５となる導電層５０の材料は、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用できる。また、炭化物や硼化物や窒化物も使用でき、Ｓｉ，Ｇｅ等の半導体も使用できる。
【００７４】
また、導電層５０（ゲート電極５）の厚さは、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【００７５】
ゲート電極５となる導電層５０は、カソード電極２に比べてその膜厚が薄い範囲で設定される場合があるので、カソード電極２の材料よりも低抵抗な材料であることが望ましい。
【００７６】
（工程２について）
上記第１エッチング処理では、エッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能な、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いることが好ましい。
【００７７】
ＲＩＥに用いるガスとしては、加工する対象部材がフッ化物を作る材料である場合には、ＣＦ４やＣＨＦ３、ＳＦ６などのフッ素系ガスが選ばれる。また加工する対象物がＳｉやＡｌのような塩化物を形成する材料である場合には、Ｃｌ２、ＢＣｌ３などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、またエッチング面の平滑性の確保あるいはエッチングスピードを上げるため、水素、酸素、アルゴンガスの少なくともいずれかをエッチングガスに添加することが好ましい。
工程２により、基本的に、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５と同一または略同一の形状が形成される。しかしながら、工程２以降に行われるエッチング処理で、第１絶縁層３とゲート電極５が全くエッチングされないことを意味する訳ではない。
【００７８】
また、第１絶縁層３の側面３１と基板１の表面とが成す角度（図４（ｂ）にθで表示）は、ガス種、圧力、等の条件を制御することに所望の値に制御可能である。角度θは、９０°よりも小さくすることが好ましい。つまり、第１絶縁層３の側面３１は斜面であることが好ましい。これは、工程４で第１絶縁層３の側面３１に形成される第１導電性膜６の膜質（膜密度）を制御するためである。また、θを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極側の側面５１は、第１絶縁層３のカソード電極側の側面３１よりも後退する（−Ｘ方向に位置する）。なお、第１絶縁層３の側面３１は図４（ｂ）に示すように、曲面となっている場合もある。その場合には、側面３１の角度θは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をθとすることができる。
【００７９】
第１絶縁層３の上面３２と基板１の表面とが成す角度は、上述したように、角部３３を形成しているために、側面３１と基板１の表面とが成す角度θより小さい。第１絶縁層３は基板１の表面に、一般的に用いられる成膜方法によって形成されているので、第１絶縁層３の上面３２は基板１の表面と実質的に平行であると言える。即ち、第１絶縁層３の上面３２は、基板１の表面と完全に平行である場合と、成膜環境や条件などによって僅かに傾きを有する場合が考えられるが、このような場合も含めて、実質的に平行の範疇である。
【００８０】
ゲート電極５の側面５１と基板１の表面とが成す角度（図６（ｂ）にφで表示）も、第１エッチング処理の条件によって決定される。角度φは、９０°よりも小さくすることが好ましい。さらに、角度φは、角度θよりも小さくすることが好ましい。なお、ゲート電極５の側面５１は、曲面となっている場合もある。その場合には、側面３１の角度φは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をφとすることができる。
【００８１】
（工程３について）
工程３では、エッチング液によって絶縁層４４がエッチングされる量に対して、エッチング液によって絶縁層３がエッチングされる量が十分に低くなるようにエッチング液が選択される。つまり、第２エッチング処理はウェットエッチングが好ましく用いられる。
【００８２】
上記第２エッチング処理は、例えば絶縁層４４（第２絶縁層４）が酸化シリコンで形成され、絶縁層３０（第１絶縁層３）が窒化シリコンで形成されている場合、エッチング液は通称バッファードフッ酸（ＢＨＦ）を用いればよい。バッファードフッ酸（ＢＨＦ）はフッ化アンモニウムとフッ酸との混合溶液である。また、絶縁層４０（第２絶縁層４）が窒化シリコンで形成され、絶縁層３０（第１絶縁層３）が酸化シリコンで形成されている場合は、エッチング液は熱リン酸系のものを使用すればよい。
【００８３】
工程３により、図１などに示した電子放出素子を構成する第２絶縁層４と同一または略同一のパターンが形成される。しかしながら、工程３以降に行われるエッチング処理で、第２絶縁層４が全くエッチングされないことを意味する訳ではない。
【００８４】
リセス部４２の深さ（絶縁層４４がエッチングされるＸ方向の距離）は、電子放出素子のリーク電流に深く関わる。リセス部４２を深く形成するほどリーク電流の値が小さくなる。しかし、あまりリセス部４２を深くするとゲート電極５が変形する等の課題が発生する。このため、リセス部４２の深さは、実用的には３０ｎｍ以上２００ｎｍ以下に設定される。尚、リセス部４２の深さは、第１絶縁層３の角部３３から第２絶縁層４の側面４１までの距離と言い換えることもできる。
【００８５】
ここまでは、段差形成部材３４を、第１絶縁層３と第２絶縁層４とを積層することで構成する例を示した。しかしながら、段差形成部材３４は、３つ以上の複数の層で構成することもできる。具体的には、リセス部４２を形成する第２絶縁層４の上に、さらに絶縁層を備えていても良い。例えば、第２絶縁層４の上に設けられる絶縁層が、第１絶縁層３と同じ材料であってもよい。この場合には、工程３によって得られる構成は、ゲート電極５の下面５３は露出しないことになる。いずれにしても、ゲート電極５は、第１絶縁層３の上面３２より上方に配置される。
【００８６】
（工程４について）
工程４において、第１導電性膜６の材料は、導電性があり、電界放出する材料であればよく、好ましくは、２０００℃以上の高融点の材料から選択される。また、第１導電性膜６の材料は、仕事関数が５ｅＶ以下であり、その酸化物が簡易にエッチング可能な材料で形成されることが好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、或いは炭化物、硼化物、窒化物も使用可能である。特に、ＭｏまたはＷを用いることが好ましい。
【００８７】
第１導電性膜６は、スパッタ法、蒸着法等の真空成膜技術により形成される。前述したように、工程４においては、上面３２上の第１導電性膜６の膜密度が、斜面３１上の第１導電性膜６の膜密度よりも、高くなる様に成膜することが好ましい。
【００８８】
上記の様な成膜を行う為には、第１導電性膜６の成膜を、指向性の大きい成膜法によって行う。例えば、いわゆる指向性スパッタ法や蒸着法を用いることができる。指向性の大きい成膜法を用いることで、第１導電性膜６の原料が、第１絶縁層３の上面３２および斜面３１（並びにゲート電極５の上面５２および側面５１）に向かって入射する角度を制御できる。
【００８９】
指向性スパッタ法としては、例えば、基板１とターゲットとの角度を設定した上で、基板１とターゲットの間に遮蔽板を設ける、基板１とターゲット間の距離をスパッタ粒子の平均自由行程近傍にする、等を行う。また、スパッタ粒子に指向性を与えるコリメータを用いる、いわゆるコリメートスパッタ法（コリメーションスパッタ法）も指向性スパッタ法として用いることができる。このようにして、成膜材料であるスパッタ粒子が基板１上（典型的には第１絶縁層４の上面３２及び斜面３１）にそれぞれ限られた角度で入射される様にする。なお、スパッタ粒子とは、ターゲットからスパッタされた原子、またはスパッタされた粒子を指す。
【００９０】
即ち、成膜材料であるスパッタ粒子の第１絶縁層３の斜面３１に対する入射角度が、成膜材料であるスパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度よりも低い角度になる様にする。但し、スパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度は、スパッタ粒子の第１絶縁層３の斜面３１に対する入射角度よりも、より９０°に近く設定する。このようにすることで、スパッタ粒子は、第１絶縁層３の斜面３１に対してよりも第１絶縁層３の上面３２（角部３３）に対して、より垂直に近い状態で入射させることができる。これによって、第１導電性膜６は、上面３２上に位置する部分の膜密度が、斜面３１上に位置する部分の膜密度が高くなる。そして、このように成膜を行うことで、前述したように、第１導電性膜６の、第１絶縁層３の上面３２（角部３３）上に位置する部分が、突起形状（突起部）を有する形態とすることができる。
【００９１】
蒸着法では、真空度が１０−２〜１０−４Ｐａ程度の高真空下で成膜を行うため、蒸発源から気化した成膜材料である蒸発物質は、衝突する可能性が低い。更に、蒸発物質の平均自由行程は概ね数百ｍｍ〜数ｍ程度である為、蒸発源から気化した時の方向性が維持されて基板に届くことになる。このように、蒸着法も指向性の大きい成膜法である。蒸発源を蒸発させる手法は、抵抗加熱、高周波誘導加熱、電子ビーム加熱などが有るが、対応可能な物質の種類及び加熱面積の関係から電子ビームを利用する方法が好適である。
【００９２】
第１導電性膜６の材料がモリブデンの場合は、上面３２上の第１導電性膜６は、その密度（膜密度）が９．５ｇ／ｃｍ３以上１０．２ｇ／ｃｍ３以下であることが好ましい。斜面３１上の第１導電性膜６は、その密度（膜密度）が７．５ｇ／ｃｍ３以上８．０ｇ／ｃｍ３以下であることが好ましい。
【００９３】
上記値は、膜の抵抗率と膜厚（低密度膜は斜面に形成されるので、低密度膜部分は斜面に対する膜厚も薄くなる関係がある）を考慮した実用的な範囲である。図１０（ｂ）にはモリブデン膜の膜密度と抵抗率の関係を示した。図からも判る様に、一般に金属の膜密度と抵抗率は反比例の関係にある。そのため、工程４によって、第１導電性膜６は、上面３２上（角部３３）に突起部が形成されるだけでなく、突起部の導電性が高いというメリットもある。
【００９４】
膜密度の測定は、一般にはＸＲＲ（Ｘ線反射率法）が用いられるが、実際の電子放出素子では測定が困難な場合がある。そのような場合には、膜密度の測定手法として、例えば、以下の方法を採用することができる。即ち、ＴＥＭ（透過電子顕微鏡）とＥＥＬＳ（電子エネルギー損失分光）を組み合わせた高分解能電子エネルギー損失分光電子顕微鏡で、元素の定量分析を行い、膜密度が既知の膜と比較することで、検量線を作成して、密度を算出することができる。
【００９５】
尚、工程２においてθを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極２側の側面５１は、第１絶縁層３のカソード電極２側の側面よりも後退することは前述した通りである。その結果、本工程で上記したような指向性の大きい成膜を行うことで、上面３２（角部３３）の上には、斜面３１の上よりも、高密度な膜で構成された突起部が形成される。
【００９６】
従って、工程２における第１エッチング処理によって形成される角度θを、より小さい角度にすれば、第１絶縁層３の上面３２により多くの第１導電性膜６を形成できる。即ち、第１絶縁層３のカソード電極２側の側面３１に対する、ゲート電極５のカソード電極２側の側面５１の後退量を多くすれば、第１絶縁層３の上面３２により多くの高密度な部分を有する第１導電性膜６を形成できる。また、また、カソード導電性膜１０の入り込み量ｘもより大きくすることができる。
【００９７】
第３導電性膜８は、好ましくは、第１導電性膜６と同一材料からなり、工程４において、第１導電性膜６と同時に成膜される。
【００９８】
前述したように、工程４では、上面３２上の第１導電性膜６の膜密度が、斜面３１上の第１導電性膜６よりも大きくなる様に成膜を行っている。この成膜法によればゲート電極５上の第３導電性膜８についても、同様のことが起こる。
【００９９】
（工程５について）
第２導電性膜７を、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、第１導電性膜６の第１絶縁層３の斜面３１上に位置する部分の膜密度よりも大きくなるように成膜することが好ましいことは前述した通りである。
【０１００】
例えば、第１導電性膜６を構成する材料の、斜面３１に対する入射角度よりも、第２導電性膜７を構成する材料の、斜面３１に対する入射角度を、９０°に近い角度に設定すればよい。そのような第２導電性膜７の形成方法としては、前述した指向性の大きい指向性の大きい成膜法である指向性スパッタ法や蒸着法の成膜角度を、斜面３１に対して９０°に近い角度に設定することで対応できる。
【０１０１】
特に、第１絶縁層３の上面３２と側面３１とがなす角を二等分する方向から、第２導電性膜の材料を入射させる成膜角度とすることにより、上面３２上の第２導電性膜７の膜密度と、斜面３１上の第２導電性膜７の膜密度を同等にできる。上面３２が基板１に対して平行な場合には、基板１に対して（１８０°−θ）／２の角度において指向性の大きい成膜法で成膜すれば上面３２上と斜面３１上とで膜密度を同等にできる。基板１に対して（１８０°−θ）／２より大きい角度で成膜すれば、第２導電性膜７の斜面３１上の第２導電性膜７の膜密度は、上面３２上の第２導電性膜７の膜密度よりも大きくすることができる。
【０１０２】
また、第２導電性膜７の成膜を成膜面に対して指向性の小さい成膜法を用いることもできる。つまり、上面３２と斜面３１に対するスパッタ粒子の入射角の分布が同等になるように成膜を行う。これによって、上面３２上の第２導電性膜７の膜密度と、斜面３１上の第２導電性膜７の膜密度とが同等になるように成膜することができる。このようにすれば、第２導電性膜７は斜面３１上の膜密度と上面３２上の膜密度との差を、第１電性膜６の斜面３１上の膜密度と上面３２上の膜密度との差よりも小さくすることができる。そして、斜面３１上の第２導電性膜７の膜密度は、斜面３１上の第１導電性膜６の膜密度より大きくなる。指向性が小さい成膜法としては、ターゲットと基板との間に遮蔽板やコリメータを設けない通常のスパッタ法（ノンコリメートスパッタ法）を用いることができる。
【０１０３】
その結果、第３エッチング処理を行って、カソード導電性膜１０を所定量エッチングしても、カソード導電性膜１０の斜面３１上に位置する部分が過度にエッチングされて、高抵抗化することを抑制できる。言い換えると、第２導電性膜７の第１導電性膜６の突起部上に位置する部分を第３エッチング処理で所定量エッチングしても、カソード導電性膜１０の斜面３１上に位置する部分が高抵抗化することを抑制できる。
【０１０４】
（工程６について）
第３エッチング処理としてはドライエッチング、ウェットエッチングの何れでも構わないが、他材料とのエッチング選択比の容易さを考慮して、エッチング液を用いたウェットエッチングを行うことが好ましい。
【０１０５】
所望の間隙１１の間隔ｄが数ｎｍ程度と微細である為、エッチング量の制御性を考慮するとエッチングレートは１分間に１ｎｍ以下であることが望ましい。尚、第３エッチング工程を経ても、第２導電性膜７は、第１導電性膜６上（少なくとも突起部の上）に存在することは上述した通りである。従って、間隙１１は、第２導電性膜７とゲート１３との間隙で規定される。
【０１０６】
第３エッチング処理で除去される単位時間当たりの原子数は、第２導電性膜７の材料とエッチング条件（特にエッチング液）で一意に決まるので、膜密度とエッチングレートは反比例の関係にある。なお、本発明におけるエッチングレートとは単位時間当たりの膜厚変化量を意味している。
【０１０７】
第３エッチング処理によって、第２導電性膜７とゲート電極５との間には間隙が形成される。工程５で第２導電性膜７と第４導電性膜９とを接続するように設けた場合には、工程６で初めて間隙１１が形成されることになる。
【０１０８】
また、工程５で第２導電性膜７と第４導電性膜９とを接続しないように設けた場合、あるいは、工程５で第４導電性膜９を設けない場合には、第３エッチング処理で、間隙が広げられて所定の間隙１１が形成されることなる。
【０１０９】
間隙１１を第３エッチング処理によって形成することで、間隙１１の間隔ｄの制御性を向上することが可能となり電子放出素子の電子放出効率を向上できる。
【０１１０】
そして、第１導電性膜６の斜面３１上に位置する膜密度が低い部分が、第２導電性膜７で覆われているので、第３エッチング処理によって第１導電性膜６の斜面３１上に位置する部分が優先的にエッチングされることを抑制できる。その結果、第３エッチング処理後も斜面３１上のカソード導電性膜１０の導電性を高く維持でき、かつ、信頼性および効率の高い電子放出素子を得ることができる。
【０１１１】
本発明における第２導電性膜７（及び第４導電性膜９）の材料と第３エッチング処理に用いるエッチング液の組合せは、特に限定されるものではない。例えば、第２導電性膜７（及び第４導電性膜９）の材料がモリブデンであれば、エッチング液はＴＭＡＨ（水酸化テトラメチルアンモニウム）やアンモニア水などのアルカリ溶液を用いることができる。或は、エッチング液として、２−（２−ｎ−ブトキシエトキシ）エタノールとアルカノールアミンの混合物やＤＭＳＯ（ジメチルスルホキシド）等も用いることができる。
また、第２導電性膜７の材料がタングステンの場合は、硝酸やフッ酸や水酸化ナトリウム溶液等をエッチング液として用いることができる。
【０１１２】
第３エッチング処理は、上記のように通常のウェットエッチングで行うことが好ましい。しかしながら、第３エッチング処理を、第２導電性膜７の表面を酸化する酸化工程と、酸化された部分の一部または全部を除去する除去工程によって行うことが好ましい。
【０１１３】
これは、酸化工程で第２導電性膜７の表面に所望量の酸化膜を形成した後、該酸化膜をエッチング除去することにより、エッチング量の均一性（再現性）を高める効果が期待できる。
【０１１４】
そして、酸化量（酸化膜厚）は膜密度に反比例する。そのため、第２導電性膜７を酸化処理した場合、膜密度の小さい部分の表面層が優先的に（選択的に）酸化されることになる。そこで、前述したように、工程５では、第２導電性膜７は、その第１絶縁層３の斜面３１上に位置する部分の膜密度が、その第１絶縁層３の上面３２上に位置する部分の膜密度と同等以上となるように成膜する。このようにすることで、酸化処理とエッチング処理とを行うことによって、第２導電性膜７の端部（突起部）のエッチングの制御精度を高めることが可能になる。同時に、カソード導電性膜１０の斜面３１上の部分が優先的にエッチングされることを抑制することができる。また、工程５で第２導電性膜７とゲート１３が接触する場合には、より高い精度で間隙１１を形成することができる。
【０１１５】
酸化方法は、第２導電性膜７の表面を数〜数十ｎｍ酸化させることが可能な方法ならば特に制限されるものではない。具体的にはオゾン酸化（エキシマＵＶ露光、低圧水銀露光、コロナ放電処理、等）や熱酸化等が挙げられるが、好ましくは、酸化の定量性が優れているエキシマＵＶ露光を用いる。また、第２導電性膜７の材料がモリブデンの場合にエキシマＵＶ露光は、酸化膜が容易に除去できるＭｏＯ３を主として生成することができる利点もある。
【０１１６】
酸化膜の除去工程は、ドライ、ウェットの何れでも構わないが、好ましくはウェットエッチング処理を用いる。酸化膜の除去工程（エッチング工程）は、表面層である酸化膜のみを除去（エッチング）することが目的となる。そのため、用いるエッチング液しては、酸化膜のみを除去して、下層である金属層（酸化していない層）には実質的な影響のないものが望まれる。或いは、酸化膜のエッチングレートが金属層（酸化していない層）に比較して十分に大きい（桁で異なる）ものが望まれる。具体的には、第２導電性膜７の材料がモリブデンであれば、エッチング液は、希釈ＴＭＡＨ（濃度が０．２３８％以下が望ましい）、温水（４０℃以上が望ましい）等が挙げられる。第２導電性膜７の材料がタングステンの場合は、バッファードフッ酸、希塩酸、温水等が挙げられる。
【０１１７】
（工程７について）
工程７は、工程６の後に行われることが必須ではなく、その前に行われても良い。
【０１１８】
カソード電極２は、導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成することができる。カソード電極２の材料は、ゲート電極５と同じ材料であってもよく、異なる材料であってもよい。また、カソード導電性膜１０がその機能を兼ねていても良い。
【０１１９】
カソード電極２の厚さとしては、数十ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【０１２０】
以下、上記電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図７〜図９を用いて説明する。
【０１２１】
図７において、１０１は基板、１０２はＸ方向配線、１０３はＹ方向配線であり、また、１０４は上記した電子放出素子、１０５は結線である。尚、Ｘ方向配線１０２は、上述のカソード電極２を共通に接続する配線であり、Ｙ方向配線１０３は上述のゲート電極５を共通に接続する配線である。
【０１２２】
ｍ本のＸ方向配線１０２は、ＤＸ１，ＤＸ２，…ＤＸｍからなり、真空蒸着法，印刷法，スパッタ法等を用いて形成された金属等の導電性材料で構成することができる。配線の材料、膜厚、巾は、適宜設計される。
【０１２３】
Ｙ方向配線１０３は、ＤＹ１，ＤＹ２，…ＤＹｎのｎ本の配線よりなり、Ｘ方向配線１０２と同様に形成される。これらｍ本のＸ方向配線１０２とｎ本のＹ方向配線１０３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【０１２４】
不図示の層間絶縁層は、真空蒸着法，印刷法，スパッタ法等を用いて形成される。例えば、Ｘ方向配線１０２を形成した基板１０１の全面或は一部に所望の形状で形成され、特に、Ｘ方向配線１０２とＹ方向配線１０３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線１０２とＹ方向配線１０３は、それぞれ外部端子として引き出されている。
【０１２５】
配線１０２と配線１０３を構成する材料、結線１０５を構成する材料及びカソード、ゲートを構成する材料は、その構成元素の一部あるいは全部が同一であっても、またそれぞれ異なってもよい。
【０１２６】
Ｘ方向配線１０２には、Ｘ方向に配列した電子放出素子１０４の行を選択するための走査信号を印加するための不図示の走査信号印加手段が接続される。一方、Ｙ方向配線１０３には、Ｙ方向に配列した電子放出素子１０４の各列を入力信号に応じて変調するための不図示の変調信号発生手段が接続される。
【０１２７】
各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【０１２８】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【０１２９】
このような単純マトリクス配置の電子源を用いて構成した画像表示装置について、図８を用いて説明する。図８は画像表示装置の画像表示パネル１１７の一例を示す模式図である。
【０１３０】
図８において、１０１は電子放出素子を複数配した基板、１１１は基板１０１を固定したリアプレートである。また、１１６は、ガラス基板１１３の内面に、アノードであるメタルバック１１５と、発光体の膜１１４としての蛍光体膜等が形成されたフェースプレートである。
【０１３１】
また、１１２は支持枠であり、この支持枠１１２には、リアプレート１１１、フェースプレート１１６がフリットガラス等の接合材を用いて封着（接合）されている。１１７は外囲器であり、例えば大気中あるいは、窒素中で、４００〜５００度の温度範囲で１０分以上焼成することで、封着して構成される。
【０１３２】
また、１０４は、図１における電子放出素子に相当するものであり、１０２，１０３は、電子放出素子のカソード電極２、ゲート電極５とそれぞれ接続されたＸ方向配線及びＹ方向配線である。図８では電子放出素子１０４と配線１０２、１０３との位置関係は模式的に示されている。実際には、配線１０２と配線１０３との交差部の脇の基板上に電子放出素子１０４が配置されている。
【０１３３】
画像表示パネル１１７は、上述の如く、フェースプレート１１６、支持枠１１２、リアプレート１１１で構成される。ここで、リアプレート１１１は主に基板１０１の強度を補強する目的で設けられるため、基板１０１自体で十分な強度を持つ場合には、別体のリアプレート１１１は不要とすることができる。
【０１３４】
即ち、基板１０１に直接支持枠１１２を封着するとともに、支持枠とフェースプレート１１６とを封着して外囲器１１７を構成しても良い。一方、フェースプレート１１６とリアプレート１１１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ画像表示パネル１１７を構成することもできる。
【０１３５】
次に、上記画像表示パネル１１７に、テレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について、図９を用いて説明する。
【０１３６】
図９において、１１７は画像表示パネル、１２２は走査回路、１２３は制御回路、１２４はシフトレジスタである。１２５はラインメモリ、１２６は同期信号分離回路、１２７は変調信号発生器、ＶｘおよびＶａは直流電圧源である。
【０１３７】
表示パネル１１７は、端子Ｄｏｘ１乃至Ｄｏｘｍ、端子Ｄｏｙ１乃至Ｄｏｙｎ、及び高圧端子Ｈｖを介して外部の電気回路と接続している。
【０１３８】
端子Ｄｏｘ１乃至Ｄｏｘｍには、表示パネル１１７内に設けられている電子源、即ち、Ｍ行Ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。
【０１３９】
一方、端子Ｄｏｙ１乃至Ｄｏｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【０１４０】
高圧端子Ｈｖには、直流電圧源Ｖａより、例えば１０［ｋＶ］の直流電圧が供給される。
【０１４１】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現することができる。
【実施例】
【０１４２】
以下、上記実施の形態に基づいた、より具体的な実施例について説明する。
【０１４３】
（実施例１）
図４と図５を参照して、本発明の実施の形態に係る電子放出素子の製造方法の一例を説明する。図４と図５は、本発明の実施の形態に係る電子放出素子の製造工程を順に示した模式図である。
【０１４４】
まず、図４（ａ）に示すように基板１上に絶縁層３０、４０と、導電層５０を積層する。基板１は高歪点低ナトリウムガラス（旭硝子（株）製ＰＤ２００）を用いている。
【０１４５】
絶縁層３０は、加工性に優れる材料からなる絶縁性の膜であるＳｉ３Ｎ４膜をスパッタ法にて形成し、その厚さとしては、５００ｎｍとした。絶縁層４０は、加工性に優れる材料からなる絶縁性の膜であるＳｉＯ２であり、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。導電層５０はＴａＮ膜で構成し、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。
【０１４６】
次に、図４（ｂ）に示すように、フォトリソグラフィー技術により導電層５０上にレジストパターンを形成したのち、ドライエッチング手法を用いて導電層５０、絶縁層４０、絶縁層３０を順に加工する。この第１エッチング処理により、導電層５０はパターニングされてゲート電極５となり、絶縁層３０はパターニングされて第１絶縁層３となる。
【０１４７】
この時の加工ガスとしては、絶縁層３０、４０及び導電層５０にはＣＦ４系のガスを用いた。このガスを用いてＲＩＥを行った結果、絶縁層３，絶縁層４４，及びゲート電極５のエッチング後の側面３１の角度は基板１の表面（水平面）に対しておよそ８０°の角度で形成され、斜面となっていた。
【０１４８】
レジストを剥離した後、図４（ｃ）に示すようにＢＨＦ（ステラケミファ（株）製  高純度バッファードフッ酸ＬＡＬ１００）を用いて、リセス部４２の深さが約１００ｎｍになるように、絶縁層４０をエッチングした。この第２エッチング処理により、絶縁層３，４からなる段差形成部材３４にリセス部４２を形成した。
【０１４９】
本実施例では導電性膜６、７、８、９の成膜方法として、下記の２段階成膜を用いた。図５（ａ）に示すようにモリブデン（Ｍｏ）を、絶縁層３の側面３１上と上面３２上及びゲート電極５上に付着させ、モリブデンからなる第１導電性膜６及び第３導電性膜８を形成した。
【０１５０】
図５（ｂ）に示すようにモリブデン（Ｍｏ）を、第１導電性膜６及び第３導電性膜８の上に成膜し、モリブデンからなる第２導電性膜７及び第４導電性膜９を形成した。
【０１５１】
まず、１段目の成膜として、平均自由工程が大きく、成膜面に対する成膜材料（Ｍｏ粒子）の入射角度の分布が小さい電子ビーム蒸着を用いて、基板１の表面に対して垂直な方向（上面３２の法線方向）からＭｏを成膜した。これにより第１導電性膜６及び第３導電性膜８を形成した。尚、この時、第１導電性膜６の端部には突起部が形成された。また、第１導電性膜６と第３導電性膜８は接続しておらず、第１導電性膜６とゲート電極５も接続していなかった。
【０１５２】
次に、２段目の成膜として、絶縁層３の斜面３１に垂直な方向から第２導電性膜７を構成する材料が入射するように電子ビーム蒸着を行った。これにより、一段目の成膜により形成した第１導電性膜６の斜面３１上に位置する部分よりも膜密度の高い第２導電性膜７を、第１導電性膜６の斜面３１上に位置する部分の上に積層した。尚、この時、第２導電性膜は、第１導電性膜６の突起部上にも積層されていた。また、第４導電性膜９が第３導電性膜８上に積層されていた。そして、第２導電性膜７と第４導電性膜９とが接続するように成膜した。
【０１５３】
尚、図１０（ａ）に示すように、電子ビーム蒸着により成膜したＭｏは、材料が成膜対象の成膜面（斜面３１や上面３２）に入射する角度が垂直に近いほど、膜密度が高くなり、エッチングレートが小さくなる。
【０１５４】
よって、上記の２段階成膜により、高効率な電子放出構造を得ることができ、かつ、カソード導電性膜１０の斜面３１上に位置する部分が過剰にエッチングされることを抑制する事ができる。
【０１５５】
続いて、第２導電性膜７及び第４導電性膜９上に、幅が３μｍのライン＆スペースになるように、フォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いて、図６（ａ）に示す様に、各々の幅が３μｍにパターニングされた、Ｙ方向に離間した複数のカソード導電性膜１０及び複数のゲート導電性膜１２を形成した。この時の加工ガスとしては、モリブデンがフッ化物を作る材料であるので、ＣＦ４系のガスを用いた。
【０１５６】
但し、この段階では、図５（ｂ）に示す様に対向する第２導電性膜７と第４導電性膜９が接触している。
【０１５７】
続いて、図５（ｃ）に示す様に、電子放出部となる間隙１１を形成する為に、第２導電性膜７と第４導電性膜９に対して、その膜厚方向にエッチングするウェットエッチング処理を行った。エッチング液はＴＭＡＨを用いた。この結果、第２導電性膜７と第４導電性膜９との間に間隙１１が形成された。
【０１５８】
最後に、各カソード導電性膜１０を共通に接続するカソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０１５９】
以上の方法で電子放出素子を形成した後、図２に示した構成で電子放出素子の電子放出特性を評価した。
【０１６０】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３４Ｖとし、カソード電極２の電位を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３４Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは２０μＡであり、平均１５％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート導電性膜１２との接触に起因するリーク電流も観測されなかった。
【０１６１】
比較のために、第２導電性膜７と第４導電性膜９を形成しない以外は本実施例と同じ方法で作製した電子放出素子を作成した。本実施例の電子放出素子では、比較用の電子放出素子に比べて、カソード導電性膜１０の斜面３１上に位置する部分の高抵抗化を抑制することができた。また、本実施例では安定な電子放出を実現できた。
【０１６２】
本実施例で作成した電子放出素子を用いた画像表示装置においては、電子ビームの成形性に優れた表示装置を提供できた。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できた。
【０１６３】
（実施例２）
本実施例では、実施例１の２段目の成膜方法を変えた以外は、実施例１と同様であるので、ここでは実施例１との違いである２段目の成膜方法についてのみその製造方法を説明する。
【０１６４】
２段目の成膜として、成膜物質であるＭｏ粒子の入射角度の分布が大きいノンコリメートスパッタを行った。これにより一段目の成膜で形成した第１導電性膜６の絶縁層３の斜面３１上に位置する部分の膜密度よりも膜密度が高い第２導電性膜７で、第１導電性膜６の斜面３１上に位置する部分を覆った。
【０１６５】
尚、ノンコリメートスパッタのみで第１導電性膜６を形成した場合は、斜面３１上に良質な第１導電性膜を形成できる。しかしながら、リセス部４２内への成膜物質の堆積が大きくなりリーク電流を抑制できなかった。また、第１導電性膜の端部は電界増倍係数の大きな突起形状を形成できなかった。
【０１６６】
一方、本実施例のように、２段階成膜を行い、第２導電性膜７の形成にノンコリメートスパッタを用いた場合は、高効率な電子放出素子を得ることができた。さらに、カソード導電性膜１０の斜面３１上に位置する部分が過剰にエッチングされることを抑制する事もできた。
【０１６７】
本実施例で作成した電子放出素子の電子放出特性を、実施例１と同様に測定したところ、実施例１よりも電子放出効率は若干劣るが、良好な電子放出特性を得ることができた。
【０１６８】
（実施例３）
本実施例では、実施例１の２段階成膜方法を変えた以外は、実施例１と同様であるので、ここでは実施例１との違いである２段階成膜方法についてのみその製造方法を述べる。
【０１６９】
まず、１段目の成膜として、成膜される平面に対する成膜材料（Ｍｏ粒子）の入射角度の分布を小さくしたコリメートスパッタを用いて、基板１の表面に対して垂直な方向（上面３２の法線方向）からＭｏを成膜した。これにより第１導電性膜６及び第３導電性膜８を形成した。尚、この時、第１導電性膜６の端部には突起部が形成された。また、第１導電性膜６と第３導電性膜８は接続しておらず、第１導電性膜６とゲート電極５も接続していなかった。
【０１７０】
次に、２段目の成膜として、成膜される平面に対する成膜材料（Ｍｏ粒子）の入射角の分布が大きいノンコリメートスパッタを用いてＭｏを成膜した。これにより、一段目の成膜により形成した第１導電性膜６を覆う第２導電性膜を形成した。第２導電性膜の膜密度は、斜面３１上に位置する部分と上面３２上に位置する部分とで、その差はほとんどなかった。
【０１７１】
コリメートスパッタでは、実施例１の電子ビーム蒸着と同様な原理で、基板１の表面（第１絶縁層３の上面３２）に対して垂直な方向から成膜する事で、第１導電性膜６の端部に突起部を形成できた。
【０１７２】
また、ノンコリメートスパッタで成膜したＭｏは全体に膜密度が高くエッチングレートが十分小さい。そのため、高効率な電子放出構造を得ることができ、かつ、カソード導電性膜１０の斜面３１上に位置する部分が過剰にエッチングされることを抑制する事ができた。
【０１７３】
本実施例で作成した電子放出素子の電子放出特性を、実施例１と同様に測定したところ、実施例２と同様に、良好な電子放出特性を得ることができた。
【図面の簡単な説明】
【０１７４】
【図１】本発明の電子放出素子の構成を表す模式図
【図２】本発明の電子放出素子の詳細を表す断面拡大模式図
【図３】本発明の電子放出素子の特性を測定する構成を表す模式図
【図４】本発明の電子放出素子の製造工程の一部を表す模式図
【図５】本発明の電子放出素子の製造工程の別の一部を表す模式図
【図６】本発明の電子放出素子を表す模式図
【図７】電子放出素子を配列した電子源に関する説明図
【図８】電子放出素子を用いた画像表示装置の説明図
【図９】画像表示装置を駆動する駆動回路の一例を表す回路図
【図１０】成膜角度とエッチングレート、および、膜密度と抵抗率の関係を表す図
【符号の説明】
【０１７５】
２  カソード電極
３  第１絶縁層
５  ゲート電極
６  第１導電性膜
７  第２導電性膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010146917.tif 000009
【図８】
2010146917.tif 000010
【図９】
2010146917.tif 000011
【図１０】
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