(57)【要約】      （修正有）【課題】有機絶縁材を用いた絶縁層と導体材料を用いた配線層が交互に積層された多層構造の多層配線基板について、半導体素子の実装リフロー時に基板のバンプ位置と半導体素子のバンプ位置とがズレる事無く実装でき、実装性が良好な半導体素子実装用の多層配線基板とその製造方法を提供する。【解決手段】半導体素子２０１の実装がはんだバンプ２０３を介したフリップチップ接続で、多層配線基板２０００の最外層部分にある半導体素子２０１実装用のパッドのトータルピッチを、実装予定の半導体素子２０１のバンプ２０３のトータルピッチより小さくし、且つ、実装のリフロー熱でそれぞれ膨張した結果、双方のトータルピッチが等しくなる寸法とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
有機絶縁材料を使用した絶縁層と、導体材料を使用した配線層とが、交互に積層された多層構造を有する半導体素子実装用の多層配線基板であって、
半導体素子の実装方法がはんだバンプを介したフリップチップ接続であり、
前記多層配線基板の最外層部分に形成されている半導体素子実装用のパッドのトータルピッチが、実装予定の半導体素子のバンプのトータルピッチよりも小さく、且つ、
該半導体素子が実装される際のリフローの熱によって該多層配線基板と該実装予定だった半導体素子がそれぞれ膨張した結果、前記双方のトータルピッチが等しくなる寸法に作られていること、
を特徴とする多層配線基板。
【請求項２】
前記半導体素子搭載用のパッドの位置が、前記膨張の結果、前記双方のトータルピッチが等しくなる寸法になるよう、前記半導体素子搭載部分の中心を基準として、前記搭載予定の半導体素子のバンプがある範囲よりも狭い範囲に設けてあること、
を特徴とした請求項１に記載の多層配線基板。
【請求項３】
前記半導体素子搭載用のパッドの位置が前記狭い範囲に設けてあることについて、半導体素子搭載部分の中心を基準として３０００ｐｐｍ以下の収縮率であること、
を特徴とした請求項２に記載の多層配線基板。
【請求項４】
有機絶縁材料を使用した絶縁層と、導体材料を使用した配線層とが、交互に積層された多層構造を有する半導体素子実装用の多層配線基板を製造する方法であって、
半導体素子の実装方法がはんだバンプを介したフリップチップ接続であり、
多層配線基板の最外層部分に形成されている半導体素子搭載用のパッドのピッチを収縮させる方法が、最外層部分の導体層部分のパッドはソルダーレジストの開口よりもあらかじめ収縮量を補う分だけ大きく作成しておき、ソルダーレジストの開口部分のみを収縮させて形成すること、
を特徴とする多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリイミド等の樹脂からなる絶縁層と導体配線層が交互に積層してなる多層構造を有する薄型多層配線基板およびその製造方法に関し、特に半導体素子搭載用インターポーザに好適なものである。
【背景技術】
【０００２】
近年、半導体大規模集積回路（ＬＳＩ）等の半導体素子ではトランジスターの集積度が高まり、入出力端子数も年々増加している。半導体素子をプリント配線基板に実装するために、ＦＣ−ＢＧＡやＣＳＰ等のインターポーザが開発され、実用化されている。
【０００３】
半導体素子内の処理速度が高まるにつれ、インターポーザ内を伝送する信号も高速化の要求が高まってきている。これとともに、半導体素子の入出力端子数も増加の傾向にあり、インターポーザとの接続方法は、ワイヤーボンディングでは対応しきれなくなり、格子配列のフリップチップ接続が必要となる。
この為、インターポーザ内の接続端子からの配線の引き回しが単層では困難になり、少なくとも２層に分けて配線を行う必要が出てくる。
一方、信号の高速化に対応するため、配線のマイクロストリップ構造やストリップ構造、あるいは、コプレナー構造を採用する必要が出てくることになり、インターポーザの構造はますます多層化の方向にある。
【０００４】
このような多層配線基板は銅貼基板やセラミック基板上に絶縁樹脂層と導体配線層を交互に積み上げて形成される（例えば特許文献1参照）。
この工法にて作製された多層配線基板の絶縁層は、ポリイミド等の樹脂を塗布することにより形成し、薄膜化することができる。また、導体配線層はめっきで形成でき、微細配線が可能となる。一方、上下の導体配線層を接続するビアホールはレーザ加工等にて孔を形成し、内部をめっきで埋めることにより形成できる。このため、従来の銅貼り基板を一括積層する多層プリント配線基板、あるいは、グリーンシートを積層して一括焼成するセラミック多層配線基板に比べ、高配線密度化、薄膜化、小型化を図ることができる。
【０００５】
また、これとは別に、従来の多層プリント配線基板に銅箔付ポリイミドフィルムを接着剤で貼り合わせた構成のものあり、この構成においても、銅箔の薄さから微細配線を形成することが可能となり、同じように、高配線密度化、薄膜化、小型化を図ることができる（例えば特許文献2参照）。
さらにテープ状のフィルムのためリールトゥリールでの処理が可能となり従来の枚葉処理とは異なり生産効率の向上も可能となる。
【０００６】
ところが、半導体素子の熱膨張係数が多層配線基板の熱膨張係数基板より小さい為、実装時のリフローの温度によって多層配線基板が半導体素子よりも大きく膨張してしまうことになり、半導体素子側のバンプの位置と、多層配線基板のバンプの位置とがずれてしまうこと問題が有った。これは、例えば断面を観察すると、端部部分がハの字のように接合されてしまう事が確認できる現象であった。
この問題は非常に重大であり、特に、鉛フリーはんだ等では実装時のリフロー温度が高い為、この傾向が顕著となり形状不良を起こしてしまうことが有った。
【特許文献１】特開平４−１４８５９０号公報
【特許文献２】特開２００１−５３１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前記従来の技術の問題点に鑑みてなされたものであり、その目的は、有機絶縁材を使用した絶縁層と導体材料を使用した配線層が交互に積層された多層構造を有する半導体素子実装用の多層配線基板について、半導体素子の実装リフロー時に基板のバンプ位置と半導体素子のバンプ位置とがズレる事無く実装できるようにすることで、実装性の良好な多層配線基板とその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決する為に、請求項１に発明は、有機絶縁材料を使用した絶縁層と、導体材料を使用した配線層とが、交互に積層された多層構造を有する半導体素子実装用の多層配線基板であって、半導体素子の実装方法がはんだバンプを介したフリップチップ接続であり、前記多層配線基板の最外層部分に形成されている半導体素子実装用のパッドのトータルピッチが、実装予定の半導体素子のバンプのトータルピッチよりも小さく、且つ、該半導体素子が実装される際のリフローの熱によって該多層配線基板と該実装予定だった半導体素子がそれぞれ膨張した結果、前記双方のトータルピッチが等しくなる寸法に作られていること、を特徴とする多層配線基板である。
【０００９】
請求項２の発明は、前記半導体素子搭載用のパッドの位置が、前記膨張の結果、前記双方のトータルピッチが等しくなる寸法になるよう、前記半導体素子搭載部分の中心を基準として、前記搭載予定の半導体素子のバンプがある範囲よりも狭い範囲に設けてあること、を特徴とした請求項１に記載の多層配線基板である。
【００１０】
請求項３の発明は、前記半導体素子搭載用のパッドの位置が前記狭い範囲に設けてあることについて、半導体素子搭載部分の中心を基準として３０００ｐｐｍ以下の収縮率であること、を特徴とした請求項２に記載の多層配線基板である。
【００１１】
請求項４の発明は、有機絶縁材料を使用した絶縁層と、導体材料を使用した配線層とが、交互に積層された多層構造を有する半導体素子実装用の多層配線基板を製造する方法であって、半導体素子の実装方法がはんだバンプを介したフリップチップ接続であり、多層配線基板の最外層部分に形成されている半導体素子搭載用のパッドのピッチを収縮させる方法が、最外層部分の導体層部分のパッドはソルダーレジストの開口よりもあらかじめ収縮量を補う分だけ大きく作成しておき、ソルダーレジストの開口部分のみを収縮させて形成すること、を特徴とする多層配線基板の製造方法である。
【発明の効果】
【００１２】
本発明の多層配線基板およびその製造方法によれば、有機絶縁材の絶縁層と導体材料の配線層が交互に積層された多層構造を有する多層配線基板について、最外層部分に形成されている半導体素子搭載用のパッドの位置が半導体素子搭載部分の中心を基準として或る係数をかけ、収縮させることによって、半導体素子の実装リフロー時に基板のバンプ位置と半導体素子のバンプ位置がずれる事無く実装できるようになり、実装性の良好な基板を提供することができた。
【発明を実施するための最良の形態】
【００１３】
本発明に係る多層配線基板とその製造方法をより詳細に述べる。
図１（ａ）に示す有機絶縁材による絶縁層１０１と導体材料による配線層１００を有する基材１０００に、図１（ｂ）に示す上下の導体配線層を接続するビアホール１０２を形成する。
なおプリント配線板に使用する基材の材料には各種使用できるが、生産工程では生産効率の向上の為にリールトゥリールによって処理することが好ましい。その材料としては絶縁材料にポリイミド、導体材料に銅箔を使用した銅箔付きポリイミドフィルムがより好ましい。ここで銅箔付きポリイミドフィルムを推奨する理由として、リールトゥリール処理ができる絶縁層には液晶ポリマー、ポリイミド樹脂、ポリオレフィン樹脂等が挙げられるが、耐熱性、可撓性、平滑性、低吸水率を満足するものとしてポリイミド樹脂を推奨する。また導体層には金属から成り、導電性のよいものであれば構わないが、コストおよび導電性から一般的に銅が好ましく、電解銅箔、圧延銅箔等の平滑性の良い銅箔がより好ましい。
【００１４】
ビアホールを形成する方法については、レーザ加工が好ましい。レーザについては炭酸ガスレーザ、ＹＡＧレーザ（基本波、第２高調波、第３高調波、又は第４高調波）、或いはエキシマーレーザ等があるが、導体層、絶縁層共に加工を行う為、両者を同時に加工することの出来る４００ｎｍ以下の短波長レーザであるＹＡＧレーザ(第３高調波、又は第４高調波)、或いは、エキシマーレーザがより好ましい。
次に、ビアホール下層に堆積した有機絶縁材料の残さを過マンガン酸カリウムと水酸化ナトリウムの混合液等の液中に基板を浸漬させ、デスミア処理を行う。
【００１５】
次に図１（ｃ）に示すように上下の配線層を接続する為のフィルドビア銅めっきを行い、ビアホールをめっき銅で充填するフィルドビア１０３を形成する。めっき工程は樹脂面に電解めっきのシード層を形成する、無電解銅めっきまたはダイレクトプレーティングを行う工程とシード層を給電パターンとし、めっきを行う電解めっき工程とがある。フィルドビア銅めっきを行うめっき浴については銅濃度が高く、硫酸濃度の低いいわゆる一般浴といわれる浴で行う。なお、フィルドビアめっき後の断面は絶縁層の上に基材の銅箔、その上に電解めっきの銅１０４が析出している状態である。
【００１６】
フィルドビアめっき後は導体層表面にめっきが厚くつくために後のパターンめっきを行うためには図１（ｄ）に示すように膜厚を減らす必要がある。膜厚を減らすために行う研磨については物理研磨と化学研磨があるが、物理研磨を行うと、テープ状の基材の場合には基材の伸縮により、後の工程においてアライメント不良等の不具合を起こすため、化学研磨が好ましい。化学研磨は公知のエッチング液を使用して行うことが出来る。
【００１７】
次に図１（ｅ）に示すようにフォトレジスト１０５をコートし、図１（ｆ）に示すように露光、現像を行い、図１（ｇ）に示すように表裏同時にエッチングをし、図１（ｈ）に示すようにレジスト剥離を行うといった公知のフォトリソグラフィー技術を使用して回路を形成する。
このようにして形成した基板に対して、図２（ｉ）に示すように導体層の両面に薄膜接着層１０６を介して片面銅箔つきポリイミド１０７をロールラミネートすることにより積層する。
積層した基材に対しては、工程としては積層前の基材と同様に、ビアホール用孔部レーザー加工、ビアホールフィルドビアめっき処理、銅箔化学研磨、レジストコート、露光、現像、エッチング、レジスト剥離の工程を繰り返し行うことにより、図２（ｊ）に示すように積層部の回路を形成する。
この工程を図２（ｋ）のように所望の層数に達するまで繰り返す。
【００１８】
回路形成が終了後、図２（ｌ）に示すように表裏にソルダーレジスト１０８を加工し、ニッケル金めっき１０９等の表面処理を施す。これらについても、公知の方法を適宜採用して加工を行えばよい。
その後、パッケージサイズに加工すべく外形抜きを行い、必要に応じて、図２（ｍ）に示すようにフリップチップ接続の為のパッドにはんだプリコート１１０や、スティフナー（ｓｔｉｆｆｅｎｒ）と呼ばれる補強板１１１貼り付けを行う。
【００１９】
ここで、最外層の半導体素子と接続するパッドは、図３（ａ）に示すように半導体素子２０１のパッドの位置２０３を同じで作製した場合、常温の状態でパッドの位置はあっているが、リフローを通すと（半導体素子の熱膨張係数と比較して多層配線基板２０００の熱膨張係数が大きいために）、多層配線基板の方がより膨張し、図３（ｂ）のようにパッドの位置２０３も広がってしまう。
従来の技術では、実際はこの状態で接合されてしまうため、バンプがハの字のような状態となってしまう。この状態では、形状不良はもちろんであるが、バンプ位置が大きくずれてうまく接合できない状態、いわゆるコールドジョイントになる可能性がある。また、リフローの冷却時には基板は収縮しようとする為、バンプにかかる応力が大きくなってしまう。
【００２０】
これを防止するべく、本発明は、常温時の半導体素子のバンプのトータルピッチと多層配線基板のパッドのトータルピッチを変えることで対応する。
具体的には、図４（ａ）に示すように多層配線基板の半導体素子を接続する為のパッド部分３０１のみ、設計寸法を半導体素子搭載部分の中心を基準として適当な或る係数をかけることによりやや狭い範囲に存在するように作成しておく。
これにより、常温時は図４（ｂ）のようにバンプ位置２０３が多層配線基板のほうが狭い範囲に存在しているが、実装時のリフローで熱がかかった状態では、図４（ｃ）のように多層配線基板が膨張することでバンプ位置２０３が広がり、結局は、半導体素子のバンプ位置と多層配線基板のパッド位置とを揃えられる。
【００２１】
なお、多層配線基板の半導体素子を接続する為のパッド部分の収縮量に関しては、収縮量が大きすぎる場合はリフローの際に本来接続されるべきバンプではなく、その隣のバンプと接続されてしまう可能性が発生するため、伸縮量に関しては３０００ｐｐｍを上限にすることが望ましい。
また、この収縮量は使用するはんだバンプの種類によってリフローの温度が異なり、基板の伸び量も変化する為、変えることが望ましい。おもに共晶はんだと鉛フリーはんだで収縮量を変えることが望ましく、鉛フリーはんだの方がリフロー温度が高いので、収縮量をあらかじめ大きく設定をしておく。
【００２２】
最外層の回路形成の際は、半導体素子を接続する為のパッド部分のみ、半導体素子搭載部分の中心を基準として或る係数をかけることにより、収縮させる必要があるので、図５（ａ）のような通常のソルダーレジストによる開口位置４０１に対して、半導体素子搭載部分の中心を基準として図５（ｂ）のようにパッド開口部に収縮をかけて形成を行う。この際、最外層の導体層部分のランド４０２が収縮に対応しきれない場合が発生する可能性があるので、導体層のランド部分４０２をソルダーレジストの開口部の収縮に対応するため図５（ｃ）のように補正をして特に端部部分を大きく形成する。このようにすることにより、はんだバンプの種類を変更する場合などの収縮量を変化させる際に、ソルダーレジスト工程のみの変更で可能となる。
但し、パッドピッチが狭く、パッドを大きくすることが困難な場合もありうるので、その際は各導体層のパターン位置、ビア位置等も収縮をかけて対応する。
その後、半導体素子を実装し、所望のパッケージを得る。
【実施例】
【００２３】
以下に、具体的な実施例により本発明を説明する。
基板には両面銅箔付ポリイミドテープ(三井化学製、ネオフレックス  Ｃｕ／ＰＩ／Ｃｕ＝６μｍ／３０μｍ／６μｍ)を使用した。この基板にビアホール用孔部を加工する為に、波長３５５ｎｍの紫外線レーザを使用し、ビアホール用孔部加工を行った。加工したビアホール用孔部径は６０μｍであった。
その後、ビアホール用孔部底部に堆積した樹脂残さを除去する為に、過マンガン酸カリウムと水酸化ナトリウムを3対2の割合でイオン交換水に溶解させ、約５０℃に加熱した。この混合液中に基板を浸漬させ、樹脂残さを除去した。
【００２４】
次いで、電気めっきのシード層を形成する為に無電解銅めっき処理を行った。その後硫酸銅めっき液により電解めっき処理を行った。
次に銅厚を薄くする為に化学研磨を行った。化学研磨液は硫酸過水系の化学研磨液を使用して、めっき後の銅厚約２０μｍから約１１μｍまで導体層両面を研磨した。
【００２５】
次に両面の配線パターン形成するために、配線形成用のドライフィルムレジストをラミネーターにより加熱加圧し張り合わせレジスト層を形成した。
次いで、所定のパターンを形成したフォトマスクを用いて超高圧水銀ランプを光源とした平行光にて露光し、１％炭酸ナトリウム水溶液にて現像を行い、所望のレジスト形状を得た。
銅のエッチングは比重１．４０の塩化第二鉄にてエッチングを行い形成した。その後、レジストを３％水酸化ナトリウム水溶液にて剥離を行い、回路パターンを得た。
【００２６】
その後、両面に接着剤を介して片面銅箔付きポリイミド（三井化学、商品名ネオフレックス）をロールラミネーターにて張り合わせ、その後同様にビア形成、回路形成を行い４層基板を形成した。
そして再度、片面銅箔付きポリイミドを接着剤を介して積層することで６層にし、ビア形成および銅めっきまで同様に行った
【００２７】
その後同様にレジストコート、露光、現像、エッチング、剥離を行い、最外層の回路形成を行った。
最外層の回路形成はあらかじめ回路形成用のマスクにおいて半導体素子搭載部分のランドに対してのちのソルダーレジスト工程の開口部収縮に対応できるように補正を入れ大きく形成されるようにした。
【００２８】
そして最外層部分にソルダーレジストによりパターンを形成した、なおこの際半導体素子搭載部分に対して半導体素子搭載部分の中心を基準として２０００ｐｐｍの収縮をかけて開口部を形成した。
その後、フリップチップパッドにはんだプリコートを施し、パッケージサイズに外形抜きを行い、反り防止の為のスティフナーをチップ実装部の周囲に張り合わせて薄型多層基板を得た。
【００２９】
図４のように得られた多層基板２０００に対して半導体チップ２０１を実装し、リフロー後にX線検査装置によって接合状態を確認したところ、基板リフロー時の熱膨張によって多層基板側のバンプ位置と半導体素子側のバンプ位置が位置ずれをすることなく、接合されていた。また、一番接合のずれが大きいと考えられるチップの端部もはんだバンプ２０３接合不良が起きている現象は確認できず、良好な実装状態であった。
【００３０】
＜比較例＞
比較例として、実施例の多層配線基板の半導体素子を接続する為のパッド部分に収縮をかけずにソルダーレジスト工程にて開口部を形成した基板も同様に作成した。
【００３１】
その基板についても同様にチップ実装したところ、チップ実装後のリフローにおいてバンプの接合部分の変形が特にチップ端部で大きく、その後のX線検査ではチップ端部にバンプが接合していない部分や接合していても形状がよくないいわゆるコールドジョイントも多発していた。
【図面の簡単な説明】
【００３２】
【図１】本発明の多層配線基板の製造方法に係る一例を示す説明図
【図２】図１に続く説明図
【図３】従来の多層配線基板に半導体素子を実装した様子を示す説明図
【図４】本発明の多層配線基板に係る一例に半導体素子を実装した様子を示す説明図
【図５】本発明の半導体素子搭載部の作成の様子を示す説明図
【符号の説明】
【００３３】
１００    導体層
１０１    絶縁層
１０００  基材
１０２    ビアホール
１０３    電解めっき金属（フィルドビア）
１０４    電解めっき層
１０５    感光性樹脂
１０６    積層接着層
１０７    片面基材
１０８    ソルダーレジスト
１０９    ニッケル金めっき層
１１０    はんだバンプ
１０９    スティフナー
２０１    半導体素子
２０２    プリント基板
２０３    はんだバンプ
２０００  本発明の多層配線基板
３０１    半導体素子搭載部
４０１    ソルダーレジスト開口部
４０２    最外層のランド部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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