(57)【要約】【課題】半導体装置における放熱性の向上を図る。【解決手段】配線基板３上にＳＯＣ１が搭載されたＢＧＡ８において、ＳＯＣ１が、少なくとも一部の領域がＳＯＣ１の中央部側に配置された演算回路１ｇを有しており、ＳＯＣ１の主面の演算回路１ｇ上に第２パッド１ｉを設け、この第２パッド１ｉと配線基板３のボンディングリード３ｃとを直接第２ワイヤ４ｂで接続することで、演算回路１ｇから発せられる熱を第２ワイヤ４ｂを介して配線基板３に逃がすことができ、ＢＧＡ８における放熱性の向上を図ることができる。【選択図】図１
2010034101.tif 000002
【特許請求の範囲】
【請求項１】
複数のボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップと、
前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記半導体チップ及び前記複数のワイヤを封止する封止体と、
前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、
を含み、
前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、
前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有し、
前記演算回路の周波数は、前記入出力回路の周波数よりも高く、
前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、
前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第１パッドと、前記第１パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第２パッドとを有し、
前記複数のワイヤは、前記第１パッドと電気的に接続される第１ワイヤと、前記第２パッドと電気的に接続される第２ワイヤとを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数のボンディングリードは、前記配線基板に形成された複数の基板配線を介して前記複数のランドとそれぞれ電気的に接続されており、
前記複数の基板配線は、前記半導体チップの前記裏面の下側に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記半導体チップは、導電性のダイボンド材を介して前記配線基板の前記上面上に搭載されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記演算回路は、前記第１パッド側に位置する第１領域と、前記第１領域よりも面積が大きく、かつ前記主面における前記中央部側に位置する第２領域とを有し、
前記演算回路の前記第２領域と前記第２パッドとの距離は、前記演算回路の前記第２領域と前記第１パッドとの距離よりも近いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１パッドは、電源電位を供給する電源電位用パッドと、基準電位を供給する基準電位用パッドと、信号の伝送を行う信号用パッドとを有し、
前記第１パッドは、前記入出力回路に隣接して形成され、
前記第１パッドのうちの前記信号用パッドは、前記入出力回路とのみ電気的に接続され、
前記入出力回路と前記外部機器との間で入出力される信号は、前記第１ワイヤ及び前記第１パッドを介して伝送され、
前記演算回路は、前記配線を介して前記入出力回路と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第２パッドは、前記演算回路上に形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第２パッドは、前記演算回路と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記演算回路には、前記第２ワイヤ及び前記第２パッドを介して電源電位、又は基準電位が供給されることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記ワイヤの抵抗成分は、前記半導体チップの前記主面に形成された前記配線の抵抗成分よりも小さいことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記複数の回路素子は、前記半導体チップの前記裏面よりも、前記半導体チップの前記主面側に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記演算回路を動作させるのに必要な電力は、前記入出力回路を動作させるのに必要な電力より大きいことを特徴とする半導体装置。
【請求項１２】
請求項５記載の半導体装置において、前記第２パッドは、前記信号用パッドに電気的に接続されていないことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記ワイヤは、Ａｕワイヤであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記入出力回路は、アナログ系回路もしくはデジタル系回路であることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、前記封止体を形成する樹脂の熱伝導率は、金属から成る配線を有する前記配線基板の熱伝導率より小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、システム・オン・チップを搭載した半導体装置に関する。
【背景技術】
【０００２】
ＢＧＡ型の半導体装置において、複数のランドとレーザ加工によって複数のランドそれぞれの上部に形成されたスルーホールとスルーホール内に配置されたメッキ膜とを有するパッケージ基板と、パッケージ基板に搭載された半導体チップと、半導体チップとパッケージ基板とを接続する導電性ワイヤと、パッケージ基板のランドに設けられた複数の半田バンプとからなる構成がある（例えば、特許文献１参照）。
【特許文献１】特開２００６−１９０７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年では、半導体装置の高機能化に伴い、半導体チップ（以降、単にチップともいう）の主面（回路形成面）には例えばＣＰＵ（Central Processing Unit)のような演算処理を行う回路素子以外にも、外部機器からの信号を入力する（又は、外部機器に信号を出力する）入出力回路として、アナログ系、デジタル系、又はマクロ系などの回路素子など、様々な品種の回路が設けられている。この中でも、入出力回路は、外部機器と信号の入出力を頻繁に行うためノイズ耐性や伝達速度の高速化が要求される。
【０００４】
このような問題点を考慮し、信号の入出力を行うためのパッド（電極）の近傍に入出力回路は配置されている。
【０００５】
しかしながら、例えば前記特許文献１（図１）のように、回路に外部からの信号や電力を供給するためのパッドは、チップの各辺に沿って周縁部に形成されている。そのため、上記の問題点を考慮した場合、入出力回路もチップの周縁部に配置することが好ましい。この結果、これらの入出力回路に入力された信号を演算処理する演算回路の大半は、空いた領域であるチップの中央部側に設けられることが多い。
【０００６】
ここで、演算回路は、上記したように、各入出力回路に対して演算処理を行うため、消費電力が入出力回路よりも高い。これにより、発熱量も入出力回路より高くなる。そして、発熱量が高くなると、入出力回路がこの熱の影響で動作が不安定となるため、半導体装置の信頼性が低下することが問題となる。
【０００７】
そこで、演算回路も、パッドの近傍に配置し、このパッドに接続された導電性部材であるワイヤを介して放熱することが考えられる。
【０００８】
しかし、上記したように、周辺部には複数の入出力回路が優先的に配置されているため、演算回路の全体をパッド近傍に近づけて配置することが困難である。言い換えれば、チップの中央部に位置する演算回路の一部では、ＩＲドロップや発熱の問題を対策することが困難である。すなわち、チップの中央部に配置される演算回路の一部の放熱をどのように行うかが問題となる。
【０００９】
また、半導体チップの主面（回路形成面）を配線基板の上面と対向させて実装する、所謂、フリップチップ接続方式により実装し、半導体チップの裏面を露出させることで、放熱性を向上させることが考えられる。
【００１０】
しかし、フリップチップ接続方式は、半導体チップのパッドのピッチに合わせて、基板の電極のピッチも形成することが必要であり、狭ピッチで電極を形成するための技術を適用する必要がある。また、バンプ電極と基板の電極との接合性を向上させるために、基板の電極上にめっき層や半田材を形成したり、基板と半導体チップとの間にアンダーフィル樹脂を充填する必要がある。このような理由から、フリップチップ接続方式は、ワイヤボンディング方式に比べ、技術料が高く、製造される半導体装置のコストも増加するという問題も起こる。
【００１１】
さらに、半導体装置の放熱性を向上させる技術の一つとして、一般的にヒートシンクの装着が上げられるが、ヒートシンクのコストも高いため、半導体装置のコスト上昇が問題となる。
【００１２】
本発明の目的は、半導体装置における放熱性の向上を図ることができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。
【００１４】
さらに、本発明の他の目的は、半導体装置における製造コストの低減化を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
すなわち、本発明は、複数のボンディングリードが形成された上面、及び複数のランドが形成された下面を有する配線基板と、複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップとを含むものである。さらに、前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、前記半導体チップ及び前記複数のワイヤを封止する封止体と、前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、を含むものである。さらに、前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有するものである。さらに、前記演算回路の周波数は、前記入出力回路の周波数よりも高く、前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第１パッドと、前記第１パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第２パッドとを有するものである。さらに、前記複数のワイヤは、前記第１パッドと電気的に接続される第１ワイヤと、前記第２パッドと電気的に接続される第２ワイヤとを有するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１９】
少なくとも一部の領域が半導体チップの中央部側に配置された発熱体である演算回路を有する半導体チップを搭載した半導体装置において、半導体チップの主面に演算回路に対応するパッドを設け、このパッドと配線基板のボンディングリードとを直接ワイヤで接続することで、演算回路から発せられる熱をワイヤを介して配線基板に逃がすことができ、これにより、半導体装置における放熱性の向上を図ることができる。
【００２０】
また、半導体装置において放熱性の向上を図ることができるため、入出力回路が熱の影響で動作不安定になることを防止でき、その結果、半導体装置の信頼性の向上を図ることができる。
【００２１】
また、半導体チップと配線基板の接続をフリップチップ接続ではなく、ワイヤによって接続するため、フリップチップ接続に比較して半導体装置の製造コストを低減することができる。さらに、ヒートシンクを装着せずにワイヤを介して放熱性を向上させるため、半導体装置の製造コストの上昇を抑制することができ、半導体装置の製造コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２４】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造を示す断面図、図３は図１に示す半導体装置の外部端子の配列の一例を示す裏面図、図４は図１に示す半導体装置の内部構造を一部を破断して示す斜視図である。また、図５は図１に示す半導体装置の回路構成の一例を示す回路ブロック図、図６は図１に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図、図７は図１に示す半導体装置の実装構造の一例を示す断面図である。
【００２７】
図１〜図４に示す本実施の形態の半導体装置は、配線基板３の上面３ａ上に半導体チップが搭載された樹脂封止型の半導体パッケージであり、本実施の形態では、その一例として、半導体装置の外部端子である複数の半田ボール５が配線基板３の下面３ｂに設けられたＢＧＡ（Ball Grid Array)８を取り上げて説明する。
【００２８】
ＢＧＡ８には、複数のボンディングリード（電極）３ｃが形成された上面３ａ、及び上面３ａとは反対側に位置し、かつ複数のランド（電極）３ｄが形成された下面３ｂを有する配線基板３が組み込まれている。さらに、複数の回路素子及び複数の配線（バス配線、内部配線）を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッド（電極）１ｃが形成された主面（回路形成面）１ａ、及び前記主面１ａとは反対側に位置する裏面１ｂを有し、かつ配線基板３の上面３ａ上において、複数のボンディングリード３ｃの内側の領域に搭載された半導体チップを有している。
【００２９】
なお、ＢＧＡ８に搭載された半導体チップは、例えば、種々の回路素子が形成されたＳＯＣ（システム・オン・チップ）１であり、シリコンから成る。
【００３０】
また、ＢＧＡ８は、図２に示すようにＳＯＣ１の複数のパッド１ｃと配線基板３の複数のボンディングリード３ｃとをそれぞれ電気的に接続する複数のワイヤ（導電性部材、Ａｕワイヤ、クリップ）４と、ＳＯＣ１及び複数のワイヤ４を封止する封止体６と、配線基板３の複数のランド３ｄ上にそれぞれ接続された外部端子である半田ボール５（ボール電極、半田材）とを有している。
【００３１】
図３に示すように、複数の半田ボール５は配線基板３の下面３ｂ側において、格子状に配置されて設けられている。
【００３２】
また、配線基板３は、図２に示すように、コア材３ｈと、その上面側に設けられた複数のボンディングリード３ｃ及び基板配線３ｅと、下面側に設けられた複数のランド３ｄ及び基板配線３ｅと、上下面の基板配線３ｅを電気的に接続するスルーホール配線３ｆと、上下面それぞれの基板配線３ｅを覆う絶縁膜であるソルダレジスト３ｇとを有している。つまり、上面３ａに形成された複数のボンディングリード３ｃは、配線基板３に形成された複数の基板配線３ｅを介して複数のランド３ｄとそれぞれ電気的に接続されており、さらに複数の基板配線３ｅは、ＳＯＣ１の裏面１ｂの下側（ＳＯＣ１と平面的に重なる領域）に形成されている。なお、配線基板３における各配線は、例えば、銅合金などから成り、コア材３ｈやソルダレジスト３ｇは、例えば、絶縁性の樹脂材などから成る。
【００３３】
また、ＳＯＣ１は、配線基板３の上面３ａ上にダイボンド材（接着剤）２によって接合されている。ダイボンド材２は、例えば、銀フィラなどを含む導電性のペースト材、又は導電性のフィルムである。
【００３４】
また、ＳＯＣ１の複数のパッド１ｃは、平面形状が矩形状から成るＳＯＣ１の主面１ａの各辺に沿って形成された第１パッド１ｈと、第１パッド１ｈよりもＳＯＣ１の主面１ａにおいて中央部側に位置する第２パッド（電極、演算回路用パッド、放熱用パッド）１ｉとを有している。なお、本実施の形態では、例えば平面形状が四角形から成る。
【００３５】
さらに、ＢＧＡ８において、複数のワイヤ４は、第１パッド１ｈと電気的に接続される第１ワイヤ４ａと、第２パッド１ｉと電気的に接続される第２ワイヤ４ｂとを有している。
【００３６】
また、ＢＧＡ８では、図６に示すように、そのＳＯＣ１において、複数の回路素子は、複数のパッド１ｃよりもＳＯＣ１の主面１ａ側における中央部側に形成されている。つまり、複数の回路素子は、主面１ａ側の周縁部に形成された複数の第１パッド１ｈの配列の内側の領域の回路形成領域１ｓに形成されている。また、複数の回路素子は、ＳＯＣ１の裏面１ｂよりも主面１ａ側に形成されている。
【００３７】
さらに、ＳＯＣ１では、複数の回路素子は、外部機器７（図５参照）と信号の入出力を行う入出力回路１ｆや、外部機器７から入出力回路１ｆに入力された信号を演算処理する演算回路１ｇを含んでおり、そのうち、入出力回路１ｆは、周辺回路などとも呼ばれ、アナログ系回路１ｐ、デジタル系回路１ｑ、他の回路１ｒなどである。アナログ系回路１ｐは、例えば、アナログ／デジタル変換、ＵＳＢ（Universal Serial Bus) などであり、デジタル系回路１ｑは、例えば、ＳＣＩＦ（シリアルコミュニケーションインタフェース）などである。さらに、他の回路１ｒは、例えば、タイマーなどである。
【００３８】
一方、演算回路１ｇは、例えば、ＣＰＵ、グラフィックコントローラなどである。
【００３９】
本実施の形態のＢＧＡ８は、必然的に少なくとも一部の領域がＳＯＣ１の中央部側に配置された発熱量が大きな演算回路１ｇを主面１ａ側に有するＳＯＣ１を備え、このＳＯＣ１において、演算回路１ｇ上に主面１ａの周縁部に設けられた複数の第１パッド１ｈとは異なる第２パッド１ｉを設け、この第２パッド１ｉと第２ワイヤ４ｂの一端を接続するとともに、第２ワイヤ４ｂの他端と配線基板３を接続する構造のものである。
【００４０】
これにより、ＳＯＣ１の主面１ａ側において演算回路１ｇから発せられる熱を、導電性の第２ワイヤ４ｂ及び配線基板３を介して配線基板３の下面３ｂ側に設けられた半田ボール５に伝えて逃がすことができる。
【００４１】
その際、ＳＯＣ１では、その主面１ａ側にＣＰＵなどの演算回路１ｇや、アナログ系回路１ｐやデジタル系回路１ｑなどの入出力端子を有する入出力回路１ｆが形成されているが、これらの入出力回路１ｆは、図６に示すように、ＳＯＣ１の周辺側に配置する必要がある。この理由は、まず外部機器との信号の入出力を高速で処理するために、第1パッド１ｈがＳＯＣ１の主面１ａの周縁部に配置されているためである。また、入出力回路１ｆの中でも、例えばアナログ系回路１ｐは独立系電源のため、ノイズの影響を受けないよう、第１パッド１ｈのできるだけ近傍に配置しておきたいためである。そのため、必然的に演算回路１ｇの少なくとも一部の領域もしくは全体が第１パッド１ｈの配列の内側、すなわち主面１ａの中央部側に配置されることになる。
【００４２】
そこで、ＢＧＡ８では、図１及び図２に示すように、ＳＯＣ１において、演算回路１ｇ上もしくはその近傍に、主面１ａの外周部に設けられた複数の第１パッド１ｈとは異なる第２パッド１ｉを設け、この第２パッド１ｉに第２ワイヤ４ｂを接続することで、発熱体となる演算回路１ｇの直近から熱を逃がす経路を設けたものである。
【００４３】
なお、図７はＢＧＡ８の実装構造を示すものであり、ＢＧＡ８をマザーボード（実装基板）９に実装した際には、放熱経路１０に示すようにＳＯＣ１から発せられる熱を、第２ワイヤ４ｂを介してＢＧＡ８の下面側の半田ボール５に伝え、さらにマザーボード９に逃がすことができる。
【００４４】
このようにＢＧＡ８では、ＳＯＣ１からの放熱を、ヒートシンクを装着せずに、かつフリップチップ接続に比較して安価なワイヤ接続を利用して行うことでＢＧＡ８の製造コストの低減化も図ることができる。
【００４５】
次に、本実施の形態のＢＧＡ８が有するＳＯＣ１に設けられた複数の回路素子の特徴について具体的に説明する。
【００４６】
図５及び図６に示すように、ＳＯＣ１の主面１ａ側には、その周縁部に複数の第１パッド１ｈが並んで形成され、これら複数の第１パッド１ｈの内側の回路形成領域１ｓに、デジタル系回路１ｑ、演算回路１ｇ、アナログ系回路１ｐ及び他の回路１ｒが形成されており、このうちデジタル系回路１ｑ、アナログ系回路１ｐ及び他の回路１ｒを入出力回路１ｆとも呼ぶ。入出力回路１ｆは、外部から受け取った信号を入力して、さらに演算回路１ｇにて演算処理された信号を外部に出力する回路であり、入出力端子を備えている。なお、入出力回路１ｆは、ＣＰＵ（中央処理装置）の周辺に配置されるため、周辺回路などとも呼ばれる。
【００４７】
ここで、演算回路１ｇは、例えば、ＣＰＵやグラフィックコントローラなどである。ＣＰＵは、アナログ系回路１ｐ、デジタル系回路１ｑ及び他の回路１ｒそれぞれが外部との信号の受け渡しを行う時に、前記それぞれの回路が外部から受信した信号を一旦受け取り、内部で演算処理した後、前記それぞれの回路に信号を戻すものである。
【００４８】
また、アナログ系回路１ｐは、例えば、アナログ／デジタル変換、ＵＳＢなどである。なお、アナログ系回路１ｐは独立系電源のため、ノイズの影響を受けないよう、第１パッド１ｈが配置されているチップの主面１ａの外周側に配置する必要がある。
【００４９】
また、デジタル系回路１ｑは、例えば、ＳＣＩＦなどであり、さらに、他の回路１ｒは、例えば、タイマーなどであり、デジタル系回路１ｑや他の回路１ｒも第１パッド１ｈに近い領域、すなわち、回路形成領域１ｓの外周付近に配置されている。
【００５０】
また、演算回路１ｇと入出力回路１ｆとでは、演算回路１ｇの周波数は、例えば４００ＭＨｚ程度であり、一方、入出力回路１ｆの周波数は、例えば５０〜１００ＭＨｚ程度であり、演算回路１ｇの周波数の方が入出力回路１ｆの周波数よりも高い。したがって、演算回路１ｇの消費電力は、入出力回路１ｆの消費電力よりも高い。すなわち、演算回路１ｇを動作させるのに必要な電力は、入出力回路１ｆを動作させるのに必要な電力より大きい。
【００５１】
また、演算回路１ｇは、演算回路１ｇの周辺に設けられた複数の入出力回路１ｆ（周辺回路）のそれぞれに入力された信号を演算処理するために、複数の入出力回路１ｆに比べて、多くの電力を必要とする。
【００５２】
以上により、演算回路１ｇの方が入出力回路１ｆよりは遥かに発熱量が大きく、放熱対策が必要な回路である。
【００５３】
しかしながら、入出力回路１ｆは、それぞれに入出力端子を備えた周辺回路であるため、演算回路１ｇよりも周辺部の複数の第１パッド１ｈの近くに配置される領域（部分、面積）が多い。言い換えると、演算回路１ｇは、入出力回路１ｆよりも主面１ａにおいて中央部側に配置される領域（部分、面積）が多い。
【００５４】
すなわち、本実施の形態のＢＧＡ８では、ＳＯＣ１において、放熱対策が必要な演算回路１ｇの全体もしくは一部の領域が中央部側に配置された状態となっている。
【００５５】
そこで、ＢＧＡ８では、ＳＯＣ１の主面１ａの周縁部の第１パッド１ｈより中央部側に、第２パッド１ｉを設け、この第２パッド１ｉにＡｕワイヤから成る第２ワイヤ４ｂを接続してこの第２ワイヤ４ｂを配線基板３のボンディングリード３ｃに接続することで、中央部側に設けられた発熱量の高い演算回路１ｇから第２ワイヤ４ｂ及び基板配線３ｅを介してＢＧＡ８の下面３ｂの半田ボール５に熱を逃がすことができる。
【００５６】
その際、第２ワイヤ４ｂ（Ａｕワイヤ）の抵抗成分は、ＳＯＣ１の主面１ａに形成されたバス配線（アルミ配線）１ｅの抵抗成分よりも小さい。したがって、Ａｕから成る第２ワイヤ４ｂを介して演算回路１ｇと配線基板３とを接続することで放熱効果を高めることができる。
【００５７】
また、ＳＯＣ１における演算回路１ｇは、図６に示すように、第１パッド１ｈ側に位置する第１領域１ｊと、第１領域１ｊよりも面積が大きく、かつ主面１ａの中央部側に位置する第２領域１ｋとを有している。さらに、演算回路１ｇの第２領域１ｋと第２パッド１ｉとの距離は、演算回路１ｇの第２領域１ｋと第１パッド１ｈとの距離よりも近い。
【００５８】
その際、第２パッド１ｉは、演算回路１ｇ上に形成されていることが好ましく、さらに演算回路１ｇの中央部側の第２領域１ｋ上に設けられている方が、より好ましい。
【００５９】
すなわち、第２パッド１ｉを、なるべく演算回路１ｇの近傍に設けることで、より高い放熱効果を得ることができ、好ましくは演算回路１ｇの中央部側の第２領域１ｋ上に設けることで、さらに高い放熱効果を得ることができる。
【００６０】
また、図６に示すようにＳＯＣ１において、主面１ａの周縁部に設けられた複数の第１パッド１ｈは、電源電位を供給する電源電位用パッド１ｄと、基準電位を供給する基準電位用パッド１ｍと、信号の伝送を行う信号用パッド１ｎとを有している。
【００６１】
さらに、複数の第１パッド１ｈは、主面１ａの周縁部に設けられており、かつ入出力回路１ｆが複数の第１パッド１ｈの配列の内側の回路形成領域１ｓの外周に略沿って配置されているため、複数の第１パッド１ｈは入出力回路１ｆに隣接して形成されている。
【００６２】
また、第１パッド１ｈのうちの信号用パッド１ｎは、図５に示すように、入出力回路１ｆとのみ電気的に接続されている。さらに、入出力回路１ｆと外部機器７との間で入出力される信号は、第１ワイヤ４ａ及び第１パッド１ｈを介して伝送されている。
【００６３】
また、演算回路１ｇは、入出力回路１ｆとバス配線１ｅ（内部配線）を介して電気的に接続されている。
【００６４】
なお、演算回路１ｇ上もしくはその近傍に設けられた第２パッド１ｉは、図２に示すように、演算回路１ｇと電気的に接続されている。さらに、第２パッド１ｉは、図６に示すように電源電位が供給される電源電位用パッド１ｄとバス配線１ｅを介して接続されている。ここで、電源電位用パッド１ｄは、基準電位が供給される電極であってもよく、その場合、基準電位用パッド１ｍが電源電位が供給される電極となる。これらにより、演算回路１ｇには、第２ワイヤ４ｂ及び第２パッド１ｉを介して電源電位、又は基準電位が供給される。
【００６５】
また、第２パッド１ｉは、第１パッド１ｈの信号用パッド１ｎには電気的に接続されていない。
【００６６】
したがって、別の言い方をすると、本実施の形態のＢＧＡ８では、ＳＯＣ１の主面１ａの周縁部に設けられた複数の第１パッド１ｈは、入出力回路用パッドであり、演算回路１ｇ上に設けられた第２パッド１ｉは、演算回路用パッドとも言える。
【００６７】
次に、本実施の形態のＢＧＡ８におけるＩＲドロップ対策について説明する。
【００６８】
演算回路１ｇは、各入出力回路（アナログ系回路１ｐ、デジタル系回路１ｑ、他の回路１ｒ）に入力された信号を演算処理するため、消費電力（駆動電力）が入出力回路１ｆよりも高い。そのため、演算回路１ｇの近傍（演算回路１ｇに電気的に接続された電源電位を供給するためのバス配線１ｅ（配線））において電流値（Ｉ）、及び抵抗値（Ｒ）が低下するＩＲドロップの問題が発生する。
【００６９】
そこで、本実施の形態のＢＧＡ８では、演算回路１ｇ上に第２パッド１ｉを設け、放熱性をより向上させるために第２パッド１ｉと演算回路１ｇを電気的に接続することで、この第２パッド１ｉを介して演算回路１ｇに電源電位を供給するため、ＩＲドロップによる電源電位の損失分を補うことができる。
【００７０】
次に、本実施の形態のＢＧＡ８におけるアナログ系回路１ｐのノイズ対策について説明する。
【００７１】
アナログ信号は、例えばデジタル信号よりもノイズに弱いことから、このアナログ系回路１ｐと、これに対応する第１パッド１ｈ（電極）とを電気的に接続し、ＳＯＣ１の主面１ａに形成されるバス配線１ｅまたは内部配線の距離を短くする。そのために、アナログ系回路１ｐを、このアナログ系回路１ｐに対応する第１パッド１ｈ（電極）に可能な限り近づけて配置することが好ましい。
【００７２】
そこで、本実施の形態のＢＧＡ８では、外部機器７から入力される信号（又は、外部機器７に出力する信号）の伝送経路となる複数の第１パッド１ｈ（信号用パッド１ｎ）がＳＯＣ１の各辺に沿って設けられているため、入出力回路１ｆであるアナログ系の回路素子（アナログ系回路１ｐ）も、ＳＯＣ１の主面１ａの中央部の回路形成領域１ｓの周縁部側に配置することで、バス配線１ｅまたは内部配線の距離を短くすることができる。
【００７３】
これにより、アナログ信号にノイズがのることを抑制できる。
【００７４】
次に、本実施の形態のＢＧＡ８のチップ裏面側への放熱対策について説明する。
【００７５】
ＢＧＡ８では、封止体６を形成する樹脂の熱伝導率は、金属から成る配線（例えば、銅配線）を有する配線基板３の熱伝導率より小さい。すなわち、ＳＯＣ１から熱を逃がす経路を考えた場合、ＢＧＡ８の構造上、ＳＯＣ１の上方には樹脂が配置されているため、ＳＯＣ１の上面（主面１ａ）方向に熱を逃がすより、ＳＯＣ１の下面（裏面１ｂ）方向に熱を逃がして半田ボール５を介してマザーボード９に伝えた方が放熱効果はより効果的である。
【００７６】
そこで、ＳＯＣ１の裏面１ｂ側の放熱対策として、ダイボンド材２に、例えば、銀フィラなどを含む導電性のペースト材を採用している。これは、上記したように、発熱源でもある回路形成領域（演算回路１ｇ）１ｓは、ＳＯＣ１の主面１ａ側に形成されているが、ＳＯＣ１は配線基板３の熱伝導率よりも高いシリコンから成るため、回路素子からＳＯＣ１の裏面１ｂ側にも熱が伝わりやすいことにある。これにより、チップ裏面からの放熱経路も確保することができ、第２ワイヤ４ｂを介して半田ボール５に熱を逃がすことに加えてダイボンド材２を介して放熱を行うことも可能になり、ＳＯＣ１の放熱性をさらに高めることができる。さらに、図２に示すように、配線基板３において、ＳＯＣ１の下部に対応する領域には、広面積の配線からなる電源プレーン３ｉ（またはＧＮＤプレーンでもよい）が設けられていることにより、ＳＯＣ１の裏面１ｂ側からの放熱効果をさらに高めることができる。また、ＳＯＣ１の下部には、基板配線３ｅも引き回されているため、この基板配線３ｅを介してＳＯＣ１の裏面１ｂ側からの放熱効果をさらに高めることができる。
【００７７】
本実施の形態によれば、少なくとも一部の領域がＳＯＣ１の中央部側に配置された発熱体である演算回路１ｇを有するＳＯＣ１を搭載したＢＧＡ８において、ＳＯＣ１の主面１ａに演算回路１ｇに対応する第２パッド１ｉを設け、この第２パッド１ｉと配線基板３のボンディングリード３ｃとを直接第２ワイヤ４ｂで電気的及び物理的に接続することで、演算回路１ｇから発せられる熱を第２ワイヤ４ｂを介して配線基板３及びその下面３ｂに設けられた半田ボール５に逃がすことができる。
【００７８】
図６に示すＳＯＣ１の場合、第１領域１ｊと第２領域１ｋを有する演算回路１ｇの第２領域１ｋが中央部側に配置されている。そのため、ＳＯＣ１の周縁部に形成された第１パッド１ｈを経由させて熱を逃がす場合、ワイヤ４よりも配線経路の幅（断面積）が小さい、第1領域１ｊ内に形成された配線を経由させると、放熱速度が遅くなってしまう。しかしながら、本実施の形態では、この演算回路１ｇの第２領域１ｋ上に第２パッド１ｉが設けられているため、この第２パッド１ｉと配線基板３のボンディングリード３ｃとを直接第２ワイヤ４ｂによって接続することができ、放熱速度を向上することができる。このとき、第２ワイヤ４ｂの材料にＡｕを用いることで、ＳＯＣ１の主面１ａに形成されたバス配線（アルミ配線）１ｅよりも抵抗成分を低減することができるため、放熱速度をさらに向上することができる。
【００７９】
最終的には、演算回路１ｇから発せられた熱を第２ワイヤ４ｂを介して配線基板３のボンディングリード３ｃに逃がすことができ、さらに基板配線３ｅ、スルーホール配線３ｆ及びランド３ｄを介して配線基板３の下面３ｂに設けられた半田ボール５に逃がすことができる。すなわち、図７の放熱経路１０に示すように、第２ワイヤ４ｂを介して配線基板３の下面３ｂの半田ボール５に熱を逃がすことができ、さらに半田ボール５が接続されたリード９ａからマザーボード９にも熱を逃がすことができる。
【００８０】
その結果、本実施の形態のＢＧＡ８における放熱性の向上を図ることができる。
【００８１】
また、ＢＧＡ８において放熱性の向上を図ることができるため、入出力回路１ｆが熱の影響で動作不安定になることを防止できる。
【００８２】
これにより、ＢＧＡ８の信頼性の向上を図ることができる。
【００８３】
また、ＳＯＣ１と配線基板３の接続をフリップチップ接続ではなく、ワイヤ４によって接続するため、フリップチップ接続に比較してＢＧＡ８の製造コストを低減することができる。さらに、ＢＧＡ８の放熱性を向上させるのに、ヒートシンクを装着することなく、ワイヤ４を介して放熱性を向上させることができ、その結果、ＢＧＡ８の製造コストの上昇を抑制することができる。
【００８４】
これにより、ＢＧＡ８の製造コストの低減化を図ることができる。
【００８５】
次に、図８〜図１４を用いて、本実施の形態のＢＧＡ８の組み立て手順の一例を説明する。図８は図１に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図、図９は図１に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図、図１０は図１に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図、図１１は図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。さらに、図１２は図１に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図、図１３は図１に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図、図１４は図１に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【００８６】
まず、図８のステップＳ１に示す基板準備を行う。ここでは、複数の半導体装置を組み立て可能な多連の配線基板３を準備する。本実施の形態で用いる配線基板３は、図９に示すような２層配線基板であり、その構造は、コア材３ｈと、その上面側に設けられた複数のボンディングリード３ｃ及び基板配線３ｅと、下面側に設けられた複数のランド３ｄ及び基板配線３ｅと、上下面の基板配線３ｅを電気的に接続するスルーホール配線３ｆと、上下面それぞれの基板配線３ｅを覆う絶縁膜であるソルダレジスト３ｇとを有するものである。また、配線基板３のＳＯＣ１の搭載領域には、広面積の電源プレーン３ｉ（またはＧＮＤプレーン）が設けられている。
【００８７】
その後、図８のステップＳ２に示すダイボンディングを行う。ここでは、図１０に示すように、配線基板３の上面３ａ上にダイボンド材２を介して半導体チップであるＳＯＣ１を搭載する。その際、ＳＯＣ１の主面１ａを上方に向けてフェイスアップ実装でＳＯＣ１の裏面１ｂと配線基板３の上面３ａとをダイボンド材２を介して接合する。なお、ダイボンド材２は、例えば、銀フィラなどを含む導電性のペースト材である。
【００８８】
その後、図８のステップＳ３に示すワイヤボンディングを行う。ここでは、図１１に示すように、ＳＯＣ１の主面１ａの周縁部に設けられた第１パッド１ｈとこれに対応する配線基板３のボンディングリード３ｃとを第１ワイヤ４ａによって電気的に接続する。さらに、ＳＯＣ１の主面１ａの中央部側において演算回路１ｇ上に設けられた第２パッド１ｉとこれに対応する配線基板３のボンディングリード３ｃとを第２ワイヤ４ｂによって電気的に接続する。
【００８９】
その後、図８のステップＳ４に示す樹脂モールディングを行う。ここでは、図１２に示すように、ＳＯＣ１と複数のワイヤ４を樹脂封止する。すなわち、配線基板３の上面３ａ上に封止用樹脂から成る封止体６を形成し、この封止体６によってＳＯＣ１と複数のワイヤ４を樹脂封止する。
【００９０】
その後、図８のステップＳ５に示す半田ボール付けを行う。すなわち、図１３に示すように、配線基板３の下面３ｂにＢＧＡ８の外部端子となる複数の半田ボール５を接合する。その際、図３に示すように半田ボール５を格子状に配置して設ける。
【００９１】
その後、図８のステップＳ６に示すマーキングを行う。ここでは、樹脂モールディングによって形成された封止体６の表面に、例えば、レーザ等によって所望のマーク１１を形成する。
【００９２】
その後、図８のステップＳ７に示す個片切断を行う。ここでは、図１４に示すように、ダイシングによって個片切断を行って個々のＢＧＡ８を取得する。
【００９３】
これにより、図１に示す本実施の形態のＢＧＡ８の組み立てを完了する。
【００９４】
次に、本実施の形態の変形例の半導体装置について説明する。
【００９５】
図１５は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１６は図１５のＡ−Ａ線に沿って切断した構造を示す断面図である。
【００９６】
図１５に示す変形例の半導体装置（ＢＧＡ１２）は、演算回路１ｇ上に設けるパッド数を複数個（ここでは２個）にしたものである。すなわち、図１に示すＢＧＡ８が演算回路１ｇ上に設けるパッド数が１つの第２パッド１ｉだけであったの対して、変形例のＢＧＡ１２では、演算回路１ｇ上に２つの第２パッド１ｉが設けられている。このように、演算回路１ｇ上に設ける第２パッド１ｉの数は複数であってもよく、これら第２パッド１ｉそれぞれに第２ワイヤ４ｂを接続し、これらの第２ワイヤ４ｂを配線基板３のボンディングリード３ｃに接続することで、図７に示す放熱経路１０の数が増えるため、ＢＧＡ１２の放熱効果をさらに向上させることができる。
【００９７】
なお、演算回路用の第２パッド１ｉの数が増えた場合、これらの第２パッド１ｉと接続される配線基板３のボンディングリード３ｃの数も増やす必要がある。例えば、図１５に示す例は、配線基板３の信号用のボンディングリード３ｃの配置列とは異なる外側の列に第２ボンディングリード３ｊをさらに設け、図１６に示すように信号用の第１ワイヤ４ａ上を越えるように第２ワイヤ４ｂのループ高さを変えて打って、ボンディングリード３ｃ列の外側に配置された第２ボンディングリード３ｊに接続することで実現可能となる。
【００９８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９９】
例えば、前記実施の形態では、半導体チップ（ＳＯＣ１）のパッドと配線基板のボンディングリードとの接続をＡｕワイヤ等のワイヤで行う場合を説明したが、ワイヤ以外のクリップボンディングと呼ばれる幅広リード等の導電性部材による接続を採用してもよい。また、前記実施の形態では、半導体装置が、入出力回路１ｆとして、アナログ系回路１ｐ、デジタル系回路１ｑ及び他の回路１ｒを備えている場合を説明したが、入出力回路１ｆの数は、３つに限らず、１つであってもよいし、２つ以上の複数であってもよい。
【０１００】
また、前記実施の形態の半導体装置では、演算回路１ｇと演算回路１ｇ上の第２パッド１ｉとが電気的に接続されている場合を説明したが、必ずしも演算回路１ｇと第２パッド１ｉとが電気的に接続されていなくてもよい。例えば、演算回路１ｇと第２パッド１ｉとの間に絶縁層を介在させてもよい。すなわち、熱伝導が可能な程度の絶縁層であれば演算回路１ｇと第２パッド１ｉとの間に絶縁層を介在させてもよい。
【産業上の利用可能性】
【０１０１】
本発明は、基板上に半導体チップが搭載された電子装置に好適である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。
【図２】図１のＡ−Ａ線に沿って切断した構造を示す断面図である。
【図３】図１に示す半導体装置の外部端子の配列の一例を示す裏面図である。
【図４】図１に示す半導体装置の内部構造を一部を破断して示す斜視図である。
【図５】図１に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【図６】図１に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図である。
【図７】図１に示す半導体装置の実装構造の一例を示す断面図である。
【図８】図１に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図である。
【図９】図１に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図である。
【図１０】図１に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図である。
【図１１】図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。
【図１２】図１に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。
【図１３】図１に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図である。
【図１４】図１に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【図１５】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１６】図１５のＡ−Ａ線に沿って切断した構造を示す断面図である。
【符号の説明】
【０１０３】
１  ＳＯＣ（半導体チップ）
１ａ  主面
１ｂ  裏面
１ｃ  パッド
１ｄ  電源電位用パッド
１ｅ  バス配線（配線）
１ｆ  入出力回路
１ｇ  演算回路
１ｈ  第１パッド
１ｉ  第２パッド
１ｊ  第１領域
１ｋ  第２領域
１ｍ  基準電位用パッド
１ｎ  信号用パッド
１ｐ  アナログ系回路
１ｑ  デジタル系回路
１ｒ  他の回路
１ｓ  回路形成領域
２  ダイボンド材
３  配線基板
３ａ  上面
３ｂ  下面
３ｃ  ボンディングリード
３ｄ  ランド
３ｅ  基板配線
３ｆ  スルーホール配線
３ｇ  ソルダレジスト
３ｈ  コア材
３ｉ  電源プレーン
３ｊ  第２ボンディングリード
４  ワイヤ
４ａ  第１ワイヤ
４ｂ  第２ワイヤ
５  半田ボール（外部端子）
６  封止体
７  外部機器
８  ＢＧＡ（半導体装置）
９  マザーボード
９ａ  リード
１０  放熱経路
１１  マーク
１２  ＢＧＡ（半導体装置）
【図１】
2010034101.tif 000003
【図２】
2010034101.tif 000004
【図３】
2010034101.tif 000005
【図４】
2010034101.tif 000006
【図５】
2010034101.tif 000007
【図６】
2010034101.tif 000008
【図７】
2010034101.tif 000009
【図８】
2010034101.tif 000010
【図９】
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【図１０】
2010034101.tif 000012
【図１１】
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【図１２】
2010034101.tif 000014
【図１３】
2010034101.tif 000015
【図１４】
2010034101.tif 000016
【図１５】
2010034101.tif 000017
【図１６】
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