(57)【要約】【課題】電源電圧制御を考慮した回路要素の経時劣化量を正確且つ短時間で推定できる新規な半導体集積回路の設計方法を提案する。【解決手段】半導体集積回路の電源電圧制御条件を設定した後、前記電源電圧制御条件に従って前記半導体集積回路を使用した場合における前記半導体集積回路の回路要素の劣化量を推定する。その後、前記回路要素の劣化量に基づいて、劣化後の前記回路要素の特性を設定し、当該特性を用いて回路シミュレーションを行う。【選択図】図１
2010135705.tif 000002
【特許請求の範囲】
【請求項１】
機器搭載時に電源電圧の制御が行われる半導体集積回路の設計方法であって、
前記半導体集積回路の電源電圧制御条件を設定するステップ（ａ）と、
前記ステップ（ａ）で設定された前記電源電圧制御条件に従って前記半導体集積回路を使用した場合における前記半導体集積回路の回路要素の劣化量を推定するステップ（ｂ）と、
前記ステップ（ｂ）で推定された前記回路要素の劣化量に基づいて、劣化後の前記回路要素の特性を設定し、当該特性を用いて回路シミュレーションを行うステップ（ｃ）とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記電源電圧制御条件は、ＯＮ／ＯＦＦサイクル及びＯＦＦ時電圧であることを特徴とする半導体集積回路の設計方法。
【請求項３】
請求項１に記載の半導体集積回路の設計方法において、
前記電源電圧制御条件は、ＯＮ／低電圧化サイクル及び低電圧化時電圧であることを特徴とする半導体集積回路の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路の設計方法において、
前記回路要素はトランジスタであることを特徴とする半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法において、
前記回路要素の劣化量はトランジスタのしきい値電圧増加量であることを特徴とする半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法において、
前記しきい値電圧増加量はＮＢＴＩ劣化に起因して決まることを特徴とする半導体集積回路の設計方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路の設計方法において、
前記ステップ（ａ）において、前記半導体集積回路のＡＣ動作条件をさらに設定し、
前記ステップ（ｂ）において、前記ステップ（ａ）で設定された前記電源電圧制御条件及び前記ＡＣ動作条件に従って前記半導体集積回路を使用した場合における前記半導体集積回路の回路要素の劣化量を推定することを特徴とする半導体集積回路の設計方法。
【請求項８】
請求項７に記載の半導体集積回路の設計方法において、
前記ステップ（ａ）において、前記ＡＣ動作条件として、少なくとも２種類のＡＣ動作周波数を設定することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器搭載時に電源電圧の制御が行われる半導体集積回路の設計方法に関するものである。
【背景技術】
【０００２】
周知の通り、ＭＩＳ（metal insulator semiconductor ）型トランジスタの特性は、ＯＮ／ＯＦＦ動作又は電圧印加により経時的に劣化する。微細ＭＩＳトランジスタでの代表的な劣化モードは、ホットキャリア劣化やＮＢＴＩ（negative bias temperature instability ）劣化である。
【０００３】
半導体集積回路の設計においては、このような経時劣化が生じても、動作速度や動作タイミングに問題が生じないように設計マージンを確保する必要がある。ここで、経時劣化量を過少に見積もった場合には、経時劣化に伴い動作マージンが不足して信頼性不良の発生といった弊害を引き起こす一方、経時劣化量を過剰に見積もった場合にも、トランジスタサイズや回路規模の拡大、ひいてはチップ面積や消費電力の増大といった弊害を引き起こす。特に、動作速度向上と低消費電力化との両立が強く要求される携帯機器向けの半導体集積回路においては、市場での動作環境を正しく見極め、設計マージンを適正に設定できるかどうかによって、その性能が左右される。
【０００４】
非特許文献１には、ＮＢＴＩ劣化に起因するトランジスタの経時劣化量は、使用温度、使用電圧、動作Ｄｕｔｙ等の市場での動作環境を考慮して決定されなければならないことが記載されている。
【０００５】
非特許文献２には、ＡＣ動作時のトランジスタの劣化量はＤＣ動作時の約半分になることが指摘されている。
【０００６】
特許文献１には、トランジスタのＡＣ動作におけるゲート電圧非印加時のＮＢＴＩ回復現象をシミュレーションに導入してトランジスタ毎に劣化量を正確に導出する手法が提案されている。  
【非特許文献１】Subhasish Mitra、Circuit Failure Prediction for Robust System Design in Scaled CMOS、IRPS(International Reliability Physics Symposium)、2008、pp.524-531
【非特許文献２】B.Kaczer他、UBIQUITOUS RELAXATION IN BTI STRESSING−NEW EVALUATION AND INSIGHT、IRPS(International Reliability Physics Symposium)、2008、pp.20-27
【特許文献１】特開２００４−２００４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
最近、携帯機器向け半導体集積回路では電源電圧制御技術を用いることが主流となりつつある。しかしながら、機器搭載時の電源電圧制御を考慮した半導体集積回路の回路要素の劣化量推定方法は未だ提案されていない。また、特許文献１に開示された方法は、トランジスタ劣化量推定の精度を向上させる有効な手法の１つであるものの、半導体集積回路のＡＣ動作時の各Ｔｒの挙動に注目しているにすぎず、また、各Ｔｒ毎に回路シミュレーションを用いて劣化量推定を行うためにシミュレーション時間が膨大になってしまう。
【０００８】
前記に鑑み、本発明は、電源電圧制御を考慮した回路要素の経時劣化量を正確且つ短時間で推定できる新規な半導体集積回路の設計方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者らは種々の検討を行った結果、最近の携帯機器向け半導体集積回路で主流となりつつある電源電圧制御技術を用いた場合に生じるＯＦＦ状態又は低電圧化状態（低電圧動作状態を含む）においてトランジスタ劣化量のＮＢＴＩ回復現象が起きていることを見出した。
【００１０】
図５は、機器側での電源電圧制御を想定した動作に対するｐチャネルトランジスタの劣化量の経時変化の一例を示す特性図である。図５において、１ＭＨｚの周波数で実施しているＡＣ動作試験の経過時間を横軸にとり、ＮＢＴＩに起因するｐチャネルトランジスタの劣化量の指標となる「初期Ｖｔ（しきい値電圧）からのＶｔ上昇量（ΔＶｔ：絶対値）」を縦軸にとっている。図５に示すように、（ａ）連続して７５時間の試験を実施した場合の劣化量（ΔＶｔ）と比べて、（ｂ）３時間のＡＣ動作と３時間のＯＦＦ状態とを交互に繰り返しながら１５０時間の試験を実施した場合の劣化量（ΔＶｔ）は、２０％程度小さくなっている。尚、ＡＣ動作電圧は１．２Ｖであり、ＯＦＦ時電圧は０Ｖである。
【００１１】
図５では、簡単の為、ＯＦＦ状態でトランジスタ劣化量が回復する例を示しているが、本願発明者らは、ＯＦＦ状態を、ＡＣ動作電圧よりも低い低電圧での保持状態又は動作状態（合わせて低電圧化状態）に置き換えた場合にも、同様の現象が見られることを確認している。すなわち、本願発明者らは、同一のＡＣ動作時間で比較した場合、連続ＡＣ動作の場合のトランジスタ劣化量よりも、ＡＣ動作と電源電圧制御動作（つまりＯＦＦ状態又は低電圧化状態）とを時間単位のサイクルで切り替える携帯機器の実動作の場合のトランジスタ劣化量が小さくなることを見出したのである。
【００１２】
そこで、本願発明者らは、この電源電圧制御動作時の回復現象を考慮してトランジスタの経時劣化量を推定する新規な半導体集積回路の設計方法を想到した。
【００１３】
すなわち、本発明に係る半導体集積回路の設計方法は、機器搭載時に電源電圧の制御が行われる半導体集積回路の設計方法であって、前記半導体集積回路の電源電圧制御条件を設定するステップ（ａ）と、前記ステップ（ａ）で設定された前記電源電圧制御条件に従って前記半導体集積回路を使用した場合における前記半導体集積回路の回路要素の劣化量を推定するステップ（ｂ）と、前記ステップ（ｂ）で推定された前記回路要素の劣化量に基づいて、劣化後の前記回路要素の特性を設定し、当該特性を用いて回路シミュレーションを行うステップ（ｃ）とを備えている。
【００１４】
本発明に係る半導体集積回路の設計方法によると、設定した電源電圧制御条件に従って半導体集積回路を使用した場合における回路要素の劣化量を推定するため、電源電圧制御動作時（つまりＯＦＦ状態又は低電圧保持状態若しくは低電圧動作状態）の回復現象を考慮して回路要素の劣化量を正確に推定することができる。従って、経時劣化量を過剰に見積もることがないので、設計マージンを適正に設定することができ、それにより、動作速度向上と低消費電力化とを両立することができる。また、回路要素毎に回路シミュレーションを用いて劣化量推定を行う場合と比べて、回路要素の劣化量を短時間で推定することができる。
【００１５】
本発明に係る半導体集積回路の設計方法において、前記電源電圧制御条件は、ＯＮ／ＯＦＦサイクル及びＯＦＦ時電圧であってもよいし、又はＯＮ／低電圧化サイクル及び低電圧化時電圧であってもよい。このようにすると、電源電圧制御動作時の回復現象を回路要素の劣化量に正確に反映することができる。
【００１６】
本発明に係る半導体集積回路の設計方法において、前記回路要素はトランジスタであってもよく、前記回路要素の劣化量はトランジスタのしきい値電圧増加量であってもよい。この場合、前記しきい値電圧増加量はＮＢＴＩ劣化に基づいて決められてもよい。
【００１７】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ａ）で前記半導体集積回路のＡＣ動作条件をさらに設定し、前記ステップ（ｂ）で、前記ステップ（ａ）で設定された前記電源電圧制御条件及び前記ＡＣ動作条件に従って前記半導体集積回路を使用した場合における前記半導体集積回路の回路要素の劣化量を推定してもよい。このようにすると、ＡＣ動作と電源電圧制御動作とを繰り返す実動作の場合の回路要素の劣化量を正確に推定することができる。また、この場合、前記ステップ（ｄ）において、前記ＡＣ動作条件として、少なくとも２種類のＡＣ動作周波数を設定してもよい。このようにすると、例えば、低電圧ＡＣ動作状態の回復現象を回路要素の劣化量推定に正確に反映させることができる。
【発明の効果】
【００１８】
本発明によると、電源電圧制御動作時の回復現象を考慮して回路要素の劣化量を正確に推定することができるため、設計マージンを適正に設定することができるので、動作速度向上と低消費電力化とを両立することができる。また、回路要素毎に回路シミュレーションを用いて劣化量推定を行う場合と比べて、回路要素の劣化量を短時間で推定することができる。
【発明を実施するための最良の形態】
【００１９】
（実施形態）
以下、本発明の一実施形態に係る半導体集積回路の設計方法について、図面を参照しながら説明する。
【００２０】
図１は、本実施形態に係る半導体集積回路の設計方法のフローチャートを示している。
【００２１】
まず、ステップＳＴ１１において、回路設計を行うと共にネットリストの生成を行った後、ステップＳＴ１６において、回路シミュレーションを実施する。ステップＳＴ１６での回路シミュレーションは、ステップＳＴ１２で設定した初期トランジスタ（Ｔｒ）特性に対してだけではなく、ステップＳＴ１５で設定した劣化後Ｔｒ特性に対しても実施する必要がある。ステップＳＴ１６に続いて、ステップＳＴ１７において、初期Ｔｒ特性及び劣化後Ｔｒ特性のそれぞれについて動作マージンを確保できているかどうかを判定し、判定がＯＫであれば、ステップＳＴ１８において、回路を出力し、判定がＮＧであれば、再度ステップＳＴ１１に戻って回路やＴｒサイズの見直しを行う。
【００２２】
本実施形態では、ステップＳＴ１５で劣化後Ｔｒ特性を設定する前に、予め、ステップＳＴ１３において、劣化後Ｔｒ特性を導出するために必要なＴｒ劣化量の決定に用いる動作環境（機器及び半導体集積回路の動作環境）を設定し、引き続いて、ステップＳＴ１４において、ステップＳＴ１３で設定された動作環境に基づいてＴｒ劣化量を決定しておく。すなわち、Ｔｒ劣化量は、ステップＳＴ１３でインプットする動作環境及びステップＳＴ１４で用いるＴｒ劣化量予測手法によって決定される。
【００２３】
また、本実施形態の特徴として、ステップＳＴ１３においては、動作環境として、使用温度、使用電圧、ＡＣ動作時間、ＡＣ動作周波数、ＤＣ保持時間に加えて、機器の実使用状況から決定した電源電圧制御条件を設定する。具体的には、電源電圧制御サイクルとしてＯＮ／ＯＦＦサイクルを設定すると共に電源電圧制御時電圧としてＯＦＦ時電圧を設定するか、又は電源電圧制御サイクルとしてＯＮ／低電圧化サイクルを設定すると共に電源電圧制御時電圧として低電圧化時電圧を設定する。また、ＯＮ／低電圧化サイクルにおいて、低電圧化状態が低電圧でのＡＣ動作である場合には、低電圧化時電圧としてＡＣ動作電圧（通常のＡＣ動作電圧よりも低電圧）を設定し、低電圧化状態が低電圧でのＤＣ保持である場合には、低電圧化時電圧としてＤＣ保持電圧を設定する。
【００２４】
図２は、ステップＳＴ１４でＴｒ劣化量を決定する際に考慮したＴｒ劣化の経時変化（ストレス時間依存性）の一例を模式的に示した特性図である。図２において、積算ＯＮ時間を横軸にとり、ｐチャンネルトランジスタの劣化量の指標となる「初期Ｖｔ（しきい値電圧）からのＶｔ上昇量（ΔＶｔ：絶対値）」を縦軸にとっている。また、図２において、（ａ）は連続して１．２ＶのＤＣ動作を行った場合のＴｒ劣化の経時変化を示し、（ｂ）は連続して１．２ＶのＡＣ動作を行った場合のＴｒ劣化の経時変化を示し、（ｃ）は電源電圧制御を行いながら１．２ＶのＡＣ動作（電源電圧制御付きＡＣ動作）を行った場合のＴｒ劣化の経時変化を示している。尚、電源電圧制御付きＡＣ動作の具体例として、（Ｃ−１）電源電圧制御時はＯＦＦ（電圧０）、（Ｃ−２）電源電圧制御時は低電圧（０．７Ｖ）でＡＣ動作、（Ｃ−３）電源電圧制御時は低電圧（０．７Ｖ）でＤＣ保持の３例を想定している。（Ｃ−１）、（Ｃ−２）、（Ｃ−３）を比較した場合、ΔＶｔの大きさは、厳密には、（Ｃ−３）＞（Ｃ−２）＞（Ｃ−１）であるが、三者の間でΔＶｔの経時変化の様子に大きな違いはない。
【００２５】
図２に示した経時変化によると、同じ積算ＯＮ時間で比較した場合、（ｂ）電源電圧制御なしＡＣ動作時のＴｒ劣化量は、（ａ）ＤＣ動作時のＴｒ劣化量と比較して低減されており、（Ｃ）電源電圧制御付きＡＣ動作時のＴｒ劣化量は、（ｂ）電源電圧制御なしＡＣ動作時のＴｒ劣化量と比較してさらに低減されている。
【００２６】
具体的には、ＤＣ動作を２０年（積算ＯＮ時間も２０年）行うと、ΔＶｔは４０ｍＶ程度となり、ＤＣ動作を７年（積算ＯＮ時間も７年）、ＡＣ動作（電源電圧制御なし）を１３年（積算ＯＮ時間は半分の約７年）行うと、ΔＶｔは２５ｍＶ＋８ｍＶつまり３３ｍＶ程度となる。このように、ＡＣ動作によるＴｒ劣化の緩和を考慮することによって、ＤＣ動作のみを想定した場合と比べて、Ｔｒ劣化量の推定値が４０ｍＶ程度から３３ｍＶ程度へと７ｍＶ程度も小さくなる。言い換えると、過剰に見積もられていたＴｒ劣化量を７ｍＶ程度削減することができる。これは、ＡＣ動作時には、ゲート電圧非印加時のＮＢＴＩ回復によってトランジスタの劣化が緩和されることによる。
【００２７】
また、ＤＣ動作を７年（積算ＯＮ時間も７年）、電源電圧制御付きＡＣ動作を１３年（積算ＯＮ時間は半分の約７年）行うと、ΔＶｔは２５ｍＶ＋３ｍＶつまり２８ｍＶ程度となる。すなわち、ステップＳＴ１４でＡＣ動作時の電源電圧制御を考慮することによって、ＡＣ動作時の電源電圧制御を考慮しない場合と比べて、Ｔｒ劣化量の推定値が３３ｍＶ程度から２８ｍＶ程度へと５ｍＶ程度もさらに小さくなるのである。言い換えると、過剰に見積もられていたＴｒ劣化量をさらに５ｍＶ程度削減することができる。
【００２８】
以上に説明したように、本実施形態によると、ステップＳＴ１３で設定した電源電圧制御条件に従って半導体集積回路を使用した場合におけるトランジスタの劣化量（具体的にはΔＶｔ）を推定するため、電源電圧制御動作時（つまりＯＦＦ状態又は低電圧保持状態若しくは低電圧動作状態）の回復現象を考慮してΔＶｔを正確に推定することができる。従って、ΔＶｔを過剰に見積もることがないので、設計マージンを適正に設定することができ、それにより、動作速度向上と低消費電力化とを両立することができる。また、トランジスタ毎に回路シミュレーションを用いて劣化量推定を行う場合と比べて、ΔＶｔを短時間で推定することができる。
【００２９】
すなわち、本実施形態のようにステップＳＴ１３で動作環境として電源電圧制御条件を設定し、ステップＳＴ１４で電源電圧制御条件に従ってＴｒ劣化量を予測することによって、実際は同じ特性を示すＴｒを対象としていても、電源電圧制御を考慮しない場合と比べて、Ｔｒ劣化量を高精度に見積もることができる。その結果、初期Ｔｒ特性と劣化後Ｔｒ特性との間の乖離を縮小することができるので、チップ面積や消費電力を最小化することができる。
【００３０】
尚、本実施形態において、ステップＳＴ１３で設定する電源電圧制御条件、つまり、電源電圧制御サイクル（ＯＮ／ＯＦＦサイクル又はＯＮ／低電圧化サイクル）及び電源電圧制御時電圧（ＯＦＦ時電圧又は低電圧化時電圧）は、機器の実使用状況を考慮して設定されるものであり、図２の（Ｃ−１）、（Ｃ−２）、（Ｃ−３）に限定されないことは言うまでもない。
【００３１】
また、本実施形態において、Ｔｒ劣化量として、ＮＢＴＩに起因するΔＶｔを推定したが、これに代えて、例えば、ホットキャリアに起因する駆動電流の劣化量（ΔＩD ）を推定してもよい。
【００３２】
また、本実施形態において、劣化量推定の対象となる回路要素をトランジスタとしたが、これに代えて、例えば、インバータやＮＡＮＤ回路を対象として、その動作周波数の劣化量（Δｆ）を推定してもよい。
【００３３】
また、本実施形態のステップＳＴ１３において、ＡＣ動作周波数として、２種類以上のＡＣ動作周波数を設定してもよい。具体的には、図２の（Ｃ−１）、（Ｃ−２）、（Ｃ−３）を想定して、ＡＣ動作時の周波数を設定すると共に、ＯＮ／ＯＦＦサイクル又はＯＮ／低電圧化サイクルを周波数として設定してもよい。或いは、図２の（Ｃ−２）を想定して、通常電圧（１．２Ｖ）でのＡＣ動作時の周波数を設定すると共に、低電圧（０．７Ｖ）でのＡＣ動作時の周波数を設定してもよい。このようにすると、低電圧ＡＣ動作状態の回復現象を回路要素の劣化量推定に正確に反映させることができる。
【００３４】
また、本実施形態のステップＳＴ１４において、各Ｔｒ毎に回路シミュレーションを用いて劣化量推定を行ってもよい。このようにすると、シミュレーション時間は増大するものの、劣化量推定の精度を向上させることができる。
【００３５】
（比較例）
以下、比較例に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【００３６】
図３は、比較例に係る半導体集積回路の設計方法のフローチャートを示している。
【００３７】
まず、ステップＳＴ４１において、回路設計を行うと共にネットリストの生成を行った後、ステップＳＴ４６において、回路シミュレーションを実施する。ステップＳＴ４６での回路シミュレーションは、ステップＳＴ４２で設定した初期トランジスタ（Ｔｒ）特性に対してだけではなく、ステップＳＴ４５で設定した劣化後Ｔｒ特性に対しても実施する必要がある。ステップＳＴ４６に続いて、ステップＳＴ４７において、初期Ｔｒ特性及び劣化後Ｔｒ特性のそれぞれについて動作マージンを確保できているかどうかを判定し、判定がＯＫであれば、ステップＳＴ４８において、回路を出力し、判定がＮＧであれば、再度ステップＳＴ４１に戻って回路やＴｒサイズの見直しを行う。
【００３８】
比較例では、ステップＳＴ４５で劣化後Ｔｒ特性を設定する前に、予め、ステップＳＴ４３において、劣化後Ｔｒ特性を導出するために必要なＴｒ劣化量の決定に用いる動作環境を設定し、引き続いて、ステップＳＴ４４において、ステップＳＴ４３で設定された動作環境（機器及び半導体集積回路の動作環境）に基づいてＴｒ劣化量を決定しておく。すなわち、Ｔｒ劣化量は、ステップＳＴ４３でインプットする動作環境及びステップＳＴ４４で用いるＴｒ劣化量予測手法によって決定される。尚、ステップＳＴ４３においては、動作環境として、使用温度、使用電圧、ＡＣ動作時間、ＡＣ動作周波数、ＤＣ保持時間を設定する。言い換えると、比較例では、前述の本発明の実施形態とは異なり、電源電圧制御条件、例えば、電源電圧制御サイクル（ＯＮ／ＯＦＦサイクル又はＯＮ／低電圧化サイクル）及び電源電圧制御時電圧（ＯＦＦ時電圧又は低電圧化時電圧）の設定は行わない。
【００３９】
図４は、ステップＳＴ４４でＴｒ劣化量を決定する際に考慮したＴｒ劣化の経時変化（ストレス時間依存性）の一例を模式的に示した特性図である。図４において、積算ＯＮ時間を横軸にとり、ｐチャンネルトランジスタの劣化量の指標となる「初期Ｖｔ（しきい値電圧）からのＶｔ上昇量（ΔＶｔ：絶対値）」を縦軸にとっている。また、図４において、（ａ）は連続して１．２ＶのＤＣ動作を行った場合のＴｒ劣化の経時変化を示し、（ｂ）は連続して１．２ＶのＡＣ動作を行った場合のＴｒ劣化の経時変化を示している。
【００４０】
図４に示した経時変化によると、同じ積算ＯＮ時間で比較した場合、（ｂ）電源電圧制御なしＡＣ動作時のＴｒ劣化量は、（ａ）ＤＣ動作時のＴｒ劣化量と比較して低減されている。
【００４１】
具体的には、ＤＣ動作を２０年（積算ＯＮ時間も２０年）行うと、ΔＶｔは４０ｍＶ程度となり（（ａ））、ＡＣ動作（電源電圧制御なし）を２０年（積算ＯＮ時間は半分の１０年）行うと、ΔＶｔは１６ｍＶ程度となる（（ｂ））。また、ＤＣ動作を７年（積算ＯＮ時間も７年）、ＡＣ動作（電源電圧制御なし）を１３年（積算ＯＮ時間は半分の約７年）行うと、ΔＶｔは２５ｍＶ＋８ｍＶつまり３３ｍＶ程度となる。このように、ステップＳＴ４４でＡＣ動作によるＴｒ劣化の緩和を考慮することによって、ＤＣ動作のみを想定した場合と比べて、Ｔｒ劣化量の推定値が４０ｍＶ程度から３３ｍＶ程度へと７ｍＶ程度小さくなる。
【００４２】
しかしながら、前述の本発明の実施形態のようにＡＣ動作時の電源電圧制御を考慮した場合には、Ｔｒ劣化量の推定値は３３ｍＶ程度から２８ｍＶ程度へと、さらに５ｍＶ程度も小さくなった。言い換えると、比較例のように、ＡＣ動作時の電源電圧制御を考慮していない場合には、Ｔｒ劣化量は５ｍＶ程度過剰に見積もられていることになる。Ｔｒ劣化量を過剰に見積もってしまうと、初期Ｔｒ特性と劣化後Ｔｒ特性との乖離が大きくなる結果、ステップＳＴ４７で両特性について動作マージン確保のＯＫ判定を得ることが難しくなってしまう。そして、判定がＮＧとなった場合には、再度ステップＳＴ４１に戻って回路やＴｒサイズの見直しを行わなければならないず、結果として、動作速度向上と低消費電力化との両立が困難になる。また、動作マージンを拡大させようとすると、この場合にも、回路規模やＴｒサイズの拡大が必要となり、結果的に消費電力の増大等の弊害を招いてしまう。
【００４３】
以上のように、前述の本発明の実施形態と本比較例とを比べると、実際は同じ特性を示すＴｒを対象としていても、ステップＳＴ１３やＳＴ４３で設定する動作環境及びステップＳＴ１４やＳＴ４４で用いるＴｒ劣化量予測手法に応じて、劣化後Ｔｒ特性は大きく異なってくる。すなわち、ステップＳＴ１３やＳＴ４３での動作環境設定の妥当性やステップＳＴ１４やＳＴ４４でのＴｒ劣化量の予測精度が、ステップＳＴ１７やＳＴ４７での判定結果を左右し、その結果、チップ面積や消費電力に大きな影響を与えてしまう。
【００４４】
尚、本比較例のステップＳＴ４４において、各Ｔｒ毎に回路シミュレーションを用いて劣化量推定を行ってもよい（図３のステップＳＴ４６からステップＳＴ４４に伸びる破線矢印）。このようにすると、シミュレーション時間は増大するものの、劣化量推定の精度は向上する。
【産業上の利用可能性】
【００４５】
本発明は、半導体集積回路の設計方法に関し、電源電圧制御動作時（ＯＦＦ状態又は低電圧保持状態若しくは低電圧動作状態）に発生する回路要素の劣化回復現象を劣化量推定に反映させることにより、過剰な設計マージンを排除し、動作速度向上と低消費電力化とを両立させることを特徴としている。本発明は、主流となりつつある電源電圧制御技術を採用した携帯機器用途の半導体集積回路に好適な極めて産業的価値の高い発明である。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明の一実施形態に係る半導体集積回路の設計方法のフローチャートである。
【図２】図２は、本発明の一実施形態に係る半導体集積回路の設計方法においてＴｒ劣化量を決定する際に考慮したＴｒ劣化の経時変化の一例を模式的に示した特性図である。
【図３】図３は、比較例に係る半導体集積回路の設計方法のフローチャートである。
【図４】図４は、比較例に係る半導体集積回路の設計方法においてＴｒ劣化量を決定する際に考慮したＴｒ劣化の経時変化の一例を模式的に示した特性図である。
【図５】図５は、本願発明者らが見出した、電源電圧制御によるＯＦＦ状態又は低電圧化状態でのトランジスタ劣化量のＮＢＴＩ回復現象を示す図である。
【符号の説明】
【００４７】
ＳＴ１１、ＳＴ４１  回路設計を行うステップ
ＳＴ１２、ＳＴ４２  初期Ｔｒ特性を設定するステップ
ＳＴ１３、ＳＴ４３  機器及び半導体集積回路の動作環境を設定するステップ
ＳＴ１４、ＳＴ４４  ＴＲ劣化量を決定するステップ
ＳＴ１５、ＳＴ４５  劣化後Ｔｒ特性を設定するステップ
ＳＴ１６、ＳＴ４６  回路シミュレーションを実施するステップ
ＳＴ１７、ＳＴ４７  回路シミュレーション結果を判定するステップ
ＳＴ１８、ＳＴ４８  回路を出力するステップ
【図１】
2010135705.tif 000003
【図２】
2010135705.tif 000004
【図３】
2010135705.tif 000005
【図４】
2010135705.tif 000006
【図５】
2010135705.tif 000007