【手続補正書】
【提出日】平成16年3月31日(2004.3.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記第１境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項２】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体と、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項３】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項４】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、
前記第１境界領域においてゲート長方向に延在する前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項５】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項６】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さは、前記第２アクティブ領域の中央部における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第２境界領域における前記第２ゲート電極は、ゲート長方向において少なくとも前記第２境界領域に沿った一辺の全体と、ゲート幅方向において前記第２境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極は、ゲート長方向において前記第２境界領域に沿った一方の一辺の全体、ゲート長方向において前記第２境界領域に沿った他方の一辺の全体およびゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極は、前記第２境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第２境界領域に沿って形成され、
前記第２境界領域においてゲート長方向に延在する前記第２ゲート電極のゲート長方向の長さは、前記第２アクティブ領域の中央部における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第２境界領域においてゲート幅方向に延在する前記第２ゲート電極のゲート幅方向の長さは、前記第２アクティブ領域を横切る第２ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１〜６のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に形成された第２ＭＩＳＦＥＴを有し、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極は、前記第２境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第２境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７〜１２のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴのしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも高いことを特徴とする半導体集積回路装置。
【請求項１４】
請求項７〜１３のいずれか一項に記載の半導体集積回路装置において、
前記第１アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度は、前記第２アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項１５】
請求項７〜１４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴはエンハンスメント型で構成され、前記第２ＭＩＳＦＥＴはデプレッション型で構成されており、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧との差分によって電源電圧よりも低い電圧を発生する定電圧発生回路の一部を構成していることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５記載の半導体集積回路装置において、
前記定電圧発生回路は、基準電圧発生回路であることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６記載の半導体集積回路装置において、
前記基準電圧発生回路はＳＲＡＭの周辺回路の一部を構成することを特徴とする半導体集積回路装置。
【請求項１８】
請求項７〜１７のいずれか一項に記載の半導体集積回路装置において、
前記第１アクティブ領域は第１導電型の第１ウエル内に形成され、
前記第２アクティブ領域は前記第１導電型の第２ウエル内に形成され、
前記第１ウエルと前記第２ウエルは電気的に分離されていることを特徴とする半導体集積回路装置。
【請求項１９】
請求項７〜１７のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを複数有し、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、それぞれ直列に接続されていることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１〜１２のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴによって構成されるメモリセルを有し、
前記第１ＭＩＳＦＥＴは前記駆動用ＭＩＳＦＥＴを構成し、
前記第２ＭＩＳＦＥＴは前記負荷用ＭＩＳＦＥＴを構成し、
前記第１境界領域における前記ゲート電極のゲート長は、前記第１アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項２１】
請求項２０記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート幅は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項２２】
請求項２０または２１記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート長は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項２３】
請求項１〜２２のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。
【請求項２４】
請求項２３記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。
【請求項２５】
請求項１〜２４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴのソース、ドレインは、低不純物濃度の第１導電型半導体領域と高不純物濃度の第１半導体領域とを有するＬＤＤ構造で構成され、
前記第１ＭＩＳＦＥＴが形成された前記基板には、前記低不純物濃度の第１導電型半導体領域を囲む第２導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。
【請求項２６】
請求項１〜２５のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第１ＭＩＳＦＥＴを複数有し、
前記複数の第１ＭＩＳＦＥＴは直列に接続されていることを特徴とする半導体集積回路装置。
【請求項２７】
請求項１〜２６のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。
【請求項２８】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きいことを特徴とする半導体集積回路装置。
【請求項２９】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項３０】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項３１】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項３２】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、
前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項３３】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項３４】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項３５】
請求項２８〜３４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは基準電圧発生回路の一部を構成し、
前記第２ＭＩＳＦＥＴは入出力回路の一部を構成することを特徴とする半導体集積回路装置。
【請求項３６】
請求項２８〜３４のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴによって構成されるメモリセルを有し、
前記第１ＭＩＳＦＥＴは前記駆動用ＭＩＳＦＥＴを構成し、
前記第２ＭＩＳＦＥＴは前記負荷用ＭＩＳＦＥＴを構成し、
前記第１境界領域における前記ゲート電極のゲート長は、前記第１アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項３７】
請求項３６記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート幅は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項３８】
請求項３６または３７記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート長は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項３９】
請求項２８〜３８のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。
【請求項４０】
請求項３９記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。
【請求項４１】
請求項２８〜４０のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴのソース、ドレインは、低不純物濃度の第１導電型半導体領域と高不純物濃度の第１半導体領域とを有するＬＤＤ構造で構成され、
前記第１ＭＩＳＦＥＴが形成された前記基板には、前記低不純物濃度の第１導電型半導体領域を囲む第２導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。
【請求項４２】
請求項２８〜４１のいずれか一項に記載の半導体集積回路装置において、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長は、前記第２アクティブ領域の中央部におけるゲート長とほぼ等しいことを特徴とする半導体集積回路装置。
【請求項４３】
請求項２８〜４２のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。