(57)【要約】【課題】動作信頼性を向上させる不揮発性半導体メモリを提供すること。【解決手段】活性領域１０２上に形成されたメモリセルと、第１不純物拡散層１０３とにより形成されるメモリセルトランジスタと、前記活性領域上１０２に形成され、第２不純物拡散層１０３とにより形成され、前記第２不純物拡散層１０３が前記メモリセルトランジスタの一端と共通接続された第１ＭＯＳトランジスタＳＴ１と、前記活性領域上１０２に形成され、第２ゲート電極１０７と第３不純物拡散層１０３とにより形成され、前記第３不純物拡散層１０３が前記メモリセルトランジスタの他端のと共通接続された第２ＭＯＳトランジスタＳＴ２と、前記活性領域１０２に第１電圧ＶＥＲＡを与えることで、該活性領域１０２と前記第１乃至第３不純物拡散層１０３との間で順方向バイアスを発生させる第１電圧発生回路４１と、を具備する。【選択図】図１
2010198685.tif 000002
【特許請求の範囲】
【請求項１】
活性領域上に形成され電荷蓄積層及び制御ゲート、並びにソース及びドレインとして機能する第１不純物拡散層とにより形成されるメモリセルトランジスタと、
前記活性領域上に形成され、第１ゲート電極とドレイン及びソースとして機能する第２不純物拡散層とにより形成され、前記ソースが前記メモリセルトランジスタの前記ドレインと共通接続された第１ＭＯＳトランジスタと、
前記活性領域上に形成され、第２ゲート電極とソース及びドレインとして機能する第３不純物拡散層とにより形成され、前記ドレインが前記メモリセルトランジスタの前記ソースと共通接続された第２ＭＯＳトランジスタと、
前記活性領域に第１電圧を与えることで、該活性領域と前記第１乃至第３不純物拡散層との間に順方向バイアスを発生させる第１電圧発生回路と
を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
書き込み非対象とされる前記メモリセルトランジスタの前記制御ゲートに第２電圧を印加し、書き込み対象とされる前記メモリセルトランジスタの前記制御ゲートに該第２電圧よりも大きな第３電圧を印加する第２電圧発生回路を更に具備し、
前記第２電圧発生回路により前記メモリセルトランジスタ並びに前記第１、第２ＭＯＳトランジスタにチャネルを形成しつつ、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタをカットオフすることで、形成した前記チャネルをフローティングとする
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第１電圧発生回路が前記第１電圧を前記第１乃至第３不純物拡散層に充電した後、前記活性領域を接地させつつ前記第２電圧発生回路が前記メモリセルトランジスタの前記制御ゲートに前記第２電圧及び前記第３電圧を与える
ことを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記第１電圧発生回路が前記第１電圧を前記第１乃至第３不純物拡散層に充電しつつ、前記第２電圧発生回路が前記メモリセルトランジスタの前記制御ゲートに前記第２電圧及び前記第３電圧を与える
ことを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項５】
書き込み時において前記第１電圧発生回路が第１電圧を出力する第１出力端と前記第２電圧発生回路が第２電圧を出力する第２出力端とをショートするショート回路を更に備える
ことを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記メモリセルトランジスタの前記制御ゲートに与える第２電圧及び前記第２電圧よりも大きな前記第３電圧を生成する第２電圧発生回路と、
書き込み時において前記第１電圧発生回路の第１出力端と前記第２電圧発生回路の第２出力端とをショートするショート回路を更に備える
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項７】
前記第２不純物拡散層に電気的に接続されたビット線を更に備え、
前記ビット線から第４電圧を前記チャネルに充電しつつ、前記第２電圧発生回路が前記メモリセルトランジスタの前記制御ゲートに前記第２電圧及び前記第３電圧を与えることで、前記チャネルをフローティングとした後、
前記第１電圧発生回路が前記第１乃至第３不純物拡散層に前記第１電圧を充電する
ことを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項８】
前記ビット線に電流経路の一端が接続された第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの前記ソースに電気的に接続されたソース線に、電流経路の一端が接続された第４ＭＯＳトランジスタと
を更に備え、
前記第３、第４ＭＯＳトランジスタのゲートに前記第１電圧よりも小さな第５電圧を印加することで、前記ビット線及び前記ソース線をそれぞれ前記第１電圧に維持することにより、前記第１、第２ＭＯＳトランジスタをカットオフとする
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの‘０’データの書き込むためには、制御ゲートとソース及びドレイン間に形成されるチャネルとの間に十分な電位差を生じさせ、電荷蓄積層に電荷を注入させる必要がある。
【０００３】
一方、‘１’データを書き込む際は、予めセンスアンプから転送された一定の電位をチャネルに与え、制御ゲートとチャネル間に電位差を生じさせないようにすることで、電荷蓄積層への電荷注入を防止していた（特許文献１参照）。
【０００４】
しかし、低電圧化が進むにつれ‘１’データを書き込むべきメモリセルにおいても実際には制御ゲートとチャネル間に電位差が生じ、わずかに電荷の注入が生じる現象があった（以下、この現象をプログラムディスターブと呼ぶ）。すなわち、ＮＡＮＤフラッシュメモリの動作信頼性を悪化させるといった問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２６８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、動作信頼性を向上させる不揮発性半導体メモリを提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体メモリは、活性領域上に形成され電荷蓄積層及び制御ゲート、並びにソース及びドレインとして機能する第１不純物拡散層とにより形成されるメモリセルトランジスタと、前記活性領域上に形成され、第１ゲート電極とドレイン及びソースとして機能する第２不純物拡散層とにより形成され、前記ソースが前記メモリセルトランジスタの前記ドレインと共通接続された第１ＭＯＳトランジスタと、前記活性領域上に形成され、第２ゲート電極とソース及びドレインとして機能する第３不純物拡散層とにより形成され、前記ドレインが前記メモリセルトランジスタの前記ソースと共通接続された第２ＭＯＳトランジスタと、前記活性領域に第１電圧を与えることで、該活性領域と前記第１乃至第３不純物拡散層との間に順方向バイアスを発生させる第１電圧発生回路とを具備する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上させる不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布。
【図４】この発明の第１の実施形態に係る第１乃至第５電圧発生回路のブロック図。
【図５】この発明の第１の実施形態に係るウェルドライバのブロック図。
【図６】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作における選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域及びｐ−ウェル領域の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャート。
【図７】この発明の第１の実施形態に係るウェルドライバ７の電圧転送動作のおけるシフトレジスタＬ／Ｓ１及びＬ／Ｓ２のタイムチャート。
【図８】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作における選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域及びｐ−ウェル領域の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャート。
【図９】この発明の第２の実施形態に係る第２電圧発生回路、第３電圧発生回路、及びショート回路のブロック図。
【図１０】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作における選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域及びｐ−ウェル領域の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャート。
【図１１】この発明の第３の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの書き込み動作における選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域及びｐ−ウェル領域の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャート。
【図１２】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作における非選択ワード線ＷＬの電位、ｎ−ウェル領域及びｐ−ウェル領域の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号Ｃｌａｍｐ＿Ｄ、信号Ｃｌａｍｐ＿Ｓ、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャート。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
[第１の実施形態]  
この発明の第１の実施形態に係る不揮発性半導体メモリについて図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリは、データの書き込み時において、データの消去用の高電圧を発生させる消去用ドライバから活性領域に電圧（例えば、３[Ｖ]または１３[Ｖ]）を印加することで、メモリセルトランジスタＭＴの不純物拡散層を高い初期電位に設定するものである。
【００１２】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、センスアンプ５、ＢＬＣドライバ６、消去用ウェルドライバ７、制御部８、及びｎチャネル型ＭＯＳトランジスタ９、１０、１２を備える。まず、メモリセルアレイ１について説明する。
【００１３】
＜メモリセルアレイ１の構成例＞  
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。
【００１４】
図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１５】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。
【００１７】
＜メモリセルアレイ１の断面図について＞  
次に図２を用いて、上記構成のブロックＢＬＫ０乃至ＢＬＫｓにおけるＮＡＮＤストリング１１の断面構成について説明する。図２は図１においてビット線ＢＬ方向に沿ったＮＡＮＤストリング１１の断面図を示している。
【００１８】
図示するように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成されている。ｎ型ウェル領域１０１の表面領域内にはｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４上に、メモリセルトランジスタＭＴのゲート電極、及び選択トランジスタＳＴ１、ＳＴ２が形成されている。メモリセルトランジスタＭＴのゲート電極及び選択トランジスタＳＴ１、及びＳＴ２は、ＭＯＮＯＳ構造を有した積層構造である。積層構造はゲート絶縁膜１０４上に絶縁膜１０５、絶縁膜１０６、及び多結晶シリコン層１０７が順次形成されている。そして、絶縁膜１０６は、例えば絶縁膜１０５に用いられる材料よりも誘電率の高い材料を用いて形成されている。また、多結晶シリコン層１０７の表面は、金属シリサイド化されている。
【００１９】
上記説明したメモリセルトランジスタＭＴにおいて、ゲート絶縁膜１０４はトンネル絶縁膜として機能する。そして絶縁膜１０５は、電荷を蓄積する電荷蓄積層として機能し、絶縁膜１０６は、電荷を絶縁膜１０５に閉じこめるためのブロック層として機能し、多結晶シリコン層１０７は制御ゲートとして機能する。結晶シリコン層１０７は、図１におけるビット線ＢＬ方向に直交するワード線ＷＬ方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、絶縁膜１０５、１０６、及び多結晶シリコン層１０７を、それぞれ電荷蓄積層１０５、ブロック層１０６、及び制御ゲート１０７と呼ぶことがある。
【００２０】
また選択トランジスタＳＴ１、ＳＴ２において、絶縁膜１０５はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、絶縁膜１０５が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン１０７のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン１０７の電位は、一定の電位、またはフローティングの状態とされる。
【００２１】
ゲート電極間に位置するｐ−ウェル領域１０２表面内には、ｎ＋型不純物拡散層１０３が形成されている。ｎ＋不純物拡散層１０３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１０３、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。
【００２２】
またｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２のｎ＋不純物拡散層（ソース）１０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８表面には、コンタクトプラグＣＰ２に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬの一部として機能する。また層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１のｎ＋不純物拡散層（ドレイン）１０３に達するコンタクトプラグＣＰ３に接続される金属配線層１１０が形成されている。層間絶縁膜１０８上には層間絶縁膜１１１が形成されている。層間絶縁膜１１１上には層間絶縁膜１１２が形成されている。層間絶縁膜１１２上には金属配線層１１３が形成されている。金属配線層１１３はビット線ＢＬとして機能する。層間絶縁膜１１１、１１２中には、その上面で金属配線層１１３に接し、底面で金属配線層１１０に接するコンタクトプラグＣＰ４が形成されている。そして、コンタクトプラグＣＰ３、金属配線層１１０、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。また、金属配線層１１３上に、絶縁膜１１４が形成されている。
【００２３】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２４】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００２５】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。
【００２６】
＜ロウデコーダ２について＞  
次に図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部８から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択して、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックでコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。
【００２７】
＜ドライバ回路３について＞  
次にドライバ回路３について説明する。ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。
【００２８】
制御部８から与えられるページアドレスのデコード結果に応じて、選択されたブロックＢＬＫが選択されると、ワード線ドライバ３３は、該選択されたワード線ＷＬを介し、ドライバ回路３から与えられた必要とされる電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。
【００２９】
また制御部８から与えられるロウアドレス（ページアドレス）のデコード結果に応じて、選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ３１は、ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、それぞれ必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。また、この時、ゲートには信号ｓｇｄが転送される。つまり、セレクトゲート線ドライバ３１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００３０】
また、セレクトゲート線ドライバ３１と同様に選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ３２は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。そして、信号ｓｇｓにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＤＤとする。
【００３１】
＜電圧発生回路４について＞  
次に電圧発生回路４について説明する。図示するように電圧発生回路４は第１電圧発生回路４１、第２電圧発生回路４２、第３電圧発生回路４３、及び第４電圧発生回路４４、及び第５電圧発生回路４５を備える。第１電圧発生回路４１乃至第５電圧発生回路４５について図４を用いて説明する。
【００３２】
図示するように第１電圧発生回路４１乃至第５電圧発生回路４５は、リミッタ回路５０及びチャージポンプ回路５１を備える。チャージポンプ５１は、制御部８により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードＮ１から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５０はノードＮ１の電位を監視しつつ、該ノードＮ１の電位に応じてチャージポンプ回路５１を制御する。すなわち、リミット回路５０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路５１のポンピングを停止し、該ノードＮ１の電位を降圧させる。そして、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路５１にポンピングするよう命令し、該ノードＮ１の電位を昇圧させる。
【００３３】
次に上記第１電圧発生回路４１乃至第５電圧発生回路４５が発生する電圧について説明する。第１電圧発生回路４１はデータの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。
【００３４】
そして、第２電圧発生回路４２は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。
【００３５】
そして、第３電圧発生回路４３は電圧ＶＥＲＡを発生させ、ウェルドライバ７に転送する。この際、第３電圧発生回路４３は、リミッタ回路５０を制御することで２０[Ｖ]または１３[Ｖ]または３[Ｖ]の電圧を発生させる。すなわち、データの消去時には、電圧ＶＥＲＡとして例えば２０[Ｖ]の電圧が発生され、そしてメモリセルトランジスタＭＴが形成されるウェル領域に印加される。そして、データの書き込み時には、電圧ＶＥＲＡは例えば３[Ｖ]または１３[Ｖ]の電圧とされ、その電圧ＶＥＲＡがウェル領域に印加される。
【００３６】
また、第４電圧発生回路４４は、電圧ＶＩＳＯを発生させ、選択ワード線ＷＬのソース側に隣接する非選択ワード線ＷＬに該電圧ＶＩＳＯを転送する。電圧ＶＩＳＯは、例えば選択ワード線ＷＬと非選択ワード線ＷＬとを電気的に分離する電圧である。すなわち、電圧ＶＩＳＯは、メモリセルトランジスタＭＴにチャネルを形成しない電圧、すなわち０[Ｖ]である。また第３電圧発生回路４３が発生させる電圧ＶＥＲＡが、例えば１３[Ｖ]である場合、電圧ＶＩＳＯは電圧ＶＰＡＳＳと同一の値を持った電圧である。
【００３７】
また、第５電圧発生回路４５は、電圧ＶＲＥＡＤＨを発生させ、ウェルドライバ７に転送する。電圧ＶＲＥＡＤＨとは、後述するウェルドライバ７のレベルシフタＬ／Ｓを駆動するための電圧である。
【００３８】
＜センスアンプ５について＞  
センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスアンプ５は電圧ＶＤＤをビット線ＢＬにプリチャージする。そして、センスアンプ５はビット線ＢＬにおける電圧（または電流）をセンスする。
【００３９】
また、データの書き込み時には、電圧発生回路４から転送された電圧ＶＤＤをビット線ＢＬに転送する。
【００４０】
なお、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。
【００４１】
＜ＢＬＣドライバ６について＞  
次にＢＬＣドライバ６について説明する。ＢＬＣドライバ６はＭＯＳトランジスタ９のゲートに、必要とされる電圧を印加する。これにより、ＭＯＳトランジスタ９はオンまたはオフ状態とされる。そして、ＭＯＳトランジスタ９がオフ状態である場合、ビット線ＢＬは開放状態とされる。
【００４２】
＜ウェルドライバ７について＞  
次にウェルドライバ７の構成について図５を用いて説明する。図５はウェルドライバ７の回路図である。図示するようにウェルドライバ７は、ｎチャネル型ＭＯＳトランジスタ７０、７１、及びレベルシフタＬ／Ｓ１、Ｌ／Ｓ２を備える。
【００４３】
ＭＯＳトランジスタ７０は、ゲートにレベルシフタＬ／Ｓ１からの出力信号が入力され、電流経路の一端にＶＳＳ（例えば０[Ｖ]）が印加され、電流経路の他端がｎ−ウェル領域１０１及びｐ−ウェル領域１０２にそれぞれ電気的に接続されている。
【００４４】
ＭＯＳトランジスタ７１は、ゲートにレベルシフタＬ／Ｓ２からの出力信号が入力され、電流経路の一端にＶＥＲＡ（例えば２０[Ｖ]または３[Ｖ]または１３[Ｖ]のいずれか）が印加され、電流経路の他端がｎ−ウェル領域１０１及びｐ−ウェル領域１０２にそれぞれ電気的に接続されている。
【００４５】
レベルシフタＬ／Ｓ１及びＬ／Ｓ２は、電圧ＶＲＥＡＤＨレベルに変換した信号を出力する。そして、プログラム時に、レベルシフタＬ／Ｓ１及びＬ／Ｓ２はそれぞれ電圧ＶＲＥＡＤＨレベルの‘Ｈ’レベル信号を出力する。また消去時にレベルシフタＬ／Ｓ２は電圧ＶＲＥＡＤＨレベルの‘Ｈ’レベル信号を出力する。
【００４６】
すなわち、プログラム時においてＭＯＳトランジスタ７０及び７１がそれぞれオン状態とされて、電圧ＶＳＳまたは例えば３[Ｖ]または１３[Ｖ]とされるいずれか電圧ＶＥＲＡがｎ−ウェル領域１０１及びｐ−ウェル領域１０２に与えられる。なお、３[Ｖ]または１３[Ｖ]とされた電圧ＶＥＲＡがｎ−ウェル領域１０１及びｐ−ウェル領域１０２に与えられる場合、ｎ＋不純物拡散層１０３に充電された電圧を電圧Ｖｉｎｔと呼ぶ。また消去時には、ＭＯＳトランジスタ７１のみがオン状態とされて、例えば２０[Ｖ]の電圧ＶＥＲＡがｎ−ウェル領域１０１及びｐ−ウェル領域１０２に与えられる。
【００４７】
＜制御部８について＞  
次に制御部８について説明する。制御部８は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。具体的には、第１電圧発生回路４１乃至第４電圧発生回路４４によるそれぞれの電圧の出力タイミングの制御などである。そして、制御部８は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部８は、ブロック選択信号をロウデコーダ２に出力する。
【００４８】
＜ＭＯＳトランジスタ９について＞  
次に図１に戻ってＭＯＳトランジスタ９について説明する。ＭＯＳトランジスタ９の各々は、ビット線ＢＬとセンスアンプ４とを接続する。すなわち、各々のＭＯＳトランジスタ９は、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端が対応するセンスアンプ４に接続される。また、ゲートにはＢＬＣドライバ６が発生する例えば電圧ＶＤＤとされた信号Ｃｌａｍｐ＿Ｄが与えられる。
【００４９】
＜ＭＯＳトランジスタ１０、１２について＞  
次にＭＯＳトランジスタ１０、１２について説明する。ＭＯＳトランジスタ１０の電流経路の一端はソース線ＳＬに接続され、他端は接地され、ゲートには信号Ｃｌａｍｐ＿Ｓが与えられる。またＭＯＳトランジスタ１２の電流経路の一端はＭＯＳトランジスタ１０の電流経路の一端に共通接続され、他端は電圧ＶＤＤが供給され、ゲートには信号Ｃｌａｍｐ＿Ｓが与えられる。すなわち、ＭＯＳトランジスタ１０及び１２はそれぞれソース線ＳＬドライバとして機能する。そして、該ＭＯＳトランジスタ１０がオン状態とされると、ソース線ＳＬの電位は０[Ｖ]とされ、ＭＯＳトランジスタ１２がオン状態とされると、ソース線ＳＬの電位は電圧ＶＤＤとされる。なお、ＭＯＳトランジスタ１０、１２のゲートに与えられる信号Ｃｌａｍｐ＿Ｓは制御部８により制御される。
【００５０】
＜ＮＡＮＤ型フラッシュメモリの書き込み動作について＞
次に上記ＮＡＮＤ型フラッシュメモリの選択ビット線ＢＬにおける‘１’データ及び‘０’データの書き込み動作について図６を用いて説明する。図６は選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャートである。そして、これら各構成の電圧転送動作のタイミングは、制御部８により制御される。以下、全ての実施形態においても同様である。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。また、書き込み対象となるメモリセルトランジスタＭＴの選択ワード線ＷＬをワード線ＷＬ３２とする。よって、電圧ＶＩＳＯが転送される非選択ワード線ＷＬはワード線ＷＬ３１とされる。
【００５１】
＜‘１’データ書き込み＞  
図示するように、時刻ｔ０以前では書き込み動作前であることから、ワード線ＷＬ、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２の電位はそれぞれＶＳＳ（例えば０[Ｖ]）とされる。またソース線ＳＬ及びビット線ＢＬはそれぞれＨｉ−インピーダンスとされる。すなわち、ＭＯＳトランジスタ９及び１０をオフ状態とする。また、信号ＳＧＤ１は‘Ｈ’レベルとされていることから選択トランジスタＳＴ１はオン状態である。
【００５２】
そして、書き込みを開始すべく時刻ｔ０においてウェルドライバ７がｎ−ウェル領域１０１及びｐ−ウェル領域１０２に例えば３[Ｖ]とする電圧ＶＥＲＡを印加する。これにより、ｐ−ウェル領域１０２とｎ＋不純物拡散層１０３とで順方向バイアスが掛かる。このため、ｎ＋不純物拡散層１０３が電位Ｖｉｎｔとされる。このとき、ソース線ＳＬ及びビット線ＢＬはそれぞれ開放され、Ｈｉ−インピーダンスであることから、ｎ＋不純物拡散層１０３の電位がコンタクトプラグＣＰ２並びにコンタクトプラグＣＰ１及びビット線ＢＬを介してソース線ＳＬ及びセンスアンプ４に転送されることはない。
【００５３】
その後、時刻ｔ１において、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位がＶＳＳとされる。すなわち、ウェルドライバ７のＭＯＳトランジスタ７０がオン状態とされ、電圧ＶＳＳがｎ−ウェル領域１０１及びｐ−ウェル領域１０２に転送される。またこのとき、ｎ＋不純物拡散層１０３とｐ−ウェル領域１０２とは逆バイアスであることから、該ｎ＋不純物拡散層１０３は電位Ｖｉｎｔで維持される。
【００５４】
そして、同時刻ｔ１において選択ワード線ＷＬ３２の電位が電圧ＶＰＧＭとされ、該選択ワード線ＷＬのソース側に隣接する非選択ワード線ＷＬ３１の電位は電圧ＶＩＳＯとされ、その他の非選択ワード線ＷＬ０乃至３０及び非選択ワード線ＷＬ３３乃至６３の電位は電圧ＶＰＡＳＳとされる。このため、非選択ワード線ＷＬ０乃至３０及び非選択ワード線ＷＬ３３乃至６３並びに選択ワード線ＷＬ３２のメモリセルトランジスタＭＴにはチャネルが形成される。すなわち、形成されたチャネルの電位はｎ＋不純物拡散層１０３における電圧Ｖｉｎｔとほぼ同じになる。これにより、選択トランジスタＳＴ１のソースの電位が電圧Ｖｉｎｔとされることから、該選択トランジスタＳＴ１はカットオフする。また、同時刻ｔ１においてソース線ＳＬ及びビット線ＢＬの電位がそれぞれ電圧ＶＤＤとされる。すなわち、ＭＯＳトランジスタ９及び１０がオン状態とされ、センスアンプ４から電圧ＶＤＤが転送され、またソース線ドライバとして機能するＭＯＳトランジスタ１２から電圧ＶＤＤが転送される。つまり、選択トランジスタＳＴ２のドレインの電位が電圧ＶＤＤとされることから、該選択トランジスタＳＴ２はカットオフする。すなわち、ＮＡＮＤストリング１１はフローティングとされ、チャネルの電位が、ワード線ＷＬとのカップリングにより上昇し（以下、この現象をセルフブーストと呼ぶ）、該チャネルの電位は（電圧Ｖｉｎｔ＋セルフブースト電位）とされる。この結果、メモリセルトランジスタＭＴにおける保持データが別のレベルに遷移しない程度の電荷注入に抑えられる。これによりメモリセルトランジスタＭＴへの‘１’データ書き込みが行われる。
【００５５】
その後、時刻ｔ３において、ワード線ＷＬの電位は０[Ｖ]とされ、ソース線ＳＬ及びビット線ＢＬの電位も０[Ｖ]とされる。そして、時刻ｔ４において信号ＳＧＳ１を‘Ｈ’レベル、すなわち電圧ＶＤＤとする。これにより、選択トランジスタＳＴ２はオン状態とされる。これにより、選択ブロックＢＬＫにおける非選択ワード線ＷＬ０乃至３０に対応するメモリセルトランジスタＭＴに形成されたチャネルの電位がソース線ＳＬに向かって放電される。また、同時刻ｔ４において信号ＳＧＤ１が‘Ｈ’レベル、すなわち電圧ＶＤＤであることから、選択トランジスタＳＴ１はオン状態とされる。このため選択ワード線ＷＬ３２及び非選択ワード線ＷＬ３３乃至６３に対応するメモリセルトランジスタＭＴに形成されたチャネルの電位がセンスアンプ４に向かって放電される。すなわち、チャネルの電位は０[Ｖ]とされる。
【００５６】
また、非選択ブロックＢＬＫにおけるＮＡＮＤストリング１１であっても、選択ブロックＢＬＫと同一ウェル上に形成されていることから、該ＮＡＮＤストリング１１に形成されたチャネルにはある一定の電位が維持されている。このため、時刻ｔ４において、非選択ブロックＢＬＫにおける選択トランジスタＳＴ１及びＳＴ２に対応する信号ＳＧＤ１及び信号ＳＧＳ１をそれぞれ‘Ｈ’レベル、すなわち電圧ＶＤＤとする。これにより、非選択ブロックＢＬＫの選択トランジスタＳＴ１及びＳＴ２はオン状態とされ、またビット線ＢＬが０[Ｖ]であることから、該非選択ブロックＢＬＫにおけるＮＡＮＤストリング１１の電位は０[Ｖ]に放電される。その後、時刻ｔ５において信号ＳＧＤ１及び信号ＳＧＳ１は‘Ｌ’レベル、すなわち０[Ｖ]とされ、選択トランジスタＳＴ１及びＳＴ２はそれぞれオフ状態とされる。
【００５７】
次に、選択ビット線ＢＬに対応するメモリセルトランジスタＭＴにおける‘０’データ書き込みについて説明する。また、‘１’データ書き込みと同一の動作については説明を省略する。
【００５８】
＜‘０’データ書き込み＞  
‘０’データの書き込み時、その対象とされるＮＡＮＤストリング１１のチャネルの電位を０[Ｖ]とする必要がある。すなわち、選択ワード線ＷＬに電圧ＶＰＧＭが転送される時刻ｔ１において形成されるチャネルの電位を、０[Ｖ]とする必要がある。このため、時刻ｔ２においてセンスアンプ４によりビット線ＢＬの電位を電圧ＶＳＳ（例えば０[Ｖ]）とする。従って、選択トランジスタＳＴ１はオン状態とされる。すなわち、ＮＡＮＤストリング１１に形成されたチャネルの電位は電圧Ｖｉｎｔから０[Ｖ]まで降圧される。その結果、チャネルと選択ワード線ＷＬには電位差ＶＰＧＭが掛かる。これにより、メモリセルトランジスタＭＴにおける保持データが、別レベルに遷移する程度にチャネルの電荷が電荷蓄積層に注入される。この結果、メモリセルトランジスタＭＴにはビット線ＢＬを介して‘０’データ書き込みが行われる。次に、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２に電圧を印加するウェルドライバ７の電圧転送動作について図７を用いて説明する。
【００５９】
＜ウェルドライバ７の電圧転送動作について＞  
以下、図７を用いて説明する。図７はメモリセルトランジスタＭＴにおけるデータの書き込み動作時のウェルドライバ７の電圧転送動作を示し、シフトレジスタＬ／Ｓ１及びＬ／Ｓ２の出力信号のタイムチャートである。
【００６０】
図示するように、時刻ｔ０において書き込み動作を開始すべく、シフトレジスタＬ／Ｓ２は‘Ｈ’を出力する。これによりＭＯＳトランジスタ７１はオン状態とされ、該ＭＯＳトランジスタ７１は第３電圧発生回路４３から転送された例えば３[Ｖ]の電圧ＶＥＲＡをｎ−ウェル領域１０１及びｐ−ウェル領域１０２へと転送する。そして時刻ｔ１になるとシフトレジスタＬ／Ｓ２は‘Ｌ’を出力する。これによりＭＯＳトランジスタ７１はオフ状態とされる。
【００６１】
そして、同時刻ｔ１においてシフトレジスタＬ／Ｓ１が‘Ｈ’を出力する。これにより、ＭＯＳトランジスタ７０はオン状態とされ、電圧ＶＳＳをｎ−ウェル領域１０１及びｐ−ウェル領域１０２へと転送する。これにより、電圧Ｖｉｎｔに充電されたｎ−ウェル領域１０１及びｐ−ウェル領域１０２を放電する。
【００６２】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体メモリであると、動作信頼性の向上を奏することができる。すなわち下記の効果を奏することが出来る。
【００６３】
（１）データの書き込み動作において、誤書き込みを防止することができる（その１）。  
以下、従来例の問題点を挙げつつ説明する。  
（問題点その１）  
従来では、非選択ビット線ＢＬ及び、‘１’データ書き込みを行う選択ビット線ＢＬには、選択トランジスタＳＴ１をオン状態としつつ、センスアンプ４から電圧ＶＤＤ（例えば１．８[Ｖ]）をすることでＮＡＮＤストリング１１のチャネルを電圧ＶＤＤに充電する。そして、選択トランジスタＳＴ１をカットオフした状態で、ワード線ＷＬとのカップリングにより、ＮＡＮＤストリング１１におけるチャネルの電位をセルフブーストさせる。これにより、誤書き込みを防止していた。しかし、低電圧化が進むにつれ、センスアンプ４からチャネルに充電される電圧の値が低下してしまい、セルフブースト後であっても、十分にチャネルの電位が上昇せず、誤書き込みが生じていた。
【００６４】
（問題点その２）  
また更に、非選択ワード線ＷＬに対応するメモリセルトランジスタＭＴの電荷蓄積層に電荷が蓄積されると、その非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送しても、該メモリセルトランジスタＭＴの制御ゲートから発生する電気力線が電荷蓄積層で終端してしまう。その結果、ワード線ＷＬとのカップリングによるチャネルの電位が上昇せず、電圧ＶＰＧＭが転送された選択ワード線ＷＬに対応するメモリセルトランジスタＭＴにおいて誤書き込みが生じていた。このため、選択ワード線ＷＬのソース側に位置するメモリセルトランジスタＭＴの制御ゲートには例えば０[Ｖ]の電圧ＶＩＳＯを印加することで、既にデータが書き込まれ非選択ワード線ＷＬに対応するメモリセルトランジスタＭＴと書き込み対象のメモリセルトランジスタＭＴとを電気的に分離する方法が取られてきた。しかし、この方法であると、選択ワード線ＷＬのソース側に位置する非選択ワード線ＷＬに対応するメモリセルトランジスタＭＴに形成されるチャネルには、センスアンプ４からの電圧ＶＤＤが充電されず、既にデータの書き込みされたメモリセルトランジスタＭＴの保持するデータによっては、該メモリセルトランジスタＭＴの制御ゲートに電圧ＶＰＡＳＳまたは電圧ＶＰＧＭが転送された結果、誤書き込みを生ずるおそれがあった。
【００６５】
（効果）  
この点、本実施形態に係る不揮発性半導体メモリであると、上記問題点その１及びその２をそれぞれ解決することができる。つまり、本実施形態に係る不揮発性半導体メモリであると、例え低電圧化が進んだとしても、ウェル領域に、例えば３[Ｖ]の電圧ＶＥＲＡを転送する第３電圧発生回路４３を用いる。そして、データの消去時と同様にその電圧ＶＥＲＡをｎ−ウェル領域１０１及びｐ−ウェル領域１０２にそれぞれ印加する。これにより、該ウェル領域とｎ＋不純物拡散層１０３との間で順方向バイアスが形成されるため、その結果該ｎ＋不純物拡散層１０３には電圧Ｖｉｎｔが充電される。そしてこの電圧Ｖｉｎｔは従来センスアンプからビット線ＢＬを介して転送していた電圧ＶＤＤよりも大きいため、チャネルの初期充電される電圧の値は大きくなる。そして、フローティングによりそのチャネルの電位は、更にセルフブースト分だけ上昇するため、誤書き込みを防止することができる。
【００６６】
さらに、第３電圧発生回路４３がウェル領域から例えば３[Ｖ]の電圧ＶＥＲＡを転送する結果、ＮＡＮＤストリング１１における全てのｎ＋不純物拡散層１０３には電圧Ｖｉｎｔが充電される。つまり、例え選択ワード線ＷＬのソース側に隣接する非選択ワード線ＷＬに電圧ＶＩＳＯを転送したとしても、全てのｎ＋不純物拡散層１０３には電圧ＶＤＤよりも高い電圧Ｖｉｎｔが充電される。これにより、チャネル形成後、セルフブーストにより、既にデータの書き込み済みとされるメモリセルトランジスタＭＴにおける該チャネルの電位も従来よりも高い値にまで上昇する。この結果、非選択ビット線ＢＬ及び‘１’データ書き込みを行う選択ビット線ＷＬに対応するＮＡＮＤストリング１１において誤書き込みを防止することができる。
【００６７】
[第２の実施形態]  
次に、本発明の第２の実施形態に係る不揮発性半導体メモリについて説明する。本実施形態は、上記第１の実施形態において、ウェルドライバ７がｎ−ウェル領域１０１及びｐ−ウェル領域１０２にそれぞれ印加する電圧ＶＥＲＡのタイミングと第１、第２電圧発生回路４１、４２がワード線ＷＬに転送する電圧ＶＰＧＭ及び電圧ＶＰＡＳＳのタイミングとを同時としたものである。そして、このときｎ＋不純物拡散層１０３を最低でも正の電位で充電するため、ウェルドライバ７がｎ−ウェル領域１０１及びｐ−ウェル領域１０２に印加する電圧ＶＥＲＡを、ワード線ＷＬに転送される電圧ＶＰＡＳＳよりも大きな値とする。そこで、前述のように第３電圧発生回路４３におけるリミッタ回路５０を制御することで、チャージポンプ５１がノードＮ１に出力する電圧ＶＥＲＡを変える。ここで電圧ＶＥＲＡは例えば１３[Ｖ]とされる。なお、本実施形態においてもウェルドライバ７により電圧ＶＥＲＡがｎ−ウェル領域１０１及びｐ−ウェル領域１０２に印加され、その結果、チャネルに充電された電位を電圧Ｖｉｎｔと呼ぶ。
【００６８】
また、この１３[Ｖ]とされる電圧ＶＥＲＡがｎ−ウェル領域１０１及びｐ−ウェル１０２領域に印加された際、電圧ＶＩＳＯが０[Ｖ]であると、誤消去が生じる恐れがあることから、該電圧ＶＩＳＯは電圧ＶＰＡＳＳと同程度の値もとるものとする。またなお、上記第１の実施形態における図６で説明した動作と同一の動作については説明を省略する。
【００６９】
本実施形態に係る不揮発性半導体メモリの動作について図８を用いて説明する。
【００７０】
＜不揮発性半導体メモリの動作について＞  
図８を用いて、ＮＡＮＤ型フラッシュメモリの選択ビット線ＢＬにおける‘１’データ書き込み動作について説明する。図８は選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャートである。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。またなお、選択ビット線ＢＬに対応するメモリセルトランジスタＭＴにおける‘０’データ書き込み動作は、上記第１の実施形態と同一であるため説明を省略する。
【００７１】
＜‘１’データ書き込み＞  
図示するように、時刻ｔ０以前では書き込み動作前であることから、ワード線ＷＬ、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２の電位はそれぞれＶＳＳ（例えば０[Ｖ]）とされる。またソース線ＳＬ及びビット線ＢＬはそれぞれＨｉ−インピーダンスとされる。すなわち、ＭＯＳトランジスタ９及び１０をオフ状態とすることで、ソース線ＳＬ及びビット線ＢＬをそれぞれ開放させる。また、選択ブロックＢＬＫ及び非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ１、ＳＧＳ１をすべてフローティングとする。すなわち、ブロックＢＬＫ０乃至ブロックＢＬＫｓに対応する選択トランジスタＳＴ１及びＳＴ２はそれぞれオフ状態とされる。
【００７２】
そして、書き込みを開始すべく時刻ｔ０においてウェルドライバ７がｎ−ウェル領域１０１及びｐ−ウェル領域１０２に電圧ＶＥＲＡを印加する。これにより、ｐ−ウェル領域１０２とｎ＋不純物拡散層１０３とで順方向バイアスが掛かる。そして、同時刻ｔ０において選択ワード線ＷＬ３２の電位が電圧ＶＰＧＭとされ、該選択ワード線ＷＬ３２のソース側に隣接する非選択ワード線ＷＬ３１の電位は電圧ＶＩＳＯ（例えば電圧ＶＰＡＳＳと同値）とされ、その他の非選択ワード線ＷＬ０乃至３０及び非選択ワード線ＷＬ３３乃至６３の電位は電圧ＶＰＡＳＳとされる。これにより、ＮＡＮＤストリング１１にはチャネルが形成される。その結果、形成されたチャネルの電位はｎ＋不純物拡散層１０３における電圧Ｖｉｎｔとほぼ同じになる。すなわち、チャネルの電位は、例えば１３[Ｖ]とされる。これにより、選択トランジスタＳＴ１のソースの電位が電圧Ｖｉｎｔとされることから、該選択トランジスタＳＴ１はカットオフする。
【００７３】
またこのとき、ソース線ＳＬ及びビット線ＢＬはそれぞれ開放されＨｉ−インピーダンスであることから、ｎ＋不純物拡散層１０３の電位がコンタクトプラグＣＰ２並びにコンタクトプラグＣＰ１及びビット線ＢＬを介してセンスアンプ４及びソース線ＳＬに転送されることはない。また時刻ｔ０以降、セレクト信号線ＳＧＤ１及びＳＧＳ１もそれぞれフローティングとされていることから、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２に電圧Ｖｉｎｔが印加されても、選択トランジスタＳＴ１及びＳＴ２のゲート酸化膜１０５が絶縁破壊を起こすことはない。
【００７４】
その後、時刻ｔ１において、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位がＶＳＳとされる。またこのとき、ｎ＋不純物拡散層１０３とｐ−ウェル領域１０２とは逆バイアスであることから、該ｎ＋不純物拡散層１０３は電位Ｖｉｎｔで維持される。また、時刻ｔ１において電圧ＶＩＳＯも０[Ｖ]とされる。これにより、非選択ワード線ＷＬ３１に対応するメモリセルトランジスタＭＴのチャネルが消滅し、非選択ワード線ＷＬ０乃至３０に対応するメモリセルトランジスタＭＴに形成されたチャネルと選択ワード線ＷＬ３２及び非選択ワード線ＷＬ３３乃至６３に対応するメモリセルトランジスタＭＴに形成されたチャネルとに分離される。
【００７５】
また、時刻ｔ２においてソース線ＳＬ及びビット線ＢＬの電位がそれぞれ電圧ＶＤＤとされる。これにより、選択トランジスタＳＴ２のドレインの電位が電圧ＶＤＤとされることから、該選択トランジスタＳＴ２はカットオフする。すなわち、非選択ワード線ＷＬ３１に対応するメモリセルトランジスタＭＴ以外のメモリセルトランジスタＭＴに形成されたチャネルはフローティングとされ、該チャネルの電位が、ワード線ＷＬとのカップリングにより上昇する。そして、そのチャネルの電位は（電圧Ｖｉｎｔ＋セルフブースト電位）とされる。この結果、メモリセルトランジスタＭＴにおける保持データが別のレベルに遷移しない程度の電荷注入に抑えられる。これによりメモリセルトランジスタＭＴへの‘１’データ書き込みが行われる。
【００７６】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体メモリであると、上記第１の実施形態の効果（１）に加え以下のような効果を得ることが出来る。以下、本実施形態に係る効果を述べる。  
（２）データの書き込み動作において、誤書き込みを防止することができる（その２）。  
本実施形態に係る不揮発性半導体メモリであると、ウェルドライバ７がｎ−ウェル領域１０１及びｐ−ウェル領域１０２に電圧ＶＥＲＡを印加するタイミングと第１電圧発生回路４１、第２電圧発生回路４２、及び第４電圧発生回路４４がそれぞれワード線ＷＬに電圧ＶＰＡＳＳ、電圧ＶＰＧＭ、及び電圧ＶＩＳＯを転送するタイミングとが同時である。すなわち、ｎ＋不純物拡散層１０３に電圧Ｖｉｎｔを充電するタイミングとワード線ＷＬに上記各電圧を転送するタイミングとが同時である。このため、メモリセルトランジスタＭＴにチャネルを形成しつつ、そのメモリセルトランジスタＭＴのソース及びドレインとして機能するｎ＋不純物拡散層１０３は、例えば１３[Ｖ]まで充電される。つまり、チャネルの電位もｎ＋不純物拡散層１０３の電位と同様例えば１３[Ｖ]とされる。このため、上記第１の実施形態に比べ、非選択ビット線ＢＬ及び‘１’データ書き込みを行う選択ビット線ＢＬに対応するＮＡＮＤストリング１１における誤書き込みをより防止することが出来る。
【００７７】
これは、第１電圧発生回路４１乃至第４電圧発生回路４４が出力するそれぞれの電圧の立ち上がりタイミングを揃えることで、メモリセルトランジスタＭＴにチャネルを形成しつつ、ｎ＋不純物拡散層１０３を例えば１３[Ｖ]の電圧Ｖｉｎｔにまで充電するからである。つまり、ｎ＋不純物拡散層１０３を電圧Ｖｉｎｔにした後、チャネルを形成するのではなく、チャネルを形成しつつ、ｎ＋不純物拡散層１０３を電圧Ｖｉｎｔにまで充電することで、メモリセルトランジスタＭＴの制御ゲート１０７からは、制御ゲート１０７−ｎ＋不純物拡散層１０３（ソース）、制御ゲート１０７−ｎ＋不純物拡散層１０３（ドレイン）、及び制御ゲート１０７−チャネルの計３つの合成容量が見える。このため、上記第１の実施形態で説明したようにｎ＋不純物拡散層１０３を電圧Ｖｉｎｔに充電した後、チャネルによる寄生容量が生じたことで、電圧Ｖｉｎｔで充電されたｎ＋不純物拡散層１０３の電位が低下してしまうといったことがない。この現象は下記（１）式で表される。  
【数１】
2010198685.tif 000003
【００７８】
ここで、電圧Ｖ１はｎ＋不純物拡散層１０３の電位、Ｃ１はメモリセルトランジスタＭＴのゲート電極の容量、Ｃ２はｎ−ウェル領域１０１、ｐ−ウェル領域１０２、及びチャネルの容量、Ｖｇはワード線ＷＬに転送される電圧である。そして、ｎ＋不純物拡散層１０３を初期充電せず、チャネルを形成した場合のｎ＋不純物拡散層１０３の電圧Ｖ’１は下記（２）式で表される。  
【数２】
2010198685.tif 000004
【００７９】
そして、上記（１）式と（２）式との差分電位をΔＶ１は下記（３）式で表わされる。
【数３】
2010198685.tif 000005
【００８０】
ここでΔＶ１は、ウェルドライバ７によりｎ＋不純物拡散層１０３に充電された値である。すなわち、電圧Ｖｉｎｔの値が大きい程ｎ＋不純物拡散層１０３の初期充電が高くなり、その値に応じてデータの誤書き込みが防止できる。
【００８１】
＜変形例その１＞  
次に、本発明の上記第２の実施形態の変形例に係る不揮性半導体メモリについて説明する。変形例に係る不揮発性半導体メモリでは、上記第２の実施形態において、第２電圧発生回路４２と第３電圧発生回路４３とをスイッチ素子で必要に応じてショートさせるものである。すなわち、電圧ＶＥＲＡが上昇する傾きと電圧ＶＰＡＳＳが上昇する傾きとを、該電圧ＶＰＡＳＳが、例えば１０[Ｖ]に達するまで同一にするものである。
【００８２】
図９に第２電圧発生回路４２と第３電圧発生回路４３とそれらを接続するショート回路８３のブロック図を示す。図示するように、第２電圧発生回路４２はリミッタ回路５３及びチャージポンプ５１を備える。そして、リミッタ回路５３は、比較器８０、抵抗素子８１、及び８２を備える。抵抗素子８１及び８２により、ノードＮ７の電位がノードＮ５において分圧される。すなわち、抵抗素子８１の一端はノードＮ７に接続され、他端はノードＮ５を介して抵抗素子８２の一端に接続されている。また、抵抗素子８２の他端は接地されている。ここでノードＮ５における電圧をＶＭ１とする。そして、比較器８０は例えばＢＧＲ回路で生成された基準電圧ＶＲＥＦとノードＮ５における電圧ＶＭ１とを比較し、その比較結果を‘Ｌ’レベルまたは‘Ｈ’レベルとしてノードＮ６に出力する。つまり、ノードＮ５の電位が基準電圧ＶＲＥＦよりも小さければ、比較器８０は‘Ｈ’レベルを出力し、チャージポンプ５１に昇圧するよう命令する。すなわち、ノードＮ７の電位が１０[Ｖ]に達するまで、比較器８０はチャージポンプ５１に対し‘Ｈ’レベルの信号を出力する。
【００８３】
他方、ノードＮ５の電位が基準電圧ＶＲＥＦよりも大きければ、比較器８０は‘Ｌ’レベルを出力し、チャージポンプ５１にポンピングを停止するよう命令する。すなわち、ノードＮ７の電位が１０[Ｖ]以上に達した時点で、比較器８０はチャージポンプ５１に対し‘Ｌ’レベルの信号を出力する。また、これらチャージポンプ５１の出力はノードＮ７を介してワード線ＷＬドライバへと転送される。
【００８４】
ショート回路８３はｎチャネル型ＭＯＳトランジスタ８５及びｐチャネル型ＭＯＳトランジスタ８４を備える。そして、ＭＯＳトランジスタ８５のゲートには比較器８０からの‘Ｌ’レベルまたは‘Ｈ’レベルの信号が入力される。また、ＭＯＳトランジスタ８４のゲートにはＭＯＳトランジスタ８５のゲートに入力される信号と反転した信号が入力される。つまり、ノードＮ７の電位が１０[Ｖ]にまで達する間、ＭＯＳトランジスタ８５のゲートには‘Ｈ’レベルの信号が入力され、ＭＯＳトランジスタ８４のゲートには‘Ｌ’レベルの信号が入力される。これにより、ノードＮ７とノードＮ８とがショートされる。
【００８５】
そして、ノードＮ７の電位が１０[Ｖ]に達すると、ＭＯＳトランジスタ８５のゲートには‘Ｌ’レベルの信号が入力され、ＭＯＳトランジスタ８４のゲートには‘Ｈ’レベルの信号が入力される。これにより、ＭＯＳトランジスタ８４、８５はそれぞれオフ状態とされ、ノードＮ７とノードＮ８とは電気的に分離する。そして第３電圧発生回路４３はノードＮ８を介してウェルドライバ７に電圧ＶＥＲＡを転送する。そして、ノードＮ７とノードＮ８とが分離された後、第３電圧発生回路４３により、ウェル領域に電圧ＶＥＲＡが転送され、該ウェル領域は１３[Ｖ]にまで達する。
【００８６】
＜変形例に係る効果＞  
変形例に係る不揮発性半導体メモリであると、上記第１、第２の実施形態に係る効果（１）及び（２）に加え、更に新たな効果を奏することができる。以下、変形例に係る効果について説明する。
【００８７】
（３）データの誤消去を防止することができる（その１）。  
変形例に係る不揮発性半導体メモリであると、第２電圧発生回路４２の出力端と第３電圧発生回路４３の出力端とがショート回路８３により接続されている。そして、第２電圧発生回路４２が出力する電圧ＶＰＡＳＳ及び第３電圧発生回路４３が出力する電圧ＶＥＲＡがそれぞれ１０[Ｖ]に達するまでショート回路８３によりノードＮ７とノードＮ８とが電気的にショートされる。すなわちデータの書き込み時にウェル領域に転送される電圧ＶＥＲＡの立ち上がり特性と、非選択ワード線ＷＬに転送される電圧ＶＰＡＳＳの立ち上がり特性とを同一とする。これにより、制御ゲート１０７とｎ−ウェル領域１０１及びｐ−ウェル領域１０２との電位差が生じない。つまり、第２電圧発生回路４２が発生する電圧ＶＰＡＳＳの立ち上がり特性と第３電圧発生回路４３が発生する電圧ＶＥＲＡの立ち上がり特性とに、例えば３[Ｖ]よりも大きな電圧差が生じると、メモリセルトランジスタＭＴに蓄積されているデータが消去さてしまうおそれがある。しかし、変形例に係る構成であると、電圧ＶＰＡＳＳの立ち上がり特性と電圧ＶＥＲＡの立ち上がり特性が同一であることから、上記のような電圧差が生じることなく、互いに１０[Ｖ]にまで達する。これによりメモリセルトランジスタＭＴの誤消去を防止することができる。
【００８８】
[第３の実施形態]  
次に、本発明の第３の実施形態に係る不揮発性半導体メモリについて説明する。本実施形態は、上記第２の実施形態において、ウェルドライバ７がウェル領域に印加する電圧ＶＥＲＡのタイミングを、ワード線ＷＬを例えば１０[Ｖ]とした後にするものである。つまり、本実施形態では非選択ワード線ＷＬに例えば１０[Ｖ]の電圧ＶＰＡＳＳを転送し、また選択ワード線ＷＬ転送する電圧ＶＰＧＭをウェル領域が０[Ｖ]とされている間では１０[Ｖ]とするものである。そして、電圧ＶＥＲＡの上昇と同時に、例えば１０[Ｖ]で維持された電圧ＶＰＧＭをその後例えば２０[Ｖ]まで上昇させる。本実施形態に係る不揮発性半導体メモリの書き込み動作について、図１０を用いて説明する。図１０は、選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャートである。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。またなお、上記第１及び第２の実施形態と同一の動作については説明を省略する。また、書き込み対象となるメモリセルトランジスタＭＴの選択ワード線ＷＬをワード線ＷＬ３２とし、電圧ＶＩＳＯが転送される非選択ワード線ＷＬはワード線ＷＬ３１とする。
【００８９】
＜‘１’データ書き込み＞  
図示するように、時刻ｔ０以前はデータの書き込み動作前であることから、ワード線ＷＬ、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２の電位はそれぞれＶＳＳ（例えば０[Ｖ]）とされる。また、ソース線ＳＬ、ビット線ＢＬ、セレクト信号線ＳＧＤ１、及びセレクト信号線ＳＧＳ１はそれぞれＨｉ−インピーダンスとされる。すなわち、ＭＯＳトランジスタ１０及び１１をオフ状態として、ソース線ＳＬ、ビット線ＢＬを開放させる。またセレクト信号線ＳＧＤ１及びＳＧＳ１に接続されるＭＯＳトランジスタ３１及び３２をオフ状態とすることで、該セレクト信号線ＳＧＤ１及びＳＧＳ１を開放させる。なお、非選択ブロックＢＬＫのセレクト信号線ＳＧＤ１及びＳＧＳ１においても同様にＨｉ−インピーダンスとする。
【００９０】
そして、書き込みを開始すべく時刻ｔ０において選択ワード線ＷＬ３２、非選択ワード線ＷＬ３１、その他非選択ワード線ＷＬ０乃至３０及び３３乃至６３にはそれぞれ電圧ＶＰＧＭ、電圧ＶＩＳＯ、及び電圧ＶＰＡＳＳが転送される。そして電圧ＶＰＧＭは時刻ｔ１まで、例えば１０[Ｖ]の電圧ＶＰＡＳＳと同一の値で維持される。また、電圧ＶＩＳＯも例えば１０[Ｖ]にまで上昇する。これにより、メモリセルトランジスタＭＴにはチャネルが形成され、その結果、チャネルはフローティングとされる。ここで、例えばゲート電極１０７から見える電荷蓄積層１０５の容量と、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２、及びメモリセルトランジスタＭＴに形成されるチャネルの容量が等しければ、該チャネルが形成された際、チャネルの電位は５[Ｖ]とされる。また、ｎ＋不純物拡散層１０３も同様に５[Ｖ]とされる。
【００９１】
その後、時刻ｔ１においてｎ−ウェル領域１０１、ｐ−ウェル領域１０２の電位が電圧Ｖｉｎｔとされる。すなわち、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２とｎ＋不純物拡散層１０３との間で順方向バイアスが形成される。これにより、チャネル及びｎ＋不純物拡散層１０３には、上記例えば５[Ｖ]に加え、更に電圧Ｖｉｎｔが充電される。すなわち、チャネルの電位は（５[Ｖ]＋電圧Ｖｉｎｔ）とされる。また、同時刻ｔ１において、電圧ＶＰＧＭが例えば２０[Ｖ]まで上昇する。
【００９２】
その後、時刻ｔ２においてｎ−ウェル領域１０１、ｐ−ウェル領域１０２の電位が電圧ＶＳＳとされる。これにより、非選択ワード線ＷＬ３１に対応するメモリセルトランジスタＭＴのチャネルが消滅し、非選択ワード線ＷＬ０乃至３０に対応するメモリセルトランジスタＭＴに形成されたチャネルと選択ワード線ＷＬ３２及び非選択ワード線ＷＬ３３乃至６３に対応するメモリセルトランジスタＭＴに形成されたチャネルとに分離される。そして、時刻ｔ３以降の動作は上記第２の実施形態の図８で説明したフローチャートと同様であるため、説明を省略する。なお‘０’データ書き込み動作については、上記第１の実施形態における書き込み動作と同一であるため説明を省略する。
【００９３】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体メモリであると、上記第１、第２の実施形態及びそれらの変形例で得られた効果（１）乃至（３）に加え、更に下記の効果を奏することができる。以下、本実施形態に係る効果について説明する。
【００９４】
（４）データの誤消去を防止することができる（その２）。  
本実施形態に係る不揮発性半導体メモリであると、データの書き込みの際、まずｎ＋不純物拡散層１０３をある一定の電位で充電するのではなく、先にワード線ＷＬに電圧ＶＰＧＭ、ＶＰＡＳＳ、及びＶＩＳＯを転送することで、ＮＡＮＤストリング１１にチャネルを形成させる。ここで、ウェル領域を０［Ｖ］にした状態で電圧ＶＰＧＭを２０［Ｖ］まで上昇させると‘０’データ書き込みが生じてしまう。そこで、まずは電圧ＶＰＧＭを１０［Ｖ］程度まで上昇させることでチャネルを形成させ、該チャネルの電位をある一定の電位に維持させる。その後、ウェルドライバ７によりｎ＋不純物拡散層１０３に電圧Ｖｉｎｔを充電させる。これにより、ウェル領域に高い電圧を印加しても、ワード線ＷＬには電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯが転送されていることから、データの誤消去が防止できる。
【００９５】
＜変形例その２＞  
次に本発明の上記第３の実施形態の変形例に係る不揮性半導体メモリについて説明する。変形例に係る不揮発性半導体メモリでは、上記第３の実施形態において、選択ワード線ＷＬ３２に転送する電圧ＶＰＧＭを、例えば２０[Ｖ]にまで上昇させつつ、ビット線ＢＬから、電圧ＶＤＤ（例えば、１．８[Ｖ]）をＮＡＮＤストリング１１に転送し、チャネルの電位を一度電圧ＶＤＤに充電した後、ｎ−ウェル領域１０１、ｐ−ウェル領域１０２に電圧ＶＥＲＡを与えることでｎ＋不純物拡散層１０３を充電するものである。
【００９６】
本実施形態に係る不揮発性半導体メモリの動作について図１１を用いて説明する。
【００９７】
＜不揮発性半導体メモリの動作について＞  
図１１を用いて、ＮＡＮＤ型フラッシュメモリの選択ビット線ＢＬにおける‘１’データ及び‘０’データの書き込み動作について説明する。図１１は選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャートである。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。またなお、上記第１乃至第３の実施形態と同一の動作については説明を省略する。
【００９８】
＜‘１’データ書き込み＞  
まず、時刻ｔ０において書き込みを開始すべく非選択ワード線ＷＬ及び選択ワード線ＷＬに電圧ＶＰＡＳＳ、電圧ＶＩＳＯ、及び電圧ＶＰＧＭが転送される。これにより、ＮＡＮＤストリング１１にチャネルが形成される。また信号ＳＧＤ１が‘Ｈ’レベル、すなわち電圧ＶＤＤとされる。これにより選択トランジスタＳＴ１がオン状態となり、センスアンプ４からビット線ＢＬを介して、ＮＡＮＤストリング１１に形成されたチャネルに電圧ＶＤＤが転送される。すなわち、時刻ｔ０において形成されたチャネルが電圧ＶＤＤに充電される。またこの際、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位はそれぞれＶＳＳ、すなわち０[Ｖ]とされる。更に、信号ＳＧＳ１はＨｉ−インピーダンス、すなわちセレクト信号線ＳＧＳ１を開放させる。同様に非選択ブロックＢＬＫに対応するセレクト信号線ＳＧＤ１、及びＳＧＳ１を開放させる。また、ソース線ＳＬもＨｉ−インピーダンスとする。そして、ワード線ＷＬとのカップリングによりチャネルの電位がブーストされ、該チャネルの電位は（電圧ＶＤＤ＋ブースト電圧）とさる。これにより、選択トランジスタＳＴ１はカットオフする。
【００９９】
そして、時刻ｔ１になるとビット線ＢＬがＨｉ−インピーダンスとされる。すなわち、ビット線ＢＬに接続されるＭＯＳトランジスタ１０をオフ状態とすることで、該ビット線ＢＬを開放させる。同様にセレクト信号線ＳＧＤ１もＨｉ−インピーダンスとする。これにより選択トランジスタＳＴ１をオフ状態とする。その後、ウェルドライバ７により、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２に電圧ＶＥＲＡを転送する。これによりｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位とｎ＋不純物拡散層１０３との間で順方向バイアスを掛ける。この結果、既に電圧（ＶＤＤ＋ブースト電位）とされているチャネルに、更に電圧Ｖｉｎｔが充電される。その後、時刻ｔ２になると、ウェルドライバ７によりｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位はそれぞれＶＳＳ、すなわち０[Ｖ]とされる。また、非選択ワード線ＷＬ３２に転送される電圧ＶＩＳＯがＶＳＳ、すなわち０[Ｖ]とされる。これにより非選択ワード線ＷＬ３３乃至６３と選択ワード線ＷＬ３１及び非選択ワード線ＷＬ３０乃至０とが電気的に分離される。その他動作は上記図１０で説明した動作と同一であるため説明を省略する。なお‘０’データ書き込み動作については、上記第１の実施形態における書き込み動作と同一であるため説明を省略する。
【０１００】
＜変形例その２に係る効果＞  
変形例その２に係る不揮発性半導体メモリであっても、上記（４）と同様の効果を得ることができる。すなわち、ウェルドライバ７によりウェル領域に電圧ＶＥＲＡが転送される前に、選択ワード線ＷＬに電圧ＶＰＧＭを２０［Ｖ］まで上昇させたとしても、センスアンプ４により電圧ＶＤＤがＮＡＮＤストリング１１に転送されることで誤書き込みも防止することが出来、またウェル領域に高い電圧を印加しても、ワード線ＷＬには電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯが転送されていることから、データの誤消去が防止できる。
【０１０１】
[第４の実施形態]  
次に、本発明の第４の実施形態に係る不揮発性半導体メモリについて説明する。本実施形態は、上記第１乃至第３の実施形態においてビット線ＢＬに接続されるＭＯＳトランジスタ１０、並びにソース線ドライバ１１のＭＯＳトランジスタ１１のゲートに印加する電圧を、例えば電圧ＶＤＤ以下とする。これによりビット線ＢＬ及びソース線ＳＬに電圧Ｖｉｎｔを保持することでＭＯＳトランジスタＳＴ１及びＳＴ２のカットオフ特性を向上させ、誤書き込みを防止するものである。
【０１０２】
＜ＮＡＮＤ型フラッシュメモリの書き込み動作について＞
次に上記ＮＡＮＤ型フラッシュメモリの選択ビット線ＢＬにおける‘１’データ及び‘０’データの書き込み動作について図１２を用いて説明する。図１２は選択及び非選択ワード線ＷＬの電位、ｎ−ウェル領域１０１及びｐ−ウェル領域１０２の電位、ソース線ＳＬの電位、ビット線ＢＬの電位、信号Ｃｌａｍｐ＿Ｄ、信号Ｃｌａｍｐ＿Ｓ、信号ＳＧＤ１、信号ＳＧＳ１、及び非選択ブロックＢＬＫの信号ＳＧＤ１及び信号ＳＧＳ１のタイムチャートである。なお、非選択ビット線ＢＬの動作は選択ビット線ＢＬにおける‘１’データ書き込みと同一であるため、説明を省略する。またなお、上記第１の実施形態で説明した動作と同一である点は説明を省略する。
【０１０３】
＜‘１’データ書き込み＞  
時刻ｔ０において非選択ビット線ＢＬ及び ‘１’データを書き込む選択ビット線ＢＬに接続されたＭＯＳトランジスタ１０のゲートに与えられる信号Ｃｌａｍｐ＿Ｄを電圧ＶＤＤ以下とする(例えば０[Ｖ])。また、ソース線ＳＬに接続されたソース線ＳＬドライバにおけるＭＯＳトランジスタ１１のゲートに与えられる信号Ｃｌａｍｐ＿Ｓを電圧ＶＤＤ以下とする(例えば０[Ｖ])。すなわち、ビット線ＢＬ及びソース線ＳＬをそれぞれＨｉ−インピーダンスとする。ここで、ウェルドライバ７によりｎ＋不純物拡散層１０３に電圧Ｖｉｎｔが充電される。そして、ｎ＋不純物拡散層１０３に充電された電圧Ｖｉｎｔがビット線ＢＬ及びソース線ＳＬに転送され、該ビット線ＢＬ及びソース線ＳＬは電圧Ｖｉｎｔで維持される。この結果、信号ＳＧＤ１が‘Ｈ’レベル、すなわち電圧ＶＤＤであることから、選択トランジスタＳＴ１はカットオフする。その後、センスアンプ４から電圧ＶＤＤが転送されることからＭＯＳトランジスタ９はカットオフを維持する。また、時刻ｔ１以降は上記第１の実施形態で説明した図６と同様であるため説明を省略する。なお、選択ビット線ＢＬに対応するメモリセルトランジスタＭＴにおける‘０’データ書き込み動作は、上記第１の実施形態と同一であるため説明を省略する。
【０１０４】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体メモリであると、上記（１）乃至（４）効果に加え、下記の効果を奏することができる。
【０１０５】
（５）選択トランジスタＳＴ１、ＳＴ２のカットオフ特性を向上できる。  
本実施形態に係る不揮発性半導体メモリであると、ビット線ＢＬに接続されたＭＯＳトランジスタ９及びソース線ＳＬに接続されたＭＯＳトランジスタ１０のゲートに印加される電圧をそれぞれ電圧ＶＤＤ以下とする。そして、選択トランジスタＳＴ１のドレインとして機能するｎ＋不純物拡散層１０３からコンタクトプラグＣＰ１を介してビット線ＢＬへと、例えば３[Ｖ]の電圧Ｖｉｎｔが転送される。ここで電圧Ｖｉｎｔ＞ＭＯＳトランジスタ９のゲートに印加される電圧であることから、該ＭＯＳトランジスタ９はカットオフする。すなわちビット線ＢＬが電圧Ｖｉｎｔで維持され、また選択トランジスタＳＴ１のゲートには電圧Ｖｉｎｔよりも小さい電圧ＶＤＤが印加されることから、該選択トランジスタＳＴ１はカットオフする。
【０１０６】
同様に、選択トランジスタＳＴ２のソースとして機能するｎ＋不純物拡散層１０３からコンタクトプラグＣＰ２を介してソース線ＳＬへと、例えば３[Ｖ]の電圧Ｖｉｎｔが転送される。ここで電圧Ｖｉｎｔ＞ＭＯＳトランジスタＳＴ２のゲートに印加される電圧であることから、該ＭＯＳトランジスタ１０はカットオフする。すなわちソース線ＳＬが電圧Ｖｉｎｔで維持され、また選択トランジスタＳＴ２のゲートには電圧ＶＳＳが印加されることから、該選択トランジスタＳＴ２はカットオフする。
【０１０７】
このように、ウェルドライバ７が生成する、例えば３[Ｖ]の電圧ＶＥＲＡをｎ＋不純物拡散層１０３及びコンタクトプラグＣＰ１及び２を介してビット線ＢＬ及びソース線ＳＬを電圧ＶＤＤよりも高い電圧で維持させる。これは、従来センスアンプ４からＮＡＮＤストリング１１に電圧ＶＤＤを転送していた場合と比較して、選択トランジスタＳＴ１及びＳＴ２のカットオフ特性が向上する。なぜなら、従来であると、‘１’データ書き込みの際におけるビット線ＢＬの電位は電圧ＶＤＤとされ、選択トランジスタＳＴ１のゲートには電圧ＶＤＤが印加される。このため、選択トランジスタＳＴ１のゲート−ソース間の電位差は０[Ｖ]であるが、本実施形態に係る不揮発性半導体メモリであると、上記ゲート−ソース間の電位差は電圧（Ｖｉｎｔ−ＶＤＤ）の逆バイアスが印加される。すなわち、選択トランジスタＳＴ１は従来と比較してカットオフ特性が向上する。また、選択トランジスタＳＴ２も同様である。そして、本実施形態で説明したＭＯＳトランジスタ９及び１０のゲートに電圧ＶＤＤ以下の値を印加することで、選択トランジスタＳＴ１及びＳＴ２のカットオフ特性を向上させる手段は、上記第１乃至第３の実施形態に係る不揮発性半導体メモリとの組み合わせが可能である。すなわち、例えば第２の実施形態においてウェルドライバ７は、１３[Ｖ]の電圧ＶＥＲＡをｎ−ウェル領域１０１及びｐ−ウェル領域１０２に印加することで、ｎ＋不純物拡散層１０３を１３[Ｖ]の電圧Ｖｉｎｔで充電させる。つまり、この場合、ビット線ＢＬ及びソース線ＳＬにこの１３[Ｖ]の電位を維持させることができれば、選択トランジスタＳＴ１及びＳＴ２のカットオフ特性を更に向上させることが可能となり、ＮＡＮＤストリング１１のブースト特性も向上する。すなわち誤書き込みを防止することができる。
【０１０８】
（１）また、本実施形態に係る不揮発性半導体メモリの制御方法は、電荷蓄積層（１０５）と制御ゲート（１０７）とソース及びドレインとして機能する第１不純物拡散層（１０３）とを備えるメモリセルトランジスタが形成される活性領域（１０１、１０２）に、第１電圧発生回路（ウェルドライバ７）が第１電圧（ＶＥＲＡ）を転送するステップと、
活性領域（１０１、１０２）と第１不純物拡散層（１０３）との間に順方向バイアスを形成し、該第１不純物拡散層（１０３）を第１電圧（Ｖｉｎｔ）に充電するステップと、
第１電圧発生回路（ウェルドライバ７）が第１電圧（ＶＥＲＡ）の転送を停止するステップと、
第１不純物拡散層（１０３）を第１電圧（Ｖｉｎｔ）に維持しつつ第２電圧発生回路（４１、４２）が書き込み非対象とされるメモリセルトランジスタの制御ゲート（１０７）に第２電圧（ＶＰＡＳＳ）を印加し、書き込み対象とされるメモリセルトランジスタの制御ゲート（１０７）に該第２電圧（ＶＰＡＳＳ）よりも大きな第３電圧（ＶＰＧＭ）を与え、書き込み対象とされるメモリセルトランジスタにデータの書き込みを実行するステップと
を具備する。
【０１０９】
（２）また、本実施形態に係る不揮発性半導体メモリの制御方法は、電荷蓄積層（１０５）と制御ゲート（１０７）とソース及びドレインとして機能する第１不純物拡散層（１０３）とを備えるメモリセルトランジスタが形成される活性領域（１０１、１０２）に第１電圧発生回路（ウェルドライバ７）が第１電圧（ＶＥＲＡ）を転送し、第１不純物拡散層（１０３）を第１電圧（Ｖｉｎｔ）に充電しつつ、第２電圧発生回路が書き込み非対象とされるメモリセルトランジスタの制御ゲート（１０７）に第２電圧（ＶＰＡＳＳ）を印加し、書き込み対象とされるメモリセルトランジスタの制御ゲート（１０７）に該第２電圧（ＶＰＡＳＳ）よりも大きな第３電圧（ＶＰＧＭ）を与えるステップと、
第１電圧発生回路（ウェルドライバ７）が第１電圧の転送を停止するステップと、
第１電圧の転送の停止後、第３電圧により書き込み対象とされるメモリセルトランジスタにデータの書き込みを実行するステップと
を具備する。
【０１１０】
（３）また、本実施形態に係る不揮発性半導体メモリの制御方法は上記（２）において、書き込み時にショート回路（８４）が第１電圧発生回路（４３）の第１出力端と第２電圧発生回路（４２）が第２電圧を出力する第２出力端とをショートする。
【０１１１】
（４）また、本実施形態に係る不揮発性半導体メモリは、活性領域に形成され、第１ゲート電極（１０７）とソース及びドレインとして機能する第１不純物拡散層（１０３）とを備えた第１ＭＯＳトランジスタ（ＳＴ１）のドレイン（１０３）に電気的に接続されたビット線ＢＬから第１電圧（電圧ＶＤＤ）をチャネルに充電しつつ、活性領域に形成され、電荷蓄積層（１０５）と制御ゲート（１０７）とソース及びドレインとして機能する第２不純物拡散層（１０３）とを備えるメモリセルトランジスタのうち、第１電圧発生回路（４２）が書き込み非対象とされるメモリセルトランジスタの制御ゲート（１０７）に第２電圧（ＶＰＡＳＳ）を印加し、書き込み対象とされるメモリセルトランジスタの制御ゲート（１０７）に第２電圧よりも大きな第３電圧（ＶＰＧＭ）を与えるステップと、
第２電圧発生回路（４３）が第１、第２不純物拡散層（１０３）に第４電圧（Ｖｉｎｔ）を充電するステップと、
第２電圧発生回路（４３）が第４電圧（ＶＥＲＡ）の転送を停止するステップと、
第４電圧（ＶＥＲＡ）の転送の停止後、第３電圧（ＶＰＧＭ）により書き込み対象とされるメモリセルトランジスタにデータの書き込みを実行するステップと
を具備する。
【０１１２】
（５）また、本実施形態に係る不揮発性半導体メモリの制御方法は上記（１）乃至（３）において、活性領域に形成され、第１ゲート電極（１０７）とソース及びドレインとして機能する第２不純物拡散層（１０３）とを備え、ソースがメモリセルトランジスタのドレインと共通接続された第１ＭＯＳトランジスタ（ＳＴ１）のドレイン（１０３）を介してビット線ＢＬに接続された第３ＭＯＳトランジスタ（９）及び第２ゲート電極（１０７）とソース及びドレインとして機能する第３不純物拡散層（１０３）とを備え、ドレインがメモリセルトランジスタのソースと共通接続された第２ＭＯＳトランジスタ（ＳＴ２）のソースを介してソース線ＳＬに接続された第４ＭＯＳトランジスタ（１０）とのゲートにそれぞれ第１電圧（Ｖｉｎｔ）よりも小さな第５電圧（ＶＤＤ以下の電圧）を印加するステップと、
ＭＯＳトランジスタ９及び１０をオフ状態とすることで、ビット線ＢＬ及びソース線ＳＬをそれぞれ第１電圧（Ｖｉｎｔ）に維持し、第１及び前記第２ＭＯＳトランジスタ（ＳＴ１、ＳＴ２）をカットオフとするステップと
を具備する。
【０１１３】
またなお、メモリセルトランジスタＭＴはＦＧ型でもよい。すなわち、ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。  またなお、第４電圧発生回路４４は、必ずしも書き込み対象とされるワード線ＷＬに対応したメモリセルトランジスタＭＴのソース側に隣接するワード線ＷＬに電圧ＶＩＳＯを転送するする必要はない。つまり、データの書き込みは選択トランジスタＳＴ２側のメモリセルトランジスタＭＴから順に実行されるが、データの書き込み対象がワード線ＷＬ１に対応するメモリセルトランジスタＭＴを除き、少なくとも、例えばワード線ＷＬ０に対応するメモリセルトランジスタＭＴをオフ状態とすればよい。
【０１１４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１１５】
１…メモリセルアレイ、２…ロウデコーダ、３…ドライバ回路、４…電圧発生回路、５…センスアンプ、６…ＢＬＣドライバ、７…ウェルドライバ、８…制御部、９、１０…ＭＯＳトランジスタ、１１…ＮＡＮＤストリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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