(57)【要約】【課題】層間絶縁膜を容易に厚くすることが可能なトレンチ型半導体素子及びトレンチ型半導体素子の製造方法を提供する。【解決手段】トレンチ型半導体素子１は、上端が開口されたトレンチ１４が形成された基板２と、基板２に形成され、不純物を含む導電型の半導体領域１２、１３と、半導体材料（Ｓｉ）と半導体材料とは異なる元素（Ａｓ：砒素）からなる不純物とを含み、トレンチ１４の開口を覆う層間絶縁膜５とを備え、層間絶縁膜５のＡｓの不純物濃度は、導電型の半導体領域１２（１３）のＡｓ（Ｂ：ボロン）の不純物濃度よりも大きい。【選択図】図１
2010034285.tif 000002
【特許請求の範囲】
【請求項１】
上端が開口されたトレンチが形成された基板と、
前記基板に形成され、不純物を含む導電型半導体領域と、
半導体材料と前記半導体材料とは異なる元素からなる不純物とを含み、前記トレンチの開口を覆う層間絶縁膜とを備え、
前記層間絶縁膜の不純物の濃度は、前記導電型半導体領域の不純物の濃度よりも大きいことを特徴とするトレンチ型半導体素子。
【請求項２】
一部が開口された絶縁性のマスク層を基板上に形成するマスク層形成工程と、
前記マスク層から露出された領域の前記基板に、上端が開口されたトレンチを形成するトレンチ形成工程と、
前記トレンチに半導体層を埋設する埋設工程と、
前記半導体層を構成する半導体材料とは異なるイオンを前記トレンチに埋設された半導体層に注入する第１イオン注入工程と、
イオンが注入された領域の前記半導体層を熱酸化させて層間絶縁膜を形成する層間絶縁膜形成工程と、
前記イオン注入工程の後に、前記マスク層を除去する除去工程とを備えたことを特徴とするトレンチ型半導体素子の製造方法。
【請求項３】
前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、
前記第１イオン注入工程による前記層間絶縁膜の不純物の濃度は、前記第２イオン注入工程による前記導電型半導体領域の不純物の濃度よりも大きいことを特徴とする請求項２に記載のトレンチ型半導体素子の製造方法。
【請求項４】
前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、
前記第１イオン注入工程のドーズ量は、前記第２イオン注入工程のドーズ量よりも大きいことを特徴とする請求項２または請求項３に記載のトレンチ型半導体素子の製造方法。
【請求項５】
前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、
前記第１イオン注入工程の加速電圧は、前記第２イオン注入工程の加速電圧よりも小さいことを特徴とする請求項２〜請求項４のいずれか１項に記載のトレンチ型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜を備えたトレンチ型半導体素子及びトレンチ型半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、基板にトレンチが形成され、トレンチ内にゲート電極が形成された縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のトレンチ型半導体素子及びその製造方法が知られている。このようなトレンチ型半導体素子では、トレンチの開口部を塞ぐように層間絶縁膜が形成される。この層間絶縁膜により、トレンチ内部の電極と外部の電極とが絶縁される。
【０００３】
特許文献１には、トレンチが形成されたＮ型シリコン基板と、トレンチの内部に形成されたゲートポリと、Ｎ型基板の上面に形成された局部酸化膜（層間絶縁膜）とを備えたトレンチ型のＭＯＳトランジスタが開示されている。Ｎ型シリコン基板には、トレンチを挟み両端部に形成された高濃度のＰ型バルク層と、Ｐ型バルク層とトレンチとの間に形成された低濃度のＰ型バルク層と、Ｐ型バルク層の上層部に形成されたＮ型ソース層とを形成されている。局部酸化膜の一部は、トレンチの内壁面とゲートポリとの間にも形成されている。
【０００４】
特許文献１に記載のＭＯＳトランジスタの製造方法では、Ｎ型シリコン基板にＰ型バルク層を形成した後、パターニングされたトレンチを形成するための窒化シリコン膜及び低温酸化膜を形成する。次に、トレンチを形成した後、低温酸化膜を除去する。次に、トレンチ内にゲートポリを形成する。
【０００５】
次に、局部酸化法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）に基づいて、熱処理することによってゲートポリ上に局部酸化膜を形成する。その後、窒化シリコン膜を除去した後、Ｐ型不純物及びＮ型不純物を順にイオン注入して、低濃度のＰ型バルク層及びＮ型バルク層を形成する。ここで、低濃度のＰ型バルク層及びＮ型バルク層を形成する領域の上面には、薄い熱酸化膜が残っているので、注入されるイオンは、この薄い熱酸化膜を透過する程度の加速電圧で注入される。このため、注入されるイオンの多くは、ゲートポリ上の厚い局部酸化膜を透過して、局部酸化膜の内部には残らない。これにより、特許文献１に記載のＭＯＳトランジスタが完成する。
【特許文献１】特開平９−３２１３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のＭＯＳトランジスタは、熱処理することにより、ゲートポリの上面を偏析させて、局部酸化膜を形成している。このため、局部酸化膜によってゲートポリを絶縁可能な程度の厚みにすることが容易ではないといった課題がある。局部酸化膜をこのように絶縁可能な厚みにするためには、高温または長時間の熱処理といった方法が考えられるが、これらの方法では、製造されるＭＯＳトランジスタの素子特性を劣化させるといった別の問題が発生する。
【０００７】
本発明は、上述した課題を解決するために創案されたものであり、層間絶縁膜を容易に厚くすることが可能なトレンチ型半導体素子及びトレンチ型半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の発明は、上端が開口されたトレンチが形成された基板と、前記基板に形成され、不純物を含む導電型半導体領域と、半導体材料と前記半導体材料とは異なる元素からなる不純物とを含み、前記トレンチの開口を覆う層間絶縁膜とを備え、前記層間絶縁膜の不純物の濃度は、前記導電型半導体領域の不純物の濃度よりも大きいことを特徴とするトレンチ型半導体素子である。
【０００９】
また、請求項２に記載の発明は、一部が開口された絶縁性のマスク層を基板上に形成するマスク層形成工程と、前記マスク層から露出された領域の前記基板に、上端が開口されたトレンチを形成するトレンチ形成工程と、前記トレンチに半導体層を埋設する埋設工程と、前記半導体層を構成する半導体材料とは異なるイオンを前記トレンチに埋設された半導体層に注入する第１イオン注入工程と、イオンが注入された領域の前記半導体層を熱酸化させて層間絶縁膜を形成する層間絶縁膜形成工程と、前記イオン注入工程の後に、前記マスク層を除去する除去工程とを備えたことを特徴とするトレンチ型半導体素子の製造方法である。
【００１０】
また、請求項３に記載の発明は、前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、前記第１イオン注入工程による前記層間絶縁膜の不純物の濃度は、前記第２イオン注入工程による前記導電型半導体領域の不純物の濃度よりも大きいことを特徴とする請求項２に記載のトレンチ型半導体素子の製造方法である。
【００１１】
また、請求項４に記載の発明は、前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、前記第１イオン注入工程のドーズ量は、前記第２イオン注入工程のドーズ量よりも大きいことを特徴とする請求項２または請求項３に記載のトレンチ型半導体素子の製造方法である。
【００１２】
また、請求項５に記載の発明は、前記基板にイオンを注入して導電型半導体領域を形成する第２イオン注入工程を備え、前記第１イオン注入工程の加速電圧は、前記第２イオン注入工程の加速電圧よりも小さいことを特徴とする請求項２〜請求項４のいずれか１項に記載のトレンチ型半導体素子の製造方法である。
【発明の効果】
【００１３】
本発明によれば、層間絶縁膜が半導体材料とその半導体材料とは異なる元素からなる不純物を含むとともに、層間絶縁膜の不純物の濃度を基板に形成された半導体領域の不純物の濃度よりも大きくしている。これにより、層間絶縁膜の体積を容易に増大させて、厚く形成することができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施形態）
以下、図面を参照して本発明をＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に適用した第１実施形態について説明する。図１は、第１実施形態によるトレンチ型半導体素子の断面図である。尚、図１の矢印で示す上下を上下方向とする。
【００１５】
図１に示すように、第１実施形態によるトレンチ型半導体素子１は、基板２と、ゲート絶縁膜３と、ゲート電極４と、層間絶縁膜５と、バリアメタル層６と、ソース電極７と、ドレイン電極８とを備えている。
【００１６】
基板２は、Ｎー型のシリコンを主体とする。
【００１７】
基板２のドレイン電極８側には、Ｎ−型ドレイン領域１１が形成されている。
【００１８】
基板２の中層部には、Ｐ−型チャネル領域１２が形成されている。Ｐ−型チャネル領域１２は、約０．３μｍの厚みを有する。Ｐ−チャネル領域１２には、Ｐ型の不純物としてＢ（ボロン）がドープされている。Ｐ−型チャネル領域１２は、約２．０×１０１６ａｔｏｍｓ／ｃｍ３の不純物濃度を有する。
【００１９】
基板２の上層部には、Ｎ＋型ソース領域１３が形成されている。Ｎ＋型ソース領域１３は、約０．２μｍの厚みを有する。Ｎ＋型ソース領域１３には、Ｎ型の不純物としてＡｓ（砒素）がドープされている。Ｎ＋型ソース領域１３は、約１．０×１０１９ａｔｏｍｓ／ｃｍ３の不純物濃度を有する。
【００２０】
尚、領域１２、１３が、請求項に記載の導電型半導体領域に相当する。
【００２１】
基板２には、Ｎ＋ソース領域１３を所定の間隔で分割するトレンチ１４が形成されている。トレンチ１４は、Ｐ−チャネル領域１２及びＮ＋ソース領域１３を貫いている。即ち、トレンチ１４は、基板２の上面からＮ−ドレイン領域１１にまで達している。トレンチ１４は、約１μｍの深さを有する。トレンチ１４は、約０．５μｍの幅を有する。隣接するトレンチ１４とトレンチ１４との間隔は、約０．２μｍである。
【００２２】
ゲート絶縁膜３は、基板２とゲート電極４とを絶縁するためのものである。ゲート絶縁膜３は、トレンチ１４の内周面を覆うように形成されている。ゲート絶縁膜３は、ＳｉＯ２からなる。ゲート絶縁膜３は、約５５ｎｍの厚みを有する。
【００２３】
ゲート電極４は、Ｐ−チャネル領域１２にチャネルを形成するためのものである。ゲート電極４は、トレンチ１４に埋設されている。ゲート電極４は、不純物を含むポリシリコンからなる。
【００２４】
層間絶縁膜５は、ゲート電極４とソース電極７とを絶縁するためのものである。層間絶縁膜５は、ＳｉＯ２を主体とする絶縁材料からなる。層間絶縁膜５は、イオン注入されたＡｓ（砒素）を不純物として含む。ここで、層間絶縁膜５に含まれるＡｓ（砒素）は、層間絶縁膜５の体積を増大させるためのものである。層間絶縁膜５におけるＡｓ（砒素）の不純物濃度は、約１．０×１０１９ａｔｏｍｓ／ｃｍ３〜約１．０×１０２１ａｔｏｍｓ／ｃｍ３である。即ち、層間絶縁膜５におけるＡｓ（砒素）の不純物濃度は、各領域１１、１２、１３の不純物濃度よりも大きい。層間絶縁膜５は、約１５０ｎｍの厚みを有する。層間絶縁膜５の幅は、トレンチ１４の幅よりも約１０ｎｍ〜約２０ｎｍ程度大きい。しかしながら、トレンチ１４の幅が約０．５μｍであることを考慮すると、層間絶縁膜５の幅とトレンチ１４の幅は略同じと見なされる範囲である。
【００２５】
バリアメタル層６は、ソース電極７を構成する金属元素が基板２等に拡散することを抑制するためのものである。バリアメタル層６は、チタンシリサイドからなる。バリアメタル層６は、Ｎ＋型ソース領域１３及び層間絶縁膜５の上面全体を覆うように形成されている。
【００２６】
ソース電極７は、Ａｌ（アルミニウム）またはＡｌ／Ｃｕ（銅）からなる。ソース電極７は、バリアメタル層６の上面全体を覆うように形成されている。
【００２７】
ドレイン電極８は、Ｗ（タングステン）からなる。ドレイン電極８は、基板２の下面全体に形成されている。
【００２８】
上述したトレンチ型半導体素子１の動作を説明する。
【００２９】
まず、ゲート電極４に所定の電圧が印加される。これにより、ゲート絶縁膜３とＰ−型チャネル領域１２との界面近傍のＰ−型チャネル領域１２にチャネルが形成される。この状態で、ソース電極７とドレイン電極８との間に電圧が印加されると、Ｎ＋型ソース領域１３、Ｐ−型チャネル領域１２のチャネル及びＮ−型ドレイン領域１１を電子が移動する。この結果、ソース電極７とドレイン電極８との間に電流が流れる。
【００３０】
次に、図面を参照して、上述したトレンチ型半導体素子１の製造方法について説明する。図２〜図１２は、第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【００３１】
まず、基板２上に、約１０ｎｍの厚みを有するＳｉＯ２膜３１を形成する。尚、ＳｉＯ２膜３１の厚みは、約５ｎｍ〜２０ｎｍの間で適宜変更可能である。その後、ＳｉＯ２膜３１上に、７５ｎｍの厚みを有するＳｉＮ膜３２を形成する。尚、ＳｉＮ膜３２の厚みは、５０ｎｍ〜２００ｎｍの間で適宜変更可能である。次に、フォトリソグラフィー技術によりレジスト膜（図示略）をＳｉＮ膜３２上に形成する。その後、図２に示すように、ＳｉＮ膜３２及びＳｉＯ２膜３１の一部をエッチングすることにより、一部に開口部３３ａが形成された絶縁性のマスク層３３を基板２上に形成する（マスク層形成工程）。
【００３２】
次に、図３に示すように、ＲＩＥ（反応性イオンエッチング）法によって、マスク層３３から露出された領域の基板２を除去する。これにより、マスク層３３から露出された基板２の領域に、上端が開口されたトレンチ１４が形成される（トレンチ形成工程）。
【００３３】
次に、基板２を加熱する。これにより、図４に示すように、トレンチ１４の内壁部を熱酸化させて、ＳｉＯ２からなるゲート絶縁膜３を形成する。
【００３４】
次に、図５に示すように、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、トレンチ１４の内部及びマスク層３３の上面にポリシリコン層３５を形成する（埋設工程）。尚、ポリシリコン層３５が、請求項に記載の半導体層に相当する。
【００３５】
次に、図６に示すように、トレンチ１４の内部にのみ残るように、ポリシリコン層３５の上面をエッチングにより除去する。ここで、マスク層３３は、エッチングストッパーとして機能する。このため、マスク層３３の下方の基板２は、エッチングされない。
【００３６】
次に、約４０ｋｅＶ〜約１８０ｋｅＶの電圧で加速された約１．０×１０１２ａｔｏｍｓ／ｃｍ２〜約１．０×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量のＢ（ボロン）を基板２の上面からイオン注入する。その後、基板２を加熱することによりＢ（ボロン）を拡散させて、図７に示すように、Ｐ−型チャネル領域１２を形成する。
【００３７】
次に、約４０ｋｅＶ〜約１８０ｋｅＶの電圧で加速された約１．０×１０１４ａｔｏｍｓ／ｃｍ２〜約１．０×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量のＡｓ（砒素）を基板２の上面からイオン注入する。その後、図７に示すように、基板２を加熱することにより、Ａｓ（砒素）を拡散させて、Ｎ＋型ソース領域１３を形成する（第２イオン注入工程）。
【００３８】
ここで、Ｂ（ボロン）及びＡｓ（砒素）は、マスク層３３を透過することが可能な加速電圧で注入される。
【００３９】
次に、図８に示すように、ポリシリコン層３５を構成するＳｉ（シリコン）とは異なるＡｓ（砒素）イオンを、トレンチ１４に埋設されたポリシリコン層３５の上面に注入する。ここで、Ａｓ（砒素）は、５×１０１５ａｔｏｍｓ／ｃｍ２〜５×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量、且つ、５ｋｅＶ〜４０ｋｅＶの加速電圧で注入される。これにより、ポリシリコン層３５の上端部がアモルファス化される。この結果、ポリシリコン層３５の上部にイオン注入層３６が形成される。尚、本工程におけるＡｓ（砒素）の加速電圧は小さいので、Ａｓ（砒素）はマスク層３３によって遮られる。このため、基板２のＮ＋型ソース領域１３にＡｓ（砒素）は、ほとんど注入されない。また、Ａｓ（砒素）イオンが注入されない領域のポリシリコン層３５がゲート電極４となる（第１イオン注入工程）。
【００４０】
ここで、第１イオン注入工程においてイオン注入されたイオン注入層３６のＡｓ（砒素）の不純物濃度は、第２イオン注入工程においてイオン注入された領域１２、１３の不純物濃度よりも大きい。
【００４１】
次に、基板２を約９００℃で３０分間加熱する。これにより、図９に示すように、Ａｓ（砒素）イオンが注入されたイオン注入層３６が熱酸化されて、体積が増幅する。この結果、トレンチ１４の開口を塞ぐように、ゲート電極４の上部に、約３００ｎｍの厚みを有する層間絶縁膜５が形成される（層間絶縁膜形成工程）。
【００４２】
ここで、ＬＯＣＯＳ法により層間絶縁膜を形成する場合、約１１００℃で６０分程度、基板を加熱する必要がある。上述した第１実施形態による製造方法では、ＬＯＣＯＳ法に比べて、低温、且つ、短時間で層間絶縁膜５が形成されることがわかる。
【００４３】
次に、図１０に示すように、エッチングによりマスク層３３のＳｉＮ膜３２を除去する。
【００４４】
次に、図１１に示すように、エッチングによりマスク層３３のＳｉＯ２膜３１を除去する。ここで、このエッチング工程により、ＳｉＯ２を主体とする層間絶縁膜５も一部が除去される。しかしながら、マスク層３３のＳｉＯ２膜３１の厚みに比べて層間絶縁膜５の厚みは非常に大きい。このため、層間絶縁膜５の全体から見れば、除去される層間絶縁膜５は、極めて小さく、問題とならない。
【００４５】
次に、図１２に示すように、上面全体を覆うようにバリアメタル層６を形成する。その後、バリアメタル層６の全体を覆うようにソース電極７を形成する。
【００４６】
最後に、基板２の下面にドレイン電極８を形成する。これにより、図１に示すトレンチ型半導体素子１が完成する。
【００４７】
上述したように、第１実施形態によるトレンチ型半導体素子１は、層間絶縁膜５を構成する半導体材料であるＳｉ（シリコン）とは異なるＡｓ（砒素）を層間絶縁膜５にイオン注入している。更に、トレンチ型半導体素子１では、領域１２、１３の不純物の濃度よりも層間絶縁膜５の不純物の濃度を大きくしている。このため、イオン注入層３６を加熱して層間絶縁膜５を形成する工程において、大量のＡｓ（砒素）がイオン注入層３６のＳｉ（シリコン）原子間に取り込まれるので、層間絶縁膜５の体積の増幅率を高めることができる。これにより、層間絶縁膜５による絶縁性を高め、ソース電極７とゲート電極４との短絡を抑制することができる。また、ＬＯＣＯＳ法に比べて、低温且つ短時間の加熱による酸化及び体積増幅によって層間絶縁膜５を形成することができる。これにより、各領域１１、１２、１３内において、層間絶縁膜５を形成するための加熱により不純物が拡散することを抑制できる。この結果、トレンチ型半導体素子１の素子特性の劣化を抑制できる。
【００４８】
また、第１実施形態によるトレンチ型半導体素子１の製造方法では、マスク層３３が、トレンチ１４を形成する工程のマスクとして機能するとともに、層間絶縁膜５を形成する工程でのマスクとして機能する。即ち、トレンチ１４と層間絶縁膜５とをセルフアライメントにより形成することができる。これにより、トレンチ１４と層間絶縁膜５との相対位置がずれることを抑制することができるので、トレンチ１４の上端部の正確な位置に層間絶縁膜５を形成することができる。
【００４９】
また、トレンチ型半導体素子１の製造方法では、トレンチ１４と層間絶縁膜５との位置ズレを抑制することができるので、層間絶縁膜５とＮ＋型ソース領域１３とが重なる領域を非常に小さくすることができる。これにより、隣接するトレンチ１４間の間隔を小さくして、集積化を高めることができる。この結果、チャネル抵抗の低減を実現できる。即ち、トレンチ型半導体素子１では、オン抵抗を大幅に低減できる。
【００５０】
また、トレンチ型半導体素子１の製造方法では、マスク層３３を除去することによって、Ｎ＋型ソース領域１３を露出させることができる。この結果、コンタクトマスク工程を必要とすることなく、ソース電極７とのコンタクト領域をＮ＋型ソース領域１３の上面に容易に形成することができる。
【００５１】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【００５２】
例えば、ＭＯＳＦＥＴに本発明を適用した実施形態について説明したが、ＩＧＢＴ等の他のトレンチ型半導体素子に本発明を適用してもよい。
【００５３】
また、上述した実施形態における各構成の材料、形状、数値等は適宜変更可能である。
【００５４】
例えば、層間絶縁膜に注入される元素（イオン）は、Ｂ（ボロン）、Ｎ（窒素）、Ｏ（酸素）、Ｎｅ（ネオン）、Ｐ（リン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、Ｓｂ（アンチモン）等を適用することができる。また、層間絶縁膜に注入される元素の不純物濃度は、基板に形成されるＰ−型チャネル領域及びＮ＋型ソース領域の不純物濃度よりも大きければ適宜変更可能である。例えば、層間絶縁膜に注入される元素の不純物濃度を、約１．０×１０１４ａｔｏｍｓ／ｃｍ３〜約１．０×１０２１ａｔｏｍｓ／ｃｍ３の間に設定してもよい。
【００５５】
また、Ｐ−型チャネル領域及びＮ＋型ソース領域に不純物を注入する際の加速電圧は、マスク層を透過できれば適宜変更可能である。例えば、Ｐ−型チャネル領域及びＮ＋型ソース領域に不純物を注入する際の加速電圧を、約２０ｋｅＶ〜約１８０ｋｅＶの間に設定してもよい。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態によるトレンチ型半導体素子の断面図である。
【図２】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図３】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図４】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図５】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図６】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図７】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図８】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図９】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図１０】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図１１】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【図１２】第１実施形態によるトレンチ型半導体素子の製造方法を説明する図である。
【符号の説明】
【００５７】
１     トレンチ型半導体素子
２     基板
３     ゲート絶縁膜
４     ゲート電極
５     層間絶縁膜
６     バリアメタル層
７     ソース電極
８     ドレイン電極
１１   Ｎ−型ドレイン領域
１２   Ｐ−型チャネル領域
１３   Ｎ＋型ソース領域
１４   トレンチ
３１   ＳｉＯ２膜
３２   ＳｉＮ膜
３３   マスク層
３３ａ 開口部
３５   ポリシリコン層
３６   イオン注入層
【図１】
2010034285.tif 000003
【図２】
2010034285.tif 000004
【図３】
2010034285.tif 000005
【図４】
2010034285.tif 000006
【図５】
2010034285.tif 000007
【図６】
2010034285.tif 000008
【図７】
2010034285.tif 000009
【図８】
2010034285.tif 000010
【図９】
2010034285.tif 000011
【図１０】
2010034285.tif 000012
【図１１】
2010034285.tif 000013
【図１２】
2010034285.tif 000014