(57)【要約】【課題】ＤＮＭを用いた動作マージンの評価により生産性に優れる半導体記憶装置を提供すること。【解決手段】本発明に係る半導体記憶装置は、第１及び第２のＳＲＡＭセルと、第１のＳＲＡＭセルＭＣ１が設けられた第１のビット線対ＢＬＴ１ａ、ＢＬＢ１ａと、第２のＳＲＡＭセルが設けられた第２のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂと、第１のビット線対ＢＬＴ１ａ、ＢＬＢ１ａと第２のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとの間に設けられた第１のスイッチ回路ＹＳ１ａ、ＹＳ１ｂと、第１のＳＲＡＭセルＭＣ１を検査する場合、第１ビット線対ＢＬＴ１ａ、ＢＬＢ１ａと第２のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとを導通状態とするように第１のスイッチ回路ＹＳ１ａ、ＹＳ１ｂを制御するコントローラとを備えたものである。【選択図】図１
2010198711.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のＳＲＡＭセルと、
前記第１のＳＲＡＭセルが設けられた第１のビット線対と、
前記第２のＳＲＡＭセルが設けられた第２のビット線対と、
前記第１のビット線対と前記第２のビット線対との間に設けられた第１のスイッチ回路と、
前記第１のＳＲＡＭセルを検査する場合、前記第１ビット線対と前記第２のビット線対とを導通状態とするように前記第１のスイッチ回路を制御するコントローラと、を備えた半導体記憶装置。
【請求項２】
前記第１のビット線対と前記第２のビット線対との間に設けられたセンスアンプを更に備え、
前記第１のスイッチ回路は、
前記センスアンプと前記第１のビット線対との間に設けられた第１のビット線選択回路と、
前記センスアンプと前記第２のビット線対との間に設けられた第２のビット線選択回路と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビット線対と前記第２のビット線対との間に、前記第１のスイッチ回路と並列に接続されたセンスアンプを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のビット線対と前記第２のビット線対とが、前記センスアンプを介して対向して配置されていることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
第３のＳＲＡＭセルと、
前記第３のＳＲＡＭセルが設けられた第３のビット線対と、
前記第２のビット線対と前記第３のビット線対との間に設けられた第２のスイッチ回路と、を更に備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１のビット線対間に設けられたメモリセル数が８〜３２であることを特徴とする請求項１〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第２のビット線対間に設けられたメモリセル数が８〜３２であることを特徴とする請求項１〜６のいずれか一項に記載の半導体記憶装置。
【請求項８】
第１のＳＲＡＭセルが設けられた第１のビット線対と、
第２のＳＲＡＭセルが設けられた第２のビット線対と、を備えた半導体記憶装置の検査方法であって、
前記第１のＳＲＡＭセルを検査する場合、
第１のタイミングにおいて、前記第１ビット線対と前記第２のビット線対とを導通状態とし、
前記第１のタイミングよりも後の第２のタイミングにおいて、前記第１のＳＲＡＭセルに対する読み出し動作を行う半導体記憶装置の検査方法。
【請求項９】
前記第１ビット線対と前記第２のビット線対とを導通状態としている間、及び、前記第１のＳＲＡＭセルに対する読み出し動作中、前記第１ビット線対をプリチャージしないことを特徴とする請求項８に記載の半導体記憶装置の検査方法。
【請求項１０】
前記第１のタイミングと前記第２のタイミングとの間に、前記第１ビット線対をプリチャージすることを特徴とする請求項８又は９に記載の半導体記憶装置の検査方法。
【請求項１１】
前記第１のタイミングよりも前に、前記第１のＳＲＡＭセルに対する書き込み動作と読み出し動作とを行うことを特徴とする請求項８〜１０のいずれか一項に記載の半導体記憶装置の検査方法。
【請求項１２】
前記第１のタイミングよりも前の書き込み動作中及び読み出し動作中は、前記第１ビット線対をプリチャージしないことを特徴とする請求項１１に記載の半導体記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその検査方法に関し、特にＳＲＡＭ（Static Random Access Memory）及びその検査方法に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Static Random Access Memory）の微細化が進展し、その動作マージンの確保が難しくなってきている。ＳＲＡＭの動作マージンは、特許文献１、２に記載されているように、通常ＳＮＭ（Static Noise Margin）を用いて評価される。このＳＮＭに対し、より実動作を反映した動作マージンとして、ＤＮＭ（Dynamic Noise Margin）が知られている。
【０００３】
ところで、ＳＲＡＭの高速化やノイズ耐性の向上の観点から、１つのビット線対に設けられるメモリセル数すなわち行（Ｒｏｗ）数は減少傾向にあり、現状８〜３２行程度が適切であると考えられている。
【０００４】
なお、本願の関連技術として、特許文献３にはＤＲＡＭ（Dynamic Random Access Memory）における動作マージンの検査方法が開示されている。また、特許文献４にはＦＲＡＭ（Ferroelectric Random Access Memory）における動作マージンの検査方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０２９０２号公報
【特許文献２】特表２００８−５２２３３４号公報
【特許文献３】特開平１０−３０８１００号公報
【特許文献４】特開平１１−３５３８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、図１２は、４０ｎｍＳＲＡＭにおけるメモリセルの行数に対するノイズマージンの変化を示すグラフである。横軸はビット線対に接続されたメモリセルの個数すなわち行数（ＲＯＷ  ＣＥＬＬＳ）であり、単位はビット（ｂｉｔ）である。一方、縦軸はノイズマージンの指標となるメモリセルの最低動作電圧（ＶＤＤｍｉｎ）であり、単位はボルト（Ｖ）である。ＶＤＤｍｉｎ以上の電圧であれば、データを保持することができる。
【０００７】
具体的には、行数＝８、１６、３２、６４、１２８、２５６ビットの６点におけるＳＮＭ及びＤＮＭが、それぞれプロットされている。図１２に示すように、静的な評価数値であるＳＮＭは、行数に対し一定である。これに対し、動的な評価数値であるＤＮＭは、行数の減少とともに急激に小さくなり、ＳＮＭとの乖離が大きくなる。
【０００８】
これまでのように、行数が大きければ、ＳＮＭとＤＮＭとの乖離が小さく、ＳＮＭによる動作マージンの評価は妥当であった。しかしながら、上述のように行数が小さくなるとＳＮＭとＤＮＭとの乖離が大きくなるため、ＳＮＭによる動作マージンの評価では、動作マージンが過剰となり、歩留まりを著しく低下させる問題があった。換言すると、ＤＮＭを用いて動作マージンを適切に評価することができれば、高速なＳＲＡＭの歩留まりすなわち生産性を向上させることができる。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は
第１及び第２のＳＲＡＭセルと、
前記第１のＳＲＡＭセルが設けられた第１のビット線対と、
前記第２のＳＲＡＭセルが設けられた第２のビット線対と、
前記第１のビット線対と前記第２のビット線対との間に設けられた第１のスイッチ回路と、
前記第１のＳＲＡＭセルを検査する場合、前記第１ビット線対と前記第２のビット線対とを導通状態とするように前記第１のスイッチ回路を制御するコントローラと、を備えたものである。
【００１０】
本発明に係る半導体記憶装置の検査方法は
第１のＳＲＡＭセルが設けられた第１のビット線対と、
第２のＳＲＡＭセルが設けられた第２のビット線対と、を備えた半導体記憶装置の検査方法であって、
前記第１のＳＲＡＭセルを検査する場合、
第１のタイミングにおいて、前記第１ビット線対と前記第２のビット線対とを導通状態とし、
前記第１のタイミングよりも後の第２のタイミングにおいて、前記第１のＳＲＡＭセルに対する読み出し動作を行うものである。
【００１１】
前記第１のＳＲＡＭセルを検査する場合、前記第１ビット線対と前記第２のビット線対とを導通状態とするように前記第１のスイッチ回路を制御するコントローラを備えるため、簡易にＤＮＭを用いた動作マージンを評価することができ、ＤＮＭ評価に基づく生産性に優れた半導体記憶装置を提供することができる。
【発明の効果】
【００１２】
本発明によれば、ＤＮＭを用いた動作マージンの評価により生産性に優れる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体記憶装置の回路図である。
【図２】図１に示した半導体記憶装置の一部の詳細な回路図である。
【図３】実施の形態１に係る検査動作のタイミングチャートである。
【図４Ａ】図３のサイクル１における接続状態を模式的に示した図である。
【図４Ｂ】図３のサイクル２、４における接続状態を模式的に示した図である。
【図４Ｃ】図３のサイクル３における接続状態を模式的に示した図である。
【図５】実施の形態１に係る検査動作のフローチャートである。
【図６】図３のタイミングチャートにおけるサイクル２でのビット線ＢＬＴ１ａの電位低下と、サイクル３でのビット線ＢＬＴ１ａの電位低下とを重ねて描いたグラフである。
【図７】実施の形態１に係る半導体記憶装置のレイアウト図である。
【図８】実施の形態２に係る半導体記憶装置の回路図である。
【図９】実施の形態２に係る検査動作のタイミングチャートである。
【図１０】実施の形態３に係る半導体記憶装置の回路図である。
【図１１】実施の形態３に係る検査動作のタイミングチャートである。
【図１２】４０ｎｍＳＲＡＭにおけるメモリセルの行数に対するノイズマージンの変化を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１５】
（実施の形態１）
図１は、本発明の第１の実施の形態に係る半導体記憶装置の回路図である。この半導体記憶装置は、ＳＲＡＭである。また、この半導体記憶装置は、制御回路ＣＴＲ、センスアンプＳＡ、ライト回路ＷＣ、ｎ（ｎは自然数）対のＹセレクタＹＳ１ａ〜ＹＳｎａ、ＹＳ１ｂ〜ＹＳｎｂ、ｎ対のプリチャージ回路ＰＣ１ａ〜ＰＣｎａ、ＰＣ１ｂ〜ＰＣｎｂ、２ｎ対のビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａ及びＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂ、１対のワード線セレクタＷＬＳａ、ＷＬＳｂ、ｍ（ｍは自然数）対のワード線ＷＬ１ａ〜ＷＬｍａ、ＷＬ１ｂ〜ＷＬｍｂ、ｎ×ｍ対のメモリセルＭＣを備えている。
【００１６】
センスアンプ及びライト回路ＳＡ／ＷＣは、センスアンプＳＡとライト回路ＷＣとを備えている。図１では、便宜的に一体化して示している。センスアンプＳＡは、読み取り動作において選択されたメモリセルＭＣの２つのセンスノード間の電位差を増幅する回路である。ここで、センスノードとは、例えば、メモリセルＭＣ１の場合、メモリセルＭＣ１とビット線対ＢＬＴ１ａ、ＢＬＢ１ａとが接続されたノードである。一方、ライト回路ＷＣは、書き込み動作において、選択されたメモリセルＭＣに書き込みを行う回路である。すなわち、センスアンプＳＡとライト回路ＷＣとは、異なるタイミングで相補的に動作する。
【００１７】
センスアンプ及びライト回路ＳＡ／ＷＣには、ｎ対のＹセレクタＹＳ１ａ〜ＹＳｎａ、ＹＳ１ｂ〜ＹＳｎｂが接続されている。各Ｙセレクタには、それぞれ２本のビット線からなるビット線対が接続されている。例えば、ＹセレクタＹＳ１ａには、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａが接続されている。
【００１８】
図１に示すように、ＹセレクタＹＳ１ａ〜ＹＳｎａは、それぞれ選択信号ＹＥ１ａ〜ＹＥｎａに基づいて、センスアンプ及びライト回路ＳＡ／ＷＣと、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａとの導通状態を切り替える。同様に、ＹセレクタＹＳ１ｂ〜ＹＳｎｂは、それぞれ選択信号ＹＥ１ｂ〜ＹＥｎｂに基づいて、センスアンプ及びライト回路ＳＡ／ＷＣと、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂとの導通状態を切り替える。
【００１９】
図１に示すように、ＹセレクタＹＳ１ａ〜ＹＳｎａには、それぞれプリチャージ回路ＰＣ１ａ〜ＰＣｎａが接続されている。プリチャージ回路ＰＣ１ａ〜ＰＣｎａは、それぞれプリチャージ信号ＰＥａに基づいて、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａをプリチャージする。同様に、ＹセレクタＹＳ１ｂ〜ＹＳｎｂには、それぞれプリチャージ回路ＰＣ１ｂ〜ＰＣｎｂが接続されている。プリチャージ回路ＰＣ１ｂ〜ＰＣｎｂは、それぞれプリチャージ信号ＰＥｂに基づいて、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂをプリチャージする。
【００２０】
図１に示すように、センスアンプ及びライト回路ＳＡ／ＷＣ、ＹセレクタＹＳ１ａ〜ＹＳｎａ、ＹＳ１ｂ〜ＹＳｎｂ、プリチャージ回路ＰＣ１ａ〜ＰＣｎａ、ＰＣ１ｂ〜ＰＣｎｂがローカル回路ＬＣを構成している。
制御回路ＣＴＲは、ＹセレクタＹＳ１ａ〜ＹＳｎａ、ＹＳ１ｂ〜ＹＳｎｂ、プリチャージ回路ＰＣ１ａ〜ＰＣｎａ、ＰＣ１ｂ〜ＰＣｎｂを制御する回路である。テスト信号ＴＥに基づいて、上記選択信号ＹＥ１ａ〜ＹＥｎａ、ＹＥ１ｂ〜ＹＥｎｂ及びプリチャージ信号ＰＥａ、ＰＥｂを生成する。
【００２１】
図１に示すように、ｎ対のビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａと略直交して、ｍ本のワード線ＷＬ１ａ〜ＷＬｍａが設けられている。ワード線ＷＬ１ａ〜ＷＬｍａは、ワード線セレクタＷＬＳａに接続されている。同様に、ｎ対のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂと略直交して、ｍ本のワード線ＷＬ１ｂ〜ＷＬｍｂが設けられている。ワード線ＷＬ１ｂ〜ＷＬｍｂは、ワード線セレクタＷＬＳｂに接続されている。
【００２２】
ｎ対のビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａのそれぞれには、ｍ本のワード線ＷＬ１ａ〜ＷＬｍａのそれぞれに接続されたｍ個のメモリセルＭＣが接続されている。すなわち、ｎ対のビット線対ＢＬＴ１ａ、ＢＬＢ１ａ〜ＢＬＴｎａ、ＢＬＢｎａとｍ本のワード線ＷＬ１ａ〜ＷＬｍａとの各交差部に、ｎ×ｍ個のメモリセルＭＣが設けられている。このｎ×ｍ個のメモリセルＭＣがセルアレイＣＡを構成している。ここで、ｍがビット線対に接続されたメモリセルの個数すなわち行数である。
【００２３】
同様に、ｎ対のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂのそれぞれには、ｍ本のワード線ＷＬ１ｂ〜ＷＬｍｂのそれぞれに接続されたｍ個のメモリセルＭＣが接続されている。すなわち、ｎ対のビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ〜ＢＬＴｎｂ、ＢＬＢｎｂとｍ本のワード線ＷＬ１ｂ〜ＷＬｍｂとの各交差部に、ｎ×ｍ個のメモリセルＭＣが設けられている。
【００２４】
図２は、図１に示したＳＲＡＭの一部の詳細な回路図である。図２は、図１に示されたＹセレクタＹＳ１ａ、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａ、プリチャージ回路ＰＣ１ａ、メモリセルＭＣ１の回路構成を示している。図２において、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａは太線で描かれている。
【００２５】
ＹセレクタＹＳ１ａは２個のＰＭＯＳトランジスタＰ１、Ｐ２、２個のＮＭＯＳトランジスタＮ１、Ｎ２、インバータＩＮＶ１から構成されたスイッチ回路である。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のソース・ドレインの一方は、ともにセンスアンプ及びライト回路ＳＡ／ＷＣに接続され、他方は、ともにビット線ＢＬＴ１ａに接続されている。同様に、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のソース・ドレインの一方は、ともにセンスアンプ及びライト回路ＳＡ／ＷＣに接続され、他方は、ともにビット線ＢＬＢ１ａに接続されている。
【００２６】
また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートには、インバータＩＮＶ１を介して、選択信号ＹＥ１ａが入力される。一方、ＮＭＯＳトランジスタＮ１、Ｎ２のゲートには、選択信号ＹＥ１ａがそのまま入力される。選択信号ＹＥ１ａ＝Ｈ（Ｈｉｇｈ）のとき、４つのトランジスタ全てがオンとなる。一方、選択信号ＹＥ１ａ＝Ｌ（Ｌｏｗ）のとき、４つのトランジスタ全てがオフとなる。
【００２７】
プリチャージ回路ＰＣ１ａは、３個のＰＭＯＳトランジスタＰ３〜Ｐ５から構成されている。ＰＭＯＳトランジスタＰ４、Ｐ５のソースは、ともに電源（電源電圧ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＰ４のドレインと、ＰＭＯＳトランジスタＰ３のソース・ドレインの一方とは、ともにビット線ＢＬＴ１ａに接続されている。一方、ＰＭＯＳトランジスタＰ５のドレインと、ＰＭＯＳトランジスタＰ３のソース・ドレインの他方とは、ともにビット線ＢＬＢ１ａに接続されている。
【００２８】
ＰＭＯＳトランジスタＰ３〜Ｐ５のゲートには、プリチャージ信号ＰＥａが入力される。プリチャージ信号ＰＥａ＝Ｌのとき、ＰＭＯＳトランジスタＰ３〜Ｐ５がオンとなり、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａが電源電圧ＶＤＤにプリチャージされる。一方、プリチャージ信号ＰＥａ＝Ｈのとき、ＰＭＯＳトランジスタＰ３〜Ｐ５がオフとなる。
【００２９】
メモリセルＭＣ１は、ＰＭＯＳトランジスタである２個の負荷トランジスタＬＤ１、ＬＤ２、ＮＭＯＳトランジスタである２個の駆動トランジスタＤＲ１、ＤＲ２、ＮＭＯＳトランジスタである２個の選択トランジスタＡＣ１、ＡＣ２の計６個のＭＯＳトランジスタから構成されている。負荷トランジスタＬＤ１及び駆動トランジスタＤＲ１はインバータを構成している。同様に、負荷トランジスタＬＤ２及び駆動トランジスタＤＲ２もインバータを構成している。
【００３０】
負荷トランジスタＬＤ１、ＬＤ２のソースは、ともに電源（電源電圧ＶＤＤ）に接続されている。負荷トランジスタＬＤ１、ＬＤ２のドレインは、それぞれ駆動トランジスタＤＲ１、ＤＲ２のドレインに接続されている。駆動トランジスタＤＲ１、ＤＲ２のソースは、ともに接地されている。負荷トランジスタＬＤ１及び駆動トランジスタＤＲ１のゲートは、ともに負荷トランジスタＬＤ２及び駆動トランジスタＤＲ２のドレイン同士が接続されたノードに接続されている。一方、負荷トランジスタＬＤ２及び駆動トランジスタＤＲ２のゲートは、ともに負荷トランジスタＬＤ１及び駆動トランジスタＤＲ１のドレイン同士が接続されたノードに接続されている。
【００３１】
選択トランジスタＡＣ１のソース・ドレインの一方は、負荷トランジスタＬＤ１及び駆動トランジスタＤＲ１のドレイン同士が接続されたノードに接続されている。選択トランジスタＡＣ１のソース・ドレインの他方は、ビット線ＢＬＴ１ａに接続されている。また、選択トランジスタＡＣ２のソース・ドレインの一方は、負荷トランジスタＬＤ２及び駆動トランジスタＤＲ２のドレイン同士が接続されたノードに接続されている。選択トランジスタＡＣ２のソース・ドレインの他方は、ビット線ＢＬＢ１ａに接続されている。選択トランジスタＡＣ１、ＡＣ２のゲートは、ともにワード線ＷＬ１ａに接続されている。
【００３２】
次に、図３〜図６を用いて、本実施の形態に係る半導体記憶装置の検査動作について説明する。図３は、実施の形態１に係る検査動作のタイミングチャートである。図３に示すように、サイクル１（ＣＹＣＬＥ１）は、通常の書き込み動作期間である。この期間、ワード線ＷＬ１ａの信号レベルがＨとなり、図１におけるメモリセルＭＣ１が選択される。また、選択信号ＹＥ１ａ＝Ｈであるため、メモリセルＭＣ１とセンスアンプ及びライト回路ＳＡ／ＷＣとがビット線対ＢＬＴ１ａ、ＢＬＢ１ａを介して導通状態となる。一方、プリチャージ信号ＰＥａ＝Ｈであるため、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａのプリチャージは行われない。
【００３３】
図４Ａは、図３のサイクル１における接続状態を模式的に示した図である。ライト回路ＷＣにライト信号ＷＥが入力され、ライト回路ＷＣが活性化する。これにより、メモリセルＭＣ１に書き込みが行われる。図３の場合、メモリセルＭＣ１のビット線ＢＬＴ１ａ側のノードにＬ、ビット線ＢＬＢ１ａ側のノードにＨが書き込まれる。
【００３４】
図３において、サイクルとサイクルとの間の期間は、プリチャージ期間である。この期間、プリチャージ信号ＰＥａ＝Ｌとなり、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａの信号レベルがＨにプリチャージされる。なお、ワード線ＷＬ１ａの信号レベル及び選択信号ＹＥ１ａはいずれもＬとなり、メモリセルＭＣ１及びセンスアンプ及びライト回路ＳＡ／ＷＣは、いずれもビット線対ＢＬＴ１ａ、ＢＬＢ１ａと非導通状態となる。
【００３５】
図３におけるサイクル２（ＣＹＣＬＥ２）は、通常の読み取り動作期間である。この期間、ワード線ＷＬ１ａの信号レベル及び選択信号ＹＥ１ａがＨとなり、メモリセルＭＣ１とセンスアンプ及びライト回路ＳＡ／ＷＣとがビット線対ＢＬＴ１ａ、ＢＬＢ１ａを介して導通状態となる。ここで、ＭＣ１のビット線ＢＬＴ１ａ側のノードの信号レベルはＬに保持されていたから、サイクル２においてビット線ＢＬＴ１ａの電位はプリチャージによるＨから徐々に低下する。そして、サイクル２における所定時間経過後、センス信号ＳＡＥをＬからＨへ切り替え、センスアンプＳＡを活性化させる。これにより、ビット線ＢＬＴ１ａの信号レベルがＬまで低下する。
【００３６】
図４Ｂは、図３のサイクル２、４における接続状態を模式的に示した図である。センスアンプＳＡにセンス信号ＳＡＥが入力され、センスアンプＳＡが活性化する。これにより、メモリセルＭＣ１の読み取りが行われる。
【００３７】
図３におけるサイクル３（ＣＹＣＬＥ３）は、ノイズ付与期間である。この期間、テスト信号ＴＥはＬからＨとなる。また、ワード線ＷＬ１ａの信号レベル及び選択信号ＹＥ１ａがＨとなり、メモリセルＭＣ１とセンスアンプ及びライト回路ＳＡ／ＷＣとがビット線対ＢＬＴ１ａ、ＢＬＢ１ａを介して導通状態となる。さらに、選択信号ＹＥ１ｂがＨとなり、メモリセルＭＣ１が、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂにも接続される。
【００３８】
なお、サイクル３の期間のみ、プリチャージ信号ＰＥｂがＨとなり、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂのプリチャージは行われない。また、サイクル３では、センスアンプＳＡは活性化されず、読み取り動作すなわち判定は行わない。ここで、サイクル２と同様のタイミングでセンスアンプＳＡを活性化した上で、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａあるいはワード線ＷＬ１ａを非選択とすることにより判定を行わないようにしてもよい。
【００３９】
ここで、ＭＣ１のビット線ＢＬＴ１ａ側のノードの信号レベルはＬに保持されているため、サイクル３においてビット線ＢＬＴ１ａの電位はプリチャージによるＨから徐々に低下する。ビット線ＢＬＴ１ｂはビット線ＢＬＴ１ａと導通しているため、ビット線ＢＬＴ１ｂの電位も同様に低下する。ここで、サイクル３では、メモリセルＭＣ１に対し、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａの負荷に加え、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂの負荷すなわち２倍の負荷が与えられている。そのため、メモリセルＭＣ１のＤＮＭが不十分な場合、データが書き換えられてしまう。なお、メモリセルＭＣ１に対し、ビット線対ＢＬＴ２ｂ、ＢＬＢ２ｂも導通状態としてビット線負荷を３倍とするなど、ビット線負荷は増やすことができる。
【００４０】
図４Ｃは、図３のサイクル３における接続状態を模式的に示した図である。メモリセルＭＣ１が、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａに加え、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂにも接続されている。
【００４１】
図３におけるサイクル４（ＣＹＣＬＥ４）は、通常の読み取り動作期間である。動作についてはサイクル２と同様であるため、説明を省略する。ここで、メモリセルＭＣ１のＤＮＭが不十分な場合、サイクル３においてデータが書き換わっているため、ＤＮＭ不足を判定することができる。
【００４２】
図５は、実施の形態１に係る検査動作のフローチャートである。図３を用いて説明した通り、まず、サイクル１において通常の書き込み動作を行う。次に、サイクル２において通常の読み出し動作を行う。ここで合格（ＰＡＳＳ）又は不合格（ＦＡＩＬ）が判定される。ＦＡＩＬの場合、書き込みマージン不足又はセンスマージン不足であると判定される。サイクル２においてＰＡＳＳの場合、サイクル３において上述のノイズ付与を行う。次に、サイクル４において通常の読み出し動作を行う。ここでＰＡＳＳ又はＦＡＩＬが判定される。ＦＡＩＬの場合、ＤＮＭ不足であると判定される。このように、本ＤＮＭ検査方法では、ＤＮＭ不足によるＦＡＩＬとそれ以外の原因によるＦＡＩＬとを判別することができる。
【００４３】
具体的には、例えば、図１２に示すように、行数１６のＳＲＡＭの場合、ＶＤＤｍｉｎ＝０．６２Ｖである。この行数１６のＳＲＡＭに対し、行数３２のビット線負荷を付与することにより、ＶＤＤｍｉｎ＝０．６６Ｖとなる。そのため、本検査方法により０．０４Ｖ＝４０ｍＶのノイズマージンをスクリーニングすることができる。もちろん、サイクル３において付与するビット線負荷を増やすことにより、より大きなノイズマージンをスクリーニングすることができる。すなわち、サイクル３において付与するビット線負荷は、要求されるＤＮＭに基づいて、適宜決定すればよい。
【００４４】
次に、図６を用いて、サイクル３においてノイズ付与のみを行い、読み取り動作すなわち判定を行わない理由について説明する。図６は、図３のタイミングチャートにおけるサイクル２でのビット線ＢＬＴ１ａの電位低下と、サイクル３でのビット線ＢＬＴ１ａの電位低下とを重ねて描いたグラフである。
【００４５】
図６に示すように、サイクル２では所定の時間経過後、センス信号ＳＡＥがＬからＨへ切り替わり読み取り動作が行われる。ここで、センスアンプ活性化タイミングにおけるビット線ＢＬＴ１ａの低下電圧はＶＳＡ１である。一方、サイクル３では、メモリセルＭＣ１にビット線対ＢＬＴ１ａ、ＢＬＢ１ａの負荷に加え、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂの負荷が与えられている。
【００４６】
そのため、仮に同じタイミングでセンスアンプを活性化させた場合、ビット線ＢＬＴ１ａの低下電圧はＶＳＡ１よりも小さいＶＳＡ２となる。従って、ＤＮＭ不足ではなくセンスマージン不足によりＦＡＩＬ判定となる恐れがある。すなわち、ＦＡＩＬ判定の原因を判別することができない。そこで、サイクル３でノイズ付与、サイクル４で読み込み動作（判定）というように、ノイズ付与と判定とを別サイクルで行っている。
【００４７】
図７は、実施の形態１に係る半導体記憶装置のレイアウト図である。図１において詳細に説明したように、ローカル回路ＬＣ１の両側にそれぞれセルアレイＣＡが形成されている。同様に、ローカル回路ＬＣ２〜ＬＣ４の両側にそれぞれセルアレイＣＡが形成されている。そして、ローカル回路ＬＣ１〜ＬＣ４が略平行に整列され、全体として矩形状に配置されている。その矩形の１辺に沿ってワード線セレクタＷＳＬが配置され、隣接する他の１辺に入出力回路ＩＯが配置されている。
【００４８】
ここで、図７に示すように各セルアレイＣＡの行数（ＲＯＷ）すなわち図１におけるｍ＝８〜３２であることが好ましい。図１２にしめすように、行数が３２を超えると、ビット線負荷すなわち行数の増加によるＤＮＭの変化が小さくなり、本実施の形態に係るＤＮＭ検査が困難になる。一方、行数が８より小さいと、ローカル回路ＬＣの占有面積が相対的に大きくなり装置が大型化してしまうという問題がある。
【００４９】
以上説明したように、メモリセルＭＣが設けられたビット線対に対し、他のビット線対を負荷として一時的に付与することにより、メモリセルＭＣのＤＮＭ検査を行うことができる。ここで、負荷として一時的に付与されるビット線対もテスト用のものでなく通常の記憶用のビット線対である。本実施の形態により、ＤＮＭによる動作マージンが適切に評価できるため、従来のＳＮＭによる評価に比べ、高速なＳＲＡＭの生産性を向上させることができる。
【００５０】
（実施の形態２）
次に、図８を参照して本発明の第２の実施の形態について説明する。図８は実施の形態２に係る半導体記憶装置の回路図である。ここで、図１の半導体記憶装置に対し、図８の半導体記憶装置では、ローカル回路ＬＣを介して対向配置されたビット線対同士を接続するためのブリッジ回路ＢＬＧがビット線対毎に設けられている点が異なる。その他の構成については、実施の形態１と同様であるため、説明を省略する。
【００５１】
具体的には、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａとビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとが、センスアンプＳＡを介さずに、ブリッジ回路ＢＬＧにより接続されている。すなわち、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａとビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとの間において、ブリッジ回路ＢＬＧとセンスアンプＳＡとは並列に接続されている。同様に、ビット線対ＢＬＴ２ａ、ＢＬＢ２ａとビット線対ＢＬＴ２ｂ、ＢＬＢ２ｂとがブリッジ回路ＢＬＧにより接続されている。その他のビット線対についても同様である。
【００５２】
各ブリッジ回路ＢＬＧは２つのＰＭＯＳトランジスタから構成されている。ここで、代表して、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａとビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとを接続するブリッジ回路ＢＬＧについて説明する。２つのＰＭＯＳトランジスタのゲートには、制御回路ＣＴＲから出力されたブリッジ信号ＢＥが入力される。ブリッジ信号ＢＥ＝Ｌのとき、両ＰＭＯＳトランジスタがオンとなり、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａとビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとが導通状態となる。一方、ブリッジ信号ＢＥ＝Ｈのとき、両ＰＭＯＳトランジスタがオフとなる。ブリッジ回路ＢＬＧの構成はこれに限定されるものではなく、例えば、実施の形態１において説明したＹセレクタと同様の構成としてもよい。
【００５３】
次に、図９を用いて、本実施の形態に係る半導体記憶装置の検査動作について説明する。図９は、実施の形態２に係る検査動作のタイミングチャートである。図９におけるサイクル１、２、４は、実施の形態１に係る図３におけるサイクル１、２、４と同様であるため、説明を省略する。図９におけるサイクル３について、図３におけるサイクル３と対比しながら説明する。図３のサイクル３では選択信号ＹＥ１ｂがＨであるが、図９のサイクル３では選択信号ＹＥ１ｂがＬのままである。一方、図９のサイクル３では、本実施形態において新たに追加されたブリッジ回路ＢＬＧ用のブリッジ信号ＢＥが、この期間のみＨからＬへ切り替わる。従って、実施の形態１と同様に、メモリセルＭＣ１が、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂにも接続される。
【００５４】
ブリッジ回路ＢＬＧを用いることにより、センスアンプＳＡがシェアードセンスアンプでない場合にも、実施の形態１と同様のＤＮＭ検査を行うことができる。
【００５５】
（実施の形態３）
次に、図１０を参照して本発明の第３の実施の形態について説明する。図１０は実施の形態３に係る半導体記憶装置の回路図である。ここで、図１０の半導体記憶装置では、図１に示した回路を２つ備え、この２つの回路同士がブリッジ回路ＢＬＧにより接続された構成である。
【００５６】
ローカル回路ＬＣ１の両側には、セルアレイＣＡａ、ＣＡｂが接続されている。同様に、ローカル回路ＬＣ２の両側には、セルアレイＣＡｃ、ＣＡｄが接続されている。また、ワード線セレクタＷＬＳｂ、ＷＬＳｃ、ＷＬＳｄは、それぞれワード線ＷＬｂ、ＷＬｃ、ＷＬｄを介して、セルアレイＣＡｂ、ＣＡｃ、ＣＡｄに接続されている。なお、ワード線ＷＬｂ、ＷＬｃ、ＷＬｄは便宜的に１本の線で示している。ローカル回路ＬＣ１、ＬＣ２、セルアレイＣＡａ、ＣＡｂ、セルアレイＣＡｃ、ＣＡｄの詳細構成は図１と同様である。
【００５７】
そして、セルアレイＣＡｂとセルアレイＣＡｃとがブリッジ回路ＢＬＧにより接続されている。具体的には、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとビット線対ＢＬＴ１ｃ、ＢＬＢ１ｃとがブリッジ回路ＢＬＧにより接続されている。同様に、ビット線対ＢＬＴ２ｂ、ＢＬＢ２ｂとビット線対ＢＬＴ２ｃ、ＢＬＢ２ｃとがブリッジ回路ＢＬＧにより接続されている。その他のビット線対についても同様である。
【００５８】
各ブリッジ回路ＢＬＧは２つのＰＭＯＳトランジスタから構成されている。ここで、代表して、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとビット線対ＢＬＴ１ｃ、ＢＬＢ１ｃとを接続するブリッジ回路ＢＬＧについて説明する。２つのＰＭＯＳトランジスタのゲートには、制御回路ＣＴＲから出力されたブリッジ信号ＢＥが入力される。ブリッジ信号ＢＥ＝Ｌのとき、両ＰＭＯＳトランジスタがオンとなり、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂとビット線対ＢＬＴ１ｃ、ＢＬＢ１ｃとが導通状態となる。一方、ブリッジ信号ＢＥ＝Ｈのとき、両ＰＭＯＳトランジスタがオフとなる。ブリッジ回路ＢＬＧの構成はこれに限定されるものではなく、例えば、実施の形態１において説明したＹセレクタと同様の構成としてもよい。
【００５９】
次に、図１１を用いて、本実施の形態に係る半導体記憶装置の検査動作について説明する。図１１は、検査動作のタイミングチャートである。図１１におけるサイクル１、２、４は、実施の形態１に係る図３におけるサイクル１、２、４と同様であるため、説明を省略する。
【００６０】
図１１におけるサイクル３について、図３におけるサイクル３と対比しながら説明する。図３のサイクル３では選択信号ＹＥ１ｂが、この期間のみＨへ切り替わるが、図９のサイクル３では選択信号ＹＥ１ｂに加え、選択信号ＹＥ１ｃ、ＹＥ１ｄも、この期間のみＨへ切り替わる。また、図９のサイクル３では、本実施形態において新たに追加されたブリッジ回路ＢＬＧ用のブリッジ信号ＢＥが、この期間のみＨからＬへ切り替わる。従って、メモリセルＭＣ１が、ビット線対ＢＬＴ１ａ、ＢＬＢ１ａに加え、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ、ビット線対ＢＬＢ１ｃ、ビット線対ＢＬＴ１ｄ、ＢＬＢ１ｄにも接続される。すなわちメモリセルＭＣ１に４倍の負荷が与えられる。
【００６１】
なお、サイクル３の期間のみ、プリチャージ信号ＰＥｂ、ＰＥｃ、ＰＥｄがＨとなり、ビット線対ＢＬＴ１ｂ、ＢＬＢ１ｂ、ビット線対ＢＬＴ１ｃ、ＢＬＢ１ｃ、ビット線対ＢＬＴ１ｄ、ＢＬＢ１ｄのプリチャージは行われない。
【００６２】
本実施の形態により、セルアレイＣＡが１列のみからなる場合（図１におけるｎ＝１の場合）にも、メモリセルＭＣに対し、２倍より大きいビット線負荷を付与することができる。
【符号の説明】
【００６３】
ＡＣ１、ＡＣ２  選択トランジスタ
ＢＬＧ  ブリッジ回路
ＢＬＴ１ａ〜ＢＬＴｎａ、ＢＬＢ１ａ〜ＢＬＢｎａ  ビット線
ＢＬＴ１ｂ〜ＢＬＴｎｂ、ＢＬＢ１ｂ〜ＢＬＢｎｂ  ビット線
ＣＡ、ＣＡａ、ＣＡｂ、ＣＡｃ、ＣＡｄ  セルアレイ
ＣＴＲ  制御回路
ＤＲ１、ＤＲ２  駆動トランジスタ
ＩＮＶ１  インバータ
ＩＯ  入出力回路
ＬＣ、ＬＣ１〜ＬＣ４  ローカル回路
ＬＤ１、ＬＤ２  負荷トランジスタ
ＭＣ、ＭＣ１  メモリセル
Ｎ１、Ｎ２  ＮＭＯＳトランジスタ
Ｐ１〜Ｐ５  ＰＭＯＳトランジスタ
ＰＣ１ａ〜ＰＣｎａ、ＰＣ１ｂ〜ＰＣｎｂ  プリチャージ回路
ＰＥａ、ＰＥｂ  プリチャージ信号
ＳＡ  センスアンプ
ＷＣ  ライト回路
ＷＬ１ａ〜ＷＬｍａ、ＷＬ１ｂ〜ＷＬｍｂ  ワード線
ＷＳＬ、ＷＬＳａ、ＷＬＳｂ、ＷＬＳｃ、ＷＬＳｄ  ワード線セレクタ
ＹＳ１ａ〜ＹＳｎａ、ＹＳ１ｂ〜ＹＳｎｂ  Ｙセレクタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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