【手続補正書】
【提出日】平成16年7月21日(2004.7.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続するキャパシタの下部電極を構成するＲｕ（ルテニウム）膜を、Ｒｕの化合物、Ｈ2ＯおよびＨ2もしくはアルコールを原料として使用し、化学気相成長法で前記Ｒｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記半導体集積回路装置の製造方法は、さらに、
（ｄ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｅ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続するキャパシタの下部電極を構成するＲｕ（ルテニウム）膜を、Ｒｕの化合物、Ｈ2ＯおよびＨ2を原料として使用し、化学気相成長法により、所定の温度でＲｕ膜を形成する工程とを有し、
前記温度における前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、前記温度において系１（ＲｕＯ2＋Ｈ2）と系２（Ｒｕ＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ／［Ｈ2］ｅｑ）より小さくなる条件下で前記Ｒｕ膜が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、
（ｄ）前記酸化シリコン膜中に前記プラグ表面を露出する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｆ）前記金属層もしくは金属窒化物層上に、Ｒｕの化合物、Ｈ2ＯおよびＨ2もしくはアルコールを原料として使用し、化学気相成長法で、キャパシタの下部電極を構成するＲｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
前記半導体集積回路装置の製造方法は、さらに、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
前記金属層もしくは金属窒化物層は、タングステン層もしくは窒化タングステン層であることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項９】
前記金属窒化物層は、窒化タンタル層であることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項１０】
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項１１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、
（ｄ）前記酸化シリコン膜中に前記プラグ表面を露出する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｆ）前記金属層もしくは金属窒化物層上に、所定の温度で、Ｒｕの化合物、Ｈ2ＯおよびＨ2を原料として使用し、化学気相成長法で、キャパシタの下部電極を構成するＲｕ膜を形成する工程とを有し、
前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、前記温度において系１（前記金属層もしくは金属窒化物層を構成する金属の酸化物＋Ｈ2）と系２（前記金属層もしくは金属窒化物層を構成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ／［Ｈ2］ｅｑ）より小さくなる条件下で前記Ｒｕ膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続されたキャパシタの下部電極を構成するＩｒ（イリジウム）膜、Ｐｄ（パラジウム）膜もしくはＰｔ（白金）膜を、これらのいずれかの金属化合物、Ｈ2ＯおよびＨ2を使用した化学気相成長法により、所定の温度で、Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜を形成する工程を有し、
前記温度における前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、前記温度において系１（Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜の酸化物＋Ｈ2）と系２（Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ／［Ｈ2］ｅｑ）より小さくなる条件下で形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたキャパシタの下部電極を構成する金属膜を形成する工程と、
（ｃ）前記金属膜上に所定の温度で、キャパシタの容量絶縁膜を構成する金属酸化物を形成する工程であって、
前記金属酸化物を組成する金属の化合物、Ｈ2ＯおよびＨ2を使用した化学気相成長法で、
前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、
前記温度において系１（前記金属酸化物＋Ｈ2）と系２（前記金属酸化物を組成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ1／［Ｈ2］ｅｑ1）より大きく、
また、前記温度において系３（前記金属膜を構成する金属の酸化物＋Ｈ2）と系４（前記金属膜を構成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]ｅｑ2／［Ｈ2］ｅｑ2）より小さくなる条件下で金属酸化物を形成する工程と、
（ｄ）前記容量絶縁膜上にキャパシタの上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１３記載の半導体集積回路装置の製造方法。
【請求項１５】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、所定の温度で、Ｃｕの化合物、Ｈ2ＯおよびＨ2を使用した化学気相成長法で、配線を構成するＣｕ膜を形成する工程であって、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、前記温度において系１（ＣｕＯ2＋Ｈ2）と系２（Ｃｕ＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ／［Ｈ2］ｅｑ）より小さくなる条件下でＣｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１７】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｃ）前記金属層もしくは金属窒化物層上に、所定の温度で、Ｃｕの化合物、Ｈ2ＯおよびＨ2を使用した化学気相成長法で、配線を構成するＣｕ膜を形成する工程であって、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（［Ｈ2Ｏ］／［Ｈ2］）が、前記温度において系１（前記金属層もしくは金属窒化物層を構成する金属の酸化物＋Ｈ2）と系２（前記金属層もしくは金属窒化物層を構成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（［Ｈ2Ｏ］ｅｑ／［Ｈ2］ｅｑ）より小さくなる条件下でＣｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１７記載の半導体集積回路装置の製造方法。