(57)【要約】【課題】静電気放電保護装置及び方法を提供する。【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
静電気放電（ESD）保護装置であって、
基板に配置されたｐウェルと、
前記基板に配置されたｎウェルと、
前記基板中の前記ｐウェルと前記ｎウェルの間に配置された高電圧ｎウェル（HVNW）と、
前記ｐウェルに配置されたソースｎ＋領域と、
前記ｎウェルに配置された複数のドレインｎ＋領域と、
からなることを特徴とするESD保護装置。
【請求項２】
更に、複数のコンタクトを有し、各ドレインｎ＋領域が少なくとも一つのそれぞれのコンタクトに電気的に結合することを特徴とする請求項１に記載のESD保護装置。
【請求項３】
前記ｎウェルは、４０００〜５０００μｍ2の間の面積を有し、前記の複数のドレインｎ＋領域は、４〜６μｍ2の間の面積を有することを特徴とする請求項１に記載のESD保護装置。
【請求項４】
前記ｎウェルは、４０００〜５０００μｍ2の間の面積を有し、各ドレインｎ＋領域の各縁端は、他のドレインｎ＋領域の各縁端から少なくとも約１μｍ離れていることを特徴とする請求項１に記載のESD保護装置。
【請求項５】
前記の複数のドレインｎ＋領域は、少なくとも１００個のドレインｎ＋領域を含むことを特徴とする請求項１に記載のESD保護装置。
【請求項６】
前記の複数のドレインｎ＋領域は集団化され、前記集団は前記ｎウェルに中心的に位置決めされることを特徴とする請求項１に記載のESD保護装置。
【請求項７】
前記ｎウェルは、４０００〜５０００μｍ2の間の面積を有し、前記集団は、２０００〜２５００μｍ2の間の面積に配置されることを特徴とする請求項６に記載のESD保護装置。
【請求項８】
前記ｎウェルは、４０００〜５０００μｍ2の間の面積を有し、前記の複数のドレインｎ＋領域の集団の集中は、１５μｍ2当たり１個のドレインｎ＋領域〜２５μｍ2当たり１個のドレインｎ＋領域の間であることを特徴とする請求項６に記載のESD保護装置。
【請求項９】
静電気放電（ESD）保護装置用のドレインであって、
ドープウェルと、
前記ドープウェル内の複数の高ドープ領域であって、各高ドープ領域は、他の全ての高ドープ領域から物理的に分離されること（physically  isolated）と、
少なくとも一つのコンタクトが、各高ドープ領域に電気的に結合される複数のコンタクトと、からなることを特徴とするESD保護装置用のドレイン。
【請求項１０】
前記の複数の高ドープ領域は、１５μｍ2当たり１個の高ドープ領域〜２５μｍ2当たり１個の高ドープ領域の間の集中により前記ドープウェル中でクラスタ化されることを特徴とする請求項９に記載のESD保護装置のドレイン。
【請求項１１】
前記の複数の高ドープ領域の各々は、少なくとも１μｍ隔てられていることを特徴とする請求項９に記載のESD保護装置のドレイン。
【請求項１２】
前記の複数の高ドープ領域は、少なくとも１００個の高ドープ領域を有することを特徴とする請求項９に記載のESD保護装置のドレイン。
【請求項１３】
前記ドープウェルはｎドープウェルで、前記の複数の高ドープ領域は、ｎ＋ドープ領域であることを特徴とする請求項９に記載のESD保護装置のドレイン。
【請求項１４】
pウェルを半導体基板に形成するステップと、
高電圧nウェルを前記半導体基板中に形成するステップと、
ディ−プｎウェルを前記高電圧nウェルに形成するステップと、
n＋領域を前記ディ−プｎウェルに形成するステップと、
からなることを特徴とする静電気放電装置を形成する方法。
【請求項１５】
更に、各ｎ＋領域に電気的に結合するコンタクトを形成するステップを含むことを特徴とする請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ESD）保護装置及び方法に関するものであって、特に、高電圧半導体装置を保護するESD保護装置、及び、ESD保護装置を形成する方法に関するものである。
【背景技術】
【０００２】
静電荷は、集積回路付近で極めて高い電圧をもたらし、集積回路は、静電気放電（ESD）事象にさらされるに至るおそれがある。静電気エネルギーが放電される時、集積回路の装置を通過して高電流が生成されるおそれがある。例えば、静電荷を帯びた者が集積回路のパッケージのピン（pin）に接触する時、集積回路上への静電荷の放電は、集積回路の入力又は出力バッファに、高電圧及び高電流を生成するおそれがある。ESDは、装置及び集積回路全体を破壊する潜在危険を有するので、半導体装置にとって、重大な問題である。
【０００３】
静電気放電保護装置は、通常、集積回路中に一体化されている。静電気放電保護装置は電流経路を提供して、静電気放電過渡(transient)が発生する時に、静電気放電電流は、保護すべき装置を通過せずに静電気放電保護装置を導通する。高電圧Nウェル（HVNW）装置は、従来、静電気放電保護装置中に用いられ、特に、高電圧半導体装置を保護するのに用いられている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、静電気放電保護装置及び方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の態様によると、静電気放電（ESD）保護装置は、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。
【０００６】
本発明のもう一つの態様によると、ESD保護装置用のドレインは、ドープウェルと、ドープウェル内の複数の高ドープ領域と、複数のコンタクトと、からなる。各高ドープ領域は、全ての他の高ドープ領域から物理的に分離され（physically  isolated）、少なくとも一つのコンタクトは、各高ドープ領域に電気的に結合される。
【０００７】
本発明のもう一つの態様によると、静電気放電装置を形成する方法は、pウェルを半導体基板に形成するステップと、高電圧nウェルを半導体基板中に形成するステップと、ディ−プｎウェルを高電圧nウェルに形成するステップと、n＋領域をディ−プｎウェルに形成するステップと、からなる。
【発明の効果】
【０００８】
本発明により、ESD保護装置を通して流れる電流は、ドレインのコンタクト全体にわたりより均一に配電することができる。これにより、熱疲労と装置故障に導くおそれのある所定のコンタクトの電流集中(current crowding)を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のHVNW装置のレイアウトである。
【図２】従来のHVNW装置の断面図である。
【図３Ａ】従来のHVNW装置のドレインの平面図である。
【図３Ｂ】従来のHVNW装置のドレインの断面図である。
【図４Ａ】本発明の実施例による静電気放電装置のドレインの平面図である。
【図４Ｂ】本発明の実施例による静電気放電装置のドレインの断面図である。
【図５Ａ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｂ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｃ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｄ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｅ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｆ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｇ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｈ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｉ】本発明の実施例による静電気放電装置を作成するプロセスである。
【図５Ｊ】本発明の実施例による静電気放電装置を作成するプロセスである。
【発明を実施するための形態】
【００１０】
以下で、本発明の各種実施例による製造と使用方法を討論する。注意すべきことは、本発明で提供される多くの可能な発明概念は、各種特定の範囲中で実施できることである。これらの特定の実施例は、本発明の製造と使用方法の例を挙げた説明に用いられるが、本発明の範囲を限定するものではない。
【００１１】
本発明は、特定背景、すなわちESD保護装置の実施例に関して説明される。
図１は、従来のHVNW装置を示す図である。ｐ＋ドープガードリング（guard−ring）２が円形装置を囲繞する。ガードリング２の内側にｎ＋ドープソース４がある。ソース４の内側には高電圧N（HVNW）ウェル６、及び、ｎ＋ドープドレイン８がある。
【００１２】
図２は、図１における従来の装置のX-X線に沿った断面図である。二個のフィールド酸化膜２０、及び、２２がガードリング２を分離する。ソース４はｎドープ領域２４中に位置する。ガードリング２、及び、ｎドープ領域２４は、どちらも、ｐドープウェル２６に位置する。基板３０上のゲート構造２８は、ｎドープ領域２４の内縁からもう一つのフィールド酸化膜３２に延伸すると共に、一部を被覆する。ゲート２８、及び、フィールド酸化膜３２の一部はHVNW６を被覆する。フィールド酸化膜３２はドレイン８の外縁に延伸する。ドレイン８は、ｎウェル３６中のｎドレイン拡散領域３４に位置する。ｎウェル３６はHVNW６に延伸する。
【００１３】
通常、従来の装置は、集積回路の入力/出力パッドの間に電気的に接続される。過渡が発生した場合、装置が起動し、電流は集積回路の他の装置を導通しなくなる。
【００１４】
図３Ａと図３Ｂは、従来の装置のドレイン８の図である。図３Ａはドレイン８の平面図で、図３Ｂはドレイン８の断面図である。双方の図において、ｎ＋ドープドレイン８は、複数のコンタクト４０を含む一個のｎ＋ドープ領域から構成される。コンタクト４０はドレイン８の中央に密に集中する。通常、コンタクト４０は、約５０μｍの直径を有するドレイン８にて約１２μｍの直径を有する領域内に集中する。
【００１５】
以下により詳細に論ずるように、単一のｎ＋ドープ領域内のコンタクト４０の集中(concentration)により、集団(grouping)の縁端(edge)に近いコンタクト４０に電流集中するおそれがある。集団の縁端に近いコンタクトとソース間の経路は、内部コンタクトとソース間の経路より抵抗が小さい。よって、通常、より大きい電流は、外部コンタクトを通して流れる。外部コンタクトを通過する電流の流れの増加により、結局は装置全体の故障に陥ってしまうそれらコンタクトの熱不良に至るおそれがある。
【００１６】
図４Ａと図４Ｂは、本発明の実施例の図である。図４Ａはドレイン５０の平面図で、図４Ｂはドレイン５０の断面図である。双方の図において、ｎドレイン拡散領域５２内には、ドレイン５０を構成する複数のｎ＋ドープ領域５４がある。各ｎ＋ドープ領域５４は、コンタクト５６を有する。各ｎ＋ドープ領域５４は約２．５μｍの直径を有し、ｎウェル３６は約７５μｍの直径を有し、又は、言い換えれば、それぞれ、４．９１μｍ2の面積と、４４２０μｍ2の面積を有する。なお、当業者なら分かるように、これらの大きさは応用の技術要求によって増減しうるもので、例えば、各ｎ＋ドープ領域５４は、４〜６μｍ2の間の面積を有し、ｎウェル３６は、４０００〜５０００μｍ2の間の面積を有する。
【００１７】
更に、本発明の実施例は、変動することもあるが、概算で１００個のｎ＋ドープ領域５４を有する。これらのｎ＋ドープ領域５４は、ｎウェル３６内に中心的に位置決めされる約２０００〜２５００μｍ2の間の面積に集中し、例えば、約２２００μｍ2の面積である。各ｎ＋ドープ領域５４は、他のｎ＋ドープ領域５４の全ての縁端から少なくとも約１μｍとなる縁端を有する。よって、少なくとも約１μｍの間隔が、ｎ＋ドープ領域５４全ての間のバッファとして役割を果たす。これにより、ｎ＋ドープ領域５４の集中（密度）は、ｎウェル内では１５μｍ2当たり１個と２５μｍ2当たり１個の間にあり、たとえば、おおよそ１９μｍ2当たり１個である。前述の尺寸（大きさ）は特定の実施例に対し論じられたが、当業者なら分かるように、この尺寸はいかなる特定の応用によって変化することができ、且つ、本発明の範囲を脱しない。
【００１８】
それぞれがコンタクト５６を有する複数の独立したｎ＋ドープ領域５４を作成することにより、実施例は、コンタクトを損傷するおそれのある外部コンタクトを通した過度の電流の流れを防止するため、一般のｎ＋ドープ領域、又は、ドレインの特性を利用することができる。一般に、ｎ＋ドープ領域、又は、ドレインを流れる電流が増加する時、ｎ＋ドープ領域、又は、ドレイン中の抵抗も増加する。更に、一般に知られているように、二つのコンタクト間の距離は二つのコンタクトの間の抵抗に影響を及ぼしうるもので、特に、半導体装置内では、全ての接合、及び、他の変数が相同であると仮定するなら、二つのコンタクト間でより長い距離は大抵、より大きい抵抗を生ずる。
【００１９】
よって、図３Ａと図３Ｂで示される従来の装置に関しては、ｎ＋ドープソース４の間の抵抗は、電流が流れるｎ＋ドープソース４に最も近接する外部コンタクトに対して最小となる。コンタクト４０の全てが、単一のｎ＋ドープドレイン８内にあるので、全てのほかの変数が同じなら、従来の装置は、ｎ＋ドープドレイン８が全てのコンタクト４０に共通なので、各コンタクト４０を流れる電流に影響を及ぼすようにｎ＋ドープドレイン８の抵抗特性を有利に利用することができない。よって、ESD事象が発生し、且つ、電流がｎ＋ドープドレイン８に流れる時、外部コンタクト４０は最低の抵抗経路のせいで高電流量を受けることになり、それらのコンタクト４０は高電流により生ずるコンタクトの熱不良のせいで故障することがある。
【００２０】
しかしながら、実施例は、それぞれ、コンタクト５６を有する複数のｎ＋ドープ領域５４を含んでいる。これのために、各ｎ＋ドープ領域５４は、各コンタクト５６を介して電流を効果的にクランプ（制限）することができる。ESD事象が発生する前、ｎ＋ドープ領域５４は、通常、どのコンタクト５６がソースに対して最小の抵抗を有するかを決定せず、むしろ、ソースと各コンタクト５６の間の距離が、どのコンタクト５６が最小の抵抗を有するかを決定する。よって、ESD事象が始まったばかりの時、電流は、最外部のコンタクト５６のｎ＋ドープ領域５４、及び、コンタクト５６を通してより流れやすい。しかし、電流の流れがｎ＋ドープ領域５４を通して増加するにつれて、電流が流れるｎ＋ドープ領域５４の抵抗は増加する。これにより、外部コンタクト５６の抵抗は、外部コンタクトを通した抵抗がいくつかの内部のコンタクト５６より大きくなる時点まで、外部コンタクト５６の抵抗は増大する。よって、電流は、内部コンタクト５６を通して流れ始める。これは、各コンタクト５６に対して独立したｎ＋ドープ領域５４のためになすことができる。ｎ＋ドープ領域５４を分離することによって、単一コンタクト５６に対する抵抗特性は他のコンタクト５６から独立して作用することができる。これを従来の装置と対比すると、この特徴は、ｎ＋ドープドレイン８の抵抗が異なるコンタクト４０に対して独立して作用しなかったので、利用することができなかった。よって、実施例は、電流がコンタクト５６を通してより均一に流れることができ、コンタクト５６の熱不良のリスクを減少することができる。
【００２１】
図５Ａ〜図５Ｊは、本発明の実施例によるESD保護装置を作成するプロセスを示す。図５Ａにおいて、エピタキシャル基板１０４を基板１０２上に形成する。図５Ｂにおいて、レジスト層１０６がパターン化されて、ｐウェル１０８が形成されるエピタキシャル基板の領域を露出する。ｐ型ドーパントをエピタキシャル基板１０４にドープして、ｐウェル１０８を形成すると共に、レジスト層１０６を除去する。図５Ｃにおいて、エピタキシャル基板１０４上でレジスト層１１０をパターン化して、HVNW１１２が形成されるエピタキシャル基板１０４の領域を露出する。ｎ型ドーパントをエピタキシャル基板にドープして、HVNW１１２を形成する。続いて、レジスト層１１０を除去する。
【００２２】
図５Ｄにおいて、レジスト層１１４を形成し、ディープｎウェル１１６が形成されるエピタキシャル基板１０４の領域を露出する。続いて、ｎ型ドーパントをエピタキシャル基板１０４中にドープして、ディープｎウェル１１６を形成する。
【００２３】
図５Ｅにおいて、フィールド酸化膜１２０を、ハードマスク１１８により露出される領域におけるエピタキシャル基板１０４上に形成する。又は、フィールド酸化膜１２０はシャロートレンチ隔離層（STI）である。
【００２４】
図５Ｆにおいて、エピタキシャル基板１０４上に、もう一つのレジスト層１２２をパターン化して、ｐウェル１０８の一部、及び、ディープｎウェル１１６の一部を露出する。ディープｎウェル１１６の露出領域は、ディープｎウェル領域１１６の表面全体に分布する複数の表面領域により構成される。続いて、ｎ型ドーパントを添加して、ｐウェル１０８でｎ＋領域１２４、及び、ディープｎウェル領域１１６で複数のｎ＋領域１２６を形成する。図５Ｇにおいて、レジスト層１２８をパターン化して、ｐ＋領域１３０が形成されるｐウェル１０８の領域を露出する。続いて、その領域をｐ型ドーパントを用いてドープする。
【００２５】
図５Ｈは、エピタキシャル基板１０４上に形成される誘電層（図示しない）と、誘電層上に形成されるポリシリコン層（図示しない）を示す。ハードマスク層１３２をパターン化して、ゲート構造が形成されるポリシリコン層の領域を被覆する。続いて、ポリシリコン層と誘電層をエッチングして、エピタキシャル基板１０４上にゲート構造１３４を形成する。ゲート構造１３４を形成するため周知の他のプロセスを用いてもよい。
【００２６】
図５Ｉにおいて、ハードマスク層１３２を除去し、誘電層１３６をエピタキシャル基板１０４上に形成する。ハードマスク層１３８を誘電層１３６上に形成すると共に、パターン化して、コンタクトが形成される誘電層１３６の領域を露出する。続いて、誘電層１３６をエッチングして、開口１４０を形成すると共に、ハードマスク層１３８を除去する。図５Ｊで示されるように、誘電層１３６中の開口は金属が充填されて、コンタクト１４２を形成し、且つ、余分な金属を、例えば、化学機械研磨などで研磨することにより除去される。
【００２７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神とを脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００２８】
この他、本発明の範囲は、本明細書の特定プロセス、機器、製造、物質の組み合わせ、功能、方法、又は、ステップに限定されない。本技術を熟知するものなら、本発明で開示された現有の、又は、将来発展する特定プロセス、機器、製造、物質の組み合わせ、功能、方法、又は、ステップによって、相同の功能や相同の結果を達成することができる。よって、本発明の保護範囲は、これらのプロセス、機器、製造、物質の組み合わせ、功能、方法、ステップを含む。
【符号の説明】
【００２９】
２  ガードリング
４  ｎ＋ドープソース
６  高電圧ｎウェル
８  ｎ＋ドープドレイン
２０、２２、３２、１２０  フィールド酸化膜
２４  ｎドープ領域
２６  ｐドープウェル
２８  ゲート構造
３０、１０２  基板
３４、５２  ｎドレイン拡散領域
３６  ｎウェル
４０、５６、１４２  コンタクト
５０  ドレイン
５４  ｎ＋ドープ領域
１０４  エピタキシャル基板
１０６、１１０、１１４、１２２、１２８  レジスト層
１０８  ｐウェル
１１２  高電圧ｎウェル
１１６  ディープウェル
１１８、１３２、１３８  ハードマスク層
１２４  ｐウェル中のｎ＋領域
１２６  ディープ中のｎ＋領域
１３０  ｐ＋領域
１３４  ゲート構造
１３６  誘電層
１４０  開口
【図１】
2010183081.tif 000003
【図２】
2010183081.tif 000004
【図３Ａ】
2010183081.tif 000005
【図３Ｂ】
2010183081.tif 000006
【図４Ａ】
2010183081.tif 000007
【図４Ｂ】
2010183081.tif 000008
【図５Ａ】
2010183081.tif 000009
【図５Ｂ】
2010183081.tif 000010
【図５Ｃ】
2010183081.tif 000011
【図５Ｄ】
2010183081.tif 000012
【図５Ｅ】
2010183081.tif 000013
【図５Ｆ】
2010183081.tif 000014
【図５Ｇ】
2010183081.tif 000015
【図５Ｈ】
2010183081.tif 000016
【図５Ｉ】
2010183081.tif 000017
【図５Ｊ】
2010183081.tif 000018