【手続補正書】
【提出日】平成17年5月25日(2005.5.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリブロックを備え、
前記複数のメモリブロックの各々は、
行列状に配置される複数の正規のメモリセルと、前記行に対応して配置される複数のワード線と、前記列に対応して配置される複数のビット線とを含むノーマルブロックと、
行列状に配置される複数の冗長セルと、前記行に対応して配置される複数の冗長ワード線と、前記列に対応して配置される複数のビット線とを含む冗長ブロックとを含み、
前記複数の冗長セルは、前記複数のメモリブロックのいずれかに属する前記正規のメモリセルを置換するために使用され、
外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、
前記判定手段の判定結果を受けて、前記外部アドレス信号に基づき、対応する冗長ワード線を選択状態にするための制御を行う第２の制御手段とをさらに備え、
前記第１の制御手段は、前記判定手段による冗長使用の判定結果を受けて、対応する前記ワード線を非選択状態にする、半導体記憶装置。
【請求項２】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記判定手段の冗長使用の判定結果に応答して、前記外部アドレス信号に対応する前記冗長ワード線を活性化するための冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化する、請求項１記載の半導体記憶装置。
【請求項３】
前記複数のノーマルブロックのそれぞれは、隣接するノーマルブロックを１グループとして複数の第１のグループに分割され、
前記第１の信号発生手段は、前記第１のグループのそれぞれに共通して配置される複数の第１の発生手段を含み、
前記複数の第１の発生手段のそれぞれは、
前記外部アドレス信号に対応して、対応する前記隣接するノーマルブロックのそれぞれにおける、対応する前記ワード線活性化信号を同時に発生する手段と、
前記外部アドレス信号に応答して、発生した前記ワード線活性化信号のうち、いずれか一方の前記ノーマルブロックに対応する前記ワード線活性化信号を選択して出力する手段とを含み、
前記複数の冗長ブロックのそれぞれは、隣接する冗長ブロックを１グループとして複数の第２のグループにグループ分割され、
前記第２の信号発生手段は、前記第２のグループのそれぞれに共通して配置される複数の第２の発生手段を含み、
前記複数の第２の発生手段のそれぞれは、
前記外部アドレス信号に対応して、対応する前記隣接する冗長ブロックのそれぞれにおける、対応する前記冗長ワード線活性化信号を同時に発生する手段と、
前記外部アドレス信号に応答して、発生した前記冗長ワード線活性化信号のうち、いずれか一方の前記冗長ブロックに対応する前記冗長ワード線活性化信号を選択して出力する手段とを含む、請求項２記載の半導体記憶装置。
【請求項４】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項２記載の半導体記憶装置。
【請求項５】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項３記載の半導体記憶装置。
【請求項６】
複数のメモリブロックを備え、
前記複数のメモリブロックの各々は、
行列状に配置される複数の正規のメモリセルと、前記行に対応して配置される複数のワード線と、前記列に対応して配置される複数のビット線とを含むノーマルブロックを含み、
前記複数のメモリブロックのうち、少なくとも１以上のメモリブロックは、
行列状に配置される複数の冗長セルと、前記行に対応して配置される複数の冗長ワード線と、前記列に対応して配置される複数のビット線とを含む冗長ブロックをさらに含み、
前記複数の冗長セルは、前記複数のメモリブロックのいずれかに属する前記正規のメモリセルを置換するために使用され、
外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、
前記第１の制御手段は、前記判定手段による冗長判定の結果を受けて、前記対応する前記ワード線を非選択状態にするための制御を行ない、
前記第２の制御手段は、前記判定手段による冗長未判定の結果を受けて、前記対応する前記冗長ワード線を非選択状態にするための制御を行なう、半導体記憶装置。
【請求項７】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項６記載の半導体記憶装置。
【請求項８】
前記複数のノーマルブロックおよび前記複数の冗長ブロックのそれぞれに対応して設けられる複数のセンスアンプブロックをさらに備え、
前記複数のセンスアンプブロックのそれぞれは、
複数のセンスアンプ手段を含み、
前記複数のセンスアンプ手段のそれぞれは、
対応する前記ビット線の電位を増幅する手段と、
対応する前記ビット線の電位を均一化するイコライズ回路と、
非選択のメモリブロック側に対応する前記ビット線を分離するＳ／Ａシェア回路とを含み、
前記第１の制御手段は、
前記外部アドレス信号に応答して、対応する前記ノーマルブロックにおける前記センスアンプブロックの活性化を制御する第１の制御信号を発生し、
前記第２の制御手段は、
前記外部アドレス信号に応答して、対応する前記冗長ブロックにおける前記センスアンプブロックの活性化を制御する第２の制御信号を発生し、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、発生した前記第１の制御信号のレベルを変化させ、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、発生した前記第２の制御信号のレベルを変化させる、請求項６記載の半導体記憶装置。
【請求項９】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とをさらに含み
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための冗長ワード線の活性化信号を発生する第２の信号発生手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とをさらに含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項８記載の半導体記憶装置。
【請求項１０】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、
前記冗長手段から受ける冗長未使用の判定結果に応答して、前記第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記冗長手段から受ける冗長使用の判定結果に応答して、前記第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項６記載の半導体記憶装置。
【請求項１１】
前記第１レベルとは、前記活性レベルと前記非活性レベルとの実質的に中間の値である、請求項１０記載の半導体記憶装置。
【請求項１２】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項７記載の半導体記憶装置。
【請求項１３】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項９記載の半導体記憶装置。
【請求項１４】
行列状に配置される複数の正規のメモリセルと、前記行に対応して配置される複数のワード線と、前記列に対応して配置される複数のビット線とを含むノーマルブロックと、
行列状に配置され、対応する正規のメモリセルと置換するための複数の冗長セルと、前記行に対応して配置される複数の冗長ワ一ド線と、前記列に対応して配置される複数のビット線とを含む冗長ブロックと、
外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、
前記第１の制御手段は、前記判定手段による冗長判定の結果を受けて、前記対応するワード線を非選択状態にするための制御を行ない、
前記第２の制御手段は、前記判定手段による冗長未判定の結果を受けて、前記対応する冗長ワード線を非選択状態にするための制御を行なう、半導体記憶装置。
【請求項１５】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、
前記冗長手段から受ける冗長未使用の判定結果に応答して、前記第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記冗長手段から受ける冗長使用の判定結果に応答して、前記第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項１４記載の半導体記憶装置。
【請求項１６】
前記第１レベルとは、前記活性レベルと前記非活性レベルとの実質的に中間の値である、請求項１５記載の半導体記憶装置。
【請求項１７】
前記外部アドレス信号をデコードするデコード手段をさらに備え、
前記第１の制御手段は、
前記デコード手段の出力するデコード信号に応答して、前記第１レベルのワード線活性化信号を発生し、
前記第２の制御手段は、
前記デコード手段の出力するデコード信号に応答して、前記第１レベルの冗長ワード線活性化信号を発生する、請求項１６記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、複数のメモリブロックを備え、複数のメモリブロックの各々は、行列状に配置される複数の正規のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むノーマルブロックと、行列状に配置される複数の冗長セルと、行に対応して配置される複数の冗長ワード線と、列に対応して配置される複数のビット線とを含む冗長ブロックとを含み、複数の冗長セルは、複数のメモリブロックのいずれかに属する正規のメモリセルを置換するために使用され、外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、判定手段の判定結果を受けて、外部アドレス信号に基づき、対応する冗長ワード線を選択状態にするための制御を行う第２の制御手段とをさらに備え、第１の制御手段は、判定手段による冗長使用の判定結果を受けて、対応するワード線を非選択状態にする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
請求項６に係る半導体記憶装置は、複数のメモリブロックを備え、複数のメモリブロックの各々は、行列状に配置される複数の正規のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むノーマルブロックを含み、複数のメモリブロックのうち、少なくとも１以上のメモリブロックは、行列状に配置される複数の冗長セルと、行に対応して配置される複数の冗長ワード線と、列に対応して配置される複数のビット線とを含む冗長ブロックをさらに含み、複数の冗長セルは、複数のメモリブロックのいずれかに属する正規のメモリセルを置換するために使用され、外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、第１の制御手段は、判定手段による冗長判定の結果を受けて、対応するワード線を非選択状態にするための制御を行ない、第２の制御手段は、判定手段による冗長未使用の判定の結果を受けて、対応する冗長ワード線を非選択状態にするための制御を行なう。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
請求項１４に係る半導体記憶装置は、行列状に配置される複数の正規のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むノーマルブロックと、行列状に配置され、対応する正規のメモリセルと置換するための複数の冗長セルと、行に対応して配置される複数の冗長ワード線と、列に対応して配置される複数のビット線とを含む冗長ブロックと、外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、第１の制御手段は、判定手段による冗長判定の結果を受けて、対応するワード線を非選択状態にするための制御を行ない、第２の制御手段は、判定手段による冗長未使用の判定の結果を受けて、対応する冗長ワード線を非選択状態にするための制御を行なう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
トランスファーゲートＴ１４およびＴ１５のそれぞれの他方の導通端子から、冗長ブロックＲＢＬ（０）に対する冗長サブデコード信号ＲＳＤ０（０）〜ＲＳＤ０（７）、／ＲＳＤ０（０）〜／ＲＳＤ０（７）がそれぞれ出力される。トランスファーゲートＴ１５およびＴ１７のそれぞれの他方の導通端子から、冗長ブロックＲＢＬ（１）に対する冗長サブデコード信号ＲＳＤ１（０）〜ＲＳＤ１（７）、／ＲＳＤ１（０）〜／ＲＳＤ１（７）がそれぞれ出力される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
さらに、ＳＤローカルデコーダを、構成素子数の多いＮＡＮＤ回路に代えて構成素子の少ないトランスファーゲートで構成することにより、本発明の実施の形態２に比べて、レイアウト面積を縮小することが可能となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２６２
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０２６３
【補正方法】削除
【補正の内容】