(57)【要約】【課題】少ない段数でサイズを大きくすることなく多くの帯域外減衰量を得る。【解決手段】複数の配線層を有する積層基板内に配した２以上の共振器及びこれらの共振器を結合する１以上の結合キャパシタを含むフィルタ本体部と、第一共振器に接続して信号を入力する入力線路部と、第二共振器に接続して信号を出力する出力線路部とを備えた積層型ＢＰＦで、入力線路部及び出力線路部の何れか一方又は双方に、当該線路部を構成する導体線路によってインダクタパターンを形成し、このインダクタパターンの少なくとも一部を、結合キャパシタに対し平面から見たときに重なるようにかつ基板積層方向について近接させてインダクタパターンと結合キャパシタとの間に寄生容量を発生させ、これにより通過帯域外に１以上の減衰極を形成した。【選択図】図１
2010183513.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した２以上の共振器と、これらの共振器を結合する１以上の結合キャパシタとを含むフィルタ本体部と、
当該フィルタ本体部に含まれる第一の共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、
当該フィルタ本体部に含まれる第二の共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部と、
を備えた積層型バンドパスフィルタであって、
前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、
当該インダクタパターンの少なくとも一部を、前記結合キャパシタを構成する一方の容量電極に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと前記容量電極との間に寄生容量を発生させ、これにより通過帯域外に１以上の減衰極を形成した
ことを特徴とする積層型バンドパスフィルタ。
【請求項２】
前記フィルタ本体部は、前記共振器として前記第一の共振器および前記第二の共振器からなる２つの共振器を備えてこれら２つの共振器によって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、
前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成した
請求項１に記載の積層型バンドパスフィルタ。
【請求項３】
前記インダクタパターンを、層間接続部により互いに電気的に接続されかつ２以上の配線層に分割して配置した２以上のインダクタ線路部によって形成すると共に、
これらインダクタ線路部のうち、信号の伝送経路に沿って前記フィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記容量電極に近接配置した
請求項１または２に記載の積層型バンドパスフィルタ。
【請求項４】
前記インダクタパターンの一部を、寄生容量を発生させるため前記容量電極に近接配置する一方、
当該容量電極に近接配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くした
請求項１から３のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項５】
誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した２以上のステップインピーダンス共振器を含むフィルタ本体部と、
当該フィルタ本体部に含まれる第一のステップインピーダンス共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、
当該フィルタ本体部に含まれる第二のステップインピーダンス共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部と、
を備え、
前記第一のステップインピーダンス共振器および前記第二のステップインピーダンス共振器は共に、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する
積層型バンドパスフィルタであって、
前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、
当該インダクタパターンの少なくとも一部を、前記第一のステップインピーダンス共振器および第二のステップインピーダンス共振器のいずれかの低インピーダンス部に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと当該低インピーダンス部との間に寄生容量を発生させ、これにより通過帯域外に１以上の減衰極を形成した
ことを特徴とする積層型バンドパスフィルタ。
【請求項６】
前記フィルタ本体部は、前記ステップインピーダンス共振器として前記第一のステップインピーダンス共振器および前記第二のステップインピーダンス共振器からなる２つのステップインピーダンス共振器を備えてこれら２つのステップインピーダンス共振器によって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、
前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成した
請求項５に記載の積層型バンドパスフィルタ。
【請求項７】
前記第一のステップインピーダンス共振器と前記第二のステップインピーダンス共振器とを結合する結合キャパシタを備え、
前記インダクタパターンを、平面から見たときに、前記寄生容量を発生させるため近接させる低インピーダンス部ならびに前記結合キャパシタと略重なるように配置した
請求項６に記載の積層型バンドパスフィルタ。
【請求項８】
前記第一のステップインピーダンス共振器の低インピーダンス部と、前記第二のステップインピーダンス共振器の低インピーダンス部とを異なる配線層に設けると共に、平面から見たときにそれらの少なくとも一部が重なるように配置した
請求項５から７のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項９】
前記インダクタパターンを、層間接続部により互いに電気的に接続されかつ２以上の配線層に分割して配置した２以上のインダクタ線路部によって形成すると共に、
これらインダクタ線路部のうち、信号の伝送経路に沿って前記フィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記低インピーダンス部に近接配置した
請求項５から８のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項１０】
前記インダクタパターンの一部を、寄生容量を発生させるため前記低インピーダンス部に近接配置する一方、
当該低インピーダンス部に近接配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くした
請求項５から９のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項１１】
前記積層基板がＬＴＣＣ基板である
請求項１から１０のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項１２】
前記請求項１から１１のいずれか一項に記載の積層型バンドパスフィルタと、
当該積層型バンドパスフィルタと電気的に接続されかつ前記積層基板に実装された１以上の電気的機能素子と、
を備えた高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型バンドパスフィルタおよび高周波モジュールに係り、特に、ＬＴＣＣ等の積層基板に内蔵させた共振器によって阻止帯域に減衰極を形成した有極型のバンドパスフィルタに関する。
【背景技術】
【０００２】
周波数の選択や不要波の除去等の役割を果すフィルタは、携帯電話機や無線ＬＡＮなどの高周波無線通信システムにおいて必要不可欠な回路要素となっている。このような高周波フィルタは、小型・集積化の観点から一般に、ＬＴＣＣ（Low Temperature Co-fired Ceramics／低温同時焼成セラミックス）基板のような積層基板内部の導体パターンで形成された集中定数素子や分布定数共振器等によって構成される。さらに、基板表面にＰＡ（電力増幅器）や高周波スイッチなどの半導体素子やチップ部品を実装し、所望の機能を備えた高周波モジュールとして提供されることがある。
【０００３】
また、このような積層型フィルタを開示するものとして下記文献がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８‐１１３４３２号公報
【特許文献２】特開２００７‐１２３９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、フィルタには、小型化と共にその本来の役割から、帯域外においてより多くの減衰量を確保することが求められ、この要求に応える一般的な手法として共振器の接続段数を増やす方法が知られている。しかしながらこの方法では、増やした共振器の分、フィルタサイズは大きくならざるを得ず、小型化の要請に反することとなる。また、挿入損失が増える点からも段数を増やすことは好ましい方法とは言えない。
【０００６】
一方、少ない段数で比較的大きな帯域外減衰量が得られるフィルタとして、帯域外に減衰極を持つ有極型フィルタの提案が各種なされている（例えば前記特許文献１，２）。
【０００７】
また、図１５および図１７は本発明者が提案する有極型フィルタの一例を示すもので、図１５は当該フィルタの等価回路図、図１６Ａから図１６Ｅは積層基板内の各層における導体パターンを示す平面図、図１７は周波数‐減衰特性を示す線図である。なお、これらの図において、後に述べる実施形態と同一又は相当する部分については、同一の符号を付している。これらの図に示すようにこの有極型フィルタ１１０は、キャパシタＣ12により結合させた２つのステップインピーダンス共振器１１，１２（以下、ＳＩＲと言う）を備えるＣ結合２段バンドパスフィルタである。
【０００８】
各共振器１１，１２は、インピーダンスが低い幅広の導体線路（低インピーダンス部）Ｃ12-12，Ｃ12-22とインピーダンスが高い幅狭の導体線路（高インピーダンス部）Ｌr1，Ｌr2とからなり、図１６Ｄに示すように各ＳＩＲ１１，１２の高インピーダンス部Ｌr1，Ｌr2同士を並べて配置することによりこれらを電磁界結合Ｍ12させる。
【０００９】
そして、かかる高インピーダンス部Ｌr1，Ｌr2の相互インダクタンスＭ12と上記キャパシタＣ12（結合キャパシタ電極Ｃ12-11と低インピーダンス部Ｃ12-12により形成される第１結合キャパシタＣ12-1ならびに結合キャパシタ電極Ｃ12-21と低インピーダンス部Ｃ12-22により形成される第２結合キャパシタＣ12-2）の結合容量とによるマルチパスを作成し、この並列共振を利用して低域側に減衰極Ａ１を発生させている（図１７参照）。さらにこのフィルタ１１０では、ＳＩＲ１１，１２を単純に同一の配線層に並べて配置していた従来のフィルタと異なり、低インピーダンス部Ｃ12-12，Ｃ12-22と高インピーダンス部Ｌr1，Ｌr2とをビアホールＶ（以下、単にビアと言う）で接続し平面から見たときに上下に重なるように別々の配線層に設けることによってフィルタのより一層の小型化を可能としている。
【００１０】
しかしながらこのようなフィルタ構造によっても、小型化と共に低域側阻止域における良好な減衰は確保できるものの、通過帯域より高域側の阻止域では必ずしも十分な減衰量が得られていない（前記図１７参照）。また、前記特許文献１および２記載のフィルタも、低域側阻止域と高域側阻止域の双方で十分な減衰を得ることは出来ない点で同様であり、段数を増やせば（例えば３段とする）高域側にも減衰極を作成することが出来るが、前述のように小型化および挿入損失の点で劣るものとならざるを得ない。
【００１１】
したがって、本発明の目的は、より少ない段数でフィルタサイズを大きくすることなくより多くの帯域外減衰量を確保することにある。
【課題を解決するための手段】
【００１２】
前記課題を解決し目的を達成するため、本発明の第一の積層型バンドパスフィルタは、誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した２以上の共振器およびこれらの共振器を結合する１以上の結合キャパシタを含むフィルタ本体部と、当該フィルタ本体部に含まれる第一の共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、当該フィルタ本体部に含まれる第二の共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部とを備えた積層型バンドパスフィルタであって、前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、当該インダクタパターンの少なくとも一部を、前記結合キャパシタを構成する一方の容量電極に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと前記容量電極との間に寄生容量を発生させ、これにより通過帯域外に１以上の減衰極を形成する。
【００１３】
本発明のバンドパスフィルタ（以下、ＢＰＦと言うことがある）では、フィルタを構成する共振器の接続段数を増やすのではなく、フィルタ（フィルタ本体部）の入力側または出力側、或いはそれらの双方にインダクタを形成し、このインダクタを結合キャパシタに近接して配置することで当該インダクタと結合キャパシタとの間に寄生容量を発生させ、この寄生容量と当該インダクタとによって並列共振を生じさせて減衰極を生成する。なお、この点については、後の実施形態の説明においてシミュレーション結果と共に図面に基づいてさらに詳しく述べる。
【００１４】
上記インダクタは、フィルタ本体部に信号を入力する入力線路部またはフィルタ本体部から信号を出力する出力線路部を利用し、当該線路部を例えばループ状に引き回すことにより形成することが出来る。なお、当該インダクタの形状はループ状以外の形状、例えばミアンダ（蛇行）形状やクランク形状（鉤状）などであっても良く、インダクタとしての機能を奏する限りその形状は特に限定されない。
【００１５】
上記フィルタ本体部は、２つ以上の共振器と、これらの共振器を結合する結合キャパシタとを含む。共振器の数は、小型化等の観点からは２個（２段）とすることが好ましい。従来の２段の有極型フィルタでは、減衰極を１つしか作ることが出来なかったが、本発明では２段であっても２つの減衰極（例えば通過帯域より低域側の阻止域と高域側の阻止域とにそれぞれ少なくとも１つずつ）を作成することが出来る。ただし、本発明は３個以上の共振器を備えたフィルタを除外するものではなく、３個以上の共振器を有するフィルタに対して本発明を適用することも可能である（後述の第二のフィルタも同様）。
【００１６】
一方、フィルタ本体部を２個の共振器で構成すれば、低挿入損失で小型のＢＰＦを実現することが出来る。しかも当該フィルタでは、フィルタ本体部（２段の共振器）によって通過帯域より低域側の阻止域に減衰極を形成すると共に、高域側の阻止域にも上記インダクタと寄生容量との並列共振によって減衰極を作ることができ、通過帯域の両側（低域側阻止域と高域側阻止域の双方）で大きな減衰を得ることが可能なＢＰＦを実現することが出来る。
【００１７】
従来の設計思想では、寄生容量は予期しない或いは歓迎されないパラメータとして捉えられていた。これに対し、本発明は逆にこれを巧みに利用し、キャパシタとして使用することで実際の素子（導体パターン）数を増やすことなく、またフィルタサイズを拡大することもなく特性向上を図ることが出来るものである。
【００１８】
上記インダクタパターンは、フィルタ本体部の入力側と出力側のいずれか一方だけでなく、入力側と出力側の両方に設けることも可能である。この場合、フィルタ本体部と入力側インダクタパターンと出力側インダクタパターンとのそれぞれによって合計３つの減衰極を形成することが可能となるから、例えば、低域側阻止域にフィルタ本体部によって減衰極を形成すると共に、高域側阻止域で周波数をずらして入力側インダクタパターンと出力側インダクタパターンとによる２つの減衰極を形成することで、高域側阻止域により広い帯域に亘って大きな減衰を確保することが可能となる（後述の第２実施形態／図９，１１，１２参照）。
【００１９】
上記積層基板としては、例えば、ＬＴＣＣ（低温同時焼成セラミックス）基板を使用する。この場合、上記インダクタパターンは、本発明のフィルタを構成する他の回路要素（入出力線路部やフィルタ本体部を構成する共振器・結合キャパシタ等）と一緒に導体箔をパターニングすることにより、特に製造工程数を増やすことなく作成することが出来る。また、本発明では、当該インダクタパターンと、フィルタ本体部を構成する電極（上記第一のフィルタでは結合キャパシタの容量電極、後述の第二のフィルタでは低インピーダンス部を構成する電極）とを利用することによって容量（前記寄生容量）を形成するから、当該容量を形成するため新たに電極を設ける必要がない。したがって、本発明を適用するためにフィルタサイズが格別大きくなることもない。
【００２０】
なお、上記インダクタパターンと寄生容量とにより作成する減衰極の周波数は、当該インダクタパターンのインダクタンス値と寄生容量の容量値によって調整（決定）することが出来る。ここで、当該寄生容量を大きくするには、例えば、インダクタパターンの一部を容量電極に近接配置することとした場合、言い換えれば、前記インダクタパターンを、前記容量電極に近接配置する線路部分（以下、この部分を「容量発生部」と言う）と、これ以外の線路部分（以下、この部分を「通常配置部」と言う）とからなるようにした場合に、容量発生部の長さを長くしても良いし（容量電極に近接させる線路部分を長く他の部分を短くする）、容量発生部の線路幅を通常配置部の線路幅より広くしても良い。このようにインダクタパターンの線路幅を、容量電極と近接配置する部分は太く、他の部分は細くなるように変えれば、インダクタパターン全体のインダクタンス値を確保しつつ、本発明で使用する寄生容量を十分に得ることが出来る。
【００２１】
また上記インダクタパターンは、層間接続部（例えばビア）によって互いに電気的に接続されかつ２以上の配線層に分割して配置した２以上のインダクタ線路部によって形成することが出来る。この場合、上記容量発生部は、インダクタパターンのうち信号の伝送経路に沿ってフィルタ本体部から最も離れた線路部分（言い換えれば、本フィルタの各部が入力端子、入力線路部、フィルタ本体部、出力線路部および出力端子の順に接続されている場合に、入力線路部に形成するインダクタパターンについては入力端子に最も近い線路部分であり、出力線路部に形成するインダクタパターンについては出力端子に最も近い線路部分）に形成すること、別の表現をすれば、インダクタパターンの一部（全体でなく）を容量電極に近接させる場合には信号の伝送経路に沿って見たときにフィルタ本体部にから出来るだけ遠い位置にあるインダクタ線路部を容量電極に近接させて上記寄生容量を生じさせること、が当該寄生容量とインダクタパターンとにより生成される減衰極を通過帯域に近づける観点から好ましい。この点については、後に実施形態の説明においてシミュレーション結果に基づいて述べるが、このような配置構造によれば、通過域近傍により急峻な減衰特性を得ることが出来る。
【００２２】
また、本発明の第二の積層型バンドパスフィルタは、誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した２以上のＳＩＲ（ステップインピーダンス共振器）を含むフィルタ本体部と、当該フィルタ本体部に含まれる第一のＳＩＲに電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、当該フィルタ本体部に含まれる第二のＳＩＲに電気的に接続して当該フィルタ本体部から信号を出力する出力線路部とを備え、前記第一のＳＩＲおよび前記第二のＳＩＲは共に、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する積層型バンドパスフィルタであって、前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、当該インダクタパターンの少なくとも一部を、前記第一のＳＩＲおよび第二のＳＩＲのいずれかの低インピーダンス部に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと当該低インピーダンス部との間に寄生容量を発生させ、これにより通過帯域外に１以上の減衰極を形成したものである。
【００２３】
この第二のＢＰＦは、フィルタ本体部を構成する共振器としてＳＩＲを使用するもので、前記第一のＢＰＦでは寄生容量を発生させるインダクタパターンを結合キャパシタに近接させたが、この第二のＢＰＦでは、ＳＩＲの低インピーダンス部に近接して配置することにより当該寄生容量を生じさせる。このように低インピーダンス部を構成する電極との間に寄生容量を発生させても、前記第一のＢＰＦと同様に、新たに容量電極を設ける必要なくかつフィルタサイズの拡大を回避しつつ、当該寄生容量とインダクタパターンとにより減衰極を生成して通過帯域外において良好な減衰特性を得ることが出来る。
【００２４】
なお、この第二のＢＰＦと同様に前記第一のＢＰＦにおいても、フィルタ本体部を構成する共振器としてＳＩＲを使用することは可能である。この場合、２以上のＳＩＲとこれらを結合する結合キャパシタとによりフィルタ本体部を構成し、上記インダクタパターンは第一のＢＰＦ構造に基づいて結合キャパシタに近接配置すれば良い。
【００２５】
さらにこの第二のＢＰＦにおいても、前記第一のＢＰＦと同様に、フィルタ本体部を、２つの共振器（第一のＳＩＲと第二のＳＩＲ）により構成し、これら２つのＳＩＲによって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成することが出来る。
【００２６】
またこの第二のＢＰＦは、第一のＳＩＲと第二のＳＩＲとを結合する結合キャパシタを備え、前記インダクタパターンを、平面から見たときに、前記寄生容量を発生させるため近接させる低インピーダンス部ならびに前記結合キャパシタと略重なるように配置するようにしても良い。このような配置構造とすれば、フィルタのサイズ（平面から見たときの大きさ）を小さくすることが出来る。
【００２７】
またこの第二のＢＰＦにおいて、第一のＳＩＲの低インピーダンス部と第二のＳＩＲの低インピーダンス部とを、異なる配線層に設けると共に、平面から見たときにそれらの少なくとも一部が重なるように配置すれば、フィルタのより一層の小型化を図ることが出来る。なお、本発明に含まれる各ＳＩＲについて低インピーダンス部と高インピーダンス部とを電気的に接続するには、これらが同じ配線層に配置されている場合には、例えば両者を連続した導体パターン（導体線路）としてパターン形成すれば良いし、異なる配線層に配置されている場合には、ビア等の層間接続部により両者を接続すれば良い。
【００２８】
さらに、この第二のＢＰＦにおいても、前記第一のＢＰＦと同様に、インダクタパターンを、層間接続部により互いに電気的に接続されかつ２以上の配線層に分割して配置した２以上のインダクタ線路部によって形成すると共に、これらインダクタ線路部のうち、信号の伝送経路に沿ってフィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記低インピーダンス部に近接させるようにしても良い。また、前記インダクタパターンの一部を、寄生容量を発生させるため前記低インピーダンス部に近接して配置し、当該低インピーダンス部に近接させて配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くする場合がある。
【００２９】
また、本発明に係る高周波モジュールは、本発明に係る上記積層型ＢＰＦのいずれかを備えるものであり、さらに当該ＢＰＦと電気的に接続されかつ前記積層基板に実装された１以上の電気的機能素子を有する。この電気的機能素子としては、例えば、ＰＡ（電力増幅器）や高周波スイッチ等の半導体素子ないし集積回路（ＩＣ）、あるいは、チップインダクタ・チップキャパシタ・チップ抵抗などのチップ部品（ディスクリート部品）その他が含まれる。また当該電気的機能素子には、前記積層基板の表面に実装される表面実装部品と、積層基板の内部配線層に備えられる内蔵部品の双方が含まれる。
【００３０】
さらに、本発明に言う上記高周波モジュールは、その種類を特に問わない。一例として無線ＬＡＮモジュールを構成することが出来るが、例えば携帯通信端末のフロントエンドモジュールや、その他様々なモジュールを本発明に基づいて構成することが可能である。また、本発明に係るＢＰＦを１つの積層基板に複数備えて、例えば２以上の周波数帯域で使用可能な通信モジュール（デュアルバンド用モジュール、トリプルバンド用モジュール等）を構成しても良い。なお、本発明のＢＰＦは、このようなモジュールに備えるのではなく、他の機能素子を含まない単体のフィルタ素子として提供することも勿論可能である。
【００３１】
また、後に述べる実施形態では、通過帯域３．４〜３．８ＧＨｚ（帯域中心周波数約３．６ＧＨｚ）のＢＰＦを想定したが、これより低い周波数帯ならびに高い周波数帯で使用するＢＰＦも本発明に基づいて同様に構成することが可能である。
【発明の効果】
【００３２】
本発明に係る積層型ＢＰＦによれば、より少ない段数でフィルタサイズを大きくすることなくより大きな帯域外減衰量を確保することが出来る。
【００３３】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、本発明は下記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。また、各図中、同一の符号は、同一又は相当部分を示す。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の第一の実施形態に係るＢＰＦを示す等価回路図である。
【図２Ａ】図２Ａは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１層の導体パターン）を示す平面図である。
【図２Ｂ】図２Ｂは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第２層の導体パターン）を示す平面図である。
【図２Ｃ】図２Ｃは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第３層の導体パターン）を示す平面図である。
【図２Ｄ】図２Ｄは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第４層の導体パターン）を示す平面図である。
【図２Ｅ】図２Ｅは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第５層の導体パターン）を示す平面図である。
【図２Ｆ】図２Ｆは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第６層の導体パターン）を示す平面図である。
【図２Ｇ】図２Ｇは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第７層の導体パターン）を示す平面図である。
【図２Ｈ】図２Ｈは、前記第一実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第８層の導体パターン）を示す平面図である。
【図３】図３は、前記第一実施形態に係る積層型ＢＰＦの断面構造（高周波モジュールに組み込んだ状態）を概念的に示す図である。
【図４】図４は、前記第一実施形態に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【図５】図５は、前記第一実施形態の変形例に係る積層型ＢＰＦの断面構造（高周波モジュールに組み込んだ状態）を概念的に示す図である。
【図６】図６は、前記第一実施形態の変形例に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【図７】図７は、本発明の第二の実施形態に係るＢＰＦを示す等価回路図である。
【図８Ａ】図８Ａは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１層の導体パターン）を示す平面図である。
【図８Ｂ】図８Ｂは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第２層の導体パターン）を示す平面図である。
【図８Ｃ】図８Ｃは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第３層の導体パターン）を示す平面図である。
【図８Ｄ】図８Ｄは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第４層の導体パターン）を示す平面図である。
【図８Ｅ】図８Ｅは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第５層の導体パターン）を示す平面図である。
【図８Ｆ】図８Ｆは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第６層の導体パターン）を示す平面図である。
【図８Ｇ】図８Ｇは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第７層の導体パターン）を示す平面図である。
【図８Ｈ】図８Ｈは、前記第二実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第８層の導体パターン）を示す平面図である。
【図９】図９は、前記第二実施形態に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【図１０】図１０は、前記第二実施形態の変形例に係るＢＰＦを示す平面図（第二実施形態の第４層／図８Ｄに相当）である。
【図１１】図１１は、前記第二実施形態の変形例に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【図１２】図１２は、前記第二実施形態のさらに別の変形例に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【図１３】図１３は、本発明の第三の実施形態に係るＢＰＦを示す等価回路図である。
【図１４Ａ】図１４Ａは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１層の導体パターン）を示す平面図である。
【図１４Ｂ】図１４Ｂは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第２層の導体パターン）を示す平面図である。
【図１４Ｃ】図１４Ｃは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第３層の導体パターン）を示す平面図である。
【図１４Ｄ】図１４Ｄは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第４層の導体パターン）を示す平面図である。
【図１４Ｅ】図１４Ｅは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第５層の導体パターン）を示す平面図である。
【図１４Ｆ】図１４Ｆは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第６層の導体パターン）を示す平面図である。
【図１４Ｇ】図１４Ｇは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第７層の導体パターン）を示す平面図である。
【図１４Ｈ】図１４Ｈは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第８層の導体パターン）を示す平面図である。
【図１４Ｉ】図１４Ｉは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第９層の導体パターン）を示す平面図である。
【図１４Ｊ】図１４Ｊは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１０層の導体パターン）を示す平面図である。
【図１４Ｋ】図１４Ｋは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１１層の導体パターン）を示す平面図である。
【図１４Ｌ】図１４Ｌは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１２層の導体パターン）を示す平面図である。
【図１４Ｍ】図１４Ｍは、前記第三実施形態に係る積層型ＢＰＦの積層基板内における構造（基板内部配線層の第１３層の導体パターン／基板上面側から裏面を透視した状態）を示す平面図である。
【図１５】図１５は、本発明の比較例に係る積層型ＢＰＦを示す等価回路図である。
【図１６Ａ】図１６Ａは、前記比較例に係るＢＰＦの積層基板内における構造（基板内部配線層の第１層の導体パターン）を示す平面図である。
【図１６Ｂ】図１６Ｂは、前記比較例に係るＢＰＦの積層基板内における構造（基板内部配線層の第２層の導体パターン）を示す平面図である。
【図１６Ｃ】図１６Ｃは、前記比較例に係るＢＰＦの積層基板内における構造（基板内部配線層の第３層の導体パターン）を示す平面図である。
【図１６Ｄ】図１６Ｄは、前記比較例に係るＢＰＦの積層基板内における構造（基板内部配線層の第４層の導体パターン）を示す平面図である。
【図１６Ｅ】図１６Ｅは、前記比較例に係るＢＰＦの積層基板内における構造（基板内部配線層の第５層の導体パターン）を示す平面図である。
【図１７】図１７は、前記比較例に係るＢＰＦの周波数‐減衰特性および周波数‐反射特性を示す線図である。
【発明を実施するための形態】
【００３５】
〔第１実施形態〕
【００３６】
本発明の第一の実施形態について説明する。図１に示すように本発明の第一の実施の形態に係るＢＰＦ１０１は、入力端子Ｐ1と出力端子Ｐ2との間に２つのＳＩＲ、すなわち第一のＳＩＲ（以下「第１ＳＩＲ」と言う）１１と第二のＳＩＲ（以下「第２ＳＩＲ」と言う）１２を、段間結合キャパシタＣ12を介して順に接続することによりフィルタ本体部１０を構成し、このフィルタ本体部１０と出力端子Ｐ2との間にインダクタＬS（前記インダクタパターン）を直列に挿入したＣ結合２段ＢＰＦである。
【００３７】
またこの図１の等価回路では、インダクタＬSに並列に接続されたキャパシタＣpを記載しているが、このキャパシタＣpは、後に述べる第４層のインダクタ線路部ＬS-3を、結合キャパシタの一方の電極（第２結合電極Ｃ12-21）に対して基板の厚さ方向に近接して配置することにより発生させた寄生容量であり、新たに電極を設けて形成したものではない。
【００３８】
フィルタ本体部１０に含まれる各ＳＩＲ１１，１２は、幅が狭い導体線路からなる高インピーダンス部Ｌr1，Ｌr2と、これら高インピーダンス部Ｌr1，Ｌr2とビアＶを介してそれぞれ接続される幅広の導体線路からなる低インピーダンス部Ｃ12-12（以下、第１低インピーダンス部と言う），Ｃ12-22（以下、第２低インピーダンス部と言う）とからなり、図１の等価回路図では低インピーダンス部Ｃ12-12，Ｃ12-22をキャパシタ（以下、それぞれ第１共振キャパシタＣr1及び第２共振キャパシタＣr2と言う）として表している。
【００３９】
なお、図１の等価回路図では、共振キャパシタ（第１共振キャパシタＣr1及び第２共振キャパシタＣr2）と結合キャパシタ（第１結合キャパシタＣ12-1及び第２結合キャパシタＣ12-2）とを独立した別個のキャパシタとして描いているが、図１において第１共振キャパシタＣr1の一方の電極（第１低インピーダンス部Ｃ12-12）と、第１結合キャパシタＣ12-1の入力端子側に描いた電極（第１低インピーダンス部Ｃ12-12）とは実際には積層基板内に配した同一の電極（第１低インピーダンス部Ｃ12-12）であり、同様に、第２共振キャパシタＣr2の一方の電極（第２低インピーダンス部Ｃ12-22）と、第２結合キャパシタＣ12-2の出力端子側に描いた電極（第２低インピーダンス部Ｃ12-22）とは同一の電極（第２低インピーダンス部Ｃ12-22）である。
【００４０】
フィルタ１０１を構成する各部（ＳＩＲ１１，１２や結合キャパシタＣ12、インダクタＬS）は、積層基板内部の配線層に備えた導体パターンにより形成する。積層基板にはＬＴＣＣ基板を使用し、ＢＰＦ１０１を構成する基板各層の導体パターンは、グリーンシート上に導電性ペーストを印刷塗布することによりパターン形成し、各グリーンシートを積層した後、同時焼成することにより形成する。フィルタ１０１を構成する各部導体の基板内における配置および接続関係は図２Ａから図２Ｈに示すとおりである。
【００４１】
なお、これら図２Ａから図２Ｈは、当該積層基板の内部において絶縁層を介し上下方向（基板の厚さ方向）に連続する（隣り合う）８つの配線層を示しており、基板表面（上面）に近い層が図２Ａに示す第１層、以下、基板裏面（下面）に向け順に、第２層（図２Ｂ）、第３層（図２Ｃ）、第４層（図２Ｄ）、第５層（図２Ｅ）、第６層（図２Ｆ）、第７層（図２Ｇ）および第８層（図２Ｈ）としている。また当該積層基板の内部配線層の層数は、８層に限られるものではなく、９層以上、例えば９〜３０層あるいはそれ以上の配線層を有するものであっても良い。例えば、後に述べるモジュール（図３）を構成するような場合には、基板の表裏両面に加えて９層以上の内部配線層を有する積層基板を使用し、この基板に本実施形態のフィルタ１０１を内蔵させることが出来る。
【００４２】
またこの場合、本実施形態（以下の実施形態でも同様）のフィルタ１０１は、基板内部の第１層から第８層までに亘って必ずしも形成する必要はなく、例えば第２層から第９層に亘って形成したり、例えば第１０層から第１７層に亘って形成するなど、モジュールに含める他の素子の配置や接続構造に合わせて基板内の任意の複数層を使用してフィルタ１０１を構成して構わない（上記「第１層」とは積層基板の内部配線層のうち最も上にある層を意味するものではなく、当該基板内の任意の層であって良い）。さらに上記各層は基板の厚さ方向に必ずしも連続した層である必要はなく、例えばキャパシタを構成しない第６層と第７層との間や第７層と第８層との間には、１以上の配線層が介在されていても良い。また、これら図２Ａから図２Ｈにおいて、丸はビアを表し、黒丸（塗りつぶした丸）は下層に対して電気的な接続を行うため当該ビアが下方に延びていることを示している（以下の実施形態／図８Ａから図８Ｈ、図１４Ａから図１４Ｍ、図１６Ａから図１６Ｅにおいて同様）。
【００４３】
さて、図２Ａに示すように第１層には、ベタグランドとして上部グランド電極Ｇ1を形成する。また第２層（図２Ｂ）には、第１ＳＩＲの低インピーダンス部Ｃ12-12を構成する電極（第１低インピーダンス部）と、第２ＳＩＲの低インピーダンス部Ｃ12-22を構成する電極（第２低インピーダンス部）とを並べて配置し、これらの低インピーダンス部Ｃ12-12，Ｃ12-22を、第１層の前記上部グランド電極Ｇ1と誘電体層を介して対向させることにより、第１共振キャパシタＣr1と第２共振キャパシタＣr2とをそれぞれ形成する。なお、これら第１低インピーダンス部Ｃ12-12および第２低インピーダンス部Ｃ12-22は、第７層に配した第１高インピーダンス部Ｌr1および第２高インピーダンス部Ｌr2にそれぞれビアＶを介して電気的に接続する。
【００４４】
第３層（図２Ｃ）の、前記第１低インピーダンス部Ｃ12-12の下面位置には、結合キャパシタＣ12を構成する一方の容量電極（以下「第１結合電極」と言う）Ｃ12-11を、また同じく第３層（図２Ｃ）の、前記第２低インピーダンス部Ｃ12-22の下面位置には、結合キャパシタＣ12を構成する他方の容量電極（以下「第２結合電極」と言う）Ｃ12-21をそれぞれ設け、これら第１結合電極Ｃ12-11と第２結合電極Ｃ12-21とを導体線路で電気的に接続する。したがって、前記第１ＳＩＲ１１と第２ＳＩＲ１２を結合する結合キャパシタＣ12は、これら第１低インピーダンス部Ｃ12-12‐第１結合電極Ｃ12-11間の容量と、第２低インピーダンス部Ｃ12-22‐第２結合電極Ｃ12-21間の容量とにより形成される。
【００４５】
第４層（図２Ｄ）には、出力線路部５２を設け、この出力線路部５２をＵ字状に引き回すことによりインダクタ線路部ＬS-3を形成する。また第５層（図２Ｅ）と第６層（図２Ｆ）にも、同様にＵ字状に引き回したインダクタ線路部ＬS-2，ＬS-1を略９０°ずつ回転させた形でそれぞれ形成し、これら第４層から第６層のインダクタ線路部ＬS-3，ＬS-2，ＬS-1をビアＶにより接続することによって基板の厚さ方向に延びるコイル状のインダクタＬSを構成する。
【００４６】
また、第４層に設けたインダクタ線路部ＬS-3は、結合キャパシタＣ12の第２結合電極Ｃ12-21の下面に誘電体層を介して対向するように配置してあり、これにより当該インダクタ線路部ＬS-3と第２結合電極Ｃ12-21との間に容量（寄生容量）Ｃpを発生させる。なお、この寄生容量Ｃpを生じさせる第４層のインダクタ線路部ＬS-3は、先に述べた容量発生部に相当し、これ以外の、インダクタを構成する線路部分である第５層のインダクタ線路部ＬS-2と第６層のインダクタ線路部ＬS-1は前述の通常配置部に相当する。
【００４７】
第４層の出力線路部５２は、図面では基板の端縁に引き出してその先の接続構造を描いていないが、例えばビアやキャスタレーション（所謂サイドビア）（いずれも図示せず）によって前記第１層より上部の基板表面または後述の第８層より下方に位置する基板裏面に引き出して当該基板表面や裏面に設けた信号出力用のパッド電極（出力端子Ｐ2）に電気的に接続する。後に述べる入力線路部５１も同様に、基板の表面または裏面に引き出して当該基板表面や裏面に設けた入力用のパッド電極（入力端子Ｐ1）に接続すれば良い。
【００４８】
さらに第６層のインダクタ線路部ＬS-1は、第５層のインダクタ線路部ＬS-2に接続した端部とは反対側の端部において、第７層（図２Ｇ）の第２高インピーダンス部Ｌr2にビアＶを介して接続してある。
【００４９】
第７層（図２Ｇ）には、前記低インピーダンス部Ｃ12-12，Ｃ12-22より幅の狭い導体線路により形成した第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2を並べて平行に配置し、これらを互いに電磁界結合させる。これにより本実施形態のＢＰＦ１０１では、前記結合キャパシタＣ12による容量結合（Ｃ結合）と、当該高インピーダンス部Ｌr1，Ｌr2同士のエッジ結合（Ｍ結合）Ｍ12とによるマルチパスを生成する。
【００５０】
また、各高インピーダンス部Ｌr1，Ｌr2の一端は、第８層（図２Ｈ）に設けた下部グランド電極Ｇ0にビアＶを介しそれぞれ接続することにより接地する。一方、第１高インピーダンス部Ｌr1の他端部からは、入力線路部５１を引き出す。この入力線路部５１は、前述したように基板の端縁からサイドビア（キャスタレーション）を通じて基板の表面または裏面に設けた信号入力用のパッド電極（入力端子Ｐ1）に電気的に接続する。また第２高インピーダンス部Ｌr2の他端部は、前述したインダクタＬS（インダクタ線路部ＬS-1）とビアＶを介して接続されている。さらに第８層（図２Ｈ）には、ベタグランドとして下部グランド電極Ｇ0を形成する。
【００５１】
図４は本実施形態に係るＢＰＦ１０１の周波数‐減衰特性を示す線図であり、入出力端子Ｐ1，Ｐ2間の通過特性Ｓ21を実線により、出力端子Ｐ2における反射特性Ｓ22を破線によりそれぞれ示している。この図から明らかなように、本実施形態のＢＰＦでは、通過帯域（３．４〜３．８ＧＨｚ）より低域側の阻止域である２．０ＧＨｚ付近にフィルタ本体部によって減衰極Ａ１を形成できると共に、これに加えて、通過帯域より高域側阻止域の５．８ＧＨｚ付近にも減衰極Ａ２を生成することが可能である。この減衰極Ａ２は前記インダクタＬSと寄生容量Ｃpとの並列共振によるもので、本実施形態によれば通過帯域より低域側および高域側の双方の阻止域で大きな減衰量を確保することが可能となる。
【００５２】
さらに本実施形態では、インダクタパターンＬSは結合キャパシタＣ12-21と略重なるように配置され、かつ容量Ｃpを形成するために新たに電極を設ける必要もないから、平面から見てフィルタ１０１が大きくなることがなく、小さなサイズを維持しつつ帯域外減衰特性を向上させることが出来る。また、本実施形態のフィルタ１０１は、各ＳＩＲ１１，１２について低インピーダンス部Ｃ12-12，Ｃ12-22と高インピーダンス部Ｌr1，Ｌr2とを折り返すように別々の配線層に重なるように配置しているから、低インピーダンス部Ｃ12-12，Ｃ12-22と高インピーダンス部Ｌr1，Ｌr2を同一の配線層に設けていた従来のＳＩＲ使用のフィルタと比較しても小型化が可能である。
【００５３】
また、本実施形態のＢＰＦ１０１は、積層基板に内蔵して各種のモジュールを構成することが出来る。図３は、本実施形態に係る上記ＢＰＦ１０１を積層基板に内蔵して高周波モジュールを構成した状態を概念的に示すものである。この図に示すように積層基板１の表面には、ＰＡや高周波スイッチを含むＩＣ２、ならびにチップインダクタやチップキャパシタ等のチップ部品３を実装し、積層基板１の内部配線層に本実施形態のＢＰＦ１０１を形成する。また、積層基板１の内層には本実施形態のＢＰＦ１０１以外にも様々な回路・素子を実装することが出来る。
【００５４】
〔第１実施形態の変形例〕
前記第１実施形態では、３つのインダクタ線路部（第４層に設けた線路部ＬS-3、第５層に設けた線路部ＬS-2および第６層に設けた線路部ＬS-1）のうち、信号の伝送経路に沿ってフィルタ本体部１０から最も離れたインダクタ線路部ＬS-3を、言い換えれば、出力端子Ｐ2に最も近いインダクタ線路部ＬS-3を、結合キャパシタＣ12の第２結合電極Ｃ12-21に近接させて寄生容量Ｃpを発生させたが、これとは逆に、フィルタ本体部１０に最も近いインダクタ線路部ＬS-1を結合キャパシタＣ12の第２結合電極Ｃ12-21の下面に配置して寄生容量を生じさせたフィルタ構造について変形例として検討を行った。
【００５５】
図５は、当該変形例に係るフィルタを概念的に示すものである。このフィルタ１０２では、信号の伝送経路に沿ってフィルタ本体部１０に最も近いインダクタ線路部ＬS-1、すなわち、第２高インピーダンス部Ｌr2に接続されたインダクタ線路部ＬS-1を第４層に配置して結合キャパシタＣ12の第２結合電極Ｃ12-21に近接させて寄生容量Ｃpを生じさせ、出力線路部５２によって形成するインダクタ線路部ＬS-3を第６層に配置した。図６は当該変形例のフィルタ１０２の周波数‐減衰特性を示す線図である。この図から分かるように当該変形例のフィルタ１０２では、インダクタパターンＬSと寄生容量Ｃpとによって形成される減衰極Ａ２が高域側（７ＧＨｚ付近）に移動している。
【００５６】
したがって、通過帯域近傍で大きな（急峻な）減衰を望む場合には、前記第１実施形態のようにフィルタ本体部１０から最も離れたインダクタ線路部ＬS-3を、言い換えれば、出力端子Ｐ2に最も近いインダクタ線路部ＬS-3を、結合キャパシタＣ12の第２結合電極Ｃ12-21に近接させて寄生容量Ｃpを発生させると良い。
【００５７】
〔第２実施形態〕
本発明の第二の実施形態について説明する。なお、前記第１実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
【００５８】
図７に示すように本発明の第二の実施の形態に係るＢＰＦ１０３は、前記第１実施形態のフィルタ１０１と同様に、第１ＳＩＲ１１と第２ＳＩＲ１２とをキャパシタＣ12で結合したフィルタ本体部１０を備え、このフィルタ本体部１０と出力端子Ｐ2との間にインダクタパターンＬS2を挿入したＣ結合２段ＢＰＦであるが、前記第１実施形態と異なり、入力側にも、すなわち、フィルタ本体部１０と入力端子Ｐ1との間にもインダクタパターンＬS1を直列に接続したものである。
【００５９】
入力側に設けたこのインダクタパターンＬS1は、図８Ｄから図８Ｆに示すように、出力線路部５２を引き回して形成した出力側のインダクタパターンＬS2と同様に、入力線路部５１をＵ字状に引き回すことによって形成したもので、基板第３層（図８Ｃ）に配した結合キャパシタＣ12（第１結合電極Ｃ12-11）の下面に誘電体層を介して対向するよう配置したインダクタ線路部ＬS1-3（容量発生部）と、第５層および第６層にそれぞれ形成したインダクタ線路部ＬS1-2，ＬS1-1（通常配置部）とをビアＶで接続して基板の厚さ方向に延びるコイル状のインダクタを構成したものである。
【００６０】
なお、この入力側インダクタパターンＬS1の容量発生部ＬS1-3は、結合キャパシタＣ12の第１結合電極Ｃ12-11の下面に配置してあり、当該第１結合電極Ｃ12-11との間に寄生容量Ｃp1を発生させる。また、出力側インダクタパターンＬS2の容量発生部ＬS2-3は、前記第１実施形態のフィルタ１０１と同様に、結合キャパシタＣ12の第２結合電極Ｃ12-21の下面に配置してあり、当該第２結合電極Ｃ12-21との間に寄生容量Ｃp2を発生させる。
【００６１】
また、入力側インダクタパターンＬS1の他端（入力線路部５１と反対側）は、第７層（図８Ｇ）に配した第１高インピーダンス部Ｌr1とビアＶを介して接続してある。
【００６２】
図９は本実施形態に係るＢＰＦの周波数‐減衰特性を示す線図であり、入出力端子Ｐ1，Ｐ2間の通過特性Ｓ21を実線により、出力端子Ｐ2における反射特性Ｓ22を破線によりそれぞれ示している。この図から明らかなように、本実施形態のＢＰＦ１０３では、高域側の阻止域に２つの減衰極Ａ２，Ａ３を生成できる（なお、低域側にも前記第１実施形態と同様にフィルタ本体部１０による減衰極（２．０ＧＨｚ付近）が形成される。これら高域側の減衰極Ａ２，Ａ３は前記入力側インダクタＬS1と寄生容量Ｃp1との並列共振、ならびに前記出力側インダクタＬS2と寄生容量Ｃp2との並列共振によるもので、本実施形態によれば高域側阻止域でより広い帯域に亘って大きな減衰を確保することが出来る。
【００６３】
また入力側のインダクタパターンＬS1も、出力側のインダクタパターンＬS2と同様に結合キャパシタＣ12-11に略重なるように配置されており、容量Ｃp1を形成するために新たに電極を設ける必要もないから、平面から見てフィルタが大きくなることもない。
【００６４】
さらにこの第２実施形態において、インダクタパターンの大きさを変更した変形例について検討を行った。図１０に示すようにこの変形例では、出力側インダクタパターンＬS2の容量発生部ＬS2-3を大きなループを描くように形成した。このときの周波数‐減衰特性を図１１に示す。同図から分かるようにこの変形例に係るフィルタ構造よれば、減衰極Ａ２，Ａ３を通過域に近づけることができ、通過域高域側により急峻な減衰特性を得ることが出来る。
【００６５】
さらに前記第２実施形態（図８Ａ〜図８Ｈ）において、両ＳＩＲ１１，１２の高インピーダンス部Ｌr1，Ｌr2間の間隔を狭めることにより両者の結合Ｍ12を強めた変形例につき検討を行った。結果は、図１２に示すとおりである。同図から分かるようにこのようなフィルタ構造によれば、通過域より低域側の減衰極Ａ１を通過域に近づけることができ、低域側の減衰特性をより急峻なものとすることが可能となる。また高域側についても、減衰極Ａ２，Ａ３によって前記図１０に示した変形例と略同等の減衰特性が得られる。
【００６６】
〔第３実施形態〕
本発明の第三の実施形態について説明する。なお、前記第１ないし第２実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
【００６７】
図１３に示すように本発明の第三の実施の形態に係るＢＰＦは、前記第１実施形態のフィルタ１０１と同様に、第１ＳＩＲ１１と第２ＳＩＲ１２をキャパシタＣ12で結合したフィルタ本体部１０を備え、このフィルタ本体部１０と出力端子Ｐ2との間にインダクタパターンＬSを直列に挿入したＣ結合２段ＢＰＦ１０４であるが、このフィルタ１０４は、比較的大きな面積を必要とする低インピーダンス部（第１ＳＩＲ１１の低インピーダンス部Ｃ12-12と第２ＳＩＲ１２の低インピーダンス部Ｃ12-22）を平面から見たときにこれらが重なるように別々の配線層に配置することで、フィルタのより一層の小型化を可能としたものである。
【００６８】
以下、図１４Ａから図１４Ｍに基づいて順に説明する。なお、これらの図面のうち図１４Ａから図１４Ｌはいずれも、前記図２Ａから図２Ｈや図８Ａから図８Ｈと同様に、基板各層の表面を基板の上面側から見た状態として示しているが、図１４Ｍは基板の裏面を基板の上面側から透視した状態で示している。
【００６９】
まず、基板の表面である第１層（図１４Ａ）には、ＩＣを搭載するパッド電極Ｐ3と、ＢＰＦ１０４へ信号を入力するための入力端子電極Ｐ1を設ける。第２層（図１４Ｂ）には、ベタグランドとして上部グランド電極Ｇ1を形成する。第３層（図１４Ｃ）には、第１ＳＩＲ１１の低インピーダンス部（第１低インピーダンス部）Ｃ12-12を設ける。この第１低インピーダンス部Ｃ12-12は、前記第２層（図１４Ｂ）の上部グランド電極Ｇ1と誘電体層を介し対向して第１共振キャパシタＣr1を構成する。
【００７０】
第４層（図１４Ｄ）の、前記第１低インピーダンス部Ｃ12-12の下面位置には、第１結合電極Ｃ12-11を設ける。この第１結合電極Ｃ12-11は、後に述べる第２結合電極Ｃ12-21とビアＶ12を介し電気的に接続されると共に、第１低インピーダンス部Ｃ12-12と誘電体層を介して対向することによりキャパシタＣ12-1を構成する。さらにこのキャパシタＣ12-1（第１結合キャパシタ）は、後に述べる第２結合キャパシタＣ12-2と共に、第１ＳＩＲ１１と第２ＳＩＲ１２とを接続する段間結合キャパシタＣ12を構成する。
【００７１】
第５層（図１４Ｅ）には、ＢＰＦ１０４に信号を入力するための入力線路部５１を設ける。この入力線路部５１は、一端が前記基板表面（第１層）に設けた入力端子電極Ｐ1にビアＶを通じて接続され、他端が次に述べる第６層（図１４Ｆ）に形成した第１高インピーダンス部Ｌr1にビアＶを通じて接続されている。
【００７２】
第６層（図１４Ｆ）の、前記第１低インピーダンス部Ｃ12-12の略直下位置には、第１ＳＩＲ１１の高インピーダンス部Ｌr1（第１高インピーダンス部）と、第２ＳＩＲ１２の高インピーダンス部Ｌr2（第２高インピーダンス部）とを平行に並べて設け、これらを互いに電磁界結合させる。また、これら第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2の先端部にはビアＶを設け、これらのビアＶにより前記第２層（図１４Ｂ）の上部グランド電極Ｇ1および後に述べる第１２層の下部グランド電極Ｇ0に電気的に接続することにより各高インピーダンス部Ｌr1，Ｌr2の先端部を接地する。
【００７３】
一方、第１高インピーダンス部Ｌr1の基端部（反対側の端部）には別のビアＶを設けてこのビアＶにより前記第３層（図１４Ｃ）に設けた第１低インピーダンス部Ｃ12-12と当該第１高インピーダンス部Ｌr1とを接続する。さらに、第１高インピーダンス部Ｌr1の中間部にビアＶを設けてこのビアＶにより前記第５層（図１４Ｅ）に設けた入力線路部５１を第１高インピーダンス部Ｌr1に接続する。
【００７４】
他方、第２高インピーダンス部Ｌr2の基端部は、ビアＶを介して後に述べる第１１層（図１４Ｋ）の第２低インピーダンス部Ｃ12-22に接続する。また、第２高インピーダンス部Ｌr2の中間部にビアＶを設けてこのビアＶにより、後に述べる第７層（図１４Ｇ）のインダクタ線路部ＬS-1と第２高インピーダンス部Ｌr2とを接続する。
【００７５】
第７層（図１４Ｇ）ならびに第８層（図１４Ｈ）には、本発明に係るインダクタパターンＬSを構成するインダクタ線路部ＬS-1，ＬS-2（通常配置部）をそれぞれ設けてこれらをビアＶで接続する。そして第９層（図１４Ｉ）には、ＢＰＦ１０４から信号を取り出すための出力線路部５２を利用し、この出力線路部５２をクランク状に引き回すことにより容量発生部となるインダクタ線路部ＬS-3を形成する。出力線路部５２の一端は、ビアＶを介して後述の第１３層（基板裏面／図１４Ｍ）に設けた出力端子Ｐ2に接続する一方、出力線路部５２の他端は、前記第８層（図１４Ｈ）に設けたインダクタ線路部ＬS-2とビアＶを介して接続することにより前記インダクタパターンＬSを構成する。
【００７６】
またこの出力線路部５２によって形成したインダクタ線路部ＬS-3の下面、すなわち第１０層（図１４Ｊ）には第２結合電極Ｃ12-21を設け、この第２結合電極Ｃ12-21と出力線路部５２によって形成した前記インダクタ線路部（容量発生部）ＬS-3とを誘電体層を介して対向するように配置することによって寄生容量Ｃpを発生させる。そして、この寄生容量Ｃpと上記インダクタパターンＬSの並列共振によって新たに減衰極を生成する。
【００７７】
また、第１０層（図１４Ｊ）に設けた第２結合電極Ｃ12-21は、後に述べる第１１層（図１４Ｋ）に配した第２低インピーダンス部Ｃ12-22と誘電体層を介し対向することによりキャパシタＣ12-2（第２結合キャパシタ）を形成すると共に、前に述べた第１結合電極Ｃ12-11とビアＶを介し電気的に接続される。そして、これら第１結合キャパシタＣ12-1と第２結合キャパシタＣ12-2とにより段間結合キャパシタＣ12を構成する。
【００７８】
第１１層（図１４Ｋ）には、第２低インピーダンス部Ｃ12-22を設ける。この第２低インピーダンス部Ｃ12-22は、平面から見たとき前記第３層の第１低インピーダンス部Ｃ12-12と重なる位置に形成してあり、前述の第２高インピーダンス部Ｌr2とビアＶを介して接続されている。またこの第２低インピーダンス部Ｃ12-22は、次に述べる第１２層（図１４Ｌ）の下部グランド電極Ｇ0に誘電体層を介して対向し、これら第２低インピーダンス部Ｃ12-22と下部グランド電極Ｇ0により第２共振キャパシタＣr2を構成する。
【００７９】
第１２層（図１４Ｌ）にはベタグランドとして下部グランド電極Ｇ0を設け、さらに基板裏面である第１３層（図１４Ｍ）には、外部接続用のグランド端子Ｐ4と、ＢＰＦ１０４から信号を出力するための出力端子Ｐ2を形成する。なお、グランド端子Ｐ4は、前記第１２層の下部グランド電極Ｇ0と複数のビアＶにより接続する。
【００８０】
このように本実施形態のＢＰＦ１０４によれば、第１ＳＩＲ１１の低インピーダンス部Ｃ12-12、第２ＳＩＲ１２の低インピーダンス部Ｃ12-22、ならびに高インピーダンス部Ｌr1，Ｌr2を異なる配線層にかつ平面から見たときにこれらが重なるように略同位置に配置しているから、フィルタをより一層小型化することが出来る。また、前記第１実施形態のフィルタと同様に、インダクタパターンＬSと寄生容量Ｃpとの並列共振による減衰極を生成し、通過帯域の低域側および高域側の双方の阻止域で大きな減衰量を確保することが出来る。
【符号の説明】
【００８１】
１  積層基板（ＬＴＣＣ基板）
２  ＩＣ
３  チップ部品
１１  第１ＳＩＲ（ステップインピーダンス共振器）
１２  第２ＳＩＲ（ステップインピーダンス共振器）
５１  入力線路部
５２  出力線路部
１０１，１０２，１０３，１０４  ＢＰＦ（バンドパスフィルタ）
Ａ１，Ａ２，Ａ３  減衰極
Ｃ12  段間結合キャパシタ
Ｃ12-1  第１結合キャパシタ
Ｃ12-2  第２結合キャパシタ
Ｃ12-11  第１結合電極
Ｃ12-21  第２結合電極
Ｃ12-12  第１低インピーダンス部
Ｃ12-22  第２低インピーダンス部
Ｃr1  第１共振キャパシタ
Ｃr2  第２共振キャパシタ
Ｃp，Ｃp1，Ｃp2  寄生容量
Ｇ0  下部グランド電極
Ｇ1  上部グランド電極
Ｌr1  第１高インピーダンス部
Ｌr2  第２高インピーダンス部
ＬS  インダクタパターン
ＬS1  入力側インダクタパターン
ＬS2  出力側インダクタパターン
ＬS-1，ＬS-2，ＬS1-1，ＬS1-2，ＬS2-1，ＬS2-2  インダクタ線路部（通常配置部）
ＬS-3，ＬS1-3，ＬS2-3  インダクタ線路部（容量発生部）
Ｐ1  入力端子
Ｐ2  出力端子
Ｐ3  ＩＣ搭載用パッド電極
Ｐ4  グランド端子電極
Ｖ，Ｖ12  ビアホール
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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【図１４Ｋ】
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【図１４Ｌ】
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【図１４Ｍ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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