(57)【要約】【課題】Ｉ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置からのデータを確実に受信できる信号入力回路を備えた低電源電圧の半導体集積装置を提供する。【解決手段】第１電圧Ｖ１または第１電圧Ｖ１より高い第２電圧Ｖ２の振幅を有する第１信号Ｓ１がやり取りされる信号線１１に接続され、第１信号Ｓ１を第１電圧Ｖ１より低い第３電圧Ｖ３の振幅を有する第２信号Ｓ２に変換して出力する電圧変換回路１２と、第１入力端子１３ａに第２信号Ｓ２が入力され、第２入力端子１３ｂに基準電圧Ｖｒｅｆが入力され、第２信号Ｓ２を基準電圧Ｖｒｅｆと比較して、出力電圧Ｖｏｕｔを出力するコンパレータ１３と、第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２を生成し、出力電圧Ｖｏｕｔに応じて第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を選択し、基準電圧Ｖｒｅｆとして出力する基準電圧発生回路１４と、を具備する。【選択図】図１
2010183533.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧または前記第１電圧より高い第２電圧の振幅を有する第１信号がやり取りされ
る信号線に接続され、前記第１信号を前記第１電圧より低い第３電圧の振幅を有する第２
信号に変換して出力する電圧変換回路と、
第１入力端子に前記第２信号が入力され、第２入力端子に基準電圧が入力され、前記第２
信号を前記基準電圧と比較して、比較結果を出力するコンパレータと、
第１基準電圧および前記第１基準電圧より高い第２基準電圧を生成し、前記比較結果に応
じて前記第１基準電圧または前記第２基準電圧を選択し、選択された前記第１基準電圧ま
たは前記第２基準電圧を前記基準電圧として前記コンパレータの前記第２入力端子に出力
する基準電圧発生回路と、
を具備することを特徴とする半導体集積装置。
【請求項２】
前記電圧変換回路が、ドレインが前記信号線に接続され、ソースが前記コンパレータの
前記第１入力端子に接続され、ゲートが電源電圧に接続されたＮチャネル絶縁ゲート電界
効果トランジスタであり、前記第３電圧が前記電源電圧と前記Ｎチャネル絶縁ゲート電界
効果トランジスタのしきい値との差に等しい電圧であることを特徴とする請求項１に記載
の半導体集積装置。
【請求項３】
前記Ｎチャネル絶縁ゲート電界効果トランジスタが、Ｐ型基板にＮ型ウェル領域が形成
され、前記Ｎ型ウェル領域中にＰ型ウェル領域が形成されるトリプルウェル構造の絶縁ゲ
ート電界効果トランジスタであり、前記Ｐ型ウェル領域が前記Ｎチャネル絶縁ゲート電界
効果トランジスタのソースに接続されていることを特徴とする請求項２に記載の半導体集
積装置。
【請求項４】
前記コンパレータが、カレントミラー回路と、前記カレントミラー回路による電流制御
によって前記第２信号と前記基準電圧との電圧レベルを比較する第１および第２トランジ
スタとを具備し、
比較結果として前記第２信号が前記基準電圧より低いときにＬｏｗレベルの信号を出力し
、前記第２信号が前記基準電圧より高いときにＨｉｇｈレベルの信号を出力することを特
徴とする請求項１に記載の半導体集積装置。
【請求項５】
前記基準電圧発生回路が、
抵抗体の直列回路を有し、前記電源電圧を分圧して前記第１基準電圧および前記第２基準
電圧を生成する分圧回路と、
前記比較結果がＬｏｗレベルのときに前記第２基準電圧を選択し、前記比較結果がＨｉｇ
ｈレベルのときに前記第１基準電圧を選択する選択回路と、
を具備することを特徴とする請求項１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
Ｉ２Ｃ（Inter-Integrated Circuit）バスインターフェイスは、２線式のシンプルなバ
スインターフェイスとして、複数のＩＣ（Integrated Circuit）間における相互データ転
送や制御に広く用いられている。  
Ｉ２Ｃバスインターフェイスは、シリアルデータラインおよびシリアルクロックライン
からなる双方向２線バスから構成され、信号規格として最大信号電圧が５Ｖ、Ｌｏｗレベ
ル入力電圧ＶＩＬ、Ｈｉｇｈレベル入力電圧ＶＩＨ、およびヒステリシス電圧Ｖｈｙｓな
どが規定されているので、Ｉ／Ｏ（Input/Output）回路において、信号入力回路にはヒス
テリシス特性を有するシュミットトリガ回路が用いられている。
【０００３】
近年、半導体装置の高集積化により、ＩＣの電源電圧は５Ｖから３．３Ｖが主流になっ
てきている。電源電圧が３．３ＶのＩＣにおいては、Ｉ２Ｃバスインターフェイスを介し
て既存の電源電圧が５ＶのＩＣに接続できるように、信号入力回路はＮＭＯＳトランジス
タを用いた電圧変換回路とシュミットトリガ回路とにより構成されていた。
【０００４】
然しながら、ＮＭＯＳトランジスタのしきい値の増加による電圧変換回路の出力電圧の
低下、電源電圧の変動などにより、Ｌｏｗレベル入力電圧規格の最大値ＶＩＬｍａｘ＋ヒ
ステリシス電圧規格の最大値Ｖｈｙｓｍａｘの和およびＨｉｇｈレベル入力電圧規格の最
小値ＶＩＨｍｉｎの両方の規格を満足するのが難しくなる問題がある。  
そのため、電源電圧が５ＶのＩＣからのデータを確実に受信できる信号入力回路を有す
る電源電圧が３．３ＶのＩＣが求められていた。
【０００５】
これに対して、論理振幅の異なるデバイス間でデータの転送を行うデータ転送システム
が知られている（例えば、特許文献１参照。）
特許文献１に開示されたデータ転送システムは、５Ｖのプルアップ抵抗を用いる５Ｖ電
源デバイスと３．３Ｖのプルアップ抵抗を用いる３．３Ｖ電源デバイスが、電圧変換用の
第１あるいは第２のＦＥＴを介してＩ２Ｃバスインターフェイスで接続され、ＦＥＴの寄
生ダイオードを利用して電圧レベルを変換している。  
然しながら、特許文献１に開示されたデータ転送システムは、抵抗とコンデンサの時定
数回路を有するインバータにより、データの転送を行うタイミングを調整するものであり
、上述した問題や、３．３Ｖ電源デバイスの信号入力回路については何ら開示していない
。
【０００６】
また、しきい値電圧や温度、電源電圧に依存する入力回路の特性変動を抑制する方法が
知られている（例えば、特許文献２参照。）
特許文献２に開示された入力回路は、入力信号がＨｉｇｈレベルからＬｏｗレベルに遷
移した際に、入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベル
になると反転信号を出力する差動入力回路と、任意のヒステリシスを生成するヒステリシ
ス生成部とを具備している。  
然しながら、特許文献２に開示された入力回路は、電源電圧が同じＩＣ同士を接続する
ものであり、電源電圧が異なるＩＣ同士を接続した場合に、電源電圧が３．３ＶのＩＣに
耐圧不良が生じる恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１６９４１号公報
【特許文献２】特開２００５−３０３８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、Ｉ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置からのデ
ータを確実に受信できる信号入力回路を備えた低電源電圧の半導体集積装置を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体集積装置は、第１電圧または前記
第１電圧より高い第２電圧の振幅を有する第１信号がやり取りされる信号線に接続され、
前記第１信号を前記第１電圧より低い第３電圧の振幅を有する第２信号に変換して出力す
る電圧変換回路と、第１入力端子に前記第２信号が入力され、第２入力端子に基準電圧が
入力され、前記第２信号を前記基準電圧と比較して、比較結果を出力するコンパレータと
、第１基準電圧および前記第１基準電圧より高い第２基準電圧を生成し、前記比較結果に
応じて前記第１基準電圧または前記第２基準電圧を選択し、選択された前記第１基準電圧
または前記第２基準電圧を前記基準電圧として前記コンパレータの前記第２入力端子に出
力する基準電圧発生回路と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、Ｉ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置か
らのデータを確実に受信できる信号入力回路を備えた低電源電圧の半導体集積装置が得ら
れる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例に係る半導体集積装置の信号入力回路を示す回路図。
【図２】本発明の実施例に係る半導体集積装置の信号入力回路に用いられるコンパレータの入出力特性を説明するための図。
【図３】本発明の実施例に係る半導体集積装置の信号入力回路に用いられる電圧変換回路の電圧変換素子を示す断面図。
【図４】本発明の実施例に係る半導体集積装置の信号入力回路に用いられるコンパレータを示す回路図。
【図５】本発明の実施例に係る半導体集積装置の信号入力回路に用いられる基準電圧発生回路を示す回路図。
【図６】本発明の実施例に係る半導体集積装置がＩ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置に接続されたブロック図。
【図７】本発明の実施例に係る半導体集積装置の信号入力回路における仕様を説明するための図。
【図８】本発明の実施例に係る比較例の半導体集積装置の信号入力回路を示す回路図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
本発明の実施例に係る半導体集積装置について、図１および図２を用いて説明する。図
１は本実施例の半導体集積装置の信号入力回路を示す回路図、図２は半導体集積装置の信
号入力回路に用いられるコンパレータの入出力特性を説明するための図である。  
本実施例は、動作電圧が５Ｖの半導体集積装置にＩ２Ｃバスインターフェィスを介して
接続される動作電圧が３．３Ｖの半導体集積装置の信号入力回路の例である。
【００１４】
図１に示すように、本実施例の半導体集積装置１０の信号入力回路１０ａは、第１電圧
Ｖ１または第１電圧Ｖ１より高い第２電圧Ｖ２の振幅を有する第１信号Ｓ１がやり取りさ
れる信号線１１に接続され、第１信号Ｓ１を第１電圧Ｖ１より低い第３電圧Ｖ３の振幅を
有する第２信号Ｓ２に変換して出力する電圧変換回路１２と、第１入力端子１３ａに第２
信号Ｓ２が入力され、第２入力端子１３ｂに基準電圧Ｖｒｅｆが入力され、第２信号Ｓ２
を基準電圧Ｖｒｅｆと比較して、出力端子１３ｃから比較結果の出力電圧Ｖｏｕｔを出力
するコンパレータ１３と、を具備している。
【００１５】
更に、半導体集積装置１０は、第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２
を生成し、出力電圧Ｖｏｕｔに応じて第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅ
ｆ２を選択し、選択された第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を基準
電圧Ｖｒｅｆとしてコンパレータ１３の第２入力端子１３ｂに出力する基準電圧発生回路
１４と、を具備している。
【００１６】
第１信号Ｓ１は、例えば論理振幅（論理レベルのＨｉｇｈレベルとＬｏｗのレベルの電
圧の差）が５ＶのシリアルデータＳＤＡで、信号線１１はＩ２Ｃバスインターフェイスの
シリアルデータラインである。  
電圧変換回路１２は、オープンドレインのＮチャネル絶縁ゲート電界効果トランジスタ
Ｍ１（以後単に、ＭＯＳトランジスタＭ１という）で、ドレインが信号線１１に接続され
、ソースがコンパレータ１３の第１入力端子１３ａに接続され、ゲートが電源電圧Ｖｄｄ
１（３．３Ｖ）に接続され、バックゲートがソースに接続されている。
【００１７】
ＭＯＳトランジスタＭ１は、ゲートが電源電圧Ｖｄｄ１に接続されているので、信号線
１１がＨｉｇｈレベルのときにオンになり、電源電圧Ｖｄｄ１とＭＯＳトランジスタＭ１
のしきい値Ｖｔｈ１、例えば０．５Ｖとの差に等しい第３電圧Ｖ３＝Ｖｄｄ１−Ｖｔｈ１
の振幅を有する第２信号Ｓ２を出力する。
【００１８】
ＭＯＳトランジスタＭ１は、バックゲートがソースに接続されているので、半導体基板
電位の変動によりしきい値Ｖｔｈがシフトする、所謂バックゲート効果が生じない。  
その結果、電圧変換回路１２は、第１信号Ｓ１の振幅が第１電圧Ｖ１（３．３Ｖ）また
は第２電圧Ｖ２（５Ｖ）でも、一定の第３電圧Ｖ３の振幅を有する第２信号Ｓ２を安定し
て出力することができる。
【００１９】
コンパレータ１３は、カレントミラー回路と、カレントミラー回路による電流制御によ
って入力電圧Ｖｉｎ（第２信号Ｓ２）と基準電圧Ｖｒｅｆとの電圧レベルを比較する第１
および第２のＭＯＳトランジスタとを有するアナログのコンパレータであり、出力電圧Ｖ
ｏｕｔとして入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより低いときにＬｏｗレベルの信号を出
力し、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより高いときにＨｉｇｈレベルの信号を出力す
る。
【００２０】
基準電圧発生回路１４は、抵抗体の直列回路を有し、電源電圧Ｖｄｄ１を分圧して第１
基準電圧Ｖｒｅｆ１と、第２基準電圧Ｖｒｅｆ２を生成する分圧回路と、出力電圧Ｖｏｕ
ｔがＬｏｗレベルのときに第２基準電圧Ｖｒｅｆ２を選択し、出力電圧ＶｏｕｔがＨｉｇ
ｈレベルのときに第１基準電圧Ｖｒｅｆ１を選択する選択回路と、を具備している。
【００２１】
図２はコンパレータ１３の入出力特性を説明するための図である。図２に示すように、
コンパレータ１３において、初期状態として出力電圧ＶｏｕｔがＬｏｗレベルで、基準電
圧Ｖｒｅｆとして第２基準電圧Ｖｒｅｆ２が選択されている。  
入力電圧Ｖｉｎが第２基準電圧Ｖｒｅｆ２より小さいときはこの状態が維持され、入力
電圧Ｖｉｎが第２基準電圧Ｖｒｅｆ２より大きいＨｉｇｈレベルになると、出力電圧Ｖｏ
ｕｔがＨｉｇｈレベルになり、基準電圧Ｖｒｅｆとして第１基準電圧Ｖｒｅｆ１が選択さ
れる。  
入力電圧Ｖｉｎが第１基準電圧Ｖｒｅｆ１より大きいときはこの状態が維持され、入力
電圧Ｖｉｎが第１基準電圧Ｖｒｅｆ１より小さいＬｏｗレベルになると、出力電圧Ｖｏｕ
ｔがＬｏｗレベルになり、基準電圧Ｖｒｅｆとして第２基準電圧Ｖｒｅｆ２が選択される
。
【００２２】
これにより、コンパレータ１３および基準電圧発生回路１４は、ヒステリシスＶｈｙｓ
＝Ｖｒｅｆ２−Ｖｒｅｆ１を有するアナログのシュミットトリガ回路１５として機能して
いる。
【００２３】
次に、電圧変換回路１２、コンパレータ１３、および基準電圧発生回路１４について、
図３乃至図５を用いて具体的に説明する。  
図３は電圧変換回路１２の電圧変換素子であるＭＯＳトランジスタＭ１を示す断面図で
ある。図３に示すように、ＭＯＳトランジスタＭ１は、Ｐ型シリコン基板２０に形成され
たＮ型ウェル領域２１と、Ｎ型ウェル領域２１中に形成されたＰ型ウェル領域２２とを有
し、Ｐ型ウェル領域２２にゲートＧ、ソースＳ、ドレインＤ、バックゲートＢがそれぞれ
形成され、Ｐ型ウェル領域２２がソースＳに接続されている。
【００２４】
ＭＯＳトランジスタＭ１のＰ型ウェル領域２２は、Ｎ型ウェル領域２１によりＰ型シリ
コン基板２０から電気的に絶縁されているので、Ｐ型ウェル領域２２の電位はＰ型シリコ
ン基板２０の電位の変動の影響を受けない。  
バックゲートＢであるＰ型ウェル領域２２がＭＯＳトランジスタＭ１のソースＳと接続
されているので、バックゲート効果によるドレイン電流の低下が回避される。  
その結果、バックゲート効果による降下電圧はキャンセルされ、第３電圧Ｖ３にはバッ
クゲート効果による電圧損失は発生しない。
【００２５】
図４はコンパレータ１３を示す回路図である。図４に示すように、コンパレータ１３は
、一対のＮチャネルＭＯＳトランジスタＮ１およびＮチャネルＭＯＳトランジスタＮ２と
、ＰチャネルＭＯＳトランジスタＰ１およびＰチャネルＭＯＳトランジスタＰ２を有する
カレントミラー回路とを備えた、所謂カレントミラー型差動増幅器である。  
コンパレータ１３において、ＭＯＳトランジスタＮ１のゲートが反転入力端子（第２入
力端子）１３ｂであり、ＭＯＳトランジスタＮ２のゲートが非反転入力端子（第１入力端
子）１３ａであり、ＭＯＳトランジスタＰのドレインとＭＯＳトランジスタＮ１のドレイ
ンとの接続ノードが出力端子１３ｃである。  
コンパレータ１３は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆに比べて高くなったときに、
Ｈｉｇｈレベルの出力電圧Ｖｏｕｔを出力し、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆに比べ
て低くなったときに、Ｌｏｗレベルの出力電圧Ｖｏｕｔを出力する。
【００２６】
図５は基準電圧発生回路１４を示す回路図である。図５（ａ）に示すように、基準電圧
発生回路１４における分圧回路３１は、電源電圧Ｖｄｄ１と基準電位ＧＮＤとの間に接続
された抵抗Ｒ１、Ｒ２、Ｒ３の直列回路である。  
分圧回路３１は、電源電圧Ｖｄｄ１を抵抗Ｒ１、Ｒ２、Ｒ３で分圧し、抵抗Ｒ１、Ｒ２
の接続ノードである分圧点Ｎ１から第１基準電圧Ｖｒｅｆ１を出力し、抵抗Ｒ２、Ｒ３の
接続ノードである分圧点Ｎ２から第２基準電圧Ｖｒｅｆ２を出力する。  
基準電圧発生回路１４における選択回路３２は、ＭＯＳトランジスタを用いた双投スイ
ッチである。
【００２７】
図５（ｂ）に示すように、ＭＯＳトランジスタを用いた双投スイッチは、例えばＮチャ
ネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタが並列接続されたトランスミッ
ションゲート３３、３４と、インバータ２５とを有している。  
出力電圧ＶｏｕｔがＬｏｗレベルのときに、トランスミッションゲート３３がオン、ト
ランスミッションゲート３４がオフになり、双投スイッチの接点ａと接点ｃが接続され、
第２基準電圧Ｖｒｅｆ２が選択される。  
出力電圧ＶｏｕｔがＨｉｇｈレベルのときに、トランスミッションゲート３３がオフ、
トランスミッションゲート３４がオンになり、双投スイッチの接点ａと接点ｂが接続され
、第１基準電圧Ｖｒｅｆ１が選択される。
【００２８】
上述した半導体集積装置１０に含まれるＭＯＳトランジスタは、ゲート耐圧などを電源
電圧３．３Ｖに対して設定すればよいので、電源電圧が５Ｖの半導体集積装置より低くす
ることができる。
【００２９】
次に、本実施例の半導体集積装置１０と電源電圧が５Ｖの半導体集積装置との間を、Ｉ
２Ｃバスインターフェイスで接続する場合について説明する。  
図６は半導体集積装置１０がＩ２Ｃバスインターフェイスを介して電源電圧Ｖｄｄ２が
５Ｖの半導体集積装置に接続されたブロック図である。  
図６に示すように、半導体集積装置１０のクロック信号入力回路はシリアルクロック信
号線４１に接続され、シリアルデータ信号入力回路はシリアルデータ信号線４２に接続さ
れている。電源電圧Ｖｄｄ２が５Ｖの半導体集積装置４０においても同様である。
【００３０】
Ｉ２Ｃバスインターフェイスのシリアルクロック信号線４１、シリアルデータ信号線４
２は、それぞれ抵抗Ｒ４、Ｒ５により５Ｖの電源電圧Ｖｄｄ２にプルアップされているの
で、第２電圧Ｖ２（５Ｖ）の振幅を有する第１信号Ｓ１がやり取りされている。
【００３１】
図７は半導体集積装置の信号入力回路における仕様を説明するための図である。図７に
示すように、Ｉ２ＣバスインターフェイスのＬｏｗレベル入力電圧ＶＩＬ、Ｈｉｇｈレベ
ル入力電圧ＶＩＨ、およびヒステリシスＶｈｙｓの規格値は、電源電圧Ｖｄｄを基準とし
ている。  
Ｌｏｗレベル入力電圧の最大値はＶＩＬｍａｘ＝０．３Ｖｄｄ、Ｈｉｇｈレベル入力電
圧の最小値はＶＩＨｍｉｎ＝０．７Ｖｄｄである。ヒステリシスの最小値は電源電圧Ｖｄ
ｄにより異なり、Ｖｄｄ＞２ＶのときＶｈｙｓｍｉｎ＝０．０５Ｖｄｄである。
【００３２】
これから、半導体集積装置１０を、Ｉ２Ｃバスインターフェイスを介して電源電圧５Ｖ
の半導体集積装置と接続する場合、電源電圧のばらつきを±０．３Ｖと想定すると、ＶＩ
Ｌ＝１．４１〜１．５９Ｖ、ＶＩＨ＝３．２９〜３．７１Ｖ、Ｖｈｙｓ＝０．２３５〜０
．２６５Ｖとなる。  
また、半導体集積装置１０を、Ｉ２Ｃバスインターフェイスを介して電源電圧３．３Ｖ
の半導体集積装置と接続する場合、電源電圧のばらつきを±０．３Ｖと想定すると、ＶＩ
Ｌ＝０．９〜１．０８Ｖ、ＶＩＨ＝２．１〜２．５２Ｖ、Ｖｈｙｓ＝０．１５〜０．１８
Ｖとなる。
【００３３】
従って、半導体集積装置１０を、Ｉ２Ｃバスインターフェイスを介して電源電圧５Ｖの
半導体集積装置および電源電圧３．３Ｖの半導体集積装置のいずれにも接続するためには
、両方の範囲を満足するように、ＶＩＬとして最大値の１．５９Ｖ、ＶＩＨとして最小値
の２．１Ｖ、Ｖｈｙｓとして最大値の０．２６５Ｖを選択する。  
これにより、第１基準電圧Ｖｒｅｆ１はＶＩＬｍａｘ＝１．５９Ｖに設定し、第２基準
電圧Ｖｒｅｆ２はＶＩＨｍｉｎより低いＶＩＬｍａｘ＋Ｖｈｙｓｍａｘ＝１．８５５Ｖに
設定するのが適当である。
【００３４】
図８は比較例の半導体集積装置の信号入力回路を示す図である。ここで比較例とは、電
圧変換回路にＮチャネルＭＯＳトランジスタを有し、デジタルのシュミットトリガ回路を
有する信号入力回路を備えた半導体集積装置のことである。
【００３５】
図８に示すように、比較例の半導体集積装置５０の信号入力回路は、ドレインが信号線
１１に接続され、ゲートが電源電圧Ｖｄｄ１に接続されたＮチャネルＭＯＳトランジスタ
Ｍ２を有する電圧変換回路５１と、入力端子５２ａがＭＯＳトランジスタＭ２のソースに
接続されたデジタルのシュミットトリガ回路５２と、を具備している。
【００３６】
シュミットトリガ回路５２は、ＮチャネルＭＯＳトランジスタＮ３およびＰチャネルＭ
ＯＳトランジスタＰ３のしきい値に応じたヒステリシス特性を有している。  
シュミットトリガ回路５２は、ドレインとゲートが電源電圧Ｖｄｄ１に接続されたＮチ
ャネルＭＯＳトランジスタＭ３を有する電源電圧整合回路５３を介して電源電圧Ｖｄｄ１
に接続されている。電源電圧整合回路５３は、シュミットトリガ回路５２の電源電圧を入
力電圧Ｖｉｎ、即ち電圧Ｖ４と整合を取るために設けられている。
【００３７】
電圧変換回路５１は、電源電圧Ｖｄｄ１とＭＯＳトランジスタＭ２のしきい値Ｖｔｈ２
との差に等しい電圧Ｖ４＝Ｖｄｄ１−Ｖｔｈ２の振幅を有する第２信号Ｓ２を出力する。
電源電圧整合回路５３は、電源電圧Ｖｄｄ１とＭＯＳトランジスタＭ３のしきい値Ｖｔｈ
３との差に等しい電圧Ｖ５＝Ｖｄｄ１−Ｖｔｈ３を出力する。
【００３８】
比較例の半導体集積装置５０の信号入力回路においては、下記のような理由により第１
電源電圧Ｖ１（３．３Ｖ）および第２電圧Ｖ２（５Ｖ）のいずれの振幅を有する第１信号
Ｓ１でも受信できない問題が生じる。
【００３９】
１）電圧変換回路５１のＭＯＳトランジスタＭ２は、バックゲートがソースに接続され
ていないので、基板の電位の変動の影響を受けてしきい値Ｖｔｈ２が増加し、電圧Ｖ４の
レベルが低下する。  
例えば、電源電圧Ｖｄｄ１が３．３Ｖから規格の最小値Ｖｄｄ１ｍｉｎ＝３．０Ｖまで
低下し、ＭＯＳトランジスタＭ２のしきい値が０．５Ｖから１．０Ｖに上昇した場合、入
力電圧Ｖｉｎが２．０Ｖ程度まで低下するが、シュミットトリガ回路５２の第２基準電圧
Ｖｒｅｆ２＝１．８５５Ｖに対してマージンが不足するので、第２電圧Ｖ２（５Ｖ）のＨ
ｉｇｈレベルを検知できなくなる恐れがある。
【００４０】
２）シュミットトリガ回路５２の電源電圧Ｖ５は、電源電圧整合回路５３のＭＯＳトラ
ンジスタＭ３のバックゲート効果によるしきい値Ｖｔｈ３の増加、抵抗による電圧降下な
どにより２Ｖ程度まで低下する。  
その結果、シユミットトリガ回路５２において、第１基準電圧Ｖｒｅｆ１＝１．５９Ｖ
、第２基準電圧Ｖｒｅｆ２＝１．８５５Ｖを論理回路のみにより得ることが難しくなる。
【００４１】
一方、本実施例の半導体集積装置１０では、下記のような理由により第１電源電圧Ｖ１
（３．３Ｖ）および第２電圧Ｖ２（５Ｖ）のいずれの振幅を有する第１信号Ｓ１でも問題
なく受信することができる。  
１）電圧変換回路１２のＭＯＳトランジスタＭ１はバックゲートがソースに接続されて
いるので、しきい値Ｖｔｈ１は基板の電位の変動の影響を受けることなく、第３電圧Ｖ３
のレベルは安定している。  
２）基準電圧発生回路１４は抵抗分圧回路なので、容易に第１基準電圧Ｖｒｅｆ１＝１
．５９Ｖ、第２基準電圧Ｖｒｅｆ２＝１．８５５Ｖを得ることができる。
【００４２】
以上説明したように、本実施例の半導体集積装置１０の信号入力回路１０ａにおいて、
バッグゲートがソースに接続されたＭＯＳトランジスタＭ１を有する電圧変換回路１２と
、アナログのコンパレータ１３と、電源電圧Ｖｄｄ１を分圧して基準電圧Ｖｒｅｆを出力
する基準電圧発生回路１４とを具備している。
【００４３】
その結果、電圧変換回路１２は、ＭＯＳトランジスタＭ１は基板バイアス効果の影響を
受けず、一定のしきい値Ｖｔｈ１を有するので、第１信号Ｓ１の振幅が第１電圧Ｖ１およ
び第２電圧Ｖ２のいずれでも、安定した第３電圧Ｖ３を有する第２信号Ｓ２を出力するこ
とができる。  
シュミットトリガ回路１５は、基準電圧発生回路１４により容易に第１基準電圧Ｖｒｅ
ｆ１＝１．５９Ｖ、第２基準電圧Ｖｒｅｆ２＝１．８５５Ｖを得ることができる。
【００４４】
従って、Ｉ２Ｃバスインターフェイスを介して高電源電圧の半導体集積装置からのデー
タを確実に受信できる信号入力回路を備えた低電源電圧の半導体集積装置が得られる。
【００４５】
ここでは、第１信号Ｓ１がシリアルデータＳＤＡ、信号線１１がシリアルデータライン
である場合について説明したが、第１信号Ｓ１がシリアルクロックＳＣＬ、信号線１１が
シリアルクロックラインでも同様である。  
第１信号Ｓ１が第２電圧Ｖ２（５Ｖ）の振幅を有する場合について説明したが、第１電
圧Ｖ１（３．３Ｖ）の振幅を有する場合でも同様である。
【符号の説明】
【００４６】
１０、４０、５０  半導体集積装置
１０ａ  信号入力回路
１１  信号線
１２、５１  電圧変換回路
１３  コンパレータ
１４  基準電圧発生回路
１５、５２  シュミットトリガ回路
２０  Ｐ型シリコン基板
２１  Ｎ型ウェル領域
２２  Ｐ型ウェル領域
３１  分圧回路
３２  選択回路
３３、３４  トランスミッションゲート
３５  インバータ
４１  シリアルクロックライン
４２  シリアルデータライン
５３  電源電圧整合回路
Ｓ１  第１信号
Ｓ２  第２信号
Ｖ１、Ｖ２、Ｖ３  第１、第２、第３電圧
Ｍ１、Ｍ２、Ｍ３、Ｎ１、Ｎ２、Ｎ３  ＮチャネルＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３  ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５  抵抗
Ｎ１、Ｎ２  分圧点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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