(57)【要約】【課題】隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供する。【解決手段】メモリセルアレイ１は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは４以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。制御回路８，９は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルにデータを書き込む。制御回路８，９は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、ｎ値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行う。【選択図】      図１
2010135023.tif 000002
【特許請求の範囲】
【請求項１】
ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは４以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、ｎ値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行うことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、ｋ値（ｋは２以上（ｎ−１）以下の自然数）のデータを同時に書き込み、
残りの（ｎ−ｋ）値を個別に書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、ｎ値を同時に書き込み、次に（ｎ−ｋ）値を個別に書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、初期の書き込み電圧印加動作後のベリファイ動作時のベリファイ電圧に比べて、その後の書き込み電圧印加動作の回数に応じて、ベリファイ動作時のベリファイ電圧をステップアップすることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、初期の書き込み動作時の書き込み電圧より、その後の書き込み動作時の書き込み電圧を低く設定することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、多値データを記憶することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ複数のセルに対して一括して書き込み、又は読み出し動作が行なわれる。近時、１つのメモリセルに複数ビットのデータを記憶する多値メモリが開発されている。例えば、４つの閾値（電圧）レベルを設けた場合、１セルに２ビットのデータを記憶でき、８つの閾値レベルを設けた場合、１セルに３ビットのデータを記憶できる。さらに、１６個の閾値レベルを設けた場合、１セルに４ビットのデータを記憶することが可能である。
【０００３】
一方、素子の微細化に伴い、隣接セル間の容量結合が増大する傾向にある。このため、先に書き込んだセルの閾値レベルが、隣接セルの書き込みに伴い変動してしまうという問題がある。ＮＡＮＤ型フラッシュメモリは、ソース線側のメモリセルからデータが書き込まれるため、ビット線側のメモリセルが書き込まれることにより、先に書き込まれたメモリセルの閾値電圧がシフトしてしまう。このため、容量結合による閾値電圧のシフトを抑制する書き込み方法が開発されている（例えば、特許文献１参照）。
【０００４】
また、隣接セルとの容量結合による閾値電圧の変動は、１つのワード線に接続された複数のメモリセルの相互間においても発生する。すなわち、多値データを書き込む場合、閾値電圧の低いメモリセルから書き込みが完了する。このため、低い閾値電圧に書き込まれたメモリセルと隣接するメモリセルに高い閾値電圧を書き込む場合、高い閾値電圧に書き込まれるメモリセルとの容量結合により、先に書き込まれた低い閾値電圧のメモリセルの閾値電圧が、高いほうにシフトしてしまう。このため、低い閾値電圧の分布幅が広がり、高い閾値電圧との電位差が狭まることとなる。このように、閾値電圧分布間の電位差が狭まった場合、読み出しマージンが低下し、読み出しエラーが発生する可能性が高まる。
【特許文献１】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の態様は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは４以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、前記制御回路は、書き込みデータ毎に対応する個別の書き込み電圧印加動作を行い、ｎ値の全てに対する書き込み電圧印加動作が終了した後、書き込みデータ毎にベリファイ動作を行うことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、隣接セルとの容量結合による閾値電圧の変動を防止することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置の概略構成を示している。
【００１０】
図１において、メモリセルアレイ１は、１つのメモリセルに例えば２ビットのデータを記憶することが可能なＮＡＮＤ型フラッシュメモリにより構成されている。すなわち、メモリセルアレイ１は、後述するように、複数のビット線と複数のワード線と共通ソース線、及び電気的にデータを書き換え可能でロウ方向、カラム方向に配置された例えばＥＥＰＲＯＭセルからなる複数のメモリセルを含んでいる。ロウデコーダとしてのワード線制御回路２は、メモリセルアレイ１のワード線に接続され、ワード線の選択及び駆動を行う。センスアンプ回路３は、メモリセルアレイ１のビット線に接続され、後述するように、データの読み出し、書き込み機能、及び書き込みデータを残りの書き込み回数に変換する機能を有している。カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。
【００１１】
入出力制御回路５は、外部から供給される各種コマンド、アドレス信号、及び書き込みデータを受ける。データ書き込み時、書き込みデータは、入出力制御回路５からデータ入出力バッファ６を介してセンスアンプ回路３に供給される。データ読み出し時、センスアンプ回路３に読み出されたデータは、データ入出力バッファ６を介して、入出力制御回路５に供給され、入出力制御回路５から外部に出力される。
【００１２】
入出力制御回路５からデータ入出力バッファ６に供給されたアドレス信号は、アドレスデコーダ７に供給される。このアドレスデコーダ７によりデコードされた信号は、ワード線制御回路２、及びカラムデコーダ４に供給される。
【００１３】
また、入出力制御回路５からデータ入出力バッファ６に供給されたコマンドは、制御信号発生回路８に供給される。制御信号発生回路８には、外部からチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路９、アドレスデコーダ７に供給される。
【００１４】
制御電圧生成回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイやセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。
【００１５】
パラメータ記憶部１０は、入出力制御回路５、制御信号発生回路８に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。
【００１６】
図２は、図１に示すメモリセルアレイ１とセンスアンプ回路３の構成例を示している。メモリセルアレイ１は、破線で示すように複数のブロックＢＬＫを含んでいる。これらブロックは消去単位を構成する。各ブロックＢＬＫには複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。選択ゲートトランジスタＳ１はビット線ＢＬ０に接続され、選択ゲートトランジスタＳ２はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０、ＷＬ１、ＷＬ２〜ＷＬ３１に共通接続されている。また、選択ゲートトランジスタＳ１はセレクト線ＳＧＤに共通接続され、選択ゲートトランジスタＳ２はセレクト線ＳＧＳに共通接続されている。
【００１７】
センスアンプ回路３は、複数のセンスアンプユニット（ＳＡＵ）３ａと、複数のデータ制御ユニット（ＤＣＵ）３ｂを有している。各センスアンプユニット３ａは、ビット線ＢＬ０、ＢＬ１、ＢＬ２〜ＢＬｎに接続されている。各データ制御ユニット３ｂは各センスアンプユニット３ａに接続されている。各センスアンプユニット３ａは、データの読み出し時、メモリセルからビット線に読み出されたデータを検知し、保持する。各データ制御ユニット３ｂは、カラム選択信号ＳＥＬ０〜ＳＥＬｎに従って動作するトランジスタを介してデータ入出力バッファに接続されている。
【００１８】
書き込み動作（プログラム動作とも呼ぶ）、読み出し動作、及びプログラムベリファイ動作（ベリファイ動作とも呼ぶ）において、センスアンプユニット３ａに接続されているビット線が選択されるとともに、１本のワード線が選択される。この選択されたワード線に接続されている全てのメモリセルに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。
【００１９】
また、データ制御ユニット３ｂは、外部から供給された書き込みデータを保持するとともに、センスアンプユニット３ａから読み出されたデータを保持する。さらに、データの書き込み時、書き込みデータを、データ状態に応じて変換する操作を行う。
【００２０】
尚、図２において、センスアンプユニット３ａは、各ビット線に接続されているが、これに限定されるものではなく、例えば２つのビット線に１つ設けてもよい。また、データ制御回路３ｂは、各センスアンプユニット３ａに接続されているが、これに限定されるものではなく、例えば８つのセンスアンプに対して１つのデータ制御回路３ｂを設け、このデータ制御回路３ｂをセンスアンプユニット３ａに選択的に接続するような構成とすることも可能である。
【００２１】
図３は、センスアンプユニット（ＳＡＵ）３ａの一例を示している。センスアンプユニット３ａは、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２０、２１、２２、２３と、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）３１、３２、３３、３４、３５、３６、３７と、例えばクロックドインバータ回路により構成されラッチ回路ＬＡＴ１とにより構成されている。
【００２２】
ＰＭＯＳ２０のソースは電源Ｖｄｄが供給されるノードに接続され、ドレインはＰＭＯＳ２１、ＮＭＯＳ３１、３２を介してデータ制御ユニット（ＤＣＵ）３ｂに接続される。ＰＭＯＳ２０のゲートは、後述するラッチ回路ＬＡＴ１のノードＩＮＶに接続されている。ＰＭＯＳ２１のゲートには信号ＢＬＣ１が供給され、ＮＭＯＳ３１、３２のゲートには信号ＢＬＣ２、ＢＬＣ３がそれぞれ供給されている。ＮＭＯＳ３１とＮＭＯＳ３２の接続ノードは、ビット線ＢＬに接続されるとともに、ＮＭＯＳ３３、３４を介して接地されている。ＮＭＯＳ３３のゲートは、ラッチ回路ＬＡＴ１のノードＩＮＶに接続され、ＮＭＯＳ３３は、ラッチ回路ＬＡＴ１に保持されたデータにより制御される。さらに、ＮＭＯＳ３４のゲートには、信号ＤＩＳが供給されている。
【００２３】
また、ＰＭＯＳ２２のソースは電源Ｖｄｄが供給されるノードに接続され、ドレインはＰＭＯＳ２３、ＮＭＯＳ３６、ＮＭＯＳ３７を介してデータ制御ユニット３ｂに接続される。ＰＭＯＳ２２のゲートには信号ＢＬＣ４が供給され、ＰＭＯＳ２３のゲートはＮＭＯＳ３５を介してＰＭＯＳ２１とＮＭＯＳ３１の接続ノードに接続されている。ＮＭＯＳ３５のゲートには信号ＸＸＬが供給され、ＮＭＯＳ３６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ３７のゲートには信号ＢＬＣ５が供給されている。ラッチ回路ＬＡＴ１は、ＮＭＯＳ３６に並列接続されている。
【００２４】
上記センスアンプユニットの動作について概略的に説明する。
【００２５】
（書き込み動作）
メモリセルにデータを書き込む場合、先ず、リセット信号ＲＳＴが一旦ハイレベル（以下、Ｈレベルと記す）とされ、ラッチ回路ＬＡＴ１がリセットされる。すなわち、ラッチ回路ＬＡＴ１のノードＩＮＶがＬレベルに設定される。この後、信号ＢＬＣ１、ＢＬＣ４、ＤＩＳがＬレベル（以下、Ｌレベルと記す）とされる。
【００２６】
この後、信号ＢＬＣ２、ＢＬＣ３、ＸＸＬがＨレベルとされ、信号ＢＬＣ４がＬレベルとされて、データ制御ユニット３ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル“０”である場合、ＰＭＯＳ２３のゲートがＬレベルとなり、ＰＭＯＳ２３はオン状態となる。このため、ラッチ回路ＬＡＴ１にはＨレベル“１”がセットされる。また、データが非書き込みを示すＨレベル“１”である場合、ＰＭＯＳ２３がオフ状態となる。このため、ラッチ回路ＬＡＴ１にはＬレベル“０”がセットされる。すなわち、データを書き込む場合、ラッチ回路ＬＡＴ１のノードＩＮＶはＨレベルに設定され、非書き込みの場合、ノードＩＮＶはＬレベルに設定される。
【００２７】
次いで、信号ＢＬＣ１、ＢＬＣ３、ＤＩＳ、ＸＸＬがＬレベル、信号ＢＬＣ２がＨレベルとされ、ビット線ＢＬがＨレベルに充電される。この後、信号ＤＩＳがＨレベルに設定される。すると、ラッチ回路ＬＡＴ１のノードＩＮＶが書き込みを示すＨレベルの場合、ＮＭＯＳ３３がオンし、ＮＭＯＳ３３、３４を介してビット線の電荷が放電される。また、ラッチ回路ＬＡＴ１のノードＩＮＶが非書き込みを示すＬレベルの場合、ＮＭＯＳ３３がオフするため、ビット線の電位はＨレベルに保持される。この後、図２に示すビット線とＮＡＮＤセルとを接続する選択ゲートトランジスタＳ１のセレクト線ＳＧＤがＨレベルとされると、ビット線の電位がメモリセルのチャネルに転送される。これと同時に選択されたメモリセルのワード線に書き込み電圧Ｖｐｇｍを印加される。このため、書き込みセルの場合、チャネルがＬレベル（Ｖｓｓ）、ワード線が書き込み電圧Ｖｐｇｍとなり、書き込みが行われる。また、非書き込みセルの場合、チャネルがＨレベル（Ｖｄｄ−Ｖｔｈ：Ｖｔｈは選択ゲートトランジスタの閾値電圧）、ワード線がＶｐｇｍとなるため、書き込みが行われない。
【００２８】
（読み出し動作）
メモリセルからデータを読み出す場合、先ず、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路ＬＡＴ１がリセットされる。この後、信号ＢＬＣ１、ＢＬＣ３、ＤＩＳ、ＸＸＬがＬレベル、信号ＢＬＣ２がＨレベルとされ、ビット線がＨレベルに充電される。この後、信号ＢＬＣ２をＬレベルとして選択ワード線に読み出しレベルが供給される。メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線の電荷が放電される。このため、ビット線はＬレベルとなる。次いで、信号ＢＬＣ３がＨレベルとされ、ビット線の電位がデータ制御ユニット３ｂに読み出される。
【００２９】
（プログラムベリファイ動作）
書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、読み出し動作とほぼ同様である。この場合、ビット線をＨレベルに充電した後、選択ワード線に所定のベリファイ電圧が供給される。メモリセルの閾値電圧がベリファイ電圧に達している場合、メモリセルはオフ状態となる。このため、ビット線の電位はＨレベルに保持される。また、メモリセルの閾値電圧がベリファイ電圧に達していない場合、メモリセルはオン状態となる。このため、ビット線の電位はＬレベルとなる。
【００３０】
この状態において、信号ＢＬＣ１、ＢＬＣ２、ＸＸＬがＨレベル、信号ＢＬＣ４、ＢＬＣ３、ＤＩＳ、ＲＳＴがＬレベルとされ、ビット線ＢＬの電位がラッチ回路ＬＡＴ１に保持される。すなわち、メモリセルの閾値電圧がベリファイ電圧に達しており、ビット線ＢＬの電位がＨレベルの場合、ＰＭＯＳ２３がオフ状態となる。このため、ラッチ回路ＬＡＴ１にはＬレベルが保持される。また、メモリセルの閾値電圧がベリファイ電圧に達しておらず、ビット線ＢＬの電位がＬレベルの場合、ＰＭＯＳ２３がオン状態となる。このため、ラッチ回路ＬＡＴ１にはＨレベルが保持される。すなわち、ベリファイをパスした場合、ラッチ回路ＬＡＴ１のノードＩＮＶの電位はＬレベルとなり、ベリファイをパスしない場合、ノードＩＮＶの電位はＨレベルとなる。
【００３１】
また、ラッチ回路ＬＡＴ１の反転ノードＩＮＶｎのデータは、信号ＢＬＣ５をＨレベルとして、ＮＭＯＳ３７をオンした状態において、データ制御ユニット３ｂに転送される。
【００３２】
図４は、データ制御ユニット（ＤＣＵ）３ｂの一例を示している。このデータ制御ユニット３ｂは、データキャッシュとしての例えば３個のデータラッチ回路０ＤＬ、１ＤＬ、２ＤＬと、バス４１と、データ形成回路４２を含んでいる。
【００３３】
バス４１の一端部は、センスアンプユニット３ａに接続され、他端部はデータ入出力バッファに接続されている。
【００３４】
データラッチ回路０ＤＬは、ラッチ回路ＬＡＴ２と、トランスファーゲート４３により構成されている。ラッチ回路ＬＡＴ２は、トランスファーゲート４３を介してバス４１に接続される。トランスファーゲート４３は信号φ及びその反転信号φｎにより制御される。データラッチ回路１ＤＬ、２ＤＬは、データラッチ回路０ＤＬと同一構成であり、トランスファーゲートに供給される信号がそれぞれ相違している。したがって、各データラッチ回路０ＤＬ、１ＤＬ、２ＤＬは、選択的にバス４１に接続可能とされている。
【００３５】
データ形成回路４２は、ラッチ回路ＬＡＴ３、ＰＭＯＳ５２〜５６、ＮＭＯＳ６１〜７０、及びインバータ回路７１により構成されている。ＰＭＯＳ５１のソースは電源Ｖｄｄが供給されるノードに接続されている。このＰＭＯＳ５１のゲートにはセット信号ＳＥＴ１が供給され、ドレインはラッチ回路ＬＡＴ３に接続されている。さらに、ＰＭＯＳ５１のドレインはＮＭＯＳ６１を介して接地されるとともに、ＮＭＯＳ６２、６３を介して接地されている。ＮＭＯＳ６１のゲートにはリセット信号ＲＳＴ２が供給され、ＮＭＯＳ６２のゲートには、信号ＬＡＴＨが供給されている。ＮＭＯＳ６３のゲートは、入力端がバス４１に接続されたインバータ回路７１の出力端に接続されている。さらに、ＰＭＯＳ５１のドレインは、ＮＭＯＳ６４、６５を介して接地されている。ＮＭＯＳ６４のゲートには信号ＬＡＴＬが供給され、ＮＭＯＳ６５のゲートは、バス４１に接続されている。
【００３６】
電源Ｖｄｄが供給されるノードとバス４１との間には、ＰＭＯＳ５２、５３の直列回路と、ＰＭＯＳ５４、５５の直列回路と、ＰＭＯＳ５６が接続されている。
【００３７】
ＰＭＯＳ５２のゲートには、信号ＢＵＳＨ２が供給され、ＰＭＯＳ５３のゲートはＬＡＴ３のノードＬＡＴｎに接続されている。ＰＭＯＳ５２、５３は、信号ＢＵＳＨ２とＬＡＴ３のノードＬＡＴｎの電位に応じてバス４１をＨレベルに充電する回路である。
【００３８】
ＰＭＯＳ５４のゲートには、信号ＢＵＳＬ２が供給され、ＰＭＯＳ５５のゲートはＬＡＴ３のノードＬＡＴに接続されている。ＰＭＯＳ５４、５５は、信号ＢＵＳＬ２とＬＡＴ３のノードＬＡＴの電位に応じてバス４１をＨレベルに充電する回路である。
【００３９】
ＰＭＯＳ５６のゲートには、セット信号ＳＥＴ２が供給されている。ＰＭＯＳ５６は、セット信号ＳＥＴ２に応じてバス４１をＨレベルに充電する回路である。
【００４０】
バス４１と接地間には、ＮＭＯＳ６６、６７の直列回路と、ＮＭＯＳ６８、６９の直列回路と、ＮＭＯＳ７０が接続されている。
【００４１】
ＮＭＯＳ６６のゲートには、信号ＢＵＳＨ１が供給され、ＮＭＯＳ６７のゲートはＬＡＴ３のノードＬＡＴｎに接続されている。ＮＭＯＳ６６、６７は、信号ＢＵＳＨ１とＬＡＴ３のノードＬＡＴｎの電位に応じてバス４１をＬレベルに放電する回路である。
【００４２】
ＮＭＯＳ６８のゲートには、信号ＢＵＳＬ１が供給され、ＮＭＯＳ６９のゲートはＬＡＴ３のノードＬＡＴに接続されている。ＮＭＯＳ６８、６９は、信号ＢＵＳＬ１とＬＡＴ３のノードＬＡＴの電位に応じてバス４１をＬレベルに放電する回路である。
【００４３】
ＮＭＯＳ７０のゲートには、リセット信号ＲＳＴ２が供給されている。ＮＭＯＳ７０は、リセット信号ＲＳＴ２に応じてバス４１をＬレベルに放電する回路である。
【００４４】
データ制御ユニット３ｂは、データラッチ回路０ＤＬ、１ＤＬ、２ＤＬにデータを保持するとともに、保持したデータを加工することが可能とされている。つまり、データ制御ユニット３ｂは、後述するように、保持したデータの例えば論理積“ＡＮＤ”、“ＮＡＮＤ”、論理和“ＯＲ”、反転に相当する動作が可能とされている。
【００４５】
（データ制御ユニットの基本動作）
上記データ制御ユニットの基本動作について説明する。データ入出力バッファ６から供給された２ビットの書き込みデータは、データラッチ回路１ＤＬ、２ＤＬに１ビットずつラッチされる。ここで、データラッチ回路１ＤＬ、２ＤＬは、例えばロワーページ、アッパーページのデータをそれぞれ保持する。データラッチ回路０ＤＬは、ベリファイがパスしたことを示すフラグデータを保持するために用いられる。データラッチ回路０ＤＬ、１ＤＬ、２ＤＬのデータは、トランスファーゲート４３を介してバス４１に転送可能とされている。
【００４６】
バス４１のデータをＬＡＴ３に取り込む場合、リセット信号ＲＳＴ２をＨレベルとしてＮＭＯＳ６１、７０をオンさせ、バス４１、及びラッチ回路ＬＡＴ３をＬレベルにリセットする。
【００４７】
次いで、セット信号ＳＥＴ１をＬレベルとしてＰＭＯＳ５１をオンさせ、ラッチ回路ＬＡＴ３をＨレベルにセットする。ラッチ回路ＬＡＴ３にデータを取り込む場合、ラッチ回路ＬＡＴ３は、先ず、Ｈレベルにセットされる。この後、例えばデータラッチ回路０ＤＬ〜2ＤＬの何れかより、バス４１にデータを転送する。この状態において、信号ＬＡＴＨをＨレベルとする。バス４１のデータがＨレベルの場合、インバータ回路７１の出力信号がローレベルとなり、ＮＭＯＳ６３はオフ状態のままである。このため、ラッチ回路ＬＡＴ３はＨレベルのままである。
【００４８】
また、バス４１がＬレベルの場合、インバータ回路７１の出力信号がＨレベルとなり、ＮＭＯＳ６３がオンとなる。このため、ラッチ回路ＬＡＴ３は、ＮＭＯＳ６２、６３を介して放電され、Ｌレベルとなる。
【００４９】
次に、バス４１のデータを反転してラッチ回路ＬＡＴ３に取り込む場合の動作について説明する。上記のようにして、ラッチ回路ＬＡＴ３をＨレベルにセットした状態において、バス４１にデータを転送する。この後、信号ＬＡＴＬをＨレベルとする。バス４１のデータがＨレベルの場合、ＮＭＯＳ６５はオンとなる。このため、ラッチ回路ＬＡＴ３は、ＮＭＯＳ６４、６５を介して放電され、Ｌレベルとなる。
【００５０】
また、バス４１がＬレベルの場合、ＮＭＯＳ６５はオフ状態のままである。このため、ラッチ回路ＬＡＴ３はＨレベルのままである。
【００５１】
このようにして、ラッチ回路ＬＡＴ３に保持されたデータを、データラッチ回路０ＤＬ〜２ＤＬに転送することにより、データラッチ回路０ＤＬ〜２ＤＬのデータを操作することができる。
【００５２】
（データラッチ回路に記憶されたデータの反転動作）
データラッチ回路０ＤＬ〜２ＤＬのデータを反転させる反転動作について説明する。先ず、前述した動作によりバス４１を充電し、データラッチ回路０ＤＬ〜２ＤＬのいずれかのトランスファーゲート４３が開けられる。例えばデータラッチ回路０ＤＬのトランスファーゲート４３が開けられた場合において、データラッチ回路０ＤＬのノードＤＴがＨレベルである場合、データラッチ回路０ＤＬのクロックドインバータ回路を介してバス４１が放電され、ノードＤＴの反転データがバス４１へ転送されたこととなる。
【００５３】
次に、上記のようにして、ＬＡＴ３リセットした後、信号ＳＥＴ１をＬレベルとしてＬＡＴ３のノードＬＡＴをＨレベルとする。
【００５４】
次に、信号ＬＡＴＬをＨレベルとすると、バス４１がデータラッチ回路のデータによって放電されている場合、ノードＬＡＴはＨレベルを維持し、バス４１が充電状態を維持したままの場合、ＮＭＯＳ６５がオンするため、ノードＬＡＴはＬレベルに放電される。
【００５５】
次に、上述したようにバス４１を充電し、信号ＢＵＳＨ１をＨレベルにすると、ノードＬＡＴがＨレベル（ノードＬＡＴｎがＬレベル）の場合、バス４１はＨレベルを維持し、ノードＬＡＴがＬレベル（ノードＬＡＴｎがＨレベル）の場合、バス４１はＬレベルとなる。
【００５６】
最後に、データラッチ回路０ＤＬのラッチ回路ＬＡＴ２をリセットした後、トランスファーゲート４３を開けることにより、バス４１のデータがトランスファーゲート４３を介してラッチ回路ＬＡＴ２に取り込まれる。この結果、バス４１のデータがＨレベルの場合、ノードＤＴはＬレベルとなり、バス４１のデータがＬレベルの場合、ノードＤＴはＨレベルとなる。
【００５７】
上記一連の動作を纏めると、ラッチ回路ＬＴＡ２のノードＤＴの反転データがバス４１へ転送され、その反転データがラッチ回路ＬＴＡ１へ転送される。ラッチ回路ＬＡＴ１のデータがバス４１に転送され、バス４１の反転データがラッチ回路ＬＴＡ２に保持される。このようにして、データラッチ回路０ＤＬ〜２ＤＬのノードＤＴが反転される。
【００５８】
尚、データ制御ユニット３ｂの基本動作は、これに限定されるものではなく、他の動作によっても可能である。この動作を基本としてデータの“ＡＮＤ”、“ＮＡＮＤ”、“ＯＲ”動作を行うことが可能である。
【００５９】
（書き込み動作）
図５は、第１の実施形態に係る書き込み動作を示し、図６は、図５に示す書き込み動作によって得られる閾値電圧分布の例を示している。図５、図６を参照してデータの書き込み動作について説明する。
【００６０】
第１の実施形態は、例えば４値、２ビットのデータを書き込む場合を示している。図６に示すように、書き込みデータを“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”とした場合、これら書き込みデータに対応する閾値電圧の関係は、“Ｅｒ”＜“Ａ”＜“Ｂ”＜“Ｃ”に設定されているものとする。消去後のメモリセルの閾値電圧は、データ“Ｅｒ”、例えば負に設定され、データ“Ａ”、“Ｂ”、“Ｃ”に従って閾値電圧が正に設定される。入力された書き込みデータは、例えばデータラッチ回路０ＤＬ、１ＤＬに保持される。データ“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”は、データラッチ回路０ＤＬ、１ＤＬに次のように保持されるものとする。
【００６１】
データ“Ｅｒ”：（０ＤＬ，１ＤＬ）＝（１，１）
データ“Ａ”：（０ＤＬ，１ＤＬ）＝（１，０）
データ“Ｂ”：（０ＤＬ，１ＤＬ）＝（０，１）
データ“Ｃ”：（０ＤＬ，１ＤＬ）＝（０，０）
（書き込み動作）
図５に示す書き込み動作において、先ず、Ｌｐで示す期間において、データ制御ユニット３ｂにより、非書き込みデータ“Ｅｒ”に対して、非書き込み状態が作られる。この場合、データラッチ回路０ＤＬと１ＤＬのデータがＡＮＤされ、この結果が、センスアンプユニット３ａのラッチ回路ＬＡＴ１に転送される。ＡＮＤ動作は、例えばデータラッチ回路０ＤＬと１ＤＬのデータをバス４１に同時に読み出すことにより実行することができる。この結果、非書き込みデータ“Ｅｒ”の場合のみ、バス４１がＨレベルに保持され、その他の書き込みデータの場合、バス４１はＬレベルとなる。このバス４１のレベルがセンスアンプユニット３ａのラッチ回路ＬＡＴ１に保持される。この結果、非書き込みデータ“Ｅｒ”の場合、ノードＩＮＶが“０”、その他の書き込みデータの場合ノードＩＮＶが“１”に設定される。
【００６２】
この後、図５に示すプログラム（Program）Ａにおいて、１つのワード線が選択され、この選択ワード線（ＷＬ）に第１の書き込み電圧Ｖ１が印加される。すなわち、データ“Ａ”、“Ｂ”、“Ｃ”を書き込むメモリセルに対して、第１の書き込み電圧Ｖ１が印加され、書き込み動作が実行される。第１の書き込み電圧Ｖ１は、例えばデータ“Ａ”の書き込みが完了する程度の電圧である。
【００６３】
次に、図５に示すＬａの期間において、データ制御ユニット３ｂにより、非書き込みデータ“Ｅｒ”とデータ“Ａ”が非書き込み状態に設定される。この場合、非書き込みデータ“Ｅｒ”とデータ“Ａ”を非書き込み状態にしたいので、データラッチ回路０ＤＬのデータがバス４１に読み出され、このレベルがそのままラッチ回路ＬＡＴ１に転送される。この結果、非書き込みデータ“Ｅｒ”とデータ“Ａ”の場合、ノードＩＮＶが“０”となり、データ“Ｂ”とデータ“Ｃ”のノードＩＮＶが“１”という状態を作ることができる。
【００６４】
この後、図５に示すプログラムＢの期間において、選択ワード線に第２の書き込み電圧Ｖ２が印加される。すなわち、データ“Ｂ”とデータ“Ｃ”が書き込まれるメモリセルに対して第２の書き込み電圧Ｖ２が印加され、書き込み動作が実行される。第２の書き込み電圧Ｖ２は、第１の書き込み電圧Ｖ２より少し高めの電圧であり、データ“Ｂ”の書き込み完了する程度の電圧である。
【００６５】
次に、図５に示すＬａｂの期間において、データ制御ユニット３ｂにより、非書き込みデータ“Ｅｒ”と書き込みデータ“Ａ”“Ｂ”が非書き込み状態に設定される。この場合、データラッチ回路０ＤＬと１ＤＬのデータがＯＲされ、この結果がセンスアンプユニット３ａのラッチ回路ＬＡＴ１に設定される。
【００６６】
この後、図５に示すプログラムＢの期間において、選択ワード線に第３の書き込み電圧Ｖ３が印加される。すなわち、データ“Ｃ”が書き込まれるメモリセルのみに対して第３の書き込み電圧Ｖ３が印加され、書き込み動作が実行される。第３の書き込み電圧Ｖ３は、第２の書き込み電圧Ｖ２より、高めの電圧であり、データ“Ｃ”の書き込みが完了する程度の電圧である。
【００６７】
このように、データ“Ａ”“Ｂ”“Ｃ”に対応する書き込みが行われた後、データ“Ａ”、データ“Ｂ”、データ“Ｃ”に対してベリファイ動作が行われる。このベリファイ動作は、前述した読み出し動作と同様であり、ワード線に供給されるベリファイレベルとしての電圧が相違する。データの読み出しレベルは、各データ“Ａ”“Ｂ”“Ｃ”にそれぞれ対応する閾値電圧分布の間の電圧“ＡＲ”“ＢＲ”“ＣＲ”であるが、ベリファイレベルは、この電圧より若干高い電圧“ＡＶ”“ＢＶ”“ＣＶ”である。このベリファイレベル“ＡＶ”“ＢＶ”“ＣＶ”が順次選択ワード線に供給され、メモリセルの閾値電圧がベリファイされる。
【００６８】
先ず、選択ワード線にベリファイレベル“ＡＶ”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図５に示すＡの期間において、このメモリセルの書き込みデータ“Ａ”に対応するデータラッチ回路０ＤＬ、１ＤＬが“１１”に設定される。
【００６９】
次に、選択ワード線にベリファイレベル“ＢＶ”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図５に示すＢの期間において、このメモリセルの書き込みデータ“Ｂ”に対応するデータラッチ回路０ＤＬ、１ＤＬが“１１”に設定される。
【００７０】
さらに、選択ワード線にベリファイレベル“ＣＶ”が供給され、ベリファイされる。この結果、ベリファイが完了したメモリセルは非書き込み状態とされる。すなわち、図５に示すＣの期間において、このメモリセルの書き込みデータ“Ｃ”に対応するデータラッチ回路０ＤＬ、１ＤＬが“１１”に設定される。
【００７１】
一方、書き込みが不十分でベリファイが完了しない場合、前記第１、第２、第３の書き込み電圧が僅かにステップアップされて、上記書き込み動作が繰り返される。図５において、Ｖｓｔはステップアップ電圧を示している。このようにして、データ“Ａ”“Ｂ”“Ｃ”の全ての書き込みが完了するまで、第１、第２、第３の書き込み電圧がステップアップされて書き込み動作が繰り返される。
【００７２】
上記第１の実施形態によれば、データ“Ａ”“Ｂ”“Ｃ”に対応する書き込み動作を行った後、これらのベリファイ動作を行っている。このため、データ“Ｃ”に対して閾値電圧の低いデータ“Ａ”“Ｂ”の閾値電圧は、隣接セルによる容量結合の影響を受けた後、ベリファイされている。したがって、隣接セルに高い閾値電圧が書き込まれる場合においても、先に書き込みが完了したメモリセルの閾値電圧をターゲットとしての閾値電圧に設定することができる。このため、各データに対応する閾値電圧分布の電位差を適正に設定できるため、読み出しマージンを十分確保でき、誤読み出しを防止できる。
【００７３】
また、データ“Ｃ”のような高い閾値電圧を持つデータもプログラムＡやプログラムＢにおいて書き込みが行われている。このため、プログラムＣにおいて、初めて書き込みを開始する場合に比べて閾値電圧のシフトがスムーズとなり、ターゲットの閾値電圧に確実に収束させることができる。
【００７４】
（第２の実施形態）
図７は、第２の実施形態を示すものであり、図５と同一部分には同一符号を付している。図５に示す例の場合、データ“Ａ”“Ｂ”“Ｃ”に対応して第１、第２、第３の書き込み電圧を印加して書き込み動作を行った。しかし、データ“Ａ”とデータ“Ｂ”の閾値電圧分布の間隔は、かなり近いと考えることができる。このため、図５に示す書き込み動作において、書き込み電圧をステップアップして書き込みを繰り返した場合、ステップアップされたデータ“Ａ”用の第１の書き込み電圧が、最終的にデータ“Ｂ”用の第２の書き込み電圧の初期値を越えることがあり、書き込み効率が良くない。
【００７５】
そこで、第２の実施形態は、図７に示すように、データ“Ａ”とデータ“Ｂ”の書き込み動作を同時に行い、この後、データ“Ｃ”の書き込み動作を行っている。この場合、先ず、Ｌｐの期間において、非書き込みデータ“Ｅｒ”が非書き込み状態に設定される。この後、プログラムＡ，Ｂにおいて、選択ワード線に例えば第１の書き込み電圧が供給され、データ“Ａ”、データ“Ｂ”の書き込みが同時に行われる。
【００７６】
次に、Ｌａｂの期間において、データ“Ｅｒ”とデータ“Ａ”“Ｂ”が非書き込み状態に設定される。この後、プログラムＣにおいて、選択ワード線に第３の書き込み電圧が印加され、データ“Ｃ”の書き込み動作が実行される。
【００７７】
次いで、ベリファイレベルＡＶ，ＢＶ，ＣＶを用いて、データ“Ａ”“Ｂ”“Ｃ”のベリファイ動作が行われる。この結果、ベリファイが完了しない場合、第１、第３の書き込み電圧がステップアップされる。この後、ベリファイが完了するまで、書き込み動作、ベリファイ動作が繰り返される。
【００７８】
図８は、第２の実施形態の書き込み方法により書き込みを行った際の閾値電圧分布を示している。この場合、データ“Ａ”が書き込まれるメモリセルと隣接するメモリセルにデータ“Ｂ”が書き込まれる場合、データ“Ａ”に対応する閾値電圧が破線で示すように若干シフトする。しかし、データ“Ｃ”の書き込みの影響は第１の実施形態と同様に除去されている。
【００７９】
上記第２の実施形態によれば、データ“Ａ”とデータ“Ｂ”の書き込み動作を同時に行っている。このため、書き込みスピードの低下を防止できるとともに、隣接セルの容量結合の影響を除去して各データの閾値電圧分布を正確に設定することができる。
【００８０】
（第３の実施形態）
図９は、第３の実施形態を示しており、第１、第２の実施形態と同一部分には同一符号を付している。第１、第２の実施形態において、ベリファイレベル“ＡＶ”“ＢＶ”“ＣＶ”は、一定としていた。これに対して、第３の実施形態は、ベリファイレベルをステップアップしている。
【００８１】
例えば書き込みの初期の段階でベリファイをパスしたメモリセルは、非書き込み状態に設定される。しかし、非書き込み状態なった場合においても、以後の書き込み電圧の印加動作の影響を受ける。このため、書き込みの初期は、ベリファイレベル“ＡＶ”“ＢＶ”“ＣＶ”を用いて低めの閾値電圧に書き込み、その後の書き込みベリファイにおいて、ベリファイレベル“ＡＶ”“ＢＶ”“ＣＶ”がステップアップされる。図９において、Ｖｓｔｖは、ステップアップ電圧を示している。
【００８２】
上記第３の実施形態によれば、ベリファイレベルをベリファイ動作毎にステップアップしている。このため、書き込み電圧の印加動作により、メモリセルの閾値電圧が上昇する過程において、隣接するメモリセルの容量結合の影響や誤書き込みの影響を受けて閾値電圧が上がったとしてもその影響を付加してベリファイできる。したがって、各データに対応した閾値電圧分布の相互間隔を適切に設定することができ、データの読み出しマージンを向上できる。
【００８３】
（第４の実施形態）
図１０は、第４の実施形態を示している。上記各実施形態は４値、２ビットの書き込み動作について説明した。これに対して、図１０に示す第４の実施形態は、１つのメモリセルに８値、３ビットのデータを書き込む場合を示している。この場合、３ビットのデータは、図４に示すデータラッチ回路０ＤＬ，１ＤＬ，２ＤＬにロードされる。３ビットのデータは、データラッチ回路０ＤＬ，１ＤＬ，２ＤＬに、例えば次のように割り付けられる。
【００８４】
データ“Ｅｒ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（１，１，１）
データ“Ａ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（１，１，０）
データ“Ｂ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（１，０，１）
データ“Ｃ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（１，０，０）
データ“Ｄ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（０，１，１）
データ“Ｅ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（０，１，０）
データ“Ｆ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（０，０，１）
データ“Ｇ”：（０ＤＬ，１ＤＬ，２ＤＬ）＝（０，０，０）
ここで、データ“Ｅｒ”〜“Ｇ”の関係は、“Ｅｒ”＜“Ａ”＜“Ｂ”＜“Ｃ”＜“Ｄ”＜“Ｅ”＜“Ｆ”＜“Ｇ”である。
【００８５】
書き込み動作は次のように実行される。先ず、図１０に示すＬｐの期間において、データラッチ回路０ＤＬ、１ＤＬ、２ＤＬのデータがＡＮＤされ、このデータが図３に示すセンスアンプユニット３ａのラッチ回路ＬＡＴ１にセットされる。この結果、非書き込みの場合ノードＩＮＶが“０”に設定され、書き込みの場合ノードＩＮＶが“１”に設定される。
【００８６】
この後、図１０に示す期間プログラムＡ〜Ｅにおいて、選択ワード線に第１の書き込み電圧Ｖ１が供給される。この第１の書き込み電圧Ｖ１は、例えばデータ“Ａ”の書き込みが完了する程度の電圧である。
【００８７】
次に、図１０に示す期間Ｌａ−ｅにおいて、データラッチ回路０ＤＬ、１ＤＬのデータがＯＲされ、センスアンプユニット３ａのラッチ回路ＬＡＴ１にセットされる。この結果、データ“Ｆ”と“Ｇ”を書き込むメモリセルに対応するラッチ回路ＬＡＴ１のノードＩＮＶのみが書き込みを示す“１”となる。
【００８８】
この後、選択ワード線に第２の書き込み電圧Ｖ２が供給され、書き込み動作が実行される。第２の書き込み電圧は、例えば第１の書き込み電圧より高く、データ“Ｆ”が書き込まれる程度の電圧である。
【００８９】
この後、図１０に示すように、ベリファイレベル“ＡＶ”〜“ＧＶ”が選択ワード線に順次供給され、データ“Ａ”〜データ“Ｇ”がベリファイされる。各ベリファイの結果、ベリファイが完了している場合、期間Ａ〜Ｇにおいて、データ“Ａ”〜データ“Ｇ”に対応するデータラッチ回路０ＤＬ、１ＤＬ、２ＤＬが（“１”“１”“１”）に設定され、非書き込みデータとされる。
【００９０】
一方、書き込みが完了していないメモリセルについては、上記と同様にセンスアンプユニット３ａのラッチ回路ＬＡＴ１にデータが設定される。この状態において、第１、第２の書き込み電圧がステップアップされ、書き込み動作が実行される。
【００９１】
この後、ステップアップ電圧Ｖｓｔｖが付加されたベリファイレベル“ＡＶ”〜“ＧＶ”により、ベリファイ動作が実行される。
【００９２】
上記書き込み動作、ベリファイ動作が、ベリファイ完了まで繰り返される。
【００９３】
上記第４の実施形態によれば、８値、３ビットのデータを書き込むことができ、第１乃至第３の実施形態と同様の効果を得ることができる。
【００９４】
（変形例）
図１１は、第４の実施形態の変形例を示すものであり、図１０と同一部分には同一符号を付している。
【００９５】
第４の実施形態において、書き込み動作は、先ず、第１の書き込み電圧Ｖ１を選択ワード線に供給してデータ“Ａ”〜“Ｅ”を書き込み、この後、第２の書き込み電圧Ｖ２を選択ワード線に供給してデータ“Ｆ”“Ｇ”を書き込んだ。
【００９６】
これに対して、図１１に示す変形例は、先ず、第２の書き込み電圧Ｖ２を選択ワード線に供給してデータ“Ｆ”と“Ｇ”の書き込み、次に、第１の書き込み電圧Ｖ１を選択ワード線に供給してデータ“Ａ”〜“Ｅ”を書き込んでいる。この場合、データ“Ｆ”と“Ｇ”を書き込む際、データ“Ａ”〜“Ｅ”が書き込まれるメモリセルは、非書き込み状態に設定される。また、Ｌｐで示す期間において、データ“Ｆ”“Ｇ”が非書き込み状態に設定され、データ“Ａ”〜“Ｅ”が書き込まれるとき、データ“Ｆ”“Ｇ”が書き込まれないように制御されている。
【００９７】
上記変形例によれば、先に閾値電圧の高いデータ“Ｆ”“Ｇ”をメモリセルに書き込み、この後、これより閾値電圧の低いデータ“Ａ”〜“Ｅ”を書き込んでいる。このため、先に書き込まれたデータ“Ｆ”“Ｇ”の閾値電圧が、後の書き込みによる容量結合の影響が殆どない。したがって、各データに対応する閾値電圧分布の相互間隔を適正に設定することができ、十分な読み出しマージンを設定することができる。
【００９８】
図２２は、上記第１の実施形態の変形例を示している。
【００９９】
データ“Ａ”が書き込まれるメモリセルと隣接するメモリセルに、データ“Ｂ”又はデータ“Ｃ”を書き込む場合、データ“Ａ”のベリファイが完了した後、データ“Ｂ”やデータ“Ｃ”ベリファイが完了する。このため、先に書き込みが完了したデータ“Ａ”は隣接セルの容量結合の影響を受ける。
【０１００】
そこで、図２２に示すように、最初にデータ“Ｂ”又はデータ“Ｃ”が書き込まれるメモリセルに対して、ベリファイが完了しない程度の電圧を印加して書き込み動作を行い、閾値電圧をある程度上昇させておく。この後、データ“Ａ”“Ｂ”“Ｃ”の書き込み動作、ベリファイ電圧“ＡＶ”“ＢＶ”“ＣＢ”によるベリファイ動作が繰り返される。このように、容量結合の影響を予め受けさせておくことにより、各データに対応する閾値電圧分布の相互間隔を適正に設定することができ、十分な読み出しマージンを設定することができる。
【０１０１】
（アプリケーションの例）
次に、上記半導体記憶装置が適用されるアプリケーションについて説明する。
【０１０２】
図１２は、半導体記憶装置が適用されるメモリカードの例を示している。図１２において、メモリカード９００は、上記実施形態で説明したＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を有している半導体記憶装置９０１は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０１０３】
すなわち、メモリカード９００に搭載された半導体記憶装置９０１は、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０１０４】
図１３は、別のメモリカードの例を示している。このメモリカードは、図１２に示したメモリカードと異なり、フラッシュメモリ３を制御し、図示せぬ外部装置と信号を授受するコントローラ９１０を有している。
【０１０５】
コントローラ９１０は、例えば図示せぬ外部装置から信号を入力し、若しくは、外部装置へ信号を出力するインターフェース部（Ｉ／Ｆ）９１１と、ＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と信号を授受するインターフェース部９１２と、外部装置から入力された論理アドレスを物理アドレスに変換するなどの計算を行うマイクロプロセッサ（ＭＰＵ）９１３と、データを一時的に記憶するバッファとしてのＲＡＭ９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００のインターフェース部９１１には、コマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０１０６】
尚、上記メモリカードにおいて、各種信号線の数、信号線のビット幅、及びコントローラの構成は変形可能である。また、この構成を適用してハードディスクに変わるＳＳＤ（Solid State Drive）を構成することも可能である。
【０１０７】
図１４は、別のアプリケーションを示している。図１４に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は、コントローラ９１０の機能の一部を有していても良い。
【０１０８】
図１５は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０は、接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０１０９】
図１６は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０１１０】
図１７、図１８は、別のアプリケーションを示している。図１７、図１８に示すように、ＩＣカード２１００は、ＭＣＵ２２００を搭載している。ＭＣＵ２２００は、上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、図１７に示すように、その一表面に露出されたプレーンターミナル（plane terminal）２６００を有し、プレーンターミナル２６００はＭＣＵ２２００に接続されている。ＣＰＵ２５００は、演算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。
【０１１１】
図１９は、他のアプリケーションを示すものであり、例えば携帯音楽記録再生装置３０００の例を示している。この携帯音楽記録再生装置３０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【０１１２】
図２０は、他のアプリケーションを示すものであり、例えば携帯電話等の携帯端末装置４０００を示している。携帯端末装置４０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【０１１３】
図２１は、他のアプリケーションを示すものであり、例えばＵＳＢメモリ５０００を示している。ＵＳＢメモリ５０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。
【０１１４】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【０１１５】
【図１】本発明が適用される半導体記憶装置の概略構成図。
【図２】メモリセルアレイとセンスアンプ回路の一例を示す構成図。
【図３】センスアンプユニットの一例を示す回路図。
【図４】データ制御ユニットの一例を示す回路図。
【図５】第１の実施形態に係る書き込み動作を示す図。
【図６】第１の実施形態に係る書き込み動作による閾値電圧分布の例を示す図。
【図７】第２の実施形態に係る書き込み動作を示す図。
【図８】第２の実施形態に係る書き込み動作による閾値電圧分布の例を示す図。
【図９】第３の実施形態に係る書き込み動作を示す図。
【図１０】第４の実施形態に係る書き込み動作を示す図。
【図１１】第４の実施形態の変形例に係る書き込み動作を示す図。
【図１２】実施形態に係る半導体記憶装置が適用されるアプリケーションを示す構成図。
【図１３】他のアプリケーションの例を示す構成図。
【図１４】他のアプリケーションの例を示す構成図。
【図１５】他のアプリケーションの例を示す構成図。
【図１６】他のアプリケーションの例を示す構成図。
【図１７】他のアプリケーションの例を示す構成図。
【図１８】他のアプリケーションの例を示す構成図。
【図１９】他のアプリケーションの例を示す構成図。
【図２０】他のアプリケーションの例を示す構成図。
【図２１】他のアプリケーションの例を示す構成図。
【図２２】第１の実施形態の変形例に係る書き込み動作を示す図。
【符号の説明】
【０１１６】
１…メモリセルアレイ、２…ワード線制御回路、３…センスアンプ回路、３ａ…センスアンプユニット、３ｂ…データ制御ユニット、０ＤＬ〜２ＤＬ…データラッチ回路、８…制御信号発生回路、９…制御電圧発生回路。
【図１】
2010135023.tif 000003
【図２】
2010135023.tif 000004
【図３】
2010135023.tif 000005
【図４】
2010135023.tif 000006
【図５】
2010135023.tif 000007
【図６】
2010135023.tif 000008
【図７】
2010135023.tif 000009
【図８】
2010135023.tif 000010
【図９】
2010135023.tif 000011
【図１０】
2010135023.tif 000012
【図１１】
2010135023.tif 000013
【図１２】
2010135023.tif 000014
【図１３】
2010135023.tif 000015
【図１４】
2010135023.tif 000016
【図１５】
2010135023.tif 000017
【図１６】
2010135023.tif 000018
【図１７】
2010135023.tif 000019
【図１８】
2010135023.tif 000020
【図１９】
2010135023.tif 000021
【図２０】
2010135023.tif 000022
【図２１】
2010135023.tif 000023
【図２２】
2010135023.tif 000024