【手続補正書】
【提出日】平成16年6月8日(2004.6.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置であって、
前記複数の不揮発性トランジスタの各々は、
前記半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、
前記フローティングゲート電極上に第２の絶縁膜を介在して形成された、前記メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備え、
前記メモリセルアレイは、
前記コントロールゲート電極が延びる前記所定の配列方向と交差し、所定の間隔を置いて配置され、前記半導体基板の主表面に形成された前記複数の不揮発性トランジスタの間を互いに電気的に分離するトレンチ溝と、
そのトレンチ溝を充填し、かつ上面が前記半導体基板の主表面よりも上に突出する絶縁層とを含み、
前記絶縁層の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置し、
前記コントロールゲート電極は、前記フローティングゲート電極の上面全面と側面の上端近傍、および前記絶縁層の上面に沿って延びるように、前記第２の絶縁膜を介在させて形成された、不揮発性半導体記憶装置。
【請求項２】
前記複数の半導体素子の各々は、前記半導体基板の主表面から底面までの深さが、前記半導体基板の前記主表面から前記トレンチ溝の底面までの深さよりも深いＬＯＣＯＳ酸化膜により互いに電気的に分離される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置の製造方法であって、
主表面と、前記メモリセルアレイが形成されるメモリ領域と、前記周辺回路が形成される周辺領域とを含む半導体基板の前記主表面上に第１の絶縁膜を介在させて前記メモリ領域を覆う第１の導電層を形成する工程と、
所定の領域の前記第１の導電層および前記半導体基板を、該半導体基板の前記主表面から所定の深さまで除去することにより、前記メモリセルアレイの所定配列方向に互いに略平行に延びる、フローティングゲート電極となる複数の帯状導電層と、該複数の帯状導電層の間の領域の前記半導体基板の主表面において延びるトレンチ溝とを形成する工程と、
前記トレンチ溝の各々を充填し、かつその上端面が前記フローティングゲート電極の上面と下面の間の高さに位置する絶縁層を形成する工程と、
前記帯状導電層の上面全面、該帯状導電層の側面の上端近傍、および前記絶縁層の上面に沿うように、第２の絶縁膜を介在させて前記メモリ領域を覆う、コントロールゲート電極となる第２の導電層を形成する工程と、
前記第２の導電層、前記第２の絶縁膜、および前記帯状導電層に所定のパターニングを施すことにより、前記メモリセルアレイを構成する個々のフローティングゲート電極を形成し、かつ、前記複数の帯状導電層の延びる方向とは交差する方向のメモリセルアレイの配列方向に連続して延びるように、互いに略平行な複数のコントロールゲート電極を構成する工程と、
複数の半導体素子を電気的に分離するＬＯＣＯＳ酸化膜を前記周辺領域に形成する工程とを備え、
前記トレンチ溝を形成する工程は、前記半導体基板の前記主表面から前記トレンチ溝の底面までの深さが前記半導体基板の前記主表面から前記ＬＯＣＯＳ酸化膜の底面までの深さよりも浅くなるように前記トレンチ溝を形成することを含む、不揮発性半導体記憶装置の製造方法。
【請求項４】
情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置の製造方法であって、
主表面と、前記メモリセルアレイが形成されるメモリ領域と、前記周辺回路が形成される周辺回路領域とを含む半導体基板の所定の領域の、前記主表面から所定の深さにかけて除去することにより、前記メモリセルアレイの所定の配列方向に、互いに略平行に延びる複数のトレンチ溝を形成する工程と、
前記トレンチ溝の各々を充填し、かつ上面が前記半導体基板の前記主表面よりも上に位置するように複数の絶縁層を形成する工程と、
前記複数の絶縁層の各々の間の領域の前記半導体基板の前記主表面上に、第１の絶縁膜を介在させて、上面が前記絶縁層の上面よりも上方に位置するように、フローティングゲート電極となる帯状導電層を形成する工程と、
前記帯状導電層の上面全面、該帯状導電層の側面の上端近傍、および前記絶縁層の上面に沿うように、第２の絶縁膜を介在させて前記メモリ領域を覆う、コントロールゲート電極となる導電層を形成する工程と、
前記導電層、前記第２の絶縁膜、および前記帯状導電層に所定のパターニングを施すことにより、前記メモリセルアレイを構成する個々のフローティングゲート電極を形成し、かつ、前記複数の帯状導電層の延びる方向とは交差する方向の前記メモリセルアレイの配列方向に連続して延びるように、互いに略平行な複数のコントロールゲート電極を形成する工程と、
前記複数の半導体素子を電気的に分離するＬＯＣＯＳ酸化膜を前記周辺領域に形成する工程とを備え、
前記トレンチ溝を形成する工程は、前記半導体基板の前記主表面から前記トレンチ溝の底面までの深さが前記半導体基板の前記主表面から前記ＬＯＣＯＳ酸化膜の底面までの深さよりも浅くなるように前記トレンチ溝を形成することを含む、不揮発性半導体記憶装置の製造方法。
【請求項５】
前記トレンチ溝を形成する前に前記ＬＯＣＯＳ酸化膜を形成する工程を含む、請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
【課題を解決するための手段】
この発明に従った不揮発性半導体記憶装置は、主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備える。複数の不揮発性トランジスタの各々は、半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、フローティングゲート電極上に第２の絶縁膜を介在して形成された、メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備える。メモリセルアレイは、コントロールゲート電極が延びる所定の配列方向と交差し、所定の間隔を置いて配置され、半導体基板の主表面に形成された複数の不揮発性トランジスタの間を互いに電気的に分離するトレンチ溝と、そのトレンチ溝を充填し、かつ上面が半導体基板の主表面よりも上に突出する絶縁層とを含む。絶縁層の上面は、フローティングゲート電極の上面と下面との間の高さに位置する。コントロールゲート電極は、フローティングゲート電極の上面全面と側面の上端近傍、および絶縁層の上面に沿って延びるように、第２の絶縁膜を介在させて形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
この発明の１つの局面に従った不揮発性半導体記憶装置の製造方法は、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法であって、主表面と、メモリセルアレイが形成されるメモリ領域と、周辺回路が形成される周辺領域とを含む半導体基板の主表面上に第１の絶縁膜を介在させて、メモリ領域を覆う第１の導電層を形成する工程と、所定の領域の第１の絶縁層および半導体基板を、半導体基板の主表面から所定の深さまで除去することにより、メモリセルアレイの所定配列方向に互いに略平行に延びる、フローティングゲート電極となる複数の帯状導電層と、該複数の帯状導電層の間の領域の半導体基板の主表面において延びるトレンチ溝とを形成する工程と、トレンチ溝の各々を充填し、かつその上端面がフローティングゲート電極の上面と下面との間の高さに位置する絶縁層を形成する工程と、帯状導電層の上面全面、帯状導電層の側面の上端近傍、および絶縁層の上面に沿うように、第２の絶縁膜を介在させてメモリ領域を覆う、コントロールゲート電極となる第２の導電層を形成する工程と、第２の導電層、第２の絶縁膜、および帯状導電層に所定のパターニングを施すことにより、メモリセルアレイを構成する個々のフローティングゲート電極を形成し、かつ、複数の帯状導電層の延びる方向とは交差する方向のメモリセルアレイの配列方向に連続して延びるように、互いに略平行な複数のコントロールゲート電極を形成する工程と、複数の半導体素子を電気的に分離するＬＯＣＯＳ酸化膜を周辺領域に形成する工程とを備える。トレンチ溝を形成する工程は、半導体基板の主表面からトレンチ溝の底面までの深さが半導体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さよりも浅くなるようにトレンチ溝を形成することを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
この発明の別の局面に従った不揮発性半導体記憶装置の製造方法は、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置の製造方法であって、主表面と、メモリセルアレイが形成されるメモリ領域と、周辺回路が形成される周辺領域とを含む半導体基板の所定の領域の、主表面から所定の深さにかけて除去することにより、メモリセルアレイの所定の配列方向に、互いに略平行に延びる複数のトレンチ溝を形成する工程と、トレンチ溝の各々を充填し、かつ上面が半導体基板の主表面よりも上に位置するように、複数の絶縁層を形成する工程と、複数の絶縁層の各々の間の領域の半導体基板の主表面上に、第１の絶縁膜を介在させて、上面が絶縁層の上面よりも上方に位置するように、フローティングゲート電極となる帯状導電層を形成する工程と、帯状導電層の上面全面、帯状導電層の側面の上端近傍、および絶縁層の上面に沿うように、第２の絶縁膜を介在させてメモリ領域を覆う、コントロールゲート電極となる導電層を形成する工程と、導電層、第２の絶縁膜および帯状導電層に所定のパターニングを施すことにより、メモリセルアレイを構成する各々のフローティングゲート電極を形成し、かつ、複数の帯状導電層の延びる方向とは交差する方向のメモリセルアレイの配列方向に連続して延びるように、互いに略平行な複数のコントロールゲート電極を形成する工程と、複数の半導体素子を電気的に分離するＬＯＣＯＳ酸化膜を周辺領域に形成する工程を備える。トレンチ溝を形成する工程は、半導体基板の主表面からトレンチ溝の底面までの深さが半導体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さよりも浅くなるようにトレンチ溝を形成することを含む。好ましくは、ＬＯＣＯＳ酸化膜を周辺領域に形成する工程は、トレンチ溝を形成する工程の前に行なわれる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】削除
【補正の内容】