(57)【要約】【課題】ＬＤＭＯＳ素子においてのオン抵抗を減少させることができる半導体素子及びその製造方法を提案する。【解決手段】本実施例による半導体素子は、第１導電型のウェル１１０が形成された基板１００と、及びゲート電極１８２を含んで、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ゲート電極１８２一側の基板１００に形成されるソース領域１３２と、前記ゲート電極１８２他側の基板１００に形成されるドレイン領域１３３と、前記ゲート電極１８２下側の基板１００に形成される第１導電型の不純物層１４０を含むＬＤＭＯＳ素子と、を含む。【選択図】図１
2010135800.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のウェルが形成された基板と、及び
ゲート電極を含んで、前記基板に形成されるＬＤＭＯＳ素子として、前記ゲート電極一側の基板に形成されるソース領域と、前記ゲート電極他側の基板に形成されるドレイン領域と、前記ゲート電極下側の基板に形成される第１導電型の不純物層を含むＬＤＭＯＳ素子と、を含む半導体素子。
【請求項２】
前記ゲート電極一部の下側には素子分離膜が形成されて、
前記第１導電型の不純物層は、前記ソース領域と素子分離膜との間に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極一側の基板には前記ソース領域を含む第２導電型ボディーが形成されて、
前記第１導電型の不純物層は、前記第２導電型ボディーとドレイン領域との間に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記基板にはロジック素子として、ソース領域と、ドレイン領域及びゲート電極を含むロジック素子がさらに含まれて、
前記ロジック素子のゲート電極下側の基板には、第１導電型の不純物層が形成されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１導電型の不純物層は、前記ソース領域とドレイン領域との間に形成されることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ＬＤＭＯＳ素子の第１導電型の不純物層と、ロジック素子の第１導電型の不純物層は、Ｎ型不純物が注入されていることを特徴とする請求項４に記載の半導体素子。
【請求項７】
ロジック素子として、第１基板内の第１導電型ウェルと、該第１導電型ウェル内に形成されるソース領域及びドレイン領域と、前記第１基板上に形成されるゲート電極を含むロジック素子と、及び
ＬＤＭＯＳ素子として、第２基板内の第１導電型ディップウェルと、該第１導電型ディップウェル内に形成される第２導電型ボディー及び第１導電型ウェルと、前記第２導電型ボディー内に形成されるソース領域と、前記第１導電型ウェル内に形成されるドレイン領域と、前記第２基板上に形成されるゲート電極を含むＬＤＭＯＳ素子と、を含んで、
前記ＬＤＭＯＳ素子のゲート電極下側の第２基板には、第１導電型の不純物層が形成されることを特徴とする半導体素子。
【請求項８】
前記ロジック素子のゲート電極下側の第１基板には第１導電型の不純物層が形成されることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記ＬＤＭＯＳ素子の第１導電型の不純物層は、前記第２導電型ボディーとドレイン領域との間に形成されることを特徴とする請求項７に記載の半導体素子。
【請求項１０】
第２導電型の基板に第１導電型のディップウェルを形成する段階と、
前記第１導電型のディップウェル内に第２導電型ボディーを形成する段階と、
前記第２導電型のボディー一側に第１導電型の不純物層と、ドレイン領域形成のための第１導電型ウェルを形成する段階と、
前記第１導電型不純物層が形成された領域に対応される基板上にゲート電極を形成する段階と、及び
前記第２導電型ボディー内にソース領域を形成して、前記第１導電型ウェル内にドレイン領域を形成する段階と、を含む半導体素子の製造方法。
【請求項１１】
前記第１導電型の不純物層を形成する段階は、前記第２導電型ボディーと第１導電型ウェルとの間の領域に第１導電型不純物を注入することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１導電型の不純物層を形成する段階は、
前記第１導電型の不純物層が形成される領域及び前記第１導電型ウェルが形成される領域をオープンするフォトレジストパターンを形成する段階と、前記フォトレジストパターンをイオン注入マスクで利用してＮ型の不純物を注入することを特徴とする請求項１０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施例は、半導体素子及びその製造方法に対して開示する。
【背景技術】
【０００２】
一般に使われる電力モス電界效果トランジスター(ＭＯＳＦＥＴ)は、バイポーラートランジスターに比べて高い入力インピーダンスを有するために、電力利得が大きくてゲート駆動回路が簡単であり、ユニポーラー素子だからターン-オフされるうちに少数キャリアによる蓄積または再結合によって発生される時間遅延がないなどの長所を有している。
【０００３】
したがって、スイチングモード電力供給装置、ランプ安定化及びモータ駆動回路への応用が徐徐に拡散している成り行きである。
【０００４】
このような電力ＭＯＳＦＥＴとしては、プランナー拡散(planar diffusion)技術を利用したＤＭＯＳＦＥＴ(Double Diffused ＭＯＳＦＥＴ)構造が広く使われているし、代表的なものがＬＤＭＯＳトランジスターである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施例は、ＬＤＭＯＳ素子においてのオン抵抗を減少させることができる半導体素子及びその製造方法を提案する。
【課題を解決するための手段】
【０００６】
本実施例による半導体素子は、第１導電型のウェルが形成された基板と、及びゲート電極を含んで、前記基板に形成されるＬＤＭＯＳ素子として、前記ゲート電極一側の基板に形成されるソース領域と、前記ゲート電極他側の基板に形成されるドレイン領域と、前記ゲート電極下側の基板に形成される第１導電型の不純物層を含むＬＤＭＯＳ素子と、を含む。
【０００７】
また、実施例による半導体素子はロジック素子として、第１基板内の第１導電型ウェルと、前記第１導電型ウェル内に形成されるソース領域及びドレイン領域と、前記第１基板上に形成されるゲート電極を含むロジック素子と、及びＬＤＭＯＳ素子として、第２基板内の第１導電型ディップウェルと、前記第１導電型ディップウェル内に形成される第２導電型ボディー及び第１導電型ウェルと、前記第２導電型ボディー内に形成されるソース領域と、前記第１導電型ウェル内に形成されるドレイン領域と、前記第２基板上に形成されるゲート電極を含むＬＤＭＯＳ素子と、を含んで、前記ＬＤＭＯＳ素子のゲート電極下側の第２基板には第１導電型不純物層が形成されることを特徴とする。
【０００８】
また、実施例による半導体素子の製造方法は、第２導電型の基板に第１導電型のディップウェルを形成する段階と、前記第１導電型のディップウェル内に第２導電型のボディーを形成する段階と、前記第２導電型のボディー一側に第１導電型の不純物層と、ドレイン領域形成のための第１導電型ウェルを形成する段階と、前記第１導電型の不純物層が形成された領域に対応される基板上にゲート電極を形成する段階と、及び前記第２導電型のボディー内にソース領域を形成して、前記第１導電型ウェル内にドレイン領域を形成する段階と、を含む。
【発明の効果】
【０００９】
提案されるところのような実施例の半導体素子及びその製造方法によって、ゲート電極の下側基板に不純物層を形成させることで、ＬＤＭＯＳ素子のオン抵抗を減少させることができるし、またこのような不純物層を簡単に形成させることができる長所がある。
【図面の簡単な説明】
【００１０】
【図１】本実施例によるロジックＰＭＯＳ素子とＬＤＭＯＳ素子の構成を示した図面である。
【図２】同じく、本実施例によるロジックＰＭＯＳ素子とＬＤＭＯＳ素子の構成を示した図面である。
【図３】本実施例による半導体素子の製造方法を説明するための図面である。
【図４】同じく、本実施例による半導体素子の製造方法を説明するための図面である。
【図５】同じく、本実施例による半導体素子の製造方法を説明するための図面である。
【図６】同じく、本実施例による半導体素子の製造方法を説明するための図面である。
【図７】同じく、本実施例による半導体素子の製造方法を説明するための図面である。
【発明を実施するための形態】
【００１１】
添付された図面を参照して、実施例に関して詳しく説明する。
【００１２】
図１及び図２は、本実施例によるロジックＰＭＯＳ素子とＬＤＭＯＳ素子の構成を示した図面である。
【００１３】
先ず、図１には、実施例によるロジック素子として低電圧(ＬＶ)で駆動されるＰＭＯＳ素子が開示されている。
【００１４】
図１を参照して見ると、半導体基板１００内に第１導電型(Ｎ型)のウェル１１０が形成されていて、前記半導体基板１００の上部にはゲート酸化膜１８１とゲート電極１８２が形成されている。
【００１５】
そして、前記ゲート電極１８２一側の基板１００には、第２導電型であるＰ+型ソース領域１３２が形成されていて、Ｐ+型ソース領域１３２の一側には素子分離膜１２０を間に置いて高濃度接合領域としてＮ+型接合領域１３１が形成されている。
【００１６】
そして、前記ゲート電極１８２他側の基板１００には第２導電型であるＰ+型ドレイン領域１３３が形成されて、特に、前記ソース領域１３２とドレイン領域１３３との間でチャンネルが形成される領域には、実施例による第１導電型の不純物層が形成されている。
【００１７】
すなわち、前記ゲート電極１８２下側の基板１００には、チャンネル形成時に電流の流れが効率的に遂行されるようにするための第１導電型の不純物層１４０が形成される。前記第１導電型不純物層１４０は、ロジックＣＭＯＳ素子やＰＭＯＳ素子等で使っているマスクを利用して形成することで、追加のＰＲパターニング等の工程の進行なしに形成されることができる。
【００１８】
そして、後述されるＬＤＭＯＳ素子では、このような第１導電型の不純物層はオン抵抗を減少させるための役割を遂行するようになる。
【００１９】
一方、前記ゲート電極１８２の側壁に形成されたスペーサは公知の方法によって形成されて、前記半導体基板１００上に形成される層間絶縁膜１７０と、層間絶縁膜１７０を貫通してソース領域１３２とドレイン領域１３３にそれぞれ連結されるコンタクトプラグ１９１と、メタルパターン１９２の形成も公知の方法によって遂行されることができる。
【００２０】
次に、図２を参照して、実施例によるＬＤＭＯＳ素子の構成を説明する。
【００２１】
実施例によるＬＤＭＯＳ素子は、第２導電型であるＰ型の半導体基板２００には内部深く第１導電型の高濃度Ｎ型埋没層２０１が形成されて、また、図示されていないが、前記埋没層２０１上にはＰ型のエピタキシャル層(epitaxial layer)が形成される。
【００２２】
この時、Ｎ型埋没層はＮ+型ドレイン領域２５１に電圧が加えられた時、Ｐ型ボディー２３０から拡張される空乏領域(depletion region)の幅を減少させて、実質的にパンチスルー電圧をあげてくれる役割をする。
【００２３】
そして、Ｐ型エピタキシャル層は、基板役割を担当する単結晶ウェハーの上にガス状態の半導体結晶を析出させると、Ｐ型基板の結晶軸に沿って結晶が成長されて形成されて、Ｐ型基板の抵抗性を減少させる役割をする。
【００２４】
また、半導体基板２００にはＮ型ディップウェル２１０が形成されているし、Ｐ型ボディー２３０とＮ型ディップウェル２１０が接触する接触面とＮ+型ソース領域２３１との間に存在するＰ型ボディー２３０の表面近所にはゲート電極２８２に印加されるバイアス電圧によってチャンネル領域が形成される。
【００２５】
一方、基板２００上部の所定部分にはゲート酸化膜２８１とゲート電極２８２が形成されているし、ゲート電極２８２の両側壁にはスペーサが公知の方法で形成されている。
【００２６】
ゲート電極２８２の一側基板２００にはＰ型ボディー２３０が形成されて、Ｐ型ボディー２３０内にはＮ+型ソース領域２３１及びＰ+型コンタクト領域２３２が形成される。この時、Ｐ型ボディー２３０はＬＤＭＯＳのパンチスルー現象を改善するために比較的高濃度で形成されることができる。
【００２７】
また、ゲート電極２８２の他側基板２００には前記ゲート電極２８２一部の下側に位置する素子分離膜２２０と、Ｎ型ウェル２５０が形成されているし、前記Ｎ型ウェル２５０内にはＮ+型ドレイン領域２５１が形成される。
【００２８】
特に、前記Ｐ型ボディー２３０と素子分離膜２２０との間には実施例によってＬＤＭＯＳ素子のオン抵抗を減少させるためのＮ型不純物層２４０が形成されている。すなわち、Ｎ型不純物層２４０はゲート電極２８２下の基板に形成されて、Ｐ型ボディー２３０と既に設定された間隔を置いて形成される。
【００２９】
そして、前記Ｎ型不純物層２４０は、ドレイン領域２５１と同一な第１導電型であるＮ型がドーピングされているために、Ｐ型ボディー２３０内に形成されるチャンネルを通じた電子またはホールの移動が前記Ｎ型不純物層２４０によってさらに促進されて、窮極的にＬＤＭＯＳ素子のオン抵抗特性を低めることができるようになる。
【００３０】
また、前記半導体基板２００上には層間絶縁膜２７０が形成されて、層間絶縁膜２７０を貫通するコンタクトプラグ２９１らそれぞれがＮ+型ソース領域２３１とＮ+型ドレイン領域２５１に連結される。そして、前記層間絶縁膜２７０上にはコンタクトプラグ２９１と連結されるメタルパターン２９２らが形成される。
【００３１】
このようなＬＤＭＯＳ素子において、Ｐ型ボディー２３０と既に設定された間隔を置いて形成されるＮ型不純物層２４０によって電流の流れがさらに促進されて、これによって素子のオン抵抗を低める結果を得ることができる。
【００３２】
次には、図１及び図２に示された半導体素子の製造方法に対して説明する。
【００３３】
図３ないし図７は、本実施例による半導体素子の製造方法を説明するための図面である。
【００３４】
これらの図面には、半導体基板に対して低電圧領域であるロジックＰＭＯＳ素子と、高電圧領域であるＬＤＭＯＳ素子を有する半導体基板が示されているし、各素子の製造工程を区分できるように半導体基板に対して別途の図面符号が使われているために、この点を参照する必要がある。
【００３５】
先ず、図３を参照すると、半導体基板に対してロジック素子とＬＤＭＯＳ素子を定義して、ロジック素子の基板１００にはＮ型ウェル１１０を形成して、ＬＤＭＯＳ素子の基板２００には高濃度の第１導電型であるＮ+型埋没層２０１を形成する。
【００３６】
そして、図示しないが、ＬＤＭＯＳ素子の基板２００に対してエピタキシャル成長を遂行して、Ｐ型のエピタキシャル層を形成することができる。
【００３７】
そして、ＬＤＭＯＳ素子の基板２００の埋没層２０１上にＮ型ディップウェル２１０を形成して、前記Ｎ型ディップウェル２１０内に第２導電型でなされたＰ型ボディー２３０を形成する。
【００３８】
その次に、図４を参照すると、ロジック素子とＬＤＭＯＳ素子の基板に複数の素子分離膜１２０、２２０らを形成する。
【００３９】
その次に、図５を参照すると、ロジック素子に対してはＮ+型接合領域１３１と実施例による第１導電型の不純物層１４０を形成するためのイオン注入工程を遂行して、ＬＤＭＯＳ素子に対しては実施例による第１導電型の不純物層２４０とドレイン領域下側のＮ型ウェル２５０を形成するためのイオン注入工程を遂行する。
【００４０】
特に、Ｎ+型接合領域１３１とＮ型ウェル２５０を形成するためのイオン注入マスクとして形成されるフォトレジストパターン３１０、３１１は、ロジック素子の第１導電型の不純物層１４０が形成される領域をオープンすると共にＬＤＭＯＳ素子での第１導電型の不純物層２４０が形成される領域に対してもオープンされるようにすることができる。
【００４１】
この場合、Ｎ+型接合領域１３１を形成する過程で、実施例による第１導電型の不純物層１４０、２４０を共に形成することができる。
【００４２】
その次に、図６を参照すると、第１導電型の不純物を注入する工程を遂行した後には、フォトレジストパターンを除去して、各基板１００、２００上にゲート酸化膜１８１、２８１とゲート電極１８２、２８２を形成する。
【００４３】
そして、ロジック素子に対してはソース領域１３２とドレイン領域１３３形成のためのイオン注入工程を遂行して、ＬＤＭＯＳ素子に対しては、Ｎ+型ソース領域２３１と、Ｐ+型コンタクト領域２３２と、Ｎ+型ドレイン領域２５１を形成する。
【００４４】
その次に、図７を参照すると、ロジック素子及びＬＤＭＯＳ素子の基板１００、２００上に層間絶縁膜１７０、２７０を形成して、前記層間絶縁膜１７０、２７０を貫通して、ソース及びドレイン領域に接するコンタクトプラグ１９１、２９１を形成する。そして、前記層間絶縁膜１７０、２７０上に前記コンタクトプラグ１９１、２９１と電気的に連結されるメタルパターン１９２、２９２を形成する。
【００４５】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【００４６】
１００  半導体基板
１１０  第１導電型（Ｎ型）のウェル
１２０  素子分離膜
１３１  Ｎ＋型接合領域
１３２  Ｐ＋型ソース領域（ソース領域）
１３３  Ｐ＋型ドレイン領域（ドレイン領域）
１４０  第１導電型（Ｎ型）の不純物層
１７０  層間絶縁膜
１８１  ゲート酸化膜
１８２  ゲート電極
１９１、２９１  コンタクトプラグ
１９２、２９２  メタルパターン
２００  半導体基板
２０１  Ｎ型埋没層（埋没層）
２１０  Ｎ型ディップウェル
２２０  素子分離膜
２３０  第２導電型（Ｐ型）のボディー
２３１  Ｎ＋型ソース領域（ソース領域）
２３２  Ｐ＋型コンタクト領域（コンタクト領域）
２４０  第１導電型（Ｎ型）の不純物層
２５０  Ｎ型ウェル
２５１  Ｎ＋型ドレイン領域（ドレイン領域）
２７０  層間絶縁膜
２８１  ゲート酸化膜
２８２  ゲート電極
３１０  フォトレジストパターン
【図１】
2010135800.tif 000003
【図２】
2010135800.tif 000004
【図３】
2010135800.tif 000005
【図４】
2010135800.tif 000006
【図５】
2010135800.tif 000007
【図６】
2010135800.tif 000008
【図７】
2010135800.tif 000009