(57)【要約】【課題】高耐圧を維持しつつ、ターンオンサージを抑制して低スイッチング損失にできるようにする。【解決手段】セル領域の外縁部にコントロールゲート電極７ｂを設け、このコントロールゲート電極７ｂに対してゲート電極７ａとは別に電圧印加が行えるようにする。また、ＩＧＢＴ駆動回路の供給側（電源側）からゲート電極７ａとコントロールゲート電極７ｂに至る経路内での各抵抗３２〜３４の抵抗値の大小関係について、ゲート電極７ａに至る経路に存在する第１、第３抵抗３２、３４の抵抗値Ｒｇ１、Ｒｇ３の合計値Ｒｇ１＋Ｒｇ３よりもコントロールゲート電極７ｂに至る経路に存在する第２抵抗３３の抵抗値Ｒｇ２の方が小さくなるようにする。このため、ターンオン時には、コントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされる。これにより、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制できる。【選択図】図３
2010135676.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層（１）と、
前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設された第１トレンチ（４ａ）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記第１トレンチ（４ａ）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記第１トレンチ（４ａ）の表面上に形成された第１ゲート絶縁膜（６ａ）と、
前記第１トレンチ（４ａ）内において、前記第１ゲート絶縁膜（６ａ）の上に形成されたゲート電極（７ａ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ）が一定の配置順で繰り返し配置されて構成された絶縁ゲート型半導体装置の駆動回路であって、
前記第１トレンチ（４ａ）の長手方向の端部側において、前記第１トレンチ（４ａ）から離間して配置され、前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成された第２トレンチ（４ｂ）と、
前記第２トレンチ（４ｂ）の表面上に形成された第２ゲート絶縁膜（６ｂ）と、
前記第２トレンチ（４ｂ）内において、前記第２ゲート絶縁膜（６ｂ）の上に形成された第１コントロールゲート電極（７ｂ）と、
前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（３０）と、前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（３１）とを有するスイッチング手段（３０、３１）と、
前記第２スイッチ素子（３１）を通じて前記ゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（３２）と、
前記第１スイッチ素子（３０）を通じて前記所定電圧を前記第１コントロールゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（３３）と、
前記第１スイッチ素子（３０）および前記第２スイッチ素子（３１）の間において、前記第１スイッチ素子（３０）を通じて前記ゲート電極（７ａ）に対して前記所定電圧を印加する経路となり、かつ、前記第２スイッチ素子（３１）を通じて前記第１コントロールゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられた第３抵抗（３４）とを備え、
前記第１スイッチ素子（３０）をオン、前記第２スイッチ素子（３１）をオフすることによって前記所定電圧が前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）に印加されるようにすると共に、前記第１スイッチ素子（３０）をオフ、前記第２スイッチ素子（３１）をオンすることによって前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行うように構成され、
前記第２抵抗（３３）の抵抗値（Ｒｇ２）が前記第１抵抗（３２）の抵抗値（Ｒｇ１）と前記第３抵抗（３４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ１＋Ｒｇ３）よりも小さくされていることを特徴とする絶縁ゲート型半導体装置の駆動回路。
【請求項２】
第１導電型のコレクタ層（１）と、
前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設された第１トレンチ（４ａ）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記第１トレンチ（４ａ）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記第１トレンチ（４ａ）の表面上に形成された第１ゲート絶縁膜（６ａ）と、
前記第１トレンチ（４ａ）内において、前記第１ゲート絶縁膜（６ａ）の上に形成されたゲート電極（７ａ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ）が一定の配置順で繰り返し配置されて構成された絶縁ゲート型半導体装置の駆動回路であって、
前記第１トレンチ（４ａ）の長手方向の端部側において、前記第１トレンチ（４ａ）から離間して配置され、前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成された第２トレンチ（４ｂ）と、
前記第２トレンチ（４ｂ）の表面上に形成された第２ゲート絶縁膜（６ｂ）と、
前記第２トレンチ（４ｂ）内において、前記第２ゲート絶縁膜（６ｂ）の上に形成された第１コントロールゲート電極（７ｂ）と、
前記ゲート電極（７ａ）に対して所定電圧を印加してキャリアのチャージを行うと共に、前記所定電圧の印加をやめて前記ゲート電極（７ａ）にチャージされたキャリアの引き抜きを行う第１ゲートドライブ回路（３７）と、
前記第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うと共に、前記所定電圧の印加をやめて前記第１コントロールゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行う第２ゲートドライブ回路（３８）と、を備え、
前記第１ゲートドライブ回路（３７）が前記ゲート電極（７ａ）に対して前記所定電圧を印加するタイミングよりも、前記第２ゲートドライブ回路（３８）が前記第１コントロールゲート電極（７ｂ）に対して前記所定電圧を印加するタイミングの方が早くされていることを特徴とする絶縁ゲート型半導体装置の駆動回路。
【請求項３】
第１導電型のコレクタ層（１）と、
前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設された第１トレンチ（４ａ）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記第１トレンチ（４ａ）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記第１トレンチ（４ａ）の表面上に形成された第１ゲート絶縁膜（６ａ）と、
前記第１トレンチ（４ａ）内において、前記第１ゲート絶縁膜（６ａ）の上に形成されたゲート電極（７ａ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ）が一定の配置順で繰り返し配置されて構成された絶縁ゲート型半導体装置の駆動回路であって、
前記第１トレンチ（４ａ）の長手方向の端部側において、前記第１トレンチ（４ａ）から離間して配置され、前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成された第２トレンチ（４ｂ）と、
前記第２トレンチ（４ｂ）の表面上に形成された第２ゲート絶縁膜（６ｂ）と、
前記第２トレンチ（４ｂ）内において、前記第２ゲート絶縁膜（６ｂ）の上に形成された第１コントロールゲート電極（７ｂ）と、
前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（３０）と、前記ゲート電極（７ａ）および前記第１コントロールゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（３１）とを有するスイッチング手段（３０、３１）と、
前記第２スイッチ素子（３１）を通じて前記ゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（３２）と、
前記第１スイッチ素子（３０）を通じて前記所定電圧を前記第１コントロールゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（３３）と、
前記第１スイッチ素子（３０）および前記第２スイッチ素子（３１）の間において、前記第１スイッチ素子（３０）を通じて前記ゲート電極（７ａ）に対して前記所定電圧を印加する経路となり、かつ、前記第２スイッチ素子（３１）を通じて前記第１コントロールゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられたツェナーダイオード（３９ａ、３９ｂ）とを備え、
前記ツェナーダイオード（３９ａ、３９ｂ）は、前記第１スイッチ素子（３０）側にカソードを向け前記第２スイッチ素子（３１）側にアノードを向けて配置されたもの（３９ｂ）を備えていることを特徴とする絶縁ゲート型半導体装置の駆動回路。
【請求項４】
前記フロート層（３ｂ）内には、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、前記第１トレンチ（４ａ）と対向配置された第３トレンチ（４ｃ）と、
前記第３トレンチ（４ｃ）の表面上に形成された第３ゲート絶縁膜（６ｃ）と、
前記第３トレンチ（４ｃ）内において前記第３ゲート絶縁膜（６ｃ）の上に形成され、前記第１コントロールゲート電極（７ｂ）に電気的に接続された第２コントロールゲート電極（７ｃ）と、を備えていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置の駆動回路。
【請求項５】
前記ベース領域（３）、前記第１トレンチ（４ａ）、前記ゲート電極（７ａ）および前記エミッタ領域（５）が配置された領域をセル領域として、該セル領域の周囲を囲むように、前記ドリフト層（２）の表層部には前記ベース層（３）よりも深い第１導電型の拡散層（２０）が備えられ、
前記エミッタ電極（１３）は、前記第１コントロールゲート電極（７ｂ）を挟んで前記セル領域に対して反対側まで回りこむように形成され、前記第１コントロールゲート電極（７ｂ）よりも前記セル領域の外周側において前記拡散層（２０）と電気的に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の絶縁ゲート型半導体装置の駆動回路。
【請求項６】
第１導電型のコレクタ層（１）と、
前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設された第１トレンチ（４ａ）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記第１トレンチ（４ａ）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記第１トレンチ（４ａ）の表面上に形成された第１ゲート絶縁膜（６ａ）と、
前記第１トレンチ（４ａ）内において、前記第１ゲート絶縁膜（６ａ）の上に形成されたゲート電極（７ａ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ）が一定の配置順で繰り返し配置されて構成された絶縁ゲート型半導体装置であって、
前記第１トレンチ（４ａ）の長手方向の端部側において、前記第１トレンチ（４ａ）から離間して配置され、前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成された第２トレンチ（４ｂ）と、
前記第２トレンチ（４ｂ）の表面上に形成された第２ゲート絶縁膜（６ｂ）と、
前記第２トレンチ（４ｂ）内において、前記第２ゲート絶縁膜（６ｂ）の上に形成された第１コントロールゲート電極（７ｂ）と、を備えていることを特徴とする絶縁ゲート型半導体装置。
【請求項７】
前記フロート層（３ｂ）内には、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、前記第１トレンチ（４ａ）と対向配置された第３トレンチ（４ｃ）と、
前記第３トレンチ（４ｃ）の表面上に形成された第３ゲート絶縁膜（６ｃ）と、
前記第３トレンチ（４ｃ）内において前記第３ゲート絶縁膜（６ｃ）の上に形成され、前記第１コントロールゲート電極（７ｂ）に電気的に接続された第２コントロールゲート電極（７ｃ）と、を備えていることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記ベース領域（３）、前記第１トレンチ（４ａ）、前記ゲート電極（７ａ）および前記エミッタ領域（５）が配置された領域をセル領域として、該セル領域の周囲を囲むように、前記ドリフト層（２）の表層部には第１導電型の前記ベース層（３）よりも深い第１導電型の拡散層（２０）が備えられ、
前記エミッタ電極（１３）は、前記第１コントロールゲート電極（７ｂ）を挟んで前記セル領域に対して反対側まで回りこむように形成され、前記第１コントロールゲート電極（７ｂ）よりも前記セル領域の外周側において前記拡散層（２０）と電気的に接続されていることを特徴とする請求項６または７に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型半導体装置の駆動回路およびそれに適した半導体装置に関するものである。
【背景技術】
【０００２】
従来、トレンチゲート構造のＩＧＢＴとして、特許文献１に示すものがある。この文献に開示されたＩＧＢＴでは、複数のトレンチゲートの間に位置するｐ型ベース領域すべてではなく、選択的にｎ型エミッタ層を形成した構造としている。このような構造とすることにより、エミッタ電極へつながるｐ型ベース領域と、絶縁膜で覆われているダミーベース領域が、トレンチゲートによって分離されて存在した構成のＩＧＢＴとしている。
【０００３】
このような構造では、オン状態において、エミッタ電極への正孔の排出が制限され、ダミーベース領域に正孔が蓄積される。このため、伝導度変調が促進されて低オン電圧が実現できる。
【特許文献１】特開２００１−３０８３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示される構造のＩＧＢＴでは、ターンオン時に、少数キャリアがドリフト層（バッファ層）に急激に蓄積され、この少数キャリアがゲートに影響することにより大きなサージが発生するという問題点がある。
【０００５】
すなわち、ターンオンの時には  ダミーベース領域に少数キャリアが急激に蓄積されることにより、ゲートのキャリアが充電から放出に転じるタイミング（いわゆる負性容量特性）が生じる。これがターンオン時のサージ（以下、ターンオンサージという）を大きくする原因となる。振動の原因となる場所は、ゲート電極が配置されるトレンチのダミーベース領域に面するところとトレンチの終端部であり、特にトレンチの終端部が振動の主要因となることを実験により確認している。これは、外周領域の裏面から注入される少数キャリアがセル領域に向かって一気に集まってくるためと考えられる。このようなターンオンサージのために、スイッチング損失が大きくなるという問題がある。
【０００６】
このようなターンオンサージを抑制するには、セル領域を囲むように配置される外周領域のｐ型ベース領域よりも深いｐ型拡散層等をゲート電極が配置されるトレンチの終端部から十分に離すことなどが考えられる。ところが、その分耐圧低下に繋がるし、トレンチの終端部からｐ型ベース領域よりも深いｐ型拡散層等を離すことによってターンオンサージを減らすことができるものの、この終端部での少数キャリアの蓄積による急激な電位変化は少なからず残る。
【０００７】
本発明は上記点に鑑みて、高耐圧を維持しつつ、ターンオンサージを抑制して低スイッチング損失にできる絶縁ゲート型の半導体装置の駆動回路およびそれに適した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１トレンチ（４ａ）の長手方向の端部側において、第１トレンチ（４ａ）から離間して配置され、ベース領域（３）を貫通してドリフト領域（２）に達するように形成された第２トレンチ（４ｂ）と、第２トレンチ（４ｂ）の表面上に形成された第２ゲート絶縁膜（６ｂ）と、第２トレンチ（４ｂ）内において、第２ゲート絶縁膜（６ｂ）の上に形成された第１コントロールゲート電極（７ｂ）と、ゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（３０）とゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（３１）とを有するスイッチング手段（３０、３１）と、第２スイッチ素子（３１）を通じてゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（３２）と、第１スイッチ素子（３０）を通じて所定電圧を第１コントロールゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（３３）と、第１スイッチ素子（３０）および第２スイッチ素子（３１）の間において、第１スイッチ素子（３０）を通じてゲート電極（７ａ）に対して所定電圧を印加する経路となり、かつ、第２スイッチ素子（３１）を通じて第１コントロールゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられた第３抵抗（３４）とを備えている。
【０００９】
そして、請求項１に記載の発明は、第１スイッチ素子（３０）をオン、第２スイッチ素子（３１）をオフすることによって所定電圧がゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）に印加されるようにすると共に、第１スイッチ素子（３０）をオフ、第２スイッチ素子（３１）をオンすることによってゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行うように構成され、第２抵抗（３３）の抵抗値（Ｒｇ２）が第１抵抗（３２）の抵抗値（Ｒｇ１）と第３抵抗（３４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ１＋Ｒｇ３）よりも小さくされていることを特徴としている。
【００１０】
このような駆動回路においては、セル領域の外縁部に第１コントロールゲート電極（７ｂ）を設けるようにし、この第１コントロールゲート電極（７ｂ）に対してゲート電極（７ａ）とは別に電圧印加が行えるようにしている。そして、駆動回路の供給側（電源側）からゲート電極（７ａ）と第１コントロールゲート電極（７ｂ）に至る経路内における各抵抗（３２〜３４）の抵抗値の大小関係について、ゲート電極（７ａ）に至る経路に存在する第１、第３抵抗（３２、３４）の抵抗値（Ｒｇ１、Ｒｇ３）の合計値（Ｒｇ１＋Ｒｇ３）よりも第１コントロールゲート電極（７ｂ）に至る経路に存在する第２抵抗（３３）の抵抗値（Ｒｇ２）の方が小さくなるようにしている。このため、ターンオン時には、第１コントロールゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。
【００１１】
請求項２に記載の発明では、ゲート電極（７ａ）に対して所定電圧を印加してキャリアのチャージを行うと共に、所定電圧の印加をやめてゲート電極（７ａ）にチャージされたキャリアの引き抜きを行う第１ゲートドライブ回路（３７）と、第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うと共に、所定電圧の印加をやめて第１コントロールゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行う第２ゲートドライブ回路（３８）と、を備え、第１ゲートドライブ回路（３７）がゲート電極（７ａ）に対して所定電圧を印加するタイミングよりも、第２ゲートドライブ回路（３８）が第１コントロールゲート電極（７ｂ）に対して所定電圧を印加するタイミングの方が早くされていることを特徴としている。
【００１２】
このような構成においても、ターンオン時には、ダミーゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、請求項１と同様の効果を得ることができる。
【００１３】
請求項３に記載の発明では、ゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（３０）とゲート電極（７ａ）および第１コントロールゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（３１）とを有するスイッチング手段（３０、３１）と、第２スイッチ素子（３１）を通じてゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（３２）と、第１スイッチ素子（３０）を通じて所定電圧を第１コントロールゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（３３）と、第１スイッチ素子（３０）および第２スイッチ素子（３１）の間において、第１スイッチ素子（３０）を通じてゲート電極（７ａ）に対して所定電圧を印加する経路となり、かつ、第２スイッチ素子（３１）を通じて第１コントロールゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられたツェナーダイオード（３９ａ、３９ｂ）とを備え、ツェナーダイオード（３９ａ、３９ｂ）は、第１スイッチ素子（３０）側にカソードを向け第２スイッチ素子（３１）側にアノードを向けて配置されたもの（３９ｂ）を備えていることを特徴としている。
【００１４】
このような構成においても、ターンオン時には、ダミーゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、請求項１と同様の効果を得ることができる。
【００１５】
請求項４に記載の発明では、フロート層（３ｂ）内には、ベース領域（３）を貫通してドリフト層（２）に達し、第１トレンチ（４ａ）と対向配置された第３トレンチ（４ｃ）と、第３トレンチ（４ｃ）の表面上に形成された第３ゲート絶縁膜（６ｃ）と、第３トレンチ（４ｃ）内において第３ゲート絶縁膜（６ｃ）の上に形成され、第１コントロールゲート電極（７ｂ）に電気的に接続された第２コントロールゲート電極（７ｃ）と、を備えていることを特徴としている。
【００１６】
このような第２コントロールゲート電極（７ｃ）を設けた構造においては、フロート層（３ｂ）のうちゲート電極（７ａ）に面する部分の急激な少数キャリアの蓄積も防ぐ事が可能となる。これにより、よりゲート電圧・電流の激しい振動が生じるターンオンサージの発生を抑制できる。したがって、請求項１に示した効果をより得ることが可能となる。
【００１７】
請求項５に記載の発明では、ベース領域（３）、第１トレンチ（４ａ）、ゲート電極（７ａ）およびエミッタ領域（５）が配置された領域をセル領域として、該セル領域の周囲を囲むように、ドリフト層（２）の表層部には第１導電型のベース層（３）よりも深い第１導電型の拡散層（２０）が備えられ、エミッタ電極（１３）は、第１コントロールゲート電極（７ｂ）を挟んでセル領域に対して反対側まで回りこむように形成され、第１コントロールゲート電極（７ｂ）よりもセル領域の外周側において拡散層（２０）と電気的に接続されていることを特徴としている。
【００１８】
このように、第１コントロールゲート電極（７ｂ）よりもセル領域の外周側においてエミッタ電極（１３）をベース層（３）よりも深い第１導電型の拡散層（２０）と電気的に接続される構造としている。このため、外周領域の裏面から注入される少数キャリアが外周領域の表面側に向かって縦方向に流れ込んだのち、拡散層（２０）を伝わって横方向に流れる際に、セル領域に至る前にエミッタ電極（１３）に抜き取られるようにできる。さらに、ゲート電極（７ａ）の終端部に位置する第１コントロールゲート電極（７ｂ）にバイアスが掛けられることにより、よりゲート電圧の振動を抑えることが可能となる。
【００１９】
請求項６ないし８は、請求項１ないし５に記載の駆動回路に適した絶縁ゲート型半導体装置に関する発明であり、これらの絶縁ゲート型半導体装置を駆動回路に適用することにより、上記各請求項に記載した効果を得ることができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。また、図２は、図１に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、図１は、図２のＡ−Ａ’−Ａ’’断面に相当している。また、図２は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴ駆動回路について説明する。
【００２３】
まず、ＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の構成について説明する。図１に示すように、本実施形態の半導体装置には、ＩＧＢＴが備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ+型コレクタ層１の表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ+型コレクタ層１やＦＳ層２ａよりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えてある。
【００２４】
このようなｐ+型コレクタ層１、ＦＳ層２ａ、ｎ-型ドリフト層２が順に配置された構造は、例えば、ｎ-型ドリフト層２を構成するｎ型のＦＺ基板の表層部に後述する素子構造を形成したのち、裏面側を削った後にｎ型不純物やｐ型不純物をイオン注入・熱拡散してｐ+型コレクタ層１やＦＳ層２ａを形成することで構成される。また、ｐ+型コレクタ層１を構成するｐ型の半導体基板上にＦＳ層２ａやｎ-型ドリフト層２をエピタキシャル成長させることによっても構成することができる。
【００２５】
また、セル領域におけるｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するようにゲート用の複数個のトレンチ（第１トレンチ）４ａが形成されており、このトレンチ４ａによってｐ型ベース領域３が複数個に分離されている。具体的には、図１のうち破線部よりも紙面右側の断面（図２のＡ’−Ａ’’断面）においては、トレンチ４ａは複数個等間隔に形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４ａが平行に延設されたのち、図２に示すように、先端部において相対する２本同士が接続されることで環状構造とされている。
【００２６】
ｐ型ベース領域３は、各トレンチ４ａによって分離されている。連結された各トレンチ４ａを１組として、隣接する各組の間に配置されているｐ型ベース領域３は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。
【００２７】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４ａの側面に接するように配置されている。より詳しくは、トレンチ４ａの長手方向に沿って棒状に延設され、トレンチ４ａの先端よりも内側で終端した構造とされている。
【００２８】
各トレンチ４ａ内は、各トレンチ４ａの内壁表面を覆うように形成されたゲート絶縁膜（第１ゲート絶縁膜）６ａと、このゲート絶縁膜６ａの表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７ａとにより埋め込まれている。そして、図１および図２に示すように、ゲート電極７ａは、ゲート電圧が印加されるゲート配線１１に電気的に接続されている。
【００２９】
また、各組のトレンチ４ａに囲まれたｐ型ベース領域３は、ｎ+型エミッタ領域５が形成されていないフロート層３ｂとされている。各フロート層３ｂは、図示しないフロート配線に電気的に接続されていても良いが、本実施形態ではフローティング状態にしてある。
【００３０】
さらに、セル領域における外縁部には、コントロールゲート用のトレンチ（第２トレンチ）４ｂが形成されており、このコントロールゲート用のトレンチ４ｂにてゲート用の各トレンチ４ａが囲まれている。本実施形態では、トレンチ４ｂは、１本形成されており、各トレンチ４ｂの側面にはｐ型ベース領域３が配置された状態となっている。このトレンチ４ｂ内も、各トレンチ４ｂの内壁表面を覆うように形成されたゲート絶縁膜（第２ゲート絶縁膜）６ｂと、このゲート絶縁膜６ｂの表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるコントロールゲート電極（第１コントロールゲート電極）７ｂとにより埋め込まれている。そして、図１および図２に示すように、コントロールゲート電極７ｂは、コントロール用の電圧が印加されるコントロールゲート配線１２に電気的に接続されている。
【００３１】
ゲート電極７ａやコントロールゲート電極７ｂとの電気的な接続は、各配線同士が短絡しない構造であればどのようなものであっても構わないが、本実施形態では、図２に示す構造により実現している。
【００３２】
すなわち、チャネルｐ層３ａや各フロート層３ｂの表面もゲート絶縁膜６ａ、６ｂを形成する際に形成される絶縁膜８で覆い、この絶縁膜を介して、ゲート電極７ａを構成するドープトＰｏｌｙ−Ｓｉ９ａが部分的にトレンチ４ａの上まで延設されるようにすることで、ゲート電極７ａが各トレンチ４ａの先端位置においてドープトＰｏｌｙ−Ｓｉ９ａと電気的に接続されるようにしてある。そして、層間絶縁膜１０にて各部を絶縁し、この層間絶縁膜に形成したコンタクトホール１０ａを通じてドープトＰｏｌｙ−Ｓｉ９ａの一部を露出させ、その上にゲート配線１１を配置することで、各ゲート電極７ａとゲート配線１１との電気的な接続を行っている。
【００３３】
また、コントロールゲート電極７ｂを構成するドープトＰｏｌｙ−Ｓｉ９ｂが絶縁膜８を介してトレンチ４ｂの一部の上まで延設されるようにすることで、コントロールゲート電極７ｂがドープトＰｏｌｙ−Ｓｉ９ｂと電気的に接続されるようにしてある。そして、層間絶縁膜１０にて各部を絶縁し、この層間絶縁膜１０に形成したコンタクトホール１０ｂを通じてドープトＰｏｌｙ−Ｓｉ９ｂの一部を露出させ、その上にコントロールゲート配線１２を配置することで、各コントロールゲート電極７ｂとコントロールゲート配線１２との電気的な接続を行っている。
【００３４】
なお、ゲート電極７ａに接続されたドープトＰｏｌｙ−Ｓｉ９ａとコントロールゲート電極７ｂに接続されたドープトＰｏｌｙ−Ｓｉ９ｂは同時に形成されるが、図２に示されるようにパターニングされることで、電気的に分離された状態となっている。また、図１中に破線にて、ゲート電極７ａと接続されるドープトＰｏｌｙ−Ｓｉ７ａのレイアウトを示したが、図１とは別断面において、ドープトＰｏｌｙ−Ｓｉ７ａは、コントロールゲート電極７ｂの隣接するように配置された各ゲート電極７ａの端部とも電気的に接続されている。
【００３５】
また、エミッタ電極１３は、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じてｎ+型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。エミッタ電極１３は、図２に示されるように、ほぼセル領域全域を覆うように形成されており、セル領域のうちの残りの部分および外周領域の一部に、上述したゲート配線１１やコントロールゲート配線１２が配置されている。
【００３６】
さらに、ｐ+型コレクタ層１の裏面側には、コレクタ電極１４が形成されている。このようにして、セル領域に備えられるＩＧＢＴが構成されている。
【００３７】
一方、外周領域には、ｎ-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。
【００３８】
ｐ型拡散層２０は、層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて、エミッタ電極１３と電気的に接続され、エミッタ電極１３を通じてキャリアの引き抜きが行えるようにされている。また、各ｐ型ガードリング層２１は、層間絶縁膜１０に形成されたコンタクトホール１０ｅを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。
【００３９】
以上のような構造により、ＩＧＢＴを有する半導体装置が構成されている。このように構成された半導体装置におけるＩＧＢＴが図３に示されるＩＧＢＴ駆動回路に接続されている。なお、図３では、ＩＧＢＴおよびコントロールゲート電極を一体化した記号で示してある。すなわち、コントロールゲート電極７ｂとゲート電極７ａとの間にゲート絶縁膜６ｂが配置されることで容量が構成された状態とされている。このため、コントロールゲート電極７ｂがゲート電極７ａとの間に容量が配置された状態で配置された記号を用いて上記構造のＩＧＢＴを表してある。
【００４０】
図３に示されるように、ＮＰＮトランジスタ３０およびＰＮＰトランジスタ３１を備えたスイッチ手段に相当するスイッチ回路と、抵抗値Ｒｇ１〜Ｒｇ３とされた第１〜第３抵抗３２〜３４が接続されることにより、ゲート駆動回路が構成されている。具体的には、ＮＰＮトランジスタ３０およびＰＮＰトランジスタ３１の互いのベース端子同士が電気的に接続され、ＮＰＮトランジスタ３０のコレクタ端子に電源３５が発生させる所定電圧が印加されると共に、ＰＮＰトランジスタ３１のコレクタ端子にＧＮＤが接続されている。
【００４１】
また、ゲート配線１１に対して第１抵抗３２を介してＰＮＰトランジスタ３１のエミッタ端子が電気的に接続されると共に、コントロールゲート配線１２に対して第２抵抗３３を介してＮＰＮトランジスタ３０のエミッタ端子が電気的に接続されている。さらに、ＮＰＮトランジスタ３０およびＰＮＰトランジスタ３１の各エミッタ端子同士を結ぶ配線に第３抵抗３４が備えられている。第１〜第３抵抗３２〜３４の各抵抗値Ｒｇ１〜Ｒｇ３は、ターンオンサージを考慮した値とされ、Ｒｇ２＜Ｒｇ１＋Ｒｇ３かつＲｇ１＜Ｒｇ２＋Ｒｇ３が成り立つ関係とされている。このような回路構成により、本実施形態にかかるＩＧＢＴ駆動回路が構成されている。
【００４２】
次に、上記のように構成された本実施形態のＩＧＢＴ駆動回路によるＩＧＢＴの駆動動作について、従来のＩＧＢＴ駆動回路と対比しながら説明する。
【００４３】
図４は、従来のＩＧＢＴを有する半導体装置の断面模式図である。図５は、図４に示すＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、図４は、図５のＢ−Ｂ’−Ｂ’’断面に相当している。また、図５は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。
【００４４】
図４および図５に示されるように、ＩＧＢＴの素子構造は本実施形態と同様であるが、コントロールゲート電極７ｂについては備えられていない。また、従来のＩＧＢＴ駆動回路については図示しないが、例えば、単に各ゲート電極７ａに接続されるゲート配線１１に入力抵抗を通じて電源が発生させる所定電圧が印加される構成とされている。
【００４５】
図６は、従来のＩＧＢＴ駆動回路のターンオンの各時間帯における特性波形を示したタイミングチャートである。以下、この図を参照して、従来のＩＧＢＴ駆動回路のターンオン時の作動について説明する。
【００４６】
まず、時点Ｔ０以前には、ＩＧＢＴのゲート電極７ａに対して電源が発生させる所定電圧が印加されず、ゲートがオフ状態でコレクタ−エミッタ間に電流は流れていない。この状態から、時点Ｔ０のときに、電源が発生させる所定電圧が印加されることにより、＋キャリアがゲート電極７ａ内に充電され始める。
【００４７】
続く時点Ｔ０〜時点Ｔ１の期間はゲート−エミッタ間の寄生容量に対してチャージがされ、ｐ型ベース領域３のうちのゲート電極７ａに面する部分が空乏化し、反転に向かう。
具体的には、時点Ｔ０〜時点Ｔ１の期間に、ｐ型ベース領域３のうちのゲート電極７ａに面することで空乏化して反転する部分は、図４中に示したように、（１）ｎ+型エミッタ領域５が存在しないフロート層３ｂ、（２）ｎ+型エミッタ領域５が存在するチャネルｐ層３ａ、（３）ｎ+型エミッタ領域５が存在しないｐ型ベース領域３のうちの外縁部分（外周領域に隣接する部分）の３つがある。
【００４８】
そして、時点Ｔ１において、ｐ型ベース領域３のうちのゲート電極７ａに面する部分が反転し、コレクタ−エミッタ間に電流が流れ始める。
【００４９】
電流が流れ始めてからの時点Ｔ１〜時点Ｔ２の期間はゲート−コレクタ間に対してチャージされる。この期間は、理想的にはゲート−コレクタ間の容量の変異により、ゲート電圧は一定電圧に固定される。
【００５０】
しかし、従来のＩＧＢＴ駆動回路の場合、この理想状態からはなれ、電流の流れ始める時点Ｔ１の直後に激しく振動を起こす。これは、フロート層３ｂのうちゲート電極７ａに面する部分の急激な電荷変異によるものであることが知られているが、本発明者らは、それに加えてゲート電極７ａの終端部での急激な電荷変異に起因するものが大きいことを見出した。
【００５１】
その後、時点Ｔ１において、コレクタ−エミッタ間電流が流れ始めると同時に多量のホールがコレクタ側から注入され、その一部が、フロート層３ｂのうちゲート電極７ａに面する部分やｎ-型ドリフト層２のうちのゲート電極７ａに面する部分に急激に蓄積される。チャネルｐ層３ａでは、ホールがエミッタ電極１３を通じて抜けていくため蓄積されない。そして、はじめに空乏化した状態から短い時間に多量のホールが蓄積されるという一連の過程により、ゲート電極７ａに大きな変異電流が発生し、充電から放電に転じてしまう。これがゲート電圧・電流の激しい振動につながる。
【００５２】
図７は、ゲート電極７ａの終端部からｐ型ベース領域３よりも深いｐ型拡散層２０までの距離Ｄに対するサージ電圧の変化を調べた結果を示すグラフである。この図に示されるように、距離Ｄが小さいほどサージ電圧が大きく、距離Ｄが大きくなるほどサージ電圧が小さくなっている。この実験結果からも、ゲート電極７ａの終端部がサージ電圧に大きく効いていることを確認できる。
【００５３】
すなわち、ｐ型ベース領域３よりも深いｐ型拡散層２０がゲート電極７ａの終端部に近い場合（距離Ｄが小さい場合）、外周領域の裏面から注入される少数キャリアは、一旦外周領域の表面に向かって縦方向に流れ込み、次に表面側のｐ型ベース領域３よりも深いｐ型拡散層２０を伝わりセル領域に向かって流れ込む。このため、ゲート電極７ａの終端部に少数キャリアが集中し易いと考えられる。一方、ｐ型ベース領域３よりも深いｐ型拡散層２０がゲート電極７ａの終端部から遠い場合（距離Ｄが大きい場合）、外周領域の裏面から注入される少数キャリアは直接エミッタ電極１２を通じて抜き取られる。このため、ゲート電極７ａの終端部に少数キャリアが比較的集中し難い。これらのことからも、ターンオンサージの発生の原因として、ゲート電極７ａの終端部の少数キャリアが大きく効いていると言える。
【００５４】
このように、従来のＩＧＢＴ駆動回路においては、ゲート電圧・電流の激しい振動が生じるターンオンサージが発生し、素子の並列使用における動作アンバランス等の問題を起こすことになる。
【００５５】
これに対し、本実施形態のＩＧＢＴ駆動回路は以下のように動作する。図８は、本実施形態のＩＧＢＴ駆動回路のターンオンの各時間帯における特性波形を示したタイミングチャートである。以下、この図を参照して、本実施形態のＩＧＢＴ駆動回路のターンオン時の作動について説明する。
【００５６】
まず、時点Ｔ０以前には、ＮＰＮトランジスタ３０がオフされているため、ＩＧＢＴのゲート電極７ａに対して電源３５が発生させる所定電圧が印加されず、ゲートがオフ状態でコレクタ−エミッタ電流は流れていない。この状態から、時点Ｔ０のときに、ゲート駆動電圧に基づいてＮＰＮトランジスタ３０がオンされると、電源３５が発生させる所定電圧が印加されることにより、＋キャリアがゲート電極７ａとコントロールゲート電極７ｂ内の両方に充電され始める。
【００５７】
このとき、ＩＧＢＴ駆動回路の供給側（電源側）からゲート電極７ａとコントロールゲート電極７ｂに至る経路内における各抵抗３２〜３４の抵抗値の大小関係は、ゲート電極７ａに至る経路に存在する第１、第３抵抗３２、３４の抵抗値Ｒｇ１、Ｒｇ３の合計値Ｒｇ１＋Ｒｇ３よりもコントロールゲート電極７ｂに至る経路に存在する第２抵抗３３の抵抗値Ｒｇ２の方が小さくされている（Ｒｇ２＜Ｒｇ１＋Ｒｇ３）。このため、コントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされる。
【００５８】
続く時点Ｔ０〜時点Ｔ１の期間はゲート電極７ａには  ゲート−エミッタ間の寄生容量に対してチャージがされ、チャネルｐ層３ａのうちのゲート電極７ａに面する部分とフロート層３ｂのうちゲート電極７ａに面する部分、さらにはｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分が空乏化し、反転に向かう。
【００５９】
しかし、ｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分については、後述する理由により、空乏化はチャネルｐ層３ａやフロート層３ｂほど進まず、比較的ホールが残された状態となる。
【００６０】
すなわち、コントロールゲート電極７ｂのチャージはゲート電極７ａより早くチャージが進み、コレクタ−エミッタ間に電流が流れ始める時点Ｔ１に至る前に、チャージはほぼ完了する。このコントロールゲート電極７ｂへの＋チャージはｐ型ベース領域３のうちコントロールゲート電極７ｂに面する部分のホールを、チャネルｐ層３ａやフロート層３ｂさらにはｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分の方向に追いやることとなる。このため、ｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分については空乏化はチャネルｐ層３ａやフロート層３ｂほど進まず、比較的ホールが残された状態となるのである。
【００６１】
このとき発生する変異電流により、ゲート電極７ａについては、電源３５が発生させる所定電圧に基づくチャージだけでなく、放電の要素も加わるが、コントロールゲート電極７ｂのチャージが進む過程の時間をかけて徐々に起きる変異電流であるため、ゲート電圧・電流が激しく振動するには至らない。
【００６２】
次に、時点Ｔ１になると、ゲート電極７ａに接するチャネルｐ層３ａが反転し、コレクタ−エミッタ間に電流が流れ始める。コレクタ−エミッタ間電流が流れ始めると同時に多量のホールがコレクタ側から注入され、その一部が、ｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分に蓄積される方向に行くが、ｐ型ベース領域３におけるセル領域の外縁部に位置する部分のうちゲート電極７ａに面する部分については、既にある程度のホールが存在しているので蓄積する変化量としては比較的少ない。
【００６３】
このため、本実施形態にかかるＩＧＢＴ駆動回路においては、従来のＩＧＢＴ駆動回路で見られたような時点Ｔ１直後の大きな変異電流は発生せず、ゲート電圧・電流の振動は抑えられる。
【００６４】
したがって、本実施形態のＩＧＢＴ駆動回路においては、ゲート電圧・電流の激しい振動が生じるターンオンサージの発生を抑制でき、素子の並列使用を行ったとしても、動作アンバランス等の問題を起こすことを抑制することが可能となる。
【００６５】
以上説明したように、本実施形態にかかるＩＧＢＴ駆動回路においては、セル領域の外縁部にコントロールゲート電極７ｂを設けるようにし、このコントロールゲート電極７ｂに対してゲート電極７ａとは別に電圧印加が行えるようにしている。そして、ＩＧＢＴ駆動回路の供給側（電源側）からゲート電極７ａとコントロールゲート電極７ｂに至る経路内における各抵抗３２〜３４の抵抗値の大小関係について、ゲート電極７ａに至る経路に存在する第１、第３抵抗３２、３４の抵抗値Ｒｇ１、Ｒｇ３の合計値Ｒｇ１＋Ｒｇ３よりもコントロールゲート電極７ｂに至る経路に存在する第２抵抗３３の抵抗値Ｒｇ２の方が小さくなるようにしている。このため、ターンオン時には、コントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにできる。これにより、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。
【００６６】
このように、ターンオンサージを抑制することにより、低スイッチング損失にすることが可能となる。そして、このようなターンオンサージの抑制を、ｐ型ベース領域３よりも深いｐ型拡散層２０等をゲート電極７ａが配置されるトレンチ４ａの終端部から十分に離して行っているのではないため、耐圧低下を抑制することもできる。したがって、高耐圧を維持しつつ、ターンオンサージを抑制して低スイッチング損失にできるＩＧＢＴ駆動回路とすることができる。
【００６７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＩＧＢＴ駆動回路では、ＩＧＢＴの構造について第１実施形態から変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なっている部分についてのみ説明する。
【００６８】
図９は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。また、図１０は、図９に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、図９は、図１０のＣ−Ｃ’−Ｃ’’断面に相当している。また、図１０は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴ駆動回路について説明する。
【００６９】
本実施形態のＩＧＢＴを有する半導体装置は、図９に示すように、フロート層３ｂ内にもゲート電極７ａと対向するようにコントロールゲート用のトレンチ（第３トレンチ）４ｃを設けると共に、ゲート絶縁膜（第３ゲート絶縁膜）６ｃを介してコントロールゲート電極（第２コントロールゲート電極）７ｃを設けたものである。図１０に示されるように、各コントロールゲート電極７ｃは、環状構造とされた各組のゲート電極７ａ内に配置され、かつ、隣接するコントロールゲート電極７ｃ同士の終端部が接続されることで環状構造とされている。このため、各組のゲート電極７ａとその内側に配置されたコントロールゲート電極７ｃとにより二重のリング構造が構成されている。
【００７０】
このようなコントロールゲート電極７ｃを設けた構造においては、フロート層３ｂのうちゲート電極７ａに面する部分の急激な少数キャリアの蓄積も防ぐ事が可能となる。これにより、よりゲート電圧・電流の激しい振動が生じるターンオンサージの発生を抑制できる。したがって、第１実施形態に示した効果をより得ることが可能となる。
【００７１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＩＧＢＴ駆動回路では、ＩＧＢＴの構造について第１実施形態から変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なっている部分についてのみ説明する。
【００７２】
図１１は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。また、図１２は、図１１に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、図１１は、図１２のＤ−Ｄ’−Ｄ’’断面に相当している。また、図１２は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴ駆動回路について説明する。
【００７３】
本実施形態のＩＧＢＴを有する半導体装置は、図１１に示すように、ゲート電極７ａの長手方向と垂直な方向（ゲート電極７ａの配列方向）において、ｐ型ベース領域３よりも深いｐ型拡散層２０がエミッタ電極１３に電気的に接続される構造とされているが、さらに、図１１および図１２に示されるように、エミッタ電極１３をコントロールゲート配線１２よりもセル領域の外周側まで回りこませ、コントロールゲート電極７ｂよりもセル領域の外周側においてｐ型ベース領域３よりも深いｐ型拡散層２０と電気的に接続される構造としている。つまり、ゲート電極７ａの終端部側において、ｐ型ベース領域３よりも深いｐ型拡散層２０とエミッタ電極１３とを接続している。
【００７４】
上述したように、従来構造のＩＧＢＴでは、ｐ型ベース領域３よりも深いｐ型拡散層２０がゲート電極７ａの終端部に近い場合（距離Ｄが小さい場合）、外周領域の裏面から注入される少数キャリアは、一旦外周領域の表面側に向かって縦方向に流れ込み、次に表面側のｐ型ベース領域３よりも深いｐ型拡散層２０を伝わりセル領域に向かって流れ込む。このため、ゲート電極７ａの終端部に少数キャリアが集中し易い。
【００７５】
これに対して、本実施形態では、コントロールゲート電極７ｂよりもセル領域の外周側においてエミッタ電極１３をｐ型ベース領域３よりも深いｐ型拡散層２０と電気的に接続される構造としている。このため、外周領域の裏面から注入される少数キャリアが外周領域の表面側に向かって縦方向に流れ込んだのち、ｐ型ベース領域３よりも深いｐ型拡散層２０を伝わって横方向に流れる際に、セル領域に至る前にエミッタ電極１３に抜き取られるようにできる。さらに、ゲート電極７ａの終端部に位置するコントロールゲート電極７ｂにバイアスが掛けられることにより、よりゲート電圧の振動を抑えることが可能となる。
【００７６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＩＧＢＴ駆動回路では、ＩＧＢＴの構造については第１から第３実施形態と同様であり、その他の回路部分について異なっているため、第１から第３実施形態と異なっている部分についてのみ説明する。
【００７７】
図１３は、本実施形態のＩＧＢＴ駆動回路を示した図である。この図に示されるように、本実施形態にかかるＩＧＢＴ駆動回路は、ゲート電極７ａに対し第１抵抗３２を介してゲート電圧を印加する第１ゲートドライブ回路３７と、コントロールゲート電極７ｂに対し第２抵抗３３を介してゲート電圧を印加する第２ゲートドライブ回路３８を備えた構成とされている。このように、第１、第２ゲートドライブ回路３７、３８を別々に備えることにより、ゲート電極７ａとコントロールゲート電極７ｂに対して異なるタイミングでゲート電圧を印加できるようにしている。なお、第１抵抗３２と第２抵抗３３の抵抗値については任意であるが、本実施形態では第２抵抗３３の抵抗値Ｒｇ２の方が第１抵抗３２の抵抗値Ｒｇ１よりも小さくなるようにすることで、よりコントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにしている。
【００７８】
このような構造にすると共に、ターンオン時に、第２ゲートドライブ回路３８の方が第１ゲートドライブ回路３７よりも早いタイミングでゲート電圧を印加させ、コントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにしている。これにより、第１〜第３実施形態と同様に、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。
【００７９】
このように、ゲート電極７ａとコントロールゲート電極７ｂに対してゲート電圧を印加するために第１、第２ゲートドライブ回路３７、３８を別々に設け、各ゲート電圧の印加タイミングを異ならせるようにすることで、第１〜第３実施形態と同様の効果を得ることが可能となる。
【００８０】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＩＧＢＴ駆動回路も、ＩＧＢＴの構造については第１〜第３実施形態と同様であり、その他の回路部分について異なっているため、第１〜第３実施形態と異なっている部分についてのみ説明する。
【００８１】
図１４は、本実施形態にかかるＩＧＢＴ駆動回路を示した図である。この図に示されるように、本実施形態にかかるＩＧＢＴ駆動回路では、第１実施形態における第３抵抗３４に代えて、互いのアノード（もしくはカソード）が相対するように逆接続されたツェナーダイオード３９ａ、３９ｂを備えた構造とされている。具体的には、ツェナーダイオード３９ａは、アノードがＰＮＰトランジスタ３１側を向けられると共にカソードがＮＰＮトランジスタ３０側を向けられ、ツェナーダイオード３９ｂは、アノードがＮＰＮトランジスタ３０側を向けられると共にカソードがＰＮＰトランジスタ３１側を向けられた配置とされている。
【００８２】
このように構成されたＩＧＢＴ駆動回路では、ターンオン時には、ＮＰＮトランジスタ３０がオンされるため、電源３５が発生させる所定電圧がコントロールゲート電極７ｂについては第２抵抗３３を介して印加され、ゲート電極７ａについてはツェナーダイオード３９ａ、３９ｂおよび第１抵抗３２を介して印加される。このためゲート電極７ａは、ツェナーダイオード３９ｂのツェナー降伏電圧を超えてからしかチャージがなされず、コントロールゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにできる。これにより、第１〜第３実施形態と同様に、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。
【００８３】
このように、ＮＰＮトランジスタ３０とＰＮＰトランジスタ３１との間に逆接続したツェナーダイオード３９ａ、３９ｂを備えることによっても、第１〜第３実施形態と同様の効果を得ることが可能となる。
【００８４】
（他の実施形態）
また、上記第１、第５実施形態では、スイッチング手段として、第１スイッチ素子に相当するＮＰＮトランジスタ３０や第２スイッチ素子に相当するＰＮＰトランジスタ３１を備えたバイポーラトランジスタによるプッシュプル方式のものを例に挙げて説明した。しかしながら、これについてもスイッチング手段の一例を示したに過ぎず、例えばＭＯＳＦＥＴやその他の方式で適用できるスイッチング手段を採用しても良い。
【００８５】
また、上記実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。
【図２】図１に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図３】図１に示すＩＧＢＴが備えられたＩＧＢＴ駆動回路を示した図である。
【図４】従来のＩＧＢＴを有する半導体装置の断面模式図である。
【図５】図４に示すＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図６】従来のＩＧＢＴ駆動回路のターンオンの各時間帯における特性波形を示したタイミングチャートである。
【図７】ゲート電極７ａの終端部からｐ型ベース領域３よりも深いｐ型拡散層２０までの距離Ｄに対するサージ電圧の変化を調べた結果を示すグラフである。
【図８】図３に示すＩＧＢＴ駆動回路のターンオンの各時間帯における特性波形を示したタイミングチャートである。
【図９】本発明の第２実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。
【図１０】図９に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１１】本発明の第３実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。
【図１２】図１１に示すＩＧＢＴ駆動回路に備えられるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１３】本発明の第４実施形態にかかるＩＧＢＴ駆動回路を示した図である。
【図１４】本発明の第５実施形態にかかるＩＧＢＴ駆動回路を示した図である。
【符号の説明】
【００８７】
１          ｐ+型基板
２          ｎ-型ドリフト層
２ａ        ＦＳ層
３          ｐ型ベース領域
３ａ        チャネルｐ層
３ｂ        フロート層
４ａ〜４ｃ  トレンチ
５          ｎ+型エミッタ領域
６ａ〜６ｃ  ゲート絶縁膜
７ａ        ゲート電極
７ｂ、７ｃ  コントロールゲート電極
７ｃ        コントロールゲート電極
１０        層間絶縁膜
１１        ゲート配線
１２        コントロールゲート配線
１３        エミッタ電極
１４        コレクタ電極
２０        ｐ型拡散層
２１        ｐ型ガードリング層
２２        外周電極
３０        ＮＰＮトランジスタ
３１        ＰＮＰトランジスタ
３２〜３４  第１〜第３各抵抗
３７、３８  第１、第２ゲートドライブ回路
３９ａ、３９ｂ  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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