(57)【要約】【課題】簡便に形成でき、特性の良好な電界効果型トランジスタを提供すること。【解決手段】本発明にかかる電界効果型トランジスタは、アクティブ領域４０に形成されたソース電極２０と、アクティブ領域４０に形成されたドレイン電極３０を有する。また、アクティブ領域４０に形成され、ソース電極２０とドレイン電極３０に挟まれたゲート電極１０と、ゲート電極１０とソース電極２０によって挟まれた領域より外側において、ゲート電極１０近傍に形成されたＦＰ電極５０と、ＦＰ電極５０に含まれ、アクティブ領域４０の外側に形成され、接地されたＦＰパッド５２とを有するものである。【選択図】図１
2010034282.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域に形成されたソース電極と、
前記アクティブ領域に形成されたドレイン電極と、
前記アクティブ領域に形成され、前記ソース電極と前記ドレイン電極に挟まれたゲート電極と、
前記ゲート電極と前記ソース電極によって挟まれた領域より外側において、前記ゲート電極近傍に形成されたフィールドプレート電極と、
前記フィールドプレート電極に含まれ、前記アクティブ領域の外側に形成され、接地されたＦＰパッドとを有する電界効果型トランジスタ。
【請求項２】
前記ソース電極は、接地されており、
前記ＦＰパッドは、前記ソース電極に接触した請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ＦＰパッドは、バイアホール又はボンディングによって接地された請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記ＦＰ電極は、ＦＰフィンガーを有し、
前記ＦＰパッドは、ＦＰフィンガーの両端にそれぞれ形成された請求項１乃至３のいずれか１項に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタに関する。
【背景技術】
【０００２】
通信技術の高度化に伴い、増幅アンプに用いられる高出力電界効果型トランジスタ（Field Effect Transistor：以下「ＦＥＴ」）にはますます高出力・高利得特性が求められている。このようなＦＥＴは、例えば特許文献１−３に開示されている。ＦＥＴには、ＧａＡｓ−ＦＥＴやＳｉ−ＭＯＳＦＥＴ、近年ではＧａＮやＳｉＣを材料としたＦＥＴ等がある。これらのＦＥＴにおいて、その構造の最適化によって高特性を得る工夫が試みられている。例えば、高電圧動作時に高出力を得るために、ゲート端の電界を緩和して電流コラプスを抑制することを目的としたフィールドプレート（Field Plate：以下「ＦＰ」）電極構造は良く知られている。ＦＰ電極は、ゲートと接続した「ゲートＦＰ」とソースと接続した「ソースＦＰ」がある。特にソースＦＰ構造は、ゲート−ドレイン間の電気力線を遮断してアイソレーションを改善してゲート−ドレイン間容量Ｃｇｄを低減する効果（ファラデーシールド効果）も併せ持ち、利得向上に有用である。
【特許文献１】特開２００６−２４５４７４号公報
【特許文献２】特開２００６−２８６９５２号公報
【特許文献３】特開２００２−９４０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、図７、８を参照して、ソースＦＰ構造のＦＥＴについて説明する。図７は、ソースＦＰ構造のＦＥＴの構成を示す平面図である。図８は、図７のＶＩＩＩ−ＶＩＩＩ断面図である。以下、「ＦＰ電極」とはソースと接続した「ソースＦＰ」のことを表すこととする。
【０００４】
ゲート電極１０、ソース電極２０、及びドレイン電極３０は、図７に示すように、アクティブ領域４０内においてそれぞれフィンガーを有する。ゲートフィンガー１１、ソースフィンガー２１、及びドレインフィンガー３１は、互いに平行に形成される。また、ソースフィンガー２１は、２本のゲートフィンガー１１の間に形成される。ＦＰ電極５０は、ゲート端の電界を緩和するために、ゲートフィンガー１１を覆うように形成される。また、ＦＰ電極５０は、ソース電極２０と接続するように形成される。このため、ＦＰ電極５０は、ゲート−ソース間領域の全面を覆うように形成される。具体的には、ＦＰ電極５０は、ソースフィンガー２１を挟む２本のゲートフィンガー１１間に亘って形成される。ソースフィンガー２１は、ソースパッド２２のバイアホール２３によって接地されている。このため、ソース電極２０に接続されたＦＰ電極５０も接地されることになる。
【０００５】
図８に示すように、ＦＰ電極５０は、絶縁膜を介してゲート電極１０上に形成される。ＦＰ電極５０は、ゲート電極１０を覆うように形成される。上記のように、ＦＰ電極５０は、ソース電極２０を介して接地される。接地されたＦＰ電極５０にてゲート電極１０を覆うことにより、ゲート−ドレイン間の電気力線が遮断される。このようなファラデーシールド効果により、ゲート−ドレイン間の容量Ｃｇｄが低減できる。これはすなわち、利得の向上、デバイスの安定性改善に作用する。また、ＦＥＴ内のゲート−ドレイン間電界は、ＦＰ電極５０を装荷すると、ゲート端からＦＰ電極５０端に分散される。これにより、コラプス特性の改善、すなわち高電圧動作時のＰｏ特性を向上させることができる。
【０００６】
上記の構成では、ソース電極２０との接続を十分にするために、ＦＰ電極５０は、アクティブ領域４０内のゲートフィンガー１１をすべて覆うように形成される。このため、ゲート−ソース間の寄生容量Ｃｇｓが発生し、利得が低減してしまうという問題があった。
【０００７】
この問題を解決するために、第２の従来技術として図９に示される断面構造を有するＦＥＴがある。図９は、ソースＦＰ構造のＦＥＴの第２の構成を示す断面図である。図９に示されるように、ＦＰ電極５０とソースの接続配線下には空隙８０が設けられている。なお、空隙８０ではなく、低誘電率膜が設けられてもよい。これにより、寄生容量Ｃｇｓを低減している。このような構造を得るためには、複数かつ複雑な工程を経る必要があり、形成は非常に困難である。
【０００８】
一方、第３の従来技術として図１０のような平面パターンとしたＦＥＴがある。図１０は、ソースＦＰ構造のＦＥＴの第３の構成を示す平面図である。図１０に示されるように、ゲートフィンガー１１近傍にＦＰフィンガー５１がそれぞれ形成される。ここで、ＦＰフィンガー５１とは、ＦＰ電極５０の一部であり、アクティブ領域４０においてフィンガー状の部分のことである。そして、それぞれのＦＰフィンガー５１をＦＰブリッジ８１によって接続する。ここで、ＦＰブリッジ８１とは、ＦＰ電極５０の一部であり、ゲートフィンガー１１を跨ぐようにソースフィンガー２１とＦＰフィンガー５１をつなぐ部分のことである。すなわち、ゲートフィンガー１１とソースフィンガー２１の間のＦＰ電極５０を部分的に開口した平面パターンになっている。これにより、寄生容量Ｃｇｓを低減している。しかし、部分的にでもゲート−ソース間を覆っており、その部分の寄生容量Ｃｇｓの利得に与える影響は避けられない。
【０００９】
更に第４の従来技術として図１１のような平面パターンとしたＦＥＴがある。図１１は、ソースＦＰ構造のＦＥＴの第４の構成を示す平面図である。図１１のように、フィンガーの根元及び先端のみにＦＰブリッジ８１を形成する。そして、ＦＰ電極５０とソース電極２０とをフィンガーの根元及び先端のみで接続する。しかし、この第４の従来技術でも、第３の従来技術よりも低減されるが、寄生容量Ｃｇｓが依然残ってしまう。また、ＦＰ電極５０とソース電極２０とが接続される部分が少なくなることで、接地性が悪くなるという問題も発生する。
【００１０】
更に第４の従来技術として図１１のような平面パターンとしたＦＥＴがある。図１１は、ソースＦＰ構造のＦＥＴの第４の構成を示す平面図である。図１１のように、フィンガーの根元及び先端のみにＦＰブリッジ８１を形成する。そして、ＦＰ電極５０とソース電極２０とをフィンガーの根元及び先端のみで接続する。しかし、この第４の従来技術でも、第３の従来技術よりも低減されるが、寄生容量Ｃｇｓが依然残ってしまう。また、ＦＰ電極５０とソース電極２０とが接続される部分が少なくなることで、接地性が悪くなるという問題も発生する。
【課題を解決するための手段】
【００１１】
本発明にかかる電界効果型トランジスタは、アクティブ領域に形成されたソース電極と、前記アクティブ領域に形成されたドレイン電極と、前記アクティブ領域に形成され、前記ソース電極と前記ドレイン電極に挟まれたゲート電極と、前記ゲート電極と前記ソース電極によって挟まれた領域より外側において、前記ゲート電極近傍に形成されたフィールドプレート電極と、前記フィールドプレート電極に含まれ、前記アクティブ領域の外側に形成され、接地されたＦＰパッドとを有するものである。これにより、特に製造工程を複雑にすることなく、ＦＰ（フィールドプレート）の効果及び高いＲＦ利得をもつ電界効果型トランジスタを提供することができる。
【発明の効果】
【００１２】
本発明によれば、簡便に形成でき、特性の良好な電界効果型トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態．
まず、図１、２を参照して、本発明にかかる電界効果型トランジスタ（Field Effect Transistor：以下「ＦＥＴ」）について説明する。図１は、ＦＥＴの構成を示す平面図である。図２は、図１のＩＩ−ＩＩ断面図である。ＦＥＴは、例えば半導体基板６０上に多数のユニットがアレイ状に配置された構成を有する。図１においては、隣接する２つのユニットについて図示している。ＦＥＴは、マイクロ波増幅器あるいは電力用スイッチング素子として用いることができる。
【００１４】
半導体基板６０には、アクティブ領域４０と、アクティブ領域４０の外側に設けられる非アクティブ領域４１とが形成される。アクティブ領域４０には、チャネル領域、ソース領域、及びドレイン領域が設けられる。すなわち、アクティブ領域４０とは、ＦＥＴとして動作させることができる動作領域のことである。ＦＥＴは、ゲート電極１０、ソース電極２０、及びドレイン電極３０を有する。これらの電極は、複数のフィンガーを有する。具体的には、多数のユニットにおいて、これらの電極は、それぞれ櫛歯状に形成される。アクティブ領域４０内において、複数のゲートフィンガー１１、複数のソースフィンガー２１、及び複数のドレインフィンガー３１は、互いに平行に形成される。これらのフィンガーは、アクティブ領域４０を跨ぐように形成される。また、これらのフィンガーの両端は、非アクティブ領域４１に突出するように形成される。これらは、アクティブ領域４０において、ドレインフィンガー３１、ゲートフィンガー１１、ソースフィンガー２１、ゲートフィンガー１１、ドレインフィンガー３１の順に配置される。すなわち、１つのユニットにおいて、ゲートフィンガー１１は、ソースフィンガー２１とドレインフィンガー３１に挟まれる。
【００１５】
ソースフィンガー２１は、アクティブ領域４０のソース領域上に形成される。ソースフィンガー２１は、非アクティブ領域４１に形成されたソースパッド２２から延在する。すなわち、ソースフィンガー２１の一端（根元）は、ソースパッド２２に接続される。また、ソースフィンガー２１の他端（先端）は、後述するドレインパッド３２と後述する先端側ＦＰパッド５２の間に位置する。すなわち、ソースフィンガー２１は、ドレインパッド３２よりアクティブ領域４０側に設けられ、先端側ＦＰパッド５２を跨ぐように形成される。ソースフィンガー２１は、先端側ＦＰパッド５２からドレインパッド３２側に突出する。
【００１６】
そして、非アクティブ領域４１において、先端側ＦＰパッド５２とソースフィンガー２１の先端部とが接触する。ソースパッド２２は、バイアホール２３によって接地されている。また、ソースパッド２２は、略矩形状に形成され、一部がアクティブ領域４０側に突出する。このソースパッド２２の突出部は、後述するＦＰフィンガー５１に対応して形成され、後述する根元側ＦＰパッド５３とそれぞれ接触する。
【００１７】
ドレインフィンガー３１は、アクティブ領域４０のドレイン領域上に形成される。ドレインフィンガー３１は、非アクティブ領域４１に形成されたドレインパッド３２から延在する。すなわち、ドレインフィンガー３１の一端（根元）は、ドレインパッド３２に接続される。また、ドレインフィンガー３１の他端（先端）は、根元側ＦＰパッド５３とアクティブ領域４０の間に位置する。すなわち、ドレインフィンガー３１は、根元側ＦＰパッド５３よりアクティブ領域４０側に形成される。換言すると、ドレインフィンガー３１は、根元側ＦＰパッド５３上には形成されない。ドレインパッド３２は、ソースパッド２２とは反対側のドレインフィンガー３１の端部と接続される。すなわち、アクティブ領域４０は、ドレインパッド３２及びソースパッド２２によって挟まれる。
【００１８】
ゲートフィンガー１１は、アクティブ領域４０のチャネル領域上に形成される。ゲートフィンガー１１は、非アクティブ領域４１に形成されたゲートバスバー１２から延在する。すなわち、ゲートフィンガー１１の一端（根元）は、ゲートバスバー１２に接続される。また、ゲートフィンガー１１の他端（先端）は、先端側ＦＰパッド５２とアクティブ領域４０の間に位置する。すなわち、ゲートフィンガー１１は、先端側ＦＰパッド５２よりアクティブ領域４０側に形成される。換言すると、ゲートフィンガー１１は、先端側ＦＰパッド５２と重なるように形成されない。ゲートバスバー１２は、ゲートフィンガー１１の延在方向と直交する方向に延在する。また、ゲートバスバー１２は、ソースパッド２２と根元側ＦＰパッド５３の間に設けられる。ゲートバスバー１２は、非アクティブ領域４１に形成されたゲートパッド１３に電気的に接続する。
【００１９】
また、本実施の形態にかかるＦＥＴには、フィールドプレート（Field Plate：以下「ＦＰ」）電極５０が形成される。ここでは、「ＦＰ電極」とは、ソース電極と接続した「ソースＦＰ」のことを表すこととする。ＦＰ電極５０の一部は、ゲートフィンガー１１近傍に形成される。また、この部分は、ゲートフィンガー１１等と同様、アクティブ領域４０において、フィンガー状に形成される。本明細書においては、フィンガー状に形成されたＦＰ電極５０の部分をＦＰフィンガー５１と称す。具体的には、ＦＰ電極５０は、２本のドレインフィンガー３１より内側において略コの字型に形成される。ＦＰフィンガー５１は、ゲートフィンガー１１の上、及びゲートフィンガー１１とドレインフィンガー３１の間に設けられる。ＦＰフィンガー５１は、ゲートフィンガー１１、ソースフィンガー２１、及びドレインフィンガー３１と平行になるように延在する。ＦＰフィンガー５１は、ゲートフィンガー１１とソースフィンガー２１によって挟まれた領域より外側に形成される。すなわち、ＦＰフィンガー５１は、隣接するゲートフィンガー１１とソースフィンガー２１との間に形成されない。
【００２０】
また、ＦＰフィンガー５１は、先端側ＦＰパッド５２及び根元側ＦＰパッド５３から延在する。ここで、ＦＰパッドとは、ＦＰ電極５０における他の電極等との接続部を意味する。すなわち、ＦＰフィンガー５１の両端に、先端側ＦＰパッド５２又は根元側ＦＰパッド５３が設けられる。先端側ＦＰパッド５２及び根元側ＦＰパッド５３は、非アクティブ領域４１に形成される。先端側ＦＰパッド５２は、ソースフィンガー２１の先端側に形成される。先端側ＦＰパッド５２は、ドレインパッド３２とゲートフィンガー１１の間に形成される。また、先端側ＦＰパッド５２は、２本のドレインフィンガー３１の間に形成される。上記のように、先端側ＦＰパッド５２は、ソースフィンガー２１と接続される。すなわち、先端側ＦＰパッド５２によって、ＦＰ電極５０は、ソース電極２０を介して接地される。
【００２１】
根元側ＦＰパッド５３は、ゲートフィンガー１１の根元側に形成される。根元側ＦＰパッド５３は、ゲートバスバー１２とドレインフィンガー３１の間に形成される。根元側ＦＰパッド５３は、それぞれのＦＰフィンガー５１に対応して形成される。上記のように、根元側ＦＰパッド５３は、ソースパッド２２の突出部と接続される。すなわち、根元側ＦＰパッド５３によって、ＦＰ電極５０は、ソース電極２０を介して接地される。このように、非アクティブ領域４１において、ソースフィンガー２１の先端側及びゲートフィンガー１１の根元にＦＰパッド５２、５３がそれぞれ設けられている。そして、ソースフィンガー２１の先端側と、根元のソースパッド２２からそれぞれＦＰパッド５２、５３に電極をつなげている。
【００２２】
図２に示されるように、ＧａＡｓ基板等の半導体基板６０上にソースオーミックメタル６１及びドレインオーミックメタル６２が形成される。ソースオーミックメタル６１は、アクティブ領域４０のソース領域上に形成される。ドレインオーミックメタル６２は、アクティブ領域４０のドレイン領域上に形成される。ソースオーミックメタル６１及びドレインオーミックメタル６２は、半導体基板６０のアクティブ領域４０とオーミック接続する。ソースオーミックメタル６１及びドレインオーミックメタル６２上に、絶縁性を有する第１の保護膜６３が形成される。第１の保護膜６３上には、ゲート電極１０が形成されている。アクティブ領域４０のチャネル領域上の第１の保護膜６３には、開口が形成されており、ゲート電極１０がこの開口に埋設される。これにより、ゲート電極１０とチャネル領域とが接続される。ゲート電極１０は、略Ｔ字型に形成される。
【００２３】
第１の保護膜６３上には、ゲート電極１０を覆うように、絶縁性を有する第２の保護膜６４が形成される。第２の保護膜６４上には、ソース電極２０、ドレイン電極３０、及びＦＰ電極５０が形成される。ソースオーミックメタル６１上の第１の保護膜６３及び第２の保護膜６４には、開口が形成され、ソース電極２０が埋設される。これにより、ソース電極２０とソースオーミックメタル６１とが接続される。ドレインオーミックメタル６２上の第１の保護膜６３及び第２の保護膜６４には、開口が形成され、ドレイン電極３０が埋設される。これにより、ドレイン電極３０とドレインオーミックメタル６２とが接続される。また、ソース電極２０及びドレイン電極３０において、幅方向の両端部は、第２の保護膜６４上から離して形成される。すなわち、これらの電極は、幅方向の両端部と、第２の保護膜６４との間に空隙を有する。
【００２４】
ＦＰ電極５０は、第２の保護膜６４を介してゲート電極１０上の近傍に形成される。具体的には、ＦＰ電極５０は、ドレイン電極３０よりゲート電極１０に近接して形成される。ＦＰ電極５０は、一部のゲート電極１０上からドレイン電極３０側に向けて形成される。すなわち、ＦＰ電極５０は、ドレイン電極３０側の一部のゲート電極１０上からドレイン電極３０側に突出するように形成される。換言すると、ＦＰ電極５０は、ゲート電極１０上、及び上面視にてゲート電極１０とドレイン電極３０の間に形成される。これにより、ファラデーシールド効果を得ることができる。また、ＦＰ電極５０は、ＦＰの効果を得ることができれば、ＦＰ電極５０の形成箇所、形状等は特に限定されない。ＦＰの効果を得ることができれば、例えばゲート電極１０及びドレイン電極３０の間のみに形成してもよいし、ゲート電極１０上のみに形成してもよい。また、ＦＰ電極５０は、ゲート電極１０上からソース電極２０側に突出しないように形成される。
【００２５】
このように、本実施の形態にかかるＦＥＴでは、アクティブ領域４０内のどの部分においても、ゲート−ソース間領域がＦＰ電極５０で覆われる部分がない。このため、ゲート−ソース間の寄生容量Ｃｇｓを低減することができる。そして、ＲＦ利得を向上させることができる。また、非アクティブ領域４１においてソース電極２０と接続されたＦＰ電極５０を形成しているので、ＦＰの効果も得ることができる。すなわち、ファラデーシールド効果により、ゲート−ドレイン間の容量Ｃｇｄの低減が実現できる。また、ゲート−ドレイン間の電界をゲート端からＦＰ電極端に分散させることができるので、コラプス改善、すなわち高電圧動作時のＰｏ特性を向上させることができる。このように、ＦＰの効果を維持しつつ、ＲＦ利得を向上させることができる。
【００２６】
なお、フィンガー長や周波数に応じて、先端や根元のどちらか一方のみＦＰパッド５２、５３を形成し、ソース電極２０と接触させてもよい。また、ＦＰ電極５０を接地させることが可能であれば、ソース電極２０と接触させなくてもよい。例えば、図３に示されたように、先端側ＦＰパッド５２を直接接地させてもよい。ここで、図３を参照して、ＦＥＴの他の構成について説明する。図３は、ＦＥＴの他の構成を示す平面図である。
【００２７】
図３に示されるように、複数のＦＰフィンガー５１は、非アクティブ領域４１に形成されたＦＰバー５４から延在する。ＦＰバー５４は、ソースフィンガー２１とドレインパッド３２の間に形成される。また、ＦＰバー５４は、ゲートフィンガー１１とドレインパッド３２の間に形成される。すなわち、ＦＰバー５４は、ゲートフィンガー１１及びソースフィンガー２１と重なるように形成されない。ＦＰバー５４は、ＦＰフィンガー５１の延在方向と直交する方向に延在する。
【００２８】
ＦＰバー５４は、非アクティブ領域４１に形成された先端側ＦＰパッド５２に電気的に接続する。先端側ＦＰパッド５２は、バイアホール５５によって接地される。すなわち、ソースフィンガー２１の先端側では、ソースフィンガー２１とＦＰ電極５０が接触することにより接地するのではなく、バイアホール５５によってＦＰ電極５０が直接接地させる。このような構成によっても、上記と同様の効果を得ることができる。また、先端側ＦＰパッド５２の接地の方法も、バイアホール５５だけでなく、ボンディングでグランドと接続させてもよい。このように、ＦＰ電極５０を接地するのに十分であれば、どのように接地させてもよいし、ＦＰパッド５２、５３の形状も上記のように長いバー状にしてもよい。
【００２９】
次に、ＦＥＴの製造方法について説明する。なお、ＦＥＴの製造方法については、従来と同様の方法を用いることができるので、簡単に説明する。まず、半導体基板６０にアクティブ領域４０及び非アクティブ領域４１を形成する。そして、半導体基板６０上に、ソースオーミックメタル６１及びドレインオーミックメタル６２を所望の形状に形成する。次に、ソースオーミックメタル６１及びドレインオーミックメタル６２を覆うように第１の保護膜６３を成膜し、第１の保護膜６３に開口を形成する。その後、第１の保護膜６３の開口に埋設されるように、Ｔ型のゲート電極１０を形成する。そして、ゲート電極１０を覆うように、第２の保護膜６４を成膜する。
【００３０】
次に、第２の保護膜６４上にＦＰ電極５０を形成する。なお、ＦＰ電極５０の材料としては、Ａｕ、Ｐｔ、Ｔｉ、ＴｉＮなどを用いることができるがこれに限定されない。また、ＦＰ電極５０の形成方法としては、蒸着リフトオフやスパッタなどを用いることができるがこれに限定されない。ＦＰ電極５０は、図１に示されるように、非アクティブ領域４１にも形成する。具体的には、後に形成されるソースフィンガー２１の先端側に先端側ＦＰパッド５２を形成する。そして、ゲートフィンガー１１の根元側、すなわちゲートバスバー１２とドレインフィンガー３１の間に根元側ＦＰパッド５３を形成する。
【００３１】
ソースオーミックメタル６１及びドレインオーミックメタル６２上の第１の保護膜６３及び第２の保護膜６４に開口を形成する。その後、ソースオーミックメタル６１及びドレインオーミックメタル６２上の開口に埋設されるように、ソース電極２０及びドレイン電極３０を形成する。これにより、ソースオーミックメタル６１とソース電極２０、及びドレインオーミックメタル６２とドレイン電極３０が接続される。このとき、ＦＰパッド５２、５３にソース電極２０を伸ばすことで、ソース電極２０とＦＰ電極５０を接続する。裏面工程において、裏面からソースパッド２２に両面目合わせしてバイアホール２３を形成する。次に、バイアホール２３に埋設されるように裏面メタルを形成する。裏面メタルとしてはＴｉ、Ｐｔ、Ａｕなどを用いることができるがこれに限定されない。バイアホール２３によって裏面とソースパッド２２が接続されることで、ソース電極２０及びＦＰパッド５２、５３も接地される。本実施の形態にかかるＦＥＴは、以上のように形成される。また、図９に示されるＦＥＴのように製造工程を複雑にすることなく、特性が良好なＦＥＴを得ることができる。このため、簡便であり、生産性を向上させることができる。
【００３２】
ここで、図７、図１０に示される従来のＦＥＴと、本発明のＦＥＴのＲＦ入出力特性を比較した結果を図４に示す。ここでは、フィンガー長１０００μｍ、ゲート幅１０ｍｍ、周波数２ＧＨｚとした。図４において、横軸は入力電力Ｐｉｎ［ｄＢｍ］、縦軸は出力電力Ｐｏｕｔ［ｄＢｍ］を示す。符号７０は開口率１００％のＦＥＴ、符号７１は開口率８０％のＦＥＴ、符号７２は開口率５０％のＦＥＴ、符号７３は開口率０％のＦＥＴを示す。
【００３３】
ここで、開口率とは、図７のようにゲート−ソース間を覆ったＦＰ電極５０に対する開口領域の割合である。すなわち、アクティブ領域４０におけるゲート−ソース間の面積のうち、ＦＰ電極５０で覆われていない面積の割合である。換言すると、フィンガー長に対する、ゲート−ソース間が開口されているＦＰ電極５０の長さの割合である。すなわち、開口率１００％は、本発明のＦＥＴ、開口率０％は図７に示されるＦＥＴ、開口率８０％及び開口率５０％は図１０に示されるＦＥＴを表す。図４に示されるように、同じ入力電力Ｐｉｎで比較した場合、開口率が高くなるほど、出力電力Ｐｏｕｔが高くなることが分かる。
【００３４】
開口率と利得との関係についてプロットし直したグラフが図５である。図５において、横軸は開口率［％］、縦軸は利得［ｄＢ］を示す。図５に示されるように、開口率が上がるにつれて利得が上がる。具体的には、ゲート−ソース間を覆ったＦＰ電極５０の一部を開口し、その領域が大きくなるにつれて利得が上がる。すなわち、ゲート−ソース間を覆うＦＰ電極５０が少なくなるにつれて利得が上がる。これは、ゲート−ソース間を覆ったＦＰ電極５０による寄生容量Ｃｇｓが低減されたことによると考えられる。開口率１００％の本発明の場合、開口率０％のＦＥＴに比べ３ｄＢ以上の利得が改善していることが分かる。
【００３５】
従来構造では、アクティブ領域４０内でソース電極２０とＦＰ電極５０を接続しているため、開口率１００％にすることは不可能である。また、従来構造で開口率を１００％に近づけると、ＦＰ電極５０の接地性が悪化して逆に利得が低下してしまうと考えられる。このため、図５においても、従来構造で開口率が８０％の場合、やや利得の低下が見られる。従って、非アクティブ領域４１にＦＰパッド５２、５３を設ける本発明のほうが接地性が向上するため、同じ開口率における従来構造と比較した場合、利得向上に効果があると考えられる。
【００３６】
図６にＦＰ電極５０の開口率と接地性の関係をシミュレーションした結果を示す。図６において、横軸は周波数［ＧＨｚ］、縦軸はＳ１２［ｄＢ］を示す。ここで、Ｓ１２とは、ＦＥＴのＳパラメータの１つであり、ＦＥＴの出力側から入力側に戻る信号の大きさのことである。すなわち、数値が小さいほど戻る信号が少ないことを表し、アイソレーションが良いことを表す。ここでは、フィンガー長１０００μｍのソースフィンガー２１、ゲートフィンガー１１、ドレインフィンガー３１、及びＦＰフィンガー５１をそれぞれ１本ずつ平行に並べ、ゲートとドレインのＳ１２を計算した。
【００３７】
図６に示されるように、開口率が低くなるにつれて、アイソレーションＳ１２が小さくなった。すなわち、開口率が低くなるにつれて、ＦＰ電極５０の接地性が向上し、ゲート−ドレイン間の電気力線がシールドされ、アイソレーションＳ１２が向上する。つまり、ファラデーシールド効果によるアイソレーションＳ１２が向上する。ここで、ＦＰ電極５０を有するＦＥＴと、符号７４で示された、ＦＰ電極５０を有さないＦＥＴとで接地性を比較する。まず、周波数２ＧＨｚにおいて、ゲート−ソース間をＦＰ電極５０で全面覆った開口率０％のＦＥＴと、ＦＰ電極５０を有さないＦＥＴとを比較する。図６のグラフから、開口率０％のＦＥＴのほうがアイソレーションＳ１２は１０ｄＢ改善することが分かる。また、周波数２ＧＨｚにおいて、ＦＰ電極５０の両端で接地した開口率１００％のＦＥＴと、ＦＰ電極５０を有さないＦＥＴとを比較する。図６のグラフから、開口率１００％のＦＥＴのほうがアイソレーションＳ１２は７．５ｄＢ改善することが分かる。
【００３８】
次に、開口率の違いによるＦＥＴの接地性について比較する。周波数２ＧＨｚにおける、開口率１００％のＦＥＴと開口率０％のＦＥＴとを比較すると、アイソレーションＳ１２は２．５ｄＢ程度の差でしかないことが分かる。そして、接地性による利得（ＭＳＧ：Maximum Stable Gain）の影響は、１．２５ｄＢ劣化する程度と見積もれる。このように、ＦＰ電極５０を有さないＦＥＴと比較した場合に比べて、開口率によるアイソレーションＳ１２の差は、それほど大きくないことが分かる。すなわち、開口率による接地性の差は、それほど大きくないことが分かる。
【００３９】
従って、図５の結果を考慮すると、ソース接地ＦＰ電極５０による利得は、その接地性も重要ではあるが、ゲート−ソース間の寄生容量Ｃｇｓの方が、より影響を受けやすいと言える。すなわち、接地性を維持するためにアクティブ領域４０内でＦＰ電極５０とソース電極２０を広く接続するより、非アクティブ領域４１のＦＰパッド５２、５３で接地性がある程度維持できれば、アクティブ領域４０内の寄生容量Ｃｇｓを減らす方が、より利得を向上できる。
【００４０】
ただし、図６の計算結果によれば、周波数が高くなると接地性は徐々に悪くなっている。このため、フィンガー長１０００μｍのまま高い周波数領域で使用しようとすると、先端と根元のＦＰパッド５２、５３だけでの接続では長いフィンガー全体を接地できず、接地性悪化による利得低下が見えてくると予想される。しかし、通常、高い周波数領域では位相ズレ抑制のためにフィンガー長を短くすることが一般的であることから、フィンガー長を短くするに伴って接地性も改善することになる。したがって、実用上では、どのような周波数であっても先端および根元の非アクティブ領域４１に設置したＦＰパッド５２、５３での接続で問題ないと考えられる。逆に、低い周波数の場合には、開口率による接地性の差は更に小さくなることから、ＦＰパッド５２、５３は１つでも可と考えられる。すなわち、ＦＰパッド５２、５３は、ソースフィンガーの先端側のみ、またはゲートフィンガーの根元側のみでも可と考えられる。
【００４１】
なお、ＦＰパッド５２、５３は、素子分離された非アクティブ領域４１に配置されること、裏面と同じ電位（接地）であることから、ＦＰの効果はＦＰパッド形状に依存せず、形状による周波数依存性の差はない。ＦＰパッド５２、５３はどのような形状でも良いが、プロセス上の制約（目合わせマージン等）がなければ、ＦＰパッド５２、５３上でソースと接続する領域を出来るだけ広く取ったほうが接地性を高めるために良いことは自明である。
【００４２】
以上の結果から、ＦＥＴにＦＰ電極５０を装加すると、電界緩和効果やシールド効果により、高耐圧化・高利得化が可能であるが、ＦＰ電極５０を接続するパターンや構造によっては、逆に利得が低下したり、特性の不安定性の要因になることが分かる。これはＦＰ電極５０とソース電極２０を接続するときに、ＦＰ電極５０で覆われたゲート−ソース間領域で寄生容量Ｃｇｓが発生してしまうためである。本発明にかかるＦＥＴでは、この問題を工数の増加無しで効果的に解決するため、非アクティブ領域４１にＦＰパッド５２、５３を設けてＦＰ電極５０を接地している。これにより、アクティブ領域４０内でゲート−ソース間がＦＰ電極５０で覆われる部分を無くすことができる。そして、ＦＰの効果を維持しつつ、ＲＦ利得を向上させることが出来る。
【図面の簡単な説明】
【００４３】
【図１】実施の形態にかかるＦＥＴの構成を示す平面図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】実施の形態にかかるＦＥＴの他の構成を示す平面図である。
【図４】従来のＦＥＴと、本発明のＦＥＴのＲＦ入出力特性を比較した結果を示すグラフである。
【図５】開口率と利得との関係について示すグラフである。
【図６】開口率と接地性の関係をシミュレーションした結果を示すグラフである。
【図７】従来のソースＦＰ構造のＦＥＴの構成を示す平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ断面図である。
【図９】従来のソースＦＰ構造のＦＥＴの第２の構成を示す断面図である。
【図１０】従来のソースＦＰ構造のＦＥＴの第２の構成を示す平面図である。
【図１１】従来のソースＦＰ構造のＦＥＴの第２の構成を示す平面図である。
【符号の説明】
【００４４】
１０  ゲート電極、１１  ゲートフィンガー、１２  ゲートバスバー、
１３  ゲートパッド、２０  ソース電極、２１  ソースフィンガー、２２  ソースパッド、
２３  バイアホール、３０  ドレイン電極、３１  ドレインフィンガー、
３２  ドレインパッド、４０  アクティブ領域、４１  非アクティブ領域、
５０  ＦＰ電極、５１  ＦＰフィンガー、５２  先端側ＦＰパッド、
５３  根元側ＦＰパッド、５４  ＦＰバー、５５  バイアホール、６０  半導体基板、
６１  ソースオーミックメタル、６２  ドレインオーミックメタル、６３  第１の保護膜、
６４  第２の保護膜、７０  開口率１００％のＦＥＴ、７１  開口率８０％のＦＥＴ、
７２  開口率５０％のＦＥＴ、７３  開口率０％のＦＥＴ、
７４  ＦＰ電極を有さないＦＥＴ、８０  空隙、８１  ＦＰブリッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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