【手続補正書】
【提出日】令和3年8月18日(2021.8.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイであって、
行及び列に配置された複数のメモリセルであって、前記メモリセルのそれぞれは、
半導体基板内に形成され、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上に配設され前記チャネル領域の前記第１の部分から絶縁される浮遊ゲートと、
前記チャネル領域の第２の部分の上に配設され前記チャネル領域の前記第２の部分から絶縁される第２のゲートと、を含む、複数のメモリセルと、
前記列のうちの対応する１つに沿ってそれぞれ延在する複数のビット線であって、前記ビット線及び対応する列のそれぞれに対して、前記ビット線は、前記対応する列内の１つ以上の前記メモリセルの第１の群の前記ドレイン領域に電気的に接続され、前記対応する列内の１つ以上の前記メモリセルの第２の群の前記ドレイン領域から電気的に絶縁されている、複数のビット線と、
前記列のうちの１つ又は前記行のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記ソース領域にそれぞれ電気的に接続されている、複数のソース線と、
前記列のうちの１つ又は前記行のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記第２のゲートにそれぞれ電気的に接続されている、複数のゲート線と、を備える、メモリアレイ。
【請求項２】
前記ビット線及び対応する列のそれぞれについて、前記メモリアレイは、
前記第１の群内の前記メモリセルのうちの１つの前記ドレイン領域を前記ビット線にそれぞれ電気的に接続する、複数のビット線コンタクトを更に備える、請求項１に記載のメモリアレイ。
【請求項３】
前記ビット線及び対応する列のそれぞれについて、前記第２の群内の前記メモリセルのそれぞれは、前記ドレイン領域を前記ビット線に電気的に接続するビット線コンタクトを欠いている、請求項２に記載のメモリアレイ。
【請求項４】
前記ビット線及び対応する列のそれぞれについて、前記メモリアレイは、
前記第１の群内の前記メモリセルのうちの１つの前記ドレイン領域と前記ビット線との間でそれぞれ電気的に接続された複数の第１のヒューズであって、前記第１のヒューズのそれぞれが導電状態にある、複数の第１のヒューズと、
前記第２の群内の前記メモリセルのうちの１つの前記ドレイン領域と前記ビット線との間でそれぞれ電気的に接続された複数の第２のヒューズであって、前記第２のヒューズのそれぞれが非導電状態にある、複数の第２のヒューズと、を更に備える、請求項１に記載のメモリアレイ。
【請求項５】
請求項１に記載のメモリアレイであって、
前記行のうちの第１の行は、行方向に互いに隣接して配置される第１の複数のメモリセルを含み、前記第１の複数のメモリセルのそれぞれの前記ドレイン領域は、前記ビット線のうちの１つに電気的に接続されており、
前記行のうちの前記第１の行は、前記行方向に前記第１の複数の前記メモリセルを取り囲む第２の複数の前記メモリセルを含み、前記第２の複数のメモリセルのそれぞれの前記ドレイン領域は、前記ビット線のいずれにも電気的に接続されておらず、
前記行のうちの第２の行は、前記行のうちの前記第１の行に隣接しており、前記行方向に互いに隣接して配置される第３の複数の前記メモリセルを含み、前記第３の複数のメモリセルのそれぞれの前記ドレイン領域は、前記ビット線のうちの１つに電気的に接続されており、
前記行のうちの前記第２の行は、前記行方向に前記第３の複数の前記メモリセルを取り囲む第４の複数の前記メモリセルを含み、前記第４の複数のメモリセルのそれぞれの前記ドレイン領域は、前記ビット線のいずれにも電気的に接続されておらず、
前記第１の複数のメモリセルのうちの１つ及び前記第４の複数のメモリセルのうちの１つは、同じ列にある、メモリアレイ。
【請求項６】
前記ビット線のうちの１つは、前記第１の複数の前記メモリセルのうちの１つの前記ドレイン領域に電気的に接続されており、前記行のうちの前記第２の行内の前記メモリセルのドレイン領域のいずれにも電気的に接続されていない、請求項５に記載のメモリアレイ。
【請求項７】
メモリアレイであって、
行及び列に配置された複数のメモリセルであって、前記メモリセルのそれぞれは、
半導体基板内に形成され、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上に配設され前記チャネル領域の前記第１の部分から絶縁される浮遊ゲートと、
前記チャネル領域の第２の部分の上に配設され前記チャネル領域の前記第２の部分から絶縁されてる第２のゲートと、を含む、複数のメモリセルと、
前記行又は列のうちの対応する１つに沿ってそれぞれ延在する複数のソース線であって、前記ソース線及び対応する１つの行又は列のそれぞれに対して、前記ソース線は、前記対応する１つの行又は列内の１つ以上の前記メモリセルの第１の群の前記ソース領域に電気的に接続され、前記対応する１つの行又は列内の１つ以上の前記メモリセルの第２の群の前記ソース領域から電気的に絶縁されている、複数のソース線と、
前記列のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記ドレイン領域にそれぞれ電気的に接続されている、複数のビット線と、
前記列のうちの１つ又は前記行のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記第２のゲートにそれぞれ電気的に接続されている、複数のゲート線と、を備える、メモリアレイ。
【請求項８】
前記ソース線及び対応する１つの行又は列のそれぞれについて、前記メモリアレイは、
前記第１の群内の前記メモリセルのうちの１つの前記ソース領域を前記ソース線にそれぞれ電気的に接続する、複数のソース線コンタクトを更に備える、請求項７に記載のメモリアレイ。
【請求項９】
前記ソース線及び対応する１つの行又は列のそれぞれについて、前記第２の群内の前記メモリセルのそれぞれは、前記ソース領域を前記ソース線に電気的に接続するソース線コンタクトを欠いている、請求項８に記載のメモリアレイ。
【請求項１０】
前記ソース線及び対応する１つの行又は列のそれぞれについて、前記メモリアレイは、
前記第１の群内の前記メモリセルのうちの１つの前記ソース領域と前記ソース線との間でそれぞれ電気的に接続された複数の第１のヒューズであって、前記第１のヒューズのそれぞれが、導電状態にある、複数の第１のヒューズと、
前記第２の群内の前記メモリセルのうちの１つの前記ソース領域と前記ソース線との間でそれぞれ電気的に接続された複数の第２のヒューズであって、前記第２のヒューズのそれぞれが、非導電状態にある、複数の第２のヒューズと、を更に備える、請求項７に記載のメモリアレイ。
【請求項１１】
請求項７に記載のメモリアレイであって、
前記行のうちの第１の行は、行方向に互いに隣接して配置される第１の複数の前記メモリセルを含み、前記第１の複数のメモリセルのそれぞれの前記ソース領域は、前記ソース線のうちの１つに電気的に接続されており、
前記行のうちの前記第１の行は、前記行方向に前記第１の複数の前記メモリセルを取り囲む第２の複数の前記メモリセルを含み、前記第２の複数のメモリセルのそれぞれの前記ソース領域は、前記ソース線のいずれにも電気的に接続されておらず、
前記行のうちの第２の行は、前記行のうちの前記第１の行に隣接し、前記行方向に互いに隣接して配置される第３の複数の前記メモリセルを含み、前記第３の複数のメモリセルのそれぞれの前記ソース領域は、前記ソース線のうちの１つに電気的に接続されており、
前記行のうちの前記第２の行は、前記行方向に前記第３の複数の前記メモリセルを取り囲む第４の複数の前記メモリセルを含み、前記第４の複数のメモリセルのそれぞれの前記ソース領域は、前記ソース線のいずれにも電気的に接続されておらず、
前記第１の複数のメモリセルのうちの１つ及び前記第４の複数のメモリセルのうちの１つは、同じ列にある、メモリアレイ。
【請求項１２】
メモリアレイであって、
行及び列に配置された複数のメモリセルであって、前記メモリセルのそれぞれは、
半導体基板内に形成され、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上に配設され前記チャネル領域の前記第１の部分から絶縁される浮遊ゲートと、
前記チャネル領域の第２の部分の上に配設され前記チャネル領域の前記第２の部分から絶縁される第２のゲートと、を含む、複数のメモリセルと、
前記行又は列のうちの対応する１つに沿ってそれぞれ延在する複数のゲート線であって、前記ゲート線及び対応する１つの行又は列のそれぞれについて、前記ゲート線は、前記対応する１つの行又は列内の１つ以上の前記メモリセルの第１の群の前記第２のゲートに電気的に接続され、前記対応する１つの行又は列内の１つ以上の前記メモリセルの第２の群の前記第２のゲートから電気的に絶縁されている、複数のゲート線と、
前記列のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記ドレイン領域にそれぞれ電気的に接続されている、複数のビット線と、
前記列のうちの１つ又は前記行のうちの１つにおいて、前記メモリセルのうちの少なくともいくつかの前記ソース領域にそれぞれ電気的に接続されている、複数のソース線と、を備える、メモリアレイ。
【請求項１３】
請求項１２に記載のメモリアレイであって、前記ゲート線及び対応する１つの行又は列のそれぞれについて、前記メモリアレイは、
前記第１のグループ内の前記メモリセルのうちの１つの前記第２のゲートを前記ゲート線にそれぞれ電気的に接続する、複数のゲート線コンタクトを更に備える、メモリアレイ。
【請求項１４】
前記ゲート線及び対応する１つの行又は列のそれぞれについて、前記第２の群内の前記メモリセルのそれぞれは、前記第２のゲートを前記ゲート線に電気的に接続するゲート線コンタクトを欠いている、請求項１３に記載のメモリアレイ。
【請求項１５】
請求項１２に記載のメモリアレイであって、前記ゲート線及び対応する１つの行又は列のそれぞれについて、前記メモリアレイは、
前記第１の群内の前記メモリセルのうちの１つの前記第２のゲートと前記ゲート線との間でそれぞれ電気的に接続された複数の第１のヒューズであって、前記第１のヒューズのそれぞれが導電状態にある、複数の第１のヒューズと、
前記第２の群内の前記メモリセルのうちの１つの前記第２のゲートと前記ゲート線との間にそれぞれ電気的に接続された複数の第２のヒューズであって、前記第２のヒューズのそれぞれが非導電状態にある、複数の第２のヒューズと、を更に備える、請求項１２に記載のメモリアレイ。
【請求項１６】
請求項１２に記載のメモリアレイであって、
前記行のうちの第１の行は、行方向に互いに隣接して配置される第１の複数の前記メモリセルを含み、前記第１の複数のメモリセルのそれぞれの前記第２のゲートは、前記ゲート線のうちの１つに電気的に接続されており、
前記行のうちの前記第１の行は、前記行方向に前記第１の複数の前記メモリセルを取り囲む第２の複数の前記メモリセルを含み、前記第２の複数のメモリセルのそれぞれの前記第２のゲートは、前記ゲート線のいずれにも電気的に接続されておらず、
前記行のうちの第２の行は、前記行のうちの前記第１の行に隣接し、前記行方向に互いに隣接して配置される第３の複数の前記メモリセルを含み、前記第３の複数のメモリセルのそれぞれの前記第２のゲートは、前記ゲート線のうちの１つに電気的に接続されており、
前記行のうちの前記第２の行は、前記行方向に前記第３の複数の前記メモリセルを取り囲む第４の複数の前記メモリセルを含み、前記第４の複数のメモリセルのそれぞれの前記第２のゲートは、前記ゲート線のいずれにも電気的に接続されておらず、
前記第１の複数のメモリセルのうちの１つ及び前記第４の複数のメモリセルのうちの１つは、同じ列にある、メモリアレイ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
３つ以上のゲートを有する分割ゲートメモリセルもまた既知である。例えば、図６に示されるように、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方の浮遊ゲート２０、チャネル領域１８の第２の部分の上方の選択ゲート２８（すなわち、第２のチャネル制御ゲート）、浮遊ゲート２０の上方の制御ゲート２２、及びソース領域１４の上方の消去ゲート３０を有するメモリセルは、既知である（例えば、米国特許第６，７４７，３１０号を参照されたく、これは参照によりあらゆる目的で本明細書に組み込まれる）。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、それらは電圧源に電気的に接続されている又は接続可能であることを意味する。プログラミングは、浮遊ゲート２０にそれ自体を注入するチャネル領域１８からの熱せられた電子によって示される。消去は、浮遊ゲート２０から消去ゲート３０へトンネリングする電子によって示される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
図１４は、様々なレベルのＶＭＭのブロック図である。図１４に示されるように、入力は、デジタルからアナログにデジタルアナログ変換器３１によって変換され、入力ＶＭＭ３２ａに提供される。入力ＶＭＭ３２ａによって生成された出力は、次に、次のＶＭＭ（隠しレベル２）３２ｃへの入力として提供される出力を生成する次のＶＭＭ（隠しレベル１）３２ｂへの入力として提供される、などとなる。ＶＭＭの３２の様々な層は、畳み込みニューラルネットワーク（ＣＮＮ）のシナプス及びニューロンの異なる層として機能する。各ＶＭＭは、スタンドアローンの不揮発性メモリアレイであり得、又は複数のＶＭＭは、同じ不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭは、同じ不揮発性メモリアレイの重なり合う部分を利用することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
図１９の頂部と底部において回路は、入力電流Ｉｉｎ０．．．ＩｉｎＮを入力電圧Ｖｉｎ０．．．ＶｉｎＮにログ変換するように働く。この図で示されるマトリクス入力は、Ｖｉｎ０．．．Ｖｉｎ５であり、選択ゲート線２８ａ１及び２８ａ２に印加される。具体的には、入力Ｖｉｎ０は、列１内の奇数セルについて選択ゲート線２８ａ１に印加される。Ｖｉｎ１は、列１内の偶数セルについて選択ゲート線２８ａ２に印加される。Ｖｉｎ２は、列２内の奇数セルについて選択ゲート線２８ａ１に印加される。Ｖｉｎ３は、列２内の偶数セルについて選択ゲート線２８ａ２に印加されるなど。マトリクス出力Ｉｏｕｔ０．．．Ｉｏｕｔ３は、ソース線１４ａに提供される。ビット線１６ａは、固定バイアス電圧ＶＢＬｒｄでバイアスされる。各出力Ｉｏｕｔは、メモリセルのその行内の全てのセルについてセル電流Ｉに、セルに格納された重みＷを乗じた値の合計である。したがって、このアーキテクチャについて、メモリセルの各行は、その行内のメモリセルに格納された重み値の合計によって決まる出力電流Ｉｏｕｔとして表される重み値を有する単一のシナプスとして作動する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
図２０は、ゲートカップリング／ソース加算マトリクス乗算器として配置された４ゲートのメモリセル（すなわち、図６に示されるものなど）のアレイの別の構成を示す。図２０のアレイの線は、ビット線１６ａが垂直に延び、メモリセルの各列についてそれらのうちの２つが存在することを除いて図１９中のものと同じである。具体的には、メモリセルの各列は、２本のビット線、すなわち隣接する対のメモリセルの全てのドレイン領域を一緒に接続する第１のビット線１６ａ１（同じビット線コンタクトを共有する２つのメモリセル）、及び次の隣接する対のメモリセルの全てのドレイン領域を一緒に接続する第２のビット線１６ａ２を含む。マトリクス入力Ｖｉｎ０．．．ＶｉｎＮは、選択ゲート線２８ａ１及び２８ａ２のままであり、マトリクス出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ソース線１４ａのままである。全ての第１のビット線１６ａ１のセットは、バイアスレベル（例えば、１．２ｖ）でバイアスされており、全ての第２のビット線１６ａ２のセットは、別のバイアスレベル（例えば、０ｖ）でバイアスされている。ソース線１４ａは、実質上のバイアスレベル（例えば、０．６ｖ）でバイアスされる。共通ソース線１４ａを共有するメモリセルの各ペアについて、出力電流は、上部セルから下部セルを差し引いた差動出力になる。したがって、各出力Ｉｏｕｔは、これらの差動出力の合計である。
Ｉｏｕｔ＝Σ（Ｉｉｊｕ*Ｗｉｊｕ−Ｉｉｊｄ*Ｗｉｊｄ）
ＳＬ電圧〜１／２  Ｖｄｄ、約０．５ｖ
したがって、このアーキテクチャについて、ペアのメモリセルの各行は、そのペアのメモリセルの行内のメモリセルに格納された重み値によって決まる差動出力の合計である出力電流Ｉｏｕｔとして表される重み値を有する単一のシナプスとして作動する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図２１は、ゲートカップリング／ソース加算マトリクス乗算器として配置された４ゲートのメモリセル（すなわち、図６に示されるものなど）のアレイの別の構成を示す。図２１のアレイの線は、消去ゲート線３０ａが水平に延び、制御ゲート線２２ａが垂直に延び、メモリセルの各列についてそれらのうちの２つが存在することを除いて図２０中のものと同じである。具体的には、メモリセルの各列は、２つの制御ゲート線、すなわち奇数行メモリセルの全ての制御ゲート２２を一緒に接続する第１の制御ゲート線２２ａ１、及び偶数行メモリセルの全ての制御ゲート２２ａを一緒に接続する第２の制御ゲート線２２ａ２を含む。マトリクス入力Ｖｉｎ０．．．ＶｉｎＮは、選択ゲート線２８ａ１及び２８ａ２のままであり、マトリクス出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ソース線１４ａのままである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
メモリベースの畳み込みニューラルネットワークにおいて、入力のセットは、特定の重みを乗じて、隠し層又は出力層用の所望の結果を生成する必要がある。上述のように、１つの技術は、先行する画像をスキャンすることである（例えば、水平及び垂直の方向の両方で画像全体にＸピクセルずつシフトされるＭ×Ｍフィルタ（カーネル）を使用したＮ×Ｎマトリクス）。ピクセルのスキャンは、メモリアレイに対する十分な入力が存在する限り、同時に少なくとも部分的に実行され得る。例えば、図２９に示されるように、Ｍのフィルタサイズ＝６（すなわち、３６ピクセルの６×６アレイ）を使用して、Ｎ×Ｎ画像アレイをＸ＝２のシフトを用いてスキャンすることができる。その例において、フィルタ内の６ピクセルの第１の行は、Ｎ2個の入力のメモリアレイへの入力のうち最初の６個に提供される。次に、フィルタ内の６ピクセルの第２の行は、Ｎ2個の入力の第２のＮ個の入力のうち入力の最初の６個に提供されるなど。これは、図２９の図の第１の行において表現されるが、ここで点は、上に示したように入力による乗算のためのメモリアレイ内に格納された重みを表す。次に、フィルタは、２ピクセルずつ右側にシフトされ、シフトされたフィルタ内の６ピクセルの第１の行は、第１のＮ個の入力の第３から第８の入力に提供され、６ピクセルの第２の行は、第２のＮ個の入力の第３から第８の入力に提供されるなど。ひとたびフィルタが画像の右側までシフトされると、フィルタは、左側に戻って再配置されるが、２ピクセルずつ下にシフトされ、ここでプロセスは、Ｎ×Ｎ画像全体がスキャンされるまで再び繰り返す。水平にシフトされたスキャンの各セットは、どのＮ2個のメモリアレイの入力が、乗算用のデータを有するかを示す台形により表現され得る。