(57)【要約】【課題】さらなる感度の向上を図ることが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を生成するＰＤ部８と、ＰＤ部８により生成された電子を転送する埋込み層７と、ＰＤ部８により生成された電子を増加するための電子増倍部７ａと、電子増倍部７ａおよび埋込み層７の少なくとも一部を覆うように形成された信号配線１７と、信号配線１７よりも上方に、信号配線１７により覆われていない埋込み層７の部分を覆うように配置される行選択線１８とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
電荷を生成する電荷生成部と、
前記電荷生成部により生成された電荷が転送される電荷転送領域と、
前記電荷生成部により生成された電荷を増加するための電荷増加部と、
前記電荷増加部および前記電荷転送領域の少なくとも一部を覆うように形成された第１遮光膜と、
前記第１遮光膜よりも上方に、前記第１遮光膜により覆われていない前記電荷転送領域の部分を覆うように配置される第２遮光膜とを備える、撮像装置。
【請求項２】
前記第１遮光膜および前記第２遮光膜のうち少なくとも一方は、信号配線または固定電圧配線からなる、請求項１に記載の撮像装置。
【請求項３】
前記第１遮光膜および前記第２遮光膜よりも上層に配置された第３遮光膜をさらに備える、請求項１または２に記載の撮像装置。
【請求項４】
前記第１遮光膜は、前記電荷増加部が延びる方向に沿って延びる第１部分と、前記電荷増加部が延びる方向と交差する方向に突出して延びる第２部分とを有し、
前記第２遮光膜は、前記電荷増加部が延びる方向と交差する方向に沿って延びる第３部分と、前記電荷増加部が延びる方向に突出して延びる第４部分とを有する、請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記電荷生成部で生成された電荷を転送するための複数の電荷転送電極をさらに備え、
前記第１遮光膜は、前記複数の電荷転送電極の一部を覆うように配置されており、
前記第２遮光膜は、少なくとも前記第１遮光膜に覆われていない前記電荷転送電極を覆うように配置されている、請求項１〜４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、電荷を増加するための電荷増加部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（電荷）を増倍（増加）するための電荷増加部を備えた撮像装置（ＣＭＯＳイメージセンサ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード部と、衝突電離により電子を増倍（増加）するための電界を印加する増倍ゲート電極とを備える撮像装置（ＣＭＯＳイメージセンサ）が開示されている。
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の撮像装置にあっては、衝突電離により電子を増倍することにより、感度を高くすることが可能となるので、監視カメラや暗視カメラなど、光量が乏しい環境下で用いられる製品に適したものである一方、さらなる感度の向上が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、さらなる感度の向上を図ることが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、電荷を生成する電荷生成部と、電荷生成部により生成された電荷が転送される電荷転送領域と、電荷生成部により生成された電荷を増加するための電荷増加部と、電荷増加部および電荷転送領域の少なくとも一部を覆うように形成された第１遮光膜と、第１遮光膜よりも上方に、第１遮光膜により覆われていない電荷転送領域の部分を覆うように配置される第２遮光膜とを備える。
【発明の効果】
【０００８】
上記の構成により、撮像装置のさらなる感度の向上を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
図１は、本実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、本実施形態による画素の平面図である。図３および図４は、本実施形態による画素の断面図である。図５は、本実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。なお、本実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
本実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１２】
図３に示すように、画素１は、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域５の表面に、各画素１をそれぞれ分離するための画素分離領域６が形成されている。画素分離領域６によって囲まれる各画素１のｐ型ウェル領域５の表面には、ｎ−型不純物領域からなる埋込み層７を挟むように所定の間隔を隔てて、信号電荷を生成するフォトダイオード部（ＰＤ部）８およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）９が形成されている。なお、埋込み層７は、本発明の「電荷転送領域」の一例であり、フォトダイオード部（ＰＤ部）８は、本発明の「電荷生成部」の一例である。
【００１３】
ＰＤ部８は、画素分離領域６に隣接するとともに、埋込み層７に隣接するように形成されている。ＦＤ領域９は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。このＦＤ領域９は、埋込み層７に隣接するように形成されている。
【００１４】
埋込み層７の上面上には、ＳｉＯ２膜からなるゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、ポリシリコン膜からなる、転送ゲート電極１１と増倍ゲート電極１２と転送ゲート電極１３と蓄積ゲート電極１４と読出ゲート電極１５とを含む５つの電荷転送電極１６が、ＰＤ部８側（矢印Ｘ１方向側）からＦＤ領域９側（矢印Ｘ２方向側）に向かってこの順番で形成されている。この複数の電荷転送電極１６は、ＰＤ部８で生成された信号電荷をＦＤ領域９に転送する機能を有している。増倍ゲート電極１２下の埋込み層７には、電子増倍部７ａが設けられている。なお、電子増倍部７ａは、本発明の「電荷増加部」の一例である。蓄積ゲート電極１４下の埋込み層７には、電子蓄積部７ｂが設けられている。また、ＦＤ領域９には、コンタクト部９１を介して信号を取り出すための１層目配線からなる配線９２が電気的に接続されている。
【００１５】
ここで、本実施形態では、複数の電荷転送電極１６の上方には、遮光機能を有する信号配線１７（１層目配線）、行選択線１８（２層目配線）、信号配線１９〜２２（３層目配線）および電源配線２３（４層目配線）が設けられている。なお、信号配線１７は、本発明の「第１遮光膜」の一例であるとともに、行選択線１８は、本発明の「第２遮光膜」の一例である。また、電源配線２３は、本発明の「第３遮光膜」の一例である。
【００１６】
図２に示すように、信号配線１７は、電子増倍部７ａが延びる方向（Ｙ方向）に沿って延びる第１部分１７１と、電子増倍部７ａが延びる方向（Ｙ方向）と交差する方向（矢印Ｘ２方向側）に突出して延びる第２部分１７２とを有している。この信号配線１７は、電荷転送電極１６を駆動する信号配線として機能する。なお、信号配線１７は、固定電圧（電源電圧、バイアス電圧、接地電圧）配線により形成してもよい。信号配線１７の第１部分１７１は、平面的に見て、転送ゲート電極１１と重なるように配置されている。信号配線１７の第２部分１７２は、５つの電荷転送電極１６のうちの４つ（増倍ゲート電極１２、転送ゲート電極１３および蓄積ゲート電極１４）を覆うように形成されている。
【００１７】
行選択線１８は、信号配線１７よりも上方（図３に示す矢印Ｚ１方向側）に信号配線１７と少なくとも一部がオーバーラップするように配置されるとともに、信号配線１７の第２部分１７２の端部１７２ａよりもＦＤ側（ＰＤ部８が形成される側とは反対側）（矢印Ｘ２方向側）に延びるように形成されている。行選択線１８は、電子増倍部７ａが延びる方向（Ｙ方向）と交差する方向（Ｘ方向）に沿って延びる第３部分１８１と、電子増倍部７ａが延びる方向（矢印Ｙ２方向側）に突出して延びる第４部分１８２とを有している。なお、行選択線１８は、電荷転送電極１６を駆動する信号配線、または、固定電圧（電源電圧、バイアス電圧、接地電圧）配線により形成してもよい。信号配線１７の第２部分１７２と行選択線１８の第４部分１８２との少なくとも一部（図２の斜線部Ａ）がオーバーラップするように配置されている。図３に示すように、行選択線１８は、信号配線１７に覆われていない電荷転送電極１６（読出ゲート電極１５）を覆うように配置されるとともに、信号配線１７の第２部分１７２の端部１７２ａと、配線９２の端部９２ａとの間の隙間Ｂを覆うように配置されている。
【００１８】
２層目配線からなる行選択線１８の第４部分１８２の端部１８２ａは、ＦＤ領域９に接続されている配線９２の端部９２ａよりも矢印Ｘ２方向側に延びないように形成されている。なお、本実施形態では、第４部分１８２の端部１８２ａと配線９２の端部９２ａとは、Ｘ方向の略同一の位置に位置している。これにより、配線９２（１層目配線）の上方に第４部分１８２（２層目配線）が重ならないので、配線９２と第４部分１８２との間の寄生容量が増えるのを抑制することができる。これにより、配線９２と第４部分１８２との間の寄生容量が小さくなるので、少ない電荷（電子）で大きな電圧幅を有する読出電圧を得る（感度を向上させる）ことが可能となる。なお、ＦＤ領域９における電荷／電圧変換係数は、ＦＤ領域９の容量値分の１に略比例する。つまり、少ない電荷（電子）で大きな電圧幅を有する読出電圧を得る（感度を向上させる）ためには、ＦＤ領域９の容量が小さいことが望ましい。
【００１９】
図４に示すように、転送ゲート電極１１には、コンタクト部１７ａを介して、電圧制御のためのクロック信号Φ１を供給する２層目配線からなる信号配線１７が電気的に接続されている。増倍ゲート電極１２、転送ゲート電極１３、蓄積ゲート電極１４および読出ゲート電極１５には、それぞれ、コンタクト部２４〜２７と、１層目配線からなる配線層２８〜３１と、コンタクト部３２〜３５と、２層目配線からなるパッド層３６〜３９と、コンタクト部４０〜４３とを介して、電圧制御のためのクロック信号Φ２〜Φ５を供給する３層目配線からなる信号配線１９〜２２が電気的に接続されている。なお、信号配線１９〜２２は、行選択線１８の上方に形成されている。また、信号配線１９〜２２は、マトリクス状に配置されている画素１の列毎に形成されている。
【００２０】
信号配線１９〜２２の上方には、電源電圧（ＶＤＤ）を供給する４層目配線からなる電源配線２３が形成されている。電源配線２３は、ＰＤ部８、転送ゲート電極１１上の信号配線１７および増倍ゲート電極１２上の信号配線１９に対応する領域に開口部２３ａが設けられており、ＰＤ部８、転送ゲート電極１１上の信号配線１７および増倍ゲート電極１２上の信号配線１９に対応する領域以外の領域を覆う遮光膜としての機能を有する。電源配線２３の開口部２３ａに対応する領域の上方には、マイクロレンズ４４（図３参照）が設けられ、マイクロレンズ４４は、画素１に対して入射する光を集光する機能を有している。これにより、マイクロレンズ４４を介して入射した光の一部（図３に示す矢印Ａ）が、ＰＤ部８に対してＸ方向にずれて入射した場合でも、埋込み層７に入射してしまうのを抑制することが可能である。
【００２１】
図５に示すように、各々の画素１には、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３と、グローバルリセットトランジスタＴｒ４とが設けられている。リセットゲートトランジスタＴｒ１のゲートには、図示しないリセットゲート線が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のソース／ドレインの一方は、電源配線２３（ＶＤＤ線）に接続されている。このリセットゲートトランジスタＴｒ１のソース／ドレインの他方は、ＦＤ領域９に接続されている。このグローバルリセットトランジスタＴｒ４のソース／ドレインの他方は、電源配線２３（ＶＤＤ線）に接続されている。増幅トランジスタＴｒ２のソース／ドレインの一方は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方（リセットドレインＲＤ）に接続されており、増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のゲートには、行選択線１８が接続され、画素選択トランジスタＴｒ３のソース／ドレインの他方には、出力線４５が接続されている。なお、行選択線１８および出力線４５は、それぞれ、図１に示すように、行選択レジスタ３および列選択レジスタ４に接続されている。
【００２２】
図６および図７は、本発明の本実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２３】
まず、ＰＤ部８に光が入射すると、光電変換により、ＰＤ部８に電子が生成される。そして、図６に示す期間Ａにおいて、ＰＤ部８（約３Ｖ）により生成された電子は、転送ゲート電極１１下の埋込み層７（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極１２下の埋込み層７（電子増倍部７ａ）に転送される。この後、電子は、期間Ｂにおいて転送ゲート電極１３下の埋込み層７に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極１４下の埋込み層７（電子蓄積部７ｂ）に転送される。なお、期間Ｄでは、後述する増倍された電子が、ＦＤ領域９（約５Ｖ）に転送される。
【００２４】
電子の増倍動作においては、図６の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極１４下の埋込み層７（電子蓄積部７ｂ）に電子が蓄積された状態で、図７に示す期間Ｅにおいて、増倍ゲート電極１２がオン状態にされるとともに、期間Ｆにおいて、転送ゲート電極１３がオン状態にされる。そして、蓄積ゲート電極１４がオフ状態にされることにより、電子蓄積部７ｂに蓄積された電子は、転送ゲート電極１３下の埋込み層７（約４Ｖ）を介して、より高電位である増倍ゲート電極１２下の埋込み層７（電子増倍部７ａ）に転送されるとともに、衝突電離により増倍される。そして、期間Ｇにおいて、転送ゲート電極１３がオフ状態にされることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作が複数回行われる。また、電子の増倍動作が終わった後、電子は、増倍ゲート電極１２下の埋込み層７（電子増倍部７ａ）に蓄積され、各行毎にＦＤ領域９に電子が読み出されるように構成されている。これにより、全ての画素１に蓄積された電子のリセットと電子の蓄積の開始とを一斉に行うグローバルシャッタを行うことが可能となる。
【００２５】
本実施形態では、上記のように、信号配線１７よりも上方に、信号配線１７により覆われていない埋込み層７の部分（読出しゲート電極１５）を覆うように配置される行選択線１８を備えることによって、読出ゲート電極１５上の信号配線１７と配線９２との隙間Ｂ（図３参照）を行選択線１８により覆うことができるので、電子の増倍動作中に、入射光の一部が埋込み層７に漏れ込むのを抑制することができる。これにより、電子の増倍動作の期間を長くしても埋込み層７に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）を抑制することができるので、短い撮像期間に蓄積された電子を長い時間かけて増倍することができる。その結果、撮像装置の感度を高めながら、シャッタの高速化を行うことができる。
【００２６】
また、本実施形態では、上記のように、第１部分１７１と第２部分１７２とを信号配線１７により形成することによって、たとえば、第１部分１７１と第２部分１７２とを信号配線とは別個に形成する場合に比べて、ＣＭＯＳイメージセンサの画素構造を簡略化することができる。
【００２７】
また、本実施形態では、上記のように、信号配線１７および行選択線１８よりも上層に電源配線２３を配置することによって、信号配線１７および行選択線１８のみを配置する場合と比べ、入射光が埋込み層７に漏れ込むのをより抑制することができる。
【００２８】
また、本実施形態では、上記のように、信号配線１７の第２部分１７２と、行選択線１８の第４部分１８２とがそれぞれ交差する方向に突出するように延びることによって、第２部分１７２と第４部分１８２とを所定の方向にそろえて突出させる場合に比べて、入射光の漏れ込みをより抑制することができる。また、信号配線１７の第２部分１７２と行選択線１８の第４部分１８２とをオーバーラップするように配置することによって、信号配線１７の第２部分１７２のみを配置する場合と比べ、入射光が埋込み層７に漏れ込むのをより抑制することができる。
【００２９】
また、本実施形態では、上記のように、行選択線１８の第４部分１８２を、信号配線１７の第２部分１７２に覆われていない読出ゲート電極１５を覆うように配置することによって、行選択線１８の第４部分１８２により読出ゲート電極１５を遮光することができるので、読出ゲート電極１５に入射光が漏れ込むのを抑制することができる。
【００３０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３１】
たとえば、上記実施形態では、撮像装置の一例として各画素１において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素１において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００３２】
また、上記実施形態では、ＰＤ部８とＦＤ領域９との間に、転送ゲート電極１１、増倍ゲート電極１２、転送ゲート電極１３、蓄積ゲート電極１４および読出ゲート電極１５の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部８とＦＤ領域９との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００３３】
また、上記実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域５の表面に埋込み層７、ＰＤ部８およびＦＤ領域９を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層７、ＰＤ部８およびＦＤ領域９を形成するようにしてもよい。
【００３４】
また、上記実施形態では、信号電荷として電子を用いる例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いてもよい。
【００３５】
また、上記実施形態では、第１遮光膜として信号配線１７を用いる例を示したが、本発明はこれに限らず、第１遮光膜として信号配線１７以外の配線を用いてもよい。
【００３６】
また、上記実施形態では、第２遮光膜として行選択線１８を用いる例を示したが、本発明はこれに限らず、第２遮光膜として行選択線１８以外の配線を用いてもよい。
【００３７】
また、上記実施形態では、第３遮光膜として電源配線２３を用いる例を示したが、本発明はこれに限らず、第３遮光膜として電源配線２３以外の配線を用いてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の一実施形態による画素の平面図である。
【図３】図２の２００−２００線に沿った断面図である。
【図４】図２の２５０−２５０線に沿った断面図である。
【図５】本発明の一実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図６】本発明の一実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【図７】本発明の一実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【符号の説明】
【００３９】
７        埋込み層（電荷転送領域）
７ａ      電子増倍部（電荷増加部）
８        フォトダイオード部（ＰＤ部）（電荷生成部）
１６      電荷転送電極
１７      信号配線（第１遮光膜）
１８      行選択線（第２遮光膜）
２３      電源配線（第３遮光膜）
１７１    第１部分
１７２    第２部分
１７２ａ  端部
１８１    第３部分
１８２    第４部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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