(57)【要約】【課題】ＳＯＩ層のばらつきによる耐圧の依存性が低く、素子面積を小さくすることが可能なＥＳＤ保護素子を提供すること。【解決手段】ＢＯＸ酸化膜、Ｎ＋埋込層、及びＰ型ＳＯＩ層が順に積層された略直方体形状のＳＯＩ基板と、前記ＳＯＩ基板におけるＰ型ＳＯＩ層側の第１の矩形面において、対向する二辺に沿ってそれぞれ形成されたドレイン及びソースと、前記ＳＯＩ基板における、前記第１の面の前記ドレイン及びソースが沿って形成された二辺に直交する二面に形成された絶縁ゲートと、保護対象装置の入力端子における電圧を検出する電圧検出手段と、を備え、前記電圧検出手段により閾値電圧を超える電圧が検出されたときに、前記絶縁ゲートが駆動されることを特徴とする、ＥＳＤ保護素子。【選択図】図１
2010135613.tif 000002
【特許請求の範囲】
【請求項１】
ＢＯＸ酸化膜、Ｎ＋埋込層、及びＰ型ＳＯＩ層が順に積層された略直方体形状のＳＯＩ基板と、
前記ＳＯＩ基板におけるＰ型ＳＯＩ層側の第１の矩形面において、対向する二辺に沿ってそれぞれ形成されたドレイン及びソースと、
前記ＳＯＩ基板における、前記第１の面の前記ドレイン及びソースが沿って形成された二辺に直交する二面に形成された絶縁ゲートと、
保護対象装置の入力端子における電圧を検出する電圧検出手段と、を備え、
前記電圧検出手段により閾値電圧を超える電圧が検出されたときに、前記絶縁ゲートが駆動されることを特徴とする、
ＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ等の装置をＥＳＤ（Electrostatic  Discharge；静電気放電）から保護するためのＥＳＤ保護素子に関する。
【背景技術】
【０００２】
従来、ＩＣ等の回路を上記ＥＳＤから保護するためのＥＳＤ保護素子、ＥＳＤ保護回路等が用いられている。その一例として、第１導電型の半導体基板における一表面に区画されたソース形成領域とドレイン形成領域のうちのソース形成領域の表層部にセル毎に多数形成された第２導電型のベース領域と、ベース領域での表層部に形成された第１導電型のソース領域と、半導体基板での少なくともベース領域の一部領域に対しゲート絶縁膜を介して配置されたゲート電極と、ベース領域の一部領域およびソース領域の一部領域と接するように配置されたソース電極と、を備えた横形絶縁ゲート型トランジスタについての発明が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−４０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の横形絶縁ゲート型トランジスタにおいては、ＳＯＩ層厚のばらつきによって、素子耐圧（ＥＳＤ素子としての性能）のばらつきが大きくなるという問題が生じる。
【０００４】
図３は、上記従来の横形絶縁ゲート型トランジスタを簡略に示した図であり、図４は、係る横形絶縁ゲート型トランジスタにおけるＳＯＩ層厚とＣＥ間（コレクタ−エミッタ間）耐圧との関係を示す表である。図４に示す如く、ＳＯＩ層厚が１割程度変化するのに応じてＣＥ間耐圧も１〜３割程度変化しており、ＥＳＤ素子としての性能がＳＯＩ層厚に応じてばらつくことが判る。
【０００５】
この種のトランジスタにおいて高ＥＳＤ耐圧を実現するには、電流径路の抵抗値を下げるために高濃度なＰＮ接合（図３、４参照）を実現する必要がある。高濃度なＰＮ接合を実現するためには、注入ドーズ量を高くするか、イオン注入後の拡散時間を長くする必要がある。
【０００６】
ところが、注入ドーズ量を高くすると、素子に欠陥が発生しやすくなり、また注入時間が長くなってコストの増大を招く。また、拡散時間を長くすると、埋込層のイオンも同時に拡散させることとなるため、他のデバイスにおける縦方向の耐圧を低下させてしまう。更に、拡散時間を長くすることで、コストの増大やウエハの流動性低下を招くこととなる。
【０００７】
また、高ＥＳＤ耐圧を実現する他の手法として、埋込層と接合するイオン注入領域の接合面積を広くして電流集中による発熱起因の破壊を緩和することが考えられるが、この場合、素子面積が増大してコストの増大を招いてしまう。
【０００８】
本発明はこのような課題を解決するためのものであり、ＳＯＩ層のばらつきによる耐圧の依存性が低く、素子面積を小さくすることが可能なＥＳＤ保護素子を提供することを、主たる目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の一態様は、
ＢＯＸ酸化膜、Ｎ＋埋込層、及びＰ型ＳＯＩ層が順に積層された略直方体形状のＳＯＩ基板と、
前記ＳＯＩ基板におけるＰ型ＳＯＩ層側の第１の矩形面において、対向する二辺に沿ってそれぞれ形成されたドレイン及びソースと、
前記ＳＯＩ基板における、前記第１の面の前記ドレイン及びソースが沿って形成された二辺に直交する二面に形成された絶縁ゲートと、
保護対象装置の入力端子における電圧を検出する電圧検出手段と、を備え、
前記電圧検出手段により閾値電圧を超える電圧が検出されたときに、前記絶縁ゲートが駆動されることを特徴とする、
ＥＳＤ保護素子である。
【００１０】
この本発明の一態様によれば、ＳＯＩ層のばらつきによる耐圧の依存性が低く、素子面積を小さくすることができる。
【００１１】
なお、本発明の他の態様として、
外部から信号が入力される入力パッドに、ＩＣ内部回路と本発明の一態様に係るＥＳＤ保護素子が並列に接続された電子装置、
として構成されてもよい。
【発明の効果】
【００１２】
本発明によれば、ＳＯＩ層のばらつきによる耐圧の依存性が低く、素子面積を小さくすることが可能なＥＳＤ保護素子を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１４】
以下、本発明の一実施例に係るＥＳＤ保護素子１０について説明する。図１は、本発明の一実施例に係るＥＳＤ保護素子１０及びこれを利用した電子装置１のシステム構成例である。電子装置１は、入力パッド２と、保護対象装置であるＩＣ内部回路３と、ＥＳＤ保護素子１０と、を備える。電子装置１においてＥＳＤ保護素子１０は、ＩＣ内部回路３と並列に入力パッド２に接続されている。
【００１５】
ＥＳＤ保護素子１０は、ＢＯＸ酸化膜２２、Ｎ＋埋込層２４、及びＰ型ＳＯＩ層２６が順に積層された略直方体形状のＳＯＩ基板２０を備える。ＳＯＩ基板２０のＰ型ＳＯＩ層２６側の矩形面においては、対向する二辺に沿ってそれぞれドレイン３０及びソース３２が形成されている。ドレイン３０とソース３２の間は、例えば酸化膜（ＬＯＣＯＳ）３４により絶縁されている。そして、ドレイン３０が入力パッド２に、ソース３２がグランド端子３６に、それぞれ接続される。
【００１６】
ＳＯＩ基板２０における、ドレイン３０及びソース３２が形成された側の二辺に直交する二面には、トレンチ側壁４０、４２、及びこれらによってＳＯＩ基板２０と絶縁されたゲート４４、４６が形成されている。
【００１７】
また、入力パッド２とＥＳＤ保護素子１０を接続する電力線には、基準電位と比較した電圧（＝ＩＣ内部回路の入力端子における電圧）を検出して電圧信号を出力するためのコンパレータ５０、増幅器５２等が接続されている。
【００１８】
コンパレータ５０は、入力された電圧が閾値を超える場合に、所定の電圧信号を増幅器５２に出力する。増幅器５２は、これを増幅してゲート４４、４６に電圧印加を行なう。
【００１９】
ゲート４４、４６に電圧印加されると、Ｐ型ＳＯＩ層２６のゲート４４、４６近傍においてＮチャネルが形成される。これによって、ドレイン３０とＮ＋埋込層２４、及びＮ＋埋込層２４とソース３２が導通する。
【００２０】
図１における矢印は、ゲート４４、４６に電圧印加されることによって生じる電流径路を示している。ここで、ドレイン３０とソース３２が直接導通するのを回避するために、ドレイン３０とソース３２の間隔は、ドレイン３０及びソース３２とＮ＋埋込層２４の間隔との比較で十分なものであることが望ましい。
【００２１】
そして、コンパレータ５０における閾値は、ＩＣ内部回路３に入力される通常の電圧信号がＨｉ−Ｌｏの２値信号であるとすると、Ｈｉ信号の電圧に比して高い電圧とする。こうすることにより、ＥＳＤ保護素子１０がＩＣ内部回路３に入力される通常の電圧信号を引き込んでグランド端子３６に流してしまうという不都合を回避することができる。
【００２２】
また、ＥＳＤ（Electrostatic  Discharge；静電気放電）による電流が入力パッド２に流入した際には、速やかにゲート４４、４６が駆動されてドレイン３０とＮ＋埋込層２４、及びＮ＋埋込層２４とソース３２が導通する。ＥＳＤによる電流は、ＩＣ等に入力される電圧信号におけるＨｉ信号の電圧に比して高い電圧を有するからである。この結果、ＥＳＤによる電流はＩＣ内部回路３には流れず、ＩＣ内部回路３よりも低抵抗なＥＳＤ保護素子１０内の電流径路を通ってグランド端子３６に流れることとなる。従って、ＩＣ内部回路３をＥＳＤから適切に保護することができる。
【００２３】
図２は、本実施例のＥＳＤ保護素子１０について、ＳＯＩ層厚とＤＳ間（ドレイン−ソース間）の耐圧との関係を示す図である。なお、本出願人は、実験により図２及び図４の結果を得ている。図２に示す如く、本実施例のＥＳＤ保護素子１０では、ＳＯＩ層厚が１割程度変化するのに応じてＣＥ間耐圧も０コンマ２〜０コンマ３割程度しか変化しておらず、ＳＯＩ層厚とＤＳ間耐圧の相関性が、図４に示す従来構造のものに比して小さいことが判る。
【００２４】
また、電流径路がＳＯＩ基板２０の外周部を巡っているため、効率的な構造となっている。従って、素子のサイズを小さくすることができる。
【００２５】
本実施例のＥＳＤ保護素子１０によれば、ＳＯＩ層のばらつきによる耐圧の依存性を低減すると共に素子面積を小さくすることができる。
【００２６】
以下、本実施例のＥＳＤ保護素子１０（及びこれと同一のＳＯＩ基板から形成される電子装置１）の製造工程について説明する。
【００２７】
まず、ＳＯＩ基板を用意する。このＳＯＩ基板は、ＥＳＤ保護素子１０及びＩＣ内部回路の双方の基板となるものであり、ＢＯＸ酸化膜、Ｎ＋埋込層、及びＰ型ＳＯＩ層が順に積層されている。
【００２８】
次に、Ｐ型ＳＯＩ層上にフィールド酸化膜を形成する。フィールド酸化膜は、例えば実施例で例示したＬＯＣＯＳである。
【００２９】
続いて、ＳＯＩ基板にトレンチを形成し、ＥＳＤ保護素子１０とその他の部分を分離する。トレンチの外壁には酸化膜を形成して絶縁する。
【００３０】
そして、トレンチ内部にポリシリコン等の導電体を埋め込み、ゲート４４、４６とする。
【００３１】
次に、ドレイン３０及びソース３２となる領域にイオン注入を行なう。
【００３２】
最後に、ドレイン３０を入力パッド２に、ソース３２をグランド端子３６に、それぞれ接続する。
【００３３】
なお、ＩＣ内部回路３の形成については、本発明の中核をなさないので、説明を省略する。
【００３４】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００３５】
本発明は、自動車製造業や自動車部品製造業等に利用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例に係るＥＳＤ保護素子１０及びこれを利用した電子装置１のシステム構成例である。
【図２】本実施例のＥＳＤ保護素子１０について、ＳＯＩ層厚とＤＳ間の耐圧との関係を示す図である。
【図３】従来の横形絶縁ゲート型トランジスタを簡略に示した図である。
【図４】従来の係る横形絶縁ゲート型トランジスタにおけるＳＯＩ層厚とＣＥ間（コレクタ−エミッタ間）耐圧との関係を示す表である。
【符号の説明】
【００３７】
１  電子装置
２  入力パッド
３  ＩＣ内部回路
１０  ＥＳＤ保護素子
２０  ＳＯＩ基板
２２  ＢＯＸ酸化膜
２４  Ｎ＋埋込層
２６  Ｐ型ＳＯＩ層
３０  ドレイン
３２  ソース
３４  酸化膜
３６  グランド端子
４０、４２  トレンチ側壁
４４、４６  ゲート
５０  コンパレータ
５２  増幅器
【図１】
2010135613.tif 000003
【図２】
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【図３】
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【図４】
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