(57)【要約】【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。【選択図】図２
2010135633.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上部に配設された第１の層間絶縁膜と、
前記第１の層間絶縁膜に埋め込まれ、前記半導体基板に対向する上面が前記第１の層間絶縁膜の上面と面一に配設され、互いに離間して配置された複数の第１の導電体と、
前記第１の層間絶縁膜及び前記第１の導電体の表面上部に配設された第２の層間絶縁膜と、
前記第２の層間絶縁膜によって分離され、前記第１の導電体と接続され、前記第１の導電体に対向する上面が前記第２の層間絶縁膜の上面と面一に配設され、前記第２の層間絶縁膜を挟んで相対向する側面に、前記第１の層間絶縁膜の側から順に、前記第２の層間絶縁膜より比誘電率の高い第１の側壁絶縁膜、及び第２の側壁絶縁膜を有する複数の第２の導電体と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１の導電体は、コンタクトプラグ、ビアプラグ、及び配線のいずれか１つからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の層間絶縁膜と前記第２の層間絶縁膜とは同じ膜質の絶縁膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の側壁絶縁膜はシリコン窒化膜、前記第２の側壁絶縁膜、前記第１の層間絶縁膜、及び前記第２の層間絶縁膜はシリコン酸化膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の表面上部に、第１の導電体及び第１の層間絶縁膜の上面が面一に形成され、前記上面に、前記第１の層間絶縁膜より比誘電率の高いストッパ絶縁膜、次に、前記ストッパ絶縁膜より比誘電率の低い側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜を貫通して、次に、前記ストッパ絶縁膜を貫通して前記第１の導電体に達する開口を形成する工程と、
前記開口に、前記第１の導電体に接続する第２の導電体を埋め込み、前記側壁絶縁膜及び前記第２の導電体の上面を面一に形成する工程と、
前記第２の導電体間の前記側壁絶縁膜を異方的にエッチングし、前記ストッパ絶縁膜を露出させ、次に、前記ストッパ絶縁膜を異方的にエッチングし、前記第１の層間絶縁膜の表面を露出させ、その後、前記第１の層間絶縁膜の露出した表面を前記第１の導電体の上面より前記半導体基板の側に下がるまでエッチングする工程と、
前記第１の導電体、前記ストッパ絶縁膜、前記側壁絶縁膜、及び前記第２の導電体を埋め込むように第１の層間絶縁膜と同様の膜質の第２の層間絶縁膜を堆積する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小さい配線間隔を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ等の半導体装置では、大容量化、すなわち微細化が進められている。特に、メモリセル部等においては、配線の微細化と共に、隣接する配線間のピッチが狭められる。配線を狭ピッチ化すると、配線間容量が目立ってくる。容量を低減させるため、配線層を薄くして、隣接配線間の対向面積を小さくする対策が有効である。配線層を薄くして電流を確保するために、配線層の低抵抗化が必要となり、例えば、Ｃｕ配線が使用されることが多い。
【０００３】
一方、微細な配線の抵抗を一定とすることは重要である。配線層は、横幅の寸法と共に、深さ方向の寸法が一定である溝に形成されることが必要である。例えば、半導体基板上に形成された複数の不揮発性半導体記憶素子（メモリセル）が形成された素子領域の表面に層間絶縁膜を形成し、この層間絶縁膜上にストッパ膜としてシリコン窒化膜を形成し、そのシリコン窒化膜を下面とするビット線配線溝を形成し、ビット線配線溝に配線用メタルを埋め込む工程とを備えたＮＡＮＤ型不揮発性メモリである半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
【０００４】
開示された半導体装置は、ビット線配線溝加工での溝深さの制御性が向上するものの、並行に配列されたビット線配線間にストッパ膜としてシリコン窒化膜が存在するときの配線間の容量及びリーク電流等については言及がなされていない。つまり、微細化に伴い並行に配列された配線間隔がより狭まり、配線間にシリコン窒化膜が存在すると、シリコン酸化膜系の層間絶縁膜に比較して、比誘電率の高いシリコン窒化膜を用いているので、配線間容量が増大するという問題が発生する。また、シリコン酸化膜系の層間絶縁膜の上に、シリコン窒化膜を積層することにより、界面でリーク電流が増加するという問題が発生する。
【特許文献１】特開２００５−１５０３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面上部に配設された第１の層間絶縁膜と、前記第１の層間絶縁膜に埋め込まれ、前記半導体基板に対向する上面が前記第１の層間絶縁膜の上面と面一に配設され、互いに離間して配置された複数の第１の導電体と、前記第１の層間絶縁膜及び前記第１の導電体の表面上部に配設された第２の層間絶縁膜と、前記第２の層間絶縁膜によって分離され、前記第１の導電体と接続され、前記第１の導電体に対向する上面が前記第２の層間絶縁膜の上面と面一に配設され、前記第２の層間絶縁膜を挟んで相対向する側面に、前記第１の層間絶縁膜の側から順に、前記第２の層間絶縁膜より比誘電率の高い第１の側壁絶縁膜、及び第２の側壁絶縁膜を有する複数の第２の導電体とを備えていることを特徴とする。
【０００７】
本発明の別態様の半導体装置の製造方法は、半導体基板の表面上部に、第１の導電体及び第１の層間絶縁膜の上面が面一に形成され、前記上面に、前記第１の層間絶縁膜より比誘電率の高いストッパ絶縁膜、次に、前記ストッパ絶縁膜より比誘電率の低い側壁絶縁膜を堆積する工程と、前記側壁絶縁膜を貫通して、次に、前記ストッパ絶縁膜を貫通して前記第１の導電体に達する開口を形成する工程と、前記開口に、前記第１の導電体に接続する第２の導電体を埋め込み、前記側壁絶縁膜及び前記第２の導電体の上面を面一に形成する工程と、前記第２の導電体間の前記側壁絶縁膜を異方的にエッチングし、前記ストッパ絶縁膜を露出させ、次に、前記ストッパ絶縁膜を異方的にエッチングし、前記第１の層間絶縁膜の表面を露出させ、その後、前記第１の層間絶縁膜の露出した表面を前記第１の導電体の上面より前記半導体基板の側に下がるまでエッチングする工程と、前記第１の導電体、前記ストッパ絶縁膜、前記側壁絶縁膜、及び前記第２の導電体を埋め込むように第１の層間絶縁膜と同様の膜質の第２の層間絶縁膜を堆積する工程とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１０】
本発明の実施例に係る、例えば、ＮＡＮＤ型不揮発性メモリである半導体装置及びその製造方法について、図１乃至図５を参照しながら説明する。図１は半導体装置のメモリセル領域の構成を模式的に示す平面図である。図２は半導体装置のメモリセル領域の構成を模式的に示す図で、図２（ａ）は図１のＡ−Ａ線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図である。図３は半導体装置の製造方法を工程順に模式的に示す断面図で、図２（ａ）の１点鎖線の領域に相当する領域である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す断面図である。なお、半導体基板の表面において、半導体基板から離れる方向を上または上方向として説明する。
【００１１】
ＮＡＮＤ型不揮発性メモリである半導体装置は、メモリトランジスタを有するメモリセル、直列に接続された複数のメモリセルからなるメモリセルブロック、及びメモリセルブロックを選択するための選択トランジスタを有している。
【００１２】
図１に示すように、半導体装置１は、メモリトランジスタ１６及び選択トランジスタ１８の直列接続からなるＮＡＮＤ構成の素子領域１３が、半導体基板１１の表面に、紙面左右方向に延在し、紙面上下方向に離間して配設されている。素子分離領域１５が、半導体基板１１の表面に、個々の素子領域１３を紙面上下方向に分離するように、紙面左右方向に延在している。
【００１３】
メモリトランジスタ１６のゲート電極であるデータ選択線１７が紙面上下方向に延在し、紙面左右方向に離間して配設されている。選択トランジスタ１８のゲート電極であるブロック選択線１９が、メモリセルブロックの端部に配置され、紙面上下方向に延在し、紙面左右方向に離間して配設されている。メモリセル６は、例えば、素子領域１３とデータ選択線１７とが交わる領域を中心した領域であり、紙面上下左右にマトリクス状に配列されている。
【００１４】
メモリセルブロックに接続するデータ転送線をなす第２配線３３は、ビット線とも称され、例えば、平面図で素子領域１３の上部に重なるように、半導体基板１１の側から数えて第２番目の配線として配設されている。第２配線３３は、例えば、断面が円形または楕円形を有するビアプラグ３１を介して、半導体基板１１表面の選択トランジスタ１８のドレイン（またはソース）に接続されている。図示を省略しているが、メモリセルブロックの選択トランジスタ１８とは反対側の端部に別の選択トランジスタが配設され、この選択トランジスタのソース（またはドレイン）が、例えば、半導体基板１１の側から数えて第１番目の配線である共通ソース線に接続されている。
【００１５】
第２配線３３は、伸長方向に沿った側面、すなわち、紙面上側及び下側の面にストッパ絶縁膜３５及び側壁絶縁膜３７を有している。隣り合うストッパ絶縁膜３５及び側壁絶縁膜３７の間に、層間絶縁膜３９が配設されている。
【００１６】
なお、ビアプラグ３１は、第２配線３３に対して、系統的にずれて示されている。これは、フォトリソグラフィ工程における位置合わせが、目標位置を中心に一定の範囲内でずれることを示している。また、ビアプラグ３１は、図１に示すように、紙面上下方向に伸びた一つの直線上に配列されても良いし、また、ジグザグ状、すなわち１つ置きにそれぞれ左右方向にずらした直線上に配列されても良い。
【００１７】
図２に示すように、半導体装置１は、半導体基板１１と、半導体基板１１の表面上部に配設された第１の層間絶縁膜である層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数の第１の導電体であるビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された第２の層間絶縁膜である層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い第１の側壁絶縁膜である側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる第２の側壁絶縁膜である側壁絶縁膜３７を有する複数の第２の導電体である第２配線３３とを備えている。図２（ａ）の１点鎖線の領域に、半導体装置１の特徴的な構造が示される。Ｄは、ビアプラグ３１と第２配線３３との相対的な位置合わせによるずれを示す。
【００１８】
半導体装置１は、半導体基板１１の表面に、離間して設けられたドレインまたはソースとなる拡散領域１２を有している。拡散領域１２は、素子分離領域１５で分離されている。詳細な図示を省略するが、離間した拡散領域１２間は、チャネル領域をなし、チャネル領域の上部に、チャネル領域の幅とほぼ等しい幅（長さ）を有するゲート絶縁膜、電荷蓄積膜、及び制御ゲート電極等を有するメモリトランジスタ１６、並びに、ゲート絶縁膜及び制御ゲート電極等を有する選択トランジスタ１８が配設され、それぞれの制御ゲート電極等は層間絶縁膜２１により埋め込まれている。
【００１９】
メモリトランジスタ１６の制御ゲート電極は、データ選択線１７として、図２（ｂ）の紙面に垂直方向に延在している。選択トランジスタ１８の制御ゲート電極は、ブロック選択線１９として、図２（ｂ）の紙面に垂直方向に延在している。
【００２０】
メモリトランジスタ１６及び選択トランジスタ１８等は、バリア絶縁膜２２で被われている。バリア絶縁膜２２は、例えば、複数層からなる層間絶縁膜２３で被われている。層間絶縁膜２３の上面と面一に形成された、例えば、選択トランジスタ１８の共通ソース線（図示略）と同一の配線層をなす第１配線２７（ビアプラグ）が配設され、第１配線２７は、層間絶縁膜２３及びバリア絶縁膜２２を貫通するコンタクトプラグ２５を介して、選択トランジスタ１８のドレインをなす拡散領域１２と接続されている。
【００２１】
層間絶縁膜２３及び第１配線２７は、層間絶縁膜２９で被われている。ビアプラグ３１は、上面を層間絶縁膜２９の上面と面一に形成され、層間絶縁膜２９を貫通し、第１配線２７と接続されている。なお、半導体基板１１と接続するプラグをコンタクトプラグといい、層間を接続するプラグをビアプラグという。
【００２２】
第２配線３３は、ビアプラグ３１に接続され、ビアプラグ３１の幅または径とほぼ同様な幅を有して、メモリトランジスタ１６のドレイン及びソースが直列に接続された方向に、延在している。図２（ａ）に示すように、第２配線３３は、メモリブロックの配列ピッチと同様なピッチで、互いの側面を対向させて配設されている。第２配線３３は、ビアプラグ３１に対して、ずれＤだけずれている。
【００２３】
メモリブロックの配列ピッチで配列された第２配線３３の、少なくとも互いに対向する側面には、半導体基板１１に近い下側に、ほぼ均一な幅（膜厚）を有するストッパ絶縁膜３５、上側に、上方に行くほど幅（膜厚）が小さくなる傾斜の側壁絶縁膜３７が配設されている。側壁絶縁膜３７は、第２配線３３の側面上端部では、膜厚がゼロとなることもある。
【００２４】
層間絶縁膜３９は、層間絶縁膜２９の上にあり、第２配線３３の互いに対向する側面間において、ストッパ絶縁膜３５及び側壁絶縁膜３７を分離するように配設されている。層間絶縁膜３９の上面は、第２配線３３の上面と面一であり、層間絶縁膜３９の下面は、間にストッパ絶縁膜３５が残らないように、層間絶縁膜２９の上面と接触している。
【００２５】
次に、半導体装置１の製造方法について説明する。製造工程の説明において、半導体装置１を構成する部材の材料及び配置等が補足される。
【００２６】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の上に、周知の基板工程を経た後、第１層目の配線工程までを終えて、層間絶縁膜２３及び第１配線２７の上面が平坦化される。図２に示すように、層間絶縁膜２３及び第１配線２７の上面に、層間絶縁膜２９及び層間絶縁膜２９に埋め込まれたビアプラグ３１が形成され、上面が面一に加工されている。層間絶縁膜２９は、ＴＥＯＳ(Tetraethoxysilane)系のシリコン酸化膜、ビアプラグ３１は、例えば、ＴｉまたはＴｉ／ＴｉＮからなるバリアメタル（図示略）の中に埋め込まれたＷである。なお、ビアプラグ３１は、例えば、バリアメタル、シードメタル、及びＣｕからなる構成とすることは可能である。
【００２７】
図３（ａ）に示すように、層間絶縁膜２９及びビアプラグ３１の上に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜からなるストッパ絶縁膜３５ａ、その上に、ＴＥＯＳ系のシリコン酸化膜からなる第２配線３３を形成するための絶縁膜が堆積される。この配線形成のための絶縁膜は、第２配線３３の側壁に残るので、側壁絶縁膜３７ａと称す。
【００２８】
図３（ｂ）に示すように、側壁絶縁膜３７ａの上に、フォトリソグラフィ工程により、ビアプラグ３１に接続する第２配線３３を配設するためのパターニングされたフォトレジスト４１を形成する。微細化のために、例えば、ビアプラグ３１の上面の幅と第２配線３３の幅は、製造工程の有する最小寸法乃至それに近い寸法になるように設定され、フォトリソグラフィ工程における合わせずれ（ずれＤ）は、ほとんどそのまま両者の位置ずれとなる。並列される第２配線３３間の距離（間隔）も、製造工程の有する最小寸法乃至それに近い寸法になるように設定される。
【００２９】
図３（ｃ）に示すように、フォトレジスト４１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜からなる側壁絶縁膜３７ａを異方的にエッチングし、シリコン窒化膜からなるストッパ絶縁膜３５ａに達する開口４３を形成する。側壁絶縁膜３７ａのエッチングは、ストッパ絶縁膜３５ａに対して選択的に行われる。
【００３０】
図４（ａ）に示すように、側壁絶縁膜３７ａをマスクとして、ＲＩＥ法により、ストッパ絶縁膜３５ａを異方的にエッチングし、ビアプラグ３１及び層間絶縁膜２９に達する開口４３を転写する。ストッパ絶縁膜３５ａのエッチングは、ビアプラグ３１及び層間絶縁膜２９に対して選択的に行われる。なお、両膜に形成された開口を符号４３で示す。そして、必要に応じて、開口４３の底面で、すなわちビアプラグ３１の上面が電気的に接続が可能状態になるように、軽いエッチングが可能である。以上のエッチングにおいて、開口４３の底に層間絶縁膜２９の一部が露出した露出部４５があっても、ビアプラグ３１のエッジに沿って下方に伸びる過剰なエッチングは抑制される。
【００３１】
図４（ｂ）に示すように、開口４３に、ＣＶＤ法またはスパッタリング法により、Ｔｉ等のバリアメタル（図示略）及びＣｕからなるシード膜（図示略）を形成し、その後、電解メッキ法により、Ｃｕを形成し、ＣＭＰ（Chemical Mechanical Polishing）法により、表面を平坦化し、側壁絶縁膜３７となる予定のシリコン酸化膜及び第２配線３３となる予定のＣｕ等を露出させる。
【００３２】
図４（ｃ）に示すように、ＲＩＥ法により、シリコン窒化膜からなるストッパ絶縁膜３５ａで止めるように、シリコン酸化膜からなる側壁絶縁膜３７ａを異方的にエッチングし、その後、シリコン酸化膜からなる層間絶縁膜２９で止めるように、ストッパ絶縁膜３５ａをエッチングする。なお、このＲＩＥ条件は、開口３７を形成するＲＩＥ条件と同様である。その後、対向する第２配線３３の側面間にある層間絶縁膜２９の表面を少しエッチングする。
【００３３】
その結果、第２配線３３の側面に、上面から下がった位置を起点に、更に下のストッパ絶縁膜３５にかけて、次第に、膜厚（幅）が増加する側壁絶縁膜３７が残り、第２配線３３の側面及び側壁絶縁膜３７に接して、下方に、ほぼ一定の膜厚（幅）を有するストッパ絶縁膜３５が残される。層間絶縁膜２９の上面は、ストッパ絶縁膜３５の底面より下方にえぐられている。
【００３４】
図５（ａ）に示すように、層間絶縁膜２９、第２配線３３、ストッパ絶縁膜３５、及び側壁絶縁膜３７を被い、埋め込むように、ＴＥＯＳ系のシリコン酸化膜からなる層間絶縁膜３９を堆積する。
【００３５】
図５（ｂ）に示すように、ＣＭＰ法により、表面を平坦化して、第２配線３３を適する膜厚とする。平坦化された上面には、例えば、第２配線３３、側壁絶縁膜３７、及び層間絶縁膜３９が露出する（図１参照）。第２配線３３は、ビアプラグ３１に対して、ずれＤだけ半導体基板１１の表面に沿った方向にずれている。なお、ＣＭＰ法により研磨する量を少なくする場合、側壁絶縁膜３７が上面に露出しないことがあり得る。
【００３６】
図示を省略するが、図５（ｂ）に示す平坦化された上面が形成された後、周知の配線工程等を経て、半導体装置１が完成する。
【００３７】
上述したように、半導体装置１は、シリコン酸化膜からなる層間絶縁膜２９上の第２配線３３が、ビアプラグ３１と接続され、側面に、シリコン窒化膜からなるストッパ絶縁膜３５及びシリコン酸化膜からなる側壁絶縁膜３７を有し、ストッパ絶縁膜３５及び側壁絶縁膜３７は、シリコン酸化膜からなる層間絶縁膜３９を間に置いて、隣接の第２配線３３の側面のストッパ絶縁膜３５及び側壁絶縁膜３７に対向している。層間絶縁膜２９とストッパ絶縁膜３５とは、ＲＩＥによるエッチング性が互いに異なっている。ストッパ絶縁膜３５と側壁絶縁膜３７とは、ＲＩＥによるエッチング性が互いに異なっている。ストッパ絶縁膜３５は、層間絶縁膜３９より比誘電率が高い。
【００３８】
その結果、ビアプラグ３１と第２配線３３の位置が、互いにずれても、ビアプラグ３１のエッジに沿って下方に伸びる過剰なエッチングは抑制され、半導体装置１の特性は安定し、信頼性の高いものとすることが可能となる。その上、第２配線３３の側面間にあるストッパ絶縁膜３５は分断され、シリコン窒化膜より比誘電率の小さなシリコン酸化膜で置き換えられるので、第２配線３３の間の配線間容量は抑制される。更に、第２配線３３の側面間は、実質的に同じ組成のシリコン酸化膜からなる層間絶縁膜２９及び層間絶縁膜３９となるので、シリコン窒化膜とシリコン酸化膜との界面、すなわち、シリコン窒化膜のダングリングボンド等が関与して発生するリーク電流を抑制可能となる。微細化された半導体装置１は、配線間容量の低減、配線間のリーク電流の低減が可能である。
【００３９】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４０】
例えば、実施例では、第２配線が半導体基板側から２番目の配線である例を示したが、第２配線が１番目の配線または３番目より上側の配線であることは可能である。すなわち、第２配線がコンタクトプラグと接続する配線でもよいし、第２配線が他の配線または他のビアプラグと接続する配線でもよい。
【００４１】
また、実施例では、第２配線間の側壁絶縁膜がＴＥＯＳ系のシリコン酸化膜である例を示したが、ＴＥＯＳ系のシリコン酸化膜の代わりに、比誘電率のより低い、例えば、ＢＳＧ（Boro-silicate Glass）、ＰＳＧ（Phospho-silicate Glass）、Ｆを添加したシリコン酸化膜、ＳｉＯＣ等のＬｏｗ−ｋ膜等を使用することは可能である。
【００４２】
また、実施例では、半導体装置がＮＡＮＤ型不揮発性メモリである例を示したが、半導体装置が、例えば、ＮＯＲ型等の不揮発性メモリ、ＤＲＡＭ、及びＳＲＡＭ等のメモリ、ロジックＩＣ、並びに、アナログＩＣ、または、これらの混載等であってもよい。
【００４３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板の表面上部に配設された第１の層間絶縁膜と、前記第１の層間絶縁膜に埋め込まれ、前記半導体基板に対向する上面が前記第１の層間絶縁膜の上面と面一に配設され、互いに離間して配置された複数の第１の導電体と、前記第１の層間絶縁膜及び前記第１の導電体の表面上部に配設された第２の層間絶縁膜と、前記第２の層間絶縁膜によって分離され、前記第１の導電体と接続され、前記第１の導電体に対向する上面が前記第２の層間絶縁膜の上面と面一に配設され、前記第２の層間絶縁膜を挟んで相対向する側面に、前記第１の層間絶縁膜の側から順に、前記第２の層間絶縁膜より比誘電率の高い第１の側壁絶縁膜、及び第２の側壁絶縁膜を有する複数の第２の導電体とを備えている半導体装置。
【００４４】
（付記２）  前記第２の導電体は、前記半導体基板に形成されたソースまたはドレインに接続されたデータ転送線である付記１に記載の半導体装置。
【００４５】
（付記３）  前記第２の導電体は、Ｃｕを主成分とする材料を有している付記１に記載の半導体装置。
【００４６】
（付記４）  前記第２の層間絶縁膜は、前記第２の導電体の下面より前記半導体基板の側に下がっている付記１に記載の半導体装置。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例に係る半導体装置のメモリセル領域の構成を模式的に示す平面図。
【図２】本発明の実施例に係る半導体装置のメモリセル領域の構成を模式的に示す図で、図２（ａ）は図１のＡ−Ａ線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図。
【図３】本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す断面図。
【図４】本発明の実施例に係る半導体装置の図３に続く製造方法を工程順に模式的に示す断面図。
【図５】本発明の実施例に係る半導体装置の図４に続く製造方法を工程順に模式的に示す断面図。
【符号の説明】
【００４８】
１  半導体装置
６  メモリセル
１１  半導体基板
１２  拡散領域
１３  素子領域
１５  素子分離領域
１６  メモリトランジスタ
１７  データ選択線
１８  選択トランジスタ
１９  ブロック選択線 
２１、２３、２９、３９  層間絶縁膜
２２  バリア絶縁膜
２５  コンタクトプラグ
２７  第１配線
３１  ビアプラグ
３３  第２配線
３５、３５ａ  ストッパ絶縁膜
３７、３７ａ  側壁絶縁膜
４１  フォトレジスト
４３  開口
４５  露出部
Ｄ  ずれ
【図１】
2010135633.tif 000003
【図２】
2010135633.tif 000004
【図３】
2010135633.tif 000005
【図４】
2010135633.tif 000006
【図５】
2010135633.tif 000007