(57)【要約】【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
素子領域及び素子分離領域を含む基板と、
前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第１の半導体膜を有するゲート電極と、を含むトランジスタ部と、
前記基板の上方に形成され且つ前記第１の半導体膜と同一の材料で形成された第２の半導体膜と、前記基板と前記第２の半導体膜との間に形成された空洞と、を含む抵抗素子部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記抵抗素子部は、前記基板上に形成され且つ前記第２の半導体膜の側面に形成された側壁部をさらに含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の上面からの前記第２の半導体膜の高さは、前記基板の上面からの前記第１の半導体膜の高さと同じである
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の半導体膜は、前記素子領域と前記素子分離領域との境界を横切るように形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜上に半導体膜を形成する工程と、
前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第１の積層構造を形成し、抵抗素子形成領域に第２の積層構造を形成する工程と、
前記第２の積層構造に含まれる前記金属膜を除去して、前記基板と前記第２の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳトランジスタの高速化を達成するため、ゲート電極の少なくとも最下層に金属を用いたメタルゲート構造が提案されている（特許文献１参照）。メタルゲート構造を用いることで、ゲート電極の抵抗を大幅に低減することが可能である。
【０００３】
しかしながら、メタルゲート構造の形成に用いる金属膜を抵抗素子にも利用しようとした場合、金属膜の抵抗が低すぎるため、適切な抵抗値を有する抵抗素子を形成することが困難である。すなわち、適切な抵抗値を得るためには、抵抗素子を長くする必要があり、抵抗素子の形成領域の面積が大きくなってしまう。また、金属膜の温度に対する抵抗変化が大きく、温度の変動によって抵抗値が大きく変動するといった問題もある。
【０００４】
このように、従来は、メタルゲート構造を有するＭＩＳトランジスタを備えた半導体装置において、適切な抵抗素子を得ることが困難であった。
【特許文献１】特開２０００−２５２３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、適切な抵抗素子を得ることが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係る半導体装置は、素子領域及び素子分離領域を含む基板と、前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜及び前記金属膜上に形成された第１の半導体膜を有するゲート電極と、を含むトランジスタ部と、前記基板の上方に形成され且つ前記第１の半導体膜と同一の材料で形成された第２の半導体膜と、前記基板と前記第２の半導体膜との間に形成された空洞と、を含む抵抗素子部と、を備える。
【０００７】
本発明の第２の視点に係る半導体装置の製造方法は、素子領域及び素子分離領域を含む基板上に絶縁膜を形成する工程と、前記絶縁膜上に金属膜を形成する工程と、前記金属膜上に半導体膜を形成する工程と、前記絶縁膜、前記金属膜及び前記半導体膜の積層膜をパターニングして、トランジスタ形成領域に第１の積層構造を形成し、抵抗素子形成領域に第２の積層構造を形成する工程と、前記第２の積層構造に含まれる前記金属膜を除去して、前記基板と前記第２の積層構造に含まれる前記半導体膜との間に空洞を形成する工程と、を備える。
【発明の効果】
【０００８】
本発明によれば、適切な抵抗素子を得ることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を参照して説明する。
【００１０】
図１は、本発明の実施形態に係る半導体装置の構成を示した断面図である。図１（ａ）は、主としてＮ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図１（ｂ）は、主としてＰ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図１（ｃ）は、主として抵抗素子形成領域の構成を示した断面図である。図２は、本実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【００１１】
図１（ａ）、図１（ｂ）及び図１（ｃ）に示すように、基板１０の表面領域には、素子領域１１及びＳＴＩ（shallow trench isolation）型の素子分離領域１２が形成されている。素子領域１１を構成する半導体基板にはシリコン基板が用いられ、素子分離領域１２にはシリコン酸化膜等の絶縁膜が用いられる。また、Ｐ型ＭＩＳトランジスタ部には、ＳｉＧｅ層１３が形成されている。Ｐ型ＭＩＳトランジスタ部では、ＳｉＧｅ層１３にチャネルが形成されるため、ＳｉＧｅ層１３も実質的に素子領域１１に含まれる。
【００１２】
図１（ａ）及び図１（ｂ）に示すように、Ｎ型ＭＩＳトランジスタ部及びＰ型ＭＩＳトランジスタ部では、素子領域１１上にゲート絶縁膜２１が形成されている。ゲート絶縁膜２１には、高誘電率絶縁膜が用いられる。本実施形態では、高誘電率絶縁膜として、ＨｆＳｉＯＮ膜を用いる。ゲート絶縁膜２１上には、金属膜２２が形成されている。本実施形態では、金属膜２２としてＴｉＮ膜を用いる。なお、Ｎ型ＭＩＳトランジスタ部では、仕事関数調整用の金属膜として例えばＬａ膜がＴｉＮ膜下に形成されていてもよい。金属膜２２上には、キャップ層として半導体膜２３が形成されている。この半導体膜２３には、Ｐ型或いはＮ型の不純物元素を含有したシリコン膜が用いられる。金属膜２２、半導体膜２３及び後述するシリサイド膜７１により、メタルゲート構造を有するゲート電極が形成される。ゲート絶縁膜２１、金属膜２２及び半導体膜２３の積層構造の側面には側壁部４１が形成され、側壁部４１上には側壁部４３が形成されている。
【００１３】
素子領域１１の表面には、エクステンション領域５１及びソース／ドレイン領域５２が形成されている。また、ソース／ドレイン領域５２上及び半導体膜２３上には、シリサイド膜７１が形成されている。
【００１４】
図１（ｃ）に示すように、抵抗素子部では、素子分離領域１２上に絶縁膜２１が形成されている。この絶縁膜２１は、図１（ａ）及び図１（ｂ）に示したトランジスタ部のゲート絶縁膜２１と同一材料を用いて同一工程で形成される。素子分離領域１２の上方には、半導体膜２３が形成されている。この半導体膜２３も、図１（ａ）及び図１（ｂ）に示したトランジスタ部の半導体膜２３と同一材料を用いて同一工程で形成される。したがって、基板の上面からの半導体膜２３の高さは、トランジスタ部と抵抗素子部とで実質的に同じになっている。素子分離領域１２と半導体膜２３との間には空洞（エアギャップ）２５が形成されている。この空洞２５は、トランジスタ部のゲート電極用に堆積された金属膜を除去することで得られる。
【００１５】
絶縁膜２１及び半導体膜２３の側面には側壁部４２が形成され、側壁部４２上には側壁部４４が形成されている。側壁部４２はトランジスタ部の側壁部４１と同一材料を用いて同一工程で形成され、側壁部４４はトランジスタ部の側壁部４３と同一材料を用いて同一工程で形成される。これらの側壁部４２及び４４は半導体膜２３の対向する面上に形成されており、これらの側壁部により、空洞２５の上方に設けられた半導体膜２３が支えられている。図２は、図１（ｃ）の平面図を示すが、この図２に示すように、側壁部４２は半導体膜２３の側面全体に形成されているわけではなく、半導体膜２３の側面には側壁部４２が形成されていない部分も存在する。
【００１６】
以上述べたように、本実施形態では、トランジスタ部ではゲート電極用に金属膜２２が設けられているが、抵抗素子部では金属膜が除去されて空洞２５が形成されており、抵抗素子部では半導体膜２３が抵抗として機能する。そのため、金属膜に起因した問題（抵抗素子の抵抗値が低くなりすぎるという問題、抵抗素子の形成面積が大きくなってしまうという問題、金属膜の温度に対する抵抗変化が大きいという問題等）を回避することができる抵抗素子を得ることができる。例えば、メタル電極を用いた抵抗素子に比べて、素子面積を１／５〜１／６程度に低減することが可能である。
【００１７】
また、本実施形態では、半導体膜２３の下に空洞２５が形成されているため、半導体膜２３と半導体基板間のキャパシタンスを小さくすることができる。以下、この点について、図３を参照して説明する。なお、図３において、７２はコンタクト用のシリサイド部であり、８１は半導体膜２３に電流を流すためのコンタクト電極である。Ｒは半導体膜２３の抵抗成分、Ｃ１は素子分離領域１２のキャパシタンス成分、Ｃ２は空洞２５のキャパシタンス成分である。
【００１８】
図３からわかるように、本実施形態では、素子分離領域１２のキャパシタンス成分Ｃ１に対して直列に、空洞２５のキャパシタンス成分Ｃ２が接続されていることになる。空洞２５の比誘電率（１．０）は、素子分離領域（シリコン酸化膜）１２の比誘電率（３．０〜４．０程度）に比べて小さい。したがって、素子分離領域１２と半導体膜２３との間に空洞２５が存在することにより、素子分離領域１２上に直接、半導体膜２３が形成されている場合に比べて、半導体膜２３と半導体基板（素子分離領域１２下に位置する半導体基板部分）との間のキャパシタンスを小さくすることができる。その結果、キャパシタンス成分に起因する動作速度や信号強度の低下を抑制することができ、優れた特性を有する半導体装置を得ることができる。例えば、キャパシタンスを１０％程度低減させることが可能であり、高周波領域での素子の信号強度を従来よりも高めることが可能である。
【００１９】
また、本実施形態では、半導体膜２３の側面に側壁部４２及び側壁部４４が形成されており、これらの側壁部によって半導体膜２３が支えられている。そのため、素子分離領域１２と半導体膜２３との間に空洞２５が形成されていても、これらの側壁部によって半導体膜２３を確実に支えることができる。
【００２０】
次に、本実施形態に係る半導体装置の製造方法を、図４〜図１１を参照して説明する。図４（ａ）〜図１１（ａ）は、主としてＮ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図４（ｂ）〜図１１（ｂ）は、主としてＰ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図４（ｃ）〜図１１（ｃ）は、主として抵抗素子形成領域の構成を示した断面図である。
【００２１】
まず、図４に示すように、半導体基板１０の表面領域に素子領域１１及び素子分離領域１２を形成する。半導体基板１０にはシリコン基板が用いられ、素子分離領域１２にはシリコン酸化膜等の絶縁膜が用いられる。Ｐ型ＭＩＳトランジスタ形成領域では、エピタキシャル成長法等によってＳｉＧｅ層１３も形成されるが、このＳｉＧｅ層１３も実質的に素子領域１１に含まれる。
【００２２】
このようにして得られた基板１０上に、高誘電率絶縁膜を堆積してゲート絶縁膜２１を形成する。高誘電率絶縁膜としては、ＨｆＳｉＯＮ膜を用いる。続いて、ゲート絶縁膜２１上に、金属膜２２としてＴｉＮ膜を形成する。なお、Ｎ型ＭＩＳトランジスタ形成領域では、仕事関数調整用の金属膜として例えばＬａ膜をＴｉＮ膜下に形成してもよい。
【００２３】
次に、図５に示すように、金属膜２２上に、半導体膜２３としてＰ型或いはＮ型の不純物元素を含有したシリコン膜を形成する。
【００２４】
次に、図６に示すように、リソグラフィ工程及びＲＩＥ(reactive ion etching)によるエッチング工程を行い、ゲート絶縁膜２１、金属膜２２及び半導体膜２３の積層膜をパターニングする。その結果、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域には、ゲート電極用の積層構造３１が形成される。また、抵抗素子形成領域には、抵抗素子用の積層構造３２が形成される。
【００２５】
次に、図７に示すように、全面に絶縁膜としてＳｉＮ膜（シリコン窒化膜）を形成し、さらにＲＩＥによってＳｉＮ膜を異方性エッチングする。その結果、積層構造３１の側面には側壁部４１が形成され、積層構造３２の側面には側壁部４２が形成される。なお、単一のＳｉＮ膜の代わりにＳｉＮ膜及びＮＳＧ（non-doped silicate glass）膜の積層膜を用いて側壁部４１及び４２を形成してもよい。続いて、積層構造３１及び側壁部４１をマスクとして用いて、Ｎ型ＭＩＳトランジスタ形成領域にはＮ型不純部物を、Ｐ型ＭＩＳトランジスタ形成領域にはＰ型不純物を、それぞれイオン注入し、エクステンション領域５１を形成する。
【００２６】
次に、図８に示すように、フォトレジストパターン６１を形成する。このフォトレジストパターン６１は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域を覆い、抵抗素子形成領域の一部に開口６２を有している。続いて、フォトレジストパターン６１をマスクとして用いて、ドライエッチング或いはウェットエッチングによって側壁部４２をエッチングする。これにより、抵抗素子形成領域では、図１２の平面図に示すように、フォトレジストパターン６１で覆われていない領域の側壁部４２が除去される。その結果、抵抗素子形成領域の金属膜２２の一部のみが露出される。一方、ＭＩＳトランジスタの金属膜２２は、側壁部４１により覆われているため露出していない。
【００２７】
次に、図９に示すように、硫酸及び過酸化水素水を用いたウェット処理（ＳＨ処理）により、フォトレジストパターン６１を除去する。このウェット処理により、抵抗素子形成領域の金属膜２２も同時に除去される。すなわち、図８の工程で側壁部４２が除去された部分からウェット処理液が侵入し、抵抗素子形成領域の金属膜２２が除去される。その結果、ゲート絶縁膜２１と半導体膜２３との間に空洞２５が形成される。このとき、半導体膜２３の側面には側壁部４２が形成されているため、空洞２５が形成されても、側壁部４２によって半導体膜２３を確実に支えておくことができる。なお、上述した例では、フォトレジストパターン６１を除去するためのウェット処理と金属膜２２を除去するためのウェット処理とを同一の工程で行っていたが、それらの処理を別々の工程で行うようにしてもよい。
【００２８】
次に、図１０に示すように、全面に絶縁膜（シリコン酸化膜或いはシリコン窒化膜等）を形成し、さらにＲＩＥによって該絶縁膜を異方性エッチングする。その結果、積層構造３１の側壁部４１上に側壁部４３が形成され、積層構造３２の側壁部４２上に側壁部４４が形成される。続いて、積層構造３１及び側壁部４３をマスクとして用いて、Ｎ型ＭＩＳトランジスタ形成領域にはＮ型不純部物を、Ｐ型ＭＩＳトランジスタ形成領域にはＰ型不純物を、それぞれイオン注入し、ソース／ドレイン領域５２を形成する。
【００２９】
次に、図１１に示すように、サリサイド（salicide：self-aligned silicide）プロセスにより、ソース／ドレイン領域５２の表面、積層構造３１の半導体膜２３の表面及び抵抗素子部の半導体膜２３の電極コンタクト部分にシリサイド膜７１を形成する。なお、７３は絶縁膜である。以後の工程については特に示さないが、抵抗素子部の半導体膜２３上に抵抗素子の端子となるシリサイド部の形成等を行う。
【００３０】
このようにして、メタルゲート構造を有するトランジスタ部と、金属膜の除去によって得られた空洞部を有する抵抗素子部とを有する半導体装置が形成される。
【００３１】
ここで、本実施形態の比較例について、図１３〜図１５を参照して説明する。図１３（ａ）〜図１５（ａ）は、主としてＮ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図１３（ｂ）〜図１５（ｂ）は、主としてＰ型ＭＩＳトランジスタ形成領域の構成を示した断面図である。図１３（ｃ）〜図１５（ｃ）は、主として抵抗素子形成領域の構成を示した断面図である。
【００３２】
まず、図１３に示すように、基板１０上にゲート絶縁膜２１、金属膜２２及び半導体膜２３ａを形成した後、半導体膜２３ａ上にフォトレジストパターン６３を形成する。このフォトレジストパターン６３は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域を覆い、且つ抵抗素子形成領域を覆っていない。次に、図１４に示すように、フォトレジストパターン６３をマスクとして用いて、ゲート絶縁膜２１、金属膜２２及び半導体膜２３ａをエッチング除去する。次に、図１５に示すように、全面に半導体膜２３ｂを形成する。以後の工程は示さないが、トランジスタ部では金属膜２２、半導体膜２３ａ及び半導体膜２３ｂがゲート電極として用いられ、抵抗素子部では半導体膜２３ｂが抵抗として用いられる。
【００３３】
上述した比較例では、抵抗素子形成領域において、ゲート絶縁膜２１、金属膜２２及び半導体膜２３ａを形成した後、これらの膜を除去し、さらにその後で半導体膜２３ｂを再形成している。これに対して、本実施形態では、半導体膜の除去及び再形成を行わなくてもよいので、製造工程の低減をはかることができる。
【００３４】
また、上述した比較例では、半導体膜２３ａ上に半導体膜２３ｂを形成するため、半導体膜２３ａと半導体膜２３ｂとの界面に自然酸化膜等の絶縁膜が形成され、トランジスタ特性に悪影響を与える。これに対して、本実施形態では、１回の成膜で半導体膜２３が形成されるため、そのような問題を回避することができ、トランジスタ特性の悪化を防止することができる。
【００３５】
また、上述した比較例では、トランジスタ部では金属膜２２、半導体膜２３ａ及び半導体膜２３ｂの積層構造が形成されるのに対し、抵抗素子部では半導体膜２３ｂの単層構造となる。そのため、トランジスタ部と抵抗素子部とで高さが異なり、製造プロセスに悪影響を与える。例えば、トランジスタ及び抵抗素子を覆う層間絶縁膜にコンタクトホールを形成する際に、コンタクトホールの深さ（エッチング量）が互いに異なるため、コンタクトホールの加工制御が難しい。これに対して、本実施形態では、トランジスタ部と抵抗素子部の高さをそろえることができるため、そのような問題を回避することができ、製造工程の制御性を高めることができる。
【００３６】
図１６は、本実施形態の変更例に係る半導体装置の構成を示した断面図である。
【００３７】
上述した実施形態では、図１に示すように、抵抗素子部の半導体膜２３を素子分離領域１２の上方にのみ形成していた。すなわち、半導体膜２３のパターンが素子分離領域１２のパターンの内側になるようにしていた。本変更例では、図１６に示すように、抵抗素子部の半導体膜２３を、素子分離領域１２の上方のみならず、素子領域１１の上方にも形成している。すなわち、半導体膜２３のパターンが、素子領域１１のパターンと素子分離領域１２のパターンとの境界を横切るように形成されている。また、境界領域上に電流供給端子となるシリサイド部７２が形成され、シリサイド部７２にコンタクト電極８１が接続されている。以下、本変更例について説明を加える。
【００３８】
抵抗素子部の半導体膜は、抵抗として機能するため、半導体基板から絶縁されている必要がある。したがって、空洞が形成されていない場合には、抵抗素子部の半導体膜全体を素子分離領域上に形成する必要がある。そのため、抵抗素子部のサイズを大きくする場合には、必然的に素子分離領域のサイズも大きくしなければならない。
【００３９】
本変更例では、図１６に示すように、半導体膜２３下に空洞２５が形成されているため、この空洞２５によって半導体膜２３を半導体基板（素子領域１１）から絶縁することができる。したがって、素子領域１１の上方に半導体膜２３の一部が設けられていても問題はない。このように、素子領域１１の上方にも半導体膜２３を形成することにより、素子分離領域１２のサイズを大きくしなくても所望のサイズを有する半導体膜２３を抵抗素子部に形成することが可能である。ただし、半導体膜下に素子分離領域が形成されていない領域が大きくなると、半導体膜と半導体基板との間のキャパシタンスが大きくなり、動作速度の低下を招くおそれがある。本変更例では、半導体膜２３への電流供給端子となるシリサイド部７２の直下の部分に、素子領域１１と素子分離領域１２との境界が位置している。このような構成にすることで、素子分離領域のサイズの増加を抑え且つキャパシタンスの増加も抑えることが可能である。
【００４０】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。
【００４１】
例えば、上述した実施形態では、図２に示すように、抵抗素子部の半導体膜２３を正方形状パターンとしたが、長方形状パターンでもよい。この場合、側壁部４２は長方形状パターンの長辺に沿って形成してもよいし、短辺に沿って形成してもよい。
【００４２】
また、上述した実施形態では、抵抗素子部の絶縁膜２１を除去せずに残しているが、抵抗素子部の絶縁膜２１を除去してもよい。したがって、一般的には、基板１０と半導体膜２３との間に空洞２５が形成されればよい。
【００４３】
また、上述した実施形態では、金属膜２２としてＴｉＮ膜を用いたが、選択的なエッチングによって空洞２５を形成できるものであれば、ＴｉＮ膜以外の金属膜２２を用いることも可能である。
【００４４】
また、上述した実施形態で示した抵抗素子部は、中抵抗素子やｅＦｕｓｅ等に用いることが可能である。
【００４５】
また、上述した実施形態で示した抵抗素子部を有する半導体装置は、ワイヤレスＬＡＮ等に使用されるアナログ素子に適用することが可能である。
【００４６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る半導体装置の構成を示した断面図である。
【図２】本発明の実施形態に係る半導体装置の主として抵抗素子形成領域の構成を示した平面図である。
【図３】本発明の実施形態の効果を説明するための図である。
【図４】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法の一部を示した平面図である。
【図１３】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図１４】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図１５】本発明の実施形態の比較例に係る半導体装置の製造方法の一部を示した断面図である。
【図１６】本発明の実施形態の変更例に係る半導体装置の構成を示した断面図である。
【符号の説明】
【００４８】
１０…基板      １１…素子領域
１２…素子分離領域      １３…ＳｉＧｅ層
２１…ゲート絶縁膜      ２２…金属膜
２３…半導体膜      ２５…空洞
３１、３２…積層構造
４１、４２、４３、４４…側壁部
５１…エクステンション領域      ５２…ソース／ドレイン領域
６１、６３…フォトレジストパターン      ６２…開口
７１、７２…シリサイド膜、      ７３…絶縁膜
８１…コンタクト電極
【図１】
2010135558.tif 000003
【図２】
2010135558.tif 000004
【図３】
2010135558.tif 000005
【図４】
2010135558.tif 000006
【図５】
2010135558.tif 000007
【図６】
2010135558.tif 000008
【図７】
2010135558.tif 000009
【図８】
2010135558.tif 000010
【図９】
2010135558.tif 000011
【図１０】
2010135558.tif 000012
【図１１】
2010135558.tif 000013
【図１２】
2010135558.tif 000014
【図１３】
2010135558.tif 000015
【図１４】
2010135558.tif 000016
【図１５】
2010135558.tif 000017
【図１６】
2010135558.tif 000018