【手続補正書】
【提出日】平成16年9月15日(2004.9.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記複数のデコーダによりデコードされた前記アドレスデータに基づき、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力されたデータ信号を増幅するセンスアンプと、
前記センスアンプにより増幅された出力データ信号のうち１つを、前記複数のデコーダによりデコードされたアドレスデータに基づいて選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力するセレクタ出力ラッチと、
クロック信号に従って、前記セレクタ出力ラッチからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項２】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記複数のデコーダによりデコードされたアドレスデータに基づき、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力される出力データ信号を増幅するセンスアンプと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力するセンスアンプ出力ラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータに基づいて、前記センスアンプ出力ラッチに保持される増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項３】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをプリデコードする複数のプリデコーダと、
前記複数のプリデコーダによりプリデコードされたアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記複数のデコーダによりデコードされたアドレスデータに基づき、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力された出力データ信号を増幅するセンスアンプと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータをデコードする複数のセレクタアドレスデコーダと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力するセンスアンプ出力ラッチと、
前記複数のセレクタアドレスデコーダによりデコードされたセレクタアドレスデータに従って、前記センスアンプ出力ラッチに保持される増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項４】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをデコードするための複数のデコーダと、
データ信号を保持し、前記複数のデコーダによりデコードされたアドレスデータに従って、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力される出力データ信号を増幅するセンスアンプと、
前記センスアンプからの増幅された出力データ信号を保持するセンスアンプ出力ラッチと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するためのセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータをパルス信号に変換するパルス化回路と、
前記パルス化回路からのパルス出力信号に基づき、前記センスアンプ出力ラッチからの増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項５】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをプリデコードする複数のプリデコーダと、
前記プリデコーダによりプリデコードされたアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記デコーダによりデコードされたアドレスデータに基づいて、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力される出力データ信号を増幅するセンスアンプと、
前記センスアンプからの出力データ信号を保持するセンスアンプ出力ラッチと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータをデコードする複数のセレクタアドレスデコーダと、
前記セレクタアドレスデコーダによりデコードされたセレクタアドレスデータをパルス信号に変換するパルス化回路と、
前記パルス化回路からの出力パルス信号に基づき、前記センスアンプ出力ラッチからの増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項６】
請求項１に記載の同期式メモリ装置において、
前記各ラッチは、
クロック信号に従って、データ信号を保持し、前記データ信号を出力する第１ラッチと、
クロック信号に従って、前記第１ラッチにデータ信号が通ることを制御し、前記第１ラッチと接続される第１スイッチと、
クロック信号に従って、データ信号を保持し、前記データ信号を出力する第２ラッチと、
クロック信号に従って、前記第１ラッチから前記第２ラッチにデータ信号が通ることを制御し、前記第１ラッチと前記第２ラッチとの間に接続される第２スイッチと、
を有する同期式メモリ装置。
【請求項７】
請求項６に記載の同期式メモリ装置において、
前記第１ラッチは、
前記第１スイッチと接続される入力端子と、
前記入力端子と接続される第１端子と、前記第２スイッチと接続される第２端子とを有する第１インバータと、
前記第２スイッチと接続される第１端子を有する第２インバータと、
クロック信号に従って、前記第２インバータから前記第１インバータにデータ信号が通ることを制御し、前記第２インバータの第２端子と前記第１スイッチとの間に接続される第４スイッチと、
を有する同期式メモリ装置。
【請求項８】
請求項７に記載の同期式メモリ装置において、
前記第２ラッチは、
前記第２スイッチと接続される入力端子と、
前記入力端子と接続される第１端子と、出力端子と接続される第２端子とを有する第１インバータと、
前記出力端子と接続される第１端子を有する第２インバータと、
クロック信号に従って、前記第２インバータから前記第１インバータへデータ信号が通ることを制御し、前記第２インバータの第２端子と前記入力端子との間に接続される第５スイッチと、
を有する同期式メモリ装置。
【請求項９】
請求項５に記載の同期式メモリ装置において、
前記パルス化回路は、前記セレクタアドレスラッチと前記複数のセレクタアドレスデコーダとの間に配置される同期式メモリ装置。
【請求項１０】
請求項５または９に記載の同期式メモリ装置において、
前記プリデコーダによりプリデコードされたアドレスデータの一部は、前記複数のセレクタアドレスデコーダに直接入力される同期式メモリ装置。
【請求項１１】
請求項１０に記載の同期式メモリ装置において、
前記パルス化回路は、前記プリデコーダによりプリデコードされたアドレスデータの一部をパルス信号に変換するために前記プリデコーダと前記セレクタアドレスデコーダとの間に配置される同期式メモリ装置。
【請求項１２】
請求項１、２、５、または１０に記載の同期式メモリ装置において、
前記アドレスデータは、前記メモリセルアレーのＸアドレスとＹアドレスとを含み、
前記アドレスデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれデコードするＸデコーダとＹデコーダとを含む同期式メモリ装置。
【請求項１３】
請求項１、２、または４に記載の同期式メモリ装置において、
前記アドレスデータは、前記メモリセルアレーのＸアドレスとＹアドレスとを含み、
前記アドレスデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれデコードするＸデコーダとＹデコーダと、セレクタアドレスデコーダとを含む同期式メモリ装置。
【請求項１４】
請求項３、５、９、１０、または１１に記載の同期式メモリ装置において、
前記アドレスデータは、前記メモリセルアレーのＸアドレスとＹアドレスとを含み、
前記プリデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれプリデコードするＸアドレスプリデコーダとＹアドレスプリデコーダとを含み、
前記アドレスデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれデコードするＸデコーダとＹデコーダとを含む同期式メモリ装置。
【請求項１５】
請求項１２に記載の同期式メモリ装置において、
書込みデータを入力される複数の第２入力バッファと、
クロック信号に従って、前記複数の第２入力バッファに保持される書込みデータを取り込み、出力する複数の第２入力ラッチと、
前記複数のデコーダによりデコードされたアドレスデータに基づいて、前記複数の入力ラッチから前記メモリセルアレーの複数のメモリセルに書込みデータを書き込む書込み回路と、
制御信号を入力される第３入力バッファと、
クロック信号に従って、前記第３入力バッファに保持される制御信号を取り込み、出力する第３入力ラッチと、
前記第３入力ラッチからの制御信号を入力され、前記書込み回路と前記センスアンプを制御する信号を出力するリード／ライト制御回路と、
をさらに有する同期式メモリ装置。
【請求項１６】
請求項１３に記載の同期式メモリ装置において、
書込みデータを入力される複数の第２入力バッファと、
クロック信号に従って、前記複数の第２入力バッファに保持される書込みデータを取り込み、出力する複数の第２入力ラッチと、
前記複数のデコーダによりデコードされたアドレスデータに基づいて、前記複数の入力ラッチから前記メモリセルアレーの複数のメモリセルに書込みデータを書き込む書込み回路と、
制御信号を入力される第３入力バッファと、
クロック信号に従って、前記第３入力バッファに保持される制御信号を取り込み、出力する第３入力ラッチと、
前記第３入力ラッチからの制御信号を入力され、前記書込み回路と前記センスアンプを制御する信号を出力するリード／ライト制御回路と、
をさらに有する同期式メモリ装置。
【請求項１７】
請求項１４に記載の同期式メモリ装置において、
書込みデータを入力される複数の第２入力バッファと、
クロックに従って、前記複数の第２入力バッファに保持される書込みデータを取り込み、出力する複数の第２入力ラッチと、
前記複数のプリデコーダからの信号をデコードする第２セレクタアドレスデコーダと、
前記第２セレクタアドレスデコーダに対応して前記メモリセルアレーの複数のメモリセルに前記入力ラッチからの書込みデータを書き込む書込み回路と、
制御信号を入力される第３入力バッファと、
クロック信号に従って、前記第３入力バッファに保持される制御信号を取り込み、出力する第３入力ラッチと、
前記第３入力ラッチからの制御信号を入力され、前記書込み回路と前記センスアンプを制御する信号を出力するリード／ライト制御回路と、
をさらに有する同期式メモリ装置。