(57)【要約】【課題】  エリアの消費が少ない双方向ＥＳＤパワークランプを提供する。【解決手段】  本発明は、第１のノードと第２のノードとの間に接続された導電性経路と、導電性経路をトリガすることができるトリガノードとを有する半導体構造（大きいＮＦＥＴ、大きいＰＦＥＴ）を備える双方向ＥＳＤパワークランプに関する。ＥＳＤ過渡検出回路は、第１のノードと第２のノードとの間に接続され、かつトリガノードに接続され、かつ第１のノードでの第１のＥＳＤ過渡の発生を検出する第１の部分（１０乃至１７）を備える。半導体構造は、絶縁体基板上に提供されて、基板を介した上記第１のノードと上記第２のノードとの間の寄生導電性経路が回避される。ＥＳＤ過渡検出回路はさらに、第２のノードでの第２のＥＳＤ過渡の発生を検出する第２の部分（Ｍ１，Ｍ２）を備える。【選択図】  図８
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【特許請求の範囲】
【請求項１】
回路の第１のノードと第２のノードとの間に発生するＥＳＤ過渡に対して上記回路を保護するための双方向ＥＳＤパワークランプであって、
上記第１のノードと上記第２のノードとの間に接続された導電性経路を有し、かつ上記導電性経路を非導通状態から導通状態にトリガすることができるトリガノード（ｅ）を有する半導体構造と、
上記第１のノードと上記第２のノードとの間に接続され、かつ上記トリガノードに接続され、かつ上記第１のノードでの第１のＥＳＤ過渡の発生を検出しかつ第１のＥＳＤ過渡の当該検出と同時に上記トリガノード（ｅ）を介して上記半導体構造をトリガする第１の部分を備えたＥＳＤ過渡検出回路とを備え、
上記半導体構造は、上記導通状態の間に、上記第１のノードから上記第２のノードへの第１の方向に、上記導電性経路を介してＥＳＤ電流を導通させるように適合されるパワークランプにおいて、
上記半導体構造は、絶縁体基板上に提供されて、上記基板を介した上記第１のノードと上記第２のノードとの間の寄生導電性経路が回避されることと、
上記半導体構造は、上記導通状態の間に、上記第２のノードから上記第１のノードへの第２の方向に、上記導電性経路を介してＥＳＤ電流を導通させるように適合されることと、
上記ＥＳＤ過渡検出回路はさらに、上記第２のノードでの第２のＥＳＤ過渡の発生を検出しかつ第２のＥＳＤ過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第２の部分を備えたことを特徴とする双方向ＥＳＤパワークランプ。
【請求項２】
上記半導体構造は、シリコンオンインシュレータ技術で構成されることを特徴とする請求項１記載の双方向ＥＳＤパワークランプ。
【請求項３】
上記半導体構造は、マルチゲート技術で構成されることを特徴とする請求項１記載の双方向ＥＳＤパワークランプ。
【請求項４】
上記第１の部分は、ＲＣトリガを備えたことを特徴とする請求項１又は２記載の双方向ＥＳＤパワークランプ。
【請求項５】
上記第２の部分は、少なくとも１つの小さいトランジスタを備え、上記トランジスタは、上記トランジスタが上記第２のＥＳＤ過渡の結果としての上記第２のノードの電圧を上記トリガノードに印加するように上記第１のノード、上記第２のノード、及び上記トリガノードに接続されることを特徴とする請求項１から３のうちのいずれか１つの請求項記載の双方向ＥＳＤパワークランプ。
【請求項６】
上記第２の部分は、上記第１のノードに接続されたゲートと、上記第２のノードを上記トリガノードに接続するチャネルとを有する第１の小さいトランジスタを備えることを特徴とする請求項４記載の双方向ＥＳＤパワークランプ。
【請求項７】
上記半導体構造は、大きいＮＭＯＳ電界効果トランジスタであり、上記第１の小さいトランジスタは、小さいＰＭＯＳトランジスタであることを特徴とする請求項５記載の双方向ＥＳＤパワークランプ。
【請求項８】
上記半導体構造は、大きいＰＭＯＳ電界効果トランジスタであり、上記第１の小さいトランジスタは、小さいＮＭＯＳトランジスタであることを特徴とする請求項５記載の双方向ＥＳＤパワークランプ。
【請求項９】
上記ＥＳＤ過渡検出回路はさらに、上記半導体構造を、より長い期間上記導通状態に維持するラッチを備えたことを特徴とする請求項１から９のうちのいずれか１つの請求項記載の双方向ＥＳＤパワークランプ。
【請求項１０】
上記ラッチは、複数のフィードバックインバータを有するインバータチェーンを備えたことを特徴とする請求項８記載の双方向ＥＳＤパワークランプ。
【請求項１１】
上記第２の部分は、上記第２のノードに接続されたゲートと、上記ラッチの一部をブリッジするチャネルとを有する第２の小さいトランジスタを備えたことを特徴とする請求項９記載の双方向ＥＳＤパワークランプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルに係るＥＳＤパワークランプに関する。
【背景技術】
【０００２】
一般に、ＲＣトリガ型パワークランプは、それ自体は双方向ＥＳＤデバイスではない。双方向の動作を実現するために、追加のＥＳＤデバイスが追加される必要がある。一般に、逆方向のダイオードは、追加の電流経路を提供するであろう。この追加のダイオードは、ＥＳＤ保護のための追加のシリコンエリアを必要とし、これは望ましくない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、エリアの消費が少ない双方向ＥＳＤパワークランプを提供することである。
【０００４】
この目的は、請求項１の技術的な特徴を示すＥＳＤパワークランプを伴う本発明にしたがって達成される。
【課題を解決するための手段】
【０００５】
本発明は、回路の第１のノードと第２のノードとの間に発生するＥＳＤ過渡に対して上記回路を保護するための双方向ＥＳＤパワークランプである。上記パワークランプは、上記第１のノードと第２のノードとの間に接続された導電性経路と、上記導電性経路を非導通状態から導通状態にトリガすることができるトリガノードとを有する半導体構造を備え、上記半導体構造は、上記導通状態の間に、上記第１のノードから上記第２のノードへの第１の方向に、上記導電性経路を介してＥＳＤ電流を導通させるように適合される。上記パワークランプはさらに、上記第１のノードと上記第２のノードとの間に接続され、かつ上記トリガノードに接続され、かつ上記第１のノードでの第１のＥＳＤ過渡の発生を検出しかつ第１のＥＳＤ過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第１の部分を備えたＥＳＤ過渡検出回路を備える。上記本発明に係るパワークランプは、上記半導体構造が、絶縁体基板上に提供されて、上記基板を介した上記第１のノードと上記第２のノードとの間の寄生導電性経路が回避されることを特徴とする。さらに、上記半導体構造は、上記導通状態の間に、上記第２のノードから上記第１のノードへの第２の方向に、上記導電性経路を介してＥＳＤ電流を導通させるように適合される。また、上記ＥＳＤ過渡検出回路はさらに、上記第２のノードでの第２のＥＳＤ過渡の発生を検出しかつ第２のＥＳＤ過渡の当該検出と同時に上記トリガノードを介して上記半導体構造をトリガする第２の部分を備える。
【０００６】
上記本発明に係るＥＳＤパワークランプでは、上記ＥＳＤ電流は、上述した上記特徴付ける特徴の結果として、同一の導電性経路を介して両方の方向に導通することができる。したがって、逆方向のための追加の電流経路の必要性が回避され、かつ消費されるデバイスのエリアが削減される。
【０００７】
好ましい実施形態では、上記半導体構造は、シリコンオンインシュレータ（ＳＯＩ）技術、すなわちＳＯＩ技術と互換性のある技術で構成され、上記パワークランプ及び上記保護された回路が、同一のウエハー上に製作される。
【０００８】
好ましい実施形態では、上記半導体構造は、マルチゲート（ＭｕｇＦＥＴ）技術、すなわちＭｕｇＦＥＴ技術と互換性のある技術で構成され、上記パワークランプ及び上記保護された回路が、同一のウエハー上に製作される。
【０００９】
好ましい実施形態では、上記ＥＳＤ過渡検出回路の上記第１の部分は、ＲＣトリガを備える。このＲＣトリガは、上記第１のＥＳＤ過渡の発生と同時に上記パワークランプをトリガし、上記保護された回路の通常動作の間、上記パワークランプをオフ状態に保持するように設計される。
【００１０】
好ましい実施形態では、上記ＥＳＤ過渡検出回路の上記第２の部分は、上記第１のノード、上記第２のノード、及び上記トリガノードに接続された少なくとも１つの小さいトランジスタを備え、上記トランジスタは、上記第２のＥＳＤ過渡の結果としての上記第２のノードの電圧を上記トリガノードに印加する。この少なくとも１つの小さいトランジスタは、上記第２のＥＳＤイベントの発生時の上記トリガノードの電圧がより良く制御されるという利点を有する。ここで、「小さい」は、例えば、（例えばアンペア程度の）より多いＥＳＤ電流を導通するような大きさに製造された大きいトランジスタと対照的に、上記トランジスタが、（例えばミリアンペア程度の）バイアス電流を導通するような大きさに製造されることを意味する。
【００１１】
好ましい実施形態では、上記ＥＳＤ過渡検出回路はさらに、上記半導体構造を、より長い期間上記導通状態に維持するラッチを備える。これは、上記半導体構造がより長い期間オープンに保持されて、上記ＥＳＤ電流を導通させ、上記ＥＳＤ電流があまりにも早く遮断されることを回避するという利点を有する。上記ラッチは、複数のフィードバックインバータを有するインバータチェーンを備えることが好ましい。
【００１２】
好ましい実施形態では、上記パワークランプはさらに、上記第２のノードに接続されたゲートと、上記ラッチの一部をブリッジするチャネルとを有する第２の小さいトランジスタを備える。この第２の小さいトランジスタは、上記第２のＥＳＤイベントの発生時の上記トリガノードの電圧がより良く制御されるという利点を有する。
【００１３】
本発明は、以下の説明及び添付の図面によって、さらに解明されるであろう。
【図面の簡単な説明】
【００１４】
【図１】従来技術の双方向ＥＳＤパワークランプを示す。
【図２】本発明に係る双方向ＥＳＤパワークランプの概略図を示す。
【図３】本発明に係る双方向ＥＳＤパワークランプの第１の好ましい実施形態を示す。
【図４】図３のパワークランプのシミュレーションの結果、すなわちＶＤＤからＶＳＳへの１ｋＶのＨＢＭでのＥＳＤストレスの間のＶＤＤパッドの電圧を示す。
【図５】図３のパワークランプのシミュレーションの結果、すなわちＶＳＳからＶＤＤへの１ｋＶのＨＢＭでのＥＳＤストレスの間のＶＤＤパッド、ノードａ及びノードｅの電圧を示す。
【図６】本発明に係る双方向ＥＳＤパワークランプの第２の好ましい実施形態を示す。
【図７】図６のパワークランプのシミュレーションの結果、すなわちＶＳＳからＶＤＤへの１ｋＶのＨＢＭでのＥＳＤストレスの間のＶＤＤパッド、ノードｄ及びノードｅの電圧を示す。
【図８】本発明に係る双方向ＥＳＤパワークランプの第３の好ましい実施形態を示す。
【図９】図８のパワークランプのシミュレーションの結果、すなわちＶＳＳからＶＤＤへの１ｋＶのＨＢＭでのＥＳＤストレスの間のＶＤＤパッド、ノードｄ及びノードｅの電圧を示す。
【図１０】図８のパワークランプでの両方の方向のＴＬＰ測定の結果を示し、〜２．５ｋＶのＨＢＭに対応して、故障電流（failure current）は、約１．８Ａ  ＴＬＰである。
【図１１】本発明に係る双方向ＥＳＤパワークランプの第４の好ましい実施形態を示す。
【発明を実施するための形態】
【００１５】
本発明を特定の実施形態に関連して、かつ所定の図面を参照して説明する。但し、本発明はこれらの実施形態及び図面に限定されるものではなく、特許請求の範囲によってのみ限定される。説明する図面は単なる概略図であり、非限定的である。諸図において、幾つかの構成要素のサイズは説明を目的として誇張され、かつ縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本発明の実際の具体化に必ずしも対応しない。
【００１６】
さらに、明細書及び特許請求の範囲における第１の、第２の、第３のなどの用語は、同様の構成要素を区別するために使用され、必ずしも順次的な又は年代的な順序を説明するものではない。これらの用語は、適切な状況下で交換可能であり、本発明の実施形態は、本明細書で記述される又は説明されるものとは別の順序で動作することができる。
【００１７】
さらに、明細書及び特許請求の範囲における上部、下部、上の、下のなどの用語は、説明の目的のために使用され、必ずしも相対的な位置を説明するものではない。このように使用されるこれらの用語は、適切な状況下で交換可能であり、本明細書で説明される本発明の実施形態は、本明細書で記述される又は説明されるものとは別の方向で動作することができる。
【００１８】
特許請求の範囲で使用される用語「備える」は、以下に記載される手段に制限されるものとして解釈されるべきではない。用語「備える」は、別の構成要素又はステップを排除しない。用語「備える」は、参照した述べられた特徴、整数値、ステップ、又は構成要素の存在を指定するように解釈される必要があるが、１つ又はそれ以上の別の特徴、整数値、ステップ、又は構成要素、又はそれらのグループの存在又は追加を排除しない。したがって、表現「手段Ａ及びＢを備えるデバイス」の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。これは、本発明について、デバイスに関連のある構成要素が、Ａ及びＢのみであることを意味する。
【００１９】
従来技術のＲＣトリガ型クランプの動作が、図１を用いて説明される。つまり、キャパシタ、抵抗器、及びインバータチェーンが、ＥＳＤ過渡検出回路を形成する。ＶＤＤとＶＳＳとの間の正のＥＳＤストレスの間、抵抗器の両端間の電圧、及びしたがって大きいＦＥＴのゲートの両端間の電圧は、高くなる。ＶＤＤとＶＳＳとの間のＥＳＤ電流のための電流経路は、非常に広い（wide）トランジスタである大きいＦＥＴを介して形成される。一般に、従来技術のＲＣトリガ型パワークランプは、双方向ＥＳＤデバイスではない。双方向の動作を実現するために、追加のＥＳＤデバイスが追加される必要がある。一般に、図１のＤ１のような逆方向のダイオードは、追加の電流経路を提供するであろう。この追加のダイオードは、ＥＳＤ保護のための追加のシリコンエリアを必要とする。インバータチェーンは、複数のフィードバックインバータとともに、大きいＦＥＴのゲートの電圧をできるだけ長期間（〜ミリ秒の範囲）高く保つために、遅延構成要素を形成する。ＮＭＯＳタイプのトランジスタ、及びＰＭＯＳタイプのトランジスタの両方が、大きいＦＥＴとして使用されることができる。
【００２０】
本発明、及び図２、図３、図６、並びに図８に示された実施形態によれば、逆方向のダイオードＤ１の必要性が回避される。
【００２１】
第１の特徴は、大きいＦＥＴが、絶縁体基板上に半導体構造として構成され、基板を介したＶＤＤノードとＶＳＳノードとの間の寄生導電性経路が回避されることである。言い換えると、大きいＦＥＴは、バルク接触を有しない。適切な技術の一例は、例えば、ＭｕＧＦＥＴ技術、又はＦｉｎＦＥＴ技術などのシリコンオンインシュレータ（ＳＯＩ）ＣＭＯＳ技術である。
【００２２】
第２の特徴は、大きいＦＥＴが、本質的に対称的なデバイスであるように、すなわち、ＶＤＤからＶＳＳに、及び逆もまた同様に、両方の方向に電流を導通させることができるように構成されることである。
【００２３】
第３の特徴は、逆方向の場合、すなわちＶＳＳからＶＤＤへのＥＳＤイベントの場合に、大きいＦＥＴをトリガするためのＥＳＤ過渡検出回路における構成要素の追加であり、この特徴は、同一の導電性経路を介してクランプを双方向にする。
【００２４】
以下では、図３、図６、及び図８の特定の実施形態の動作が説明される。
【００２５】
図３を参照すると、ＶＤＤとＶＳＳとの間の正のＥＳＤストレスの間、ＶＤＤはＶＳＳに対して電圧においてハイに引かれ、大きいＦＥＴのゲートはハイに引かれ、かつＥＳＤ電流のための導通経路は、大きいＦＥＴを介してＶＤＤとＶＳＳとの間に形成される。特に、ＶＤＤ上の過渡信号は、ＲＣネットワークによってノードａ（ハイ）に渡される。複数のインバータが機能し、したがってノードｂは、反転される（ロー）。ノードｃはハイであり、かつノードｄはローである。ノードｅはハイであり、かつ大きいＮＦＥＴは、オープンに引かれ、アクティブモードでＥＳＤ電流を導通させる。複数のフィードバックインバータは、ＲＣネットワーク上で制約を緩和し、ＥＳＤパルスの全期間の間、大きいＮＦＥＴをオープンに保持する。１ｋＶのＨＢＭのシミュレーションの間のノードＶＤＤでの電圧が、図４に示される。
【００２６】
負のＥＳＤストレスの間、ＶＳＳは、ＶＤＤに対してハイに引かれる。複数のインバータは、（それらの供給電圧及びグランドノード（図示せず。）に渡る逆バイアスを考慮すると、）もはや反転しないが、バッファとして動作する。すなわち、出力は入力に従うが、信号は劣化する。ＶＤＤが負になるとき、この信号はノードａに接続され、かつすべての別のノード（ｂ乃至ｅ）は、この信号に従う。この結果、大きいＮＦＥＴのゲート−ソース間電圧ＶＧＳは、ほぼ０であり、したがって大きいＮＦＥＴはオフである。
【００２７】
シミュレーションは、ノードｅが、ノードａに正確に従わないので、しばらくの間、大きいＮＦＥＴはスイッチオンするであろうが、非常に高い電圧であることを示す。−１ｋＶのＨＢＭのシミュレーションの間のノードａ、ノードｅ、及びノードＶＤＤでの電圧を示す図５を参照する。大きいＮＦＥＴがスイッチオンする電圧は、−５．５Ｖであり、その電圧は高すぎる。
【００２８】
負のＥＳＤストレスの間にノードｅが負になることを回避し、かつより低い電圧で大きいＮＦＥＴをオープンにするために、追加の小さいＰＭＯＳトランジスタＭ１が追加されて、負のＥＳＤストレスの間にノードｅをＧＮＤに引くことが好ましく、図６の実施形態となる。ノードｅはその後、ＥＳＤの間、ローになるように制御されるので、大きいＮＦＥＴは、非常に低い電圧でオンする。ノードＶＤＤの最大の（絶対的な）電圧は、図７に示すように−２．１Ｖである。
【００２９】
図７に示すように、ノードｅは、よく制御されていない。これは、ＰＭＯＳトランジスタＭ１が、インバータの構成に入っていないからである。ノードｅでの出力電圧は、ＰＭＯＳの負荷に依存する。負荷は、ノードｄとノードｅとの間のインバータの出力からなる。ノードｄでの電圧がまた、図７に示される。この構成では、このインバータのＰＭＯＳは、導通モードであり、ノードｅのプルダウンを制限する。
【００３０】
解決方法は、ノードｄを制御し、かつ負のＥＳＤストレスの間に、ノードｄとノードｅとの間のインバータの出力インピーダンスをできるだけ高く保つように試みることによって、さらに改善されることができる。ノードｄは、ほぼ０Ｖに引かれることが好ましい。これを達成するために、追加として小さいＮＭＯＳトランジスタＭ２が設けられ、図８の実施形態となる。
【００３１】
負のＥＳＤストレスの間に、Ｍ２は、ノードｄをできるだけ低く引く。この電圧は、Ｍ２のしきい値電圧によって制限され、及びしたがって、ノードｄは、完全に０ではない。その結果、ノードｄとノードｅとの間のインバータの出力インピーダンスは、無限大ではなく、及びしたがって、ノードｅもまた、完全に０には引かれない。図９に示すように、ＶＤＤノードの最大の（絶対的な）電圧は、−１．６Ｖに制限される。この値は、上述した理由に起因して、正のストレスの間の最大電圧（１．４Ｖ）よりも少し高い。
【００３２】
同一の差異が第１の測定結果で見られる。これは、図８のパワークランプでの両方の方向のＴＬＰ測定の結果を示す図１０に示される。〜２．５ｋＶのＨＢＭに対応して、故障電流は、約１．８Ａ  ＴＬＰである。
【００３３】
追加のトランジスタＭ１及びトランジスタＭ２の両方は、正のＥＳＤストレスの間の動作に実質的に干渉しない。本発明によれば、これらのトランジスタは、第２のノードでの第２の（負の）ＥＳＤ過渡の発生を検出し、かつ第２のＥＳＤ過渡を検出すると、そのトリガノードを介して半導体構造である大きいＮＦＥＴをトリガするＥＳＤ過渡検出回路の第２の部分の実施例を形成する。Ｍ１及びＭ２は、これらがパワークランプの検出回路部分の中であり、例えばミリアンペア程度の非常に小さい電流のみを導通させる必要があることを考慮すると、実質的に追加のデバイスエリアをもたらさない。これは、従来技術のパワークランプの逆方向のＥＳＤ経路のためのダイオードＤ１に対してまったく逆である。ダイオードＤ１は、例えばアンペア程度のＥＳＤ電流を導通させる必要があり、及びしたがって、広いデバイスエリアを必要とする。
【００３４】
図３、図６、及び図８の実施形態は、双方向ＮＭＯＳ  ＲＣパワークランプである。本発明はまた、双方向ＰＭＯＳ  ＲＣパワークランプに適用可能である。このような回路の実施形態は、図１１に示される。動作原理は、上述したものと実質的に同一であり、したがって、ここではさらなる説明は不要であることが当業者には明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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