(57)【要約】【課題】書き換え可能なメモリがＩＣチップの外部に配置されていても消費電力を抑えることができる情報処理装置を提供することを目的とする。【解決手段】本発明に係る情報処理装置は、ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、処理待機時に前記内部メモリ内の待機プログラムを前記ＣＰＵに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記ＣＰＵに実行させる実行番地遷移手段と、前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、を備える【選択図】図１
2010191650.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、
前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、
処理待機時に前記内部メモリ内の待機プログラムを前記ＣＰＵに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記ＣＰＵに実行させる実行番地遷移手段と、
前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、
を備える情報処理装置。
【請求項２】
前記内部メモリ及び前記外部メモリのメモリ空間には番地が割り当てられており、
前記実行番地遷移手段は、前記ＣＰＵの読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを変更することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記インターフェースは、前記ＩＣチップの外部に形成される外部配線と前記内部配線との電気特性を調整する保護回路を有しており、
前記処理待機時にさらに前記保護回路を停止させ、前記処理要求時に前記保護回路を動作させる保護回路制御手段をさらに備えることを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
前記保護回路制御手段は、前記処理待機時に前記内部配線と前記外部メモリとを接続する前記保護回路のデータ信号線を遮断し、前記処理要求時に前記データ信号線を再接続することを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記処理待機時に前記ＣＰＵが動作する動作クロックを低下させ、前記処理要求時に前記動作クロックを上昇させる動作クロック変更手段をさらに備えることを特徴とする請求項１から４のいずれかに記載の情報処理装置。
【請求項６】
前記内部メモリは、前記待機プログラムを保持するプログラム用領域及び前記ＣＰＵでの演算データを保持するデータ用領域を有しており、
前記処理要求時に前記内部メモリの前記プログラム用領域を停止させ、前記処理待機時に前記内部メモリの前記プログラム用領域を動作させる内部メモリ制御手段をさらに備えることを特徴とする請求項１から５のいずれかに記載の情報処理装置。
【請求項７】
前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送手段をさらに備えることを特徴とする請求項１から６のいずれかに記載の情報処理装置。
【請求項８】
ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、
前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、
を備える情報処理装置の制御方法であって、
処理待機時に前記内部メモリ内の待機プログラムを読み出す待機プログラム読み出しステップと、
前記待機プログラムを実行し、前記外部メモリを停止する待機処理ステップと、
外部からの処理要求時に前記待機プログラムを終了し、前記外部メモリを動作させる動作処理ステップと、
前記外部メモリ内の要求された処理プログラムを読み出す処理プログラム読み出しステップと、
を行うことを特徴とする制御方法。
【請求項９】
前記内部メモリ及び前記外部メモリのメモリ空間には番地が割り当てられており、
前記待機プログラム読み出しステップで、前記ＣＰＵが読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを前記内部メモリの前記待機プログラムが保持されるメモリ空間の番地に変更し、
前記処理プログラム読み出しステップで、前記プログラムカウンタを前記外部メモリの前記処理プログラムが保持されるメモリ空間の番地に変更すること
を特徴とする請求項８に記載の制御方法。
【請求項１０】
前記待機プログラム読み出しステップの前に、前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送ステップを行うことを特徴とする請求項８又は９に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵを搭載したＩＣチップとＩＣチップ外部にあるメモリとを備える情報処理装置及びその制御方法に関する。
【背景技術】
【０００２】
一般に電子機器に搭載される情報処理装置には、ハードウェアの基本的な制御を行うためファームウェアが組み込まれ、機器の機能や動作安定性の向上のため、このファームウェアをアップデートすることが多い。ファームウェアのバージョンアップに対応するために、書き換え可能なＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）タイプのメモリ素子、例えばフラッシュロム（Ｆｌａｓｈ  ＲＯＭ）等を搭載し、ファームウェアをそのメモリ素子に書き込むことが多い。
【０００３】
一方、マイクロアンペアレベルの電流削減による低消費電力化を要求される小型センサ端末や携帯端末、時計、電卓などにおいては、消費電力の点で汎用ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）よりもＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）−ＣＭＯＳを採用することが好ましい。しかしながら、ＳＯＩ−ＣＭＯＳと書き換え可能なＲＯＭとは製造プロセスの関係で物理的に混載することが困難である。このため、情報処理装置は、書き換え可能なＲＯＭを中央演算装置（ＣＰＵ）が搭載されたＩＣチップの外部に配置し、両者を外部インターフェース（Ｉ／Ｆ）を通して接続している（例えば、非特許文献１を参照。）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】沖電気工業株式会社、「沖のシステムＬＳＩ設計プラットフォーム」“ｈｔｔｐ：／／ｗｗｗ．ｏｋｉｓｅｍｉ．ｃｏｍ／ｊｐ／ｄｂｐｓ＿ｄａｔａ／＿ｍａｔｅｒｉａｌ＿／ｔｏｐｉｃｓ／ｈｔｍｌ／＿ｒｅｓ／ｉｍａｇｅｓ＿ｕｐｌａｔ／ＯＫＩ＿ｕＰＬＡＴ＿０１．ｐｄｆ”２００９年１月２０日検索。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構成は、チップ内配線よりもチップ外配線の方が浮遊容量が大きいためＩＣの保護回路にドライブ能力が要求されることや、バスのプルアップ抵抗等によるリーク電流がある。このため、ＳＯＩ−ＣＭＯＳが低電力であっても、情報処理装置の消費電力が大きくなるという課題があった。
【０００６】
前記課題を解決するために、本発明は、書き換え可能なメモリがＩＣチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る情報制御装置は、予めＣＰＵの待機時に必要なプログラムをＩＣチップ外部に配置された外部メモリからＩＣチップ内の内部メモリに転送しておき、待機時にＩＣチップと外部メモリ間でのデータ送受を排するとともに、外部メモリの電源を遮断することとした。
【０００８】
具体的には、本発明に係る情報制御装置は、ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、処理待機時に前記内部メモリ内の待機プログラムを前記ＣＰＵに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記ＣＰＵに実行させる実行番地遷移手段と、前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、を備える。
【０００９】
また、本発明に係る情報制御装置の制御方法は、ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、を備える情報処理装置の制御方法であって、処理待機時に前記内部メモリ内の待機プログラムを読み出す待機プログラム読み出しステップと、前記待機プログラムを実行し、前記外部メモリを停止する待機処理ステップと、外部からの処理要求時に前記待機プログラムを終了し、前記外部メモリを動作させる動作処理ステップと、前記外部メモリ内の要求された処理プログラムを読み出す処理プログラム読み出しステップと、を行うことを特徴とする。
【００１０】
待機中のインターフェースを介したデータ送受がないため、インターフェースで消費される電力を削減できる。また、外部メモリを停止させるため、外部メモリで消費される電力も削減できる。従って、本発明は、書き換え可能なメモリがＩＣチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することができる。
【００１１】
前記内部メモリ及び前記外部メモリのメモリ空間には番地が割り当てられており、本発明に係る情報制御装置の実行番地遷移手段は、前記ＣＰＵの読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを変更することができる。また、情報制御装置の制御方法は、前記待機プログラム読み出しステップで、前記ＣＰＵが読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを前記内部メモリの前記待機プログラムが保持されるメモリ空間の番地に変更し、前記処理プログラム読み出しステップで、前記プログラムカウンタを前記外部メモリの前記処理プログラムが保持されるメモリ空間の番地に変更することができる。プログラムカウンタを変更することで、ＣＰＵのプログラムの読込先を変更できる。
【００１２】
前記インターフェースは、前記ＩＣチップの外部に形成される外部配線と前記内部配線との電気特性を調整する保護回路を有しており、本発明に係る情報制御装置は、前記処理待機時にさらに前記保護回路を停止させ、前記処理要求時に前記保護回路を動作させる保護回路制御手段をさらに備えることが好ましい。さらに消費電力を低減することができる。
【００１３】
本発明に係る情報制御装置の前記保護回路制御手段は、前記処理待機時に前記内部配線と前記外部メモリとを接続する前記保護回路のデータ信号線を遮断し、前記処理要求時に前記データ信号線を再接続することが好ましい。入力用保護回路と出力用保護回路の内部抵抗で消費される電力や、外部回路から内部回路へ流れ込む電流、内部回路から外部回路へ流れ出る電流を削減することができる。
【００１４】
本発明に係る情報制御装置は、前記処理待機時に前記ＣＰＵの動作する動作クロックを低下させ、前記処理要求時に前記動作クロックを上昇させる動作クロック変更手段をさらに備えることが好ましい。さらに消費電力を低減することができる。
【００１５】
前記内部メモリは、前記待機プログラムを保持するプログラム用領域及び前記ＣＰＵでの演算データを保持するデータ用領域を有しており、本発明に係る情報制御装置は、前記処理要求時に前記内部メモリの前記プログラム用領域を停止させ、前記処理待機時に前記内部メモリの前記プログラム用領域を動作させる内部メモリ制御手段をさらに備えることが好ましい。さらに消費電力を低減することができる。
【００１６】
本発明に係る情報制御装置は、前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送手段をさらに備えることが好ましい。本発明に係る情報制御装置の制御方法は、前記待機プログラム読み出しステップの前に、前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送ステップを行うことが好ましい。情報処理装置の起動時や内部メモリのプログラム領域を停止させた後に外部メモリから待機プログラムを内部メモリに転送することができる。
【発明の効果】
【００１７】
本発明は、書き換え可能なメモリがＩＣチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る情報処理装置の構成を説明するブロック図である。
【図２】本発明に係る情報処理装置の構成を説明するブロック図である。
【図３】本発明に係る情報処理装置の外部メモリの構成を説明する図である。
【図４】本発明に係る情報処理装置の内部メモリの構成を説明する図である。
【図５】本発明に係る情報処理装置の入力用保護回路の構成を説明する図である。
【図６】本発明に係る情報処理装置の出力用保護回路の構成を説明する図である。
【図７】本発明に係る情報処理装置のメモリ空間の概念図である。
【図８】本発明に係る情報処理装置のメモリ空間の概念図である。
【図９】本発明に係る情報処理装置の制御方法を説明するフローチャートである。
【発明を実施するための形態】
【００１９】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００２０】
図１及び図２は、本実施形態の情報処理装置３０１及び情報処理装置３０２の構成を説明するブロック図である。情報処理装置３０１及び情報処理装置３０２は、ＣＰＵ１１、内部メモリ１２及びＣＰＵ１１と内部メモリ１２とを接続する内部配線１３が搭載されたＩＣチップ１０１と、ＩＣチップ１０１の外部にあり、インターフェース１８で内部配線１３と接続される外部メモリ２２と、を備える。
【００２１】
ＣＰＵ１１は内部メモリ１２や外部メモリ２２が保持するプログラムを処理する中央演算処理装置である。ＣＰＵ１１は、情報処理装置３０１及び情報処理装置３０２の外部にあるセンサ部４０１と接続しており、センサ部４０１を制御することができる。また、ＣＰＵ１１は、処理要求を受信する。処理要求とは、例えば、センサ部４０１や、タイマ割り込みなどの割り込みである。
【００２２】
内部メモリ１２は、プログラムを保持するプログラム用領域及びＣＰＵ１１での演算データを保持するデータ用領域を有している。内部メモリ１２は、例えば、ＲＡＭである。ＲＡＭはＲＯＭよりも消費電力が大きいため、プログラム用領域は必要最低限の容量のみとする。
【００２３】
内部配線１３はＩＣチップ１０１内部の回路間を結ぶバスである。内部配線１３には、ＣＰＵ１１、内部メモリ１２及びインターフェース１８が接続される。
【００２４】
外部メモリ２２は、ＣＰＵ１１が実行するプログラムやファームウェアを保持する。外部メモリ２２は、例えばＦｌａｓｈ  ＲＯＭである。
【００２５】
情報処理装置３０１は外部配線２３を備える。外部配線２３はＩＣチップ１０１と外部メモリ２２などの周辺部品を結ぶバスである。情報処理装置３０１では、インターフェース１８が外部配線２３に接続されている。この場合、インターフェース１８は、複数ビットを伝搬できるパラレルバスとすることができる。なお、図２の情報処理装置３０２は外部配線２３を備えず、インターフェース１８で直接外部メモリ２２と内部配線１３とを接続している。この場合、インターフェース１８はシリアルバスとすることができる。
【００２６】
インターフェース１８は、保護回路１５を有していてもよい。保護回路１５は内部配線１３と外部配線２３、又は内部配線１３と外部メモリ２２との電気的特性を調整するＩＣチップ内にある回路である。保護回路１５は規定の電流を流すためのドライバとしての機能、過電流防止の機能、及びＲＯＭを切断したときに外部バスから内部バスヘ電流が流れ込むことを防止する機能がある。保護回路１５は、ビット毎に配置が必要である。また、保護回路１５には、ＩＣチップ１０１の外部から内部配線１３へ信号が流れる入力用保護回路、及び内部配線１３からＩＣチップ１０１の外部へ信号が流れる出力用保護回路がある。
【００２７】
制御信号線１４は、ＣＰＵ１１、内部メモリ１２、外部メモリ２２、保護回路１５の間を接続する。ＣＰＵ１１は制御信号線１４を介して制御信号を各回路に送信し、各回路を停止及び作動することができる。
【００２８】
図３は、外部メモリ２２の構成を説明する図である。外部メモリ２２は、スイッチ３１、ＲＯＭ回路３２を有する。ＲＯＭ回路３２は一般的なＲＯＭ回路であり、外部配線２３又はインターフェース１８を介して信号の授受を行う。スイッチ３１は電源ＶｃｃとＲＯＭ回路３２とを接続しており、制御信号線１４からの制御信号でオン及びオフする。すなわち、外部メモリ２２は制御信号線１４からの制御信号で停止及び作動する。
【００２９】
図４は、内部メモリ１２の構成を説明する図である。内部メモリ１２は、スイッチ４１及びＲＡＭ回路４２を有する。ＲＡＭ回路４２は一般的なＲＡＭ回路であり、内部配線１３を介して信号の授受を行う。スイッチ４１は電源ＶｃｃとＲＡＭ回路４２とを接続しており、制御信号線１４からの制御信号でオン及びオフする。すなわち、内部メモリ１２は制御信号線１４からの制御信号で停止及び作動する。
【００３０】
図５は、保護回路１５のうち入力用保護回路の構成を説明する図である。保護回路１５は入力用保護回路５８、スイッチ５１及びスイッチ５４を有する。入力用保護回路５８は一般的な入力用保護回路であり、内部抵抗５３、ダイオード５２−１及びダイオード５２−２で構成される。スイッチ５１及びスイッチ５４は、例えば、ＣＭＯＳスイッチである。入力用保護回路５８は電源Ｖｃｃで駆動し、データ信号は内部抵抗５３を含むデータ信号線を経由して外部配線２３又は外部メモリ２２から内部配線１３へ流れる。スイッチ５１は、電源Ｖｃｃとダイオード５２−１との間に配置され、制御信号線１４からの制御信号でオン及びオフする。すなわち、保護回路１５は制御信号線１４からの制御信号で停止及び作動する。また、スイッチ５４は、外部配線２３又は外部メモリ２２から内部配線１３へ流れる信号の経路に配置され、制御信号線１４からの制御信号でオン及びオフする。すなわち、保護回路１５は制御信号線１４からの制御信号で外部配線２３又は外部メモリ２２と内部配線１３との間を接続及び遮断する。
【００３１】
図６は、保護回路１５のうち出力用保護回路の構成を説明する図である。保護回路１５は出力用保護回路６８、スイッチ６１及びスイッチ６４を有する。出力用保護回路６８は一般的な出力用保護回路であり、内部抵抗６３、プルアップ抵抗６５、ダイオード６２−１及びダイオード６２−２で構成される。スイッチ６１及びスイッチ６４は、例えば、ＣＭＯＳスイッチである。出力用保護回路６８は電源Ｖｃｃで駆動し、データ信号は内部抵抗６３を含むデータ信号線を経由して内部配線１３から外部配線２３又は外部メモリ２２へ流れる。スイッチ６１は、電源Ｖｃｃとダイオード６２−１との間に配置され、制御信号線１４からの制御信号でオン及びオフする。すなわち、保護回路１５は制御信号線１４からの制御信号で停止及び作動する。また、スイッチ６４は、内部配線１３から外部配線２３又は外部メモリ２２へ流れる信号の経路に配置され、制御信号線１４からの制御信号でオン及びオフする。すなわち、保護回路１５は制御信号線１４からの制御信号で外部配線２３又は外部メモリ２２と内部配線１３との間を接続及び遮断する。
【００３２】
以下に、情報処理装置３０１及び情報処理装置３０２がどのように消費電力を低減するかを詳細に説明する。
【００３３】
内部配線１３はＩＣチップ内に閉じた配線であるため、外部配線２３と比べて、配線幅が狭く、配線長が短いので、寄生容量が小さく、配線抵抗も小さいという特徴がある。従って、同じ量の信号を伝送する場合、外部配線２３で信号伝送するよりも内部配線１３で信号伝送するほうがより低消費電力になる。さらに、保護回路１５には内部抵抗５３及び内部抵抗６３があり、ＩＣチップ１０１と外部メモリ２２との間で信号伝送すれば内部抵抗５３及び内部抵抗６３で電力が消費される。従って、ＩＣチップ１０１と外部メモリ２２との間で信号伝送するよりＩＣチップ１０１内部での信号伝送とするほうがより低消費電力になる。
【００３４】
このため、ＣＰＵの動作モードに応じて、外部メモリ２２が保持するプログラムを内部メモリ１２へ転送し、内部メモリ１２とＣＰＵ１１との間で信号伝送を行うことで消費電力を低減することができる。この際に、外部メモリ２２及び保護回路１５を停止することで外部メモリ２２及び保護回路１５で消費される電力を削減することもできる。
【００３５】
情報処理装置３０１及び情報処理装置３０２は、処理待機時に内部メモリ１２内の待機プログラムをＣＰＵ１１に実行させ、外部からの処理要求時に外部メモリ２２内の処理プログラムをＣＰＵ１１に実行させる実行番地遷移手段と、処理待機時に外部メモリ２２を停止させ、処理要求時に外部メモリ２２を動作させる外部メモリ制御手段と、を備える。さらに、情報処理装置３０１及び情報処理装置３０２は、処理待機時に保護回路１５を停止させ、処理要求時に保護回路１５を動作させる保護回路制御手段、処理待機時にＣＰＵ１１が動作する動作クロックを低下させ、処理要求時に動作クロック１１を上昇させる動作クロック変更手段、及び処理要求時に内部メモリ１２のプログラム用領域を停止させ、処理待機時に内部メモリ１２のプログラム用領域を動作させる内部メモリ制御手段も備える。例えば、実行番地遷移手段、外部メモリ制御手段、保護回路制御手段、動作クロック変更手段、及び内部メモリ制御手段はＣＰＵ１１で動作するプログラムとして実装することができる。情報処理装置３０１及び情報処理装置３０２は、これらの手段を用いて次のように消費電力を低減する。
【００３６】
ＣＰＵ１１は、処理待機時に内部メモリ１２内の待機プログラムを読み出す待機プログラム読み出しステップと、待機プログラムを実行し、外部メモリ２２を停止する待機処理ステップと、外部からの処理要求時に待機プログラムを終了し、外部メモリ２２を動作させる動作処理ステップと、要求された処理プログラムを読み出す処理プログラム読み出しステップと、を行う。
【００３７】
ＣＰＵ１１が通常動作しているとき（アクティブモード）では、ＣＰＵ１１は外部メモリ２２内の処理プログラムを読み込んでいる。例えば、センサ部４０１からの処理要求が所定時間なかった場合、ＣＰＵ１１は待機状態（スリープモード）に入る。待機プログラム読み出しステップにおいて、ＣＰＵ１１は実行番地遷移手段でプログラムの読込先を外部メモリ２２から内部メモリ１２へ変更し、内部メモリ１２が保持する待機プログラムを読み出し実行する。ここで、実行番地遷移手段について詳細に説明する。後述する図７及び図８のように内部メモリ１２及び外部メモリ２２のメモリ空間には番地が割り当てられている。ＣＰＵ１１は読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを持っており、実行番地遷移手段がプログラムカウンタを変更することで実現される。ここで、待機プログラムには、特にスリープ時にやらなくてはならない必要最低限の内容が記述されている。例えば、タイマの管理や、センサのコントロールなどである。
【００３８】
ここで、内部メモリ１２に待機プログラムがない場合、ＣＰＵ１１は、待機プログラム読み出しステップの前に転送ステップを行う。転送ステップでは、転送手段が、外部メモリ２２に記録された待機プログラムを内部メモリ１２にコピーする。
【００３９】
待機処理ステップにおいて、ＣＰＵ１１は外部メモリ制御手段で外部メモリ２２に停止を指示する制御信号を制御信号線１４を使って送信する。外部メモリ２２は、その制御信号を受信するとスイッチ３１をオフし、ＲＯＭ回路３２の動作を停止する。ＲＯＭ回路３２の動作を停止することで外部メモリ２２で消費される電力を削減することができる。また、ＲＯＭ回路３２は不揮発性メモリのため電源供給を停止しても、メモリに書き込まれた内容が失われることはない。
【００４０】
センサ部４０１から処理要求された場合、動作処理ステップにおいて、ＣＰＵ１１は外部メモリ制御手段で外部メモリ２２に作動を指示する制御信号を制御信号線１４を使って送信する。外部メモリ２２は、その制御信号を受信するとスイッチ３１をオンし、ＲＯＭ回路３２を作動する。この後、処理プログラム読み出しステップにおいて、ＣＰＵ１１は実行番地遷移手段で外部メモリ２２から要求された処理プログラムを読み出すことができる。
【００４１】
同様に、待機処理ステップおいて、ＣＰＵ１１は保護回路制御手段で保護回路１５に停止を指示する制御信号を制御信号線１４を使って送信してもよい。保護回路１５は、その制御信号を受信するとスイッチ５１及びスイッチ６１をオフし、入力用保護回路５８と出力用保護回路６８の動作を停止する。さらに、保護回路１５は、スイッチ５４及びスイッチ６４もオフしてもよい。入力用保護回路５８と出力用保護回路６８の内部抵抗５３と内部抵抗６３で消費される電力や、外部配線２３又は外部メモリ２２から内部配線１３へ流れ込む電流、内部配線１３から外部配線２３又は外部メモリ２２へ流れ出る電流による電力を削減することができる。
【００４２】
センサ部４０１から処理要求された場合、動作処理ステップおいて、ＣＰＵ１１は保護回路制御手段で保護回路１５に作動を指示する制御信号を制御信号線１４を使って送信する。保護回路１５は、その制御信号を受信するとスイッチ５１及びスイッチ６１をオンし、入力用保護回路５８と出力用保護回路６８を作動する。また、保護回路１５は、スイッチ５４及びスイッチ６４もオンする。この後、処理プログラム読み出しステップにおいて、ＣＰＵ１１は外部メモリ２２から要求された処理プログラムを受け取ることができる。
【００４３】
このように、情報処理装置３０１及び情報処理装置３０２は、ＣＰＵ１１の動作モードが待機（スリープモード）のときは、外部メモリ制御手段及び保護回路制御手段でそれぞれ外部メモリ２２及び保護回路１５の動作を停止させ、内部メモリ１２のプログラムを実行する。処理要求されＣＰＵ１１の動作モードがアクティブのときは内部メモリ１２又は外部メモリ２２どちらかのプログラムを実行する。
【００４４】
ＣＰＵ１１は、処理要求されて動作モードがアクティブのとき、外部メモリ２２のプログラムを実行する。このため、動作処理ステップにおいて、ＣＰＵ１１は内部メモリ制御手段で制御信号線１４を使って内部メモリ１２に制御信号を送り、内部メモリ１２のプログラム用領域を停止させてもよい。より低消費電力化を図ることができる。なお、この場合、待機処理ステップにおいて、ＣＰＵ１１は内部メモリ制御手段で内部メモリ１２のプログラム用領域を動作させる必要がある。例えば、センサ部４０１から情報を収集するＩＯコントロールプログラムが内部メモリ１２に転送されており、プログラム用領域で消費される電力が外部メモリ２２で消費される電力よりも十分小さいときに有効である。
【００４５】
図７は、ＣＰＵ１１がプログラム用のメモリ空間とデータ用のメモリ空間を区別して管理できる場合のメモリ空間の概念図である。データ用のメモリ空間には演算用のデータ、スタック及びレジスタを保存する。ＣＰＵ１１は、プログラムとして、プログラム用のメモリ空間にあるもののみ実行でき、データ用メモリ空間にあるものを実行できない場合、プログラム用メモリ空間の内部メモリ１２のプログラム用領域、外部メモリ２２のうち、不要なほうの動作を停止できる。
【００４６】
図８は、ＣＰＵ１１がプログラム用のメモリ空間とデータ用のメモリ空間を共有して管理できる場合のメモリ空間の概念図である。例えば、待機プログラムのコピー先は内部メモリ１２のプログラム用領域、データは内部メモリ１２のデータ用領域を使用するように、開発者が明示的にプログラムを作成し、内部メモリ１２のプログラム用領域や外部メモリ２２のうち、不要な方の動作を停止することもできる。
【００４７】
また、待機処理ステップにおいて、ＣＰＵ１１は動作クロック変更手段で自身が動作するための動作クロックを低速にしてもよい。すなわち、ＣＰＵ１１は、速度が異なる複数の動作クロックを有しており、スリープモード時に処理待機時に最低速の動作クロックを選択する。情報処理装置３０１及び情報処理装置３０２は、ＣＰＵの待機中に３２ｋＨｚのような遅い周波数でＩＣチップを作動させることで消費電力を低減することができる。また、アクティブモード時には処理速度を優先するため、動作処理ステップにおいて、ＣＰＵ１１は動作クロック変更手段で１０ＭＨｚのような速い速度の動作クロックを選択する。
【００４８】
情報処理装置３０１及び情報処理装置３０２の具体的な制御方法を図９を利用して説明する。図９は、情報処理装置の制御方法を説明するフローチャートである。まず、ステップＳ０１でＩＣチップ１０１の電源を投入する。その後、ＣＰＵ１１の初期化をステップＳ０２からステップＳ０４で行う。ステップＳ０２で外部メモリ２２の電源が投入される。ステップＳ０３でＣＰＵ１１が読み込むプログラムの読込先であるプログラムカウンタをＦ０００番地に設定する。ステップＳ０４でＣＰＵ１１はメモリ空間のＦ０００番地からのコードを演算する。メモリ空間のＦ０００番地は外部メモリ２２であり、ＣＰＵに電源が入って起動されると、最初は外部メモリ２２のプログラムが実行される。実行されるプログラムにはＩＣチップや周辺回路の初期設定が記述されている。
【００４９】
続いて、前述した転送ステップをステップＳ０５からステップＳ０６で行う。まず、ステップＳ０５でＩＣチップの初期化を行う。その後、ステップＳ０６で外部メモリ２２が保有する待機プログラムを内部メモリ１２にコピーする。ここで、コピー先はメモリ空間の０１００番地であり、内部メモリ１２のプログラム用領域である。
【００５０】
続いて、前述した待機プログラム読み出しステップをステップＳ０７で行う。ステップＳ０７を開始するタイミングは、ＣＰＵ１１がスリープ状態となるときである。ステップＳ０７でＣＰＵ１１はメモリ空間の０１００番地からのコードを演算する。具体的には、ＣＰＵ１１は、内部メモリ１２上のコードを実行する場合には内部メモリ１２に割り当てられているメモリ空間の番地にジャンプ・サブルーチンコールをするプログラム（実行番地遷移手段）を読み込む。
【００５１】
続いて、前述した待機処理ステップをステップＳ０８からステップＳ１０で行う。ステップＳ０８でＣＰＵ１１は制御信号を保護回路１５及び外部メモリ２２に送信し、動作を停止させる。また、動作クロックを最低速まで下げてもよい。ステップＳ０９及びステップＳ１０でセンサ部４０１からの処理要求があるまでＣＰＵ１１は待機状態となる。本制御方法で、この間の情報処理装置３０１及び情報処理装置３０２の消費電力を低減することができる。
【００５２】
続いて、前述した作動処理ステップをステップＳ１１で行う。ステップ１１でＣＰＵ１１は制御信号を保護回路１５及び外部メモリ２２に送信し、作動開始させる。また、動作クロックが最低速まで下がっている場合は動作クロックの速度を上昇させる。
【００５３】
続いて、前述した処理プログラム読み出しステップをステップＳ１２で行う。ステップ１２でＣＰＵ１１は外部メモリ２２が保管する要求された処理プログラムを読み出す。具体的には、ＣＰＵ１１は外部メモリ２２に割り当てられているメモリ空間の番地にジャンプ／サブルーチンコールするプログラム（実行番地遷移手段）を実行する。
【００５４】
ＣＰＵ１１はステップＳ１３で要求された処理を行ない、処理が終了するとステップＳ１４で再び待機状態に入る。
【産業上の利用可能性】
【００５５】
ジャンプ命令、サブルーチンコール命令、サブルーチンコール復帰命令、割り込み、割り込み復帰命令はＣＰＵのプログラムカウンタを任意の実行番地に変更する命令である。前記命令に関わらず、プログラムカウンタを変更する命令であれば本発明に適用可能である
【符号の説明】
【００５６】
１１：ＣＰＵ
１２：内部メモリ
１３：内部配線
１４：制御信号線
１５：保護回路
１８：インターフェース
２２：外部メモリ
２３：外部配線
３１、４１、５１、５４、６１、６４：スイッチ
３２：ＲＯＭ回路
４２：ＲＡＭ回路
５２−１、５２−２、６２−１、６２−２：ダイオード
５３、６３：内部抵抗
５８：入力用保護回路
６５：プルアップ抵抗
６８：出力用保護回路
１０１：ＩＣチップ
３０１、３０２：情報処理装置
４０１：センサ部
【図１】
2010191650.tif 000003
【図２】
2010191650.tif 000004
【図３】
2010191650.tif 000005
【図４】
2010191650.tif 000006
【図５】
2010191650.tif 000007
【図６】
2010191650.tif 000008
【図７】
2010191650.tif 000009
【図８】
2010191650.tif 000010
【図９】
2010191650.tif 000011