(57)【要約】【課題】サイズを縮小するとともに、オン抵抗を低くしながらオフ耐圧を高く保つことができる半導体装置と、その製造方法を提供する。【解決手段】半導体基板１の領域には、ゲート電極４を挟んで一方にソース電極７およびＬＤＤ領域５ｂが形成され、他方にドレイン電極６およびＬＤＤ層５ａが形成されている。半導体基板１の表面から所定の深さＤ１にわたり形成されたＬＤＤ層５ａには、ＬＤＤ層５ａの表面を除いてＬＤＤ層５ａに取り囲まれるとともに、ＬＤＤ層５ａの表面から深さＤ３にわたりｐ型拡散層１０が形成されている。ＬＤＤ層５ａには、ｐ型拡散層１０の直下の領域においてＬＤＤ層５ａの底からさらに深い領域に向かって突出するように深さＤ２にわたり突出部５５が形成されている。【選択図】図２
2010034224.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面から所定の深さにわたり形成された第１導電型領域と、
前記第１導電型領域において、前記第１導電型領域の表面から所定の深さにわたり形成された第２導電型の第１不純物領域と、
前記主表面において前記第１不純物領域と所定の距離を隔てられるとともに、前記半導体基板の前記主表面から所定の深さにわたり形成された第２導電型の第２不純物領域と、
前記第１不純物領域と前記第２不純物領域によって挟まれたチャネルとなる領域上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記第１不純物領域に形成されたドレイン電極と、
前記第３不純物領域に形成されたソース電極と
を有し、
前記ゲート電極と前記ドレイン電極との間に位置する前記第１不純物領域の部分において、前記第１不純物領域の表面を除いて前記第１不純物領域に取り囲まれるとともに、前記第１不純物領域の表面から所定の深さにわたり形成された第１導電型の第３不純物領域を備え、
前記第１不純物領域は、前記第３不純物領域の直下の領域において前記第１不純物領域の底からさらに深い領域に向かって突出する第２導電型の突出部を備えた、半導体装置。
【請求項２】
前記第３不純物領域は前記第１不純物領域の前記底よりも深い領域にわたり形成され、
前記突出部は、前記第１不純物領域の前記底から突出する前記第３不純物領域の部分を取り囲むように形成された、請求項１記載の半導体装置。
【請求項３】
前記突出部は深くなるにしたがって横方向に延在する部分を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極と前記第３不純物領域とは電気的に短絡された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極と前記第３不純物領域との間に抵抗を介在させた、請求項４記載の半導体装置。
【請求項６】
前記第３不純物領域の表面を覆うように前記半導体基板上に形成された絶縁膜と、
前記第３不純物領域の直上に位置する前記絶縁膜の部分の表面に接触するように形成され、前記ゲート電極と電気的に接続されたコンタクトプラグと
を備えた、請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
半導体基板の主表面から所定の深さにわたり、第１導電型領域を形成する工程と、
前記第１導電型領域の表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記第１導電型領域に第２導電型の不純物を注入することにより、前記ゲート電極を挟んで位置する一方の前記第１導電型領域の部分に、前記第１導電型領域の表面から所定の深さにわたり第２導電型の第１不純物領域を形成するとともに、他方の前記第１導電型領域の部分に、前記第１導電型領域の表面から所定の深さにわたり第２導電型の第２不純物領域を形成する工程と、
前記第１不純物領域にドレイン電極を形成する工程と、
前記第２不純物領域にソース電極を形成する工程と
を有し、
前記ゲート電極と前記ドレイン電極との間に位置する前記第１不純物領域の部分の表面を露出するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記第１不純物領域に第２導電型の不純物を注入することにより、前記第１不純物領域の底からさらに深い領域に向かって突出する第２導電型の突出部を形成する工程と、
前記レジストパターンをマスクとして、第１導電型の不純物を注入することにより、前記第１不純物領域に取り囲まれるとともに、前記第１不純物領域の表面から所定の深さにわたり第１導電型の第３不純物領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項８】
前記第３不純物領域を形成する工程では、前記第３不純物領域は前記第１不純物領域の底よりも深い領域にわたり形成され、
前記突出部を形成する工程では、前記突出部は、前記第１不純物領域の底から突出する前記第３不純物領域の部分を取り囲むように形成される、請求項７記載の半導体装置の製造方法。
【請求項９】
前記突出部を形成する工程では、前記第２導電型の不純物は前記半導体基板の主表面に対して所定の傾きをもって斜めに注入される、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極と前記第３不純物領域とを電気的に接続する配線を形成する工程を備えた、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記配線を形成する工程では、前記ゲート電極と前記第３不純物領域との間に抵抗が形成される、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第３不純物領域の表面を覆うように前記半導体基板上に所定の厚みの絶縁膜を形成する工程と、
前記絶縁膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第３不純物領域の直上に位置する前記絶縁膜の部分の表面を露出する開口部を形成する工程と、
前記開口部内にコンタクトプラグを形成する工程と、
前記ゲート電極と前記コンタクトプラグとを電気的に接続する配線を形成する工程と、
を備えた、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、パワーＭＯＳを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
様々な電子機器等に用いられているＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を備えた半導体装置においては、高集積化によるコストダウンや性能向上のため、年々微細化が図られている。特に、ＣＰＵ（Central Processing Unit）やメモリなど、スケールダウンによるメリットが大きい半導体装置では、積極的に微細化や動作電圧の低電圧化が行われている。
【０００３】
一方、自動車の制御部品や、光ディスクドライブなど、数十〜数百ボルトの高い電圧を制御する必要があるＭＯＳＦＥＴを備えた半導体装置では、微細化が困難であるという問題がある。ここで、このようなＭＯＳＦＥＴを、ＣＰＵやメモリに適用されるＭＯＳＦＥＴに対して、パワーＭＯＳと称す。通常、ＭＯＳＦＥＴの微細化は、電源電圧の低下と同時に行われるが、パワーＭＯＳでは取り扱う電圧が殆ど変わらない。このことが微細化を阻む原因とされる。これは、次の理由による。
【０００４】
スイッチング素子であるパワーＭＯＳでは、ゲート電極に印加するバイアス電圧を変化させることによって、ソース・ドレイン間に電流を流すオン動作と、電流を流さないオフ動作とが切り替えられる。オフ状態では、通常高い電圧が印加されるドレイン電極から、半導体基板やソース電極へパンチスルー電流が流れないようにしなければならない。すなわち、パワーＭＯＳのオフ耐圧をデバイスの動作電圧領域より高く設定して、パンチスルー電流が流れないようにデバイスを設計する必要がある。なお、オフ耐圧とは、パワーＭＯＳがオフ状態において、ドレイン電極に印加する電圧を徐々に高くし、ドレイン電極からソース電極へパンチスルー電流が流れ始める臨界電圧をいう。
【０００５】
そのような半導体装置の一つとして、ゲート電極に対して、ソース領域とドレイン領域とを非対称に形成した横型パワーＭＯＳを備えた半導体装置が提案されている。この半導体装置では、ソース領域がゲート電極のサイドウォールスペーサに隣接して形成されるのに対して、より高い電圧が印加されるドレイン領域は、サイドウォールスペーサから距離を隔てて形成されている。こうすることで、ドレイン領域がサイドウォールスペーサから距離を隔てて形成されている分、空乏層が伸びる領域が確保されて耐圧を向上させることができるとされる。
【０００６】
一方、その空乏層を伸ばそうとして、ドレイン側のＬＤＤ領域の不純物濃度を低く抑えようとすると、ＬＤＤ領域の抵抗値が高くなってパワーＭＯＳ動作時の電気抵抗（オン抵抗）が上昇するという問題がある。これを解消する半導体装置として、特許文献１にはＬＤＤ領域にｐｎ接合を形成する手法が提案されている。この半導体装置では、ゲート電極とドレイン領域との間のｎ型ＬＤＤ領域内にｐ型の拡散層が形成され、そのｐ型拡散層に逆バイアス電圧を印加することによって、空乏層を拡大させてオフ耐圧を上げている。
【０００７】
このように、同文献に提案された半導体装置では、ＬＤＤ領域内のｐ型拡散層に印加した逆バイアス電圧によって拡大する空乏層によってパンチスルーがカットオフされるため、ＬＤＤ領域のｎ型の不純物濃度をより高くすることが可能になり、オン抵抗を低くしながらオフ耐圧を高く保つことができるとされる。
【特許文献１】特開平４−１０７８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置では、次のような問題点があった。ＬＤＤ領域内に形成されるｐ型拡散層に逆バイアス電圧を印加するには、専用の電極を追加する必要があり、また、その電圧を制御するための回路も別途形成する必要があった。そのため、パワーＭＯＳ自体はサイズを縮小することはできても、このような電極や回路を形成するための領域を確保しなければならず、チップ全体としては、むしろサイズを大きくしなければならないおそれがあった。また、本来の半導体装置の動作に加えて、そのような電極に電圧を印加しなければならず、半導体装置の制御も複雑になって、設計負担が増大する問題があった。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、サイズを縮小するとともに、オン抵抗を低くしながらオフ耐圧を高く保つことができる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１導電型領域と第２導電型の第１不純物領域と第２導電型の第２不純物領域とゲート電極とドレイン電極とソース電極とを有している。第１導電型領域は半導体基板の主表面から所定の深さにわたり形成されている。第２導電型の第１不純物領域は、第１導電型領域において、第１導電型領域の表面から所定の深さにわたり形成されている。第２導電型の第２不純物領域は、主表面において第１不純物領域と所定の距離を隔てられるとともに、半導体基板の主表面から所定の深さにわたり形成されている。ゲート電極は、第１不純物領域と第２不純物領域によって挟まれたチャネルとなる領域上にゲート絶縁膜を介在させて形成されている。ドレイン電極は第１不純物領域に形成されている。ソース電極は第３不純物領域に形成されている。そして、ゲート電極とドレイン電極との間に位置する第１不純物領域の部分において、第１不純物領域の表面を除いて第１不純物領域に取り囲まれるとともに、第１不純物領域の表面から所定の深さにわたり形成された第１導電型の第３不純物領域を備えている。また、第１不純物領域は、その第３不純物領域の直下の領域において第１不純物領域の底からさらに深い領域に向かって突出する第２導電型の突出部を備えている。
【００１１】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面から所定の深さにわたり、第１導電型領域を形成する。第１導電型領域の表面上に、ゲート絶縁膜を介在させてゲート電極を形成する。ゲート電極をマスクとして、第１導電型領域に第２導電型の不純物を注入することにより、ゲート電極を挟んで位置する一方の第１導電型領域の部分に、第１導電型領域の表面から所定の深さにわたり第２導電型の第１不純物領域を形成するとともに、他方の前記第１導電型領域の部分に、第１導電型領域の表面から所定の深さにわたり第２導電型の第２不純物領域を形成する。第１不純物領域にドレイン電極を形成する。第２不純物領域にソース電極を形成する。ゲート電極とドレイン電極との間に位置する第１不純物領域の部分の表面を露出するレジストパターンを形成する。レジストパターンをマスクとして、第１不純物領域に第２導電型の不純物を注入することにより、第１不純物領域の底からさらに深い領域に向かって突出する第２導電型の突出部を形成する。レジストパターンをマスクとして、第１導電型の不純物を注入することにより、第１不純物領域に取り囲まれるとともに、第１不純物領域の表面から所定の深さにわたり第１導電型の第３不純物領域を形成する。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、第１不純物領域に深さ方向に突出部が形成されるとともに、その直上に深さ方向に第２不純物領域が形成されていることで、オン状態において、キャリアが流れる実効的な長さが深さ方向に確保されることになる。これにより、半導体装置の占有面積を縮小することができる。また、キャリアが流れる実効的な長さが確保されることで、オフ状態では、ドレイン電極の電位に対して、チャネルが形成される領域の近傍の第１不純物領域の部分における電圧降下がより大きくなって、耐圧を向上させることができる。
【００１３】
本発明に係る半導体装置の製造方法によれば、ゲート電極とドレイン電極との間に位置する第１不純物領域の部分の表面を露出するレジストパターンをマスクとして、第１不純物領域に第２導電型の不純物を注入することにより、第１不純物領域に深さ方向に突出部が形成され、そして、第１導電型の不純物を注入することにより、第３不純物領域が形成される。これにより、キャリアが流れる実効的な長さが深さ方向に確保されて、半導体装置の占有面積を縮小することができるとともに、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
本発明の実施の形態１に係る、パワーＭＯＳを備えた半導体装置とその製造方法について説明する。図１および図２に示すように、半導体基板１の表面には、素子分離領域１１によって囲まれた素子形成領域が形成されている。その素子形成領域の表面上にゲート絶縁膜３を介在させて、ゲート電極４が形成されている。ゲート電極４の両側面上にはサイドウォール絶縁膜８が形成されている。
【００１５】
ゲート電極４の一方の側方の半導体基板１の領域には、ｎ型のソース電極（領域）７およびＬＤＤ領域５ｂが形成されている。また、ゲート電極４の他方の側方の半導体基板１の領域には、ｎ型のドレイン電極（領域）６およびＬＤＤ層５ａが形成されている。ＬＤＤ層５ａは半導体基板１の表面から所定の深さＤ１にわたり形成されている。そのＬＤＤ層５ａには、ＬＤＤ層５ａの表面を除いてＬＤＤ層５ａに取り囲まれるとともに、ＬＤＤ層５ａの表面から深さＤ３にわたりｐ型拡散層１０が形成されている。そして、ＬＤＤ層５ａには、ｐ型拡散層１０の直下の領域においてＬＤＤ層５ａの底からさらに深い領域に向かって突出するように深さＤ２にわたり突出部５５が形成されている。
【００１６】
次に、上述したパワーＭＯＳの動作について説明する。図３に示すように、まず、ゲート電極４（Ｇ）に３〜１０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、ゲート電極４の直下のｐウェル層２にチャネル（反転層）が形成されてオン状態となる。オン状態では、ソース電極７からチャネル領域を経てドレイン電極６へ電子が流れる。また、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとの接合からは、主にＬＤＤ層５ａ側へ空乏層（図示せず）が伸びる。このとき、電子は、経路Ｃに示すように、その空乏層を避けるようにＬＤＤ層５ａあるいは突出部５５内を上下（深さ方向）に移動しながら流れることになる。一方、図４に示すように、ゲート電極４（Ｇ）に０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、チャネルは消失してオフ状態となる。
【００１７】
上述した半導体装置では、オフ時の耐圧を確保しながら、パワーＭＯＳの占有面積を縮小することができる。このことについて、比較例に係る半導体装置との関係で説明する。
【００１８】
まず、第１の比較例として、ゲート電極に対してソース・ドレインが対称に形成されたパワーＭＯＳについて説明する。図５に示すように、半導体基板１０１にＰウェル層１０２が形成され、そのＰウェル層０２の上にゲート絶縁膜１０３およびゲート電極１０４が形成されている。ゲート電極１０４をマスクとして、Ｎ型不純物をイオン注入法によりＰウェル層１０２に注入することによって、ＬＤＤ(Lightly Doped Drain)層１０５ａ，１１１が形成されている。さらに、ゲート電極１０４およびサイドウォールスペーサ１０８をマスクとして、Ｎ型不純物をイオン注入法によりＬＤＤ層１０５ａ，１１１に注入することによって、ＬＤＤ層１０５ａにはドレイン領域１０６が形成され、ＬＤＤ層１１１にはソース領域１０７が形成されている。
【００１９】
このパワーＭＯＳのオフ時においては、ドレイン領域１０６に正バイアスが印加されると、Ｐウェル層１０２側に空乏層１０９ａが伸びるとともに、ＬＤＤ層１０５側にも空乏層１０９ｂが伸びることになる。空乏層１０９ｂの端がドレイン領域１０６に到達すると、それ以上空乏層１０９ｂの幅を伸ばすことができなくなる。このとき、より高い電圧がドレイン領域１０６に印加されると、電界を緩和させるためにＰウェル層１０２側に伸びた空乏層１０９ａがさらに伸びることになるが、空乏層１０９ａはソース領域１０７に向かっても伸びる。そのためこのような空乏層の伸びが、ソース・ドレイン間の耐圧を劣化させる原因となり、パンチスルーが発生し易くなるという問題がある。
【００２０】
そこで、第２の比較例として、このような問題点を回避する、非対称のソース・ドレイン構造を備えた横型パワーＭＯＳの一例について説明する。図６に示すように、このパワーＭＯＳでは、ソース領域１０７がゲート電極１０４のサイドウォールスペーサ１０８の直下の領域にまで形成されているのに対し、高い電圧が印加されるドレイン領域１０６は、サイドウォールスペーサ１０８から距離を隔てて形成されている（オフセット）。
【００２１】
このパワーＭＯＳのオフ状態においては、ドレイン領域１０６がサイドウォールスペーサ１０８から距離を隔てて形成されていることで、ＬＤＤ層１０５ａとＰウェル層１０２との界面から生じる空乏層をＬＤＤ層１０５ａの側に十分に伸ばすことができて、電界を緩和させることができるとされる。このように、第２の比較例に係るパワーＭＯＳでは、ドレイン領域１０６をサイドウォールスペーサ１０８（ゲート電極１０４）から距離を隔てることによって、耐圧を確保しているため、ドレイン領域１０６に印加する電圧が下がらない場合には、ゲート電極１０４とドレイン領域１０６との距離を縮めるのは困難であり、パワーＭＯＳのサイズを縮小するのに限界がある。
【００２２】
これに対して、上述した本実施の形態に係る半導体装置では、オン状態において、電子は、ｐ型拡散層１０とＬＤＤ層５ａとの界面から延びる空乏層を避けるように、ＬＤＤ層５ａあるいは突出部５５内を上下（深さ方向）に移動しながら流れることになる。そのため、キャリアが流れる実効的な長さが長くなる。また、キャリアが流れる実効的な長さが長くなることで、オフ状態では、図４に示すように、ドレイン電極６と、チャネルが形成される領域の近傍のＬＤＤ層５ａの部分Ａとの間の電圧降下が大きくなって、その部分Ａにおける電圧がより低くなる。これにより、オフ時における耐圧を向上させることができる。
【００２３】
また、突出部５５を設けることで、キャリアが流れる領域を十分に確保することができて、オン抵抗を下げることができる。しかも、実効的な長さを半導体基板１の平面方向ではなく、半導体基板１の深さ方向に確保することで、パワーＭＯＳの占有面積を縮小することができる。
【００２４】
次に、上述したパワーＭＯＳの製造方法の一例について説明する。まず、図７に示すように、半導体基板１の主表面の所定の領域に素子分離領域１１を形成することによって素子形成領域が形成される。次に、その素子形成領域に、ボロンなどｐ型不純物を導入することによってＰウェル層２が形成される。次に、図２に示すように、そのＰウェル層２の表面上にゲート絶縁膜３を介在させてゲート電極４が形成される。ゲート絶縁膜３は、ＭＯＳＦＥＴが扱う電圧値によってその膜厚が決められることになるが、一例として１０〜５０ｎｍ程度の酸化シリコン膜される。
【００２５】
ゲート電極４として、リンなどＮ型不純物が高濃度（〜１×１０22ｃｍ-3程度）に添加されたポリシリコン膜や、Ｎ型不純物が添加されたポリシリコン膜上にタングステンシリサイド層を堆積したスタック構造などが適用される。ゲート電極の高さは、一例として１００〜３００ｎｍ程度とされる。
【００２６】
次に、ゲート電極４をマスクとして、Ｐウェル層２にＮ型不純物をイオン注入法により導入することによってＬＤＤ層５ａ，５ｂが形成される。従来のパワーＭＯＳでは、ＬＤＤ層を形成する注入は、オフ耐圧を確保するために不純物濃度を比較的低い濃度で行う必要があった。これに対して、上述したパワーＭＯＳでは、ＬＤＤ層５ａ内に形成されるｐ型拡散層１０（図１１参照）によってオフ時の耐圧が確保されることで、比較的高い濃度で行うことができる。そのため、オン抵抗を下げることができる。ここでは、ＬＤＤ層５ａ，５ｂは、たとえばリンをエネルギー５０〜２００ｋｅＶ程度、ドーズ量５×１０12ｃｍ-2〜１×１０14ｃｍ-2程度のもとでイオン注入することによって形成される。
【００２７】
次に、図９に示すように、ＬＤＤ層５ａに突出部５５（図２参照）を形成するための所定のレジストパターン１２が形成される。レジストパターン１２では、突出部を形成する領域を露出する開口部１２ａが形成されている。次に、図１０に示すように、そのレジストパターン１２をマスクとして、Ｎ型不純物をイオン注入法にて導入することによって、ＬＤＤ層５ａの底からさらに深い領域に向かって突出した突出部５５が形成される。このイオン注入では、半導体基板１の深さ方向の射影飛程Ｒｐ（Projection Range）が、ＬＤＤ層５ａの深さよりも１．５倍〜２倍程度になるようなエネルギーをもって行われる。ここでは、突出部５５は、たとえばリンをエネルギー８０〜４００ｋｅＶ程度、ドーズ量５×１０12ｃｍ-2〜１×１０14ｃｍ-2程度のもとでイオン注入することによって形成される。
【００２８】
次に、図１１に示すように、同じレジストパターン１２をマスクとして、Ｐ型不純物をイオン注入法にて導入することによって、Ｐ型拡散層１０が形成される。このイオン注入では、射影飛程Ｒｐが、ＬＤＤ層５ａの深さの半分の深さからＬＤＤ層５ａと同じ深さになるようなエネルギーをもって行われる。また、Ｐ型不純物の濃度は、先に導入されたＬＤＤ層５ａのＮ型不純物の不純物濃度を相殺して、Ｐ型拡散層１０が形成されるような高い濃度とされる。ここでは、Ｐ型拡散層１０は、たとえばボロンをエネルギー１０〜８０ｋｅｖ程度、ドーズ量１×１０13ｃｍ-2〜１×１０15ｃｍ-2程度のもとでイオン注入することによって形成される。その後、レジストパターン１２が除去される。
【００２９】
次に、図１２に示すように、ゲート電極４の両側面上にサイドウォールスペーサ８が形成される。次に、ゲート電極４からＰ型拡散層１０と素子分離領域１１との間の所定の位置にかけて、ＬＤＤ層５ａを覆うようにレジストパターン１３が形成される。そのレジストパターン１３、ゲート電極４およびサイドウォールスペーサ８をマスクとして、露出したＬＤＤ層５ａ，５ｂに、Ｎ型不純物をイオン注入法にて導入することによって、ＬＤＤ層５ａにはドレイン電極（領域）６が形成され、ＬＤＤ層５ｂにはソース電極（領域）７が形成される。その後、レジストパターン１３が除去される。その後、導入された不純物を活性化させるためのアニール処理、層間絶縁膜の形成、金属配線の形成が行われて、パワーＭＯＳの主要部が形成される。
【００３０】
なお、上述したパワーＭＯＳでは、ＬＤＤ層５ａに、突出部５５とＰ型拡散層１０との構造（ペア）を二組形成する場合を例に挙げて説明したが、このペアの数としては二組に限られず、一組でもよく、また、三組以上でもよい。なお、ペアの数が多くなるほど、オフ耐圧の保持には有効であるが、そのための面積を確保する必要があることから、レイアウトに応じて適切なペアの数を選択することが望ましい。
【００３１】
実施の形態２
本発明の実施の形態２に係る、パワーＭＯＳを備えた半導体装置とその製造方法について説明する。図１３に示すように、ＬＤＤ層５ａは半導体基板１の表面から所定の深さＤ１まで形成され、さらに、そのＬＤＤ層５ａには、深さＤ１よりもさらに深い深さＤ２にまで突出した突出部５５が形成されている。そのＬＤＤ層５ａにおける突出部５５の直上には、表面から深さＤ１よりも深い所定の深さＤ３にわたってｐ型拡散層１０が形成されている。なお、これ以外の構成については、図２に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３２】
次に、上述したパワーＭＯＳの動作について説明する。図１４に示すように、まず、ゲート電極４（Ｇ）に３〜１０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、ゲート電極４の直下のｐウェル層２にチャネル（反転層）が形成されてオン状態となる。オン状態では、ソース電極７からチャネル領域を経てドレイン電極６へ電子が流れる。また、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとの接合からは、主にＬＤＤ層５ａ側へ空乏層（図示せず）が伸びる。このとき、電子は、経路Ｃに示すように、その空乏層を避けるようにＬＤＤ層５ａあるいは突出部５５内を上下に移動しながら流れることになる。
【００３３】
一方、図１５に示すように、ゲート電極４（Ｇ）に０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、チャネルは消失してオフ状態となる。
【００３４】
上述した半導体装置では、ｐ型拡散層１０が、ＬＤＤ層５ａの表面からその底（深さＤ１）よりも深い、突出部５５の深さ方向途中の領域（深さＤ３）にまで形成されている。これにより、前述したパワーＭＯＳの場合と比べて、キャリアが流れる実効的な長さがさらに長くなる。これにより、図１５に示すように、オフ状態では、ドレイン電極６と、チャネルが形成される領域の近傍のＬＤＤ層５ａの部分Ａとの間の電圧降下がさらに大きくなり、その部分Ａにおける電圧がさらに低くなって、オフ時における耐圧をさらに向上させることができる。しかも、キャリアが流れる実効的な長さ（経路）が深さ方向に確保されることで、パワーＭＯＳの占有面積の縮小も図ることができる。
【００３５】
次に、上述したパワーＭＯＳの製造方法の一例について説明する。前述した図７〜図９に示す工程を経て、図１０に示されるレジストパターン１２が形成された後、図１６に示すように、Ｐ型不純物をイオン注入法にて導入することによって、Ｐ型拡散層１０が形成される。このイオン注入では、射影飛程Ｒｐが、ＬＤＤ層５ａの深さの約１．５倍程度の深さになるようなエネルギーをもって行われる。ここでは、Ｐ型拡散層１０は、たとえばボロンをエネルギー３０〜１２０ｋｅＶ程度のもとでイオン注入することによって形成される。なお、Ｐ型不純物のドーズ量（１×１０13ｃｍ-2〜１×１０15ｃｍ-2）は、前述した条件とほぼ同じ条件とされる。その後、レジストパターン１２が除去される。
【００３６】
ところで、Ｐ型拡散層１０は突出部５５を含むＬＤＤ層５ａの領域内に形成される必要がある。これは、Ｐ型拡散層１０がＬＤＤ層５ａの領域よりも外側にはみ出て形成されると、ドレイン・ゲート間を結ぶＮ型の拡散層５ａ内のキャリアの流れる経路（パス）が途中で遮断されてしまい、オン抵抗値が高くなるためである。
【００３７】
ＬＤＤ層５ａを形成するリンの注入プロファイルは、Ｐ型拡散層１０を形成するボロンの注入プロファイルよりもブロードな分布になるため、同じレジストパターン１２をマスクとしてイオン注入を行っても、図１３に示される突出部５５とＰ型拡散層１０を形成することは可能である。しかしながら、注入後のウェハプロセスで加わる熱処理条件によっては、突出部５５の領域の外側へボロンが熱拡散することも想定される。
【００３８】
そこで、ボロンの熱拡散を考慮して、突出部を斜め注入によって形成するようにしてもよい。すなわち、図１７に示すように、ゲート電極４の直下の領域に向かって注入される成分と、ドレイン電極（領域）の直下の領域に向かって注入される成分とを有するように、半導体基板１の表面に対して所定の注入角度（入射角度）をもって、少なくとも２ステップ以上に分けてイオン注入を行うことによって、より深い領域に位置する部分が横方向に拡がった略台形状の突出部５５が形成される。次に、図１８に示すように、半導体基板１の表面に対してほぼ垂直にイオン注入することによってＰ型拡散層１０が形成される。こうして、突出部５５のより深い領域に位置する部分を横方向にも拡散させて拡げることで、Ｐ型拡散層１０の不純物がＬＤＤ層５ａの外へ拡散するのを防止することができる。
【００３９】
実施の形態３
本発明の実施の形態３に係る、パワーＭＯＳを備えた半導体装置とその製造方法について説明する。図１９および図２０に示すように、本パワーＭＯＳでは、ｐ型拡散層１０が、金属配線２０ａおよびコンタクトプラグ１９ａを介してゲート電極４と電気的に短絡されている。なお、これ以外の構成については、図２に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４０】
次に、上述したパワーＭＯＳの動作について説明する。図２１に示すように、まず、ゲート電極４（Ｇ）に３〜１０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、ゲート電極４の直下のｐウェル層２にチャネル（反転層）が形成されてオン状態となる。オン状態では、ソース電極７からチャネル領域を経てドレイン電極６へ電子が流れる。また、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとの接合からは、主にＬＤＤ層５ａ側へ空乏層（点線）が伸びる。このとき、電子は、その空乏層を避けるようにＬＤＤ層５ａあるいは突出部５５内を上下（深さ方向）に移動しながら流れることになる（経路Ｃ）。
【００４１】
一方、図２２に示すように、ゲート電極４（Ｇ）に０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、チャネルは消失してオフ状態となる。
【００４２】
上述したパワーＭＯＳでは、実施の形態１において説明した効果に加えて次のような効果が得られる。すなわち、ｐ型拡散層１０がゲート電極４と電気的に短絡されていることで、ｐ型拡散層１０は、オフ時にはゼロバイアス状態（負バイアス状態）とされ、オン時には正バイアス状態とされる。これにより、オフ時では、図２２に示すように、ｐ型拡散層１０とＬＤＤ層５ａとの界面から生じる空乏層がより拡げられて（幅Ｌ２）、オフ耐圧を向上させることができる。一方、オン時には、図２１に示すように、ｐ型拡散層１０とＬＤＤ層５ａとの界面から生じる空乏層がより縮められて（幅Ｌ１＜Ｌ２）、キャリアが流れる領域が拡大してオン抵抗をさらに下げることができる。また、ｐ型拡散層１０をゲート電極４に電気的に短絡させるだけなので、ｐ型拡散層１０に所定を電圧を印加させる場合のような付加的な制御回路等は必要とされず、占有面積の増大もない。
【００４３】
次に、上述したパワーＭＯＳの製造方法について説明する。前述した図１２に示す工程の後、図２３に示すように、ゲート電極４等を覆うように半導体基板１上に層間絶縁膜１４が形成される。その層間絶縁膜１４に、ｐ型拡散層１０、ドレイン電極（領域）６およびソース電極（領域）７のそれぞれの表面を露出する開口部１４ａが形成される。次に、図２４に示すように、その開口部１４ａを充填するように、層間絶縁膜１４上に所定の導電膜１９が形成される。
【００４４】
次に、図２５に示すように、その導電膜１９に化学的機械研磨処理等を施して、層間絶縁膜１４の上面上に位置する導電膜１９の部分を除去することにより、開口部１４ａ内にコンタクトプラグ１９ａ〜１９ｃが形成される。次に、図２６に示すように、層間絶縁膜１４上にさらに導電膜２０が形成される。次に、図２７に示すように、その導電膜２０に所定の加工を施すことにより、ｐ型拡散層１０に接触するコンタクトプラグ１９ａとゲート電極４とを電気的に接続する配線２０ａが形成される。こうしてパワーＭＯＳの主要部分が形成される。
【００４５】
実施の形態４
実施の形態３において説明したパワーＭＯＳでは、オン時にゲート電極に印加される電圧と同じ電圧がｐ型拡散層１０に印加されるため、ｐ型拡散層１０とＬＤＤ層５ａとのｐｎ接合に大きな正バイアス電圧が印加されることになる。このため、空乏層の幅が縮められることに加えて、ｐｎ接合ダイオードが順方向にバイアスされた状態となって、意図しないリーク電流が流れて消費電力が増大することが想定される。
【００４６】
そこで、実施の形態４では、そのような想定されるリーク電流の低減される、パワーＭＯＳを備えた半導体装置とその製造方法について説明する。図２８および図２９に示すように、本パワーＭＯＳでは、ゲート電極４とｐ型拡散層１０とが、金属配線２０ａおよびコンタクトプラグ１９ａを介して電気的に短絡されている。さらに、その金属配線２０ａには抵抗２０ｂが設けられている。なお、これ以外の構成については、図２に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４７】
次に、上述したパワーＭＯＳの動作について説明する。図３０に示すように、まず、ゲート電極４（Ｇ）に３〜１０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、ゲート電極４の直下のｐウェル層２にチャネル（反転層）が形成されてオン状態となる。オン状態では、ソース電極７からチャネル領域を経てドレイン電極６へ電子が流れる。また、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとの接合からは、主にＬＤＤ層５ａ側へ空乏層（点線）が伸びる。このとき、電子は、その空乏層を避けるようにＬＤＤ層５ａあるいは突出部５５内を上下（深さ方向）に移動しながら流れることになる（経路Ｃ）。
【００４８】
一方、図３１に示すように、ゲート電極４（Ｇ）に０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、チャネルは消失してオフ状態となる。
【００４９】
上述したパワーＭＯＳでは、実施の形態１において説明した効果に加えて次のような効果が得られる。すなわち、ゲート電極４とｐ型拡散層１０との間に抵抗２０ｂを設けることで、オン状態において、抵抗による電圧降下によってｐ型拡散層１０に印加される電圧を下げることができて、空乏層の幅Ｌ３（図３０参照）を幅Ｌ１（図２１参照）よりも拡げることができる。これにより、オン状態にリーク電流が生じるのを防止することができる。また、不要なリーク電流を抑制することで、消費電力を増大させることなく、オン抵抗を下げることができる。なお、オフ状態での空乏層の幅Ｌ４（図３１参照）は幅Ｌ２（図２２参照）とほぼ同じ幅とされる。
【００５０】
実施の形態５
本発明の実施の形態５に係る、パワーＭＯＳを備えた半導体装置とその製造方法について説明する。図３２および図３３に示すように、本パワーＭＯＳでは、ｐ型拡散層１０を覆うように、絶縁膜１５が形成されている。ｐ型拡散層１０の直上に位置する絶縁膜１５の部分の表面に接触するようにコンタクトプラグ１９ａが形成されている。そのコンタクトプラグ１９ａは、金属配線２０ａおよびコンタクトプラグ１９ｄを介してゲート電極４と電気的に短絡されている。なお、これ以外の構成については、図２に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５１】
次に、上述したパワーＭＯＳの動作について説明する。図３４に示すように、まず、ゲート電極４（Ｇ）に３〜１０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、ゲート電極４の直下のｐウェル層２にチャネル（チャネルＡ）が形成されてオン状態となる。また、ゲート電極４と電気的に短絡されたコンタクトプラグ１９ａの直下のｐ型拡散層１０にもチャネル（チャネルＢ）が形成される。このため、オン状態では、電子は、ソース電極７からチャネルＡを経て、空乏層を避けるようにＬＤＤ層５ａあるいは突出部５５内を上下（深さ方向）に移動しながら流れる（経路Ｃ１）とともに、チャネルＡを経てチャネルＢを流れて（経路Ｃ２）ドレイン電極（領域）６へ流れることになる。
【００５２】
一方、図３５に示すように、ゲート電極４（Ｇ）に０Ｖ、ソース電極７（Ｓ）に０Ｖ、ドレイン電極６（Ｄ）に１０〜２０Ｖをそれぞれ印加することによって、チャネルＡとチャネルＢは消失してオフ状態となる。
【００５３】
上述したパワーＭＯＳでは、実施の形態１において説明した効果に加えて次のような効果が得られる。すなわち、コンタクトプラグ１９ａは半導体基板１と電気的に絶縁されている。このため、オン時にゲート電極４と電気的に短絡されたコンタクトプラグ１９ａによって、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとのｐｎダイオードが、順方向にバイアスされた状態になることはなく、ｐ型拡散層１０とｎ型のＬＤＤ層５ａとの界面から生じる空乏層の伸び（幅Ｌ５）が抑えられる。なお、オフ状態での空乏層の幅Ｌ６は、幅Ｌ２（図２２）、幅Ｌ４（図３１）とほぼ同じがそれよりも狭い幅とされる。
【００５４】
これに加えて、本パワーＭＯＳでは、コンタクトプラグ１９ａ直下のｐ型拡散層１０の上部にもチャネル（チャネルＢ）が形成されて、半導体基板１の表面の近傍に沿ってキャリアの流れる経路（パス）として２つのパス（経路Ｃ１，Ｃ２）が形成される。これにより、オン抵抗をさらに下げることが可能になる。
【００５５】
次に、上述したパワーＭＯＳの製造方法について説明する。前述した図１２に示す工程の後、図３６に示すように、ゲート電極４等を覆うように、半導体基板１上にシリコン窒化膜等の絶縁膜１５が形成される。その絶縁膜１５を覆うように、さらに層間絶縁膜１４が形成される。その層間絶縁膜１４に、ｐ型拡散層１０、ドレイン電極（領域）６およびソース電極（領域）７のそれぞれの表面を露出する開口部１４ａが形成される。
【００５６】
次に、図３７に示すように、レジストパターン１６を形成してそのレジストパターン１６をマスクとして、絶縁膜１５にエッチングを施すことにより、ソース電極（領域）７の表面とドレイン電極（領域）６の表面を露出させる。そのレジストパターン１６が除去される。次に、図２４〜図２７に示す工程と同様の工程を経て、図３８に示すように、コンタクトプラグ１９ａ〜１９ｃを備えたパワーＭＯＳの主要部分が形成される。
【００５７】
上述したパワーＭＯＳにおいて、チャネルを形成しやすくするには、コンタクトプラグ１９ａ直下の絶縁膜の膜厚が薄いほうが好ましく、また、コンタクトプラグ１９ａの数も多いほうが好ましい。図３２に示すように、本パワーＭＯＳでは、コンタクトプラグ１９ａがチャネルの幅方向に複数形成された場合を例に挙げて説明した。この他に、図３９に示すように、ｐ型拡散層１０の平面形状に対応するようにスリット状のコンタクトプラグ１９ａを形成してもよい。この場合には、チャネルがより形成されやすくなってオン抵抗を確実に下げることが可能になれる。
【００５８】
なお、上述した各実施の形態では、パワーＭＯＳとしてｎチャネル型のパワーＭＯＳを例に挙げて説明したが、導電型を逆転することによりｐチャネル型のパワーＭＯＳとしてもよい。
【００５９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、半導体装置の動作を説明するためのオン状態を示す断面図である。
【図４】同実施の形態において、半導体装置の動作を説明するためのオフ状態を示す断面図である。
【図５】比較例に係る半導体装置の断面図である。
【図６】他の比較例に係る半導体装置の断面図である。
【図７】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の断面図である。
【図１４】同実施の形態において、半導体装置の動作を説明するためのオン状態を示す断面図である。
【図１５】同実施の形態において、半導体装置の動作を説明するためのオフ状態を示す断面図である。
【図１６】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１７】同実施の形態において、半導体装置の製造方法の変形例に係る一工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の断面図である。
【図２０】同実施の形態において、図１９に示す断面線ＸＸ−ＸＸにおける断面図である。
【図２１】同実施の形態において、半導体装置の動作を説明するためのオン状態を示す断面図である。
【図２２】同実施の形態において、半導体装置の動作を説明するためのオフ状態を示す断面図である。
【図２３】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の断面図である。
【図２９】同実施の形態において、図２８に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面図である。
【図３０】同実施の形態において、半導体装置の動作を説明するためのオン状態を示す断面図である。
【図３１】同実施の形態において、半導体装置の動作を説明するためのオフ状態を示す断面図である。
【図３２】本発明の実施の形態５に係る半導体装置の断面図である。
【図３３】同実施の形態において、図３２に示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図３４】同実施の形態において、半導体装置の動作を説明するためのオン状態を示す断面図である。
【図３５】同実施の形態において、半導体装置の動作を説明するためのオフ状態を示す断面図である。
【図３６】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、変形例に係る半導体装置の平面図である。
【符号の説明】
【００６１】
１  半導体基板、２  Ｐウェル層、３  ゲート絶縁膜、４  ゲート電極、５ａ  ＬＤＤ層、５５  突出部、５ｂ  ＬＤＤ層、６  ドレイン電極、７  ソース電極、８  サイドウォールスペーサ、１０  ｐ型拡散層、１１  素子分離領域、１２  フォトレジスト、１２ａ  開口、１３  フォトレジスト、１４  層間絶縁膜、１４ａ  開口部、１５  絶縁膜、１６  フォトレジスト、１９  導電膜、１９ａ，１９ｂ，１９ｃ，１９ｄ  コンタクトプラグ、２０  導電膜、２０ａ  配線、２０ｂ  抵抗、２０ｃ  配線。
【図１】
2010034224.tif 000003
【図２】
2010034224.tif 000004
【図３】
2010034224.tif 000005
【図４】
2010034224.tif 000006
【図５】
2010034224.tif 000007
【図６】
2010034224.tif 000008
【図７】
2010034224.tif 000009
【図８】
2010034224.tif 000010
【図９】
2010034224.tif 000011
【図１０】
2010034224.tif 000012
【図１１】
2010034224.tif 000013
【図１２】
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【図１３】
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【図１４】
2010034224.tif 000016
【図１５】
2010034224.tif 000017
【図１６】
2010034224.tif 000018
【図１７】
2010034224.tif 000019
【図１８】
2010034224.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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