(57)【要約】【課題】隣接する画素から漏れ込む光によるノイズを抑制することが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を生成するＰＤ部１４と、ＰＤ部１４の外縁部のうち、少なくとも電子の転送方向に沿って延びるＰＤ部１４の短辺１４ａおよび１４ｂの近傍に形成された遮光膜５０とを備える。【選択図】図２
2010034428.tif 000002
【特許請求の範囲】
【請求項１】
電荷を生成する電荷生成部と、
前記電荷生成部の外縁部のうち、少なくとも電荷の転送方向に沿って延びる第１の辺の近傍に形成された第１遮光膜とを備える、撮像装置。
【請求項２】
前記電荷を転送する電荷転送領域をさらに備え、
前記電荷生成部の前記電荷転送領域側に隣接するとともに、前記電荷の転送方向と交差する方向に延びるように形成される信号線をさらに備え、
前記第１遮光膜は、前記信号線と一体的に形成されている第１遮光部分を含む、請求項１に記載の撮像装置。
【請求項３】
前記信号線および前記第１遮光部分とともに前記電荷生成部の周辺を取り囲むように配置された第２遮光部分をさらに備える、請求項２に記載の撮像装置。
【請求項４】
前記電荷転送領域に設けられ、電荷の増加を行うための電荷増加部をさらに備え、
少なくとも前記電荷増加部上には、前記信号線と一体的に形成される第３遮光部分が延びるように設けられている、請求項２または３に記載の撮像装置。
【請求項５】
前記第１遮光膜は、平面的に見て、前記電荷生成部側に張り出して、前記電荷生成部の前記第１の辺の近傍部分を覆うように配置されている、請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
電荷を電圧に変換するための電圧変換部をさらに備え、
少なくとも前記電圧変換部上には、前記第１遮光膜よりも上層に形成される第２遮光膜が設けられている、請求項１〜５のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来、撮像装置（ＣＭＯＳイメージセンサ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード（ＰＤ）部と、ＰＤ部に生成された電子が転送される転送チャネル（埋込み層）とを備える撮像装置（ＣＭＯＳイメージセンサ）が開示されている。
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の撮像装置は、所定の画素に隣接する画素に入射する光が所定の画素に漏れ込むことによるノイズを抑制することが望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、隣接する画素から漏れ込む光によるノイズを抑制することが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、電荷を生成する電荷生成部と、電荷生成部の外縁部のうち、少なくとも電荷の転送方向に沿って延びる第１の辺の近傍に形成された第１遮光膜とを備える。
【発明の効果】
【０００８】
上記の構成により、隣接する画素に入射する光によるノイズを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、本発明の第１実施形態による画素の平面図である。図３〜図６は、本発明の第１実施形態による画素の構成を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
すなわち、ＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１２】
画素１には、図３に示すように、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１１の表面に、各画素１をそれぞれ分離するための素子分離領域１２が形成されている。素子分離領域１２によって囲まれる各画素１のｐ型ウェル領域１１の表面には、ｎ−型不純物領域からなる埋込み層１３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ部）１４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）１５が形成されている。なお、埋込み層１３は、本発明の「電荷転送領域」の一例であるとともに、ＰＤ部１４は、本発明の「電荷生成部」の一例である。また、ＦＤ領域１５は、本発明の「電圧変換部」の一例である。
【００１３】
ＰＤ部１４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ部１４は、素子分離領域１２に隣接するとともに、埋込み層１３に隣接するように形成されている。ＦＤ領域１５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。また、ＦＤ領域１５は、埋込み層１３に隣接するように形成されている。
【００１４】
埋込み層１３の上面上には、ＳｉＯ２からなるゲート絶縁膜１６が形成されている。ゲート絶縁膜１６上には、ポリシリコン膜からなる転送ゲート電極１７と、増倍ゲート電極１８と、転送ゲート電極１９と、蓄積ゲート電極２０と、読出ゲート電極２１とが、ＰＤ部１４側からＦＤ領域１５側に向かってこの順番に形成されている。増倍ゲート電極１８下の埋込み層１３には、電子増倍部１３ａが設けられているとともに、蓄積ゲート電極２０下の埋込み層１３には、電子蓄積部１３ｂが設けられている。なお、電子増倍部１３ａは、本発明の「電荷増加部」の一例である。
【００１５】
図４に示すように、転送ゲート電極１７には、コンタクト部２２を介して、電圧制御のためのクロック信号Φ１を供給する信号線２３が電気的に接続されている。信号線２３は、平面的に見て、ＰＤ部１４に隣接するように配置されている。
【００１６】
図２に示すように、電荷が転送される方向（矢印Ｘ１方向）に平行な方向に延びるように、ＰＤ部１４の外縁部の短辺１４ａおよび１４ｂの近傍には、ＰＤ部１４の短辺１４ａおよび１４ｂと略同じ幅Ｗ１を有する遮光膜５０が設けられている。なお、短辺１４ａおよび１４ｂは、本発明の「第１の辺」の一例である。また、遮光膜５０は、本発明の「第１遮光膜」の一例である。遮光膜５０は、図５に示すように、信号線２３と同じ層の配線層（１層目配線）によって形成されている。また、遮光膜５０は、電気的にはフローティング状態となっている。なお、遮光膜５０は、後述する電源電圧（ＶＤＤ）を供給する配線層４４と電気的に接続してもよい。
【００１７】
図４に示すように、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１には、それぞれ、コンタクト部２４〜２７と、パッド層２８〜３１と、コンタクト部３２〜３５と、パッド層３２ａ〜３５ａと、コンタクト部３２ｂ〜３５ｂとを介して、電圧制御のためのクロック信号Φ２、Φ３、Φ４およびΦ５を供給する信号線３６〜３９が電気的に接続されている。信号線３６〜３９は、３層目配線からなる。なお、信号線２３および３６〜３９は、マトリクス状に配置されている画素１の列毎に形成されており、図１に示すように、列選択レジスタ４に接続されている。
【００１８】
図３に示すように、ＦＤ領域１５には、コンタクト部４０、１層目配線からなるパッド層４１および２層目配線からなるコンタクト部４２を介して信号を取り出すための配線４３が電気的に接続されている。
【００１９】
信号線２３および３６〜３９の上方には、電源電圧（ＶＤＤ）を供給する４層目配線からなる配線層４４が形成されている。配線層４４は、平面的に見て、ＰＤ部１４に対応する領域に開口部４４ａが設けられており、ＰＤ部１４に対応する領域以外の領域を覆う遮光膜としての機能を有する。なお、配線層４４は、本発明の「第２遮光膜」の一例である。配線層４４の開口部４４ａに対応する領域の上方には、マイクロレンズ４５が設けられている。マイクロレンズ４５は、画素１に対して入射する光を集光する機能を有している。
【００２０】
図６に示すように、各々の画素１には、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３と、グローバルリセットトランジスタＴｒ４とが設けられている。リセットゲートトランジスタＴｒ１のゲートには、図示しないリセットゲート線が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のソース／ドレインの一方は、配線層４４（ＶＤＤ線）に接続されている。リセットゲートトランジスタＴｒ１のソース／ドレインの他方は、ＦＤ領域１５に接続されている。増幅トランジスタＴｒ２のソース／ドレインの一方は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方（リセットドレインＲＤ）に接続されているとともに、増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のゲートには、行選択線４６が接続されるとともに、画素選択トランジスタＴｒ３のソース／ドレインの他方には、出力線４７が接続されている。グローバルリセットトランジスタＴｒ４のソース／ドレインの一方は、ＰＤ部１４に接続されるとともに、他方は、配線層４４に接続されている。なお、行選択線４６および出力線４７は、それぞれ、図１に示すように、行選択レジスタ３および列選択レジスタ４に接続されている。
【００２１】
図７および図８は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２２】
まず、ＰＤ部１４に光が入射すると、光電変換により、ＰＤ部１４に電子が生成される。そして、図７に示す期間Ａにおいて、ＰＤ部１４（約３Ｖ）により生成された電子は、転送ゲート電極１７下の埋込み層１３（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３ａ）に転送される。この後、電子は、期間Ｂにおいて転送ゲート電極１９下の埋込み層１３に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３ｂ）に転送される。なお、期間Ｄでは、後述する増倍された電子が、ＦＤ領域１５（約５Ｖ）に転送される。
【００２３】
電子の増倍動作においては、図７の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３ｂ）に電子が蓄積された状態で、図８に示す期間Ｅにおいて、増倍ゲート電極１８がオン状態にされるとともに、期間Ｆにおいて、転送ゲート電極１９がオン状態にされる。そして、蓄積ゲート電極２０がオフ状態にされることにより、電子蓄積部１３ｂに蓄積された電子は、転送ゲート電極１９下の埋込み層１３（約４Ｖ）を介して、より高電位である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３ａ）に転送されるとともに、衝突電離により増倍される。そして、期間Ｇにおいて、転送ゲート電極１９がオフ状態にされることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作が複数回行われる。また、電子の増倍動作が終わった後、電子は、増倍ゲート電極１８下の埋込み層１３（電子増倍部１３ａ）に蓄積され、各行毎にＦＤ領域１５に電子が読み出されるように構成されている。これにより、全ての画素１に蓄積された電子のリセットと電子の蓄積の開始とを一斉に行うグローバルシャッタを行うことが可能となる。
【００２４】
第１実施形態では、上記のように、ＰＤ部１４の短辺１４ａおよび１４ｂの近傍に形成された遮光膜５０を備えることによって、ＰＤ部１４の短辺１４ａおよび１４ｂと交差する方向（図２の矢印Ｙ方向）側に隣接する画素１に入射する光が、ＰＤ部１４に入射するのが抑制されるので、隣接する画素１から漏れ込む光によるノイズを抑制することができる。
【００２５】
また、第１実施形態では、上記のように、ＦＤ領域１５上には、遮光膜５０よりも上層（４層目配線）の配線層４４を設けることによって、ＦＤ領域１５上に下層（１層目〜３層目配線）によって遮光膜を形成する場合と異なり、ＦＤ領域１５と配線層４４との間の容量が小さくなるので、少ない電荷（電子）で大きな電圧幅を有する読み出し電圧を得る（感度を向上させる）ことができる。
【００２６】
（第２実施形態）
図９は、本発明の第２実施形態による画素の平面図である。図１０は、図９の２３０−２３０線に沿った断面図である。この第２実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、遮光部分２３ａが信号線２３と一体的に形成されている。
【００２７】
すなわち、ＣＭＯＳイメージセンサでは、図９に示すように、１層目配線からなるとともに、ＰＤ部１４の埋込み層１３側に隣接する信号線２３から突出するように１層目配線からなる遮光部分２３ａが信号線２３と一体的に形成されている。遮光部分２３ａは、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように形成されている。なお、遮光部分２３ａは、本発明の「第１遮光膜」および「第１遮光部分」の一例である。図９および図１０に示すように、配線層４４は、遮光部分２３ａを覆うように形成されている。第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００２８】
第２実施形態では、上記のように、遮光部分２３ａを信号線２３と一体的に形成することによって、上記第１実施形態のように遮光膜５０と信号線２３とが分離されている場合（図２参照）と異なり、遮光膜５０と信号線２３との間から光が漏れるのが抑制されるので、隣接する画素１から漏れ込む光によるノイズをより抑制することができる。
【００２９】
（第３実施形態）
図１１は、本発明の第３実施形態による画素の平面図である。図１２は、図１１の２４０−２４０線に沿った断面図である。この第３実施形態のＣＭＯＳイメージセンサでは、上記第２実施形態と異なり、信号線２３、遮光部分２３ａおよび遮光部分２３ｂがＰＤ部１４の周辺を取り囲むように形成されている。
【００３０】
すなわち、ＣＭＯＳイメージセンサでは、図１１に示すように、信号線２３から突出するとともに、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように形成され、信号線２３と一体的に形成された遮光部分２３ａが設けられている。また、遮光部分２３ａの電荷の転送方向（矢印Ｘ１方向）とは反対側（矢印Ｘ２方向）の端部同士を接続するとともに、ＰＤ部１４の長辺１４ｃに沿うように形成される遮光部分２３ｂが設けられている。なお、遮光部分２３ｂは、本発明の「第２遮光部分」の一例である。また、長辺１４ｃは、本発明の「第２の辺」の一例である。図１１および図１２に示すように、平面的に見て、配線層４４は、遮光部分２３ａおよび遮光部分２３ｂを覆うように形成されている。第３実施形態のその他の構成は、上記第２実施形態と同様である。
【００３１】
第３実施形態では、上記のように、信号線２３、遮光部分２３ａおよび遮光部分２３ｂを、平面的に見て、ＰＤ部１４の周辺を取り囲むように配置することによって、ＰＤ部１４の短辺１４ａおよび１４ｂ側のみならず、ＰＤ部１４の長辺１４ｃ側から光が漏れ込むのが抑制されるので、隣接する画素１から漏れ込む光によるノイズをより抑制することができる。
【００３２】
（第４実施形態）
図１３は、本発明の第４実施形態による画素の平面図である。図１４は、図１３の２５０−２５０線に沿った断面図である。この第４実施形態のＣＭＯＳイメージセンサでは、上記第２実施形態と異なり、転送ゲート電極１７ａと遮光部分２３ａとの間には、コンタクト部５２が設けられている。
【００３３】
すなわち、ＣＭＯＳイメージセンサでは、図１３に示すように、信号線２３から突出するとともに、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように形成され、信号線２３と一体的に形成された遮光部分２３ａが設けられている。信号線２３の下方に形成されている転送ゲート電極１７ａの形状は、信号線２３および遮光部分２３ａの形状と平面的見て、略同じになるように、Ｕ字形状に形成されている。なお、遮光部分２３ａ下の転送ゲート電極１７ａは、図１４に示すように、ＬＯＣＯＳ法により形成された素子分離領域５１の表面上に形成されている。そして、転送ゲート電極１７ａと遮光部分２３ａとの間には、複数のコンタクト部５２が形成されている。これにより、矢印Ｙ方向に隣接する画素１から光が漏れ込むのをコンタクト部５２により、より抑制することが可能となる。第４実施形態のその他の構成は、上記第２実施形態と同様である。
【００３４】
（第５実施形態）
図１５は、本発明の第５実施形態による画素の平面図である。図１６は、図１５の２６０−２６０線に沿った断面図である。この第５実施形態のＣＭＯＳイメージセンサでは、上記第２実施形態と異なり、遮光部分２３ａとともに、遮光膜５３が設けられている。
【００３５】
すなわち、ＣＭＯＳイメージセンサでは、図１５および図１６に示すように、信号線２３から突出するとともに、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように形成され、信号線２３と一体的に形成された遮光部分２３ａが設けられている。また、遮光部分２３ａと対向するように、遮光膜５３が設けられている。遮光膜５３は、遮光部分２３ａと同様に電荷が転送される方向（矢印Ｘ１方向）に平行な方向に延びるように、ＰＤ部１４の外縁部（短辺１４ａおよび１４ｂ）の近傍に形成されている。また、図１６に示すように、遮光膜５３は、遮光部分２３ａより上層の配線（２層目配線）により形成されている。そして、遮光部分２３ａと遮光膜５３との間には、複数のコンタクト部５４が設けられている。遮光膜５３と複数のコンタクト部５４とにより、矢印Ｙ方向に隣接する画素１から光が漏れ込むのをより抑制することが可能となる。第５実施形態のその他の構成は、上記第２実施形態と同様である。
【００３６】
（第６実施形態）
図１７は、本発明の第６実施形態による画素の平面図である。図１８は、図１７の２７０−２７０線に沿った断面図である。この第６実施形態のＣＭＯＳイメージセンサでは、上記第５実施形態と異なり、遮光部分２３ｃおよび遮光膜５４がＰＤ部１４側に張り出している。
【００３７】
すなわち、ＣＭＯＳイメージセンサでは、図１７に示すように、信号線２３から突出するとともに、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように形成され、信号線２３と一体的に形成された遮光部分２３ｃが設けられている。なお、遮光部分２３ｃは、本発明の「第１遮光膜」および「第１遮光部分」の一例である。遮光部分２３ｃは、平面的に見て、ＰＤ部１４側に張り出して、ＰＤ部１４の短辺１４ａおよび１４ｂを覆うように形成されている。また、遮光部分２３ｃと対向するように、２層目配線からなる遮光膜５４が設けられおり、遮光膜５４も平面的に見て、ＰＤ部１４側に張り出すように形成されている。なお、遮光部分２３ｃと遮光膜５４とにより、ＰＤ部１４の上方の一部が遮光されてしまうが、遮光部分２３ｃと遮光膜５４とは、ＰＤ部１４の短辺１４ａおよび１４ｂ上に設けられており、長辺１４ｃ上に設けられる場合と比べて、遮光部分２３ｃと遮光膜５４とにより遮られる光の量は小さい。また、マイクロレンズ４５とＰＤ部１４との間の距離を調節することにより、遮光部分２３ｃと遮光膜５４とにより入射光が遮られるのを抑制することが可能である。遮光部分２３ｃと遮光膜５４との間には、コンタクト部５５が矢印Ｘ１方向に複数行設けられている。第６実施形態のその他の構成は、上記第５実施形態と同様である。
【００３８】
第６実施形態では、上記のように、遮光部分２３ｃを、平面的に見て、ＰＤ部１４側に張り出して、ＰＤ部１４の短辺１４ａおよび１４ｂの近傍部分を覆うように配置することによって、矢印Ｙ方向に隣接する画素１から光が漏れ込むのを、遮光部分２３ｃがＰＤ部１４の短辺１４ａおよび１４ｂの近傍部分を覆っている分、より抑制することができる。
【００３９】
（第７実施形態）
図１９は、本発明の第７実施形態による画素の平面図である。図２０は、本発明の第７実施形態による信号線と遮光膜とを示す図である。この第７実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、電子の転送および増倍が行われる埋込み層１３を覆うように遮光部分２３ｄが形成されている。
【００４０】
すなわち、ＣＭＯＳイメージセンサでは、図１９および図２０に示すように、信号線２３には、ＰＤ部１４の短辺１４ａおよび１４ｂに沿うように設けられる遮光部分２３ａと、ＦＤ領域１５側（矢印Ｘ１方向側）に突出するように形成される遮光部分２３ｄとが設けられている。なお、遮光部分２３ｄは、本発明の「第３遮光部分」の一例である。遮光部分２３ｄは、電子の転送と増倍とを行うための電圧を埋込み層１３に印加する増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成されている。第７実施形態のその他の構成は、上記第２実施形態と同様である。
【００４１】
第７実施形態では、上記のように、埋込み層１３（電子増倍部１３ａ、電子蓄積部１３ｂ）上に信号線２３と一体的に形成される遮光部分２３ｄを設けることによって、電子の増倍動作中に、埋込み層１３に光が入射するのを抑制することができるので、電子の増倍動作の期間を長くしても埋込み層１３に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）を抑制することができる。これにより、短い撮像期間に蓄積された電子を長い時間かけて増倍することができるので、撮像装置の感度を高めることができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記第１〜第７実施形態では、撮像装置の一例として各画素１において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素１において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００４４】
また、上記実施形態では、ＰＤ部１４とＦＤ領域１５との間に、転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部１４とＦＤ領域１５との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００４５】
また、上記実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１１の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成するようにしてもよい。
【００４６】
また、上記実施形態では、信号電荷として電子を用いる例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態による画素の平面図である。
【図３】図２の２００−２００線に沿った断面図である。
【図４】図２の２１０−２１０線に沿った断面図である。
【図５】図２の２２０−２２０線に沿った断面図である。
【図６】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作を説明するためのポテンシャル図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図９】本発明の第２実施形態による画素の平面図である。
【図１０】図９の２３０−２３０線に沿った断面図である。
【図１１】本発明の第３実施形態による画素の平面図である。
【図１２】図１１の２４０−２４０線に沿った断面図である。
【図１３】本発明の第４実施形態による画素の平面図である。
【図１４】図１３の２５０−２５０線に沿った断面図である。
【図１５】本発明の第５実施形態による画素の平面図である。
【図１６】図１５の２６０−２６０線に沿った断面図である。
【図１７】本発明の第６実施形態による画素の平面図である。
【図１８】図１７の２７０−２７０線に沿った断面図である。
【図１９】本発明の第７実施形態による画素の平面図である。
【図２０】本発明の第７実施形態による信号線と遮光膜とを示す図である。
【符号の説明】
【００４８】
１３  埋込み層（電荷転送領域）
１３ａ  電子増倍部（電荷増加部）
１４  フォトダイオード（ＰＤ）部（電荷生成部）
１４ａ、１４ｂ  短辺（第１の辺）
１４ｃ  長辺（第２の辺）
１５  フローティングディフュージョン（ＦＤ）領域（電圧変換部）
２３  信号線
２３ａ、２３ｃ  遮光膜（第１遮光膜、第１遮光部分）
２３ｂ  遮光部分（第２遮光部分）
２３ｄ  遮光部分（第３遮光部分）
４４  配線層（第２遮光膜）
５０  遮光膜（第１遮光膜）
【図１】
2010034428.tif 000003
【図２】
2010034428.tif 000004
【図３】
2010034428.tif 000005
【図４】
2010034428.tif 000006
【図５】
2010034428.tif 000007
【図６】
2010034428.tif 000008
【図７】
2010034428.tif 000009
【図８】
2010034428.tif 000010
【図９】
2010034428.tif 000011
【図１０】
2010034428.tif 000012
【図１１】
2010034428.tif 000013
【図１２】
2010034428.tif 000014
【図１３】
2010034428.tif 000015
【図１４】
2010034428.tif 000016
【図１５】
2010034428.tif 000017
【図１６】
2010034428.tif 000018
【図１７】
2010034428.tif 000019
【図１８】
2010034428.tif 000020
【図１９】
2010034428.tif 000021
【図２０】
2010034428.tif 000022