(57)【要約】      （修正有）【課題】窒素やフッ素のドーズ量を増やしたとしても、トランジスタのしきい値電圧のばらつき増大を抑制することができる、半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法では、Ｎ型（Ｐ型）トランジスタが形成されるトランジスタ形成領域２２０，２３０を有する、半導体基板１を用意する。そして、トランジスタ形成領域２２０，２３０の半導体基板１上に、ゲート絶縁膜３（または６）を形成する。そして、ゲート絶縁膜３（または６）越しに、トランジスタ形成領域２２０，２３０の半導体基板１に対して、窒素またはフッ素を注入する。【選択図】図４
2010135458.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）Ｎ型トランジスタが形成されるＮ型トランジスタ形成領域を有する半導体基板を、用意する工程と、
（Ｂ）前記Ｎ型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記ゲート絶縁膜越しに、前記Ｎ型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（Ｂ）は、
（Ｂ−１）Ｉ／Ｏ領域における、前記Ｎ型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、Ｉ／Ｏ系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程（Ｃ）は、
前記工程（Ｂ−１）の後に、前記Ｉ／Ｏ系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（Ｂ）は、
（Ｂ−１）Ｉ／Ｏ領域における、前記Ｎ型トランジスタ形成領域の前記半導体基板上に、Ｉ／Ｏ系前記ゲート絶縁膜を形成する工程と、
（Ｂ−２）コア領域における、前記Ｎ型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程（Ｃ）は、
前記工程（Ｂ−１）および前記工程（Ｂ−２）の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｃ）は、
Ｎ2を注入エネルギー２２ｋｅＶ以上の条件にて注入する工程、または、Ｎを注入エネルギー１１ｋｅＶ以上の条件にて注入する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
（Ｄ）前記コア領域における前記Ｎ型トランジスタ形成領域の前記半導体基板に対して、インジウムを注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｄ）は、
前記工程（Ｂ）の後に実施され、前記ゲート絶縁膜越しに、前記インジウムを注入する工程である、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
（Ａ）Ｎ型トランジスタが形成されるＮ型トランジスタ形成領域を有する半導体基板を、用意する工程と、
（Ｂ）前記Ｎ型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
（Ｃ）前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
（Ｄ）前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がＮ型である不純物を注入する工程と、
（Ｅ）前記工程（Ｄ）において注入された前記不純物を活性化させ、活性領域を形成する工程と、
（Ｆ）前記ダミーゲート電極を除去する工程と、
（Ｇ）前記工程（Ｆ）後に、前記ゲート絶縁膜越しに、前記Ｎ型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項８】
（Ａ）Ｐ型トランジスタが形成されるＰ型トランジスタ形成領域を有する半導体基板を、用意する工程と、
（Ｂ）前記Ｐ型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記ゲート絶縁膜越しに、前記Ｐ型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（Ｂ）は、
（Ｂ−１）Ｉ／Ｏ領域における、前記Ｐ型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、Ｉ／Ｏ系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程（Ｃ）は、
前記工程（Ｂ−１）の後に、前記Ｉ／Ｏ系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｂ）は、
（Ｂ−１）Ｉ／Ｏ領域における、前記Ｐ型トランジスタ形成領域の前記半導体基板上に、Ｉ／Ｏ系前記ゲート絶縁膜を形成する工程と、
（Ｂ−２）コア領域における、前記Ｐ型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程とを、含んでおり、
前記工程（Ｃ）は、
前記工程（Ｂ−１）および前記工程（Ｂ−２）の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（Ｃ）は、
注入エネルギー８ｋｅＶ以上の条件にて、前記フッ素を注入する工程である、
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
（Ｄ）前記コア領域における前記Ｐ型トランジスタ形成領域の前記半導体基板に対して、アンチモンまたは砒素を注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（Ｄ）は、
前記工程（Ｂ）の後に実施され、前記ゲート絶縁膜越しに、前記アンチモンまたは前記砒素を注入する工程である、
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
（Ａ）Ｐ型トランジスタが形成されるＰ型トランジスタ形成領域を有する半導体基板を、用意する工程と、
（Ｂ）前記Ｐ型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
（Ｃ）前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
（Ｄ）前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がＰ型である不純物を注入する工程と、
（Ｅ）前記工程（Ｄ）において注入された前記不純物イオンを活性化させ、活性領域を形成する工程と、
（Ｆ）前記ダミーゲート電極を除去する工程と、
（Ｇ）前記工程（Ｆ）後に、前記ゲート絶縁膜越しに、前記Ｐ型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、ＭＯＳトランジスタを有する半導体装置の製造方法に適用することができる。
【背景技術】
【０００２】
高誘電率ゲート絶縁膜とメタルゲート電極とが当該順に積層して成るゲート構造を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を作成する技術が、従来から存在する（たとえば、非特許文献１）。当該ＣＭＯＳを作成する場合において、ＮＭＯＳトランジスタのチャネル領域に窒素（Ｎ）注入を行い、ＰＭＯＳトランジスタのチャネル領域にフッ素（Ｆ）注入を行うことがある。当該窒素注入またはフッ素注入は、フェルミレベルピニングによるトランジスタのしきい値電圧の変動を制御するために、実施される。
【０００３】
当該窒素注入またはフッ素注入する技術では、ＮＭＯＳトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、ＮＭＯＳトランジスタ形成領域の半導体基板に対して、窒素の注入を行っている。ここで、当該窒素注入の際には、ＰＭＯＳトランジスタ形成領域は、レジストマスクにより覆われている。これに対して、ＰＭＯＳトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、ＰＭＯＳトランジスタ形成領域の半導体基板に対して、フッ素の注入を行っている。ここで、当該フッ素注入の際には、ＮＭＯＳトランジスタ形成領域は、レジストマスクにより覆われている。そして、当該窒素注入またはフッ素注入後、半導体基板上にゲート絶縁膜を形成している。
【０００４】
【非特許文献１】ＩＥＤＭ  ２００６  論文Ｎｏ．９．５  尾田、林著
【発明の開示】
【発明が解決しようとする課題】
【０００５】
当該窒素注入またはフッ素注入後にゲート絶縁膜を形成する技術では、たとえばフッ素のドーズ量を増加するに従い、ＰＭＯＳトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、フッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【０００６】
同様に、窒素のドーズ量を増加するに従い、ＮＭＯＳトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、窒素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【０００７】
しきい値電圧のばらつきが増大した各ＭＯＳトランジスタを用いてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成した場合には、当該ＳＲＡＭの動作マージンを狭くなる。
【０００８】
そこで、本発明は、たとえば、窒素やフッ素のドーズ量を増やしたとしても、形成されるＭＯＳトランジスタのしきい値電圧のばらつき増大を抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る１の実施の形態においては、ゲート酸化膜形成またはソース・ドレイン領域の活性化のための高温熱処理の後に、半導体基板に対して、窒素またはフッ素を注入する。
【発明の効果】
【００１０】
上記実施の形態によれば、高温熱処理により窒素やフッ素が半導体基板の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるＭＯＳトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にＳＲＡＭを構成したとしても、当該ＳＲＡＭの特性ばらつきを低減でき、動作マージンも広がる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、本明細書において、「ＭＯＳトランジスタ」とは、半導体、高誘電率ゲート絶縁膜およびゲート電極（メタルまたはポリシリコン）が、下から順に当該順に積層して成るトランジスタ構造を意味するものとする。
【００１２】
また、高誘電率ゲート絶縁膜として、たとえば、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2やＨｆＳｉＯＮなどが採用される。
【００１３】
＜実施の形態１＞
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。ここで、コア領域の半導体基板とＩ／Ｏ領域の半導体基板とは、同一半導体基板である。しかし、本明細書内で説明する各工程断面図では、コア領域の半導体基板とＩ／Ｏ領域の半導体基板とは、分割して図示している。
【００１４】
まず、図１に示すように、Ｉ／Ｏ領域１００とコア領域２００とを有する半導体基板１を用意する。
【００１５】
Ｉ／Ｏ領域１００の半導体基板１には、入出力インタフェース回路が形成される。これに対して、コア領域２００の半導体基板１には、コア回路（内部回路であり、たとえばＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が形成される。
【００１６】
次に、たとえば浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を実施する。これにより、図２に示すように、半導体基板１の表面内に、素子分離膜２を形成する。当該素子分離膜２により、半導体基板１は、ＮＭＯＳトランジスタが形成されるＮ型トランジスタ形成領域と、ＰＭＯＳトランジスタが形成されるＰ型トランジスタ形成領域とが、電気的に分離される。
【００１７】
図２に示すように、Ｉ／Ｏ領域１００の半導体基板１において、素子分離膜２により、Ｎ型トランジスタ形成領域１２０とＰ型トランジスタ形成領域１３０とが、電気的に分離される。これに対して、コア領域２００の半導体基板１において、素子分離膜２により、Ｎ型トランジスタ形成領域２２０とＰ型トランジスタ形成領域２３０とが、電気的に分離される。
【００１８】
次に、犠牲酸化膜を半導体基板１上に形成後、各トランジスタ形成領域１２０，１３０，２２０，２３０に、チャネルドープとして、所定の導電型のイオン注入を行う。
【００１９】
その後、犠牲酸化膜を除去する。そして、熱酸化処理により、半導体基板１の上面に、Ｉ／Ｏ系ゲート絶縁膜３を形成する（図３参照）。当該Ｉ／Ｏ系ゲート絶縁膜３は、高誘電率ゲート絶縁膜である。
【００２０】
当該Ｉ／Ｏ系ゲート絶縁膜３は、完成品において、Ｉ／Ｏ領域１００に形成されるゲート構造のゲート絶縁膜として機能する。当該製造過程の段階では、図３に示すように、Ｉ／Ｏ系ゲート絶縁膜３は、Ｉ／Ｏ領域１００における各トランジスタ形成領域１２０，１３０の半導体基板１上だけでなく、コア領域２００における各トランジスタ形成領域２２０，２３０の半導体基板１上にも形成される。
【００２１】
また、Ｉ／Ｏ系ゲート絶縁膜厚は、後述するコア系ゲート絶縁膜厚よりも厚い膜厚である。したがって、Ｉ／Ｏ系ゲート絶縁膜３を形成するときの方が、コア系ゲート絶縁膜６を形成するときと比較して、高温・長時間の熱処理を要する。
【００２２】
次に、図４に示すように、Ｉ／Ｏ領域１００全体の半導体基板１上およびコア領域２００におけるＰ型トランジスタ形成領域２３０の半導体基板１上に、レジストマスク４を形成する。したがって、当該レジストマスク４の形成後には、Ｎ型トランジスタ形成領域２２０に形成されたＩ／Ｏ系ゲート絶縁膜３のみが、露出している。
【００２３】
次に、図４に示すように、Ｉ／Ｏ系ゲート絶縁膜３越しに、コア領域２００におけるＮ型トランジスタ形成領域２２０の半導体基板１に対して、窒素を注入する。ここで、Ｎ2の注入の場合には注入エネルギー２２ｋｅＶ以上の条件にて、または、Ｎの注入の場合には注入エネルギー１１ｋｅＶ以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるＮＭＯＳトランジスタのしきい値電圧の変動を制御するために、実施される。
【００２４】
レジストマスク４を除去した後、図５に示すように、Ｉ／Ｏ領域１００全体の半導体基板１上およびコア領域２００におけるＮ型トランジスタ形成領域２２０の半導体基板１上に、レジストマスク５を形成する。したがって、当該レジストマスク５の形成後には、Ｐ型トランジスタ形成領域２３０に形成されたＩ／Ｏ系ゲート絶縁膜３のみが、露出している。
【００２５】
次に、図５に示すように、Ｉ／Ｏ系ゲート絶縁膜３越しに、コア領域２００におけるＰ型トランジスタ形成領域２３０の半導体基板１に対して、フッ素（Ｆ）を注入する。ここで、注入エネルギー８ｋｅＶ以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるＰＭＯＳトランジスタのしきい値電圧の変動を制御するために、実施される。
【００２６】
次に、レジストマスク５を除去した後、コア領域２００の半導体基板１上に形成されているＩ／Ｏ系ゲート絶縁膜３を除去する。換言すれば、Ｉ／Ｏ領域１００の半導体基板１上にのみ、Ｉ／Ｏ系ゲート絶縁膜３を残存させる。
【００２７】
そして、熱酸化処理により、コア領域２００の半導体基板１の上に、コア系ゲート絶縁膜６を形成する（図６参照）。当該コア系ゲート絶縁膜６は、高誘電率ゲート絶縁膜である。コア系ゲート絶縁膜６形成時、Ｉ／Ｏ領域１００はマスクされていないため、Ｉ／Ｏ領域１００のＮ型／Ｐ型トランジスタ形成領域１２０，１３０も、高誘電率ゲート絶縁膜が形成される。
【００２８】
当該コア系ゲート絶縁膜６は、完成品において、コア領域２００に形成されるゲート構造のゲート絶縁膜として機能する。また、コア系ゲート絶縁膜６の膜厚は、上述したようにＩ／Ｏ系ゲート絶縁膜３の膜厚よりも薄い。したがって、コア系ゲート絶縁膜６を形成するときの方が、Ｉ／Ｏ系ゲート絶縁膜３を形成するときと比較して、低温・短時間の熱処理を要する。
【００２９】
その後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、Ｎ型トランジスタ形成領域１２０，２２０の半導体基板１にはＮＭＯＳトランジスタが形成される。他方、Ｐ型トランジスタ形成領域１３０，２３０の半導体基板１にはＰＭＯＳトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【００３０】
次に、Ｎ型トランジスタ形成領域２２０の半導体基板１に窒素を注入し、Ｐ型トランジスタ形成領域２３０の半導体基板１にフッ素を注入した後、ゲート絶縁膜を形成する方法（比較例と証する）の問題点を述べた上で、本実施の形態に係る技術の効果を説明する。
【００３１】
当該比較例の場合には、当該窒素またはフッ素のドーズ量を増加するに従い、トランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する（図７参照）。しかしながら、窒素またはフッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する（図８参照）。
【００３２】
図７は、フッ素ドーズ量とＰＭＯＳトランジスタのしきい値電圧との関係を示す実験データである。図７において、横軸はフッ素のドーズ量（個／ｃｍ2）であり、縦軸はしきい値電圧（ｍＶ）である。また、図８は、フッ素ドーズ量とＰＭＯＳトランジスタのしきい値電圧のばらつきとの関係を示す実験データである。図８において、横軸はフッ素のドーズ量（個／ｃｍ2）であり、縦軸はしきい値電圧のばらつき（ｍＶ）である。図７，８では、図面右側に進むに連れて、ドーズ量が多くなり、図面上側に進むに連れて、しきい値電圧またはしきい値電圧のばらつきが大きくなる。
【００３３】
このように、窒素またはフッ素のドーズ量を増加するに従い当該しきい値電圧のばらつきが増大するのは、次のメカニズム原因であると発明者らは考える。つまり、ゲート絶縁膜形成のための高温熱処理により、当該熱処理前にチャネル領域に注入された窒素またはフッ素が、半導体基板表面およびゲート絶縁膜中に拡散・偏析し、窒素やフッ素の固定電荷によるクーロン散乱が増えることが原因であると想定される。
【００３４】
そこで、本実施の形態に係る半導体装置の製造方法では、より高温での熱処理を要するＩ／Ｏ系ゲート絶縁膜３の形成後に、上記窒素またはフッ素の注入を行っている。
【００３５】
したがって、高温熱処理により窒素やフッ素が半導体基板１の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるＭＯＳトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域２００にＳＲＡＭを構成したとしても、当該ＳＲＡＭの特性ばらつきを低減でき、動作マージンも広がる。
【００３６】
ところで、Ｉ／Ｏ系ゲート絶縁膜３の形成前に窒素やフッ素の注入を行う場合において、Ｎ2を２２ｋｅＶ以上のエネルギーで（または、Ｎを１１ｋｅＶ以上のエネルギーで）注入させ、フッ素を８ｋｅＶ以上のエネルギーで注入させたとする。この場合には、窒素やフッ素は、半導体基板１の表面から２０ｎｍ以上の深さ位置に分布する。したがって、当該窒素やフッ素の注入を行った後に、より高温での熱処理を要するＩ／Ｏ系ゲート絶縁膜３の形成を行ったとしても、注入された窒素やフッ素の一部のみが半導体基板１表面付近へ拡散するに留めることができる。
【００３７】
しかしながら、上記のように、Ｉ／Ｏ系ゲート絶縁膜３形成後に上記エネルギー条件で窒素やフッ素を注入させることにより、Ｉ／Ｏ系ゲート絶縁膜３の形成前に窒素やフッ素の注入を行う場合と比較して、窒素やフッ素の半導体基板１表面付近への拡散等をより抑制できる。さらに、本実施の形態で説明した方法を採用することにより、窒素やフッ素の注入に際して、コア領域２００では、Ｉ／Ｏ系ゲート絶縁膜３は犠牲膜として機能させることができる。これにより、窒素やフッ素の注入による半導体基板１のダメージを防止できる。
【００３８】
＜実施の形態２＞
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００３９】
まず、実施の形態１で説明した図１〜３の工程を実施する。次に、コア領域２００の半導体基板１上に形成されているＩ／Ｏ系ゲート絶縁膜３を除去する。換言すれば、Ｉ／Ｏ領域１００の半導体基板１上にのみ、Ｉ／Ｏ系ゲート絶縁膜３を残存させる。そして、熱酸化処理により、コア領域２００の半導体基板１の上に、実施の形態１で説明したコア系ゲート絶縁膜６を形成する（図６参照）。
【００４０】
実施の形態１でも説明したように、Ｉ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６は、高誘電率ゲート絶縁膜である。また、Ｉ／Ｏ系ゲート絶縁膜３の膜厚は、コア系ゲート絶縁膜６の膜厚よりも厚い。
【００４１】
次に、図９に示すように、Ｉ／Ｏ領域１００全体の半導体基板１上およびコア領域２００におけるＰ型トランジスタ形成領域２３０の半導体基板１上に、レジストマスク１１を形成する。したがって、当該レジストマスク１１の形成後には、Ｎ型トランジスタ形成領域２２０に形成されたコア系ゲート絶縁膜６のみが、露出している。
【００４２】
次に、図９に示すように、コア系ゲート絶縁膜６越しに、コア領域２００におけるＮ型トランジスタ形成領域２２０の半導体基板１に対して、窒素を注入する。ここで、Ｎ2の注入の場合には注入エネルギー２２ｋｅＶ以上の条件にて、または、Ｎの注入の場合には注入エネルギー１１ｋｅＶ以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるＮＭＯＳトランジスタのしきい値電圧の変動を制御するために、実施される。
【００４３】
レジストマスク１１を除去した後、図１０に示すように、Ｉ／Ｏ領域１００全体の半導体基板１上およびコア領域２００におけるＮ型トランジスタ形成領域２２０の半導体基板１上に、レジストマスク１２を形成する。したがって、当該レジストマスク１２の形成後には、Ｐ型トランジスタ形成領域２３０に形成されたコア系ゲート絶縁膜６のみが、露出している。
【００４４】
次に、図１０に示すように、コア系ゲート絶縁膜６越しに、コア領域２００におけるＰ型トランジスタ形成領域２３０の半導体基板１に対して、フッ素（Ｆ）を注入する。ここで、注入エネルギー８ｋｅＶ以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるＰＭＯＳトランジスタのしきい値電圧の変動を制御するために、実施される。
【００４５】
レジストマスク１２を除去後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、Ｎ型トランジスタ形成領域１２０，２２０の半導体基板１にはＮＭＯＳトランジスタが形成される。他方、Ｐ型トランジスタ形成領域１３０，２３０の半導体基板１にはＰＭＯＳトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【００４６】
以上のように、本実施の形態に係る半導体装置の製造方法では、熱処理を要するＩ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６の形成後に、上記窒素またはフッ素の注入を行っている。
【００４７】
したがって、Ｉ／Ｏ系ゲート絶縁膜３のみ形成後に窒素やフッ素の注入を行う実施の形態１の場合よりも、熱処理により窒素やフッ素が半導体基板１の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるＭＯＳトランジスタのしきい値電圧のばらつき増大を、実施の形態１の場合よりも抑制することができる。よって、コア領域２００にＳＲＡＭを構成したとしても、当該ＳＲＡＭの特性ばらつきをより低減でき、動作マージンもより広がる。
【００４８】
＜実施の形態３＞
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００４９】
実施の形態１で説明した図４の工程の後に、図１１に示すように、Ｉ／Ｏ系ゲート絶縁膜３越しに、コア領域２００におけるＮ型トランジスタ形成領域２２０の半導体基板１に対して、インジウム（Ｉｎ）を注入する。ここで、たとえば、注入エネルギー４０ｋｅＶ以上、ドーズ量１×１０13個／ｃｍ2以上の条件にて、当該インジウムを注入する。当該インジウム注入により、Ｎ型トランジスタ形成領域２２０の半導体基板１内に、レトログレードウェルが形成される。
【００５０】
Ｎ型トランジスタ形成領域２２０にＮＭＯＳトランジスタが形成された後の構成断面図を、図１２に示す。図１２に示すように、インジウムが多数分布しているレトログレードウェル５０は、コア系ゲート絶縁膜６とゲート電極５３とから成るゲート構造の下方に位置する。また、レトログレードウェル５０は、半導体基板１の表面から所定の深さ位置に存する。また、レトログレードウェル５０の両端には、ソース領域５１およびドレイン領域５２が存在する。
【００５１】
さて、レジストマスク４を除去した後、図５を用いて説明した工程を実施する。その後、図１３に示すように、Ｉ／Ｏ系ゲート絶縁膜３越しに、コア領域２００におけるＰ型トランジスタ形成領域２３０の半導体基板１に対して、アンチモン（Ｓｂ）または砒素（Ａｓ）を注入する。当該アンチモンや砒素の注入により、Ｐ型トランジスタ形成領域２３０の半導体基板１内に、レトログレードウェルが形成される。
【００５２】
Ｐ型トランジスタ形成領域２３０にＰＭＯＳトランジスタが形成された後の構成断面図を、図１４に示す。図１４に示すように、アンチモンまたは砒素が多数分布しているレトログレードウェル５５は、コア系ゲート絶縁膜６とゲート電極５８とから成るゲート構造の下方に位置する。また、レトログレードウェル５５は、半導体基板１の表面から所定の深さ位置に存する。また、レトログレードウェル５５の両端には、ソース領域５６およびドレイン領域５７が存在する。
【００５３】
次に、レジストマスク５を除去した後、コア領域２００の半導体基板１上に形成されているＩ／Ｏ系ゲート絶縁膜３を除去する。換言すれば、Ｉ／Ｏ領域１００の半導体基板１上にのみ、Ｉ／Ｏ系ゲート絶縁膜３を残存させる。その後、図６で説明した工程を実施する。そして、ゲート電極、サイドウォール、ソース・ドレイン領域、ハローなどを形成することにより、Ｎ型トランジスタ形成領域１２０，２２０の半導体基板１にはＮＭＯＳトランジスタが形成される。他方、Ｐ型トランジスタ形成領域１３０，２３０の半導体基板１にはＰＭＯＳトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【００５４】
以上のように、本実施の形態に係る半導体装置の製造方法では、実施の形態１に係る方法に加えて、各トランジスタ形成領域２２０，２３０の半導体基板１内に、レトログレードウェル５０，５５を形成する工程を実施している。
【００５５】
当該レトログレードウェル５０，５５を形成することにより、半導体基板１の表面内形成されるハローの不純物濃度を低減させることができる。これにより、高濃度な不純物濃度により構成されるハローに起因して発生する、半導体基板１の表面付近における固定電荷によるクーロン散乱を、抑制できる。したがって、ＭＯＳトランジスタのしきい値電圧のばらつき増大を、実施の形態１の場合よりも抑制することができる。よって、コア領域２００にＳＲＡＭを構成したとしても、当該ＳＲＡＭの特性ばらつきを、実施の形態１の場合よりも低減でき、動作マージンもより広がる。
【００５６】
ここで、レトログレードウェル５０，５５を形成するためのインジウム、アンチモンや砒素などの注入は、上記では、Ｉ／Ｏ系ゲート絶縁膜３越しに、各トランジスタ形成領域２２０，２３０の半導体基板１に対して行っている。
【００５７】
しかしながら、Ｉ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６の形成後に、コア系ゲート絶縁膜６越しに、レトログレードウェル５０，５５を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【００５８】
たとえば、実施の形態２で説明した図９までの工程を実施した後に、コア系ゲート絶縁膜６越しに、Ｎ型トランジスタ２２０の半導体基板１に対して、インジウムを注入する。その後、実施の形態２で説明した図１０の工程を実施し、その後、コア系ゲート絶縁膜６越しに、Ｐ型トランジスタ２３０の半導体基板１に対して、アンチモンまたは砒素を注入する。
【００５９】
または、Ｉ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６の形成前に、レトログレードウェル５０，５５を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【００６０】
たとえば、Ｎ型トランジスタ形成領域２２０の半導体基板１に対してチャネルドープを実施した後に、Ｎ型トランジスタ形成領域２２０の半導体基板１に対して、インジウムを注入する。さらに、Ｐ型トランジスタ形成領域２３０の半導体基板１に対してチャネルドープを実施した後に、Ｐ型トランジスタ形成領域２３０の半導体基板１に対して、アンチモンや砒素を注入する。その後、実施の形態１，２で説明したように、Ｉ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６の形成および窒素・フッ素の注入を行う。この場合、半導体基板１に対して直接インジウム等注入しても良いが、半導体基板１のダメージ防止の観点から、犠牲酸化膜を事前に形成し、当該犠牲酸化膜越しにインジウム、アンチモンや砒素、さらにはチャネルドープを行うことが望ましい。
【００６１】
なお、インジウム、アンチモンや砒素においても、半導体基板１に対して熱処理を施すと、その量は少ないが、インジウム、アンチモンや砒素は、半導体基板１の表面付近に拡散する。したがって、少なくともＩ／Ｏ系ゲート絶縁膜３形成後に、当該Ｉ／Ｏ系ゲート絶縁膜３越しに、インジウム、アンチモンや砒素を注入することが望ましい。
【００６２】
ここで、Ｉ／Ｏ系ゲート絶縁膜３およびコア系ゲート絶縁膜６形成後に、当該コア系ゲート絶縁膜６越しに、インジウム、アンチモンや砒素を注入する場合を考える。この場合には、コア系ゲート絶縁膜６の形成のための熱処理により、インジウム、アンチモンや砒素は、半導体基板１の表面付近に拡散することも防止できる。なお、コア系ゲート絶縁膜６の形成のための熱処理は、上記の通り、Ｉ／Ｏ系ゲート絶縁膜３形成のための熱処理よりも、半導体基板１に対する熱負荷は少ない。しかしながら、コア系ゲート絶縁膜６越しにインジウム等を注入するので、当該注入に起因して、完成品においてトランジスタのゲート絶縁膜として機能するコア系ゲート絶縁膜６にダメージが少なからず残る。
【００６３】
したがって、当該コア系ゲート絶縁膜６のダメージ防止の観点からは、Ｉ／Ｏ系ゲート絶縁膜３越しに、インジウム等を注入することが望ましい。これは、コア領域２００では、当該Ｉ／Ｏ系ゲート絶縁膜３は除去され、完成品として残存せず、当該インジウム等の注入の際には当該コア領域２００ではインジウムなどの注入のための犠牲膜として機能するからである。
【００６４】
＜実施の形態４＞
実施の形態１，２，３では、所謂ゲートファーストプロセスの場合に関するものであった。本実施の形態では、所謂ゲートラストプロセスに関するものである。本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。なお、本実施の形態では、コア領域における半導体基板のみを工程断面図として図示する。
【００６５】
通常の手法により、図１５に示すように、半導体基板１に対してＣＭＯＳトランジスタ構造を作成する。
【００６６】
Ｎ型トランジスタが形成されるＮ型トランジスタ形成領域２２０およびＰ型トランジスタが形成されるＰ型トランジスタ形成領域２３０を有する半導体基板１を、用意する。そして、コア領域における半導体基板１に対して、素子分離膜２を形成する。当該素子分離膜２により、半導体基板１においてＮ型トランジスタ形成領域２２０とＰ型トランジスタ形成領域２３０とは、電気的に分離される。
【００６７】
その後、Ｎ型トランジスタ形成領域２２０の半導体基板１上およびＰ型トランジスタ形成領域２３０の半導体基板１上に、高誘電率絶縁膜からなるコア系ゲート絶縁膜６を各々形成する。そして、当該コア系ゲート絶縁膜６上にダミーゲート電極２５を形成する。ここで、当該ダミーゲート電極２５は、後述で示すように製造過程において除去され、完成品では存在しない。
【００６８】
その後、ダミーゲート電極２５をマスクとして使用して、当該ダミーゲート電極２５の両脇における半導体基板１に対して不純物を注入する。ここで、Ｎ型トランジスタ形成領域２２０には、導電型がＮ型である不純物を注入し、Ｐ型トランジスタ形成領域２３０には、導電型がＰ型である不純物を注入する。これにより、各ダミーゲート電極２５両脇の半導体基板１の表面内に、比較的浅いソース・ドレイン領域２６を形成する。
【００６９】
その後、各ダミーゲート電極２５両側面に、二重構造のサイドウォール膜２７を形成する。そして、サイドウォール膜２７が形成されたダミーゲート電極２５をマスクとして使用して、当該ダミーゲート電極２５の両脇における半導体基板１に対して不純物を注入する。ここで、Ｎ型トランジスタ形成領域２２０には、導電型がＮ型である不純物を注入し、Ｐ型トランジスタ形成領域２３０には、導電型がＰ型である不純物を注入する。これにより、各ダミーゲート電極２５両脇の半導体基板１の表面内に、比較的深いソース・ドレイン領域２８を形成する。
【００７０】
その後、前記までに注入された不純物を活性化させる（つまり、ソース・ドレイン領域２６，２８を活性化させる）。当該活性化後のソース・ドレイン領域２６，２８は、活性化領域であると把握できる。その後、各ダミーゲート電極２５を覆うように、半導体基板１上に層間絶縁膜２９を形成し、当該層間絶縁膜２９の上面を研磨することにより、層間絶縁膜２９の上面からダミーゲート電極２５の上面を露出させる。
【００７１】
以上までの工程により、図１５に示す構造体が作成される。
【００７２】
次に、エッチング処理などにより、ダミーゲート電極２５を各々除去する。当該除去後の構成を、図１６に示す。
【００７３】
次に、コア系ゲート絶縁膜６越しに、Ｎ型トランジスタ形成領域２２０の半導体基板１に対して、窒素を注入する（図１６）。これに対して、コア系ゲート絶縁膜６越しに、Ｐ型トランジスタ形成領域２３０の半導体基板１に対して、フッ素を注入する（図１６）。ここで、図１６では図示は省略しているが、窒素注入の際には、Ｐ型トランジスタ形成領域２３０はマスクで覆われ、フッ素注入の際には、Ｎ型トランジスタ形成領域２２０はマスクで覆われる。
【００７４】
その後、ポリシリコンまたはメタルから成るゲート電極３０を、コア系ゲート絶縁膜６上および層間絶縁膜２９上に成膜する。そして、ゲート電極３０の上面をＣＭＰ処理することにより、コア系ゲート絶縁膜６上にのみゲート電極３０を残す。これにより、図１７に示すように、層間絶縁膜２９の上面とゲート電極３０の上面とは、面一となる。
【００７５】
以上により、半導体基板１に対してＣＭＯＳが形成される。
【００７６】
本実施の形態に係る半導体装置の製造方法では、ソース・ドレイン領域２６，２８の活性化処理後に、窒素、フッ素の注入を実施している。ここで、当該活性化処理は、高温での熱処理が必要である。
【００７７】
したがって、所謂ゲートラストプロセスにおいて、上記活性化のための高温熱処理により、窒素やフッ素が半導体基板１の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるＭＯＳトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にＳＲＡＭを構成したとしても、当該ＳＲＡＭの特性ばらつきを低減でき、動作マージンも広がる。
【００７８】
本願発明は、携帯電話、ＤＴＶ（Ｄｉｇｉｔａｌ  Ｔｅｌｅｖｉｓｉｏｎ）およびＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｄｉｓｃ）プレーヤ（レコーダ）等に搭載される、４５ｎｍ世代以降のチップの製造方法として採用することが可能である。
【図面の簡単な説明】
【００７９】
【図１】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】ドーズ量としきい電圧との関係を示す実験結果図である。
【図８】ドーズ量としきい電圧のばらつきとの関係を示す実験結果図である。
【図９】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】Ｎ型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図１３】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１４】Ｐ型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図１５】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００８０】
１  半導体基板、２  素子分離膜、３  Ｉ／Ｏ系ゲート絶縁膜、６  コア系ゲート絶縁膜、２５  ダミーゲート電極、５０，５５  レトログレードウェル、１００  Ｉ／Ｏ領域、１２０，２２０  Ｎ型トランジスタ形成領域、１３０，２３０  Ｐ型トランジスタ形成領域、２００  コア領域。
【図１】
2010135458.tif 000003
【図２】
2010135458.tif 000004
【図３】
2010135458.tif 000005
【図４】
2010135458.tif 000006
【図５】
2010135458.tif 000007
【図６】
2010135458.tif 000008
【図７】
2010135458.tif 000009
【図８】
2010135458.tif 000010
【図９】
2010135458.tif 000011
【図１０】
2010135458.tif 000012
【図１１】
2010135458.tif 000013
【図１２】
2010135458.tif 000014
【図１３】
2010135458.tif 000015
【図１４】
2010135458.tif 000016
【図１５】
2010135458.tif 000017
【図１６】
2010135458.tif 000018
【図１７】
2010135458.tif 000019