(57)【要約】【課題】マスクＲＯＭとＥＥＰＲＯＭとは、その構造が著しく異なることら、マスクＲＯＭ領域をＥＥＰＲＯＭ領域に、あるいはＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することは難しい。各メモリのメモリ容量は固定化され、結果として、システムの自由度が制限されるという問題が生じていた。【解決手段】本発明の半導体記憶装置は、半導体基板上のチャネル領域に同一構造のメモリ絶縁膜を備える複数のメモリ素子を有し、メモリ絶縁膜の所定の領域に電荷を注入することで情報を記憶する第１のメモリ素子と、ソースとドレインとの間に電流を流さないことで情報を記憶する第２のメモリ素子とからなる。このような構造とすることで、第１のメモリ素子と第２のメモリ素子との変更が容易となる。【選択図】図１
2010135670.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、該チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、該メモリ絶縁膜の上部にメモリゲート電極を有し、
前記メモリゲート電極、前記ソース領域、前記ドレイン領域に対してそれぞれコンタクトホールを介して接続するゲート配線、ソース配線、ドレイン配線を有するＭＯＳＦＥＴ構造のメモリ素子を複数備えた半導体記憶装置において、
前記メモリ素子は、前記メモリ絶縁膜の所定の領域に電荷を注入することでデータが記憶される第１のメモリ素子と、前記ソース領域と前記ドレイン領域との間に電流が流れない構造とすることでデータが記憶される第２のメモリ素子と、からなり、
前記第１のメモリ素子と前記第２のメモリ素子との前記メモリ絶縁膜は、その構造が等しいことを特徴とする半導体記憶装置。
【請求項２】
前記第２のメモリ素子は、前記ソース領域または前記ドレイン領域を前記メモリゲート電極の端部から離間して配置することで、前記ソース領域と前記ドレイン領域との間に電流が流れない構造とすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のメモリ素子は、前記ソース領域または前記ドレイン領域と前記ソース用電極または前記ドレイン用電極とを接続する前記コンタクトホールを設けないことで、前記ソース領域と前記ドレイン領域との間に電流が流れない構造とすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２のメモリ素子は、前記ソース領域または前記ドレイン領域と接続する前記ソース配線または前記ドレイン配線に切断部を有することで、前記ソース領域と前記ドレイン領域との間に電流が流れない構造とすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリ素子は、前記ソース領域及び前記ドレイン領域の不純物濃度よりも不純物濃度が低い低濃度不純物領域を、前記ソース領域または前記ドレイン領域の前記メモリゲート電極側に接するように設けるＬＤＤ構造を有することを特徴とする請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第１のメモリ素子は、熱平衡状態の閾値電圧が、データの消去状態を示す閾値電圧となることを特徴とする請求項１から５のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に電気的に書き換え可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ
Ｍｅｍｏｒｙ）と、書き換え不能なマスクＲＯＭとを同一の半導体基板に混載する構造を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
各種の電子機器をはじめ、時計その他計測機器、通信機器、産業機器など、あらゆる機器の制御にマイクロコントローラが用いられるようになっている。マイクロコントローラとは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、記憶装置、計時機能やカウンタ機能などを有するタイマー回路、入出力回路などを１つの集積回路（多くはワンチップの半導体装置）としたものである。記憶装置に書き込まれているプログラムやデータによりＣＰＵが動作を行うものである。
【０００３】
記憶装置に書き込まれるプログラムやデータは、書き込まれた後でもその内容を頻繁に書き換える必要があるものと、一度書き込みを行うと再び書き換える必要がないものとがある。例えば、前者は制御値や計測値などのデータであり、後者は動作を制御するプログラムである。
【０００４】
記憶装置を構成するメモリ素子の構造は、これらプログラムやデータのような記憶される情報の種類に合わせて、揮発性メモリと不揮発性メモリとを使い分けることが通例である。データの場合は、揮発性メモリであるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、不揮発性メモリであっても電気的に書き換え可能なＥＥＰＲＯＭを用いることが多い。プログラムの場合は、誤って消去されたり、書き換えられたりしないようにするため、不揮発性メモリであるＲＯＭを用いることが多い。
【０００５】
近年では、制御したい電子機器ごとに専用のマイクロコントローラを搭載する場合と、汎用のマイクロコントローラを用いる場合とがある。汎用のマイクロコントローラを用いる場合は、そのマイクロコントローラの全体的な制御や個別の動作に関わる基本的なプログラムをＲＯＭに格納しておき、制御したい電子機器に対応した制御用のプログラムをＥＥＰＲＯＭに格納することが多い。
また、マイクロコントローラは、その動作中に生じたデータをＥＥＰＲＯＭに書き込むこともあり、一時的なデータの書き込み用としてさらにＲＡＭを搭載する場合もある。
【０００６】
マイクロコントローラに用いられるＲＯＭは、高いデータ保持特性を要求されているのはもちろんであるが、低コスト化を見越して、マスクＲＯＭを用いる場合が多い。
マスクＲＯＭは、あらかじめ情報をＲＯＭの製造工程中でパターンとして作りこむことにより、情報を格納したとするＲＯＭのことである。このため、構造的に通常のＲＯＭよりも単純にできるというメリットがあるから、コストが安価となる。
【０００７】
このように、構造の異なるメモリ素子を複数備える半導体記憶装置を搭載するマイクロコントローラは一般的に広く知られており、同じ不揮発性メモリであるＥＥＰＲＯＭとマスクＲＯＭとを混載する半導体記憶装置を搭載したマイクロコントローラも、多くの提案を見るものである（例えば、特許文献１参照。）。
【０００８】
特許文献１に示した従来技術は、マイクロコントローラの動作に必要なデータを、その用途により、異なる構造のメモリ素子領域に格納し、使用状態（モード）によって使い分
けている。
【０００９】
特許文献１に示した従来技術を、図を用いて説明する。図１１は、特許文献１に示した従来技術の半導体装置の構成を示したブロック図であって、説明しやすいようにその主旨を逸脱しないように書き直したものである。
【００１０】
図１１に示すマイクロコントローラ９１は、ＣＰＵ９２と、マスクＲＯＭにより構成されているブートＲＯＭ９３と、マイクロコントローラ９１の動作を制御するプログラムが格納されたプログラムメモリ９４と、マイクロコントローラ９１の動作中に保持する必要のあるデータを格納するための第１のデータメモリ９５１と、一時的なデータなどを格納するための第２のデータメモリ９５２と、周辺回路９６と、入出力回路９７とで構成する。プログラムメモリ９４と第１のデータメモリ９５１とは、いずれもＥＥＰＲＯＭによって構成され、第２のデータメモリ９５２は、ＲＡＭにより構成されている。
【００１１】
図１１に示すマイクロコントローラ９１の使用状態について簡単に説明する。
図１１に示すマイクロコントローラ９１では、３つのモードが存在し、それぞれのモードでそれぞれのメモリ素子を使い分けている。
第１のモードは、マイクロコントローラ９１を電子機器などの所定の応用システムに組み込む前に、外部機器を用いて、アドレスやデータなど、マイクロコントローラ９１の動作を制御するプログラムをプログラムメモリ９４に書き込むモードである。
第１のモードではＣＰＵ９２は関与せず、外部機器がマイクロコントローラ９１の動作を制御するプログラムをプログラムメモリ９４に書き込む。
【００１２】
第２のモードは、マイクロコントローラ９１を所定の応用システムに組み込んだ後に、プログラムメモリ９４の内容を書き換えるモードである。
このモードでは、ＣＰＵ９２が、ブートＲＯＭ９３に書き込まれたプログラムに基づいて、プログラムメモリ９４に対するデータの消去および書き込みを行うことにより、プログラムメモリ９４の内容を書き換える。
【００１３】
さらに第３のモードは、所定の応用システムに組み込まれたマイクロコントローラ９１が、プログラムメモリ９４に書き込まれたプログラムに基づいて動作するモードである。
マイクロコントローラ９１は、通常この第３のモードで使用されるのである。
【００１４】
【特許文献１】特開２００５−２４２６２１号公報（第２−３頁、第６図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
マスクＲＯＭは、あらかじめ情報をＲＯＭの製造工程中でパターンとして作りこむものであるから、同じ不揮発性メモリのＥＥＰＲＯＭとは構造が異なっている。一般に、マスクＲＯＭとＥＥＰＲＯＭとは、それぞれ専用の領域を設け、その領域内に形成する。
【００１６】
先の説明のとおり、マイクロコントローラには、制御したい電子機器ごとに専用化されたものと、汎用のものとがある。
専用のマイクロコントローラの場合は、マスクＲＯＭやＥＥＰＲＯＭに格納する情報（データやプログラム）の量が、マイクロコントローラの設計段階から予め知りえていたり、制御したい電子機器を運用する過程において、マイクロコントローラが取り扱う情報の量（例えば、計測した数値データなど）を予測することができる。
【００１７】
しかし、汎用のマイクロコントローラの場合は、搭載する電子機器やその電子機器を使うユーザーの都合によって、マスクＲＯＭやＥＥＰＲＯＭに格納する情報の量が変化する
。つまり、汎用のマイクロコントローラの設計段階では、その用途の詳細までを予測しきれないからである。もちろん、専用のマイクロコントローラであっても、制御したい電子機器の仕様変更などによって、マスクＲＯＭやＥＥＰＲＯＭに格納する情報の量が変わることがある。これらの情報の量の変化を予め予測することは難しい。
【００１８】
このため、マイクロコントローラに搭載するマスクＲＯＭやＥＥＰＲＯＭは、メモリ容量（記憶容量）を大きめにするなどの対応をしている。しかし、これはメモリ素子の増加を意味するものであるから、マイクロコントローラのチップサイズが増大し、コストアップを招くという問題がある。
【００１９】
また、マスクＲＯＭまたはＥＥＰＲＯＭのどちらかのメモリ容量を増加したいという場合もある。そのようなときであっても、同じ不揮発性メモリであるマスクＲＯＭとＥＥＰＲＯＭとは、そもそもメモリ素子の構造が異なるために、ＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することなどはできない。
特許文献１に示した従来技術に対して述べるのであれば、マスクＲＯＭであるブートＲＯＭ９３と、ＥＥＰＲＯＭであるプログラムメモリ９４や第１のデータメモリ９５１の領域を容易に変更することはできないのである。
つまり、所定のＲＯＭに対しメモリ容量の変化の要求があっても、対応できないという問題がある。
【００２０】
以上の説明のとおり、特許文献１に示した従来技術のように、構造の異なるメモリ素子が混載して構成されるマイクロコントローラでは、マスクＲＯＭデータの変更や、マスクＲＯＭ領域とＥＥＰＲＯＭ領域との変更は容易ではない。このため、各メモリのメモリ容量は、設計段階にてそのマイクロコントローラが搭載される電子機器などの使用状況や仕様を鑑みてなされなければならず、煩雑なシミュレーションや計算などが必須となっており、設計上の負荷が大きく、これもコストアップの原因となっていた。
【００２１】
本発明の半導体記憶装置は、このような課題を解決するためにある。そしてその目的は、マスクＲＯＭ領域のデータの書き換え、およびマスクＲＯＭ領域とＥＥＰＲＯＭ領域との変更を容易に実現する半導体記憶装置の構造を提供するというものである。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明の半導体記憶装置は、下記記載の構造を採用する。
【００２３】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、該チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、該メモリ絶縁膜の上部にメモリゲート電極を有し、  メモリゲート電極、ソース領域、ドレイン領域に対してそれぞれコンタクトホールを介して接続するゲート配線、ソース配線、ドレイン配線を有するＭＯＳＦＥＴ構造のメモリ素子を複数備えた半導体記憶装置において、
メモリ素子は、メモリ絶縁膜の所定の領域に電荷を注入することでデータが記憶される第１のメモリ素子と、ソース領域とドレイン領域との間に電流が流れない構造とすることでデータが記憶される第２のメモリ素子と、からなり、
第１のメモリ素子と第２のメモリ素子とのメモリ絶縁膜は、その構造が等しいことを特徴とする。
【００２４】
このような構成とすることによって、マスクＲＯＭデータの書き換えやマスクＲＯＭ領域とＥＥＰＲＯＭ領域との変更を容易に行うことができる。
【００２５】
第２のメモリ素子は、ソース領域またはドレイン領域をメモリゲート電極の端部から離間して配置することで、ソース領域とドレイン領域との間に電流が流れない構造とするこ
とができる。
【００２６】
このような構成とすることによって、第２のメモリ素子をいわゆるオフセット構造とすることができる。これにより、メモリゲート電極に通常であればソース領域とドレイン領域との間に電流が流れるような電圧を印加しても、ソース領域とドレイン領域との間に電流が流れない。
【００２７】
第２のメモリ素子は、ソース領域またはドレイン領域とソース用電極またはドレイン用電極とを接続するコンタクトホールを設けないことで、ソース領域とドレイン領域との間に電流が流れない構造とすることができる。
【００２８】
このような構成とすることによって、第２のメモリ素子のソース領域やドレイン領域とソース用電極やドレイン用電極とがコンタクトホールを設けないことで絶縁される。これにより、ソース領域とドレイン領域との間に電流が流れない。
【００２９】
第２のメモリ素子は、ソース領域またはドレイン領域と接続するソース配線またはドレイン配線に切断部を有することで、ソース領域とドレイン領域との間に電流が流れない構造とすることができる。
【００３０】
このような構成とすることによって、第２のメモリ素子のソース配線やドレイン配線が絶縁される。これにより、ソース領域とドレイン領域との間に電流が流れない。
【００３１】
メモリ素子は、ソース領域及びドレイン領域の不純物濃度よりも不純物濃度が低い低濃度不純物領域を、ソース領域またはドレイン領域のメモリゲート電極側に接するように設けるＬＤＤ構造を有することができる。
【００３２】
このような構成とすることによって、メモリ素子を高耐圧化することができることに加え、マスクＲＯＭデータの書き換えやマスクＲＯＭ領域とＥＥＰＲＯＭ領域との変更が、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を構成する低濃度不純物領域の有無で行うことができる。
【００３３】
第１のメモリ素子は、熱平衡状態の閾値電圧を、データの消去状態を示す閾値電圧とすることができる。
【００３４】
このような構成とすることにより、第１のメモリ素子に対し、データの消去作業が不必要となる。さらに、マスクＲＯＭ領域を構成する第１のメモリ素子のデータ状態が反転することがないため、マスクＲＯＭ領域に記憶した情報が正しく維持できる。
【発明の効果】
【００３５】
本発明によれば、マスクＲＯＭデータの書き換えは言うに及ばず、マスクＲＯＭ領域とＥＥＰＲＯＭ領域との変更が、イオン注入工程やエッチング工程において、半導体基板表面に設けるレジストパターンを形成するホトリソ工程で用いるホトマスク１枚のみの変更にて行うことができる。このため、各メモリのメモリ容量の変更を容易に行うことができる。
【００３６】
また、各メモリのメモリ容量を設計段階で固定化する必要が無く、結果として、搭載するシステムや電子機器の自由度が制限されないという利点もある。メモリ容量を変更するためだけのために、最初から半導体記憶装置を作成する必要がなくなることから、製造コストを含め、マスク変更に伴う作業負荷が大幅に低減されるという効果を有するのである。
【発明を実施するための最良の形態】
【００３７】
本発明の半導体記憶装置は、構造の異なる第１のメモリ素子と第２のメモリ素子とが混載しており、第１のメモリ素子は、そのメモリ絶縁膜に電荷を注入することでデータを記憶し、第２のメモリ素子は、そのソース領域とドレイン領域との間に電流が流れない構造とすることでデータを記憶している。
本発明の半導体記憶装置の実施形態では、メモリ素子として第１のメモリ素子だけを用いて構成するＥＥＰＲＯＭ領域と、メモリ素子として第１のメモリ素子と第２のメモリ素子とを用いて構成するマスクＲＯＭ領域と、を備えている。
第１のメモリ素子と第２のメモリ素子とは、半導体基板より上部のメモリ絶縁膜の構造を同じにしている。これにより、メモリ素子の半導体基板より下側（基板内部）のソース領域やドレイン領域の構造を異ならせたり、それらに接続する配線などの構成を変えたりするだけで、メモリ素子を第１のメモリ素子としたり第２のメモリ素子としたりすることができるのである。
つまり、全てのメモリ素子を作り直すことなく、ＥＥＰＲＯＭ領域とマスクＲＯＭ領域との境界を自由に変更することができるのである。
【００３８】
以下、図面を用いて本発明の半導体記憶装置を実施するための最良な形態の構造を説明する。なお、以下に示す実施形態については、メモリ素子を導電型がＮ型のＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリで構成する場合を例にして説明する。ＭＯＮＯＳメモリは、チャネル領域の半導体基板とメモリゲート電極との間に、酸化膜と窒化膜と酸化膜とを積層したＯＮＯ膜といわれるメモリ絶縁膜を有するメモリ素子である。
【００３９】
また、図においては、説明しやすいように、ＭＯＮＯＳメモリを複数並べて配置する例を示す。その構造は、説明するために必要な部分のみを示しており、保護膜など、本発明の機能に影響を与えない構成については省略しており、配線などは模式的に示すものである。
【実施例１】
【００４０】
［第１の実施形態の全体説明：図１］
第１の実施形態の半導体記憶装置の全体的な構造を、図１を用いて説明する。図１は、ＥＥＰＲＯＭ領域とマスクＲＯＭ領域とが隣接する部分を模式的に示す断面図であって、それぞれの領域のメモリ素子を２つずつ用いる場合を示している。
【００４１】
図１において、１は半導体基板、２はフィールド酸化膜、３２はＥＥＰＲＯＭ領域、３３はマスクＲＯＭ領域である。３２１、３２２、３３１、３３２はＭＯＮＯＳメモリ、４１、４２、４３、４４はチャネル領域であり、５はメモリ絶縁膜である。６１、６２、６３、６４はメモリゲート電極、７１、７２、７３、７４はソース領域、８１、８２、８３、８４はドレイン領域である。
【００４２】
ＭＯＮＯＳメモリ３２１、３２２、３３１、３３２は、半導体基板１より上部に設けているメモリ絶縁膜５の構造を同じにしている。
これらＭＯＮＯＳメモリのうち、ＭＯＮＯＳメモリ３２１、３２２、３３２は、メモリ素子としての構造がすべて同じである。ＭＯＮＯＳメモリ３２１を例にして説明すると、半導体基板１にソース領域７１とドレイン領域８１とを設け、その間をチャネル領域４１としており、このチャネル領域４１の上部の半導体基板１上にメモリ絶縁膜５を備え、メモリ絶縁膜５の上部にメモリゲート電極６１を有している。メモリ絶縁膜５は、ＯＮＯ膜を有する積層膜構造であるが、その詳細は後述する。
また、ＭＯＮＯＳメモリ３３１は、半導体基板１に設けるソース領域７３とドレイン領
域８３とが、メモリゲート電極６３の端部から離間して配置する構造をなす、いわゆるオフセット構造を有している。
【００４３】
本発明の半導体記憶装置は、構造の異なる第１のメモリ素子と第２のメモリ素子とが混載している。それぞれのメモリ素子は、データの記憶形態が異なり、第１のメモリ素子は、そのメモリ絶縁膜の所定の領域に電荷を注入することでデータを記憶し、第２のメモリ素子は、そのソース領域とドレイン領域との間に電流が流れない構造とすることでデータを記憶している。図１に示す例では、第１のメモリ素子は、ＭＯＮＯＳメモリ３２１、３２２、３３２である。そして、第２のメモリ素子は、ＭＯＮＯＳメモリ３３１である。
【００４４】
ＭＯＮＯＳメモリ３２１、３２２、３３１、３３２のメモリゲート電極６１、６２、６３、６４は、そのゲート幅方向を対向するとともに平行して設けている。なお、ゲート幅方向とは、ソース領域とドレイン領域とが対向する長さの方向のことである。図１では図面手前から奥に向かう方向である。ちなみに、ゲート長方向とは、ソース領域からドレイン領域に向かう方向を示すものであり、図１では図面左右方向である。なお、ゲート長とは、しばしばチャネル幅と同じ意味で使われるものである。そのため、ゲート長方向もチャネル幅方向と称する文献も散見するものである。
このように配設された各ＭＯＮＯＳメモリは、フィールド酸化膜２によってそれぞれが素子分離されている。
【００４５】
ＥＥＰＲＯＭ領域３２は、メモリ素子としては、メモリ絶縁膜の所定の領域に電荷を注入することでデータが記憶される第１のメモリ素子のみで構成している。図１に示す第１のメモリ素子であるＭＯＮＯＳメモリ３２１、３２２は、それぞれ２値のデータを記憶できるから、この例のＥＥＰＲＯＭ領域３２は、２ビットの情報を記憶することができる。
【００４６】
マスクＲＯＭ領域３３は、メモリ素子としては、ソース領域とドレイン領域との間に電流が流れない構造とすることでデータが記憶される第２のメモリ素子と、第１のメモリ素子と、で構成している。図１に示す例では、第１のメモリ素子であるＭＯＮＯＳメモリ３３２と、第２のメモリ素子であるＭＯＮＯＳメモリ３３１とで、それぞれ２値のデータを記憶できるから、この例のマスクＲＯＭ領域３３は、２ビットの情報を記憶することができる。
【００４７】
第２のメモリ素子であるＭＯＮＯＳメモリ３３１は、オフセット構造を有するように予め設計し、所定の製造工程を経て素子として完成した時点で、（ソース領域とドレイン領域との間に電流が流れない構造となるから）データが記憶されている。
【００４８】
すなわち、第１の実施形態の特徴は、マスクＲＯＭ領域３３を構成するＭＯＮＯＳメモリのうち、データを記憶するメモリ素子にあっては、ソース領域とドレイン領域との間に電流が流れない状態を、オフセット構造によって実現しているという点である。
【００４９】
［閾値の説明］
ここで、メモリ素子の閾値について説明する。
知られているように、メモリ素子にデータが記憶されている状態か、データが消去されている状態かを判別するには、そのメモリ素子のソース領域とドレイン領域との間に流れる電流の有無により決めることができる。
ソース領域とドレイン領域との間に電流が流れない状態をデータが記憶された状態とし、逆に電流が流れる状態をデータが消去された状態とする。これらの状態は、予め半導体記憶装置を使用する上で定義すればよく、メモリの読み出し回路の仕様により決めてもよい。本発明の実施形態では、メモリ素子のソース領域とドレイン領域との間に電流が流れない状態をデータが記憶された状態としている。
【００５０】
メモリ素子のソース領域とドレイン領域との間に電流が流れるか否かは、メモリ素子の閾値で決めることができる。メモリ素子の閾値とは、ソース領域とドレイン領域との間に流れる電流値が所定の電流値を示すときの、メモリゲート電極に印加する所定の電圧値のことである。したがって、メモリ素子は、そのメモリ素子にデータが記憶されているとき（ソース領域とドレイン領域との間に電流が流れないとき）の閾値と、データが消去されているとき（ソース領域とドレイン領域との間に電流が流れるとき）の閾値と、を有している。
【００５１】
これらメモリ素子の閾値は、メモリ絶縁膜の所定の部分に電子や正孔が注入されているかどうかで変化するから、この閾値を調べれば、メモリ素子にデータが書き込まれているか消去されているかを知り得ることができる。
メモリ絶縁膜に電子を注入した状態をデータが記憶された状態とし、その閾値電圧をＶｔｗ、メモリ絶縁膜に正孔を注入した状態をデータが消去された状態とし、その閾値電圧をＶｔｅ、メモリ絶縁膜に電子も正孔も注入していない状態、つまり熱平衡状態の閾値電圧をＶ０とする（熱平衡状態の詳細については、後述する。）。
メモリ素子に記憶されているデータを読み出すときに、メモリゲート電極に印加する読出電圧Ｖｃｇの値を、Ｖｔｅ＜Ｖ０＜Ｖｃｇ＜Ｖｔｗの関係が成り立つように設定する。
例えば、メモリ素子のメモリゲート電極に対して読出電圧Ｖｃｇを印加して、ソース領域とドレイン領域との間に電流が流れると、そのメモリ素子は、データが消去されていると分かるのである。
【００５２】
ところで、メモリ絶縁膜の所定の部分とは、例えば、メモリ絶縁膜中の電荷蓄積層のことである。メモリ絶縁膜を複数の膜からなる積層膜で構成するとき、電荷蓄積層は１つの電荷蓄積膜として独立した膜で構成することができる。
【００５３】
［熱平衡状態の説明］
次に、メモリ素子の熱平衡状態について説明する。
メモリ素子においては、データが書き込まれた状態、データが消去された状態の他に、熱平衡状態と呼ばれる状態も有している。
一般に、熱平衡状態とは、時間的な変化がなく、また、エネルギーや物質の流れが存在しない化学的に安定な状態であり、メモリ素子においては、すでに説明したように、メモリ絶縁膜中の電荷蓄積層に電子や正孔が注入されていない状態をいう。
【００５４】
ＭＯＮＯＳメモリ３２１、３２２、３３２は、熱平衡状態の閾値電圧が、データの消去状態を示す閾値電圧となっている。
メモリ素子の状態は、すでに説明したとおり、その閾値（つまり閾値電圧の値）で決めることができる。したがって、ＭＯＮＯＳメモリ３２１、３２２、３３２は、熱平衡状態にあっては、データの消去状態を示す閾値電圧を有するようにメモリ素子を設計しておくのである。
【００５５】
その方法は、例えば、チャネル領域となる半導体基板の不純物の濃度や、メモリ絶縁膜の膜厚を調整または設計する。このような閾値電圧の制御については、知られている一般的な技術であるので説明は省略する。
【００５６】
次に、メモリ素子を熱平衡状態とする工程について説明する。一般的に、半導体装置の製造工程には、ドライエッチング装置やプラズマＣＶＤ装置といった反応ガスがプラズマ状態の雰囲気中で処理を行う工程や、半導体基板が処理中に接触する部品が静電気を帯びる製造装置がいくつか存在する。したがって、メモリ素子においては、製造工程の過程で、メモリ絶縁膜の電荷蓄積層に電子や正孔が少なからず注入されている。
しかしながら、電子や正孔が電荷蓄積層に注入されたとしても除去が可能である。
【００５７】
すなわち、反応ガスがプラズマ状態の雰囲気中で処理を行う工程の後か、製造工程の最後に熱処理工程を行うのである。熱処理工程により、製造工程中に注入された電子や正孔は、熱エネルギーを得てメモリ絶縁膜の電荷蓄積層より放出される。このことにより、熱平衡状態を実現することができるのである。
【００５８】
もちろん、製造工程の過程で、熱処理工程により電子や正孔がメモリ絶縁膜の電荷蓄積層から放出しきるような程度に、注入量を抑えておくような装置状態の設定および調整を行ってもよい。
【００５９】
また、熱処理工程は、既存の製造工程で代用してもかまわない。例えば、金属配線形成後のシンタリング工程（金属配線と半導体との接触界面の活性化工程）で代用するのである。
【００６０】
図１に示す例では、ＥＥＰＲＯＭ領域３２を構成する第１のメモリ素子であるＭＯＮＯＳメモリ３２１、３２２は、製造工程を経て完成した状態では、データが消去状態となっている。マスクＲＯＭ領域３３を構成する第１のメモリ素子であるＭＯＮＯＳメモリ３３２も同様に、データが消去状態となっている。マスクＲＯＭ領域３３を構成する第２のメモリ素子であるＭＯＳメモリ３３１は、オフセット構造を有しているため、データが記憶された状態となっている。
【００６１】
ＥＥＰＲＯＭ領域３２では、例えば、ＭＯＮＯＳメモリ３２１を、メモリ絶縁膜５に電子を注入してデータが書き込まれた状態とすると、メモリゲート電極６１、６２に読出電圧Ｖｃｇを印加したとき、ＭＯＮＯＳメモリ３２１は、メモリ絶縁膜５に電子が注入されることにより、メモリゲート電極６１に読出電圧Ｖｃｇを印加してもソース領域７１とドレイン領域８２との間に電流が流れることはなく、ＭＯＮＯＳメモリ３２１は、データが記憶された状態であると判別するのである。一方、ＭＯＮＯＳメモリ３２２は、ソース領域７２とドレイン領域８２との間に電流が流れるため、ＭＯＮＯＳメモリ３２２は、データが消去された状態であると判別する。
【００６２】
同じように、マスクＲＯＭ領域３３では、メモリゲート電極６３、６４に読出電圧Ｖｃｇを印加すると、ＭＯＮＯＳメモリ３３２のソース領域７４とドレイン領域８４との間に電流が流れるため、ＭＯＮＯＳメモリ３３２はデータが消去された状態であると判別する。ＭＯＮＯＳメモリ３３１は、メモリゲート電極６３に印加される電圧によらずソース領域７３とドレイン領域８３との間に電流が流れることはないので、データが記憶された状態として判別するのである。
【００６３】
このような熱平衡状態の閾値は、例えば、−０．２Ｖとすることができる。そうすると、各ＭＯＮＯＳメモリのメモリゲート電極に０Ｖの電圧を印加すると、ソース領域とドレイン領域との間の通電を調べられる。
【００６４】
図１に示す例では、データが記憶された状態を「１」、消去された状態を「０」とすると、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３とに記憶された情報は、ＥＥＰＲＯＭ領域３２では「０」と「０」、マスクＲＯＭ領域３３では「１」と「０」となっている。
【００６５】
このように、メモリ素子にＭＯＮＯＳメモリを用いると、その熱平衡状態の閾値電圧がデータの消去状態を示す閾値電圧となるから、全てのＭＯＮＯＳメモリは、製造工程が終了した時点でデータが消去状態となっている。
マスクＲＯＭ領域３３を構成するメモリ素子のうち、第２のメモリ素子となるものをオ
フセット構造として設計して製造すれば、そのメモリ素子は、データが記憶された状態となり、他のメモリ素子は、データが消去された状態となっている。つまり、マスクＲＯＭ領域３３は、データが記憶された状態と消去された状態とを持つとき、メモリ素子を選択してデータを消去する作業が不要になるのである。
【００６６】
ＥＥＰＲＯＭ領域３２も同様である。ＥＥＰＲＯＭ領域３２は、製造工程が終了した時点で全てのメモリ素子のデータが消去されているから、データを新たに記憶する際にあっても、全ビットを一旦消去するなどの事前作業が必要ない。つまり、データを記憶したいメモリ素子を選択してデータを記憶させればよいのである。
【００６７】
このように、本発明の半導体記憶装置は、熱平衡状態がデータの消去状態を示す閾値電圧となるＭＯＮＯＳメモリを用いているため、ＥＥＰＲＯＭ領域３２であってもマスクＲＯＭ領域３３であっても、データの記憶時にかかる手番を短縮することができるのである。図１に示す例は、４ビットのデータを扱う場合であるが、このビット数がより大きい（メモリ容量が大きい）場合は、その効果がより大きくなる。
【００６８】
［ＭＯＮＯＳメモリの構造説明：図２］
次に、図２を用いてＭＯＮＯＳメモリの構造の詳細を説明する。
図２は、図１に示す断面図のＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との境界部分を拡大するとともに、構成をより詳しく表現した断面図である。なお、すでに説明した同一の構成には同一の番号を付与している。
【００６９】
図２において、５ａは第１絶縁膜、５ｂは第２絶縁膜、５ｃは第３絶縁膜であり、順に積層してメモリ絶縁膜５を構成している。
【００７０】
同じく図２において、９は層間絶縁膜、１０はコンタクトホールである。１１ａ、１２ａ、１３ａは、それぞれＭＯＮＯＳメモリ３３２のゲート用電極、ソース用電極、ドレイン用電極である。
１１ｂ、１２ｂ、１３ｂは、それぞれＭＯＮＯＳメモリ３３１のゲート用電極、ソース用電極、ドレイン用電極である。
【００７１】
同じく図２において、１４はゲート信号線、１５はソース信号線、１６はドレイン信号線、１７はバルク信号線である。１８は電源供給手段、１９はグランド電位である。これら信号線と電源供給手段１８、グランド電位１９については、ＭＯＮＯＳメモリの動作説明で詳述する。
【００７２】
同じく図２において、距離Ｌは、ＭＯＮＯＳメモリ３３１のソース領域７３およびドレイン領域８３がメモリゲート電極６３の端部から離間している距離である。
【００７３】
半導体基板１は、例えば、シリコン半導体基板を用いることができる。第１絶縁膜５ａはトンネル絶縁膜であり、シリコン酸化膜で構成している。第２絶縁膜５ｂは電荷蓄積層であり、シリコン窒化膜である。第３絶縁膜５ｃはトップ絶縁膜であり、シリコン酸化膜で構成している。これら３つの絶縁膜は、半導体基板１の表面に順次積層しており、ＯＮＯ膜といわれるメモリ絶縁膜５を構成している。電子や正孔は、この電荷蓄積層である第２絶縁膜５ｂに蓄積される。
【００７４】
図２に示すように、導電型がＰ型の半導体基板１の表面に、ＭＯＮＯＳメモリ３２２およびＭＯＮＯＳメモリ３３１を設ける領域の周囲をフィールド酸化膜２で囲っている。このフィールド酸化膜２は、シリコン酸化膜からなる素子分離膜である。
ＭＯＮＯＳメモリ３２２およびＭＯＮＯＳメモリ３３１は、それぞれチャネル領域４２
、４３との上部に、メモリ絶縁膜５を介して設けるメモリゲート電極６２、６３と、これらメモリゲート電極の両側に設けるソース領域７２、７３、ドレイン領域８２、８３で構成している。
【００７５】
メモリゲート電極６２、６３は、導電型がＮ型の多結晶シリコンで構成している。さらに、ソース領域７２、７３およびドレイン領域８２、８３は、導電型がＮ型の高濃度の不純物を導入した領域である。
【００７６】
ＭＯＮＯＳメモリ３２２およびＭＯＮＯＳメモリ３３１上には、シリコン酸化膜からなる層間絶縁膜９を設けている。層間絶縁膜９には、メモリゲート電極６２、６３、ソース領域７２、７３、ドレイン領域８２、８３の上部にコンタクトホール１０を設けている。
コンタクトホール１０を介して、メモリゲート電極６２、６３、ソース領域７２、７３、ドレイン領域８２、８３と、ゲート用電極１１ａ、１１ｂ、ソース用電極１２ａ、１２ｂ、ドレイン用電極１３ａ、１３ｂとが、それぞれ接続される。
なお、ゲート用電極１１ａ、１１ｂ、ソース用電極１２ａ、１２ｂ、ドレイン用電極１３ａ、１３ｂは、例えば、アルミニウムまたはアルミニウム合金で構成している。
【００７７】
ＭＯＮＯＳメモリ３２２のソース領域７２とドレイン領域８２とは、メモリゲート電極６２の端部と接するように設けている。また、これらの領域は、図示はしないがメモリゲート電極６２と平面的に重なるように設けてもよい。
ＭＯＮＯＳメモリ３３１は、ソース領域７３とドレイン領域８３とは、メモリゲート電極６３の端部から距離Ｌだけ離間して配置している。
つまり、ＭＯＮＯＳメモリ３３１のソース領域７３とドレイン領域８３との距離は、ＭＯＮＯＳメモリ３３１のソース領域７３とドレイン領域８３との距離に比べてゲート長方向に距離Ｌの２倍分、離間している。
【００７８】
ＭＯＮＯＳメモリ３３１は、ソース領域７３およびドレイン領域８３が、メモリゲート電極６３の端部と離間して配置することにより、メモリゲート電極６３に電圧を印加してチャネル領域４３にチャネル（図示せず）が形成されても、ソース領域７３とドレイン領域８３とがそのチャネルを介して導通することはないのである。
【００７９】
つまり、ＭＯＮＯＳメモリ３３１は、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧では、ソース領域７３とドレイン領域８３との間で電流が流れない。換言すると、その閾値電圧が非常に高い電圧値を有する状態となっている。
知られているように、ＭＯＮＯＳメモリは、その印加電圧や駆動電圧に上限があり、過電圧を印加すると破壊してしまう。そう考えると、ＭＯＮＯＳメモリ３３１は、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧を印加しうる環境では、電気的にデータを書き換えることはできないマスクＲＯＭとして動作していることになる。
【００８０】
ところで、このＭＯＮＯＳメモリを通常動作させるために、メモリゲート電極に印加する標準的な電圧とは、例えば、書き込み電圧であれば７Ｖ〜９Ｖ、読み出し電圧であれば２〜３Ｖ程度である。
【００８１】
［ＭＯＮＯＳメモリの動作説明］
次に、引き続き図２を用いて、ＭＯＮＯＳメモリのデータの記憶方法について説明する。この説明では、ＭＯＮＯＳメモリ３２２を用いる。
すでに説明したように、メモリゲート電極６２、ソース領域７２、ドレイン領域８２と、ゲート用電極１１ａ、ソース用電極１２ａ、ドレイン用電極１３ａとは、それぞれコンタクトホール１０を介して接続している。そして、これらの電極は、ゲート信号線１４、ソース信号線１５、ドレイン信号線１６と接続している。また、半導体基板１は、バルク
信号線１７と接続している。半導体基板１とバルク信号線１７とは、図示はしないが、半導体基板１と同一導電型の拡散領域を半導体基板１に設け、そことバルク信号線１７とを電気的に接続する。
【００８２】
電源供給手段１８は、知られている電源回路を有し、所定の電圧を発生する電源であって、ＭＯＮＯＳメモリに書き込み電圧を発生するものである。例えば、１．５Ｖや３．０Ｖといった電圧値を入力され、７．０Ｖや９．０Ｖといった電圧値に昇圧して出力する昇圧回路を備えていてもよい。グランド電位１９は、電圧値が０Ｖの基準電位である。
【００８３】
ＭＯＮＯＳメモリ３２２にデータを記憶するときは、メモリゲート電極６２に所定の電圧（以後、書き込み電圧と記載する）を印加する。詳しくは、チャネル領域４２の電位に対して、メモリゲート電極６２が所定の電位差を有するように、電源供給手段１８によって発生した書き込み電圧をメモリゲート電極６２に印加する。
例えば、ソース信号線１５、ドレイン信号線１６、バルク信号線１７をグランド電位１９とした状態で、電圧供給手段１８よりゲート信号線１４を介してメモリゲート電極６２に＋９．０Ｖ程度の書き込み電圧を印加する。そうすると、チャネル領域４２とメモリゲート電極６２とは、＋９．０Ｖの電位差を有することになり、メモリ絶縁膜５の電荷蓄積層である第２絶縁膜５ｂに半導体基板１より電荷である電子が注入され、データが記憶される。なお、この記憶方法は、いわゆる電圧書き込み方法と呼ばれるものである。
【００８４】
もちろん、ＭＯＮＯＳメモリへのデータの記憶方法は他にもあるが、各電極を上述のような電位関係にする電圧書き込み方法は、メモリゲート電極だけに所定の電圧を印加するだけでよいので、簡便である。
【００８５】
ＭＯＮＯＳメモリ３２２は、電荷蓄積層である第２絶縁膜５ｂに電荷が蓄積された状態をもって、データが記憶されたとする。ＭＯＮＯＳメモリ３２２は、ソース領域７２とドレイン領域８２とをＮ型の半導体としているから、この状態では、チャネル領域４２にはチャネルが形成されず、ソース領域７２とドレイン領域８２とが導通しない状態である。換言すると、第２絶縁膜５ｂへの電荷の蓄積によって、その閾値電圧は、書き込み前の電圧値に比べ、高い電圧値の状態となったのである。
【００８６】
図２の例においては、ＭＯＮＯＳメモリ３３１は、ソース領域７３とドレイン領域８３との両方が、メモリゲート電極６３の端部から離間して配置する構成で説明した。しかし、ソース領域７３またはドレイン領域８３のどちらか一方が、メモリゲート電極６３の端部から離間して配置する構成であっても、ソース領域７３とドレイン領域８３との間に電流が流れない構造とすることができる。
【００８７】
さらに、ＭＯＮＯＳメモリ３２２と、ＭＯＮＯＳメモリ３３１とは、説明しやすいように隣接して配置した構造を例にして説明したが、各々のＭＯＮＯＳメモリに、ＭＯＮＯＳメモリへの情報の書き換えや読み出しに負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のＭＩＳトランジスタを隣接して設けて、メモリセルを構成してもよい。
【００８８】
［半導体記憶装置の効果の説明：図１、図３］
次に、図１および図３を用いて本発明の半導体記憶装置の効果を説明する。
図３は本発明の半導体記憶装置を搭載したマイクロコントローラを模式的に示す平面図である。マイクロコントローラの仕様の変更が行われたとき、半導体記憶装置内のＥＥＰＲＯＭ領域とマスクＲＯＭ領域とが変更される様子を説明するものである。図３（ａ）は、マイクロコントローラの仕様変更がなされる前の状態を示しており、図３（ｂ）は、マイクロコントローラの仕様変更がなされた後の状態を示している。
【００８９】
半導体記憶装置に書き込まれるプログラムやデータは、すでに説明したように、記憶された後でもその内容を頻繁に書き換える必要があるものと、一度記憶すると再び書き換える必要がないものとがある。
本発明の半導体記憶装置にあっては、前者の場合は、ＥＥＰＲＯＭ領域３２のＭＯＮＯＳメモリに記憶するとよい。電気的に書き換えができるためである。後者の場合は、マスクＲＯＭ領域３３のＭＯＮＯメモリに記憶するとよい。マスクＲＯＭ領域３３のＭＯＮＯＳメモリは、製造工程が終了した時点でデータが書き込まれているので、誤ってデータが書き換わるなどの不測の事態を回避することができるとともに、高いデータ保持特性を有しているためである。
【００９０】
図３において、３０はマイクロコントローラである。３１は本発明の半導体記憶装置である。半導体記憶装置３１は、第１のメモリ素子のみで構成するＥＥＰＲＯＭ領域３２と、第１のメモリ素子と第２のメモリ素子とで構成するマスクＲＯＭ領域３３と、で構成している。ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３とは隣接して配置されており、データの読み出し方法は同一である。なお、マイクロコントローラ３０のその他の要素は省略して表示している。
【００９１】
先の説明のとおり、マイクロコントローラ３０は、制御したい電子機器ごとに専用化されたものであっても汎用のものであっても、制御したい電子機器の仕様変更などによって、半導体記憶装置３１に格納する情報の量が変わることがある。つまり、制御したい電子機器の仕様変更に従ったマイクロコントローラ３０の仕様変更である。
例えば、電子機器の仕様変更に伴って、動作を制御するプログラムの一部が不要になった場合や、電子機器との情報の送受のために、それまでは記憶する必要がなかった数値データなどを新たに記憶しなければならなくなった場合である。
【００９２】
電子機器の仕様変更に伴って、半導体記憶装置３１に格納する情報の量が減るだけであれば問題はないのであるが、上述のように、数値データを新たに記憶しなければならなくなるようなときは、マイクロコントローラ３０の設計時に予め決められた半導体記憶装置３１（特にこの場合は、ＥＥＰＲＯＭ領域３２）に格納する情報の量を変えなければならない。
本発明の半導体記憶装置は、そのようなとき、マイクロコントローラ３０を最初の製造工程からすべて作り直すことなく、途中の製造工程を変更することで対応することができる。
【００９３】
つまり、図１に示すように第１のメモリ素子であるＭＯＮＯＳメモリ３２１、３２２、３３２と第２のメモリ素子であるＭＯＮＯＳメモリ３３１とは、半導体基板１より上部の構造が同一であるから、半導体基板１より下部のソース領域７１、７２、７３、７４とドレイン領域８１、８２、８３、８４との構成を変えるだけで、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との領域の境界を変更することができる。
【００９４】
すでに説明したように、図３（ａ）と図３（ｂ）とは、マイクロコントローラ３０の仕様変更がなされる前後の状態を示している。
つまり、図３（ａ）に示す半導体記憶装置３１より図３（ｂ）に示す半導体記憶装置３１の方が、ＥＥＰＲＯＭ領域３２の領域が大きくなっている。
すなわち、これは例えば、ＥＥＰＲＯＭ領域３２に格納する情報が大きくなり、一方、マスクＲＯＭ領域３３に格納する情報が減った場合である。
【００９５】
すでに説明した従来技術では、このような場合であれば、構造の異なるＥＥＰＲＯＭとマスクＲＯＭとを再度作り込まなければならなかったが、本発明の半導体記憶装置を搭載
したマイクロコントローラは、メモリ素子のソース領域とドレイン領域との構成を変えるだけなので、はるかに短い製造手番でそれを実現することができるのである。
【００９６】
［本発明の１の実施形態における構造の製造方法：図２、図４〜図６、図７］
次に、第１の実施形態の半導体記憶装置の製造方法を、図４〜図６の断面図を用いて説明する。
なお、図４〜図６は、図２に示すＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との境界部分を拡大した図であって、図２に示す方向と同じ方向から見た断面図である。この説明によって、本発明の半導体記憶装置の第１の実施形態の効果がより明瞭になるであろう。
【００９７】
図４〜図６は、第１の実施形態の製造方法を工程順に示す断面図であり、図を用いつつ順に説明する。なお、以下説明する製造方法に例示した数値、膜厚やイオン注入量、材質などは、すべて一例である。
【００９８】
図４に示すように、シリコンからなる導電型がＰ型の半導体基板１に、既知の選択酸化法による処理にて、膜厚５５０ｎｍのフィールド酸化膜２を形成する。このフィールド酸化膜２は、ＭＯＮＯＳメモリ３２２とＭＯＮＯＳメモリ３３１とを素子分離するように形成する。
【００９９】
次に、既知の酸化方法により半導体基板１の上部全面に、厚さ２ｎｍのシリコン酸化膜からなる第１絶縁膜５ａを形成する。
さらに、第１絶縁膜５ａ上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜よりなる第２絶縁膜５ｂを１０ｎｍの厚さで形成する。
その後、既知の酸化方法により第２絶縁膜５ｂを酸化し、シリコン酸化膜からなる第３絶縁膜５ｃを５ｎｍの厚さで形成し、第１絶縁膜５ａ、第２絶縁膜５ｂおよび第３絶縁膜５ｃの積層膜であるメモリ絶縁膜５を形成する。
【０１００】
次に、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）とを用いるＣＶＤ法によりメモリ絶縁膜５上に、導電型がＮ型の多結晶シリコン膜２０を３５０ｎｍの厚さで形成する。
導電型がＮ型の多結晶シリコン膜２０については、ノンドープの多結晶シリコン膜形成後、イオン注入法により、例えばリン（Ｐ）をイオン注入量１×１０１６ａｔｏｍｓ／ｃｍ２程度の条件で添加することでも形成することができる。
【０１０１】
さらに、ホトレジスト２１ａを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、ＭＯＮＯＳメモリ３２２とＭＯＮＯＳメモリ３３１とのメモリゲート電極６２、６３を設ける領域に、ホトレジスト２１ａが残るようにパターニングする。ホトレジスト２１ａの形状は、メモリゲート電極６２、６３の形状となるから、ＭＯＮＯＳメモリ３２２の部分とＭＯＮＯＳメモリ３３１の部分とで、そのゲート幅方向を対向するとともに平行して配置されるように形成する。
【０１０２】
次に、図５に示すように、図４で形成したホトレジスト２１ａをマスクとして、既知のドライエッチング法を用いて多結晶シリコン膜２０をエッチングし、メモリゲート電極６２、６３を形成する。メモリゲート電極６２、６３のゲート長は、例えば５００ｎｍ程度である。その後、図示しないが、ホトレジスト２１ａは除去する。
【０１０３】
次に、図６に示すように、ホトレジスト２１ｂを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、ホトレジスト２１ｂをＭＯＮＯＳメモリ３３
１のメモリゲート電極６３の周囲に残るように形成する。
ホトレジスト２１ｂは、メモリゲート電極６３の端部よりもゲート長方向に距離Ｌ´だけ長くなるように形成する。この距離Ｌ´は、３００ｎｍ程度である。
【０１０４】
次に、ホトレジスト２１ｂとメモリゲート電極６２、６３とをマスクとして、導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量３×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、高濃度不純物領域２２を形成する。
高濃度不純物領域２２は、ＭＯＮＯＳメモリ３２２の形成領域では、メモリゲート電極６２の自己整合する領域に添加され、ＭＯＮＯＳメモリ３３１の形成領域では、ホトレジスト２１ｂが自己整合する領域に添加される。つまり、ＭＯＮＯＳメモリ３３１の形成領域では、メモリゲート電極６３の端部から距離Ｌ´だけ離間して高濃度不純物領域２２が形成されている。
この高濃度不純物領域２２は、後の工程によりソース領域７２、７３またはドレイン領域８２、８３となる。その後、図示しないが、ホトレジスト２１ｂは除去する。
【０１０５】
次に、図示はしないが、高濃度不純物領域２２を活性化させるため、酸化拡散炉を用いる窒素雰囲気中でのアニール処理を行なう。
このアニール処理により、高濃度不純物領域２２を構成する不純物は、活性化するとともに拡散し、図２に示すソース領域７２、７３あるいはドレイン領域８２、８３となる。
【０１０６】
アニール処理により高濃度不純物領域２２が横方向にも拡散するから、図２に示す距離Ｌは、図６に示す距離Ｌ´よりその横方向の拡散分だけ距離が短くなる。アニール処理の温度や時間にもよるが、例えば、距離Ｌ´を３００ｎｍとすると距離Ｌは１５０ｎｍ程度である。
【０１０７】
その後、ＣＶＤ法によりシリコン酸化膜よりなる層間絶縁膜９を１０００ｎｍの膜厚で形成する。
そして、層間絶縁膜９にコンタクトホール１０を形成し、メモリゲート電極６２、６３、ソース領域７２、７３、ドレイン電極８２、８３と接続する、ゲート用電極１１ａ、１１ｂ、ソース用電極１２ａ、１２ｂ、ドレイン用電極１３ａ、１３ｂを１０００ｎｍの膜厚のアルミニウムで形成する。
【０１０８】
以後の製造工程はすでに知られているものであるから説明は省略するが、以上説明した製造方法によって、図２に示す本発明の半導体記憶装置の第１の実施形態が完成するのである。
【０１０９】
図４〜図６を用いて説明した製造方法の説明で明らかなように、ＭＯＮＯＳメモリ３２２とＭＯＮＯＳメモリ３３１とは、半導体基板１より上部の構造が同一であるから、メモリ絶縁膜５の構成は共通であって、同一の製造工程で形成できる。
半導体基板１より下部のソース領域７２、７３とドレイン領域８２、８３との構成は、図６に示すホトレジスト２１ｂを用いて、どのＭＯＮＯＳメモリをマスキングするかを決めるだけで、そのＭＯＮＯＳメモリが第１のメモリ素子になったり第２のメモリ素子になったりするのである。
【０１１０】
この様子を、図３および図７を用いて説明する。
図７（ａ）と図７（ｂ）とは、それぞれ図６に示すホトレジスト２１ｂを形成した後の状態と同一の製造工程途中を示すものであるが、説明しやすいようにＭＯＮＯＳメモリの数は、図６に示す例よりも多く、全部で６つとしている。さらに、説明しやすいように、便宜上マスクＲＯＭ領域３３は、図１とは異なり第２のメモリ素子のみで構成するように記載している。図７（ａ）に示す例では、図３に示すＥＥＰＲＯＭ領域３２とマスクＲＯ
Ｍ領域３３とは、それぞれ３つのＭＯＮＯＳメモリで構成している。
【０１１１】
本発明の半導体記憶装置を搭載するマイクロコントローラの仕様変更などで、ＥＥＰＲＯＭ領域３２またはマスクＲＯＭ領域３３のメモリ容量を変更しなければならないとき、図７（ｂ）に示すように、ホトレジスト２１ｂのパターンレイアウトを変更するだけで、ＭＯＮＯＳメモリを第１のメモリ素子とするか第２のメモリ素子とするかを変更することができる。つまり、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との領域の境界を変更することができるのである。
【０１１２】
すなわち、ＥＥＰＲＯＭ領域３２を構成する第１のメモリ素子を３つから４つに増やし、マスクＲＯＭ領域３３を構成する第２のメモリ素子を３つから２つに減らすなどするのであるが、その変更は、ソース領域やドレイン領域を形成するためのホトレジスト２１ｂのパターンレイアウトを変更するだけでよいのである。
【０１１３】
ところで、半導体装置や半導体記憶装置の製造方法では、数枚のウェハを１つのロットとして処理する場合が多い。そして、所定の製造工程ごとに所定の枚数のウェハを次の製造工程に進ませず、工程処理を待機させることが一般的である。例えば、１ロット２４枚のウェハで最初の製造工程をスタートしたとしても、所定の製造工程にて、１６枚のウェハを待機させて保管し、最終工程には８枚のウェハが到達する、というようにするのである。
【０１１４】
これは、突然の製造工程の変更や製造条件の変更、完成した半導体装置や半導体記憶装置の仕様変更などに対応させるための処置である。すなわち、全ての製造工程や製造条件が変更されるような場合を除けば、製造工程中にウェハを待機させおき、変更があった製造工程や製造条件より前の製造工程で待機しているウェハを用いて製造を再開すれば、最初の製造工程から製造を開始するよりも短時間で製造を完了させることができるからである。
【０１１５】
本発明の半導体記憶装置は、上述のような製造方法も適用することができ、製造工程の途中（例えば、図５に示す製造工程後）に待機しているウェハを用いれば、ＥＥＰＲＯＭ領域３２またはマスクＲＯＭ領域３３のメモリ容量を変更しなければならないときであっても、図６または図７に示すようにホトレジスト２１ｂのマスクパターンを変更するだけで、全ての製造工程から作り直さずとも、所定のメモリ容量を有する半導体記憶装置を短時間で製造することができるのである。
【実施例２】
【０１１６】
次に、第２の実施形態の半導体記憶装置について説明する。
第２の実施形態は、すでに説明した第１の実施形態と同じく、第１のメモリ素子と、第２のメモリ素子との半導体基板より上部の構造が同じである。
第２のメモリ素子は、マスクＲＯＭ領域を構成するメモリ素子の１つであり、ソース領域またはドレイン領域の上部にコンタクトホールを意図的に設けない構造をなす、いわゆるノンコンタクト構造を有している。そして、この第２のメモリ素子は、この構造を有することで、情報を記憶する。
【０１１７】
すなわち、このような構造を有すると、第２のメモリ素子を通常動作させるために必要な標準的な電圧をメモリゲート電極に印加しても、ソース領域またはドレイン領域に電気信号が伝達せず、ソース領域またはドレイン領域が電気的に絶縁されるのである。
【０１１８】
つまり、第２の実施形態の特徴は、ソース領域とドレイン領域との間に電流が流れない状態を、ノンコンタクト構造によって実現しているという点である。
【０１１９】
［第２の実施形態の詳細説明：図８］
次に、第２の実施形態について、図８に示す断面図を用いて詳述する。
図８は、第１の実施形態の説明に用いた図２と同様に、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との境界部分を拡大した断面である。また、すでに説明した同一の構成には同一の番号を付与している。
【０１２０】
図８に示す第２の実施形態は、すでに説明した第１の実施形態と同様に、第１のメモリ素子であるＭＯＮＯＳメモリ３２２および第２のメモリ素子であるＭＯＮＯＳメモリ３３１上には、シリコン酸化膜からなる層間絶縁膜９を設けている。
第２の実施形態は、層間絶縁膜９には、メモリゲート電極６２、６３、ソース領域７２、７３、ドレイン領域８２の上部にコンタクトホール１０を設けており、このコンタクトホール１０を介して、それぞれゲート用電極１１ａ、１１ｂ、ソース用電極１２ａ、１２ｂ、ドレイン用電極１３ａが、接続されている。
【０１２１】
しかし、ＭＯＮＯＳメモリ３３１のドレイン領域８３の上部にはコンタクトホール１０を設けておらず、いわゆるノンコンタクト構造となっており、ドレイン領域８３は、ドレイン用電極１３ｂとは接続されていない。
【０１２２】
マスクＲＯＭとして用いるＭＯＮＯＳメモリ３３１は、ドレイン領域８３とドレイン用電極１３ｂとが電気的に絶縁しているため、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧をメモリゲート電極６３に印加し、チャネル領域４３にチャネル（図示せず）が形成され、ソース領域７３とドレイン領域８３とがそのチャネルを介して導通しても、ソース用電極１２ｂとドレイン用電極１３ｂとは導通することがないのである。
【０１２３】
すなわち、ＭＯＮＯＳメモリ３３１は、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧を印加しうる環境では、電気的にデータを書き換えることはできない。
【０１２４】
第２の実施形態の構造においてＭＯＮＯＳメモリ３３１が、ドレイン領域８３とドレイン用電極１３ｂとの間にコンタクトホール１０を設けない構造とするためには、反応ガスを用いたプラズマエッチング等の既知の手法により層間絶縁膜９にコンタクトホール１０を形成する際に、ＭＯＮＯＳメモリ３３１のドレイン領域８３の上部にのみ開口部を設けないパターンレイアウトのホトレジストを形成し、ドレイン領域８３と接続するコンタクトホール１０が層間絶縁膜９に形成されないようにすればよい。
【０１２５】
すでに説明した第１の実施形態と同様に、図３に示すようなＥＥＰＲＯＭ領域３２またはマスクＲＯＭ領域３３のメモリ容量を変更しなければならないときであっても、コンタクトホール１０のホトレジストのパターンレイアウトを変更するだけで、ＭＯＮＯＳメモリを第１のメモリ素子とするか第２のメモリ素子とするかを変更することができる。つまり、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との領域の境界を変更することができるのである。
【０１２６】
なお、図８を用いて説明した例では、ＭＯＮＯＳメモリ３３１においては、ドレイン領域８３とドレイン用電極１３ｂとを接続するコンタクトホール１０を設けない場合を説明したが、これに限定するものではない。
ソース領域７３とソース用電極１２ｂとを接続するコンタクトホール１０を設けないような構成にしてもかまわない。
もちろん、ドレイン領域８３およびソース領域７３と、ドレイン用電極１３ｂおよびソース用電極１２ｂとの両方をそれぞれ接続しないようにコンタクトホール１０を設けないような構成にしてもよいのである。このようにすれば、ソース領域７３とドレイン領域８
３とは、どの電極とも絶縁されるから、ＭＯＮＯＳメモリ３３１は、ほぼ完全に絶縁されているといってよい状態になるのである。
【実施例３】
【０１２７】
次に、第３の実施形態の半導体記憶装置について説明する。
第３の実施形態も、すでに説明した第１の実施形態、第２の実施形態と同じく、第１のメモリ素子と、第２のメモリ素子との半導体基板より上部の構造が同じである。
第２のメモリ素子は、マスクＲＯＭ領域を構成するメモリ素子の１つであり、ソース領域またはドレイン領域と接続する配線に切断部を設ける構造をなす、いわゆる配線の断線構造を有している。そして、この第２のメモリ素子は、この構造を有することで、情報を記憶する。
【０１２８】
すなわち、このような構造を有すると、第２のメモリ素子を通常動作させるために必要な標準的な電圧をメモリゲート電極に印加しても、ソース領域またはドレイン領域に電気信号が伝達せず、ソース領域またはドレイン領域が電気的に絶縁されるのである。
【０１２９】
つまり、第２の実施形態の特徴は、ソース領域とドレイン領域との間に電流が流れない状態を、配線の断線構造によって実現しているという点である。
【０１３０】
［第３の実施形態の詳細説明：図９］
次に、第３の実施形態について、図９に示す平面図を用いて詳述する。
図９において、２３は切断部である。２４は切断部２３によりドレイン用電極１３ｂから分離したドレイン配線である。距離Ｘは、切断部２３により分断されたドレイン用電極１３ｂとドレイン配線２４との距離である。また、すでに説明した同一の構成には同一の番号を付与している。なお、図９において、層間絶縁膜９など、説明に関係の無い部分は図面を見やすくするために省略している。
【０１３１】
図９に示す第３の実施形態は、すでに説明した第１の実施形態および第２の実施形態と同様に、ＭＯＮＯＳメモリの半導体基板より上部の構造が、第１のメモリ素子であるＭＯＮＯＳメモリ３２２と第２のメモリ素子であるＭＯＮＯＳメモリ３３１とで同一である。
しかし、ＭＯＮＯＳメモリ３３１のドレイン領域８３と接続するドレイン用電極１３ｂは、切断部２３を設けることでドレイン配線２４と分断されており、いわゆる配線の断線構造となっている。なお、ドレイン配線２４は、ドレイン用電極１３ｂと同一の材質で構成し、切断部２３を設けない場合は、一体となす構成であった。
【０１３２】
マスクＲＯＭとして用いるＭＯＮＯＳメモリ３３１は、ドレイン領域８３とドレイン用電極１３ｂとが電気的に絶縁しているため、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧をメモリゲート電極６３に印加しても、ソース用電極１２ｂとドレイン用電極１３ｂとは導通することがないのである。
【０１３３】
すなわち、ＭＯＮＯＳメモリ３３１は、ＭＯＮＯＳメモリを通常動作させるために必要な標準的な電圧を印加しうる環境では、電気的にデータを書き換えることはできない。
【０１３４】
第３の実施形態の構造において、ＭＯＮＯＳメモリ３３１が、ドレイン用電極１３ｂとドレイン配線２４との間が断線している構造とするために設ける切断部２３は、アルミニウムに代表されるドレイン用電極１３ｂ（ドレイン配線２４）の導電性材料を、ホトレジストパターンを耐エッチングマスクとして、反応ガスを用いたプラズマエッチング等の既知の手法で加工することにより形成することができる。
【０１３５】
ドレイン用電極１３ｂとドレイン配線２４との間の距離は、ドレイン用電極１３ｂの配
線幅などを鑑みて自由に設定することができる。例えば、ドレイン用電極１３ｂの配線幅を０．８μｍとしたときには、距離Ｘを０．５μｍとする。
【０１３６】
すでに説明した第１の実施形態、第２の実施形態と同様に、図３に示すようなＥＥＰＲＯＭ領域３２またはマスクＲＯＭ領域３３の、メモリ容量を変更しなければならないときであっても、ドレイン用電極１３ｂ（ドレイン配線２４）に切断部２３を設けるだけで、ＭＯＮＯＳメモリを第１のメモリ素子とするか、第２のメモリ素子とするかを変更することができる。つまり、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との領域の境界を変更することができるのである。
【０１３７】
なお、図９を用いて説明した例では、ＭＯＮＯＳメモリ３３１においては、ドレイン領域８３と接続するドレイン用電極１３ｂに切断部２３を設ける場合を説明したが、これに限定するものではない。
ソース領域７３と接続するソース用電極１２ｂに切断部２３を設けるような構成にしてもかまわない。
もちろん、ドレイン用電極１３ｂおよびソース用電極１２ｂの両方に切断部２３を設けるような構成にしてもよいのである。このようにすれば、ソース領域７３とドレイン領域８３とは、どの電極とも絶縁されるから、ＭＯＮＯＳメモリ３３１は、ほぼ完全に絶縁されているといってよい状態になるのである。
【実施例４】
【０１３８】
次に、第４の実施形態の半導体記憶装置について説明する。
第４の実施形態は、すでに説明した第１の実施形態〜第３の実施形態と同じく、第１のメモリ素子と、第２のメモリ素子との半導体基板より上部の構造が同じである。なお、第１のメモリ素子と第２のメモリ素子とは、ともにメモリゲート電極の側壁にサイドウォールスペーサを備えている。
第１のメモリ素子は、ソース領域およびドレイン領域の不純物濃度よりも不純物濃度が低い低濃度不純物領域を、そのソース領域またはドレイン領域のメモリゲート電極側に接するように設ける、いわゆるＬＤＤ構造を有するＭＯＮＯＳメモリで構成している。
第２のメモリ素子は、マスクＲＯＭ領域を構成するメモリ素子の１つであり、第１の実施形態と同様に、ソース領域およびドレイン領域がメモリゲート電極の端部から離間して配置する構造をなす、いわゆるオフセット構造を有している。そして、第２のメモリ素子は、この構造を有することで、情報を記憶する。
【０１３９】
このような構造を有すると、第１のメモリ素子を高耐圧化することができるのである。もちろん、第２のメモリ素子にあっては、第１の実施形態と同様に、第２のメモリ素子を通常動作させるために必要な標準的な電圧をメモリゲート電極に印加しても、ソース領域またはドレイン領域に電気信号が伝達せず、ソース領域またはドレイン領域が電気的に絶縁されるのである。
【０１４０】
また、第１のメモリ素子と第２のメモリ素子とは、ともにオフセット構造とすることができる。しかし、第１のメモリ素子のみ、チャネル領域から離間したソース領域およびドレイン領域の離間部分に低濃度不純物領域を設けることで、ＬＤＤ構造とすることができる。
【０１４１】
つまり、第４の実施形態の特徴は、第１のメモリ素子を高耐圧化することができることに加え、第２のメモリ素子を、ＬＤＤ構造を構成する低濃度不純物領域の有無で構成させることができるという点である。
【０１４２】
［第４の実施形態の詳細説明：図１０］
次に、第４の実施形態について、図１０に示す断面図を用いて詳述する。
図１０は、第１の実施形態の説明に用いた図２と同様に、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との境界部分を拡大した断面である。図１０において、２５はメモリゲート電極６２、６３の側壁に設けるサイドウォールスペーサである。２６はソース領域７２とドレイン領域８２とに接して設ける低濃度不純物領域である。また、すでに説明した同一の構成には同一の番号を付与している。
【０１４３】
図１０に示す第４の実施形態は、すでに説明した第１の実施形態と同様に、第２のメモリ素子にあっては、オフセット構造を有することで、ソース領域またはドレイン領域が電気的に絶縁されている。
第１のメモリ素子であるＭＯＮＯＳメモリ３２２は、そのソース領域７２およびドレイン領域８２のチャネル領域４２側に低濃度不純物領域２６を設けている。この低濃度不純物領域２６は、ソース領域７２およびドレイン領域８２と同一導電型で、不純物濃度が低い領域である。この低濃度不純物領域２６を設けることにより、知られているとおり、メモリゲート電極６２下で、ドレイン近傍の電界集中を緩和し、ＭＯＮＯＳメモリ３２２が高耐圧化できる。
ＭＯＮＯＳメモリ３２２と第２のメモリ素子であるＭＯＮＯＳメモリ３３１とは、ともにメモリゲート電極６２，６３の側壁にサイドウォールスペーサ２５を有している。
【０１４４】
なお、サイドウォールスペーサ２５の形成方法およびＬＤＤ構造の形成方法については、すでに知られている方法であるので詳細な説明は省略するが、ＭＯＮＯＳメモリ３２２もＭＯＮＯＳメモリ３３１も、同じくオフセット構造としておけば、低濃度不純物領域２６の有無でＭＯＮＯＳメモリを第１のメモリ素子とするか第２のメモリ素子とするかを変更することができる。
すなわち、すでに説明した第１の実施形態と同様に、図３に示すようなＥＥＰＲＯＭ領域３２またはマスクＲＯＭ領域３３の、メモリ容量を変更しなければならないときであっても、低濃度不純物領域２６を設けるためのホトレジストのパターンレイアウトを変更するだけで、ＥＥＰＲＯＭ領域３２とマスクＲＯＭ領域３３との領域の境界を変更することができるのである。
【０１４５】
なお、図１０を用いて説明した例では、ＭＯＮＯＳメモリ３３１において、ソース領域７３とドレイン領域８３との両方に低濃度不純物領域２６を設けていない場合を説明したが、これに限定するものではない。
ソース領域７３とドレイン領域８３とのどちらか一方の領域にのみ低濃度不純物領域２６を設けない構成であってもかまわない。
また、サイドウォールスペーサ２５は、しばしばＬＤＤ構造とともに採用される構成であり、メモリ素子の高耐圧化に適する構成であるが、要求される高耐圧化の電圧にもよるが、サイドウォールスペーサ２５を設けない構成であってもかまわない。
【産業上の利用可能性】
【０１４６】
本発明の半導体記憶装置は、マスクＲＯＭデータの書き換え、ＥＥＰＲＯＭ領域とマスクＲＯＭ領域との変更を容易に実施することができる。このため、仕様変更の多い電子機器に対応できるマイクロコントローラに搭載する半導体記憶装置として好適である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の半導体記憶装置の構成を説明する断面図である。
【図２】本発明の第１の実施形態における半導体記憶装置の構造について、詳細を説明する断面図である。
【図３】本発明の半導体記憶装置の効果を説明する模式的な平面図である。
【図４】本発明の第１の実施形態における半導体記憶装置の製造方法を説明する断面図であって、半導体基板上にメモリ絶縁膜と多結晶シリコン膜を形成する工程を説明する図である。
【図５】本発明の第１の実施形態における半導体記憶装置の製造方法を説明する断面図であって、メモリゲート電極を形成する工程を説明する図である。
【図６】本発明の第１の実施形態における半導体記憶装置の製造方法を説明する断面図であって、高濃度不純物領域を形成する工程を説明する図である。
【図７】本発明の第１の実施形態における半導体記憶装置を説明する断面図であって、図５に示す状態をＭＯＮＯＳメモリの数を増やして工程を説明する図である。
【図８】本発明の第２の実施形態における半導体記憶装置の構造を説明する断面図である。
【図９】本発明の第３の実施形態における半導体記憶装置の構造を説明する平面図である。
【図１０】本発明の第４の実施形態における半導体記憶装置の構造を説明する断面図である。
【図１１】特許文献１に示した従来技術を説明する回路ブロック図である。
【符号の説明】
【０１４８】
１  半導体基板
２  フィールド酸化膜
３２１、３２２、３３２  第１のメモリ素子であるＭＯＮＯＳメモリ
３３１  第２のメモリ素子であるＭＯＮＯＳメモリ
４１、４２、４３、４４  チャネル領域
５  メモリ絶縁膜
５ａ  第１絶縁膜
５ｂ  第２絶縁膜
５ｃ  第３絶縁膜
６１、６２、６３、６４  メモリゲート電極
７１、７２、７３、７４  ソース領域
８１、８２、８３、８４  ドレイン領域
９  層間絶縁膜
１０  コンタクトホール
１１ａ，１１ｂ  ゲート用電極
１２ａ，１２ｂ  ソース用電極
１３ａ，１３ｂ  ドレイン用電極
１４  ゲート信号線
１５  ソース信号線
１６  ドレイン信号線
１７  バルク信号線
１８  電源供給手段
１９  グランド電位
２３  切断部
２４  ドレイン配線
２６  低濃度不純物領域
３２  ＥＥＰＲＯＭ領域
３３  マスクＲＯＭ領域
【図１】
2010135670.tif 000003
【図２】
2010135670.tif 000004
【図３】
2010135670.tif 000005
【図４】
2010135670.tif 000006
【図５】
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【図６】
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【図７】
2010135670.tif 000009
【図８】
2010135670.tif 000010
【図９】
2010135670.tif 000011
【図１０】
2010135670.tif 000012
【図１１】
2010135670.tif 000013