【手続補正書】
【提出日】平成16年9月3日(2004.9.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成される半導体集積回路装置であって、
出力データに応じて第１および第２の駆動信号を生成する内部回路と、
前記第１および第２の駆動信号に応じて前記出力データを出力する出力バッファ回路とを備え、
前記出力バッファ回路は、前記主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、
前記第１の駆動トランジスタ形成領域は、前記第１の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、
前記第２の駆動トランジスタ形成領域は、前記第２の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、
前記出力バッファ回路は、
前記第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、
前記第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、前記少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、
前記第２の駆動トランジスタ形成領域上に前記第２の方向に沿って設けられ、前記少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、
前記出力端子の側から前記少なくとも一つの第１の駆動トランジスタへ延在し、前記少なくとも一つの第１の駆動トランジスタのゲートに前記第１の駆動信号を供給する第１の配線と、
前記出力端子の側から前記少なくとも一つの第２の駆動トランジスタへ延在し、前記少なくとも一つの第２の駆動トランジスタのゲートに前記第２の駆動信号を供給する第２の配線と、
前記少なくとも一つの第１および第２の駆動トランジスタの出力を前記出力端子に伝達する第３の配線とをさらに含み、
前記第３の配線は、前記第１および第２の配線と異なる配線層に属し、
前記第１および第３の配線は、互いにオーバーラップして設けられ、
前記第２および第３の配線は、互いにオーバーラップして設けられる、半導体集積回路装置。
【請求項２】
前記第１および第３の配線が互いにオーバーラップする領域の間ならびに前記第２および第３の配線が互いにオーバーラップする領域の間の双方に設けられる第１の絶縁膜をさらに備え、
前記少なくとも一つの第１の駆動トランジスタは、前記第１の駆動トランジスタ形成領域に複数個設けられ、
前記少なくとも一つの第２の駆動トランジスタは、前記第２の駆動トランジスタ形成領域に複数個設けられる、請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１および第２の駆動トランジスタ形成領域を含む主表面上に設けられる第１の絶縁膜と、
前記第１の絶縁膜上に設けられる第２の絶縁膜とをさらに備え、
前記第１および第２の配線は、前記第１の絶縁膜上に前記第２の方向に沿ってさらに延在し、前記第１の絶縁膜に開口される第１の接続孔を介して前記少なくとも一つの第１および第２の駆動トランジスタのゲートにそれぞれ接続され、
前記第３の配線は、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開口される第２の接続孔を介して前記少なくとも一つの第１の駆動トランジスタのドレインと接続される第４の配線と、
前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開口される第３の接続孔を介して前記少なくとも一つの第２の駆動トランジスタのドレインと接続される第５の配線と、
前記第１および第２の配線上の領域を含む前記第２の絶縁膜上の領域に形成され、前記第２の絶縁膜に開口される第４の接続孔を介して前記第４および第５の配線と接続され、かつ、前記出力端子と結合される第６の配線とからなる、請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１の電源配線は、前記第２の絶縁膜上に形成され、前記少なくとも一つの第１の駆動トランジスタのソースに前記第１の電源電位を供給し、
前記第２の電源配線は、前記第２の絶縁膜上に形成され、前記少なくとも一つの第２の駆動トランジスタのソースに前記第２の電源電位を供給し、
前記第１の電源配線と前記第１の配線との対向容量は、前記第１の配線と前記第３の配線との対向容量よりも小さく、
前記第２の電源配線と前記第２の配線との対向容量は、前記第２の配線と前記第３の配線との対向容量よりも小さい、請求項３に記載の半導体集積回路装置。
【請求項５】
半導体基板の主表面上に形成される半導体集積回路装置であって、
出力データに応じて第１および第２の駆動信号を生成する内部回路と、
前記第１および第２の駆動信号に応じて前記出力データを出力する出力バッファ回路と、
前記主表面上に設けられる第１の絶縁膜とを備え、
前記出力バッファ回路は、前記主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、
前記第１の駆動トランジスタ形成領域は、前記第１の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、
前記第２の駆動トランジスタ形成領域は、前記第２の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、
前記出力バッファ回路は、
前記第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、
前記第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、前記少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、
前記第２の駆動トランジスタ形成領域上に前記第２の方向に沿って設けられ、前記少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、
前記出力端子の側から前記少なくとも一つの第１の駆動トランジスタへ延在し、前記少なくとも一つの第１の駆動トランジスタのゲートに前記第１の駆動信号を供給する第１の配線と、
前記出力端子の側から前記少なくとも一つの第２の駆動トランジスタへ延在し、前記少なくとも一つの第２の駆動トランジスタのゲートに前記第２の駆動信号を供給する第２の配線と、
前記少なくとも一つの第１および第２の駆動トランジスタの出力を前記出力端子に伝達する第３の配線とをさらに含み、
前記第１の絶縁膜は、前記第１および第２の駆動トランジスタ形成領域を含む主表面上に設けられ、
前記第１および第２の配線は、前記第１の絶縁膜上に前記第２の方向に沿ってさらに延在し、前記第１の絶縁膜に開口される第１および第２の接続孔を介して前記少なくとも一つの第１および第２の駆動トランジスタのゲートにそれぞれ接続され、
前記第３の配線は、前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開口される第３の接続孔を介して前記少なくとも一つの第１の駆動トランジスタのドレインと接続され、かつ、前記第１の絶縁膜に開口される第４の接続孔を介して前記少なくとも一つの第２の駆動トランジスタのドレインと接続され、
前記少なくとも一つの第１の駆動トランジスタのゲートおよび前記第３の配線は、互いにオーバーラップして設けられ、
前記少なくとも一つの第２の駆動トランジスタのゲートおよび前記第３の配線は、互いにオーバーラップして設けられる、半導体集積回路装置。
【請求項６】
半導体基板の主表面上に形成される半導体集積回路装置であって、
出力データに応じて第１および第２の駆動信号を生成する内部回路と、
前記第１および第２の駆動信号に応じて前記出力データを出力する出力バッファ回路と、
前記主表面上に設けられる第１の絶縁膜と、
前記第１の絶縁膜上に設けられる第２の絶縁膜とを備え、
前記出力バッファ回路は、前記主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、
前記第１の駆動トランジスタ形成領域は、前記第１の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、
前記第２の駆動トランジスタ形成領域は、前記第２の駆動信号に応じて、前記第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、
前記出力バッファ回路は、
前記第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、
前記第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、前記少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、
前記第２の駆動トランジスタ形成領域上に前記第２の方向に沿って設けられ、前記少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、
前記出力端子の側から前記少なくとも一つの第１の駆動トランジスタへ延在し、前記少なくとも一つの第１の駆動トランジスタのゲートに前記第１の駆動信号を供給する第１の配線と、
前記出力端子の側から前記少なくとも一つの第２の駆動トランジスタへ延在し、前記少なくとも一つの第２の駆動トランジスタのゲートに前記第２の駆動信号を供給する第２の配線と、
前記少なくとも一つの第１および第２の駆動トランジスタの出力を前記出力端子に伝達する第３の配線とをさらに含み、
前記第１の絶縁膜は、前記第１および第２の駆動トランジスタ形成領域を含む主表面上に設けられ、
前記第１および第２の配線は、前記第１の絶縁膜上に前記第２の方向に沿ってさらに延在し、前記第１の絶縁膜に開口される第１および第２の接続孔を介して前記少なくとも一つの第１および第２の駆動トランジスタのゲートにそれぞれ接続され、
前記第３の配線は、前記第１の絶縁膜上に形成され、前記第１の絶縁膜に開口される第３の接続孔を介して前記少なくとも一つの第１の駆動トランジスタのドレインと接続され、かつ、前記第１の絶縁膜に開口される第４の接続孔を介して前記少なくとも一つの第２の駆動トランジスタのドレインと接続され、
前記第１の電源配線は、前記第２の絶縁膜上に形成され、前記少なくとも一つの第１の駆動トランジスタのソースに前記第１の電源電位を供給し、
前記第１の接続孔は、前記第１の電源配線で覆われる領域の外部まで延在する前記少なくとも一つの第１の駆動トランジスタのゲート上に開口し、
前記第２の電源配線は、前記第２の絶縁膜上に形成され、前記少なくとも一つの第２の駆動トランジスタのソースに前記第２の電源電位を供給し、
前記第２の接続孔は、前記第２の電源配線で覆われる領域の外部まで延在する前記少なくとも一つの第２の駆動トランジスタのゲート上に開口する、半導体集積回路装置。
【請求項７】
前記第１および第２の駆動トランジスタ形成領域の各々は、矩形形状を有し、
前記内部回路は、前記第１の駆動トランジスタ形成領域の前記第２の方向に沿う辺の延長線と前記第２の駆動トランジスタ形成領域の前記第２の方向に沿う辺の延長線とに挟まれた領域に設けられ、かつ、前記第１および第２の駆動信号を出力する出力制御回路を含む、請求項１から請求項６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
半導体基板の主表面上に形成される半導体集積回路装置であって、
出力データに応じて第１および第２の駆動信号を生成する内部回路と、
前記第１および第２の駆動信号に応じて前記出力データを出力する出力バッファ回路とを備え、
前記出力バッファ回路は、前記主表面上に所定の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、
前記第１の駆動トランジスタ形成領域は、前記第１の駆動信号に応じて、前記所定の方向に延在するゲートの電位を制御される複数の第１の駆動トランジスタを有し、
前記第２の駆動トランジスタ形成領域は、前記第２の駆動信号に応じて、前記所定の方向に延在するゲートの電位を制御される複数の第２の駆動トランジスタを有し、
前記出力バッファ回路は、
前記第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、
前記複数の第１の駆動トランジスタの上部に設けられ、前記複数の第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、
前記複数の第２の駆動トランジスタの上部に設けられ、前記複数の第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、
前記出力端子の側から前記複数の第１の駆動トランジスタへ延在し、前記複数の第１の駆動トランジスタのゲートに前記第１の駆動信号を供給する第１の配線と、
前記出力端子の側から前記複数の第２の駆動トランジスタへ延在し、前記複数の第２の駆動トランジスタのゲートに前記第２の駆動信号を供給する第２の配線と、
前記複数の第１および第２の駆動トランジスタの出力を前記出力端子に伝達する第３の配線とをさらに含み、
前記第３の配線は、前記第１および第２の配線と異なる配線層に属し、
前記第１および第３の配線は、互いにオーバーラップして設けられ、
前記第２および第３の配線は、互いにオーバーラップして設けられる、半導体集積回路装置。
【請求項９】
前記出力バッファ回路は、前記第３の配線と前記出力端子との間に設けられる抵抗体をさらに含む、請求項１から請求項８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記第１および第２の駆動信号は、互いに相補な信号からなる、請求項１から請求項９のいずれか１項に記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
【課題を解決するための手段】
この発明によれば、半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、出力データに応じて第１および第２の駆動信号を生成する内部回路と、第１および第２の駆動信号に応じて出力データを出力する出力バッファ回路とを備え、出力バッファ回路は、主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、第１の駆動トランジスタ形成領域は、第１の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、第２の駆動トランジスタ形成領域は、第２の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、出力バッファ回路は、第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、第２の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、出力端子の側から少なくとも一つの第１の駆動トランジスタへ延在し、少なくとも一つの第１の駆動トランジスタのゲートに第１の駆動信号を供給する第１の配線と、出力端子の側から少なくとも一つの第２の駆動トランジスタへ延在し、少なくとも一つの第２の駆動トランジスタのゲートに第２の駆動信号を供給する第２の配線と、少なくとも一つの第１および第２の駆動トランジスタの出力を出力端子に伝達する第３の配線とをさらに含み、第３の配線は、第１および第２の配線と異なる配線層に属し、第１および第３の配線は、互いにオーバーラップして設けられ、第２および第３の配線は、互いにオーバーラップして設けられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、この発明によれば、半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、出力データに応じて第１および第２の駆動信号を生成する内部回路と、第１および第２の駆動信号に応じて出力データを出力する出力バッファ回路と、主表面上に設けられる第１の絶縁膜とを備え、出力バッファ回路は、主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、第１の駆動トランジスタ形成領域は、第１の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、第２の駆動トランジスタ形成領域は、第２の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、出力バッファ回路は、第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、第２の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、出力端子の側から少なくとも一つの第１の駆動トランジスタへ延在し、少なくとも一つの第１の駆動トランジスタのゲートに第１の駆動信号を供給する第１の配線と、出力端子の側から少なくとも一つの第２の駆動トランジスタへ延在し、少なくとも一つの第２の駆動トランジスタのゲートに第２の駆動信号を供給する第２の配線と、少なくとも一つの第１および第２の駆動トランジスタの出力を出力端子に伝達する第３の配線とをさらに含み、第１の絶縁膜は、第１および第２の駆動トランジスタ形成領域を含む主表面上に設けられ、第１および第２の配線は、第１の絶縁膜上に第２の方向に沿ってさらに延在し、第１の絶縁膜に開口される第１および第２の接続孔を介して少なくとも一つの第１および第２の駆動トランジスタのゲートにそれぞれ接続され、第３の配線は、第１の絶縁膜上に形成され、第１の絶縁膜に開口される第３の接続孔を介して少なくとも一つの第１の駆動トランジスタのドレインと接続され、かつ、第１の絶縁膜に開口される第４の接続孔を介して少なくとも一つの第２の駆動トランジスタのドレインと接続され、少なくとも一つの第１の駆動トランジスタのゲートおよび第３の配線は、互いにオーバーラップして設けられ、少なくとも一つの第２の駆動トランジスタのゲートおよび第３の配線は、互いにオーバーラップして設けられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
また、この発明によれば、半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、出力データに応じて第１および第２の駆動信号を生成する内部回路と、第１および第２の駆動信号に応じて出力データを出力する出力バッファ回路と、主表面上に設けられる第１の絶縁膜と、第１の絶縁膜上に設けられる第２の絶縁膜とを備え、出力バッファ回路は、主表面上に第１の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、第１の駆動トランジスタ形成領域は、第１の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第１の駆動トランジスタを有し、第２の駆動トランジスタ形成領域は、第２の駆動信号に応じて、第１の方向に延在するゲートの電位を制御される少なくとも一つの第２の駆動トランジスタを有し、出力バッファ回路は、第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、第１の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、第２の駆動トランジスタ形成領域上に第２の方向に沿って設けられ、少なくとも一つの第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、出力端子の側から少なくとも一つの第１の駆動トランジスタへ延在し、少なくとも一つの第１の駆動トランジスタのゲートに第１の駆動信号を供給する第１の配線と、出力端子の側から少なくとも一つの第２の駆動トランジスタへ延在し、少なくとも一つの第２の駆動トランジスタのゲートに第２の駆動信号を供給する第２の配線と、少なくとも一つの第１および第２の駆動トランジスタの出力を出力端子に伝達する第３の配線とをさらに含み、第１の絶縁膜は、第１および第２の駆動トランジスタ形成領域を含む主表面上に設けられ、第１および第２の配線は、第１の絶縁膜上に第２の方向に沿ってさらに延在し、第１の絶縁膜に開口される第１および第２の接続孔を介して少なくとも一つの第１および第２の駆動トランジスタのゲートにそれぞれ接続され、第３の配線は、第１の絶縁膜上に形成され、第１の絶縁膜に開口される第３の接続孔を介して少なくとも一つの第１の駆動トランジスタのドレインと接続され、かつ、第１の絶縁膜に開口される第４の接続孔を介して少なくとも一つの第２の駆動トランジスタのドレインと接続され、第１の電源配線は、第２の絶縁膜上に形成され、少なくとも一つの第１の駆動トランジスタのソースに第１の電源電位を供給し、第１の接続孔は、第１の電源配線で覆われる領域の外部まで延在する少なくとも一つの第１の駆動トランジスタのゲート上に開口し、第２の電源配線は、第２の絶縁膜上に形成され、少なくとも一つの第２の駆動トランジスタのソースに第２の電源電位を供給し、第２の接続孔は、第２の電源配線で覆われる領域の外部まで延在する少なくとも一つの第２の駆動トランジスタのゲート上に開口する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
また、この発明によれば、半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、出力データに応じて第１および第２の駆動信号を生成する内部回路と、第１および第２の駆動信号に応じて出力データを出力する出力バッファ回路とを備え、出力バッファ回路は、主表面上に所定の方向に沿って配置される第１および第２の駆動トランジスタ形成領域を含み、第１の駆動トランジスタ形成領域は、第１の駆動信号に応じて、所定の方向に延在するゲートの電位を制御される複数の第１の駆動トランジスタを有し、第２の駆動トランジスタ形成領域は、第２の駆動信号に応じて、所定の方向に延在するゲートの電位を制御される複数の第２の駆動トランジスタを有し、出力バッファ回路は、第１および第２の駆動トランジスタ形成領域の間に設けられる出力端子と、複数の第１の駆動トランジスタの上部に設けられ、複数の第１の駆動トランジスタに第１の電源電位を供給する第１の電源配線と、複数の第２の駆動トランジスタの上部に設けられ、複数の第２の駆動トランジスタに第２の電源電位を供給する第２の電源配線と、出力端子の側から複数の第１の駆動トランジスタへ延在し、複数の第１の駆動トランジスタのゲートに第１の駆動信号を供給する第１の配線と、出力端子の側から複数の第２の駆動トランジスタへ延在し、複数の第２の駆動トランジスタのゲートに第２の駆動信号を供給する第２の配線と、複数の第１および第２の駆動トランジスタの出力を出力端子に伝達する第３の配線とをさらに含み、第３の配線は、第１および第２の配線と異なる配線層に属し、第１および第３の配線は、互いにオーバーラップして設けられ、第２および第３の配線は、互いにオーバーラップして設けられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
【発明の効果】
この発明によれば、第１の配線は、出力端子の側から第１駆動トランジスタのゲートに第１の駆動信号を供給し、第２の配線は、出力端子の側から第２駆動トランジスタのゲートに第２の駆動信号を供給するので、第１および第２の電源配線と、第１および第２の配線とが対向容量を有さない構成とすることが可能で、ＣＤＭ耐性を向上させることが可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
また、この発明によれば、第１および第２の配線と第１および第２駆動トランジスタのドレインを相互に接続する第６の配線とに対向容量が存在するので、第１および第２のドレイン電位の変動にゲート電位が追随して変化するため、第１および第２駆動トランジスタのゲート・ドレイン間に高電界が印可されず、ＣＤＭ耐性を向上させることが可能である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
また、この発明によれば、第１の電源配線と前記第１の配線との対向容量は、第３の配線と第１の配線との対向容量よりも小さく、第２の電源配線と第２の配線との対向容量は、第３の配線と第２の配線との対向容量よりも小さいので、半導体集積回路装置の納められるパッケージの容量が、駆動トランジスタのゲートに入力される信号と結合しないため、ＣＤＭ耐性を向上させることが可能である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
また、この発明によれば、出力端子と駆動トランジスタとの間に抵抗体が設けられるので、出力データのリンギングを抑制することが可能である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
また、この発明によれば、第１および第２の配線層と、第３の配線層とが同一の配線層で形成されるので、駆動トランジスタのドレインから出力端子にいたるまでの経路中において、接続孔により接続される箇所の個数を抑制できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
また、この発明によれば、第１および第２の配線と第１および第２の電源配線との間に対向容量が存在しないので、ＣＤＭ耐性を向上させることが可能である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】削除
【補正の内容】