(57)【要約】【課題】ｐ型コンタクト抵抗を低減でき、素子のスイッチングスピードを下げないようにすることができる炭化珪素半導体装置およびその製造方法を提供する。【解決手段】半導体基板６のうち第１〜第３コンタクトホール１２〜１４から露出した部位に、炭化珪素とＡｌとＮｉとが反応してそれぞれ形成された合金層１５が設けられている。この合金層１５におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層１５の厚さは２０ｎｍ以上１００ｎｍ以下になっている。これにより、合金層１５と半導体基板６とがオーミック接触となり、低いコンタクト抵抗率を得ることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）と、
前記半導体基板（６）のセル部に形成され、前記第３、第２半導体層（３〜５）を貫通して前記第１半導体層（２）まで達する溝（７）と、
前記溝（７）の内壁面に形成された第１導電型のチャネル層（８）と、
前記チャネル層（８）の上に形成された炭化珪素からなる第２導電型半導体領域（９）と、
前記半導体基板（６）の上に形成されたＳｉＯ２よりなる層間絶縁膜（１１）と、
前記第２導電型半導体領域（９）が露出するように前記層間絶縁膜（１１）が開口された第１コンタクトホール（１２）と、
前記第３半導体層（４、５）が露出するように前記層間絶縁膜（１１）が開口された第２コンタクトホール（１３）と、
前記半導体基板（６）のうち前記第１コンタクトホール（１２）から露出した前記第２導電型半導体領域（９）、および前記第２コンタクトホール（１３）から露出した前記第３半導体層（４、５）に、前記炭化珪素とＡｌとＮｉとが反応してそれぞれ形成された合金層（１５）と、
前記第２導電型半導体領域（９）の上に形成された前記合金層（１５）の上に形成され、前記第２導電型半導体領域（９）をゲート層として、該ゲート層と電気的に接続されたゲート配線（１６）と、
前記第３半導体層（４、５）の上に形成された前記合金層（１５）の上に形成され、前記第３半導体層（４、５）をソース層として、該ソース層と電気的に接続されたソース配線（１７）と、
前記基板（１）の裏面に形成されたドレイン電極（１９）とを備え、
前記合金層（１５）におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、前記合金層（１５）の厚さは２０ｎｍ以上１００ｎｍ以下であることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）と、
前記ベース領域（３２）の所定領域に形成された第１導電型のソース領域（３４）と、
前記ベース領域（３２）の所定領域に形成された第２導電型のコンタクト領域（３５）と、
前記ベース領域（３２）と前記ソース領域（３４）とを共に貫通し、前記半導体層（３１）に達する溝（３６）と、
前記溝（３６）の内壁面に形成されたゲート絶縁膜（４０）と、
前記溝（３６）内における前記ゲート絶縁膜（４０）の内側に形成されたゲート電極層（４１）と、
前記ゲート電極層（４１）上に形成され、前記ソース領域（３４）および前記コンタクト領域（３５）に連通するコンタクトホール（４３）を備えたＳｉＯ２よりなる層間絶縁膜（４２）と、
前記半導体基板（３３）のうち前記コンタクトホール（４３）から露出する前記ソース領域（３４）および前記コンタクト領域（３５）に、前記炭化珪素とＡｌとＮｉとが反応して形成された合金層（４４）と、
前記合金層（４４）の上に形成されたソース電極層（４５）と、
前記基板（３０）の裏面に形成された裏面電極層（４７）とを備え、
前記合金層（４４）におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、前記合金層（４４）の厚さは２０ｎｍ以上１００ｎｍ以下であることを特徴とする炭化珪素半導体装置。
【請求項３】
前記合金層におけるＡｌとＮｉとの元素組成比は１：７．６であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）を用意する工程と、
前記半導体基板（６）のセル部に、前記第３、第２半導体層（３〜５）を貫通して前記第１半導体層（２）まで達する溝（７）を形成し、前記溝（７）の内壁面に第１導電型のチャネル層（８）を形成し、前記チャネル層（８）の上に炭化珪素からなる第２導電型半導体領域（９）を形成する工程と、
前記半導体基板（６）の上にＳｉＯ２よりなる層間絶縁膜（１１）を形成する工程と、
前記第２導電型半導体領域（９）が露出するように前記層間絶縁膜（１１）を開口させた第１コンタクトホール（１２）、および前記第３半導体層（４、５）が露出するように前記層間絶縁膜（１１）を開口させた第２コンタクトホール（１３）を形成する工程と、
前記層間絶縁膜（１１）の上、および前記第１、第２コンタクトホール（１２、１３）から露出した前記第２導電型半導体領域（９）および前記第３半導体層（４、５）の上に、１０ｎｍ以上２０ｎｍ以下のＮｉ膜（２０）と２ｎｍ以上４ｎｍ以下のＡｌ膜（２１）とを前記Ｎｉ膜（２０）から順に積層する工程と、
無酸素雰囲気において１０００℃以下の熱処理により、前記炭化珪素とＡｌとＮｉとを反応させて前記第１、第２コンタクトホール（１２、１３）内に合金層（１５）を形成する工程と、
前記層間絶縁膜（１１）の上に形成されたＮｉおよびＡｌによる化合物層（２２）を酸洗浄で除去する工程と、
前記第２導電型半導体領域（９）の上に形成された前記合金層（１５）の上に、前記第２導電型半導体領域（９）をゲート層として該ゲート層と電気的に接続されたゲート配線（１６）を形成すると共に、前記第３半導体層（４、５）の上に形成された前記合金層（１５）の上に、前記第３半導体層（４、５）をソース層として該ソース層と電気的に接続されたソース配線（１７）とを形成する工程と、
前記基板（１）の裏面にドレイン電極（１９）を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、
前記ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、
前記ベース領域（３２）と前記ソース領域（３４）とを共に貫通し、前記半導体層（３１）に達する溝（３６）を形成し、前記溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、前記溝（３６）内における前記ゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、
前記ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、
前記層間絶縁膜（４２）において、前記ソース領域（３４）および前記コンタクト領域（３５）に連通するコンタクトホール（４３）を形成する工程と、
前記層間絶縁膜（４２）の上、および前記コンタクトホール（４３）から露出した前記ソース領域（３４）および前記コンタクト領域（３５）の上に、１０ｎｍ以上２０ｎｍ以下のＮｉ膜（２０）と２ｎｍ以上４ｎｍ以下のＡｌ膜（２１）とを前記Ｎｉ膜（２０）から順に積層する工程と、
無酸素雰囲気において１０００℃以下の熱処理により、前記炭化珪素とＡｌとＮｉとを反応させて前記コンタクトホール（４３）内に合金層（４４）を形成する工程と、
前記層間絶縁膜（４２）の上に形成されたＮｉおよびＡｌによる化合物層（２２）を酸洗浄で除去する工程と、
前記合金層（４４）の上にソース電極層（４５）を形成する工程と、
前記基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）を用意する工程と、
前記半導体基板（６）のセル部に、前記第３、第２半導体層（３〜５）を貫通して前記第１半導体層（２）まで達する溝（７）を形成し、前記溝（７）の内壁面に第１導電型のチャネル層（８）を形成し、前記チャネル層（８）の上に炭化珪素からなる第２導電型半導体領域（９）を形成する工程と、
前記半導体基板（６）の上にＳｉＯ２よりなる層間絶縁膜（１１）を形成する工程と、
前記第２導電型半導体領域（９）が露出するように前記層間絶縁膜（１１）を開口させた第１コンタクトホール（１２）、および前記第３半導体層（４、５）が露出するように前記層間絶縁膜（１１）を開口させた第２コンタクトホール（１３）を形成する工程と、
前記層間絶縁膜（１１）の上、および前記第１、第２コンタクトホール（１２、１３）から露出した前記第２導電型半導体領域（９）および前記第３半導体層（４、５）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）と前記Ｎｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、
無酸素雰囲気において１０００℃以下の熱処理により、前記炭化珪素とＡｌとＮｉとを反応させて前記第１、第２コンタクトホール（１２、１３）内に合金層（１５）を形成する工程と、
前記第２導電型半導体領域（９）の上に形成された前記合金層（１５）の上に、前記第２導電型半導体領域（９）をゲート層として該ゲート層と電気的に接続されたゲート配線（１６）を形成すると共に、前記第３半導体層（４、５）の上に形成された前記合金層（１５）の上に、前記第３半導体層（４、５）をソース層として該ソース層と電気的に接続されたソース配線（１７）とを形成する工程と、
前記基板（１）の裏面にドレイン電極（１９）を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記ゲート配線（１６）および前記ソース配線（１７）を形成する工程では、前記ゲート配線（１６）および前記ソース配線（１７）を形成した後、前記ゲート配線（１６）および前記ソース配線（１７）をマスクとして、前記層間絶縁膜（１１）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜（２３）をドライエッチングによって除去する工程が含まれていることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ゲート配線（１６）および前記ソース配線（１７）を形成する工程では、
前記合金層（１５）および前記層間絶縁膜（１１）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜（２３）の上に金属膜を形成する工程と、
前記金属膜の上にレジストを形成してパターニングする工程と、
前記パターニングされたレジストをマスクとして、前記金属膜および前記化合膜（２３）を連続してドライエッチングして除去することにより、前記ゲート配線（１６）および前記ソース配線（１７）を形成する工程と含んでいることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項９】
第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、
前記ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、
前記ベース領域（３２）と前記ソース領域（３４）とを共に貫通し、前記半導体層（３１）に達する溝（３６）を形成し、前記溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、前記溝（３６）内における前記ゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、
前記ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、
前記層間絶縁膜（４２）において、前記ソース領域（３４）および前記コンタクト領域（３５）に連通するコンタクトホール（４３）を形成する工程と、
前記層間絶縁膜（４２）の上、および前記コンタクトホール（４３）から露出した前記ソース領域（３４）および前記コンタクト領域（３５）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）と前記Ｎｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、
無酸素雰囲気において１０００℃以下の熱処理により、前記炭化珪素とＡｌとＮｉとを反応させて前記コンタクトホール（４３）内に合金層（４６）を形成する工程と、
前記合金層（４６）の上にソース電極層（４５）を形成する工程と、
前記基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、
前記ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、
前記ベース領域（３２）と前記ソース領域（３４）とを共に貫通し、前記半導体層（３１）に達する溝（３６）を形成し、前記溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、前記溝（３６）内における前記ゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、
前記ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、
前記層間絶縁膜（４２）において、前記ソース領域（３４）および前記コンタクト領域（３５）に連通するコンタクトホール（４３）と、前記ゲート電極層（４１）に連通するゲートコンタクトホール（４８）とを形成する工程と、
前記層間絶縁膜（４２）の上、前記コンタクトホール（４３）から露出した前記ソース領域（３４）および前記コンタクト領域（３５）の上、および前記ゲートコンタクトホール（４８）から露出した前記ゲート電極層（４１）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）と前記Ｎｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、
無酸素雰囲気において１０００℃以下の熱処理により、前記炭化珪素とＡｌとＮｉとを反応させて前記コンタクトホール（４３）内および前記ゲートコンタクトホール（４８）内に合金層（４６）を形成する工程と、
前記ゲート電極層（４５）の上に形成された前記合金層（４６）の上にゲート配線（４９）を形成すると共に、前記ソース領域（３４）および前記コンタクト領域（３５）の上に形成された前記合金層（４６）の上にソース電極層（４５）を形成する工程と、
前記基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
前記ゲート配線（４９）および前記ソース電極層（４５）を形成する工程では、前記ゲート配線（４９）および前記ソース電極層（４５）を形成した後、前記ゲート配線（４９）および前記ソース電極層（４５）をマスクとして、前記層間絶縁膜（４２）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜をドライエッチングによって除去する工程が含まれていることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記Ｎｉ膜（２０）と前記Ａｌ膜（２１）とを積層する工程では、前記Ａｌ膜（２１）と前記Ｎｉ膜（２０）との膜厚比を１：５とすることを特徴とする請求項４ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、炭化珪素半導体装置としてＭＯＳＦＥＴやＪ−ＦＥＴが、例えば特許文献１、２で提案されている。このうち、特許文献１では、炭化珪素半導体装置の上に形成された層間絶縁膜のコンタクトホールを介して、ｐ型ベース領域に接続される電極がＡｌ膜で構成され、このＡｌ膜がコンタクトホールの側面から離間した位置にのみ形成されたＭＯＳＦＥＴ構造が示されている。これによると、Ａｌ膜がゲート絶縁膜に接触することを防止してゲート／ソース間のリーク防止が図られている。また、ｎ型ソース領域に接続されるＮｉ膜がＡｌ膜をオーバーラップするように形成されている。これにより、コンタクト領域とのコンタクト抵抗が低減されている。
【０００３】
一方、特許文献２では、ｐ型領域およびｎ型領域が形成された炭化珪素半導体基板において、該基板の上に形成された層間絶縁膜に、ｐ型領域およびｎ型領域がそれぞれ露出するようにコンタクトホールが形成されたＪ−ＦＥＴ構造が示されている。そして、各コンタクトホールを介して、ｐ型領域の上にゲート配線としてＮｉ膜とその上に積層されたＮｉおよびＡｌの合金膜が形成され、ｎ型領域の上にソース配線としてＮｉおよびＡｌの合金層が形成されている。
【特許文献１】特開２０００−１２８４６号公報
【特許文献２】特開２００５−１６６７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１では、層間絶縁膜のコンタクトホール側面からｐ型オーミック電極となるＡｌ膜を離間して配置する必要性から微細化（セルサイズ縮小）が難しく、オン抵抗の低いＭＯＳＦＥＴを得ることができないという問題がある。
【０００５】
また、特許文献２では、微細化したコンタクトホール内での、Ａｌパターニングが不可能であるため、Ａｌ膜の形成を省略している。すなわち、ｐ型領域の上にＮｉ膜を形成している。その結果、Ｎｉ膜とｐ型領域とのコンタクト抵抗が高くなり、ゲート抵抗に起因してスイッチング速度が遅くなり、スイッチング損失が増大する問題がある。
【０００６】
本発明は、上記点に鑑み、ｐ型コンタクト抵抗を低減でき、素子のスイッチングスピードを下げないようにすることができ、かつ、微細化によるオン抵抗の低減が可能な炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）と、半導体基板（６）のセル部に形成され、第３、第２半導体層（３〜５）を貫通して第１半導体層（２）まで達する溝（７）と、溝（７）の内壁面に形成された第１導電型のチャネル層（８）と、チャネル層（８）の上に形成された炭化珪素からなる第２導電型半導体領域（９）と、半導体基板（６）の上に形成されたＳｉＯ２よりなる層間絶縁膜（１１）と、第２導電型半導体領域（９）が露出するように層間絶縁膜（１１）が開口された第１コンタクトホール（１２）と、第３半導体層（４、５）が露出するように層間絶縁膜（１１）が開口された第２コンタクトホール（１３）と、半導体基板（６）のうち第１コンタクトホール（１２）から露出した第２導電型半導体領域（９）、および第２コンタクトホール（１３）から露出した第３半導体層（４、５）に、炭化珪素とＡｌとＮｉとが反応してそれぞれ形成された合金層（１５）と、第２導電型半導体領域（９）の上に形成された合金層（１５）の上に形成され、第２導電型半導体領域（９）をゲート層として、該ゲート層と電気的に接続されたゲート配線（１６）と、第３半導体層（４、５）の上に形成された合金層（１５）の上に形成され、第３半導体層（４、５）をソース層として、該ソース層と電気的に接続されたソース配線（１７）と、基板（１）の裏面に形成されたドレイン電極（１９）とを備え、合金層（１５）におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層（１５）の厚さは２０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【０００８】
これによると、炭化珪素、Ａｌ、Ｎｉが反応して形成されたＡｌとＮｉとの元素組成比が１：４．６〜１：１０．６である２０ｎｍ以上の合金層（１５）であるため、合金層（１５）を第２導電型半導体領域（９）にも第３半導体層（４、５）にもオーミック接触させることができる。したがって、コンタクト抵抗を低減できる。これに伴い、ゲート抵抗を低減できるので、素子のスイッチングスピードが低下しないようにすることができる。
【０００９】
更に、合金層（１５）の厚さが１００ｎｍ以下であるので、第１、第２コンタクトホール（１２、１３）内の電気抵抗が極力低減された素子とすることができる。したがって、従来に比べて、第１、第２コンタクトホール（１２、１３）内の炭化珪素表面全域にコンタクト領域を設定することができる。このため、セルサイズが縮小された低抵抗な素子を実現することができる。
【００１０】
請求項２に記載の発明では、第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）と、ベース領域（３２）の所定領域に形成された第１導電型のソース領域（３４）と、ベース領域（３２）の所定領域に形成された第２導電型のコンタクト領域（３５）と、ベース領域（３２）とソース領域（３４）とを共に貫通し、半導体層（３１）に達する溝（３６）と、溝（３６）の内壁面に形成されたゲート絶縁膜（４０）と、溝（３６）内におけるゲート絶縁膜（４０）の内側に形成されたゲート電極層（４１）と、ゲート電極層（４１）上に形成され、ソース領域（３４）およびコンタクト領域（３５）に連通するコンタクトホール（４３）を備えたＳｉＯ２よりなる層間絶縁膜（４２）と、半導体基板（３３）のうちコンタクトホール（４３）から露出するソース領域（３４）およびコンタクト領域（３５）に、炭化珪素とＡｌとＮｉとが反応して形成された合金層（４４）と、合金層（４４）の上に形成されたソース電極層（４５）と、基板（３０）の裏面に形成された裏面電極層（４７）とを備え、合金層（４４）におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層（４４）の厚さは２０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【００１１】
これによると、第２導電型のコンタクト領域（３５）と第１導電型のソース領域（３４）とのオーミック接触を同一の合金層（４４）によって確保することができる。したがって、ソース領域（３４）およびコンタクト領域（３５）とソース電極層（４５）とのコンタクト抵抗を低減できる。これに伴い、素子のスイッチングスピードの低下を防止できる。
【００１２】
また、Ａｌがゲート絶縁膜（４０）と反応することがないため、ゲート電極層（４１）とソース電極層（４５）との絶縁性を容易に確保できる。したがって、コンタクトホール（４３）の面積を効果的に低減でき、セルサイズが縮小された低抵抗な素子を実現することができる。なお、合金層（４４）の元素組成比および厚さの規定による効果は、請求項１と同様である。
【００１３】
請求項３に記載の発明では、合金層におけるＡｌとＮｉとの元素組成比は１：７．６であることを特徴とする。
【００１４】
これによると、ＡｌとＮｉとの元素組成比が１：７．６の場合、第１導電型のものに対するコンタクト抵抗率が２×１０−４Ωｃｍ２以下となり、第２導電型のものに対するコンタクト抵抗率が５×１０−３Ωｃｍ２以下となる。このため、耐圧劣化のない、低抵抗な素子を実現することができる。
【００１５】
請求項４に記載の発明では、第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）を用意する工程と、半導体基板（６）のセル部に、第３、第２半導体層（３〜５）を貫通して第１半導体層（２）まで達する溝（７）を形成し、溝（７）の内壁面に第１導電型のチャネル層（８）を形成し、チャネル層（８）の上に炭化珪素からなる第２導電型半導体領域（９）を形成する工程と、半導体基板（６）の上にＳｉＯ２よりなる層間絶縁膜（１１）を形成する工程と、第２導電型半導体領域（９）が露出するように層間絶縁膜（１１）を開口させた第１コンタクトホール（１２）、および第３半導体層（４、５）が露出するように層間絶縁膜（１１）を開口させた第２コンタクトホール（１３）を形成する工程と、層間絶縁膜（１１）の上、および第１、第２コンタクトホール（１２、１３）から露出した第２導電型半導体領域（９）および第３半導体層（４、５）の上に、１０ｎｍ以上２０ｎｍ以下のＮｉ膜（２０）と２ｎｍ以上４ｎｍ以下のＡｌ膜（２１）とをＮｉ膜（２０）から順に積層する工程と、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させて第１、第２コンタクトホール（１２、１３）内に合金層（１５）を形成する工程と、層間絶縁膜（１１）の上に形成されたＮｉおよびＡｌによる化合物層（２２）を酸洗浄で除去する工程と、第２導電型半導体領域（９）の上に形成された合金層（１５）の上に、第２導電型半導体領域（９）をゲート層として該ゲート層と電気的に接続されたゲート配線（１６）を形成すると共に、第３半導体層（４、５）の上に形成された合金層（１５）の上に、第３半導体層（４、５）をソース層として該ソース層と電気的に接続されたソース配線（１７）とを形成する工程と、基板（１）の裏面にドレイン電極（１９）を形成する工程とを含んでいることを特徴とする。
【００１６】
これによると、前記層間絶縁膜（１１）の上、および前記第１、第２コンタクトホール（１２、１３）から露出した前記第２導電型半導体領域（９）および前記第３半導体層（４、５）全体に１０ｎｍ以上２０ｎｍ以下のＮｉ膜（２０）および２ｎｍ以上４ｎｍ以下のＡｌ膜（２１）を順番に積層し、熱処理している。このため、第１、第２コンタクトホール（１２、１３）内の前記第２導電型半導体領域（９）および前記第３半導体層（４、５）では、合金層（１５）はオーミック接触となる。したがって、コンタクト抵抗が低減した炭化珪素半導体装置を得ることができる。これに伴い、素子のスイッチングスピードの低下を防止した炭化珪素半導体装置を得ることができる。
【００１７】
また、層間絶縁膜（１１）上では、下地のＮｉによりＡｌの拡散が抑制され、層間絶縁膜（１１）とＡｌとの反応層の形成がない。これにより、酸洗浄で層間絶縁膜（１１）上の余分なＮｉとＡｌとの化合物層（２２）を除去することができる。
【００１８】
請求項５に記載の発明では、第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、ベース領域（３２）とソース領域（３４）とを共に貫通し、半導体層（３１）に達する溝（３６）を形成し、溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、溝（３６）内におけるゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、層間絶縁膜（４２）において、ソース領域（３４）およびコンタクト領域（３５）に連通するコンタクトホール（４３）を形成する工程と、層間絶縁膜（４２）の上、およびコンタクトホール（４３）から露出したソース領域（３４）およびコンタクト領域（３５）の上に、１０ｎｍ以上２０ｎｍ以下のＮｉ膜（２０）と２ｎｍ以上４ｎｍ以下のＡｌ膜（２１）とをＮｉ膜（２０）から順に積層する工程と、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させてコンタクトホール（４３）内に合金層（４４）を形成する工程と、層間絶縁膜（４２）の上に形成されたＮｉおよびＡｌによる化合物層（２２）を酸洗浄で除去する工程と、合金層（４４）の上にソース電極層（４５）を形成する工程と、基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする。
【００１９】
これによると、上記と同様に、コンタクトホール（４３）内のソース領域（３４）およびコンタクト領域（３５）では、合金層（４４）はオーミック接触となる。したがって、コンタクト抵抗を低減することができ、素子のスイッチングスピードの低下を防止した炭化珪素半導体装置を製造することができる。
【００２０】
また、層間絶縁膜（４２）とＡｌとの反応層が形成されないため、ゲート電極層（４１）とソース電極層（４５）との絶縁性を容易に確保できる。すなわち、ゲートリークの無い素子を形成することができる。
【００２１】
さらに、Ａｌ膜（２１）に対する特別なパターニングも必要ないため、ホト工程を削減できる。このため、作製コストも低減できる。
【００２２】
請求項６に記載の発明では、第１導電型の炭化珪素からなる基板（１）に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４、５）が順に形成されてなる半導体基板（６）を用意する工程と、半導体基板（６）のセル部に、第３、第２半導体層（３〜５）を貫通して第１半導体層（２）まで達する溝（７）を形成し、溝（７）の内壁面に第１導電型のチャネル層（８）を形成し、チャネル層（８）の上に炭化珪素からなる第２導電型半導体領域（９）を形成する工程と、半導体基板（６）の上にＳｉＯ２よりなる層間絶縁膜（１１）を形成する工程と、第２導電型半導体領域（９）が露出するように層間絶縁膜（１１）を開口させた第１コンタクトホール（１２）、および第３半導体層（４、５）が露出するように層間絶縁膜（１１）を開口させた第２コンタクトホール（１３）を形成する工程と、層間絶縁膜（１１）の上、および第１、第２コンタクトホール（１２、１３）から露出した第２導電型半導体領域（９）および第３半導体層（４、５）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）とＮｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させて前記第１、第２コンタクトホール（１２、１３）内に合金層（１５）を形成する工程と、第２導電型半導体領域（９）の上に形成された合金層（１５）の上に、第２導電型半導体領域（９）をゲート層として該ゲート層と電気的に接続されたゲート配線（１６）を形成すると共に、第３半導体層（４、５）の上に形成された合金層（１５）の上に、第３半導体層（４、５）をソース層として該ソース層と電気的に接続されたソース配線（１７）とを形成する工程と、基板（１）の裏面にドレイン電極（１９）を形成する工程とを含んでいることを特徴とする。
【００２３】
これによると、Ｎｉ膜（２０）およびＡｌ膜（２１）の膜厚に多少のバラツキが発生しても、合金層（１５）の膜厚を確保できる。このため、合金層（１５）は、第２導電型半導体領域（９）および第３半導体層（４、５）に対して確実なオーミック接触を得ることができる。したがって、コンタクト抵抗を低減することができ、素子のスイッチングスピードが下がらない炭化珪素半導体装置を得ることができる。
【００２４】
請求項７に記載の発明では、ゲート配線（１６）およびソース配線（１７）を形成する工程では、ゲート配線（１６）およびソース配線（１７）を形成した後、ゲート配線（１６）およびソース配線（１７）をマスクとして、層間絶縁膜（１１）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜（２３）をドライエッチングによって除去する工程が含まれていることを特徴とする。
【００２５】
このように、ゲート配線（１６）およびソース配線（１７）をマスクとして、層間絶縁膜（１１）上の化合膜（２３）をドライエッチングにより除去するため、余分なパターニングを必要とすることなく、層間絶縁膜（１１）上の化合膜（２３）を除去できる。これにより、ゲート／ソース間の短絡を防止することができる。
【００２６】
請求項８に記載の発明では、ゲート配線（１６）およびソース配線（１７）を形成する工程では、合金層（１５）および層間絶縁膜（１１）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜（２３）の上に金属膜を形成する工程と、金属膜の上にレジストを形成してパターニングする工程と、パターニングされたレジストをマスクとして、金属膜および化合膜（２３）を連続してドライエッチングして除去することにより、ゲート配線（１６）およびソース配線（１７）を形成する工程と含んでいることを特徴とする。
【００２７】
このように、金属膜と化合膜（２３）とを連続してドライエッチングするため、余分な工程を経ることなくゲート配線（１６）およびソース配線（１７）を形成することができる。また、製造コストを低減することができる。
【００２８】
請求項９に記載の発明では、第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、ベース領域（３２）とソース領域（３４）とを共に貫通し、半導体層（３１）に達する溝（３６）を形成し、溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、溝（３６）内におけるゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、層間絶縁膜（４２）において、ソース領域（３４）およびコンタクト領域（３５）に連通するコンタクトホール（４３）を形成する工程と、層間絶縁膜（４２）の上、およびコンタクトホール（４３）から露出したソース領域（３４）およびコンタクト領域（３５）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）とＮｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させてコンタクトホール（４３）内に合金層（４６）を形成する工程と、合金層（４６）の上にソース電極層（４５）を形成する工程と、基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする。
【００２９】
これにより、ＭＯＳＦＥＴについて、請求項５と同様の効果を得ることができる。
【００３０】
請求項１０に記載の発明では、第１導電型の炭化珪素からなる基板（３０）の表面側に、該基板（３０）よりも低濃度な炭化珪素からなる第１導電型の半導体層（３１）と、炭化珪素からなる第２導電型のベース領域（３２）とが順に形成されてなる半導体基板（３３）を用意する工程と、ベース領域（３２）の所定領域に第１導電型のソース領域（３４）と第２導電型のコンタクト領域（３５）とを形成する工程と、ベース領域（３２）とソース領域（３４）とを共に貫通し、半導体層（３１）に達する溝（３６）を形成し、溝（３６）の内壁面にゲート絶縁膜（４０）を形成し、溝（３６）内におけるゲート絶縁膜（４０）の内側にゲート電極層（４１）を形成する工程と、ゲート電極層（４１）上にＳｉＯ２よりなる層間絶縁膜（４２）を形成する工程と、層間絶縁膜（４２）において、ソース領域（３４）およびコンタクト領域（３５）に連通するコンタクトホール（４３）と、ゲート電極層（４１）に連通するゲートコンタクトホール（４８）とを形成する工程と、層間絶縁膜（４２）の上、コンタクトホール（４３）から露出したソース領域（３４）およびコンタクト領域（３５）の上、およびゲートコンタクトホール（４８）から露出したゲート電極層（４１）の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜（２０）と、Ａｌ膜（２１）とＮｉ膜（２０）との膜厚比が１：３〜１：７であるＡｌ膜（２１）とを積層する工程と、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させてコンタクトホール（４３）内およびゲートコンタクトホール（４８）内に合金層（４６）を形成する工程と、ゲート電極層（４５）の上に形成された合金層（４６）の上にゲート配線（４９）を形成すると共に、ソース領域（３４）およびコンタクト領域（３５）の上に形成された合金層（４６）の上にソース電極層（４５）を形成する工程と、基板（３０）の裏面に裏面電極層（４７）を形成する工程とを含んでいることを特徴とする。
【００３１】
これにより、請求項６と同様に、Ｎｉ膜（２０）およびＡｌ膜（２１）の膜厚に多少のバラツキが発生しても、合金層（４６）の膜厚を確保できる。このため、合金層（４６）は、ソース領域（３４）、コンタクト領域（３５）、およびゲート電極層（４５）に対して確実なオーミック接触を得ることができ、コンタクト抵抗を低減することができる。
【００３２】
請求項１１に記載の発明では、ゲート配線（４９）およびソース電極層（４５）を形成する工程では、ゲート配線（４９）およびソース電極層（４５）を形成した後、ゲート配線（４９）およびソース電極層（４５）をマスクとして、層間絶縁膜（４２）上に形成されたＮｉ、Ａｌ、およびＳｉＯ２による化合膜をドライエッチングによって除去する工程が含まれていることを特徴とする。
【００３３】
これにより、請求項７と同様に、余分なパターニングを必要とすることなく、層間絶縁膜（４２）上の化合膜を除去できる。これにより、ゲート／ソース間の短絡を防止することができる。
【００３４】
請求項１２に記載の発明では、Ｎｉ膜（２０）とＡｌ膜（２１）とを積層する工程では、Ａｌ膜（２１）とＮｉ膜（２０）との膜厚比を１：５とすることを特徴とする。
【００３５】
これにより、合金層において、第１導電型のものに対するコンタクト抵抗率が２×１０−４Ωｃｍ２以下となり、第２導電型のものに対するコンタクト抵抗率が５×１０−３Ωｃｍ２以下となる。このため、耐圧劣化のない、低抵抗な素子を実現することができる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるｎ−型、ｎ＋型は本発明の第１導電型に対応し、ｐ型、ｐ＋型は本発明の第２導電型に対応している。
【００３８】
（第１実施形態）
本発明の一実施形態を適用した炭化珪素半導体装置について説明する。図１は、本実施形態における炭化珪素半導体装置の断面図である。以下、この図に基づいて炭化珪素半導体装置の構成について説明する。
【００３９】
図１に示されるように、炭化珪素半導体装置には、例えば１×１０１９ｃｍ−３以上の不純物濃度とされたｎ＋型基板１と、例えば１×１０１５〜５×１０１６ｃｍ−３の不純物濃度とされたｎ−型ドリフト層２と、例えば１×１０１８〜５×１０１９ｃｍ−３の不純物濃度とされたｐ＋型層３と、例えば５×１０−１５ｃｍ−３の不純物濃度とされたｎ−型層４と、例えば１×１０１９ｃｍ−３の不純物濃度とされたｎ＋型層５とが備えられている。これらｎ＋型基板１、ｎ−型ドリフト層２、ｐ＋型層３、ｎ−型層４、およびｎ＋型層５は、炭化珪素（ＳｉＣ）によって構成されており、これらによって半導体基板６が構成されている。
【００４０】
半導体基板６の内部側には、多数のＪ−ＦＥＴが備えられたセル部が形成される。図１は、そのセル部の一部を示した断面図に相当している。
【００４１】
セル部（Ｊ−ＦＥＴ形成領域）における半導体基板６の主表面側には、ｎ−型層４、ｎ＋型層５、およびｐ＋型層３を貫通してｎ−型ドリフト層２まで達する第１の溝７が形成されている。この第１の溝７は、図１中ではすべて図示されていないが、実際には複数個所定間隔に並べられた状態で形成されている。この複数の第１の溝７それぞれの内壁面には、例えば１μｍ以下の厚さ、５×１０１５〜１×１０１７ｃｍ−３の不純物濃度とされたチャネル層となるｎ−型エピタキシャル層（以下、ｎ−型エピ層という）８と、１×１０１８〜５×１０２０ｃｍ−３の不純物濃度とされたｐ＋型層９とが順に成膜されている。
【００４２】
Ｊ−ＦＥＴにおいては、ｐ＋型層３、９によって第１ゲート層と第２ゲート層が構成され、ｎ−型層４およびｎ＋型層５によってソース層が構成される。
【００４３】
また、半導体基板６の所定の位置に、ｎ−型層４およびｎ＋型層５を貫通してｐ＋型層３まで達する第２の溝１０が形成されている。
【００４４】
そして、半導体基板６の表面および第２の溝１０の側壁にシリコン酸化膜（ＳｉＯ２）よりなる層間絶縁膜１１が形成されている。この層間絶縁膜１１には、ｐ＋型層３、ｎ＋型層５、ｐ＋型層９がそれぞれ露出するように第１〜第３コンタクトホール１２〜１４が形成されている。半導体基板６のうち各コンタクトホール１２〜１４から露出した部位に、Ｎｉ、Ａｌ、およびＳｉＣが反応して形成された合金層１５がそれぞれ設けられている。
【００４５】
この合金層１５および層間絶縁膜１１の上部にゲート配線１６、ソース配線１７、およびゲート電極１８が形成されている。これにより、ゲート配線１６は、第１ゲート層を成すｐ＋型層９と電気的に接続されている。一方、ソース層を成すｎ−型層４およびｎ＋型層５には、ソース配線１７が電気的に接続されている。このソース配線１７は、層間絶縁膜１１を介して、ゲート配線１６から電気的に分離された構成となっている。他方、ゲート電極１８は、第２ゲート層を成すｐ＋型層３と電気的に接続されている。
【００４６】
なお、ゲート配線１６はトップゲートとして機能し、ゲート電極１８はバリッドゲートとして機能する。ゲート配線１６およびゲート電極１８には、素子の制御方法に応じて、同じ電圧が印加される場合や異なる電圧が印加される場合がある。
【００４７】
そして、半導体基板６の裏面側にはｎ＋型基板１と電気的に接続された裏面電極としてのドレイン電極１９が形成され、このような構成によって複数のＪ−ＦＥＴによるセル部が構成されている。以上のように、Ｊ−ＦＥＴによるセル部が備えられた炭化珪素半導体装置が構成されている。
【００４８】
次に、上記の炭化珪素半導体装置の合金層１５について詳しく説明する。上述のように、合金層１５は、Ｎｉ、Ａｌ、およびＳｉＣが反応して形成されたものである。ＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層１５の厚さは２０ｎｍ以上、１００ｎｍ以下である。特に、本実施形態では、ＡｌとＮｉとの元素組成比は１：７．６であり、合金層１５の厚さは２０ｎｍである。
【００４９】
発明者らは、上記の各数値を導くため、ｎ型オーミックのＮｉ膜厚依存性と、コンタクト抵抗率のＮｉ膜厚／Ａｌ膜厚比依存性をそれぞれ調べた。
【００５０】
まず、発明者らは、不純物濃度が１×１０１８ｃｍ−３のｎ型エピ層の上にＮｉ蒸着膜を形成してｎ型オーミックのＮｉ膜厚依存性を確認する実験を行った。その実験手順を図２に示すと共に、実験結果を図３に示す。
【００５１】
まず、ｎ＋型ＳｉＣ基板（図２中、ｎ＋ＳｉＣ基板）の上にｎ型エピ層（図２中、ｎエピ層）を形成し（図２（ａ））、該ｎ型エピ層の上に厚さが０．４〜１００ｎｍのＮｉの蒸着膜を形成した（図２（ｂ））。この後、Ｎｉの蒸着膜の通電チェックを行った（図２（ｃ））。続いて、１０００℃、無酸素雰囲気中で熱処理を行って合金層を形成し（図２（ｄ））、再び通電チェックを行った（図２（ｅ））。
【００５２】
Ｎｉの蒸着膜については、Ｎｉ膜厚を０．４ｎｍ、０．６ｎｍ、１ｎｍ、２ｎｍ、１０ｎｍ、１００ｎｍとしたものをそれぞれ作成した。
【００５３】
そして、図３に示されるように、Ｎｉ膜がオーミック接触となる最小Ｎｉ膜厚は２ｎｍであった。熱処理前では通電しておらず、Ｎｉがｎ型エピ層の上に点状に分布していたことが推察される。図示しないが、Ｎｉ膜厚が２ｎｍの場合に熱処理の前後でそれぞれＴＥＭ観察を行ったところ、ＮｉがＳｉＣ基板上に点状に形成されていた。熱処理後では、Ｎｉが点状でもオーミック接触であった。すなわち、１０００℃の熱処理でオーミック特性を示す最低Ｎｉ膜厚は２ｎｍであった。
【００５４】
また、Ｎｉ蒸着では、膜厚が１０ｎｍから点状から膜状に変わると推察される。これにより、Ｎｉによる蒸着膜を形成する際には、１０ｎｍを下限値とすることで膜状のＮｉ蒸着膜が得られることがわかった。
【００５５】
次に、発明者らは、コンタクト抵抗率のＮｉ膜厚／Ａｌ膜厚比依存性を調べた。ＳｉＣ基板として１×１０１８ｃｍ−３の濃度のｎ型エピ基板と１×１０１８ｃｍ−３の濃度のｐ型エピ基板とを用意し、各エピ基板上に、Ｎｉ膜、Ａｌ膜（４ｎｍで固定）を順に積層して無酸素雰囲気で１０００℃の熱処理を実施して合金層を形成した。この後、合金層に係る電気的測定を行い、コンタクト抵抗率を得た。その結果を図４に示す。
【００５６】
図４に示されるように、Ａｌ膜厚を基準としたＮｉ膜厚／Ａｌ膜厚比が１〜９の範囲でｐ型エピ基板およびｎ型エピ基板ともオーミック接触となった。また、Ｎｉ膜厚／Ａｌ膜厚比が３〜７の範囲でp型コンタクト抵抗率として１×１０−２Ωｃｍ２以下が得られ、ｎ型コンタクト抵抗率１×１０−３Ωｃｍ２以下が得られた。さらに、Ｎｉ膜厚／Ａｌ膜厚比が５のとき、ｐ型コンタクト抵抗率が最も低くなり、５×１０−３Ωｃｍ２を示した。 しかも、ｎ型コンタクト抵抗率でも２×１０−４Ωｃｍ２で低いコンタクト抵抗率を示した。
【００５７】
この他、ｐ型エピ基板の表面にＮｉ、Ａｌの順にＮｉを１０ｎｍ、Ａｌを２ｎｍ積層し、１０００℃で熱処理するとオーミック特性が得られた（ρ＝５×１０−３Ωｃｍ２）。また、ｎ型エピ基板の表面にＮｉ、Ａｌの順にＮｉを１０ｎｍ、Ａｌを２ｎｍ積層し、１０００℃で熱処理した場合にもオーミック特性が得られた（ρ＝２×１０−４Ωｃｍ２）。
【００５８】
以上により、Ａｌ膜とＮｉ膜との膜厚比を１：３〜１：７として合金層１５を形成することで良好なコンタクト抵抗率が得られ、特に、膜厚比を１：５とすることがさらに好ましいことがわかった。
【００５９】
上記では、合金層１５を製造する際のＡｌ膜とＮｉ膜との膜厚比について調べたが、該膜厚比によって形成された合金層１５に含まれるＡｌとＮｉとの比については元素組成比として表すことができる。
【００６０】
Ｎｉについて膜厚比をＸ、密度Ｄ１を８９０８ｋｇ／ｍ３、原子量Ｍ１を５８．７とする。また、Ａｌについて膜厚比を１、密度Ｄ２を２７００ｋｇ／ｍ３、原子量Ｍ２を２７．０とする。
【００６１】
この場合、Ｎｉの重量組成比（ｗｔ％）はＤ１・Ｘ／（Ｄ１・Ｘ＋Ｄ２）によって表され、さらに元素組成比（原子％）は（Ｄ１・Ｘ／Ｍ１）／（Ｄ１・Ｘ／Ｍ１＋Ｄ２／Ｍ２）によって表される。同様に、Ａｌの重量組成比（ｗｔ％）はＤ２／（Ｄ１・Ｘ＋Ｄ２）によって表され、さらに元素組成比（原子％）は（Ｄ２／Ｍ２）／（Ｄ１・Ｘ／Ｍ１＋Ｄ２／Ｍ２）によって表される。
【００６２】
この換算により、Ａｌ膜とＮｉ膜との膜厚比を元素組成比に変換すると、膜厚比が１：３〜１：７というのは、元素組成比が１：４．６〜１：１０．６ということと同じである。さらに、膜厚比が１：５というのは元素組成比が１：７．６ということと同じである。
【００６３】
すなわち、図４のグラフの横軸において、Ｎｉ膜厚／Ａｌ膜厚比が「３」というのは、元素組成比では４．６に相当する。同様に、Ｎｉ膜厚／Ａｌ膜厚比が「５」というのは、元素組成比では７．６に相当し、Ｎｉ膜厚／Ａｌ膜厚比が「７」というのは、元素組成比では１０．６に相当する。
【００６４】
この他、ＳｉＯ２表面に１０ｎｍＮｉ、２ｎｍＡｌを順に積層し、１０００℃で熱処理したところ、ＡｌとＳｉＯ２とが反応した合金層は形成されず、Ｎｉ／Ａｌ膜が剥離するということがわかった。一方、ＳｉＯ２表面に５０ｎｍの厚さのＮｉ、１０ｎｍの厚さのＡｌを順に積層し、１０００℃で熱処理したところ、ＡｌとＳｉＯ２とが反応した合金層は形成されたが、深さは１００ｎｍ程度であることがわかった。
【００６５】
発明者らは、ＳｉＣ上では合金層１５が形成され、ＳｉＯ２上では合金層１５が形成されない理由について検討した。これについて、図５を参照して説明する。
【００６６】
まず、図５（ａ）に示されるように、ＳｉＣの上に膜厚が１０ｎｍのＮｉ、膜厚が２ｎｍのＡｌが順に形成されたものを１０００℃以下で熱処理するとする。この場合、ＮｉとＳｉＣとでは相互拡散が激しく、容易にＮｉシリサイド層が形成され、Ａｌもシリサイド内および表面に存在し、ｐ型エピ層、ｎ型エピ層にもオーミック接触となる。
【００６７】
しかし、図５（ｂ）に示されるように、ＳｉＯ２の上に膜厚が１０ｎｍのＮｉ、膜厚が２ｎｍのＡｌが順に形成されたものを１０００℃以下で熱処理するとする。この場合、Ｎｉは、特開２００４−３２７６０１号公報に示されるように、元来ＳｉＯ２と反応しない性質がある。Ａｌは、ＳｉＯ２と相互拡散するが、Ｎｉ層がバリア層として作用する。このため、２ｎｍの厚さのＡｌではＡｌとＳｉＯ２の反応層は形成されなかったと思われる。
【００６８】
ただし、Ａｌ膜厚が１０ｎｍ（Ｎｉは５０ｎｍ）の厚さになると、ＡｌとＮｉとの化合物がＳｉＯ２を侵食する。その深さは上述のように約１００ｎｍとなる。
【００６９】
ここで、合金層１５の厚さの下限値を２０ｎｍ以上としたのは、Ｎｉが膜状に形成される最低の膜厚は１０ｎｍであり、１０ｎｍの膜厚のＮｉを合金化すると合金層１５の厚さが２０ｎｍになることを根拠としている。
【００７０】
また、合金層１５の厚さの上限値を１００ｎｍ以下としたのは、合金層１５が層間絶縁膜１１を侵食して形成されることを考慮している。すなわち、層間絶縁膜１１の厚さを５００ｎｍ程度としたときに合金層１５によって層間絶縁膜１１すべてが侵食されないようにすることができる合金層１５の最大厚さが１００ｎｍ以下になることを根拠としている。
【００７１】
次に、上記の炭化珪素半導体装置の製造方法について、図６および図７を参照して説明する。
【００７２】
図６（ａ）に示す工程では、ＳｉＣで構成されたｎ＋型基板１を用意し、このｎ＋型基板１の上に、ｎ−型ドリフト層２、ｐ＋型層３、ｎ−型層４、およびｎ＋型層５を順にエピタキシャル成長させる。これにより、半導体基板６を得る。
【００７３】
図６（ｂ）に示す工程では、半導体基板６の所定の位置に第１の溝７を形成する。そして、ｎ−型エピ層８、ｐ＋型層９の順に該第１の溝７内にｎ−型エピ層８およびｐ＋型層９を埋め込み、半導体基板６上の余分なエピ膜を研磨除去する。
【００７４】
図６（ｃ）に示す工程では、半導体基板６の所定の位置に第２の溝１０を形成する。この後、第２の溝１０の側壁および半導体基板６の表面に層間絶縁膜１１を形成する。そして、層間絶縁膜１１からｐ＋型層３、ｎ＋型層５、ｐ＋型層９がそれぞれ露出するように層間絶縁膜１１に第１〜第３コンタクトホール１２〜１４を形成する。
【００７５】
図７（ａ）に示す工程では、第１〜第３コンタクトホール１２〜１４から露出した半導体基板６および層間絶縁膜１１の上に１０ｎｍ以上２０ｎｍ以下の厚さのＮｉ膜２０、２ｎｍ以上４ｎｍ以下の厚さのＡｌ膜２１を順に形成する。本実施形態では、１０ｎｍの厚さのＮｉ膜２０、２ｎｍの厚さのＡｌ膜２１を順に形成する。
【００７６】
図７（ｂ）に示す工程では、Ｎｉ膜２０およびＡｌ膜２１が形成されたものを無酸素雰囲気において１０００℃で熱処理する。これにより、半導体基板６であるＳｉＣ上のＮｉ膜２０／Ａｌ膜２１は、ＳｉＣとＡｌとＮｉとが反応して形成されたシリサイド層（オーミック電極層）となる。このシリサイド層が合金層１５である。一方、層間絶縁膜１１上のＮｉ膜２０／Ａｌ膜２１は、層間絶縁膜１１とはほとんど反応せず、Ｎｉ膜２０のＮｉとＡｌ膜２１のＡｌとが化合した化合物層２２として残る。
【００７７】
合金層１５の厚さは、Ｎｉ膜２０のおよそ２倍の厚さとなる。Ｎｉ膜２０が１０ｎｍ以上２０ｎｍ以下であれば、合金層１５の厚さは２０ｎｍ〜４０ｎｍの厚さとなる。本実施形態では、Ｎｉ膜２０の厚さを１０ｎｍとしているので、合金層１５の厚さは２０ｎｍとなる。
【００７８】
図７（ｃ）に示す工程では、酸洗浄により、層間絶縁膜１１上の化合物層２２をエッチングにより除去し、第１〜第３コンタクトホール１２〜１４内の合金層１５を残す。これにより、各合金層１５はそれぞれ電気的に独立した状態となる。
【００７９】
この後、各コンタクトホール１２〜１４を埋めるようにゲート配線１６、ソース配線１７、およびゲート電極１８をそれぞれ形成し、半導体基板６の裏面にドレイン電極１９を形成することで、図１に示される微細Ｊ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００８０】
以上説明したように、本実施形態では、半導体基板６において、ｐ＋型層３、ｎ＋型層５、ｐ＋型層９の上に形成された合金層１５の材料が同じであるため、製造工程を簡略化することができる。この場合、Φ１μｍ程度の微細なコンタクトホールにも適用でき、低オン抵抗化が可能となる。
【００８１】
また、第１〜第３コンタクトホール１２〜１４に対してセルフアラインでｐ型、ｎ型共にオーミック電極である合金層１５を形成できるため、工程が簡略化できるという利点もある。
【００８２】
そして、ＡｌとＮｉとの元素組成比が１：４．６〜１：１０．６である合金層１５を形成しているため、合金層１５をｐ＋型層３、ｎ＋型層５、およびｐ＋型層９にそれぞれオーミック接触させることができる。したがって、コンタクト抵抗を低減でき、ひいては素子のスイッチングスピードが低下しないようにすることが可能である。
【００８３】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ｎ＋型基板１が特許請求の範囲の基板に対応し、ｎ−型ドリフト層２が特許請求の範囲の第１半導体層に相当する。また、ｐ＋型層３が特許請求の範囲の第２半導体層に相当し、ｎ−型層４およびｎ＋型層５が特許請求の範囲の第３半導体層に相当する。さらに、第１の溝７が特許請求の範囲の溝に相当し、ｎ−型エピ層が特許請求の範囲のチャネル層に相当する。また、ｐ＋型層９が特許請求の範囲の第２導電型半導体領域に相当する。
【００８４】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図８は、本実施形態における炭化珪素半導体装置の断面図である。この図に示されるように、本実施形態に係る炭化珪素半導体装置では、図１に示される構造に対して、層間絶縁膜１１上に化合膜２３が形成された構造になっている。そして、合金層１５および化合膜２３の上にゲート配線１６、ソース配線１７、およびゲート電極１８が形成されている。
【００８５】
次に、図８に示される炭化珪素半導体装置の製造方法について、図９を参照して説明する。まず、図７（ａ）〜図７（ｃ）に示す工程を行い、半導体基板６上に層間絶縁膜１１を形成したものを用意する。
【００８６】
続いて、図９（ａ）に示す工程では、第１〜第３コンタクトホール１２〜１４から露出した半導体基板６および層間絶縁膜１１の上に２０ｎｍ以上５０ｎｍ以下のＮｉ膜２０、Ａｌ膜２１とＮｉ膜２０との膜厚比が１：３〜１：７であるＡｌ膜２１を順に形成する。特に、Ａｌ膜２１とＮｉ膜２０との膜厚比が１：５であることが好ましい。したがって、本実施形態では、５０ｎｍの厚さのＮｉ膜２０、１０ｎｍの厚さのＡｌ膜２１を順に形成する。なお、Ａｌ膜２１、Ｎｉ膜２０の順に形成しても良い。
【００８７】
図９（ｂ）に示す工程では、Ｎｉ膜２０およびＡｌ膜２１が形成されたものを無酸素雰囲気において１０００℃で熱処理する。これにより、ＳｉＣ上のＮｉ膜２０／Ａｌ膜２１は、１００ｎｍ程度のシリサイド層（オーミック電極層）すなわち合金層１５となる。また、層間絶縁膜１１上のＮｉ膜２０／Ａｌ膜２１は、層間絶縁膜１１であるＳｉＯ２と反応して１００ｎｍ程度の導電層すなわち化合膜２３となる。
【００８８】
図９（ｃ）に示す工程では、ＳｉＣと共に形成された合金層１５を覆うように、合金層１５および化合膜２３の上にＡｌ膜を形成してパターニングする。これにより、ゲート配線１６、ソース配線１７、およびゲート電極１８を形成する。
【００８９】
図９（ｄ）に示す工程では、ゲート配線１６、ソース配線１７、およびゲート電極１８をマスクとして、該マスクから露出した化合膜２３をドライエッチングで除去する。これにより、電極間の不要な接続を遮断する。
【００９０】
最後に、半導体基板６の裏面に裏面電極であるドレイン電極１９を形成する。こうして、図８に示される微細Ｊ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００９１】
以上説明したように、Ｎｉ膜２０およびＡｌ膜２１を第１実施形態よりも厚く形成することにより、工程の安定性を確保できる。すなわち、Ｎｉ膜２０およびＡｌ膜２１の膜厚に多少のバラツキが発生しても、合金層１５の膜厚を確保できる。もちろん、合金層１５はｐ＋型層３、ｎ＋型層５、およびｐ＋型層９に対してそれぞれオーミック接触となるため、コンタクト抵抗を低減することが可能である。
【００９２】
（第３実施形態）
上記各実施形態ではＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、１つのコンタクトホール内に、ｐ型とｎ型とのオーミック電極が配置されているＭＯＳＦＥＴにも適用可能である。このことについて、図１０を参照して説明する。
【００９３】
図１０に示されるＭＯＳＦＥＴでは、ｎ＋型半導体基板３０、ｎ−型エピ層３１、ｐ型ベース領域３２が順次積層された半導体基板３３において、ｐ型ベース領域３２の表層部の所定領域にｎ＋型ソース領域３４、ｐ型コンタクト領域３５が形成されている。
【００９４】
また、ｎ＋型ソース領域３４の所定領域に溝３６が形成され、この溝３６はｎ＋型ソース領域３４とｐ型ベース領域３２とを貫通しｎ−型エピ層３１に達している。溝３６は、半導体基板３０の表面に略垂直な側面３７および半導体基板３０に平行な底面３８を有している。
【００９５】
溝３６の側面３７におけるｎ＋型ソース領域３４とｐ型ベース領域３２とｎ−型エピ層３１の表面には、ｎ型半導体薄膜層３９が延設されている。さらに、溝３６内でのｎ型半導体薄膜層３９の表面と溝３６の底面３８には、ゲート絶縁膜４０が形成されている。溝３６内におけるゲート絶縁膜４０の内側には、ゲート電極層４１が充填されている。ゲート電極層４１は層間絶縁膜４２にて覆われている。
【００９６】
そして、層間絶縁膜４２に形成されたコンタクトホール４３を介して、ｎ＋型ソース領域３４の表面とｐ型コンタクト領域３５の表面とに１０ｎｍの厚さのＮｉ膜と２ｎｍの厚さのＡｌによってできた２０ｎｍ程度の合金層４４が形成されている。また、合金層４４と層間絶縁膜４２との上にソース電極層４５が形成されている。そして、半導体基板３０の裏面にドレイン電極４７が形成された構造になっている。
【００９７】
本実施形態に係る合金層４４についても、第１実施形態と同様に、ＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層４４の厚さは２０ｎｍ以上１００ｎｍ以下である。特に、ＡｌとＮｉとの元素組成比は１：７．６であることが好ましい。
【００９８】
次に、図１０に示される炭化珪素半導体装置の製造方法について説明する。まず、ｎ＋型半導体基板３０の表面側に、該基板３０よりも低濃度な炭化珪素からなるｎ−型エピ層３１と、炭化珪素からなるｐ型ベース領域３２とが順に形成された半導体基板３３を用意する。
【００９９】
次に、ｐ型ベース領域３２の所定領域にｎ＋型ソース領域３４とｐ＋型のコンタクト領域３５とを形成する。また、ベース領域３２とソース領域３４とを共に貫通し、ｎ−型エピ層３１に達する溝３６を形成する。この溝３６の内壁面にｎ型半導体薄膜層３９を延設すると共にｎ型半導体薄膜層３９の表面と溝３６の底面３８にゲート絶縁膜４０を形成する。そして、溝３６内におけるゲート絶縁膜４０の内側にゲート電極層４１を形成する。
【０１００】
この後、ゲート電極層４１上にＳｉＯ２よりなる層間絶縁膜４２を形成し、この層間絶縁膜４２においてソース領域３４およびコンタクト領域３５に連通するコンタクトホール４３を形成する。これにより、コンタクトホール４３を介してソース領域３４およびコンタクト領域３５が露出する。
【０１０１】
続いて、層間絶縁膜４２の上、およびコンタクトホール４３から露出したソース領域３４およびコンタクト領域３５の上に、１０ｎｍ以上２０ｎｍ以下のＮｉ膜２０と２ｎｍ以上４ｎｍ以下のＡｌ膜２１とをＮｉ膜２０から順に積層する。Ｎｉ膜２０とＡｌ膜２１との膜厚比は、上述のように１：３〜１：７が好ましく、本実施形態でも該範囲内となるように膜厚比を調整している。特に、Ａｌ膜２１とＮｉ膜２０との膜厚比は１：５であることが好ましい。
【０１０２】
次に、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させてコンタクトホール４３内に合金層４４を形成する。こうして形成された合金層４４の元素組成比は、上述のように、１：４．６〜１：１０．６になっている。
【０１０３】
一方、層間絶縁膜４２の上にＮｉおよびＡｌによる化合物層２２が形成されるため、これを酸洗浄で除去する。この後、合金層４４の上にソース電極層４５を形成すると共に、半導体基板３０の裏面に裏面電極層４７を形成することで図１０に示される炭化珪素半導体装置が完成する。
【０１０４】
以上のように、炭化珪素半導体装置がＭＯＳＦＥＴの場合もＪ−ＦＥＴと同様に合金層４４を形成することができ、コンタクト抵抗率やゲート−ソース間のリークの防止等について同様の効果を得ることができる。
【０１０５】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ｎ＋型半導体基板３０が特許請求の範囲の第１導電型の炭化珪素からなる基板に対応し、ｎ−型エピ層３１が特許請求の範囲の炭化珪素からなる第１導電型の半導体層に相当する。
【０１０６】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。図１１は、本実施形態に係る炭化珪素半導体装置の断面図である。図１１に示されるＭＯＳＦＥＴについては、層間絶縁膜４２からゲート電極層４１が露出するようにゲートコンタクトホール４８が設けられている。そして、ｎ＋型ソース領域３４の表面、ｐ型コンタクト領域３５の表面、ゲート電極層４１の表面、および層間絶縁膜４２の上に５０ｎｍの厚さのＮｉ膜と１０ｎｍの厚さのＡｌによってできた１００ｎｍ程度の合金層４６が形成されている。
【０１０７】
また、層間絶縁膜４２のコンタクトホール４３から露出したソース領域３４およびコンタクト領域３５の上の合金層４６の上にソース電極層４５が形成されている。さらに、層間絶縁膜４２のゲートコンタクトホール４８から露出したゲート電極層４１の上の合金層４６の上にゲート配線４９が形成されている。
【０１０８】
このような構造のＭＯＳＦＥＴを製造する場合、第３実施形態と同様に、層間絶縁膜４２を形成する。そして、層間絶縁膜４２にコンタクトホール４３およびゲートコンタクトホール４８を形成する。この後、層間絶縁膜４２の上、およびコンタクトホール４３から露出したソース領域３４およびコンタクト領域３５の上、およびゲートコンタクトホール４８から露出したゲート電極層４１の上に、２０ｎｍ以上５０ｎｍ以下のＮｉ膜２０と、Ａｌ膜２１とＮｉ膜２０との膜厚比が１：３〜１：７であるＡｌ膜２１とを積層する。Ａｌ膜２１とＮｉ膜２０との膜厚比は１：５であることが好ましい。
【０１０９】
この後、無酸素雰囲気において１０００℃以下の熱処理により、炭化珪素とＡｌとＮｉとを反応させてコンタクトホール４３内、ゲートコンタクトホール４８内に合金層４６を形成する。もちろん、層間絶縁膜４２の上にはＮｉおよびＡｌによる化合膜が形成される。
【０１１０】
続いて、合金層４６および化合膜の上にＡｌ層を形成してパターニングする。これにより、ソース電極層４５およびゲート配線４９を形成する。
【０１１１】
そして、ソース電極層４５およびゲート配線４９をマスクとして、該マスクから露出した化合膜をドライエッチングで除去する。これにより、層間絶縁膜４２上における電極間の不要な接続を遮断する。こうして、図１１に示されるＭＯＳＦＥＴが完成する。以上のように、第３実施形態に示された合金層４４よりも厚い合金層４６を形成することもできる。
【０１１２】
（他の実施形態）
上記第１、第２実施形態では、Ｊ−ＦＥＴが形成された炭化珪素半導体装置において、バリッドゲートとして機能するゲート電極１８が形成されたものが示されているが、該ゲート電極１８が形成されていない構造を採用しても良い。
【０１１３】
ｎ−型エピ層８やｐ＋型層９はエピタキシャル成長によって形成されるのではなく、イオン注入によって形成されても良い。
【０１１４】
図１等のＪ−ＦＥＴにおいて、半導体基板６にｎ−型層４が設けられている例について示されているが、該ｎ−型層４が設けられていない構造の半導体基板６を用いることもできる。この場合、ｐ＋型層３の上にｎ＋型層５が形成された構造となる。
【０１１５】
第２実施形態では、ゲート配線１６、ソース配線１７、およびゲート電極１８をマスクとして、該マスクから露出した化合膜２３をドライエッチングで除去していた。しかし、合金層１５および化合膜２３を形成した後にこれらの上に配線や電極となるＡｌ膜を形成し、Ａｌ膜の上にレジストを形成してパターニングし、このレジストをマスクとしてＡｌ膜および化合膜２３を連続してドライエッチングするようにしても良い。これにより、工程数の削減や製造コストの削減が可能となる。
【０１１６】
図１０や図１１に示されるＭＯＳＦＥＴでは、溝３６の内壁面にｎ型半導体薄膜層３９が延設されると共にｎ型半導体薄膜層３９の表面と溝３６の底面３８にゲート絶縁膜４０が形成されたものが示されているが、これは構造の一例を示したものである。すなわち、溝３６の内壁面にｎ型半導体薄膜層３９が延設されておらず、該内壁面にゲート絶縁膜４０が直接形成されていても良い。
【０１１７】
第４実施形態では、ソース電極層４５およびゲート配線４９をマスクとして化合膜をドライエッチングしたが、合金層４６および化合膜を形成した後にこれらをパターニングし、パターニングした合金層４６の上にソース電極層４５やゲート配線４９を形成しても良い。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面図である。
【図２】ｎ型エピ層の上のＮｉ膜厚依存性を確認する実験手順を示した図である。
【図３】図２に示される実験による結果を表で示した図である。
【図４】コンタクト抵抗率のＮｉ膜厚／Ａｌ膜厚比依存性を示した図である。
【図５】合金層が形成される場合とされない場合との各理由を説明するための図である。
【図６】図１に示される炭化珪素半導体装置の製造工程を示した図である。
【図７】図６に続く製造工程を示した図である。
【図８】本発明の第２実施形態における炭化珪素半導体装置の断面図である。
【図９】図８に示される炭化珪素半導体装置の製造工程を示した図である。
【図１０】本発明の第３実施形態における炭化珪素半導体装置の断面図である。
【図１１】本発明の第４実施形態における炭化珪素半導体装置の断面図である。
【符号の説明】
【０１１９】
１    ｎ＋型基板
２    ｎ−型ドリフト層
３    ｐ＋型層
４    ｎ−型層
５    ｎ＋型層
６    半導体基板
７    第１の溝
８    ｎ−型エピ層
９    ｐ＋型層
１１  層間絶縁膜
１２  第１コンタクトホール
１３  第２コンタクトホール
１５  合金層
１６  ゲート配線
１７  ソース配線
１９  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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