(57)【要約】【課題】信号選択回路で生じる遅延を、入力信号間で異ならないようにする。【解決手段】第１〜第４の入力信号から１つを選択して出力する信号選択回路であって、それぞれが有する第１の入力端子から出力端子までと第２の入力端子から出力端子までとで遅延時間が異なる第１〜第１１の論理ゲートを有する。前記第１〜第４の入力信号が、前記第１の論理ゲートの第２の入力端子、前記第２の論理ゲートの第１の入力端子、前記第３の論理ゲートの第２の入力端子、及び前記第４の論理ゲートの第１の入力端子にそれぞれ入力されている。前記第１〜第４の論理ゲートの出力端子が、前記第５の論理ゲートの第２の入力端子、前記第６の論理ゲートの第２の入力端子、前記第７の論理ゲートの第１の入力端子、及び前記第８の論理ゲートの第１の入力端子にそれぞれ接続されている。【選択図】図１
2010057043.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第４の入力信号から１つを選択して出力する信号選択回路であって、
それぞれが第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子から前記出力端子までと前記第２の入力端子から前記出力端子までとで遅延時間が異なる第１〜第１１の論理ゲートを備え、
前記第１の入力信号が前記第１の論理ゲートの前記第２の入力端子に、前記第２の入力信号が前記第２の論理ゲートの前記第１の入力端子に、前記第３の入力信号が前記第３の論理ゲートの前記第２の入力端子に、前記第４の入力信号が前記第４の論理ゲートの前記第１の入力端子に入力され、
前記第１の論理ゲートの前記出力端子が前記第５の論理ゲートの前記第２の入力端子に、前記第２の論理ゲートの前記出力端子が前記第６の論理ゲートの前記第２の入力端子に、前記第３の論理ゲートの前記出力端子が前記第７の論理ゲートの前記第１の入力端子に、前記第４の論理ゲートの前記出力端子が前記第８の論理ゲートの前記第１の入力端子に接続され、
前記第５の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第１の入力端子に、前記第６の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第２の入力端子に、前記第７の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第１の入力端子に、前記第８の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第２の入力端子に接続され、
前記第９の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第１の入力端子に、前記第１０の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第２の入力端子に接続され、
前記第１の論理ゲートの前記第１の入力端子、前記第２の論理ゲートの前記第２の入力端子、前記第３の論理ゲートの前記第１の入力端子、前記第４の論理ゲートの前記第２の入力端子、前記第５の論理ゲートの前記第１の入力端子、前記第６の論理ゲートの前記第１の入力端子、前記第７の論理ゲートの前記第２の入力端子、及び前記第８の論理ゲートの前記第２の入力端子には、それぞれに対応する制御信号が、前記第１〜第４の入力信号のうちの１つが前記第１１の論理ゲートから出力されるように、入力されている
信号選択回路。
【請求項２】
請求項１に記載の信号選択回路において、
前記第１〜第４、第９、及び第１０の論理ゲートは第１の種類の論理ゲートであり、前記第５〜第８、及び第１１の論理ゲートは第２の種類の論理ゲートである
ことを特徴とする信号選択回路。
【請求項３】
請求項２に記載の信号選択回路において、
前記第１及び第２の種類の論理ゲートはＮＡＮＤゲートである
ことを特徴とする信号選択回路。
【請求項４】
請求項２に記載の信号選択回路において、
前記第１及び第２の種類の論理ゲートはＮＯＲゲートである
ことを特徴とする信号選択回路。
【請求項５】
請求項２に記載の信号選択回路において、
前記第１の種類の論理ゲートはＡＮＤゲートであり、前記第２の種類の論理ゲートはＯＲゲートである
ことを特徴とする信号選択回路。
【請求項６】
請求項２に記載の信号選択回路において、
前記第１の種類の論理ゲートはＯＲゲートであり、前記第２の種類の論理ゲートはＡＮＤゲートである
ことを特徴とする信号選択回路。
【請求項７】
それぞれが４つの入力信号から１つを選択して出力する第１〜第４の信号選択回路と、
前記第１〜第４の信号選択回路から出力された信号を入力信号として受け取り、そのうちの１つを選択して出力する第５の信号選択回路とを備え、
前記第１〜第５の信号選択回路は、いずれも、
それぞれが第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子から前記出力端子までと前記第２の入力端子から前記出力端子までとで遅延時間が異なる第１〜第１１の論理ゲートを有し、
前記第１〜第５の信号選択回路のいずれにおいても、
４つの入力信号が、前記第１の論理ゲートの前記第２の入力端子、前記第２の論理ゲートの前記第１の入力端子、前記第３の論理ゲートの前記第２の入力端子、及び前記第４の論理ゲートの前記第１の入力端子にそれぞれ入力され、
前記第１の論理ゲートの前記出力端子が前記第５の論理ゲートの前記第２の入力端子に、前記第２の論理ゲートの前記出力端子が前記第６の論理ゲートの前記第２の入力端子に、前記第３の論理ゲートの前記出力端子が前記第７の論理ゲートの前記第１の入力端子に、前記第４の論理ゲートの前記出力端子が前記第８の論理ゲートの前記第１の入力端子に接続され、
前記第５の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第１の入力端子に、前記第６の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第２の入力端子に、前記第７の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第１の入力端子に、前記第８の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第２の入力端子に接続され、
前記第９の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第１の入力端子に、前記第１０の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第２の入力端子に接続され、
前記第１の論理ゲートの前記第１の入力端子、前記第２の論理ゲートの前記第２の入力端子、前記第３の論理ゲートの前記第１の入力端子、前記第４の論理ゲートの前記第２の入力端子、前記第５の論理ゲートの前記第１の入力端子、前記第６の論理ゲートの前記第１の入力端子、前記第７の論理ゲートの前記第２の入力端子、及び前記第８の論理ゲートの前記第２の入力端子には、それぞれに対応する制御信号が、前記第１〜第４の信号選択回路への入力信号のうちの１つが前記第５の信号選択回路から出力されるように、入力されている
信号選択器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力信号から１つを選択して出力する信号選択回路に関する。
【背景技術】
【０００２】
２つの入力端子を有する論理ゲートでは、一方の端子への入力信号に対して生じる遅延と他方の端子への入力信号に対して生じる遅延とが異なることがある。例えば、図３のＮＡＮＤゲートにおいて、図４のようにＡ入力を変化させた場合の遅延時間ΔＮＡ１と、図６のようにＢ入力を変化させた場合の遅延時間ΔＮＡ３とが異なることがある。このため、複数の論理ゲートを組み合わせて多数の入力信号から１つを選択するように構成された信号選択回路においては、生じる遅延が入力信号によって異なる場合があるということを考慮する必要がある。更に、遅延は、製造上の特性のばらつきや、温度変化による影響を受ける。
【０００３】
例えば特許文献１には、信号選択回路において生じる遅延が入力信号によって大きく異ならないようにする技術が記載されている。
【特許文献１】特開２００７−３３６０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の信号選択回路によると、遅延時間の差がある程度残ってしまう。また、一般に論理ゲートにおいては、入力信号の立ち上がり時と立ち下がり時とでは生じる遅延が同じとは限らないので、信号選択回路への入力信号のパルスの幅が出力信号においては変化してしまうという問題があった。
【０００５】
本発明は、信号選択回路で生じる遅延が、入力信号間で異ならないように、かつ、入力信号のレベル変化の向きによって異ならないようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するため、本発明に係る信号選択回路は、第１〜第４の入力信号から１つを選択して出力する信号選択回路であって、それぞれが第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子から前記出力端子までと前記第２の入力端子から前記出力端子までとで遅延時間が異なる第１〜第１１の論理ゲートを有する。前記第１の入力信号が前記第１の論理ゲートの前記第２の入力端子に、前記第２の入力信号が前記第２の論理ゲートの前記第１の入力端子に、前記第３の入力信号が前記第３の論理ゲートの前記第２の入力端子に、前記第４の入力信号が前記第４の論理ゲートの前記第１の入力端子に入力されている。前記第１の論理ゲートの前記出力端子が前記第５の論理ゲートの前記第２の入力端子に、前記第２の論理ゲートの前記出力端子が前記第６の論理ゲートの前記第２の入力端子に、前記第３の論理ゲートの前記出力端子が前記第７の論理ゲートの前記第１の入力端子に、前記第４の論理ゲートの前記出力端子が前記第８の論理ゲートの前記第１の入力端子に接続されている。前記第５の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第１の入力端子に、前記第６の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第２の入力端子に、前記第７の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第１の入力端子に、前記第８の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第２の入力端子に接続されている。前記第９の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第１の入力端子に、前記第１０の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第２の入力端子に接続されている。前記第１の論理ゲートの前記第１の入力端子、前記第２の論理ゲートの前記第２の入力端子、前記第３の論理ゲートの前記第１の入力端子、前記第４の論理ゲートの前記第２の入力端子、前記第５の論理ゲートの前記第１の入力端子、前記第６の論理ゲートの前記第１の入力端子、前記第７の論理ゲートの前記第２の入力端子、及び前記第８の論理ゲートの前記第２の入力端子には、それぞれに対応する制御信号が、前記第１〜第４の入力信号のうちの１つが前記第１１の論理ゲートから出力されるように、入力されている。
【０００７】
これによると、第１〜第４の入力信号は、選択された場合には、いずれも第１及び第２の入力端子を２か所ずつ経由する。このため、信号選択回路で生じる遅延が入力信号間で異ならないようにすることができる。また、第１〜第４の入力信号は、いずれも、奇数段目の論理ゲートである第１〜第４、第９、及び第１０の論理ゲートにおいては、第１及び第２の入力端子を１か所ずつ、偶数段目の論理ゲートである第５〜第８、及び第１１の論理ゲートにおいても、第１及び第２の入力端子を１か所ずつ経由することとなる。このため、信号選択回路で生じる遅延が入力信号のレベル変化の向きによって異ならない。
【０００８】
また、本発明に係る信号選択器は、それぞれが４つの入力信号から１つを選択して出力する第１〜第４の信号選択回路と、前記第１〜第４の信号選択回路から出力された信号を入力信号として受け取り、そのうちの１つを選択して出力する第５の信号選択回路とを有する。前記第１〜第５の信号選択回路は、いずれも、それぞれが第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子から前記出力端子までと前記第２の入力端子から前記出力端子までとで遅延時間が異なる第１〜第１１の論理ゲートを有する。前記第１〜第５の信号選択回路のいずれにおいても、４つの入力信号が、前記第１の論理ゲートの前記第２の入力端子、前記第２の論理ゲートの前記第１の入力端子、前記第３の論理ゲートの前記第２の入力端子、及び前記第４の論理ゲートの前記第１の入力端子にそれぞれ入力され、前記第１の論理ゲートの前記出力端子が前記第５の論理ゲートの前記第２の入力端子に、前記第２の論理ゲートの前記出力端子が前記第６の論理ゲートの前記第２の入力端子に、前記第３の論理ゲートの前記出力端子が前記第７の論理ゲートの前記第１の入力端子に、前記第４の論理ゲートの前記出力端子が前記第８の論理ゲートの前記第１の入力端子に接続され、前記第５の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第１の入力端子に、前記第６の論理ゲートの前記出力端子が前記第９の論理ゲートの前記第２の入力端子に、前記第７の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第１の入力端子に、前記第８の論理ゲートの前記出力端子が前記第１０の論理ゲートの前記第２の入力端子に接続され、前記第９の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第１の入力端子に、前記第１０の論理ゲートの前記出力端子が前記第１１の論理ゲートの前記第２の入力端子に接続され、前記第１の論理ゲートの前記第１の入力端子、前記第２の論理ゲートの前記第２の入力端子、前記第３の論理ゲートの前記第１の入力端子、前記第４の論理ゲートの前記第２の入力端子、前記第５の論理ゲートの前記第１の入力端子、前記第６の論理ゲートの前記第１の入力端子、前記第７の論理ゲートの前記第２の入力端子、及び前記第８の論理ゲートの前記第２の入力端子には、それぞれに対応する制御信号が、前記第１〜第４の信号選択回路への入力信号のうちの１つが前記第５の信号選択回路から出力されるように、入力されている。
【０００９】
これによると、第１〜第４の信号選択回路への入力信号は、選択された場合には、いずれも第１及び第２の入力端子を４か所ずつ経由する。このため、信号選択回路で生じる遅延が入力信号間で異ならないようにすることができる。また、第１〜第４の信号選択回路への入力信号は、いずれも、奇数段目の論理ゲートにおいては、第１及び第２の入力端子を２か所ずつ、偶数段目の論理ゲートにおいても、第１及び第２の入力端子を２か所ずつ経由することとなる。このため、信号選択器で生じる遅延が入力信号のレベル変化の向きによって異ならない。
【発明の効果】
【００１０】
本発明によれば、信号選択回路で生じる遅延が入力信号間で異ならないようにすることができる。また、信号選択回路で生じる遅延が入力信号のレベル変化の向きによって異ならないので、選択された入力信号を、そのパルス幅を変化させることなく出力することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
図１は、本発明の実施形態に係る信号選択回路の構成を示す回路図である。図１の信号選択回路は、第１〜第１１の論理ゲートとして、ＮＡＮＤゲート１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１を有している。ＮＡＮＤゲート１１〜２１は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＮＡＮＤゲート１１〜１４は第１段目の論理ゲート、ＮＡＮＤゲート１５〜１８は第２段目の論理ゲート、ＮＡＮＤゲート１９，２０は第３段目の論理ゲート、ＮＡＮＤゲート２１は第４段目の論理ゲートとして動作する。
【００１３】
本明細書においては、各論理ゲートのＡ端子（第１の入力端子）とＢ端子（第２の入力端子）とを明確に区別することとする。ＮＡＮＤゲート１１〜２１のそれぞれにおいて、Ａ端子から出力端子までとＢ端子から出力端子までとで遅延時間が異なるとする。以下で説明する他の種類の論理ゲートについても同様である。
【００１４】
ＮＡＮＤゲート１１のＢ端子には入力信号ＳＧ１、ＮＡＮＤゲート１２のＡ端子には入力信号ＳＧ２、ＮＡＮＤゲート１３のＢ端子には入力信号ＳＧ３、ＮＡＮＤゲート１４のＡ端子には入力信号ＳＧ４が入力されている。ＮＡＮＤゲート１５のＢ端子にはＮＡＮＤゲート１１の出力端子、ＮＡＮＤゲート１６のＢ端子にはＮＡＮＤゲート１２の出力端子、ＮＡＮＤゲート１７のＡ端子にはＮＡＮＤゲート１３の出力端子、ＮＡＮＤゲート１８のＡ端子にはＮＡＮＤゲート１４の出力端子が接続されている。
【００１５】
ＮＡＮＤゲート１９のＡ端子にはＮＡＮＤゲート１５の出力端子、ＮＡＮＤゲート１９のＢ端子にはＮＡＮＤゲート１６の出力端子、ＮＡＮＤゲート２０のＡ端子にはＮＡＮＤゲート１７の出力端子、ＮＡＮＤゲート２０のＢ端子にはＮＡＮＤゲート１８の出力端子が接続されている。ＮＡＮＤゲート２１のＡ端子にはＮＡＮＤゲート１９の出力端子、ＮＡＮＤゲート２１のＢ端子にはＮＡＮＤゲート２０の出力端子が接続されている。ＮＡＮＤゲート２１の出力端子からは、入力信号ＳＧ１〜ＳＧ４から選択された１つが、図１の信号選択回路の出力信号として出力される。
【００１６】
ＮＡＮＤゲート１１のＡ端子、ＮＡＮＤゲート１２のＢ端子、ＮＡＮＤゲート１３のＡ端子、ＮＡＮＤゲート１４のＢ端子、ＮＡＮＤゲート１５のＡ端子、ＮＡＮＤゲート１６のＡ端子、ＮＡＮＤゲート１７のＢ端子、ＮＡＮＤゲート１８のＢ端子には、それぞれに対応する制御信号が、入力信号ＳＧ１〜ＳＧ４のうちの１つがＮＡＮＤゲート２１から出力されるように、制御バス２９を経由して入力されている。
【００１７】
例えば入力信号ＳＧ１が選択される場合には、入力信号ＳＧ１がＮＡＮＤゲート２１から出力されるように、制御信号が入力される。すなわち、ＮＡＮＤゲート１１のＡ端子、ＮＡＮＤゲート１２のＢ端子、ＮＡＮＤゲート１３のＡ端子、ＮＡＮＤゲート１４のＢ端子には、例えば“Ｈ”（高電位），“Ｌ”（低電位），“Ｌ”，“Ｌ”がそれぞれ制御信号として入力される。ＮＡＮＤゲート１２〜１４の出力がいずれも“Ｈ”になるので、入力信号ＳＧ１のみが伝達されるように、ＮＡＮＤゲート１５のＡ端子、ＮＡＮＤゲート１６のＡ端子、ＮＡＮＤゲート１７のＢ端子、ＮＡＮＤゲート１８のＢ端子には、例えば“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”がそれぞれ制御信号として入力される。
【００１８】
図２は、図１の回路に入力される入力信号ＳＧ１〜ＳＧ４の例を示すタイミングチャートである。図２のように、入力信号ＳＧ１〜ＳＧ４は、時間ΔＴずつ時間差を有している。各入力信号ＳＧ１〜ＳＧ４のＮＡＮＤゲート２１の出力端子に至る経路に関して、経由する論理ゲートの入力端子を経由する順に示すと、入力信号ＳＧ１についてはＢＢＡＡ、入力信号ＳＧ２についてはＡＢＢＡ、入力信号ＳＧ３についてはＢＡＡＢ、入力信号ＳＧ４についてはＡＡＢＢとなる。すなわち、入力信号ＳＧ１〜ＳＧ４のいずれについても、奇数段目のＮＡＮＤゲートにおいては、Ａ端子及びＢ端子を１か所ずつ、偶数段目のＮＡＮＤゲートにおいても、Ａ端子及びＢ端子を１か所ずつ経由することとなる。
【００１９】
次に遅延時間について検討する。図３は、ＮＡＮＤゲート及びその入出力信号を示す説明図である。図４は、図３のＮＡＮＤゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＡ１を示すタイミングチャートである。図５は、図３のＮＡＮＤゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＡ２を示すタイミングチャートである。図６は、図３のＮＡＮＤゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＡ３を示すタイミングチャートである。図７は、図３のＮＡＮＤゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＡ４を示すタイミングチャートである。図１のＮＡＮＤゲート１１〜２１も、図３のＮＡＮＤゲートと同様の特性を有しているとする。
【００２０】
入力信号ＳＧ１〜ＳＧ４が立ち上がる際に図１の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＮＡ３＋ΔＮＡ４＋ΔＮＡ１＋ΔＮＡ２である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＮＡ１＋ΔＮＡ４＋ΔＮＡ３＋ΔＮＡ２、ΔＮＡ３＋ΔＮＡ２＋ΔＮＡ１＋ΔＮＡ４、ΔＮＡ１＋ΔＮＡ２＋ΔＮＡ３＋ΔＮＡ４となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち上がりエッジに関する遅延時間が同じになる。
【００２１】
入力信号ＳＧ１〜ＳＧ４が立ち下がる際に図１の信号選択回路で生じる時間を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＮＡ４＋ΔＮＡ３＋ΔＮＡ２＋ΔＮＡ１である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＮＡ２＋ΔＮＡ３＋ΔＮＡ４＋ΔＮＡ１、ΔＮＡ４＋ΔＮＡ１＋ΔＮＡ２＋ΔＮＡ３、ΔＮＡ２＋ΔＮＡ１＋ΔＮＡ４＋ΔＮＡ３となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち下がりエッジに関する遅延時間が同じになる。
【００２２】
また、立ち上がりエッジに関する遅延時間と、立ち下がりエッジに関する遅延時間とが同じになるので、入力信号ＳＧ１〜ＳＧ４が、そのパルスの幅が変化することなく図１の信号選択回路から出力される。
【００２３】
図８は、本発明の実施形態に係る信号選択回路の第１変形例の構成を示す回路図である。図８の信号選択回路は、ＮＯＲゲート３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１を有している。ＮＯＲゲート３１〜４１は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＮＯＲゲート３１〜３４は第１段目の論理ゲート、ＮＯＲゲート３５〜３８は第２段目の論理ゲート、ＮＯＲゲート３９，４０は第３段目の論理ゲート、ＮＯＲゲート４１は第４段目の論理ゲートとして動作する。
【００２４】
ＮＯＲゲート３１のＢ端子には入力信号ＳＧ１、ＮＯＲゲート３２のＡ端子には入力信号ＳＧ２、ＮＯＲゲート３３のＢ端子には入力信号ＳＧ３、ＮＯＲゲート３４のＡ端子には入力信号ＳＧ４が入力されている。ＮＯＲゲート４１の出力端子からは、入力信号ＳＧ１〜ＳＧ４から選択された１つが、図８の信号選択回路の出力信号として出力される。
【００２５】
ＮＯＲゲート３１のＡ端子、ＮＯＲゲート３２のＢ端子、ＮＯＲゲート３３のＡ端子、ＮＯＲゲート３４のＢ端子、ＮＯＲゲート３５のＡ端子、ＮＯＲゲート３６のＡ端子、ＮＯＲゲート３７のＢ端子、ＮＯＲゲート３８のＢ端子には、それぞれに対応する制御信号が、制御バス４９を経由して入力されている。
【００２６】
例えば入力信号ＳＧ１が選択される場合には、入力信号ＳＧ１がＮＯＲゲート４１から出力されるように、制御信号が入力される。すなわち、ＮＯＲゲート３１のＡ端子、ＮＯＲゲート３２のＢ端子、ＮＯＲゲート３３のＡ端子、ＮＯＲゲート３４のＢ端子には、例えば“Ｌ”，“Ｈ”，“Ｈ”，“Ｈ”がそれぞれ制御信号として入力される。ＮＯＲゲート３２〜３４の出力がいずれも“Ｌ”になるので、入力信号ＳＧ１のみが伝達されるように、ＮＯＲゲート３５のＡ端子、ＮＯＲゲート３６のＡ端子、ＮＯＲゲート３７のＢ端子、ＮＯＲゲート３８のＢ端子には、例えば“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”がそれぞれ制御信号として入力される。
【００２７】
各入力信号ＳＧ１〜ＳＧ４のＮＯＲゲート４１の出力端子に至る経路に関して、経由する論理ゲートの入力端子を経由する順に示すと、入力信号ＳＧ１についてはＢＢＡＡ、入力信号ＳＧ２についてはＡＢＢＡ、入力信号ＳＧ３についてはＢＡＡＢ、入力信号ＳＧ４についてはＡＡＢＢとなる。すなわち、入力信号ＳＧ１〜ＳＧ４のいずれについても、奇数段目のＮＯＲゲートにおいては、Ａ端子及びＢ端子を１か所ずつ、偶数段目のＮＯＲゲートにおいても、Ａ端子及びＢ端子を１か所ずつ経由することとなる。
【００２８】
次に遅延時間について検討する。図９は、ＮＯＲゲート及びその入出力信号を示す説明図である。図１０は、図９のＮＯＲゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＯ１を示すタイミングチャートである。図１１は、図９のＮＯＲゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＯ２を示すタイミングチャートである。図１２は、図９のＮＯＲゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＯ３を示すタイミングチャートである。図１３は、図９のＮＯＲゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＯ４を示すタイミングチャートである。
図８のＮＯＲゲート３１〜４１も、図９のＮＯＲゲートと同様の特性を有しているとする。
【００２９】
入力信号ＳＧ１〜ＳＧ４が立ち上がる際に図８の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＮＯ３＋ΔＮＯ４＋ΔＮＯ１＋ΔＮＯ２である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＮＯ１＋ΔＮＯ４＋ΔＮＯ３＋ΔＮＯ２、ΔＮＯ３＋ΔＮＯ２＋ΔＮＯ１＋ΔＮＯ４、ΔＮＯ１＋ΔＮＯ２＋ΔＮＯ３＋ΔＮＯ４となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち上がりエッジに関する遅延時間が同じになる。
【００３０】
入力信号ＳＧ１〜ＳＧ４が立ち下がる際に図８の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＮＯ４＋ΔＮＯ３＋ΔＮＯ２＋ΔＮＯ１である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＮＯ２＋ΔＮＯ３＋ΔＮＯ４＋ΔＮＯ１、ΔＮＯ４＋ΔＮＯ１＋ΔＮＯ２＋ΔＮＯ３、ΔＮＯ２＋ΔＮＯ１＋ΔＮＯ４＋ΔＮＯ３となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち下がりエッジに関する遅延時間が同じになる。
【００３１】
また、立ち上がりエッジに関する遅延時間と、立ち下がりエッジに関する遅延時間とが同じになるので、入力信号ＳＧ１〜ＳＧ４が、そのパルスの幅が変化することなく図８の信号選択回路から出力される。
【００３２】
図１４は、本発明の実施形態に係る信号選択回路の第２変形例の構成を示す回路図である。図１４の信号選択回路は、ＡＮＤゲート５１，５２，５３，５４，５９，６０と、ＯＲゲート７５，７６，７７，７８，８１とを有している。ＡＮＤゲート５１〜５４，５９，６０は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＯＲゲート７５〜７８，８１は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＡＮＤゲート５１〜５４は第１段目の論理ゲート、ＯＲゲート７５〜７８は第２段目の論理ゲート、ＡＮＤゲート５９，６０は第３段目の論理ゲート、ＯＲゲート８１は第４段目の論理ゲートとして動作する。
【００３３】
ＡＮＤゲート５１のＢ端子には入力信号ＳＧ１、ＡＮＤゲート５２のＡ端子には入力信号ＳＧ２、ＡＮＤゲート５３のＢ端子には入力信号ＳＧ３、ＡＮＤゲート５４のＡ端子には入力信号ＳＧ４が入力されている。ＯＲゲート８１の出力端子からは、入力信号ＳＧ１〜ＳＧ４から選択された１つが、図１４の信号選択回路の出力信号として出力される。
【００３４】
ＡＮＤゲート５１のＡ端子、ＡＮＤゲート５２のＢ端子、ＡＮＤゲート５３のＡ端子、ＡＮＤゲート５４のＢ端子、ＯＲゲート７５のＡ端子、ＯＲゲート７６のＡ端子、ＯＲゲート７７のＢ端子、ＯＲゲート７８のＢ端子には、それぞれに対応する制御信号が、制御バス６９を経由して入力されている。
【００３５】
例えば入力信号ＳＧ１が選択される場合には、入力信号ＳＧ１がＯＲゲート８１から出力されるように、制御信号が入力される。すなわち、ＡＮＤゲート５１のＡ端子、ＡＮＤゲート５２のＢ端子、ＡＮＤゲート５３のＡ端子、ＡＮＤゲート５４のＢ端子には、例えば“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”がそれぞれ制御信号として入力される。ＡＮＤゲート５２〜５４の出力がいずれも“Ｌ”になるので、入力信号ＳＧ１のみが伝達されるように、ＯＲゲート７５のＡ端子、ＯＲゲート７６のＡ端子、ＯＲゲート７７のＢ端子、ＯＲゲート７８のＢ端子には、例えば“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”がそれぞれ制御信号として入力される。
【００３６】
各入力信号ＳＧ１〜ＳＧ４のＯＲゲート８１の出力端子に至る経路に関して、経由する論理ゲートの入力端子を経由する順に示すと、入力信号ＳＧ１についてはＢＢＡＡ、入力信号ＳＧ２についてはＡＢＢＡ、入力信号ＳＧ３についてはＢＡＡＢ、入力信号ＳＧ４についてはＡＡＢＢとなる。すなわち、入力信号ＳＧ１〜ＳＧ４のいずれについても、奇数段目のＡＮＤゲートにおいては、Ａ端子及びＢ端子を１か所ずつ、偶数段目のＯＲゲートにおいても、Ａ端子及びＢ端子を１か所ずつ経由することとなる。
【００３７】
次に遅延時間について検討する。図１５は、ＡＮＤゲート及びその入出力信号を示す説明図である。図１６は、図１５のＡＮＤゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＡ１を示すタイミングチャートである。図１７は、図１５のＡＮＤゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＡ２を示すタイミングチャートである。図１８は、図１５のＡＮＤゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＡ３を示すタイミングチャートである。図１９は、図１５のＡＮＤゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＡ４を示すタイミングチャートである。図１４のＡＮＤゲート５１〜５４，５９，６０も、図１５のＡＮＤゲートと同様の特性を有しているとする。
【００３８】
図２０は、ＯＲゲート及びその入出力信号を示す説明図である。図２１は、図２０のＯＲゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＯ１を示すタイミングチャートである。図２２は、図２０のＯＲゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＯ２を示すタイミングチャートである。図２３は、図２０のＯＲゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＯ３を示すタイミングチャートである。図２４は、図２０のＯＲゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＯ４を示すタイミングチャートである。図１４のＯＲゲート７５〜７８，８１も、図２０のＯＲゲートと同様の特性を有しているとする。
【００３９】
入力信号ＳＧ１〜ＳＧ４が立ち上がる際に図１４の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＡ３＋ΔＯ３＋ΔＡ１＋ΔＯ１である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＡ１＋ΔＯ３＋ΔＡ３＋ΔＯ１、ΔＡ３＋ΔＯ１＋ΔＡ１＋ΔＯ３、ΔＡ１＋ΔＯ１＋ΔＡ３＋ΔＯ３となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち上がりエッジに関する遅延時間が同じになる。
【００４０】
入力信号ＳＧ１〜ＳＧ４が立ち下がる際に図１４の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＡ４＋ΔＯ４＋ΔＡ２＋ΔＯ２である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＡ２＋ΔＯ４＋ΔＡ４＋ΔＯ２、ΔＡ４＋ΔＯ２＋ΔＡ２＋ΔＯ４、ΔＡ２＋ΔＯ２＋ΔＡ４＋ΔＯ４となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち下がりエッジに関する遅延時間が同じになる。
【００４１】
また、立ち上がりエッジに関する遅延時間と、立ち下がりエッジに関する遅延時間とが同じになるので、入力信号ＳＧ１〜ＳＧ４が、そのパルスの幅が変化することなく図１４の信号選択回路から出力される。
【００４２】
図２５は、本発明の実施形態に係る信号選択回路の第３変形例の構成を示す回路図である。図２５の信号選択回路は、ＯＲゲート７１，７２，７３，７４，７９，８０と、ＡＮＤゲート５５，５６，５７，５８，６１とを有している。ＯＲゲート７１〜７４，７９，８０は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＡＮＤゲート５５〜５８，６１は、いずれも同様に構成されており、２つの入力端子（Ａ端子及びＢ端子）と、１つの出力端子とを有している。ＯＲゲート７１〜７４は第１段目の論理ゲート、ＡＮＤゲート５５〜５８は第２段目の論理ゲート、ＯＲゲート７９，８０は第３段目の論理ゲート、ＡＮＤゲート６１は第４段目の論理ゲートとして動作する。
【００４３】
ＯＲゲート７１のＢ端子には入力信号ＳＧ１、ＯＲゲート７２のＡ端子には入力信号ＳＧ２、ＯＲゲート７３のＢ端子には入力信号ＳＧ３、ＯＲゲート７４のＡ端子には入力信号ＳＧ４が入力されている。ＡＮＤゲート６１の出力端子からは、入力信号ＳＧ１〜ＳＧ４から選択された１つが、図１４の信号選択回路の出力信号として出力される。
【００４４】
ＯＲゲート７１のＡ端子、ＯＲゲート７２のＢ端子、ＯＲゲート７３のＡ端子、ＯＲゲート７４のＢ端子、ＡＮＤゲート５５のＡ端子、ＡＮＤゲート５６のＡ端子、ＡＮＤゲート５７のＢ端子、ＡＮＤゲート５８のＢ端子には、それぞれに対応する制御信号が、制御バス８９を経由して入力されている。
【００４５】
例えば入力信号ＳＧ１が選択される場合には、入力信号ＳＧ１がＡＮＤゲート６１から出力されるように、制御信号が入力される。すなわち、ＯＲゲート７１のＡ端子、ＯＲゲート７２のＢ端子、ＯＲゲート７３のＡ端子、ＯＲゲート７４のＢ端子には、例えば“Ｌ”，“Ｈ”，“Ｈ”，“Ｈ”がそれぞれ制御信号として入力される。ＯＲゲート７２〜７４の出力がいずれも“Ｈ”になるので、入力信号ＳＧ１のみが伝達されるように、ＡＮＤゲート５５のＡ端子、ＡＮＤゲート５６のＡ端子、ＡＮＤゲート５７のＢ端子、ＡＮＤゲート５８のＢ端子には、例えば“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”がそれぞれ制御信号として入力される。
【００４６】
各入力信号ＳＧ１〜ＳＧ４のＡＮＤゲート６１の出力端子に至る経路に関して、経由する論理ゲートの入力端子を経由する順に示すと、入力信号ＳＧ１についてはＢＢＡＡ、入力信号ＳＧ２についてはＡＢＢＡ、入力信号ＳＧ３についてはＢＡＡＢ、入力信号ＳＧ４についてはＡＡＢＢとなる。すなわち、入力信号ＳＧ１〜ＳＧ４のいずれについても、奇数段目のＯＲゲートにおいては、Ａ端子及びＢ端子を１か所ずつ、偶数段目のＡＮＤゲートにおいても、Ａ端子及びＢ端子を１か所ずつ経由することとなる。
【００４７】
次に遅延時間について検討する。図２５のＡＮＤゲート５５〜５８，６１も、図１５のＡＮＤゲートと同様の特性を有しているとし、図２５のＯＲゲート７１〜７４，７９，８０も、図２０のＯＲゲートと同様の特性を有しているとする。
【００４８】
入力信号ＳＧ１〜ＳＧ４が立ち上がる際に図２５の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＯ３＋ΔＡ３＋ΔＯ１＋ΔＡ１である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＯ１＋ΔＡ３＋ΔＯ３＋ΔＡ１、ΔＯ３＋ΔＡ１＋ΔＯ１＋ΔＡ３、ΔＯ１＋ΔＡ１＋ΔＯ３＋ΔＡ３となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち上がりエッジに関する遅延時間が同じになる。
【００４９】
入力信号ＳＧ１〜ＳＧ４が立ち下がる際に図２５の信号選択回路で生じる遅延を求める。入力信号ＳＧ１が経由する入力端子は順にＢＢＡＡであるので、入力信号ＳＧ１に対する遅延時間は、ΔＯ４＋ΔＡ４＋ΔＯ２＋ΔＡ２である。同様に、入力信号ＳＧ２〜ＳＧ４に対する遅延時間は、それぞれ、ΔＯ２＋ΔＡ４＋ΔＯ４＋ΔＡ２、ΔＯ４＋ΔＡ２＋ΔＯ２＋ΔＡ４、ΔＯ２＋ΔＡ２＋ΔＯ４＋ΔＡ４となる。つまり、入力信号ＳＧ１〜ＳＧ４のいずれについても、立ち下がりエッジに関する遅延時間が同じになる。
【００５０】
また、立ち上がりエッジに関する遅延時間と、立ち下がりエッジに関する遅延時間とが同じになるので、入力信号ＳＧ１〜ＳＧ４が、そのパルスの幅が変化することなく図２５の信号選択回路から出力される。
【００５１】
図２６は、本発明の実施形態に係る信号選択器の構成を示す回路図である。図２６の信号選択器は、信号選択回路１１０，１３０，１５０，１７０，１９０を有している。信号選択回路１１０，１３０，１５０，１７０，１９０は、いずれも、図１の信号選択回路と同様に構成されている。
【００５２】
信号選択回路１１０には入力信号ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４が、信号選択回路１３０には入力信号ＳＧ５，ＳＧ６，ＳＧ７，ＳＧ８が、信号選択回路１５０には入力信号ＳＧ９，ＳＧ１０，ＳＧ１１，ＳＧ１２が、信号選択回路１７０には入力信号ＳＧ１３，ＳＧ１４，ＳＧ１５，ＳＧ１６が入力されている。信号選択回路１１０，１３０，１５０，１７０の出力信号が、信号選択回路１９０に、４つの入力信号として与えられている。
【００５３】
図２６の信号選択器は、入力信号ＳＧ１〜ＳＧ１６から１つを制御信号に従って選択して出力する。信号選択回路１１０，１３０，１５０，１７０，１９０のＮＡＮＤゲートには、それぞれに対応する制御信号が、信号選択回路１１０，１３０，１５０，１７０への入力信号のうちの１つが信号選択回路１９０から出力されるように、制御バス１０９を経由して入力されている。例えば入力信号ＳＧ１が選択される場合には、信号選択回路１１０が入力信号ＳＧ１を選択し、信号選択回路１９０が信号選択回路１１０の出力信号を選択して出力するように、制御信号が入力される。各信号選択回路の動作は、図１を参照して説明した動作とほぼ同様であるので、その詳細な説明は省略する。
【００５４】
各入力信号ＳＧ１〜ＳＧ１６についての信号選択回路１９０の出力端子に至る経路に関して、経由する論理ゲートの入力端子を経由する順に示すと、入力信号ＳＧ１についてはＢＢＡＡＢＢＡＡ、入力信号ＳＧ２についてはＡＢＢＡＢＢＡＡ、入力信号ＳＧ３についてはＢＡＡＢＢＢＡＡ、入力信号ＳＧ４についてはＡＡＢＢＢＢＡＡ、入力信号ＳＧ５についてはＢＢＡＡＡＢＢＡ、入力信号ＳＧ６についてはＡＢＢＡＡＢＢＡ、入力信号ＳＧ７についてはＢＡＡＢＡＢＢＡ、入力信号ＳＧ８についてはＡＡＢＢＡＢＢＡ、入力信号ＳＧ９についてはＢＢＡＡＢＡＡＢ、入力信号ＳＧ１０についてはＡＢＢＡＢＡＡＢ、入力信号ＳＧ１１についてはＢＡＡＢＢＡＡＢ、入力信号ＳＧ１２についてはＡＡＢＢＢＡＡＢ、入力信号ＳＧ１３についてはＢＢＡＡＡＡＢＢ、入力信号ＳＧ１４についてはＡＢＢＡＡＡＢＢ、入力信号ＳＧ１５についてはＢＡＡＢＡＡＢＢ、入力信号ＳＧ１６についてはＡＡＢＢＡＡＢＢとなる。すなわち、入力信号ＳＧ１〜ＳＧ１６のいずれについても、奇数段目のＮＡＮＤゲートにおいては、Ａ端子及びＢ端子を２か所ずつ、偶数段目のＮＡＮＤゲートにおいても、Ａ端子及びＢ端子を２か所ずつ経由することとなる。
【００５５】
したがって、図１の信号選択回路と同様に入力信号ＳＧ１〜ＳＧ１６についての遅延時間を求めると、図２６の信号選択器においても、立ち上がりエッジに関する遅延時間と、立ち下がりエッジに関する遅延時間とが同じになることがわかる。このため、入力信号ＳＧ１〜ＳＧ１６が、そのパルスの幅が変化することなく図２６の信号選択器から出力される。
【００５６】
なお、図２６の信号選択器に入力信号ＳＧ１〜ＳＧ１６が入力される場合について説明したが、入力信号の数が１６未満であってもよく、この場合においても、この信号選択器によって生じる遅延は各入力信号間で同一である。
【００５７】
また、複数の図１の信号選択回路が２段のカスケード接続されている場合について説明したが、図１の信号選択回路をｎ段のカスケード接続して信号選択器を構成するようにしてもよい。この場合、４のｎ乗以下の入力信号から１つを選択することが可能となる。
【００５８】
また、図１の信号選択回路のみを用いて信号選択器を構成する場合ついて説明したが、図１の信号選択回路に代えて図８，１４，２５の信号選択回路等を用いるようにしてもよい。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明は、遅延時間が入力信号間で異ならないようにすることができるので、信号選択回路等について有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係る信号選択回路の構成を示す回路図である。
【図２】図１の回路に入力される入力信号ＳＧ１〜ＳＧ４の例を示すタイミングチャートである。
【図３】ＮＡＮＤゲート及びその入出力信号を示す説明図である。
【図４】図３のＮＡＮＤゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＡ１を示すタイミングチャートである。
【図５】図３のＮＡＮＤゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＡ２を示すタイミングチャートである。
【図６】図３のＮＡＮＤゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＡ３を示すタイミングチャートである。
【図７】図３のＮＡＮＤゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＡ４を示すタイミングチャートである。
【図８】本発明の実施形態に係る信号選択回路の第１変形例の構成を示す回路図である。
【図９】ＮＯＲゲート及びその入出力信号を示す説明図である。
【図１０】図９のＮＯＲゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＯ１を示すタイミングチャートである。
【図１１】図９のＮＯＲゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＯ２を示すタイミングチャートである。
【図１２】図９のＮＯＲゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＮＯ３を示すタイミングチャートである。
【図１３】図９のＮＯＲゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＮＯ４を示すタイミングチャートである。
【図１４】本発明の実施形態に係る信号選択回路の第２変形例の構成を示す回路図である。
【図１５】ＡＮＤゲート及びその入出力信号を示す説明図である。
【図１６】図１５のＡＮＤゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＡ１を示すタイミングチャートである。
【図１７】図１５のＡＮＤゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＡ２を示すタイミングチャートである。
【図１８】図１５のＡＮＤゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＡ３を示すタイミングチャートである。
【図１９】図１５のＡＮＤゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＡ４を示すタイミングチャートである。
【図２０】ＯＲゲート及びその入出力信号を示す説明図である。
【図２１】図２０のＯＲゲートのＡ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＯ１を示すタイミングチャートである。
【図２２】図２０のＯＲゲートのＡ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＯ２を示すタイミングチャートである。
【図２３】図２０のＯＲゲートのＢ端子に入力された信号が立ち上がる場合に、このゲートで生じる遅延時間ΔＯ３を示すタイミングチャートである。
【図２４】図２０のＯＲゲートのＢ端子に入力された信号が立ち下がる場合に、このゲートで生じる遅延時間ΔＯ４を示すタイミングチャートである。
【図２５】本発明の実施形態に係る信号選択回路の第３変形例の構成を示す回路図である。
【図２６】本発明の実施形態に係る信号選択器の構成を示す回路図である。
【符号の説明】
【００６１】
１１〜２１  ＮＡＮＤゲート
３１〜４１  ＮＯＲゲート
５１〜６１  ＡＮＤゲート
７１〜８１  ＯＲゲート
１１０，１３０，１５０，１７０，１９０  信号選択回路
【図１】
2010057043.tif 000003
【図２】
2010057043.tif 000004
【図３】
2010057043.tif 000005
【図４】
2010057043.tif 000006
【図５】
2010057043.tif 000007
【図６】
2010057043.tif 000008
【図７】
2010057043.tif 000009
【図８】
2010057043.tif 000010
【図９】
2010057043.tif 000011
【図１０】
2010057043.tif 000012
【図１１】
2010057043.tif 000013
【図１２】
2010057043.tif 000014
【図１３】
2010057043.tif 000015
【図１４】
2010057043.tif 000016
【図１５】
2010057043.tif 000017
【図１６】
2010057043.tif 000018
【図１７】
2010057043.tif 000019
【図１８】
2010057043.tif 000020
【図１９】
2010057043.tif 000021
【図２０】
2010057043.tif 000022
【図２１】
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【図２２】
2010057043.tif 000024
【図２３】
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【図２４】
2010057043.tif 000026
【図２５】
2010057043.tif 000027
【図２６】
2010057043.tif 000028