(57)【要約】【課題】高耐圧を要求されるＭＯＳトランジスタおよびその製造方法を提供する。【解決手段】ＬＯＣＯＳ酸化膜を用いたオフセットＭＯＳトランジスタにおいて、高耐圧が要求されるドレイン拡散層周辺のＬＯＣＯＳ酸化膜をエッチングし、ＬＯＣＯＳ酸化膜が薄くなった領域の下方の半導体基板表面領域にまでドレイン拡散層を形成することによって、ドレイン拡散層端部がオフセット拡散層によってカバーされるため、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても安全に動作しうるＭＯＳトランジスタとなる。【選択図】図２
2010034302.tif 000002
【特許請求の範囲】
【請求項１】
ＬＯＣＯＳオフセット型電界効果トランジスタを含む半導体装置の製造において、
第１導電型の半導体基板上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に窒化膜を形成する工程と、フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型のオフセット拡散層を形成する工程と、
前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化膜および前記犠牲酸化膜を除去する工程と、
前記半導体基板表面にゲート酸化膜を形成し、多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって所望の領域のみ多結晶シリコン膜をエッチングする工程と、
フォトレジストを用いたパターンによって前記ＬＯＣＯＳ酸化膜形成部であってその下方にドレイン拡散層となる高濃度拡散層が形成される領域の酸化膜を、前記ドレイン拡散層に近づくにつれて膜厚が薄くなるようにエッチングする工程と、
イオン注入法を用いて第２導電型の高濃度拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の前記ＬＯＣＯＳ酸化膜をエッチングする工程において、等方性エッチングを行うことを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板の表面に一部に設けられた両端を有するゲート酸化膜と、
前記ゲート酸化膜の一端の前記半導体基板の第１の表面近傍に設けられた第２導電型のソース拡散層と、
前記ゲート酸化膜の他端において前記ゲート酸化膜にその一端が接している、両端を有するＬＯＣＯＳ酸化膜と、
前記ゲート酸化膜の上に前記ソース拡散層の端部から前記ＬＯＣＯＳ酸化膜にかけて跨るように配置されたゲート電極と、
前記LOCOS酸化膜の下方となる前記半導体基板の第２の表面近傍に設けられた第２導電型のオフセット拡散層と、
前記ゲート酸化膜に対して反対側となる前記ＬＯＣＯＳ酸化膜の他端に隣接して、前記半導体基板の第３の表面近傍に設けられた、第２導電型のドレイン拡散層とからなる半導体装置であって、
前記ＬＯＣＯＳ酸化膜は、前記ゲート電極から離間した位置から前記ＬＯＣＯＳ酸化膜の他端にかけて連続的にその厚さが当初の厚さより薄くなっており、前記ＬＯＣＯＳ酸化膜の他端においては前記ＬＯＣＯＳ酸化膜の表面は前記ドレイン拡散層の表面である前記半導体基板の表面よりも下に位置し、薄くなった領域の下方の前記半導体基板の第４の表面近傍まで前記ドレイン拡散層の端部が広がり、前記オフセット拡散層と重なり合っている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧を有するＬＯＣＯＳオフセット型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、ボルテージレギューレータやスイッチングレギュレータと呼ばれる電源電圧を制御し一定電圧を出力するＩＣにおいて、市場の要求は多様化しており、例えば50Ｖ以上の電圧帯においても保障できるＩＣが求められるようになってきている。高耐圧を有するＩＣにおいて用いられる電界効果トランジスタ(以下ＭＯＳトランジスタ)としては、従来の高耐圧を有するプレーナ型のＭＯＳトランジスタとして、ＬＯＣＯＳオフセットドレイン構造のＭＯＳトランジスタが挙げられる。
【０００３】
図３にＬＯＣＯＳオフセット型ＭＯＳトランジスタの製造方法を示す。図３(a)に示すようにＰ型シリコン基板に犠牲酸化膜２２および窒化膜２１を堆積し、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして選択的に窒化膜２１を除去し、イオン注入法を用いてＮ型のオフセット拡散層３１を形成する。次に図３(b)に示すように窒化膜２１をパターンとし、例えばＷｅｔ酸化により選択的にＬＯＣＯＳ酸化膜２３を形成する。次に、窒化膜２１および犠牲酸化膜２２を除去し、ゲート酸化膜２４を形成し、例えば多結晶シリコン膜をゲート酸化膜２４上に堆積する。そして、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして多結晶シリコン膜を除去することでゲート電極２５を形成し、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法によりＮ型のドレイン拡散層３４およびソース拡散層３５を形成し、図３(c)を得る。
【０００４】
図３(c)に示す従来構造においては、ゲート電極とドレイン電極間における電界緩和はＬＯＣＯＳ酸化膜２３の厚さおよびオフセット拡散層３１の濃度を適切に選択することで高耐圧化することが可能ではある。しかし、オフセット拡散層３１とドレイン拡散層３４の接合部分に関しては、製造プロセスにおけるＬＯＣＯＳ酸化膜２３の厚さや窒化膜２１の厚さのばらつきにより、ドレイン拡散層下部エッジ３４ａをオフセット拡散層３１がカバーしきれず、ドレイン拡散層下部エッジ３４ａへの電界集中を緩和するには、不十分な構造となっている。例えばオフセット拡散層３１の濃度を十分濃くし、オフセット拡散層３１をドレイン拡散層下部エッジ３４ａまで拡散させた場合は、オフセット拡散層３１の空乏層が伸びなくなることによりゲート電極とドレイン電極間における電界が強まり、比較的低い電圧においてなだれ降伏を起す要因となる。５０Ｖなどの高耐圧素子のデバイス設計において上記構造を適用することは困難な状況となる。
【０００５】
上記の対策として、特許文献１に示されるように、ＬＯＣＯＳオフセット型ＭＯＳトランジスタのオフセット部分にトレンチを形成し、オフセット拡散層を形成し、そこにＬＯＣＯＳ酸化膜を埋め込むことで高濃度ドレイン層の電界集中領域をオフセット拡散にてカバーする方法がある。
【特許文献１】特開平６−２９３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されているＭＯＳトランジスタの構造においては、実効的なオフセット拡散層幅が大きくなる為、抵抗成分が大きくなりＭＯＳトランジスタとしての駆動能力が低下することになる。また、ＬＯＣＯＳ酸化膜が埋め込まれている凹部分の形状が下広がりになることによって、オフセット拡散層も下広がり構造となり、ＭＯＳトランジスタのチャネル方向に対しても拡散層が伸びる構造となっている。これにより、ドレイン電極に高電圧が印加された際にドレインオフセット拡散層と基板で生じる空乏層がソース拡散層側の空乏層と接合することによってパンチスルー現象によってリーク電流が流れてしまうことを防止する為に、ＭＯＳトランジスタのゲート長は大きく取る必要がある。特にドレイン電極およびソース電極の両者に高耐圧が要求される構造の場合においては顕著になる為、サイズ増大により製造コストに大きく影響を与えることになる。
【０００７】
そしてなにより、オフセット領域の凹部の形成および凹部に埋め込むＬＯＣＯＳ酸化膜の形成における製造ばらつきによって、ゲート電極とドレイン電極間における耐圧が変動する構造となっている。例えば凹部が製造ばらつきにより深くなり、ＬＯＣＯＳ酸化膜は薄く成長したとすると、オフセット拡散層のチャネル端部分は角が立った形状となり、電界集中が発生することにより極端に耐圧が低下することになる。よって、製造ばらつきなどを考慮すると、上記構造において高耐圧を保障することは非常に困難と言える。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）ＬＯＣＯＳオフセット型電界効果トランジスタを含む半導体装置の製造において、
第１導電型の半導体基板上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に窒化膜を形成する工程と、フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型のオフセット拡散層を形成する工程と、
前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化膜および前記犠牲酸化膜を除去する工程と、
前記半導体基板表面にゲート酸化膜を形成し、多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって所望の領域のみ多結晶シリコン膜をエッチングする工程と、
フォトレジストを用いたパターンによって前記ＬＯＣＯＳ酸化膜形成部であってその下方にドレイン拡散層となる高濃度拡散層が形成される領域の酸化膜を、前記ドレイン拡散層に近づくにつれて膜厚が薄くなるようにエッチングする工程と、
イオン注入法を用いて第２導電型の高濃度拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法とした。
（２）前記ＬＯＣＯＳ酸化膜をエッチングする工程において、等方性エッチングを行うことを特徴とする半導体装置の製造方法とした。
（３）第１導電型の半導体基板と、
前記半導体基板の表面に一部に設けられた両端を有するゲート酸化膜と、
前記ゲート酸化膜の一端の前記半導体基板の第１の表面近傍に設けられた第２導電型のソース拡散層と、
前記ゲート酸化膜の他端において前記ゲート酸化膜にその一端が接している、両端を有するＬＯＣＯＳ酸化膜と、
前記ゲート酸化膜の上に前記ソース拡散層の端部から前記ＬＯＣＯＳ酸化膜にかけて跨るように配置されたゲート電極と、
前記LOCOS酸化膜の下方となる前記半導体基板の第２の表面近傍に設けられた第２導電型のオフセット拡散層と、
前記ゲート酸化膜に対して反対側となる前記ＬＯＣＯＳ酸化膜の他端に隣接して、前記半導体基板の第３の表面近傍に設けられた、第２導電型のドレイン拡散層とからなる半導体装置であって、
前記ＬＯＣＯＳ酸化膜は、前記ゲート電極から離間した位置から前記ＬＯＣＯＳ酸化膜の他端にかけて連続的にその厚さが当初の厚さより薄くなっており、前記ＬＯＣＯＳ酸化膜の他端においては前記ＬＯＣＯＳ酸化膜の表面は前記ドレイン拡散層の表面である前記半導体基板の表面よりも下に位置し、薄くなった領域の下方の前記半導体基板の第４の表面近傍まで前記ドレイン拡散層の端部が広がり、前記オフセット拡散層と重なり合っている半導体装置とした。
【発明の効果】
【０００９】
ＬＯＣＯＳオフセットＭＯＳトランジスタにおいて、高耐圧が要求されるドレイン拡散層もしくはソース拡散層周辺のＬＯＣＯＳ酸化膜をエッチングし、ＬＯＣＯＳ酸化膜が除去された領域をカバーするようにドレイン拡散層もしくはソース拡散層を形成することによって、ドレイン拡散層もしくはソース電極の下部がオフセット拡散層によってカバーされる為、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても保障しうるＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明による最良の形態について図面を用いて詳細に説明を行なう。
【００１１】
図１(a)〜(d)に本発明の実施例である半導体装置とその製造方法を示す。以下の説明においては、Ｎチャネル型ＭＯＳトランジスタを例に説明を行う。
【００１２】
Ｐ型半導体基板１１上に犠牲酸化膜２２を形成し、犠牲酸化膜２２上に窒化膜２１を形成し、所望の領域が開口するように窒化膜２１をパターニングした後、開口した領域のＰ型半導体基板１１の表面領域にイオン注入法を用いてオフセット拡散層３１を形成した状態を図１(a)に示す。窒化膜２１のパターニングにおいては、窒化膜２１上にフォトレジストを一様に塗布し、フォトリソ法を用いて所望の領域が開口するようにフォトレジストを開口し、パターニングされたフォトレジストをマスクとして、例えばフッ素系ガスを用いてドライエッチングにて行う。また、オフセット拡散層３１をイオン注入法によって形成する際に、マスクは窒化膜２１のエッチングに使用したマスクを用い、オフセット拡散層３１の最終的な不純物濃度が1×1016atom/cm3〜1×1018atom/cm3程度の不純物濃度となるようにする。導入する不純物としてはリンを使用する。注入エネルギーは、導入する不純物量にもよるが最終的なオフセット拡散層３１の半導体基板表面からの深さ方向の拡散距離が0.3mm以上となるように設定する。
【００１３】
次に窒化膜２１をマスクとして、熱酸化処理を行い、図１(b)に示す600nm〜800nm程度のＬＯＣＯＳ酸化膜２３を形成する。そして、窒化膜２１および犠牲酸化膜２２を除去し、ゲート酸化膜２４を熱酸化によって形成する。そして、ゲート酸化膜２４上に例えば化学気相成長法によって膜厚200nm〜400nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する方法もある。その後、導電性を持った多結晶シリコン膜をパターニングし、ＬＯＣＯＳ酸化膜２３の一部からソース領域側のゲート酸化膜２４上に延在してゲート電極２５を形成し、図１(c)に示す構造を得る。
【００１４】
次に、後にドレイン拡散層となる領域周辺が開口するようにフォトレジストを形成し、その両側に位置するＬＯＣＯＳ酸化膜２３の一部および挟まれるゲート酸化膜２４をウェットエッチングにて等方性エッチングする。この時、後にソース拡散層となる領域上のゲート酸化膜２４も同時にエッチングしてもよい。
【００１５】
その後、ＬＯＣＯＳ酸化膜２３の除去されたドレイン拡散層となる領域およびソース拡散層となる領域など所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法を用いて不純物を開口部に注入する。熱処理を経てドレイン拡散層３４およびソース拡散層３５を形成して図１(d)に示す構造を得る。この時、ドレイン拡散層３４およびソース拡散層３５を形成する際のイオン注入法では、導入する不純物はリンもしくは砒素を使用し、ドレイン拡散層３４およびソース拡散層３５の最終的な表面不純物濃度が1×1019atom/cm3以上となるようにする。イオン注入エネルギーは、ドレイン拡散層３４およびソース拡散層３５の半導体基板表面からの深さ方向の拡散距離が0.2um程度となるように設定する。上記にて、ＬＯＣＯＳ酸化膜２３のエッチングにおいて、等方性エッチングを行うことによってＬＯＣＯＳ酸化膜２３のドレイン拡散層３４端は図１(d)に示すようにラウンド型に形成されることになり、オフセット拡散層３１上のＬＯＣＯＳ酸化膜２３厚はドレイン拡散層３４端に近づくに連れて薄くなる形状となる。これにより、イオン注入法を用いてＬＯＣＯＳ酸化膜２３がエッチングされた領域をカバーするようにドレイン拡散層３４を形成することによって、ドレイン拡散層３４端はオフセット拡散層３１内に延びて形成され、さらにエッチング後のＬＯＣＯＳ酸化膜２３の厚さに従って濃度分布を持った状態となる。すなわち、ドレイン拡散層３４端部の不純物濃度はドレイン拡散層３４中心部の不純物濃度に比べ低くなる。つまり、電界緩和する為の拡散層領域がドレイン端部に形成されることになる。また、ドレイン拡散層３４の不純物濃度分布に従いドレイン拡散層３４の深さも変化することからドレイン拡散層下部エッジ３４ｂは滑らかな形状となり、電界集中が生じにくくなる。その結果、高耐圧を保障することが可能となる。
【００１６】
図２は、上述の製造方法を経て作られた本発明の半導体装置を示す模式的断面図である。Ｐ型半導体基板１１上に形成されたオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、基板表面にはＬＯＣＯＳ酸化膜２３が設けられ、ＬＯＣＯＳ酸化膜間の活性領域上のゲート酸化膜２４が形成されている。ＬＯＣＯＳ酸化膜２３と離間した位置に高濃度のＮ型不純物よりなるソース拡散層３５があり、ゲート酸化膜２４上にはゲート電極２５が形成されているが、このゲート電極２５はソース拡散層３５端部からＬＯＣＯＳ酸化膜２３の一部まで跨って形成されている。ＬＯＣＯＳ酸化膜２３の下にはＮ型オフセット拡散層３１が形成されている。オフセット拡散層３１の不純物濃度はソース拡散層３５やドレイン拡散層３４の不純物濃度よりも低い。オフセット拡散層３１の間にはドレイン拡散層３４が設けられており、オフセット拡散層３４に隣接するＬＯＣＯＳ酸化膜２３は一部がウェットエッチング特有の形状であるラウンド状に抉られ、ＬＯＣＯＳ酸化膜２３の端部よりも高濃度のＮ型不純物よりなるドレイン拡散層３４の上部が高くなっている。ドレイン拡散層３４の端部３４は、抉られたＬＯＣＯＳ酸化膜２３端部およびオフセット拡散層３１端部と接しているが、ドレイン拡散層３４端部の不純物濃度はドレイン拡散層３４中心部の不純物濃度に比べると低濃度になっている。以上のような構造とすることにより、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても保障しうるＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
【００１７】
上記においては、Ｎチャネル型ＭＯＳトランジスタを用いて詳細な説明を行っているが、Ｐチャネル型ＭＯＳトランジスタにも適用することは可能であることは言うまでもない。ＭＯＳトランジスタの動作方法として、ソース電極とドレイン電極が入れ替わるような状況において使用する場合には、ソース電極およびドレイン電極の両者において高耐圧を保障しなければならないが、そのような場合でもソース拡散層およびドレイン拡散層に本発明の構造を用いることで耐圧が保障できる。また、本説明では半導体基板上にＭＯＳトランジスタを作成した例を挙げているが、Ｐ型の深い拡散層、所謂ウェル拡散層上に形成されたＭＯＳトランジスタにも適用可能である。さらに、従来のＬＯＣＯＳオフセットＭＯＳトランジスタとチャネル端におけるドレイン構造は変わらない為、従来構造と比較してＭＯＳトランジスタ特性を劣化させることはない。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例である半導体装置の製造方法を示す模式的断面フロー
【図２】本発明の実施例である半導体装置を示す模式的断面図
【図３】従来の実施例による半導体装置の製造方法を示す模式的断面フロー
【符号の説明】
【００１９】
１１  Ｐ型半導体基板
２１  窒化膜
２２  犠牲酸化膜
２３  ＬＯＣＯＳ酸化膜
２４  ゲート酸化膜
２５  ゲート電極
３１  オフセット拡散層
３４  ドレイン拡散層
３５  ソース拡散層
【図１】
2010034302.tif 000003
【図２】
2010034302.tif 000004
【図３】
2010034302.tif 000005