【手続補正書】
【提出日】平成17年10月14日(2005.10.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板のチップ領域に形成されたＭＩＳＦＥＴであって、ソース部およびドレイン部と、第１導体よりなるゲート部と、を有するＭＩＳＦＥＴと、
前記ゲート部と電気的に接続され、前記第１導体より抵抗率の低い第２導体よりなるゲート電極と、
前記ソース部と電気的に接続され、前記第２導体からなるソース電極であって、前記チップ領域内に複数形成されたソース電極と、
前記ゲート電極および前記複数のソース電極のそれぞれの上部に形成されたバンプ電極と、を有する半導体装置であって、
前記ゲート電極およびソース電極は同層であり、
前記ソース電極は複数の領域を有し、
前記ゲート電極は第1部および前記第１部と接続された第２部を有し、
前記ゲート電極の前記第１部は前記チップ領域の周辺部に配置され、
前記ゲート電極の前記第２部は前記第１部に囲まれた領域に配置され、
前記ゲート電極の前記第２部は前記ソース電極の複数の領域の間に位置し、
前記バンプ電極は前記ソース電極の各領域上にそれぞれ配置されていることを特徴とする半導体装置。
【請求項２】  請求項１記載の半導体装置において、
前記ゲート部および前記ソース部は、前記半導体基板の第１面に形成され、
前記ドレイン部は、前記第１面に対向する第２面に形成されることを特徴とする半導体装置。
【請求項３】  請求項１記載の半導体装置において、
前記第１導体は、シリコンを主成分とし、前記第２導体は、アルミニウムを主成分とすることを特徴とする半導体装置。
【請求項４】  請求項１記載の半導体装置において、
前記ゲート部は、前記半導体基板中の溝内に形成された前記第１導体よりなることを特徴とする半導体装置。
【請求項５】  請求項１記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成されることを特徴とする半導体装置。
【請求項６】  請求項１記載の半導体装置において、
前記チップ領域は、略矩形状であり、
前記ゲート電極の前記第２部は、前記チップ領域の長辺方向に延在することを特徴とする半導体装置。
【請求項７】  請求項１記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成され、
前記ゲート電極の前記第２部は、前記ゲート部の延在する方向と直交する方向に延在することを特徴とする半導体装置。
【請求項８】  請求項１記載の半導体装置において、
前記複数のソース電極は、２つのソース電極であることを特徴とする半導体装置。
【請求項９】  請求項１記載の半導体装置は、さらに、
前記ゲート電極および前記複数のソース電極の上部にそれぞれ第１および第２開口部を有する保護膜を有し、
前記バンプ電極は、前記ゲート電極および前記複数のソース電極の上部の前記第１および第２開口部に形成され、前記ゲート電極および前記複数のソース電極と電気的に接続されることを特徴とする半導体装置。
【請求項１０】  請求項９記載の半導体装置において、
前記半導体基板は、前記保護膜中に、第３開口部を有し、
前記第３開口部は、検査に用いられることを特徴とする半導体装置。
【請求項１１】  請求項１記載の半導体装置は、さらに、
複数の外部端子を有するリードフレームを有し、
前記複数の外部端子と前記ゲート電極およびソース電極とは、前記バンプ電極を介して接続されることを特徴とする半導体装置。
【請求項１２】  半導体基板の略矩形状のチップ領域に形成されたＭＩＳＦＥＴを含む半導体装置であって、
前記半導体基板中の複数の溝内部に形成されたシリコン膜よりなるゲート部と、
前記複数の溝の間に形成された第１半導体領域よりなるソース部と、
前記半導体基板の裏面に形成された第２半導体領域よりなるドレイン部と、
前記ゲート部と電気的に接続され、アルミニウム膜よりなるゲート電極と、
前記ソース部と電気的に接続され、前記アルミニウム膜よりなるソース電極と、
前記ドレイン部上に形成され、前記ドレイン部と電気的に接続されたドレイン電極と、
前記ゲート電極および前記２つのソース電極のそれぞれの上部に形成されたバンプ電極と、を有する半導体装置であって、
前記ゲート電極およびソース電極は同層であり、
前記ゲート部の平面形状は、前記チップ領域の短辺方向に延びるストライプ形状を有し、
前記ゲート部はシリコン膜からなり、
前記ソース電極は複数の領域を有し、
前記ゲート電極は第1部および前記第１部と接続された第２部を有し、
前記ゲート電極の前記第１部は前記チップ領域の周辺部に配置され、
前記ゲート電極の前記第２部は前記第１部に囲まれた領域に配置され、
前記ゲート電極の前記第２部は前記ソース電極の複数の領域の間に位置し、
前記バンプ電極は前記ソース電極の各領域上にそれぞれ配置されていることを特徴とする半導体装置。
【請求項１３】  請求項１２記載の半導体装置は、さらに、
前記ゲート電極および前記２つのソース電極の上部にそれぞれ第１および第２開口部を有する保護膜を有し、
前記バンプ電極は、前記ゲート電極および前記２つのソース電極の上部の前記第１および第２開口部に形成され、前記ゲート電極および前記２つのソース電極と電気的に接続されることを特徴とする半導体装置。
【請求項１４】  請求項１３記載の半導体装置において、
前記半導体基板は、第１領域と、前記第１領域を囲む第２領域とを有し、
前記ＭＩＳＦＥＴは、前記第１領域に形成され、
前記半導体装置は、さらに、
前記保護膜中に、第３開口部を有し、
前記第３開口部は、前記第１領域上であって、前記２つのソース電極のそれぞれの上部に形成されていることを特徴とする半導体装置。
【請求項１５】  請求項１３記載の半導体装置において、
前記半導体基板は、第１領域と、前記第１領域を囲む第２領域とを有し、
前記ＭＩＳＦＥＴは、前記第１領域に形成され、
前記２つのソース電極は、前記ゲート電極の前記第２部の終端部近傍において前記アルミニウム膜によって接続され、
前記半導体装置は、さらに、
前記保護膜中に、第３開口部を有し、
前記第３開口部は、前記第１領域上であって、前記２つのソース電極のうち、いずれか一方のソース電極の上部にのみ形成されていることを特徴とする半導体装置。
【請求項１６】  請求項１２記載の半導体装置は、さらに、
複数の外部端子を有するリードフレームを有し、
前記複数の外部端子と前記ゲート電極およびソース電極とは、前記バンプ電極を介して接続されることを特徴とする半導体装置。
【請求項１７】  半導体基板の第１面に形成された溝の内部の第１導体よりなるゲート部と、前記第１面に形成されたソース部と、前記第１面と対向する第２面に形成されたドレイン部と、を有するＭＩＳＦＥＴと、
前記ゲート部および前記ソース部に、それぞれ電気的に接続されたゲート電極およびソース電極であって、第１配線層となるゲート電極およびソース電極と、
前記ゲート部および前記ソース部のそれぞれの上部に形成され、前記ゲート部および前記ソース部と、それぞれ電気的に接続されるバンプ電極と、を有し、
前記ゲート電極と前記バンプ電極との間には、これらに接続された第２配線層となる第２導体膜が形成され、
前記ソース電極と前記バンプ電極との間には、これらに接続された前記第２配線層となる第３導体膜が形成されることを特徴とする半導体装置。
【請求項１８】  請求項１７記載の半導体装置は、さらに、
前記ゲート電極および前記ソース電極の上部にそれぞれ開口部を有する保護膜を有し、
前記バンプ電極は、前記ゲート電極および前記ソース電極の上部の前記開口部に形成され、前記ゲート電極および前記ソース電極と電気的に接続されることを特徴とする半導体装置。
【請求項１９】  半導体基板の第１面に形成された溝の内部の第１導体よりなるゲート部と、前記第１面に形成されたソース部と、前記第１面と対向する第２面に形成されたドレイン部と、を有するＭＩＳＦＥＴと、
前記ゲート部および前記ソース部に、それぞれ電気的に接続されたゲート電極およびソース電極であって、同層に位置するゲート電極およびソース電極と、
前記ゲート電極および前記ソース電極の上部にそれぞれ第１および第２開口部を有する保護膜と、
前記ゲート電極および前記ソース電極の上部の第１および第２開口部に形成された複数のバンプ電極と、
前記ソース電極の上部の前記保護膜中に形成され、前記ソース電極を露出する第３開口部と、を有する半導体装置であって、
前記ゲート電極と前記ソース電極は、同層であり、
前記複数のバンプ電極は、前記ゲート電極および前記ソース電極とそれぞれ電気的に接続され、
前記第３開口部は、検査に使用されることを特徴とする半導体装置。
【請求項２０】  請求項１９記載の半導体装置において、
前記第１および第２開口部の平面形状は略円形であることを特徴とする半導体装置。
【請求項２１】  請求項１９記載の半導体装置において、
前記第３開口部の平面形状は略矩形であることを特徴とする半導体装置。
【請求項２２】  請求項１９記載の半導体装置において、
前記溝は、第１方向に延在するストライプ状に形成され、
前記ゲート電極は、第１および第２部からなり、
前記ゲート電極の前記第１部は、チップ領域の周辺部に配置され、
前記ゲート電極の前記第２部は、前記第１部に囲まれた領域に配置され、
前記ゲート電極の前記第２部は、前記第１方向と交差する第２方向に延在することを特徴とする半導体装置。
【請求項２３】  半導体基板のチップ領域に形成され、ゲート部、ソース部、ドレイン部を有するＭＩＳＦＥＴと、
前記ゲート部と電気的に接続されたゲート電極と、
前記ソース部と電気的に接続された一対のソース電極と、
前記半導体基板の裏面に形成され、前記ドレイン部と電気的に接続されたドレイン電極と、
前記ゲート電極および前記ソース電極の上に形成された保護膜と、を有する半導体装置であって、
前記保護膜は第１、第２、第３開口部を有し、
前記第１開口部から前記ゲート電極の一部が露出し、
前記第２および前記第３開口部から前記一対のソース電極の一部が露出していることを特徴とする半導体装置。
【請求項２４】 請求項２３記載の半導体装置において、
前記ゲート電極は、前記一対のソース電極の間に形成されていることを特徴とする半導体装置。
【請求項２５】 請求項２３記載の半導体装置において、
前記ゲート電極と前記一対のソース電極は、同層であることを特徴とする半導体装置。