(57)【要約】【課題】消費電力と出力雑音の双方を抑えることができるＰＬＬ回路を得ることを目的とする。【解決手段】ＰＬＬ回路が、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成している。このようにＰＬＬ回路を構成することで、消費電力と出力雑音の双方を抑えることができる。【選択図】図１
2010034851.tif 000002
【特許請求の範囲】
【請求項１】
参照信号と分周信号の位相を比較し、上記参照信号と上記分周信号の位相差を示す位相比較信号を出力する位相比較器と、上記位相比較器から出力された位相比較信号に応じた極性の電流パルスを出力するチャージポンプと、上記チャージポンプから出力された電流パルスに含まれている交流波成分を除去して平滑化し、平滑化後の信号を出力するループフィルタと、上記ループフィルタから出力された平滑化の信号に応じた周波数のクロック信号を発振する電圧制御発振器と、上記電圧制御発振器により発振されたクロック信号を分周し、分周後のクロック信号を分周信号として上記位相比較器に出力する分周器とを備えたＰＬＬ回路において、ＣＭＯＳロジック回路を用いて、上記分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、上記位相比較器及び上記チャージポンプを構成していることを特徴とするＰＬＬ回路。
【請求項２】
参照信号と分周信号の位相を比較し、上記参照信号と上記分周信号の位相差を示す位相比較信号を出力する位相比較器と、上記位相比較器から出力された位相比較信号に応じた極性の電流パルスを出力するチャージポンプと、上記チャージポンプから出力された電流パルスに含まれている交流波成分を除去して平滑化し、平滑化後の信号を出力するループフィルタと、上記ループフィルタから出力された平滑化の信号に応じた周波数のクロック信号を発振する電圧制御発振器と、上記電圧制御発振器により発振されたクロック信号を分周し、分周後のクロック信号を分周信号として上記位相比較器に出力する分周器とを備えたＰＬＬ回路において、上記分周器が２段構成の分周器である場合、ＣＭＯＳロジック回路を用いて、後段の分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、前段の分周器、上記位相比較器及び上記チャージポンプを構成していることを特徴とするＰＬＬ回路。
【請求項３】
参照信号と分周信号の位相を比較し、上記参照信号と上記分周信号の位相差を示す位相比較信号を出力する位相比較器と、上記位相比較器から出力された位相比較信号に含まれている交流波成分を除去して平滑化し、平滑化後の信号を出力するループフィルタと、上記ループフィルタから出力された平滑化の信号に応じた周波数のクロック信号を発振する電圧制御発振器と、上記電圧制御発振器により発振されたクロック信号を分周し、分周後のクロック信号を分周信号として上記位相比較器に出力する分周器とを備えたＰＬＬ回路において、ＣＭＯＳロジック回路を用いて、上記分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、上記位相比較器を構成していることを特徴とするＰＬＬ回路。
【請求項４】
参照信号と分周信号の位相を比較し、上記参照信号と上記分周信号の位相差を示す位相比較信号を出力する位相比較器と、上記位相比較器から出力された位相比較信号に含まれている交流波成分を除去して平滑化し、平滑化後の信号を出力するループフィルタと、上記ループフィルタから出力された平滑化の信号に応じた周波数のクロック信号を発振する電圧制御発振器と、上記電圧制御発振器により発振されたクロック信号を分周し、分周後のクロック信号を分周信号として上記位相比較器に出力する分周器とを備えたＰＬＬ回路において、上記分周器が２段構成の分周器である場合、ＣＭＯＳロジック回路を用いて、後段の分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、前段の分周器及び上記位相比較器を構成していることを特徴とするＰＬＬ回路。
【請求項５】
バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、位相比較器及びチャージポンプを構成していることを特徴とする請求項１記載のＰＬＬ回路。
【請求項６】
バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、前段の分周器、位相比較器及びチャージポンプを構成していることを特徴とする請求項２記載のＰＬＬ回路。
【請求項７】
バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、位相比較器を構成していることを特徴とする請求項３記載のＰＬＬ回路。
【請求項８】
バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、前段の分周器及び位相比較器を構成していることを特徴とする請求項４記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、参照信号に同期しているクロック信号を発振するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
図５は一般的なＰＬＬ回路を示す構成図である（例えば、特許文献１を参照）。
図において、位相比較器１０１（図中、“ＰＦＤ”と表記）はＲｅｆｉｎ端子から入力された参照信号と分周器１０５から出力された分周信号の位相を比較し、その参照信号と分周信号の位相差を示す位相比較信号を出力する処理を実施する。
チャージポンプ１０２（図中、“ＣＰ”と表記）は位相比較器１０１から出力された位相比較信号に応じた極性の電流パルスを出力する処理を実施する。
【０００３】
ループフィルタ１０３はチャージポンプ１０２から出力された電流パルスに含まれている交流波成分を除去して平滑化し、平滑化後の信号を電圧制御発振器１０４の制御電圧として出力する処理を実施する。
電圧制御発振器１０４（図中、“ＶＣＯ”と表記）はループフィルタ１０３から出力された制御電圧に応じた周波数のクロック信号を発振する処理を実施する。
分周器１０５は電圧制御発振器１０４により発振されたクロック信号をＮ分周し、Ｎ分周後のクロック信号を分周信号として位相比較器１０１に出力する処理を実施する。
【０００４】
次に動作について説明する。
位相比較器１０１は、Ｒｅｆｉｎ端子から参照信号を入力し、分周器１０５から出力された分周信号を入力すると、その参照信号と分周信号の位相を比較し、その参照信号と分周信号の位相差を示す位相比較信号をチャージポンプ１０２に出力する。
【０００５】
チャージポンプ１０２は、位相比較器１０１から位相比較信号を受けると、その位相比較信号に応じた極性の電流パルスをループフィルタ１０３に出力する。
例えば、参照信号の位相が分周信号の位相より遅れている場合、電圧制御発振器１０４により発振されるクロック信号の位相を遅らせることにより、参照信号の位相と分周信号の位相を一致させるため、極性が負の電流パルスをループフィルタ１０３に出力する。
一方、参照信号の位相が分周信号の位相より進んでいる場合、電圧制御発振器１０４により発振されるクロック信号の位相を進めることにより、参照信号の位相と分周信号の位相を一致させるため、極性が正の電流パルスをループフィルタ１０３に出力する。
【０００６】
ループフィルタ１０３は、チャージポンプ１０２から電流パルスを受けると、その電流パルスに含まれている交流波成分（高周波成分）を除去して平滑化し、平滑化後の信号を電圧制御発振器１０４の制御電圧として出力する。
電圧制御発振器１０４は、ループフィルタ１０３から制御電圧を受けると、その制御電圧に応じた周波数のクロック信号を発振する。
分周器１０５は、電圧制御発振器１０４からクロック信号を受けると、そのクロック信号を例えばＮ分周し、Ｎ分周後のクロック信号を分周信号として位相比較器１０１に出力する。
【０００７】
ここで、図５のＰＬＬ回路における位相比較器１０１、チャージポンプ１０２及び分周器１０５のブロックは、動作周波数に応じたロジック構成が採用される。
即ち、動作周波数が高いブロックについては、高速な動作が可能なバイポーラトランジスタを搭載しているＥＣＬ回路や、ＭＯＳトランジスタを搭載しているＳＣＬ回路を用いて構成される。
一方、動作周波数が低いブロックについては、動作は低速であるが、消費電力が小さいＣＭＯＳロジック回路を用いて構成される。
【０００８】
一般的にＲＦ帯で使用されるＰＬＬ回路では、分周器１０５の動作周波数が高く、位相比較器１０１及びチャージポンプ１０２の動作周波数が低い。
このため、分周器１０５は、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて構成され、位相比較器１０１及びチャージポンプ１０２は、ＣＭＯＳロジック回路を用いて構成される。
このようにＰＬＬ回路の各ブロックを構成することで、ＰＬＬ回路全体としての動作速度を確保しつつ、消費電力を抑えることができる。
【０００９】
逆に、位相比較周波数が高い場合には、図６に示すように、ＰＬＬ回路のすべてのブロックをＥＣＬ回路で構成することも考えられる。
この場合、消費電力が大きくなるが、高速での動作が可能となる。
【００１０】
なお、低雑音化を実現するための工夫として、ＭＯＳトランジスタを用いてチャージポンプ１０２を構成することにより、チャージポンプ１０２自体の雑音を下げる回路も考えられているが、ＭＯＳトランジスタの場合、バイポーラトランジスタと比べて、フリッカ雑音が大きいため、低雑音化には限界がある。
【００１１】
【特許文献１】特開２００１−１１１４１８号公報（段落番号［００１４］から［００１６］、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＰＬＬ回路は以上のように構成されているので、ＣＭＯＳロジック回路を用いて、位相比較器１０１及びチャージポンプ１０２を構成すれば、消費電力を抑えることができるが（図５を参照）、出力雑音を小さく抑えることが困難であるなどの課題があった。
即ち、ＰＬＬ回路の出力雑音は、各ブロックで発生する雑音と、各ブロックから出力に至るまでの伝達関数との積で表わされるが、ＰＬＬ回路全体の雑音に対して、位相比較器１０１及びチャージポンプ１０２の雑音寄与分が大きいため、ＣＭＯＳロジック回路を用いて、位相比較器１０１及びチャージポンプ１０２を構成すると、雑音が大幅に高くなり、出力雑音を小さく抑えることが困難となる。
【００１３】
この発明は上記のような課題を解決するためになされたもので、消費電力と出力雑音の双方を抑えることができるＰＬＬ回路を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係るＰＬＬ回路は、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器及び分周器を備えており、ＣＭＯＳロジック回路を用いて、分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器及びチャージポンプを構成しているものである。
【発明の効果】
【００１５】
この発明によれば、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器及び分周器を備えており、ＣＭＯＳロジック回路を用いて、分周器を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器及びチャージポンプを構成しているので、消費電力と出力雑音の双方を抑えることができる効果がある。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路を示す構成図であり、図において、位相比較器１（図中、“ＰＦＤ”と表記）はＲｅｆｉｎ端子から入力された参照信号と分周器５から出力された分周信号の位相を比較し、その参照信号と分周信号の位相差を示す位相比較信号を出力する処理を実施する。
ここでは、ＰＬＬ回路が位相比較器１を搭載しているものを示しているが、参照信号と分周信号の位相を比較するだけでなく、参照信号と分周信号の周波数を比較する機能を備えている位相周波数比較器を搭載しているようにしてもよい。
即ち、図１のＰＬＬ回路における位相比較器１は、いわゆる位相比較器に限定されるものではなく、位相周波数比較器を含む概念である。
【００１７】
チャージポンプ２（図中、“ＣＰ”と表記）は位相比較器１から出力された位相比較信号に応じた極性の電流パルスを出力する処理を実施する。
ループフィルタ３はチャージポンプ２から出力された電流パルスに含まれている交流波成分を除去して平滑化し、平滑化後の信号を電圧制御発振器４の制御電圧として出力する処理を実施する。
【００１８】
電圧制御発振器４（図中、“ＶＣＯ”と表記）はループフィルタ３から出力された制御電圧に応じた周波数のクロック信号を発振する処理を実施する。
分周器５は電圧制御発振器４により発振されたクロック信号をＮ分周し、Ｎ分周後のクロック信号を分周信号として位相比較器１に出力する処理を実施する。
【００１９】
次に動作について説明する。
位相比較器１は、Ｒｅｆｉｎ端子から参照信号を入力し、分周器５から出力された分周信号を入力すると、その参照信号と分周信号の位相を比較し、その参照信号と分周信号の位相差を示す位相比較信号をチャージポンプ２に出力する。
【００２０】
チャージポンプ２は、位相比較器１から位相比較信号を受けると、その位相比較信号に応じた極性の電流パルスをループフィルタ３に出力する。
例えば、参照信号の位相が分周信号の位相より遅れている場合、電圧制御発振器４により発振されるクロック信号の位相を遅らせることにより、参照信号の位相と分周信号の位相を一致させるため、極性が負の電流パルスをループフィルタ３に出力する。
一方、参照信号の位相が分周信号の位相より進んでいる場合、電圧制御発振器４により発振されるクロック信号の位相を進めることにより、参照信号の位相と分周信号の位相を一致させるため、極性が正の電流パルスをループフィルタ３に出力する。
【００２１】
ループフィルタ３は、チャージポンプ２から電流パルスを受けると、その電流パルスに含まれている交流波成分（高周波成分）を除去して平滑化し、平滑化後の信号を電圧制御発振器４の制御電圧として出力する。
電圧制御発振器４は、ループフィルタ３から制御電圧を受けると、その制御電圧に応じた周波数のクロック信号を発振する。
分周器５は、電圧制御発振器４からクロック信号を受けると、そのクロック信号を例えばＮ分周し、Ｎ分周後のクロック信号を分周信号として位相比較器１に出力する。
【００２２】
ここで、図１のＰＬＬ回路における分周器５は、ＣＭＯＳロジック回路を用いて構成され、位相比較器１及びチャージポンプ２は、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて構成されている。
この場合、ＰＬＬ回路の動作周波数のボトルネックは、ＣＭＯＳロジック回路を用いて構成されている分周器５となる。
しかし、微細プロセスのＭＯＳトランジスタを用いることで、高周波の領域においても、分周動作を行うことができる。
雑音特性については、バイポーラトランジスタを用いている分周器と比べれば、高くなるが、分周器というブロックの特性上、ＰＬＬ回路全体への雑音の寄与は小さい。
【００２３】
一方、位相比較器１及びチャージポンプ２については、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて構成されているため、雑音特性が良いものとなる。
以上のような理由から、ＰＬＬ回路の全体特性を考えた場合、消費電力が小さく、かつ、出力雑音が小さなＰＬＬ回路を実現することができる。
【００２４】
以上で明らかなように、この実施の形態１によれば、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成しているので、消費電力と出力雑音の双方を抑えることができる効果を奏する。
【００２５】
実施の形態２．
図２はこの発明の実施の形態２によるＰＬＬ回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
分周器６は電圧制御発振器４により発振されたクロック信号を２分周し、２分周後のクロック信号を出力する処理を実施する。
分周器７は分周器６から出力された２分周後のクロック信号をＮ／２分周し、Ｎ／２分周後のクロック信号を分周信号として位相比較器１に出力する処理を実施する。
【００２６】
上記実施の形態１では、ＣＭＯＳロジック回路を用いて構成されている分周器５を実装しているものについて示したが、図２に示すように、分周器を２段構成にする場合、前段の分周器である分周器６を、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて構成し、後段の分周器である分周器７を、ＣＭＯＳロジック回路を用いて構成してもよい。
ただし、図２では、前段の分周器である分周器６がクロック信号を２分周し、後段の分周器である分周器７がクロック信号をＮ／２分周している例を示しているが、これは一例に過ぎず、分周器６，７が他の分周を行うようにしてもよい。
【００２７】
図２のＰＬＬ回路では、図１のＰＬＬ回路と比べて、分周器の一部（前段の分周器６）がバイポーラトランジスタを搭載しているＥＣＬ回路を用いて構成されているため、消費電力が大きくなるが、より高速な動作を実現することができる。
【００２８】
この実施の形態２では、前段の分周器６が電圧制御発振器４により発振されたクロック信号を２分周する例を示したが、例えば、パルススワロー方式の分周器の前段プリスケーラを前段の分周器６としてみなす場合も含まれる。
このような場合には、前段の分周器６から後段の分周器７への信号パス以外に、後段の分周器７から前段の分周器６へのフィードバックパスも追加される。
【００２９】
以上で明らかなように、この実施の形態２によれば、分周器が２段構成の分周器である場合、ＣＭＯＳロジック回路を用いて、後段の分周器７を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、前段の分周器６、位相比較器１及びチャージポンプ２を構成しているので、上記実施の形態１よりも、消費電力が大きくなるが、より高速な動作を実現することができる効果を奏する。
【００３０】
実施の形態３．
図３はこの発明の実施の形態３によるＰＬＬ回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態１では、ＰＬＬ回路が位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えているものについて示したが、図３に示すように、ＰＬＬ回路がチャージポンプ２を実装せずに、位相比較器１、ループフィルタ３、電圧制御発振器４及び分周器５から構成されているようにしてもよい。
【００３１】
図３のＰＬＬ回路は、例えば、位相比較器１が電圧出力型の位相比較器であって、ループフィルタ３がアクティブ素子を用いて構成されている場合などに適用することができる。
図３のＰＬＬ回路でも、上記実施の形態１と同様に、消費電力と出力雑音の双方を抑えることができる効果を奏する。
【００３２】
図３のＰＬＬ回路は、図１のＰＬＬ回路におけるチャージポンプ２を省いている構成を示したが、図４に示すように、図２のＰＬＬ回路におけるチャージポンプ２を省いている構成であってもよい。
【００３３】
実施の形態４．
上記実施の形態１では、低雑音な回路として、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成しているものについて示したが（図１を参照）、バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、位相比較器１及びチャージポンプ２を構成してもよい。
この場合も、上記実施の形態１と同様に、消費電力と出力雑音の双方を抑えることができる効果を奏する。
なお、バイポーラトランジスタを使用することができないＣＭＯＳプロセスなどにおいて、本構成が有効となる。
【００３４】
また、上記実施の形態２では、低雑音な回路として、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、前段の分周器６、位相比較器１及びチャージポンプ２を構成しているものについて示したが（図２を参照）、バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、前段の分周器６、位相比較器１及びチャージポンプ２を構成してもよく、上記実施の形態２と同様の効果を奏することができる。
【００３５】
また、上記実施の形態３では、低雑音な回路として、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１を構成しているものについて示したが（図３を参照）、バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、位相比較器１を構成してもよく、上記実施の形態３と同様の効果を奏することができる。
【００３６】
さらに、上記実施の形態３では、低雑音な回路として、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、前段の分周器６及び位相比較器１を構成しているものについて示したが（図４を参照）、バイポーラトランジスタを搭載しているＥＣＬ回路の代わりに、ＭＯＳトランジスタを搭載しているＣＭＬ回路を用いて、前段の分周器６及び位相比較器１を構成してもよく、上記実施の形態３と同様の効果を奏することができる。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態１によるＰＬＬ回路を示す構成図である。
【図２】この発明の実施の形態２によるＰＬＬ回路を示す構成図である。
【図３】この発明の実施の形態３によるＰＬＬ回路を示す構成図である。
【図４】この発明の実施の形態３によるＰＬＬ回路を示す構成図である。
【図５】一般的なＰＬＬ回路を示す構成図である。
【図６】一般的なＰＬＬ回路を示す構成図である。
【符号の説明】
【００３８】
１  位相比較器、２  チャージポンプ、３  ループフィルタ、４  電圧制御発振器、５  分周器、６  前段の分周器、７  後段の分周器、１０１  位相比較器、１０２  チャージポンプ、１０３  ループフィルタ、１０４  電圧制御発振器、１０５  分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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