【手続補正書】
【提出日】平成16年3月1日(2004.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
異なる重みを表す複数のビットを有する入力データ源と、
第１のコンデンサを含む、静電容量値の等しい複数のコンデンサと、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサの電荷を初期設定し、前記スイッチング回路網は、前記所定の段階の第２の期間の間に、対応するビットに従って、前記電荷の初期設定された関連するコンデンサに電荷を発生し、前記スイッチング回路網は、前記所定の段階の第３の期間の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷と、前記第２の期間の間に前記関連するコンデンサに発生される前記電荷を前記第１のコンデンサ内で合成して、前記第２の期間の長さが前記第１の期間と前記第３の期間のうちの１つの期間の長さと等しくなくなる、ディジタル／アナログ変換器。
【請求項２】
前記第２の期間の長さが、前記第１の期間と前記第３の期間の各期間の長さと等しくない、請求項１に記載のディジタル／アナログ変換器。
【請求項３】
前記第１の期間と前記第３の期間のうちの前記１つの期間の長さが、前記第２の期間よりも短く、前記ディジタル／アナログ変換器のサイクル・タイムが、短縮される、請求項１に記載のディジタル／アナログ変換器。
【請求項４】
前記第３の期間の間、前記関連するコンデンサが、前記第１のコンデンサと並列に結合される、請求項１に記載のディジタル／アナログ変換器。
【請求項５】
前の段階で前記第１のコンデンサに発生した電荷が、前記所定の段階で前記関連するコンデンサの前記電荷と合成される、請求項１に記載のディジタル／アナログ変換器。
【請求項６】
前記複数のコンデンサが、第２の段階と関連する第２のコンデンサを含み、前記スイッチング回路網が、第２のビットに従って、前記第２のコンデンサに電荷を発生し、前記第２の段階で、前記第２のコンデンサを前記第１のコンデンサに結合させ、前記所定の段階で前記第１のコンデンサで合成された前記電荷を前記第２のコンデンサの前記電荷と前記第１のコンデンサで合成し、パイプライン動作を行う、請求項１に記載のディジタル／アナログ変換器。
【請求項７】
前記複数のビットが、前記スイッチング回路網に直列に結合される、請求項１に記載のディジタル／アナログ変換器。
【請求項８】
第１のスイッチが、電圧源および前記関連するコンデンサに結合され、前記関連するコンデンサに所定の電圧を発生し、第２のスイッチが、前記関連するコンデンサを前記第１のコンデンサと並列に結合させる、請求項１に記載のディジタル／アナログ変換器。
【請求項９】
異なる重みを表す複数のビットを有する入力データ・ワード源と、
第１のコンデンサを含む静電容量値の等しい複数のコンデンサと、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサの電荷を初期設定すると共に、前記所定の段階の第２の期間の間に、対応するビットに従って、前記関連するコンデンサに電荷を発生させ、前記スイッチング回路網の共通のトランジスタ・スイッチが、前記第１の期間と前記第２の期間の各期間の間に、前記関連するコンデンサの電流路に結合され、前記スイッチング回路網が、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷を、前記関連するコンデンサに発生される前記電荷と合成する、ディジタル／アナログ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【課題を解決するための手段】
本発明の特徴を実施するディジタル／アナログ変換器は、異なる重みを表す複数のビットを有する入力データ・ワード源を含んでいる。静電容量値の等しい複数のコンデンサの中に第１のコンデンサが含まれる。スイッチング回路網が複数のコンデンサに結合され、複数のビットに応答する。スイッチング回路網は、前記複数のコンデンサのうち、複数の段階のうちの所定の段階と関連するそれぞれのコンデンサ内に、この所定の段階の第１の期間の間に、電荷を初期設定する。スイッチング回路網は、電荷の初期設定された前記関連するコンデンサ内に、前記所定の段階の第２の期間の間に、対応するビットに従って、電荷を発生する。スイッチング回路網は、前記所定の段階の第３の期間の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記関連するコンデンサ内に前記第２の期間の間に発生される電荷と前記第１のコンデンサの電荷を前記第１のコンデンサ内で合成する。この第２の期間の長さは、第１の期間と第３の期間の長さと等しくない。
特許請求の範囲に記載された事項と実施例との対応関係を、図面で使われている参照符号で示すと次の通りである。
（請求項１）  異なる重みを表す複数のビット（ＬＳＢ−ＭＳＢ）を有する入力データ（Ｗ）源（ＩＮ）と、
第１のコンデンサ（Ｃ５）を含む、静電容量値の等しい複数のコンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）と、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間（ＳＨＴＬＳＢ＋３、図２のａ）の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサ（Ｃ１）の電荷を初期設定し、前記スイッチング回路網は、前記所定の段階の第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の間に、対応するビット（ＭＳＢ−３）に従って、前記電荷の初期設定された関連するコンデンサに電荷を発生し、前記スイッチング回路網は、前記所定の段階の第３の期間（ＦＨＴＭＳＢ）の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷と、前記第２の期間の間に前記関連するコンデンサに発生される前記電荷を前記第１のコンデンサ内で合成して、前記第２の期間の長さ（４μｓｅｃ）が前記第１の期間と前記第３の期間のうちの１つの期間の長さ（１μｓｅｃ）と等しくなくなる、ディジタル／アナログ変換器。
（請求項２）  前記第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の長さ（４μｓｅｃ）が、前記第１の期間（ＳＨＴＬＳＢ＋３）と前記第３の期間（ＦＨＴＭＳＢ）の各期間の長さ（１μｓｅｃ）と等しくない、請求項１に記載のディジタル／アナログ変換器。
（請求項３）  前記第１の期間（ＳＨＴＬＳＢ＋３）と前記第３の期間（ＦＨＴＭＳＢ）のうちの前記１つの期間の長さ（１μｓｅｃ）が、前記第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）よりも短く、前記ディジタル／アナログ変換器のサイクル・タイムが、短縮される、請求項１に記載のディジタル／アナログ変換器。
（請求項４）  前記第３の期間（ＦＨＴＭＳＢ）の間、前記関連するコンデンサ（Ｃ１）が、前記第１のコンデンサ（Ｃ５）と並列に結合される、請求項１に記載のディジタル／アナログ変換器。
（請求項５）  前の段階（ＦＨＴＭＳＢ−１）で前記第１のコンデンサ（Ｃ５）に発生した電荷が、前記所定の段階（ＦＨＴＭＳＢ）で前記関連するコンデンサの前記電荷と合成される、請求項１に記載のディジタル／アナログ変換器。
（請求項６）  前記複数のコンデンサ（Ｃ１−Ｃ５）が、第２の段階と関連する第２のコンデンサ（Ｃ２）を含み、前記スイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）が、第２のビット（ＭＳＢ−２）に従って、前記第２のコンデンサに電荷を発生し、前記第２の段階で、前記第２のコンデンサを前記第１のコンデンサ（Ｃ５）に結合させ、前記所定の段階で前記第１のコンデンサで合成された前記電荷を前記第２のコンデンサの前記電荷と前記第１のコンデンサで合成し、パイプライン動作を行う、請求項１に記載のディジタル／アナログ変換器。
（請求項７）  前記複数のビット（ＬＳＢ−ＭＳＢ）が、前記スイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）に直列に結合される、請求項１に記載のディジタル／アナログ変換器。
（請求項８）  第１のスイッチ（ＭＮ４１）が、電圧源（０Ｖ／５Ｖ）および前記関連するコンデンサ（Ｃ１）に結合され、前記関連するコンデンサに所定の電圧を発生し、第２のスイッチ（ＭＮ５１）が、前記関連するコンデンサを前記第１のコンデンサ（Ｃ５）と並列に結合させる、請求項１に記載のディジタル／アナログ変換器。
（請求項９）  異なる重みを表す複数のビット（ＬＳＢ−ＭＳＢ）を有する入力データ・ワード（Ｗ）源（ＩＮ）と、
第１のコンデンサ（Ｃ５）を含む静電容量値の等しい複数のコンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）と、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサ（Ｃ１）の電荷を初期設定すると共に、前記所定の段階の第２の期間の間に、対応するビット（ＭＳＢ−３）に従って、前記関連するコンデンサに電荷を発生させ、前記スイッチング回路網の共通のトランジスタ・スイッチ（ＭＮ４１）が、前記第１の期間と前記第２の期間の各期間の間に、前記関連するコンデンサの電流路に結合され、前記スイッチング回路網が、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷を、前記関連するコンデンサに発生される前記電荷と合成する、ディジタル／アナログ変換器。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
同様に、Ｃ段の第１のサブ・サイクルで、期間ＴＬＳＢ＋２（図２のｃ）中の対応するタイム・スロットＴＳ１の間、トランジスタ・スイッチＭＮ１３はＬＳＢ＋２ビットを端子１０１からトランジスタ・スイッチＭＮ３３のゲート電極に結合させる。Ｃ段の第２のサブ・サイクルで、トランジスタ・スイッチＭＮ１３は、期間ＴＭＳＢ−１（図２のｃ）中の対応するタイム・スロットＴＳ１の間、ＭＳＢ−１ビットを端子１０１からトランジスタ・スイッチＭＮ３３のゲート電極に結合させる。図２のｃに示すように、図１の（Ａ）のＣ段では、更に２マイクロ秒の遅延を別にすれば、Ｂ段と同じ様な動作が同じ順序で起こる。