(57)【要約】【課題】半導体メモリー装置の提供【解決手段】複数のアドレスデコーディング信号を受信して第１セルブロックを選択するための第１イネーブル信号と第２セルブロックを選択するための第２イネーブル信号とを生成するイネーブル信号生成部と、第１又は第２イネーブル信号によって第１電源を供給する否かを決定し、内部電圧を生成する内部電圧生成部と、を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のアドレスデコーディング信号を受信し、第１セルブロックを選択するための第１イネーブル信号と第２セルブロックを選択するための第２イネーブル信号を生成するイネーブル信号生成部と、
前記第１又は第２イネーブル信号によって第１電源を供給するか否かを決定し、内部電圧を生成する内部電圧生成部と、
を含むことを特徴とする半導体メモリー装置。
【請求項２】
前記第１セルブロックと前記第２セルブロックがビットラインセンスアンプを共有することを特徴とする請求項１に記載の半導体メモリー装置。
【請求項３】
前記内部電圧生成部が、
前記第１及び第２イネーブル信号がいずれもディセーブルされると前記第１電源供給を遮断して前記内部電圧を生成することを特徴とする請求項１に記載の半導体メモリー装置。
【請求項４】
前記第１電源が高電圧であることを特徴とする請求項３に記載の半導体メモリー装置。
【請求項５】
前記イネーブル信号生成部が、
複数の第１アドレスデコーディング信号を受信して論理演算し、前記第１イネーブル信号を生成する第１イネーブル信号生成部と、
複数の第２アドレスデコーディング信号を受信して論理演算し、前記第２イネーブル信号を生成する第２イネーブル信号生成部と、
を含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項６】
前記内部電圧生成部が、
前記第１イネーブル信号と前記第２イネーブル信号を受信して論理演算するイネーブル信号入力部と、
前記イネーブル信号入力部の出力信号に応答してレベルシフティング信号を出力するレベルシフティング部と、
前記レベルシフティング部の出力信号によって第１電源供給が決定され、内部電圧を駆動する内部電圧駆動部と、
を含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項７】
前記レベルシフティング部と前記内部電圧出力部との間にバッファ部を更に含むことを特徴とする請求項５に記載の半導体メモリー装置。
【請求項８】
第２電源が供給され、前記内部電圧駆動部の出力ノードに連結されたクランプを更に含むことを特徴とする請求項５に記載の半導体メモリー装置。
【請求項９】
前記第２電源が電源電圧であることを特徴とする請求項８に記載の半導体メモリー装置。
【請求項１０】
前記内部電圧を受けて駆動し、入出力スイッチングイネーブル信号とプリチャージ信号に応答して入出力スイッチング信号を出力する入出力スイッチング信号生成部と、
前記内部電圧を受けて駆動し、ワードラインオフ信号とメインワードラインを選択するためのアドレスデコーディング信号に応答してメインワードラインを駆動するメインワードライン駆動部と、
前記内部電圧を受けて駆動し、ワードラインオフ信号とサブワードラインを選択するためのアドレスデコーディング信号に応答してサブワードラインを駆動するサブワードライン駆動部と、
を更に含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項１１】
前記入出力スイッチング信号生成部が、
前記入出力スイッチングイネーブル信号とプリチャージ信号に応答して論理演算するスイッチング信号入力部と、
前記スイッチング信号入力部の出力信号をレベルシフティングして出力するレベルシフティング部と、
前記レベルシフティング部の出力信号をバッファリングするバッファ部と、
を含み、
前記バッファ部は、前記内部電圧を電圧源として受けることを特徴とする請求項１０に記載の半導体メモリー装置。
【請求項１２】
前記メインワードライン駆動部が、
前記ワードラインオフ信号と前記メインワードラインを選択するための前記アドレスデコーディング信号に応答してメインワードライン駆動信号を出力する第１制御部と、
前記第１制御部の出力信号に応答してメインワードラインをプルアップ又はプルダウン駆動する第１駆動部と、
を含み、
前記第１駆動部は、前記内部電圧を電圧源として受けることを特徴とする請求項１０に記載の半導体メモリー装置。
【請求項１３】
前記サブワードライン駆動部が、
前記ワードラインオフ信号と前記サブワードラインを選択するためのアドレスデコーディング信号に応答してサブワードライン駆動信号を出力する第２制御部と、
前記第２制御部の出力信号に応答して前記サブワードライン駆動信号をプルアップ又はプルダウン駆動する第２駆動部と、
を含み、
前記第２駆動部は、前記内部電圧を電圧源として受けることを特徴とする請求項１０に記載の半導体メモリー装置。
【請求項１４】
複数のアドレスデコーディング信号を受信してセルブロックを選択するためのイネーブル信号を生成するイネーブル信号生成部と、
前記イネーブル信号によって第１電源を供給するか否かを決定し、内部電圧を生成する内部電圧生成部と、
を含むことを特徴とする半導体メモリー装置。
【請求項１５】
前記内部電圧生成部が、
前記イネーブル信号がディセーブルされると前記高電圧供給を遮断して前記内部電圧を生成することを特徴とする請求項１４に記載の半導体メモリー装置。
【請求項１６】
前記内部電圧が、入出力スイッチング信号生成部、メインワードライン駆動部及びサブワードライン駆動部に供給されることを特徴とする請求項１４に記載の半導体メモリー装置。
【請求項１７】
前記第１電源が高電圧であることを特徴とする請求項１４に記載の半導体メモリー装置。
【請求項１８】
第１セルブロックが選択される時にイネーブルされる第１イネーブル信号と第２セルブロックが選択される時にイネーブルされる第２イネーブル信号によって第１電源を供給するか否かを決定し、内部電圧を生成する内部電圧生成部と、
前記内部電圧を受けて駆動し、入出力スイッチング信号を出力する入出力スイッチング信号生成部と、
前記内部電圧を受けて駆動し、メインワードラインを駆動するメインワードライン駆動部と、
前記内部電圧を受けて駆動し、サブワードラインを駆動するサブワードライン駆動部と、
を含むことを特徴とする半導体メモリー装置。
【請求項１９】
前記第１セルブロックと前記第２セルブロックがビットラインセンスアンプを共有することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２０】
前記内部電圧生成部が、
前記第１及び第２イネーブル信号がいずれもディセーブルされると前記第１電源供給を遮断して前記内部電圧を生成することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２１】
前記第１電源が高電圧であることを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２２】
複数の第１アドレスデコーディング信号を受信して第１イネーブル信号を生成し、前記第１イネーブル信号によって複数の第１セルブロック制御信号を出力する第１セルブロック制御部と、
複数の第２アドレスデコーディング信号を受信して第２イネーブル信号を生成し、前記第１イネーブル信号と第２イネーブル信号によって複数の第２セルブロック制御信号を出力する第２セルブロック制御部と、
を含むことを特徴とする半導体メモリー装置。
【請求項２３】
前記第１セルブロック制御部が、
前記第１アドレスデコーディング信号を受信して前記第１イネーブル信号を生成する第１イネーブル信号生成部と、
前記第１イネーブル信号によって内部電圧を生成する第１内部電圧生成部と、
前記内部電圧を受けて駆動し、前記第１セルブロック制御信号を出力する第１内部回路と、
を含むことを特徴とする請求項２２に記載の半導体メモリー装置。
【請求項２４】
前記第１内部電圧生成部が、
前記第１イネーブル信号がディセーブルされると前記第１電源供給を遮断して前記内部電圧を生成することを特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２５】
前記第１内部電圧生成部が、
前記第１イネーブル信号を受信してバッファリングするイネーブル信号入力部と、
前記イネーブル信号入力部の出力信号に応答してレベルシフティング信号を出力するレベルシフティング部と、
前記レベルシフティング部の出力信号によって第１電源供給が決定され、内部電圧を駆動する内部電圧駆動部と、
を含むことを特徴とする請求項２３に記載の半導体メモリー装置。
【請求項２６】
前記第２セルブロック制御部が、
前記第２アドレスデコーディング信号を受信して前記第２イネーブル信号を生成する第２イネーブル信号生成部と、
前記第１イネーブル信号又は前記第２イネーブル信号によって内部電圧を生成する第２内部電圧生成部と、
前記内部電圧を受けて駆動し、前記第２セルブロック制御信号を出力する第２内部回路と、
を含むことを特徴とする請求項２２に記載の半導体メモリー装置。
【請求項２７】
前記第２内部電圧生成部が、
前記第１及び第２イネーブル信号がいずれもディセーブルされると前記第１電源供給を遮断して前記内部電圧を生成することを特徴とする請求項２６に記載の半導体メモリー装置。
【請求項２８】
前記第２内部電圧生成部が、
前記第１イネーブル信号と前記第２イネーブル信号を論理演算するイネーブル信号入力部と、
前記イネーブル信号入力部の出力信号に応答してレベルシフティング信号を出力するレベルシフティング部と、
前記レベルシフティング部の出力信号によって第１電源供給が決定され、内部電圧を駆動する内部電圧駆動部と、
を含むことを特徴とする請求項２６に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より詳細には、スタンバイモード時にオフ漏れ電流を減少させるための半導体メモリー装置に関する。
【背景技術】
【０００２】
一般に、モバイルメモリーの場合、メインメモリーやグラフィックメモリーに比べて非常に少ない電流消耗が要求されている。このため、スタンバイ消耗電流はモバイルメモリーにおいて重要なスペックの一つである。
【０００３】
近年、半導体メモリーは、トランジスタのゲートピッチ（Gate pitch）を減少させしきい電圧を下げることによって、速い応答速度を具現している。このような低いしきい電圧は、半導体メモリーのスタンバイモード時にオフ漏れ電流が増加するという問題点を招くこととなる。特に、高い電圧ＶＰＰがかかるトランジスタの場合、オフ漏れ電流は更に増加してしまう（下記特許文献１及び２参照）。
【０００４】
モバイルメモリーの場合、高い電圧がかかるトランジスタのチャネル長を長いものとしてオフ漏れ電流を減らす方法を用いる場合もあるが、これにも限界がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，４６０，４２９号公報
【特許文献２】米国特許第７，４６３，０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、本発明は、メモリーバンク内のセルブロックがイネーブルされるか否かによって内部制御回路に供給される内部電圧を制御し、スタンバイモード時にオフ漏れ電流を減少させることができる半導体メモリー装置を提供する。
【課題を解決するための手段】
【０００７】
上記本発明の一実施例による半導体メモリー装置は、複数のアドレスデコーディング信号を受信し、第１セルブロックを選択するための第１イネーブル信号と第２セルブロックを選択するための第２イネーブル信号を生成するイネーブル信号生成部と、第１又は第２イネーブル信号によって高電圧を供給するか否かを決定し、内部電圧を生成する内部電圧生成部と、を含む。
【０００８】
前記第１セルブロックと第２セルブロックは、ビットラインセンスアンプを共有するセルブロックであり得る。
【０００９】
前記内部電圧生成部は、第１及び第２イネーブル信号がいずれもディセーブルされると高電圧供給を遮断し、内部電圧を生成することができる。
【００１０】
そして、本発明の他の実施例による半導体メモリー装置は、複数のアドレスデコーディング信号を受信し、セルブロックを選択するためのイネーブル信号を生成するイネーブル信号生成部と、イネーブル信号によって高電圧を供給するか否かを決定し、内部電圧を生成する内部電圧生成部と、を含む。
【００１１】
前記内部電圧生成部は、イネーブル信号がディセーブルされると高電圧供給を遮断し、内部電圧を生成することができる。
【００１２】
そして、本発明の更に他の実施例による半導体メモリー装置は、第１セルブロックが選択される時にイネーブルされる第１イネーブル信号と、第２セルブロックが選択される時にイネーブルされる第２イネーブル信号によって、高電圧を供給するか否かが決定され、内部電圧を生成する内部電圧生成部と、前記内部電圧を受けて駆動し、入出力スイッチング信号を出力する入出力スイッチング信号生成部と、前記内部電圧を受けて駆動し、メインワードラインを駆動するメインワードライン駆動部と、前記内部電圧を受けて駆動し、サブワードラインを駆動するサブワードライン駆動部と、を含む。
【００１３】
そして、本発明の更に他の実施例による半導体メモリー装置は、複数の第１アドレスデコーディング信号を受信して第１イネーブル信号を生成し、前記第１イネーブル信号によって複数の第１セルブロック制御信号を出力する第１セルブロック制御部と、複数の第２アドレスデコーディング信号と前記第１イネーブル信号を受信して複数の第２セルブロック制御信号を出力する第２セルブロック制御部と、を含む。
【図面の簡単な説明】
【００１４】
【図１】本発明による半導体メモリー装置を示すブロック図である。
【図２】図１における第１イネーブル信号生成部の回路図である。
【図３】図１における第２イネーブル信号生成部の回路図である。
【図４】図１における内部電圧生成部の回路図である。
【図５】図１における入出力スイッチング信号生成部の回路図である。
【図６】図１におけるメインワードライン駆動部の回路図である。
【図７】図１におけるサブワードライン駆動部の回路図である。
【図８】本発明の一実施例による複数のセルブロック制御部を持つ半導体メモリー装置を示すブロック図である。
【図９】図８の第１セルブロック制御部のブロック図である。
【図１０】図９における第１内部電圧生成部の回路図である。
【図１１】図８における第２セルブロック制御部のブロック図である。
【発明を実施するための形態】
【００１５】
以下、具体的な実施例に挙げて本発明をより詳細に説明する。これらの実施例は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１６】
図１は、本発明の一実施例による半導体メモリー装置を示すブロック図である。
【００１７】
図１を参照すると、本実施例による半導体メモリー装置は、イネーブル信号生成部１と、内部電圧生成部２と、入出力スイッチング信号生成部３と、メインワードライン駆動部４と、サブワードライン駆動部５と、を含む。
【００１８】
イネーブル信号生成部１は、複数のアドレスデコーディング信号ＬＡＸＢＡ９＜１：２＞、ＬＡＸＣ＜１：２＞を受信し、第１セルブロックを選択するための第１イネーブル信号ＶＰＰＣＥＮ＜１＞と、第２セルブロックを選択するための第２イネーブル信号ＶＰＰＣＥＮ＜２＞を生成する。ここで、第１セルブロックと第２セルブロックは、ビットラインセンスアンプを共有するセルブロックである。即ち、第１セルブロックと第２セルブロックは隣接したセルブロックであって、いずれか一方は上位セルブロック、いずれか他方は下位セルブロックとなることができる。
【００１９】
内部電圧生成部２は、第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２イネーブル信号ＶＰＰＣＥＮ＜２＞によって高電圧ＶＰＰを供給するか否かが決定され、内部電圧ＶＰＰＣ２を生成する。
【００２０】
このような内部電圧生成部２は、第１及び第２イネーブル信号ＶＰＰＣＥＮ＜１＞、ＶＰＰＣＥＮ＜２＞のうちいずれか一方がイネーブルされると高電圧ＶＰＰを供給して内部電圧を生成し、第１及び第２イネーブル信号ＶＰＰＣＥＮ＜１＞、ＶＰＰＣＥＮ＜２＞がいずれもディセーブルされると高電圧ＶＰＰの供給を遮断して内部電圧ＶＰＰＣ２を生成する。
【００２１】
入出力スイッチング信号生成部３は、内部電圧ＶＰＰＣ２を受けて駆動し、入出力スイッチング信号ＩＯＳＷを出力する。
【００２２】
メインワードライン駆動部４は、内部電圧ＶＰＰＣ２を受けてメインワードラインＭＷＬＢ＜０：６３＞を駆動する。
【００２３】
サブワードライン駆動部５は、内部電圧ＶＰＰＣ２を受けてサブワードラインＦｘｂ＜０：７＞を駆動する。
【００２４】
図２は、図１における第１イネーブル信号生成部の回路図である。図３は、図１における第２イネーブル信号生成部の回路図である。
【００２５】
図２を参照すると、第１イネーブル信号生成部１１は、アドレスデコーディング信号ＬＡＸＢＡ９＜１＞、ＬＡＸＣ＜１＞に応答して否定論理積演算し、第１イネーブル信号を出力するイネーブル信号出力部１１１を含む。
【００２６】
図３を参照すると、第２イネーブル信号生成部１２は、アドレスデコーディング信号ＬＡＸＢＡ９＜２＞、ＬＡＸＣ＜２＞に応答して否定論理積演算し、第２イネーブル信号を出力する第２イネーブル信号出力部１２１を含む。
【００２７】
このようなイネーブル信号生成部１は、セルブロックを選択するための複数のアドレスデコーディング信号ＬＡＸＢＡ９、ＬＡＸＣがハイレベルにイネーブルされる時に、イネーブル信号ＶＰＰＣＥＮをハイレベルにイネーブルさせて出力する。
【００２８】
図４は、図１における内部電圧生成部の回路図である。
【００２９】
図４を参照すると、内部電圧生成部２は、第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２イネーブル信号ＶＰＰＣＥＮ＜２＞に応答して論理演算するイネーブル信号入力部２１と、イネーブル信号入力部２１の出力信号をレベルシフティングするレベルシフティング部２２と、レベルシフティング部２２の出力信号をバッファリングするバッファ部２４と、レベルシフティング部２２の出力信号によって高電圧ＶＰＰが供給されるか否かが決定され、内部電圧ＶＰＰＣ２を駆動する内部電圧駆動部２３と、を含む。
【００３０】
ここで、イネーブル信号入力部２１は否定論理和演算素子ＮＲ１で、内部電圧駆動部２３はＰＭＯＳトランジスタ素子である。
【００３１】
そして、内部電圧生成部２は、電源電圧ＶＤＤを電圧源として受け、イネーブル信号出力部２３の出力ノードと連結されたクランピング部２５を更に含む。ここで、クランピング部２５は、ＮＭＯＳダイオード素子である。
【００３２】
このような内部電圧生成部２は、第１及び第２イネーブル信号ＶＰＰＣＥＮ＜１＞、ＶＰＰＣＥＮ＜２＞のうちいずれか一方がイネーブルされると、ノードＡはローレベルになってスイッチング部２３をターンオンさせ、高電圧ＶＰＰを供給し、第１及び第２イネーブル信号ＶＰＰＣＥＮ＜１＞、ＶＰＰＣＥＮ＜２＞がいずれもディセーブルされると、ノードＡはハイレベルになってスイッチング部２３をターンオフさせ、高電圧ＶＰＰの供給を遮断し、内部電圧ＶＰＰＣ２を生成する。
【００３３】
そして、クランピング部２５は、内部電圧駆動部２３がターンオフされる時に内部電圧ＶＰＰＣ２を電源電圧ＶＤＤレベルに維持させる機能を担う。これは、内部電圧出力部２３が再びターンオンされる時に内部電圧ＶＰＰＣ２レベルを素早く高電圧ＶＰＰレベルに上昇させるためである。
【００３４】
図５は、図１における入出力スイッチング信号生成部の回路図である。
【００３５】
入出力スイッチング信号生成部３は、入出力スイッチングイネーブル信号ＩＯＳＷ＿ＥＮＢとプリチャージ信号ＢＬＥＱＢに応答して論理和演算するスイッチング信号入力部３１と、スイッチング信号入力部３１の出力信号をレベルシフティングして出力するレベルシフティング部３２と、レベルシフティング部３２の出力信号をバッファリングするバッファ部３３と、を含む。ここで、バッファ部３３は、内部電圧ＶＰＰＣ２を電圧源として受けて駆動する。
【００３６】
図６は、図１におけるメインワードライン駆動部の回路図である。
【００３７】
図６を参照すると、メインワードライン駆動部４は、ワードラインオフ信号ＷＬＯＦＦＢと第２アドレスデコーディング信号ＢＡＸ３４、ＢＡＸ５６、ＢＡＸ７８に応答してメインワードライン駆動信号（Ｂノード）を出力する第１制御部４１と、第１制御部４１の出力信号に応答してメインワードラインをプルアップ又はプルダウン駆動する第１駆動部４２と、を含む。ここで、第２アドレスデコーディング信号ＢＡＸ３４、ＢＡＸ５６、ＢＡＸ７８は、メインワードラインを選択するためのアドレスＡ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８デコーディング信号である。そして、第１駆動部４２は内部電圧ＶＰＰＣ２を電圧源として受けて駆動する。
【００３８】
図７は、図１におけるサブワードライン駆動部の回路図である。
【００３９】
図７を参照すると、サブワードライン駆動部５は、ワードラインオフ信号ＷＬＯＦＦＢと第３アドレスデコーディング信号ＢＡＸ１０、ＢＡＸ２に応答してサブワードライン駆動信号ＦＸＢを出力する第２制御部５１と、第２制御部５１の出力信号に応答してサブワードライン駆動信号ＦＸＢをプルアップ又はプルダウン駆動する第２駆動部５２と、を含む。ここで、第３アドレスデコーディング信号ＢＡＸ１０、ＢＡＸ２はサブワードラインを選択するためのアドレスＡ０、Ａ１、Ａ２デコーディング信号である。そして、第２駆動部５２は、内部電圧ＶＰＰＣ２を電圧源として受けて駆動する。
【００４０】
図８は、本発明の一実施例による複数のセルブロック制御部を持つ半導体メモリー装置のブロック図である。
【００４１】
図８を参照すると、本実施例による半導体メモリー装置は、第１セルブロック制御部６と第２セルブロック制御部７とを含む。
【００４２】
第１セルブロック制御部６は、複数の第１アドレスデコーディング信号ＬＡＸＢＡ９＜１＞、ＬＡＸＣ＜１＞を受けて第１イネーブル信号ＶＰＰＣＥＮ＜１＞を生成し、この第１イネーブル信号ＶＰＰＣＥＮ＜１＞によって複数の第１セルブロック制御信号ＩＯＳＷ１、ＭＷＬＢ１＜０：６３＞、Ｆｘｂ１＜０：７＞を出力する。
【００４３】
第２セルブロック制御部７は、複数の第２アドレスデコーディング信号ＬＡＸＢＡ９＜２＞、ＬＡＸＣ＜２＞を受けて第２イネーブル信号ＶＰＰＣＥＮ＜２＞を生成し、第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２イネーブル信号ＶＰＰＣＥＮ＜２＞によって複数の第２セルブロック制御信号ＩＯＳＷ２、ＭＷＬＢ２＜０：６３＞、Ｆｘｂ２＜０：７＞を出力する。
【００４４】
図９は、図８における第１セルブロック制御部のブロック図である。
【００４５】
図９を参照すると、第１セルブロック制御部６は、第１アドレスデコーディング信号ＬＡＸＢＡ９＜１＞、ＬＡＸＣ＜１＞を受けて第１イネーブル信号ＶＰＰＣＥＮ＜１＞を生成する第１イネーブル信号生成部６１と、第１イネーブル信号ＶＰＰＣＥＮ＜１＞によって内部電圧ＶＰＰＣ２を生成する第１内部電圧生成部６２と、内部電圧ＶＰＰＣ２を受けて駆動し、第１セルブロック制御信号ＩＯＳＷ１、ＭＷＬＢ１＜０：６３＞、Ｆｘｂ１＜０：７＞を出力する第１内部回路６３と、を含む。
【００４６】
ここで、第１イネーブル信号生成部６１の回路構成は図２のそれと同一であり、第１内部回路６３は、図１に示す入出力スイッチング信号生成部３、メインワードライン駆動部４、サブワードライン駆動部５を含み、これらの回路構成はそれぞれ図５、６、７のそれと同一である。
【００４７】
図１０は、図９における第１内部電圧生成部６２の回路図である。
【００４８】
図１０を参照すると、第１内部電圧生成部６２は、第１イネーブル信号ＶＰＰＣＥＮ＜１＞を受けてバッファリングするイネーブル信号入力部６２１と、イネーブル信号入力部の出力信号に応答してレベルシフティング信号を出力するレベルシフティング部６２２と、レベルシフティング部６２２の出力信号によって高電圧ＶＰＰの供給が決定され、内部電圧ＶＰＰＣ２を駆動する内部電圧駆動部６２３と、を含む。
【００４９】
このような第１内部電圧生成部６２は、第１イネーブル信号ＶＰＰＣＥＮ＜１＞がローレベルにディセーブルされると、高電圧ＶＰＰの供給を遮断して内部電圧ＶＰＰＣ２を生成する。
【００５０】
図１１は、図８における第２セルブロック制御部のブロック図である。
【００５１】
図１１を参照すると、第２セルブロック制御部７は、第２アドレスデコーディング信号ＬＡＸＢＡ９＜２＞、ＬＡＸＣ＜２＞を受けて第２イネーブル信号ＶＰＰＣＥＮ＜２＞を生成する第２イネーブル信号生成部７１と、第１イネーブル信号ＶＰＰＣＥＮ＜１＞又は第２イネーブル信号ＶＰＰＣＥＮ＜２＞によって内部電圧を生成する第２内部電圧生成部７２と、内部電圧ＶＰＰＣ２を受けて駆動し、第２セルブロック制御信号ＩＯＳＷ２、ＭＷＬＢ２＜０：６３＞、Ｆｘｂ２＜０：７＞ を出力する第２内部回路７３と、を含む。
【００５２】
ここで、第２イネーブル信号生成部７１の回路構成は図３のそれと同一で、第２内部電圧生成部７２の回路構成は図４のそれと同一であり、第２内部回路７３は、図１に示す入出力スイッチング信号生成部３、メインワードライン駆動部４、サブワードライン駆動部５を含み、これらの回路構成はそれぞれ図５、６、７と同一である。
【００５３】
第２内部電圧生成部７２は、第１及び第２イネーブル信号ＶＰＰＣＥＮ＜１＞、ＶＰＰＣＥＮ＜２＞がいずれもディセーブルされると高電圧供給を遮断し、内部電圧ＶＰＰＣ２を生成する。
【００５４】
以下、このように構成された本発明の動作について、添付の図面を参照しつつ詳細に説明する。
【００５５】
まず、セルブロックが選択され、内部電圧ＶＰＰＣ２がイネーブルされて供給される動作は次の通りである。
【００５６】
図４を参照すると、内部電圧生成部２は、第１セルブロックを選択するための第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２セルブロックを選択するための第２イネーブル信号ＶＰＰＣＥＮ＜２＞のうちいずれか一方がハイレベルにイネーブルされると、ノードＡがローレベルになって内部電圧出力部２３がターンオンされ、内部電圧ＶＰＰＣ２をイネーブルさせて出力する。即ち、内部電圧生成部２は、ビットラインセンスアンプを共有する第１セルブロックと第２セルブロックのうちいずれか一方が選択されると、高電圧を供給して内部電圧ＶＰＰＣ２を生成する。
【００５７】
具体的に説明すると、イネーブル信号入力部２１は、第１セルブロックから入力される第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２セルブロックから生成される第２イネーブル信号ＶＰＰＣＥＮ＜２＞のうちいずれか一方がハイレベルにイネーブルされるとロー信号を出力し、レベルシフティング部２２はロー信号を受信してレベルシフティングし、ロー信号を出力する。すると、バッファ部２４の出力ノードＡは、ローレベルになる。従って、内部電圧駆動部２３はノードＡのローレベル信号に応答してターンオンされるので高電圧ＶＰＰが供給され、内部電圧ＶＰＰＣ２をイネーブルさせて出力する。
【００５８】
こうなると、入出力スイッチング信号生成部３、メインワードライン駆動部４及びサブワードライン駆動部５は、内部電圧ＶＰＰＣ２を受けて通常のアクティブ動作を行う。
【００５９】
次に、セルブロックが選択されず、内部電圧ＶＰＰＣ２がディセーブルされて供給される動作について説明する。
【００６０】
内部電圧生成部２は、第１セルブロックを選択するための第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２セルブロックを選択するための第２イネーブル信号ＶＰＰＣＥＮ＜２＞がいずれもローレベルにディセーブルされると内部電圧出力部２３がターンオフされ、内部電圧ＶＰＰＣ２をディセーブルさせて出力する。即ち、内部電圧生成部２は、ビットラインセンスアンプを共有する第１セルブロックと第２セルブロックとも選択されないスタンバイモードになると、高電圧ＶＰＰの供給を遮断して内部電圧ＶＰＰＣ２を生成する。
【００６１】
具体的に説明すると、イネーブル信号入力部２１は、第１イネーブル信号ＶＰＰＣＥＮ＜１＞と第２イネーブル信号ＶＰＰＣＥＮ＜２＞がいずれもローレベルにディセーブルされるとハイ信号を出力し、レベルシフティング部２２はハイ信号を受信してレベルシフティングし、ハイ信号を出力する。すると、バッファ部２４の出力ノードＡはハイレベルになる。従って、内部電圧駆動部２３はノードＡのハイレベル信号に応答してターンオフされるので、高電圧ＶＰＰの供給が遮断され、内部電圧ＶＰＰＣ２をディセーブルさせて出力する。
【００６２】
この時、入出力スイッチング信号生成部３、メインワードライン駆動部４及びサブワードライン駆動部５は、高電圧ＶＰＰよりも低いレベルの電源電圧ＶＤＤを内部電圧ＶＰＰＣ２として受けて動作するので、スタンバイ時にオフ漏れ電流は減少する。
【符号の説明】
【００６３】
１    イネーブル信号生成部
２    内部電圧生成部
３    入出力スイッチング信号生成部
４    メインワードライン駆動部
５    サブワードライン駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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