【手続補正書】
【提出日】平成16年3月1日(2004.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面部分であって、ゲート電極の両端に形成された第１の導電型のソース、ドレイン拡張領域と、前記ゲート電極および前記ゲート電極の側壁に設けられたサイドウォールスペーサに対して自己整合で形成された第１の導電型のソース、ドレイン拡散領域と、前記ソース、ドレイン拡散領域の表面に形成されたシリサイド層とを有し、
前記ソース、ドレイン拡張領域と前記ソース、ドレイン拡散領域との間に、前記ゲート電極および前記サイドウォールスペーサに対して自己整合で形成された第１の導電型の半導体領域が存在し、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、チャネル領域から前記サイドウォールスペーサの端部に向かって前記半導体基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記シリサイド層、前記ソース、ドレイン拡散領域が順に位置することを特徴とする半導体集積回路装置。
【請求項３】
半導体基板の主面部分であって、ゲート電極の両端に形成された第１の導電型のソース、ドレイン拡張領域と、前記ゲート電極および前記ゲート電極の側壁に設けられたサイドウォールスペーサに対して自己整合で形成された第１の導電型のソース、ドレイン拡散領域と、前記ソース、ドレイン拡散領域の表面に形成されたシリサイド層とを有し、
前記ゲート電極および前記サイドウォールスペーサに対して自己整合で形成された第１の導電型の半導体領域が存在し、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域の不純物濃度よりも低く、チャネル領域から前記サイドウォールスペーサの端部に向かって前記半導体基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、前記半導体領域の接合深さは、前記ソース、ドレイン拡張領域の接合深さよりも深く、かつ前記ソース、ドレイン拡散領域の接合深さよりも浅いことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、前記ソース、ドレイン拡散領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記ソース、ドレイン拡張領域の下部に接し、前記半導体基板に不純物を導入して形成された第２の導電型のポケット領域を備えていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、前記ゲート電極のゲート長は０．１５μｍ以下、または前記サイドウォールスペーサのスペーサ長が０．０７μｍ以下であることを特徴とする半導体集積回路装置。
【請求項９】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）前記ゲート電極の両端の前記基板に第１のｎ型不純物をイオン注入し、ソース、ドレイン拡張領域を形成する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板に第２のｎ型不純物をイオン注入し、前記ソース、ドレイン拡張領域より高い不純物濃度を有するソース、ドレイン拡散領域を形成する工程と、（ｅ）前記基板に洗浄処理を施す工程と、（ｆ）前記基板上に高融点金属膜を堆積した後、熱処理により前記ソース、ドレイン拡散領域の表面にシリサイド層を形成する工程とを有し、
前記（ｃ）工程の後に、前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板に第３のｎ型不純物をイオン注入し、前記ソース、ドレイン拡張領域より高い不純物濃度を有する半導体領域を形成する工程をさらに有し、チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記シリサイド層、前記ソース、ドレイン拡散領域が順に位置することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、前記半導体領域を形成する工程に先立ち、前記基板に洗浄処理が施されることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項９記載の半導体集積回路装置の製造方法において、前記（ｆ）工程の熱処理後に、未反応の高融点金属膜が除去されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項９記載の半導体集積回路装置の製造方法において、前記シリサイド層は、前記ゲート電極を構成するシリコン膜の表面および前記ソース、ドレイン拡散領域の表面に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項９記載の半導体集積回路装置の製造方法において、前記第３のｎ型不純物は、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板にイオン注入されることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項９記載の半導体集積回路装置の製造方法において、前記第２のｎ型不純物は、前記基板の法線方向からの垂直打ち込みで前記基板にイオン注入され、前記第３のｎ型不純物は、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板にイオン注入されることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項９記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡散領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項９記載の半導体集積回路装置の製造方法において、前記半導体領域の接合深さは、前記ソース、ドレイン拡張領域の接合深さよりも相対的に深く、かつ前記ソース、ドレイン拡散領域の接合深さよりも相対的に浅いことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項９記載の半導体集積回路装置の製造方法において、前記（ｄ）工程に先立ち、前記基板の露出表面に選択エピタキシャル層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために、前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで、かつ、前記基板にゲート電極と前記サイドウォールスペーサに対して自己整合で不純物を注入する工程と、（ｆ）前記（ｄ）工程および前記（ｅ）工程の後に、前記基板を洗浄し、前記ソース、ドレイン拡散領域の表面にシリサイド層を熱処理により形成するために前記基板上に高融点金属を堆積する工程とを有し、
チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記半導体領域の接合深さは前記ソース、ドレイン拡張領域の接合深さよりも深く、前記ソース、ドレイン拡散領域の接合深さよりも浅く、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡散領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１８記載の半導体集積回路装置の製造方法において、前記（ｄ）と（ｅ）工程の前に、前記サイドウォールスペーサに覆われていない前記基板の表面に選択エピタキシャル層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
（ａ）ソース、ドレイン拡張領域を形成するためにゲート電極に対して自己整合で基板に不純物を注入する工程と、（ｂ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｃ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｄ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記基板を洗浄し、熱処理によって前記ソース、ドレイン拡散領域の表面にシリサイド層を形成するために、前記基板上に高融点金属を堆積する工程とを有し、
前記（ｃ）および前記（ｄ）工程の前に、前記基板の露出表面に選択エピタキシャル層を形成し、チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記半導体領域の接合深さは前記ソース、ドレイン拡張領域の接合深さよりも深く、前記ソース、ドレイン拡散領域の接合深さよりも浅く、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における前記不純物は、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板に導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで、かつ、前記基板にゲート電極と前記サイドウォールスペーサに対して自己整合で不純物を注入する工程と、（ｆ）前記（ｅ）工程後、前記基板を洗浄する工程と、（ｇ）前記基板に高融点金属膜を堆積する工程と、熱処理によって少なくとも前記ソース、ドレイン拡散領域の表面にシリサイド層を形成する工程とを有し、
チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板内に不純物を注入する工程と、（ｆ）前記（ｅ）工程の後に、前記基板を洗浄する工程と、（ｇ）熱処理によって、前記ソース、ドレイン拡散領域の表面にシリサイド層を形成するために、前記基板上に高融点金属膜を堆積する工程とを有し、
前記（ｅ）工程で、前記不純物は前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板にイオン注入され、前記半導体領域は前記ソース、ドレイン拡散領域表面のシリサイド層の少なくとも一部を囲み、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度より低いことを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法において、前記半導体領域の接合深さは、前記ソース、ドレイン拡張領域の接合深さよりも相対的に深く、かつ前記ソース、ドレイン拡散領域の接合深さよりも相対的に浅いことを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項９、１８、２１、２３または２４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも相対的に低いことを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項９〜２５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡張領域を形成する工程は、前記ゲート電極に対して自己整合で前記基板に不純物を注入し、前記ソース、ドレイン拡張領域の下部に接する、前記ソース、ドレイン拡張領域と反対の導電型のポケット領域を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項９〜２５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記サイドウォールスペーサは、酸化シリコン膜で構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項９〜２５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記高融点金属はコバルトであり、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項９〜２５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ゲート電極のゲート長は０.１５μｍ以下、または前記サイドウォールスペーサのスペーサ長が０.０７μｍ以下であることを特徴とする半導体集積回路装置の製造方法。