【手続補正書】
【提出日】平成16年12月20日(2004.12.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
正確なクロック信号の周波数より低い周波数を有する不正確なクロック信号を発生する不正確なクロック回路と、
前記不正確なクロック信号のある所定の部分において前記正確なクロック信号が示す周期の数をカウントする第１のクロック・カウンタ回路と、
前記第１のクロック・カウンタ回路からの正確なクロック信号の前記周期数と、前記不正確なクロック信号の前記所定の部分の周期の数と、前記正確なクロック信号の周期と、所望の時間遅延とを用いて、所望の時間遅延に相当する前記不正確なクロック信号の所望の周期数を計算するディジタル処理装置と、
開始時間遅延信号を受信すると、前記不正確なクロック信号の周期数をカウントし、前記不正確なクロック信号の周期数が、前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数に達したとき、時間遅延事象信号を発生することによって、前記所望の時間遅延が経過したことを示す第２のクロック・カウンタ回路と
を含む較正のために正確なクロック信号を用いる時間遅延システム。
【請求項２】
前記不正確なクロック信号の周波数が、前記正確なクロック信号の周波数の０．１％〜１０．０％である請求項１に記載の時間遅延システム。
【請求項３】
前記不正確なクロック信号の前記所定の部分が、全周期の１／２である請求項１に記載の時間遅延システム。
【請求項４】
前記不正確なクロック回路が、
不正確な発振器信号を発生する不正確な発振器と、
前記不正確な発振器信号を入力として受け取り、不正確なクロック信号を発生するディジタル周波数分割器と
を含む、請求項１に記載の時間遅延システム。
【請求項５】
前記第１のクロック・カウンタ回路が、
前記正確なクロック信号によって刻時され、前記不正確なクロック信号の前記所定の部分によってイネーブルにされ、前記不正確なクロック信号の前記所定の部分において生じた前記正確なクロック信号の周期数を示すカウント値を発生する第１のディジタル・カウンタと、
前記正確なクロック信号によって刻時されており、前記不正確なクロック信号によってイネーブルにされ、前記第１のディジタル・カウンタがディスエーブルにされている間に送り出されるものであるロード・パルスを、前記正確なクロック信号と同期した前記不正確なクロック信号の周期毎に一度、送り出すクロック同期回路と、
前記クロック同期回路により送り出される前記ロード・パルスによって、前記第１のディジタル・カウンタの前記カウント値がロードされ、前記ディジタル処理装置による読み取りが可能な同期カウント出力を発生することによって、前記不正確なクロック信号の前記所定の部分において前記正確なクロック信号が示す周期の数を示すディジタル・カウンタ・レジスタと
を含む、請求項１に記載の時間遅延システム。
【請求項６】
前記第２のクロック・カウンタ回路が、
前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数がロードされる最大カウント・レジスタと、
前記不正確なクロック信号によって刻時され、前記開始時間遅延信号によって始動し、カウント値を発生する第２のディジタル・カウンタと、
前記最大カウント・レジスタから前記不正確なクロック信号の前記所望の周期数と、前記第２のディジタル・カウンタによって発生した前記カウント値とを比較し、前記最大カウント・レジスタから前記不正確なクロック信号の前記所望の周期数が、前記第２のディジタル・カウンタによって発生した前記カウント値以上の場合には、前記時間遅延事象信号を発生するディジタル・コンパレータと
を含む、請求項１に記載の時間遅延システム。
【請求項７】
前記第２のクロック・カウンタ回路が、
前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数がロードされ、前記不正確なクロック信号によって刻時され、前記開始時間遅延信号によって始動し、前記カウント値が０に達したとき、前記時間遅延事象信号を発生するディジタル・カウントダウン・カウンタを含む、請求項１に記載の時間遅延システム。
【請求項８】
正確なクロック信号の周波数より高い周波数を有する不正確なクロック信号を発生する不正確なクロック回路と、
前記正確なクロック信号のある所定の部分において前記不正確なクロック信号が示す周期の数をカウントする第１のクロック・カウンタ回路と、
前記第１のクロック・カウンタ回路からの不正確なクロック信号の前記周期数と、前記正確なクロック信号の所定の部分の周期の数と、前記正確なクロック信号の周期と、所望の時間遅延とを用いて、所望の時間遅延に相当する前記不正確なクロック信号の所望の周期数を計算するディジタル処理装置と、
開始時間遅延信号を受信すると、前記不正確なクロック信号の周期数をカウントし、前記不正確なクロック信号の周期数が、前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数に達したとき、時間遅延事象信号を発生することによって、前記所望の時間遅延が経過したことを示す第２のクロック・カウンタ回路と
を含む較正のために正確なクロック信号を用いる時間遅延システム。
【請求項９】
前記不正確なクロック信号の周波数が、前記正確なクロック信号の周波数の１０〜１０００倍である請求項８に記載の時間遅延システム。
【請求項１０】
前記正確なクロック信号の前記所定の部分が、全周期の１／２である請求項８に記載の時間遅延システム。
【請求項１１】
前記不正確なクロック回路が、
不正確な発振器信号を発生する不正確な発振器と、
前記不正確な発振器信号を入力として受け取り、不正確なクロック信号を発生するディジタル周波数分割器と
を含む、請求項８に記載の時間遅延システム。
【請求項１２】
前記第１のクロック・カウンタ回路が、
前記不正確なクロック信号によって刻時され、前記正確なクロック信号の前記所定の部分によってイネーブルにされ、前記正確なクロック信号の前記所定の部分において前記不正確なクロック信号が示す周期の数を示すカウント値を発生する第１のディジタル・カウンタと、
前記正確なクロック信号によって刻時されており、前記不正確なクロック信号によってイネーブルにされ、前記第１のディジタル・カウンタがディスエーブルにされている間に送り出されるものであるロード・パルスを、前記正確なクロック信号と同期した前記不正確なクロック信号の周期毎に一度、送り出すクロック同期回路と、
前記クロック同期回路により送り出される前記ロード・パルスによって、前記第１のディジタル・カウンタの前記カウント値がロードされ、前記ディジタル処理装置による読み取りが可能な同期カウント出力を発生することによって、前記正確なクロック信号の前記所定の部分において前記不正確なクロック信号が示す周期の数を示すディジタル・カウンタ・レジスタと
を含む、請求項８に記載の時間遅延システム。
【請求項１３】
前記第２のクロック・カウンタ回路が、
前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数がロードされる最大カウント・レジスタと、
前記不正確なクロック信号によって刻時され、前記開始時間遅延信号によって始動し、カウント値を発生する第２のディジタル・カウンタと、
前記最大カウント・レジスタから前記不正確なクロック信号の前記所望の周期数と、前記第２のディジタル・カウンタによって発生した前記カウント値とを比較し、前記最大カウント・レジスタから前記不正確なクロック信号の前記所望の周期数が、前記第２のディジタル・カウンタによって発生した前記カウント値以上の場合には、前記時間遅延事象信号を発生するディジタル・コンパレータと
を含む、請求項８に記載の時間遅延システム。
【請求項１４】
前記第２のクロック・カウンタ回路が、
前記ディジタル処理装置によって計算された前記不正確なクロック信号の前記所望の周期数がロードされ、前記不正確なクロック信号によって刻時され、前記開始時間遅延信号によって始動し、前記カウント値が０に達したとき、前記時間遅延事象信号を発生するディジタル・カウントダウン・カウンタを含む、請求項８に記載の時間遅延システム。
【請求項１５】
正確なクロック信号の周波数より低い周波数を有する不正確なクロック信号を発生するステップと、
前記不正確なクロック信号の所定の部分において前記正確なクロック信号が示す周期の数をカウントするステップと、
前記第１のカウント・ステップからの正確なクロック信号の前記周期数と、前記不正確なクロック信号の所定の部分の周期の数と、前記正確なクロック信号の周期と、所望の時間遅延とを用いて、所望の時間遅延に相当する前記不正確なクロック信号の所望の周期数を計算するステップと、
前記不正確なクロック信号の前記所望の周期数をカウントするステップと、
前記不正確なクロック信号が前記所望の周期数になって、それによって、前記所望の時間遅延が経過したことを示すステップと
を含む較正のために正確なクロック信号を用いて正確な時間遅延を生じさせる方法。
【請求項１６】
前記不正確なクロック信号の周波数が、正確なクロック信号の周波数の０．１％〜１０．０％である請求項１５に記載の方法。
【請求項１７】
前記不正確なクロック信号の前記所定の部分が、全周期の１／２である請求項１５に記載の方法。
【請求項１８】
正確なクロック信号の周波数より高い周波数を有する不正確なクロック信号を発生するステップと、
前記正確なクロック信号の所定の部分において前記不正確なクロック信号が示す周期の数をカウントするステップと、
前記第１のカウント・ステップからの不正確なクロック信号の前記周期数と、前記正確なクロック信号の所定の部分において周期の数と、前記正確なクロック信号の周期と、所望の時間遅延とを用いて、所望の時間遅延に相当する前記不正確なクロック信号の所望の周期数を計算するステップと、
前記不正確なクロック信号の前記所望の周期数をカウントするステップと、
前記不正確なクロック信号が前記所望の周期数になって、それによって、前記所望の時間遅延が経過したことを示すステップと
を含む較正のために正確なクロック信号を用いて正確な時間遅延を生じさせる方法。
【請求項１９】
前記不正確なクロック信号の周波数が、前記正確なクロック信号の周波数の１０〜１０００倍である請求項１８に記載の方法。
【請求項２０】
前記正確なクロック信号の前記所定の部分が、全周期の１／２である請求項１８に記載の方法。