【手続補正書】
【提出日】令和3年7月29日(2021.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリチップであって、前記メモリチップが、
複数のメモリバンクであって、各メモリバンクがバンク行デコーダおよびバンク列デコーダを有する、複数のメモリバンクと、
複数のメモリサブバンクであって、各メモリサブバンクが、読み書きを可能にするサブバンク行デコーダおよびサブバンク列デコーダを自らの位置に有し、各メモリサブバンクが、複数のメモリセルを各々が含む複数のメモリマットを有する、複数のメモリサブバンクと、
を備え、
前記サブバンク行デコーダおよび前記サブバンク列デコーダが、前記バンク行デコーダおよび前記バンク列デコーダのうちの少なくとも１つからの読み要求および書き要求を受信するように構成される、
メモリチップ。
【請求項２】
各メモリサブバンクがさらに、各メモリバンクのコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるサブバンクコントローラを有する、請求項１に記載のメモリチップ。
【請求項３】
前記メモリバンクの前記コントローラがシステムクロックに同期される、請求項２に記載のメモリチップ。
【請求項４】
前記メモリサブバンクの前記サブバンクコントローラがシステムクロックに同期されない、請求項２に記載のメモリチップ。
【請求項５】
各メモリサブバンクがさらに、各メモリサブバンクを専用メモリとして使用するプロセッササブユニットを有する、請求項１から４のいずれか一項に記載のメモリチップ。
【請求項６】
各プロセッササブユニットが、前記バンク行デコーダおよび前記バンク列デコーダを使用せずに前記サブバンク行デコーダおよび前記サブバンク列デコーダを使用して前記プロセッササブユニット専用のサブバンクにアクセスするように構成される、請求項５に記載のメモリチップ。
【請求項７】
前記プロセッササブユニットが、構成可能プロセッササブユニットまたはアクセラレータを含む、請求項５に記載のメモリチップ。
【請求項８】
メモリチップであって、前記メモリチップが、
複数のメモリバンクであって、各メモリバンクがバンクコントローラおよび複数のメモリサブバンクを有する、複数のメモリバンクと、
複数のメモリサブバンクであって、各メモリサブバンクが、読み書きを可能にするサブバンク行デコーダおよびサブバンク列デコーダを自らの位置に有し、各メモリサブバンクが、複数のメモリセルを各々が含む複数のメモリマットを有する、複数のメモリサブバンクと、
を備え、
各サブバンク行デコーダおよび各サブバンク列デコーダが、前記バンクコントローラからの読み要求および書き要求を受信し、前記バンクコントローラから受信した読み要求および書き要求を処理するように構成される、
メモリチップ。
【請求項９】
各メモリサブバンクがさらに、前記バンクコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるサブバンクコントローラを有する、請求項８に記載のメモリチップ。
【請求項１０】
前記バンクコントローラがシステムクロックに同期される、請求項９に記載のメモリチップ。
【請求項１１】
前記メモリサブバンクの前記サブバンクコントローラがシステムクロックに同期されない、請求項９に記載のメモリチップ。
【請求項１２】
各メモリサブバンクがさらに、各メモリサブバンクを専用メモリとして使用するプロセッササブユニットを有する、請求項８から１１のいずれか一項に記載のメモリチップ。
【請求項１３】
各プロセッササブユニットが、前記バンクコントローラを使用せずに各メモリサブバンクの行デコーダおよび列デコーダを使用して前記プロセッササブユニット専用のサブバンクにアクセスするように構成された、請求項１２に記載のメモリチップ。
【請求項１４】
メモリチップであって、前記メモリチップが、
複数のメモリバンクであって、各メモリバンクが、読み書きを処理するバンクコントローラを自らの位置に有し、各メモリバンクが、複数のメモリセルと、マット行デコーダおよびマット列デコーダとを各々が含む複数のメモリマットを有する、複数のメモリバンク
を備え、
前記マット行デコーダおよび前記マット列デコーダがサブバンクコントローラからの読み要求および書き要求を処理するように構成され、前記読み要求および前記書き要求は、前記バンクコントローラから独立した前記サブバンクコントローラによって生成される、
メモリチップ。
【請求項１５】
各メモリマットがさらに、前記バンクコントローラからのコマンドアドレスに基づいて前記サブバンクコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるコンパレータを有する、請求項１４に記載のメモリチップ。
【請求項１６】
各メモリマットが、１または複数のヒューズによって決定される割り当てられたアドレスレンジを有する、請求項１４または１５に記載のメモリチップ。
【請求項１７】
前記１または複数のヒューズが、不良であるメモリマットを無効にするように構成される、請求項１６に記載のメモリチップ。
【請求項１８】
各サブバンクがさらに、各サブバンクを専用メモリとして使用するプロセッササブユニットを有する、請求項１４から１７のいずれか一項に記載のメモリチップ。
【請求項１９】
メモリチップであって、
複数のメモリバンクであって、各メモリバンクが、読み書きを可能にするバンクコントローラと、行デコーダと、列デコーダと、を自らの位置に有する、複数のメモリバンクと、
複数の前記バンクコントローラの各バンクコントローラを、前記複数のバンクコントローラの少なくとも他の１つのバンクコントローラに接続する複数のバスとを備え、
各バンクコントローラが、前記バンクコントローラを有する前記メモリバンクにデータを渡す前に、他のバンクコントローラから入ってくる前記データを処理するように構成される、
メモリチップ。
【請求項２０】
前記複数のバスは、前記メモリバンクのメインバスのデータ転送を中断することなくアクセスされるように構成される、請求項１９に記載のメモリチップ。
【請求項２１】
メモリチップであって、
複数のメモリバンクであって、各メモリバンクが、読み書きを可能にするバンクコントローラと、行デコーダと、列デコーダと、を自らの位置に有する、複数のメモリバンクと、
複数の前記バンクコントローラの各バンクコントローラを、前記複数のバンクコントローラの少なくとも他の１つのバンクコントローラに接続する複数のバスとを備え、
各バンクコントローラは、複数の他のバンクコントローラに接続され、データを送信または受信するために前記複数の他のバンクコントローラのうちいずれか１つを選択するように構成可能である、
メモリチップ。
【請求項２２】
各メモリバンクがダイナミックランダムアクセスメモリバンクを含む、請求項１９に記載のメモリチップ。
【請求項２３】
各バンクコントローラが、構成可能であり、前記バンクコントローラを有する前記メモリバンクでの読み書きのためのアドレスを決定するように構成される、請求項１９に記載のメモリチップ。
【請求項２４】
各バンクコントローラは、前記バンクコントローラを有する前記メモリバンクにデータを渡す前に、他のバンクコントローラから入ってくる前記データを処理するように構成される、請求項２１に記載のメモリチップ。
【請求項２５】
各バンクコントローラが、別の空間的に隣接するバンクコントローラに接続される、請求項１９から２４のいずれか一項に記載のメモリチップ。
【請求項２６】
前記サブバンクコントローラは、前記読み要求および前記書き要求が処理されている間に、前記バンクコントローラから制御信号を受信するとエラーメッセージを返すように構成されている、請求項１４に記載のメモリチップ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０３６５
【補正方法】変更
【補正の内容】
【０３６５】
さらに、これまで本明細書で例示的な実施形態を説明してきたが、あらゆる実施形態および全ての実施形態の範囲は、本開示に基づいて当業者によって理解されるように、均等な要素、修正、省略、（例えば、様々な実施形態全体にわたる態様の）組み合わせ、適応、および／または変更を有する。特許請求の範囲における限定は特許請求の範囲で使用される言葉に基づいて幅広く解釈されるべきであり、本明細書で、または本出願の審査時に説明される事例に限定されない。事例は非排他的なものとして解釈されるべきである。さらに、本開示の方法の段階は、段階を並べ替える、および／または段階を挿入するまたは削除することを含めて、あらゆる方法で修正することができる。したがって、本明細書および事例は例示するだけのものととらえられるべきであり、真の範囲および精神が以下の特許請求の範囲およびその均等物の全範囲によって示されることが意図される。
［項目１］
分散型プロセッサであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数のプロセッササブユニットを有し、複数のプロセッササブユニットの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと、
第１の複数のバスであって、各バスが複数のプロセッササブユニットの１つをその対応する専用メモリバンクに接続する、第１の複数のバスと、
第２の複数のバスであって、各バスが複数のプロセッササブユニットの１つを複数のプロセッササブユニットの別のプロセッササブユニットに接続する、第２の複数のバスと
を備える分散型プロセッサ。
［項目２］
基板が半導体基板である、項目１に記載の分散型プロセッサ。
［項目３］
基板が回路基板である、項目１または２に記載の分散型プロセッサ。
［項目４］
処理アレイの複数のプロセッササブユニットがメモリアレイの複数の個別のメモリバンク間に空間的に分散される、項目１から３のいずれか一項に記載の分散型プロセッサ。
［項目５］
チップ上の分散型プロセッサが人工知能アクセラレータプロセッサである、項目１から４のいずれか一項に記載の分散型プロセッサ。
［項目６］
複数のプロセッササブユニット内に含まれる他のプロセッササブユニットに対して独立した特定のアプリケーションと関連付けられるソフトウェアコードを複数のプロセッササブユニットの各々が実行するように構成される、項目１から５のいずれか一項に記載の分散型プロセッサ。
［項目７］
複数のプロセッササブユニットが少なくとも１つの行および少なくとも１つの列内に配置され、第２の複数のバスが、各プロセッササブユニットを同じ行における少なくとも１つの隣接するプロセッササブユニットおよび同じ列における少なくとも１つの隣接するプロセッササブユニットに接続する、項目１から６のいずれか一項に記載の分散型プロセッサ。
［項目８］
複数のプロセッササブユニットがスター型パターンで配置され、第２の複数のバスが各プロセッササブユニットをスター型パターン内の少なくとも１つの隣接するプロセッササブユニットに接続する、項目１から７のいずれか一項に記載の分散型プロセッサ。
［項目９］
各プロセッササブユニットが少なくとも２つの専用メモリバンクと関連付けられる、項目１から８のいずれか一項に記載の分散型プロセッサ。
［項目１０］
各専用メモリバンクが少なくとも１つのダイナミックランダムアクセスメモリを含む、項目１から９のいずれか一項に記載の分散型プロセッサ。
［項目１１］
メモリチップであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数の論理部分を有し、各論理部分がアドレスジェネレータを含み、複数のアドレスジェネレータの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと、
複数のバスであって、各バスが複数のアドレスジェネレータの１つをその対応する専用メモリバンクに接続する、複数のバスと
を備えるメモリチップ。
［項目１２］
各アドレスジェネレータが、アドレスジェネレータに対応するメモリバンク内で処理するためにアクセスされるアドレスを決定するように構成される、項目１１に記載のメモリチップ。
［項目１３］
処理アレイがさらに複数のアクセラレータを有し、各アクセラレータが、対応するアドレスジェネレータと関連付けられ、各アクセラレータが特定の機能を実行するように構成される、項目１１または１２に記載のメモリチップ。
［項目１４］
特定の機能が乗累算機能、最小機能、最大機能、比較機能、またはカウント機能を含む、項目１３に記載のメモリチップ。
［項目１５］
メモリチップが、ＤＲＡＭメモリチップ、Ｆｌａｓｈメモリチップ、ＳＲＡＭメモリチップ、ＲｅＲＡＭメモリチップ、ＰＲＡＭメモリチップ、ＭＲＡＭメモリチップまたはＲＯＭメモリチップの少なくとも１つである、項目１３または１４に記載のメモリチップ。
［項目１６］
各プロセッササブユニットが縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、または複雑命令セットコンピュータ（ＣＩＳＣ）プロセッサを含む、項目１１から１５のいずれか一項に記載のメモリチップ。
［項目１７］
外部ホストに接続されるメモリインタフェースをさらに含む、項目１１から１６のいずれか一項に記載のメモリチップ。
［項目１８］
メモリインタフェースが、少なくとも１つの電子素子技術連合評議会（ＪＥＤＥＣ）規格に準拠したインタフェースまたはその変種のインタフェースを含む、項目１７に記載のメモリチップ。
［項目１９］
複数の論理部分の各々が複数の個別のメモリバンクの少なくとも１つのメモリバンクに対応し、複数のメモリマットが複数の個別のメモリバンクの単一メモリバンク内に含まれ、単一メモリマットが複数の個別のメモリバンクの単一メモリバンク内に含まれる、項目１１から１８のいずれか一項に記載のメモリチップ。
［項目２０］
分散型プロセッサであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有し、複数の個別のメモリバンクの各々が１メガバイトよりも大きい容量を有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数のプロセッササブユニットを有し、複数のプロセッササブユニットの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと
を備える分散型プロセッサ。
［項目２１］
第１の複数のバスであって、各々が複数のプロセッササブユニットの１つを、対応する専用メモリバンクに接続する、第１の複数のバスと、
第２の複数のバスであって、各々が複数のプロセッササブユニットの１つを複数のプロセッササブユニットの別の１つに接続する、第２の複数のバスと、
をさらに備える、項目２０に記載の分散型プロセッサ。
［項目２２］
各専用メモリバンクが少なくとも１つのダイナミックランダムアクセスメモリバンクを含む、項目２０または２１に記載の分散型プロセッサ。
［項目２３］
各専用メモリバンクが少なくとも１つのスタティックランダムアクセスメモリバンクを含む、項目２０から２２のいずれか一項に記載の分散型プロセッサ。
［項目２４］
各専用メモリバンクが同じサイズである、項目２０から２３のいずれか一項に記載の分散型プロセッサ。
［項目２５］
複数の個別のメモリバンクのうち少なくとも２つが異なるサイズを有する、項目２０から２４のいずれか一項に記載の分散型プロセッサ。
［項目２６］
複数のプロセッササブユニットがメモリアレイ内の複数の個別のメモリバンク間に空間的に分散される、項目２０から２５のいずれか一項に記載の分散型プロセッサ。
［項目２７］
基板が半導体基板を有する、項目２０から２６のいずれか一項に記載の分散型プロセッサ。
［項目２８］
分散型プロセッサであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数のプロセッササブユニットを有し、複数のプロセッササブユニットの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数のプロセッササブユニットの少なくとも別の１つに接続する、複数のバスと、
を備え、
複数のバスにはタイミングハードウェア論理コンポーネントがなく、その結果、プロセッササブユニット間の、および複数のバスのうち対応するバス全体にわたるデータ転送がタイミングハードウェア論理コンポーネントによって制御されない、
分散型プロセッサ。
［項目２９］
複数のバスにはバスアービタがなく、その結果、プロセッササブユニット間、および複数のバスのうち対応するバス全体にわたるデータ転送がバスアービタによって制御されない、項目２８に記載の分散型プロセッサ。
［項目３０］
複数のバスが、複数のプロセッササブユニットの対応するプロセッササブユニット間にワイヤまたは光ファイバの少なくとも１つを有する、項目２８または２９に記載の分散型プロセッサ。
［項目３１］
複数のプロセッササブユニットが、複数のプロセッササブユニットによって実行されるコードに従って、複数のバスの少なくとも１つにわたりデータを転送するように構成される、項目２８から３０のいずれか一項に記載の分散型プロセッサ。
［項目３２］
コードが、複数のバスの少なくとも１つにわたるデータ転送のタイミングを規定する、項目３１に記載の分散型プロセッサ。
［項目３３］
第２の複数のバスをさらに含み、第２の複数のバスの各々が複数のプロセッササブユニットの１つを、対応する専用メモリバンクに接続する、項目２８から３２のいずれか一項に記載の分散型プロセッサ。
［項目３４］
第２の複数のバスにはタイミングハードウェア論理コンポーネントがなく、その結果、プロセッササブユニットと、対応する専用メモリバンクとの間のデータ転送がタイミングハードウェア論理コンポーネントによって制御されない、項目３３に記載の分散型プロセッサ。
［項目３５］
第２の複数のバスにはバスアービタがなく、その結果、プロセッササブユニットと、対応する専用メモリバンクとの間のデータ転送がバスアービタによって制御されない、項目３３に記載の分散型プロセッサ。
［項目３６］
複数のプロセッササブユニットがメモリアレイ内の複数の個別のメモリバンク間に空間的に分散される、項目２８から３５のいずれか一項に記載の分散型プロセッサ。
［項目３７］
基板が半導体基板を含む、項目２８から３６のいずれか一項に記載の分散型プロセッサ。
［項目３８］
メモリチップ上の分散型プロセッサであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数のプロセッササブユニットを有し、複数のプロセッササブユニットの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数の個別のメモリバンクの対応する専用の１つに接続する、複数のバスと、
を備え、
複数のバスにはタイミングハードウェア論理コンポーネントがなく、その結果、プロセッササブユニットと、複数の個別のメモリバンクの対応する専用の１つとの間のデータ転送、および複数のバスの対応する１つのバス全体にわたるデータ転送が、タイミングハードウェア論理コンポーネントによって制御されない、
メモリチップ上の分散型プロセッサ。
［項目３９］
分散型プロセッサであって、
基板と、
基板に配置されるメモリアレイであって、メモリアレイが複数の個別のメモリバンクを有する、メモリアレイと、
基板に配置される処理アレイであって、処理アレイが複数のプロセッササブユニットを有し、複数のプロセッササブユニットの各々が複数の個別のメモリバンクの対応する専用の１つと関連付けられる、処理アレイと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数のプロセッササブユニットの少なくとも別の１つのプロセッササブユニットに接続する、複数のバスと、
を備え、
複数のプロセッササブユニットが、複数のバス全体にわたるデータ転送のタイミングを制御するソフトウェアを実行することで、複数のバスの少なくとも１つのバス上でデータ転送が衝突しないように構成される、
分散型プロセッサ。
［項目４０］
メモリチップ上の分散型プロセッサであって、
基板と、
基板に配置される複数のプロセッササブユニットであって、各プロセッササブユニットが他のプロセッササブユニットから独立した一連の命令を実行するように構成され、各一連の命令が単一プロセッササブユニットによって実行される一連のタスクを定義する、複数のプロセッササブユニットと、
基板に配置される対応する複数のメモリバンクであって、複数のプロセッササブユニットの各々が、複数のプロセッササブユニットの他のあらゆるプロセッササブユニットによって共有されない少なくとも１つの専用メモリバンクに接続される、対応する複数のメモリバンクと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数のプロセッササブユニットの少なくとも他の１つのプロセッササブユニットに接続する、複数のバスと、
を備え、
複数のバスの少なくとも１つのバス全体にわたるデータ転送が、複数のバスの少なくとも１つに接続されるプロセッササブユニット内に含まれる一連の命令によって予め定義される、
メモリチップ上の分散型プロセッサ。
［項目４１］
各一連の命令が、対応する一連のタスクを定義するマシンコードのセットを含む、項目４０に記載のメモリチップ上の分散型プロセッサ。
［項目４２］
一連のタスクは、一連の上位タスクを複数の一連のタスクとして複数の論理回路間に分散させるように構成されるコンパイラによって定義される、項目４１に記載のメモリチップ上の分散型プロセッサ。
［項目４３］
一連の上位タスクが、人間が読めるプログラミング言語における命令のセットを含む、項目４２に記載のメモリチップ上の分散型プロセッサ。
［項目４４］
複数のバスの少なくとも１つのバスに接続されるプロセッササブユニット内に含まれる一連の命令が送信タスクを含み、送信タスクは、複数のバスの少なくとも１つのバスに接続されるプロセッササブユニットが複数のバスの少なくとも１つのバスにデータを書き込むためのコマンドを含む、項目４０から４３のいずれか一項に記載のメモリチップ上の分散型プロセッサ。
［項目４５］
複数のバスの少なくとも１つのバスに接続されるプロセッササブユニット内に含まれる一連の命令が受信タスクを含み、受信タスクは、複数のバスの少なくとも１つのバスに接続されるプロセッササブユニットが複数のバスの少なくとも１つのバスからデータを読み出すためのコマンドを含む、項目４０から４４のいずれか一項に記載のメモリチップ上の分散型プロセッサ。
［項目４６］
メモリチップ上の分散型プロセッサであって、
メモリチップ上に配置される複数のプロセッササブユニットと、
メモリチップ上に配置される複数のメモリバンクであって、複数のメモリバンクの各々が、複数のメモリバンクのうち他のメモリバンク内に記憶されるデータから独立したデータを記憶するように構成され、複数のプロセッササブユニットの各々が複数のメモリバンク間から少なくとも１つの専用メモリバンクに接続される、複数のメモリバンクと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数のメモリバンク間から１または複数の対応する専用メモリバンクに接続する、複数のバスと、
を備え、
複数のバスのうち特定のバス全体にわたるデータ転送が、複数のバスの特定のバスに接続される対応するプロセッササブユニットよって制御される、
メモリチップ上の分散型プロセッサ。
［項目４７］
複数のメモリバンクの各々に記憶されるデータが、複数のメモリバンク間にデータを分散させるように構成されるコンパイラによって定義される、項目４６に記載のメモリチップ上の分散型プロセッサ。
［項目４８］
コンパイラが、対応するプロセッササブユニット間に分散された複数の下位タスクを利用して、一連の上位タスク内に定義されるデータを複数のメモリバンク間に分散させるように構成される、項目４７に記載のメモリチップ上の分散型プロセッサ。
［項目４９］
一連の上位タスクが、人間が読めるプログラミング言語における命令のセットを含む、項目４８に記載のメモリチップ上の分散型プロセッサ。
［項目５０］
一連の下位タスクが、マシンコードにおける命令のセットを含む、項目４８または４９に記載のメモリチップ上の分散型プロセッサ。
［項目５１］
メモリチップ上の分散型プロセッサであって、
メモリチップ上に配置される複数のプロセッササブユニットと、
メモリチップ上に配置される複数のメモリバンクであって、複数のプロセッササブユニットの各々が複数のメモリバンク間から少なくとも１つの専用メモリバンクに接続され、複数のメモリバンクの各メモリバンクが、複数のメモリバンクのうち他のメモリバンク内に記憶されるデータから独立したデータを記憶するように構成され、複数のメモリバンク間から１つの特定のメモリバンク内に記憶される少なくともいくつかのデータが、複数のメモリバンクの少なくとも別のメモリバンク内に記憶されるデータの複製を含む、複数のメモリバンクと、
複数のバスであって、複数のバスの各々が複数のプロセッササブユニットの１つを複数のメモリバンク間から１または複数の対応する専用メモリバンクに接続する、複数のバスと、
を備え、
複数のバスのうち特定のバス全体にわたるデータ転送が、複数のバスの特定のバスに接続される対応するプロセッササブユニットよって制御される、
メモリチップ上の分散型プロセッサ。
［項目５２］
複数のメモリバンク、および複数のメモリバンクの少なくとも別のメモリバンク間から１つの特定のメモリバンク全体にわたり複製される少なくともいくつかのデータが、メモリバンク全体にわたりデータを複製するように構成されるコンパイラによって定義される、項目５１に記載のメモリチップ上の分散型プロセッサ。
［項目５３］
複数のメモリバンク、および複数のメモリバンクの少なくとも別のメモリバンク間から１つの特定のメモリバンク全体にわたり複製される少なくともいくつかのデータが、ニューラルネットワークのウェイトを含む、項目５１または５２に記載のメモリチップ上の分散型プロセッサ。
［項目５４］
ニューラルネットワークにおけるノードの各々が、複数のプロセッササブユニット間から少なくとも１つのプロセッササブユニットによって定義される、項目５３に記載のメモリチップ上の分散型プロセッサ。
［項目５５］
ノードの各々が、ノードを定義する少なくとも１つのプロセッササブユニットによって実行されるマシンコードを含む、項目５４に記載のメモリチップ上の分散型プロセッサ。
［項目５６］
複数のプロセッササブユニットおよび複数のメモリバンクを含むメモリチップ上で一連の実行命令をコンパイルするプログラムであって、複数のプロセッササブユニット間からの複数のプロセッササブユニットの各々が複数のメモリバンク間から少なくとも１つの対応する専用メモリバンクに接続され、プログラムは少なくとも１つのプロセッサに、
一連の命令をサブシリーズ命令の複数のグループに分割する手順であって、
分割する手順は、一連の命令と関連付けられたタスクを複数のプロセッササブユニットの異なるものに割り当てる手順であって、複数のプロセッササブユニットが、メモリチップに配置される複数のメモリバンク間に空間的に分散される、手順と、メモリチップの複数のプロセッササブユニットの複数対の間でデータを転送するタスクを生成し、複数のプロセッササブユニットの複数対の各々がバスによって接続される、手順と、割り当てられたタスクおよび生成されたタスクをサブシリーズ命令の複数のグループに分類し、サブシリーズ命令の複数のグループの各々が複数のプロセッササブユニットの異なる１つに対応する、手順と、を含む、手順と、
サブシリーズ命令の複数のグループの各々に対応するマシンコードを生成する手順と、
分割に従って、サブシリーズ命令の複数のグループの各々に対応する、生成されたマシンコードを、複数のプロセッササブユニットのうち対応する１つのプロセッササブユニットに割り当てる手順と
を実行させるためのプログラム。
［項目５７］
一連の命令と関連付けられたタスクをプロセッササブユニットの異なるものに割り当てる手順は、メモリチップ上の２つ以上のプロセッササブユニット間の空間的近接によって決まる、項目５６に記載のプログラム。
［項目５８］
少なくとも１つのプロセッサに、
分類に基づいて一連の命令と関連付けられたデータを分類する手順と、
分割に従ってデータを複数のメモリバンクに割り当てる手順と
を実行させるための、項目５６または５７に記載のプログラム。
［項目５９］
データを分類する手順は、データのうち複数のメモリバンクの２つ以上に複製するための少なくとも一部分を決定する手順を含む、項目５８に記載のプログラム。
［項目６０］
メモリチップであって、自らの専用の少なくとも１つのメモリバンクに各々が接続された複数のプロセッササブユニットと、対応する複数のメモリバンクとを含み、メモリチップの複数のプロセッササブユニットが、項目５６から５９のいずれか一項に記載のプログラムに従って生成されるマシンコードを実行するように構成される、メモリチップ。
［項目６１］
メモリチップであって、メモリチップが、
複数のメモリバンクであって、各メモリバンクがバンク行デコーダおよびバンク列デコーダを有する、複数のメモリバンクと、
複数のメモリサブバンクであって、各メモリサブバンクが、読み書きを可能にするサブバンク行デコーダおよびサブバンク列デコーダを自らの位置に有し、各メモリサブバンクが、複数のメモリセルを各々が含む複数のメモリマットを有する、複数のメモリサブバンクと、
を備え、
各サブバンク行デコーダおよび各サブバンク列デコーダがバンク行デコーダおよびバンク列デコーダに接続される、
メモリチップ。
［項目６２］
各メモリサブバンクがさらに、各メモリバンクのコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるサブバンクコントローラを有する、項目６１に記載のメモリチップ。
［項目６３］
各メモリバンクのコントローラがシステムクロックに同期される、項目６２に記載のメモリチップ。
［項目６４］
各メモリサブバンクのサブバンクコントローラがシステムクロックに同期されない、項目６２に記載のメモリチップ。
［項目６５］
各メモリサブバンクがさらに、各メモリサブバンクを専用メモリとして使用するプロセッササブユニットを有する、項目６１から６４のいずれか一項に記載のメモリチップ。
［項目６６］
プロセッササブユニットが、構成可能プロセッササブユニットまたはアクセラレータを含む、項目６５に記載のメモリチップ。
［項目６７］
各プロセッササブユニットが、バンク行デコーダおよびバンク列デコーダを使用せずにサブバンク行デコーダおよびサブバンク列デコーダを使用して各プロセッササブユニット専用のサブバンクにアクセスするように構成される、項目６５または６６に記載のメモリチップ。
［項目６８］
メモリチップであって、メモリチップが、
複数のメモリバンクであって、各メモリバンクがバンクコントローラおよび複数のメモリサブバンクを有する、複数のメモリバンクと、
複数のメモリサブバンクであって、各メモリサブバンクが、読み書きを可能にするサブバンク行デコーダおよびサブバンク列デコーダを自らの位置に有し、各メモリサブバンクが、複数のメモリセルを各々が含む複数のメモリマットを有する、複数のメモリサブバンクと、
を備え、
各サブバンク行デコーダおよび各サブバンク列デコーダがバンクコントローラからの読み要求および書き要求を処理する、
メモリチップ。
［項目６９］
各メモリサブバンクがさらに、バンクコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるサブバンクコントローラを有する、項目６８に記載のメモリチップ。
［項目７０］
バンクコントローラがシステムクロックに同期される、項目６９に記載のメモリチップ。
［項目７１］
各メモリサブバンクのサブバンクコントローラがシステムクロックに同期されない、項目６９に記載のメモリチップ。
［項目７２］
各メモリサブバンクがさらに、各メモリサブバンクを専用メモリとして使用するプロセッササブユニットを有する、項目６８から７１のいずれか一項に記載のメモリチップ。
［項目７３］
各プロセッササブユニットが、バンクコントローラを使用せずに各メモリサブバンクの行デコーダおよび列デコーダを使用して各プロセッササブユニット専用のサブバンクにアクセスするように構成された、項目７２に記載のメモリチップ。
［項目７４］
メモリチップであって、メモリチップが、
複数のメモリバンクであって、各メモリバンクが、読み書きを処理するバンクコントローラを自らの位置に有し、各メモリバンクが、複数のメモリセルと、マット行デコーダおよびマット列デコーダとを各々が含む複数のメモリマットを有する、複数のメモリバンク
を備え、
マット行デコーダおよびマット列デコーダがサブバンクコントローラからの読み要求および書き要求を処理する、
メモリチップ。
［項目７５］
各メモリマットがさらに、バンクコントローラからのコマンドアドレスに基づいてサブバンクコントローラからの読み要求および書き要求を処理するか否かを決定するように構成されるコンパレータを有する、項目７４に記載のメモリチップ。
［項目７６］
各メモリマットが、１または複数のヒューズによって決定される割り当てられたアドレスレンジを有する、項目７４または７５に記載のメモリチップ。
［項目７７］
１または複数のヒューズが、不良であるメモリマットを無効にするように構成される、項目７６に記載のメモリチップ。
［項目７８］
各サブバンクがさらに、各サブバンクを専用メモリとして使用するプロセッササブユニットを有する、項目７４から７７のいずれか一項に記載のメモリチップ。
［項目７９］
メモリチップであって、
複数のメモリバンクであって、各メモリバンクが、読み書きを可能にするバンクコントローラと、行デコーダと、列デコーダと、を自らの位置に有する、複数のメモリバンクと、
各バンクコントローラを少なくとも他の１つのバンクコントローラに接続する複数のバスと、
を備えるメモリチップ。
［項目８０］
データ転送が複数のメモリバンクのメインバスに割り込むことなく複数のバスにアクセスできる、項目７９に記載のメモリチップ。
［項目８１］
各バンクコントローラが、複数の他のバンクコントローラに接続され、データを送信または受信するために複数の他のバンクコントローラのうちもう１つを選択するように構成可能である、項目７９または８０に記載のメモリチップ。
［項目８２］
各メモリバンクがダイナミックランダムアクセスメモリバンクを含む、項目７９から８１のいずれか一項に記載のメモリチップ。
［項目８３］
各バンクコントローラが、構成可能であり、複数のメモリバンクのうち自らを有するものの中での読み書きのためのアドレスを決定するように構成される、項目７９から８２のいずれか一項に記載のメモリチップ。
［項目８４］
各バンクコントローラが、他のバンクコントローラから入ってくるデータを処理してから、複数のメモリバンクのうち自らを有するものにデータを渡すように構成される、項目７９から８３のいずれか一項に記載のメモリチップ。
［項目８５］
各コントローラが、別の空間的に隣接するコントローラに接続される、項目７９から８４のいずれか一項に記載のメモリチップ。
［項目８６］
メモリデバイスであって、
基板と、
基板上の複数のメモリバンクと、
基板上の複数のプライマリ論理ブロックであって、複数のプライマリ論理ブロックの各々が複数のメモリバンクの少なくとも１つに接続される、複数のプライマリ論理ブロックと、
基板上の複数の余剰ブロックであって、複数の余剰ブロックの各々が複数のメモリバンクの少なくとも１つに接続され、複数の余剰ブロックの各々が複数のプライマリ論理ブロックの少なくとも１つを複製する、複数の余剰ブロックと、
基板上の複数の設定スイッチであって、複数の設定スイッチの各々が複数のプライマリ論理ブロックの少なくとも１つまたは複数の余剰ブロックの少なくとも１つに接続される、複数の設定スイッチと、
を備え、
複数のプライマリ論理ブロックの１つと関連付けられる不良を検出すると、
複数の設定スイッチの第１の設定スイッチが複数のプライマリ論理ブロックの１つを無効にするように構成され、
複数の設定スイッチの第２の設定スイッチが、複数のプライマリ論理ブロックの１つを複製する複数の余剰ブロックの１つを有効にするように構成される、
メモリデバイス。
［項目８７］
複数の設定スイッチが複数のアクティブ化スイッチおよび複数の非アクティブ化スイッチを含み、
複数のアクティブ化スイッチの各々および複数の非アクティブ化スイッチの各々が外部入力を含み、
複数のアクティブ化スイッチの各々は、外部入力におけるアクティブ化信号がスイッチを閉じた状態にさせるように構成され、
複数の非アクティブ化スイッチの各々は、外部入力における非アクティブ化信号がスイッチを開けた状態にさせるように構成される、
項目８６に記載のメモリデバイス。
［項目８８］
複数のプライマリ論理ブロックの少なくとも１つが第１の専用接続で複数のメモリバンクのサブセットに接続され、複数のプライマリ論理ブロックの少なくとも１つを複製する複数の余剰ブロックの少なくとも１つが第２の専用接続で複数のメモリバンクのサブセットに接続される、項目８６または８７に記載のメモリデバイス。
［項目８９］
複数の設定スイッチの各々が、複数のプライマリ論理ブロックまたは複数の余剰ブロックの少なくとも１つをクロックノードまたはパワーノードの少なくとも１つに連結する、項目８６から８８のいずれか一項に記載のメモリデバイス。
［項目９０］
複数のプライマリ論理ブロックが、
複数のメモリバンクのうちの１つの内部の読み取りオペレーションおよび書き込みオペレーションを有効にするように構成される少なくとも１つのメモリ論理ブロックと、
メモリ内計算を実行するように構成される少なくとも１つのビジネス論理ブロックと、
を含む、項目８６から８９のいずれか一項に記載のメモリデバイス。
［項目９１］
少なくとも１つのビジネス論理ブロックが第１のビジネス論理ブロックを含み、
複数の余剰ブロックが、第１のビジネス論理ブロックを複製する第２のビジネス論理ブロックを含む、
項目９０に記載のメモリデバイス。
［項目９２］
複数の設定スイッチが、ヒューズ、アンチヒューズ、不揮発性メモリデバイスまたはワンタイムプログラマブルデバイスの少なくとも１つを含む、項目８６から９１のいずれか一項に記載のメモリデバイス。
［項目９３］
複数のプライマリ論理ブロックの各々および複数の余剰ブロックの各々がアドレスバスおよびデータバスに接続される、項目８６から９２のいずれか一項に記載のメモリデバイス。
［項目９４］
複数のプライマリ論理ブロックの少なくとも１つが、
少なくとも１つのローカル論理ユニットと、
少なくとも１つの計算ユニットと、
少なくとも１つの複製ユニットと、
を含み、
少なくとも１つの複製ユニットが少なくとも１つの計算ユニットを複製し、
少なくとも１つのローカル論理ユニットが少なくとも１つの計算ユニットよりも小サイズを有する、
項目８６から９３のいずれか一項に記載のメモリデバイス。
［項目９５］
複数のプライマリ論理ブロックの少なくとも１つが、
複数のローカル設定スイッチであって、複数のローカル設定スイッチの各々が少なくとも１つの計算ユニットまたは少なくとも１つの複製ユニットの少なくとも１つに接続される、複数のローカル設定スイッチ
を含み、
不良が少なくとも１つの計算ユニット内で検出された場合に、複数のローカル設定スイッチが、少なくとも１つのローカル計算ユニットを無効にし、少なくとも１つの複製ユニットを有効にするように構成される、
項目９４に記載のメモリデバイス。
［項目９６］
アドレスマネージャと、
アドレスマネージャを複数のメモリバンクの各々、複数のプライマリ論理ブロックの各々、および複数の余剰ブロックの各々に連結するアドレスバスと、
をさらに備え、
複数のプライマリ論理ブロックの１つと関連付けられる不良を検出すると、無効アドレスが複数のプライマリ論理ブロックの１つに割り当てられ、有効アドレスが複数の余剰ブロックの１つに割り当てられる、項目８６から９５のいずれか一項に記載のメモリデバイス。
［項目９７］
複数のプライマリ論理ブロックが直列に接続され、
複数のプライマリ論理ブロックの各々が並列スイッチと並列に接続され、
複数のプライマリ論理ブロックの１つと関連付けられる不良を検出すると、複数のプライマリ論理ブロックの１つに接続される並列スイッチが複数のプライマリ論理ブロックの２つを連結するようにアクティブ化される、項目８６から９６のいずれか一項に記載のメモリデバイス。
［項目９８］
並列スイッチがアンチヒューズを含む、項目９７に記載のメモリデバイス。
［項目９９］
並列スイッチが、選択されたサイクル遅延を含むサンプリング回路を有する、項目９７に記載のメモリデバイス。
［項目１００］
複数のプライマリ論理ブロックおよび複数の余剰ブロックが２次元格子内の基板上に配置され、
複数のプライマリ論理ブロックの各々および複数の余剰ブロックの各々が接続盤と相互接続され、入力ブロックが２次元格子の各ラインおよび各列の周辺に配置される、
項目８６から９９のいずれか一項に記載のメモリデバイス。
［項目１０１］
メモリチップがＤＲＡＭメモリ、Ｆｌａｓｈメモリ、ＳＲＡＭメモリ、ＲｅＲＡＭメモリ、ＰＲＡＭメモリまたはＭＲＡＭメモリの少なくとも１つを含む、項目８６から１００のいずれか一項に記載のメモリデバイス。
［項目１０２］
複数のプライマリ論理ブロックの各々が、複数の余剰ブロックの少なくとも１つと同等の計算能力を有する、項目８６から１０１のいずれか一項に記載のメモリデバイス。
［項目１０３］
複数のプライマリ論理ブロックが、少なくとも１つのローカル計算ユニットと、少なくとも１つの余剰計算ユニットと、少なくとも１つのローカル計算ユニットを複製する少なくとも１つの余剰計算ユニットと、を含む、項目８６から１０２のいずれか一項に記載のメモリデバイス。
［項目１０４］
第１の設定スイッチがさらに、複数のプライマリ論理ブロックの１つを複製する複数の余剰ブロックの１つを有効にするように構成される、項目８６から１０３のいずれか一項に記載のメモリデバイス。
［項目１０５］
メモリチップ上の分散型プロセッサであって、
基板と、
基板上のアドレスマネージャと、
基板上の複数のプライマリ論理ブロックであって、複数のプライマリ論理ブロックの各々が複数のメモリバンクの少なくとも１つに接続される、複数のプライマリ論理ブロックと、
基板上の複数の余剰ブロックであって、複数の余剰ブロックの各々が複数のメモリバンクの少なくとも１つに接続され、複数の余剰ブロックの各々が複数のプライマリ論理ブロックの少なくとも１つを複製する、複数の余剰ブロックと、
複数のプライマリ論理ブロックの各々と、複数の余剰ブロックの各々と、アドレスマネージャに接続される基板上のバスと、
を備え、
メモリチップ上の分散型プロセッサが、
試験プロトコルに合格している複数のプライマリ論理ブロック内のブロックに実行ＩＤ番号を割り当て、
試験プロトコルに合格していない複数のプライマリ論理ブロック内のブロックに不正ＩＤ番号を割り当て、
試験プロトコルに合格している複数の余剰ブロック内のブロックに実行ＩＤ番号を割り当てるように構成される、
メモリチップ上の分散型プロセッサ。
［項目１０６］
実行ＩＤ番号が割り当てられた複数の余剰ブロック内のブロックが、不正ＩＤ番号が割り当てられた複数のプライマリ論理ブロック内のブロックと等しいかまたはより大きい、項目１０５に記載のメモリチップ上の分散型プロセッサ。
［項目１０７］
複数のプライマリ論理ブロックの各々および複数の余剰ブロックの各々が、ヒューズ付き識別回路を含む、項目１０６に記載のメモリチップ上の分散型プロセッサ。
［項目１０８］
バスがコマンドライン、データライン、およびアドレスラインを含む、項目１０７に記載のメモリチップ上の分散型プロセッサ。
［項目１０９］
メモリチップ上の分散型プロセッサを構成する方法であって、
メモリチップの基板上の複数のプライマリ論理ブロックの各々に少なくとも１つの回路機能があるかを試験する段階と、
試験の結果に基づいて複数のプライマリ論理ブロック内に少なくとも１つの不良論理ブロックを識別する段階であって、少なくとも１つの不良論理ブロックがメモリチップの基板に配置される少なくとも１つのメモリバンクに接続される段階と、
メモリチップの基板上の少なくとも１つの余剰ブロックに少なくとも１つの回路機能があるかを試験する段階であって、少なくとも１つの余剰ブロックが少なくとも１つの不良論理ブロックを複製し、少なくとも１つのメモリバンクに接続される段階と、
外部信号を非アクティブ化スイッチに印加することによって少なくとも１つの不良論理ブロックを無効にする段階であって、非アクティブ化スイッチが少なくとも１つの不良論理ブロックに接続され、メモリチップの基板に配置される段階と、
外部信号をアクティブ化スイッチに印加することによって少なくとも１つの余剰ブロックを有効にする段階であって、アクティブ化スイッチが少なくとも１つの余剰ブロックに接続され、メモリチップの基板に配置される段階と
を備える、メモリチップ上の分散型プロセッサを構成する方法。
［項目１１０］
メモリチップ上の分散型プロセッサを構成する方法であって、
メモリチップの基板上の複数のプライマリ論理ブロックおよび複数の余剰ブロックを有効にする段階と、
メモリチップの基板上の複数のプライマリ論理ブロックの各々に少なくとも１つの回路機能があるかを試験する段階と、
試験の結果に基づいて複数のプライマリ論理ブロック内に少なくとも１つの不良論理ブロックを識別する段階であって、少なくとも１つの不良論理ブロックがメモリチップの基板に配置される少なくとも１つのメモリバンクに接続される段階と、
メモリチップの基板上の少なくとも１つの余剰ブロックに少なくとも１つの回路機能があるかを試験する段階であって、少なくとも１つの余剰ブロックが少なくとも１つの不良論理ブロックを複製し、少なくとも１つのメモリバンクに接続される段階と、
外部信号をアクティブ化スイッチに印加することによって少なくとも１つの余剰ブロックを無効にする段階であって、アクティブ化スイッチが少なくとも１つの余剰ブロックに接続され、メモリチップの基板に配置される段階と、
を備える、メモリチップ上の分散型プロセッサを構成する方法。
［項目１１１］
処理デバイスであって、
基板と、
基板上の複数のメモリバンクと、
複数のメモリバンクの各々に接続される基板上のメモリコントローラと、
基板上の複数の処理ユニットであって、複数の処理ユニットの各々がメモリコントローラに接続され、複数の処理ユニットが構成マネージャを有する、複数の処理ユニットと、
を備え、
構成マネージャが、
実行されるタスクであって、少なくとも１つの計算を要求するタスクの第１の指示を受信するように構成され、
少なくとも１つの計算を実行する少なくとも１つの選択された処理ユニットの能力に基づいて、複数の処理ユニットから少なくとも１つの選択された処理ユニットに信号を送るように構成され、
第２の指示を少なくとも１つの選択された処理ユニットに送信するように構成され、
メモリコントローラが、
少なくとも１つの通信ラインを利用して、少なくとも２つのメモリバンクから少なくとも１つの選択された処理ユニットにデータを送るように構成され、メモリコントローラを介して、少なくとも１つの通信ラインが、少なくとも２つのメモリバンクおよび少なくとも１つの選択された処理ユニットに接続されるように構成される、
処理デバイス。
［項目１１２］
第２の指示を送信する段階が、少なくとも１つの選択された処理ユニットによってタスクを実行する命令を伝達する段階を含み、少なくとも１つの選択された処理ユニットがデータをメモリコントローラに送信する、またはデータをメモリコントローラから受信するように構成される、項目１１１に記載の処理デバイス。
［項目１１３］
第２の指示を送信する段階が、データをメモリコントローラに送る命令を伝達する段階を含む、項目１１１または１１２に記載の処理デバイス。
［項目１１４］
少なくとも１つの選択された処理ユニットが、少なくとも２つのメモリバンクから第１のメモリバンク内の開放されたメモリラインへの一連のアクセス中に、少なくとも２つのメモリバンクから第２のメモリバンク内のメモリラインを開放するように構成される、項目１１１から１１３のいずれか一項に記載の処理デバイス。
［項目１１５］
通信ラインが第１のメモリバンクに開放されるラインアクセス期間中に、選択された処理ユニットがデータを第２のメモリバンクに転送するように構成される、項目１１４に記載の処理デバイス。
［項目１１６］
メモリコントローラが、複数のメモリバンクからの少なくとも２つのデータ入力と、複数の処理ユニットの各々に接続される少なくとも２つのデータ出力と、を含み、
メモリコントローラが、２つのデータ入力を介して２つのメモリバンクからデータを同時に受信するように構成され、
メモリコントローラが、２つのデータ入力を介して受信されたデータを、少なくとも１つの選択された処理ユニットに２つのデータ出力を介して同時に送信するように構成される、項目１１１から１１５のいずれか一項に記載の処理デバイス。
［項目１１７］
複数の処理ユニットが、予め定義されたタスク用に構成される複数のアクセラレータを含む、項目１１１から１１６のいずれか一項に記載の処理デバイス。
［項目１１８］
複数のアクセラレータが、ベクトル乗累算ユニットまたはダイレクトメモリアクセスの少なくとも１つを含む、項目１１７に記載の処理デバイス。
［項目１１９］
構成マネージャが、ＲＩＳＣプロセッサまたはマイクロコントローラの少なくとも１つを含む、項目１１７に記載の処理デバイス。
［項目１２０］
メモリバンクに接続される外部インタフェースをさらに含む、項目１１１から１１９のいずれか一項に記載の処理デバイス。
［項目１２１］
処理デバイスがさらに、
第１のメモリラインを通じて第１のアドレスから複数の処理ユニットの少なくとも１つにデータを供給し、ラインアクセス期間内に第２のメモリライン内の第２のアドレスを開放し、第１のアドレスが複数のメモリバンクの第１のメモリバンク内に存在し、第２のアドレスが複数のメモリバンクの第２のメモリバンク内に存在するように構成され、
第２のメモリラインを通じて第２のアドレスから複数の処理ユニットの少なくとも１つにデータを供給し、第２のラインアクセス期間内に第１のメモリライン内の第１のメモリバンクにおける第３のアドレスを開放するように構成される、
項目１１１から１２０のいずれか一項に記載の処理デバイス。
［項目１２２］
コンパイラは、
タスクを実行するために同時に要求されるワードの数を決定し、
複数のメモリバンクの各々から同時にアクセスできるワードの数を決定し、
同時に要求されるワードの数が同時にアクセスできるワードの数よりも大きい場合に、同時に要求されるワードの数を複数のメモリバンク間で分割するように構成される、
項目１１１から１２１のいずれか一項に記載の処理デバイス。
［項目１２３］
ワードがマシン命令を含む、項目１２２に記載の処理デバイス。
［項目１２４］
構成マネージャが、複数の処理ユニットの少なくとも１つに送信されるコマンドを記憶するローカルメモリを含む、項目１１１から１２３のいずれか一項に記載の処理デバイス。
［項目１２５］
メモリコントローラが、外部インタフェースからの要求の受信に応答してタスクを割り込ませるように構成される、項目１１１から１２４のいずれか一項に記載の処理デバイス。
［項目１２６］
前駆複数のメモリバンクが、ＤＲＡＭマット、ＤＲＡＭ、バンク、フラッシュマットＳＲＡＭマット、の少なくとも１つを含む、項目１１１から１２５のいずれか一項に記載の処理デバイス。
［項目１２７］
複数の処理ユニットが、少なくとも１つの演算論理ユニットと、少なくとも１つのベクトル処理論理ユニットと、少なくとも１つのレジスタと、少なくとも１つのダイレクトメモリアクセスと、を含む、項目１１１から１２６のいずれか一項に記載の処理デバイス。
［項目１２８］
構成マネージャおよび複数の処理ユニットが、タスクを終了させた後で互いにメモリコントローラにアクセスをハンドオーバするように構成される、項目１１１から１２７のいずれか一項に記載の処理デバイス。
［項目１２９］
分散型メモリデバイスを動作するために実行される方法であって、
分散型メモリデバイスのタスクをコンパイラによってコンパイルする段階であって、タスクが少なくとも１つの計算を要求する段階を備え、コンパイルする段階が、
タスクを実行するために同時に要求されるワードの数を決定する段階と、
複数のメモリバンクの１つから同時にアクセスできるワードの数が、同時に要求されるワードの数よりも少ない場合に、基板に配置される複数のメモリバンク内に同時にアクセスされる必要のあるワードを書き込む命令を与える段階と、
基板に配置される構成マネージャによって、タスクを実行する指示を受信する段階と、
指示を受信する段階に応答して、基板に配置されるメモリコントローラが、
第１のラインアクセスサイクル内で、
第１のメモリラインを使用して複数のメモリバンクからの第１のメモリバンクから少なくとも１つの第１のワードにアクセスするように、
少なくとも１つの第１のワードを少なくとも１つの処理ユニットに送信するように、
第２のメモリバンク内の第１のメモリラインを開放して複数のメモリバンクからの第２のメモリバンクから第２のアドレスにアクセスするように、および、
第２のラインアクセスサイクル内で、
第１のメモリラインを使用して第２のメモリバンクから少なくとも１つの第２のワードにアクセスするように、
少なくとも１つの第２のワードを少なくとも１つの処理ユニットに送信するように、
第１のメモリバンク内の第２のメモリラインを使用して第１のメモリバンクから第３のアドレスにアクセスするように、構成する段階と、を有する、
方法。
［項目１３０］
タスクをコンパイルする段階がさらに、
タスクを実行するのに必要なサイクル数を決定する段階と、
複数のメモリバンクの単一メモリバンク内で一連のサイクルで必要されるワードを書き込む段階と、を含む、項目１２９に記載の方法。
［項目１３１］
少なくとも１つのプロセッサに、
少なくとも１つの計算を要求するタスクを実行するために同時に要求されるワードの数を決定することと、
複数のメモリバンクの１つから同時にアクセスできるワードの数が、同時に要求されるワードの数よりも少ない場合に、基板に配置される複数のメモリバンク内に同時にアクセスされる必要のあるワードを書き込むことと、
タスクを実行する指示を、基板に配置される構成マネージャに送信することと、
基板に配置されるメモリコントローラが、
第１のラインアクセスサイクル内で、第１のメモリラインを使用して複数のメモリバンクからの第１のメモリバンクから少なくとも１つの第１のワードにアクセスするように、少なくとも１つの第１のワードを少なくとも１つの処理ユニットに送信するように、第２のメモリバンク内の第１のメモリラインを開放して複数のメモリバンクからの第２のメモリバンクから第２のアドレスにアクセスするように、および、
第２のラインアクセスサイクル内で、第１のメモリラインを使用して第２のメモリバンクから少なくとも１つの第２のワードにアクセスするように、少なくとも１つの第２のワードを少なくとも１つの処理ユニットに送信するように、第１のメモリバンク内の第２のメモリラインを使用して第１のメモリバンクから第３のアドレスにアクセスするように構成する命令を送信することと
をさせる、
プログラム。