(57)【要約】【課題】インピーダンス不整合を生じさせることなく、シンボル間干渉によるデータウィンドウの悪化を防止し、安定した高速動作を実現する。【解決手段】半導体装置は、シリアルデータのデータ間論理比較を行って比較結果を生成する比較手段と、前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御するスルーレート制御手段と、を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリアルデータのデータ間論理比較を行って比較結果を生成する比較手段と、
前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御するスルーレート制御手段と、
を有することを特徴とする半導体装置。
【請求項２】
前記比較手段が、同一論理データが連続した後の論理反転データの出現を検出したときに、前記スルーレート制御手段は、前記スルーレートを増大させることを特徴とする請求項１に記載された半導体装置。
【請求項３】
前記出力信号を生成する出力バッファを有し、
前記スルーレート制御手段は、前記出力バッファの出力インピーダンスを変化させることなく、前記スルーレートを制御することを特徴とする請求項１又は２に記載された半導体装置。
【請求項４】
前記スルーレート制御手段は、前記出力バッファを駆動する駆動信号を制御することによって、前記出力バッファの出力インピーダンスを変化させることなく前記スルーレートを制御することを特徴とする請求項３に記載された半導体装置。
【請求項５】
前記スルーレート制御手段は、前記駆動信号を生成するドライバ回路の高電位電源側に接続されたＰチャネルＭＯＳトランジスタと低電位電源側に接続されたＮチャネルＭＯＳトランジスタとを有し、前記比較結果に基づいてこれらＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを制御することを特徴とする請求項４に記載された半導体装置。
【請求項６】
前記比較手段は、レイテンシコントロール用レジスタに保持された前記シリアルデータを利用してデータ間論理比較を行うことを特徴とする請求項１乃至５のいずれか一つに記載された半導体装置。
【請求項７】
シリアルデータのデータ間論理比較を行って比較結果を生成し、
前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御する、
ことを特徴とする半導体装置のスルーレート制御方法。
【請求項８】
前記比較結果が、同一論理データが連続した後の論理反転データの出現を表すときに、前記スルーレートを増大させることを特徴とする請求項７に記載された半導体装置のスルーレート制御方法。
【請求項９】
前記出力信号のスルーレートの制御は、前記出力信号を生成する出力バッファの出力インピーダンスを変化させることなく行われることを特徴とする請求項７又は８に記載の半導体装置のスルーレート制御方法。
【請求項１０】
前記出力信号のスルーレートの制御は、前記出力バッファを駆動する駆動信号を制御することによって行われることを特徴とする請求項９に記載の半導体装置のスルーレート制御方法。
【請求項１１】
前記出力信号のスルーレートの制御は、前記駆動信号を生成するドライバ回路の高電位電源側に接続されたＰチャネルＭＯＳトランジスタと低電位電源側に接続されたＮチャネルＭＯＳトランジスタとを、前記比較結果に基づいて制御することによって行われることを特徴とする請求項１０に記載された半導体装置のスルーレート制御方法。
【請求項１２】
前記データ間の論理比較は、レイテンシコントロール用レジスタに保持された前記シリアルデータを利用して行われることを特徴とする請求項７乃至１１のいずれか一つに記載された半導体装置のスルーレート制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体記憶装置及びその出力信号のスルーレート制御方法に関する。
【背景技術】
【０００２】
入力方形波に対する出力信号の変化の割合の最大値をスルーレートという。半導体装置の分野では、主として出力バッファ等から出力される出力信号の立ち上り、立ち下がりの急峻さを示す用語としてスルーレートが用いられる。
【０００３】
半導体装置のスルーレートは、その動作速度等に基づいて適切に設定されなければならない。スルーレートが大きすぎると、オーバーシュートが発生して出力信号波形が振動したり、また、スルーレートが小さすぎるとデータ判定が困難になったりする等の問題が生じるからである。
【０００４】
半導体装置の動作の高速化が進んだ結果、スルーレートを適切に設定した状態において、１タイムクロック期間中に出力信号レベルがピークレベルに到達できない状況が生じるようになった。このような状況下においても、出力データの論理レベルが交互に変化するならば、出力信号レベルの変化は正極方向の変化と負極方向の変化が均等に生じるので、特に問題は生じない。ところが、同一論理レベルの出力データが連続する場合には、その出力信号レベルはピークレベルに達する（強いデータになる）。この状態から、出力データが論理反転すると、その出力信号レベルは、十分に遷移（低下または上昇）することができない（弱いデータになる）。このような現象は、シンボル間干渉（ＩＳＩ）と呼ばれ、データウィンドウを悪化させ、安定した高速動作を妨げる原因となる。
【０００５】
従来、シンボル間干渉による影響を抑制する技術として、強いデータの伝送サイクルで予め弱いデータに対する出力端の駆動力を確保し、その後に続く弱いデータの伝送サイクルでのスルーレートを増大させて十分な出力信号レベルを確保する技術が知られている（例えば、特許文献１参照）。
【０００６】
また、データウィンドウを改善する技術として、出力バッファを駆動する駆動信号を制御することにより、出力バッファから出力される出力信号のスルーレートを大きくするスルーレート制御回路が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２４６４２５号公報
【特許文献２】特開２００４−１３５０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載されている半導体装置のように、出力端の駆動力を調節する技術は、出力インピーダンスを変化させる。このため、出力インピーダンスの変化によるインピーダンス不整合が生じ、信号反射が生じるという問題点がある。また、この技術は、キャリブレーション等により正確なインピーダンス調整を行う半導体装置には適用することができないという問題点もある。これは、キャリブレーションが、出力バッファの駆動力を調整することによって、出力バッファの出力インピーダンスを調整するものであるため、スルーレートを調整しようとして出力バッファの駆動力を調整すると必然的にその出力インピーダンスを変化させてしまうからである。
【０００９】
また、特許文献２に記載されているスルーレート制御回路は、出力用電源と内部電源との電位差が変化した場合に出力データウィンドウを改善するためのものであって、シンボル間干渉による影響を抑制するものではない。引用文献２には、シンボル間干渉による影響を抑制すことについて開示も示唆もされていない。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に係る半導体装置は、シリアルデータのデータ間論理比較を行って比較結果を生成する比較手段と、前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御するスルーレート制御手段と、を有することを特徴とする。
【００１１】
また、本発明の他の実施の形態に係る半導体装置のスルーレート制御方法は、シリアルデータのデータ間論理比較を行って比較結果を生成し、前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置は、シリアルデータのデータ間論理比較を行って比較結果を生成する比較手段と、前記シリアルデータに基づいて生成される出力信号のスルーレートを、前記比較結果に基づいて制御するスルーレート制御手段と、を有していることで、出力データパターンに応じた適切なスルーレート制御を行うことができ、これにより、データウィンドウの悪化を抑制し、安定した高速動作を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置の要部ブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置の詳細な要部ブロック図である。
【図３】図２の半導体装置に含まれるレイテンシコントロールＦＩＦＯの構成例を示す論理回路図である。
【図４】図２の半導体装置に含まれるスルーレート制御信号発生回路の構成例を示す論理回路図である。
【図５】図２の半導体装置に含まれる出力部の構成例を示す論理回路図である。
【図６】図４のスルーレート制御信号発生回路及び図５の出力部の動作を説明するためのタイミングチャートである。
【図７】出力部から出力されるＤＱ信号の波形図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１５】
図１に本発明の第１の実施の形態に係る半導体装置の要部ブロック図を示す。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）、特にその読み出し回路を想定している。
【００１６】
図示の半導体装置は、入力されるシリアルデータ１０１のデータ間論理比較を行い、その比較結果１０２を出力するデータ間論理比較部（比較手段）１１と、入力されるシリアルデータ１０１に基づいて出力信号１０３を出力する出力部１２とを有している。出力部１２は、データ間論理比較部１１からの比較結果１０２に基づいて出力信号１０３のスルーレートを制御するスルーレート制御部（スルーレート制御手段）１３を含んでいる。
【００１７】
データ間論理比較部１１は、連続するデータを比較し、同一論理のデータが連続した後、論理反転したデータが出現したことを検出する。この同一論理データが連続した後の論理反転したデータの出現を表す比較結果１０２に基づき、スルーレート制御部１３は、論理反転したデータに対応する出力信号１０３のスルーレートを増大させる。これにより、シンボル間干渉によるデータウィンドウの悪化を抑制し、安定した高速動作を実現することができる。
【００１８】
次に、図２を参照して、図１の半導体装置について、より詳細に説明する。なお、入力されるシリアルデータ１０１は、クロック信号の立ち上がり及び立ち下がりにそれぞれ対応するＰＤａｔａｊＲ及びＰＤａｔａｊＦの２つのデータ系列としてデータ間論理比較部１１に与えられている。また、出力部１２には、これら２つのデータ系列ではなく、それらをデータ間論理比較部１１の内部で遅延させたデータ系列ＤａｔａｊＲ及びＤａｔａｊＦが与えられている。
【００１９】
データ間論理比較部１１は、レイテンシコントロール用レジスタ（ＦＩＦＯ：First In First Out）２１と、スルーレート制御信号発生回路２２とを有している。また、出力部１２は、スルーレート制御部１３を含むバッファ駆動部２３と、出力バッファ２４とを有している。
【００２０】
ＤＤＲ（Double Data Rate）方式の半導体記憶装置では、メモリセルから読み出されたデータは、クロックの立ち上がりに依存する第１のデータ系列ＰＤａｔａｊＲと、クロックの立ち下がりに依存する第２のデータ系列ＰＤａｔａｊＦとに分かれている。これら２つのデータ系列がシリアルデータ１０１を構成する。
【００２１】
レイテンシコントロールＦＩＦＯ２１は、第１のデータ系列ＰＤａｔａｊＲと第２のデータ系列ＰＤａｔａｊＦとを、それぞれ遅延させる。遅延させたデータＤａｔａｊＲ及びＤａｔａｊＦは、出力部１２へ供給される。
【００２２】
レイテンシコントロールＦＩＦＯ２１は、また、遅延させたデータＤａｔａｊＲ及びＤａｔａｊＦと、それを得る前の段階で得られるデータとをスルーレート制御信号発生回路２２へ供給する。
【００２３】
スルーレート制御信号発生回路２２は、レイテンシコントロールＦＩＦＯ２１から供給されるデータに基づいて、シリアルデータのデータ間論理比較を行い、比較結果として制御信号ＰＯＮ及びＮＯＮ＿Ｂを生成する。制御信号ＰＯＮ及びＮＯＮ＿Ｂは、スルーレート制御部１３へ供給される。
【００２４】
バッファ駆動部２３は、レイテンシコントロールＦＩＦＯ２１からのデータＤａｔａｊＲ及びＤａｔａｊＦに基づいて、出力バッファを駆動する駆動信号を生成する。その際、スルーレート制御部１３は、制御信号ＰＯＮ及びＮＯＮ＿Ｂに応じて駆動信号を制御する。換言すると、スルーレート制御部１３は、制御信号ＰＯＮ及びＮＯＮ＿Ｂに応じてバッファ駆動部２３の駆動能力を変更する。
【００２５】
出力バッファ２４は、バッファ駆動部２３からの駆動信号に応じてシリアルデータに対応する出力信号（ＤＱ）１０３を出力する。出力信号１０３のスルーレートは、スルーレート制御部１３の制御によって変化するが、これは、出力バッファ２４の駆動能力を変更するものではないので、出力バッファ２４の出力インピーダンスは不変である。したがって、インピーダンス不整合による反射等の問題は生じない。
【００２６】
レイテンシコントロールＦＩＦＯ２１は、例えば、図３のように多段接続されたＤＱフリップフロップにより実現される。図３の例では、第１のデータ系列ＰＤａｔａｊＲ用に３段のＤＱフリップフロップが、第２のデータ系列ＰＤａｔａｊＦ用に４段のＤＱフリップフロップが用いられているが、これらの段数は、遅延されたデータＤａｔａｊＲ及びＤａｔａｊＦが適切なタイミングで出力されるように決定される。
【００２７】
図２を参照して説明したように、レイテンシコントロールＦＩＦＯ２１は、遅延されたデータＤａｔａｊＲ及びＤａｔａｊＦをバッファ駆動部２３へ出力するとともに、遅延されたデータＤａｔａｊＲ、ＤａｔａｊＦ及びそれらを得る前の段階で得られるデータをスルーレート制御信号発生回路２２へ出力する。ここでは、データＤａｔａｊＲ及びＤａｔａｊＦと、その前段のデータＲｊ＿０５及びＦｊ＿０５と、さらにその前段のデータＲｊ＿１０及びＦｊ＿１０とをスルーレート制御信号発生回路２２へ出力する例を示している。本実施の形態では、これら６個のデータを論理比較することにより、同一論理データが２個連続した後、論理反転したデータが出現したことを検出する。
【００２８】
図４に、スルーレート制御信号発生回路２２の具体的な構成例を示す。図４のスルーレート制御信号発生回路２２は、レイテンシコントロールＦＩＦＯ２１からのデータＤａｔａｊＲ，ＤａｔａｊＦ，Ｒｊ＿０５，Ｆｊ＿０５，Ｒｊ＿１０及びＦｊ＿１０と、クロック信号ＱＣＬＫとを受け、スルーレート制御信号ＮＯＮ＿Ｂ及びＰＯＮを生成する。本明細書では、データＤａｔａｊＲ，ＤａｔａｊＦ，Ｒｊ＿０５，Ｆｊ＿０５，Ｒｊ＿１０，Ｆｊ＿１０及びクロック信号ＱＣＬＫから、スルーレート制御信号ＮＯＮ＿Ｂ及びＰＯＮを生成する工程を、シリアルデータを論理比較し、比較結果を出力すると表現する。
【００２９】
図４の構成において、ＤａｔａｊＲとＲｊ＿１０が等しく、かつＤａｔａｊＦとＦｊ＿１０が等しいとき、Ｆｊ＿０５及びＲｊ＿０５とは無関係にスルーレート制御信号ＮＯＮ＿Ｂ及びＰＯＮは一定である。即ち、スルーレート制御信号発生回路２２は、スルーレート制御信号ＮＯＮ＿Ｂ及びＰＯＮとしてそれぞれ論理レベル“Ｈ”及び“Ｌ”を出力する。このとき、シリアル出力データは“０”が連続する場合、“１”が連続する場合、若しくは“０”と“１”とが交互に出現する場合のいずれかである。
【００３０】
ＤａｔａｊＲとＲｊ＿１０が異なるとき、又はＤａｔａｊＦとＦｊ＿１０が異なるときは、シリアル出力データが“０”の連続でなくなった、“１”の連続でなくなった、若しくは“０”と“１”とが交互に出現している状態でなくなった、のいずれかを意味する。これは、２以上の同一論理データの後に、論理反転したデータが出現したことに等しい。そこで、スルーレート制御信号発生回路２２は、この状態を検出して、スルーレート制御信号ＰＯＮを論理レベル“Ｈ”へ変化させるか、又は、スルーレート制御信号ＮＯＮ＿Ｂを論理レベル“Ｌ”へ変化させる。即ち、データ“０”が２ビット以上連続した後、データ“１”が出現した場合は、スルーレート制御信号ＰＯＮを論理レベル“Ｈ”へ変化させる。また、データ“１”が２ビット以上連続した後、データ“０”が出現した場合は、スルーレート制御信号ＮＯＮ＿Ｂを論理レベル“Ｌ”へ変化させる。変化させたスルーレート制御信号ＰＯＮ又はＮＯＮ＿Ｂは、次のクロック変化（立ち上がり又は立ち下がり）に応じて通常の状態に戻される。
【００３１】
図５に、出力部１２の具体的な構成例を示す。図５の出力部１２は、前述のとおりバッファ駆動部２３と出力バッファ２４とを有している。バッファ駆動部２３は、各々が、インバータと、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）と、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）とからなる一対のドライバ５１及び５２を有している。また、各ドライバと高電位側電源との間及び各ドライバと低電位側電源との間には、スルーレート制御部１３を構成するＰＭＯＳ５３，５４及びＮＭＯＳ５５，５６が設けられている。
【００３２】
図５の出力部１２は、レイテンシコントロールＦＩＦＯ２１からのデータＤａｔａｊＲ及びＤａｔａｊＦと、図示しないメモリ制御部からの出力バッファイネーブル信号ＤＯＣＲ及びＤＯＣＦと、クロック信号ＱＣＬＫとを受け、出力バッファ２４を駆動する一対の駆動信号を生成する。スルーレート制御部１３（５３，５４，５５，５６）は、スルーレート制御信号発生回路２２からのスルーレート制御信号ＮＯＮ＿Ｂ及びＰＯＮに応じて、ドライバ５１，５２の駆動能力を変更する。これにより、出力バッファ２４の出力インピーダンスを変更することなく、出力バッファ２４から出力されるシリアル出力データＤＱのスルーレートを増大させることができる。
【００３３】
図４のスルーレート制御信号発生回路２２及び図５の出力部１２の動作を示すタイムチャートを図６に示す。
【００３４】
図６に示すように、第１のデータ系列ＰＤａｔａｊＲが論理レベル“Ｈ”に変化すると、その変化はＲｊ＿１０，Ｒｊ＿５及びＤａｔａｊＲを順次変化させる。また、出力バッファイネーブルＤＯＣＲ及びＤＯＣＦが“Ｈ”に変化することで、出力ＤＱが出力される。ここでは、出力ＤＱは、“００１０１０・・・”であり、連続する２個の“０”の後に“１”を出力際に、スルーレート制御信号ＰＯＮが“Ｈ”に変化している。その結果、図７に示すように、連続する“０”の後の“１”のスルーレートが増大する。
【００３５】
出力ＤＱが“１”が連続した後に“０”が出現するものである場合も、同様に、スルーレート制御が行われる。
【００３６】
こうして、本実施に形態に係る半導体装置は、出力データパターンに応じた適切なスルーレート制御を行うことができ、これにより、データウィンドウの悪化を抑制し、安定した高速動作を実現することができる。
【００３７】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく種々の変形、変更が可能である。例えば、上記実施の形態では、出力信号ＤＱを出力する出力部においてスルーレート制御を行う例について説明したが、本発明はデータストローブ信号（ＤＱＳ／ＤＱＳＢ）を出力する出力部に適用することもできる。この場合、図６に示すようにプリアンブル期間（ｔＲＰＲＥ）が経過した最初の立ち上り（ＤＱＳＢの場合立ち下がり）のみスルーレートを大きくする制御を行うことで、データウィンドウ（ｔＱＨ等）の改善を図ることができる。この場合、ＤＱ個々に対して出力比較回路等を追加する必要がないので、面積的なデメリットなしに、一定のデータウィンドウの改善効果が期待できる。
【符号の説明】
【００３８】
１１    データ間論理比較部
１２    出力部
１３    スルーレート制御部
２１    レイテンシコントロールＦＩＦＯ
２２    スルーレート制御信号発生回路
２３    バッファ駆動部
２４    出力バッファ
５１，５２    ドライバ
５３，５４    ＰＭＯＳ
５５，５６    ＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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