(57)【要約】 【課題】所望の動作をより速く開始することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置の制御回路は、電源電圧を供給する電源のオフに対応する外部信号に応じて、第１、第２のアンプ回路を非活性化するとともに、第１、第２、第４、第５のスイッチ回路をオフし、且つ、第３、第６のスイッチ回路をオンする。【選択図】図１
2010198667.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
前記出力端子と接地との間に接続されたプールキャパシタと、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１の分圧回路と前記接地との間に接続された第２のスイッチ回路と、
前記基準電圧よりも高い第１の電位と前記第１の分圧回路との間に接続された第３のスイッチ回路と、
前記第１のモニタ電圧と基準電圧とを比較し、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の昇圧信号を出力し、前記第１のモニタ電圧が前記基準電圧よりも高い場合には、第１の停止信号を出力する第１のアンプ回路と、
前記第１の昇圧信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力する第１のポンプ回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を前記第１の分圧比と等しい第２の分圧比で分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記出力端子と前記第２の分圧回路との間に接続された第４のスイッチ回路と、
前記第２の分圧回路と前記接地との間に接続された第５のスイッチ回路と、
前記基準電圧よりも高い第１の電位と前記第２の分圧回路との間に接続された第６のスイッチ回路と、
前記第２のモニタ電圧と前記基準電圧とを比較し、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の昇圧信号を出力し、前記第２のモニタ電圧が前記基準電圧よりも高い場合には、第２の停止信号を出力する第２のアンプ回路と、
前記第２の昇圧信号に応じて、前記電源電圧を昇圧した電圧を前記出力端子に出力し、前記第１のポンプ回路よりも昇圧能力が低い第２のポンプ回路と、
前記第１のアンプ回路および前記第２のアンプ回路の活性化／非活性化を制御するとともに、前記第１から前記第６のスイッチ回路のオン／オフを制御する制御回路と、
データを記憶するメモリセルと、
前記出力端子から出力される昇圧電圧に応じた電圧を、前記メモリセルに供給するデコーダと、を備え、
前記制御回路は、
前記電源電圧を供給する電源の消費電流の削減に対応する外部信号に応じて、前記第１、第２のアンプ回路を非活性化するとともに、前記第１、第２、第４、第５のスイッチ回路をオフし、且つ、前記第３、第６のスイッチ回路オンする
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、
前記電源の消費電流の削減解除に対応する外部信号に応じて、前記第２のアンプ回路を活性化するとともに、前記第１、第２、第４、第５のスイッチ回路をオンし、且つ、前記第３、第６のスイッチ回路をオフし、
その後、前記第２の昇圧信号に応じて、前記第１のアンプ回路を活性化し、
その後、前記第１の停止信号に応じて、前記第１のアンプ回路を非活性化するとともに、前記第１のスイッチ回路をオフする
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の分圧回路と前記第２の分圧回路との間に、オンした場合に前記第１の分圧回路の前記第１の分圧比と前記第２の分圧回路の前記第２の分圧比とが維持されるように接続された第７のスイッチ回路をさらに備え、
前記制御回路は、
少なくとも前記第１のアンプ回路が活性化している期間、前記第７のスイッチ回路をオンする
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、
少なくとも前記第１のアンプ回路が活性化している期間、前記第１の分圧比を前記第２の分圧比よりも低く制御する
ことを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置。
【請求項５】
予め規定された調整範囲内の所定の分圧比を記憶する記憶回路を備え、
前記制御回路は、
前記第１の分圧回路の前記第１の分圧比および前記第２の分圧回路の前記第２の分圧比を制御可能であり、
前記電源のオンに対応する前記外部信号に応じて、前記記憶回路から前記所定の分圧比を読み出すとともに、前記第１の分圧比および前記第２の分圧比を、前記調整範囲の最高値に設定し、
前記第２の停止信号に応じて、前記第１の分圧比および前記第２の分圧比を、読み出された前記所定の分圧比に制御する
ことを特徴とする請求項１ないし４の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のポンプ回路を備える半導体記憶装置に関する。
【背景技術】
【０００２】
例えば、ＥＥＰＲＯＭからなるＮＯＲ型フラッシュメモリ等の半導体記憶装置において、メモリセルにデータを書き込んだり、メモリセルのデータを消去したりする場合、電源電圧より高い電圧を必要とする。
【０００３】
このような高電圧を必要とする半導体記憶装置は、ポンプ回路を有し、このポンプ回路により電源電圧を昇圧して必要とする高電圧を発生している。
【０００４】
ここで、従来の半導体記憶装置には、例えば、スタンドバイ時に出力電圧に応じて動作するスタンドバイ用ポンプ回路と、アクティブ時に出力電圧に応じて動作するアクティブ用ポンプ回路とを備えるものがある（例えば、特許文献１、特許文献２、および特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１０５９９８号公報
【特許文献２】特開２０００−２６８５７５号公報
【特許文献３】特開平０７−８５６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、所望の動作をより速く開始することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、
出力端子と、
前記出力端子と接地との間に接続されたプールキャパシタと、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を第１の分圧比で分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１の分圧回路と前記接地との間に接続された第２のスイッチ回路と、
基準電圧よりも高い第１の電位と前記第１の分圧回路との間に接続された第３のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、前記第１のモニタ電圧が前記基準電圧よりも低い場合には、第１の昇圧信号を出力し、前記第１のモニタ電圧が前記基準電圧よりも高い場合には、第１の停止信号を出力する第１のアンプ回路と、
前記第１の昇圧信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力する第１のポンプ回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を前記第１の分圧比と等しい第２の分圧比で分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記出力端子と前記第２の分圧回路との間に接続された第４のスイッチ回路と、
前記第２の分圧回路と前記接地との間に接続された第５のスイッチ回路と、
前記基準電圧よりも高い第１の電位と前記第２の分圧回路との間に接続された第６のスイッチ回路と、
前記第２のモニタ電圧と前記基準電圧とを比較し、前記第２のモニタ電圧が前記基準電圧よりも低い場合には、第２の昇圧信号を出力し、前記第２のモニタ電圧が前記基準電圧よりも高い場合には、第２の停止信号を出力する第２のアンプ回路と、
前記第２の昇圧信号に応じて、前記電源電圧を昇圧した電圧を前記出力端子に出力し、前記第１のポンプ回路よりも昇圧能力が低い第２のポンプ回路と、
前記第１のアンプ回路および前記第２のアンプ回路の活性化／非活性化を制御するとともに、前記第１から前記第６のスイッチ回路のオン／オフを制御する制御回路と、
データを記憶するメモリセルと、
前記出力端子から出力される昇圧電圧に応じた電圧を、前記メモリセルに供給するデコーダと、を備え、
前記制御回路は、
前記電源電圧を供給する電源の消費電流の削減に対応する外部信号に応じて、前記第１、第２のアンプ回路を非活性化するとともに、前記第１、第２、第４、第５のスイッチ回路をオフし、且つ、前記第３、第６のスイッチ回路オンすることを特徴とする。
【発明の効果】
【０００８】
本発明の一態様に係る半導体記憶装置によれば、所望の動作をより速く開始することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一態様である実施例１に係る半導体記憶装置１００の構成の一例を示す図である。
【図２】図１に示す半導体記憶装置１００の制御回路２２の回路構成の一例を示す回路図である。
【図３】ディープパワーダウンの期間が長い場合における、図１に示す半導体記憶装置１００で生成される各信号の波形図である。
【図４】ディープパワーダウンの期間が短い場合における、図１に示す半導体記憶装置１００で生成される各信号の波形図である。
【図５】図１に示す半導体記憶装置１００の制御回路２２で生成される制御信号の一例を示す波形図である。
【図６】本発明の一態様である実施例２に係る半導体記憶装置２００の構成の一例を示す図である。
【図７】本発明の一態様である実施例２に係る半導体記憶装置２００が昇圧電圧ＶＤＤＲを調整する動作のフローを示す図である。
【図８】実施例１で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ））１２０の一例を示す断面図である。
【図９】携帯電話の内部構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
例えば、ＮＯＲ型フラッシュメモリは、ランダムに発生する読み出し命令（ランダムアクセス）のために、常時、読み出し用の昇圧電圧（ＶＤＤＲ）をプールキャパシタにプールしておく必要がある。
【００１１】
このＮＯＲ型フラッシュメモリの電源回路は、ランダムアクセスで消費した分の電荷を補充する。この電源回路は、ランダムアクセス発生をトリガーとして、一定期間電荷を供給するアクティブ用ポンプ回路と、ランダムアクセスが発生しなくても、常時、昇圧電圧ＶＤＤＲの電位を保持するスタンドバイ用ポンプ回路と、を含む。なお、該アクティブ用ポンプ回路は、応答速度が早く（昇圧電圧検知用の分圧回路の合成抵抗値が小さく）、且つ、供給能力が大きく設定されている。該スタンドバイ用ポンプ回路は、応答速度が遅く（昇圧電圧検知用の分圧回路の合成抵抗値が大きく）、且つ、供給能力が小さく設定されている。
【００１２】
このような電源回路が、これらのポンプ回路をオン／オフを制御することにより、昇圧電圧ＶＤＤＲが制御される。
【００１３】
ここで、ランダムアクセスによる動作時間は、例えば、１００ｎｓ程度であるのに対し、昇圧電圧ＶＤＤＲの低下を検知し、ポンプ回路を動作させて電流を供給するのにも同程度の時間を要する。
【００１４】
よって、ランダムアクセスに関し、消費される電流分は予めプールキャパシタに保存しておくしかなく、そのため、該スタンドバイ用ポンプ回路が必要になっている。該スタンドバイ用ポンプ回路は、昇圧電圧ＶＤＤＲを所定の電位に保持するのが目的であるため、既述のように、供給能力は小さくなっている。
【００１５】
また、スタンドバイ時の消費電流においても、省電力化の要求があるため、該スタンドバイ用ポンプ回路に関しては、消費電流を抑制する必要がある。したがって、既述のように、該スタンドバイ用ポンプ回路は、応答速度が遅く設定されている。
【００１６】
近年、ＮＯＲ型フラッシュメモリに対し、しばらくアクセスしない場合に、スタンドバイ状態の消費電流をより削減するためのＤＰＤ（Ｄｅｅｐ  Ｐｏｗｅｒ  Ｄｏｗｎ）状態の要求がある。このＤＰＤ時に、ＮＯＲ型フラッシュメモリは、該スタンドバイ用ポンプ回路も停止し、消費電流を削減する。
【００１７】
上述の従来技術の場合、ＮＯＲ型フラッシュメモリがＤＰＤ状態から復帰する場合、該スタンドバイ用ポンプ回路だけで昇圧すると供給能力が小さいがために、長い復帰時間がかかってしまう問題がある。
【００１８】
また、該スタンドバイ用ポンプ回路の応答速度が遅いため、モニタ電圧（以下ＶＭＯＮＳ）が若干発振することになる。このため、誤検知が発生し、ＶＤＤＲが所望の電位よりも高くなってしまうという問題が発生する。
【００１９】
以下、上記において出願人が見出した問題点に対応して、本発明を適用した各実施例について図面を参照しながら説明する。
【００２０】
なお、以下の実施例では、例えば、半導体記憶装置であるＮＯＲ型フラッシュメモリに適用される例について説明する。また、本発明にかかる半導体記憶装置は、昇圧電圧を必要とするＮＡＮＤ型フラッシュメモリ等の他の半導体記憶装置にも適用できる。
【実施例１】
【００２１】
図１は、本発明の一態様である実施例１に係る半導体記憶装置１００の構成の一例を示す図である。
【００２２】
図１に示すように、半導体記憶装置１００は、出力端子１と、プールキャパシタ２と、第１の分圧回路３と、第１のスイッチ回路４と、第２のスイッチ回路５と、第３のスイッチ回路６と、第１のアンプ回路７と、第１の電圧制御発振器（ＯＳＣ）８と、第１のポンプ回路９と、第２の分圧回路１０と、第４のスイッチ回路１１と、第５のスイッチ回路１２と、第６のスイッチ回路１３と、第２のアンプ回路１４と、第２の電圧制御発振器（ＯＳＣ）１５と、第２のポンプ回路１６と、第７のスイッチ回路１７ａ、１７ｂ、１７ｃと、第８のスイッチ回路１８と、第９のスイッチ回路１９と、メモリセル２０と、デコーダ２１と、制御回路２２と、を備える。
【００２３】
プールキャパシタ２は、出力端子１と接地との間に接続されている。このプールキャパシタ２は、出力端子１に供給された電圧に応じて充放電する。これにより、出力端子１の電位が安定するようになっている。
【００２４】
第１の分圧回路３は、出力端子１と接地との間に接続されている。この第１の分圧回路３は、直列接続された分圧抵抗３ａ、３ｂを含む。これらの分圧抵抗３ａ、３ｂにより、出力端子１から出力される電圧が第１の分圧比Ｄ１で分圧される。
【００２５】
この第１の分圧回路３は、出力端子１から出力される電圧を第１の分圧比Ｄ１で分圧した第１のモニタ電圧ＶＭＯＮＡを、分圧抵抗３ａ、３ｂ間の第１の接続点３ｃから出力するようになっている。
【００２６】
第１のスイッチ回路４は、出力端子１と第１の分圧回路３との間に接続されている。
【００２７】
第２のスイッチ回路５は、第１の分圧回路３と接地との間に接続されている。
【００２８】
第３のスイッチ回路６は、基準電圧ＶＲＥＦよりも高い第１の電位と第１の分圧回路との間に接続されている。なお、本実施例１では、第１の電位は、電源電圧Ｖｄｄである。したがって、この第３のスイッチ回路６をオンすることにより、第１の分圧回路３に電源電圧Ｖｄｄが印加されることになる。
【００２９】
第１のアンプ回路７は、第１のモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとを比較し、この比較結果に応じた信号ＲＯＳＣＡを出力する。すなわち、第１のアンプ回路７は、第１のモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとを比較し、第１のモニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも低い場合には、第１の昇圧信号（ＲＯＳＣＡ＝“Ｈｉｇｈ”レベル）を出力するようになっている。一方、第１のアンプ回路７は、第１のモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとを比較し、第１のモニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも高い場合には、第１の停止信号（ＲＯＳＣＡ＝“Ｌｏｗ”レベル）を出力するようになっている。
【００３０】
第１の電圧制御発振器８は、第１のアンプ回路７が該第１の昇圧信号を出力した場合には、この第１の昇圧信号に応じて、所定の周波数の第１のクロック信号を出力するようになっている。一方、第１の電圧制御発振器８は、第１のアンプ回路７が該第１の停止信号を出力した場合には、この第１の停止信号に応じて、該第２のクロック信号の出力を停止するようになっている。
【００３１】
第１のポンプ回路（アクティブ用ポンプ回路）９は、第１の電圧制御発振器８が出力する該第１のクロック信号に応じて、電源電圧Ｖｄｄを昇圧した電圧を出力端子１に出力するようになっている。すなわち、第１のポンプ回路９は、該第１の昇圧信号に応じて、電源電圧Ｖｄｄを昇圧した電圧を出力端子１に出力するようになっている。
【００３２】
第２の分圧回路１０は、出力端子１と接地との間に接続されている。この第２の分圧回路１０は、直列接続された分圧抵抗１０ａ、１０ｂを含む。これらの分圧抵抗１０ａ、１０ｂにより、出力端子１から出力される電圧が第２の分圧比Ｄ２で分圧される。この第２の分圧比Ｄ２は第１の分圧比Ｄ１と等しく設定されている。この第２の分圧回路１０は、出力端子１から出力される電圧を第２の分圧比Ｄ２で分圧した第２のモニタ電圧ＶＭＯＮＳを、分圧抵抗１０ａ、１０ｂ間の第２の接続点１０ｃから出力するようになっている。
【００３３】
特に、第２の分圧回路１０の合成抵抗値が、第１の分圧回路３の抵抗値よりも大きくなるように、分圧抵抗１０ａ、１０ｂの合成抵抗値が設定されている。したがって、第２の分圧回路１０の応答速度は、第１の分圧回路３の応答速度よりも、速い。すなわち、第２の分圧回路１０に流れる貫通電流は、第１の分圧回路３に流れる貫通電流よりも小さくなる。
【００３４】
第４のスイッチ回路１１は、出力端子１と第２の分圧回路１０との間に接続されている。
【００３５】
第５のスイッチ回路１２は、第２の分圧回路１０と接地との間に接続されている。
【００３６】
第６のスイッチ回路１３は、基準電圧ＶＲＥＦよりも高い第１の電位（電源電圧Ｖｄｄ）と第２の分圧回路１０との間に接続されている。したがって、この第６のスイッチ回路１３をオンすることにより、第２の分圧回路１０に電源電圧Ｖｄｄが印加されることになる。
【００３７】
第２のアンプ回路１４は、第２のモニタ電圧ＶＭＯＮＳと基準電圧ＶＲＥＦとを比較し、この比較結果に応じた信号ＲＯＳＣＳを出力する。すなわち、第２のアンプ回路１４は、第２のモニタ電圧ＶＭＯＮＳと基準電圧ＶＲＥＦとを比較し、第２のモニタ電圧ＶＭＯＮＳが基準電圧ＶＲＥＦよりも低い場合には、第２の昇圧信号（ＲＯＳＣＳ＝“Ｈｉｇｈ”レベル）を出力するようになっている。一方、第２のアンプ回路１４は、第２のモニタ電圧ＶＭＯＮＳと基準電圧ＶＲＥＦとを比較し、第２のモニタ電圧ＶＭＯＮＳが基準電圧ＶＲＥＦよりも高い場合には、第２の停止信号（ＲＯＳＣＳ＝“Ｌｏｗ”レベル）を出力するようになっている。
【００３８】
第２の電圧制御発振器１５は、第２のアンプ回路１４が該第２の昇圧信号を出力した場合には、この第２の昇圧信号に応じて、所定の周波数の第２のクロック信号を出力するようになっている。一方、第２の電圧制御発振器１５は、第２のアンプ回路１４が該第２の停止信号を出力した場合には、この第２の停止信号に応じて、該第２のクロック信号の出力を停止するようになっている。
【００３９】
第２のポンプ回路（スタンドバイ用ポンプ回路）１６は、第２の電圧制御発振器１５が出力する該第２のクロック信号に応じて、電源電圧Ｖｄｄを昇圧した電圧を出力端子１に出力するようになっている。すなわち、第２のポンプ回路１６は、該第２の昇圧信号に応じて、電源電圧Ｖｄｄを昇圧した電圧を出力端子１に出力するようになっている。この第２のポンプ回路１６は、第１のポンプ回路９よりも昇圧能力が低く設定されている。
【００４０】
第７のスイッチ回路１７ａ、１７ｂ、１７ｃは、第１の分圧回路３と第２の分圧回路１０との間に、それぞれオンした場合に第１の分圧回路３の第１の分圧比Ｄ１と第２の分圧回路１０の第２の分圧比Ｄ２とが維持されるように接続されている。第７のスイッチ回路１７ａ、１７ｂ、１７ｃをオンすることにより、第１の分圧回路３と第２の分圧回路１０とがショートされ、これら２つの分圧回路による合成抵抗値は、第２の分圧回路１０の合成抵抗値よりも小さくなる。
【００４１】
第８のスイッチ回路１８は、第１のモニタ電圧ＶＭＯＮＡが入力される第１のアンプ回路７の入力端子７ａと、分圧抵抗３ａの一部分３ａ１と、の間に接続されている。
【００４２】
第９のスイッチ回路１９は、第１のモニタ電圧ＶＭＯＮＡが入力される第１のアンプ回路７の入力端子７ａと、接続点３ｃと、の間に接続されている。
【００４３】
なお、第８のスイッチ回路１８をオフし、且つ、第９のスイッチ回路１９をオンすることにより、第１の接続点３ｃから出力された第１のモニタ電圧ＶＭＯＮＡが第１のアンプ回路７の入力端子７ａに入力されることになる。一方、第８のスイッチ回路１８をオンし、且つ、第９のスイッチ回路１９をオフすることにより、分圧抵抗３ａの一部分３ａ１の電圧が、第１のモニタ電圧ＶＭＯＮＡとして、第１のアンプ回路７の入力端子７ａに入力されることになる。
【００４４】
このように、第８のスイッチ回路１８をオンし、且つ、第９のスイッチ回路１９をオフすることにより、出力端子１から出力される電圧を、分圧抵抗３ａの一部分３ａ１よりも出力端子１側の第１の分圧回路３の抵抗成分と、分圧抵抗３ａの一部分３ａ１よりも接地側の第１の分圧回路３の抵抗成分と、により分圧した電圧が、見かけ上、第１のモニタ電圧ＶＭＯＮＡになる。すなわち、第１の分圧回路３の第１の分圧比Ｄ１が、第２の分圧回路１０の第２の分圧比Ｄ２よりも大きくなり、第１のモニタ電圧ＶＭＯＮＡが上昇することとなる。
【００４５】
メモリセル２０は、例えば、メモリセルトランジスタにより構成され、しきい値電圧に応じてデータを記憶するようになっている。
【００４６】
デコーダ２１は、出力端子１から出力される昇圧電圧ＶＤＤＲに応じた電圧を、メモリセル２０に供給するようになっている。
【００４７】
制御回路２２は、電源のオン・オフを規定するディープパワーダウン信号ＤＰＤと、第１のアンプ回路７が出力した信号ＲＯＳＣＡと、第２のアンプ回路１４が出力した信号ＲＯＳＣＳと、が入力されるようになっている。この制御回路２２は、これらの信号に基づいて、第１のアンプ回路７および第２のアンプ回路１４の活性化／非活性化を制御するとともに、第１ないし第９のスイッチ回路４〜６、１１〜１３、１７〜１９のオン／オフを制御するようになっている。
【００４８】
ここで、図２は、図１に示す半導体記憶装置１００の制御回路２２の回路構成の一例を示す回路図である。
【００４９】
図２に示すように、制御回路２２は、第１のＮＯＲ回路２２ａと、第２のＮＯＲ回路２２ｂと、第３のＮＯＲ回路２２ｃと、第４のＮＯＲ回路２２ｄと、第１のインバータ２２ｅと、第１のＮＡＮＤ回路２２ｆと、第２のインバータ２２ｇと、第３のインバータ２２ｈと、を含む。
【００５０】
第１のＮＯＲ回路２２ａは、ＤＰＤ信号と第２のＮＯＲ回路２２ｂが出力した信号（第１の制御信号Ｓ１）とが入力されている。第２のＮＯＲ回路２２ｂは、第２のアンプ回路１４が出力した信号ＲＯＳＣＳと第１のＮＯＲ回路２２ａが出力した信号とが入力されている。
【００５１】
また、第３のＮＯＲ回路２２ｃは、第２のＮＯＲ回路２２ｂが出力した信号（第１の制御信号Ｓ１）と第４のＮＯＲ回路２２ｄが出力した信号（第２の制御信号Ｓ２）とが入力されている。なお、この第２の制御信号Ｓ２に応じて、第７のスイッチ回路１７ａ、１７ｂ、１７ｃ、第８のスイッチ回路１８は、制御されるようになっている。また、この第２の制御信号Ｓ２とディープパワーダウン信号ＤＰＤとに応じて、第１のスイッチ回路４、第２のスイッチ回路５は、制御されるようになっている。
【００５２】
第４のＮＯＲ回路２２ｄは、第１のアンプ回路７が出力した信号ＲＯＳＣＡと第３のＮＯＲ回路２２ｃが出力した信号とが入力されている。
【００５３】
また、第１のインバータ２２ｅは、第２のＮＯＲ回路２２ｂが出力した信号（第１の制御信号Ｓ１）が入力され、この信号の論理を反転した信号を出力するようになっている。
【００５４】
また、第１のＮＡＮＤ回路２２ｆは、第１のインバータ２２ｅが出力した信号と第４のＮＯＲ回路２２ｄが出力した信号（第２の制御信号Ｓ２）とが入力されている。
【００５５】
また、第２のインバータ２２ｇは、第１のＮＡＮＤ回路２２ｆが出力した信号が入力され、この信号の論理を反転した信号（第４の制御信号Ｓ４）を出力するようになっている。なお、この第４の制御信号Ｓ４に応じて、第１のアンプ回路７は、制御されるようになっている。
【００５６】
また、第３のインバータ２２ｈは、第４のＮＯＲ回路２２ｄが出力した信号（第２の制御信号Ｓ２）が入力され、この信号の論理を反転した信号（第３の制御信号Ｓ３）を出力するようになっている。なお、この第３の制御信号Ｓ３に応じて、第９のスイッチ回路１９は、制御されるようになっている。
【００５７】
なお、第３ないし第６のスイッチ回路６、１１〜１３、第２のアンプ回路１４は、ディープパワーダウン信号ＤＰＤに応じて、制御される。
【００５８】
ここで、以上のような構成を有する半導体記憶装置１００の動作の一例について説明する。  
図３は、ディープパワーダウンの期間が長い場合における、図１に示す半導体記憶装置１００で生成される各信号の波形図である。また、図４は、ディープパワーダウンの期間が短い場合における、図１に示す半導体記憶装置１００で生成される各信号の波形図である。また、図５は、図１に示す半導体記憶装置１００の制御回路２２で生成される制御信号の一例を示す波形図である。
【００５９】
なお、図３ないし図５において、外部信号であるディープパワーダウン信号ＤＰＤの“Ｈｉｇｈ”レベルは、電源電圧Ｖｄｄを供給する電源の消費電流の削減（すなわち、ＮＯＲ型フラッシュメモリ１００がディープパワーダウン状態）を規定し、ディープパワーダウン信号ＤＰＤの“Ｌｏｗ”レベルは、該電源の消費電流の削減解除（すなわち、ＮＯＲ型フラッシュメモリ１００がディープパワーダウン解除状態）を規定している。また、図５に示す期間Ａ〜期間Ｄは、図３または図４に示す期間Ａ〜期間Ｄと同じである。
【００６０】
図３ないし図５に示すように、例えば、制御回路２２で生成される制御信号Ｓ１〜Ｓ４により、ディープパワーダウン期間を期間Ａ、ディープパワーダウン解除後を期間Ｂ、Ｃ、Ｄの３期間が規定される。期間Ｂは、期間Ａの終了後、第２のポンプ回路（スタンドバイ用ポンプ回路）１６に対応する第２のアンプ回路１４が昇圧電圧ＶＤＤＲの低下を検知するまでである。期間Ｃは、期間Ｂの終了後、第１のポンプ回路（アクティブ用ポンプ回路）９に対応する第１のアンプ回路７が昇圧電圧ＶＤＤＲの昇圧終了を検知するまでである。また、期間Ｄは、残りの電位を第２のポンプ回路１６のみで昇圧する。
【００６１】
以下、具体的に半導体記憶装置１００の動作について説明する。
【００６２】
先ず、制御回路２２は、消費電流の削減要求に対応する第２の外部信号（ディープパワーダウン信号ＤＰＤの“Ｈｉｇｈ”レベル）に応じて、第１、第２のアンプ回路７、１４を非活性化する。さらに、この時、ＤＰＤ＝“Ｈｉｇｈ”レベルとなり、また、ＲＯＳＣＡ＝“Ｌｏｗ”レベル、ＲＯＳＣＳ＝“Ｌｏｗ”レベルであるので、図５に示すように、第１の制御信号Ｓ１＝“Ｈｉｇｈ”レベル、第２の制御信号Ｓ２＝“Ｈｉｇｈ”レベル、第３の制御信号Ｓ３＝“Ｌｏｗ”レベル、第４の制御信号Ｓ４＝“Ｌｏｗ”レベルとなる。すなわち、制御回路２２は、該第２の外部信号に応じて、第１、第２、第４、第５のスイッチ回路４、５、１１、１２をオフし、且つ、第３、第６のスイッチ回路６、１３をオンする（期間Ａ）。
【００６３】
これにより、第１、第２の分圧回路３、１０の電位が電源電圧Ｖｄｄまで上昇する。さらに、第１、第２のアンプ回路７、１４が昇圧動作を停止しているため、次第に昇圧電圧ＶＤＤＲが低下する。図３では、ディープパワーダウンの期間が長いため、昇圧電圧ＶＤＤＲが目標値（例えば、５．０Ｖ）よりも低下している。一方、図４では、ディープパワーダウンの期間が短いため、昇圧電圧ＶＤＤＲは目標値近傍に保たれている。
【００６４】
本実施例では、ＤＰＤ期間中に、第１、第２のモニタ電圧ＶＭＯＮＳ、ＶＭＯＮＡを電源電圧Ｖｄｄにリセットする。ここで、例えば、第１、第２のモニタ電圧ＶＭＯＮＳ、ＶＭＯＮＡを接地にリセットすると、ＤＰＤ解除後、昇圧電圧ＶＤＤＲが目標値よりも低いと判断する。このため、図４のようにディープパワーダウンの期間が短く、昇圧電圧ＶＤＤＲが目標値近傍に保たれている場合であっても、昇圧電圧ＶＤＤＲを昇圧させてしまう可能性がある。昇圧電圧ＶＤＤＲを必要以上に昇圧してしまうと、昇圧電圧ＶＤＤＲの放電経路が無く降圧することが難しいので、昇圧電圧ＶＤＤＲが目標値に近づくのに時間が掛かる。そこで、上述のように第１、第２のモニタ電圧ＶＭＯＮＳ、ＶＭＯＮＡを電源電圧Ｖｄｄにリセットすることにより、昇圧電圧ＶＤＤＲが目標値よりも低いと判断するのを防止する。
【００６５】
また、制御回路２２は、第２の制御信号Ｓ２（“Ｈｉｇｈ”レベル）により、第７のスイッチ回路１７ａ、１７ｂ、１７ｃをオンして、第１の分圧回路３と第２の分圧回路１０とがショートされる。これにより、これら２つの分圧回路による合成抵抗値は、第２の分圧回路１０の合成抵抗値よりも小さくなっている。
【００６６】
また、制御回路２２は、第２の制御信号Ｓ２（“Ｈｉｇｈ”レベル）により、第８のスイッチ回路１８をオンし、第３の制御信号Ｓ３（“Ｌｏｗ”レベル）により、第９のスイッチ回路１９をオフする。これにより、第１の分圧比Ｄ１が第２の分圧比Ｄ２よりも低く設定される。
【００６７】
次に、期間Ｂにおいて、制御回路２２は、消費電流の削減要求解除に対応する第１の外部信号（ディープパワーダウン信号ＤＰＤの“Ｌｏｗ”レベル）に応じて、第２のアンプ回路１４を活性化する。
【００６８】
さらに、この時、ＤＰＤ＝“Ｌｏｗ”レベルとなり、また、ＲＯＳＣＡ＝“Ｌｏｗ”レベル、ＲＯＳＣＳ＝“Ｌｏｗ”レベルであるので、図５に示すように、第１の制御信号Ｓ１＝“Ｈｉｇｈ”レベル、第２の制御信号Ｓ２＝“Ｈｉｇｈ”レベル、第３の制御信号Ｓ３＝“Ｌｏｗ”レベル、第４の制御信号Ｓ４＝“Ｌｏｗ”レベルとなる。すなわち、制御回路２２は、該第１の外部信号に応じて、第１のスイッチ回路４、第２のスイッチ回路５、第４のスイッチ回路１１、および第５のスイッチ回路１２をオンし、且つ、第３のスイッチ回路６、および第６のスイッチ回路１３をオフする。
【００６９】
ここで、第１の分圧回路３の第１のモニタ電圧ＶＭＯＮＡは、応答速度が速い。このため、ＤＰＤ解除（消費電流の削減要求解除）後、第１のモニタ電圧ＶＭＯＮＡが電源電圧Ｖｄｄから基準電圧ＶＲＥＦに遷移する際にアンダーシュート（Ｕｎｄｅｒｓｈｏｏｔ）が発生する。したがって、第１のポンプ回路９が動作すると、昇圧電圧ＶＤＤＲを誤昇圧させてしまう可能性がある。
【００７０】
そこで、この期間Ｂは、応答速度が遅く、アンダーシュートが発生しにくい第２の分圧回路１０を用いた第２のアンプ回路１４のみを動作させ、第２のアンプ回路１４が昇圧電圧ＶＤＤＲの低下を検出するまで、第１のポンプ回路９の動作を停止する。
【００７１】
次に、第２のアンプ回路１４は昇圧電圧ＶＤＤＲが目標値よりも低いと判断すると、第２の昇圧信号（ＲＯＳＣＳ＝“Ｈｉｇｈ”レベル）を出力する。制御回路２２は、該第２の昇圧信号に応じて、第１のアンプ回路７を活性化する。このとき、第１のモニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも低いため、第１のアンプ回路７が第１の昇圧信号（ＲＯＳＣＡ＝“Ｈｉｇｈ”レベル）を出力し、第１のポンプ回路９は昇圧動作を開始する（期間Ｃ）。これにより、ＤＰＤ＝“Ｌｏｗ”レベルであり、また、ＲＯＳＣＡ＝“Ｈｉｇｈ”レベル、ＲＯＳＣＳ＝“Ｈｉｇｈ”レベルであるので、図５に示すように、第１の制御信号Ｓ１＝“Ｌｏｗ”レベル、第２の制御信号Ｓ２＝“Ｈｉｇｈ”レベル、第３の制御信号Ｓ３＝“Ｌｏｗ”レベル、第４の制御信号Ｓ４＝“Ｈｉｇｈ”レベルとなる。
【００７２】
すなわち、制御回路２２は、この第４の制御信号Ｓ４（“Ｈｉｇｈ”レベル）により、期間Ｃにおいて、第１のポンプ回路９に昇圧動作させる。また、制御回路２２は、第２の制御信号Ｓ２（“Ｈｉｇｈ”レベル）により、第７のスイッチ回路１７ａ、１７ｂ、１７ｃをオンし続けており、第１の分圧回路３と第２の分圧回路１０とがショートされたままである。
【００７３】
この期間Ｃを設ける理由は、復帰時間を短縮するために、第１のポンプ回路９を動作させるためである。
【００７４】
しかし、応答速度の速い第１のポンプ回路９に対応する第１の分圧回路３と、第２のポンプ回路１６に対応する第２の分圧回路１０とを既述のようにショートさせていても、第２の分圧回路１０の第２のモニタ電圧ＶＭＯＮＳは、第１のモニタ電圧ＶＭＯＮＡに対し遅延し、また、ショート解除後に寄生容量の容量分配で低下し得る。この場合、第１のポンプ回路９で昇圧電圧ＶＤＤＲを目標値まで完全に昇圧してしまうと、その後、第２のポンプ回路１６によって、昇圧電圧ＶＤＤＲを誤昇圧してしまう。
【００７５】
そこで、制御回路２２は、少なくとも第１のアンプ回路７が活性化している期間、既述のように第８のスイッチ回路１８をオンし、且つ、第９のスイッチ回路１９をオフする。これにより、制御回路２２は、少なくとも第１のアンプ回路７が活性化している期間、第１の分圧比Ｄ１を第２の分圧比Ｄ２よりも低く制御する。これにより、制御回路２２は、第１の分圧回路３の第１の分圧比Ｄ１および第２の分圧回路１０の第２の分圧比Ｄ２を制御可能である。
【００７６】
このようにして、期間Ｃにおいて、第１の分圧回路３の第１の分圧比Ｄ１を高くして、第１のモニタ電圧ＶＭＯＮＡを上昇させる。そして、昇圧電圧ＶＤＤＲを目標値よりも若干低い電位まで昇圧したところで、第１のポンプ回路９を停止する。
【００７７】
また、制御回路２２は、少なくとも第１のアンプ回路７が活性化している期間Ｃにおいて、第７のスイッチ回路１７ａ、１７ｂ、１７ｃをオンするようにしてもよい。このように、応答速度の速い第１の分圧回路３と、応答速度の遅い第２の分圧回路１０と、をショートさせてもよい。これにより、第１のポンプ回路９の応答速度をさらに速めて、半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の復帰開始を早めることができる。
【００７８】
次に、第１のアンプ回路７は昇圧電圧ＶＤＤＲが目標値よりも高いと判断すると、第１の停止信号（ＲＯＳＣＡ＝“Ｌｏｗ”レベル）を出力する。これにより、ＤＰＤ＝“Ｌｏｗ”レベルであり、また、ＲＯＳＣＡ＝“Ｌｏｗ”レベル、ＲＯＳＣＳ＝“Ｈｉｇｈ”レベルであるので、図５に示すように、第１の制御信号Ｓ１＝“Ｌｏｗ”レベル、第２の制御信号Ｓ２＝“Ｌｏｗ”レベル、第３の制御信号Ｓ３＝“Ｈｉｇｈ”レベル、第４の制御信号Ｓ４＝“Ｌｏｗ”レベルとなる（期間Ｄ）。
【００７９】
すなわち、制御回路２２は、該第１の停止信号に応じて、第１のアンプ回路７を非活性化するとともに、第１のスイッチ回路４をオフする。これにより、制御回路２２は、第１のモニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦに到達したタイミングで、昇圧能力が高い第１のアンプ回路７の昇圧動作を停止させる。
【００８０】
さらに、制御回路２２は、第２の制御信号Ｓ２（“Ｌｏｗ”レベル）により、第７のスイッチ回路１７ａ、１７ｂ、１７ｃをオフして、第１の分圧回路３と第２の分圧回路１０とを絶縁する。また、制御回路２２は、第２の制御信号Ｓ２（“Ｌｏｗ”レベル）により、第８のスイッチ回路１８をオフし、第３の制御信号Ｓ３（“Ｋｉｇｈ”レベル）により、第９のスイッチ回路１９をオンする。これにより、第１の分圧比Ｄ１がもとの値に戻る。
【００８１】
以上のように、ディープパワーダウンの期間が変化しても、半導体記憶装置１００は、昇圧電圧ＶＤＤＲをより速く目標値に昇圧することができる。
【００８２】
このように、半導体記憶装置１００は、昇圧電圧ＶＤＤＲをより速く目標値に昇圧することができるので、所望の動作をより速く開始することができる。これにより、例えば、ＮＯＲ型フラッシュメモリのリード動作を早く開始できる、もしくはリード動作のマージンを向上することができる。
【実施例２】
【００８３】
本実施例２では、実施例１の構成に加えて、昇圧電圧ＶＤＤＲを調整するための構成を備えた半導体記憶装置の一例について述べる。
【００８４】
昇圧電圧ＶＤＤＲは、例えば、電源投入時に、目標値（ヒューズデータ）を自動的にヒューズ素子（例えば、ＲＯＭ）等から読み出し、各分圧回路の分圧比を設定する。
【００８５】
しかし、例えば、ヒューズデータが確定する前の不定状態で、昇圧電圧ＶＤＤＲを或る電圧に昇圧してしまうと、ヒューズデータが確定したときに、昇圧電圧の設定電圧を下げる必要が発生し得る。この場合、昇圧電圧ＶＤＤＲが出力される出力端子１には、放電経路が無いため、昇圧電圧ＶＤＤＲを迅速に降圧できない。
【００８６】
そこで、ヒューズデータ確定前は、昇圧電圧を調整範囲内の最低値に（すなわち、各分圧回路の分圧比を調整範囲内の最高値に）強制的に固定して、昇圧電圧ＶＤＤＲを昇圧する。ヒューズデータ確定後は、昇圧電圧を設定された目標値に再昇圧するようにする。以下、具体的に説明する。
【００８７】
図６は、本発明の一態様である実施例２に係る半導体記憶装置２００の構成の一例を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００８８】
図６に示すように、半導体記憶装置２００は、実施例１の半導体記憶装置１００と比較して、記憶回路２０１をさらに備える。
【００８９】
この記憶回路２０１は、予め規定された調整範囲内の所定の分圧比ＤＰを記憶するようになっている。この所定の分圧比ＤＰは、昇圧電圧ＶＤＤＲの目標値に対応するものである。なお、この記憶回路２０１は、例えば、ヒューズ素子等のＲＯＭである。また、記憶回路２０１は、メモリセル２０で代用してもよい。
【００９０】
なお、本実施例２においては、制御回路２２は、第１の分圧回路３の第１の分圧比Ｄ１および第２の分圧回路Ｄ２の第２の分圧比を制御可能であるものとする。
【００９１】
ここで、以上のような構成を有する半導体記憶装置２００が昇圧電圧ＶＤＤＲを調整する動作の一例について説明する。なお、半導体記憶装置２００のその他の動作は、既述の実施例１の半導体記憶装置１００の動作と同様である。
【００９２】
図７は、本発明の一態様である実施例２に係る半導体記憶装置２００が昇圧電圧ＶＤＤＲを調整する動作のフローを示す図である。
【００９３】
先ず、半導体記憶装置２００に電源が投入（電源オン）される（ステップＳ１）。
【００９４】
次に、制御回路２２は、記憶回路２０１から昇圧電圧ＶＤＤＲの目標値に対応する所定の分圧比ＤＰを読み出す（ステップＳ２）。
【００９５】
一方、ステップＳ１の後、制御回路２２は、記憶回路２０１から所定の分圧比ＤＰを読み出すのに並行して、第１の分圧比Ｄ１および第２の分圧比Ｄ２を、該調整範囲の最高値ＤＭＡＸに設定する（ステップＳ３）。この最高値ＤＭＡＸは、昇圧電圧ＶＤＤＲの電圧調整範囲の最低値ＶＭＩＮに対応する。
【００９６】
これにより、半導体記憶装置２００は、昇圧電圧ＶＤＤＲを、接地レベルから該最低値ＶＭＩＮまで昇圧する。
【００９７】
次に、制御回路２２は、該第２の停止信号（期間Ｄの終了）に応じて、第１の分圧比Ｄ１および第２の分圧比Ｄ２を、昇圧電圧ＶＤＤＲの目標値に対応する所定の分圧比ＤＰに制御する。これにより、昇圧電圧ＶＤＤＲが該最低値ＶＭＩＮに到達後（期間Ｄの終了後）、半導体記憶装置２００は、昇圧電圧ＶＤＤＲを目標値まで再度昇圧することとなる（ステップＳ４）。
【００９８】
このように、半導体記憶装置２００は、昇圧し過ぎること無く、より適切、且つ、より速く昇圧電圧ＶＤＤＲを目標値まで昇圧することができる。
【００９９】
これにより、半導体記憶装置２００は、昇圧電圧ＶＤＤＲをより速く目標値に昇圧することができるので、所望の動作をより適切、且つ速く開始することができる。
【０１００】
（応用例）
既述の実施例で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００、２００の用途は特に問わず、種々の電気機器や電子機器の記憶装置として用いることができる。また、ＮＯＲ型フラッシュメモリ１００、２００をＮＡＮＤ型フラッシュメモリ等の他のメモリと同一のパッケージに収納してもよい。以下では、実施例１の半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の用途に関して説明するが、実施例２の半導体記憶装置（ＮＯＲ型フラッシュメモリ）２００も同様である。
【０１０１】
図８は、実施例１で説明した半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ））１２０の一例を示す断面図である。
【０１０２】
図８に示すように、半導体チップ１２０は、基板１２１上に順次積層されたＮＡＮＤ型フラッシュメモリ１２２、スペーサ１２３、ＮＯＲ型フラッシュメモリ１００、スペーサ１２４、ＰＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡＣＣＥＳＳ Ｍｅｍｏｒｙ）１２５、およびコントローラ１２６を同一パッケージ内に搭載している。
【０１０３】
ＮＡＮＤ型フラッシュメモリ１２２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１２０において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡＣＣＥＳＳ Ｍｅｍｏｒｙ）を用いた構成であっても良い。
【０１０４】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１２２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１２５は、例えば、ワーク用メモリとして使用される。
【０１０５】
コントローラ１２６は、主としてＮＡＮＤ型フラッシュメモリ１２２に対するデータ入出力制御、データ管理を行う。コントローラ１２６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１０６】
ＮＡＮＤ型フラッシュメモリ１２２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１２５、およびコントローラ１２６は、ワイヤ１２７により基板１２１にボンディングされている。
【０１０７】
基板１２１の裏面に設けられた各半田ボール１２８は、それぞれワイヤ１２７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール２８が二次元的に配置された表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が採用される。
【０１０８】
次に、上記半導体チップ１２０を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１０９】
図９は、携帯電話の内部構成の一例を示すブロック図である。
【０１１０】
図９に示すように、携帯電話は、アンテナ３１と、送受信信号の切り替えを行うアンテナ共用器３２と、無線信号をベースバンド信号に変換する受信回路３３と、送受信用の局部発振信号を生成する周波数シンセサイザ３４と、送信信号を変調処理して無線信号を生成する送信回路３５と、ベースバンド信号に基づいて所定の伝送フォーマットの受信信号を生成するベースバンド処理部３６と、受信信号を音声、ビデオおよびテキストデータに分離する多重分離処理部３７と、音声データをディジタル音声信号に復号する音声コーディック３８と、ディジタル音声信号をＰＣＭ復号してアナログ音声信号を生成するＰＣＭコーディック３９と、スピーカ４０と、マイクロホン４１と、ビデオデータをディジタルビデオ信号に復号するビデオコーディック４２と、カメラ４３と、カメラ制御部４４と、携帯電話全体を制御する制御部４５と、表示部４６と、キー入力部４７と、ＲＡＭ４８と、ＲＯＭ４９と、プログラム格納用フラッシュメモリ５０と、データ格納用フラッシュメモリ５１と、電源回路５２と、を備えている。
【０１１１】
図９において、プログラム格納用フラッシュメモリ５０には実施例１で説明されたＮＯＲ型フラッシュメモリ１００が用いられ、データ格納用フラッシュメモリ５１にはＮＡＮＤ型フラッシュメモリ１２２が用いられる。
【０１１２】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１１３】
１  出力端子
２  プールキャパシタ
３  第１の分圧回路
３ａ、３ｂ  分圧抵抗  
３ａ１  一部分
３ｃ  第１の接続点
４  第１のスイッチ回路
５  第２のスイッチ回路
６  第３のスイッチ回路
７  第１のアンプ回路
７ａ  第１のアンプ回路の入力端子
８  第１の電圧制御発振器
９  第１のポンプ回路
１０  第２の分圧回路
１０ａ、１０ｂ  分圧抵抗
１０ｃ  第２の接続点
１１  第４のスイッチ回路
１２  第５のスイッチ回路
１３  第６のスイッチ回路
１４  第２のアンプ回路
１５  第２の電圧制御発振器（ＯＳＣ）
１６  第２のポンプ回路
１７ａ、１７ｂ、１７ｃ  第７のスイッチ回路
１８  第８のスイッチ回路
１９  第９のスイッチ回路
２０  メモリセル
２１  デコーダ
２２  制御回路
２２ａ  第１のＮＯＲ回路
２２ｂ  第２のＮＯＲ回路
２２ｃ  第３のＮＯＲ回路
２２ｄ  第４のＮＯＲ回路
２２ｅ  第１のインバータ
２２ｆ  第１のＮＡＮＤ回路
２２ｇ  第２のインバータ
２２ｈ  第３のインバータ
１２０  半導体チップ
１２１  基板
１２２  ＮＡＮＤ型フラッシュメモリ
１２３、１２４  スペーサ
１２５  ＰＳＲＡＭ（Pseudo Static Random Access Memory）
１２６  コントローラ
１２７  ワイヤ
１２８  半田ボール
３１  アンテナ
３２  アンテナ共用器
３３  受信回路
３４  周波数シンセサイザ
３５  送信回路
３６  ベースバンド処理部
３７  多重分離処理部
３８  音声コーディック
３９  ＰＣＭコーディック
４０  スピーカ
４１  マイクロホン
４２  ビデオコーディック
４３  カメラ
４４  カメラ制御部
４５  携帯電話全体を制御する制御部
４６  表示部
４７  キー入力部
４８  ＲＡＭ
４９  ＲＯＭ
５０  プログラム格納用フラッシュメモリ
５１  データ格納用フラッシュメモリ
５２  電源回路
１００、２００  半導体記憶装置
２０１  記憶回路
【図１】
2010198667.tif 000003
【図２】
2010198667.tif 000004
【図３】
2010198667.tif 000005
【図４】
2010198667.tif 000006
【図５】
2010198667.tif 000007
【図６】
2010198667.tif 000008
【図７】
2010198667.tif 000009
【図８】
2010198667.tif 000010
【図９】
2010198667.tif 000011