【手続補正書】
【提出日】平成17年1月27日(2005.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置であって、
前記ＮチャネルＭＯＳトランジスタは、
前記半導体基板の表面上に選択的に配設された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配設された第１のゲート電極と、を有し、
前記ＰチャネルＭＯＳトランジスタは、
前記半導体基板の表面上に選択的に配設された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配設された第２のゲート電極と、を有し、
前記第１のゲート電極は、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、
前記第２のゲート電極は、その内部にＰ型不純物を均一な分布で含む第２のドープトポリシリコン層で構成され、
前記第２のドープトポリシリコン層を含む配線層をさらに備え、
前記配線層は、前記第１のゲート電極の上端面に接触するとともに、前記第２のゲート電極と一体をなす、半導体装置。
【請求項２】
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタは、前記第１および第２のゲート電極の側面外方の前記半導体基板の表面内に配設された１対のＮ型ソース・ドレイン層およびＰ型ソース・ドレイン層をそれぞれ備え、
前記配線層は、前記１対のＮ型ソース・ドレイン層の何れか一方、または、前記１対のＰ型ソース・ドレイン層の何れか一方にコンタクトホールを通して電気的に接続される、請求項１記載の半導体装置。
【請求項３】
前記配線層は、
前記第２のドープトポリシリコン層上に配設されたシリサイド層をさらに含む、請求項１記載の半導体装置。
【請求項４】
半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置であって、
前記ＮチャネルＭＯＳトランジスタは、
前記半導体基板の表面上に選択的に配設された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配設された第１のゲート電極と、を有し、
前記ＰチャネルＭＯＳトランジスタは、
前記半導体基板の表面上に選択的に配設された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配設された第２のゲート電極と、を有し、
前記第１のゲート電極は、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、
前記第２のゲート電極は少なくとも１層の金属層のみで構成される、半導体装置。
【請求項５】
前記少なくとも１層の金属層は、
前記第２のゲート絶縁膜に接するように配設されたバリアメタル層と、
前記バリアメタル層上に配設されたゲート金属層と、を有する、請求項４記載の半導体装置。
【請求項６】
少なくとも前記第２のゲート絶縁膜は、高誘電体膜で構成される、請求項１または請求項４記載の半導体装置。
【請求項７】
前記高誘電体膜は、Ｔａ2Ｏ5あるいはＨｆＯ2である、請求項６記載の半導体装置。
【請求項８】
半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置の製造方法であって、
(ａ)前記半導体基板の全面に、第１の絶縁膜、その内部にＮ型不純物を含む第１のドープトポリシリコン層を順に形成する工程と、
(ｂ)前記第１のドープトポリシリコン層をパターニングして、前記半導体基板の表面上に、
第１のゲート絶縁膜および第１のゲート電極で構成される第１のゲート積層構造と、第２のゲート絶縁膜およびダミーゲート電極で構成される第２のゲート積層構造とを形成する工程と、
(ｃ)前記第１および第２のゲート積層構造の側面外方の前記半導体基板の主面内に、１対のＮ型ソース・ドレイン層および１対のＰ型ソース・ドレイン層を形成する工程と、
(ｄ)前記工程(ｃ)の後に、前記ダミーゲート電極を除去して、代わりに、その内部にＰ型不純物を含む第２のドープトポリシリコン層を充填して第２のゲート電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項９】
前記工程(ｄ)は、
(ｄ−１)前記第１および第２のゲート積層構造を完全に覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
(ｄ−２)前記ダミーゲート電極を除去した後、前記層間絶縁膜上の全面に前記第２のドープトポリシリコン層を形成することで、前記ダミーゲート電極を除去した後の開口部に前記第２のドープトポリシリコン層を充填して、前記第２のゲート電極を形成する工程と、を有する、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｄ−２)は、
前記第１および第２のゲート電極の上端面が前記層間絶縁膜の主面に露出するように、前記層間絶縁膜上の前記第２のドープトポリシリコン層を完全に除去する工程を含む、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記工程(ｄ−２)は、
少なくとも前記第１および第２のゲート電極の上部に前記第２のドープトポリシリコン層が残るように前記層間絶縁膜上の前記第２のドープトポリシリコン層をパターニングし、前記第１のゲート電極の上端面に接触する配線層を形成する工程を含む、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記工程(ｄ−２)は、
前記第２のドープトポリシリコン層をパターニングする工程の後に、パターニングされた前記第２のドープトポリシリコン層上にシリサイド層を形成する工程をさらに含む、請求項１１記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置の製造方法であって、
(ａ)前記半導体基板の全面に、第１の絶縁膜、その内部にＮ型不純物を含む第１のドープトポリシリコン層を順に形成する工程と、
(ｂ)前記第１のドープトポリシリコン層をパターニングして、前記半導体基板の表面上に、
第１のゲート絶縁膜および第１のゲート電極で構成される第１のゲート積層構造と、第２のゲート絶縁膜およびダミーゲート電極で構成される第２のゲート積層構造とを形成する工程と、
(ｃ)前記第１および第２のゲート積層構造の側面外方の前記半導体基板の主面内に、１対のＮ型ソース・ドレイン層およびＰ型ソース・ドレイン層を形成する工程と、
(ｄ)前記工程(ｃ)の後に、前記ダミーゲート電極を除去して、代わりに、その内部に金属層を充填して第２のゲート電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項１４】
前記工程(ｄ)は、
(ｄ−１)前記前記第１および第２のゲート積層構造を完全に覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
(ｄ−２)前記ダミーゲート電極を除去した後、前記層間絶縁膜上の全面に前記金属層を形成することで、前記ダミーゲート電極を除去した後の開口部に前記金属層を充填して、前記第２のゲート電極を形成する工程と、を有する、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記工程(ｄ−２)は、
前記層間絶縁膜上の全面にバリアメタル層を形成する工程と、
前記バリアメタル層上にゲート金属層とを形成する工程と、を含み、前記バリアメタル層と前記ゲート金属層とで前記金属層を構成する、請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記工程(ｄ)は、
前記ダミーゲート電極を除去した後、前記第２のゲート絶縁膜を一旦除去する工程と、
前記第２のゲート電極を形成するのに先立って、絶縁膜で新たな第２のゲート絶縁膜を再び形成する工程と、を有する、請求項８または請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記絶縁膜は、Ｔａ2Ｏ5あるいはＨｆＯ2である、請求項１６記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、ゲートポリシリコン層の形成時にＰ型不純物としてボロン（Ｂ）を導入すると、その後の熱処理、例えばソース・ドレイン層形成時のアニールにより、ボロンがゲート絶縁膜を突き抜けてゲート電極からシリコン基板に移動するボロンの突き抜け（penetration）が起こる可能性が高い。ボロンの突き抜けは、ＰチャネルＭＯＳトランジスタのしきい値（Ｖth）のバラツキ等の原因になる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタは、前記半導体基板の表面上に選択的に配設された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に配設された第１のゲート電極とを有し、前記ＰチャネルＭＯＳトランジスタは、前記半導体基板の表面上に選択的に配設された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に配設された第２のゲート電極とを有し、前記第１のゲート電極は、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、前記第２のゲート電極は、その内部にＰ型不純物を均一な分布で含む第２のドープトポリシリコン層で構成され、前記第２のドープトポリシリコン層を含む配線層をさらに備え、前記配線層は、前記第１のゲート電極の上端面に接触するとともに、前記第２のゲート電極と一体をなす。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明に係る請求項２記載の半導体装置は、前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタは、前記第１および第２のゲート電極の側面外方の前記半導体基板の表面内に配設された１対のＮ型ソース・ドレイン層およびＰ型ソース・ドレイン層をそれぞれ備え、前記配線層は、前記１対のＮ型ソース・ドレイン層の何れか一方、または、前記１対のＰ型ソース・ドレイン層の何れか一方にコンタクトホールを通して電気的に接続される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本発明に係る請求項３記載の半導体装置は、前記配線層は、前記第２のドープトポリシリコン層上に配設されたシリサイド層をさらに含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明に係る請求項４記載の半導体装置は、半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタは、前記半導体基板の表面上に選択的に配設された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に配設された第１のゲート電極とを有し、前記ＰチャネルＭＯＳトランジスタは、前記半導体基板の表面上に選択的に配設された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に配設された第２のゲート電極とを有し、前記第１のゲート電極は、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、前記第２のゲート電極は少なくとも１層の金属層のみで構成されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
本発明に係る請求項５記載の半導体装置は、前記少なくとも１層の金属層が、前記第２のゲート絶縁膜に接するように配設されたバリアメタル層と、前記バリアメタル層上に配設されたゲート金属層とを有する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明に係る請求項６記載の半導体装置は、少なくとも前記第２のゲート絶縁膜が、高誘電体膜で構成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明に係る請求項７記載の半導体装置は、前記高誘電体膜が、Ｔａ2Ｏ5あるいはＨｆＯ2である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明に係る請求項８記載の半導体装置の製造方法は、半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記半導体基板の全面に、第１の絶縁膜、その内部にＮ型不純物を含む第１のドープトポリシリコン層を順に形成する工程(ａ)と、前記第１のドープトポリシリコン層をパターニングして、前記半導体基板の表面上に、第１のゲート絶縁膜および第１のゲート電極で構成される第１のゲート積層構造と、第２のゲート絶縁膜およびダミーゲート電極で構成される第２のゲート積層構造とを形成する工程(ｂ)と、前記第１および第２のゲート積層構造の側面外方の前記半導体基板の主面内に、１対のＮ型ソース・ドレイン層および１対のＰ型ソース・ドレイン層を形成する工程(ｃ)と、前記工程(ｃ)の後に、前記ダミーゲート電極を除去して、代わりに、その内部にＰ型不純物を含む第２のドープトポリシリコン層を充填して第２のゲート電極を形成する工程(ｄ)とを備えている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ｄ)が、前記前記第１および第２のゲート積層構造を完全に覆うように前記半導体基板上に層間絶縁膜を形成する工程(ｄ−１)と、前記ダミーゲート電極を除去した後、前記層間絶縁膜上の全面に前記第２のドープトポリシリコン層を形成することで、前記ダミーゲート電極を除去した後の開口部に前記第２のドープトポリシリコン層を充填して、前記第２のゲート電極を形成する工程(ｄ−２)とを有する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ｄ−２)が、前記第１および第２のゲート電極の上端面が前記層間絶縁膜の主面に露出するように、前記層間絶縁膜上の前記第２のドープトポリシリコン層を完全に除去する工程を含んでいる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記工程(ｄ−２)が少なくとも前記第１および第２のゲート電極の上部に前記第２のドープトポリシリコン層が残るように前記層間絶縁膜上の前記第２のドープトポリシリコン層をパターニングし、前記第１のゲート電極の上端面に接触する配線層を形成する工程を含んでいる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
本発明に係る請求項１２記載の半導体装置の製造方法は、前記工程(ｄ−２)が、前記第２のドープトポリシリコン層をパターニングする工程の後に、パターニングされた前記第２のドープトポリシリコン層上にシリサイド層を形成する工程をさらに含んでいる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明に係る請求項１３記載の半導体装置の製造方法は、半導体基板上に配設されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記半導体基板の全面に、第１の絶縁膜、その内部にＮ型不純物を含む第１のドープトポリシリコン層を順に形成する工程(ａ)と、前記第１のドープトポリシリコン層をパターニングして、前記半導体基板の表面上に、第１のゲート絶縁膜および第１のゲート電極で構成される第１のゲート積層構造と、第２のゲート絶縁膜およびダミーゲート電極で構成される第２のゲート積層構造とを形成する工程(ｂ)と、前記第１および第２のゲート積層構造の側面外方の前記半導体基板の主面内に、１対のＮ型ソース・ドレイン層およびＰ型ソース・ドレイン層を形成する工程(ｃ)と、前記工程(ｃ)の後に、前記ダミーゲート電極を除去して、代わりに、その内部に金属層を充填して第２のゲート電極を形成する工程(ｄ)とを備えている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明に係る請求項１４記載の半導体装置の製造方法は、前記工程(ｄ)が、前記前記第１および第２のゲート積層構造を完全に覆うように前記半導体基板上に層間絶縁膜を形成する工程(ｄ−１)と、前記ダミーゲート電極を除去した後、前記層間絶縁膜上の全面に前記金属層を形成することで、前記ダミーゲート電極を除去した後の開口部に前記金属層を充填して、前記第２のゲート電極を形成する工程(ｄ−２)とを有する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
本発明に係る請求項１５記載の半導体装置の製造方法は、前記工程(ｄ−２)が、前記層間絶縁膜上の全面にバリアメタル層を形成する工程と、前記バリアメタル層上にゲート金属層とを形成する工程とを含み、前記バリアメタル層と前記ゲート金属層とで前記金属層を構成する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
本発明に係る請求項１６記載の半導体装置の製造方法は、前記工程(ｄ)が、前記ダミーゲート電極を除去した後、前記第２のゲート絶縁膜を一旦除去する工程と、前記第２のゲート電極を形成するのに先立って、絶縁膜で新たな第２のゲート絶縁膜を再び形成する工程とを有する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本発明に係る請求項１７記載の半導体装置の製造方法は、前記絶縁膜が、Ｔａ2Ｏ5あるいはＨｆＯ2である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ＮチャネルＭＯＳトランジスタを構成する第１のゲート電極が、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、ＰチャネルＭＯＳトランジスタを構成する第２のゲート電極が、その内部にＰ型不純物を均一な分布で含む第２のドープトポリシリコン層で構成されているので、２つのＭＯＳトランジスタを、共に表面チャネル構造にしたデュアルゲート構造のＣＭＯＳトランジスタを得ることができ、微細化に対応したＭＯＳトランジスタの製作が容易になる。また、第１および第２のゲート電極には、Ｎ型不純物およびＰ型不純物を均一な分布で含むので、ゲート電極の空乏化が抑制され、ゲート電極の空乏化により、ＰチャネルＭＯＳトランジスタのドレイン電流の駆動能力が低下することが防止される。また、第２のドープトポリシリコン層を含む配線層が、第１のゲート電極の上端面に接触するとともに、前記第２のゲート電極と一体をなすので、ＮチャネルＭＯＳトランジスタのＮ型不純物を含む第１のゲート電極と、Ｐ型不純物を含む配線層とでＰＮ接合が形成される。その結果、ＮチャネルＭＯＳトランジスタのゲート電極の電位がソース層に比べて低くなった場合には、ＰＮ接合にとっては逆バイアスとなり、第１のゲート絶縁膜に印加される電圧が緩和され、第１のゲート絶縁膜を通して大きな電流リークが発生することが防止される。また、第１および第２のゲート電極と配線層とが直結されるので、第１および第２のゲート電極と配線層とを電気的に接続するためのコンタクト部が不要となって構造を簡略化できる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
本発明に係る請求項２記載の半導体装置によれば、配線層が、１対のＮ型ソース・ドレイン層の何れか一方、または、１対のＰ型ソース・ドレイン層の何れか一方にコンタクトホールを通して電気的に接続されるので、第１および第２のゲート電極とソース層とが接続された構造を簡単に得ることができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
本発明に係る請求項３記載の半導体装置によれば、第２のドープトポリシリコン層上にシリサイド層を備えるので、配線層の電気抵抗を低減できる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
本発明に係る請求項４記載の半導体装置によれば、ＮチャネルＭＯＳトランジスタを構成する第１のゲート電極が、その内部にＮ型不純物を均一な分布で含む第１のドープトポリシリコン層で構成され、ＰチャネルＭＯＳトランジスタを構成する第２のゲート電極が、少なくとも１層の金属層のみで構成されるので、第２のゲート電極については、空乏化を完全に回避することができるとともに、ゲート抵抗を低下させることもできる。また、ＮチャネルＭＯＳトランジスタについては、表面チャネル構造にすることができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
本発明に係る請求項５記載の半導体装置によれば、少なくとも１層の金属層を、バリアメタル層とゲート金属層とで構成するので、ゲート金属層から半導体基板への金属原子の侵入を防止できる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
本発明に係る請求項６記載の半導体装置によれば、第２のゲート絶縁膜が、高誘電体膜で構成されるので、厚さを厚くしてもゲート電極の電流制御能力は低下せず、厚さを増した分だけリーク電流を低下でき、少なくとも第２のゲート電極におけるリーク電流を低減できる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
本発明に係る請求項７記載の半導体装置によれば、ゲート絶縁膜に適した高誘電体膜を得ることができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
本発明に係る請求項８記載の半導体装置の製造方法によれば、ＮチャネルＭＯＳトランジスタを構成する第１のゲート電極が、その内部にＮ型不純物を含む第１のドープトポリシリコン層で構成され、ＰチャネルＭＯＳトランジスタを構成する第２のゲート電極が、その内部にＰ型不純物を含む第２のドープトポリシリコン層で構成され、２つのＭＯＳトランジスタを、共に表面チャネル構造にしたデュアルゲート構造のＣＭＯＳトランジスタを得ることができ、微細化に対応したＭＯＳトランジスタを得ることができる。また、１対のＮ型ソース・ドレイン層および１対のＰ型ソース・ドレイン層を形成した後に、ダミーゲート電極を除去して、その内部にＰ型不純物を含む第２のドープトポリシリコン層で第２のゲート電極を形成するので、第２のゲート電極形成後には、活性化アニールなどの高温熱処理を行う必要がなく、高温熱処理に伴う熱拡散によりゲート電極から半導体基板に、Ｐ型不純物であるボロンの突き抜けが防止される。従って、ボロンの突き抜けによりＰチャネルＭＯＳトランジスタのしきい値のバラツキが発生することを防止したＣＭＯＳトランジスタを得ることができる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
本発明に係る請求項９記載の半導体装置の製造方法によれば、ダミーゲート電極を除去して、代わりに、第２のゲート電極を形成するための具体的手法を得ることができる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、第１および第２のゲート電極上および層間絶縁膜上の第２のドープトポリシリコン層を完全に除去したＣＭＯＳトランジスタを得ることができる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、第１および第２のゲート電極と配線層とが直結された構成を得ることができ、第１および第２のゲート電極と配線層とを電気的に接続するためのコンタクト部の形成工程が不要となって製造工程を簡略化できる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
本発明に係る請求項１２記載の半導体装置の製造方法によれば、配線層の電気抵抗を低減したＣＭＯＳトランジスタを得ることができる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
本発明に係る請求項１３記載の半導体装置の製造方法によれば、ＮチャネルＭＯＳトランジスタを構成する第１のゲート電極が、その内部にＮ型不純物を含む第１のドープトポリシリコン層で構成され、ＰチャネルＭＯＳトランジスタを構成する第２のゲート電極が、少なくとも１層の金属層で構成され、第２のゲート電極については、空乏化を完全に回避できるとともに、ゲート抵抗が低いＣＭＯＳトランジスタを得ることができる。また、ＮチャネルＭＯＳトランジスタについては、表面チャネル構造にすることができる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
本発明に係る請求項１４記載の半導体装置の製造方法によれば、ダミーゲート電極を除去して、代わりに、第２のゲート電極を形成するための具体的手法を得ることができる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
本発明に係る請求項１５記載の半導体装置の製造方法によれば、バリアメタル層とゲート金属層とで構成される第２のゲート電極を得ることができ、ゲート金属層から半導体基板への金属原子の侵入を防止できる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
本発明に係る請求項１６記載の半導体装置の製造方法によれば、第２のゲート絶縁膜をエッチング等の影響を受けていない新規な膜で構成でき、少なくとも第２のゲート電極におけるリーク電流を低減できる。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
本発明に係る請求項１７記載の半導体装置の製造方法によれば、第２のゲート電極におけるリーク電流をさらに低減できる。