【手続補正書】
【提出日】平成16年6月1日(2004.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部メモリから論理ユニットまで階層化された記憶項目を提供するキャッシュメモリ装置であって：
記憶容量が固定である一次キャシュと；
上記階層化された記憶項目を格納する記憶項目部と、一つのキャッシュエントリーを識別するキャッシュタグを格納するキャッシュタグ部とからなる複数のキャッシュエントリーを有する少なくとも一つの単一キャッシュアレイ構造により構成され、上記単一キャッシュアレイの数を決定することにより記憶容量を変えることが可能であり、アドレス信号に応答し少なくとも一つの上記キャッシュエントリーの内容を読み出す二次キャッシュと；
上記キャッシュタグと比較するための第一アドレス信号と、上記複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生し、上記キャッシュタグを上記第一アドレス信号と比較する手段を有する論理回路と；
上記キャッシュアレイと上記論理回路を相互接続し、上記アドレス信号を上記キャッシュアレイに伝達するアドレスバスと；
上記キャッシュアレイと上記論理回路を相互接続し、上記キャッシュアレイと上記論理回路の間で上記キャッシュタグと上記記憶項目とを伝達するデータバスとからなるキャッシュメモリ装置。
【請求項２】
上記各キャッシュエントリーは、少なくとも一つの上記キャッシュエントリーのパリティエラーを示すパリティ標識を格納するパリティ標識部を更に有し；上記データバスは、上記キャッシュアレイと上記論理回路の間で上記パリティ標識を伝達するパリティバスを更に有し；上記論理回路は、パリティエラーが発生したかどうかを判定するため上記パリティ標識を検査する手段と、上記パリティエラーに応じて上記記憶項目を取り消す手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項３】
上記キャッシュアレイは連続的なキャッシュエントリーの系列の内容を送出し、上記論理回路は、キャッシュミスである上記所定の関係に応答し、上記キャッシュアレイは上記系列の内容の送出を中止すべきであることを示す手段を更に有する請求項１記載のキャッシュメモリ装置。
【請求項４】
上記論理回路は、上記キャッシュアレイが上記連続的なキャッシュエントリーの系列の内容を読み出すべきであることを示すため、進行信号を上記キャッシュアレイに供給し、上記キャッシュアレイは、上記進行信号の欠落に応答し、上記系列の内容の読み出しを終了させる手段を更に有する請求項１記載のキャッシュメモリ装置。
【請求項５】
上記論理回路は、上記アドレス信号が上記アドレスバス上でアサートされたこと、及び、上記キャッシュアレイは第１のキャッシュエントリーの内容を送出すべきであることを示すストローブ信号を発生する手段と、進行信号がアサートされている間に上記キャッシュアレイが上記連続的なキャッシュエントリーの内容を順次に送出すべきであることを示す進行信号を発生する手段とを更に有し；上記キャッシュアレイと上記論理回路を相互接続し、上記ストローブ信号と上記進行信号を上記キャッシュアレイに伝達する少なくとも一つの制御線を更に有する請求項１記載のキャッシュメモリ装置。
【請求項６】
上記キャッシュエントリーは、連続的なキャッシュエントリーの系列からなる複数のキャッシュラインに分類され、上記キャッシュアレイは上記キャッシュラインの内容を上記データバスを介して順次に送出させる手段を更に有する請求項１記載のキャッシュメモリ装置。
【請求項７】
上記各キャッシュラインは、上記各キャッシュラインに対し少なくとも一つの同一キャッシュタグが対応するキャッシュラインのキャッシュエントリーの中の別のキャッシュエントリーに格納された複数の同一キャッシュタグによって識別され、上記比較手段は、第１の同一キャッシュタグと上記メモリ要求の一つとの間の不一致と、初期に検出されたキャッシュヒットよりなる上記第１の同一キャッシュタグと上記メモリ要求の一つとの間の一致と、初期に検出されたキャッシュミスよりなる不一致とに関して、対応するキャッシュラインの上記同一キャッシュタグの系列内の上記第１の同一キャッシュタグを比較する手段を更に有する請求項６記載のキャッシュメモリ装置。
【請求項８】
上記各キャッシュラインは、上記キャッシュラインの上記複数のキャッシュタグ部の中の一つに格納された複数のセグメントに分割されたキャッシュタグによって識別され、上記論理回路は、上記データバスを介して上記キャッシュアレイから順次に送出されたキャッシュラインの複数のキャッシュタグセグメントを受ける手段と、各キャッシュタグセグメントを上記メモリ要求と比較する手段と、上記キャッシュタグセグメントの一つと上記メモリ要求の間の不一致に応じて取消信号を発生する手段とを更に有する請求項６記載のキャッシュメモリ装置。
【請求項９】
上記各キャッシュタグは有効性標識を有し、上記論理回路は、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュタグの有効性標識を検査し、これにより上記キャッシュラインは無効な記憶項目を含むことを示す手段と、クリアされた有効性標識に応じて上記キャッシュアレイと上記論理回路の間で伝達された記憶項目を取り消す手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項１０】
上記各キャッシュタグはパリティ標識を有し、上記論理回路は、パリティエラーが発生したかどうかを判定するため対応するキャッシュラインのキャッシュタグの上記パリティ標識を検査する手段と、上記対応するキャッシュラインを抹消する手段とを更に有する請求項１記載のキャッシュメモリ装置。
【請求項１１】
階層化された記憶項目を格納する部分と、上記階層化された記憶項目を識別するキャッシュタグを格納する部分とからなる単一キャッシュアレイ構造内に上記階層化された記憶項目と上記キャッシュタグとを格納するキャッシュメモリ装置を使用する方法であって：
実行ユニットからのメモリ要求に応じて論理回路を用いてアドレス信号を発生し、上記論理回路と上記キャッシュアレイ構造を相互接続するアドレスバスに沿って上記アドレス信号をアサートする段階と；
上記構造の連続的な部分にあり、複数の上記階層化された記憶項目とキャッシュラインに対応する一つのキャッシュタグとからなるキャッシュラインを、上記アドレス信号に応じて選択する段階と；
上記複数の階層化された記憶項目の各々と、上記対応するキャッシュタグを、上記論理回路と上記キャッシュアレイ構造を相互接続するデータバスに沿って上記論理回路に順次に送る段階と；
上記キャッシュタグと上記アドレス信号の間の一致よりなる初期キャッシュヒット、又は、上記キャッシュタグと上記アドレス信号の間の不一致よりなる初期キャッシュミスを検出する段階とからなる方法。
【請求項１２】
上記キャッシュタグは、有効性標識を有し、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュタグの有効性標識を検査する段階を更に有する請求項１１記載の方法。
【請求項１３】
上記キャシュタグの有効性標識に応じて伝達された記憶項目を取り消す段階を有する請求項１２記載の方法。
【請求項１４】
階層化された記憶項目を格納する部分と、上記階層化された記憶項目を識別するキャッシュタグを格納する部分とからなる単一キャッシュアレイ構造内に上記階層化された記憶項目と上記キャッシュタグとを格納するキャッシュメモリ装置であって：
実行ユニットからのメモリ要求に応じて論理回路を用いてアドレス信号を発生する手段、及び、上記論理回路と上記キャッシュアレイ構造を相互接続するアドレスバスに沿って上記アドレス信号をアサートする手段と；
上記構造の連続的な部分にあり、複数の上記階層化された記憶項目とキャッシュラインに対応する一つのキャッシュタグとからなるキャッシュラインを、上記アドレス信号に応じて選択する手段と；
上記複数の階層化された記憶項目の各々と、上記対応するキャッシュタグを、上記論理回路と上記キャッシュアレイ構造を相互接続するデータバスに沿って上記論理回路に順次に送る手段と；
上記キャッシュタグと上記アドレス信号の間の一致よりなる初期キャッシュヒット、又は、上記キャッシュタグと上記アドレス信号の間の不一致よりなる初期キャッシュミスを検出する手段とからなるキャッシュメモリ装置。
【請求項１５】
上記各キャッシュタグは有効性標識を有し、上記論理回路は、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュタグの有効性標識を検査し、これにより上記キャッシュラインは無効な記憶項目を含むことを示す手段と、クリアされた有効性標識に応じて上記キャッシュアレイと上記論理回路の間で伝達された記憶項目を取り消す手段とを更に有する請求項１４記載のキャッシュメモリ装置。
【請求項１６】
主メモリから固定記憶容量の一次キャッシュメモリ及び記憶容量を単一メモリアレイの数を決定することにより記憶容量を変更可能な二次キャッシュメモリまで階層化された記憶項目を格納する部分と、上記階層化された記憶項目を識別するキャッシュタグを格納する部分とからなる複数キャッシュエントリーを有する二次キャッシュメモリを使用する方法であって：
上記キャッシュタグと比較するための第一アドレス信号と、上記複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生する段階と、
上記二次キャッシュメモリを相互接続するアドレスバスに沿って上記第一、第二、第三アドレス信号をアサートする段階と；
上記階層化された記憶項目と上記キャッシュタグとからなるキャッシュエントリーを、上記第二アドレス信号に応じて選択する段階と；
上記複数の階層化された記憶項目と、上記対応するキャッシュタグを、データバスに沿って順次送る段階と；
上記キャッシュタグと上記第一アドレス信号の間の一致よりなる初期キャッシュヒット、又は、上記キャッシュタグと上記第一アドレス信号の間の不一致よりなる初期キャッシュミスを検出する段階とからなる方法。
【請求項１７】
上記キャッシュタグは、有効性標識を有し、上記有効性標識がクリアされているかどうかを判定するため上記キャッシュタグの有効性標識を検査する段階を更に有する請求項１６記載の方法。
【請求項１８】
上記キャシュタグの有効性標識に応じて伝達された記憶項目を取り消す段階を有する請求項１７記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の一実施例によれば、外部メモリから論理ユニットまで階層化された記憶項目を提供するキャッシュメモリ装置が得られる。当該装置は、記憶容量が固定である一次キャシュと；上記階層化された記憶項目を格納する記憶項目部と、一つのキャッシュエントリーを識別するキャッシュタグを格納するキャッシュタグ部とからなる複数のキャッシュエントリーを有する少なくとも一つの単一キャッシュアレイ構造により構成され、上記単一キャッシュアレイの数を決定することにより記憶容量を変えることが可能であり、アドレス信号に応答し少なくとも一つの上記キャッシュエントリーの内容を読み出す二次キャッシュと；上記キャッシュタグと比較するための第一アドレス信号と、上記複数のキャッシュエントリーから１つのキャッシュエントリーを選択するための第二アドレス信号と、上記１つのキャッシュエントリー内の一部を選択するための第三アドレス信号を発生し、上記キャッシュタグを上記第一アドレス信号と比較する手段を有する論理回路と；上記キャッシュアレイと上記論理回路を相互接続し、上記アドレス信号を上記キャッシュアレイに伝達するアドレスバスと；上記キャッシュアレイと上記論理回路を相互接続し、上記キャッシュアレイと上記論理回路の間で上記キャッシュタグと上記記憶項目とを伝達するデータバスとからなるキャッシュメモリ装置である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の他の実施例によれば、階層化された記憶項目を格納する部分と、上記階層化された記憶項目を識別するキャッシュタグを格納する部分とからなる単一キャッシュアレイ構造内に上記階層化された記憶項目と上記キャッシュタグとを格納するキャッシュメモリ装置が得られる。当該装置は：実行ユニットからのメモリ要求に応じて論理回路を用いてアドレス信号を発生する手段、及び、上記論理回路と上記キャッシュアレイ構造を相互接続するアドレスバスに沿って上記アドレス信号をアサートする手段と；上記構造の連続的な部分にあり、複数の上記階層化された記憶項目とキャッシュラインに対応する一つのキャッシュタグとからなるキャッシュラインを、上記アドレス信号に応じて選択する手段と；上記複数の階層化された記憶項目の各々と、上記対応するキャッシュタグを、上記論理回路と上記キャッシュアレイ構造を相互接続するデータバスに沿って上記論理回路に順次に送る手段と；上記キャッシュタグと上記アドレス信号の間の一致よりなる初期キャッシュヒット、又は、上記キャッシュタグと上記アドレス信号の間の不一致よりなる初期キャッシュミスを検出する手段とからなるキャッシュメモリ装置である。