(57)【要約】【課題】電子放出素子を製造する際に、配線への印加電圧に対する電流波形の応答遅延による処理の不均一を軽減する。【解決手段】複数の駆動期間内に、複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加する工程を備え、    複数の列配線または前記複数の行配線に対して電流遅延量の大きさの分布を求め、この分布に基づいて、前記複数の列配線または前記複数の行配線を複数のグループに分け、グループの間において、電流遅延量の差を小さくするように電流遅延量の大きいグループに対して、列配線間または行配線間の相互インダクタンスを低減させるように、複数の列配線または複数の行配線に対して、それぞれ所定の駆動期間に所定の列配線または行配線に電圧を印加する。【選択図】図１
2010146798.tif 000002
【特許請求の範囲】
【請求項１】
複数の駆動期間内に、複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加する工程を備えた、表示装置の製造方法であって、
前記複数の列配線または前記複数の行配線に対して電流遅延量の大きさの分布を求め、前記分布に基づいて、前記複数の列配線または前記複数の行配線を複数のグループに分け、
前記グループの間において、前記電流遅延量の差を小さくするように該電流遅延量の大きいグループに対して、前記列配線間または前記行配線間の相互インダクタンスを低減させるように、前記複数の列配線または前記複数の行配線に対して、それぞれ所定の駆動期間に所定の前記列配線または前記行配線に電圧を印加してなる、表示装置の製造方法。
【請求項２】
前記電流遅延量の大きさの大きいグループの駆動区間に対して、前記列配線または前記行配線の駆動密度を減らすように前記電圧を印加することで、前記列配線間または前記行配線間の各々の相互インダクタンスを低減してなることを特徴とする、請求項１に記載の表示装置の製造方法。
【請求項３】
前記分布は、前記列配線または前記行配線の相互インダクタンスから求められることを特徴とする請求項１又は２記載の表示装置の製造方法。
【請求項４】
前記表示素子は表面伝導型の電子放出素子であることを特徴とする請求項１から３のいずれか１項に記載の表示装置の製造方法。
【請求項５】
前記列配線又は前記行配線に印加する前記電圧のパルス幅は、前記電流遅延量の大きいグループと前記電流遅延量の小さいグループで異なることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項６】
複数の駆動期間内に、複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加する、表示装置の製造装置であって、
該複数の駆動期間において、前記複数の行配線と前記複数の列配線との一方に配線ごとに選択する電圧を印加する走査手段と、
該複数の駆動期間において、前記走査手段による走査に対応させて、前記複数の列配線と前記複数の行配線との他方の少なくとも一部の配線に電圧を印加する電圧印加手段と、を有し、
前記複数の列配線または前記複数の行配線に対して電流遅延量の大きさの分布を求め、前記分布に基づいて、前記複数の列配線または前記複数の行配線を複数のグループに分け、
前記グループの間において、該電流遅延量の差を小さくするように前記電流遅延量の大きいグループに対して、前記列配線間または前記行配線間の相互インダクタンスを低減させるように、前記走査手段又は電圧印加手段は、前記複数の列配線または前記複数の行配線に対して、それぞれ所定の駆動期間に所定の前記列配線または前記行配線に電圧を印加してなる、表示装置の製造装置。
【請求項７】
前記列配線または前記行配線の駆動本数を減らすことで、前記列配線間または前記行配線間の各々の相互インダクタンスを低減させてなることを特徴とする、請求項６に記載の表示装置の製造装置。
【請求項８】
前記分布は、前記列配線または前記行配線の相互インダクタンスから求められることを特徴とする請求項６又は７記載の表示装置の製造装置。
【請求項９】
前記表示素子は表面伝導型の電子放出素子であることを特徴とする請求項６から８のいずれか１項に記載の表示装置の製造装置。
【請求項１０】
前記列配線又は前記行配線に印加する前記電圧のパルス幅は、前記電流遅延量の大きいグループと前記電流遅延量の小さいグループで異なることを特徴とする請求項６に記載の表示装置の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の製造方法及び製造装置に係わり、特に複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加することで表示装置の製造を行う表示装置の製造方法及び製造装置に関するものである。
【背景技術】
【０００２】
冷陰極を用いた電子放出素子の一種である表面伝導型電子放出素子は電界放出型素子の一種であり、素子を構成する薄膜面に電流を流すことによって電子が放出される現象を利用したものである。表面伝導型電子放出素子は、絶縁体基板に導電性薄膜を形成しフォーミングを行うことによって形成される。フォーミングとは導電性薄膜に所定の直流電圧あるいは昇電圧例えば１Ｖ／分程度を印加し、導電性薄膜を局所的に破壊、変形もしくは変質せしめ、電気的に高抵抗化およびサブミクロン長の微小間隙を形成し電子放出部を形成するものである。フォーミングは例えば、特許文献１に開示されている。
【０００３】
電子放出部を含む導電性薄膜に真空中で所定のパルス状の電圧を印加し、電子放出部近傍に炭素を主成分とする薄膜を堆積させること（以下、活性化）によって電子放出特性および効率を向上させる方法が特許文献２に開示されている。ここで、活性化とはフォーミングにより形成された電子放出部に適宜の条件で通電を行って、その近郷に炭素もしくは炭素化合物といった堆積物を堆積せしめる処理のことである。たとえば、適宜の分圧の有機物が存在し、全圧が１０のマイナス４乗乃至１０のマイナス５乗［ｔｏｒｒ］の真空雰囲気中において、電圧パルスを定期的に印加する。それにより、電子放出部の近傍に単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物を５００［オングストローム］以下の膜厚で堆積させる。ただし、この条件はほんの一例であって、表面伝導型放出素子の材質や形状により適宜変更される。この様な処理を行うことにより、フォーミング直後と比較して、同じ印加電圧における放出電流を典型的には１００倍以上増加させることが可能である。
【０００４】
従来、基板上にマトリクス状に多数形成された電子放出部を含む導電性薄膜を活性化するには、特許文献３や特許文献４に記載されている方法を用いてきた。すなわち、マトリクス配線のある行配線（または列配線）を選択し、選択した行配線（または列）に活性化を行うための電位を印加する。そして、電位を印加する行（または列）配線上の配線抵抗による電圧降下を緩和するための電位を、選択した行（または列）配線と直交する列（または行）配線側から印加し、マトリクス配線上の多数の表面伝導型電子放出素子にほぼ均一な電位を供給しながら活性化を行う。なお、活性化を同時に行う本数が一本（単ライン）の場合が特許文献３に、複数の場合が特許文献４に開示されている。また、行配線、列配線それぞれの電圧降下を補償して電圧を印加する方法が特許文献５にて開示されている。
【０００５】
上述の表面伝導型電子放出素子は、構造が単純で製造も容易であることから大面積にわたり多数の電子源を形成できる利点がある。例えば、特許文献６において開示されているように、多数の素子を配列して駆動するための方法が研究されている。
【０００６】
特許文献７や特許文献８において開示されているように、表面伝導型電子放出素子は蛍光体と組み合わせて画像表示装置として利用されている。
【０００７】
表面伝導型放出素子を応用して画像表示装置に用いる場合には、行および列の数が数百〜数千にも達し、多くの素子配列が求められる。
【０００８】
高品位な画像表示を行うためには、これら多数の表面伝導型放出素子を均一に作成することが求められる。
【０００９】
活性化の工程において印加電圧を調整する方法が特許文献９に開示されている。
【特許文献１】特開平07−192613号公報
【特許文献２】特開平08−7749号公報
【特許文献３】特開2000−306500号公報
【特許文献４】特開2000−311593号公報
【特許文献５】特開2003−36782号公報
【特許文献６】特開昭64−31332号公報
【特許文献７】米国特許第 5,066,883号明細書
【特許文献８】特開平2−257551号公報
【特許文献９】特許第3774723号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３は従来の電子放出素子製造における駆動電圧印加のタイミングの一例を示す図である。図４は従来の電子放出素子製造を行う装置の構成例を示す図である。
【００１１】
基板1上には列配線2と行配線3からなるマトリクス配線が形成されている。列配線2には左から順に、行配線3には上から順に番号が割り振られている。マトリクス配線の各交点には電子放出素子4が形成されている。電子放出素子4は列配線2と行配線3に接続されている。
【００１２】
電子放出素子4はパルス電圧を印加して所定のパルス電流をくり返し流すことにより加工される。電子放出素子4は印加電圧に対して非線形な応答をする。すなわち、ある一定値以上の電圧を印加しないと電流がほとんど流れない。
【００１３】
図５は加工前の電子放出素子4の電圧電流特性の一例を示す図である。電子放出素子4のこの性質を利用し以下のことが実現できる。すなわち列配線3のみに +Voの電圧を印加しても電子放出素子4に電流が流れないが、列配線3に +Voの電圧を印加するのと同時に行配線2に -Voの電圧を印加すると電子放出素子4に電流が流れるような印加電圧Voを選ぶことができる。その結果、列配線3と行配線2の組み合わせによって基板1上で加工対象とする任意の電子放出素子4を選択することができる。列配線3に印加される電圧+Voと行配線2に印加される電圧-Voとの差の電圧2 Voが電子放出素子4に印加される駆動電圧となる。
【００１４】
14は列配線ドライバ12の動作に必要な電力を供給するX電源である。
【００１５】
パルス数設定値19には電子放出素子4に印加すべきパルス数が含まれている。波形情報15には、1個の駆動パルスに関する基準時間間隔ごとの電圧の波高値が記述されている。ただし、この電圧の波高値は最大値が１になるよう正規化されており、この波高値に電圧設定値18を乗じた値を実際の出力電圧としている。
【００１６】
また波形情報15には電流を測定するタイミングも含まれている。
【００１７】
図３に示したように、本構成例における列配線ドライバ12の出力電圧は矩形波であり、波形情報15には基準時間間隔ごとの矩形波の波高値が記述されている。
【００１８】
列配線ドライバ12はXプローブ11に接続されている。Xプローブ11は列配線2の端部に接触させることにより列配線2に電圧を印加する。Xプローブ11の数は列配線2の数と等しい。
【００１９】
列配線ドライバ12の動作について説明する。
【００２０】
列配線ドライバ12は複数のチャンネルからなり、1チャンネルが1本の列配線に対応している。各チャンネルはDAコンバータとアンプを内蔵している。
【００２１】
列配線ドライバ12はX制御部13から、各チャンネルに対応するX電圧データを受け取って保持し、X制御部13からのトリガ信号を受け取るとX電圧データの値をアナログ値に変換して出力する。
【００２２】
列配線ドライバ12は駆動周期ごとに各列配線2に流れる列配線電流を測定し、X電流測定値20としてX制御部13に伝達する。
【００２３】
波形情報15に駆動周期内のどのタイミングで列配線の電流を測定するかが示されている。X駆動タイミング情報16には、駆動周期ごとに列配線2全体のうちどのラインが駆動されるかが示される。
【００２４】
本構成例においてはすべての列配線2が同時に駆動される旨がX駆動タイミング情報16に示されている。
【００２５】
次にY制御部23の動作と行配線3の駆動について説明する。
【００２６】
X制御部13とY制御部23は共通のクロック31によって同期をとって周期的に動作し、通信線30を介して協調動作に必要な情報交換を行う。
【００２７】
21はYプローブで、行配線3の端部に接触させることにより行配線3に電圧を印加する。Yプローブ21の数は行配線3の数と等しい。24は行配線ドライバ22の動作に必要な電力を供給するY電源である。
【００２８】
本構成例においては、行配線3の個々の駆動電圧波形は、列配線2の駆動電圧波形を正負反転したものを用いている。
【００２９】
Y駆動タイミング情報26には、駆動周期ごとに行配線3全体のうちどのラインが駆動されるかが示されている。本構成例では4本周期すなわち3本おきに駆動する旨が示され、図３に示したような駆動波形を得ている。
【００３０】
行配線3を全部同時に駆動せず、4本周期で駆動することによりピーク消費電力を低減すると共に、行配線3の相互インダクタンスを低減している。
【００３１】
行配線ドライバ22は列配線ドライバ12と同様に構成され、Ｙ制御部２３から各チャンネルに対応するY電圧データを受け取って保持し、トリガ信号を受け取るとY電圧データの値をアナログ値に変換して出力する。
【００３２】
41は列配線2の駆動波形、42は行配線3の駆動波形である。43は駆動周期（駆動期間となる）、44はスキャン周期（複数の駆動期間となる）である。スキャン周期44は、基板1上のすべての電子放出素子4にパルス電圧を印加するのに要する時間である。
【００３３】
図３において、p1は第1の駆動周期、p2は第2の駆動周期、p3は第3の駆動周期、p4は第4の駆動周期である。この４個の連続する駆動周期p1からp4を処理終了まで繰り返している。
【００３４】
本構成例の活性化工程においては特許文献９に示された方法と同様な方法により印加電圧を決定し、所定数のパルスを印加後に処理を終了している。
【００３５】
以下にその方法の概要を示す。
【００３６】
ここで導電性薄膜に形成された微小間隙に実効的に印加される電圧を実効電圧V'と記すことにする。配線抵抗、前記導電性膜の抵抗などの抵抗成分による電圧降下のために、実効電圧V'は基板の列配線と行配線間に印加される駆動電圧Vより低くなる。
【００３７】
活性化工程中の実効電圧V'を所望の値に保つことができれば、電子放出素子の特性の再現性を向上させることができ、多数の電子放出素子からなる電子源を形成する場合においても、均一性の高い電子源を得ることができる。
【００３８】
FowlerとNordheimらによれば、電界放出型の電子放出素子に流れる素子電流Ｉと、実行電圧V'との関係は以下のようになる。
【００３９】
2010146798.tif 000003
・・・式（１）
【００４０】
ここでAおよびBは前記の微小間隙近傍の材料および電子の放出面積に依存する定数である。βは前記の微小間隙近傍の形状に依存するパラメータである。
【００４１】
βV' が前記の微小間隙の電界強度となり、電子放出素子に繰り返し電圧が印加されている状態においては、βV’ の値が一定になることが知られている。したがってβの値を制御できればV’ の値を所望の値に保つことができる。
【００４２】
式（１）より、
2010146798.tif 000004
【００４３】
両辺の対数をとって変形すると、
2010146798.tif 000005
・・・式（２）
【００４４】
横軸を1/V’、縦軸をlog(I/V’2) として式（２）をグラフに描くと、図２９に示すように傾き −B/βの直線になる。
【００４５】
βeff ＝ −β／B
とおくと、βeffはβに比例しているので、βeffの値を制御することで実効電圧V’ を所望の値に保つことができる。
【００４６】
ここで前記の抵抗成分の値をRu とすると、実効電圧V’ は以下のように表すことができる。
【００４７】
V’ = V − I・Ru    ・・・式（３）
つまり抵抗成分の値Ruをパラメータとして実効電圧V’ を算出することができる。
【００４８】
以上より、素子電流Iを計測すれば、その計測結果から実効電圧V’ を算出することができる。また駆動電圧を変化させ、横軸を1/V’、縦軸をlog(I/V’2)とするグラフを描けばその傾きからβeffを求めることができる。
【００４９】
素子電流Iを計測する方法を説明する。
【００５０】
図３０は列配線の駆動波形41の一例を示す図で、ある時点での1個の駆動周期部分を拡大したものである。
【００５１】
駆動波形41は、電子放出素子4の加工に寄与する部分45と、電子放出素子4の電流を計測するための部分46からなる。
【００５２】
電子放出素子4の電流を計測するための部分46においては、電子放出素子4の加工に寄与する部分45より低い複数の電圧値を設定して電流を計測するから、駆動波形41は階段状になっている。
【００５３】
図３０において電子放出素子4の加工に寄与する部分45のこの時点における電圧としてV0を設定している。電子放出素子4の電流を計測するための部分46の電圧はV1、V2、V3およびV4の４段階の値をとり、これら４段階の値は一連の活性化処理の工程中は原則として不変である。
【００５４】
本構成例においては行配線には列配線の駆動波形の正負を反転した駆動波形を加えている。
【００５５】
活性化処理に先立ち、βeffの目標値 βsetを定めておく。また前記の抵抗成分の値Ruについては初期値を定めておく。
【００５６】
活性化処理においては、まず上記で定めた初期値に基づいて電圧を出力し、βeffを算出する。
【００５７】
次いで算出したβeffの値と目標値βsetとの差を小さくするように抵抗成分Ruの値を補正する。補正したRuの値から式（３）に基づき、次回の駆動に用いる電圧Vを求める。電圧Vは式（３）より、次の式で求められる。
【００５８】
V = V’ ＋ I・Ru    ・・・式（４）
以上を繰り返し、所定数のパルスを印加したら処理を終了する。
【００５９】
以上が従来の電子放出素子製造の方法と装置構成例である。
【００６０】
このようにすべての列配線2を同時に駆動したとき、列配線2の電流立ち上がりが電圧に対して遅れており、この遅延量が基板位置に依存する現象が観測された。
【００６１】
この電流遅延量の大小によって電子放出素子4の加工の進展に差が生じ、均一な加工が行えないことがわかった。
【００６２】
またこの電流遅延量の大小によって発生熱量の違いが生じ、加工中の基板に温度むらが生じることがわかった。
【００６３】
また、加工の進展に伴う特性変化に応じた電圧印加を行うために、加工と並行して電子放出素子4の電圧電流特性を測定する場合、測定電圧を変えるごとに前記の遅延に起因する電流静定時間だけ待つ必要が生じる。このため電子放出素子4の電圧電流特性の測定に要する時間が長くなり、加工時間全体が長くなってしまうことがわかった。
【００６４】
また前記の遅延量が基板位置に依存するため、前記の電流静定時間が基板位置により異なる。そのため、十分長い電流計測時間を割り当てなかった場合、基板上の位置によっては前記の静定時間に満たない時間で計測を終えてしまい、正しい電流計測値が得られなくなる恐れがあった。正しい電流計測値が得られないと、印加する電圧に誤差が生じて電子放出素子4の加工の進展を一様に保つことができなくなる。
【００６５】
検討の結果、前記の遅延を生じさせているのは、電源14から列配線ドライバ12を経て電源24に至る電流経路のインダクタンスであるとわかった。
【００６６】
また、前記の電流経路のインダクタンスを生じる主要因は、列配線2のインダクタンスおよび列配線ドライバ12とXプローブ11を結ぶXプローブ配線(不図示)のインダクタンスであるとわかった。
【００６７】
さらに、前記の主要因のうち、位置により前記時定数が異なる原因のひとつは、複数の列配線2の間に生じる相互インダクタンスが位置により異なるためとわかった。
【００６８】
他の原因として、Xプローブ配線の長さが位置により異なるため、自己インダクタンスに違いが生じているためとわかった。
【００６９】
多数の配線を必要とする大型の製造装置の場合、ドライバ回路の設置上の制限や電気配線の引き回しの制限から、電圧の最終供給先までの配線長が場所により異なることがめずらしくない。
【００７０】
ここでインダクタンスと遅延量の関係について説明する。
【００７１】
前記の電流経路の抵抗をＲ、インダクタンスをLとすると、遅延の時定数τは次のように定義される。
【００７２】
2010146798.tif 000006
・・・式（５）
【００７３】
つまりインダクタンスLが大きいほど時定数τは大きくなり、電流遅延量が大きくなる。
【００７４】
もし、前記の電流経路内に電磁的結合があれば、自己インダクタンスのみならず相互インダクタンスを考慮しなければならない。
【００７５】
本構成例において基板1上の列配線2の本数を5760本とすると、5760本の配線が0.21mmという狭い間隔で平行に並んでいるから列配線2間の電磁的結合が強く、相互インダクタンスの考慮が必要であると考えられる。
【００７６】
したがって列配線2のインダクタンスは自己インダクタンスと相互インダクタンスの合計値として定義される。
【００７７】
配線間距離が近いほど電磁的結合が強くなることを考慮すると、相互インダクタンスに関し定性的には以下のようなことが言える。
【００７８】
基板の中央付近の1本の列配線と端部付近の1本の列配線に注目して比べてみる。端部付近の列配線と比べ、基板の中央付近の列配線のほうが周囲の多くの列配線と電磁的に強く結合している。したがって基板の中央付近の列配線の相互インダクタンスは端部付近の列配線より大きくなる。
【００７９】
以上に説明したように、電流遅延が発生し、しかもその遅延量が位置により異なることが問題であった。
【課題を解決するための手段】
【００８０】
本発明の表示装置の製造方法は、複数の駆動期間内に、複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加する工程を備えた、表示装置の製造方法であって、
前記複数の列配線または前記複数の行配線に対して電流遅延量の大きさの分布を求め、前記分布に基づいて、前記複数の列配線または前記複数の行配線を複数のグループに分け、
前記グループの間において、前記電流遅延量の差を小さくするように該電流遅延量の大きいグループに対して、前記列配線間または前記行配線間の相互インダクタンスを低減させるように、前記複数の列配線または前記複数の行配線に対して、それぞれ所定の駆動期間に所定の前記列配線または前記行配線に電圧を印加してなる、表示装置の製造方法である。
【００８１】
本発明の表示装置の製造装置は、複数の駆動期間内に、複数の列配線と複数の行配線とからなるマトリクス配線の交点に配置された複数の表示素子に駆動電圧を印加する、表示装置の製造装置であって、
該複数の駆動期間において、前記複数の行配線と前記複数の列配線との一方に配線ごとに選択する電圧を印加する走査手段と、
該複数の駆動期間において、前記走査手段による走査に対応させて、前記複数の列配線と前記複数の行配線との他方の少なくとも一部の配線に電圧を印加する電圧印加手段と、を有し、
前記複数の列配線または前記複数の行配線に対して電流遅延量の大きさの分布を求め、前記分布に基づいて、前記複数の列配線または前記複数の行配線を複数のグループに分け、
前記グループの間において、該電流遅延量の差を小さくするように前記電流遅延量の大きいグループに対して、前記列配線間または前記行配線間の相互インダクタンスを低減させるように、前記走査手段又は電圧印加手段は、前記複数の列配線または前記複数の行配線に対して、それぞれ所定の駆動期間に所定の前記列配線または前記行配線に電圧を印加してなる、表示装置の製造装置である。
【発明の効果】
【００８２】
本発明によれば、表示素子の製造における電流遅延の違いを容易に軽減することができる。これにより表示素子への均一な電力供給が可能となり、表示素子を低コストで均一に形成することができる。
【発明を実施するための最良の形態】
【００８３】
以下、本発明の実施の形態について実施例に基づき、図面を用いて詳細に説明する。
【００８４】
以下に説明する実施例は、表面伝導型の電子放出素子の活性化工程における製造方法及び活性化工程で用いる製造装置について説明する。しかし、本発明は複数の行配線と複数の列配線との一方を配線ごとに選択する走査を行いつつ、この走査に対応させて、複数の列配線と複数の行配線との他方の少なくとも一部の配線に電圧を印加する工程であれば適用できる。例えば、特定安定化等のために電圧を印加するエージング工程にも適用することができる。本発明は表面伝導型の電子放出素子に限定されるものではなく、スピント型、ＭＩＭ型等の電子放出素子を用いた表示装置の製造方法及び製造装置にも適用できる。また電子放出素子を用いた表示装置に限らず、有機又は無機のＥＬ（エレクトロルミネッセンス）素子を用いた表示装置、プラズマディスプレイ装置等にも適用することができる。よって、本願では表示素子は、蛍光体に電子を供給して発光させる、発光に寄与する電子放出素子、有機ＥＬ素子や無機ＥＬ素子等の直接発光するＥＬ素子、放電を生じさせる電極の交差部及び蛍光体を含む、プラズマディスプレイ装置の発光セル等も含まれる。
【００８５】
なお、本発明に係わる表示素子は、表示を行うことができる表示素子の他、製造工程中の実質的に表示機能を有しない素子も含まれる。例えば、表面伝導型の電子放出素子の活性化工程では、電子放出素子上に蛍光体が配置されていないので、電子放出素子は、電子放出は可能でも発光機能は有していない。しかし、蛍光体が配置されれば、電子放出素子は表示を制御することになるので、本願では表示素子に電子放出素子も含めるものとする。
【実施例１】
【００８６】
図1は本発明による電子放出素子を用いた表示装置の製造方法の一例を示す図で、図２に示す実装形態により実現されるものである。
【００８７】
図１において51は後に説明する高密度駆動区間である。71は後に説明する低密度駆動区間である。
【００８８】
図2において、35は後に説明する駆動密度分布情報である。
【００８９】
本実施例において、列配線2は信号線として用いられ、行配線3は走査線として用いられている。複数の列配線2と複数の行配線3はマトリクス配線を構成し、マトリクス配線の交点には複数の表示素子となる電子放出素子が配置される。本実施例において、電流遅延の主要因は、列配線ドライバ12とXプローブ（第２のプローブとなる）11を結ぶXプローブ配線のインダクタンスおよび列配線2のインダクタンスである。
【００９０】
まず、すべての列配線2が同時に駆動されている状態における個々の列配線2のインダクタンスと、Xプローブ配線のインダクタンスについて説明し、次いで電流遅延の時定数を求める。その後に電流遅延の時定数の基板上の位置による違いを低減する方法について述べる。
【００９１】
図７はX電源14を起点とし、行配線3のうちXプローブ11から最も遠いものを経由し、Y電源24に至る電流経路の等価回路である。
【００９２】
図７では本実施例の構成において影響の小さい要素は無視している。たとえば列配線2の抵抗は小さいので無視している。
【００９３】
電流経路は列配線2の一端から他端までを通過するから、列配線2のインダクタンスによる電流遅延の影響を最も多く受ける。そのため以下においては最も遠い電流経路に関して説明している。
【００９４】
図７において231、232、233および239は個々の列配線2に接続された電子放出素子4の素子抵抗であり、その値をRsとする。
【００９５】
201、202、203および209は列配線インダクタンスであり、各々の自己インダクタンスおよび他の列配線との相互インダクタンスの和である。221から229は列配線ドライバ12からXプローブ11への配線の自己インダクタンスである。
【００９６】
すべての列配線2は同一形状であるので自己インダクタンスはすべて等しく、この値をLs[H]とする。
【００９７】
等間隔に並んだN本の配線があるとき、ｎ番目の配線のインダクタンスLn[H]は、以下の和で表される。
【００９８】
当該配線の自己インダクタンス
当該配線より左に位置する列配線との相互インダクタンスの和
当該配線より右に位置する列配線との相互インダクタンスの和
すなわち、互いにk本の距離だけ離れた配線間の相互インダクタンスをMkとすると、
2010146798.tif 000007
・・・式（６）
【００９９】
と表すことができる。ここで、Ｌｓはｎ番目の配線の自己インダクタンスを示す。
【０１００】
なお、もし駆動されていない列配線があれば、当該配線は相互インダクタンスに寄与しないから、式（６）における加算の対象から除外する。
【０１０１】
上記の自己インダクタンスと相互インダクタンスは配線の形状などから以下のようにして算出できる。
【０１０２】
配線長さa、配線幅w、配線厚さt、配線中心間の距離dのとき、以下が成り立つ。
【０１０３】
2010146798.tif 000008
・・・式（７）
【０１０４】
2010146798.tif 000009
・・・式（８）
【０１０５】
ここでμ[H/m]は透磁率である。
【０１０６】
本実施例において基板1の列配線2の特性を示す各パラメータの値として以下を用いた。
【０１０７】
a = 0.6804[m]
w = 24×10-6[m]
t = 8×10-6[m]
d = 0.21×10-3 [m]
μ= 4π×10-7[H/m]
N = 5760 [本]
式（７）により自己インダクタンスの値Lsは次のように求められた。
【０１０８】
Ls = 1.52 [μH]
式（８）を用い、互いにk本の距離だけ離れた配線間の相互インダクタンスMkの値を求めたグラフを図８に示す。
【０１０９】
図８において距離は配線本数として表されている。
【０１１０】
図８から任意の距離の配線間の相互インダクタンスがわかるので、式（６）を用いて列配線2の個々のインダクタンスを求めることができる。
【０１１１】
式（６）を用い、基板上の位置とインダクタンスの関係を求めたグラフを図９に示す。図９において基板上の位置は列配線の番号として表されている。
【０１１２】
図９に示した各列配線2のインダクタンスは、値の最も小さい端部においてさえ614μHであり、自己インダクタンスの値1.52μHよりはるかに大きな値になっていることがわかる。
【０１１３】
次に、列配線ドライバ12とXプローブ11を結ぶXプローブ配線のインダクタンスについて説明する。
【０１１４】
本実施例を構成する装置は大型であるため、Xプローブ配線は長く、大きな自己インダクタンスを有する。
【０１１５】
図１０は本実施例で説明に用いるXプローブ配線のインダクタンス分布の例であり、基板1の中央付近の列配線に対応するXプローブ配線長が、基板1の端部付近の列配線に対応するものより長いと仮定し値を設定している。なお、Xプローブ配線の配線形状はとくに限定されず、インダクタンス分布も図１０に記載された分布形状に限定されるものではない。すなわち、図１０に示すXプローブ配線のインダクタンス分布は代表的な一例を示したものである。
【０１１６】
図１０において横軸は個々のXプローブ配線に対応する列配線の位置であり、列配線の番号として表されている。
【０１１７】
次に電流遅延の時定数の値を求める。時定数が大きくなると電流遅延量は大きくなり、時定数が小さくなると電流遅延量は小さくなる。つまり、時定数を求めることで電流遅延量を評価することができる。
【０１１８】
式（５）と図７の等価回路より、n番目の列配線の電流遅延の時定数 τxnは次の式で求められる。
【０１１９】
2010146798.tif 000010
・・・式（９）
【０１２０】
ここでLXnはｎ番目の列配線の自己インダクタンスと相互インダクタンスの和であり式（６）で求められる。LEXnはn番目の列配線に対応するXプローブ配線のインダクタンスであり、図１０に示したものである。
【０１２１】
上に述べたように、電流経路の抵抗としては電子放出素子4の抵抗の値すなわち素子抵抗Rsを用いる。
【０１２２】
図５は以前に示した加工前の電子放出素子4の電圧電流特性の一例である。図６は加工後の電子放出素子4の電圧電流特性の一例である。
【０１２３】
電子放出素子4は図５および図６に示したような非線形な電圧電流特性を示す。そのため以下の計算においては、加工中における電子放出素子4に流れる電流値近傍における電圧電流特性の勾配から等価的な抵抗値を求めて素子抵抗Rsとしている。
【０１２４】
式（５）からわかるように、Rsの値が小さいほど時定数 τnの値が大きくなる。
【０１２５】
素子抵抗Rsは電子放出素子４の加工の進展とともに小さくなるから、加工終了直前に τnの値が最大になることがわかる。
【０１２６】
そのため素子抵抗の算出に当たっては、図６に示した加工後の電圧電流特性を用いた。
【０１２７】
本実施例において、加工中に電子放出素子4に流れる最大の電流は5mAであるため、図６のグラフ上で、電流値＝5mAにおける勾配から素子抵抗Rsの値を250Ωに決定した。
【０１２８】
式（９）を用い、図９および図１０に示したインダクタンス値と素子抵抗Rsの値から、全列配線2を同時に駆動した際の、基板１上の位置と電流遅延の時定数の関係を求めた結果を図１１に示す。
【０１２９】
図１１からわかるように、電流遅延の時定数は基板1端部で最小で中央部で最大となっている。このとき時定数の分布の幅は2.49マイクロ秒である。
【０１３０】
以上のことから、前列配線2を同時に駆動した際における、電流遅延の時定数の基板位置への依存が定量的に明らかになった。
【０１３１】
以下に示すのは、列配線2の駆動方法の工夫によって相互インダクタンス分布を制御し、前記の電流遅延の時定数の分布幅を低減する方法である。
【０１３２】
具体的には、同時に駆動する配線の密度（駆動本数）を場所によって変えることで相互インダクタンス分布を制御し、その結果として電流遅延の時定数の分布を制御するという方法である。
【０１３３】
より具体的には、列配線2のうち電流遅延の時定数が比較的大きな区間について前記の密度を低め、前記区間とその周辺の相互インダクタンスを低減させるものである。
【０１３４】
基板上の位置による電流遅延の時定数の分布幅を低減する手順は以下のようである。
【０１３５】
ステップ１：全列配線2を同時に駆動した際の時定数の分布から、相互インダクタンスを減少させるべき部分、すなわち同時に駆動する列配線の密度を下げる部分(低密度駆動区間)の中心位置を定める。
【０１３６】
ステップ２：前ステップで定めた低密度駆動区間の配置を実現するために必要な、列配線2および行配線3の電圧印加順序を定める。
【０１３７】
ステップ３：前記の低密度駆動区間の幅と電流遅延の時定数の分布の関係を求める。
【０１３８】
ステップ４：前ステップで求めた関係から、電流遅延の時定数を最小にする低密度駆動区間の幅を定める。
【０１３９】
なお本実施例において、低密度駆動区間の列配線2は１本おきに駆動されるものとしている。つまり全列配線を同時に駆動する場合と比べ、低密度駆動区間の駆動密度（駆動本数）は２分の１となっている。
【０１４０】
低密度駆動区間以外の部分では、当該区間内の全列配線2が同時に駆動され、低密度駆動区間と比べて駆動密度が高くなっている（駆動本数が多い）ので高密度駆動区間と呼ぶことにする。
【０１４１】
本実施例において、高密度駆動区間と低密度駆動区間の駆動密度の比は２：１である。
【０１４２】
上記手順に従って電流遅延の時定数の分布幅を低減する方法を説明する。
【０１４３】
図１１から明らかなように本実施例においては、全ての列配線を同時に駆動した際の電流遅延分布が１個のピークを持ち、その位置は基板中央部である。
【０１４４】
そこで低密度駆動区間を１個設け、その中心位置を基板1の中央に定める。
【０１４５】
このときの列配線2の駆動パターンを模式的に示したのが図１２であり、８個の駆動周期（駆動周期は駆動期間に対応する）からなる。
【０１４６】
図１２において列配線2のうち電圧を印加している部分が実線で示され、電圧を印加していない部分が破線で示されている。
【０１４７】
図１２において51は高密度駆動区間である。高密度駆動区間５１では駆動周期１、３、５、７の奇数番目の駆動周期（駆動期間）に列配線が駆動される。つまり、高密度駆動区間５１では１つ置きの周期で列配線が駆動される。71は低密度駆動区間であり、奇数番目の列配線と偶数番目の列配線が交互に駆動されている。なお、低密度駆動区間７１内の列配線は駆動周期１〜８内で２つに振り分けられているが、３つ以上に振り分けてもよい。
【０１４８】
低密度駆動区間71の幅はこの時点でまだ定まっていない。
【０１４９】
高密度駆動区間51の列配線はひとつおきの駆動周期に駆動されており、単位時間あたりの駆動回数が２分の１になっている。
【０１５０】
このようにして駆動する理由は、基板1全体の電子放出素子4の加工の進展を均等に進めるためであり、８個の駆動周期が終わったときにはすべての列配線2が等しい回数だけ駆動されている。
【０１５１】
図１２に示したように列配線2を駆動する際に、どのような順序で列配線2および行配線3に電圧を印加するかを示したのが図１である。
【０１５２】
上記のような駆動を行う具体的な方法については後に説明する。
【０１５３】
次に低密度駆動区間71の幅を種々に変えたときの、電流遅延の時定数の分布の変化を計算によって求める。
【０１５４】
先に示した図１１では、列配線2が全て同時に駆動されており、低密度駆動区間71の幅がゼロの場合に相当する。
【０１５５】
低密度駆動区間71の列配線2は奇数番目と偶数番目の配線が交互に駆動されている。奇数番目の配線が駆動されている駆動周期における時定数の分布と、偶数番目が駆動されているときの分布を式（９）により計算し、両者の分布を比較してみると差は最大でも0.5%以下であり、十分小さいことが確認された。
【０１５６】
したがって、低密度駆動区間71において奇数番目の配線と偶数番目の配線のどちらが駆動されていると考えて時定数分布を計算しても大きな差がない。以下に示す計算例では、低密度駆動区間71においては、低密度駆動区間71において偶数番目の配線が駆動されているものとして計算を行っている。
【０１５７】
図１３は基板1の幅全体にわたって列配線2を１本おきに駆動した場合、すなわち低密度駆動区間71の幅が5760本の場合の電流遅延の時定数の分布である。図１４は低密度駆動区間71の幅が2160本の場合の電流遅延の時定数の分布である。図１５は低密度駆動区間71の幅が4160本の場合の電流遅延の時定数の分布である。同様な計算を繰り返し、低密度駆動区間71の幅と電流遅延の時定数分布幅の関係を示したのが図１６である。
【０１５８】
本実施例において、低密度駆動区間71の幅が3760のとき電流遅延の時定数分布幅は1.55マイクロ秒であり最小になった。
【０１５９】
したがって本実施例においては、基板中央を中心とする幅3760本の区間を低密度駆動区間71とすることにより、電流遅延の時定数分布幅を最小にできる。
【０１６０】
図１２を見ると、駆動周期2など偶数番目の駆動周期においては列配線2のうち低密度駆動区間71のものだけが駆動されていることがわかる。
【０１６１】
このような駆動周期における電流遅延の時定数について考察すると、低い密度で少ない本数の列配線が駆動されているので、高密度駆動区間51も同時に駆動されている駆動周期と比べ、電流遅延の時定数は小さな値になる。
【０１６２】
列配線2のうち低密度駆動区間71のものだけが駆動されている場合における、列配線2のインダクタンス分布を示したのが図１７である。低密度駆動区間71だけを駆動した場合における時定数と、高密度駆動区間51も同時に駆動したときの時定数を比較し、差分を示したのが図１８である。
【０１６３】
図１８において低密度駆動区間71の幅は3760であり、電流遅延の時定数の分布幅は最小になっている。
【０１６４】
図１８において75は高密度駆動区間51も同時に駆動しているときの電流遅延の時定数の分布である。
【０１６５】
76は低密度駆動区間71のみを駆動しているときの電流遅延の時定数の分布であり、実際に駆動されている区間、すなわち低密度駆動区間における値だけを示している。
【０１６６】
77は前記の２種類の電流遅延の時定数の分布の差、すなわち高密度駆動区間51も同時に駆動しているときと低密度駆動区間71のみを駆動しているときの電流遅延の時定数の差である。
【０１６７】
前記の差の最大値は1.29マイクロ秒、最小値は0.67マイクロ秒となった。
【０１６８】
以上を整理すると、低密度駆動区間71に関し、偶数番目の駆動周期のほうが奇数番目の駆動周期より列配線2の電流遅延の時定数が小さい。この電流遅延の時定数の差は基板上の位置により異なり、最大1.29マイクロ秒、最小0.67マイクロ秒である。この現象への対策の一例として、低密度駆動区間71のみが駆動される駆動周期において、所定のパルス幅短縮時間だけ駆動パルスを短くする方法を説明する。
【０１６９】
本実施例においては、各列配線の電流値が静定値の90%に達するまでの時間を静定時間と定義し、静定時間経過した後の駆動の時間がそろうようにパルス幅短縮時間を定める。
【０１７０】
つまり静定時間の小さい部分はその分だけ駆動時間を短くすることで、偶数番目の駆動周期と奇数番目の駆動周期における電子放出素子4の加工進展の度合いの差を低減する。
【０１７１】
ここで時定数をτ、静定時間をTsとすると時定数の定義から、
2010146798.tif 000011
・・・式（１０）
【０１７２】
式（１０）を解くと、
Ts = 2.30τ      ・・・式（１１）
ここで図１９を用いて時定数と静定時間の関係を説明する。
【０１７３】
図１９はステップ状の電圧を印加した際の２種類の時定数に関する電流の立ち上がりを示す図で、横軸の時間および縦軸の電流のスケールは任意である。
【０１７４】
図１９において301と302は電流波形であり、電流波形301のほうが電流波形302より短い時定数の場合を示す。
【０１７５】
電流波形301と302に対応する時定数をそれぞれτ1、τ2とし、静定時間をTs1、Ts2とする。
【０１７６】
また
Δτ = τ2−τ1      ・・・式（１２）
ΔTs = Ts2−Ts1      ・・・式（１３）
とおくと、式（１１）より、
ΔTs = 2.30Δτ      ・・・式（１４）
図１９からわかるように、時定数にΔτの差がある場合、静定時間後の駆動時間をそろえるには、各列配線の駆動時間を ΔTsの時間だけ短くすればよい。このΔTsがパルス幅短縮時間である。
【０１７７】
したがって式（１４）より、求めるパルス幅短縮時間の最大値は 1.29×2.30 = 2.97マイクロ秒、最小値は 0.67×2.30 = 1.54マイクロ秒となる。
【０１７８】
図２０に基板上の位置とパルス幅短縮時間の関係を示す。図２０において基板上の位置は列配線番号として示されている。
【０１７９】
上記のような駆動を行う具体的な方法について図２を用いて説明する。
【０１８０】
まず、同時に駆動する列配線の空間密度を低くする区間を低密度駆動区間71と定め、その他の区間を高密度駆動区間51と定める。低密度駆動区間71を特定するための情報をＸ駆動密度分布情報35に格納する。
【０１８１】
本実施例においてＸ駆動密度分布情報35には、低密度駆動区間71に該当する列配線2のうち、左端と右端それぞれの配線の番号が格納されている。
【０１８２】
低密度駆動区間71の列配線2については同時に駆動する密度を２分の１にする。
【０１８３】
すなわち低密度駆動区間71の列配線は１本おきに駆動され、隣り合う列配線が同時に駆動されることはない。補償機能付X制御部33はそのようにX駆動タイミング情報16を更新する。
【０１８４】
高密度駆動区間51の列配線は1個おきの駆動周期で駆動され、当該区間の全ての列配線は同時に駆動される。そのようにX駆動タイミング情報16を構成する。
【０１８５】
つまり低密度駆動区間71については空間的な駆動密度を２分の１にし、高密度駆動区間51については時間的な駆動密度を２分の１にしている。補償機能付X制御部33はそのようにX駆動タイミング情報16を更新する。補償機能付X制御部33および列配線ドライバ12は電圧印加手段となる。
【０１８６】
このとき行配線3については、列配線2の空間的駆動密度または時間的駆動密度が２分の１になったのに伴い、印加するパルスの数とタイミングを変更している。すなわち従来は1駆動周期に1パルスを出力していたが、２個の連続する駆動周期ごとにパルスを出力して行配線3を駆動する。補償機能付Y制御部34はそのようにY駆動タイミング情報26を更新する。補償機能付Y制御部34および行配線ドライバ22は走査手段となる。
【０１８７】
以上が図２のシステム構成による実際の駆動方法である。
【０１８８】
本実施例においては全ての列配線を同時に駆動した際の電流遅延分布が１個のピークを持つので低密度駆動区間を1個だけ定めているが、前記の電流遅延分布に応じて低密度駆動区間の数を変えてよい。
【０１８９】
本実施例において、低密度駆動区間の駆動密度は全列配線を同時に駆動する場合と比べて２分の１としているが、これは他の比率でもかまわない。
【０１９０】
また本実施例においては駆動密度に関し、低密度駆動区間と高密度駆動区間の２種類の区間を定めているが、３種類以上の駆動密度を定めてもかまわない。
【０１９１】
偶数番目の駆動周期に関しては、低密度駆動区間71のみが駆動されているから、少なくとも前記の短縮時間の最小値の分だけクロック周期を短くすることが可能である。
【０１９２】
図２で説明したシステム構成は電流測定手段を有し、電子放出素子4、列配線2および行配線3に関する特性測定に用いることも可能である。
【０１９３】
本実施例に係わる表示装置において、電圧印加手段による電圧印加は列配線に、走査手段による電圧印加は行配線に対して行っているが、電圧印加手段による電圧印加は行配線に、走査手段による電圧印加は列配線に対して行ってもよい。
【実施例２】
【０１９４】
以下に説明する実施例は、走査線として用いられている行配線3に関する電流遅延の時定数の位置による違いを低減する例であり、実施例１のシステム構成と同様な構成で実現されるものである。
【０１９５】
本実施例においては、行配線3に関する電流遅延の主要因は行配線ドライバ22とYプローブ（第１のプローブとなる）21を結ぶYプローブ配線のインダクタンスおよび行配線3のインダクタンスである。
【０１９６】
本実施例において、行配線3に接続された基板外配線、すなわち行配線ドライバ22とYプローブ21を結ぶYプローブ配線のインダクタンスが図２１に示すような分布を示すものとした。
【０１９７】
図２１において横軸は個々のYプローブ配線に対応する行配線の位置であり、行配線の番号として表されている。
【０１９８】
ここでは基板１の中央付近の行配線に対応するYプローブ配線の長さが、基板1の端部付近に対応するものより短いと仮定している。
【０１９９】
実施例１と同様に、列配線2と行配線3は駆動周期ごとにパルス上の電圧を印加することにより駆動される。
【０２００】
信号線として用いられている列配線2は、処理の開始から終了まで全てが同時に駆動されている。
【０２０１】
走査線として用いられている行配線3は、ある幅を持つバンド状の領域に分割され、1個または複数のバンド状の領域が駆動周期に割り当てられている。
【０２０２】
最も単純な駆動方法は、行配線3を均等の幅のバンド状の領域に分割して順次駆動する方法であり、図２２にその一例を示す。
【０２０３】
図２２は行配線3を6個のバンド状の領域に均等に分割し、6個の駆動周期に割り当てた様子を示す模式図であり、行配線3のうち電圧を印加している部分が実線で示され、電圧を印加していない部分が破線で示されている。
【０２０４】
図２２において60は駆動周期１における行配線3の駆動区間であり、以下61から65はそれぞれ駆動周期2から駆動周期6における行配線3の駆動区間である。
【０２０５】
このような方法で駆動した場合における、行配線3の電流遅延の時定数の分布を以下で求める。
【０２０６】
本実施例において電流経路の等価回路は、図７に示した実施例１における等価回路と同様であり、行配線ドライバ22とYプローブ21を結ぶYプローブ配線のインダクタンスおよび行配線3のインダクタンスが直列に接続され、さらにそれらに素子抵抗が直列に接続されていると考えることができる。
【０２０７】
まず列配線2の場合と同様にして行配線3のインダクタンスを求める。
【０２０８】
ここで配線長さa、配線幅w、配線厚さt、配線中心間の距離d、透磁率μ、配線総本数Nとするとき、行配線3の特性を示すパラメータとして以下の値を用いる。
【０２０９】
a = 1.210[m]
w = 330×10-6[m]
t = 35×10-6[m]
d = 0.63×10-3 [m]
μ= 4π×10-7[H/m]
N = 1080 [本]
また素子抵抗の値Rsとしては実施例１と同様にしてRs = 250[Ω]とする。
【０２１０】
まず、行配線3自身の自己インダクタンスと相互インダクタンスの総計を求める。
【０２１１】
1080本の行配線3を均等に6個の領域に分割しているから、1個の領域の幅は 1080 ÷ 6 = 180 本となる。
【０２１２】
式（２）を用い、行配線3を均等に6個の領域に分割した場合の行配線3のインダクタンス分布を求めた結果を図２３に示す。
【０２１３】
図２３において横軸は基板上の位置であり行配線の番号として示されている。
【０２１４】
なおこの例では行配線3を均等に分割しているから、6個の駆動周期のどれを取っても列配線3のインダクタンスの分布の形状は同一である。そのため図２３は駆動周期1における駆動区間60についてのみのインダクタンス分布を代表として示している。
【０２１５】
次に行配線3に接続された基板外配線のインダクタンスの寄与を考慮し、基板上の位置と電流遅延の時定数の関係を求める。
【０２１６】
列配線2の場合と同様に、ｎ番目の行配線の電流遅延の時定数 τYnは次の式で求められる。
【０２１７】
2010146798.tif 000012
・・・式（１５）
【０２１８】
ここでLYnはｎ番目の行配線の自己インダクタンスと相互インダクタンスの和であり式（６）で求められる。
【０２１９】
LEYnはn番目の行配線に対応するYプローブ配線のインダクタンスであり、図２１に示したものである。
【０２２０】
こうして求めた行配線3のインダクタンスLYn＋LEYnの分布を図２４に示し、電流遅延の時定数τYnの分布を図２５に示す。
【０２２１】
図２４および図２５において横軸は基板上の位置であり、行配線番号として示されている。
【０２２２】
図２５からわかるように、行配線3を均等に分割して駆動した場合には、図２１に示した基板外配線のインダクタンス分布の形がそのまま時定数の分布に表れており、時定数の最大値 2.18マイクロ秒、最小値1.39マイクロ秒、分布幅すなわち最大値と最小値の差 0.79マイクロ秒となった。
【０２２３】
次に、行配線3の分割方法の工夫により前記の分布幅を低減する方法について説明する。
【０２２４】
本実施例においてもインダクタンス分布を制御し、その結果として電流遅延の時定数の分布を制御している。
【０２２５】
本実施例においては、行配線3を均等に分割して駆動した際の電流遅延の時定数が比較的大きい部分について、同時に駆動するバンド状の領域の幅を狭めることにより相互インダクタンスを減少させている。
【０２２６】
逆に、行配線3を均等に分割して駆動した際の電流遅延の時定数が比較的小さい部分については、同時に駆動するバンド状の領域の幅を広げることにより相互インダクタンスを増加させている。
【０２２７】
基板上の位置による電流遅延の時定数の分布幅を低減する手順は以下のようである。
【０２２８】
ステップ１：行配線3を均等に分割して駆動した際の時定数の分布から、相互インダクタンスを減少させるべき部分、すなわち前記のバンド状の領域の幅を狭める部分と、相互インダクタンスを増加させるべき部分、すなわち前記のバンド状の領域の幅を広げる部分を定める。
【０２２９】
ステップ２：前記のバンド状の領域内の行配線3のみのインダクタンス分布とバンド状の領域の幅の関係を求める。
【０２３０】
ステップ３：行配線3のみのインダクタンスと基板外のインダクタンスとを加算した結果が平坦になるように、前記のバンド状の領域の位置と幅の配分を行う。
【０２３１】
ステップ４：前ステップの結果得られる電流遅延の時定数の分布の幅を調べる。
【０２３２】
ステップ５：前ステップで調べた時定数の分布の幅が所定の範囲にあれば処理を終了し、所定の範囲になければステップ３に戻って前記の配分を再度行う。
【０２３３】
なお、本実施例においては、行配線3に関して同時に駆動するバンド状の領域の幅を伸縮させるが、列配線2に関しては常に同時に駆動するものとする。
【０２３４】
また本実施例においては、電流遅延の時定数の分布の幅を半減させる、すなわち0.79÷2 = 0.40マイクロ秒以下にすることを目標とする。
【０２３５】
まず図２５に示した行配線3の電流遅延の時定数の分布より、区間121および区間123においてバンド状の領域の幅を狭め、区間121においては逆に広げると定める。
【０２３６】
次に実施例１と同様に、式（６）を用い、バンド状の領域の幅を種々に変えて行配線3のみのインダクタンスの分布を求める。
【０２３７】
図２６に示すのがその計算結果である。
【０２３８】
バンド状の領域の幅90本から1080本までを変えて計算した結果について、それぞれを基板の端部に配置したものとして示している。
【０２３９】
横軸は基板上の位置であり、それぞれの行配線番号として示されている。
【０２４０】
次に、行配線3を分割する幅を決定する。
【０２４１】
図２４からインダクタンスの分布の幅が199マイクロHあることがわかる。この分布の幅に相当するインダクタンスを、バンド状の領域のインダクタンスで相殺すればよい。
【０２４２】
図２６において97は幅が90本のとき、93は幅が360本のときのインダクタンスの分布である。これらのピークの差は約175マイクロHであり、比較的199マイクロHに近い。
【０２４３】
そこで区間121と区間123を幅90本のバンド４個ずつに分割し、区間122を幅360本のバンド１個に割り当てる。このときの駆動の様子を模式的に示したのが図２７である。区間１２２は電流遅延量の小さいグループ、区間１２１、１２３は区間１２２よりも電流遅延量の大きいグループとなる。
【０２４４】
駆動周期１において、幅90の区間101および102を同時に駆動している。これは駆動周期の数を減らしスループットを向上させるためである。
【０２４５】
図２６に示したインダクタンスはそれぞれの幅の領域が単独で存在しているときのインダクタンスである。しかし複数の区間が同時に駆動されているときは、それぞれの区間の配線間の相互インダクタンスを考慮しなければならない。
【０２４６】
このようにして基板上の位置による電流遅延の時定数の分布を計算した結果を図２８に示す。
【０２４７】
電流遅延の時定数は最大で1.92マイクロ秒、最小で1.70マイクロ秒、分布の幅は0.22マイクロ秒となり、目標値0.40マイクロ秒以下になったので処理を終了した。
【０２４８】
以上のようにして行配線3の電流遅延の時定数の分布の幅を軽減することができた。
【０２４９】
本実施例に係わる表示装置において、電圧印加手段による電圧印加は列配線に、走査手段による電圧印加は行配線に対して行っているが、電圧印加手段による電圧印加は行配線に、走査手段による電圧印加は列配線に対して行ってもよい。
【産業上の利用可能性】
【０２５０】
本発明は、表示素子として、表面伝導型等の電子放出素子、ＥＬ素子、プラズマディスプレイ装置の発光セル等を用いた表示装置に利用される。
【図面の簡単な説明】
【０２５１】
【図１】本発明に係わる実施例１における駆動タイミングを示す図である。
【図２】本発明に係わる実施例１のシステム構成図である。
【図３】従来の電子放出素子製造における駆動電圧印加のタイミングを示す図である。
【図４】従来の電子放出素子製造を行う装置の構成例を示す図である。
【図５】加工前の電子放出素子の電圧電流特性を示す図である。
【図６】加工後の電子放出素子の電圧電流特性を示す図である。
【図７】電流経路の等価回路を示す図である。
【図８】配線間距離と相互インダクタンスの関係を示す図である。
【図９】列配線の自己インダクタンスと相互インダクタンスの総計の分布を示す図である。
【図１０】Xプローブへの配線のインダクタンス分布の例を示す図である。
【図１１】全配線同時駆動時の基板上の位置と時定数の関係を示す図である。
【図１２】実施例１における列配線の駆動の模式図を示す図である。
【図１３】全配線低密度駆動時の基板上の位置と時定数の関係を示す図である。
【図１４】低密度駆動区間を設けた際の基板上の位置と時定数の関係の例を示す図である。
【図１５】低密度駆動区間を設けた際の基板上の位置と時定数の関係の例を示す図である。
【図１６】低密度駆動区間の幅と時定数分布幅の関係を示す図である。
【図１７】低密度駆動区間だけを駆動した際の列配線のインダクタンスの分布を示す図である。
【図１８】タイミングによる時定数の比較を示す図である。
【図１９】時定数と静定時間の関係を説明する図である。
【図２０】基板上の位置とパルス幅短縮時間の関係を示す図である
【図２１】行配線に接続された基板外配線のインダクタンス分布の例を示す図である。
【図２２】行配線を均等に分割して駆動する様子の模式図である。
【図２３】均等分割時における行配線の自己インダクタンスと相互インダクタンスの総計の分布を示す図である。
【図２４】均等分割時における行配線の位置とインダクタンスの関係を示す図である。
【図２５】均等分割時における行配線の位置と時定数の関係を示す図である。
【図２６】同時に駆動する行配線の本数による、行配線の自己インダクタンスと相互インダクタンスの総計の分布の変化を示す図である。
【図２７】改善した行配線の駆動パターンの模式図である。
【図２８】改善した駆動パターンにおける時定数分布を示す図である。
【図２９】式（２）を説明するグラフである。
【図３０】駆動波形の詳細を示す図である。
【符号の説明】
【０２５２】
1  基板
2  列配線
3  行配線
4  電子放出素子
9  Xプローブ配線
13  X制御部
23  Y制御部
33  補償機能付X制御部
34  補償機能付Y制御部
41  列配線の駆動波形
42  行配線の駆動波形
43  駆動周期
44  スキャン周期
51  実施例１における高密度駆動区間
71  実施例１における低密度駆動区間
91、92、93、94、95、96、97  行配線のインダクタンス分布
231、232、233、239  素子抵抗
201、202、203、209  各列配線のインダクタンス
221、222、223、229  Xプローブ配線のインダクタンス
301、302  電流の立ち上がり波形
【図１】
2010146798.tif 000013
【図２】
2010146798.tif 000014
【図３】
2010146798.tif 000015
【図４】
2010146798.tif 000016
【図５】
2010146798.tif 000017
【図６】
2010146798.tif 000018
【図７】
2010146798.tif 000019
【図８】
2010146798.tif 000020
【図９】
2010146798.tif 000021
【図１０】
2010146798.tif 000022
【図１１】
2010146798.tif 000023
【図１２】
2010146798.tif 000024
【図１３】
2010146798.tif 000025
【図１４】
2010146798.tif 000026
【図１５】
2010146798.tif 000027
【図１６】
2010146798.tif 000028
【図１７】
2010146798.tif 000029
【図１８】
2010146798.tif 000030
【図１９】
2010146798.tif 000031
【図２０】
2010146798.tif 000032
【図２１】
2010146798.tif 000033
【図２２】
2010146798.tif 000034
【図２３】
2010146798.tif 000035
【図２４】
2010146798.tif 000036
【図２５】
2010146798.tif 000037
【図２６】
2010146798.tif 000038
【図２７】
2010146798.tif 000039
【図２８】
2010146798.tif 000040
【図２９】
2010146798.tif 000041
【図３０】
2010146798.tif 000042