【手続補正書】
【提出日】平成16年12月1日(2004.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線と複数のワード線との交点に設けられた複数のメモリセルと、前記複数のワード線に結合されたロウデコーダと、所定の周期を有する第１クロックの変化点の各々でロウアドレスをラッチして前記ロウデコーダに供給するためのロウアドレスラッチ回路とを含むメモリ回路と、
複数の第１ノードに供給された外部アドレスを第２ノードに供給された第２クロックの所定のタイミングで受け取って、前記外部アドレスを前記第１クロックのタイミングで前記ロウアドレスラッチ回路に供給するためのアクセス制御回路とを備え、
前記第１クロックの周期は、前記第２クロックの周期よりも短いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メモリ回路は、前記複数のメモリセルの一つから前記ビット線に読み出された記憶信号を増幅して第３ノードに出力するための読出回路と、第４ノード入力されたデータを前記ビット線を介して前記複数のメモリセルの一つに記憶情報として書き込むための書込回路と、前記第３ノード及び第４ノードの間に結合されたデータラッチ回路とを更に有し、
前記アクセス制御回路は、前記第１クロックの第１変化点から前記複数のワード線の一つである第１ワード線を所定の期間選択して前記第１ワード線に接続される前記複数のメモリセルの一つである第１メモリセルから読み出した第１記憶情報を前記読出回路によって読み出して前記データラッチ回路に保持させ、前記第１クロックの第１変化点の後の第２変化点で前記第１ワード線を所定の期間選択して前記データラッチに保持された前記第１記憶情報を前記書込回路及び前記ビット線を介して前記第１メモリセルに書き戻すことで前記第１メモリセルの記憶情報のリフレッシュをするためのリフレッシュ制御回路をさらに有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記アクセス制御回路は、前記外部アドレスが供給されない前記第１クロックの一つの変化点で、前記複数のメモリセルの一つである第１メモリセルから第１データを読み出すための第１ロウアドレスを前記アドレスラッチ回路に供給し、その後、前記外部アドレスが供給されない前記第１クロックの他の変化点で前記第１データを前記第１メモリセルに書き込むための前記第１ロウアドレスを前記アドレスラッチ回路に供給するリフレッシュ制御回路を更に有することを特徴とする半導体装置。
【請求項４】
請求項３において、前記第２クロックの周波数は、第１のクロックの周波数の半分であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記リフレッシュ制御回路は、前記第２クロックの立ち上がりエッジで前記外部アドレスを受け取るとともに前記第２クロックの立ち上がりエッジに対応する前記第１クロックの立ち上がりエッジで前記外部アドレスを前記ロウアドレスラッチ回路に供給し、その後の前記第２クロックの立ち下がりエッジで前記外部アドレスを受け取とらずに前記第２クロックの立ち下がりエッジに対応する前記第１クロックの立ち上がりエッジでリフレッシュのための前記第１ロウアドレスを前記ロウアドレスラッチに供給することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記アクセス制御回路は、前記第２クロックを受けて、前記第１クロックを発生するためのクロック発生回路をさらに有し、
前記メモリ回路は、前記メモリ回路内に前記第１クロックを分配配送するためのクロック分配回路をさらに有し、
前記クロック発生回路は、前記第２クロックと、前記クロック分配回路を介して分配配送されて帰還された前記第１クロックとの位相を比較する位相比較回路をさらに有することを特徴とする半導体装置。
【請求項７】
請求項１において、
前記複数のメモリセルのそれぞれは、ゲートが対応するワード線に結合されソース又はドレインの一方が前記ビット線に結合されるＭＩＳＦＥＴと前記ＭＩＳＦＥＴのソース又はドレインの他方に接続されるキャパシタを含み、前記キャパシタに貯められた電荷よって情報を記憶することを特徴とする半導体装置。
【請求項８】
請求項１において、
前記複数のメモリセルのそれぞれは、非破壊読み出しメモリセルであることを特徴とする半導体装置。
【請求項９】
請求項１において、
前記ビット線は読み出し用の第１ビット線と書込用の第２ビット線に分離され、
前記複数メモリセルのそれぞれは、ゲートが対応するワード線に結合されソース又はドレインの一方が前記第１ビット線に結合される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース又はドレインの他方に接続されるソース又はドレインを有する第２ＭＩＳＦＥＴと、ゲートが前記対応するワード線に結合されソース又はドレインの一方が前記第２ＭＩＳＦＥＴのゲートに結合される第３ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記半導体装置は、第１ＭＩＳＦＥＴを含み前記半導体装置内の信号を前記半導体装置外部に出力するための出力回路と、第２ＭＩＳＦＥＴを含み論理ゲート回路とをさらに有し、
前記複数のメモリセルのそれぞれは含まれる第３ＭＩＳＦＥＴを含み、
前記第３ＭＩＳＦＥＴのゲート酸化膜厚は、前記第１ＭＩＳＦＥＴのゲート酸化膜厚と同であり、前記第２ＭＩＳＦＥＴのゲート酸化膜厚よりも厚いことを特徴とする半導体装置。
【請求項１１】
請求項１において、
前記半導体装置は、第１ＭＩＳＦＥＴを含み前記半導体装置の外部から前記半導体装置の内部に信号を入力するための入力回路と、第２ＭＩＳＦＥＴを含み論理ゲート回路とをさらに有し、
前記複数のメモリセルのそれぞれは含まれる第３ＭＩＳＦＥＴを含み、
前記第３ＭＩＳＦＥＴのゲート酸化膜厚は、前記第１ＭＩＳＦＥＴのゲート酸化膜厚と同であり、前記第２ＭＩＳＦＥＴのゲート酸化膜厚よりも厚いことを特徴とする半導体装置。
【請求項１２】
ビット線と複数のワード線との交点に設けられた複数のメモリセルと、
前記複数のメモリセルの一つから前記ビット線に読み出された記憶信号を増幅して第１ノードに出力するための読出回路と、
第２ノード入力されたデータを前記ビット線を介して前記複数のメモリセルの一つに記憶情報として書き込むための書込回路と、
前記第１ノード及び第２ノードの間に結合されたデータラッチ回路と、
所定のクロックの第１変化点から前記複数のワード線の一つである第１ワード線を所定の期間選択して前記第１ワード線に接続される前記複数のメモリセルの一つである第１メモリセルから読み出した第１記憶情報を前記読出回路によって読み出して前記データラッチ回路に保持させ、前記所定のクロックの第１変化点の後の第２変化点で前記第１ワード線を所定の期間選択して前記データラッチに保持された前記第１記憶情報を前記書込回路及び前記ビット線を介して前記第１メモリセルに書き戻すことで前記第１メモリセルの記憶情報のリフレッシュをするためのリフレッシュ制御回路とを有することを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記複数のメモリセルのそれぞれは、ゲートが対応するワード線に結合されソース又はドレインの一方が前記ビット線に結合されるＭＩＳＦＥＴと前記ＭＩＳＦＥＴのソース又はドレインの他方に接続されるキャパシタを含み、前記キャパシタに貯められた電荷よって情報を記憶することを特徴とする半導体装置。
【請求項１４】
請求項１２において、
前記複数のメモリセルのそれぞれは、非破壊読み出しメモリセルであることを特徴とする半導体装置。
【請求項１５】
請求項１２において、
前記ビット線は読み出し用の第１ビット線と書込用の第２ビット線に分離され、
前記複数メモリセルのそれぞれは、ゲートが対応するワード線に結合されソース又はドレインの一方が前記第１ビット線に結合される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース又はドレインの他方に接続されるソース又はドレインを有する第２ＭＩＳＦＥＴと、ゲートが前記対応するワード線に結合されソース又はドレインの一方が前記第２ＭＩＳＦＥＴのゲートに結合される第３ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
【請求項１６】
複数のビット線と複数のワード線との交点に設けられた複数のメモリセルとを含むメモリ回路と、
前記メモリ回路に対して読み出し又は書込のいずれかを指示するための外部コマンド及び外部アドレスを第１クロックの変化点て受けて前記第１クロックよりも周波数の高い第２クロックの変化点で前記メモリ回路に読み出し又は書込のいずれかを指示するための内部コマンド及び内部アドレスとして前記メモリ回路に供給するためのアクセス制御回路とを有し、
前記アクセス制御回路は、前記外部コマンド及び前記外部アドレスが供給されないタイミングの前記第２クロックの変化点で前記複数のメモリセルのリフレッシュ動作を行うためのリフレッシュ制御回路を更に含むことを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記第１クロックと前記第２クロックの周波数の比は、有理数であることを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記外部アドレスは、前記複数のメモリセルの一つを選択するための信号であることを特徴とする半導体装置。
【請求項１９】
外部から入力されるクロック信号と異なる周期のクロック信号に基づいて内部動作を行うダイナミックメモリを有することを特徴とする半導体装置。