(57)【要約】【課題】  ＧＯＬＤ構造を有する薄膜トランジスタのゲート／ドレイン重なり容量を減少させる。【解決手段】チャネル領域３と、チャネル領域３の両側にそれぞれ位置するソース領域およびドレイン領域５と、チャネル領域３とソース領域および前記ドレイン領域５の少なくとも一方とに挟まれ、ソース領域およびドレイン領域５よりも不純物濃度の低い少なくとも１つの低濃度不純物領域４とを有する半導体層１２と、半導体層１２上に形成され、チャネル領域３と接するゲート絶縁膜７と、ゲート絶縁膜７上に、少なくとも１つの低濃度不純物領域４およびチャネル領域３と重なるように配置されたゲート電極８と、ゲート絶縁膜７と半導体層１２との間に、少なくとも１つの低濃度不純物領域４を覆うように形成された他の絶縁膜６とを備える。【選択図】  図１
2010034139.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域および前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域および前記ドレイン領域よりも不純物濃度の低い少なくとも１つの低濃度不純物領域とを有する半導体層と、
前記半導体層上に形成され、前記チャネル領域と接するゲート絶縁膜と、
前記ゲート絶縁膜上に、前記少なくとも１つの低濃度不純物領域および前記チャネル領域と重なるように配置されたゲート電極と
前記ゲート絶縁膜と前記半導体層との間に、前記少なくとも１つの低濃度不純物領域を覆うように形成された他の絶縁膜と
を備えた薄膜トランジスタ。
【請求項２】
前記ゲート電極は単一の導電膜から形成されている請求項１に記載の薄膜トランジスタ。
【請求項３】
前記他の絶縁膜の厚さは、前記ゲート絶縁膜の厚さ以上である請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記ゲート電極の端部と、前記少なくとも１つの低濃度不純物領域の前記チャネル領域と反対側の端部とは整合している請求項１から３のいずれかに記載の薄膜トランジスタ。
【請求項５】
基板上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域および前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域および前記ドレイン領域よりも不純物濃度の低い少なくとも１つの低濃度不純物領域とを有する半導体層と、
前記半導体層の基板側に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記低濃度不純物領域の少なくとも一部および前記チャネル領域と重なるように配置されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に、前記少なくとも１つの低濃度不純物領域と重なるように形成された他の絶縁膜と
を備え、
前記ゲート電極は、前記ゲート絶縁膜のうち前記チャネル領域の下に位置する部分と接している薄膜トランジスタ。
【請求項６】
基板上に半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜に、前記半導体層のうちチャネル領域となる部分の少なくとも一部を露出する開口部を形成する工程と、
前記絶縁膜上に、前記絶縁膜の開口部内で前記半導体層に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記半導体層のうちチャネル領域となる部分および低濃度不純物領域となる部分と重なるゲート電極を形成する工程と
を包含する薄膜トランジスタの製造方法。
【請求項７】
前記絶縁膜に開口部を形成する工程は、前記半導体層をエッチストップ層として前記絶縁膜に対してウェットエッチングを行う工程を含む請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入することにより、前記半導体層にソース領域およびドレイン領域を形成する工程をさらに包含する請求項６または７に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を備えた半導体装置の開発が進められている。このような半導体装置の代表的な例として、アクティブマトリクス型液晶表示装置、有機ＥＬ表示装置などが挙げられる。このような表示装置は、携帯電話などの携帯電子機器を含む様々な電子機器に用いられる。
【０００３】
アクティブマトリクス型の表示装置では、表示領域にスイッチング素子として多数の薄膜トランジスタ（ＴＦＴ）が設けられている。ＴＦＴは、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンＴＦＴおよび結晶質シリコンＴＦＴに大別される。一般に、結晶質シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、結晶質シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。
【０００４】
従って、結晶質シリコン膜を用いると、スイッチング素子として画素毎に設けられるＴＦＴ（「画素用ＴＦＴ」と呼ぶ。）のみでなく、表示領域周辺に形成される駆動回路や種々の機能回路などの周辺回路を構成するＴＦＴ（「駆動回路用ＴＦＴ」と呼ぶ。）をも同一基板上に形成することが可能になる（モノリシック化）。
【０００５】
周辺回路に用いられるＴＦＴには、高い動作速度に加えて、オン電流特性（電流駆動力）が高いこと、オフリーク電流が小さいこと、かつ、長期信頼性が高いことが要求される。
【０００６】
シングルドレイン構造を有する従来のＴＦＴでは、電流駆動力は比較的大きいものの、ホットキャリアによる劣化が生じやすいので、長期信頼性を確保するためには、駆動電圧を数ボルトの低電圧に制限しなければならない。その上、オフリーク電流が大きいといった問題もある。
【０００７】
これに対し、ＴＦＴのチャネル領域とソース領域・ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある。）を形成した構造が知られている。このような構造は、「ＬＤＤ構造」と称されている。ＬＤＤ領域によって、ドレイン近傍の電界集中を緩和することができるので、上記シングルドレイン構造のＴＦＴと比べて、ホットキャリア劣化耐性（すなわち長期信頼性）及びオフリーク電流を改善できる。しかし、ＬＤＤ領域が抵抗となるので、シングルドレイン構造のＴＦＴと比べて、電流駆動力が低下してしまう。
【０００８】
そこで、ゲート絶縁膜を介してＬＤＤ領域と重なるようにゲート電極を配置した構造が提案されている。このような構造は、「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造」と称されている。ＧＯＬＤ構造を有するＴＦＴでは、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域にキャリアとなる電子が蓄積する。よって、ＬＤＤ領域の不純物濃度を高めることなく、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑制できる。
【０００９】
しかしながら、ＧＯＬＤ構造のＴＦＴでは、ゲート絶縁膜を介してゲート電極とＬＤＤ領域とをオーバーラップさせるため、いわゆるゲート／ドレイン重なり容量Ｃovが生じ、ゲート・ドレイン間の寄生容量（「Ｃgd寄生容量」ともいう。）が大きくなる。その結果、前述したＬＤＤ構造（ゲート電極とＬＤＤ領域とが重なっていない構造）のＴＦＴよりも動作速度が低下してしまうという問題がある。
【００１０】
これに対し、特許文献１および特許文献２では、チャネル領域のみを覆うようにゲート電極（「メインゲート電極」と呼ぶ。）を設け、かつ、ゲート電極上に形成された層間絶縁膜の上に、ＬＤＤ領域と重なるように他のゲート電極（以下、「サブゲート電極」と呼ぶ。）を設けた構成が開示されている。本明細書では、このような構成を、ダブルゲートＧＯＬＤ構造と呼ぶことにする。
【００１１】
以下、ダブルゲートＧＯＬＤ構造のＴＦＴの一例を具体的に説明する。図９は、特許文献２に開示されたＴＦＴの構成を説明するための模式的な断面図である。
【００１２】
ダブルゲートＧＯＬＤ構造を有する薄膜トランジスタ５００は、チャネル領域１０２、ＬＤＤ領域１０４およびソース・ドレイン領域１０６を有する半導体層１１０と、チャネル領域１０２を覆うメインゲート電極１１２と、メインゲート電極１１２と半導体層１１０との間に設けられたゲート絶縁膜１１４と、半導体層１１０およびメインゲート電極１１２を覆う層間絶縁膜１１６ａ、１１６ｂとを備えている。層間絶縁膜１１６ａ、１１６ｂの上には、ソース・ドレイン電極１１８と、サブゲート電極１２０とが設けられている。サブゲート電極１２０は、チャネル領域１０２およびＬＤＤ領域１０４と重なるように配置されており、層間絶縁膜１１６ａ、１１６ｂに形成されたコンタクトホールを介して、メインゲート電極１１２に電気的に接続されている。一方、ソース・ドレイン電極１１８は、層間絶縁膜１１６ａ、１１６ｂおよびゲート絶縁膜１１４に形成されたコンタクトホールを介して、それぞれ、ソース・ドレイン領域１０６に電気的に接続されている。
【００１３】
このようなダブルゲートＧＯＬＤ構造を有する薄膜トランジスタ５００では、ＬＤＤ領域１０４とサブゲート電極１２０との間に、ゲート絶縁膜１１４に加えて、比較的厚い層間絶縁膜１１６ａ、１１６ｂが存在しているので、従来のＧＯＬＤ構造よりもＣgd寄生容量を小さくできる。
【特許文献１】特開２００３−１７５０２号公報
【特許文献２】特開２００４−２４７５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図９に例示するようなダブルゲートＧＯＬＤ構造によると、サブゲート電極１２０は層間絶縁膜１１６ｂ上に配置されるので、サブゲート電極１２０をマスクとして用いて半導体層１１０に対するイオン注入を行うことができない。従って、セルフアライメントによってＬＤＤ領域１０４をサブゲート電極１２０と重なるように配置することが困難である。このため、ＬＤＤ領域１０４とサブゲート電極１２０とのアライメントずれに起因して、ＴＦＴ特性のばらつきが生じるおそれがある。
【００１５】
また、層間絶縁膜１１６ａ、１１６ｂに形成されたコンタクトホールを介して、メインゲート電極１１２とサブゲート電極１２０とをコンタクトさせる必要があるので、デバイスサイズが大きくなってしまう。
【００１６】
さらに、次のような問題もある。ＧＯＬＤ構造によると、前述したように、ＴＦＴ動作時のＬＤＤ領域の抵抗を抑えて電流駆動力を高めるというメリットが得られるが、このメリットを十分に活かしつつ、所望の動作速度を実現し得る程度までＣgd寄生容量を低減するためには、サブゲート電極１２０とＬＤＤ領域１０４との間の絶縁層の厚さを最適化する必要がある。これらの間の絶縁層が厚くなりすぎると、ＧＯＬＤ構造のメリットであるＬＤＤ領域の抵抗を十分に低くできなくなり、反対に絶縁層が薄くなりすぎると、Ｃgd寄生容量を十分に低減できなくなるからである。しかしながら、図９に示す従来のＴＦＴでは、サブゲート電極１２０とＬＤＤ領域１０４との間の絶縁層の厚さ（ゲート絶縁膜１１４と層間絶縁膜１１６ａ、１１６ｂとの合計厚さ）は層間絶縁膜１１６ａ、１１６ｂの厚さによって決まってしまい、ＬＤＤ領域の抵抗およびＣgd寄生容量を考慮した最適値に設定することは困難である。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ＧＯＬＤ構造を有する薄膜トランジスタにおいて、高い電流駆動力を確保しつつ、ゲート／ドレイン重なり容量を減少させることにある。
【課題を解決するための手段】
【００１８】
本発明の薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域および前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域および前記ドレイン領域よりも不純物濃度の低い少なくとも１つの低濃度不純物領域とを有する半導体層と、前記半導体層上に形成され、前記チャネル領域と接するゲート絶縁膜と、前記ゲート絶縁膜上に、前記少なくとも１つの低濃度不純物領域および前記チャネル領域と重なるように配置されたゲート電極と前記ゲート絶縁膜と前記半導体層との間に、前記少なくとも１つの低濃度不純物領域を覆うように形成された他の絶縁膜とを備える。
【００１９】
ある好ましい実施形態において、前記ゲート電極は単一の導電膜から形成されている。
【００２０】
前記他の絶縁膜の厚さは、前記ゲート絶縁膜の厚さ以上であってもよい。
【００２１】
ある好ましい実施形態において、前記ゲート電極の端部と、前記少なくとも１つの低濃度不純物領域の前記チャネル領域と反対側の端部とは整合している。
【００２２】
本発明の他の薄膜トランジスタは、基板上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域および前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域および前記ドレイン領域よりも不純物濃度の低い少なくとも１つの低濃度不純物領域とを有する半導体層と、前記半導体層の基板側に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記低濃度不純物領域の少なくとも一部および前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート絶縁膜と前記ゲート電極との間に、前記少なくとも１つの低濃度不純物領域と重なるように形成された他の絶縁膜とを備え、前記ゲート電極は、前記ゲート絶縁膜のうち前記チャネル領域の下に位置する部分と接している。
【００２３】
本発明の薄膜トランジスタの製造方法は、基板上に半導体層を形成する工程と、前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜に、前記半導体層のうちチャネル領域となる部分の少なくとも一部を露出する開口部を形成する工程と、前記絶縁膜上に、前記絶縁膜の開口部内で前記半導体層に接するようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記半導体層のうちチャネル領域となる部分および低濃度不純物領域となる部分と重なるゲート電極を形成する工程とを包含する。
【００２４】
ある好ましい実施形態において、前記絶縁膜に開口部を形成する工程は、前記半導体層をエッチストップ層として前記絶縁膜に対してウェットエッチングを行う工程を含む。
【００２５】
ある好ましい実施形態において、前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入することにより、前記半導体層にソース領域およびドレイン領域を形成する工程をさらに包含する。
【発明の効果】
【００２６】
本発明によると、ＧＯＬＤ構造を有する薄膜トランジスタにおいて、薄膜トランジスタのオン電流特性を確保しつつ、ゲート／ドレイン重なり容量を減少させるこができる。従って、従来よりも高速動作可能な薄膜トランジスタを提供できる。
【００２７】
また、本発明によると、薄膜トランジスタのＬＤＤ領域をセルフアライメントによって形成することが可能になるので、アライメントずれによるトランジスタ特性のばらつきを抑えることができる。
【００２８】
さらに、ＬＤＤ領域とゲート電極との間の絶縁層の厚さを容易に最適化できるので、ＬＤＤ領域の抵抗を抑えつつ、ゲート／ドレイン重なり容量を所望の値まで低減できる。
【発明を実施するための最良の形態】
【００２９】
（実施形態１）
以下、図面を参照しながら、本発明による薄膜トランジスタの第１の実施形態を説明する。本実施形態は、薄膜トランジスタを用いた種々の機能回路、アクティブマトリクス基板、液晶表示装置および有機ＥＬ表示装置などの表示装置、密着型イメージセンサなどを含む薄膜トランジスタを備えた装置に広く適用される。特に液晶表示装置または有機ＥＬ表示装置の駆動回路や機能回路に好適に用いられる。
【００３０】
図１（ａ）および（ｂ）は、それぞれ、本実施形態の薄膜トランジスタの模式的な断面図および平面図である。図１（ａ）は、図１（ｂ）の１Ａ−１Ａ’線に沿った断面を示している。
【００３１】
薄膜トランジスタ１００は、基板１と、基板１の表面に形成された絶縁性の下地膜２と、下地膜２の上に形成された半導体層１２と、半導体層１２の上にゲート絶縁膜７を介して設けられたゲート電極８と、ソース・ドレイン電極１０とを備えている。半導体層１２は、チャネル領域３と、チャネル領域３の両側にそれぞれ位置するソース・ドレイン領域（高濃度不純物領域）５と、チャネル領域３とソース・ドレイン領域５との間にそれぞれ位置し、ソース・ドレイン領域５よりも不純物濃度の低い低濃度不純物（ＬＤＤ）領域４とを有している。ゲート絶縁膜７と半導体層１２との間には、ＬＤＤ領域４を覆うように絶縁膜６が形成されている。絶縁膜６は、チャネル領域３上に開口部を有するようにパターニングされており、絶縁膜６上に形成されたゲート絶縁膜７は、絶縁膜６の開口部内で半導体層１２のチャネル領域３と接している。
【００３２】
ゲート電極８は、ゲート絶縁膜７上に、チャネル領域３およびＬＤＤ領域４と重なるように配置されている。ここでは、ゲート電極８の端部とＬＤＤ領域４のソース・ドレイン領域５側の端部（チャネル領域３と反対側の端部）とが整合しており、ＬＤＤ領域４の全体がゲート電極８で覆われている。
【００３３】
ゲート電極８の上には、半導体層１２を覆うように層間絶縁膜９が形成されており、層間絶縁膜９の上には、ソース・ドレイン電極１０が設けられている。ソース・ドレイン電極１０は、それぞれ、層間絶縁膜９、ゲート絶縁膜７および絶縁膜６に形成されたコンタクトホールを介して、半導体層１２のソース・ドレイン領域５と電気的に接続されている。
【００３４】
薄膜トランジスタ１００では、チャネル領域３とゲート電極８との間の絶縁層の厚さはゲート絶縁膜７の厚さｔ１となり、ＬＤＤ領域４とゲート電極８との間の絶縁層の厚さはゲート絶縁膜７の厚さｔ１と絶縁膜６の厚さｔ２との合計厚さ（ｔ１＋ｔ２）となる。このように、ＬＤＤ領域４とゲート電極８との間の絶縁層の厚さを、チャネル領域３とゲート電極８との間の絶縁層の厚さよりも大きくできるので、ドレイン側のＬＤＤ領域４とゲート電極８との間に生じる重なり容量Ｃovを低減できる。
【００３５】
なお、薄膜トランジスタ１００では、チャネル領域３の両側にＬＤＤ領域４が形成されているが、ＬＤＤ領域４は、ソース・ドレイン領域５の少なくとも一方とチャネル領域３とに挟まれた位置に設けられていればよく、チャネル領域３の片側のみに設けられていてもよい。薄膜トランジスタ１００のソース側とドレイン側とを入れ替えて用いることがある場合には、チャネル領域３と、ソース・ドレイン領域５との間にそれぞれＬＤＤ領域４を設けることが好ましいが、薄膜トランジスタ１００のソース側とドレイン側とを入れ替えない場合は、チャネル領域３とドレイン領域５との間にのみＬＤＤ領域４を形成すると、電流駆動力の低下を抑える上で好ましい。また、本実施形態におけるゲート電極８は、ＬＤＤ領域４と重なるように配置されていればよく（ＧＯＬＤ構造）、図示するようにＬＤＤ領域４の全体と重なっていてもよいし、ＬＤＤ領域４の一部のみと重なっていてもよい。
【００３６】
また、絶縁膜６は、ＬＤＤ領域４の少なくとも一部を覆っており、かつ、チャネル領域３の少なくとも一部を開口するようにパターニングされていればよい。ＬＤＤ領域４の少なくとも一部を覆っていれば、ゲート／ドレイン重なり容量を低減できる効果が得られる。また、チャネル領域３の少なくとも一部を開口するようにパターニングされていれば、ゲート絶縁膜７をチャネル領域３と接するように配置させることができるので、絶縁膜６によるオン電流の低下を抑制できる。ただし、絶縁膜６は、図１に示すように、ＬＤＤ領域４を覆い、かつ、チャネル領域３と重ならないように設計されていることが好ましく、これにより、高いオン電流特性を確保しつつ、ゲート／ドレイン重なり容量をより効果的に低減できる。あるいは、絶縁膜６は、チャネル領域３およびソース・ドレイン領域５と重ならず、ＬＤＤ領域４とのみ重なるようにパターニングされていてもよく、その場合でも、図１に示す構成と同様の効果が得られる。
【００３７】
以下、図面を参照しながら、本実施形態のゲート／ドレイン重なり容量の低減効果をより詳しく説明する。図２（ａ）および（ｂ）は、ＧＯＬＤ構造を有する一般的な薄膜トランジスタの断面図および平面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
【００３８】
図２（ａ）および（ｂ）に示す従来の薄膜トランジスタ６００では、ゲート電極８とＬＤＤ領域４との間の絶縁層の厚さは、ゲート電極８とチャネル領域３との間の絶縁層の厚さと等しく、ゲート絶縁膜７の厚さｔ１となる。薄膜トランジスタ６００のゲート／ドレイン重なり容量Ｃov’は、ゲート電極８とＬＤＤ領域４との重なっている部分の面積に比例し、ゲート絶縁膜７の厚さに反比例する。ＬＤＤ領域４のチャネル方向の長さをＬov、半導体層１２のチャネル方向に垂直な幅をＷ、ゲート絶縁膜７の比誘電率をεoxとすると、ゲート／ドレイン重なり容量Ｃov’は次式で表される。
【００３９】
Ｃov’＝εox×Ｌov×Ｗ／ｔ１                      （１）
これに対し、図１（ａ）および（ｂ）に示す本実施形態の薄膜トランジスタ１００では、ゲート／ドレイン重なり容量Ｃovは、ゲート電極８とＬＤＤ領域４との重なっている部分の面積に比例し、ゲート電極８とＬＤＤ領域４との間の絶縁層の厚さ、すなわち、ゲート絶縁膜７および絶縁膜６の合計厚さ（ｔ１＋ｔ２）に反比例する。従って、ＬＤＤ領域４のチャネル方向の長さをＬov、半導体層１２のチャネル方向に垂直な幅をＷ、ゲート絶縁膜７および絶縁膜６の比誘電率（簡単のため、ゲート絶縁膜７と絶縁膜６とが同じ材料から形成されており、同じ誘電率を有すると仮定する。）をεoxとすると、ゲート／ドレイン重なり容量Ｃovは次式で表される。
【００４０】
Ｃov＝εox×Ｌov×Ｗ／（ｔ１＋ｔ２）              （２）
このように、本実施形態によると、ゲート／ドレイン重なり容量Ｃov（式（２））を、従来のゲート／ドレイン重なり容量Ｃov’（式（１））よりも大幅に小さくすることができるので、ゲート／ドレイン重なり容量に起因する動作速度の低下を改善できる。
【００４１】
また、本実施形態によると、図９を参照しながら前述したダブルゲートＧＯＬＤ構造のＴＦＴと比較して以下のようなメリットがある。
【００４２】
ダブルゲートＧＯＬＤ構造のＴＦＴでは、上述したように、サブゲート電極を層間絶縁膜上に形成するため、サブゲート電極のパターンを利用したセルフアライメントによってＬＤＤ領域を形成することができない。このため、ＬＤＤ領域とサブゲート電極との間にアライメントずれによる特性ばらつきが生じるおそれがあった。これに対し、本実施形態によると、後述するように、ゲート電極８をマスクとしてＬＤＤ領域４を形成するためのイオン注入を行うことが可能となり、アライメントずれが起こらない。
【００４３】
また、本実施形態では、ＬＤＤ領域４とゲート電極８との間の絶縁層の厚さを、層間絶縁膜９の厚さとは別個に高い自由度で設定することができる。具体的には、上記絶縁層の厚さは、絶縁膜６の厚さを制御することによって容易に調整されるので、ＧＯＬＤ構造によりＬＤＤ領域４の抵抗を低くして高いオン電流を確保しつつ、ゲート／ドレイン重なり容量を所望の範囲まで減少させることができる。
【００４４】
本実施形態におけるゲート電極８は単一の導電膜から形成されていることが好ましい。ここでいう「単一の導電膜から形成されている」とは、１層の導電膜をパターニングして形成されている場合のみでなく、積層構造を有する導電膜をパターニングして形成されている場合も含む。これにより、ダブルゲートＧＯＬＤ構造のＴＦＴのように、２つのゲート電極をコンタクトさせる必要がないので、製造プロセスを複雑にすることなく、ゲート／ドレイン重なり容量を低減できる。また、ダブルゲートＧＯＬＤ構造のＴＦＴでは、メインゲート電極とサブゲート電極とをコンタクトさせるための領域を素子内に設ける必要があるが、本実施形態では、そのような領域を設ける必要がないので、素子サイズを小さくできる。
【００４５】
次に、本実施形態の薄膜トランジスタ１００の製造方法を説明する。図３（ａ）〜（ｈ）は、薄膜トランジスタ１００の製造方法の一例を説明するための工程断面図である。図示する例では、基板（支持体）上に１つのＴＦＴを形成しているが、典型的には、同一の基板上に複数のＴＦＴが形成される。
【００４６】
まず、図３（ａ）に示すように、基板１の上に半導体層１２を形成する。図示しないが、基板１の表面には、絶縁性の下地膜が形成されていてもよい。下地膜を形成しない場合には、基板１として、石英基板、ガラス基板などの絶縁性表面を有する基板を用いることができる。下地膜を形成する場合には、基板１として、石英基板、ガラス基板の他に、Ｓｉ基板や金属基板を用いてもよい。例えば、下地膜としてＳｉＮ膜およびＳｉＯ2膜からなる積層膜をＣＶＤ法またはスパッタ法で基板１上に堆積させ、その上に半導体層１２を形成してもよい。
【００４７】
半導体層１２は、結晶質シリコン膜（厚さ：例えば４０ｎｍ以上２００ｎｍ以下）を形成し、必要に応じてパターニングすることによって形成される。結晶質シリコン膜は、次のようにして形成できる。まず、ＣＶＤ法で基板１上に非晶質シリコン膜を堆積させる。この後、レーザー光を照射することにより非晶質シリコン膜を結晶化させる。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、結晶化を助長するための触媒元素、たとえばＮｉ等を非晶質シリコン膜表面に付着させた後、熱処理（例えばレーザー照射）により非晶質シリコン膜を結晶化させておいてもよい。
【００４８】
続いて、図３（ｂ）に示すように、半導体層１２の上に、例えばＳｉＯ2膜（比誘電率：３．９）（厚さｔ２：５０ｎｍ）からなる絶縁膜６をＣＶＤ法等によって形成する。この後、必要に応じて、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。
【００４９】
次いで、図３（ｃ）に示すように、絶縁膜６の上にレジスト層２２を形成し、レジスト層２２をマスクとして、半導体層１２に不純物イオン（例えばリン）を注入する（第１の注入工程）。本実施形態では、リンイオンを注入するときの加速電圧を５０ｋＶ、リンのドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2とする。これによって、半導体層１２のうちレジスト層２２と重ならない領域４’に、不純物イオンが低濃度に注入される。半導体層１２のうちレジスト層２２と重なる領域はチャネル領域（チャネル長：例えば４μｍ）３となる。この後、レジスト層２２を除去する。
【００５０】
次いで、図３（ｄ）に示すように、半導体層１２のうちチャネル領域３を開口するレジスト層２４を新たに形成し、レジスト層２４をマスクとして、絶縁膜６のうちチャネル領域３の上に位置する部分を除去する。除去方法としては、公知のエッチング方法を適用できるが、ウェットエッチングを用いることが好ましい。例えばフッ化水素をエッチング液として用いてウェットエッチングを行うと、半導体層（Ｓｉ層）１２がエッチストップ層として機能するので、半導体層１２の表面にダメージを与えることなく絶縁膜６のみを容易にエッチングできる。なお、ウェットエッチングの代わりにドライエッチングを適用することもできるが、その場合には、半導体層１２の上に保護膜を形成しておくことが好ましい。
【００５１】
上記エッチングによって、絶縁膜６に、チャネル領域３の少なくとも一部を露出する開口部が形成される。また、絶縁膜６は、半導体層１２のうちＬＤＤ領域となる領域の少なくとも一部を覆っていればよく、例えばソース・ドレイン領域となる領域を覆っていなくてもよい。
【００５２】
次いで、レジスト層２４を除去した後、図３（ｅ）に示すように、例えばＳｉＯ2膜（比誘電率：３．９）からなるゲート絶縁膜（厚さｔ１：３０ｎｍ）７を形成する。ゲート絶縁膜７は、絶縁膜６の開口部内で、半導体層１２のチャネル領域３に接するように形成される。
【００５３】
続いて、図３（ｆ）に示すように、ゲート絶縁膜７の上に導電膜（厚さ：２００ｎｍ）を形成し、この導電膜をパターニングすることにより、ゲート電極８を形成する。ゲート電極８は、半導体層１２のうちＬＤＤ領域となる領域およびチャネル領域３を覆うように形成される。ゲート電極８は、Ｗ膜等を用いて形成された単層構造を有していてもよいし、例えばＴａＮ膜、Ｗ膜を積層することによって形成された２層構造、あるいは３層以上の積層構造を有していてもよい。
【００５４】
次に、図３（ｇ）に示すように、ゲート電極８をマスクとして、半導体層１２に不純物イオン（例えばリンイオン）を注入する（第２の注入工程）。本実施形態では、リンイオンを注入するときの加速電圧を５０ｋＶ、リンのドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2以下とする。これにより、半導体層１２にソース・ドレイン領域５が形成される。一方、半導体層１２のうち前述の第１の注入工程で不純物イオンが低濃度に注入され、本工程ではゲート電極８でマスクされて不純物イオンが注入されなかった領域４がＬＤＤ領域となる。ここでは、チャネル領域３とソース・ドレイン領域５との間に、それぞれ、チャネル方向の長さが２μｍのＬＤＤ領域４を形成する。ＬＤＤ領域４のチャネル方向の長さは、上記長さに限定されず、使用する電源電圧及び写真製版時の位置合せ精度により適宜選択され得る。また、ＬＤＤ領域４はチャネル領域３のドレイン側のみに形成されてもよい。
【００５５】
第２の注入工程の後、ソース・ドレイン領域５の抵抗を小さくするために、熱処理を行うことが好ましい。熱処理として、炉アニール、レーザーアニール、ランプアニールを行うことができる。
【００５６】
この後、図３（ｈ）に示すように、ゲート電極８を覆うように層間絶縁膜９を形成した後、層間絶縁膜９、ゲート絶縁膜７および絶縁膜６に、ソース・ドレイン領域５にそれぞれ達するコンタクトホールを形成する。本実施形態では、層間絶縁膜９として、ＳｉＮ膜（厚さ：３００ｎｍ）およびＳｉＯ2膜（厚さ：７００ｎｍ）からなる積層膜を用いる。なお、層間絶縁膜９の構造はこれに限定されず、例えばＳｉＯ2膜の単層構造としてもよい。この後、層間絶縁膜９の上（コンタクトホールの内部を含む）に、例えばスパッタ法で導電膜を形成し、この導電膜をパターニングすることにより、ソース・ドレイン電極１０を形成する。導電膜は、上層からＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層膜であってもよいし、Ａｌ、Ｃｕ等の単層膜であってもよい。このようにして、薄膜トランジスタ１００が得られる。
【００５７】
薄膜トランジスタ１００を構成する各層の材料や厚さは上記方法で例示された材料や厚さに限定されない。例えば、絶縁膜６およびゲート絶縁膜７として、ＳｉＯ2膜の他にＳｉＯＮ膜を用いてもよい。また、絶縁膜６およびゲート絶縁膜７の材料はそれぞれ異なっていてもよい。絶縁膜６の材料として、ゲート絶縁膜７の材料よりも比誘電率εの小さい材料を選択してもよく、これにより、絶縁膜６の厚さを抑えつつゲート／ドレイン重なり容量を減少させることが可能になる。
【００５８】
絶縁膜６の厚さｔ２は特に限定しないが、ゲート絶縁膜７の厚さｔ１以上（ｔ２≧ｔ１）であることが好ましい。これにより、ゲート・ドレイン重なり容量をより効果的に低減できる。一方、絶縁膜６が厚すぎると、ＬＤＤ領域４のオン抵抗を十分に低減できなくなり、高い電流駆動力が得られなくなる。
【００５９】
また、本実施形態の製造方法は上記方法に限定されない。例えば、チャネル長が十分に大きい場合には、絶縁膜６のパターニング工程（図３（ｄ））をリフトアップによって行うことも可能である。さらに、不純物としてリンの代わりにホウ素等を半導体層１２にドーピングすることによって、Ｐチャネル型薄膜トランジスタを作製することもできる。
【００６０】
次に、本実施形態の薄膜トランジスタ１００と図２に示す従来の薄膜トランジスタ６００との動作速度を比較するためのシミュレーションを行ったので、その結果を説明する。
【００６１】
シミュレーションでは、図４に示すように、インバータを１０段直列に接続したモデルの入出力遅延時間を求めた。具体的には、各インバータのＮチャネル型ＴＦＴとして薄膜トランジスタ１００（図１）、Ｐチャネル型ＴＦＴとして従来の薄膜トランジスタ６００（図２）を用いたモデル１、および、各インバータのＮチャネル型およびＰチャネル型ＴＦＴとして何れも従来の薄膜トランジスタ６００（図２）を用いた比較用のモデル２に対し、１段目のインバータに入力した信号と、１０段目のインバータから出力された信号との間の遅延時間を算出した。なお、モデル１における薄膜トランジスタ１００のゲート絶縁膜の厚さｔ１および絶縁膜の厚さｔ２は同じ（ｔ１＝ｔ２＝ｔｍ）とした。また、モデル１、２における薄膜トランジスタ６００のゲート絶縁膜の厚さｔ１は、薄膜トランジスタ１００におけるゲート絶縁膜ｔ１の厚さと同じとした（ｔ１＝ｔｍ）。
【００６２】
シミュレーション結果を図５に示す。この結果から、モデル１の入力信号に対する出力信号の遅延時間ＴＤ１は、比較用のモデル２の遅延時間ＴＤ２よりも短くなることを確認した。
【００６３】
（実施形態２）
以下、本発明による薄膜トランジスタの第２の実施形態を説明する。本実施形態の薄膜トランジスタは、ゲート電極がＬＤＤ領域を部分的に覆っている点で、図１に示す薄膜トランジスタ１００と異なっている。
【００６４】
図６（ａ）および（ｂ）は、それぞれ、本実施形態の薄膜トランジスタを例示する模式的な断面図および平面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
【００６５】
薄膜トランジスタ２００では、ゲート電極８は、ＬＤＤ領域４の一部およびチャネル領域３と重なるように配置されている。このような構成により、ゲート電極８とＬＤＤ領域４との間の絶縁層の厚さ（ｔ１＋ｔ２）を大きくできるだけでなく、ゲート電極９とＬＤＤ領域４とが重なっている部分の面積（Ｌov×Ｗ）を小さくできるので、ゲート／ドレイン重なり容量をさらに低減することが可能になる。
【００６６】
薄膜トランジスタ２００は、図３を参照しながら前述した方法と同様の方法で作製できる。ただし、ゲート電極８をマスクとして自己整合的に第２の注入工程を行うことはできない。従って、例えばゲート電極８の形成後、半導体層１２のうちＬＤＤ領域となる部分を覆うレジスト層を形成し、レジスト層をマスクとして不純物イオンの注入を行う。
【００６７】
（実施形態３）
以下、本発明による薄膜トランジスタの第３の実施形態を説明する。本実施形態の薄膜トランジスタは、半導体層と基板との間にゲート電極を有する点で（ボトムゲート構造）、トップゲート構造を有する薄膜トランジスタ１００と異なっている。
【００６８】
図７は、本実施形態の薄膜トランジスタを例示する模式的な断面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
【００６９】
薄膜トランジスタ３００は、基板１上に下地膜２を介して設けられたゲート電極８の上に、ゲート絶縁膜７を介して半導体層１２が形成されている。ゲート絶縁膜７と下地膜２との間には、半導体層１２のうちチャネル領域３と重ならず、かつ、ＬＤＤ領域４と重なるように絶縁膜６が形成されている。
【００７０】
本実施形態においても、前述の実施形態のように、ゲート電極８とＬＤＤ領域４との間の絶縁層の厚さ（ｔ１＋ｔ２）を、ゲート電極８とチャネル領域３との間の絶縁層（ゲート絶縁膜７）の厚さｔ１よりも大きくすることにより、オン電流の低下を抑えつつ、ゲート／ドレイン重なり容量を低減できる。
【００７１】
薄膜トランジスタ３００は、公知の方法により作製される。具体的には、基板１の上に下地膜２、ゲート電極８をこの順で設け、その上に絶縁膜６を形成する。絶縁膜６は、チャネル領域と重なる部分に開口部を有するようにパターニングされる。この後、ゲート絶縁膜７、半導体層１２を形成する。続いて、イオン注入により、半導体層１２にＬＤＤ領域４およびソース・ドレイン領域５を形成する。さらに、ソース・ドレイン領域５にそれぞれ電気的に接続されたソース・ドレイン電極１０を形成する。このようにして、薄膜トランジスタ３００を得る。
【００７２】
上述した実施形態の薄膜トランジスタは、種々の表示装置や表示装置に用いられるアクティブマトリクス基板などの半導体装置に適用され得る。そのような半導体装置では、例えば図８に示すように、上述の薄膜トランジスタ１００と、薄膜トランジスタ１００とゲート絶縁膜厚の異なる他の薄膜トランジスタ４００とが同一の支持体の上に形成されていてもよい。
【００７３】
図８に示す例では、基板１の上に、薄膜トランジスタ１００と、ゲート絶縁膜７と絶縁膜６との積層膜をゲート絶縁膜とする他の薄膜トランジスタ４００とが形成されている。薄膜トランジスタ４００は、チャネル領域３３とソース・ドレイン領域３５とを有する半導体層３２と、ゲート電極３８と、層間絶縁膜９上に設けられたソース・ドレイン電極３９とを備えている。ゲート電極３８は、ゲート絶縁膜２および絶縁膜６を介して、チャネル領域３３と重なるように配置されている。図示しないが、半導体層３２はＬＤＤ領域を有していてもよい。なお、薄膜トランジスタ４００において、例えばゲート絶縁膜２のうちチャネル領域３３の上に位置する部分を除去し、絶縁膜６のみをゲート絶縁膜として用いることもできる。
【００７４】
このように、本発明によると、複数の薄膜トランジスタを含む回路において、要求される特性に応じて異なる構造を有する薄膜トランジスタ１００、４００を同一基板上に形成できる。また、これらの薄膜トランジスタ１００、４００は、同様のプロセスで作製され得るので、製造プロセスを複雑にすることがなく有利である。
【産業上の利用可能性】
【００７５】
本発明は、アクティブマトリクス基板、液晶表示装置および有機ＥＬ表示装置などの表示装置、種々の集積回路などの薄膜トランジスタを備えた装置（半導体装置）に広く適用できる。特に、表示装置の駆動回路などの高い電流駆動力および高速動作が要求される用途に好適に用いられ得る。
【図面の簡単な説明】
【００７６】
【図１】（ａ）および（ｂ）は、それぞれ、本発明による実施形態１の薄膜トランジスタの模式的な断面図および平面図である。
【図２】（ａ）および（ｂ）は、それぞれ、従来の薄膜トランジスタの模式的な断面図および平面図である。
【図３】（ａ）〜（ｈ）は、本発明による実施形態１の薄膜トランジスタの製造方法を説明するための工程断面図である。
【図４】シミュレーションで用いたモデルの構成を示す図である。
【図５】図４に示すモデルの入出力遅延時間のシミュレーション結果を示す図である。
【図６】（ａ）および（ｂ）は、それぞれ、本発明による実施形態２の薄膜トランジスタの模式的な断面図および平面図である。
【図７】本発明による実施形態３の薄膜トランジスタの模式的な断面図である。
【図８】本発明の薄膜トランジスタを備えた装置を例示する模式的な断面図である。
【図９】ＧＯＬＤ構造を有する従来のＴＦＴの模式的な断面図である。
【符号の説明】
【００７７】
１                基板
２                下地膜
３                チャネル領域
４                ＬＤＤ領域（低濃度不純物領域）
５                ソース・ドレイン領域（高濃度不純物領域）
６                絶縁膜
７                ゲート絶縁膜
８                ゲート電極
９                層間絶縁膜
１０              ソース・ドレイン電極
１２              半導体層
２２、２４        レジスト層
１００、２００、３００、４００、５００、６００    薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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