【手続補正書】
【提出日】令和3年10月5日(2021.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート酸化物と基板に直接隣接しこれらの間に配置されたドープされたシリコンの第１の領域を含み、前記第１の領域はｎ型あるいはｐ型の第１のドーパント型を有する、第１の画素と、
前記ゲート酸化物と前記基板に直接隣接しこれらの間に配置されたドープされたシリコンの第２の領域を含み、前記第２の領域は前記第１のドーパント型を有する、第２の画素と、
前記第１の画素と前記第２の画素との間に配置され、前記第１の画素と前記第２の画素とを分離するチャネルストップであって、
シリコンの局所酸化（ＬＯＣＯＳ）構造、および
前記ＬＯＣＯＳ構造の下にドープされたシリコンの第３の領域であり、前記第３の領域は前記第１のドーパント型がｎ型であればｐ型の第２のドーパント型を有し、前記第１のドーパント型がｐ型であればｎ型の第２のドーパント型を有する、第３の領域を含むチャネルストップと、
前記ＬＯＣＯＳ構造を通って延び、前記ドープされたシリコンの前記第３の領域とオーミック接点を形成する第１の導電性接点と、
を含むことを特徴とする裏面照射型イメージセンサ。
【請求項２】
請求項１に記載のイメージセンサであって、
前記第１の導電性接点は、接地に接続されていることを特徴とするイメージセンサ。
【請求項３】
請求項１に記載のイメージセンサであって、
前記第１の導電性接点に電気的に結合された電源をさらに含み、前記電源は、前記導電性接点に負のバイアスをかけるように構成可能であることを特徴とするイメージセンサ。
【請求項４】
請求項１に記載のイメージセンサであって、
前記第１の導電性接点に電気的に結合された電源をさらに含み、前記電源は、前記第１の導電性接点に負および正のバイアスをかけるように構成可能であることを特徴とするイメージセンサ。
【請求項５】
請求項１に記載のイメージセンサであって、
前記ドープされたシリコンの第３の領域は、ｐ＋＋が埋め込まれた領域であり、
ドープされたシリコンの前記第１の領域および前記第２の領域は、ｎ型チャネルを有する複数のゲートを含むことを特徴とするイメージセンサ。
【請求項６】
請求項１に記載のイメージセンサであって、
前記第１の画素を含む画素の第１の列であり、前記第１の列の中のそれぞれの画素は前記ゲート酸化物と前記基板に直接隣接しこれらの間に配置されたドープされたシリコンのそれぞれの領域を含み、前記第１のドーパント型を有する、第１の列と、
前記第２の画素を含む画素の第２の列であり、前記第２の列の中のそれぞれの画素は前記ゲート酸化物と前記基板に直接隣接しこれらの間に配置されたドープされたシリコンのそれぞれの領域を含み、前記第１のドーパント型を有する、第２の列と、をさらに含み、
前記チャネルストップは、前記第１の列と前記第２の列との間に配置され、前記第１の列を前記第２の列から分離するようになっていることを特徴とするイメージセンサ。
【請求項７】
請求項６に記載のイメージセンサであって、
それぞれが前記ＬＯＣＯＳ構造を通って延び、前記ドープされたシリコンの前記第３の領域とそれぞれオーミック接点を形成する一連の導電性接点をさらに含み、
前記一連の導電性接点は、前記第１の導電性接点を含むことを特徴とするイメージセンサ。
【請求項８】
請求項６に記載のイメージセンサであって、
前記第１の列および前記第２の列の前記画素は、それぞれ複数のゲートを含み、
各複数のゲートのそれぞれのゲートは、複数のクロック信号のそれぞれのクロック信号を受信し、
前記複数のクロック信号の各クロック信号は、異なる位相を有することを特徴とするイメージセンサ。
【請求項９】
請求項６に記載のイメージセンサであって、  
前記チャネルストップの上方に配置された金属セグメントであって、前記第１の導電性接点は、前記金属セグメントと前記ドープされたシリコンの前記第３の領域との間にある、金属セグメントと、
前記チャネルストップの上方に配置されて前記金属セグメントと重なる導電性ポリシリコンセグメントと、
前記金属セグメントと前記ポリシリコンセグメントとの間の第２の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１０】
請求項６に記載のイメージセンサであって、
前記チャネルストップの上方に配置されて前記チャネルストップに沿って延び、前記第１の導電性接点と接触している導電性ポリシリコン線をさらに含むことを特徴とするイメージセンサ。
【請求項１１】
請求項１０に記載のイメージセンサであって、
前記ポリシリコン線および前記チャネルストップの上方に位置し、前記ポリシリコン線および前記チャネルストップに沿って延びる金属線と、
前記金属線と前記ポリシリコン線との間の一連の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１２】
請求項６に記載のイメージセンサであって、
画素の前記第１の列および前記第２の列は、第１の対の画素列を構成し、前記チャネルストップは、第１のチャネルストップであり、
前記イメージセンサは、
前記第１の対を含む、複数の対の画素列と、
前記第１のチャネルストップを含む、複数のチャネルストップであって、それぞれが、それぞれの対の画素列の前記画素列を分離するために、それぞれの対の画素列の前記画素列の間に配置され、それぞれのチャネルストップが、それぞれのＬＯＣＯＳ構造と、前記それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの領域とを含む、複数のチャネルストップと、
前記第１の導電性接点を含み、前記ＬＯＣＯＳ構造を通って延び、前記複数のチャネルストップの前記ドープされたシリコンの領域とオーミック接点を形成する、複数の導電性接点と、
をさらに含むことを特徴とするイメージセンサ。
【請求項１３】
請求項１２に記載のイメージセンサであって、
前記複数の対の画素列の上を、前記複数の対の画素列に対して斜めに横断する金属線をさらに含み、
前記複数の導電性接点は、前記金属線とそれぞれのＬＯＣＯＳ構造の下にある前記ドープされたシリコンのそれぞれの領域との間にあることを特徴とするイメージセンサ。
【請求項１４】
請求項１に記載のイメージセンサであって、
前記第１の導電性接点に電気的に結合され前記第１の導電性接点にバイアス電圧を供給し、前記バイアス電圧は撮像波長の関数として調整可能である、電源をさらに備え、
前記イメージセンサは赤と青の波長を含む波長範囲の撮像が可能であり、
前記電源は、前記青の波長のために前記第１の導電性接点に正バイアスをかけるように構成されることを特徴とするイメージセンサ。
【請求項１５】
請求項１４に記載のイメージセンサであって、
前記波長範囲は紫外（ＵＶ）波長を含み、
前記電源は、前記ＵＶ波長のために前記第１の導電性接点に正バイアスをかけるように構成されることを特徴とするイメージセンサ。
【請求項１６】
請求項１５に記載のイメージセンサであって、
前記波長範囲はさらに赤外（ＩＲ）波長を含むことを特徴とするイメージセンサ。
【請求項１７】
裏面照射型イメージセンサを作製する方法であって、
画素の第１の列および画素の第２の列を作製するステップであり、前記第１の列の画素のそれぞれのシリコンの第１の領域にドーピングし、前記第２の列の画素のそれぞれのシリコンの第２の領域にドーピングしてｎ型又はｐ型の第１のドーパント型を形成し、前記第１の領域と前記第２の領域はゲート酸化物と基板に直接隣接してこれらの間に配置される、ステップと、
前記画素の第１の列を前記画素の第２の列から分離するために、前記画素の第１の列と前記画素の第２の列との間に位置するチャネルストップを作製するステップであって、
シリコンの第３の領域をドープして前記第１のドーパント型がｎ型であればｐ型の第２のドーパント型を有し、前記第１のドーパント型がｐ型であればｎ型の第２のドーパント型を形成するステップ、および
前記ドープされたシリコンの前記第３の領域の上にＬＯＣＯＳ構造を形成するステップを含む、チャネルストップを作製するステップと、
前記ＬＯＣＯＳ構造を貫通する開口部をエッチングするステップと、
前記開口部に導電性材料を堆積させて、前記ドープされたシリコンの前記第３の領域とのオーミック接点を含む導電性接点を形成するステップと、
を含むことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、
前記導電性接点を接地に接続するステップをさらに含むことを特徴とする方法。
【請求項１９】
請求項１７に記載の方法であって、
前記導電性接点を、前記導電性接点に負のバイアスをかけるように構成できるプログラマブル電源に結合するステップをさらに含むことを特徴とする方法。
【請求項２０】
ターゲットからの反射光でイメージングセンサを照明するステップと、
前記イメージングセンサにおいて、前記イメージングセンサを照明しながら、対の画素列を含む複数の画素列に沿って時間領域積分（ＴＤＩ）を実行するステップであって、前記対の画素列はそれぞれのチャネルストップによって分離されたそれぞれの第１の画素列とそれぞれの第２の画素列を含む、ステップであり、前記第１の画素列の画素はゲート酸化膜と基板に直接隣接してこれらの間に配置されたドープされたシリコンのそれぞれの第１の領域を含み、前記第１の領域はｎ型又はｐ型の第１のドーパント型であり、前記第２の画素列の画素は前記ゲート酸化膜と前記基板に直接隣接してこれらの間に配置されたドープされたシリコンのそれぞれの第２の領域を含み、前記第２の領域は前記第１のドーパント型であり、
前記チャネルストップは、それぞれのＬＯＣＯＳ構造および前記それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの第３の領域を含み、前記それぞれのＬＯＣＯＳ構造の下にドープされたシリコンのそれぞれの第３の領域は前記第１のドーパント型がｎ型であればｐ型の第２のドーパント型を有し、前記第１のドーパント型がｐ型であればｎ型の第２のドーパント型を有し、
導電性接点は、前記ＬＯＣＯＳ構造を通って延び、複数の前記チャネルストップの前記ドープされたシリコンの領域とオーミック接点を形成する、時間領域積分（ＴＤＩ）を実行するステップと、
前記イメージングセンサを照明し、ＴＤＩを実行している間、前記導電性接点をバイアスするステップと、
を含むことを特徴とする撮像方法。
【請求項２１】
請求項２０に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点を接地するステップを含むことを特徴とする方法。
【請求項２２】
請求項２０に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点に負のバイアスを印加するステップを含むことを特徴とする方法。
【請求項２３】
請求項２０に記載の方法であって、
前記導電性接点をバイアスするステップは、前記導電性接点に正のバイアスを印加するステップを含むことを特徴とする方法。