【手続補正書】
【提出日】平成16年9月22日(2004.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配設された複数のメモリセルを含むメモリセルサブアレイと、前記メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号を伝達するローカルロウデコーダと、前記メモリセルサブアレイの各行のメモリセル及び前記ローカルロウデコーダにそれぞれ接続され、ロウ選択信号を伝達する複数のローカルワード線と、前記メモリセルサブアレイの各列のメモリセルにそれぞれ接続され、メモリセルのデータ入出力の際にデータ信号を伝達するビット線及び反転側ビット線からなる複数のビット線対と、前記メモリセルサブアレイの前記各ビット線対にそれぞれ接続され、前記ビット線対により伝達されるデータ信号の入出力が行われる複数のビット線周辺回路からなるビット線周辺回路群とをそれぞれ有する複数のメモリセルサブアレイ群と、
入力されたアドレスを、前記各メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号にデコードし、グローバルワード線を介して前記各ローカルロウデコーダに出力するグローバルロウデコーダと、
入力されたアドレスを、前記各メモリセルサブアレイの各列のメモリセルを選択するカラム選択信号にデコードし、複数のカラム選択信号線を介して前記各ビット線周辺回路に出力するカラムデコーダと、
入力されたアドレスを、前記各メモリセルサブアレイを選択する信号の基となる第１のブロック選択信号にデコードして出力するブロックデコーダと、
入力された初期アドレスに応じて、後続の動作サイクルにおいて所定ビット数のアドレスを所定シーケンスに基づいてクロックに同期して順次自動的に発生し、前記ブロックデコーダに出力するバーストカウンタと、
前記ブロックデコーダから入力された前記第１のブロック選択信号を、リードレイテンシに対応したタイミングの第２のブロック選択信号として順次出力し、かつ、前記第１のブロック選択信号を、リードレイテンシに対応した長さの信号であって、前記各ローカルロウデコーダに入力されて前記各ローカルロウデコーダによるロウ選択信号の伝達を制御する第３のブロック選択信号として出力する複数のブロックデコーダ選択時間調整回路と、
前記各ビット線周辺回路群の前記各ビット線周辺回路にローカルデータ線対を介してそれぞれ接続され、前記第２のブロック選択信号が入力されることにより、前記ローカルデータ線対を介したデータの入出力の可否を制御する複数のブロックスイッチと、
前記各ブロックスイッチを介して前記各ローカルデータ線対に接続されたデータバス及び反転側データバスからなるデータバス対と、
前記ビット線対、前記ビット線周辺回路、前記ローカルデータ線対、前記ブロックスイッチ及び前記データバス対を介して各メモリセルからデータを読み出し、増幅して出力するリード回路と、
入力されたデータを増幅して出力し、前記データバス対、前記ブロックスイッチ、前記ローカルデータ線対、前記ビット線周辺回路及び前記ビット線対を介して各メモリセルに書き込むライト回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記各ビット線周辺回路は、
前記ビット線及び反転側ビット線と前記ローカルデータ線及び反転側ローカルデータ線との間の接続及び切断を前記カラム選択信号の入力に基づき行うカラムスイッチと、
前記ビット線及び反転側ビット線をプリチャージするプリチャージ回路と、
前記ビット線及び反転側ビット線をイコライズするイコライズ回路と、
を備えた回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のビット線対と複数のローカルワード線との交差部に配設された複数のメモリセルを含むメモリセルサブアレイと、前記メモリセルサブアレイの各行を選択するロウ選択信号を伝達するローカルロウデコーダと、前記メモリセルサブアレイの前記各ビット線対にそれぞれ接続され、前記ビット線対により伝達されるデータ信号の入出力が行われる複数のビット線周辺回路からなるビット線周辺回路群とをそれぞれ有する複数のメモリセルサブアレイ群と、
入力されたアドレスをデコードして、前記各メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号を、グローバルワード線を介して前記各ローカルロウデコーダに出力するグローバルロウデコーダと、
入力されたアドレスをデコードして、前記各メモリセルサブアレイの各列のメモリセルを選択するカラム選択信号を、複数のカラム選択信号線を介して前記各ビット線周辺回路に出力するカラムデコーダと、
入力されたアドレスをデコードして、前記各メモリセルサブアレイを選択する信号の基となる第１のブロック選択信号を出力するブロックデコーダと、
入力された初期アドレスに応じて、後続の動作サイクルにおいて所定ビット数のアドレスを所定シーケンスに基づいてクロックに同期して順次自動的に発生し、前記ブロックデコーダに出力するバーストカウンタと、
前記ブロックデコーダから入力された前記第１のブロック選択信号を、リードレイテンシに対応したタイミングの第２のブロック選択信号として順次出力し、かつ、前記第１のブロック選択信号を、リードレイテンシに対応した長さの信号であって、前記各ローカルロウデコーダに入力されて前記各ローカルロウデコーダによるロウ選択信号の伝達を制御する第３のブロック選択信号として出力する複数のブロックデコーダ選択時間調整回路と、
前記各ビット線周辺回路群の前記各ビット線周辺回路にローカルデータ線対を介してそれぞれ接続され、前記第２のブロック選択信号が入力されることにより、前記ローカルデータ線対を介したデータの入出力の可否を制御する複数のブロックスイッチと、
前記各ブロックスイッチを介して前記各ローカルデータ線対に接続されたデータバス対と、
前記ビット線対、前記ビット線周辺回路、前記ローカルデータ線対、前記ブロックスイッチ及び前記データバス対を介して各メモリセルからデータを読み出し、増幅して出力するリード回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
入力されたデータを増幅して出力し、前記データバス対、前記ブロックスイッチ、前記ローカルデータ線対、前記ビット線周辺回路及び前記ビット線対を介して各メモリセルに書き込むライト回路をさらに備えたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記各ビット線周辺回路は、
前記ビット線対と前記ローカルデータ線対との間の接続及び切断を前記カラム選択信号の入力に基づき行うカラムスイッチと、
前記ビット線対をプリチャージするプリチャージ回路と、
前記ビット線対をイコライズするイコライズ回路と、
を備えた回路であることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記各ブロックデコーダ選択時間調整回路は、
前記第１のブロック選択信号が入力される第１のレジスタと、前記第１のブロック選択信号及び前記第１のレジスタの出力信号が入力される第１の２入力ＮＯＲ論理ゲートと、前記第１の２入力ＮＯＲ論理ゲートの出力信号が入力される第１のインバータとから構成された第１段の回路ブロックであって、前記ブロックデコーダ選択時間調整回路の最終段が前記第１段の回路ブロックである場合には、前記第１のレジスタの出力信号が前記第２のブロック選択信号となり、前記第１のインバータの出力信号が前記第３のブロック選択信号となる第１段の回路ブロックと、
第ｋ−１段（ｋは２以上の整数）のレジスタの出力信号が入力される第ｋのレジスタと、第ｋ−１段のインバータの出力信号及び前記第ｋのレジスタの出力信号が入力される第ｋの２入力ＮＯＲ論理ゲートと、前記第ｋの２入力ＮＯＲ論理ゲートの出力信号が入力される第ｋのインバータとから構成された第ｋ段の回路ブロックであって、前記ブロックデコーダ選択時間調整回路の最終段が前記第ｋ段の回路ブロックである場合には、前記第ｋのレジスタの出力信号が前記第２のブロック選択信号となり、前記第ｋのインバータの出力信号が前記第３のブロック選択信号となる第ｋ段の回路ブロックと、
を備えた回路であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記各ブロックデコーダ選択時間調整回路の前記回路ブロックの段数Ｍ（Ｍ＝１又はｋ）は、リードレイテンシに対応して設定されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記各ブロックデコーダ選択時間調整回路の前記回路ブロックの段数Ｍは、リードレイテンシと比例関係が成立するように設定されることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記各ブロックデコーダ選択時間調整回路の前記回路ブロックの段数Ｍは、リードレイテンシＮとＮ＝Ｍ＋３の比例関係が成立するように設定されることを特徴とする請求項６乃至８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記各ブロックデコーダ選択時間調整回路の前記回路ブロックの段数Ｍは、総て等しく設定されることを特徴とする請求項６乃至９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第２のブロック選択信号は、前記第１のブロック選択信号が前記各ブロックデコーダ選択時間調整回路に入力されたサイクルから、リードレイテンシに対応したサイクル数だけ遅れて出力される信号であり、
前記第３のブロック選択信号は、前記第１のブロック選択信号が前記各ブロックデコーダ選択時間調整回路に入力されたサイクルから、リードレイテンシに対応したサイクル数だけ遅れたサイクルが終了するまで選択状態を維持する信号であることを特徴とする請求項１乃至１０のいずれかに記載の半導体記憶装置。
【請求項１２】
前記複数のブロックデコーダ選択時間調整回路は、前記複数のメモリセルサブアレイ群及び前記複数のブロックスイッチに対応した個数だけ備えられており、前記各ブロックデコーダ選択時間調整回路には、前記第１のブロック選択信号がサイクルごとに順次入力されることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
【課題を解決するための手段】
本発明の第１の構成に係る半導体記憶装置によれば、
マトリクス状に配設された複数のメモリセルを含むメモリセルサブアレイと、上記メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号を伝達するローカルロウデコーダと、上記メモリセルサブアレイの各行のメモリセル及び上記ローカルロウデコーダにそれぞれ接続され、ロウ選択信号を伝達する複数のローカルワード線と、上記メモリセルサブアレイの各列のメモリセルにそれぞれ接続され、メモリセルのデータ入出力の際にデータ信号を伝達するビット線及び反転側ビット線からなる複数のビット線対と、上記メモリセルサブアレイの上記各ビット線対にそれぞれ接続され、上記ビット線対により伝達されるデータ信号の入出力が行われる複数のビット線周辺回路からなるビット線周辺回路群とをそれぞれ有する複数のメモリセルサブアレイ群と、
入力されたアドレスを、上記各メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号にデコードし、グローバルワード線を介して各ローカルロウデコーダに出力するグローバルロウデコーダと、
入力されたアドレスを、上記各メモリセルサブアレイの各列のメモリセルを選択するカラム選択信号にデコードし、複数のカラム選択信号線を介して上記各ビット線周辺回路に出力するカラムデコーダと、
入力されたアドレスを、上記各メモリセルサブアレイを選択する信号の基となる第１のブロック選択信号にデコードして出力するブロックデコーダと、
入力された初期アドレスに応じて、後続の動作サイクルにおいて所定ビット数のアドレスを所定シーケンスに基づいてクロックに同期して順次自動的に発生し、上記ブロックデコーダに出力するバーストカウンタと、
上記ブロックデコーダから入力された上記第１のブロック選択信号を、リードレイテンシに対応したタイミングの第２のブロック選択信号として順次出力し、かつ、上記第１のブロック選択信号を、リードレイテンシに対応した長さの信号であって、上記各ローカルロウデコーダに入力されて上記各ローカルロウデコーダによるロウ選択信号の伝達を制御する第３のブロック選択信号として出力する複数のブロックデコーダ選択時間調整回路と、
上記各ビット線周辺回路群の上記各ビット線周辺回路にローカルデータ線対を介してそれぞれ接続され、上記第２のブロック選択信号が入力されることにより、上記ローカルデータ線対を介したデータの入出力の可否を制御する複数のブロックスイッチと、
上記各ブロックスイッチを介して上記各ローカルデータ線対に接続されたデータバス及び反転側データバスからなるデータバス対と、
上記ビット線対、上記ビット線周辺回路、上記ローカルデータ線対、上記ブロックスイッチ及び上記データバス対を介して各メモリセルからデータを読み出し、増幅して出力するリード回路と、
入力されたデータを増幅して出力し、上記データバス対、上記ブロックスイッチ、上記ローカルデータ線対、上記ビット線周辺回路及び上記ビット線対を介して各メモリセルに書き込むライト回路と、を備えたことを特徴とし、この構成により、リードレイテンシに対応したバーストシーケンスによる各動作サイクルにおける読出し動作を同一のシーケンスにすることにより、システム回路の簡素化と、それに伴う動作解析の容易化を実現することができ、また、複数のリードレイテンシに対応可能で、バーストモード下の高速動作が可能な同期型ＳＲＡＭを提供することができ、さらに、バーストシーケンスによる読出し動作時のメモリセルによる消費電流の削減を図ることができる。
上記本発明の第１の構成に係る半導体記憶装置において、
上記各ビット線周辺回路は、
上記ビット線及び反転側ビット線と上記ローカルデータ線及び反転側ローカルデータ線との間の接続及び切断を上記カラム選択信号の入力に基づき行うカラムスイッチと、
上記ビット線及び反転側ビット線をプリチャージするプリチャージ回路と、
上記ビット線及び反転側ビット線をイコライズするイコライズ回路と、
を備えた回路であるものとするとよい。
上記本発明の第１の構成に係る半導体記憶装置を簡略化した本発明の第２の構成に係る半導体記憶装置によれば、
複数のビット線対と複数のローカルワード線との交差部に配設された複数のメモリセルを含むメモリセルサブアレイと、前記メモリセルサブアレイの各行を選択するロウ選択信号を伝達するローカルロウデコーダと、前記メモリセルサブアレイの前記各ビット線対にそれぞれ接続され、前記ビット線対により伝達されるデータ信号の入出力が行われる複数のビット線周辺回路からなるビット線周辺回路群とをそれぞれ有する複数のメモリセルサブアレイ群と、
入力されたアドレスをデコードして、前記各メモリセルサブアレイの各行のメモリセルを選択するロウ選択信号を、グローバルワード線を介して前記各ローカルロウデコーダに出力するグローバルロウデコーダと、
入力されたアドレスをデコードして、前記各メモリセルサブアレイの各列のメモリセルを選択するカラム選択信号を、複数のカラム選択信号線を介して前記各ビット線周辺回路に出力するカラムデコーダと、
入力されたアドレスをデコードして、前記各メモリセルサブアレイを選択する信号の基となる第１のブロック選択信号を出力するブロックデコーダと、
入力された初期アドレスに応じて、後続の動作サイクルにおいて所定ビット数のアドレスを所定シーケンスに基づいてクロックに同期して順次自動的に発生し、前記ブロックデコーダに出力するバーストカウンタと、
前記ブロックデコーダから入力された前記第１のブロック選択信号を、リードレイテンシに対応したタイミングの第２のブロック選択信号として順次出力し、かつ、前記第１のブロック選択信号を、リードレイテンシに対応した長さの信号であって、前記各ローカルロウデコーダに入力されて前記各ローカルロウデコーダによるロウ選択信号の伝達を制御する第３のブロック選択信号として出力する複数のブロックデコーダ選択時間調整回路と、
前記各ビット線周辺回路群の前記各ビット線周辺回路にローカルデータ線対を介してそれぞれ接続され、前記第２のブロック選択信号が入力されることにより、前記ローカルデータ線対を介したデータの入出力の可否を制御する複数のブロックスイッチと、
前記各ブロックスイッチを介して前記各ローカルデータ線対に接続されたデータバス対と、
前記ビット線対、前記ビット線周辺回路、前記ローカルデータ線対、前記ブロックスイッチ及び前記データバス対を介して各メモリセルからデータを読み出し、増幅して出力するリード回路と、
を備えたことを特徴とする。
上記本発明の第１の構成に係る半導体記憶装置において、入力されたデータを増幅して出力し、前記データバス対、前記ブロックスイッチ、前記ローカルデータ線対、前記ビット線周辺回路及び前記ビット線対を介して各メモリセルに書き込むライト回路をさらに備えたものとするとよい。
また、上記本発明の第１の構成に係る半導体記憶装置において、
前記各ビット線周辺回路は、
前記ビット線対と前記ローカルデータ線対との間の接続及び切断を前記カラム選択信号の入力に基づき行うカラムスイッチと、
前記ビット線対をプリチャージするプリチャージ回路と、
前記ビット線対をイコライズするイコライズ回路と、
を備えた回路であるものとするとよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】