(57)【要約】【課題】ターゲットマシンの構成を複雑化することなく、汎用性の高いＵＡＲＴを用いたクロスデバッグ環境を提供する。【解決手段】ターゲットマシン３において、識別回路１３は、ＵＡＲＴ１２で受信された８ビットのデータ（キャラクタ）の上位２ビットから、当該データがコマンド、アドレスまたは書込データのいずれであるかを識別する。コマンドデコーダ１９は、コマンドとなるデータをコマンドにデコードしてターゲットＣＰＵ１１に与える。また、アドレスレジスタ２０は、アドレスとなるデータを４回の受信で２４ビットのアドレスを蓄える。また、データレジスタ２１は、書込データとなるデータを１１回の受信で６４ビットの書込データを蓄える。これにより、ＵＡＲＴ１２のプロトコルを上記の回路によって実現することができ、当該プロトコルをソフトウェアで実現する場合のように、当該ソフトウェアを実行するＣＰＵやその周辺回路を別途必要としない。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＣＰＵ、当該ＣＰＵを動作させるプログラムおよび通信を行うＵＡＲＴを有する電子機器と、前記プログラムをデバッグするデバッガが搭載され、ＵＳＢによって通信するホストマシンと、前記電子機器と前記ホストマシンとの間に介在し、前記ＵＡＲＴによる信号と前記ＵＳＢによる信号の形式を相互に変換して前記電子機器と前記ホストマシンとの間でデータをやり取りする変換器とを備え、
前記電子機器は、
前記ＵＡＲＴで受信されたデータに基づいて、当該データがデバッグ用のコマンド、前記ＣＰＵに対して書き込みおよび読み出しする書込／読出データの格納領域を指定するアドレスまたは前記ＣＰＵに書き込まれる書込データのいずれであるかを識別する識別回路、
前記識別回路によって前記コマンドであると識別された前記データをデコードするデコード回路、ならびに
前記識別回路によって前記アドレスおよび前記書込データであると識別されたデータを蓄えるレジスタを有することを特徴とするデバッグシステム。
【請求項２】
前記レジスタは、前記データの複数回の受信によって規定ビットのアドレスを蓄えるアドレスレジスタと、前記データの複数回の受信によって規定ビットの書込データを蓄えるデータレジスタとであることを特徴とする請求項１に記載のデバッグシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスデバッグのために汎用のＵＡＲＴ（Universal Asynchronous Receiver and Transmitter）を有するターゲットマシンとしての電子機器およびホストマシンを備えたデバッグシステムに関するものである。
【背景技術】
【０００２】
クロス環境において、ホストマシンからターゲットマシン（組み込み機器）のプログラムを実行させてＣＰＵの動作および当該プログラムを検証するためにクロスデバッグが行われる（例えば特許文献１）。クロスデバッグには、ＪＴＡＧ（Joint Test Action Group）規格のインターフェースが用いられることが多い。
【０００３】
ところが、ターゲットマシンにおけるターゲットＣＰＵがＪＴＡＧポートを備えていても、ＪＴＡＧ規格のインターフェースが特殊であるため、汎用のインターフェースを備えたパーソナルコンピュータ（以降、ＰＣと称する）などをホストマシンとして用いる場合、汎用インターフェースとの変換回路が必要となる。そこで、汎用のインターフェースを用いたクロスデバッグも行われている。
【０００４】
ＵＳＢ（Universal Serial Bus）は現在最も普及しているＰＣ用の汎用シリアルインターフェースである。しかしながら、ＵＳＢケーブルをターゲットマシンに接続する場合、１２ＭＨｚ（またはその正数倍）のクロックが必要であるので、ターゲットマシンにそのクロックを発生する発振器を別途設けなければならない。
【０００５】
ＵＡＲＴを用いてキャラクタ単位で通信を行うシリアルインターフェース（ＳＩＯ）も広く普及している。ＳＩＯでは、そのクロック（ボーレート等）が１％程度の誤差を許容できることから、ＵＳＢに比べてターゲットマシンに専用の発振器を設ける可能性は低くなる。最近のＰＣのＩ／Ｏとしては、ＵＳＢが普及し、逆にＳＩＯが減ってきているが、ＵＳＢとＳＩＯとの変換用のケーブルが安価に入手できるので、ＳＩＯを用いることには不都合はない。
【特許文献１】特開平０５−２０１２２号公報（１９９３年１月２９日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的とすることろは、ターゲットマシンの構成を複雑化することなく、汎用性の高いＵＡＲＴを用いてクロスデバッグすることができる環境を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るデバッグシステムは、上記の課題を解決するために、ＣＰＵ、当該ＣＰＵを動作させるプログラムおよび通信を行うＵＡＲＴを有する電子機器と、前記プログラムをデバッグするデバッガが搭載され、ＵＳＢによって通信するホストマシンと、前記電子機器と前記ホストマシンとの間に介在し、前記ＵＡＲＴによる信号と前記ＵＳＢによる信号の形式を相互に変換して前記電子機器と前記ホストマシンとの間でデータをやり取りする変換器とを備え、前記電子機器が、前記ＵＡＲＴで受信されたデータに基づいて、当該データがデバッグ用のコマンド、前記ＣＰＵに対して書き込みおよび読み出しする書込／読出データの格納領域を指定するアドレスまたは前記ＣＰＵに書き込まれる書込データのいずれであるかを識別する識別回路、前記識別回路によって前記コマンドであると識別された前記データをデコードするデコード回路、ならびに前記識別回路によって前記アドレスおよび前記書込データであると識別されたデータを蓄えるレジスタを有することを特徴としている。
【０００８】
上記の構成では、ＵＡＲＴが受信するシリアルの受信データ（例えば８ビット）から、ＣＰＵに与えるためのコマンド、アドレスおよびデータを識別し、さらに、デコード回路およびレジスタを備えているので、コマンドについてはデコードし、コマンド以外のアドレスおよびデータはレジスタに蓄えることができる。これにより、電子機器の構成を複雑化することなく、汎用のＵＡＲＴを用いて、クロスデバッグ環境を提供することができる。
【０００９】
前記デバッグシステムにおいて、前記レジスタは、前記データの複数回の受信によって規定ビットのアドレスを蓄えるアドレスレジスタと、前記データの複数回の受信によって規定ビットの書込データを蓄えるデータレジスタとであることが好ましい。これにより、ＵＡＲＴで通常受信する８ビットのデータから、複数の受信でアドレス（例えば２４ビット）および書込データ（例えば６４ビット）を得ることができる。
【発明の効果】
【００１０】
本発明に係るＵＡＲＴを備えたデバッグシステムは、以上のように、ＣＰＵ、当該ＣＰＵを動作させるプログラムおよび通信を行うＵＡＲＴを有する電子機器と、前記プログラムをデバッグするデバッガが搭載され、ＵＳＢによって通信するホストマシンと、前記電子機器と前記ホストマシンとの間に介在し、前記ＵＡＲＴによる信号と前記ＵＳＢによる信号の形式を相互に変換して前記電子機器と前記ホストマシンとの間でデータをやり取りする変換器とを備え、前記電子機器が、前記ＵＡＲＴで受信されたデータに基づいて、当該データがデバッグ用のコマンド、前記ＣＰＵに対して書き込みおよび読み出しする書込／読出データの格納領域を指定するアドレスまたは前記ＣＰＵに書き込まれる書込データのいずれであるかを識別する識別回路、前記識別回路によって前記コマンドであると識別された前記データをデコードするデコード回路、ならびに前記識別回路によって前記アドレスおよび前記書込データであると識別されたデータを蓄えるレジスタを有しているので、電子機器の構成を複雑化することなく、汎用のＵＡＲＴを用いることができる。したがって、組み込み機器をデバッグするクロスデバッグ環境を低コストで提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態について図１〜図９に基づいて説明すると、以下の通りである。
【００１２】
図１に示すように、本実施の形態に係るクロスデバッグシステム１は、ホストマシン２と、ターゲットマシン３と、変換器４と、ＵＳＢケーブル５と、ＳＩＯケーブル６とを備えている。
【００１３】
ホストマシン２は、ＰＣなどのコンピュータ装置で構成され、ＵＳＢポートを備えている。ターゲットマシン３は、組み込み機器であり、ＳＩＯポートを備えている。ホストマシン２のＵＳＢポートにはＵＳＢケーブル５が接続され、ターゲットマシン３のＳＩＯポートにはＳＩＯケーブル６が接続されている。
【００１４】
また、ＵＳＢケーブル５とＳＩＯケーブル６とは、変換器４を介して接続されている。変換器４は、ＵＳＢケーブル５とＳＩＯケーブル６との信号の形式を相互に変換する。これにより、ホストマシン２とターゲットマシン３とは、異なるケーブルによっても相互に通信して、データのやり取りを行うことが可能となる。このような変換器４は、安価かつ容易に入手できるので、容易に上記のようなクロスデバッグシステム１を構築することができる。
【００１５】
ホストマシン２は、ターゲットマシン３が有する後述のターゲットＣＰＵ１１（図２参照）が実行するプログラムをデバッグして、ターゲットＣＰＵ１１の動作を検証するために、クロスデバッガ（デバッグソフトウェア）を搭載している。ホストマシン２は、このクロスデバッガを実行することにより、所定のコマンドをターゲットＣＰＵ１１に実行させたり、ホストマシン２からターゲットマシン３にデータをライトしたり、ターゲットマシン３からホストマシン２にデータをリードしたりすることができる。
【００１６】
続いて、ターゲットマシン３について詳細に説明する。
【００１７】
図２に示すように、ターゲットマシン３は、ターゲットＣＰＵ１１、ＵＡＲＴ１２、識別回路１３、出力回路１４、ＡＮＤゲート１５〜１７、コマンドレジスタ１８、コマンドデコーダ１９、アドレスレジスタ２０およびデータレジスタ２１を備えている。また、ターゲットマシン３は、図示はしないが、ターゲットＣＰＵ１１が実行するプログラムを格納するＲＯＭやデータの読み書きを行うためのメインメモリを備えている。
【００１８】
ＵＡＲＴ１２は、受信部１２１および送信部１２２を有している。
【００１９】
受信部１２１は、８ビットで１キャラクタを構成するシリアルの受信データＳＲＩＮを受信する回路である。受信部１２１は、受信データＳＲＩＮのビット列を受信バッファで受け取り、ビット列に含まれるスタートビットを検出した上でビット列から８ビットの受信データＲＤを取り出してパラレルに変換し、データバスバッファを介して出力する。また、受信部１２１は、受信データＳＲＩＮが受信されたことを示す制御信号として受信レディ信号ＲＲを出力する。
【００２０】
送信部１２２は、ターゲットＣＰＵ１１から出力回路１４を経て入力されたパラレルのデータをデータバスバッファで受け取り、送信バッファでシリアルに変換してから、キャラクタの先頭にスタートビットを付加して送信データＳＲＯＵＴとして出力する。また、受信部１２２は、送信部１２２に送信すべきデータがないときにＨとなるエンプティ信号ＥＭＰを出力する。
【００２１】
識別回路１３は、受信部１２１から出力されるキャラクタにおける上位２ビットによって、当該キャラクタに含まれる残りの６ビットのデータがコマンド、アドレスおよび書込データのいずれであるかを識別する。キャラクタは、図３に示すように、上位２ビットが“００”である場合はアドレスであり、上位２ビットが“０１”である場合は書込データであり、上位２ビットが“０ｃ６”である場合はコマンドである。ここで、図３に示すａ０〜ａ５、ｄ０〜ｄ５、およびｃ０〜ｃ６は、“０”または“１”である。このように、コマンドの最上位ビットは“１”であるが、アドレスおよび書込データの最上位ビットは“０”であるので、識別回路１３は、最上位ビットのみでコマンドか否かを識別することができる。
【００２２】
識別回路１３は、受信レディ信号ＲＲがアクティブ（Ｈ）である期間に、データがコマンドであると識別するとＨの識別信号をＡＮＤゲート１５に出力し、データがアドレスであると識別するとＨの識別信号をＡＮＤゲート１６に出力し、データが書込データであると識別するとＨの識別信号をＡＮＤゲート１７に出力する。識別回路１３は、このような識別信号を出力するために、ＡＮＤゲートによって構成されている。
【００２３】
ＡＮＤゲート１５は、入力される上記の識別信号がＨである期間に、ＵＡＲＴ１２の受信部１２１から出力される７ビットのデータをコマンドレジスタ１８に出力する。コマンドレジスタ１８は、図６に示すように、７ビット（ｃ０〜ｃ６）のデータをコマンドデータとして蓄える。
【００２４】
コマンドデコーダ１９は、コマンドレジスタ１８に蓄えられたコマンドデータをデコードしてターゲットＣＰＵ１１のデバッグコマンド入力端子ＤＢＧＣＯＭに出力する。図７に、クロスデバッグのために用意されているコマンドを示す。図７において、ビットの“０”は書き込み（Ｗ）を示す、ビットの“１”は読み出し（Ｒ）、アドレス内容における“Ｄ”はビットデータを示している。
【００２５】
出力回路１４は、ターゲットＣＰＵ１１から読み出される読出データＲＤＡＴＡの出力を制御する回路である。この出力回路１４は、ターゲットＣＰＵ１１からのデータレディ信号ＤＲ、コマンドデコーダ１９からの読出信号および送信部１２２からのエンプティ信号ＥＭＰがともにＨとなるときに、読出データＲＤＡＴＡを送信部１２２に出力する。上記のデータレディ信号ＤＲは、ターゲットＣＰＵ１１がデータの読み出しコマンドを実行するときにＨとなる。また、上記の読出信号は、コマンドデコーダ１９から、データの読み出しコマンドの出力時に併せて出力される。
【００２６】
ＡＮＤゲート１６は、入力される上記の識別信号がＨである期間に、ＵＡＲＴ１２の受信部１２１から出力される６ビットのデータをアドレスレジスタ２０に出力する。
【００２７】
アドレスレジスタ２０は、図４に示すように、連続する４つのキャラクタ（第１〜第４キャラクタ）からなる２４ビットのデータをアドレスとして格納している。このため、アドレスレジスタ２０は、６ビットのバレルシフタとして機能することにより、キャラクタが入力される毎（上記の識別信号がＨとなる毎）に、すでに格納しているキャラクタを６ビット分シフトさせ、新たに入力されるキャラクタの格納領域を確保している。また、アドレスレジスタ２０は、コマンドデコーダ１９がアドレスの読み出しを指示するコマンドを出力するときに併せて出力されるクリア信号によってクリアされる。
【００２８】
アドレスレジスタ２０に格納された２４ビットのアドレスは、デバッグ用のアドレスとして、ターゲットＣＰＵ１１のデバッグアドレス入力端子ＤＢＧＡＤＤに読み出される。
【００２９】
ＡＮＤゲート１７は、入力される上記の識別信号がＨである期間に、ＵＡＲＴ１２の受信部１２１から出力される６ビットのデータをデータレジスタ２１に出力する。
【００３０】
データレジスタ２１は、図５に示すように、連続する１１のキャラクタ（第１ないし第１１キャラクタ）からなる６６ビットのデータのうち、下位から６４ビットを書込データとして格納している。このため、データレジスタ２１は、６ビットのバレルシフタとして機能することにより、キャラクタが入力される毎（上記の識別信号がＨとなる毎）に、すでに格納しているキャラクタを６ビット分シフトさせ、新たに入力されるキャラクタの格納領域を確保している。また、データレジスタ２１は、コマンドデコーダ１９がデータの書き込みを指示するコマンドを出力するときに併せて出力されるクリア信号によってクリアされる。
【００３１】
なお、データレジスタ２１において、データ長は３ビットで表される。具体的には、“０００”はビットを表し、“００１”はバイトを表している。また、“０１０”はワード（１６ビット）を表し、“０１１”はＬワード（３２ビット）を表し、“１１１”はＤワード（６４ビット）を表している。
【００３２】
データレジスタ２１に格納された６４ビットのアドレスは、書込データとして、ターゲットＣＰＵ１１のデバッグデータ入力端子ＤＢＧＤＡＴＡに読み出される。
【００３３】
ターゲットＣＰＵ１１は、コマンドを実行した結果として、ターゲットマシン３のステータス（状態）を示すデータを図示しないメインメモリ（例えばＳＲＡＭ）または内部のレジスタに格納する。このステータスを示すデータ（ターゲットステータス）は、図８に示すように、ビット２〜５がそれぞれエラーステータスを示し、ビット０，１（Ａ）がブレークポイントのヒット状態を示し、ビット７，６（Ｂ）がプログラムの実行状態を示している。
【００３４】
Ａが“００”であるとき、ブレークポイントにヒットしなかったことを示す。Ａが“０１”であるとき、２つのブレークポイントのうちのブレークポイント０がヒットしたことを示し、Ａが“１０”であるとき、もう１つのブレークポイント１がヒットしたことを示す。また、Ａが“１１”であるとき、両方のブレークポイント０，１がヒットしたことを示す。
【００３５】
Ｂが“００”であるとき、プログラムの実行が停止していることを示し、Ｂが“０１”であるとき、プログラムの実行がエラーにより停止していることを示す。Ｂが“１０”であるとき、プログラムが実行状態にあることを示す。また、Ｂが“１１”であるとき、プログラムが実行時における一時停止状態にあることを示す。
【００３６】
上記のように構成されるターゲットマシン３は、識別回路１３、出力回路１４、ＡＮＤゲート１５〜１７、コマンドレジスタ１８、コマンドデコーダ１９、アドレスレジスタ２０およびデータレジスタ２１を備えることにより、８ビットの受信データＳＲＩＮから、ターゲットＣＰＵ１１に与えるためのコマンド、アドレスおよびデータを生成することから、ＵＡＲＴのソフトウェアによるプロトコルと同等の機能を実現している（ハードウェアプロトコル）。
【００３７】
続いてターゲットマシン３の動作について説明する。
【００３８】
まず、ホストマシン２から８ビット単位でデータが送信されてくると、ＵＡＲＴ１２の受信部１２１から受信データＳＲＩＮの上位２ビットが抜き出され、識別回路１３に与えられる。識別回路１３は、この上位２ビットから、受信データＳＲＩＮがコマンド、アドレスおよび書込データのいずれであるかを識別する。
【００３９】
ターゲットマシン３においては、まず、アドレスレジスタ２０にアドレスが設定され、続いてデータレジスタ２１にデータが設定された後に、コマンドデコーダ１９でコマンドがデコードされる。ここで、コマンドがターゲットマシン３へのデータの書き込みを指示するものであれば、データレジスタ２１に設定されたデータがターゲットマシン３の指定の領域に書き込まれる。また、コマンドがターゲットマシン３からのデータの読み出しを指示するものであれば、指定された領域のデータが読み出される。このような一連の処理が行われると、再び、アドレスの設定に処理が移行する。このようなサイクルで上記のハードウェアプロトコルの処理が行われる。
【００４０】
なお、コマンドがアドレスまたは書込データを必要としないもの（例えば、停止（STOP）コマンドや初期化（INITIALIZE）コマンドなど）であるときは、コマンドの実行前にアドレスまたはデータの設定が行われない。
【００４１】
受信データＳＲＩＮがアドレスであると識別された場合は、受信部１２１においてパラレルに変換された６ビットのデータがＡＮＤゲート１６を介してアドレスレジスタ２０に４キャラクタ分保存される。また、受信データＳＲＩＮが書込データであると識別された場合は、受信部１２１からのパラレルの６ビットのデータがＡＮＤゲート１７を介してデータレジスタ２１に１１キャラクタ分保存される。
【００４２】
受信データＳＲＩＮがコマンドであると識別された場合は、受信部１２１においてパラレルに変換された６ビットのデータがＡＮＤゲート１５を介してコマンドレジスタ１８に一旦保存される。このデータがコマンドデコーダ１９でデコードされると、デコードされたコマンドがターゲットＣＰＵ１１に与えられる。このコマンドは、ターゲットＣＰＵ１１内のカーネルに、必要に応じてアドレスまたは書込データとともに渡される。
【００４３】
ターゲットＣＰＵ１１は、図７に示すように用意されている各種のコマンドを実行する。特に、ターゲットＣＰＵ１１は、ブレークポイントを設定するコマンドを実行するときには、アドレスレジスタ２０に設定されたアドレスを読み出して、ターゲットＣＰＵ１１内のブレークポイントアドレスレジスタにブレークポイントを指定するためのアドレスとして設定する。
【００４４】
また、ターゲットＣＰＵ１１は、ターゲットマシン３における指定された対象にデータを書き込むコマンドを実行するときには、アドレスレジスタ２０に設定されたアドレスと、データレジスタ２１に設定された書込データを読み出して、当該書込データをメインメモリの上記のアドレスに書き込む。ターゲットＣＰＵ１１は、このアドレスの上位の２または３ビットにより、書き込みの対象を特定する。例えば、メインメモリ（ＳＲＡＭなど）に書込データを書き込む場合、アドレスの上位３ビットが全て“０”となっている。
【００４５】
さらに、ターゲットＣＰＵ１１は、ターゲットマシン３の指定された対象（アドレスレジスタ２０、データレジスタ２１、ターゲットＣＰＵ１１のカーネル、ターゲットＣＰＵ１１の内部レジスタ、Ｉ／Ｏ、メインメモリなど）からデータを読み出すコマンドを実行するときには、指定された対象からデータを読み出して、読出データＤＲとして出力回路１４に出力する。
【００４６】
また、コマンドは、デバッグのために設けられているので、ターゲットＣＰＵ１１の内部レジスタやターゲットマシン３におけるＩ／Ｏやその他のメモリなども動作を確認するための対象となる。
【００４７】
データ（ワード）の読み出しは、図９（ａ）に示すように、１バイト単位の８つのキャラクタ（第１ないし第８キャラクタ）からなる６４ビットの書込データが読み出される。また、アドレスの読み出しは、図９（ｂ）に示すように、１バイト単位の８つのキャラクタ（第１ないし第３キャラクタ）からなる２４ビットの書込データが読み出される。
【００４８】
また、ターゲットＣＰＵ１１は、データレジスタ２１から書込データを読み込んだとき、図９（ｃ）に示すように、書込データを構成するＳＩＯ転送データ信号（受信データＳＲＩＮ）が、パリティビットおよびストップビットを含む単一キャラクタの期間がＬであるときに受信エラーと認識する。そして、ターゲットＣＰＵ１１は、受信エラーと認識したときに、図８に示すエラーステータスのうち、ＳＩＯエラーを示すビットを“１”に書き替える。
【００４９】
さらに、ターゲットＣＰＵ１１は、コマンドがターゲットステータスの読み出しを指示するものであるとき、図９（ｄ）に示すように、コマンド（最終コマンド）によってターゲットステータスの読み出しが指示されると、指定された対象（例えばメインメモリ）から図８に示す４ビットのエラーステータスが読み出される。図９（ｄ）において、Ｅ１はオーバーランエラーを示し、Ｅ２はフレーミングエラーを示し、Ｅ３はパリティエラーを示し、Ｅ４は上記のＳＩＯエラーを示す。
【００５０】
以上のように、本実施例のターゲットマシン３は、ＵＡＲＴ１２を備えるとともに、識別回路１３、出力回路１４、ＡＮＤゲート１５〜１７、コマンドレジスタ１８、コマンドデコーダ１９、アドレスレジスタ２０およびデータレジスタ２１からなる回路をＵＡＲＴ１２のハードウェアプロトコルとして備えている。これにより、ＵＡＲＴ１２のプロトコルをソフトウェアで実現する場合のように、当該ソフトウェアを実行するＣＰＵやその周辺回路を別途必要とすることがなく、上記の回路を備えるだけでよい。また、ターゲットマシン３は、上記のように構成されることにより、コマンドをデコードし、コマンド以外のアドレスおよびデータをレジスタ２０，２１に蓄えることができる。それゆえ、ターゲットマシン３の構成を複雑化することなく、汎用のＳＩＯケーブル６を用いて、クロスデバッグ環境を提供することができる。
【００５１】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５２】
本発明のＵＡＲＴを備えた電子機器は、ＵＡＲＴと、ＵＡＲＴで受信されたデータ（キャラクタ）から、コマンド、アドレス、書込データを識別する識別回路と、複数回の受信で規定ビットのアドレスを蓄えるアドレスレジスタと、複数回の受信で規定ビットのデータを蓄えるデータレジスタとを備えているので、ＣＰＵを別途必要とするＵＡＲＴのソフトウェアプロトコルが必要なく簡素な構成で汎用のＳＩＯインターフェースを用いるクロスデバッグ環境を提供することができ、組み込み機器のデバッグに好適に利用できる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の一形態を示すクロスデバッグシステムの構成を示すブロック図である。
【図２】上記クロスデバッグシステムにおけるターゲットマシンの構成を示すブロック図である。
【図３】上記ターゲットマシンの識別回路において識別されるアドレス、書込データおよびコマンドを示す図である。
【図４】上記ターゲットマシンのアドレスレジスタに蓄えられるアドレスの構造を示す図である。
【図５】上記ターゲットマシンのデータレジスタに蓄えられるデータの構造を示す図である。
【図６】上記ターゲットマシンのコマンドレジスタに蓄えられるデータの構造を示す図である。
【図７】上記ターゲットマシンのターゲットＣＰＵで実行されるコマンドの詳細を示す図である。
【図８】上記ターゲットマシンのターゲットＣＰＵで設定されるターゲットマシンのステータスを示す図である。
【図９】（ａ）ないし（ｄ）はそれぞれ上記ターゲットマシンの動作を示す図である。
【符号の説明】
【００５４】
１    クロスデバッグシステム（デバッグシステム）
２    ホストマシン
３    ターゲットマシン（電子機器）
４    変換器
６    ＳＩＯケーブル（通信線）
１１    ターゲットＣＰＵ（ＣＰＵ）
１２    ＵＡＲＴ
１３    識別回路
１８    コマンドレジスタ
１９    コマンドデコーダ（デコード回路）
２０    アドレスレジスタ（レジスタ）
２１    データレジスタ（レジスタ）
【図１】
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【図２】
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【図３】
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【図４】
2010086318.tif 000006
【図５】
2010086318.tif 000007
【図６】
2010086318.tif 000008
【図７】
2010086318.tif 000009
【図８】
2010086318.tif 000010
【図９】
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