(57)【要約】【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。【選択図】図５
2010183015.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１方向に延びる電源配線と、
前記電源配線の電圧によって駆動されるように前記半導体基板上に設けられ、かつ第１および第２ゲートを含む回路とを備え、
前記第１および第２ゲートのそれぞれは、前記第１方向と交差する第２方向に延びる第１および第２端部領域を含み、前記第１および第２端部領域の各々の一方端は前記電源配線に面し、前記第１および第２端部領域は前記第１方向において互いに第１間隔を空けて配列されており、さらに
前記第１および第２端部領域の間の少なくとも一部を埋め、かつ平面視において前記第２方向に沿って前記第１および第２端部領域の間を通る空隙部を有する絶縁膜と、
前記電源配線上に設けられ、平面視において前記第１および第２端部領域の間の領域の前記第２方向に沿った延長領域から離れて配置された電源コンタクトとを備えた、半導体装置。
【請求項２】
前記空隙部の内部に前記電源コンタクトの少なくとも一部の材料と同じ材料が付着している、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２ゲートのそれぞれは、前記第２方向に延びる第１および第２延在領域を含み、
前記第１端部領域の他方端と前記第１延在領域の一方端とが接続され、
前記第２端部領域の他方端と前記第２延在領域の一方端とが接続され、
前記第１および第２延在領域は前記第１方向において互いに第２間隔を空けて配列され、前記第２間隔は前記第１間隔よりも大きい、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２延在領域の間に、前記電源コンタクトの電圧と異なる電圧が印加される回路コンタクトをさらに備えた、請求項３に記載の半導体装置。
【請求項５】
前記回路は第３ゲートを含み、
前記第３ゲートは、前記第２方向に延びる第３端部領域を含み、
前記第３端部領域の一方端は前記電源配線に面し、前記第２および第３端部領域は前記第１方向において互いに第３間隔を空けて配列されており、
前記電源コンタクトは、平面視において、前記第２および第３端部領域と、前記第２および第３端部領域の間の領域とからなる領域の前記第２方向に沿った延長領域の内側に配置されている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第３ゲートは、前記第２方向に延びる第３延在領域を含み、
前記第２および第３延在領域は前記第１方向において互いに第４間隔を空けて配列され、前記第４間隔は前記第３間隔よりも小さい、請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に設けられた第１方向に延びる電源配線と、
前記電源配線の電圧によって駆動されるように前記半導体基板上に設けられ、かつ第１〜第５ゲートを含む回路とを備え、
前記第１〜第５ゲートのそれぞれは、前記第１方向と交差する第２方向に延び、かつ各々の一方端が前記電源配線に面し、かつ前記第１方向に順に並ぶ第１〜第５端部領域と、前記第２方向に延び、かつ前記第１方向に順に並ぶ第１〜第５延在領域とを含み、
前記第１端部領域の他方端と前記第１延在領域の一方端とが接続され、
前記第２端部領域の他方端と前記第２延在領域の一方端とが接続され、
前記第３端部領域の他方端と前記第３延在領域の一方端とが接続され、
前記第４端部領域の他方端と前記第４延在領域の一方端とが接続され、
前記第５端部領域の他方端と前記第５延在領域の一方端とが接続され、
前記第１および第２端部領域と、前記第１および第２延在領域と、前記第２および第３端部領域と、前記第２および第３延在領域とのそれぞれは、前記第１方向において互いに第１〜第４間隔を空けて配列され、前記第３および第４端部領域と、前記第３および第４延在領域と、前記第４および第５端部領域と、前記第４および第５延在領域とのそれぞれは、前記第１方向において互いに前記第１〜第４間隔を空けて配列され、前記第２間隔は前記第１および第４間隔の各々よりも大きく、前記第１および第４間隔の各々は前記第３間隔よりも小さく、さらに
前記電源配線上に設けられ、平面視において前記第１および第２端部領域の間の領域と前記第３および第４端部領域の間の領域との各々の前記第２方向に沿った延長領域から離れて配置された電源コンタクトを備えた、半導体装置。
【請求項８】
前記第１および第２ゲートと、前記第２および第３ゲートと、前記第３および第４ゲートと、前記第４および第５ゲートとの各々の間の、前記第２間隔を有する領域および前記第３間隔を有する領域に回路コンタクトをさらに備え、
前記回路コンタクトは、前記第１方向に沿って千鳥状に配置されている、請求項７に記載の半導体装置。
【請求項９】
前記第１〜５延在領域の他方端に接続され、かつ前記第１方向に延びる接続ゲートと、
前記接続ゲートに接続された複数コンタクトとをさらに備え、
前記複数コンタクトを結んだ線分を中心線として、前記電源配線と、前記第１〜第５ゲートと、前記接続ゲートと、前記電源コンタクトと、前記回路コンタクトとが線対称となるようにレイアウトされた、請求項８に記載の半導体装置。
【請求項１０】
前記回路は、インバータ、ＮＡＮＤ回路およびＮＯＲ回路の少なくともいずれかを含む、請求項１〜９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板上に設けられた電源配線を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置におけるチップ面積の縮小に対応するために、たとえば以下のようなレイアウト技術が提案されている。
【０００３】
特開平７−１３０９５９号公報（特許文献１）によれば、マスク・レイアウトに配置されている基板用コンタクトのうち、隣接する２つの素子に挟まれた基板用コンタクトが除去される。また特開平６−３３２９８２号公報（特許文献２）によれば、補助図形内に存在するコンタクトが削除され、指定されたコンタクト数に応じて上記補助図形のサイズが調整され、コンタクト再配置後に上記補助図形が削除される。また特開２００６−１５６９９８号公報（特許文献３）によれば、パターン処理領域に設定された禁止領域に重なるダミーパターンが削除される。また特開２００４−７１７３６号公報（特許文献４）によれば、拡散領域に設けられるコンタクト間に障害が発生しやすい部分が予測され、この部分を迂回する迂回パターンを有する配線パターンが使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１３０９５９号公報
【特許文献２】特開平６−３３２９８２号公報
【特許文献３】特開２００６−１５６９９８号公報
【特許文献４】特開２００４−７１７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３において、隣接ゲート電極間の距離が迫ってくると、隣接ゲート電極間のコンタクト層間膜内にボイドが発生し、その間に設けられるコンタクトがボイドを通じて短絡する不具合が起こるという問題認識がなく、当然にその解決手段の記載もない。特許文献４に関しては、メモリセル用のコンタクトに対する対策が記載されているものであり、ロジックセルに対してどのように具体的にレイアウトすべきかは記載がない。よってロジックセルに対してレイアウト的な工夫を行なってボイドの短絡の不具合を避けつつ、面積拡大を抑え、ロジック動作に必要なコンタクトを設ける具体的な方法に関しての開示がない。
【０００６】
チップ面積を縮小するためにゲート間距離が小さくされると、ゲート間を絶縁膜によって完全に埋め込むことができず、絶縁膜の内部にゲート間領域に沿って延びる空隙部が生じる。上記従来の技術によれば、この空隙部によってコンタクト間が短絡されることがあるという問題がある。
【０００７】
それゆえ本発明の目的は、チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態における半導体装置は、半導体基板と、電源配線と、回路と、絶縁膜と、電源コンタクトとを有する。電源配線は、半導体基板上に設けられており、第１方向に延びている。回路は、電源配線の電圧によって駆動されるように半導体基板上に設けられ、かつ第１および第２ゲートを含む。第１および第２ゲートのそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域を含む。第１および第２端部領域の各々の一方端は、電源配線に面している。第１および第２端部領域は、第１方向において互いに第１間隔を空けて配列されている。絶縁膜は、第１および第２端部領域の間の少なくとも一部を埋め、平面視において第２方向に沿って第１および第２端部領域の間を通る空隙部を有する。電源コンタクトは、電源配線上に設けられ、平面視において第１および第２端部領域の間の領域の第２方向に沿った延長領域から離れて配置されている。
【発明の効果】
【０００９】
本実施の形態によれば、電源コンタクトは、第１および第２端部領域の間の領域の第２方向に沿った延長領域から離れて配置される。よって電源コンタクトは、第２方向に沿って第１および第２端部領域の間を通る空隙部を避けるように配置される。これにより、空隙部によって電源コンタクトが他のコンタクトと短絡されることが防止される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す論理回路図である。
【図２】本発明の実施の形態１における半導体装置が有する論理素子の構成を概略的に示す等価回路図である。
【図３】本発明の実施の形態１における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図４】図３の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図５】図４の一部拡大図である。
【図６】図５の線ＶＩ−ＶＩに沿う概略断面図である。
【図７】図６の絶縁膜の形成の様子を示す概略断面図である。
【図８】本発明の実施の形態１の変形例における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図９】図８の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図１０】本発明の実施の形態２における半導体装置が有する論理素子の構成を概略的に示す等価回路図である。
【図１１】本発明の実施の形態２における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図１２】図１１の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図１３】本発明の実施の形態２の変形例における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図１４】図１３の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図１５】本発明の実施の形態３における半導体装置が有する論理素子の構成を概略的に示す等価回路図である。
【図１６】本発明の実施の形態３における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図１７】図１６の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図１８】本発明の実施の形態３の変形例における半導体装置が有する論理素子の金属配線のレイアウトを概略的に示す部分平面図である。
【図１９】図１８の論理素子におけるゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【図２０】本発明の実施の形態４における半導体装置のゲートおよび活性領域のレイアウトを概略的に示す部分平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置は、複数のインバータ（ＮＯＴ回路）ＬＩＶと、電源線ＰＬｄ、ＰＬｇとを有する。電源線ＰＬｄおよびＰＬｇのそれぞれは、電源電圧Ｖｄｄおよび接地電圧ＧＮＤを供給するためのものである。複数のインバータＬＩＶの各々は、電源電圧Ｖｄｄおよび接地電圧ＧＮＤによって駆動されるように、電源線ＰＬｄおよびＰＬｇに接続されている。また複数のインバータＬＩＶは、互いに直列に接続されることでインバータチェーンを構成している。
【００１２】
図２を参照して、インバータＬＩＶは、入力Ａに対してＮＯＴ演算を行ない出力Ｆを出力する論理素子である。またインバータＬＩＶの等価回路は、ｐＭＯＳ(Metal Oxide Semiconductor)トランジスタＴＲｐおよびｎＭＯＳトランジスタＴＲｎを有する。
【００１３】
主に図３〜図６を参照して、本実施の形態の半導体装置は、半導体基板ＳＢと、拡散層配線（電源配線）Ｐａ、Ｐｂと、拡散層領域Ｄａ、Ｄｂと、ゲート部ＧＰと、層間絶縁膜ＩＬＤと、素子分離絶縁膜ＩＳＬと、電源コンタクトＣＰａ、ＣＰｂと、回路コンタクトＣＣａ〜ＣＣｃと、メタル線ＭＬと、サイドウォールＳＷとを有する。
【００１４】
メタル線ＭＬ（図３）は、層間絶縁膜ＩＬＤ（図６）上に設けられ、電源メタル線ＭＰａ、ＭＰｂと、回路メタル線ＭＣと、ゲートメタル線ＭＧとを有する。電源メタル線ＭＰａおよびＭＰｂの各々は、第１方向（図３における横方向）に延びている。また電源メタル線ＭＰａおよびＭＰｂは、第１方向と交差する第２方向（図３における縦方向）に互いに間隔を空けて配列されている。電源メタル線ＭＰａおよびＭＰｂのそれぞれは、電源電圧Ｖｄｄおよび接地電圧ＧＮＤが印加されるためのものである。回路メタル線ＭＣおよびゲートメタル線ＭＧは、電源メタル線ＭＰａおよびＭＰｂの間に配置されている。
【００１５】
拡散層配線ＰａおよびＰｂ（図４）の各々は、半導体基板ＳＢ（図６）上において導電型不純物が拡散された領域であり、第１方向（図４における横方向）に延びている。また拡散層配線ＰａおよびＰｂは、第２方向（図４における縦方向）において互いに間隔を空けて配列されている。
【００１６】
拡散層領域Ｄａ、Ｄｂ（図４）は、拡散層配線ＰａおよびＰｂの間に配置されている。拡散層領域Ｄａは拡散層配線Ｐａおよび拡散層領域Ｄｂに挟まれている。また拡散層領域Ｄｂは拡散層配線Ｐｂおよび拡散層領域Ｄａに挟まれている。拡散層配線Ｐａ、Ｐｂ、拡散層領域ＤａおよびＤｂは、互いに素子分離絶縁膜ＩＳＬによって分離されている。拡散層領域ＤａおよびＤｂの各々の導電型は互いに反対である。
【００１７】
ゲート部ＧＰ（図４）は、互いに電気的に接続された第１〜第５ゲートＧ１〜Ｇ５を有する。第１〜第４ゲートＧ１〜Ｇ４（図５）のそれぞれは、第１〜第４端部領域ＲＡ１〜ＲＡ４と、第１〜第４延在領域ＲＢ１〜ＲＢ４とを有する。第１〜第４端部領域ＲＡ１〜ＲＡ４および第１〜第４延在領域ＲＢ１〜ＲＢ４の各々は、第２方向（図５における縦方向）に延びている。また第１〜第４端部領域ＲＡ１〜ＲＡ４の各々の一方端（図５における上端）は、拡散層配線Ｐａに面している。
【００１８】
第１および第２端部領域ＲＡ１、ＲＡ２（図５）は、第１方向（図５における横方向）において互いに第１間隔Ｓ１を空けて配列されている。また第３および第４端部領域ＲＡ３、ＲＡ４は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。
【００１９】
第２および第３端部領域ＲＡ２、ＲＡ３（図５）は、第１方向（図５における横方向）において互いに第３間隔Ｓ３を空けて配列されている。第３間隔Ｓ３は第１間隔Ｓ１よりも大きい。
【００２０】
第１および第２延在領域ＲＢ１、ＲＢ２（図５）は、第１方向（図５における横方向）において互いに第２間隔Ｓ２を空けて配列されている。また第３および第４延在領域ＲＢ３、ＲＢ４は、第１方向において互いに第２間隔Ｓ２を空けて配列されている。第２間隔Ｓ２は第１間隔Ｓ１よりも大きい。
【００２１】
第２および第３延在領域ＲＢ２、ＲＢ３（図５）は、第１方向（図５における横方向）において互いに第４間隔Ｓ４を空けて配列されている。第４間隔Ｓ４は、第２および第３間隔Ｓ２、Ｓ３の各々よりも小さい。
【００２２】
層間絶縁膜ＩＬＤ（図６）は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋めており、かつ空隙部ＶＤを有する。空隙部ＶＤは、平面視において、第２方向（図５における縦方向）に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通っている。
【００２３】
電源コンタクトＣＰａおよびＣＰｂ（図４）のそれぞれは、拡散層配線ＰａおよびＰｂ上に設けられており、層間絶縁膜ＩＬＤ（図６）を貫通して電源メタル線ＭＰａ、ＭＰｂ（図３）に接続されている。
【００２４】
電源コンタクトＣＰａ（図５）は、平面視において、第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向（図５における縦方向）に沿った延長領域（図５において第１間隔Ｓ１で示される領域）から離れて配置されている。すなわち、図５において二点鎖線で示すようなコンタクトＥは、本実施の形態において形成されていない。
【００２５】
好ましくは、電源コンタクトＣＰａ（図５）は、平面視において、第２および第３端部領域ＲＡ２、ＲＡ３と、第２および第３端部領域ＲＡ２、ＲＡ３の間の領域とからなる領域の第２方向（図５における縦方向）に沿った延長領域（図５において第５寸法Ｓ５で示される領域）の内側に配置されている。
【００２６】
また電源コンタクトＣＰａ（図３）は、層間絶縁膜ＩＬＤに形成された貫通孔に金属が充填されることによって形成されている。また電源コンタクトＣＰａの少なくとも一部の材料と同じ材料が、空隙部ＶＤ（図５）の内部に付着物ＡＨ（図６）として付着している。
【００２７】
具体的には、電源コンタクトＣＰａは界面に設けられたバリアメタルからなるバリア膜を有し、このバリアメタルが空隙部ＶＤの内部に付着している。バリアメタルは、たとえばＴｉ（チタン）またはＴｉＮ（窒化チタン）である。
【００２８】
回路コンタクトＣＣａ（図５）は、拡散層領域Ｄａ上に配置されており、層間絶縁膜ＩＬＤ（図６）を貫通して電源メタル線ＭＰａまたは回路メタル線ＭＣに接続されている。
【００２９】
好ましくは、回路メタル線ＭＣ（図３）に接続された回路コンタクトＣＣａは、図５に示すように、第１および第２延在領域ＲＢ１、ＲＢ２の間と、第３および第４延在領域ＲＢ３、ＲＢ４の間との各々に配置されている。この回路コンタクトＣＣａは、電源メタル線ＭＰａではなく回路メタル線ＭＣに接続されているので、電源コンタクトＣＰａと異なる電圧が印加され得るものである。
【００３０】
回路コンタクトＣＣｂ（図４）は、拡散層領域Ｄｂ上に配置されており、層間絶縁膜ＩＬＤ（図６）を貫通して電源メタル線ＭＰｂまたは回路メタル線ＭＣに接続されている。また回路コンタクトＣＣｃ（図４）は、ゲート部ＧＰ上に配置されており、層間絶縁膜ＩＬＤ（図６）を貫通してゲートメタル線ＭＧ（図３）に接続されている。
【００３１】
上記の拡散層領域Ｄａ、Ｄｂ、ゲート部ＧＰ、回路コンタクトＣＣａ〜ＣＣｃ、およびメタル線ＭＬの構成により、インバータＬＩＶ（図２）は、半導体基板ＳＢ（図６）上に拡散層配線Ｐａ、Ｐｂ（図４）の電圧によって駆動されるように形成されている。
【００３２】
インバータＬＩＶ（図２）の等価回路における部分Ｑ１は、図４において破線部で表される部分Ｑ１に対応している。すなわち等価回路における１つのｐＭＯＳトランジスタＴＲｐ（図２）に対応して、第１〜第５ゲートＧ１〜Ｇ５（図４）が設けられている。これにより、図４における矢印で示すように複数のチャネルが形成されるので、ｐＭＯＳトランジスタＴＲｐの駆動力を大きくすることができる。
【００３３】
なお、回路コンタクトＣＣｃの中心同士を結んだ線を中心線として、拡散層領域Ｄａ、Ｄｂ、ゲート部ＧＰ、回路コンタクトＣＣａ〜ＣＣｃ、電源コンタクトＣＰａ、ＣＰｂ、拡散層配線Ｐａ、Ｐｂ、およびメタル線ＭＬが形状として線対称となるようにレイアウトされている。
【００３４】
次に本実施の形態の半導体装置の製造方法について説明する。
まず半導体基板ＳＢ上に、拡散層配線Ｐａ、Ｐｂと、拡散層領域Ｄａ、Ｄｂと、ゲート部ＧＰと、素子分離絶縁膜ＩＳＬと（図４）、サイドウォールＳＷ（図６）とが形成される。
【００３５】
次に拡散層配線Ｐａ、Ｐｂと、拡散層領域Ｄａ、Ｄｂと、ゲート部ＧＰと、素子分離絶縁膜ＩＳＬとを覆うように、層間絶縁膜ＩＬＤ（図６）が形成される。層間絶縁膜ＩＬＤ（図６）の形成の初期段階において、まず第１および第２端部領域ＲＡ１、ＲＡ２の各々を覆う層間絶縁膜ＩＬＤａ（図７）が形成される。そしてこの形成がさらに続けられることによって層間絶縁膜ＩＬＤｂが形成される。この層間絶縁膜ＩＬＤｂの形成の際、第１および第２端部領域ＲＡ１、ＲＡ２の間の第１間隔Ｓ１が小さいことから、平面視における第１および第２端部領域ＲＡ１、ＲＡ２の間が完全には充填されない。この結果、層間絶縁膜ＩＬＤｂに空隙部ＶＤが形成される。
【００３６】
次に電源コンタクトＣＰａ、ＣＰｂ（図３）と、回路コンタクトＣＣａ〜ＣＣｃ（図３）とを形成するために、層間絶縁膜ＩＬＤに複数の貫通孔が形成される。この複数の貫通孔のうち、回路コンタクトＣＣａを形成するための貫通孔が、図５に示すように、空隙部ＶＤと重複領域を有するように形成される。この結果、回路コンタクトＣＣａを形成するための貫通孔と空隙部ＶＤとが連結される。
【００３７】
次に、上記の貫通孔を金属で充填することにより、電源コンタクトＣＰａ、ＣＰｂと、回路コンタクトＣＣａ〜ＣＣｃとが形成される。この形成の際、好ましくは、まずバリア膜が形成される。このバリア膜は、カバレッジの高い成膜方法によって形成され、たとえばＣＶＤ(Chemical Vapor Deposition)法によって形成される。このカバレッジの高さに起因して、上記の貫通孔の内面上だけでなく、この貫通孔と連結された空隙部ＶＤの内面上にもバリア膜の材料が付着する。すなわち空隙部ＶＤ内に導電性の付着物ＡＨが形成される。
【００３８】
次にメタル線ＭＬが形成される。なおメタル線ＭＬは、たとえばデュアルダマシン法を用いることによって、電源コンタクトＣＰａ、ＣＰｂ、および回路コンタクトＣＣａ〜ＣＣｃとともに形成されてもよい。
【００３９】
以上により本実施の形態の半導体装置が得られる。
次に本実施の形態の半導体装置が設計される際における電源コンタクトＣＰａのレイアウト方法について説明する。
【００４０】
図５を参照して、まず拡散層配線Ｐａ上に、第１方向（図中の横方向）に沿って一定間隔で複数のコンタクトが配列される。すなわち電源コンタクトＣＰａおよびコンタクトＥが配列される。次にこの複数のコンタクトのうち、平面視において第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向（図中の縦方向）に沿った延長領域（第１間隔Ｓ１で示される領域）と重複する領域を有するコンタクトが削除される。すなわちコンタクトＥが削除される。
【００４１】
以上より本実施の形態の電源コンタクトＣＰａのレイアウトが得られる。
本実施の形態によれば、電源コンタクトＣＰａ（図５）は、第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向（図５における縦方向）に沿った延長領域（第１間隔Ｓ１で示される領域）から離れて配置されている。これにより空隙部ＶＤを避けるように電源コンタクトＣＰａが配置される。よって空隙部ＶＤにより電源コンタクトＣＰａが他のコンタクトと短絡することが防止される。
【００４２】
また本実施の形態によれば、空隙部ＶＤが形成される程度にまで、第１間隔Ｓ１（図５）が小さくされている。これにより半導体装置のチップ面積を縮小することができる。
【００４３】
また空隙部ＶＤの内面上に付着物ＡＨ（図６）が付着する程度にまでカバレッジの高い成膜方法を用いて、コンタクトのバリア膜が形成される。これによりコンタクトの界面部に確実にバリア膜を形成することができるので、半導体装置の信頼性を高めることができる。
【００４４】
また第１および第２延在領域ＲＢ１、ＲＢ２は第１方向（図５における横方向）において互いに第２間隔Ｓ２を空けて配列され、この第２間隔Ｓ２は第１間隔Ｓ１よりも大きい。これにより第１および第２延在領域ＲＢ１、ＲＢ２の間に回路コンタクトＣＣａを形成するためのスペースを十分に確保することができる。
【００４５】
また第１および第２延在領域ＲＢ１、ＲＢ２の間に、電源コンタクトＣＰａの電圧と異なる電圧が印加される回路コンタクトＣＣａ（図５）が形成されている。これにより、電源コンタクトＣＰａと電位差を有する回路コンタクトＣＣａを、電源コンタクトＣＰａと短絡しないように形成することができる。これにより電源コンタクトＣＰａと回路コンタクトＣＣａとの間に漏れ電流が生じることが防止される。
【００４６】
また電源コンタクトＣＰａは、平面視において、第２および第３端部領域ＲＡ２、ＲＡ３と、第２および第３端部領域ＲＡ２、ＲＡ３の間の領域とからなる領域の第２方向（図５における縦方向）に沿った延長領域の内側に配置されている。これにより空隙部ＶＤを避けて電源コンタクトＣＰａを配置することができる。複数の電源コンタクトＣＰａは同じ電位が与えられる拡散層配線Ｐａと電源メタル線ＭＰａとを接続するものであるので、少しばかり削除されても影響は小さいが、回路コンタクトＣＣａは信号用の電位を拡散層領域Ｄａに与えるものであるために、削除するとインバータ動作に大きく影響を与える。よって、本実施の形態では複数の電源コンタクトＣＰａのうちの一部を除去するようにレイアウトする。
【００４７】
また第４間隔Ｓ４（図５）は第３間隔Ｓ３よりも小さい。これにより、第２および第３延在領域ＲＢ２、ＲＢ３の間の領域を小さくすることができるので、半導体装置のチップ面積を縮小することができる。
【００４８】
なお、図１に示すように本実施の形態においては複数のインバータＬＩＶがチェーン構造をなしているが、本発明はこれに限定されるものではない。たとえば、１つのインバータＬＩＶが他のインバータから分離されて設けられたり、１つのインバータＬＩＶが単独で用いられたりしてもよい。
【００４９】
次に本実施の形態の変形例について説明する。
図８および図９を参照して、本変形例の半導体装置のゲート部ＧＰは、互いに電気的に接続された第１〜第１２ゲートＧ１〜Ｇ１２を有する。第１〜第１２ゲートＧ１〜Ｇ１２のそれぞれは、上述した本実施の形態の半導体装置（図５）と同様に、拡散層配線Ｐａに面する第１〜第１２端部領域と、第１〜第１２延在領域とを有する。
【００５０】
第１〜第３ゲートＧ１〜Ｇ３は、以下の寸法関係を満たすように配列されている。
第１ゲートＧ１の端部領域（第１端部領域）と、第２ゲートの端部領域（第２端部領域）とは、第１方向において互いに第１間隔Ｓ１を空けて配列されている。また第１ゲートＧ１の延在領域（第１延在領域）と、第２ゲートの延在領域（第２延在領域）とは、第１方向において互いに第２間隔Ｓ２を空けて配列されている。また第２ゲートＧ２の端部領域（第２端部領域）と、第３ゲートの端部領域（第３端部領域）とは、第１方向において互いに第３間隔Ｓ３を空けて配列されている。また第２ゲートＧ２の延在領域（第２延在領域）と、第３ゲートの延在領域（第３延在領域）とは、第１方向において互いに第４間隔Ｓ４を空けて配列されている。
【００５１】
また第３〜第５ゲートＧ３〜Ｇ５も、上記と同様の寸法関係を満たすように配列されている。すなわち、第３ゲートＧ３の端部領域（第３端部領域）と、第４ゲートの端部領域（第４端部領域）とは、第１方向において互いに第１間隔Ｓ１を空けて配列されている。また第３ゲートＧ３の延在領域（第３延在領域）と、第４ゲートの延在領域（第４延在領域）とは、第１方向において互いに第２間隔Ｓ２を空けて配列されている。また第４ゲートＧ４の端部領域（第４端部領域）と、第５ゲートの端部領域（第５端部領域）とは、第１方向において互いに第３間隔Ｓ３を空けて配列されている。また第４ゲートＧ４の延在領域（第４延在領域）と、第５ゲートの延在領域（第５延在領域）とは、第１方向において互いに第４間隔Ｓ４を空けて配列されている。
【００５２】
また第５〜第７ゲートＧ５〜Ｇ７、第７〜第９ゲートＧ７〜Ｇ９、第９〜第１１ゲートＧ９〜Ｇ１１の各々も、上記と同様の寸法関係を満たすように配列されている。
【００５３】
すなわち、本変形例のゲート部ＧＰは、第ｎゲート〜第ｎ＋２ゲート（ｎは１以上８以下の整数）における間隔Ｓ１〜Ｓ４の組と、第ｎ＋２ゲート〜第ｎ＋４ゲートとにおける間隔Ｓ１〜Ｓ４の組とが互いに対応するような周期構造を有する。
【００５４】
電源コンタクトＣＰａ（図９）は、本実施の形態（図５）と同様に、平面視において、第１および第２ゲートＧ１、Ｇ２の端部領域（第１および第２端部領域）の間の間隔Ｓ１を有する領域の第２方向に沿った延長領域から離れて配置されており、また第３および第４ゲートＧ３、Ｇ４の端部領域（第３および第４端部領域）の間の間隔Ｓ１を有する領域の第２方向に沿った延長領域から離れて配置されている。
【００５５】
回路コンタクトＣＣａ（図９）は、第１〜第１２ゲートＧ１〜Ｇ１２のうちの隣り合う１対のゲートの間の領域の各々に配置されており、より詳しくは、各領域において第２間隔Ｓ２または第３間隔Ｓ３を有する部分に配置されている。この結果、回路コンタクトＣＣａは、一点鎖線ＺＧ（図９）に示すように、第１方向に沿って千鳥状に配置されている。
【００５６】
なお上記においてはゲート部ＧＰ（図９）の拡散領域Ｄａ近傍の構成について説明したが、拡散層領域Ｄｂ近傍の構成も同様である。
【００５７】
また間隔Ｓ４が間隔Ｓ１程度に小さい場合、間隔Ｓ４を有するゲート間領域において、空隙部ＶＤ（図５）と同様の空隙部ＶＤａおよびＶＤｂ（図９）のそれぞれが、拡散領域ＤａおよびＤｂの上に形成されることがある。空隙部ＶＤａおよｂＶＤｂのそれぞれは、回路コンタクトＣＣａおよびＣＣｂと接触することがあるので、仮に空隙部ＶＤａおよびＶＤｂが互いに繋がってしまうと、空隙部ＶＤａおよｂＶＤｂを介して回路コンタクトＣＣａおよびＣＣｂが互いに短絡することがある。しかし本変形例によれば、拡散領域ＤａおよびＤｂの間をゲート部ＧＰの第１方向（図９の横方向）に沿って延びる部分Ｇｔ（接続ゲート）が遮っているので、空隙部ＶＤａおよびＶＤｂが互いに繋がってしまうことはない。よって回路コンタクトＣＣａおよびＣＣｂが互いに短絡することが防止される。また部分Ｇｔの側壁上にサイドウォールＳＷ（図６）が形成されているため、空隙部ＶＤａ、ＶＤｂが部分Ｇｔと直接はつながらない。よってゲート部ＧＰが回路コンタクトＣＣａおよびＣＣｂと短絡することが防止される。
【００５８】
このように千鳥状の配置と周期構造とを持たせてレイアウトの削減を図りつつ、回路コンタクトＣＣａおよびＣＣｂが互いに短絡することを防止し、ゲート部ＧＰが回路コンタクトＣＣａおよびＣＣｂと短絡することを防止することができる。
【００５９】
なお、回路コンタクトＣＣｃの中心同士を結んだ線を中心線として、拡散層領域Ｄａ、Ｄｂ、ゲート部ＧＰ、回路コンタクトＣＣａ〜ＣＣｃ、電源コンタクトＣＰａ、ＣＰｂ、拡散層配線Ｐａ、Ｐｂ、およびメタル線ＭＬが形状として線対称となるようにレイアウトされている。
【００６０】
（実施の形態２）
図１０を参照して、本実施の形態の半導体装置が有するＮＡＮＤ回路は、入力ＡおよびＢに対してＮＡＮＤ演算を行ない出力Ｆを出力する論理素子である。
【００６１】
図１１および図１２を参照して、ゲート部ＧＰは第１〜第６ゲートＧＰ１〜ＧＰ６を有する。第１〜第３ゲートＧ１〜Ｇ３は互いに電気的に接続され、また第４〜第６ゲートＧ４〜Ｇ６は互いに電気的に接続されている。
【００６２】
等価回路における部分Ｑ２（図１０）は、図１２において破線部で表される部分Ｑ２に対応している。すなわち等価回路における１つのｐＭＯＳトランジスタＴＲｐ（図１０）に対応して、第１〜第３ゲートＧ１〜Ｇ３（図１２）が設けられている。これにより、図１２における矢印で示すように複数のチャネルが形成されるので、ｐＭＯＳトランジスタＴＲｐの駆動力を大きくすることができる。
【００６３】
なお等価回路における位置Ｙ１、Ｙ２、ＹＣ、ＹＤおよびＹＥ（図１０）のそれぞれは、図１１における位置Ｙ１、Ｙ２、ＹＣ、ＹＤおよびＹＥに対応している。
【００６４】
また、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６５】
本実施の形態によれば、ＮＡＮＤ回路を有する半導体装置において実施の形態１と同様の効果が得られる。
【００６６】
なおＮＡＮＤ回路の構成は、図１１および図１２に示す構成に限定されるものではなく、たとえば図１３および図１４に示すような第１〜第８ゲートＧ１〜Ｇ８を有する構成であってもよい。
【００６７】
（実施の形態３）
図１５を参照して、本実施の形態の半導体装置が有するＮＯＲ回路は、入力ＡおよびＢに対してＮＯＲ演算を行ない出力Ｆを出力する論理素子である。
【００６８】
図１６および図１７を参照して、ゲート部ＧＰは第１〜第６ゲートＧＰ１〜ＧＰ６を有する。第１〜第３ゲートＧ１〜Ｇ３は互いに電気的に接続され、また第４〜第６ゲートＧ４〜Ｇ６は互いに電気的に接続されている。
【００６９】
等価回路における部分Ｑ３（図１５）は、図１７において破線部で表される部分Ｑ３に対応している。すなわち等価回路における１つのｎＭＯＳトランジスタＴＲｎ（図１５）に対応して、複数のゲートＧ１〜Ｇ３が設けられている。これによりｎＭＯＳトランジスタＴＲｎの駆動力を大きくすることができる。
【００７０】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７１】
本実施の形態によれば、ＮＯＲ回路を有する半導体装置において実施の形態１と同様の効果が得られる。
【００７２】
なお上記においては論理素子として、インバータ（実施の形態１）、ＮＡＮＤ回路（実施の形態２）およびＮＯＲ回路（本実施の形態）について個別に説明したが、これらの論理素子は適宜組み合わされても良い。たとえば図１８および図１９に示すような第１〜第３１ゲートＧ１〜Ｇ３１を有する構成により、インバータ、ＮＡＮＤ回路およびＮＯＲ回路を有する半導体装置が構成されてもよい。
【００７３】
（実施の形態４）
図２０を参照して、本実施の形態の半導体装置は、第１および第２ゲートＧ１ｖ、Ｇ２ｖと、複数の電源コンタクトＣＰｎとを有する。
【００７４】
第１および第２ゲートＧ１ｖ、Ｇ２ｖのそれぞれは、第１および第２端部領域ＲＡ１ｖ、ＲＡ２ｖと、第１および第２延在領域ＲＢ１ｖ、ＲＢ２ｖとを有する。第１および第２端部領域ＲＡ１ｖ、ＲＡ２ｖと、第１および第２延在領域ＲＢ１ｖ、ＲＢ２ｖとの各々は、第２方向（図２０における縦方向）に延びている。また第１および第２端部領域ＲＡ１ｖ、ＲＡ２ｖの各々の一方端は、拡散層配線Ｐａに面している。
【００７５】
複数の電源コンタクトＣＰｎは、拡散層配線Ｐａが延びる方向に沿って拡散層配線Ｐａ上に並んでいる。この電源コンタクトＣＰｎの並びは、複数の電源コンタクトＣＰａの並びに比して、第１および第２端部領域ＲＡ１ｖ、ＲＡ２ｖの各々から遠い位置を通っている。また複数の電源コンタクトＣＰｎの少なくとも１つは、平面視において第１および第２端部領域ＲＡ１ｖ、ＲＡ２ｖの間の領域の第２方向（図２０における縦方向）に沿った延長領域と重複する領域を有する。
【００７６】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７７】
本実施の形態によれば、拡散層配線Ｐａ上に複数の並びのコンタクトが設けられる場合において、実施の形態１と同様の効果が得られる。
【００７８】
またコンタクトＥが設計段階で削除されることでレイアウトされている複数の電源コンタクトＣＰａと異なり、複数の電源コンタクトＣＰｎは設計段階で一部が削除される必要がない。これによりより容易に設計を行なうことができる。また電源コンタクトＣＰｎの一部が削除される場合に比してより多くのコンタクトを設けることができるので、電気抵抗を小さくすることができる。
【００７９】
なお空隙部は、図６に示すように閉塞した空隙部ＶＤに限定されるものではなく、溝状のものであってもよい。
【００８０】
また上記の各実施の形態においてはＭＯＳトランジスタが用いられているが、本発明はこれに限定されるものではなく、ゲートを有する他の種類の電界効果トランジスタが用いられてもよい。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８２】
本発明は、半導体基板上に設けられた電源配線を有する半導体装置に特に有利に適用することができる。
【符号の説明】
【００８３】
ＡＨ  付着物、ＣＣａ〜ＣＣｃ  回路コンタクト、ＣＰａ，ＣＰｂ，ＣＰｎ  電源コンタクト、Ｄａ，Ｄｂ  拡散層領域、Ｇ１〜Ｇ３１  第１〜第３１ゲート、Ｇ１ｖ  第１ゲート、Ｇ２ｖ  第２ゲート、ＧＰ  ゲート部、ＩＬＤ  層間絶縁膜、ＩＳＬ  素子分離絶縁膜、ＬＩＶ  インバータ、ＭＣ  回路メタル線、ＭＧ  ゲートメタル線、ＭＬ  メタル線、ＭＰａ，ＭＰｂ  電源メタル線、Ｐａ，Ｐｂ  拡散層配線、ＲＡ１〜ＲＡ４  第１〜第４端部領域、ＲＡ１ｖ  第１端部領域、ＲＡ２ｖ  第２端部領域、ＲＢ１〜ＲＢ４  第１〜第４延在領域、ＲＢ１ｖ  第１延在領域、ＲＢｖ２  第２延在領域、ＳＢ  半導体基板、ＴＲｎ  ｎＭＯＳトランジスタ、ＴＲｐ  ｐＭＯＳトランジスタ、ＶＤ  空隙部。
【図１】
2010183015.tif 000003
【図２】
2010183015.tif 000004
【図３】
2010183015.tif 000005
【図４】
2010183015.tif 000006
【図５】
2010183015.tif 000007
【図６】
2010183015.tif 000008
【図７】
2010183015.tif 000009
【図８】
2010183015.tif 000010
【図９】
2010183015.tif 000011
【図１０】
2010183015.tif 000012
【図１１】
2010183015.tif 000013
【図１２】
2010183015.tif 000014
【図１３】
2010183015.tif 000015
【図１４】
2010183015.tif 000016
【図１５】
2010183015.tif 000017
【図１６】
2010183015.tif 000018
【図１７】
2010183015.tif 000019
【図１８】
2010183015.tif 000020
【図１９】
2010183015.tif 000021
【図２０】
2010183015.tif 000022