【手続補正書】
【提出日】平成17年5月9日(2005.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定のパワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の表面上に形成されたエピタキシャル層であって、前記基板に接触する部分を含み、第１の導電型まで、前記基板のドーピング濃度よりも軽微にドーピングされた前記エピタキシャル層と、
前記エピタキシャル層の表面に形成されたトレンチであって、前記エピタキシャル層の中に延在し、ＭＯＳＦＥＴセルを画定する複数の部分を有する前記トレンチと、
前記トレンチの中に形成されたゲートと、
前記ＭＯＳＦＥＴセルのエピタキシャル層の表面に於いて、前記トレンチの側壁に近接して配置された前記第１の導電型のソース領域と、
前記エピタキシャル層の中に配置された第２の導電型のボディであって、前記ＭＯＳＦＥＴセルのソース領域に隣接し、前記トレンチの側壁に近接するチャネル領域を含む前記ボディと、
前記基板及び前記エピタキシャル層の一部を含む前記第１の導電型のドレインであって、該ドレインが前記ボディとＰＮ接合部の第１の部分を形成し、前記ボディが前記ＰＮ接合部の第１の部分の上側に位置し、前記ドレインが前記ＰＮ接合部の第１の部分の下側に位置し、前記ＰＮ接合部の全体が前記トレンチの底部の上方の高さに位置し、前記トレンチの側壁付近の前記ＰＮ接合部の第１の部分が第１のブレークダウン電圧を有する、前記ドレインと、
前記ＭＯＳＦＥＴセルの中央の領域の前記ボディに於ける強度にドーピングされた前記第２の導電型の領域であって、該領域のドーパント濃度が前記ボディのドーピング濃度よりも大きく、かつ該領域は、前記ドレインとＰＮ接合部の第２の部分を形成し、前記ＰＮ接合部の第２の部分が、前記第１のブレークダウン電圧よりも小さい第２のブレークダウン電圧を有する、該強度にドーピングされた領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
【請求項２】
前記ＰＮ接合部の第１の部分が概ね平坦であることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
【請求項３】
前記強度にドーピングされた領域の最も深い先端部が、前記ＰＮ接合部の第１の部分によって画定された平面に一致することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。
【請求項４】
前記強度にドーピングされた領域の最も深い先端部が、前記ＰＮ接合部の第１の部分によって画定された平面の下方に位置することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。
【請求項５】
前記ソース領域に接触する金属層を更に含むことを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
【請求項６】
終端領域及び該終端領域の中に位置するフィールドプレートを更に含み、前記金属層が前記フィールドプレートに接触することを特徴とする請求項５に記載のパワーＭＯＳＦＥＴ。
【請求項７】
前記金属層が前記ボディに接触することを特徴とする請求項６に記載のパワーＭＯＳＦＥＴ。
【請求項８】
前記終端領域が前記第２の導電型の拡散を更に含むことを特徴とする請求項６に記載のパワーＭＯＳＦＥＴ。
【請求項９】
パワーＭＯＳＦＥＴの製造方法であって、
第１の導電型の半導体基板を準備する過程と、
前記基板表面上に前記第１の導電型のエピタキシャル層を成長させる過程と、
前記エピタキシャル層の中に前記ＭＯＳＦＥＴのセルを画定するトレンチを形成する過程と、
前記トレンチの壁に第１の絶縁層を形成する過程と、
前記トレンチの中に前記絶縁層により前記エピタキシャル層に対し離隔されたゲートを形成する過程と、
第２の導電型のドーパントを前記エピタキシャル層に注入してボディを形成する過程であって、前記ボディの下側の境界が前記第１の導電型の前記エピタキシャル層の一部とＰＮ接合部の第１の部分を形成する、前記注入過程と、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に注入する過程と、
前記エピタキシャル層上に第２の絶縁層を被着する過程と、
前記ソース領域の少なくとも一部を露出するために、前記第２の絶縁層に開口部を形成する過程と、
前記第２の導電型の追加のドーパントを前記セルの中央領域に注入して強度にドーピングされた領域を形成する過程であって、前記強度にドーピングされた領域が前記トレンチの壁に対して離隔され、また前記第１の導電型のエピタキシャル層の一部とＰＮ接合部の第２の部分を形成する、注入過程と、
前記金属層が前記ソース領域の一部と接触し、かつＰＮ接合部の全体が前記トレンチの底部の上方の高さに位置するように前記第２の絶縁層上に金属層を被着する過程と、
前記ボディが考慮に値するほど拡散しないように、前記ボディの注入の後に前記パワーＭＯＳＦＥＴが受ける熱的エネルギを制限する過程とを含むことを特徴とするパワーＭＯＳＦＥＴの製造方法。
【請求項１０】
前記熱的エネルギを制限する過程によって、前記ボディの注入の後に前記ＰＮ接合部の全体が０．３μｍ或いはそれ未満移動することを特徴とする請求項９に記載の製造方法。
【請求項１１】
前記熱的エネルギを制限する過程によって、前記ボディの注入の後に前記ＰＮ接合部の全体が０．１μｍ或いはそれ未満移動することを特徴とする請求項１０に記載の製造方法。
【請求項１２】
前記熱的エネルギを制限する過程が、１０５０℃で３０分間相当と等しいか或いはそれ未満のエネルギを前記パワーＭＯＳＦＥＴが受けることを含むことを特徴とする請求項９に記載の製造方法。
【請求項１３】
前記熱的エネルギを制限する過程が、９５０℃で６０分間相当と等しいか或いはそれ未満のエネルギを前記パワーＭＯＳＦＥＴが受けることを含むことを特徴とする請求項９に記載の製造方法。
【請求項１４】
前記熱的エネルギを制限する過程が、１１００℃で１２０秒間相当と等しいか或いはそれ未満のエネルギを前記パワーＭＯＳＦＥＴが受けることを含むことを特徴とする請求項９に記載の製造方法。
【請求項１５】
追加のドーパントを注入する過程が、前記パワーＭＯＳＦＥＴの製造が完了した後に前記ＰＮ接合部の第２の部分の最も深い先端部が前記ＰＮ接合部の第１の部分によって画定された平面と一致するように、所定のエネルギで追加のドーパントを注入することを含むことを特徴とする請求項９に記載の製造方法。
【請求項１６】
追加のドーパントを注入する過程が、前記パワーＭＯＳＦＥＴの製造が完了した後に前記ＰＮ接合部の第２の部分の最も深い先端部が前記ＰＮ接合部の第１の部分によって画定された平面の下方に位置するように、所定のエネルギで追加のドーパントを注入することを含むことを特徴とする請求項９に記載の製造方法。
【請求項１７】
ゲートを形成する過程がポリシリコン層を被着することを含むことを特徴とする請求項９に記載の製造方法。
【請求項１８】
終端領域の中にフィールドプレートを形成するために、前記ポリシリコン層をマスキング及びエッチングする過程を更に含むことを特徴とする請求項１７に記載の製造方法。
【請求項１９】
前記フィールドプレートの一部を露出するために、前記第２の絶縁層に第２の開口部を形成する過程を含むことを特徴とする請求項１８に記載の製造方法。
【請求項２０】
前記第２の絶縁層上に金属層を被着する過程に於いて、前記金属層が前記フィールドプレートの一部に対し接触することを特徴とする請求項１９に記載の製造方法。
【請求項２１】
追加のドーパントを注入する過程が、前記第２の絶縁層の開口部を通して実施されることを特徴とする請求項９に記載の製造方法。
【請求項２２】
追加のドーパントを注入する過程が、２つの段階のプロセスに於いて実施され、第１段階がドーズ量１×１０１５ｃｍ−２で１２０ｋｅＶのエネルギに於いて実施されることを特徴とする請求項９に記載の製造方法。
【請求項２３】
追加のドーパントを注入する過程が、２つの段階のプロセスに於いて実施され、第１段階がドーズ量１×１０１５ｃｍ−２で６０ｋｅＶのエネルギに於いて実施され、第２段階がドーズ量１×１０１５ｃｍ−２で１２０ｋｅＶのエネルギに於いて実施されることを特徴とする請求項２１若しくは２２に記載の製造方法。
【請求項２４】
追加のドーパントを注入する過程が、ドーズ量２×１０１５ｃｍ−２で１００ｋｅＶのエネルギに於いて１段階のプロセスで実施されることを特徴とする請求項２１若しくは２２に記載の製造方法。
【請求項２５】
追加のドーパントを注入する過程が、２つの段階のプロセスに於いて実施され、第１段階がドーズ量２×１０１５ｃｍ−２で６０ｋｅＶのエネルギに於いて実施され、第２段階がドーズ量３×１０１４ｃｍ−２で１２０ｋｅＶのエネルギに於いて実施されることを特徴とする請求項２１若しくは２２に記載の製造方法。