【手続補正書】
【提出日】平成16年6月15日(2004.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と
を具備し、
前記キャパシタは、エピタキシャル成長された第１及び第２電極と、前記第１及び第２電極間に設けられた、エピタキシャル成長された誘電体膜とを含む
ことを特徴とする半導体記憶装置。
【請求項２】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と
を具備し、
前記キャパシタは、エピタキシャル成長された第１及び第２電極と、前記第１及び第２電極間に設けられた、エピタキシャル成長された誘電体膜とを含み、
前記トランジスタと前記キャパシタとはメモリセルを構成し、
前記第１電極と、前記誘電体膜と、前記第２電極とは、前記単結晶基板上に順次積層され、
前記トランジスタは、絶縁層を介して前記キャパシタ上に形成され、
前記トランジスタのソース・ドレインの一方は、前記絶縁層を貫通した接続孔を介して前記第２電極に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と
を具備し、
前記キャパシタは、エピタキシャル成長された第１及び第２電極と、前記第１及び第２電極間に設けられた、エピタキシャル成長された誘電体膜とを含み、
前記トランジスタ部は、素子分離領域と、前記トランジスタのゲート電極上に形成された絶縁膜と、エピタキシャル成長された単結晶Ｓｉ部とを有し、
前記単結晶Ｓｉ部の上面は、前記素子分離領域の上面と、前記絶縁膜の上面とほぼ同一の高さに形成されており、
前記キャパシタ部は、前記単結晶Ｓｉ部上にエピタキシャル成長されたバッファ層を有し、前記第１電極と、前記誘電体膜と、前記第２電極とは前記バッファ層上に順次積層されている
ことを特徴とする半導体記憶装置。
【請求項４】
トランジスタ及びキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法において、
単結晶基板上に第１電極，誘電体膜及び第２電極を順次エピタキシャル成長させてキャパシタを形成するステップと、
前記キャパシタが形成された単結晶基板上に絶縁層を介して半導体層を形成するステップと、
前記半導体層にＭＯＳ型のトランジスタを形成するステップと、
前記半導体層及び絶縁層にこれらを貫通する接続孔を形成するステップと、
前記トランジスタのソース・ドレインのいずれか一方を前記接続孔を介して前記第２電極に接続するステップと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
トランジスタ及びキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法において、
単結晶基板上に第１電極，誘電体膜及び第２電極を順次エピタキシャル成長させてキャパシタを部分的に形成するステップと、
前記キャパシタに隣接して前記基板上にＭＯＳ型のトランジスタを形成するステップと、
前記トランジスタのソース・ドレインのいずれか一方を前記第１電極に接続するステップと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項６】
トランジスタ及びキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法において、
単結晶シリコン基板上に第１薄膜を形成するステップと、
前記第１薄膜と前記単結晶シリコン基板をエッチングして第１の溝を形成するステップと、
第１絶縁膜を堆積して前記第１の溝を埋めるステップと、
前記第１薄膜の頂面が露出するまで研磨して平坦化するステップと、
前記シリコン基板に第２の溝を形成するステップと、
前記第２の溝の中に第２絶縁膜と導電膜とを形成するステップと、
前記導電膜上に第３絶縁膜を形成するステップと、
前記シリコン基板表面に不純物を導入して拡散層を形成するステップと、
前記第１絶縁膜の頂面と、前記第３の絶縁膜と前記シリコン基板表面とが実質的に同一平面になるように平坦化するステップと、
前記拡散層上に導電性を有するバッファ層、金属導電性を有する第１電極、誘電体膜および金属導電性を有する第２電極とを順次エピタキシャル成長させるステップと、
前記バッファ層と、前記第１及び第２電極と、前記誘電体膜とをエッチングするステップと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項７】
トランジスタ及びキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法において、
単結晶シリコン基板上に第１薄膜を形成するステップと、
前記第１薄膜と前記単結晶シリコン基板をエッチングして第１の溝を形成するステップと、
少なくとも前記第１の溝が埋まるように、前記単結晶シリコン基板上に第１絶縁膜を堆積するステップと、
この第１絶縁膜を前記第１薄膜の頂面が露出するまで研磨するステップと、
前記第１薄膜を除去するステップと、
前記シリコン基板上に第２絶縁膜と導電体薄膜を形成するステップと、
前記導電体薄膜をエッチングするステップと、
前記シリコン基板表層に不純物を導入して拡散層を形成するステップと、
前記拡散層上にシリコンをエピタキシャル成長させるステップと、
前記エピタキシャル成長されたシリコンと前記第２絶縁膜とが実質的に同一平面になるように平坦化するステップと、
前記拡散層上に導電性を有するバッファ層、金属導電性を有する第１電極、誘電体膜、および金属導電性を有する第２電極膜とを順次エピタキシャル成長させるステップと、
前記バッファ層、前記第１及び第２電極、および前記誘電体膜をエッチングするステップと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項８】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と、
を具備し、
前記キャパシタは、エピタキシャル成長された第１及び第２電極と、前記第１及び第２電極間に配置されたエピタキシャル成長された誘電体膜とを含み、
また、前記トランジスタと前記キャパシタとはメモリセルを構成し、前記第１及び第２電極は多層構造をなすために単結晶基板上に順次積層され、前記トランジスタは絶縁層を挟んで前記キャパシタ上に形成され、前記トランジスタのソース・ドレインの一方は前記絶縁層を貫通して形成された接続孔を介して前記第２電極に電気的に接続され、
さらに、前記第１電極は正方晶系の（１ ０ ０）面の結晶構造を有している導電材料により形成されているとともに、前記誘電体膜はペロブスカイト型の正方晶系の結晶構造を有することを特徴とする半導体記憶装置。
【請求項９】
前記単結晶基板は、（１ ０ ０）配向のシリコンからなることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記誘電体膜は、室温で高誘電性を示すことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記誘電体膜は、室温で強誘電性を示すことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１２】
前記メモリセルを複数備えるとともに、前記第１電極は前記複数のメモリセルについて共通電位となる共通プレート電極であり、また前記第２電極は前記複数のメモリセル毎に独立していることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１３】
前記メモリセルが複数含まれているとともに、前記誘電体膜は室温で強誘電性を示し、前記第１電極は前記複数のメモリセルについて共通電位となるプレート電極として形成されており、前記第２電極は前記複数のメモリセル毎に独立して形成されていることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１４】
前記キャパシタは、前記第１電極と前記単結晶基板との間にＳｉに類似の格子定数を有するバリア層を有することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１５】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と、
を具備し、
前記キャパシタは、エピタキシャル成長された第１及び第２電極と、前記第１及び第２電極間に配置されたエピタキシャル成長された誘電体膜と、を含み、
また、前記トランジスタ部は、素子分離領域と、前記トランジスタのゲート電極上に形成された絶縁膜と、エピタキシャル成長された単結晶シリコン部と、を含み、
前記単結晶シリコン部の上面は前記素子分離領域の上面および前記絶縁膜の上面と実質的に同じ高さに位置しており、
前記キャパシタ部は、前記単結晶シリコン部上にエピタキシャル成長されたバッファ層、ならびに前記バッファ層上に順次積層されている前記第１電極、前記誘電体膜、および前記第２電極を有し、
さらに、前記第１電極は正方晶系の（１ ０ ０）面の結晶構造を有している導電材料により形成されているとともに、前記誘電体膜はペロブスカイト型の正方晶系の結晶構造を有することを特徴とする半導体記憶装置。
【請求項１６】
前記誘電体膜は、室温で高誘電性を示すことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記誘電体膜は、室温で強誘電性を示すことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１８】
前記誘電体膜は、Ｂａ，Ｓｒ，Ｔｉ、および酸素からなるペロブスカイト型酸化物の単結晶膜であることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１９】
前記バッファ層がシリコンに類似の格子定数を持つ導電体からなるとともに、前記第１電極がペロブスカイト型構造を有する酸化物導電体からなることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項２０】
前記バッファ層がＴｉＡｌＮおよびＰｔからなる２層構造を有するとともに、前記第１電極がＳｒＲｕＯ3からなり、かつ、前記誘導体膜が（ＢａX, Ｓｒ1-X）ＴｉＯ3（０．１＜ｘ＜０．９）からなることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項２１】
前記バッファ層がＴｉＡｌＮおよびＰｔからなる２層構造を有するとともに、前記第１電極がＳｒＲｕＯ3からなり、また前記誘電体膜が（ＢａX, Ｓｒ1-X）ＴｉＯ3（０．１＜ｘ＜０．９）からなり、かつ、前記第２電極がＳｒＲｕＯ3からなることを特徴とする請求項１５に記載の半導体記憶装置。