【手続補正書】
【提出日】平成17年4月11日(2005.4.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、絶縁性を有する膜、ＴｉＮ膜、ＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜よりなる第１の水素バリア膜を備え、
前記第１の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成されていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記上部電極は、前記一方向に並ぶ前記複数の強誘電体キャパシタに共通に形成されていることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成された導電性の第２の水素バリア膜をさらに備えていることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記共通の上部電極と前記第１の水素バリア膜との間に形成され、前記共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜をさらに備えていることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項５】
前記第１の水素バリア膜は、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜又はＴｉＯ2膜よりなることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項６】
前記第２の水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項７】
半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
絶縁性を有する膜、ＴｉＮ膜、ＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜よりなる第１の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成する工程とを備えていることを特徴とする強誘電体メモリ装置の製造方法。
【請求項８】
前記下部電極を形成する工程よりも前に、前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に介在する導電性の第２の水素バリア膜を形成する工程をさらに備えていることを特徴とする請求項７に記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記上部電極を形成する工程と前記第１の水素バリア膜を形成する工程との間に、前記上部電極と前記第１の水素バリア膜との間に介在し、前記上部電極の周縁部に形成される段差を緩和する段差緩和膜を形成する工程をさらに備えていることを特
徴とする請求項７に記載の強誘電体メモリ装置の製造方法。
【請求項１０】
前記第１の水素バリア膜は、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜又はＴｉＯ2 膜よりなることを特徴とする請求項７に記載の強誘電体メモリ装置の製造方法。
【請求項１１】
前記第２の水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項８に記載の強誘電体メモリ装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】強誘電体メモリ装置及びその製造方法
【技術分野】
【０００１】
本発明は、半導体基板上に順次形成された、下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向にマトリックス状に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置としては、例えばＳｒＢｉ2Ｔａ2Ｏ9 （以下、ＳＢＴと記す）又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴと記す）等のヒステリシス特性を有する強誘電体材料膜よりなる容量絶縁膜を有する不揮発性の強誘電体メモリ装置が開発されている。このような強誘電体メモリ装置に用いられるＳＢＴ及びＰＺＴ等の強誘電体材料は強誘電体酸化物である。
【０００３】
このため、複数の強誘電体キャパシタの上に層間絶縁膜を介してアルミ配線を形成した後に、半導体基板に形成されているＭＯＳトランジスタの特性を確保するために行なわれる水素を含む雰囲気中での熱処理、又は半導体メモリ装置の微細化に伴うアスペクト比が高いコンタクトホールにタングステン膜を埋め込むために行なわれるＣＶＤ法において、強誘電体酸化物が還元性雰囲気、特に水素雰囲気に曝されると、強誘電体酸化物は還元される。このため、強誘電体酸化物の結晶組成が崩れてしまうので、容量絶縁膜の絶縁特性又は強誘電体酸化物の特性が大きく劣化してしまう。
【０００４】
そこで、強誘電体キャパシタを形成した後に、該強誘電体キャパシタに対して水素雰囲気中での熱処理を施しても、強誘電体キャパシタの容量絶縁膜が水素に曝されて還元されることがないように、容量絶縁膜への水素の侵入を防止する水素バリア膜を強誘電体キャパシタを覆うように形成する。
【０００５】
ところが、強誘電体キャパシタと該強誘電体キャパシタの上に形成される層間絶縁膜との間に水素バリア膜を設ける場合、水平方向からの水素の侵入を遮断するためには、水素バリア膜の面積を強誘電体キャパシタの面積よりも少なくとも数μｍ以上大きくする必要がある。また、水素バリア膜は層間絶縁膜に埋め込まれたコンタクトプラグの上にも形成されるため、コンタクトプラグをＣＶＤ法により形成されるタングステン膜により形成する場合には、水素バリア膜が有する容量絶縁膜への水素の侵入を防止する効果は低減する。
【０００６】
特に、近年、強誘電体メモリ装置の微細化に伴って強誘電体キャパシタの面積の縮小化（１μｍ2 以下）が図られているが、前述の理由により、水素バリア膜により強誘電体キャパシタを覆うだけでは、容量絶縁膜への水素の侵入を確実に防止することができない。
【０００７】
そこで、特許文献１においては、図６に示すような構造を有する強誘電体メモリ装置が提案されている。
【０００８】
以下、従来例として、図６に示す強誘電体メモリ装置について説明する。
【０００９】
シリコン基板１０の表面部には、素子分離領域１１が形成されていると共にソース又はドレインとなる不純物拡散層１２が形成されている。シリコン基板１０の上における不純物拡散領域１２同士の間には、ゲート絶縁膜を介してゲート電極１３が形成されており、これらゲート電極１３及び不純物拡散層１２により電界効果型トランジスタが構成されている。
【００１０】
電界効果型トランジスタ及び素子分離領域１１の上には第１の層間絶縁膜１４が形成されており、該第１の層間絶縁膜１４の上における素子分離領域１１の上方には第１の絶縁性水素バリア膜１５が形成されている。第１の絶縁性水素バリア膜１５の上には、下部電極１６、強誘電体膜よりなる容量絶縁膜１７及び上部電極１８から構成される強誘電体キャパシタが形成されている。上部電極１８の上には導電性水素バリア膜１９が形成され、該導電性水素バリア膜１９の上面、並びに下部電極１６、容量絶縁膜１７及び上部電極１８の側面を覆うように第２の絶縁性水素バリア膜２０が形成されており、強誘電体キャパシタは、第１の絶縁性水素バリア膜１５、導電性水素バリア膜１９及び第２の絶縁性水素バリア膜２０により完全に覆われている。
【００１１】
第１の層間絶縁膜１４及び第２の絶縁性水素バリア膜２０の上には第２の層間絶縁膜２１が形成されている。第２の層間絶縁膜２１の上には金属配線２２が形成されており、該金属配線２２は、第１の層間絶縁膜１４及び第２の層間絶縁膜２１に埋め込まれたコンタクトプラグ２３と接続している。
【特許文献１】特開平１１−１３５７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述のように、強誘電体キャパシタは、第１の絶縁性水素バリア膜１５、導電性水素バリア膜１９及び第２の絶縁性水素バリア膜２０により完全に覆われているため、容量絶縁膜１７に水素が侵入する事態は防止できる。
【００１３】
ところが、前記従来の強誘電体メモリ装置においては、第２の絶縁性水素バリア膜２０をパターニングする際のマスクずれにより、第２の絶縁性水素バリア膜２０の側部が消滅してしまったり、膜厚が薄くなってしまったりする事態が発生する。
【００１４】
そこで、第２の絶縁性水素バリア膜２０の膜厚を厚くすると共に、第２の絶縁性水素バリア膜２０をパターニングするためのマスクのマージンを大きくする必要がある。
【００１５】
このため、強誘電体キャパシタ同士の間隔を大きくする必要があるので、強誘電体メモリ装置の微細化が困難になるという問題がある。
【００１６】
前記に鑑み、本発明は、強誘電体キャパシタの容量絶縁膜に水素が侵入する事態の確実な防止と、強誘電体メモリ装置の微細化との両立を図ることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明の請求項１に係る強誘電体メモリ装置は、半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、絶縁性を有する膜、ＴｉＮ膜、ＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜よりなる第１の水素バリア膜を備え、前記第１の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成されている。
【００１８】
このようにすると、第１の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタよりなる一対のキャパシタ列同士の間において寸法マージンを確保する必要がないので、一対のキャパシタ列同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。
【００１９】
また、本発明の請求項２に係る強誘電体メモリ装置によると、共通の上部電極を覆うように第１の水素バリア膜が形成されているため、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施された場合、強誘電体キャパシタの容量絶縁膜に対して上方から侵入する水素を防止できるので、容量絶縁膜を構成する強誘電体膜の還元を防止することができる。
【００２０】
本発明の請求項３に係る強誘電体メモリ装置によると、請求項１に記載の強誘電体メモリ装置において、前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に導電性の第２の水素バリア膜が形成されていることが好ましい。
【００２１】
このようにすると、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施された場合、強誘電体キャパシタの容量絶縁膜に対して下方から侵入する水素を防止できるので、容量絶縁膜を構成する強誘電体膜の還元を防止することができる。
【００２２】
本発明の請求項４に係る強誘電体メモリ装置によると、請求項１に記載の強誘電体メモリ装置において、前記共通の上部電極と前記第１の水素バリア膜との間に形成され、前記
共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜が形成されていることが好ましい。
【００２３】
このようにすると、パターニングされた上部電極の周端部に形成される角張った段差が緩和されるため、第１の水素バリア膜の上部電極の周端部におけるカバレッジを向上させることができる。
【００２４】
本発明の請求項５に係る強誘電体メモリ装置によると、請求項１に記載の強誘電体メモリ装置において、前記第１の水素バリア膜は、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜又はＴｉＯ2 膜を用いることができる。
【００２５】
本発明の請求項６に係る強誘電体メモリ装置によると、請求項３に記載の強誘電体メモリ装置において、導電性の前記第２の水素バリア膜としては、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜を用いることができる。
【００２６】
本発明の請求項７に係る強誘電体メモリ装置の製造方法は、
半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
絶縁性を有する膜、ＴｉＮ膜、ＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜よりなる第１の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成する工程とを備えている。
【００２７】
このようにすると、第１の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタよりなる一対のキャパシタ列同士の間において寸法マージンを確保する必要がないので、一対のキャパシタ列同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。
【００２８】
本発明の請求項８に係る強誘電体メモリ装置の製造方法は、請求項７に記載の強誘電体メモリ装置の製造方法において、下部電極を形成する工程よりも前に、層間絶縁膜に形成されているコンタクトプラグと下部電極との間に介在する導電性の第３の水素バリア膜を形成する工程をさらに備えていることが好ましい。
【００２９】
このようにすると、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施された場合、強誘電体キャパシタの容量絶縁膜に対して下方から侵入する水素を防止できるので、容量絶縁膜を構成する強誘電体膜の還元を防止することができる。
【００３０】
本発明の請求項９に係る強誘電体メモリ装置の製造方法は、共通の上部電極を形成する工程と第１の絶縁性又は導電性の水素バリア膜を形成する工程との間に、共通の上部電極と第１の絶縁性水素バリア膜との間に介在し、共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜を形成する工程をさらに備えていることが好ましい。
【００３１】
このようにすると、パターニングされた上部電極の周端部に形成される角張った段差が緩和されるので、第２の絶縁性水素バリア膜の上部電極の周端部におけるカバレッジを向上させることができる。
【００３２】
本発明の請求項７に係る強誘電体メモリ装置の製造方法において、前記第１の水素バリア膜としては、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜又はＴｉＯ2 膜を用いることができる。
【００３３】
本発明の請求項８に係る強誘電体メモリ装置の製造方法において、導電性の前記第２の水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜を用いることができる。
【発明の効果】
【００３４】
本発明に係る強誘電体メモリ装置及びその製造方法によると、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間に絶縁性の第２の水素バリア膜が埋め込まれているため、絶縁性の第２の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の一実施形態に係る強誘電体メモリ装置の構造について、図１及び図２を参照しながら説明する。
【００３６】
本発明の一実施形態に係る強誘電体メモリ装置は、ワード線方向及びビット線方向にマトリックス状に配置された複数のメモリセルよりなるメモリセルアレイを備えている。図１は強誘電体メモリ装置におけるワード線に平行な面の断面構造を示し、図２は強誘電体メモリ装置におけるビット線に平行な面の断面構造を示している。
【００３７】
図１及び図２に示すように、シリコンよりなる半導体基板１００の表面部には素子分離領域１０１が形成されており、半導体基板１００上における素子分離領域１０１により囲まれた領域には、ゲート絶縁膜を介してゲート電極１０２が形成されている。半導体基板１００の表面部におけるゲート電極１０２の両側には、ソース又はドレインとなる第１の高濃度不純物拡散層１０３Ａ、１０３Ｂが形成されており、ゲート電極１０２及び第１の不純物拡散層１０３Ａ、１０３Ｂによって電界効果型トランジスタが構成されている。尚、半導体基板１００の表面部におけるメモリセルアレイの周縁部には、第２の高濃度不純物拡散層１０４が形成されている。
【００３８】
半導体基板１００の上には、電界効果型トランジスタを覆うように第１の層間絶縁膜１０５が形成されている。第１の層間絶縁膜１０５には、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７がそれぞれ埋め込まれており、第１のコンタクトプラグ１０６の下端は第１の高濃度不純物拡散層１０３Ａに接続されていると共に、第２のコンタクトプラグ１０７の下端は第２の高濃度不純物拡散層１０４に接続されている。
【００３９】
第１の層間絶縁膜１０５の上には、第１のコンタクトプラグ１０６の上端又は第２のコンタクトプラグ１０７の上端と接続するように導電性の弟２の水素バリア膜１０８がそれぞれ形成されており、第１のコンタクトプラグ１０６の上に位置する導電性水素バリア膜１０８の上には下部電極１０９が形成されていると共に、第２のコンタクトプラグ１０７の上に位置する導電性水素バリア膜１０８の上には上部電極中継部１１０が形成されている。
【００４０】
第１の層間絶縁膜１０５の上には、下部電極１０９及び上部電極中継部１１０を取り囲むように絶縁性の第３の水素バリア膜１１１が形成されており、下部電極１０９の上面、上部電極中継部１１０の上面及び絶縁性の第３の水素バリア膜１１１の上面は、ほぼ面一に形成されている。本実施形態においては、図１に示すように、ワード線方向に並ぶ下部電極１０９同士の間には絶縁性の第３の水素バリア膜１１１が隙間なく埋め込まれているが、図２に示すように、ビット線方向に並ぶ下部電極１０９同士の間に形成されている絶縁性の第３の水素バリア膜１１１同士の間には隙間が形成されている。
【００４１】
ワード線方向に並ぶ下部電極１０９及び絶縁性の第３の水素バリア膜１１１の上には、強誘電体膜よりなり、ワード線方向に並ぶ強誘電体キャパシタに共通の容量絶縁膜１１２が形成されており、該容量絶縁膜１１２における上部電極中継部１１０の上には開口部が形成されている。容量絶縁膜１１２の上には、ワード線方向に並ぶ強誘電体キャパシタに共通の上部電極１１３が形成されており、該上部電極１１３は容量絶縁膜の開口部を介して上部電極中継部１１０と接続している。以上説明した、下部電極１０９、容量絶縁膜１１２及び上部電極１１３によって強誘電体キャパシタが構成されていると共に、容量絶縁膜１１２及び上部電極１１３は、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列に共通に設けられている。
【００４２】
上部電極１１３の上には、段差緩和膜１１４を介して第１の水素バリア膜１１５が形成されており、該第１の水素バリア膜１１５の周縁部は絶縁性の第３の水素バリア膜１１１の上面と接続している。これによって、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列は、導電性の弟２の水素バリア膜１０８、絶縁性の第３の水素バリア膜１１１及び第１の水素バリア膜１１５によって完全に覆われている。
【００４３】
第１の層間絶縁膜１０５の上には、第１の水素バリア膜１１５を覆うように第２の層間絶縁膜１１６が形成され、該第２の層間絶縁膜１１６の上には第１の金属配線１１７及び第２の金属配線１１８が形成されている。第１の金属配線１１７と第１の高濃度不純物拡散層１０３Ｂとは、第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に埋め込まれた第３のコンタクトプラグ１１９によって接続されていると共に、第２の金属配線１１８と第２の高濃度不純物拡散層１０４とは第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に埋め込まれた第４のコンタクトプラグ１２０によって接続されている。
【００４４】
本発明の一実施形態に係る強誘電体メモリ装置によると、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間には絶縁性の第３の水素バリア膜１１１が埋め込まれている構造であって、絶縁性の第３の水素バリア膜１１１における、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極１０９同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くしてメモリセルアレイの面積を低減することができる。
【００４５】
また、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列は、導電性の弟２の水素バリア膜１０８、絶縁性の第３の水素バリア膜１１１及び第１の水素バリア膜１１５によって完全に覆われているため、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施されても、強誘電体キャパシタの容量絶縁膜１１２に水素が侵入する事態を確実に防止することができる。このため、容量絶縁膜１１２を構成する強誘電体膜の還元が防止されるので、容量絶縁膜１１２の特性の劣化を防止することができる。
【００４６】
以下、本発明の一実施形態の変形例に係る強誘電体メモリ装置について、図３を参照しながら説明する。尚、該変形例においては、本発明の一実施形態と共通する部材については同一の符号を付すことにより、説明を省略する。
【００４７】
本発明の一実施形態においては、図２に示すように、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列同士の間には隙間が形成されており、該隙間に第２の層間絶縁膜１１６が埋め込まれている構造であったが、変形例においては、第３のコンタクトプラグ１１９を介することなくビット線方向に隣り合う一対のキャパシタ列同士の間には隙間が形成されておらず、該一対のキャパシタ列同士の間においては、絶縁性の第３の水素バリア膜１１１、段差緩和膜１１４及び第１の水素バリア膜１１５は連続している。
【００４８】
本発明の一実施形態の変形例に係る強誘電体メモリ装置によると、絶縁性の第３の水素バリア膜１１１における、ビット線方向に隣り合う強誘電体キャパシタの下部電極１０９同士の間においてもパターニングする必要はない。このため、ビット線方向に隣り合う下部電極１０９同士の間隔をも小さくしてメモリセルアレイの面積を一層低減することができる。
【００４９】
また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。特に、強誘電体キャパシタをトランジスタの上に形成するスタック型強誘電体メモリ装置の場合、水素が選択トランジスタに拡散するための経路をトランジスタ形成領域の近傍に設けることが可能となる。このため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確実に確保できるので、トランジスタの特性確保をも実現できる。
【００５０】
以下、本発明の一実施形態に係る強誘電体メモリ装置の製造方法について、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。
【００５１】
まず、図４(a) に示すように、周知のＳＴＩ（Shallow Trench Isolation）技術等により、シリコンよりなる半導体基板１００の表面部に素子分離領域１０１を形成した後、周知のＣＭＯＳプロセスにより、半導体基板１００上における素子分離領域１０１で囲まれた領域に、ゲート絶縁膜を介してゲート電極１０２を形成し（図２を参照）、その後、半導体基板１００の表面部におけるゲート電極１０２の両側に、ソース又はドレインとなる第１の高濃度不純物拡散層１０３Ａ、１０３Ｂを形成すると共に、半導体基板１００の表面部におけるメモリセルアレイの周縁部に第２の高濃度不純物拡散層１０４を形成する。これにより、ゲート電極１０２及び第１の不純物拡散層１０３Ａ、１０３Ｂよりなる電界効果型トランジスタが形成される。
【００５２】
次に、半導体基板１００の上に、電界効果型トランジスタを覆うように、ＢＰＳＧ膜よりなる第１の層間絶縁膜１０５を形成した後、第１の層間絶縁膜１０５に、下端が第１の高濃度不純物拡散層１０３Ａに接続される第１のコンタクトホール及び下端が第２の高濃度不純物拡散層１０４に接続される第２のコンタクトホールを形成する。次に、第１のコンタクトホール及び第２のコンタクトホールの壁面及び底面に、スパッタリング法による１０ｎｍの厚さを持つチタン膜とＣＶＤ法による１０ｎｍの厚さを持つ窒化チタン膜とを順次堆積した後、ＣＶＤ法により、第１及び第２のコンタクトホールの内部並びに第１の層間絶縁膜１０５の上に全面に亘ってタングステン膜を堆積し、その後、ＣＭＰ法により、タングステン膜における第１の層間絶縁膜１０５の上に露出している部分をポリッシュバックすることにより、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７を形成する。
【００５３】
次に、スパッタリング法により、第１の層間絶縁膜１０５の上に例えば４０ｎｍの厚さを有するＴｉとＡｌとの合金の窒化物膜を堆積した後、スパッタリング法により、窒化物膜の上に、例えば１００ｎｍの厚さを有するＩｒ膜、５０ｎｍの厚さを有するＩｒＯ2 膜及び１００ｎｍの厚さを有するＰｔ膜よりなる積層膜を堆積し、その後、これら積層膜及び窒化物膜をパターニングして、図４(b) に示すように、ＴｉとＡｌとの合金の窒化物膜よりなる導電性の弟２の水素バリア膜１０８、Ｉｒ膜、ＩｒＯ2 膜及びＰｔ膜の積層膜よりなる下部電極１０９及び上部電極中継部１１０を形成する。尚、導電性の弟２の水素バリア膜１０８となる膜としては、ＴｉとＡｌとの合金の窒化物膜に代えて、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金金の酸窒化物膜又はＴｉＮ膜を用いてもよい。
【００５４】
次に、ＣＶＤ法により、下部電極１０９、上部電極中継部１１０及び第１の層間絶縁膜１０５の上に全面に亘って、４００ｎｍの厚さを有するＳｉ3Ｎ4膜を堆積した後、ＣＭＰ法によりＳｉＮ膜を平坦化して、図４（ｃ）  に示すように、下部電極１０９同士の間及び下部電極１０９と上部電極中継部１１０との間に絶縁性の第３の水素バリア膜１１１を埋め込むと共に、絶縁性の第３の水素バリア膜１１１の上面を、下部電極１０９の上面及び上部電極中継部１１０の上面とほぼ面一にする。尚、絶縁性の第３の水素バリア膜１１１となる膜としては、Ｓｉ3Ｎ4膜に代えて、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜を用いることができる。
【００５５】
次に、図５（ａ）  に示すように、スピン塗布法により、下部電極１０９、上部電極中継部１１０及び絶縁性の第３の水素バリア膜１１１の上に、例えばＳＢＴ膜よりなり１００ｎｍの厚さを有する強誘電体膜を堆積した後、該強誘電体膜をパターニングすることにより、ワード線方向に並ぶ下部電極１０９及び絶縁性の第３の水素バリア膜１１１の上に共通に形成され且つ上部電極中継部１１０の上に開口部を有する容量絶縁膜１１２を形成する。次に、スパッタリング法により、容量絶縁膜１１２の上に１００ｎｍの厚さを有するＰｔ膜を堆積した後、該Ｐｔ膜をパターニングして、容量絶縁膜１１２の上に上部電極１１３を形成する。これにより、下部電極１０９、容量絶縁膜１１２及び上部電極１１３よりなる強誘電体キャパシタがワード線方向に並ぶキャパシタ列が形成されると共に、該キャパシタ列に共通の容量絶縁膜１１２及び上部電極１１３が形成される。
【００５６】
次に、図５(b) に示すように、上部電極１１３及び絶縁性の第３の水素バリア膜１１１の上に全面に亘って１５０ｎｍの厚さを有するＮＳＧ膜を堆積した後、該ＮＳＧ膜を、該ＮＳＧ膜がワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列及び該キャパシタ列の端部に位置する上部電極中継部１１０を完全に覆うようにパターニングして、ＮＳＧ膜よりなる段差緩和膜１１４を形成する。
【００５７】
次に、段差緩和膜１１４及び絶縁性の第３の水素バリア膜１１１の上に全面に亘って、１００ｎｍの厚さを有する第１の水素バリア膜１１５を堆積した後、第１の水素バリア膜１１５及び第２の水素バリア膜１１１を、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列及び該キャパシタ列の端部に位置する上部電極中継部１１０が覆われるようにパターニングする。このようにすると、パターニングされた第１の水素バリア膜１１５の周縁部とパターニングされた絶縁性の第３の水素バリア膜１１１の周縁部とが接続していることにより、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列は導電性の弟２の水素バリア膜１０８、第１の水素バリア膜１１５及び絶縁性の第３の水素バリア膜１１１により完全に覆われる。
【００５８】
第１の水素バリア膜１１５としては、水素の侵入を防止できる膜、例えば、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜を用いることができる。
【００５９】
ところで、段差緩和膜１１４は、パターニングにより形成された容量絶縁膜１１２及び上部電極１１３の周端部に形成される角張った段差を緩和して、第１の水素バリア膜１１５の容量絶縁膜１１２及び上部電極１１３の周端部におけるカバレッジを向上させるために設けられている。
【００６０】
従って、第１の水素バリア膜１１５として、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ膜又はＴｉとＡｌとの合金の酸化物膜等のようにカバレッジに優れた膜を用いる場合には、段差緩和膜１１４を省略することも可能である。
【００６１】
次に、図５(c) に示すように、第１の層間絶縁膜１０５の上に、パターニングされた第１の水素バリア膜１１５を覆うように、ＮＳＧ膜よりなる第２の層間絶縁膜１１６を堆積した後、該第２の層間絶縁膜１１６を平坦化する。
【００６２】
次に、第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に、第１の高濃度不純物拡散層１０３Ｂ（図２を参照）に接続される第３のコンタクトホール及び第２の高濃度不純物拡散層１０４に接続される第４のコンタクトホールを形成した後、第３のコンタクトホール及び第４のコンタクトホールにタングステン膜を埋め込んで、第３のコンタクトプラグ１１９（図２を参照）及び第４のコンタクトプラグ１２０を形成する。
【００６３】
次に、第２の層間絶縁膜１１６の上にＡｌ合金膜を堆積した後、該Ａｌ合金膜をパターニングして、第１の金属配線１１７及び第２の金属膜１１８を形成すると、本発明の一実施形態に係る強誘電体メモリ装置が得られる。
【００６４】
尚、本発明の一実施形態においては、複数の強誘電体キャパシタのうち、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間に絶縁性の第３の水素バリア膜１１１が埋め込まれ、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９及び絶縁性の第３の水素バリア膜１１１の上に、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜１１２が形成され、共通の容量絶縁膜１１２の上に、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の上部電極１１３が形成され、共通の上部電極１１１３を覆うように第１の水素バリア膜１１５が形成されていたが、これに代えて、複数の強誘電体キャパシタのうち、ビット線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間に絶縁性の第３の水素バリア膜１１１が埋め込まれ、ビット線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９及び絶縁性の第３の水素バリア膜１１１の上に、ビット線方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜１１２が形成され、共通の容量絶縁膜１１２の上に、ビット線方向に並ぶ複数の強誘電体キャパシタに共通の上部電極１１３が形成され、共通の上部電極１１１３を覆うように第１の水素バリア膜１１５が形成されている構造であってもよい。
【産業上の利用可能性】
【００６５】
本発明に係る強誘電体メモリ装置及びその製造方法によると、強誘電体キャパシタ同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る強誘電体メモリ装置のワード線方向の断面図である。
【図２】本発明の一実施形態に係る強誘電体メモリ装置のビット線方向の断面図である。
【図３】本発明の一実施形態の変形例に係る強誘電体メモリ装置のビット線方向の断面図である。
【図４】(a) 〜(c) は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法の各工程を示す断面図である。
【図５】(a) 〜(c) は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法の各工程を示す断面図である。
【図６】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
【００６７】
１００  半導体基板
１０１  素子分離領域
１０２  ゲート電極
１０３Ａ，１０３Ｂ  第１の高濃度不純物拡散層
１０４  第２の高濃度不純物拡散層
１０５  第１の層間絶縁膜
１０６  第１のコンタクトプラグ
１０７  第２のコンタクトプラグ
１０８  導電性の第３の水素バリア膜
１０９  下部電極
１１０  上部電極中継部
１１１  絶縁性の第２の水素バリア膜
１１２  容量絶縁膜
１１３  上部電極
１１４  段差緩和膜
１１５  第１の水素バリア膜
１１６  第２の層間絶縁膜
１１７  第１の金属配線
１１８  第２の金属配線
１１９  第３のコンタクトプラグ
１２０  第４のコンタクトプラグ