(57)【要約】【課題】本発明は、半導体素子及びその製造方法を提供する。【解決手段】実施の形態による半導体素子は第２導電型（Ｎ型）のウェル１１０が形成された基板１００、及びドレイン領域１５０を含み、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ドレイン領域１５０の一側に形成されるフィールドオキサイド１３０と、前記フィールドオキサイド１３０下側の基板に形成される第１導電型不純物層１６１、１６２、１６３と、前記第１導電型不純物層１６１、１６２、１６３とフィールドオキサイド１３０の間に形成される第２導電型不純物層１７１、１７２、１７３と、を含むＬＤＭＯＳ素子を含む。本実施の形態はＬＤＭＯＳ素子のブレークダウン電圧を増加させて素子の内圧を高めると共に、電流の移動距離を短縮させてオン抵抗を減少させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第２導電型のウェルが形成された基板、及び
ドレイン領域を含み、前記基板に形成されるＬＤＭＯＳ素子として、前記ドレイン領域の一側に形成されるフィールドオキサイドと、前記フィールドオキサイドの下側の基板に形成される第１導電型不純物層と、前記第１導電型不純物層とフィールドオキサイドの間に形成される第２導電型不純物層と、を含むＬＤＭＯＳ素子を含む半導体素子。
【請求項２】
前記第１導電型不純物層と第２導電型不純物層は前記フィールドオキサイドの下側に複数個が形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１導電型不純物層は既設定された間隔を置いて配置されることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第２導電型不純物層は既設定された間隔を置いて配置されることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記フィールドオキサイドの一側の基板内には第１導電型のＰ型ボディが形成され、
前記第１導電型不純物層又は第２導電型不純物層はＰ型ボディとの距離が遠くなるほどその大きさが小さく形成されることを特徴とする請求項２に記載の半導体素子。
【請求項６】
前記フィールドオキサイドの一側の基板内には第１導電型のＰ型ボディが形成され、
前記第１導電型不純物層又は第２導電型不純物層はＰ型ボディとの距離が遠くなるほどその大きさが大きく形成されることを特徴とする請求項２に記載の半導体素子。
【請求項７】
第２導電型のウェルが形成された基板と、
前記基板上に形成されるゲート電極と、
前記ゲート電極の一側に形成される第１導電型のボディと、前記ボディ内に形成されるソース領域と、
前記ゲート電極の他側に形成されるドレイン領域と、
前記ソース領域とドレイン領域の間に形成されるフィールドオキサイドと、
前記フィールドオキサイドの下側のウェル内に形成される第１導電型のトップ領域と、
前記フィールドオキサイドの下側のウェル内に形成され、前記第１導電型のトップ領域の上側に形成される第２導電型のトップ領域と、を含む半導体素子。
【請求項８】
前記第１導電型のトップ領域と第２導電型のトップ領域は前記フィールドオキサイドの下で複数個が形成されることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記第１導電型のトップ領域はそれぞれ既設定された間隔を有するように形成され、
前記第１導電型のトップ領域のサイズは互いに異なるように形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第１導電型のトップ領域は前記ボディから遠い位置にあるほどそのサイズが次第に小さくなることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１導電型のトップ領域は前記ボディから遠い位置にあるほどそのサイズが次第に大きくなることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第２導電型のトップ領域はそれぞれ既設定された間隔を有するように形成され、前記第２導電型のトップ領域のサイズは互いに同一に形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記第２導電型のトップ領域はそれぞれ既設定された間隔を有するように形成され、
前記第２導電型のトップ領域のサイズは互いに異なるように形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記第２導電型のトップ領域は前記ボディから遠い位置にあるほどそのサイズが次第に小さくなることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記第２導電型のトップ領域は前記ボディから遠い位置にあるほどそのサイズが次第に大きくなることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記第１導電型はＰ型で、第２導電型はＮ型であることを特徴とする請求項９に記載の半導体素子。
【請求項１７】
フィールドオキサイドとゲート電極を有する半導体素子であり、
第１導電型の基板に第２導電型のウェルを形成するステップと、
前記フィールドオキサイドが形成される領域の下側の前記ウェル内に、第１導電型不純物と第２導電型不純物を注入することで、第１導電型のトップ領域と第２導電型のトップ領域を形成するステップと、
前記ウェル内に第１導電型のボディと、前記フィールドオキサイドを形成するステップと、を含む半導体素子の製造方法。
【請求項１８】
前記第１導電型のトップ領域と第２導電型のトップ領域を形成するステップは、
前記フィールドオキサイドが形成される領域をオープンするフォトレジストパターンを塗布するステップと、前記フォトレジストパターンをイオン注入マスクとして用いて複数のイオン注入工程を行うステップと、を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記フォトレジストパターンは前記第１導電型のトップ領域及び第２導電型のトップ領域のそれぞれが複数個に分離形成されるようにするパターンを含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第２導電型のトップ領域は前記第１導電型のトップ領域とフィールドオキサイドの間に形成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の分野に属する。
【背景技術】
【０００２】
一般に使用されるＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）はバイポーラトランジスタに比べて高い入力インピーダンスを有するので、電力利得が大きくゲート駆動回路が簡単で、ユニポーラ素子であるのでターンオフされる間少数キャリアによる蓄積又は再結合によって発生する時間の遅延がないなどの長所を持っている。
【０００３】
したがって、スイッチングモード電力供給装置、ランプ安定化及びモータ駆動回路への応用する動きが次第に広がっている傾向にある。
【０００４】
このような電力ＭＯＳＦＥＴには平面拡散（ｐｌａｎａｒ  ｄｉｆｆｕｓｉｏｎ）技術を利用したＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）構造が広く用いられており、その代表的なものがＬＤＭＯＳトランジスタである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、ＬＤＭＯＳ素子のブレークダウン電圧を増加させて素子の内圧を高めると共に、電流の移動距離を短縮させてオン抵抗を減少させることができる半導体素子及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００６】
実施の形態による半導体素子は、Ｎ型ウェルが形成された基板、及びドレインを含み、前記基板に形成されるＬＤＭＯＳ素子として、前記ドレインの一側に形成されるフィールドオキサイドと、前記フィールドオキサイドの下側の基板に形成される第１導電型不純物層と、前記第１導電型不純物層とフィールドオキサイドの間に形成される第２導電型不純物層と、を含むＬＤＭＯＳ素子を含む。
【０００７】
また、実施の形態の半導体素子は、第２導電型のウェルが形成された基板、前記基板上に形成されるゲート電極、前記ゲート電極の一側に形成される第１導電型のボディと、前記ボディ内に形成されるソース領域、前記ゲート電極の他側に形成されるドレイン領域、前記ソース領域とドレイン領域の間に形成されるフィールドオキサイド、前記フィールドオキサイドの下側のウェル内に形成される第１導電型のトップ領域、及び前記フィールドオキサイドの下側のウェル内に形成され、前記第１導電型のトップ領域の上側に形成される第２導電型のトップ領域を含む。
【０００８】
また、実施の形態の半導体素子の製造方法は、フィールドオキサイドとゲート電極を有する半導体素子であり、第１導電型の基板に第２導電型のウェルを形成するステップと、前記フィールドオキサイドが形成される領域の下側の前記ウェル内に、第１導電型不純物と第２導電型不純物を注入することによって、第１導電型のトップ領域と第２導電型のトップ領域を形成するステップと、 前記ウェル内に第１導電型のボディと、前記フィールドオキサイドを形成するステップと、を含む。
【図面の簡単な説明】
【０００９】
【図１】本発明が提案する第１実施の形態の半導体素子の構成を示す図である。
【図２】本発明の第１実施の形態のＬＤＭＯＳ素子の特性を説明するための図である。
【図３】本実施の形態によるＬＤＭＯＳ素子の製造方法を説明するための図である。
【図４】本実施の形態によるＬＤＭＯＳ素子の製造方法を説明するための図である。
【図５】本実施の形態によるＬＤＭＯＳ素子の製造方法を説明するための図である。
【図６】本実施の形態によるＬＤＭＯＳ素子の製造方法を説明するための図である。
【図７】本発明が提案する第２実施の形態の半導体素子の構成を示す図である。
【図８】本発明が提案する第３実施の形態の半導体素子の構成を示す図である。
【図９】本発明が提案する第４実施の形態の半導体素子の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、本実施の形態について添付図面に基づいて詳しく見てみる。ただし、本実施の形態が開示する事項によって本実施の形態が有する発明の思想の範囲を決定することができ、本実施の形態が有する発明の思想は提案される実施の形態に対する構成要素の追加、削除、変更等の実施変形を含むと言えよう。
【００１１】
そして、以下の説明で、「含む」という単語は列挙されたものと異なる構成要素又はステップの存在を排除するものではない。また、添付図面には様々な層及び領域を明確に表現するためにその厚さが拡大されて図示される。さらに、明細書全体に亘って類似の部分に対しては同じ符号を使用する。層、膜、領域、板等の部分が他の部分「上」にあるとする場合、これは他の部分の「真上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
【００１２】
図１は本実施の形態によるＬＤＭＯＳ素子の断面構成を説明するための図で、図２は本実施の形態によるＬＤＭＯＳ素子の特性を説明するための図である。
【００１３】
図１及び図２に示すように、実施の形態によるＬＤＭＯＳ素子は、第１導電型であるＰ型の半導体基板１００には内部深くに第２導電型の高農度Ｎ型埋め込み層を具備し、また埋め込み層上にはＰ型のエピ層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）を具備することができる。
【００１４】
この時、Ｎ型埋め込み層はＮ＋型ドレイン領域１５０に電圧が印加された時、Ｐ型ボディ１４０から拡張される空乏領域（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）の幅を減少させて実質的にパンチスルー（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ）電圧を引き上げる役割を行う。
【００１５】
そして、Ｐ型エピ層は基板の役割を行う単結晶ウエハ上にガス状態の半導体結晶を析出させると、Ｐ型サブストレート（ｓｕｂｓｔｒａｔｅ）の結晶軸に沿って結晶が成長して形成され、Ｐ型サブストレートの抵抗性を減少させる役割を行う。
【００１６】
また、半導体基板１００にはＮ型ディップウェル１１０が形成されており、Ｐ型ボディ１４０とＮ型ディップウェル１１０が接触する接触面とＮ＋型ソース領域１４２との間に存在するＰ型ボディ１４０の表面近くにはゲート電極１２０に印加されるバイアス電圧によってチャネル領域が形成される。
【００１７】
一方、半導体基板１００の上部の所定部分にはゲートオキサイドを含むゲート電極１２０が形成されており、前記ゲート電極１２０の一部はフィールドオキサイド１３０上に形成される。さらに、ゲート電極１２０の両側壁にはスペーサが公知の方法で形成され得る。
【００１８】
ゲート電極１２０の一側の基板１００にはＰ型ボディ１４０が形成され、Ｐ型ボディ１４０内にはＮ＋型ソース領域１４２及びＰ＋型コンタクト領域１４１が形成される。この時、Ｐ型ボディ１４０はＬＤＭＯＳのパンチスルー現象を改善するために相対的に高濃度に形成されることができる。
【００１９】
また、ゲート電極１２０の他側の基板１００にはフィールドオキサイド１３０とＮ＋型ドレイン領域１５０が形成されており、特に、前記フィールドオキサイド１３０の下側には安全動作領域（Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ：ＳＯＡ）の観点から内圧を高めながらオン抵抗（ＯＮ−Ｒｅｓｉｓｔａｎｃｅ）を減少させるための複数の不純物領域が形成されている。
【００２０】
即ち、前記フィールドオキサイド１３０の下側には前記Ｐ型ボディ１４０に形成されたチャネルによる電流の他の経路（ｐａｔｈ）を形成することによって素子のオン抵抗を減少させるＮ型トップ領域１７１、１７２、１７３が形成され、前記Ｎ型トップ領域１７１、１７２、１７３の下には素子の内圧を高めるためのＰ型トップ領域１６１、１６２、１６３が形成される。
【００２１】
前記Ｐ型トップ領域１６１、１６２、１６３は前記フィールドオキサイド１３０の下で素子の内圧を高めることによって、内圧を高めるためにフィールドオキサイド１３０のサイズを限りなく増加させる必要が無いようにする。
【００２２】
そして、実施の形態によるＬＤＭＯＳ素子における電流移動通路はＰ型トップ領域１６１、１６２、１６３に沿って形成される第１経路と、下記のようにＮ型トップ領域を介して流入する第２経路を含む。ここで、上記の第１経路はＰ型トップ領域の下に形成される。
【００２３】
前記Ｎ型トップ領域１７１、１７２、１７３はフィールドオキサイド１３０とＰ型トップ領域１６１、１６２、１６３の間に第２導電型の不純物が注入された不純物層であり、Ｐ型ボディ１４０に形成されるチャネルを介して移動する電流に前記Ｐ型トップ領域１６１、１６２、１６３下に形成される第１経路に加えて第２経路を提供する役割を行う。このために、フィールドオキサイド１３０とＰ型トップ領域１６１、１６２、１６３の間に形成される不純物層はドレイン領域の導電型のような第２導電型としてＮ型不純物が注入されている。
【００２４】
特に、図１には、Ｐ型トップ領域１６１、１６２、１６３のそれぞれの大きさが同じであるように図示されており、Ｎ型トップ領域１７１、１７２、１７３もそれぞれの大きさが同じであるように図示されているが、図７乃至図９に示している本発明の他の実施の形態のように、Ｐ型トップ領域及びＮ型トップ領域の大きさはそれぞれ異なるように形成されることができる。
【００２５】
即ち、図７に示すように、第２実施の形態によるＬＤＭＯＳ素子においては、Ｐ型トップ領域２６１、２６２、２６３とＮ型トップ領域２７１、２７２、２７３がＰ型ボディ１４０から遠くなるにつれその大きさが小さくなるように形成されることができる。
【００２６】
そして、図８に示すように、第３実施の形態によるＬＤＭＯＳ素子においては、Ｐ型トップ領域３６１、３６２、３６３とＮ型トップ領域２７１、２７２、２７３がＰ型ボディ１４０から遠くなるにつれその大きさが次第に大きくなるように形成されることができる。
【００２７】
また、図９に示すように、第４実施の形態によるＬＤＭＯＳ素子においては、Ｐ型トップ領域４６１、４６２、４６３はＰ型ボディ１４０から遠くなるにつれその大きさが次第に大きくなるように形成され、一方、Ｎ型トップ領域４７１、４７２、４７３はＰ型ボディ１４０から遠くなるにつれその大きさが次第に小さくなるように形成されることができる。
【００２８】
そして、Ｎ型トップ領域もフィールドオキサイドから遠くなるにつれ小さく形成されることができ、Ｐ型トップ領域とＮ型トップ領域の形成位置によって互いに異なる大きさに形成されることも可能である。
【００２９】
図２に基づき、実施の形態によるＬＤＭＯＳ素子の動作について見てみると、Ｐ型ボディ１４０に形成されるチャネルＣを介して電子が移動し、電流の流れに対する観点ではＰ型トップ領域１６１、１６２、１６３の下を経由する第１経路２Ａと、フィールドオキサイドとＰ型トップ領域の間に形成されたＮ型トップ領域を経由する第２経路２Ｂが形成される。
【００３０】
また、Ｐ型トップ領域１６１、１６２、１６３はＮ型ディップウェル１１０で接合領域を形成し、これはドリフト領域を激減させ、ドレイン領域１５０とソース領域１４２の間の寄生キャパシタのキャパシタンスを同等にする。
【００３１】
即ち、Ｐ型トップ領域１６１、１６２、１６３はＮ型ディップウェル１１０の拡張されたドレイン領域に位置し、Ｎ型ディップウェル１１０内で電磁場を発生させてブレークダウン電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を十分に引き上げる。したがって、前記Ｐ型トップ領域１６１、１６２、１６３によって増加された内圧によって、フィールドオキサイドを小さく形成することが可能になる。
【００３２】
さらに、本実施の形態では、電流の移動経路が前記Ｐ型トップ領域１６１、１６２、１６３の下側にのみ形成される場合には、オン抵抗特性が低くなることがあるので、フィールドオキサイドとＰ型トップ領域の間で他の電流の移動経路を提供することになる。
【００３３】
実施の形態によるＬＤＭＯＳ素子を製造する方法について見てみる。
【００３４】
図３乃至図６は本実施の形態によるＬＤＭＯＳ素子の製造方法を説明するための図である。
【００３５】
先ず、図３に示すように、第１導電型の半導体基板１００に第２導電型（Ｎ型）のイオン注入工程を実施して、Ｎ型ディップウェル１１０を形成する。そして、Ｎ型ディップウェル１１０を形成する前に、公知の方法によって前記基板１００にＮ＋型埋め込み層を形成した後、Ｎ型不純物を注入することでＮ型ディップウェル１１０を形成することができる。
【００３６】
次に、図４に示すように、前記基板１００内に第２導電型のイオンが注入されたＮ型トップ領域と、第１導電型のイオンが注入されたＰ型トップ領域を形成するための工程を行う。
【００３７】
ここで、Ｎ型トップ領域とＰ型トップ領域を形成するための不純物注入工程は、基板１００上に不純物注入予定領域をオープンするフォトレジストパターン１８０を形成し、前記フォトレジストパターン１８０はフィールドオキサイドが形成される領域以外の領域に塗布されており、特にＮ型トップ領域とＰ型トップ領域を複数個形成するためのパターン１８１を含む。複数個のＮ型トップ領域１７１、１７２、１７３及び複数個のＰ型トップ領域１６１、１６２、１６３は、それぞれが既設定された間隔を置いて配置される。
【００３８】
そして、パターニングされたフォトレジストパターン１８０をイオン注入マスクとして用いて、第２導電型不純物と第１導電型不純物を順に注入するか、逆に第１導電型不純物を注入した後、第２導電型不純物を注入することができる。ただし、イオン注入のための注入エネルギーの差によってその注入される深さが異なるように形成されるであろう。
【００３９】
ここで、Ｎ型トップ領域１７１、１７２、１７３を形成するための第２導電型の不純物はリン（Ｐ）であることができ、Ｐ型トップ領域１６１、１６２、１６３を形成するための第１導電型の不純物はホウ素（Ｂ）であることができる。よって、Ｎ型トップ領域１７１、１７２、１７３は「第２導電型不純物層」に相当し、Ｐ型トップ領域１６１、１６２、１６３は「第１導電型不純物層」に相当する。
【００４０】
基板１００のＮ型ディップウェル１１０内にＮ型とＰ型のトップ領域を形成するための不純物注入工程を行った後、フォトレジストパターン１８０を除去する。
【００４１】
次に、図５に示すように、Ｐ型ボディ１４０形成予定領域をオープンするフォトレジストパターンを塗布し、これをイオン注入マスクとして用いたイオン注入工程を行うことによって、Ｐ型ボディ１４０を形成する。
【００４２】
そして、基板上にパッドオキサイドと窒化膜を蒸着形成した後、素子のアクティブ領域に窒化膜が形成されるように前記窒化膜をパターニングする。そして、窒化膜に対して熱酸化工程を進行することによって、図示のようなフィールドオキサイド１３０を形成する。
【００４３】
前記フィールドオキサイド１３０を形成するための熱酸化工程によって、Ｎ型トップ領域１７１、１７２、１７３及びＰ型トップ領域１６１、１６２、１６３に対する熱処理が行われ、これで図示のような構造のＮ型トップ領域及びＰ型トップ領域が形成される。
【００４４】
次に、図６に示すように、公知の技術によってＰ＋型コンタクト領域１４１を形成するための不純物注入工程と、Ｎ＋型ソース領域１４２とＮ＋型ドレイン領域１５０を形成するための不純物注入工程を行う。
【００４５】
そして、ゲート電極１２０が形成される領域にゲートオキサイドを形成し、ゲートオキサイド上に図示のようなゲート電極１２０を形成する。
【００４６】
これで、本発明が提案するＬＤＭＯＳ素子が形成され、以上で説明したように、ＬＤＭＯＳ素子のブレークダウン電圧を増加させて素子の内圧を高めると共に、電流の移動距離を短縮させる電流移動経路をさらに形成させることでドリフト領域の抵抗を減少させる効果を得ることができる。
【符号の説明】
【００４７】
１００  半導体基板（基板）
１１０  Ｎ型ディップウェル（第２導電型のウェル）
１２０  ゲート電極
１３０  フィールドオキサイド
１４０  Ｐ型ボディ（ボディ）
１４１  Ｐ＋型コンタクト領域（コンタクト領域）
１４２  Ｎ＋型ソース領域（ソース領域）
１５０  Ｎ＋型ドレイン領域（ドレイン領域）
１６１、１６２、１６３  Ｐ型トップ領域（第１導電型不純物層）
１７１、１７２、１７３  Ｎ型トップ領域（第２導電型不純物層）
１８０  フォトレジストパターン
１８１  パターン
２６１、２６２、２６３  Ｐ型トップ領域（第１導電型不純物層）
２７１、２７２、２７３  Ｎ型トップ領域（第２導電型不純物層）
３６１、３６２、３６３  Ｐ型トップ領域（第１導電型不純物層）
３７１、３７２、３７３  Ｎ型トップ領域（第２導電型不純物層）
４６１、４６２、４６３  Ｐ型トップ領域（第１導電型不純物層）
４７１、４７２、４７３  Ｎ型トップ領域（第２導電型不純物層）
２Ａ  第１経路
２Ｂ  第２経路
Ｃ  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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