(57)【要約】【課題】記憶装置内の診断対象のメモリ領域の故障異常情報を、画面表示することが可能なＤＳＰカード試験装置を提供する。【解決手段】診断対象のメモリ領域を有する記憶装置１３と、この記憶装置１３にバス接続されパソコン２が接続された伝送路３を介してパソコン２と通信可能な通信装置１８と、それぞれバス接続された記憶装置１３を診断するためのプログラムおよびデータを記憶する内部メモリ８を有し、このプログラムを実行して記憶装置１３のメモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う第１から第５のＤＳＰ１０とを備え、これらのＤＳＰ１０はそれぞれメモリ診断処理により得られた記憶装置１３の故障異常情報を第１のＤＳＰ１０の内部メモリ８に保存し、この内部メモリ８に各ＤＳＰ１０から出力された故障異常情報が記憶されると、第１のＤＳＰ１０は、各故障異常情報をまとめて通信装置１８に出力する。【選択図】図１
2010244174.tif 000002
【特許請求の範囲】
【請求項１】
診断対象のメモリ領域を有する記憶装置と、
この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、
それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う複数のＤＳＰと、を備え、
これらのＤＳＰはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存し、この内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、前記いずれかのＤＳＰは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするＤＳＰカード試験装置。
【請求項２】
診断対象のメモリ領域を有する記憶装置と、
この記憶装置に接続された第１のデータバスと、
この第１のデータバスおよび第２のデータバスに接続されたバスブリッジと、
このバスブリッジ、および画面表示機能を有するコンピュータが接続された伝送路に接続され、前記第２のデータバス上のデータをこのコンピュータ宛てに送信可能な通信装置と、
それぞれプロセッサ内部に前記記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行う複数のＤＳＰと、を備え、
これらのＤＳＰはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存し、この内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、前記いずれかのＤＳＰは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするＤＳＰカード試験装置。
【請求項３】
診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有する複数のＤＳＰとが接続されてなるＤＳＰカードを設けるステップと、
前記複数のＤＳＰが、各内部メモリの前記プログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行うステップと、
前記複数のＤＳＰが前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存するステップと、
前記いずれかのＤＳＰが、このＤＳＰ自身の前記内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、各故障異常情報をまとめて前記通信装置に出力するステップと、
前記コンピュータが、前記故障異常情報を画面表示するステップと、を備えたことを特徴とするＤＳＰカード試験装置における故障異常情報のモニタ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＳＰ（ディジタルシグナルプロセッサ）カード試験装置およびＤＳＰカード試験装置における故障異常情報のモニタ方法に関する。
【背景技術】
【０００２】
ＤＳＰカードは複数個のＤＳＰを設けており、各ＤＳＰがこれらのＤＳＰに割当てられた演算処理を行うことにより、ＤＳＰカードへ入力されたデータに対する信号処理の結果を出力するようにしている。
【０００３】
図５は２枚のＤＳＰカードを使用した場合のＤＳＰ構成の一例を示す図である。ＤＳＰカード５０は、ともに内部メモリを有する２つのＤＳＰ５１−１、５１−２と、これらのＤＳＰ５１−１、５１−２にデータバス５２を介して接続されて、計算命令を記述したプログラムを記憶するフラッシュＲＯＭ５３と、データバス５２に接続されて、ＤＳＰ５１−１、５１−２での各命令の実行結果を一時的に記憶する外部記憶装置（外部メモリ）５４とを有する。ＤＳＰ５１−１、５１−２間はデータバス５６により接続されている。ＤＳＰカード５５の構成はＤＳＰカード５０の構成と同じである。ＤＳＰカード５０、５５間もデータバス５６により接続されている。
【０００４】
このような構成のＤＳＰカード５０に対し、１基本処理時間帯分のディジタルデータが入力装置５７よりデータバス５８を介して入力されると、最初の１／４時間にＤＳＰ５１−１が演算を行い、続く１／４時間にＤＳＰ５１−２がこの演算の結果を用いて演算を行い、その結果を出力する。ＤＳＰカード５５においても１／４時間ずつＤＳＰ５１−１及び５１−２が演算を行うことにより、ＤＳＰ５１−２からの計算結果がデータバス５８を介して出力装置５９へ出力される。次の１基本処理時間帯の開始時に、ＤＳＰカード５０へ、同じデータ量のディジタルデータが入力されて、ＤＳＰカード５０及び５５は同様の演算処理を行う。
【０００５】
ＤＳＰは、信号処理に特化した様々な機能を有しているため、従来ハードウェアで構成していた多くの信号処理機能をソフトウェア化してきた。通常、ＤＳＰはＣＰＵと比べて使用可能なメモリ資源が乏しいため、ＣＰＵのように基本ソフトウェア（以下、ＯＳと呼ぶ）を利用したり、複雑な処理を実行することができない。このため、例えば図５に示すとおり、ＤＳＰカード５０、５５が行う信号処理は、ディジタルフィルタ処理やＦＦＴ処理などの固定した信号処理を各DSP５１−１、５１−２に割り付け、ＤＳＰ５１−１、５１−２間は専用の高速通信バスを用いて接続するという構成を取っていた。
【０００６】
ＤＳＰカード５０、５５は、複数個のＤＳＰ５１−１、５１−２及び外部記憶装置５４とプログラム格納用のフラッシュＲＯＭ５３とを持つ。ＤＳＰのプログラムは、各ＤＳＰカード５０、５５のフラッシュＲＯＭ５３に格納されており、各ＤＳＰ５１−１、５１−２は起動時に自身が実行するプログラムをフラッシュＲＯＭ５３より読込み、処理を開始する。
【０００７】
ＤＳＰ５１−１、５１−２のメモリ容量には制限があることから、ＤＳＰカード５０、５５が自己診断処理を行う際、信号処理プログラムと同時に、自己診断処理プログラムや、フラッシュＲＯＭ書込み制御プログラムを内蔵することができない。
【０００８】
図５のＤＳＰカード５０、５５を、ＯＳと大容量のメモリとを有するホストコンピュータとの間で通信や読み書き制御を行うためのソフトウェアをＤＳＰカード５０、５５が記憶すること、各ＤＳＰ５１−１、５１−２がこのソフトウェアを実行すること、およびホストコンピュータからＬＡＮ経由で自己診断用のプログラムをフラッシュＲＯＭ５３にダウンロードすることはいずれもできない。
【０００９】
そのため、出願人は、ＤＳＰカード上の複数のＤＳＰ及び記憶装置について自己診断処理を行うディジタル信号処理装置における故障異常情報の保存方法を提案している（特許文献１参照）。特許文献１には、自己診断の結果、エラーが発生した場合、第１のＤＳＰが故障異常情報をフラッシュＲＯＭに書込むようにした手法が開示されているが、問題を発見した場合においても、再現性が難しい故障がＤＳＰや記憶装置に発生した場合、ＤＳＰカードの製造元は、容易に故障異常解析を行うことができなかった。
【００１０】
一方、ＩＣ間の接続試験方法は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）で提案され、ＪＴＡＧ試験又はバウンダリスキャンテストとして既にIEEEで規格化されている（非特許文献１参照）。
【００１１】
図６はＪＴＡＧ試験装置の構成例を示す図である。ＪＴＡＧ試験装置６０は、バウンダリスキャンテストの対象となる回路６１と、この回路６１に対して命令及びデータを入力し試験結果をモニタするパソコン６２とを備えている。パソコン６２には、予め試験対象のメモリ回路の回路図の設計情報から作成されたテストパターンが記憶されている。回路６１は、このテストパターンを入力信号とするｎ個のメモリＩＣ６３、６４、…、６５と、回路６１の全体の制御を行うＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラ６６とを備えている。
【００１２】
メモリＩＣ６３〜６５はいずれも内部に、試験対象のメモリ回路と、複数のバウンダリスキャンセルとを有する。１個のメモリＩＣでは、各バウンダリスキャンセルが１本の長い直列パスとして連結されている。これらのメモリＩＣ６３〜６５のうちの隣接するステージどうしの入出力端子が直列に連結されると、１本の長いメモリ間直列パスが形成されるようになっている。このメモリ間直列パスを試験データの通り道として利用することにより、ＴＡＰコントローラ６６から入出力用のコネクタを介してメモリＩＣ６３〜６５内にアクセス可能になっている。
【００１３】
本試験は、テストの総時間と試験効率とを考慮し、断線確認に用いられることが多い。図６に示す断線６７により、ＩＣ間の断線検出が可能であるが、メモリＩＣ６３〜６５の内部セルが故障した場合、内部セルの故障を検出できない。従って、DSPメーカが提供する高価なデバッグ装置をボードに接続して併用し、各メモリＩＣの全メモリ領域の読み書き試験を行い、メモリＩＣの故障有無を判定するようにしている。
【００１４】
十分な容量を有する記憶素子に記憶されたソフトウェアをＣＰＵが実行させることによって、基板の診断や製品の検査を行う技術は種々提案されている。
【００１５】
警報内容を基板前面から文字で判読出来、迅速な保守対応を可能とする組込基板、およびその表示制御方法が提案されている（特許文献２参照）。特許文献２にはＣＰＵボードを対象とする組込型基板及びそのモニタ表示方法が記載されている。この基板及び方法はOSを使用できるため、自己診断機能の実装、及び故障情報の表示は容易である。
【００１６】
また、経験も知識も不十分な保守サービスマンであっても的確な故障診断に基づいて適切に修理を行うことを可能とした家電製品の保守支援システムが提案されている（特許文献３参照）。特許文献３には出荷済みの家電を検査対象とする保守支援システムが記載されている。このシステムはマイコンとOSとを使用できるため、自己診断機能の実装、及び故障情報の表示は容易である。
【００１７】
図５の例ではＤＳＰが使用できるメモリの容量が小さいことから、ＤＳＰ単体は単純で固定的な処理を割当て、それを複数個まとめたＤＳＰカードという単位で、必要な処理を実現させている。従って、ＤＳＰカード上のフラッシュＲＯＭに保存するプログラムは、問題が発生しない限り変更書換えをされず、固定的に記憶されるものであることから、このプログラムを更新する必要性がない。
【００１８】
現在は、半導体技術の進歩により、ＤＳＰが使用できる内部メモリの容量が増え、ＤＳＰ単体がより複雑な処理を実行できるようになってきている。このことから、従来ＣＰＵがおこなってきた処理がＤＳＰにより置き換えられる回路も出てきた。それに伴い、図５のＤＳＰ５１−１、５１−２及び外部記憶装置５４の偶発的故障に対して、適切かつ迅速な対応を行うことが要求されるようになってきている。
【００１９】
ＤＳＰカード上のＩＣ部品が故障する状況を分類すると、故障率が時間経過に従って減少する初期不良による故障や、故障率が一定である特性を示す期間に発生する偶発的故障等がある。
【００２０】
もし、故障原因が部品の初期不良であれば、製造元がＤＳＰカードの製造段階あるいは客先への出荷段階において検査を実施することにより異常を検出でき、部品を交換することが可能である。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００７−２４１８３９号公報
【特許文献２】特開２００６−５３６９９号公報
【特許文献３】特開２００６−６４６７号公報
【非特許文献】
【００２２】
【非特許文献１】ＩＥＥＥ  Ｓｔｄ  １１４９．１−１９９０  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅ
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかし、ＤＳＰカードが出荷された後にＤＳＰカードに故障が発生した場合、客先から製造元にこのＤＳＰカードが返却されたとしても、製造元は、容易に故障状況を再現できず、ＤＳＰカード上の故障部位を特定する作業に多大な時間がかかっていた。
【００２４】
各メモリIC内部に偶発的故障が発生した場合、DSPが各メモリＩＣのメモリ全域に亘りデータを読み書きする必要がある。この読み書きを行うデバッグ装置はDSPメーカにより提供されるものであるが、このデバッグ装置は高価である。デバッグ装置を複数台を準備することはコスト上難しい。
【００２５】
そこで、本発明は、上記の課題に鑑み、記憶装置内の診断対象のメモリ領域の故障異常情報を、画面表示することが可能なＤＳＰカード試験装置およびＤＳＰカード試験装置における故障異常情報のモニタ方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
このような課題を解決するため、本発明の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う複数のＤＳＰと、を備え、これらのＤＳＰはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存し、この内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、前記いずれかのＤＳＰは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするＤＳＰカード試験装置が提供される。
【００２７】
また、本発明の別の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置に接続された第１のデータバスと、この第１のデータバスおよび第２のデータバスに接続されたバスブリッジと、このバスブリッジ、および画面表示機能を有するコンピュータが接続された伝送路に接続され、前記第２のデータバス上のデータをこのコンピュータ宛てに送信可能な通信装置と、それぞれプロセッサ内部に前記記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行う複数のＤＳＰと、を備え、これらのＤＳＰはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存し、この内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、前記いずれかのＤＳＰは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするＤＳＰカード試験装置が提供される。
【００２８】
また、本発明の別の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有する複数のＤＳＰとが接続されてなるＤＳＰカードを設けるステップと、前記複数のＤＳＰが、各内部メモリの前記プログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行うステップと、前記複数のＤＳＰが前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のＤＳＰのうちのいずれかのＤＳＰの前記内部メモリに保存するステップと、前記いずれかのＤＳＰが、このＤＳＰ自身の前記内部メモリに前記複数のＤＳＰから出力された前記故障異常情報が記憶されると、各故障異常情報をまとめて前記通信装置に出力するステップと、前記コンピュータが、前記故障異常情報を画面表示するステップと、を備えたことを特徴とするＤＳＰカード試験装置における故障異常情報のモニタ方法が提供される。
【発明の効果】
【００２９】
本発明によれば、記憶装置の診断対象のメモリ領域の故障異常情報を画面表示することができ、記憶装置の故障部位を特定することが容易に行えるようになる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係るＤＳＰカード試験装置を含む試験環境の構成図である。
【図２】記憶装置のメモリ配置の一例を示す図である。
【図３】複数のＤＳＰのうち実行順を指示されるＤＳＰが行う自己診断手順を説明するためのフローチャートである。
【図４】複数のＤＳＰのうちの実行順を制御するＤＳＰが行う自己診断手順を説明するためのフローチャートである。
【図５】従来の２枚のＤＳＰカードを使用した場合のＤＳＰ構成の一例を示す図である。
【図６】従来のＪＴＡＧ試験装置の構成例を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態に係るＤＳＰカード試験装置及びＤＳＰカード試験装置における故障異常情報のモニタ方法について、図１乃至図４を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００３２】
（構成）
本実施形態に係るＤＳＰカード試験装置は、複数個のＤＳＰ、外部記憶装置、フラッシュＲＯＭ、及びシリアル通信装置を有するＤＳＰカードに対し、この外部記憶装置のメモリ試験を行うものである。電源が投入された後のＤＳＰカードでは、各ＤＳＰが、フラッシュＲＯＭから外部記憶装置を診断するためのプログラムを含むＤＳＰ自己診断用プログラムを読込みして自己診断処理を行い、自己診断の完了後、フラッシュＲＯＭから信号処理演算用のプログラムを読込みして、ディジタルフィルタ処理やＦＦＴ処理などの信号処理演算を行うようにしている。
【００３３】
図１は本実施形態に係るＤＳＰカード試験装置を含む試験環境の構成図である。ＤＳＰカード試験装置１を含む試験環境は、画面表示機能を有するコンピュータであるパソコン２と、伝送路としてのデータバス３を介してパソコン２と通信可能にされ信号処理演算を行うＤＳＰカード４とを備えている。
【００３４】
パソコン２は、ＤＳＰカード４に対して外部記憶装置の診断を開始する指令を送り、ＤＳＰカード４からのメモリ診断結果をディスプレイ表示するコンピュータである。パソコン２は、ＤＳＰカード４上の各ＩＣ部品識別番号とこれらの識別番号の診断結果とを対応させて表示するディスプレイ５と、ＤＳＰカード４への指令メッセージを出力し、試験結果をこのディスプレイ５に表示するためのソフトウェアを記憶するメモリ６と、このソフトウェアを実行するＣＰＵ７と、図示しないシリアル通信インターフェースとを有する。
【００３５】
ＤＳＰカード４は、データバス３を介してパソコン２から指令メッセージを受信し、搭載部品についての自己診断試験を行って、このパソコン２に対して試験結果を送信する。
【００３６】
ＤＳＰカード４は、回路パターンを形成されたカード状のプリント基板と、それぞれ内部メモリ８及びＤＭＡコントローラ９を持つＮ個（Ｎは例えば５）のＤＳＰ１０と、各ＤＭＡコントローラ９に接続される第１のデータバス１１と、このデータバス１１に接続されたバスプロトコル変換機能部１２と、データバス１１に接続された第１の外部記憶装置１３（記憶装置）と、バスプロトコル変換機能部１２に別のデータバス１４を介して接続された第２の外部記憶装置１５と、バスプロトコル変換機能部１２に接続されたデータバス１６（第２のデータバス）と、このデータバス１６に接続されたフラッシュＲＯＭ１７とを備えている。
【００３７】
各ＤＳＰ１０の内部メモリ８は小容量の記憶領域を有する。ＤＭＡコントローラ９はこの内部メモリ８に記憶されるデータをＤＭＡ転送するものである。ＤＳＰカード４は、複数個のＤＳＰ１０から構成されていることから、ブート対象の第１のＤＳＰ１０は１個又は複数個存在する。
【００３８】
５個のＤＳＰＩＣチップにはそれぞれチップ番号を識別するための複数本のＩＣピンが設けられている。各ＩＣピンが電源ラインによりプルアップ又はプリント基板に接地されることにより５個のＤＳＰ１０には互いに異なるチップ番号を与えられ識別されるようになっている。ＤＳＰカード試験装置１は、５個のＤＳＰＩＣチップのうち、予め決められたチップ番号を持つＤＳＰＩＣチップを第１のＤＳＰ１０として動作させるようにしている。
【００３９】
また、ＤＳＰカード４上の図示しない回路パターンには、それぞれが第１のＤＳＰ１０と、第２から第４の各ＤＳＰ１０との間を接続する１ビットの割込み線が複数本形成されている。これらの割込み線を用いて、第１のＤＳＰ１０は、第２から第５の各ＤＳＰ１０に対し、外部記憶装置１３のメモリ診断試験の開始指令を送ることが可能にされている。
【００４０】
データバス１１、１４、１６はともに内部バスである。
【００４１】
バスプロトコル変換機能部１２は、バス幅やデータ転送単位が異なる３つのデータバス１１、１４及び１６の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送するバスブリッジである。バスプロトコル変換機能部１２は、データバス１１、１４、１６間のバス幅の整合や転送単位の整合などの処理を行う。バスプロトコル変換機能部１２はＦＰＧＡ（Field Programmable Gate Array）により実現されている。
【００４２】
外部記憶装置１３は診断対象のメモリ領域を有する揮発性の記憶装置である。外部記憶装置１３はページメモリのような大容量のメモリであり、例えば４つのメモリＩＣからなる。外部記憶装置１３のメモリ構成については後述する。
【００４３】
外部記憶装置１５も揮発性のメモリであり、ページメモリのような大容量の記憶領域を有する。外部記憶装置１５は診断対象にされてもよい。
【００４４】
フラッシュＲＯＭ１７は、５個のＤＳＰ１０の自己診断用プログラムと、各ＤＳＰ１０の本来の機能である信号処理用のプログラムとを保持する。自己診断用プログラムはＤＳＰカード試験装置１が起動した後、各ＤＳＰ１０内のＤＭＡコントローラ９によりそれぞれの内部メモリ８に転送されるようになっている。信号処理用のプログラムは、各ＤＳＰ１０が自己診断を完了した後、各ＤＭＡコントローラ９によりそれぞれの内部メモリ８に転送されるようになっている。
【００４５】
更にＤＳＰカード試験装置１は、データバス１６に接続された汎用シリアル通信装置１８を有する。汎用シリアル通信装置１８は第１のＤＳＰ１０にバス接続されるとともにデータバス３を介してパソコン２にデータを送信する通信装置である。汎用シリアル通信装置１８はシリアル通信コントローラであり、ＵＡＲＴ回路を含むＩＣチップが用いられている。
【００４６】
パソコン２のシリアルインターフェースにもＵＡＲＴ回路が用いられている。パソコン２側のＵＡＲＴ回路との間で、汎用シリアル通信装置１８は自己診断結果データ及び指令メッセージをシリアルデータ形式で送受信するようにしている。汎用シリアル通信装置１８は受信したシリアルデータに対してシリアル／パラレル変換を行い、変換したデータをデータバス１６を経由して第１のＤＳＰ１０へ出力するようにしている。
【００４７】
図２は外部記憶装置１３のメモリ配置の一例を示す図である。同図には、４個のメモリＩＣ１からメモリＩＣ４によって構成される実メモリ領域と、各ＤＳＰ１０によってアクセスされる複数のメモリバンクのうちのいずれか一つとの関係が示されている。
【００４８】
図中上下方向は各ＤＳＰ１０がアクセスするためのアクセスアドレスを表す。一つのメモリバンクは複数のアクセスアドレス空間に分けられており、各アクセスアドレス空間は各ＤＳＰ１０によりアクセスされる単位に相当する。左右方向は各ＤＳＰ１０がデータの読み書き処理する方向を表す。各アクセスアドレスに対して、６４ビット長の記憶領域が割当てられている。メモリＩＣ１からメモリＩＣ４は、１６ビット毎に区分されたビット位置により、メモリＩＣ１からメモリＩＣ４の物理的なＩＣ配置を決定されている。メモリＩＣ１は各アクセスアドレスの０〜１５ビットの記憶領域を有する。メモリＩＣ２、メモリＩＣ３及びメモリＩＣ４の記憶領域もメモリＩＣ１の記憶領域の例と同様である。
【００４９】
各ＤＳＰ１０が行うメモリ診断方法は、外部記憶装置１３の各アクセスアドレス空間における６４ビット長の記憶領域が正常であるか否かをチェックするものである。各６４ビット長の記憶領域へは、テストデータとして、６４ビット幅のテストパターンを５個のＤＳＰ１０がそれぞれ書込みし、読出しを行うようにしている。テストパターンは、例えば乱数発生機能が実行されることによって生成される。
【００５０】
各ＤＳＰ１０がこのテストパターンデータを各記憶領域に書込みし、各記憶領域からデータの読出しを行い、生成したパターンと読出したデータとを比較することにより、外部記憶装置１３の全アクセスアドレス空間における各ビットが診断されるようになっている。
【００５１】
第２のＤＳＰ１０から第５のＤＳＰ１０は、これらの第２から第５のＤＳＰ１０が行ったメモリチェックの結果を、第１のＤＳＰ１０の内部メモリ８に保存するようにしている。第１のＤＳＰ１０から第５のＤＳＰ１０が全て保存を終えると、第１のＤＳＰ１０は、内部メモリ８に記憶されているメモリチェック結果をまとめて汎用シリアル通信装置１８からパソコン２へと通知され、パソコン２のソフトウェアによってディスプレイ表示されるようになっている。
【００５２】
（作用）
このような構成のＤＳＰカード試験装置がＤＳＰカード４の診断を行う場合、全ＤＳＰ１０は、これらのＤＳＰ１０が接続されアクセス割り当てされたデバイスの全てについて自己診断処理を行う。自己診断処理とは外部記憶装置１３を診断するメモリ診断処理も含む。各ＤＭＡコントローラ９はフラッシュＲＯＭ１７からこれらのＤＳＰ１０の内部メモリ８へ、メモリ診断処理用のワード数の小さいプログラムコードをロードする。
【００５３】
第１のＤＳＰ１０の自己診断処理と、第２から第５の各ＤＳＰ１０の自己診断処理との処理フローのそれぞれについて図３及び図４を参照して説明する。
【００５４】
（１）第２のＤＳＰ１０〜第５のＤＳＰ１０の各自己診断処理
図３は第２のＤＳＰ１０（ＤＳＰ２）が行う自己診断手順を説明するためのフローチャートである。ステップＡ１において、バスプロトコル変換機能部１２は、第２から第５のＤＳＰ１０のリセットを解除する。ステップＡ２において、第２のＤＳＰ１０は、フラッシュＲＯＭ１７からプログラムを読み出す。
【００５５】
ステップＡ３において、第２のＤＳＰ１０は第１のＤＳＰ１０から診断開始指令を受信したかどうかを判定する。ステップＡ３において、第２のＤＳＰ１０が第１のＤＳＰ１０から診断開始指令を受信していない間、Ｎｏルートを通り、受信待機する。第１のＤＳＰ１０は、第２のＤＳＰ１０への割込み信号をオンにし、第３乃至第５のＤＳＰ１０への各ＤＳＰ１０への割込み信号をオフにする。
【００５６】
ステップＡ３において、第２のＤＳＰ１０が第１のＤＳＰ１０からの診断開始指令を受信すると、Ｙｅｓルートを通り、ステップＡ４において第２のＤＳＰ１０はこの第２のＤＳＰ１０自身の内部の自己診断を実行する。
【００５７】
引き続きステップＡ５において、第２のＤＳＰ１０は第１の外部記憶装置１３の診断を行う。ステップＡ６において、第２のＤＳＰ１０は外部記憶装置１３の自己診断結果を第１のＤＳＰ１０へ送信する。第１のＤＳＰ１０は、この第２のＤＳＰ１０の自己診断結果を内部メモリ８に書込む。
【００５８】
ステップＡ７において第２のＤＳＰ１０は、次のプログラムを起動する。ブート後、５個のＤＳＰ１０は、内部メモリ８に記憶されたプログラムの計算命令にしたがってディジタル信号処理の所望する演算処理を行う。ステップＡ８において第２のＤＳＰ１０は処理を終える。
【００５９】
第３のＤＳＰ１０から第５のＤＳＰ１０の自己診断手順も、第２のＤＳＰ１０の自己診断手順と同じである。
【００６０】
以上をまとめると、第２〜第ＮのＤＳＰ１０は、図１（１）に示すとおりフラッシュＲＯＭ１７からプログラムを起動した後、第１のＤＳＰ１０が出力する診断開始指令を待つ。第２のＤＳＰ１０が診断開始指令を受けた後、第２のＤＳＰ１０は自プロセッサ内部の自己診断を実施する。つまり、第２のＤＳＰ１０は自分自身に異常が発生していないことを確認する。
【００６１】
次に、図１（２）に示すとおり、第２のＤＳＰ１０は外部記憶装置１３の自己診断を実施する。自己診断完了後、図１（３）に示すとおり第２のＤＳＰ１０は、第１のＤＳＰ１０へ自己診断結果を送信し、ＤＳＰソフトウェアのプログラムを起動する。
【００６２】
データバス１１及び外部記憶装置１３に対するアクセス競合を禁止するなどの排他処理は、全て第１のＤＳＰ１０により制御されている。例えば割込を用いるなど５個のＤＳＰ１０によるデータバス１１あるいは外部記憶装置１３に対する同時アクセスが発生しないようにして、自己診断が行われる。
【００６３】
（２）第１のＤＳＰ１０の自己診断処理
図４は第１のＤＳＰ１０が行う自己診断手順を説明するためのフローチャートである。
【００６４】
ステップＢ１において、バスプロトコル変換機能部１２は、第１のＤＳＰ１０のリセットを解除する。ステップＢ２において、第１のＤＳＰ１０はフラッシュＲＯＭ１７からこの第１のＤＳＰ１０内で実行されるプログラムを読み出す。
【００６５】
ステップＢ３において、プログラムのループが実行される回数が最大Ｎであるようプログラム中の繰返し変数の最大値を設定する。第１のＤＳＰ１０はＤＳＰ番号をｉ（ｉ＝２〜Ｎ）に設定する。
【００６６】
ステップＢ４において、第１のＤＳＰ１０は、第２のＤＳＰ１０に対して、診断開始指令を出力する。
【００６７】
起動後、第１のＤＳＰ１０の内部メモリ８の全メモリ領域はクリアされ、初期値として例えば０が第１のＤＳＰ１０により書込まれる。第１のＤＳＰ１０は、この第１のＤＳＰ１０を含む全ＤＳＰ１０によって共有される内部メモリ８の各メモリ領域を読込むことによって、次の順番のＤＳＰ１０に対して診断開始指令を出力するかどうかを判断している。第１のＤＳＰ１０は、第２のＤＳＰ１０に割当てられたメモリ領域に、初期値と異なるデータが書込まれたと判断すると、第３のＤＳＰ１０へ診断開始指令を出力する。
【００６８】
ステップＢ５において、第１のＤＳＰ１０は、診断開始指令を出力したＤＳＰ１０から自己診断結果を受信したかどうかを判定する。第１のＤＳＰ１０は、この第１のＤＳＰ１０と異なるＤＳＰ１０から自己診断結果を受信した場合、ステップＢ６において、ｉをインクリメントする。
【００６９】
第２のＤＳＰ１０から第ＮのＤＳＰ１０の診断が終了すると、ステップＢ７に進む。ステップＢ７において、第１のＤＳＰ１０は、この第１のＤＳＰ１０内部の自己診断を行う。ステップＢ８において、第１のＤＳＰ１０は外部記憶装置１３の診断を行う。ステップＢ９において、第１のＤＳＰ１０は外部記憶装置１５の診断を行う。
【００７０】
ステップＢ１０において、全テスト結果に異常を含むと第１のＤＳＰ１０が判定した場合、Ｙｅｓルートを通り、ステップＢ１１において、第１のＤＳＰ１０は故障異常情報を、汎用シリアル通信装置１８へ出力する。ステップＢ１１において第１のＤＳＰ１０の処理は終わる。
【００７１】
ステップＢ１０において、第１のＤＳＰ１０がテストデータの比較判定処理において、全テスト結果が正常であると判定した場合、Ｎｏルートを通り、ステップＢ１３において、第１のＤＳＰ１０は次のプログラムを起動する。この第１のＤＳＰ１０は、演算処理やフィルタ処理などを行う。ステップＢ１４において処理が終了する。
【００７２】
換言すれば、第１のＤＳＰ１０は、図１（１）に示すとおりフラッシュＲＯＭ１７からプログラムを起動した後、図１（３）に示すとおり第２〜Ｎの各ＤＳＰ１０から自己診断結果を受信するまで待つ。このとき、第１のＤＳＰ１０はデータバス１１及び外部記憶装置１３へアクセスしない。
【００７３】
第１のＤＳＰ１０は、第２〜Ｎの各ＤＳＰ１０より、自己診断結果を受信した後、自プロセッサ内部の自己診断を実施する。その後、図１（４）に示すとおり、外部記憶装置１３を対象とした自己診断を実行する。その後、第１のＤＳＰ１０は、図１（５）に示すとおり、第２の外部記憶装置１５を対象とした自己診断を実行する。自己診断結果が全て揃った時点で、第１のＤＳＰ１０は図１（６）に示すとおり、内部メモリ８に記憶されている第１乃至第５の全ＤＳＰ１０の自己診断結果を汎用シリアル通信装置１８へ出力する。
【００７４】
この汎用シリアル通信装置１８に出力された自己診断結果は、データバス３を介してパソコン２へ送られる。パソコン２内のソフトウェアは、この送られてきた自己診断結果と、予め記憶したＤＳＰカード上のボードとの番号とに基づいて、表示データを生成する。
【００７５】
このようにして、本実施形態に係るＤＳＰカード試験装置１によれば、複数のＤＳＰ１０及び外部記憶装置１３を備えるＤＳＰカード４が偶発的故障により返品された際、外部記憶装置１３を検査する者は、この外部記憶装置１３中の故障した部位の特定を容易に行えるようになる。外部記憶装置１３中の故障箇所を迅速に修理でき、ＤＳＰカード４の改修時の業務の効率化を実現することが可能になる。
【００７６】
また、第１のＤＳＰ１０は、第２〜第５の各ＤＳＰ１０に対し、割込み信号をオンにするタイミングを順番に制御するため、自己診断処理が第１〜第５の各ＤＳＰ１０の間で同時に行われない。
【００７７】
例えば外部記憶装置１３中のメモリＩＣ３に異常が生じた場合、イメージ的にはメモリマップ上のアクセスアドレス方向に沿って帯状にエラーが出る。パソコン２側のソフトウェアは、メモリＩＣ番号３を異常ビットの位置などとともにディスプレイ表示し、このＩＣ及び位置がＮＧであることを通知する。パソコン２の前にいる者は、ディスプレイ内容から、外部記憶装置１３内部で異常が発生したメモリＩＣ３を特定できるようになる。エラーパターンとメモリＩＣの故障部位とが１：１に対応するため、ランダムパターンと読出しデータとの比較によりベリファイすることができる。
【００７８】
従来、装置が行う自己診断処理は、図１（２）及び図１（４）のルートの処理に基づき、全ての自己診断結果が外部記憶装置１３にストアされていた。このため、外部記憶装置１３が故障していた場合、別のＤＳＰメーカが提供するデバッグ装置により、故障部位を特定する必要があった。本実施形態に係るＤＳＰカード試験装置１では、自己診断を行って、一旦、図１（３）に示すように内部メモリ８に故障異常情報が保存される。第２から第５の各ＤＳＰ１０も第１のＤＳＰ１０の同じ内部メモリ８に結果を保存する。ブート時、外部記憶装置１３の全アクセスアドレスは、この外部記憶装置１３を構成する４つのメモリＩＣに割り振られ、これらのメモリＩＣ間で共有されてアクセスされるため、全メモリ領域の診断ができる。
【００７９】
また、第２から第５のＤＳＰ１０は、いずれも、データバス１１に直接接続されているＩＣチップあるいはＤＳＰチップ以外の部品へはアクセスしないように設計されてある。データバス１１には外部記憶装置１３だけがぶら下がっているため、第２から第５の各ＤＳＰ１０は、この外部記憶装置１３だけを参照するようにしている。
【００８０】
（効果）
以上説明したように、本実施形態に係るＤＳＰカード試験装置１およびＤＳＰカード試験装置１における故障異常情報のモニタ方法では、ＤＳＰカード４を構成する複数のＤＳＰ１０や外部記憶装置１３及び１５に対して、故障異常情報を汎用シリアル通信装置１８を介して外部コンピュータに出力する事ができる。
【００８１】
製造元は、ＤＳＰカード４が出荷後に故障した場合でも、パソコン２とシリアルケーブルを使うことで確実に故障異常情報が取得できるため、安価かつメンテナンス性が向上する。
【００８２】
例えば、外部記憶装置１３を構成するメモリＩＣ（メモリＩＣ１からメモリＩＣ４）のいずれかが故障した場合、JTAG試験ではIC間接続の異常の有無しか確認できないため、本件のような内部メモリセルの故障を検出できない。故障位置を特定することができない。しかし、本実施例では、各ＤＳＰ１０がメモリ全域診断を行ってそのうちの第１のＤＳＰ１０が自己診断結果をパソコン２側へ通知することから、確実に故障メモリを特定できる。
【００８３】
また、従来、外部記憶装置１３に異常が発生した場合、ＤＳＰメーカが提供するデバッグ装置が必要な事から、異常が発生したメモリＩＣの番号を簡易な手法で画面表示して特定することができなかった。これに対して本実施形態に係るＤＳＰカード試験装置１は、パソコン２のソフトウェアは、受信した自己診断結果より、４個のメモリＩＣ１からメモリＩＣ４のＩＣ番号と、各ＩＣ番号についてのＯＫ又はＮＧとを対応させたテキスト文を作成し、これをディスプレイに表示させる。ｐｒｉｎｔｆ文でメモリＩＣ番号１がＮＧであること等が一行で表示されるようになる。
【００８４】
外部記憶装置１３のメモリＩＣは複数に分割されて構成されている。複数のメモリＩＣ中でどのメモリＩＣが故障しているかを検知できないと、最悪、半田付けされた状態の外部記憶装置１３の半田を溶かしてプリント基板から取り去り、別の新しい外部記憶装置に載せ替えなければならない。本実施形態に係るＤＳＰカード試験装置１では、メモリＩＣを直接特定できるため、誤って正常動作するＤＳＰカード４の部品を外すといったことがなくなる。
【００８５】
また、上記実施形態では、外部記憶装置１３もＤＳＰカード４上に設けられていたが、外部記憶装置１３に相当する外付け外部記憶装置をプリント基板の外に設け、この外付け外部記憶装置とデータバス１１とをコネクタ類を介して接続させて構成し、且つ上記実施形態のＤＳＰカード４の演算機能と同じ演算機能を実現することは、動作クロックを落とした状態でＤＳＰカードを動作させるしかない。本実施形態に係るＤＳＰカード試験装置１では、データバス１１に接続される部品を半田付けすることによって、これらの部品と、データバスのアドレス空間とが１対１に対応するようにされているため、高いＤＳＰ性能を維持しつつ高速に演算動作可能である。
【００８６】
換言すれば、このＤＳＰカード４は、第１のＤＳＰ１０をマスターとし、第２から第Ｎの第１のＤＳＰ１０をスレーブとするマスタースレーブ方式を用いたものである。スレーブとしての第２から第５の第１のＤＳＰ１０は、アドレス空間のうち、ある限定された範囲のアドレス空間だけしかアクセスしないようになっている。この限定された範囲のアドレス空間が外部記憶装置１３のアドレスに相当するようになっている。
【００８７】
（その他）
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００８８】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。
【符号の説明】
【００８９】
１…ＤＳＰカード試験装置、２…パソコン（コンピュータ）、３…データバス（伝送路）、４…ＤＳＰカード、５…ディスプレイ、６…メモリ、７…ＣＰＵ、８…内部メモリ、９…ＤＭＡコントローラ、１０…ＤＳＰ、１１…データバス（第１のデータバス）、１２…バスプロトコル変換機能部（バスブリッジ）、１３…外部記憶装置（記憶装置）、１４…データバス、１５…外部記憶装置、１６…データバス（第２のデータバス）、１７…フラッシュＲＯＭ、１８…汎用シリアル通信装置（通信装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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