【手続補正書】
【提出日】令和3年6月15日(2021.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧（ＶＩＮ）より高い電圧に耐えることができる高電圧デバイスを制御するように構成された制御回路であって、当該制御回路は、
第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成された低電圧トランジスタデバイスと、
前記第１のスイッチング電圧を伝えるように構成された第１の端子であって、前記第１のスイッチング電圧は、基準電圧と前記第１の電圧との間で切り替わる、第１の端子と、
前記第１のスイッチング電圧の関数として前記第２のスイッチング電圧を伝えるように構成された第２の端子であって、前記第２のスイッチング電圧は、前記第１のスイッチング電圧と、前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）との合計に実質的に対応する、第２の端子と、
入力タイミング制御パルス信号を受信するように構成された入力ノードと、
該入力ノードに結合され、前記入力タイミング制御パルス信号を受信し、該入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記低電圧トランジスタデバイスに送信するように構成された並列の抵抗−静電容量結合と、
前記高電圧デバイスを制御するために、前記第１のスイッチング電圧よりも高い電圧で出力タイミング制御信号を供給するように構成され出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御パルスの前記並列の抵抗−静電容量結合を介して送信された前記エッジ情報及びＤＣレベル情報に基づく、出力ノードと、を含む、
制御回路。
【請求項２】
前記第１の電圧は１０ボルト以上であり、前記第２の電圧は５ボルト以下である、請求項１に記載の制御回路。
【請求項３】
前記第１の電圧は２５ボルト以上であり、前記第２の電圧は２．５ボルト以下である、請求項１に記載の制御回路。
【請求項４】
前記低電圧トランジスタデバイスは、前記第２の電圧以下の電圧に耐えるように構成される、請求項１に記載の制御回路。
【請求項５】
前記入力ノードは２つの入力ノードを含み、各入力ノードが前記入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を受信するように構成され、前記入力タイミング制御パルス信号は相補的な２つの入力タイミング制御パルス信号を含む、請求項１に記載の制御回路。
【請求項６】
前記並列の抵抗−静電容量結合は、２つの並列の抵抗−静電容量結合を含み、各並列の抵抗−静電容量結合が、
ｉ）前記相補的な２つの入力タイミング制御パルス信号のそれぞれを受信する前記２つの入力ノードのそれぞれ、及び
ｉｉ）前記相補的な２つの入力タイミング制御パルス信号のそれぞれのエッジ情報及びＤＣレベル情報を前記低電圧トランジスタデバイスに送信するために前記低電圧トランジスタデバイスに結合された２つの共通ノードのそれぞれ、に結合され、
各並列の抵抗−静電容量結合には、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とが含まれる、請求項５に記載の制御回路。
【請求項７】
前記制御回路は、前記２つの共通ノードのノード毎に、
該ノードと前記第２のスイッチング電圧との間に結合されたコンデンサと、
該ノードと前記第２のスイッチング電圧との間に結合された抵抗器とをさらに含む、請求項６に記載の制御回路。
【請求項８】
前記２つの共通ノードのノード毎に、各並列の抵抗−静電容量結合の前記直列接続されたコンデンサの等価静電容量に対する前記コンデンサの静電容量の静電容量比は、各並列の抵抗−静電容量結合の前記直列接続された抵抗器の等価抵抗に対する前記抵抗器の抵抗値の抵抗比に略反比例する、請求項７に記載の制御回路。
【請求項９】
１つの前記コンデンサ及び各並列の抵抗−静電容量結合の前記直列接続されたコンデンサによって前記２つの共通ノードの各共通ノードに提供される容量性電圧分割が、前記直列接続されたコンデンサ間で前記第１の電圧に略等しい電圧を降下させるように構成される、請求項８に記載の制御回路。
【請求項１０】
前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、フライング・コンパレータとして動作するように構成され、該フライング・コンパレータは、前記２つの共通ノード及び相補的な出力ノードに結合される差動入力ノードを含む、請求項８に記載の制御回路。
【請求項１１】
前記制御回路は、前記差動入力ノードの差動入力ノード毎に、前記差動入力ノードと前記第１のスイッチング電圧との間に結合された並列の抵抗−静電容量バイアス・ネットワークをさらに含み、該並列の抵抗−静電容量バイアス・ネットワークは、前記フライング・コンパレータの入力段の低電圧トランジスタデバイスにバイアス電圧を供給するように構成される、請求項１０に記載の制御回路。
【請求項１２】
前記並列の抵抗−静電容量バイアス・ネットワークは、並列に接続されたコンデンサ及び抵抗器を含む、請求項１１に記載の制御回路。
【請求項１３】
前記静電容量比は、前記第１のスイッチング電圧のスイッチング電圧レベルに関係なく、前記フライング・コンパレータの動作電圧範囲内にある共通モード電圧を前記各差動入力ノードに供給するようにさらに構成される、請求項１１に記載の制御回路。
【請求項１４】
前記静電容量比は、前記第１の電圧に基づく、請求項１３に記載の制御回路。
【請求項１５】
前記相補的な２つの入力タイミング制御パルス信号をそれぞれ増幅して、前記差動入力ノードにおける差分信号の振幅を増大させるように構成された２つのチャージポンプ回路をさらに含む、請求項１４に記載の制御回路。
【請求項１６】
前記２つのチャージポンプ回路によって与えられる増幅は、制御可能であり、且つ前記第１の電圧のレベルに基づいている、請求項１５に記載の制御回路。
【請求項１７】
前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記第１のスイッチング電圧の切替えイベント中に、前記フライング・コンパレータの低電圧トランジスタデバイスのノード間の瞬間電圧を制限するクランプ回路として構成される、請求項１１に記載の制御回路。
【請求項１８】
前記クランプ回路は、前記切替えイベント中に、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の出力電圧を実質的に同じ電圧値に強制するようにさらに構成される、請求項１７に記載の制御回路。
【請求項１９】
前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の電圧の差を単一の電圧に変換する論理ゲートとして動作するように構成される、請求項１８に記載の制御回路。
【請求項２０】
前記論理ゲートは、前記複数の電圧の非ゼロ差に作用し、前記複数の電圧のゼロ差を拒否するセットリセット（ＲＳ）ラッチ回路を含む、請求項１９に記載の制御回路。
【請求項２１】
前記低電圧トランジスタデバイスは、前記第２の電圧より低い電圧に耐えるように構成されており、
前記第１のスイッチング電圧と前記第２の電圧の半分との合計に略等しい中間レール・スイッチング・バイアス電圧が、前記フライング・コンパレータ及び前記論理ゲートの前記複数のトランジスタデバイスのトランジスタにバイアスを与えるように構成される、請求項２０に記載の制御回路。
【請求項２２】
前記フライング・コンパレータの前記相補的な出力ノードにおける電圧は、前記第１のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧によって規定される範囲内にあり、
前記論理ゲートは、ａ）前記第１のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧との間、又はｂ）前記中間レール・スイッチング・バイアス電圧と前記第２のスイッチング電圧と間のいずれかで動作するように構成される、請求項２１に記載の制御回路。
【請求項２３】
前記低電圧トランジスタデバイスは、ａ）シリコン・オン・サファイア（ＳＯＳ）トランジスタ構造、ｂ）シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ構造、及びｃ）バルク・シリコン（Ｓｉ）トランジスタ構造のうちの１つを含む、請求項１に記載の制御回路。
【請求項２４】
前記ａ）シリコン・オン・サファイア（ＳＯＳ）トランジスタ構造は、サファイア基板を含み、該サファイア基板は、前記第２のスイッチング電圧以上の電圧降下に耐えるように選択された厚さを有する、請求項２３に記載の制御回路。
【請求項２５】
前記サファイア基板の厚さが、数１０マイクロメートル〜数１００マイクロメートルの範囲にある、請求項２４に記載の制御回路。
【請求項２６】
前記ｂ）シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ構造は、埋込み型の二酸化シリコン層を含み、この二酸化シリコンの厚さによって、前記第２のスイッチング電圧以上の電圧降下に耐えることができる、請求項２３に記載の制御回路。
【請求項２７】
前記埋込み型の二酸化シリコン層の二酸化シリコンの厚さが、０．１〜１．０マイクロメートルである、請求項２６に記載の制御回路。
【請求項２８】
前記ｃ）バルク・シリコン（Ｓｉ）トランジスタ構造は、
Ｐ型シリコン（ｐ−Ｓｉ）基板と、
該Ｓｉ基板に埋め込まれたＮウェル構造と、
該Ｎウェル構造に接続されたウェル端子と、を含み、
該ウェル端子は、動作中に、前記第２のスイッチング電圧を伝えるように構成される、請求項２３に記載の制御回路。
【請求項２９】
前記シリコン基板は、動作中に前記基準電圧を伝えるように構成された基板端子を含む、請求項２８に記載の制御回路。
【請求項３０】
前記Ｎウェル構造は、前記Ｓｉ基板と組み合わせて、前記第２のスイッチング電圧以上の電圧降下に耐えることができる逆バイアスＮウェル・ダイオードを形成するように構成される、請求項２８に記載の制御回路。
【請求項３１】
請求項１に記載の制御回路を含む高電圧スイッチングデバイス。
【請求項３２】
動作中に、前記第１の電圧に耐えることができるように構成された高電圧トランジスタデバイスをさらに含み、前記高電圧トランジスタデバイスの動作が、前記制御回路によって制御される、請求項３１に記載の高電圧スイッチングデバイス。
【請求項３３】
前記高電圧トランジスタデバイスの動作は、前記第１の電圧への導電路を提供するオン・モードと、前記導電路を外すオフ・モードとの２つの動作モードのうちの１つで動作するように前記高電圧トランジスタデバイスを制御することを含む、請求項３２に記載の高電圧スイッチングデバイス。
【請求項３４】
前記導電路は、前記高電圧トランジスタデバイスのドレイン端子とソース端子との間の導電路である、請求項３３に記載の高電圧スイッチングデバイス。
【請求項３５】
前記高電圧トランジスタデバイスの制御は、前記高電圧トランジスタデバイスのゲート端子を前記制御回路の前記出力ノードに接続することによって提供される、請求項３４に記載の高電圧スイッチングデバイス。
【請求項３６】
前記制御回路の前記第１の端子は、前記高電圧トランジスタデバイスの前記ソース端子に接続される、請求項３５に記載の高電圧スイッチングデバイス。
【請求項３７】
前記オン・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における信号の電圧は、前記第１の電圧に略等しく、前記オフ・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における前記信号の電圧は、前記基準電圧に略等しい、請求項３６に記載の高電圧スイッチングデバイス。
【請求項３８】
前記高電圧トランジスタデバイスの前記ゲート端子に提供される前記制御回路の前記出力ノードにおけるタイミング制御信号は、前記高電圧トランジスタデバイスの前記ソース端子における前記信号のデューティサイクルに基づいて、平均電圧を制御するように構成される、請求項３７に記載の高電圧スイッチングデバイス。
【請求項３９】
前記制御回路の前記入力ノードにおける前記入力タイミング制御パルス信号は、前記平均電圧に基づく、請求項３８に記載の高電圧スイッチングデバイス。
【請求項４０】
請求項３９に記載の高電圧スイッチングデバイスを含む、高ＤＣ電圧を低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
【請求項４１】
第１の電圧（ＶＩＮ）より高い電圧に耐えることができる高電圧デバイスを、第２の電圧（Ｖｄｄ２）以下の電圧に耐えることができる低電圧デバイスで制御する方法であって、前記第１の電圧は、前記第２の電圧よりも実質的に高く、当該方法は、
前記第２の電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
該複数の低電圧デバイスを第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作させるステップであって、前記第１のスイッチング電圧は基準電圧（ＧＮＤ）と前記第１の電圧との間で切り替わり、前記第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、動作させるステップと、
入力信号に基づいて、第１の入力タイミング制御パルス信号と、該第１の入力タイミング制御パルス信号の反転バージョンである第２の入力タイミング制御パルス信号とを含む相補的な２つのパルス信号を生成するステップと、
前記第１及び第２の入力タイミング制御パルス信号を第１及び第２の並列の抵抗−静電容量結合を介して前記複数の低電圧デバイスに結合するステップと、
該結合するステップに基づいて、前記第１及び第２の入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記低電圧デバイスに送信するステップと、
前記動作するステップ及び前記送信するステップに基づいて、前記複数の低電圧デバイスを介して、前記第１のスイッチング電圧よりも高い電圧で出力タイミング制御信号を生成するステップと、
該生成するステップに基づいて、前記高電圧デバイスを制御するステップと、を含む、
方法。
【請求項４２】
前記出力タイミング制御信号を生成するステップは、
前記送信するステップに基づいて、前記相補的な２つのパルス信号のバージョンを再生成するステップと、
クランプを使用して、前記第１のスイッチング電圧の切替えイベント中に、前記相補的な２つのパルス信号の再生成バージョンを実質的に同じ電圧値に強制するステップと、
前記相補的な２つのパルス信号の前記再生成バージョンの差分信号を生成するステップであって、該差分信号は、前記切替えイベント中のみゼロである、生成するステップと、
前記差分信号の非ゼロ値に基づいて、前記出力タイミング制御信号を生成するステップと、を含む、請求項４１に記載の方法。
【請求項４３】
前記再生成するステップは、
第１及び第２の共通ノードのそれぞれを介して、前記第１及び第２の並列の抵抗−静電容量結合を第１及び第２の並列の抵抗−静電容量ネットワークのそれぞれに結合するステップと、
前記第１及び第２の並列の抵抗−静電容量ネットワークの端子ノードを前記第２のスイッチング電圧に結合するステップと、
該結合するステップに基づいて、前記第１及び第２の共通ノードでそれぞれ前記第１及び第２の入力タイミング制御パルス信号の低振幅バージョンを取得するステップと、を含み、
第１／第２の並列の抵抗−静電容量結合の等価静電容量に対する第１／第２の並列の抵抗−静電容量ネットワークの静電容量との静電容量比が、第１／第２の並列の抵抗−静電容量結合の抵抗に対する第１／第２の並列の抵抗−静電容量ネットワークの抵抗比に略反比例する、請求項４２に記載の方法。
【請求項４４】
チャージポンプ回路を介して、前記第１及び第２の入力タイミング制御パルス信号を増幅するステップと、
該増幅するステップに基づいて、前記第１及び第２の共通ノードにおける前記第１及び第２の入力タイミング制御パルス信号の前記低振幅バージョンの振幅を増大させるステップと、をさらに含む、請求項４３に記載の方法。
【請求項４５】
第１の電圧（ＶＩＮ）をより低い電圧出力に変換するＤＣ／ＤＣコンバータであって、当該ＤＣ／ＤＣコンバータは、
直列接続されたハイサイド・トランジスタ及びローサイド・トランジスタを含むトランジスタ・スタックであって、前記ハイサイド・トランジスタ及び前記ローサイド・トランジスタは、前記第１の電圧よりも高い電圧に耐えることができる、トランジスタ・スタックと、
動作中に、前記第１の電圧を受け取るように構成された前記ハイサイド・トランジスタのドレインに接続された供給端子と、
動作中に、基準電位（ＧＮＤ）を受け取るように構成された前記ローサイド・トランジスタのソースに接続された基準端子と、
前記ハイサイド・トランジスタのソース及び前記ローサイド・トランジスタのドレインに接続され、動作中に、前記第１の電圧と前記基準電位との間で切り替わる第１のスイッチング電圧（ＳＷ）を供給するように構成された出力スイッチング端子と、
前記トランジスタ・スタックに結合され、且つ前記第１のスイッチング電圧と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成されたハイサイド制御回路と、を含んでおり、
該ハイサイド制御回路は、
ｉ）前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）以下の電圧に耐えることができる複数の低電圧トランジスタと、
ｉｉ）前記出力スイッチング端子に接続され、前記第１のスイッチング電圧を供給するハイサイド基準端子と、
ｉｉｉ）動作中に、前記第１のスイッチング電圧と前記第２の電圧との合計に略等しい前記第２のスイッチング電圧を供給するように構成されたハイサイド供給端子と、
ｉｖ）動作中に、前記ハイサイド・トランジスタを制御するために第１及び第２の入力タイミング制御パルス信号を受信するように構成されたハイサイド入力端子と、
ｖ）動作中に、前記第１及び第２の入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記複数の低電圧トランジスタに送信するように構成された前記ハイサイド入力端子に結合された第１及び第２の並列の抵抗−静電容量結合と、
ｖｉ）動作中に、前記送信されたエッジ情報及びＤＣレベル情報に基づいてハイサイド制御信号を前記第１のスイッチング電圧よりも高い電圧で供給するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含み、
前記ハイサイド制御信号は、前記出力スイッチング端子における前記第１のスイッチング電圧のデューティサイクルを制御する、
ＤＣ／ＤＣコンバータ。
【請求項４６】
前記第１及び第２の並列の抵抗−静電容量結合のそれぞれが、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項４５に記載のＤＣ／ＤＣコンバータ。
【請求項４７】
前記より低い電圧出力は、前記第１のスイッチング電圧の平均値に比例する、請求項４５に記載のＤＣ／ＤＣコンバータ。
【請求項４８】
動作中に、前記第１及び第２の入力タイミング制御パルス信号に基づいて、前記ローサイド・トランジスタにローサイド制御信号を供給するように構成されたローサイド制御回路をさらに含む、請求項４５に記載のＤＣ／ＤＣコンバータ。
【請求項４９】
前記ハイサイド制御信号及び前記ローサイド制御信号は、動作中に、前記ハイサイド・トランジスタの導通と前記ローサイド・トランジスタの導通とを交互に行うように構成される、請求項４８に記載のＤＣ／ＤＣコンバータ。
【請求項５０】
前記ハイサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の伝播遅延は、前記ローサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の伝播遅延と略等しい、請求項４９に記載のＤＣ／ＤＣコンバータ。
【請求項５１】
前記ハイサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の信号減衰は、前記ローサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の信号減衰と略等しい、請求項５０に記載のＤＣ／ＤＣコンバータ。
【請求項５２】
入力矩形波信号のエッジのタイミングを制御するように構成されたタイミング制御回路であって、当該タイミング制御回路は、
直列接続で配置された第１の複数の同じ、設定可能なエッジ遅延回路を含む第１の処理経路であって、前記入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成される第１の処理経路と、
直列接続で配置された第２の複数の前記設定可能なエッジ遅延回路を含む第２の処理経路であって、前記第１の処理経路から独立して、前記入力矩形波信号の前記立ち上がりエッジ及び前記立ち下がりエッジの一方又は両方を選択的に遅延させるように構成される第２の処理経路と、を含み、
前記設定可能なエッジ遅延回路は、該設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、前記立ち上がりエッジ及び前記立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
前記エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による１つのコンデンサの充電時間に基づく、
タイミング制御回路。
【請求項５３】
前記電流源は、前記インバータの前記トリップ点電圧の変動に基づいて、前記電流源の出力電流の大きさを調整するように構成された制御回路を含む、請求項５２に記載のタイミング制御回路。
【請求項５４】
前記トリップ点電圧の前記変動は、ａ）前記インバータの製造プロセス、ｂ）前記インバータへの電圧源、及びｃ）前記インバータの動作温度のうちの１つ又は複数に基づく、請求項５３に記載のタイミング制御回路。
【請求項５５】
前記出力電流の前記大きさは、基準抵抗器によって制御される、請求項５３に記載のタイミング制御回路。
【請求項５６】
前記制御回路は、
オペアンプと、
電流ミラーと、
前記設定可能なエッジ遅延回路の前記インバータと同じ特性を有する基準インバータであって、前記オペアンプの第１の入力に結合される基準インバータと、
トランジスタであって、該トランジスタのゲートが前記オペアンプの出力に接続され、前記トランジスタのソースが前記オペアンプの第２の入力に接続され、前記トランジスタのドレインが前記電流ミラーの基準電流レッグに接続されるトランジスタと、
該トランジスタの前記ソースと基準グランドとの間に接続された基準抵抗器と、を含む、請求項５３に記載のタイミング制御回路。
【請求項５７】
前記基準インバータは、２つの直列接続トランジスタを含み、該直列接続トランジスタのゲート及びドレインは、前記オペアンプの前記第１の入力に接続される、請求項５６に記載のタイミング制御回路。
【請求項５８】
前記設定可能なエッジ遅延回路は、入力トランジスタのゲートノードにおいて、前記入力スイッチの前記オン又はオフ状態に基づいて、前記入力矩形波信号及び該入力矩形波信号の反転バージョンの一方を選択的に受信するように構成される入力トランジスタをさらに含む、請求項５２に記載のタイミング制御回路。
【請求項５９】
前記入力トランジスタのゲートノードが、前記入力スイッチの共通端子に結合され、
前記入力トランジスタのドレインノードが、前記電流源、前記コンデンサの第１の端子、及び前記インバータの入力に結合され、
前記入力トランジスタのソースノード及び前記コンデンサの第２の端子は、基準グランドに結合される、請求項５８に記載のタイミング制御回路。
【請求項６０】
前記設定可能なエッジ遅延回路は、入力インバータをさらに含み、
前記入力スイッチの第１のスイッチング端子が、前記入力インバータの出力に結合され、
前記入力スイッチの第２のスイッチング端子が、前記入力インバータの入力に結合され、
前記インバータの前記入力は、前記入力矩形波信号と該入力矩形波信号の前記反転バージョンの一方を受信するように構成される、請求項５９に記載のタイミング制御回路。
【請求項６１】
前記設定可能なエッジ遅延回路は、出力インバータと出力スイッチとをさらに含み、
該出力スイッチは、前記出力スイッチの共通端子において、前記入力スイッチの前記オン及びオフ状態とは独立した前記出力スイッチのオン及びオフ状態に基づいて、前記インバータの出力での信号及び前記出力インバータの出力での前記信号の反転バージョンの一方を選択的に出力するように構成される、請求項６０に記載のタイミング制御回路。
【請求項６２】
前記出力スイッチの第１のスイッチング端子は、前記インバータの前記出力に結合され、
前記出力スイッチの第２の端子が、前記出力インバータの前記出力に結合される、請求項６１に記載のタイミング制御回路。
【請求項６３】
第１及び第２の複数の同じ、前記設定可能なエッジ遅延回路の前記直列接続は、第１の設定可能なエッジ遅延回路の前記出力スイッチの前記共通端子と第２の設定可能なエッジ遅延回路の前記入力スイッチの前記第２のスイッチング端子との接続を介して提供される、請求項６２に記載のタイミング制御回路。
【請求項６４】
前記コンデンサの静電容量が設定可能である、請求項５２に記載のタイミング制御回路。
【請求項６５】
前記コンデンサは、デジタル調整可能なコンデンサである、請求項６４に記載のタイミング制御回路。
【請求項６６】
前記第１及び第２の処理経路のそれぞれについて、
前記立ち上がりエッジ及び立ち下がりエッジの一方のみの遅延は、前記第１及び第２の処理経路の各設定可能なエッジ遅延回路の前記入力スイッチを同じ状態に設定することにより提供され、
前記立ち上がりエッジと立ち下がりエッジとの両方の遅延は、少なくとも２つの設定可能なエッジ遅延回路の前記入力スイッチを異なる状態に設定することにより提供される、
請求項５２に記載のタイミング制御回路。
【請求項６７】
１つ又は複数の追加の処理経路をさらに含み、各追加の処理経路が直列接続で配置された複数の前記設定可能なエッジ遅延回路を含み、前記追加の処理経路のそれぞれが、他の処理経路とは独立して、前記入力矩形波信号の前記立ち上がりエッジと前記立ち下がりとのエッジの一方又は両方を選択的に遅延させるように構成される、請求項５２に記載のタイミング制御回路。
【請求項６８】
高電圧ドメインで動作するハイサイド（ＨＳ）デバイスとローサイド（ＬＳ）デバイスとの制御のためのタイミング情報を提供するように構成された回路構成であって、当該回路構成は、
低電圧ドメインで動作する、入力矩形波信号のエッジのタイミングを制御するように構成されたタイミング制御回路を含んでおり、
該タイミング制御回路は、
ｉ）前記ＨＳデバイスのタイミング情報を提供し、直列接続で配置された第１の複数の同じ、設定可能なエッジ遅延回路を含む第１の処理経路であって、前記入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第１の処理経路と、
ｉｉ）前記ＬＳデバイスのタイミング情報を提供し、直列接続で配置された第２の複数の前記設定可能なエッジ遅延回路を含む第２の処理経路であって、前記第１の処理経路とは独立して、前記入力矩形波信号の前記立ち上がりエッジ及び前記立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第２の処理経路と、を含み、
前記設定可能なエッジ遅延回路は、該設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、前記立ち上がりエッジ及び前記立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
前記エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による１つのコンデンサの充電時間に基づき、
前記タイミング制御回路の全てのトランジスタデバイスは、それぞれ、前記高電圧ドメインの高電圧よりも実質的に小さい電圧に耐えるように構成される、
回路構成。
【請求項６９】
前記設定可能なエッジ遅延回路は、入力トランジスタのゲートノードにおいて、前記入力スイッチの前記オン又はオフ状態に基づいて、前記入力矩形波信号及び該入力矩形波信号の反転バージョンの一方を選択的に受信するように構成される入力トランジスタをさらに含む、請求項６８に記載の回路構成。
【請求項７０】
前記入力トランジスタのゲートノードは、前記入力スイッチの共通端子に結合され、
前記入力トランジスタのドレインノードは、前記電流源、前記コンデンサの第１の端子、及び前記インバータの入力に結合され、
前記入力トランジスタのソースノード及び前記コンデンサの第２の端子が、基準グランドに結合される、請求項６９に記載の回路構成。
【請求項７１】
前記設定可能なエッジ遅延回路は、入力インバータをさらに含み、
前記入力スイッチの第１のスイッチング端子が、前記入力インバータの出力に結合され、
前記入力スイッチの第２のスイッチング端子が、前記入力インバータの入力に結合され、
前記インバータの前記入力は、前記入力矩形波信号及び該入力矩形波信号の反転バージョンの一方を受信するように構成される、請求項７０に記載の回路構成。
【請求項７２】
前記設定可能なエッジ遅延回路は、出力インバータと出力スイッチとをさらに含み、
該出力スイッチは、前記入力スイッチの前記オン及びオフ状態とは独立した前記出力スイッチのオン及びオフ状態に基づいて、前記出力スイッチの共通端子において、前記インバータの出力での信号及び前記出力インバータの出力での前記信号の反転バージョンの一方を選択的に出力するように構成される、請求項７１に記載の回路構成。
【請求項７３】
前記出力スイッチの第１のスイッチング端子が、前記インバータの前記出力に結合され、
前記出力スイッチの第２の端子が、前記出力インバータの前記出力に接続される、請求項７２に記載の回路構成。
【請求項７４】
第１及び第２の複数の同じ、前記設定可能なエッジ遅延回路の前記直列接続は、第１の設定可能なエッジ遅延回路の前記出力スイッチの前記共通端子と、第２の設定可能なエッジ遅延回路の前記入力スイッチの前記第２のスイッチング端子との接続を介して提供される、請求項７３に記載の回路構成。
【請求項７５】
前記高電圧デバイスの制御は、前記制御回路の低電圧トランジスタデバイスのみで提供され、各低電圧トランジスタデバイスは、前記第１の電圧よりも実質的に低い第２の電圧以下の電圧に耐えるように構成される、請求項１に記載の制御回路。
【請求項７６】
前記高電圧デバイスの制御は、前記低電圧デバイスのみによって提供される、請求項４１に記載に方法。
【請求項７７】
レベルシフターであって、当該レベルシフターは、
第１の電圧と第２の電圧との間で動作するように構成された低電圧トランジスタデバイスと、
前記第１の電圧を伝えるように構成された第１の端子と、
前記第１の電圧と低電圧との合計に実質的に対応する前記第２の電圧を伝えるように構成された第２の端子と、
入力タイミング制御信号を受信するように構成された入力ノードと、
該入力ノードと前記低電圧トランジスタデバイスとの間に結合された並列の抵抗−静電容量ネットワークと、
出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御信号の前記並列の抵抗−静電容量ネットワークを介した信号情報に基づいている、出力ノードと、を含む、
レベルシフター。
【請求項７８】
前記第１の電圧は１０ボルト以上であり、前記低電圧は５ボルト以下である、請求項７７に記載のレベルシフター。
【請求項７９】
前記第１の電圧は２５ボルト以上であり、前記低電圧は２．５ボルト以下である、請求項７７に記載のレベルシフター。
【請求項８０】
前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成される、請求項７７に記載のレベルシフター。
【請求項８１】
前記出力タイミング制御信号は、前記第１の電圧よりも高い電圧である、請求項７７に記載のレベルシフター。
【請求項８２】
前記低電圧は、前記第１の電圧より実質的に低い、請求項７７に記載のレベルシフター。
【請求項８３】
前記入力ノードは２つの入力ノードを含み、該２つの入力ノードのそれぞれが前記入力タイミング制御信号のエッジ情報及びＤＣレベル情報を受信するように構成される、請求項７７に記載のレベルシフター。
【請求項８４】
前記並列の抵抗−静電容量ネットワークは、２つの並列の抵抗−静電容量ネットワークを含み、該２つの並列の抵抗−静電容量ネットワークのそれぞれが、
ｉ）相補的な２つの入力タイミング制御信号のそれぞれを受信する２つの入力ノードのそれぞれ、及び
ｉｉ）前記低電圧トランジスタデバイスに結合された２つの共通ノードのそれぞれ、に結合される、請求項７７に記載のレベルシフター。
【請求項８５】
前記並列の抵抗−静電容量ネットワークは、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項７７に記載のレベルシフター。
【請求項８６】
当該レベルシフターは、
前記並列の抵抗−静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通のノードと、前記第２の端子との間に結合されたコンデンサと、
前記ノードと前記第２の端子との間に結合された抵抗器と、をさらに含む、請求項７７に記載のレベルシフター。
【請求項８７】
当該レベルシフターは、
前記並列の抵抗−静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通の前記ノードと、前記第１の端子との間に結合されたコンデンサと、
前記ノードと前記第１の端子との間に結合された抵抗器と、をさらに含む、請求項８６に記載のレベルシフター。
【請求項８８】
前記低電圧トランジスタデバイスは、フライング・コンパレータとして動作するように構成された複数の低電圧トランジスタデバイスを含み、前記フライング・コンパレータは、前記並列の並列の抵抗−静電容量ネットワークに結合された差動入力ノード、及び相補的な出力ノードを含む、請求項７７に記載のレベルシフター。
【請求項８９】
前記低電圧トランジスタデバイスは、前記第１の電圧の切替えイベント中に、前記フライング・コンパレータの前記複数の低電圧トランジスタデバイスのノード間の瞬時電圧を制限するクランプ回路として構成された複数の低電圧トランジスタデバイスをさらに含む、請求項８８に記載のレベルシフター。
【請求項９０】
前記入力タイミング制御信号を増幅するように構成されたチャージポンプ回路をさらに含む、請求項７７に記載のレベルシフター。
【請求項９１】
レベルシフターであって、当該レベルシフターは、
第１の電圧及び低電圧によって規定されるフライング電圧ドメインで動作するように構成された低電圧トランジスタデバイスと、
入力タイミング制御信号を受信するように構成された入力ノードと、
前記入力ノード及び低電圧トランジスタデバイスを結合するように構成された並列の抵抗−静電容量ネットワークと、
出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記並列の抵抗−静電容量ネットワークを介した前記入力タイミング制御信号の信号情報に基づいている、出力ノードと、を含む、
レベルシフター。
【請求項９２】
前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成され、前記低電圧は前記第１の電圧よりも低い、請求項９１に記載のレベルシフター。
【請求項９３】
請求項９１に記載のレベルシフターを含む高電圧スイッチングデバイス。
【請求項９４】
前記第１の電圧に耐えるように構成された高電圧トランジスタデバイスをさらに含み、該高電圧トランジスタデバイスのオン・モード及びオフ・モードによる動作は、前記レベルシフターによって制御される、請求項９３に記載の高電圧スイッチングデバイス。
【請求項９５】
動作の前記オン・モードの間に、前記高電圧トランジスタデバイスのソース端子における電圧が、前記第１の電圧に実質的に等しく、動作の前記オフ・モードの間に、前記高電圧トランジスタデバイスの前記ソース端子における電圧が、基準電圧に実質的に等しい、請求項９４に記載の高電圧スイッチングデバイス。
【請求項９６】
請求項９４に記載の前記高電圧スイッチングデバイスを含む、高ＤＣ電圧を低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
【請求項９７】
高電圧デバイスを制御するための方法であって、当該方法は、
低電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
前記複数の低電圧デバイスを、第１の電圧及び低電圧によって規定されるフライング電圧ドメインで動作させるステップであって、前記第１の電圧は前記低電圧よりも高い、動作させるステップと、
並列の抵抗−静電容量ネットワークを介して入力タイミング制御信号を前記複数の低電圧デバイスに結合するステップと、
該結合に基づいて、前記入力タイミング制御信号の信号情報を前記低電圧デバイスに送信するステップと、
前記動作及び前記送信に基づいて、前記複数の低電圧デバイスを介して、出力タイミング制御信号を前記第１の電圧よりも高い電圧で生成するステップと、
前記生成に基づいて、前記高電圧デバイスを制御するステップと、を含む、
方法。