【手続補正書】
【提出日】平成17年8月19日(2005.8.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタと、を含んで構成されるオン−チップＣＰＵであって、前記ＣＰＵの前記実行回路は、前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能である、オン−チップＣＰＵと、
前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して受信した前記命令ポインタの前記アドレスを監視するように作動可能である命令トレースコントローラであって、トレースストレージ位置に接続され、前記アドレスのうちの選択された１つを前記トレース位置に記憶させる命令トレースコントローラと、
を含んで構成され、
前記命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと同時に前記命令トレースコントローラに送信される前記制御信号を受信し、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つが前記トレース位置に記憶され、前記制御信号は前記取り出し回路がいつ新しいメモリ位置から命令の取り出しを開始するかを制御するために前記実行回路により生成される、
単一チップ集積回路装置。
【請求項２】  前記メモリから前記ＣＰＵの取り出し回路及び実行回路に命令を送信させるメモリバスを含んで構成される、請求項１記載の単一チップ集積回路装置。
【請求項３】  前記命令トレースコントローラが前記メモリバスに接続されることにより、前記選択されたアドレスを前記メモリ内のトレースストレージ位置で記憶することを可能とする、請求項２記載の単一チップ集積回路装置。
【請求項４】  前記命令トレースコントローラが前記メモリバスとは別のトレースストレージバスを介して前記トレースストレージ位置に接続される、請求項２記載の単一チップ集積回路装置。
【請求項５】  前記命令ポインタは、次に実行される命令へのポインタと、何らかの不連続に備えて取り出し回路が新しいフローを再開する位置へのポインタと、の双方を運搬する、請求項１記載の単一チップ集積回路装置。
【請求項６】  前記トレースストレージバスが前記メモリとは別のトレースバッファ内のトレースストレージ位置に接続される、請求項４記載の単一チップ集積回路装置。
【請求項７】  前記トレースバッファがいっぱいの時、記憶される次の選択されたアドレスによってトレースバッファ内に保持されている前回選択されたアドレスが上書きされる、請求項６記載の単一チップ集積回路装置。
【請求項８】  前記命令トレースコントローラが前記アドレスを監視するために前記命令ポインタレジスタに接続される、請求項１から７のいずれか１つに記載の単一チップ集積回路装置。
【請求項９】  オフ−チップ通信パスが設けられて前記トレースストレージ位置にアクセスし、オフ−チップで命令トレースを提供する、請求項１に記載の単一チップ集積回路装置。
【請求項１０】  前記選択されたアドレスが連続したトレースストレージ位置に記憶される、請求項１に記載の単一チップ集積回路装置。
【請求項１１】  前記命令トレースコントローラが、次の選択されたアドレスが記憶される次のトレースストレージ位置のアドレスを保持するデスティネーションアドレスレジスタを有する、請求項１に記載の単一チップ集積回路装置。
【請求項１２】  関連するホストメモリを備えたホストＣＰＵに接続されるオフ−チップ直列通信リンクを含んで構成され、前記トレースストレージ位置が前記ホストメモリ内に設けられる、請求項１記載の単一チップ集積回路装置。
【請求項１３】  前記命令トレースコントローラがＣＰＵの通常作動を停止して、前記アドレスを前記トレースストレージ位置に記憶させるように作動できる、請求項１に記載の単一チップ集積回路装置。
【請求項１４】  前記命令トレースコントローラが検出した非シーケンシャルアドレスの直前の前記アドレスの１つを記憶する第１レジスタを含んで構成される、請求項１に記載の単一チップ集積回路装置。
【請求項１５】  前記命令トレースコントローラが検出した非シーケンシャルアドレスの直後の前記アドレスの１つを記憶する第２レジスタを含んで構成される、請求項１４に記載の単一チップ集積回路装置。
【請求項１６】  前記命令トレースコントローラが不連続の直前の命令ポインタを記憶する第１レジスタを含んで構成される、請求項１記載の単一チップ集積回路装置。
【請求項１７】  前記命令トレースコントローラが不連続の後の最初の命令ポインタを記憶する第２レジスタを含んで構成される、請求項１６に記載の単一チップ集積回路装置。
【請求項１８】  前記命令トレースコントローラはさらに、前記第１および第２レジスタの少なくとも１つにより示されるトレースアドレスを保持するためのトレースストレージ位置を発見できる位置を示すアドレスレジスタを含んで構成される、請求項１７に記載の単一チップ集積回路装置。
【請求項１９】  前記命令トレースコントローラにさらに別のトレースバスにより接続され、トレースアドレスを保持する専用メモリをさらに含んで構成される、請求項１８に記載の単一チップ集積回路装置。
【請求項２０】  前記命令トレースコントローラとトレースアドレスを保持する前記メモリを相互接続するメモリバスをさらに含んで構成される、請求項１８に記載の単一チップ集積回路装置。
【請求項２１】  前記第１レジスタはＪｕｍｐ−ｆｒｏｍレジスタであり、前記第２レジスタはＪｕｍｐ−ｔｏレジスタである、請求項１８に記載の単一チップ集積回路装置。
【請求項２２】  前記命令トレースコントローラはさらに、トレースバッファと、バッファがいっぱいになっても前回記憶されたトレースアドレスの上にトレースアドレスを記憶できるよう前記トレースバッファにロールオーバー能力を供給するために前記アドレスレジスタを増分する増分器と、を含んで構成される、請求項１８に記載の単一チップ集積回路装置。
【請求項２３】  単一チップ集積回路装置内のオン−チップＣＰＵから命令トレースを供給する方法であって、
前記オン−チップＣＰＵは取り出し回路と実行回路を有し、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタがＣＰＵの命令ポインタレジスタ内で順次保持され、
前記ＣＰＵの前記実行回路は、いつ前記取り出し回路が新しいメモリ位置から命令の取り出しを開始するかを制御し、かつ前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能であり、前記命令ポインタの前記アドレスが、単一チップ集積回路装置上にあるとともに前記ＣＰＵとバスで接続された命令トレースコントローラによって監視され、
前記命令トレースコントローラは、前記ＣＰＵから前記バスを介して前記命令ポインタを受信し、前記アドレスのうちの選択されたアドレスを所定のトレースストレージ位置に記憶させるように作動可能であり、
命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと同時に前記命令トレースコントローラに送信される前記制御信号を受信し、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つが前記トレース位置に記憶される、
方法。
【請求項２４】  前記選択されたアドレスが連続するトレースストレージ位置に記憶される、請求項２３記載の方法。
【請求項２５】  前記命令トレースコントローラがＣＰＵの通常作動を停止して前記アドレスを前記トレースストレージ位置に記憶させるよう動作可能である、請求項２３記載の方法。
【請求項２６】  前記選択されたアドレスがトレースストレージ位置に記憶される前に命令トレースコントローラ内のトレースバッファに一時的に保持される、請求項２３に記載の方法。
【請求項２７】
メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを順次保持する命令ポインタレジスタと、を含んで構成されるオン−チップＣＰＵと、
前記実行回路により生成される制御信号に応答し、前記アドレスを監視するように作動可能であり、トレースストレージ位置に接続されて、前記アドレスの１つが、前記アドレスの前回アドレス後のメモリ内の次に続くアドレスではないことを検出したことに応じて前記アドレスのうちの選択された１つを前記トレース位置に記憶させる命令トレースコントローラと、
を含んで構成され、
前記制御信号は前記取り出し回路がいつ新しいメモリ位置から命令の取り出しを開始するかを制御するために前記実行回路により生成される、
単一チップ集積回路装置。
【請求項２８】  前記命令トレースコントローラが不連続の直前の命令ポインタを記憶する第１レジスタを含んで構成される、請求項２７に記載の単一チップ集積回路装置。
【請求項２９】  前記命令トレースコントローラが不連続の後の最初の命令ポインタを記憶する第２レジスタをさらに含んで構成される、請求項２８に記載の単一チップ集積回路装置。
【請求項３０】  前記命令トレースコントローラはさらに、前記第１および第２レジスタの少なくとも１つにより示されるトレースアドレスを保持するためのトレースストレージ位置を発見できる位置を示すアドレスレジスタを含んで構成される、請求項２９に記載の単一チップ集積回路装置。
【請求項３１】  前記命令トレースコントローラにさらに別のトレースバスにより接続され、トレースアドレスを保持する専用メモリをさらに含んで構成される、請求項３０に記載の単一チップ集積回路装置。
【請求項３２】  前記命令トレースコントローラとトレースアドレスを保持する前記メモリを相互接続するメモリバスをさらに含んで構成される、請求項３０に記載の単一チップ集積回路装置。
【請求項３３】  前記命令トレースコントローラはさらに、トレースバッファと、バッファがいっぱいになっても前回記憶されたトレースアドレスの上にトレースアドレスを記憶できるよう前記トレースバッファにロールオーバー能力を供給するために前記アドレスレジスタを増分する増分器と、を含んで構成される、請求項３０に記載の単一チップ集積回路装置。
【請求項３４】  メモリから命令を取り出して実行する取り出し回路及び実行回路備える単一チップ集積回路装置内のオン−チップＣＰＵから命令トレースを供給する方法であって、
ＣＰＵによって実行される命令のメモリ内のアドレスがＣＰＵの命令ポインタレジスタ内で順次保持され、
前記アドレスが単一チップ集積回路装置上の命令トレースコントローラによって監視され、前記命令トレースコントローラは、前記アドレスの１つが前記アドレスの前回アドレス後のメモリ内の次のシーケンシャルアドレスではないことを検出したことに応じて前記アドレスのうちの選択されたアドレスを所定のトレースストレージ位置に記憶させるように作動可能であり、
さらに、前記全体実行回路により、いつ取り出し回路が新しいメモリ位置から命令の取り出しを開始するかを制御する制御信号を生成するステップと、
前記制御信号をどの選択されたアドレスの１つを命令トレースコントローラにより記憶させるかを制御するのに使用するステップと、
を含む、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
本発明によれば、
メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタと、を含んで構成されるオン−チップＣＰＵであって、前記ＣＰＵの前記実行回路は、前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能である、オン−チップＣＰＵと、
前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して受信した前記命令ポインタの前記アドレスを監視するように作動可能である命令トレースコントローラであって、トレースストレージ位置に接続され、前記アドレスのうちの選択された１つを前記トレース位置に記憶させる命令トレースコントローラと、
を含んで構成され、
前記命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと同時に前記命令トレースコントローラに送信される前記制御信号を受信し、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つが前記トレース位置に記憶され、前記制御信号は前記取り出し回路がいつ新しいメモリ位置から命令の取り出しを開始するかを制御するために前記実行回路により生成される、単一チップ集積回路装置が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
命令トレースコントローラは、１つ以上の下記レジスタを含んで構成される。
次の選択されたアドレスが記憶される場合に、次のトレースストレージ位置の
アドレスを保持するデスティネーションアドレスレジスタ、
不連続の検出の直前の前記アドレスの１つを記憶する第１レジスタ、
不連続の検出の直後の前記アドレスの１つを記憶する第２レジスタ、
命令トレースコントローラ用の専用メモリまたはトレースバッファのサイズを
設定するサイズレジスタ、及び
命令トレースコントローラによって実行される１つ以上のオプションを選択す
るオプション制御ビットレジスタ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の他の態様によれば、
単一チップ集積回路装置内のオン−チップＣＰＵから命令トレースを供給する方法であって、
前記オン−チップＣＰＵは取り出し回路と実行回路を有し、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタがＣＰＵの命令ポインタレジスタ内で順次保持され、
前記ＣＰＵの前記実行回路は、いつ前記取り出し回路が新しいメモリ位置から命令の取り出しを開始するかを制御し、かつ前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能であり、前記命令ポインタの前記アドレスが、単一チップ集積回路装置上にあるとともに前記ＣＰＵとバスで接続された命令トレースコントローラによって監視され、
前記命令トレースコントローラは、前記ＣＰＵから前記バスを介して前記命令ポインタを受信し、前記アドレスのうちの選択されたアドレスを所定のトレースストレージ位置に記憶させるように作動可能であり、
命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと同時に前記命令トレースコントローラに送信される前記制御信号を受信し、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つが前記トレース位置に記憶される、方法が提供される。