(57)【要約】【課題】  スイッチング損失が低減化された絶縁ゲートトランジスタを提供すること。【解決手段】  トランジスタ１０は、エミッタ領域２８と、ｐ型ベース領域２６と、ｎ型ベース領域２４と、トレンチゲート電極３４を備えている。ｎ型ベース領域２４は、単結晶シリコンの第１部分領域２４ａと、炭化シリコンの第２部分領域２４ｂを有する。第１部分領域２４ａは、第２部分領域２４ｂよりもトレンチゲート電極３４に近い側に配置されている。第２部分領域２４ｂの比誘電率は、第１部分領域２４ａの比誘電率よりも低い。【選択図】  図１
2010135577.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートトランジスタであって、
第１導電型の第１半導体領域と、
その第１半導体領域に接する第２導電型の第２半導体領域と、
第２半導体領域によって第１半導体領域から隔てられている第１導電型の第３半導体領域と、
第１半導体領域と第３半導体領域を隔てている第２半導体領域にゲート絶縁膜を介して対向するゲート電極と、を備えており、
前記第３半導体領域は、第１の比誘電率の半導体材料の第１部分領域と、第２の比誘電率の半導体材料の第２部分領域を有し、
第１部分領域は、第２部分領域よりもゲート電極に近い側に配置されており、
第２部分領域の第２の比誘電率は、第１部分領域の第１の比誘電率よりも低い絶縁ゲートトランジスタ。
【請求項２】
前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側の表層部に設けられており、
前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域によって前記半導体基板の第１主面から隔てられており、
半導体基板の第１主面に第１主電極が形成されているとともに、第２主面に第２主電極が形成されており、
前記ゲート電極がトレンチゲート電極である絶縁ゲートトランジスタ。
【請求項３】
第３半導体領域の第２部分領域は、第２半導体領域と第３半導体領域のｐｎ接合面から離反しており、
オフしたときに、第３半導体領域の第１部分領域と第２部分領域の接合面における最大電界強度が、前記ｐｎ接合面における電界強度よりも小さい請求項２に記載の絶縁ゲートトランジスタ。
【請求項４】
第２半導体領域と第３半導体領域のｐｎ接合面を基準深さとしたときに、その基準深さからの第３半導体領域の第１部分領域と第２部分領域の接合面の深さａは、以下の数式を満たす請求項３に記載の絶縁ゲートトランジスタ。
【数１】
2010135577.tif 000009
（式中、ε1は第１の比誘電率であり、ε2は第２の比誘電率であり、Ecritは第１部分領域の臨界電界であり、ｑは電子の電荷量であり、Nbaseは第３半導体領域の不純物濃度である。）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートを有するトランジスタに関する。
【背景技術】
【０００２】
絶縁ゲートトランジスタのスイッチング損失は、素子容量に依存する。素子容量を低減すれば、スイッチング速度が高速化し、スイッチング損失が低減される。図１０に、トレンチ型の絶縁ゲートを有するＩＧＢＴ（Insulated Gate Bipolar Transistor）の要部断面図を模式的に示す。
【０００３】
素子容量には、ゲート・エミッタ間容量とゲート・コレクタ間容量が含まれる。ゲート・エミッタ間容量は、トレンチの側面のゲート酸化膜容量（Cox-side）とボディ領域の空乏層容量（Cbody）を含む。ゲート・コレクタ間容量は、トレンチの底面のゲート酸化膜容量（Cox-bottom）とベース領域の空乏層容量（Cbase）を含む。
【０００４】
図１１に、IGBTがターンオンしたときの電力損失を示す。斜線部分がスイッチング損失に相当する。スイッチング損失は、２つの期間T1，T2で構成されている。前半期間T1は主にゲート・エミッタ間容量に依存しており、後半期間T2は主にゲート・コレクタ間容量に依存している。特に、後半期間T2はミラー期間と呼ばれている。このミラー期間T2の損失は、ターンオン損失全体に占める割合が大きい。このため、ターンオン損失を低減するためには、ゲート・コレクタ間容量を小さくしてミラー期間T2の損失を低減することが肝要である。
【０００５】
特許文献１には、ゲート・コレクタ間容量を小さくするために、ゲート酸化膜の底面の膜厚を厚く形成する技術が開示されている。
【０００６】
【特許文献１】特開２００６−３５１６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ゲート酸化膜の底面の膜厚を厚くして容量を小さくする技術は、ミラー期間T2のうちの特に後半の損失を低減することができる。しかしながら、ミラー期間T2の後半の損失を低減しても、ミラー期間T2の損失全体に占める割合が小さいことから、その損失低減効果が小さい。本発明は、スイッチング損失が低減された絶縁ゲートトランジスタを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本明細書で開示される技術は、ベース領域内の一部に誘電率の低い部分領域を設けることを特徴としている。ベース領域内の一部に誘電率の低い部分領域を設けると、ゲート・コレクタ間容量のうちのベース領域の空乏層容量を低減させことができる。ベース領域の空乏層容量を低減すると、ミラー期間T2のうちの前半の損失を低減させることができる。このため、ベース領域の空乏層容量の低減化は、スイッチング損失の低減効果が大きい。なお、ベース領域の全体を誘電率の低い材料にすると、絶縁ゲートトランジスタの耐圧が低下する虞がある。本明細書で開示される技術は、ベース領域の一部にのみ誘電率の低い部分領域を設けることを特徴としている。これにより、本明細書で開示される技術は、トランジスタの耐圧が低下することを抑制しながら、スイッチング損失を低減することができる。
【０００９】
本明細書で開示される技術は、バイポーラで動作する絶縁ゲートトランジスタ、ユニポーラで動作する絶縁ゲートトランジスタのいずれにも適用可能である。本明細書で開示される絶縁ゲートトランジスタは、第１導電型の第１半導体領域と、その第１半導体領域に接する第２導電型の第２半導体領域と、第２半導体領域によって第１半導体領域から隔てられている第１導電型の第３半導体領域と、第１半導体領域と第３半導体領域を隔てている第２半導体領域にゲート絶縁膜を介して対向するゲート電極を備えている。第３半導体領域は、第１の比誘電率の半導体材料の第１部分領域と、第２の比誘電率の半導体材料の第２部分領域を有している。第１部分領域は、第２部分領域よりもゲート電極に近い側に配置されている。第２部分領域の第２の比誘電率は、第１部分領域の第１の比誘電率よりも低い。この絶縁ゲートトランジスタは、誘電率の低い第２部分領域が第３半導体領域内の一部に設けられている。このため、第３半導体領域の空乏層容量を低減させことができるので、ミラー期間のうちの前半の損失を低減させることができる。本明細書で開示される絶縁ゲートトランジスタは、スイッチング損失が少ない。また、第３半導体領域の一部にのみ誘電率の低い第２部分領域が設けられているので、絶縁ゲートトランジスタの耐圧が低下することが抑制される。
【００１０】
本明細書で開示される絶縁ゲートトランジスタは、縦型であるのが好ましい。この場合、第１半導体領域及び第２半導体領域は、半導体基板の第１主面側の表層部に設けられている。第３半導体領域は、第１半導体領域及び第２半導体領域によって半導体基板の第１主面から隔てられている。半導体基板の第１主面に第１主電極が形成されているとともに、第２主面に第２主電極が形成されている。また、絶縁ゲートトランジスタが縦型の場合、ゲート電極がトレンチゲート電極であるのが好ましい。
【００１１】
本明細書で開示される縦型の絶縁ゲートトランジスタの１つの態様では、第３半導体領域の第２部分領域が、第２半導体領域と第３半導体領域のｐｎ接合面から離反しているのが好ましい。即ち、第３半導体領域の第２部分領域が、前記ｐｎ接合面よりも深い位置に設けられている。この場合、絶縁ゲートトランジスタがオフしたときに、第３半導体領域の第１部分領域と第２部分領域の接合面における最大電界強度が、前記ｐｎ接合面における電界強度よりも小さいことが好ましい。これにより、第３半導体領域内に第２部分領域を設けたとしても、耐圧が低下することを防止することができる。
【００１２】
本明細書で開示される縦型の絶縁ゲートトランジスタの他の１つの態様では、第２半導体領域と第３半導体領域のｐｎ接合面を基準深さとしたときに、その基準深さからの第３半導体領域の第１部分領域と第２部分領域の接合面の深さａが、以下の数式を満たすのが好ましい。これにより、第３半導体領域内に第２部分領域を設けたとしても、耐圧が低下することを防止することができる。
【００１３】
【数１】
2010135577.tif 000003
（式中、ε1は第１の比誘電率であり、ε2は第２の比誘電率であり、Ecritは第１部分領域の臨界電界であり、ｑは電子の電荷量であり、Nbaseは第３半導体領域の不純物濃度である。）
【発明の効果】
【００１４】
本明細書で開示される技術によると、スイッチング損失が低減された絶縁ゲートトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施例で開示される技術を整理しておく。
（第１特徴）  第３半導体領域の第１部分領域の半導体材料がシリコンであるのが好ましい。この場合、第３半導体領域の第２部分領域の半導体材料が、窒化ガリウム、炭化珪素、酸化亜鉛、又はダイヤモンドから選択されるのが好ましい。
（第２特徴）  第３半導体領域の第１部分領域及び第２部分領域の不純物濃度は等しい。
（第３特徴）  第３半導体領域は、コレクタ領域と接する第３部分領域をさらに備えているのが好ましい。第３部分領域の半導体材料は、コレクタ領域の半導体材料と同一であるのが好ましい。
【実施例】
【００１６】
以下、図面を参照して実施例を説明する。以下の各実施例では、バイポーラで動作する縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に説明するが、この例に代えて、ユニポーラで動作する絶縁ゲートトランジスタにも以下の実施例で開示される技術を適用することができる。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に以下の実施例で開示される技術を適用しても、以下の説明と同様の作用効果が得られる。また、以下の実施例では、実質的に共通する構成要素に関しては共通の符号を付し、後の実施例ではその説明を省略する。
【００１７】
（第１実施例）
図１に、第１実施例のトランジスタ１０の要部断面図を模式的に示す。トランジスタ１０は、半導体基板２０を用いて形成されている。トランジスタ１０は、半導体基板２０の裏層部に設けられているとともに、単結晶シリコン（Si）のｐ＋型のコレクタ領域２２を備えている。コレクタ領域２２は、半導体基板２０の裏面に形成されているコレクタ電極（第２主電極の一例）に電気的に接続されている。コレクタ領域２２は、イオン注入技術を利用して、半導体基板２０の裏層部に不純物を導入して形成される。コレクタ領域２２の一例では、厚みが０．５〜１μｍであり、コレクタ電極と接続する表面不純物濃度が１×１０１８〜１×１０１９ｃｍ−３である。
【００１８】
トランジスタ１０は、コレクタ領域２２上に設けられているｎ型のベース領域２４（第３半導体領域の一例）を備えている。詳細は後述するが、ｎ型ベース領域２４は、第１部分領域２４ａと第２部分領域２４ｂを有している。ｎ型ベース領域２４の一例では、厚みが１００〜２００μｍであり、不純物濃度が１×１０１４〜１×１０１５ｃｍ−３である。
【００１９】
トランジスタ１０は、半導体基板２０の表層部に設けられているとともに、単結晶シリコン（Si）のｐ型のベース領域２６（第２半導体領域の一例）を備えている。トランジスタ１０はさらに、半導体基板２０の表層部に選択的に設けられているとともに、単結晶シリコン（Si）のｎ＋型のエミッタ領域２８（第１半導体領域の一例）を備えている。ｐ型ベース領域２６とエミッタ領域２８は、半導体基板２０の表面に形成されているエミッタ電極（第１主電極の一例）に電気的に接続されている。ｐ型ベース領域２６の一例では、厚みが３〜５μｍであり、エミッタ電極と接続する表面不純物濃度が１×１０１７〜１×１０１８ｃｍ−３である。エミッタ領域２８の一例では、厚みが０．３〜０．８μｍであり、エミッタ電極と接続する表面不純物濃度が１×１０１９〜１×１０２０ｃｍ−３である。
【００２０】
トランジスタ１０は、半導体基板２０の表層部に設けられているトレンチゲート３０を備えている。トレンチゲート３０は、半導体基板２０の表面からｐ型ベース領域２６を貫通してｎ型ベース領域２４まで伸びている。トレンチゲート３０は、酸化シリコン（SiO2）のゲート絶縁膜３２と、そのゲート絶縁膜３２で被覆されているポリシリコン（poly−Si）のトレンチゲート電極３４を備えている。トレンチゲート３０の側面には、エミッタ領域２８が接している。トレンチゲート電極３４は、エミッタ領域２８とｎ型ベース領域２４を隔てているｐ型ベース領域２６にゲート絶縁膜３２を介して対向している。トレンチゲート３０の一例では、ゲート絶縁膜３２の側面及び底面の厚みが０．０５〜０．１５μｍである。
【００２１】
ここで、ｎ型ベース領域２４に関してさらに説明する。ｎ型ベース領域２４は、トレンチゲート電極３０側に設けられた第１部分領域２４ａと、コレクタ領域２２側に設けられた第２部分領域２４ｂを有している。第１部分領域２４ａは、第２部分領域２４ｂによってコレクタ領域２２から隔てられている。第２部分領域２４ｂは、第１部分領域２４ａによってｐ型ベース領域２６から隔てられている。第２部分領域２４ｂは、ｐ型ベース領域２６とｎ型ベース領域２４のｐｎ接合面２５ａから離反している。第１部分領域２４ａの材料には単結晶シリコン（Si）が用いられており、第２部分領域２４ｂの材料には炭化シリコン（SiC）が用いられている。単結晶シリコンの比誘電率は約１１．４であり、炭化シリコンの比誘電率は約９．７である。したがって、第２部分領域２４ｂの比誘電率は、第１部分領域２４ａの比誘電率よりも低い。
【００２２】
トランジスタ１０は、ｎ型ベース領域２４内の一部に、比誘電率が低い第２部分領域２４ｂが設けられていることを特徴としている。ｎ型ベース領域２４内の一部に誘電率の低い第２部分領域２４ｂが設けられているので、ゲート・コレクタ間容量のうちのｎ型ベース領域２４の空乏層容量が低減される。
【００２３】
本願明細書の背景技術で説明したように、トランジスタ１０のスイッチング損失を低減するためには、ゲート・コレクタ間容量を小さくしてミラー期間T2の損失を低減することが肝要である（図１２参照）。なかでも、ミラー期間T2のうちの特に前半の損失を低減させることができれば、大きなスイッチング損失の低減効果を得ることができる。ミラー期間T2のうちの前半の損失は、ゲート・コレクタ間容量のうちのｎ型ベース領域２４の空乏層容量に依存する。
【００２４】
トランジスタ１０では、ｎ型ベース領域２４内の一部に誘電率の低い第２部分領域２４ｂが設けられているので、ゲート・コレクタ間容量のうちのｎ型ベース領域２４の空乏層容量が低減されている。このため、トランジスタ１０では、ミラー期間T2のうちの前半の損失が低減されているので、スイッチング損失が大きく低減されている。
【００２５】
図２に、トランジスタ１０のスイッチング損失の低減効果を実証した結果を示す。図２は、トランジスタ１０の形態において、第２部分領域２４ｂの位置及び比誘電率（ε2）を変更したときのスイッチング損失の低減効果を示す。図２の横軸は、図１に示すように、ｐ型ベース領域２６とｎ型ベース領域２４のｐｎ接合面２５ａを基準深さ（ｘ＝０）としたときの、その基準深さ（ｘ＝０）からの第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂの深さ（ｘ＝ａ）を示す。そのため、接合面２５ｂの深さが１６０μｍの結果（右端の結果）は、ｎ型ベース領域２４の全体が第１部分領域２４ａで形成されている例であり、従来技術の構造に相当する。また、接合面２５ｂの深さ（ｘ＝ａ）が浅くなるほど、ｎ型ベース領域２４に占める第２部分領域２４ｂの割合が増加することを意味する。図２の縦軸は、スイッチング損失の減少割合を示す。スイッチング損失の減少割合は、従来技術の構造におけるスイッチング損失を基準にした。また、第２部分領域２４ｂの比誘電率（ε2）は、９．０と７．０で検討した。第２部分領域２４ｂ以下の領域の半導体材料は単結晶シリコンであり、比誘電率は１１．４である。なお、この実証結果は、以下の条件で実施した。コレクタ領域２２は、その厚みが０．５μｍであり、表面不純物濃度が１×１０１８ｃｍ−３である。ｎ型ベース領域２４は、その厚みが１６０μｍであり、不純物濃度が１×１０１４ｃｍ−３である。ｐ型ベース領域２６は、その厚みが４．５μｍであり、表面不純物濃度が２×１０１７ｃｍ−３である。エミッタ領域２８は、その厚みが０．５μｍであり、表面不純物濃度が１×１０２０ｃｍ−３である。トレンチゲート３０は、ゲート絶縁膜３２の側面及び底面の厚みが０．１μｍである。
【００２６】
図２に示すように、ｎ型ベース領域２４に占める第２部分領域２４ｂの割合が増加するほど、スイッチング損失が低下することが分かる。この結果から、低誘電率の第２部分領域２４ｂを設けることによって、ゲート・コレクタ間容量のうちのｎ型ベース領域２４の空乏層容量が低減され、スイッチング損失が低減されることが実証された。さらに、第２部分領域２４ｂの比誘電率が低い材料ほど、スイッチング損失の低減効果が大きい。この結果からも、ｎ型ベース領域２４に比誘電率の低い材料を設けることの有用性が確認された。
【００２７】
図３に、図２に係るトランジスタ１０の耐圧を示す。図３に示すように、ｎ型ベース領域２４内に誘電率の低い第２部分領域２４ｂを設けると、概ね耐圧が向上する。しかし、ｎ型ベース領域２４に占める第２部分領域２４ｂの割合が大きくなり過ぎると（この例では、第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂの深さが約５０μｍ以下になると）、従来技術の構造よりも耐圧が低下してしまう。この結果から、ｎ型ベース領域２４の全体を低誘電率の材料にするよりも、ｎ型ベース領域２４の一部に低誘電率の材料の部分領域を設けることが望ましいことが分かる。ｎ型ベース領域２４の一部に低誘電率の材料の部分領域を設けられていると、耐圧低下を抑制しながらスイッチング損失を低減させることが可能である。以下、耐圧低下を抑制する技術に関してさらに説明する。
【００２８】
図４に、従来構造におけるｎ型ベース領域の深さ方向の電界分布を示す。深さ０がｎ型ベース領域とｐ型ベース領域のｐｎ接合面を示しており、このｐｎ接合面の電界強度が最も大きい。従来構造では、このｐｎ接合面の電界強度が単結晶シリコンの臨界電界を超えないように調整されている。
【００２９】
図５に、図１に示すトランジスタ１０におけるｎ型ベース領域２４の深さ方向の電界分布を示す。深さａが第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂを示す。図５に示すように、トランジスタ１０の構造では、第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂにおいて電界強度のピークが現れる。ｎ型ベース領域２４とｐ型ベース領域２６のｐｎ接合面２５ａにおける電界強度をＥm1とし、第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂにおける電界強度をＥm2とすると、（電界強度Ｅm2）＜（電界強度Ｅm1）の関係が維持されていれば、トランジスタ１０の耐圧は従来構造の耐圧よりも低下することが防止される。
【００３０】
ここで、電界強度Ｅm1には以下の式が成立する。なお、式中、ε1は第１部分領域２４ａの比誘電率であり、ε2は第２部分領域２４ｂの比誘電率であり、Ecritは第１部分領域２４ａの臨界電界であり、ｑは電子の電荷量であり、Nbaseはｎ型ベース領域２４の不純物濃度である。
【００３１】
【数２】
2010135577.tif 000004
【００３２】
また、電界強度Ｅm2には以下の式が成立する。
【００３３】
【数３】
2010135577.tif 000005
【００３４】
ここで、Em2＝Ecritとなるときが、第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂの深さａの最浅値である。その臨界接合深さａcritには、以下の式が成立する。
【００３５】
【数４】
2010135577.tif 000006
【００３６】
したがって、第１部分領域２４ａと第２部分領域２４ｂの接合面２５ｂの深さａには、以下の式が成立する。
【００３７】
【数５】
2010135577.tif 000007
【００３８】
次に、上記数式を利用して、具体的な半導体材料の場合における臨界接合深さａcritを計算した。さらに、ｎ型ベース領域２４とｐ型ベース領域２６のｐｎ接合面２５ａを基準深さとしたときに、ｎ型ベース領域２４の全体深さに対する臨界接合深さａcritの比を計算した。表１にその結果を示す。第１部分領域２４ａの半導体材料には単結晶シリコン（比誘電率：１１．４）を採用した。第２部分領域２４ｂの半導体材料には、炭化シリコン（比誘電率ε2：９．７）、酸化亜鉛（比誘電率ε2：８．８）、窒化ガリウム（比誘電率ε2：９．６）、ダイヤモンド（比誘電率ε2：５．９）のいずれかを採用した。なお、炭化シリコン（比誘電率ε2：９．７）と窒化ガリウム（比誘電率ε2：９．６）の比誘電率ε2は、便宜の上で９．５として計算した。表１にその結果を示す。また、耐圧は、ｎ型ベース領域２４の不純物濃度にも影響を受けるので、標準値（１×１０１４ｃｍ−３）の他に、標準値の倍、及び標準値の２分の１の結果も検討した。
【００３９】
【表１】
2010135577.tif 000008
【００４０】
表１に示すように、ｎ型ベース領域２４の不純物濃度及び比誘電率の双方が最も低い条件において、臨界接合深さａcritが最も深くなり、ｎ型ベース領域２４の全体深さに対する臨界接合深さａcritの比は３１．３％であった。したがって、第２部分領域２４ｂにいずれの材料を採用したとしても、ｎ型ベース領域２４の中心よりも深い位置に第２部分領域２４ｂを設けると、耐圧低下を防止しながらスイッチング損失を低減させることができる。
【００４１】
（低誘電率の部分領域の作製方法）
図６及び図７に、低誘電率の部分領域を作製する方法の一例を示す。まず、図６に示すように、単結晶シリコン（Si）のシリコン層６０を準備する。次に、図７に示すように、既知のエピタキシャル成長技術を利用して、シリコン層６０上に炭化シリコン（SiC）の第１エピタキシャル層７０を成長させる。さらに、既知のエピタキシャル成長技術を利用して、その第１エピタキシャル層７０上に単結晶シリコン（Si）の第２エピタキシャル層８０を成長させ、半導体基板９０を形成する。これにより、半導体基板９０の裏層部の一部に低誘電率の第１エピタキシャル層７０が設けられた半導体基板９０が得られる。この半導体基板９０は、図１に示すトランジスタ１０の半導体基板２０として利用することができる。
【００４２】
上記の作製方法では、エピタキシャル層７０の半導体材料が炭化シリコン（SiC）の例を説明したが、窒化ガリウム（GaN）や酸化亜鉛（ZnO）も同様のエピタキシャル技術を利用して形成することができる。
【００４３】
（第２実施例）
図８に、第２実施例のトランジスタ１１を示す。トランジスタ１１は、ｎ型ベース領域２４内に第３部分領域２４ｃをさらに備えていることを特徴としている。第３部分領域２４ｃは、コレクタ領域２２と第２部分領域２４ｂの間に設けられており、コレクタ領域２２と接している。第３部分領域２４ｃの半導体材料は、単結晶シリコン（Si）である。
【００４４】
トランジスタ１１によると、コレクタ領域２２とｎ型ベース領域２４のｐｎ接合面２５ｃが、単結晶シリコンのコレクタ領域２２と単結晶シリコンの第３部分領域２４ｃで接合する。ｐｎ接合面２５ｃが同種材料で接合する。このため、素子の導通損失が改善される。
【００４５】
（第３実施例）
図９に、第３実施例のトランジスタ１２の要部断面図を模式的に示す。トランジスタ１２は、プレーナゲート１３０を備えていることを特徴としている。プレーナゲート１３０は、ゲート絶縁膜１３２とプレーナゲート電極１３４を有している。
【００４６】
トランジスタ１２も、ｎ型ベース領域２４が単結晶シリコンの第１部分領域２４ａと炭化シリコンの第２部分領域２４ｂで構成されている。このため、スイッチング損失が低減されている。ｎ型ベース領域２４内の一部に低誘電率の部分領域を設ける技術は、ゲート電極の形態によらず有用である。
【００４７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、コレクタ領域２２の半導体材料を低誘電率の材料で形成してもよい。この場合、コレクタ領域２２の材料を第２部分領域２４ｂの同種材料で形成すれば、コレクタ領域２２と第２部分領域２４ｂを同種材料で接合させることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４８】
【図１】第１実施例のトランジスタ１０の要部断面図を模式的に示す。
【図２】接合面２５ｂの深さとスイッチング損失減少割合の関係を示す。
【図３】接合面２５ｂの深さと耐圧の関係を示す。
【図４】従来構造のｎ型ベース領域の深さ方向の電界分布を示す。
【図５】第１実施例のトランジスタ１０のｎ型ベース領域２４深さ方向の電界分布を示す。
【図６】低誘電率の部分領域を作製する工程のうちの１つを示す（１）。
【図７】低誘電率の部分領域を作製する工程のうちの１つを示す（２）。
【図８】第２実施例のトランジスタ１１の要部断面図を模式的に示す。
【図９】第３実施例のトランジスタ１２の要部断面図を模式的に示す。
【図１０】従来のトランジスタのゲート入力容量の概要を示す。
【図１１】従来のトランジスタのターンオン損失を示す。
【符号の説明】
【００４９】
２４：ｎ型ベース領域
２４ａ：第１部分領域
２４ｂ：第２部分領域
２４ｃ：第３部分領域
２６：ｐ型ベース領域
２８：エミッタ領域
３０：トレンチゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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