(57)【要約】【課題】初期化回路及びこれを用いたバンクアクティブ回路を提供する。【解決手段】初期化回路は、パワーアップ信号に応答して所定区間イネーブルされる区間信号を生成する区間信号生成器と、区間信号に応答して第１周期信号を生成する第１オシレータと、第１周期信号の周期を逓倍して第１逓倍信号を生成する第１周期逓倍器と、区間信号に応答して第１逓倍信号または第２逓倍信号を選択的にセルフリフラッシュイネーブル信号として伝達する信号選択器と、を含む。【選択図】図６
2010135048.tif 000002
【特許請求の範囲】
【請求項１】
パワーアップ信号に応答して所定区間イネーブルされる区間信号を生成する区間信号生成器と、
前記区間信号に応答して第１周期信号を生成する第１オシレータと、
前記第１周期信号の周期を逓倍して第１逓倍信号を生成する第１周期逓倍器と、
前記区間信号に応答して前記第１逓倍信号または第２逓倍信号を選択的にセルフリフラッシュイネーブル信号として伝達する信号選択器と、
を含む初期化回路。
【請求項２】
前記区間信号生成器は、
前記パワーアップ信号に応答して開始信号を生成するタイマーと、
前記第１逓倍信号をカウンティングして第１カウンティング信号を生成するカウンタ部と、
前記開始信号及び前記第１カウンティング信号に応答して前記区間信号を生成する区間制御器と、
を含む、請求項１に記載の初期化回路。
【請求項３】
前記タイマーは、電源電圧が上昇するパワーアップ区間が終了し、所定区間が経過した後にイネーブルされる前記開始信号を生成する、請求項２に記載の初期化回路。
【請求項４】
前記カウンタ部は、
前記第１逓倍信号をカウンティングして第２カウンティング信号を生成する第１カウンタと、
前記第２カウンティング信号をカウンティングして第３カウンティング信号を生成する第２カウンタと、
前記第３カウンティング信号をカウンティングして前記第１カウンティング信号を生成する第３カウンタと、
を含む、請求項２に記載の初期化回路。
【請求項５】
前記区間制御器は、
前記開始信号に応答して前記区間信号をプルアップ駆動するプルアップ素子と、
前記第１カウンティング信号に応答して前記区間信号をプルダウン駆動するプルダウン素子と、
を含む、請求項２に記載の初期化回路。
【請求項６】
前記信号選択器は、
前記区間信号に応答して前記第１逓倍信号を前記セルフリフラッシュイネーブル信号として伝達する第１伝達素子と、
前記区間信号に応答して前記第２逓倍信号を前記セルフリフラッシュイネーブル信号として伝達する第２伝達素子と、
を含む、請求項１に記載の初期化回路。
【請求項７】
セルフリフラッシュ信号を受信して第２周期信号を生成する第２オシレータと、
前記第２周期信号の周期を逓倍して前記第２逓倍信号を生成する第２周期逓倍器と、
をさらに含む、請求項１に記載の初期化回路。
【請求項８】
パワーアップ信号に応答して、パワーアップ区間終了後に所定区間で少なくとも１回イネーブルされるセルフリフラッシュイネーブル信号を生成する初期化部と、
前記セルフリフラッシュイネーブル信号、アクティブ信号、プリチャージ信号及びオートリフラッシュ信号を受信してバンクアクティブ信号を生成するバンクアクティブ信号生成部と、
前記バンクアクティブ信号を所定区間遅延させて、前記バンクアクティブ信号をディセーブルさせるための遅延信号を生成する遅延部と、
を含むバンクアクティブ回路。
【請求項９】
前記初期化部は、
前記パワーアップ信号に応答して所定区間イネーブルされる区間信号を生成する区間信号生成器と、
前記区間信号に応答して第１周期信号を生成する第１オシレータと、
前記第１周期信号の周期を逓倍して第１逓倍信号を生成する第１周期逓倍器と、
前記区間信号に応答して前記第１逓倍信号または第２逓倍信号を選択的に前記セルフリフラッシュイネーブル信号として伝達する信号選択器と、
を含む、請求項８に記載のバンクアクティブ回路。
【請求項１０】
前記区間信号生成器は、
前記パワーアップ信号に応答して開始信号を生成するタイマーと、
前記第１逓倍信号をカウンティングして第１カウンティング信号を生成するカウンタ部と、
前記開始信号及び前記第１カウンティング信号に応答して前記区間信号を生成する区間制御器と、
を含む、請求項９に記載のバンクアクティブ回路。
【請求項１１】
前記タイマーは、パワーアップ区間が終了し、所定区間が経過した後にイネーブルされる前記開始信号を生成する、請求項１０に記載のバンクアクティブ回路。
【請求項１２】
前記カウンタ部は、
前記第１逓倍信号をカウンティングして第２カウンティング信号を生成する第１カウンタと、
前記第２カウンティング信号をカウンティングして第３カウンティング信号を生成する第２カウンタと、
前記第３カウンティング信号をカウンティングして前記第１カウンティング信号を生成する第３カウンタと、
を含む、請求項１０に記載のバンクアクティブ回路。
【請求項１３】
前記区間制御器は、
前記開始信号に応答して前記区間信号をプルアップ駆動するプルアップ素子と、
前記第１カウンティング信号に応答して前記区間信号をプルダウン駆動するプルダウン素子と、
を含む、請求項１０に記載のバンクアクティブ回路。
【請求項１４】
前記信号選択器は、
前記区間信号に応答して前記第１逓倍信号を前記セルフリフラッシュイネーブル信号として伝達する第１伝達素子と、
前記区間信号に応答して前記第２逓倍信号を前記セルフリフラッシュイネーブル信号として伝達する第２伝達素子と、
を含む、請求項１０に記載のバンクアクティブ回路。
【請求項１５】
セルフリフラッシュ信号を受信して第２周期信号を生成する第２オシレータと、
前記第２周期信号の周期を逓倍して前記第２逓倍信号を生成する第２周期逓倍器と、
をさらに含む、請求項１０に記載のバンクアクティブ回路。
【請求項１６】
前記バンクアクティブ信号生成部は、前記セルフリフラッシュイネーブル信号がイネーブルされる場合にイネーブルされ、前記遅延信号がイネーブルされる場合にディセーブルされる前記バンクアクティブ信号を生成する、請求項８に記載のバンクアクティブ回路。
【請求項１７】
前記バンクアクティブ信号生成部は、
前記プリチャージ信号及び前記遅延信号に応答して出力ノードをプルアップ駆動するプルアップ素子と、
前記セルフリフラッシュイネーブル信号、前記アクティブ信号及び前記オートリフラッシュ信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含む、請求項１６に記載のバンクアクティブ回路。
【請求項１８】
リセット信号に応答して、パワーアップ区間終了後に所定区間で少なくとも１回イネーブルされるセルフリフラッシュイネーブル信号を生成する初期化部と、
前記セルフリフラッシュイネーブル信号、アクティブ信号、プリチャージ信号及びオートリフラッシュ信号を受信してバンクアクティブ信号を生成するバンクアクティブ信号生成部と、
前記バンクアクティブ信号を所定区間遅延させて、前記バンクアクティブ信号をディセーブルさせるための遅延信号を生成する遅延部と、
を含む、バンクアクティブ回路。
【請求項１９】
前記リセット信号は、ＬＰＤＤＲ２のモードレジスタリードモードのうちリセットモードに進入するために入力される信号である、請求項１８に記載のバンクアクティブ回路。
【請求項２０】
前記初期化部は、
前記リセット信号に応答して所定区間イネーブルされる区間信号を生成する区間信号生成器と、
前記区間信号に応答して第１周期信号を生成する第１オシレータと、
前記第１周期信号の周期を逓倍して第１逓倍信号を生成する第１周期逓倍器と、
前記区間信号に応答して前記第１逓倍信号または第２逓倍信号を選択的に前記セルフリフラッシュイネーブル信号として伝達する信号選択器と、
を含む、請求項１８に記載のバンクアクティブ回路。
【請求項２１】
前記区間信号生成器は、
前記リセット信号に応答して開始信号を生成するタイマーと、
前記第１逓倍信号をカウンティングして第１カウンティング信号を生成するカウンタ部と、
前記開始信号及び前記第１カウンティング信号に応答して前記区間信号を生成する区間制御器と、
を含む、請求項２０に記載のバンクアクティブ回路。
【請求項２２】
前記タイマーは、パワーアップ区間が終了し、所定区間が経過した後にイネーブルされる前記開始信号を生成する、請求項２１に記載のバンクアクティブ回路。
【請求項２３】
前記カウンタ部は、
前記第１逓倍信号をカウンティングして第２カウンティング信号を生成する第１カウンタと、
前記第２カウンティング信号をカウンティングして第３カウンティング信号を生成する第２カウンタと、
前記第３カウンティング信号をカウンティングして前記第１カウンティング信号を生成する第３カウンタと、
を含む、請求項２１に記載のバンクアクティブ回路。
【請求項２４】
セルフリフラッシュ信号を受信して第２周期信号を生成する第２オシレータと、
前記第２周期信号の周期を逓倍して前記第２逓倍信号を生成する第２周期逓倍器と、
をさらに含む、請求項２１に記載のバンクアクティブ回路。
【請求項２５】
前記バンクアクティブ信号生成部は、前記セルフリフラッシュイネーブル信号がイネーブルされる場合にイネーブルされ、前記遅延信号がイネーブルされる場合にディセーブルされる前記バンクアクティブ信号を生成する、請求項１８に記載のバンクアクティブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものであり、より具体的には、内部電圧のレベル安定化が安定して行われるようにした初期化回路及びこれを用いたバンクアクティブ回路に関する。
【背景技術】
【０００２】
通常、半導体メモリ装置は、外部から外部電圧（ＶＤＤ）と接地電圧（ＶＳＳ）を受け、内部動作に必要な内部電圧を生成して使用している。半導体メモリ装置の内部動作に必要な電圧には、メモリコア領域に供給するコア電圧（ＶＣＯＲＥ）、ワードラインを駆動したりオーバードライビング時に用いられる高電圧（ＶＰＰ）、コア領域のＮＭＯＳトランジスタのバルク（ｂｕｌｋ）電圧として供給されるバックバイアス電圧（ＶＢＢ）、プリチャージ動作時にビットライン対（ＢＬ、ＢＬＢ）に供給されるビットラインプリチャージ電圧（ＶＢＬＰ）などがある。
【０００３】
ここで、コア電圧（ＶＣＯＲＥ）は、外部電圧（ＶＤＤ）を一定のレベルに減圧して供給すればよい。しかし、高電圧（ＶＰＰ）は、外部から入力される電源電圧（ＶＤＤ）よりも高いレベルの電圧を有し、バックバイアス電圧（ＶＢＢ）は、外部から入力される接地電圧（ＶＳＳ）よりも低いレベルの電圧を維持するから、高電圧（ＶＰＰ）とバックバイアス電圧（ＶＢＢ）を供給するためには、それぞれ高電圧（ＶＰＰ）とバックバイアス電圧（ＶＢＢ）のために電荷を供給する電荷ポンプ回路が必要とされる。
【０００４】
図１は、一般的な半導体メモリ装置に用いられる外部電圧及び内部電圧の波形を示す図である。
【０００５】
図１に示すように、半導体メモリ装置に電源が印加された後、内部電圧（高電圧ＶＰＰ、コア電圧ＶＣＯＲＥ、ビットラインプリチャージ電圧ＶＢＬＰ）は外部電圧（ＶＤＤ）のレベルに従って一定のレベルに達するまでレベルが上昇するので、リードまたはライト動作などの正常動作が開始する前に内部電圧のレベルを安定化させる過程が必要である。したがって、従来の半導体メモリ装置では、初期化動作を通じて内部電圧のレベルを安定化させて、正常動作が行われるようにしてきた。
【０００６】
図２に示すモバイルＤＤＲ ＤＲＡＭスペックによる初期化動作を、図１に示す時間区間別に区分して説明する。
【０００７】
まず、０〜ｔ１（ｓｅｃ）では外部電圧ＶＤＤのレベルが上昇し、外部電圧ＶＤＤのレベルに従って内部電圧のレベルも共に上昇する。次いで、ｔ１〜ｔ２（ｓｅｃ）区間ではクロック信号を安定化させるために半導体メモリ装置はＮＯＰ状態または非活性化（Ｄｅｓｅｌｅｃｔ）状態となる。このように、クロック信号を安定化させるための区間は２００μｓｅｃ程度に設定される。
【０００８】
続いて、ｔ２〜ｔ３（ｓｅｃ）区間で、半導体メモリ装置に含まれた全てのバンクに対するプリチャージ動作が行なわれ、２回のオートリフラッシュ動作が行なわれる。また、この区間で、モードレジスタ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ）及び拡張モードレジスタ（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ）がセッティングされる。その後、ｔ３（ｓｅｃ）以降の区間では、半導体メモリ装置の正常動作が行なわれる。
【０００９】
本出願と関連のある技術が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７４７４５４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、最近の半導体メモリ装置ではｔ２〜ｔ３（ｓｅｃ）区間で行なわれていた２回のオートリフラッシュ動作が省略される傾向にある。したがって、初期化動作中にオートリフラッシュ動作が省略されても内部電圧を安定的に安定化させられる方案が望まれている現状である。
【００１２】
そこで、本発明は、上記問題に鑑みて為されたものであり、その目的の一例は、クロック信号安定化のための区間で、内部で自動にリフラッシュ動作が行なわれるようにすることによって、内部電圧のレベル安定化が安定して行われるようにした初期化回路及びこれを用いたバンクアクティブ回路を提供することである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明は、パワーアップ信号に応答して所定区間イネーブルされる区間信号を生成する区間信号生成器と、前記区間信号に応答して第１周期信号を生成する第１オシレータと、前記第１周期信号の周期を逓倍して第１逓倍信号を生成する第１周期逓倍器と、前記区間信号に応答して前記第１逓倍信号または第２逓倍信号を選択的にセルフリフラッシュイネーブル信号として伝達する信号選択器と、を含む。
【００１４】
また、本発明は、パワーアップ信号に応答して、パワーアップ区間終了後に所定区間で少なくとも１回イネーブルされるセルフリフラッシュイネーブル信号を生成する初期化部と、前記セルフリフラッシュイネーブル信号、アクティブ信号、プリチャージ信号及びオートリフラッシュ信号を受けてバンクアクティブ信号を生成するバンクアクティブ信号生成部と、前記バンクアクティブ信号を所定区間遅延させて、前記バンクアクティブ信号をディセーブルさせるための遅延信号を生成する遅延部と、を含む。
【００１５】
また、本発明は、リセット信号に応答して、パワーアップ区間終了後に所定区間で少なくとも１回イネーブルされるセルフリフラッシュイネーブル信号を生成する初期化部と、前記セルフリフラッシュイネーブル信号、アクティブ信号、プリチャージ信号及びオートリフラッシュ信号を受けてバンクアクティブ信号を生成するバンクアクティブ信号生成部と、前記バンクアクティブ信号を所定区間遅延させて、前記バンクアクティブ信号をディセーブルさせるための遅延信号を生成する遅延部と、を含む。
【図面の簡単な説明】
【００１６】
【図１】一般的な半導体メモリ装置に用いられる外部電圧及び内部電圧の波形を示す図である。
【図２】モバイルＤＤＲ ＤＲＡＭスペックによる初期化動作の流れを示すフローチャートである。
【図３】バンクアクティブ回路の構成を示すブロック図である。
【図４】図３に示すバンクアクティブ回路に含まれたバンクアクティブ信号生成部の回路図である。
【図５】図３に示すバンクアクティブ回路の動作を説明するためのタイミング図である。
【図６】本発明の一実施形態に係るバンクアクティブ回路の構成を示すブロック図である。
【図７】図６に示すバンクアクティブ回路に含まれた第１初期化部の構成を示すブロック図である。
【図８】図７に示す第１初期化部に含まれた区間信号生成部の構成を示すブロック図である。
【図９】図８に示す区間信号生成部の動作を説明するための図である。
【図１０】図８に示す区間信号生成部に含まれた区間制御器の回路図である。
【図１１】図７に示す第１初期化部に含まれた信号選択器の回路図である。
【図１２】図６に示すバンクアクティブ回路の動作を説明するための図である。
【図１３】本発明の他の実施形態に係るバンクアクティブ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、実施形態を用いて本発明についてより詳細に説明する。
【００１８】
ただし、下記の実施形態は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１９】
まず、本発明の実施形態に係るバンクアクティブ回路の構成及び機能について、図３等を参照して説明する。
【００２０】
図３は、本実施形態に係るバンクアクティブ回路の構成を示すブロック図である。
【００２１】
図３に示すように、バンクアクティブ回路は、コマンドデコーダ１０、セルフリフラッシュイネーブル信号生成部１２、バンクアクティブ信号生成器１４及び遅延部１６で構成される。
【００２２】
コマンドデコーダ１０は、コマンド信号ＣＭＤを受信し、アクティブ動作のためにイネーブルされるアクティブ信号ＡＣＴ、プリチャージ動作のためにイネーブルされるプリチャージ信号ＰＲＥ及びオートリフラッシュ動作のためにイネーブルされるオートリフラッシュ信号ＡＲＥＦを生成する。コマンドデコーダ１０は、ＤＲＡＭで用いられる一般的なコマンドデコーダとすれば良い。
【００２３】
セルフリフラッシュイネーブル信号生成部１２は、セルフリフラッシュ動作時にイネーブルされるセルフリフラッシュ信号ＳＲＥＦが入力される場合、第１周期信号ＰＤＳ１を生成する第１オシレータ１２０及び第１周期信号ＰＤＳ１の周期を逓倍して第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１を生成する第１周期逓倍器１２２で構成される。ここで、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１は、第１周期信号ＰＤＳ１の周期を４逓倍して生成された信号である。したがって、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１の周期は第１周期信号ＰＤＳ１の４倍の周期を持つ。
【００２４】
バンクアクティブ信号生成器１４は、図４に示すように、プリチャージ信号ＰＲＥ及び第１遅延信号ＲＥＦＤ１を受信して否定論理和演算を行なうノアゲートＮＲ１０と、ノアゲートＮＲ１０の出力信号に応答してノードｎｄ１０を電源電圧ＶＤＤにプルアップ駆動するＰＭＯＳトランジスタＰ１０と、アクティブ信号ＡＣＴ、オートリフラッシュ信号ＡＲＥＦ及び第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１を受信して論理和演算を行なう論理部１４０と、論理部１４０の出力信号に応答してノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１０と、ノードｎｄ１０及びノードｎｄ１１間に連結されたラッチ１４１と、で構成される。このような構成のバンクアクティブ信号生成器１４は、アクティブ動作、オートリフラッシュ動作または第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１がハイレベルとして入力される場合、ハイレベルにイネーブルされたバンクアクティブ信号ＢＡＮＫＡＣＴを生成し、プリチャージ動作または第１遅延信号ＲＥＦＤ１がハイレベルにイネーブルされる場合、ローレベルにディセーブルされたバンクアクティブ信号ＢＡＮＫＡＣＴを生成する。ここで、ハイレベルにイネーブルされたバンクアクティブ信号ＢＡＮＫＡＣＴは、半導体メモリ装置に含まれたバンクをアクティブさせ、ローレベルにディセーブルされたバンクアクティブ信号ＢＡＮＫＡＣＴはバンクをプリチャージさせる。
【００２５】
遅延部１６は、バンクアクティブ信号ＢＡＮＫＡＣＴを所定区間遅延させて、第１遅延信号ＲＥＦＤ１を生成する。ここで、第１遅延信号ＲＥＦＤ１は、バンクアクティブ信号ＢＡＮＫＡＣＴがハイレベルにイネーブルされる場合、所定遅延区間経過後にハイレベルにイネーブルされる。
【００２６】
このような構成のバンクアクティブ回路の動作を、図５を参照して説明する。
【００２７】
まず、セルフリフラッシュ動作のためにセルフリフラッシュ信号ＳＲＥＦがハイレベルに遷移すると、セルフリフラッシュイネーブル信号生成部１２は、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１のパルスを生成する。より具体的に、ハイレベルのセルフリフラッシュ信号ＳＲＥＦによって第１オシレータ１２０は第１周期信号ＰＤＳ１を生成し、第１周期逓倍器１２２は第１周期信号ＰＤＳ１の４逓倍信号、すなわち、第１周期信号ＰＤＳ１に比べて４倍の周期を持つ周期信号である第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１を生成する。
【００２８】
次いで、バンクアクティブ信号生成器１４は、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１を受信し、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１のパルスが入力される度にハイレベルにイネーブルされるバンクアクティブ信号ＢＡＮＫＡＣＴを生成する。
【００２９】
この時、遅延部１６は、ハイレベルのバンクアクティブ信号ＢＡＮＫＡＣＴを所定区間遅延させて、第１遅延信号ＲＥＦＤ１をハイレベルに遷移させる。ハイレベルの第１遅延信号ＲＥＦＤ１は、バンクアクティブ信号ＢＡＮＫＡＣＴをローレベルにディセーブルさせる。したがって、バンクアクティブ信号ＢＡＮＫＡＣＴのイネーブル区間は、第１セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ１のパルスが入力される区間から第１遅延信号ＲＥＦＤ１がハイレベルにイネーブルされる区間まで形成される。
【００３０】
図６は、本発明の一実施形態に係るバンクアクティブ回路の構成を示すブロック図である。
【００３１】
図６に示すように、本実施形態に係るバンクアクティブ回路は、コマンドデコーダ２０、第１初期化部２２、バンクアクティブ信号生成器２４及び遅延部２６で構成される。
【００３２】
コマンドデコーダ２０は、一般的なコマンドデコーダからなり、コマンド信号ＣＭＤを受信し、アクティブ動作のためにイネーブルされるアクティブ信号ＡＣＴ、プリチャージ動作のためにイネーブルされるプリチャージ信号ＰＲＥ及びオートリフラッシュ動作のためにイネーブルされるオートリフラッシュ信号ＡＲＥＦを生成する。
【００３３】
バンクアクティブ信号生成器２４は、上述した、図４に示すバンクアクティブ信号生成器１４と同じ回路的構成を持つ。したがって、バンクアクティブ信号生成器２４は、アクティブ動作、オートリフラッシュ動作または第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２がハイレベルとして入力される場合、ハイレベルのバンクアクティブ信号ＢＡＮＫＡＣＴを生成し、プリチャージ動作または第２遅延信号ＲＥＦＤ２がハイレベルにイネーブルされる場合、ローレベルのバンクアクティブ信号ＢＡＮＫＡＣＴを生成する。
【００３４】
遅延部１６は、バンクアクティブ信号ＢＡＮＫＡＣＴを所定区間遅延させて、第２遅延信号ＲＥＦＤ２を生成する。
【００３５】
第１初期化部２２は、図７に示すように、区間信号生成器２２０、第２オシレータ２２１、第２周期逓倍器２２２、第３オシレータ２２３、第３周期逓倍器２２４及び信号選択器２２５で構成される。
【００３６】
第２オシレータ２２１は、一般的なオシレータ回路からなり、区間信号ＳＥＣＴを受信して第２周期信号ＰＤＳ２を生成する。第２周期逓倍器２２２は、第２周期信号ＰＤＳ２の４逓倍信号、すなわち、第２周期信号ＰＤＳ２に比べて４倍の周期を有する第１逓倍信号ＭＰＤ１を生成する。第２周期逓倍器２２２で生成された第１逓倍信号ＭＰＤ１は、区間信号生成器２２０にフィードバックされて入力される。
【００３７】
第３オシレータ２２３は、一般的なオシレータ回路からなり、セルフリフラッシュ動作のためにハイレベルとして入力されるセルフリフラッシュ信号ＳＲＥＦを受信して第３周期信号ＰＤＳ３を生成する。
【００３８】
第３周期逓倍器２２４は、第３周期信号ＰＤＳ３の４逓倍信号、すなわち、第３周期信号ＰＤＳ３に比べて４倍の周期を有する第２逓倍信号ＭＰＤ２を生成する。
【００３９】
区間信号生成器２２０は、図８に示すように、タイマー２２００、カウンタ部２２０１及び区間制御器２２０２から構成される。
【００４０】
タイマー２２００は、パワーアップ区間でハイレベルであり、パワーアップ区間の終了した後にローレベルに遷移するパワーアップ信号ＰＷＲＵＰを受信して開始信号ＳＴＡＲＴを生成する。より具体的に、タイマー２２００は、パワーアップ信号ＰＷＲＵＰによってパワーアップ区間終了後に開始されるクロック信号安定化区間を感知し、クロック信号安定化区間が開始されてから約１９９μｓｅｃ経過後にハイレベルにイネーブルされる開始信号ＳＴＡＲＴを生成する。ここで、開始信号ＳＴＡＲＴがハイレベルにイネーブルされる区間は、実施形態によって様々に設定可能である。
【００４１】
カウンタ部２２０１は、第１逓倍信号ＭＰＤ１をカウンティングし、第１逓倍信号ＭＰＤ１の２逓倍信号、すなわち、第１逓倍信号ＭＰＤ１に比べて２倍の周期を有する第１カウンティング信号１ＥＶを生成する第１カウンタ２２０３と、第１カウンティング信号１ＥＶをカウンティングし、第１逓倍信号ＭＰＤ１の４逓倍信号である第２カウンティング信号２ＥＶを生成する第２カウンタ２２０４と、第２カウンティング信号２ＥＶをカウンティングし、第１逓倍信号ＭＰＤ１の８逓倍信号である第３カウンティング信号４ＥＶを生成する第３カウンタ２２０５と、で構成される。このような構成のカウンタ部２２０１は、第１逓倍信号ＭＰＤ１の４番目のパルスが入力される場合にハイレベルにイネーブルされる第３カウンティング信号４ＥＶを生成する。すなわち、図９を参照すると、カウンタ部２２０１で生成される第１カウンティング信号１ＥＶ、第２カウンティング信号２ＥＶ及び第３カウンティング信号４ＥＶの波形が確認でき、第３カウンティング信号４ＥＶは、第１逓倍信号ＭＰＤ１の４番目のパルスが入力された後にハイレベルに遷移する。
【００４２】
区間制御器２２０２は、開始信号ＳＴＡＲＴ及び第３カウンティング信号４ＥＶを受信して区間信号ＳＥＣＴを生成する。区間制御器２２０２は、図１０に示すように、開始信号ＳＴＡＲＴの反転信号に応答してノードｎｄ２０をプルアップ駆動するＰＭＯＳトランジスタＰ２０と、第３カウンティング信号４ＥＶに応答してノードｎｄ２０をプルダウン駆動するＮＭＯＳトランジスタＮ２０と、ノードｎｄ２０及びノードｎｄ２１間に連結されたラッチ２２０６と、ラッチ２２０６の出力信号を反転させるインバータＩＶ２３と、で構成される。区間制御器２２０２で生成される区間信号ＳＥＣＴは、開始信号ＳＴＡＲＴがハイレベルにイネーブルされる区間から第３カウンティング信号４ＥＶがハイレベルにイネーブルされる区間までハイレベルに駆動される。すなわち、区間信号ＳＥＣＴは、クロック信号を安定化させるための区間が開始されて１９９μｓｅｃが経過した区間から第１逓倍信号ＭＰＤ１の４番目のパルスが生成される区間までハイレベルにイネーブルされる。
【００４３】
信号選択器２２５は、図１１に示すように、区間信号ＳＥＣＴに応答して第１逓倍信号ＭＰＤ１を第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２として伝達する伝達ゲートＴ２０と、区間信号ＳＥＣＴに応答して第２逓倍信号ＭＰＤ２を第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２として伝達する伝達ゲートＴ２１と、で構成される。より具体的に、信号選択器２２５は、区間信号ＳＥＣＴがハイレベルの場合、第１逓倍信号ＭＰＤ１を第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２として伝達し、区間信号ＳＥＣＴがローレベルの場合、第２逓倍信号ＭＰＤ２を第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２として伝達する。
【００４４】
このような構成のバンクアクティブ回路の動作を、図６〜図１２を参照して説明する。
【００４５】
まず、図８を参照すると、電源電圧ＶＤＤが安定化してパワーアップ区間が終了し、クロック信号を安定化させるための区間が開始されて１９９μｓｅｃが経過した区間からタイマー２２００は開始信号ＳＴＡＲＴをハイレベルにイネーブルさせる。区間制御器２２０２は、開始信号ＳＴＡＲＴがハイレベルに遷移すると、区間信号ＳＥＣＴをハイレベルにイネーブルさせる。
【００４６】
次に、図７を参照すると、区間信号ＳＥＣＴを受信した第２オシレータ２２１は第２周期信号ＰＤＳ２を生成し、第２周期逓倍器２２２は、第２周期信号ＰＤＳ２の４逓倍信号である第１逓倍信号ＭＰＤ１を生成する。第１逓倍信号ＭＰＤ１はフィードバックされ、図８に示すカウンタ部２２０１に入力される。カウンタ部２２０１で生成される第３カウンティング信号４ＥＶは、上述したように、第１逓倍信号ＭＰＤ１の４番目のパルスが入力されたのちハイレベルに遷移する。第３カウンティング信号４ＥＶがハイレベルに遷移すると、区間信号ＳＥＣＴはローレベルに遷移する。図１２を参照すると、区間信号ＳＥＣＴは、クロック信号を安定化させるための区間が開始されて１９９μｓｅｃが経過した区間から第１逓倍信号ＭＰＤ１の４番目のパルスが入力される区間までハイレベルを維持することがわかる。
【００４７】
次に、図１１を参照すると、信号選択器２２５は、区間信号ＳＥＣＴがハイレベルの場合、第１逓倍信号ＭＰＤ１を第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２として伝達する。したがって、図１２に示すように、第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２は、区間信号ＳＥＣＴがハイレベルにイネーブルされた区間で４個のパルスとして生成される。４個のパルスとして生成された第２セルフリフラッシュイネーブル信号ＳＲＥＦＥＮ２によってバンクアクティブ信号ＢＡＮＫＡＣＴも４回イネーブルされる。すなわち、４回のセルフリフラッシュ動作が行なわれる。
【００４８】
次に、セルフリフラッシュ動作のためにセルフリフラッシュ信号ＳＲＥＦがハイレベルとして入力される場合にも、図１２に示すように４回のセルフリフラッシュ動作が行なわれる。セルフリフラッシュ信号ＳＲＥＦが入力されて行なわれるセルフリフラッシュ動作については、上記の図３に示すバンクアクティブ回路の動作説明と重複するので省略する。
【００４９】
以上説明したように、本実施形態に係るバンクアクティブ回路は、クロック信号を安定化させるための区間が開始されて１９９μｓｅｃが経過した区間から約１μｓｅｃ区間の間にセルフリフラッシュ信号ＳＲＥＦが入力されなくても４回のセルフリフラッシュ動作が行なわれるようにしている。このように、本実施形態に係るバンクアクティブ回路によってクロック信号安定化区間に４回のセルフリフラッシュ動作が行なわれると、半導体メモリ装置の初期化動作でオートリフラッシュ動作が省略されても内部電圧を安定的に安定化させることが可能になる。
【００５０】
図１３は、本発明の他の実施形態に係るバンクアクティブ回路の構成を示すブロック図である。
【００５１】
図１３に示すように、本実施形態に係るバンクアクティブ回路は、コマンドデコーダ３０、第２初期化部３２、バンクアクティブ信号生成器３４及び遅延部３６で構成される。
【００５２】
本実施形態のバンクアクティブ回路は、第２初期化部３２がパワーアップ信号ＰＷＲＵＰに代えてリセット信号ＲＥＳＥＴを受信する以外は、図６に示すバンクアクティブ回路と同様に構成される。したがって、図６に示すバンクアクティブ回路は、クロック信号を安定化させるための区間に４回のセルフリフラッシュ動作が行なわれるようにするのに対し、本実施形態のバンクアクティブ回路は、リセット信号ＲＥＳＥＴがハイレベルとして入力されて所定区間（例えば、１９９μｓｅｃ）経過したのち所定区間で４回のセルフリフラッシュ動作が行なわれるようにする。すなわち、本実施形態のバンクアクティブ回路は、パワーアップ区間によらず、リセット信号ＲＥＳＥＴによって設定された区間でセルフリフラッシュ動作が行なわれるようにする。
【００５３】
ここで、リセット信号ＲＥＳＥＴは、ＬＰＤＤＲ２（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ２）でＭＲＲ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｒｅａｄ）モードで支援するリセットモード（ｒｅｓｅｔ ｍｏｄｅ）に進入するためにハイレベルにイネーブルされる信号である。したがって、図１３に示すバンクアクティブ回路はＬＰＤＤＲ２に適用することが好ましい。
【符号の説明】
【００５４】
２０      コマンドデコーダ
２２      第１初期化部
２２０    区間信号生成器
２２１    第２オシレータ
２２２    第２周期逓倍器
２２００  タイマー
２２０１  カウンタ部
２２０２  区間制御器
２２０３  第１カウンタ
２２０４  第２カウンタ
２２０５  第３カウンタ
２２３    第３オシレータ
２２４    第３周期逓倍器
２４      バンクアクティブ信号生成器
２６      遅延部
２２５    信号選択器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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