(57)【要約】      （修正有）【課題】感度の高い画素からのオーバーフロー電荷を吸収することのできる固体撮像素子を提供する。【解決手段】感度の異なる複数の光電変換素子が配列された画素部１１０と、上記画素部の複数の光電変換素子からの出力信号を読み出して加算し、見かけ上一つの画素からの出力信号とする画素読み出し部１２０，１３０と、を有し、画素部１１０は、感度の高い画素からのオーバーフロー電荷を吸収する吸収部が形成されている。【選択図】図１
2010183040.tif 000002
【特許請求の範囲】
【請求項１】
感度の異なる複数の光電変換素子が配列された画素部と、
上記画素部の複数の光電変換素子からの出力信号を読み出して加算し、見かけ上一つの画素からの出力信号とする画素読み出し部と、を有し、
上記画素部は、
感度の高い画素からのオーバーフロー電荷を吸収する吸収部が形成されている
固体撮像素子。
【請求項２】
上記画素部は、
上記光電変換素子から転送された電荷を増幅し出力するためのフローティングディフュージョンを有し、
上記吸収部は、
上記光電変換素子から上記フローティングディフュージョンにオーバーフロー電荷を排出するオーバーフローパスが形成されている
請求項１記載の固体撮像素子。
【請求項３】
露光期間中、上記フローティングディフュージョンには電源電圧が供給されていて、上記フローティングディフュージョンに排出されたオーバーフロー電荷は電源に流れる
請求項２記載の固体撮像素子。
【請求項４】
上記画素読み出し部は、
感度の高い光電変換素子から感度の低い光電変換素子の順に信号を読み出す
請求項２または３記載の固体撮像素子。
【請求項５】
上記画素部は、
上記各光電変換素子の電荷を上記フローティングディフュージョンに選択的に転送する転送トランジスタを有し、
上記オーバーフローパスは、上記転送トランジスタに形成されている
請求項２から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記オーバーフローパスは、
上記転送トランジスタのトランジスタ界面よりも深い所に形成される
請求項５記載の固体撮像素子。
【請求項７】
上記光電変換素子と上記トランジスタ界面の間のポテンシャルが、上記オーバーフローパスの中で最も高い
請求項６記載の固体撮像素子。
【請求項８】
上記読み出し部は、
上記転送トランジスタのゲート電圧を制御することで、上記オーバーフローパスのオン／オフを制御する
請求項５から７のいずれか一に記載の固体撮像素子。
【請求項９】
上記オーバーフローパスは、オーバーフロー電荷が発生している画素のみでオンされる
請求項８記載の固体撮像素子。
【請求項１０】
上記吸収部は、
上記光電変換阻止で発生したオーバーフロー電荷を、オーバーフロードレインをオーバーフローパスとして排出する
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１１】
上記吸収部は、
上記光電変換阻止で発生したオーバーフロー電荷を、オーバーフロートランジスタおよびオーバーフロードレインをオーバーフローパスとして排出する
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１２】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
感度の異なる複数の光電変換素子が配列された画素部と、
上記画素部の複数の光電変換素子からの出力信号を読み出して加算し、見かけ上一つの画素からの出力信号とする画素読み出し部と、を有し、
上記画素部は、
感度の高い画素からのオーバーフロー電荷を吸収する吸収部が形成されている
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）に代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
このような、ＣＭＯＳ（イメージセンサ、以下ＣＭＯＳイメージセンサ）は、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
【０００６】
ところで、高ダイナミックレンジを持つＣＭＯＳイメージセンサを実現する方法として、感度の異なる複数のＰＤ（Ｐｈｏｔｏ  Ｄｉｏｄｅ）からの出力信号を加算し、画素からの出力信号とする技術が有用である。特にＰＤとしては、埋め込みＰＤ（Ｂｕｒｉｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ：以下ＢＰＤ）が広く用いられている。ＰＤを形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。ＢＰＤでは、ＰＤの電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減する。
ＰＤの感度は、露光時間を変えたりやＮＤフィルタを設けることで変更できる。
【０００７】
この方法によれば、次の利点がある。
単に大きな画素を用いるよりも高いダイナミックレンジを達成できる。
入射光量に対する出力は非線形になるが、容易に線形に戻せる。カラー画像を取得する場合、色処理がし易い。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、感度の高いＢＰＤからのオーバーフロー電荷があると、感度の低いＢＰＤに流れ込んで正しデータを出力できなくなる。
それに対して、オーバーフロー電荷が発生しない様に露光時間を短くして、感度が高い画素が飽和しないようにすると、ダイナミックレンジは拡大しない。
【０００９】
本発明は、感度の高い画素からのオーバーフロー電荷を吸収することが可能で正しいデータ出力を実現でき、しかも高ダイナミックレンジ実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点の固体撮像素子は、感度の異なる複数の光電変換素子が配列された画素部と、上記画素部の複数の光電変換素子からの出力信号を読み出して加算し、見かけ上一つの画素からの出力信号とする画素読み出し部と、を有し、上記画素部は、感度の高い画素からのオーバーフロー電荷を吸収する吸収部が形成されている。
【００１１】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、感度の異なる複数の光電変換素子が配列された画素部と、上記画素部の複数の光電変換素子からの出力信号を読み出して加算し、見かけ上一つの画素からの出力信号とする画素読み出し部と、を含み、上記画素部は、感度の高い画素からのオーバーフロー電荷を吸収する吸収部が形成されている。
【発明の効果】
【００１２】
本発明によれば、感度の高い画素からのオーバーフロー電荷を吸収することが可能で正しいデータ出力を実現でき、しかも高ダイナミックレンジ実現することができうる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】本実施形態に係るＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【図３】本第１の実施形態に係る画素回路の配置例である。
【図４】各画素からの出力の一例を示す図である。
【図５】オーバーフロー電荷が発生する様子を示す図である。
【図６】本第１の実施形態のオーバーフローパスの説明図である。
【図７】本第１の実施形態のオーバーフローパスの説明図であって、図６（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図８】本第１の実施形態のオーバーフローパスの説明図であって、図６（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
【図９】本第１の実施形態に係るタイミングチャートであって、露光時間によって各ＢＰＤの感度を変える場合の例を示すタイミングチャートである。
【図１０】本第１の実施形態に係るタイミングチャートであって、ＮＤフィルタなどを設けることによって各ＢＰＤの感度を変える場合の例を示すタイミングチャートである。
【図１１】本第２の実施形態のオーバーフローパスの説明図である。
【図１２】本第２の実施形態のオーバーフローパスの説明図であって、図１１（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図１３】本第２の実施形態のオーバーフローパスの説明図であって、図１１（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
【図１４】本第３の実施形態のオーバーフローパスの説明図である。
【図１５】本第３の実施形態のオーバーフローパスの説明図であって、図１４（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図１６】本第３の実施形態のオーバーフローパスの説明図であって、図１４（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
【図１７】本第３の実施形態に係るタイミングチャートであって、露光時間によって各ＢＰＤの感度を変える場合の例を示すタイミングチャートである。
【図１８】本第４の実施形態に係るタイミングチャートであって、ＮＤフィルタなどを設けることによって各ＢＰＤの感度を変える場合の例を示すタイミングチャートである。
【図１９】本第４の実施形態に係る画素回路の配置例であって、感度の異なる４つのＢＰＤを一つの画素で共有する場合の一例を示す図である。
【図２０】本第４の実施形態に係るタイミングチャートの一例を示す図である。
【図２１】本第５の実施形態のオーバーフローパスの説明図である。
【図２２】本第５の実施形態のオーバーフローパスの説明図であって、図２１（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図２３】本第６の実施形態に係る画素回路の配置例を示す図である。
【図２４】本第６の実施形態のオーバーフローパスの説明図である。
【図２５】本第６の実施形態のオーバーフローパスの説明図であって、図２４（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図２６】本第７の実施形態に係るＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【図２７】本第７の実施形態に係る画素回路の配置例を示す図である。
【図２８】本第７の実施形態のオーバーフローパスの説明図である。
【図２９】本第７の実施形態のオーバーフローパスの説明図であって、図２７（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【図３０】本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３１】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．第７の実施形態
８．第８の実施形態
９．第９の実施形態
【００１５】
＜１．第１の実施形態＞
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００１６】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム読み出し回路（ＡＦＥ）１３０を有する。
【００１７】
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００１８】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
【００１９】
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【００２０】
図２は、本実施形態に係るＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【００２１】
この画素回路１１０Ａは、光電変換するため４つのＢＰＤ（Ｂｕｒｉｅｄ  ＰｈｏｔｏＤｉｏｄｅ：埋め込みフォトダイオード）１１１ａ〜１１１ｄを有する。
そして、画素回路１１０Ａは、この１個のＢＰＤに対してそれぞれ１つずつ設けられた転送トランジスタ（ＴＧ）１１２ａ〜１１２ｄを有する。画素回路１１０Ａに各一つずつ設けられたリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を能動素子として有する。
このように、画素回路１１０Ａは、４つのＢＰＤでリセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５を共有する共有画素回路として形成される。
画素回路１１０ＡがＭ行×Ｎ列の２次元状に配置されている場合、制御線ＬＲＳＴおよびＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられ、制御線ＬＴＲは４Ｍ本設けられる。
【００２２】
ＢＰＤ１１１ａ〜１１１ｄは、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
ＢＰＤ１１１ａ〜１１１ｄは、それぞれ転送トランジスタ１１２ａ〜１１２ｄを介してフローティングディフュージョンＦＤと接続されている。
転送トランジスタ１１２ａ〜１１２ｄのゲートには転送制御線ＬＴＲＧａ〜ＬＴＲＧｄが接続されている。
転送トランジスタ１１２ａ〜１１２ｄは、転送制御線ＬＴＲＧａ〜ＬＴＲＧｄの電位に応じてＢＰＤ１１１ａ〜１１１ｄで光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴに印加される電位に従ってフローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位ＶＤＤにリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。
増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＶＳＬに接続されている。
選択制御線ＬＳＥＬに従って選択トランジスタＳＥＬがオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位に応じた信号を信号線ＬＶＳＬに出カする。
信号線ＬＶＳＬを通じて、各画素から出力された電圧は、読み出し回路（ＡＦＥ）１３０に出カされる。
読み出し回路１３０は、信号線ＬＶＳＬに出力されたアナログ信号をＡＤ変換して出力する。
【００２４】
以下、ＢＰＤに蓄積する電荷が電子である場合について説明するが、本発明は電荷がホールである場合にも有効である。その場合には、Ｐ型半導体とＮ型半導体を入れ替えれば良い。
【００２５】
図３は、本実施形態に係る画素回路の配置例である。
【００２６】
図３の例では、各画素ではＢＰＤ１１１ａ〜１１１ｄが２ｘ２の正方に配置されている。そして、４つのＢＰＤ１１１ａ〜１１１ｄの中央にフローティングディフュージョンＦＤが配置されている。
読み出し回路１３０は、各列毎に設けられたＡＤコンバータ（ＡＤＣ）を備える。
ＢＰＤ１１１ａ〜ＢＰＤ１１１ｄの感度ａ〜ｄはそれぞれ異なる。ＢＰＤ１１１ａ〜１１１ｄの感度を変える方法としては、ＮＤフィルタを設けて入射光量を変える方法や露光時間を変える方法がある。
これらＢＰＤ１１１ａ〜ＢＰＤ１１１ｄで検出された信号は各列のＡＤＣで加算して出力される。
【００２７】
図４は、各画素からの出力の一例を示す図である。
図４において、横軸が入射光量を、縦軸が出力信号をそれぞれ示している。
【００２８】
図４は、各ＢＰＤ１１１ａ〜１１１ｄから信号を読み出す際のＡＤＣの分解を１０ビットとし、ＢＰＤ１１１ａ〜１１１ｄの感度比をａ：ｂ：ｃ：ｄ＝８：４：２：１とした場合について示している。
センサーのダイナミックレンジは、読み取ることができる光量の最大値と最小値で決まる。
第１の実施形態の構成によれば、読み取り可能な光量の最小値はほぼそのままで、最大値は８倍に大きくなる。それによってダイナミックレンジを拡大することができる。
しかしながら、感度の異なる複数のＢＰＤ１１１ａ〜１１１ｄで検出した信号を加算する方法では、光量が多くなると感度の高いＢＰＤが飽和してオーバーフロー電荷が発生してしまうという問題があった。
たとえば、図４において光量が１ｘ〜２ｘの範囲では、図５に示すようにＢＰＤ１１１ａでオーバーフロー電荷が発生する。
このオーバーフロー電荷を吸収しないと周辺の画素に漏れこみ、正しい出力値を得ることができない。
それに対して、本第１の実施形態では、吸収部として、ＢＰＤ１１１からフローティングディフュージョンＦＤへのオーバーフローパスＯＦＰを設け、ＢＰＤで発生したオーバーフロー電荷をフローティングディフュージョンＦＤに排出する。
ＢＰＤ１１１のオーバーフロー電荷を吸収するオーバーフローパス等により吸収部が形成される。
【００２９】
図６（Ａ）および（Ｂ）は、本第１の実施形態のオーバーフローパスの説明図である。
図６（Ａ）は本第１の実施形態に係る画素の上面図を、図６（Ｂ）は図６（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図７は、本第１の実施形態のオーバーフローパスの説明図であって、図６（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
図８（Ａ）および（Ｂ）は、本第１の実施形態のオーバーフローパスの説明図であって、図６（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
図８は、転送トランジスタ（ＴＧ）１１２の転送ゲート下におけるポテンシャルである。
【００３０】
本第１の実施形態では、ＢＰＤ１１１で発生したオーバーフロー電荷は転送トランジスタ（ＴＧ）１１２に設けられたオーバーフローパスを通してフローティングディフュージョンＦＤに排出される。
フローティングディフュージョンＦＤには正電位（たとえば電源電圧）が供給されていて、オーバーフロー電荷はフローティングディフュージョンＦＤから排出される。
オーバーフローパスを転送トランジスタ（ＴＧ）１１２に設けることで面積の増加なしにオーバーフロー電荷を排出できる。
【００３１】
ところで、転送トランジスタのゲート（転送ゲート）のゲートｐｏｌｙ−ＳｉをＮ型にドープする場合、オフ時には転送制御線ＬＴＲＧに負電位（たとえば１Ｖ）を印加する、もしくは転送ゲートのゲートｐｏｌｙ−ＳｉをＰ型として０Ｖを印加することが望ましい。
【００３２】
トランジスタ界面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷が発生する。
よって、トランジスタ界面にオーバーフローパスがあると、表面準位から発生した電荷がＢＰＤに流れ込んでしまい正しいデータが読み出せなくなる。
それに対して、転送ゲートに負電圧を印加する（もしくはゲートｐｏｌｙ−ＳｉをＰ型にする）と、図８（Ａ），（Ｂ）に示すように、転送ゲートのトランジスタ界面のポテンシャルが高くなり、ホールが蓄積する。
これにより、トランジスタ界面での電荷の発生を抑制することができる。
しかしながら、トランジスタ界面のポテンシャルを高くすると、トランジスタ界面をオーバーフローパスとすることはできなくなる。
そこで、本第１の実施形態のオーバーフローパスは、図６（Ｂ）および図８に示すように、転送トランジスタＴＧのトランジスタ界面（Ｓｉ−ＳｉＯ２界面）よりも深い位置に設ける。
【００３３】
たとえば、ＢＰＤの深さが２〜４μｍ、フローティングディフュージョンＦＤの深さが０．４μｍ程度である場合、０．２〜０．５μｍ程度の深さにオーバーフローパスＯＦＰを形成する。
そうすることで、表面準位に依るノイズの混入を防ぐことができる。
また、チャネル（たとえば２００〜３００ｎｍ）からも十分に離れているので電荷の転送にも影響しない。オーバーフローパスＯＦＰは、シリコンをＮ型半導体にする不純物、たとえばＡｓを微量に注入することで形成することができる。
【００３４】
図７は、Ｘ−Ｘ’断面での横方向、深さ方向の位置における電子のポテンシャルを示している。
本第１の実施形態のオーバーフローパスは、周辺部に比べて局所的に電子のポテンシャルが低くなるように作られている。
こうすることで、ＢＰＤに蓄積されている電荷が一定量を超えると、越えた分はオーバーフローパスを通してＦＤに排出される。
【００３５】
図９（Ａ）〜（Ｆ）および図１０（Ａ）〜（Ｆ）は、本第１の実施形態に係るタイミングチャートである。
【００３６】
図９（Ａ）〜（Ｆ）は露光時間によってＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄを変える場合の例である。
各ＢＰＤ１１１ａ〜１１１ｄの感度比は露光時間で決まり、ａ：ｂ：ｃ：ｄ＝Ｔａ：Ｔｂ：Ｔｃ：Ｔｄとなる。
【００３７】
一方、図１０（Ａ）〜（Ｆ）はＮＤフィルタなどを設けることによってＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄを変える場合の例である。
この場合、各ＢＰＤの露光時間は全て等しくＴとしている。
【００３８】
露光期間中には、リセット制御線ＬＲＳＴをハイレベル（Ｈ）とし、リセットトランジスタ１１３をオンすることで、フローティングディフュージョンＦＤに電源電位ＶＤＤを供給する。
ＢＰＤ１１１から電荷を読み出す際には、リセットトランジスタ１１３をオフしてフローティングディフュージョンＦＤを電源ラインＬＶＤＤから切り離す必要がある。
そのため、適切な順序で読み出しを行なわないと、ＢＰＤ１１１からフローティングディフュージョンＦＤに転送された電荷に、オーバーフローパスＯＦＰを通してフローティングディフュージョンＦＤに排出されたオーバーフロー電荷ＯＦＣが混入されてしまう。
そこで，本第１の実施形態では感度の高いＢＰＤから順に読み出しを行う。
【００３９】
たとえば、感度の大きさがａ＞ｂ＞ｃ＞ｄの関係を満足する場合、感度の高い順にＢＰＤ１１１ａ、ＢＰＤ１１１ｂ、ＢＰＤ１１１ｃ、ＢＰＤ１１１ｄの順番で信号を読み出す。
そうすることで、ＢＰＤ１１１から転送した電荷にオーバーフロー電荷ＯＦＣが混入しても、ＡＤＣからは正しい出力値を得ることができる。
たとえば、光量に対する出力値が図４に示した特性である場合、２ｘ〜４ｘの光量が入射している条件ではＢＰＤ１１１ａおよびＢＰＤ１１１ｂでオーバーフロー電荷ＯＦＣが発生する可能性がある。
しかし、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄは飽和しておらず、オーバーフロー電荷は発生しない。
この条件で最初にＢＰＤ１１１ａから電荷を読み出すとフローティングディフュージョンＦＤにＢＰＤ１１１ｂからのオーバーフロー電荷ＯＦＣが混入するが、ＢＰＤ１１１ａの出力は飽和していてＡＤＣで読み取る値は１０２４で変わらない。
次に、ＢＰＤ１１１ｂから信号を読み出す時には、ＢＰＤ１１１ａの電荷はすでに読み出されていて、ＢＰＤ１１１ａは飽和しておらず、オーバーフロー電荷ＯＦＣの混入は起こらない。
同様に、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄの電荷を読み出す場合にも飽和しているＢＰＤはないので、オーバーフロー電荷ＯＦＣは混入しない。
よってＡＤＣからの出力値はオーバーフロー電荷の影響を受けず、正しい出力値を得ることができる。
【００４０】
以上のように、本第１の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次の効果を得ることができる。
本第１の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、オーバーフローパスＯＦＰとして転送トランジスタ１１２およびフローティングディフュージョンＦＤを用いることで、面積の増大なしに適切にオーバーフロー電荷を処理できる。
さらに、オーバーフローパスＯＦＰをトランジスタ界面から離すことで表面準位に依るノイズの混入を防ぐことができる。
また、感度の高いＢＰＤから順に信号を読み出すことで、フローティングディフュージョンＦＤでのオーバーフロー電荷の混入を防止し、正しい出力値を得ることができる。
以上では、光電変換するための素子としてＢＰＤ（埋め込みＰＤ）を用いた場合について説明したが、埋め込みでないＰＤを用いる場合にも有効である。
以上では、各ＢＰＤからの信号をＡＤＣで読み出した後に加算する場合について説明した。この他、転送トランジスタおよびフローティングディフュージョンＦＤでオーバーフロー電荷ＯＦＣを処理する方法は、各ＢＰＤからの信号をフローティングディフュージョンＦＤに同時に読み出して加算する場合にも有効である。
【００４１】
＜２．第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本第２の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態と同様、図１の構成をとることができる。
本第２の実施形態に係る画素回路の構成は、第１の実施形態と同様、図２の構成をとることができる。
本第２の実施形態に係る画素回路の配置は、第１の実施形態と同様、図３の構成をとることができる。
本第２の実施形態に係るＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄは、第１の実施形態と同様、それぞれ異なる。
本第２の実施形態に係る画素からの出力信号およびダイナミックレンジは、図４に示すように、第１の実施形態と同様である。
本第２の実施形態においても、図５に示すように感度の高いＢＰＤ１１１からオーバーフロー電荷が発生する。
【００４２】
図１１（Ａ）および（Ｂ）は、本第２の実施形態のオーバーフローパスの説明図である。
図１１（Ａ）は本第２の実施形態に係る画素の上面図を、図１１（Ｂ）は図１１（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図１２は、本第２の実施形態のオーバーフローパスの説明図であって、図１１（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
図１３（Ａ）および（Ｂ）は、本第２の実施形態のオーバーフローパスの説明図であって、図１１（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
図１１は、転送トランジスタ（ＴＧ）１１２の転送ゲート下におけるポテンシャルである。
【００４３】
本第２の実施形態においても、ＢＰＤで発生したオーバーフロー電荷ＯＦＣは転送トランジスタ１１２である転送ゲートに形成されたオーバーフローパスＯＦＰを通してフローティングディフュージョンＦＤに排出する。
フローティングディフュージョンＦＤには正電位（たとえば電源電圧）が供給されていて、オーバーフロー電荷はフローティングディフュージョンＦＤから排出される。
オーバーフローパスＯＦＰを転送トランジスタ１１２に設けることで面積の増加なしにオーバーフロー電荷を排出できる。
【００４４】
第２の実施形態においても、第１の実施形態と同様、転送ゲートのゲートｐｏｌｙ−ＳｉをＮ型にドープする場合、オフ時には転送制御線ＬＴＲＧに負電位（たとえば−１Ｖ）を印加する。もしくは転送ゲートのゲートｐｏｌｙ−ＳｉをＰ型として０Ｖを印加することが望ましい。
トランジスタ界面のポテンシャルを高くすると、トランジスタ界面をオーバーフローパスＯＦＰとすることはできなくなる。
そこで、本第２の実施形態ではオーバーフローパスＯＦＰを、図１１（Ａ）および（Ｂ）に示すように、転送トランジスタ（ＴＧ）１１２のトランジスタ界面（Ｓｉ−ＳｉＯ２界面）よりも少し深い位置に作る。
【００４５】
たとえば、ＢＰＤ１１１の深さが２〜４μｍ、フローティングディフュージョンＦＤの深さが０．４μｍ程度である場合、５０〜１００ｎｍ程度の深さにオーバーフローパスＯＦＰを形成する。
深さとしては、プロセスによって深さは変わるが、概ねＢＰＤ表面のＰＤ接合よりも若干深い位置が望ましい。
【００４６】
そうすることで、表面準位に依るノイズの混入を防ぐことができる。
また、転送トランジスタ１１１（転送ゲート）をオンして電荷を転送する際には転送効率を向上することができる。オーバーフローパスＯＦＰはシリコンをＮ型半導体にする不純物、たとえばＡｓを微量に注入することで形成することができる。
【００４７】
図１２はＸ−Ｘ’断面での横方向、深さ方向の位置におけるポテンシャルを示している。
本第２の実施形態のオーバーフローパスＯＦＰは、周辺部に比べて局所的に電子のポテンシャルが低くなるように作られている。
こうすることで、ＢＰＤ１１１に蓄積されている電荷が一定量を超えると、越えた分はオーバーフローパスＯＦＰを通してフローティングディフュージョンＦＤに排出される。
本第２の実施形態に係るタイミングチャートは、図９および図１０の（Ａ）〜（Ｆ）に示す通り、第１の実施形態と同様である。
【００４８】
以上のように、本第２の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次の効果を得ることができる。
本第２の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷ＯＦＣを電源に排出することで、正しい出力値を得ることができる。
また、オーバーフローパスＯＦＰとして転送トランジスタ１１１およびフローティングディフュージョンＦＤを用いることで、面積の増大なしに適切にオーバーフロー電荷ＯＦＣを処理できる。
さらに、オーバーフローパスＯＦＰをトランジスタ界面から離すことで表面準位によるノイズの混入を防ぐことができる。
また、感度の高いＢＰＤから順に信号を読み出すことで、フローティングディフュージョンＦＤでのオーバーフロー電荷ＯＦＣの混入を防止し、正しい出力値を得ることができる。
以上では、光電変換するための素子としてＢＰＤ（埋め込みＰＤ）を用いた場合について説明したが、埋め込みでないＰＤを用いる場合にも有効である。
以上では、各ＢＰＤからの信号をＡＤＣで読み出した後に加算する場合について説明した。
ただし、転送トランジスタ（ＴＧ）１１１およびフローティングディフュージョンＦＤでオーバーフロー電荷を処理する方法は、各ＢＰＤからの信号をフローティングディフュージョンＦＤに同時に読み出して加算する場合にも有効である。
【００４９】
＜３．第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
本第３の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態と同様、図１の構成をとることができる。
本第３の実施形態に係る画素回路の構成は、第１の実施形態と同様、図２の構成をとることができる。
本第３の実施形態に係る画素回路の配置は、第１の実施形態と同様、図３の構成をとることができる。
本第３の実施形態に係るＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄは、第１の実施形態と同様、それぞれ異なる。
本第３の実施形態に係る画素からの出力信号およびダイナミックレンジは、図４に示す様に、第１の実施形態と同様である。
【００５０】
図１４（Ａ）および（Ｂ）は、本第３の実施形態のオーバーフローパスの説明図である。
図１４（Ａ）は本第３の実施形態に係る画素の上面図を、図１４（Ｂ）は図１４（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図１５は、本第２の実施形態のオーバーフローパスの説明図であって、図１４（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
図１６（Ａ）および（Ｂ）は、本第２の実施形態のオーバーフローパスの説明図であって、図１４（Ｂ）に示したＹ−Ｙ’線の位置におけるポテンシャルを示す図である。
図１６は、転送トランジスタ（ＴＧ）１１２の転送ゲート下におけるポテンシャルである。
【００５１】
本第３の実施形態においては、図１４〜図１６に示すように、転送トランジスタ１１２のトランジスタ界面をオーバーフローパスＯＦＰとしてオーバーフロー電荷ＯＦＣをフローティングディフュージョンＦＤに排出する。
具体的には、転送トランジスタのチャネルのポテンシャルを低くする。
そうすることで、ＢＰＤ１１１に蓄積されている電荷が一定を超えると、越えた分の電荷が転送トランジスタ（ＴＧ）１１２のチャネルを通してフローティングディフュージョンＦＤに排出される。
しかしながら、トランジスタ界面をオーバーフローパスＯＦＰとすると、表面準位で発生した電荷がＢＰＤに混入してしまう。
表面準位での電荷の発生は、トランジスタ界面の欠陥準位を水素Ｈや重水素Ｄなどで終端することによって大幅に抑制できることが知られている。
しかしながら、終端処理が不十分であったり、終端したＨまたはＤが脱落してしまうなどによって欠陥準位が残ってしまう。その結果、幾つかのＢＰＤには表面準位で発生したノイズが混入してしまう。
そこで、本第３の実施形態では、図１４（Ｂ）および図１６に示すように、ＢＰＤ１１１を転送ゲートの下まで伸ばして、ＢＰＤ１１１からチャネルに向かって縦方向にオーバーフローパスＯＦＰを設ける。
【００５２】
さらに、ＢＰＤ１１１とトランジスタ界面の間のポテンシャルが、オーバーフローパスＯＦＰの中で最も高くなるようにする。
このように、トランジスタ界面とＢＰＤの間に障壁を設けることで、トランジスタ界面で発生した電荷がＢＰＤに混入することを抑制する。
ＢＰＤ１１１とトランジスタ界面の間の障壁は、トランジスタ界面の近くに設けられている。転送制御線ＬＴＲＧに正電位を印加すると、障壁のポテンシャルも大きく変化する。それによって転送時には障害にならない。また、飽和していないＢＰＤ１１１に対しては、転送制御線ＬＴＲＧに負電位を印加することで、トランジスタ界面での電荷の発生を防ぐことができる。
【００５３】
本第３の実施形態では、図１４〜図１６に示すように、感度の高い飽和するＢＰＤ１１１に接続された転送トランジスタ（ＴＧ）１１２のゲートには正電位もしくは接地電位（たとえば０Ｖ）を印加してオーバーフローパスＯＦＰをオンする。そして、感度の低いＢＰＤ１１１に接続された転送トランジスタ１１２のゲートには負電位（たとえば１Ｖ）を印加して表面準位からの電子の発生を抑制する。
こうすることで、表面準位からのノイズは、感度の高いＢＰＤには混入する可能性があるが、感度の低いＢＰＤにはほとんど混入しない。
そのため、感度の高いＢＰＤに表面準位からのノイズが混入しているか否かは、感度の高いＢＰＤと感度の低いＢＰＤの出力を比較することで判別できる。
【００５４】
たとえば、ＢＰＤ１１１ａとＢＰＤ１１１ｂの感度比ａ：ｂ＝２：１で、ＢＰＤ１１１ａ、ＢＰＤ１１１ｂから読み出した信号をそれぞれＳａ、Ｓｂとする。すると、ＢＰＤ１１１ａとＢＰＤ１１１ｂへの入射光が全く同じ場合、ＳａとＳｂの関係はノイズを考慮して、おおよそ次のようになる。
【００５５】
［数１］
２（Ｓｂ−Ｓｂ１／２−１）＜Ｓａ＜２（Ｓｂ＋Ｓｂ１／２＋１）・・・式（１）
【００５６】
よって、Ｓａ＞２（Ｓｂ＋Ｓｂ１／２＋１）となる場合には表面準位からの電荷の混入があると判定して、出力値を補正することができる。
実際には、各ＢＰＤへの入射光量が完全に等しくはならないことや、感度のばらつき、被写体や撮像素子自体が動くことによる光量の変化などにより、式（１）からはずれる可能性があるので、いくらかのマージンを持たせることが望ましい。
たとえば、２０％程度のマージンを持たせる場合には、Ｓａの出力値がＳｂの出力値に対して、Ｓａ＞２．４（Ｓｂ＋Ｓｂ１／２＋１）となる場合には、Ｓａの出力値を補正する。
【００５７】
図１７（Ａ）〜（Ｆ）および図１８（Ａ）〜（Ｆ）は、本第３の実施形態に係るタイミングチャートの一例を示す図である。
図１７（Ａ）〜（Ｆ）は、露光時間によってＢＰＤ１１１ａ〜１１１ｂの感度ａ〜ｄを変える場合の例である。
各ＢＰＤの感度比は露光時間で決まり、ａ：ｂ：ｃ：ｄ＝Ｔａ：Ｔｂ：Ｔｃ：Ｔｄとなる。
一方、図１８（Ａ）〜（Ｆ）はＮＤフィルタなどを設けることによってＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄを変える場合の例である。
各ＢＰＤの露光時間は全て等しくＴとしている。
【００５８】
図１７および図１８では、各ＢＰＤ１１１ａ〜１１１ｄの感度の大きさが、ａ＞ｂ＞ｃ＞ｄとした場合について示している。
ＢＰＤ１１１ａ、ＢＰＤ１１１ｂ、ＢＰＤ１１１ｃでは、リセット後にＴＲＧトランジスタのゲート電圧をオーバーフローパスＯＦＰがオンする程度に引き上げている。
それに対して、ＢＰＤ１１１ｄではリセット後にも転送トランジスタ（ＴＧ）１１２のゲートへの印加電圧が低く保たれ、表面準位からのノイズがＢＰＤ１１１ｄに混入しないようにしている。
読み出し期間では、全ての転送トランジスタ１１２ａ〜１１２ｄ（ＴＲＧａ〜ＴＲＧｄ）のゲートへの印加電圧を低くして、オーバーフローパスＯＦＰをオフする。
それによって、読み出し期間中に、フローティングディフュージョンＦＤにオーバーフロー電荷が混入することを防止する。
露光期間中には、リセット制御線ＬＲＳＴをハイレベル（Ｈ）とし、リセットトランジスタ１１３をオンすることで、フローティングディフュージョンＦＤに電源電位ＶＤＤを供給している。
【００５９】
図１７および図１８の例では、各ＢＰＤ１１１ａ〜１１１ｄのリセット前にも、各転送トランジスタ１１２ａ〜１１２ｄのオーバーフローパスＯＦＰをオンして、オーバーフロー電荷ＯＦＣをフローティングディフュージョンＦＤに排出している。
これは各ＢＰＤ１１１ａ〜１１１ｄがリセット前に飽和していた場合に、オーバーフロー電荷ＯＦＣがリセット後のＢＰＤに混入することを防止する。
たとえば、ＢＰＤ１１１ｂが飽和している場合、ＢＰＤ１１１ｂで発生したオーバーフロー電荷を吸収しないと、ＢＰＤ１１１ａのリセットからＢＰＤ１１１ｂのリセットまでの期間にＢＰＤ１１１ａに混入してしまう。
図１７および図１８に示すように、各ＢＰＤ１１１ａ〜１１１ｄのリセット前の期間にオーバーフローパスＯＦＰをオンしておくことで、オーバーフロー電荷ＯＦＣの混入を防ぐことができる。
【００６０】
以上のように、本第３の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次に効果を得ることができる。
本第３の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、オーバーフローパスＯＦＰとして転送トランジスタ１１２およびフローティングディフュージョンＦＤを用いることで、面積の増大なしに適切にオーバーフロー電荷ＯＦＣを処理できる。
さらに感度の低いＢＰＤに接続された転送トランジスタ（ＴＧ）のゲートには低電圧を印加することで、トランジスタ界面の表面準位からのノイズがＢＰＤへの混入を防止し、正しい出力値を得ることができる。
さらに感度の高いＢＰＤに表面準位からノイズが混入しても、感度の低いＢＰＤから読み出した出力値を用いて補正することで正しい出力を得ることができる。
【００６１】
＜４．第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
本第４の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１〜第３の実施形態と同様、図１の構成をとることができる。
本第４の実施形態に係る画素回路の構成は、第１〜第３の実施形態と同様、図２の構成をとることができる。
本第４の実施形態に係るＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄは、第１の実施形態と同様、それぞれ異なる。
本第４の実施形態に係る画素からの出力信号およびダイナミックレンジは、図４に示すように、第１の実施形態と同様である。
本第４の実施形態においても、図５に示すように感度の高いＢＰＤからオーバーフロー電荷が発生する。
【００６２】
本第４の実施形態のオーバーフローパスは第３の実施形態と同様であり、図１４〜図１６に示すように、転送トランジスタ１１２のトランジスタ界面をオーバーフローパスとしてオーバーフロー電荷をフローティングディフュージョンＦＤに排出する。
また、感度の低いＢＰＤからの出力で感度が高いＢＰＤからの出力を補正できる点も第３の実施形態と同様である。
【００６３】
本第４の実施形態に係る画素回路は、感度の高いＢＰＤと感度の低いＢＰＤが隣接して配置される。
図１９は、第４の実施形態に係る画素回路の配置例であって、感度の異なる４つのＢＰＤ１１１ａ〜１１１ｄを一つの画素で共有する場合の一例を示す図である。
【００６４】
図１９は、各ＢＰＤ１１１ａ〜１１１ｄの感度の大きさが、ａ＞ｂ＞ｃ＞ｄである場合について示している。
この場合、最も感度の高いＢＰＤ１１１ａは上下左右で、ＢＰＤ１１１ｃ、ＢＰＤ１１１ｄのみと接していて、ＢＰＤ１１１ａおよびＢＰＤ１１１ｂとは接していない。
このような構成とすることで、ＢＰＤ１１１ａもしくはＢＰＤ１１１ｂで発生したオーバーフロー電荷の大部分は隣接するＢＰＤ１１１ｃもしくはＢＰＤ１１１ｄに流れ、ＢＰＤ１１１ａ、およびＢＰＤ１１１ｂにはほとんど流れない。
【００６５】
図２０（Ａ）〜（Ｆ）は、本第４の実施形態に係るタイミングチャートの一例を示す図である
【００６６】
第４の実施形態では、露光時間によってＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄを変える。各ＢＰＤの感度比は露光時間で決まり、ａ：ｂ：ｃ：ｄ＝Ｔａ：Ｔｂ：Ｔｃ：Ｔｄとなる。
ＢＰＤ１１１ａ、ＢＰＤ１１１ｂ、ＢＰＤ１１１ｃでは、ＢＰＤ１１１ｃのリセット後に転送トランジスタ１１２のゲート電圧をオーバーフローパスＯＦＰがオンする程度に引き上げている。
ＢＰＤ１１１ａがリセットされてからＢＰＤ１１１ｃがリセットまでの期間にはＢＰＤ１１１ａの転送ゲートには負電位（たとえば１Ｖ）が印加されている。
また、ＢＰＤ１１１ｂがリセットされてからＢＰＤ１１１ｃがリセットされるまでの期間では、ＢＰＤ１１１ｂの転送ゲートに負電位が印加されている。
そうすることで、トランジスタ界面から電荷が発生する期間を短くし、ＢＰＤへの電荷の混入を抑制している。
ＢＰＤ１１１ａおよびＢＰＤ１１１ｂの転送ゲートに負電圧を印加している期間はオーバーフローパスを閉じているので、オーバーフロー電荷が隣接するＢＰＤ１１１ｃおよびＢＰＤ１１１ｄに流れ込んでしまう。
ただし、ＢＰＤ１１１ａおよびＢＰＤ１１１ｂの転送ゲートに負電位を印加する期間は、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄのリセットを行う前である。
仮に、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄにはオーバーフロー電荷が流れ込んでも、リセットで全て電源にはき捨てられ、取り出したい信号の電荷には混入しない。
【００６７】
同時に、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄの転送ゲートは、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄがリセットされる前の期間には、正電位もしくは接地電位（０Ｖ）が印加され、オーバーフローパスを開いている。
これにより、ＢＰＤ１１１ｃおよびＢＰＤ１１１ｄが飽和していたとしても、オーバーフロー電荷はフローティングディフュージョンＦＤを介して電源に排出される。
【００６８】
以上のように、第４の実施形態の画素回路の配置、および駆動方法によれば、第３の実施形態の効果に加えて、トランジスタ界面で発生した電荷の感度の高いＢＰＤへの混入を低減せしめ、正しい出力値を得ることができる。
【００６９】
＜５．第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
本第５の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態と同様、図１の構成をとることができる。
本第５の実施形態に係る画素回路の構成は、第１の実施形態と同様、図２の構成をとることができる。
本第５の実施形態に係る画素回路の配置は、第１の実施形態と同様、図３の構成をとることができる。
本第５の実施形態に係るＢＰＤ１１１ａ〜１１１ｄの感度ａ〜ｄは、第１の実施形態と同様、それぞれ異なる。
本第５の実施形態に係る画素からの出力信号およびダイナミックレンジは、図４に示す様に、第１の実施形態と同様である。
【００７０】
本第５の実施形態においては、ＢＰＤ１１１で発生したオーバーフロー電荷を縦型オーバーフロードレイン（ＶＯＤ）により吸収する。
【００７１】
図２１（Ａ）および（Ｂ）は、本第５の実施形態のオーバーフローパスの説明図である。
図２１（Ａ）は本第５の実施形態に係る画素の上面図を、図２１（Ｂ）は図２１（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図２２は、本第５の実施形態のオーバーフローパスの説明図であって、図２１（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【００７２】
図２１および図２２に示すように、第５の実施形態では、Ｐ―ＷｅｌｌおよびＮ基板をオーバーフローパスＯＦＰとして、オーバーフロー電荷ＯＦＣをＮ基板に排出する。
【００７３】
具体的には、ＢＰＤ１１１を囲むＰ−Ｗｅｌｌの中で、ＢＰＤ１１１のＮ＋とＮ基板を隔てる部分が最も低くなるように基板電圧ＶＳＵＢの電位を設定する。
こうすることで、ＢＰＤに蓄積されている電荷が一定を超えると、越えた分の電荷がＶＯＤを通してＮ基板に排出される。
【００７４】
一方、ＢＰＤが飽和しない条件で使用する場合には、オーバーフローパスからオーバーフロー電荷を排出する必要がない。
そのような場合には、Ｎ基板への印加電圧を低くしてＢＰＤとＮ基板の間のＰ−Ｗｅｌｌのポテンシャルが高くなる様にＶＳＵＢの電位を設定する。そうすることで、ＢＰＤの飽和電子数を大きくすることができる。
【００７５】
以上のように、第５の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次の効果を得ることができる。
第５の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、ＢＰＤが飽和している場合としていない場合で、ＢＰＤのＮ＋とＮ基板を隔てるＰ−Ｗｅｌｌのポテンシャルを変えることで、ＢＰＤが飽和していない場合にはＢＰＤの飽和電子数を向上することができる。
【００７６】
＜６．第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
本第６の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態と同様、図１の構成をとることができる。
本第６の実施形態に係る画素回路の構成は、第１の実施形態と同様、図２の構成をとることができる。
【００７７】
図２３は、本第６の実施形態に係る画素回路の配置例を示す図である。
図２３の例では、各画素ではＢＰＤ１１１ａ〜１１１ｄが２ｘ２の正方に配置されている。そして、ＢＰＤ１１１ａ〜１１１ｄの中央にＦＤが配置されている。読み出し回路１３０は、列毎に設けられたＡＤコンバータ（ＡＤＣ）を備える。
ＢＰＤ１１１ａ〜ＢＰＤ１１１ｄの感度ａ〜ｄはそれぞれ異なる。ＢＰＤ１１１ａ〜１１１ｄの感度を変える方法としては、ＮＤフィルタを設けて入射光量を変える方法や露光時間を変える方法がある。
これらＢＰＤａ〜ＢＰＤｄで検出された信号は各列のＡＤＣで加算して出力される。各ＢＰＤにはオーバーフロー電荷を排出するオーバーフロードレイン（ＨＯＤ）が接続されている。ＨＯＤは隣接するＢＰＤ間で共有している。
【００７８】
本第６の実施形態においては、ＢＰＤで発生したオーバーフロー電荷を、横型オーバーフロードレイン（ＨＯＤ）をオーバーフローパスとして排出する。
【００７９】
図２４（Ａ）および（Ｂ）は、本第６の実施形態のオーバーフローパスの説明図である。
図２４（Ａ）は本第６の実施形態に係る画素の上面図を、図２４（Ｂ）は図２４（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図２５は、本第６の実施形態のオーバーフローパスの説明図であって、図２４（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【００８０】
第６の実施形態に係る画素において、オーバーフロー電荷を排出する方法について図２５に関連付けて説明する。
【００８１】
ＢＰＤ１１１を囲むＰ−Ｗｅｌｌの中で、ＢＰＤのＮ＋とＨＯＤのＮ＋を隔てる部分のポテンシャルが最も低くなっている。
こうすることで、ＢＰＤ１１に蓄積されている電荷が一定を超えると、越えた分の電荷がＨＯＤを通してＮ基板に排出される。
【００８２】
以上のように、本第６の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次の効果を得ることができる。
すなわち、本第６の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を、横型オーバーフロードレイン（ＨＯＤ）を通して電源に排出することで、正しい出力値を得ることができる。
【００８３】
＜７．第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
本第７の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態と同様、図１の構成をとることができる。
【００８４】
図２６は、本第７の実施形態に係るＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【００８５】
本第７の実施形態に係る画素回路１１０Ｂは、第１の実施形態の画素回路１１０Ａの構成に加えて、ＢＰＤで発生したオーバーフロー電荷を処理するためのオーバーフロートランジスタ１１６ａ〜１１６ｄ（ＯＦＧａ〜ＯＦＧｄ）を有する。
ＢＰＤ１１１ａ〜１１１ｄは、それぞれオーバーフロートランジスタ１１６ａ〜１１６ｄ（ＯＦＧａ〜ＯＦＧｄ）を介して電源ラインＬＶＤＤに接続されている
。オーバーフロートランジスタ１１６ａ〜１１６ｄ（ＯＦＧａ〜ＯＦＧｄ）のゲートには所定の電位Ｖｒｅｆが印加されている。
【００８６】
図２７は、本第７の実施形態に係る画素回路の配置例を示す図である。
【００８７】
図２７の例では、各画素ではＢＰＤ１１１ａ〜１１１ｄが２ｘ２の正方に配置されている。そして、ＢＰＤ１１１ａ〜１１１ｄの中央にＦＤが配置されている。読み出し回路１３０は、列毎に設けられたＡＤコンバータ（ＡＤＣ）を備える。
ＢＰＤ１１１ａ〜ＢＰＤ１１１ｄの感度ａ〜ｄはそれぞれ異なる。ＢＰＤ１１１ａ〜１１１ｄの感度を変える方法としては、ＮＤフィルタを設けて入射光量を変える方法や露光時間を変える方法がある。これらＢＰＤ１１１ａ〜ＢＰＤ１１１ｄで検出された信号は各列のＡＤＣで加算して出力される。
オーバーフロートランジスタ１１６ａ〜１１６ｄ（ＯＦＧａ〜ＯＦＧｄ）は各ＢＰＤ１１１ａ〜１１１ｄに対応して設けられていて、隣接するＢＰＤとオーバーフロー電荷を排出するオーバーフロードレイン（ＨＯＤ）を共有している。
本第７の実施形態においては、ＢＰＤで発生したオーバーフロー電荷を横型オーバーフロードレイン（ＨＯＤ）により吸収する。
【００８８】
図２８（Ａ）および（Ｂ）は、本第７の実施形態のオーバーフローパスの説明図である。
図２８（Ａ）は本第７の実施形態に係る画素の上面図を、図２８（Ｂ）は図２８（Ａ）に示したＸ−Ｘ’の位置におけるＢＰＤ１１１、転送トランジスタ（ＴＧ）１１２、ＦＤの断面図をそれぞれ示している。
また、図２９は、本第７の実施形態のオーバーフローパスの説明図であって、図２８（Ａ）に示したＸ−Ｘ’線の位置における電子のポテンシャルを示す図である。
【００８９】
図２８および図２９に示すように、第７の実施形態では、オーバーフローゲート（ＯＦＧ）および横型オーバーフロードレイン（ＨＯＤ）をオーバーフローパスＯＦＰとして、オーバーフロー電荷ＯＦＣを排出する。
【００９０】
第７の実施形態に係る画素において、オーバーフロー電荷を排出する方法について図２９に関連付けて説明する。
【００９１】
感度の高いＢＰＤが飽和する場合、オーバーフローゲート（ＯＦＧ）のゲート電極に印加されるＶｒｅｆの電位は、次のように設定される。
すなわち、電位Ｖｒｅｆは、オーバーフロートランジスタ１１６（ＯＦＧ）のチャネルのポテンシャルが転送トランジスタ（ＴＧ）１１２のチャネルやＰ−Ｗｅｌｌ（不図示）よりも低くなるように設定されている。
こうすることで、ＢＰＤに一定以上の電位が蓄積されると、余剰なオーバーフロー電荷はオーバーフロートランジスタ１１６（ＯＦＧ）を通して、オーバーフロードレイン（ＨＯＤ）に排出される。
一方、いずれのＢＰＤも飽和しない条件では、オーバーフロートランジスタ１１６（ＯＦＧ）ゲートのチャネルのポテンシャルが高くなるように転送制御線ＬＴＲＧの電位を設定しても良い。
そうすることで、ＢＰＤの飽和電子数を大きくすることができる。
【００９２】
以上のように、本第７の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、次に効果を得ることができる。
第７の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を横型オーバーフロードレイン（ＨＯＤ）を通して電源に排出することで、正しい出力値を得ることができる。
また、ＢＰＤが飽和している場合としていない場合で、ＢＰＤのオーバーフローゲートのチャネルのポテンシャルを変えることで、ＢＰＤが飽和していない場合にはＢＰＤの飽和電子数を向上することができる。
【００９３】
以上説明したように、本発明の第１〜第７の実施形態によれば、感度の異なる複数のＢＰＤからの出力を加算してダイナミックレンジを拡大するＣＭＯＳイメージセンサにおいて、以下の効果を得ることができる。
【００９４】
本第１および第２の実施形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、オーバーフローパスとして転送トランジスタおよびフローティングディフュージョンＦＤを用いることで、面積の増大なしに適切にオーバーフロー電荷を処理できる。
さらに、オーバーフローパスをトランジスタ界面から離すことで表面準位に依るノイズの混入を防ぐことができる。
また、感度の高いＢＰＤから順に信号を読み出すことで、フローティングディフュージョンＦＤでのオーバーフロー電荷の混入を防止し、正しい出力値を得ることができる。
【００９５】
本第３の実施形態の形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、オーバーフローパスとして転送トランジスタおよびフローティングディフュージョンＦＤを用いることで、ＢＰＤの縮小や画素数の減少、チップ面積の増大なしに適切にオーバーフロー電荷を処理できる。
さらに、感度の低いＢＰＤに接続された転送トランジスタのゲートには低電圧を印加することで、トランジスタ界面の表面準位からのノイズがＢＰＤへの混入を防止し、正しい出力値を得ることができる。
さらに、感度の高いＢＰＤに表面準位からノイズが混入しても、感度の低いＢＰＤから読み出した出力値を用いて補正することで正しい出力を得ることができる。
【００９６】
また、本第４の実施形態の画素回路の配置、および駆動方法によれば、第３の実施形態の効果に加えて、トランジスタ界面で発生した電荷の感度の高いＢＰＤへの混入を低減せしめ、正しい出力値を得ることができる。
【００９７】
本第５の実施形態の形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を電源に排出することで、正しい出力値を得ることができる。
また、ＢＰＤが飽和している場合としていない場合で、ＢＰＤのＮ＋とＮ基板を隔てるＰ−Ｗｅｌｌのポテンシャルを変えることで、ＢＰＤが飽和していない場合にはＢＰＤの飽和電子数を向上することができる。
【００９８】
本第６の実施形態の形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を、横型オーバーフロードレイン（ＨＯＤ）を通して電源に排出することで、正しい出力値を得ることができる。
【００９９】
本第７の実施形態の形態によれば、高感度のＢＰＤが飽和する条件でもＢＰＤからのオーバーフロー電荷を横型オーバーフロードレイン（ＨＯＤ）を通して電源に排出することで、正しい出力値を得ることができる。
また、ＢＰＤが飽和している場合としていない場合で、ＢＰＤのオーバーフローゲートのチャネルのポテンシャルを変えることで、ＢＰＤが飽和していない場合にはＢＰＤの飽和電子数を向上することができる。
【０１００】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【０１０１】
＜８．第８の実施形態＞
図３０は、本第８の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０１０２】
この固体撮像素子３００は、図３０に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog Converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０を有する。
【０１０３】
画素アレイ部３１０は、フォトダイオードと画素内アンプとを含む、たとえば図２に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【０１０４】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【０１０５】
ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【０１０６】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１０７】
＜９．第９の実施形態＞
図３１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１０８】
本カメラシステム４００は、図３１に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０を有する。
さらに、カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１０９】
水平転送走査回路３３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１１０】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１１１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【０１１２】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・行選択回路（画素駆動部）、１３０・・・カラム読み出し回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・駆動回路、４３０・・・レンズ、４４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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