【手続補正書】
【提出日】平成16年8月25日(2004.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に第１方向に延在する複数の第１配線を有する第１配線チャネルと、
前記半導体基板上に前記第１方向と交差する第２方向に延在する複数の第２配線を有する第２配線チャネルと、
内部電源電圧を形成するための電源供給回路と、
前記内部電源電圧を安定させるために前記電源供給回路に接続される複数のキャパシタとを具備し、
前記第１配線チャネルと前記第２配線チャネルは、異なる配線層に形成され、
前記複数のキャパシタの全容量値の半分以上は、前記第１配線チャネルと前記第２配線チャネルの交差領域に設けられることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記電源供給回路は、前記内部電源電圧を供給するために外部電源電圧を降圧する降圧回路であることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板上に形成される第１配線層と、
前記半導体基板上に形成され、前記第１配線層に重なる第２配線層と、
前記半導体基板上に形成され、前記第２配線層に重なる第３配線層と、
前記第２配線層に配置され、第１方向に延在する複数の第１配線を有する第１配線領域と、
前記第３配線層に配置され、前記第１方向と交差する第２方向に延在する複数の第２配線を有する第２配線領域と、
内部電源電圧を供給するために設けられる電源供給回路と、
前記内部電源電圧を安定させるために前記電源供給回路の出力ノードに接続される複数のキャパシタとを具備し、
前記複数のキャパシタの全容量値の半分以上は、前記第１配線領域と前記第２配線領域が交差する領域に形成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記複数のキャパシタの夫々の一つの電極は、前記半導体基板に形成された拡散層であることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記複数のキャパシタの夫々の他の一つの電極は、前記半導体基板に形成された前記拡散層を有するＭＯＳＦＥＴのゲート電極であることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
前記第１配線層に形成される配線の抵抗値は、前記第２配線の抵抗値より大きいことを特徴とする半導体集積回路装置。
【請求項７】
第１方向に延長される複数の第１の配線チャンネルを含む第１の金属配線層と、
前記第１方向とは直交する第２方向に延長される複数の第２の配線チャンネルを含む第２の金属配線層と、
外部端子から供給された電源電圧を受け、前記電源電圧とは異なる第１内部電圧を形成し、前記第１電圧を出力ノードから出力する内部電源回路と、を具備し、
前記内部電源回路は、前記出力ノードに安定化容量が接続され、前記安定化容量の容量値の半分以上を前記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタが占めるようにしてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記第１内部電圧は、降圧した電圧であり、かかる降圧電圧は、前記第２の配線チャンネルに沿って形成される内部回路の動作電圧として用いられるものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
前記半導体基板の第１方向の中央部において第２方向に複数のボンディングパッドが並べて配置され、かかるボンディングパッドに沿って前記第２の配線チャンネルが形成され、
前記第２の配線チャンネルに沿ってアドレス入力回路、データ入出力回路を含む周辺回路が設けられ、
前記半導体チップの第２方向の中央部において第１方向に前記第１の配線チャンネルが形成され、
前記第１の配線チャンネルに沿って不良救済のための冗長回路が形成され、
前記第１と第２の配線チャンネルにより分割された４つのエリアにメモリアレイが構成されてなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記降圧電圧を形成する内部電源回路は、
第１導電型の差動ＭＯＳＦＥＴと、前記差動ＭＯＳＦＥＴの共通化されたソースに設けられて定常的に動作電流を供給する第１の電流源と、前記差動ＭＯＳＦＥＴのドレインに設けられてアクティブ負荷回路を構成する電流ミラー形態にされた第２導電型のＭＯＳＦＥＴからなる第１差動回路と、
前記第１差動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、前記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、
前記第１差動回路の一方の入力に前記第１内部電圧に対応された基準電圧を供給し、前記出力ＭＯＳＦＥＴのドレインから前記第１内部電圧にされた出力電圧を得るように前記第１差動回路の他方の入力に前記負荷回路で形成した負帰還電圧を供給する第１回路と、
第１導電型の差動ＭＯＳＦＥＴと、前記差動ＭＯＳＦＥＴの共通化されたソースに設けられて内部回路の動作時に動作電流を流すようにされた第２の電流源と、前記差動ＭＯＳＦＥＴのそれぞれのドレインに設けられたダイオード形態の第２導電型の第１、第２ＭＯＳＦＥＴとからなる第２差動回路と、
前記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第４ＭＯＳＦＥＴと、前記第３と第４ＭＯＳＦＥＴのドレインに設けられて、アクティブ負荷回路を構成する電流ミラー形態にされた第１導電型のＭＯＳＦＥＴからなる出力駆動回路と、
前記出力駆動回路の出力信号がゲートに供給された第２導電型の出力ＭＯＳＦＥＴと、前記出力ＭＯＳＦＥＴのドレインに設けられ、負荷回路を構成する抵抗素子とを備え、
前記第２差動回路の一方の入力に前記第１内部電圧に対応された基準電圧を供給し、前記出力ＭＯＳＦＥＴのドレインから前記第１内部電圧にされた出力電圧を得るように前記第２差動回路の他方の入力に前記負荷回路で形成した負帰還電圧を供給する第２回路とからなることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
前記第１回路は、内部回路のスタンバイ時の電流に対応した電流を供給するよう設定され、かつ、前記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに隣接して設けられ、
前記第２回路は、前記内部回路が動作を行う時の電流に対応した電流を供給するよう設定され、かつ、前記周辺回路に対応して複数個が設けられるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第２回路には、前記周辺回路の隙間に形成された前記第２層目と第３層目の金属配線層が交差する半導体領域上に形成されたキャパシタに比べて小さな容量値にされたキャパシタが接続されるものであることを特徴とする半導体集積回路装置。
【請求項１３】
四角形の領域内に形成された半導体集積回路装置であって、前記半導体集積回路装置の第１辺を横切る線に沿って延びる第１領域と、前記第１辺の隣辺である第２辺を横切る線に沿って延びる第２領域を備え、
前記半導体集積回路装置はメモリアレイと周辺回路を含み、
前記第１領域と第２領域は、前記周辺回路を形成するために設けられ、
前記周辺回路は外部電源電圧を受けて内部電源電圧を出力する電源回路を有し、
前記電源回路の出力部に安定化容量が接続され、
前記安定化容量の容量値の半分以上を形成する容量が前記第１領域と第２領域とが交差する領域に設けられることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記電源回路は前記外部電源電圧を降圧して前記内部電源電圧を出力する降圧回路であることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
前記メモリアレイはセンスアンプを含み、
前記周辺回路はメインアンプを含み、
前記内部電源電圧は前記メインアンプの電源電圧とされることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記メモリアレイはダイナミック型メモリセルを含むことを特徴とする半導体集積回路装置。
【請求項１７】
半導体基板の第１方向に延びる長辺を有する四角形の第１領域と、
前記第１方向と交差する第２方向に延びる長辺を有し、前記第１領域と交差する四角形の第２領域と、
前記第１領域と前記第２領域で区切られる第３、第４、第５及び第６領域と有する半導体集積回路装置であって、
前記第１領域の長辺は、前記第２領域の長辺より短く、
前記第３、第４、第５及び第６領域は、複数のメモリセルを有し、
前記第２領域は、外部電源電圧を受け、内部電源電圧を形成する第１内部電源回路と、前記内部電源回路の出力ノードに接続される第１キャパシタとを含み、
前記第１領域と前記第２領域とが交差する領域は、前記内部電源回路の出力ノードに接続される第２キャパシタを含み、
前記第２キャパシタの容量値は、前記第１キャパシタの容量値より大きいことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
前記第２領域は、前記内部電源電圧を形成する第２内部電源回路を更に有し、
前記第２内部電源回路から前記第２キャパシタまでの距離は、前記第１内部電源回路から前記第２キャパシタまでの距離より短く、
前記１内部電源回路の出力電流は、前記第２内部電源回路の出力電流より大きいことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記第１領域は、前記複数のメモリセルに欠陥がある場合に、他のメモリセルと置き換えるための冗長回路を含むことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記第１領域は、前記第１方向に延在する複数の第１配線が設けられる第１配線層を有し、
前記第２領域は、前記第２方向に延在する複数の第２配線が設けられる第２配線層を有し、
前記複数の第１配線は、前記冗長回路に用いる信号を伝達し、
前記複数の第２配線は、前記第２領域に設けられる複数の回路に用いる信号を伝達することを特徴とする半導体集積回路装置。
【請求項２１】
半導体基板のほぼ中央部に設けられた第１キャパシタと、第１キャパシタより容量値の小さい第２キャパシタが電圧供給回路の出力端子に接続されていることを特徴とする半導体集積回路装置。