【手続補正書】
【提出日】平成16年10月14日(2004.10.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて前記第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに前記接地電位よりも低い負電位を与えるとともに、前記ワード線に前記電源電位を与えるステップを実行する、半導体記憶装置。
【請求項２】
前記第１および第２のＰチャネルＭＯＳトランジスタの各々のしきい値電圧の絶対値は、前記昇圧電位と前記電源電位の差の電圧に略等しくなるように設定されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて前記第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに前記電源電位よりも高い昇圧電位を与えるとともに、前記ワード線に前記接地電位を与えるステップを実行する、半導体記憶装置。
【請求項６】
前記第１および第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、前記接地電位と前記負電位の差の電圧に略等しくなるように設定されている、請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。
【請求項９】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記電源電位を与えるステップ、
前記ワード線に前記電源電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を接地電位にするステップを実行する、半導体記憶装置。
【請求項１０】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。
【請求項１１】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。
【請求項１２】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記接地電位を与えるステップ、
前記ワード線に前記接地電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。
【請求項１３】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。
【請求項１５】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、それぞれ前記ＮチャネルＭＯＳトランジスタのゲートおよび前記ＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースおよび前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記２つのメモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のワード線にそれぞれ電源電位および接地電位を与えて前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタを導通させるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップと、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位よりも低い負電位を与えるとともに、ワード線に電源電位を与えるステップとを実行する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、この発明に係る他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップと、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位よりも高い昇圧電位を与えるとともに、ワード線に接地電位を与えるステップとを実行する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に電源電位を与えるステップと、ワード線に電源電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、それぞれＮチャネルＭＯＳトランジスタのゲートおよびＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースおよびＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、２つのメモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のワード線にそれぞれ電源電位および接地電位を与えてＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、半導体記憶装置はＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成され、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルが設けられ、ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含み、キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、ロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは同一配線層で形成されている。したがって、ストレージノードやキャパシタの電極用の配線層を別途設ける必要がなく、半導体記憶装置およびロジック回路を含むシステムＬＳＩをＣＭＯＳロジックプロセスのみで作製できるので、チップコストの低価格化を図ることができる。また、ＭＯＳトランジスタのゲート絶縁膜とキャパシタの絶縁膜とを同じ膜厚にするので、ＭＯＳトランジスタとキャパシタの間の距離を短くすることができ、チップサイズの縮小化を図ることができる。また、ダイナミック型メモリセルを採用したので、スタティック型メモリセルを採用した場合に比べ、メモリ容量を大きくすることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
また、メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、そのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップと、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位よりも低い負電位を与えるとともに、ワード線に電源電位を与えるステップとを実行する。これにより、メモリセルのＮチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
また、この発明に係る他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップと、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位よりも高い昇圧電位を与えるとともに、ワード線に接地電位を与えるステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、それぞれＮチャネルＭＯＳトランジスタのゲートおよびＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースおよびＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、２つのメモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のワード線にそれぞれ電源電位および接地電位を与えてＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。