【手続補正書】
【提出日】平成17年9月7日(2005.9.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】 半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、
前記メモリセル領域に形成されたメモリセルトランジスタと、
前記メモリセルトランジスタの一方の拡散層に接続された第１の導電層よりなるシリンダー状の蓄積電極と；前記蓄積電極の内側面及び外側面を覆う誘電体膜と；前記誘電体膜上に形成された対向電極とを有するキャパシタと、
前記第１の導電層と同一の導電層よりなるシリンダー状の第１の導電体と；第２の導電層よりなり前記第１の導電体のシリンダー中央部に埋め込まれた第２の導電体とを有し；前記周辺回路領域に接続されたプラグと
を有することを特徴とする半導体装置。
【請求項２】 請求項１記載の半導体装置において、
前記メモリセル領域の周りに、前記メモリセル領域を囲う環状の構造体を更に有する
ことを特徴とする半導体装置。
【請求項３】 請求項２記載の半導体装置において、
前記環状の構造体は、前記第１の導電層と同一の導電層よりなるシリンダー状の第３の導電体と、前記第２の導電層よりなり前記第３の導電体のシリンダー中央部に埋め込まれた第４の導電体とにより構成されている
ことを特徴とする半導体装置。
【請求項４】 請求項１乃至３のいずれか１項に記載の半導体装置において、
複数の前記蓄積電極を備え、前記対向電極は、前記複数の蓄積電極間に埋め込んで形成されている
ことを特徴とする半導体装置。
【請求項５】 下地基板上に絶縁膜を形成する工程と、
前記絶縁膜に、前記下地基板の第１の領域に達する第１の開口と、前記下地基板の第２の領域に達する第２の開口とを形成する工程と、
前記絶縁膜が形成された前記下地基板上に、前記絶縁膜とエッチング特性が異なる第１の導電層と、前記第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、
前記絶縁膜上の前記第１の導電層及び前記第２の導電層を選択的に除去し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程と、
前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記下地基板の第１の領域に接続され、前記第１の導電層よりなるシリンダー状の蓄積電極と、前記下地基板の第２の領域に接続され、前記第１の導電層及び前記第２の導電層よりなるプラグとを形成する工程と、
前記蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】 請求項５記載の半導体装置の製造方法において、
前記第１の開口及び前記第２の開口を形成する工程では、前記第１の領域を囲う環状の第３の開口を更に形成し、
前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程では、前記第３の開口内に前記第１の導電層及び前記第２の導電層を更に残存させ、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第３の開口内に形成された前記第１の導電層をストッパとして前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する
ことを特徴とする半導体装置の製造方法。
【請求項７】 請求項５又は６記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第１の領域の前記絶縁膜及び前記第２の導電層を同時に除去する
ことを特徴とする半導体装置の製造方法。
【請求項８】 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記蓄積電極を複数形成し、前記対向電極形成工程では、隣接する前記複数の蓄積電極間の領域に埋め込まれるように前記対向電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】 請求項５乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第２の領域を覆い前記第１の領域を露出するマスク膜をマスクとして前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、
前記対向電極を形成する工程では、前記対向電極となる第３の導電層を堆積し、前記マスク膜が露出するまで前記第３の導電層を研磨することにより、前記マスク膜に自己整合で前記対向電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】 請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、等方的にエッチングが進行するウェットエッチングにより前記絶縁膜及び／又は前記第２の導電層を除去する
ことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、上記の半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第１の領域の前記絶縁膜及び前記第２の導電層を同時に除去するようにしてもよい。
また、上記の半導体装置の製造方法において、前記蓄積電極を複数形成し、前記対向電極形成工程では、隣接する前記複数の蓄積電極間の領域に埋め込まれるように前記対向電極を形成するようにしてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は本実施形態による半導体装置の構造を示す平面図及び断面図、図２乃至図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
次に、本実施形態による半導体装置の利点を半導体装置の製造工程に沿って詳細に説明する。なお、図２及び図３はビット線コンタクト部における工程断面図を、図４乃至図９は蓄積電極コンタクト部における工程断面図を示している。
まず、半導体基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルを形成するメモリセル領域を、素子領域１６は周辺回路を形成する周辺回路領域を示すものとする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
次いで、例えばＣＭＰ法或いはエッチバック法により、層間絶縁膜５０上の導電膜５８、６０を選択的に除去し、開口５２、５４、５６内にのみ導電膜５８、６０を残存させる。こうして、開口５２内に埋め込まれ、導電膜５８、６０よりなり、プラグ３６に接続された柱状導電体６２と、開口５４内に埋め込まれ、導電膜５８、６０よりなり、プラグ４０に接続されたプラグ６４と、開口５６に埋め込まれ、導電膜５８、６０よりなる環状ダミー電極６６とを形成する（図６（ｂ））。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
次いで、環状ダミー電極６６で囲われたセルアレイ領域内の層間絶縁膜５０及び導電膜６０を選択的に除去する。例えば、セルアレイ領域以外の領域を覆うマスク６８を形成し（図７（ａ）及び（ｂ））、等方的なウェットエッチングにより層間絶縁膜５０、導電膜６０を選択的に除去する。マスク６８としては、例えばレジストマスクや、レジストマスクによって転写されたレジスト以外の材料からなるマスクを適用することができる。このようにしてこれらの膜をエッチングすることにより、セルアレイ領域内には、導電膜５８よりなり、プラグ３６を介してソース／ドレイン拡散層２０に接続されたシリンダー状の蓄積電極７０が形成される（図８（ａ）及び（ｂ））。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
次いで、誘電体膜７２により覆われた蓄積電極７０上に対向電極７４を形成する。例えばＣＶＤ法により膜厚約１００ｎｍのＲｕ膜を堆積し、誘電体膜７２で覆われた蓄積電極７０の間隙、及び、導電膜６０が形成されていた蓄積電極７０の中側の領域にＲｕ膜を埋め込み、次いで、Ｒｕ膜をパターニングし、Ｒｕ膜よりなる対向電極７４を形成する。蓄積電極７０の間隙及び蓄積電極７０の中側の領域はレイアウト上極めて狭く、また、この間隙を埋めるには間隙の約半分の膜厚のＲｕ膜で十分であるので、対向電極７４によって形成される表面段差は僅かである（図９（ａ））。なお、対向電極７４を構成する材料としては、Ｒｕ膜のほか、ＴａＯＮ膜やＰｔ膜などの電極材料を適用することもできる。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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