【手続補正書】
【提出日】平成17年2月21日(2005.2.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのしきい値電圧に応じた制御電位を出力するしきい値補償回路と、
第１の入力電位と第２の入力電位との電位差を増幅する差動増幅回路とを備え、
前記差動増幅回路は、前記制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタを含む、半導体装置。
【請求項２】
負荷回路と、
外部から与えられる第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第２のＭＯＳトランジスタとをさらに備え、
前記第１の入力電位は、基準電位であり、
前記第２の入力電位は、前記第２の電源電位に応じた内部電位である、請求項１に記載の半導体装置。
【請求項３】
前記負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを含む、請求項２に記載の半導体装置。
【請求項４】
前記しきい値補償回路は、
第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタと直列に接続される第１のダイオード回路と、
前記第３のＭＯＳトランジスタとカレントミラーを形成する第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタと直列に接続される第２のダイオード回路とを含む、請求項２に記載の半導体装置。
【請求項５】
前記第１のダイオード回路は、
第１のダイオード素子を含み、
前記第２のダイオード回路は、
互いに並列接続される複数の第２のダイオード素子を含む、請求項４に記載の半導体装置。
【請求項６】
前記第１のダイオード回路は、
第１のダイオード素子を含み、
前記第２のダイオード回路は、
同一のバイアス電位が印加された場合に前記第１のダイオード素子に流れる電流の所定係数倍の電流が流れるようにｐｎ接合面積が前記第１のダイオード素子とは異なる第２のダイオード素子を含む、請求項４に記載の半導体装置。
【請求項７】
前記第１、第３、第４のＭＯＳトランジスタは、同じ導電型である、請求項４に記載の半導体装置。
【請求項８】
前記しきい値補償回路は、
前記第１のＭＯＳトランジスタと同じしきい値電圧を有するように、前記第１のＭＯＳトランジスタと実質的に同じトランジスタサイズを有し前記第１のＭＯＳトランジスタと近接配置され、前記第１のＭＯＳトランジスタと導電型が等しい複数の第３のＭＯＳトランジスタと、
前記複数の第３のＭＯＳトランジスタのドレインを所定の電位に充電するプリチャージ回路と、
前記複数の第３のＭＯＳトランジスタのドレインが前記所定の電位にプリチャージされた後に、前記複数の第３のＭＯＳトランジスタのゲートにそれぞれ異なる複数の電位を与える電位発生回路と、
前記複数の第３のＭＯＳトランジスタのドレインの電位を観測し、観測結果に応じて前記制御電位を決定する論理回路とを含む、請求項２に記載の半導体装置。
【請求項９】
前記しきい値補償回路は、
前記第１の電源電位から複数のバイアス基準電位を出力する電位発生部と、
前記論理回路の出力に応じて前記複数のバイアス基準電位のうちから前記制御電位を選択する選択部とをさらに含む、請求項８に記載の半導体装置。
【請求項１０】
前記しきい値補償回路は、
前記第１のＭＯＳトランジスタと同じしきい値電圧を有するように、前記第１のＭＯＳトランジスタと実質的に同じトランジスタサイズを有し前記第１のＭＯＳトランジスタと近接配置され、前記第１のＭＯＳトランジスタと導電型が等しい第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのドレインを所定の電位に充電するプリチャージ回路と、
前記第３のＭＯＳトランジスタのドレインが前記所定の電位にプリチャージされた後に、前記第３のＭＯＳトランジスタのゲートに逐次複数の異なる電位を与える電位発生回路と、
前記第３のＭＯＳトランジスタのドレイン電位を観測し、観測結果に応じて前記制御電位を決定する論理回路とを含む、請求項２に記載の半導体装置。
【請求項１１】
前記しきい値補償回路は、
前記第１の電源電位から複数のバイアス基準電位を出力する電位発生部と、
前記論理回路の出力に応じて前記複数のバイアス基準電位のうちから前記制御電位を選択する選択部とをさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
前記第１のＭＯＳトランジスタは第１導電型であり、ソースが接地電位に結合され、
前記差動増幅回路は、
前記第１の電源電位と接地電位との間に前記第１のＭＯＳトランジスタと直列に接続される第２導電型の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタとカレントミラー対をなす前記第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタを介して前記第１の電源電位から電流が供給され、差動増幅のための対をなす第５、第６のＭＯＳトランジスタとをさらに含む、請求項２に記載の半導体装置。
【請求項１３】
前記第１のＭＯＳトランジスタは第１導電型であり、ソースが接地電位に結合され、
前記差動増幅回路は、
前記第１導電型であり、各々のソースおよびバックゲートがともに前記第１のＭＯＳトランジスタのドレインに接続され、差動増幅のための対をなす第３、第４のＭＯＳトランジスタと、
それぞれのドレインが前記第３、第４のＭＯＳトランジスタのドレインに接続されカレントミラー対をなす第２導電型の第５、第６のＭＯＳトランジスタをさらに含む、請求項２に記載の半導体装置。
【請求項１４】
前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項２に記載の半導体装置。
【請求項１５】
第１の入力電位と第２の入力電位との電位差を増幅する差動増幅回路を備え、
前記差動増幅回路は、
制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもしきい値電圧が高く、差動増幅のための対をなす第２、第３のＭＯＳトランジスタとを含む、半導体装置。
【請求項１６】
負荷回路と、
外部から与えられる第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第４のＭＯＳトランジスタとをさらに備え、
前記第１の入力電位は、基準電位であり、
前記第２の入力電位は、前記第２の電源電位に応じた内部電位である、請求項１５に記載の半導体装置。
【請求項１７】
前記負荷回路は、
前記第２の電源電位を動作電源電位とする場合に最適動作するように調整された第１の種類の第５のＭＯＳトランジスタを含み、
前記第２、第３のＭＯＳトランジスタは、前記第１の電源電位を動作電源電位とする場合に最適動作するように調整された第２の種類のＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタは、前記第１の種類のＭＯＳトランジスタである、請求項１６に記載の半導体装置。
【請求項１８】
前記第１〜第３、第５のＭＯＳトランジスタは第１導電型であり、
前記第２、第３のＭＯＳトランジスタのソースはともに前記第１のＭＯＳトランジスタのドレインに接続され、
前記第１のＭＯＳトランジスタのソースは接地電位に結合され、
前記差動増幅回路は、
それぞれのドレインが前記第２、第３のＭＯＳトランジスタのドレインに接続されカレントミラー対をなす第２導電型の第６、第７のＭＯＳトランジスタをさらに含む、請求項１７に記載の半導体装置。
【請求項１９】
前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項１７に記載の半導体装置。
【請求項２０】
前記負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを含む、請求項１７に記載の半導体装置。
【請求項２１】
外部から与えられる第１の電源電位を動作電源電位として受け、第１、第２の基準電位を発生する基準電位発生回路と、
前記第１の基準電位を昇圧して制御電位を出力するレベル変換回路と、
前記第２の基準電位と第１の入力電位との電位差を増幅する差動増幅回路を備え、
前記差動増幅回路は、
前記制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタを含む、半導体装置。
【請求項２２】
負荷回路と、
前記第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第２のＭＯＳトランジスタとをさらに備え、
前記第１の入力電位は、前記第２の電源電位に応じた内部電位である、請求項２１に記載の半導体装置。
【請求項２３】
前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項２２に記載の半導体装置。
【請求項２４】
前記負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを含む、請求項２２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【数１】
2003249569.tif 000001
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【数３】
2003249569.tif 000002
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
降圧部３６のノードＷ１９からは電源電位ＩＮＴＶＤＤが出力される。この電源電位ＩＮＴＶＤＤは外部から与えられる電源電位ＥＸＴＶＤＤよりも低い電源電位であり負荷回路２６に与えられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
しきい値補償回路３２は、電源電位ＥＸＴＶＤＤにソースおよびバックゲートが結合されノードＷ１にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ１１と、ノードＷ１と接地ノードとの間に直列に接続される抵抗Ｒ８およびＮチャネルＭＯＳトランジスタＮ９とを含む。ＮチャネルＭＯＳトランジスタＮ９のゲートには起動信号ＳＵＰが与えられる。しきい値補償回路３２は、さらに、電源電位ＥＸＴＶＤＤにバックゲートとソースとが結合されノードＷ１にゲートが接続されノードＷ２にソースが接続されるＰチャネルＭＯＳトランジスタＰ１２と、ノードＷ２にソースとバックゲートとが接続されノードＷ３にゲートとドレインとが接続されるＰチャネルＭＯＳトランジスタＰ９と、ノードＷ３にドレインが接続されノードＷ４にゲートが接続されノードＷ６にバックゲートおよびソースが接続されるＮチャネルＭＯＳトランジスタＮ７と、ノードＷ６にエミッタが接続され接地ノードにベースおよびコレクタが接続されるｐｎｐトランジスタＱｎ＋１とを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
【数９】
2003249569.tif 000003
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
基準電位発生回路３２Ｃは、ノードＷ４２とノードＷ４３との電位を比較してノードＷ４０の電位を制御する差動増幅回路５４と、電源電位ＥＸＴＶＤＤが与えられるノードとノードＷ４１との間に接続され、ゲートがＷ４０に接続されるＰチャネルＭＯＳトランジスタＰ２６と、ノードＷ４１とノードＷ４２との間に接続される抵抗Ｒ１０Ａと、ノードＷ４２にエミッタが接続され接地ノードにベースとコレクタとが接続されるｐｎｐトランジスタＱｊとを含む。ＰチャネルＭＯＳトランジスタＰ２６のバックゲートは電源電位ＥＸＴＶＤＤに結合される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
基準電位発生回路３２Ｃは、さらに、ノードＷ４１とノードＷ４３との間に接続されるＲ１０と、ノードＷ４３とノードＷ４４との間に接続される抵抗Ｒ９と、各々のエミッタがノードＷ４４に接続され、各々のベースとコレクタが接地ノードに接続されているｓ個のｐｎｐトランジスタＱｊ＋１〜Ｑｊ+ｓとを含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
基準電位発生回路３２Ｃは、さらに、ノードＷ４５とノードＷ４８との間に接続されゲートに選択信号ＶＢＣ０を受けるＮチャネルＭＯＳトランジスタＮ２２と、ノードＷ４６とノードＷ４８との間に接続されゲートに選択信号ＶＢＣ１を受けるＮチャネルＭＯＳトランジスタＮ２３と、ノードＷ４７とノードＷ４８との間に接続され選択信号ＶＢＣ２をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４と、接地ノードとノードＷ４８との間に接続されゲートに誤動作信号ＦＡＩＬを受けるＮチャネルＭＯＳトランジスタＮ２５とを含む。ノードＷ４８からは選択されたバイアス電位ＶＢＩＡＳが出力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
基準電位発生回路３２Ｃは、図２の基準電位発生回路３４と同様に、電源電圧、プロセスばらつき、温度による変動がなるべくノードＷ４５〜Ｗ４７の電位に影響がないように意図して設計されている。出力電圧はトランジスタＮ２２〜Ｎ２４のいずれか１つが導通することにより以下のように決定される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
論理回路７０は、さらに、インバータ１０２，１０４，１０６の出力を受ける３入力のＮＡＮＤ回路１２４と、ＮＡＮＤ回路１２４の出力を受けて反転し信号ＲＯＵを出力するインバータ１２６と、信号ＣＰＲ０，ＣＰＲ１とインバータ１０６の出力とを受ける３入力のＮＡＮＤ回路１２８と、ＮＡＮＤ回路１２８の出力を受けて反転し信号ＲＯＬを出力するインバータ１３０と、インバータ１０４，１０６の出力を受けるＮＡＮＤ回路１３２と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２を受ける３入力のＮＡＮＤ回路１３４と、ＮＡＮＤ回路１３２，１３４の出力を受けるＮＯＲ回路１３６と、ＮＯＲ回路１３６の出力を受けて反転し誤動作信号ＦＡＩＬを出力するインバータ１３８とを含む。