(57)【要約】【課題】シリサイドの異常成長によるリーク電流の増大を低減した半導体装置を実現できるようにする。【解決手段】半導体装置は、ゲート電極２２Ａの側面上に第１サイドウォール２３Ａと第２サイドウォール２４Ａとが形成されている。半導体基板１０におけるゲート電極２２Ａの側方には第１高濃度不純物領域３１Ａが形成されている。第１高濃度不純物領域３１Ａの外側方で且つ第１高濃度不純物領域よりも深い位置には、第２高濃度不純物領域３２Ａが形成されている。第２サイドウォール２３Ａよりも外側で且つ第２高濃度不純物領域３２Ａよりも深い位置には、第１高濃度不純物領域３１Ａ及び第２高濃度不純物領域３２Ａよりも不純物濃度が低い、低濃度不純物領域３３Ａが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の側面上に形成された第１サイドウォールと、
前記第１サイドウォールの側面上に形成された第２サイドウォールと、
前記半導体基板における前記ゲート電極の側方に形成された第１高濃度不純物領域と、
前記半導体基板における前記第１高濃度不純物領域の外側方で且つ前記第１高濃度不純物領域よりも深い位置に形成された、第２高濃度不純物領域と、
前記半導体基板における前記第２サイドウォールよりも外側で且つ前記第２高濃度不純物領域よりも深い位置に形成され、前記第１高濃度不純物領域及び第２高濃度不純物領域よりも不純物濃度が低い、低濃度不純物領域と、
前記第２高濃度不純物領域の上部に形成された、シリサイド層とを備えていることを特徴とする半導体装置。
【請求項２】
前記低濃度不純物領域は、第１の不純物と、第２の不純物とを含み、
前記第１の不純物は、前記第２の不純物の拡散を抑制することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物は、インジウム又はフッ素であり、
前記第２の不純物は、ホウ素であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の上にゲート絶縁膜とゲート電極とを形成する工程（ａ）と、
前記ゲート電極をマスクとして前記半導体基板に不純物注入を行うことにより第１高濃度不純物領域を形成する工程（ｂ）と、
前記ゲート電極の側面上に第１サイドウォールを形成する工程（ｃ）と、
前記ゲート電極及び第１サイドウォールをマスクとして前記半導体基板に不純物注入を行い第２高濃度不純物領域を形成する工程（ｄ）と、
前記第１サイドウォールの側面上に第２サイドウォールを形成する工程（ｅ）と、
前記ゲート電極、第１サイドウォール及び第２サイドウォールをマスクとして前記半導体基板に不純物注入を行うことにより、前記第２高濃度不純物領域よりも深い位置に前記第１高濃度不純物領域及び第２高濃度不純物領域よりも不純物濃度が低い、低濃度不純物領域を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第２高濃度不純物領域の上部にシリサイド層を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、第１の熱処理を行う工程（ｈ）と、
前記工程（ｆ）よりも後で且つ前記工程（ｇ）よりも前に、第２の熱処理を行う工程（ｉ）とをさらに備え、
前記工程（ｉ）における熱処理温度は、前記工程（ｈ）よりも低いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）では、第１の不純物の注入と、第２の不純物の注入とを順次行い、
前記第１の不純物は、前記第２の不純物の拡散を抑制することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１の不純物は、インジウム又はフッ素であり、
前記第２の不純物は、ホウ素であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）では、前記半導体基板の第１の領域にｐ型の前記ゲート電極を形成し、第２の領域にｎ型の前記ゲート電極を形成し、
前記工程（ｂ）では、前記第１の領域にはｐ型の前記第１高濃度不純物領域を形成し、前記第２の領域にはｎ型の前記第１高濃度不純物領域を形成し
前記工程（ｄ）では、前記第１の領域にはｐ型の前記第２高濃度不純物領域を形成し、前記第２の領域にはｎ型の前記第２高濃度不純物領域を形成し、
前記工程（ｆ）では、前記第１の領域にはｐ型の前記低濃度不純物領域を形成し、前記第２の領域にはｎ型の前記低濃度不純物領域を形成することを特徴とする請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド層を有するトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁膜−半導体（ＭＩＳ）型電界効果トランジスタ（ＦＥＴ）の微細化が進められている。このため、例えばゲート長は６０ｎｍ程度にまで短縮され、ゲート絶縁膜は２ｎｍ程度にまで薄膜化されている。
【０００３】
一方、寄生抵抗低減のため、ゲート電極の上部及びソース・ドレイン領域の上部にシリサイド層を形成することが一般的に行われている。ＭＩＳＦＥＴを微細化すると、シリサイド層がソース・ドレイン領域の接合面の下まで食い込み、リーク電流が増大するという問題が生じる。
【０００４】
これを防止するために、以下のような方法が提案されている（例えば、特許文献１を参照。）。まず、ゲート電極の側面上に第１のサイドウォールを形成した後、イオン注入を行いソース・ドレイン領域を形成する。続いて、第１のサイドウォールの側面上に第２のソースドレイン領域を形成した後、シリサイド化を行う。このようにすれば、ソース・ドレイン領域の端部とシリサイド層の端部とを、第２のサイドウォールの膜厚に相当する距離だけ離すことができる。従って、シリサイド層がソース・ドレイン領域の接合面の下まで食い込むことによる、リーク電流の増大を抑えることができる。
【特許文献１】特開２００２−１９８５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の第２のサイドウォールを用いる方法には、以下のような問題がある。従来の方法においては、第２のサイドウォールを形成する際に、ソース・ドレイン領域の表面がエッチングされ、ダメージが生じる。このようなダメージが生じたソース・ドレイン領域をシリサイド化すると、シリサイドの異常成長が生じる。異常成長したシリサイド層は、ソース・ドレイン領域と活性層との界面に形成されたｐｎ接合境界に達し、接合リーク電流の増大を引き起こす。このようなトランジスタを用いてＬＳＩ（Large Scale Integrated Circuit）を製造すると、回路静止時に流れる電流が増大し、消費電力が増大する。
【０００６】
本発明は、前記従来の問題を解決し、シリサイドの異常成長によるリーク電流の増大を低減した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、ソースドレイン領域よりも外側で且つ深い位置に形成された低濃度不純物領域を備えている構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、ゲート電極の側面上に形成された第１サイドウォールと、第１サイドウォールの側面上に形成された第２サイドウォールと、半導体基板におけるゲート電極の側方に形成された第１高濃度不純物領域と、半導体基板における第１高濃度不純物領域の外側方で且つ第１高濃度不純物領域よりも深い位置に形成された、第２高濃度不純物領域と、半導体基板における第２サイドウォールよりも外側で且つ第２高濃度不純物領域よりも深い位置に形成され、第１高濃度不純物領域及び第２高濃度不純物領域よりも不純物濃度が低い、低濃度不純物領域と、第２高濃度不純物領域の上部に形成された、シリサイド層とを備えていることを特徴とする。
【０００９】
本発明の半導体装置は、導体基板における第２サイドウォールよりも外側で且つ第２高濃度不純物領域よりも深い位置に形成され、第１高濃度不純物領域及び第２高濃度不純物領域よりも不純物濃度が低い、低濃度不純物領域を備えている。このため、接合深さを低濃度不純物領域がない場合よりも深くすることができる。従って、第２サイドウォールを形成する際に半導体基板の表面にダメージが生じ、シリサイド層の異常成長が発生したとしても、接合リークの増大はほとんど生じない。また、素子分離領域と活性領域との境界においてはディボットと呼ばれる凹部が生じ、凹部において半導体基板の側面が露出してしまう場合がある。半導体基板の側面が露出した状態においてシリサイド化を行うと、露出部分にシリサイドが回り込み、シリサイド層とｐｎ接合界面との距離が短くなり、接合リーク電流が増大するおそれがある。しかし、ソースドレイン領域よりも深い位置に低濃度不純物領域を形成しているため、シリサイドの回り込みが生じたとしても、リーク電流の増大はほとんど生じない。さらに、低濃度不純物領域がウェルと接するため、接合容量を低減できるという効果も得られる。
【００１０】
本発明の半導体装置において、低濃度不純物領域は、第１の不純物と、第２の不純物とを含み、第１の不純物は、第２の不純物の拡散を抑制する構成としてもよい。この場合において、第１の不純物をインジウム又はフッ素とし、第２の不純物をホウ素としてもよい。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜とゲート電極とを形成する工程（ａ）と、ゲート電極をマスクとして半導体基板に不純物注入を行い第１高濃度不純物領域を形成する工程（ｂ）と、ゲート電極の側面上に第１サイドウォールを形成する工程（ｃ）と、ゲート電極及び第１サイドウォールをマスクとして半導体基板に不純物注入を行うことにより第２高濃度不純物領域を形成する工程（ｄ）と、第１サイドウォールの側面上に第２サイドウォールを形成する工程（ｅ）と、ゲート電極、第１サイドウォール及び第２サイドウォールをマスクとして半導体基板に不純物注入を行うことにより、第２高濃度不純物領域よりも深い位置に第１高濃度不純物領域及び第２高濃度不純物領域よりも不純物濃度が低い、低濃度不純物領域を形成する工程（ｆ）と、工程（ｆ）よりも後に、第２高濃度不純物領域の上部にシリサイド層を形成する工程（ｇ）とを備えていることを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、低濃度不純物領域を形成した後に、シリサイド化を行う。このため、シリサイド層の異常成長が生じたとしても、接合深さが深いため、リーク電流の増大がほとんどない半導体装置が得られる。
【００１３】
本発明の半導体装置の製造方法において、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第１の熱処理を行う工程（ｈ）と、工程（ｆ）よりも後で且つ工程（ｇ）よりも前に、第２の熱処理を行う工程（ｉ）とをさらに備え、工程（ｉ）における熱処理温度は、工程（ｈ）よりも低い構成としてもよい。
【００１４】
本発明の半導体装置の製造方法において、工程（ｆ）では、第１の不純物の注入と、第２の不純物の注入とを順次行い、第１の不純物は、第２の不純物の拡散を抑制する構成としてもよい。この場合において、第１の不純物をインジウム又はフッ素とし、第２の不純物をホウ素としてもよい。
【００１５】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体基板の第１の領域にｐ型のゲート電極を形成し、第２の領域にｎ型のゲート電極を形成し、工程（ｂ）では、第１の領域にはｐ型の第１高濃度不純物領域を形成し、第２の領域にはｎ型の第１高濃度不純物領域を形成し工程（ｄ）では、第１の領域にはｐ型の第２高濃度不純物領域を形成し、第２の領域にはｎ型の第２高濃度不純物領域を形成し、工程（ｆ）では、第１の領域にはｐ型の低濃度不純物領域を形成し、第２の領域にはｎ型の低濃度不純物領域を形成する構成としてもよい。
【発明の効果】
【００１６】
本発明に係る半導体装置及びその製造方法によれば、シリサイドの異常成長によるリーク電流の増大を低減した半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１７】
本発明の一実施形態について図面を参照して説明する。図１は、一実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、Ｐ型の金属−絶縁膜−半導体電界効果トランジスタ（ｐＭＩＳＦＥＴ）とｎＭＩＳＦＥＴとを備えている。
【００１８】
シリコン基板である半導体基板１０における素子分離領域１１により互いに分離された領域に、ｐ型ウェル１５とｎ型ウェル１４とが形成されている。ｐ型ウェル１５には、ホウ素（Ｂ）等のｐ型不純物が１×１０13／ｃｍ2程度注入されている。ｎ型ウェル１４には、リン（Ｐ）等のｎ型不純物が１×１０13／ｃｍ2程度注入されている。素子分離領域１１は、半導体基板１０に形成された溝部に埋め込まれた絶縁膜からなる。
【００１９】
ｎ型ウェル１４の上には、ｐＭＩＳＦＥＴのゲート電極２２Ａが、ゲート絶縁膜２１Ａを介在させて形成されている。ゲート電極２２Ａの両側面上には、第１サイドウォール２３Ａが形成され、第１サイドウォール２３Ａの側面上には第２サイドウォール２４Ａが形成されている。ゲート電極２２Ａは、リン等のｎ型不純物が１×１０15／ｃｍ2程度注入されたポリシリコン電極とすればよい。また、ゲート電極２２Ａの上部にはシリサイド層２５Ａが形成されている。
【００２０】
ｎ型ウェル１４におけるゲート電極２２Ａの両側方にはｐＭＩＳＦＥＴのエクステンション領域であるｐ型の第１高濃度不純物領域３１Ａが形成されている。ｐ型の第１高濃度不純物領域３１Ａの外側方にはｐＭＩＳＦＥＴのソースドレイン領域であるｐ型の第２高濃度不純物領域３２Ａが形成されている。ｐ型の第２高濃度不純物領域３２Ａよりも深い位置には、ｐ型の低濃度不純物領域３３Ａが形成されている。
【００２１】
ｐ型の第１高濃度不純物領域３１Ａは、例えばホウ素が０．５ＫｅＶの注入電圧で１×１０15／ｃｍ2程度注入されている。ｐ型の第２高濃度不純物領域３２Ａは、例えばホウ素が２ＫｅＶの注入電圧で２×１０15／ｃｍ2程度注入されている。ｐ型の低濃度不純物領域３３Ａは、例えばフッ化ホウ素（ＢＦ2）が２０ＫｅＶの注入電圧で１×１０13／ｃｍ2程度注入されている。
【００２２】
ｐ型の第２高濃度不純物領域３２Ａにおける第１サイドウォール２３Ａ及び第２サイドウォール２４Ａに覆われていない部分には、シリサイド層３５Ａが形成されている。
【００２３】
ｐ型ウェル１５の上には、ｎＭＩＳＦＥＴのゲート電極２２Ｂがゲート絶縁膜２１Ｂを介在させて形成されている。ゲート電極２２Ｂの両側面上には、第１サイドウォール２３Ｂが形成され、第１サイドウォール２３Ｂの側面上には第２サイドウォール２４Ｂが形成されている。ゲート電極２２Ｂは、ホウ素等のｐ型不純物が１×１０15／ｃｍ2程度注入されたポリシリコン電極とすればよい。また、ゲート電極２２Ｂの上部にはシリサイド層２５Ｂが形成されている。
【００２４】
ｐ型ウェル１５におけるゲート電極２２Ｂの両側方にはｎＭＩＳＦＥＴのエクステンション領域であるｎ型の第１高濃度不純物領域３１Ｂが形成されている。ｎ型の第１高濃度不純物領域３１Ｂの外側方にはｎＭＩＳＦＥＴのソースドレイン領域であるｎ型の第２高濃度不純物領域３２Ｂが形成されている。ｎ型の第２高濃度不純物領域３２Ｂよりも深い位置には、ｎ型の低濃度不純物領域３３Ｂが形成されている。
【００２５】
ｎ型の第１高濃度不純物領域３１Ｂは、例えば砒素（Ａｓ）が３ＫｅＶの注入電圧で１×１０15／ｃｍ2程度注入されている。ｎ型の第２高濃度不純物領域３２Ｂは、例えば砒素が３０ＫｅＶの注入電圧で２×１０15／ｃｍ2程度注入されている。ｎ型の低濃度不純物領域３３Ｂは、例えばリンが２０ＫｅＶの注入電圧で２×１０13／ｃｍ2程度注入されている。
【００２６】
ｎ型の第２高濃度不純物領域３２Ｂにおける第１サイドウォール２３Ｂ及び第２サイドウォール２４Ｂに覆われていない部分には、シリサイド層３５Ｂが形成されている。
【００２７】
素子分離領域１１の上には、ｎ型ゲートポリシリコン抵抗が形成されている。ｎ型ゲートポリシリコン抵抗は、ｎＭＩＳＦＥＴのゲート電極２２Ｂと同様にして形成されたｐ型不純物を含むポリシリコン膜２２Ｃを有している。ポリシリコン膜２２Ｃの両側面上には、第１サイドウォール２３Ｃが形成されている。ポリシリコン膜２２Ｃ及び第１サイドウォール２３Ｃは、絶縁膜２４Ｃに覆われている。素子分離領域１１上の素子は必要に応じて形成すればよい。また、ｎ型ゲートポリシリコン抵抗に代えて、ｐ型ゲートポリシリコン抵抗が形成されていてもよい。
【００２８】
半導体基板１０上の全面に、層間膜バッファ層４１と層間絶縁膜４２とが順次形成され、層間絶縁膜４２の上には配線４３が形成されている。配線４３とシリサイド層３５Ａとは、層間絶縁膜４２を貫通するコンタクト４４により接続されている。コンタクト４４は、コンタクトバリアメタル４４Ａと導電膜４４Ｂとにより形成すればよい。配線４３とシリサイド層３５Ａとを接続するコンタクトのみを図示しているが、必要に応じて他のシリサイド層と接続されたコンタクトが形成されていてもよい。
【００２９】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図２（ａ）に示すようにシリコン基板である半導体基板１０に素子分離領域１１により互いに分離されたｎ型ウェル１４とｐ型ウェル１５とを形成する。ｎ型ウェル１４は、リン等のｎ型不純物を１×１０13／ｃｍ2程度注入すればよく、ｐ型ウェル１５は、ホウ素等のｐ型不純物を１×１０13／ｃｍ2程度注入すればよい。この後、半導体基板１０上の全面にゲート絶縁膜形成膜２１を形成する。ゲート絶縁膜形成膜２１は、半導体基板１０を熱酸化して熱酸化膜（ＳｉＯ2）を形成すればよい。熱酸化膜は、ＩＳＳＧ（In Situ Steam Generation）、ＲＴＯ（Rapid Thermal Oxidation）又は酸化炉酸化等により形成すればよい。熱酸化膜を形成した後ＤＰＮ(Decoupled plasma nitridation)等により窒化を行い、ゲート絶縁膜形成膜２１をＳｉＯＮ膜としてもよい。また、熱酸化膜に代えて誘電率が高いシリコン窒化膜（ＳｉＮ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン窒化膜ＨｆＳｉＮ、ハフニウム酸窒化膜（ＨｆＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ3）、ルテニウム酸化膜（Ｌｕ2Ｏ3）、プラセオジウム酸化膜（Ｐｒ2Ｏ3）、ジルコン酸化膜（ＺｒＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）、ジスプロシウム酸化膜（Ｄｙ2Ｏ3）又はガドリウム酸化膜（Ｇｄ2Ｏ3）等としてもよい。この場合には、原子層堆積法（ＡＬＤ:Atomic Layer Deposition）又は有機金属気相成長法（ＭＯＣＶＤ:Metal-Organic Chemical Vapor Deposition）等により形成すればよい。
【００３０】
次に、図２（ｂ）に示すように、半導体基板１０上の全面にノンドープのポリシリコン膜を形成した後、選択的に不純物注入を行うことにより、ｎ型ドープポリシリコン膜２２ａ及びｐ型ドープポリシリコン膜２２ｂを形成する。ｎ型不純物のドープは、例えばリンを１５ＫｅＶの注入電圧で、１×１０15／ｃｍ2程度注入すればよい。ｐ型不純物のドープは、例えばホウ素を３ＫｅＶの注入電圧で、１×１０15／ｃｍ2程度注入すればよい。
【００３１】
次に、図２（ｃ）に示すように有機レジストマスクを用いて、ｎ型ドープポリシリコン膜２２ａ、ｐ型ドープポリシリコン膜２２ｂ、ゲート絶縁膜形成膜２１を異方性エッチングによりパターニングする。これにより、ｎ型ウェル１４の上にｐＭＩＳＦＥＴのゲート絶縁膜２１Ａ及びゲート電極２２Ａが形成される。ｐ型ウェル１５の上にｎＭＩＳＦＥＴのゲート絶縁膜２１Ｂ及びゲート電極２２Ｂが形成される。また、素子分離領域１１の上にポリシリコン膜２２Ｃが形成される。ｐＭＩＳＦＥＴのゲート電極２２Ａ及びｎＭＩＳＦＥＴのゲート電極２２Ｂは、例えばゲート長が６０ｎｍ程度となるように形成すればよい。ポリシリコン膜２２Ｃは例えばゲート長が６０ｎｍ〜１μｍ程度となるように形成すればよい。
【００３２】
次に、図３（ａ）に示すようにｎ型ウェル１４の上を覆うマスク５４を形成した後、イオン注入を行い、ｎＭＩＳＦＥＴのエクステンション領域となるｎ型の第１高濃度不純物領域３１Ｂを形成する。イオン注入は、例えば、砒素（Ａｓ）を３ＫｅＶの注入電圧で１×１０15／ｃｍ2程度注入すればよい。
【００３３】
次に、図３（ｂ）に示すようにｎ型ウェル１４を露出するマスク５５を形成した後、イオン注入を行い、ｐＭＩＳＦＥＴのエクステンション領域となるｐ型の第１高濃度不純物領域３１Ａを形成する。イオン注入は、例えば、ホウ素を０．５ＫｅＶの注入電圧で１×１０15／ｃｍ2程度注入すればよい。
【００３４】
次に、図３（ｃ）に示すように半導体基板１０上の全面に膜厚が５０ｎｍ程度の酸化膜又は窒化膜を形成した後、エッチバックを行う。これにより、ｐＭＩＳＦＥＴの第１サイドウォール２３Ａ、ｎＭＩＳＦＥＴの第１サイドウォール２３Ｂ、ｎ型ポリシリコン抵抗の第１サイドウォール２３Ｃを形成する。酸化膜又は窒化膜の形成は、低圧化学気相成長法(ＬＰ−ＣＶＤ:Low Pressure-Chemical Vapor Deposition)又は常圧化学気相成長法(ＡＰ−ＣＶＤ:Atmospheric Pressure-Chemical Vapor Deposition)等を用いればよい。また、酸化膜と窒化膜との積層膜としてもよい。
【００３５】
次に、図４（ａ）に示すようにｎ型ウェル１４の上を覆うマスク５６を形成した後、イオン注入を行い、ｎＭＩＳＦＥＴのソースドレイン領域となるｎ型の第２高濃度不純物領域３２Ｂを形成する。イオン注入は、例えば砒素を３０ＫｅＶの注入電圧で２×１０15／ｃｍ2程度注入すればよい。
【００３６】
次に、図４（ｂ）に示すようにｎ型ウェル１４を露出するマスク５７を形成した後、イオン注入を行い、ｐＭＩＳＦＥＴのソースドレイン領域となるｐ型の第２高濃度不純物領域３２Ａを形成する。イオン注入は、例えばホウ素を２ＫｅＶの注入電圧で２×１０15／ｃｍ2程度注入すればよい。
【００３７】
次に、図４（ｃ）に示すように、半導体基板１０上の全面に厚さが５０ｎｍ程度の酸化膜又は窒化膜を形成した後、ｎ型ポリシリコン抵抗となる部分を覆うマスクを形成し、エッチバックを行う。これにより、ｐＭＩＳＦＥＴの第２サイドウォール２４Ａ、ｎＭＩＳＦＥＴの第２サイドウォール２４Ｂ及びｎ型ポリシリコン抵抗の絶縁膜２４Ｃが形成される。
【００３８】
次に、図５（ａ）に示すように、ｎ型ウェル１４を覆うマスク５８を形成した後、イオン注入を行い、ｎ型の低濃度不純物領域３３Ｂを形成する。イオン注入は、例えばリンを２０ＫｅＶの注入電圧で、２×１０13／ｃｍ2程度注入すればよい。
【００３９】
次に、図５（ｂ）に示すように、ｎ型ウェル１４を露出するマスク５９を形成した後、イオン注入を行い、ｐ型の低濃度不純物領域３３Ａを形成する。イオン注入は、例えばフッ化ホウ素（ＢＦ2）を２０ＫｅＶの注入電圧で１×１０13／ｃｍ2程度注入すればよい。
【００４０】
ｐ型の低濃度不純物領域３３Ａ及びｎ型の低濃度不純物領域３３Ｂの深さは、それぞれＭＩＳトランジスタのスケーリングファクタに対応している。つまり、ｐ型の低濃度不純物領域３３Ａの深さは、ｐ型の第２高濃度不純物領域３２Ａの深さに、ｐＭＩＳＦＥＴの第２サイドウォール２４Ａの幅を約１．５倍して加算した値とほぼ等しい。また、ｎ型の低濃度不純物領域３３Ｂの深さは、ｎ型の第２高濃度不純物領域３２Ｂの深さに、ｎＭＩＳＦＥＴの第２サイドウォール２４Ｂの幅を約１．５倍して加算した値とほぼ等しい。例えば、ｐＭＩＳＦＥＴの第２サイドウォール２４Ａの幅が５ｎｍであれば、ｐ型の第２高濃度不純物領域３２Ａに対して約１５ｎｍ接合深さが深くなる。また、ｎＭＩＳＦＥＴの第２サイドウォール２４Ｂの幅が５ｎｍであれば、ｎ型の第２高濃度不純物領域３２Ｂに対して約１５ｎｍ接合深さが深くなる。
【００４１】
次に、図５（ｃ）に示すように、１０５０℃で２０秒間の急速高温加熱（ＲＴＡ）を行い、注入した不純物を活性化した後、既知の方法を用いてシリサイド層２５Ａ、シリサイド層２５Ｂ、シリサイド層３５Ａ及びシリサイド層３５Ｂを形成する。続いて、層間膜バッファ層４１、層間絶縁膜４２、コンタクト４４及び配線４３を形成する。シリサイドはコバルトシリサイド又はニッケルシリサイド等とすればよい。
【００４２】
本実施形態に係る半導体装置は、ｐＭＩＳＦＥＴの低濃度不純物領域３３Ａ及びｎＭＩＳＦＥＴの低濃度不純物領域３３Ｂを形成した後、シリサイド化を行う。低濃度不純物領域を形成することにより、図６に示すように、接合深さを低濃度不純物領域がない場合よりも深くすることができる。その結果、第２サイドウォールを形成する際に半導体基板の表面にダメージが生じ、シリサイド層の異常成長が発生したとしても、接合リーク電流の増大はほとんど生じない。
【００４３】
さらに、低濃度不純物領域を形成することにより以下のような効果も得られる。素子分離領域と活性領域との境界においてはディボットと呼ばれる凹部が生じ、凹部において半導体基板の側面が露出してしまう場合がある。半導体基板の側面が露出した状態においてシリサイド化を行うと、露出部分にシリサイドが回り込み、シリサイド層とｐｎ接合界面との距離が短くなり、接合リーク電流が増大するおそれがある。しかし、本実施形態の半導体装置はソースドレイン領域よりも深い位置に低濃度不純物領域を形成しているため、シリサイドの回り込みが生じたとしても、接合リーク電流の増大はほとんど生じない。
【００４４】
さらに、低濃度不純物領域がウェルと接するため、接合容量を低減できるという効果も得られる。
【００４５】
深い低濃度不純物領域を形成することにより、短チャネル効果が顕著となり閾値電圧が低下するという問題が生じるおそれがある。しかし、本実施形態の半導体装置の製造方法においては、第２サイドウォールを形成した後、低濃度不純物領域を形成している。このため、低濃度不純物領域はソースドレイン領域よりも外側に形成されるので、閾値電圧が低下するという問題を回避できる。
【００４６】
本実施形態においては、ｐＭＩＳＦＥＴの低濃度不純物領域３３ＡをＢＦ2の注入により形成した。しかし、インジウム又はフッ素等の拡散抑制用の第１の不純物を注入した後、ＢＦ2等の第２の不純物を注入する構成としてもよい。このようにすることにより、ホウ素の横方向の拡散を低減することができる。従って、短チャネル効果による閾値電圧の低下をより確実に抑えることが可能となる。インジウムは、例えば注入電圧が５５ＫｅＶで２×１０13／ｃｍ2程度注入すればよい。
【００４７】
また、過渡増速拡散（ＴＥＤ：Transient enhanced diffusion）を防止するために、ｎ型の第１高濃度不純物領域３１Ｂを形成する工程と、ｐ型の第１高濃度不純物領域３１Ａを形成する工程との間及びｎ型の第２高濃度不純物領域３２Ｂを形成する工程と、ｐ型の第２高濃度不純物領域３２Ａを形成する工程との間の少なくとも一方に８００℃程度の急速高温加熱を行ってもよい。
【００４８】
本実施形態においては、半導体基板の上にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとが形成されている例を示した、しかし、いずれか一方だけが形成されている場合にも同様の効果が得られる。また、シリサイド化されていないｎＭＩＳＦＥＴ又はｐＭＩＳＦＥＴ等がさらに形成されていたり、拡散抵抗等の素子が形成されていたりしてもよい。
【００４９】
ｐＭＩＳＦＥＴのみを形成する場合には、不純物を活性化する熱処理を２段階にしてもよい。この場合、例えば、ｐ型の第２高濃度不純物領域３２Ａを注入した後、１０５０℃程度の第１の急速高温加熱を行い、ｐ型の低濃度不純物領域３３Ａを注入した後、第１の急速高温加熱よりも温度が低い９００℃程度の第２の急速高温加熱を行えばよい。このようにすれば、ｐ型の低濃度不純物領域３３Ａの拡散を抑制することができる。
【産業上の利用可能性】
【００５０】
本発明に係る半導体装置及びその製造方法は、シリサイドの異常成長によるリーク電流の増大を低減した半導体装置を実現でき、特にシリサイド層を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態に係る半導体装置における不純物濃度プロファイルを示すグラフである。
【符号の説明】
【００５２】
１０      半導体基板
１１      素子分離領域
１４      ｎ型ウェル
１５      ｐ型ウェル
２１      ゲート絶縁膜形成膜
２１Ａ    ゲート絶縁膜
２１Ｂ    ゲート絶縁膜
２２Ａ    ゲート電極
２２Ｂ    ゲート電極
２２Ｃ    ポリシリコン膜
２２ａ    ｎ型ドープポリシリコン膜
２２ｂ    ｐ型ドープポリシリコン膜
２３Ａ    第１サイドウォール
２３Ｂ    第１サイドウォール
２３Ｃ    第１サイドウォール
２４Ａ    第２サイドウォール
２４Ｂ    第２サイドウォール
２４Ｃ    絶縁膜
２５Ａ    シリサイド層
２５Ｂ    シリサイド層
３１Ａ    第１高濃度不純物領域
３１Ｂ    第１高濃度不純物領域
３２Ａ    第２高濃度不純物領域
３２Ｂ    第２高濃度不純物領域
３３Ａ    低濃度不純物領域
３３Ｂ    低濃度不純物領域
３５Ａ    シリサイド層
３５Ｂ    シリサイド層
４１      層間膜バッファ層
４２      層間絶縁膜
４３      配線
４４      コンタクト
４４Ａ    コンタクトバリアメタル
４４Ｂ    導電膜
５４      マスク
５５      マスク
５６      マスク
５７      マスク
５８      マスク
５９      マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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