【手続補正書】
【提出日】平成16年7月12日(2004.7.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ端子に接続される第１入力バッファを具備し、前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後所定サイクル後に非活性化されることを特徴とする半導体装置。
【請求項２】
データ端子と、
前記データ端子に接続される第１入力バッファと、
前記データ端子に入力されたデータが書き込まれる複数のメモリセルと、
前記複数のメモリセルへの書き込み動作を指示するライトコマンドが入力されたことを検出するコマンドデコード回路とを具備する半導体装置であって、
前記半導体装置は、前記ライトコマンドが入力された後に、前記データ端子に連続して第１所定数のデータが入力されるバースト動作が可能であり、前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路を更に有し、
前記第１入力バッファは、前記コマンドデコード回路において、前記ライトコマンドが入力されたことを検出した場合に活性化され、前記バースト終了信号に基づいて非活性化されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記半導体装置は、前記バースト動作において、外部から入力されたカラムアドレスに基づいて前記第１所定数のカラムアドレスを順次生成するカラムアドレスカウンタを更に具備し、
前記検出回路は、前記外部から入力されたカラムアドレスと、前記カラムアドレスカウンタが生成したカラムアドレスとを比較することによりバースト動作の終了を検出することを特徴とする半導体装置。
【請求項４】
請求項２又は３において、
前記半導体装置は、前記第１入力バッファの活性化・非活性化を制御するための制御信号を出力する制御回路を更に具備し、
前記第１入力バッファは、第１差動増幅回路を有し、
前記第１差動増幅回路は、ソース・ドレイン経路が前記第１差動増幅回路の電流経路に設けられる第１ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタのゲートには、前記制御信号が入力され、
前記制御回路は、前記第１入力バッファを活性化する場合に、前記第１ＭＯＳトランジスタがオン状態となるように前記制御信号をアサートし、前記第１入力バッファを活性化する場合に、前記第１ＭＯＳトランジスタがオフ状態となるように前記制御信号をネゲートすることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１入力バッファは、前記第１差動増幅回路の出力ノードに接続される第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記制御信号がネゲートされている場合に、前記出力ノードに第１電位を供給することを特徴とする半導体装置。
【請求項６】
請求項２から５のいずれか１項において、
前記半導体装置は、前記第１所定数を外部から設定可能なモードレジスタを更に具備することを特徴とする半導体装置。
【請求項７】
請求項２から６のいずれか１項において、
前記半導体装置は、データストローブ信号が入力されるデータストローブ端子と、クロック信号が入力されるクロック端子とを更に具備し、
前記データ端子へ入力されるデータは、前記データストローブ信号に基づいて入力され、
前記複数のメモリセルへの書き込み動作は、前記クロック信号に基づいて動作することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記半導体装置は、前記データストローブ端子に接続される第２入力バッファを更に具備し、
前記第２入力バッファは、前記コマンドデコード回路において、前記ライトコマンドが入力されたことを検出した場合に活性化され、前記バースト終了信号に基づいて非活性化されることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第２入力バッファは、第２差動増幅回路を更に有し、
前記第２差動増幅回路は、ソース・ドレイン経路が前記第２差動増幅回路の電流経路に設けられる第３ＭＯＳトランジスタを含み、
前記第３ＭＯＳトランジスタのゲートには、前記制御信号が入力され、
前記制御回路は、前記第１入力バッファを活性化する場合に、前記第３ＭＯＳトランジスタがオン状態となるように前記制御信号をアサートし、前記第１入力バッファを活性化する場合に、前記第３ＭＯＳトランジスタがオフ状態となるように前記制御信号をネゲートすることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第２入力バッファは、第３差動増幅回路を更に有し、
前記第３差動増幅回路は、前記第２差動増幅回路が出力する信号の相補信号を出力することを特徴とする半導体装置。
【請求項１１】
請求項７から１０の何れか１項において、
前記第１入力バッファは、前記第１差動増幅回路に接続される第１ラッチ回路と、前記第１ラッチ回路に接続される第２ラッチ回路とを更に有し、
前記第１ラッチ回路は、前記データストローブ信号に基づいて動作し、前記第２ラッチは、前記クロック信号に基づいて動作することを特徴とする半導体装置。
【請求項１２】
請求項２から１１の何れか１項において、
前記半導体装置は、前記コマンドデコード回路において、前記ライトコマンドが検出された場合にセットされ、前記バースト終了信号によりリセットされるフラグを更に具備することを特徴とする半導体装置。
【請求項１３】
請求項２から１２の何れか１項において、
前記半導体装置は、ＤＤＲ  ＳＤＲＡＭであることを特徴とする半導体装置。
【請求項１４】
データ端子と、
前記データ端子に接続される第１入力バッファと、
前記データ端子から入力されたデータが書き込まれる複数のメモリセルと、
前記第１入力バッファに接続される制御回路を具備する半導体装置であって、
前記半導体装置は、外部からライトコマンドが入力された場合に、データ端子に所定数連続して入力されるデータを前記複数のメモリセルに書き込むバースト動作が可能であり、
前記制御回路は、前記第１入力バッファの動作を制御するための制御信号を出力し、
前記制御信号は、前記外部から入力されるコマンドがライトコマンドである場合に、前記第１入力バッファを活性化するためにアサートされ、前記バースト動作が終了したことを検出した場合に、前記第１入力バッファを非活性化するためにネゲートされることを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記制御回路は、コマンドデコード回路を有し、
前記コマンドデコード回路は、外部から供給されるコマンドがライトコマンドであることを検出することを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５において、
前記制御回路は、前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路を有することを特徴とする半導体装置。
【請求項１７】
請求項１４において、
前記制御回路は、外部から供給されるコマンドがライトコマンドであることを検出するためのコマンドデコード回路と、前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路と、前記コマンドデコード回路でライトコマンドを検出した場合にセットされ前記検出回路でバースト動作が終了したことを検出した場合にリセットされるフラグを有することを特徴とする半導体装置。
【請求項１８】
請求項１６又は１７において、
前記半導体装置は、前記バースト動作において、外部から入力されたカラムアドレスに基づいて前記所定数のカラムアドレスを順次生成するカラムアドレスカウンタを更に具備し、
前記検出回路は、前記外部から入力されたカラムアドレスと、前記カラムアドレスカウンタが生成したカラムアドレスとを比較することにより前記バースト動作の終了を検出することを特徴とする半導体装置。
【請求項１９】
請求項１４から１８の何れか１項において、
前記第１入力バッファは、第１差動増幅回路を有し、
前記第１差動増幅回路は、ソース・ドレイン経路が前記第１差動増幅回路の電流経路となる第１ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタのゲートには、前記制御信号が入力されることを特徴とする半導体装置。
【請求項２０】
請求項１９において、
前記第１入力バッファは、前記第１差動増幅回路の出力ノードに接続される第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記制御信号がネゲートされている場合に、前記出力ノードに第１電位を供給することを特徴とする半導体装置。
【請求項２１】
請求項１４から２０の何れか１項において、
前記半導体装置は、データストローブ信号が入力されるデータストローブ端子と、前記データストローブ端子に接続される第２入力バッファとを更に具備し、
前記データ端子に入力されるデータは、前記データストローブ信号に基づいて入力され、
前記第２入力バッファは、前記制御信号がアサートされる場合に活性化され、前記制御信号がネゲートされる場合に非活性化されることを特徴とする半導体装置。
【請求項２２】
請求項２１において、
前記第２入力バッファは、第２差動増幅回路を有し、
前記第２差動増幅回路は、ソース・ドレイン経路が前記第２差動増幅回路の電流経路に設けられる第３ＭＯＳトランジスタを含み、
前記第３ＭＯＳトランジスタのゲートには、前記制御信号が入力されることを特徴とする半導体装置。
【請求項２３】
請求項２２において、
前記第２入力バッファは、第３差動増幅回路を有し、
前記第３差動増幅回路は、ソース・ドレイン経路が前記第３差動増幅回路の電流経路に設けられる第４ＭＯＳトランジスタを含み、
前記第４ＭＯＳトランジスタのゲートには、前記制御信号が入力されることを特徴とする半導体装置。
【請求項２４】
請求項１４から２３の何れか１項において、
前記半導体装置は、前記所定数が設定可能なモードレジスタを更に具備することを特徴とする半導体装置。
【請求項２５】
請求項１４から２４の何れか１項において、
前記半導体装置は、ＤＤＲ  ＳＤＲＡＭであることを特徴とする半導体装置。