【手続補正書】
【提出日】平成16年6月9日(2004.6.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成され、複数のメモリセルを有する薄膜交点メモリアレイであって、各メモリセルがダイオードとアンチヒューズとを含み、前記薄膜交点メモリアレイが、
複数の第１の電極を形成するために、前記基板上の別個の領域に配置される第１の導電性材料と、
前記第１の電極に対する交点を有する複数の第２の電極を形成するために、前記第１の電極から間隔をおいて配置された、前記第１の電極の別個の領域を横断し、その別個の領域に配置される第２の導電性材料と、
前記第１および第２の電極の各交点間にダイオードを形成するために、前記第１の電極と第２の電極との間に配置される複数の半導体層と、
前記第１および第２の電極の交点において前記ダイオードに隣接する複数のアンチヒューズを形成するために、前記第１の電極と前記ダイオードとの間に配置されるパッシベーション層
とを含み、
隣接するメモリセル間のクロストークに対する障壁を設けるために、前記隣接するメモリセル間に行のトレンチを有する前記複数のメモリセルを形成するように、隣接する電極交点間のダイオード層の一部が除去される、薄膜交点メモリアレイ。
【請求項２】
前記障壁を強化するために、前記隣接するメモリセルの間のトレンチ内に分離材料をさらに備える、請求項１の交点メモリアレイ。
【請求項３】
前記分離材料は、前記トレンチの輪郭に従うように、前記トレンチに配置されたパッシベーション層の延在部から構成される、請求項２の交点メモリアレイ。
【請求項４】
前記第１の電極は、前記パッシベーション層の上に、かつ、該パッシベーション層に隣接して配置され、前記トレンチの輪郭に従うことからなる、請求項３の交点メモリアレイ。
【請求項５】
前記パッシベーション層は、前記トレンチをほぼ覆う、請求項１の交点メモリアレイ。
【請求項６】
前記複数の半導体層が、前記複数のダイオードを形成するために、ｐドープト層と、ｎドープト層と、前記ｐドープト層と前記ｎドープト層との間に配置された真性層とからなる、請求項１の交点メモリアレイ。
【請求項７】
前記トレンチの深さが、前記ｎドープト層の底面まで概ね平行に延びる、請求項６の交点メモリアレイ。
【請求項８】
前記ｎドープト層間の前記トレンチに配置されるパッシベーション材料をさらに含む、請求項６の交点メモリアレイ。
【請求項９】
前記パッシベーション材料がｐドープト材料である、請求項８の交点メモリアレイ。
【請求項１０】
前記第１の電極が、前記ダイオードの下側に前記アンチヒューズを形成するために、前記パッシベーション層と前記基板との間に配置される、請求項１の交点メモリアレイ。
【請求項１１】
基板上に複数のメモリセルを有する薄膜交点メモリアレイを製造するためのプロセスであって、各メモリセルがダイオードとアンチヒューズとを含み、前記プロセスが、
（ａ）底面電極を形成するために、前記基板上に第１の導電性材料を堆積させることと、
（ｂ）前記底面電極上に複数の半導体層を連続して堆積させることと、
（ｃ）隣接するセル間のクロストークに対する障壁を設けるために、前記第１の導電性材料および前記半導体層の一部を除去し、第１の方向に延びる、前記ダイオードおよび前記底面電極の別個の領域を形成し、隣接する前記ダイオード間に前記第１の方向に延びるトレンチを有するようにすることと、
（ｄ）前記トレンチの輪郭に概ね従うように、各ダイオード領域に沿って前記ダイオードの上に、かつ前記トレンチ内に、パッシベーション材料を堆積させることと、
（ｅ）前記底面電極が延びる前記第１の方向を横断する第２の方向に延びる複数の上面電極を形成するために、前記パッシベーション材料の上に第２の導電性材料を堆積させ、それにより前記上面電極と前記底面電極との交点において前記複数のメモリセルを設けることとからなる、プロセス。
【請求項１２】
前記トレンチの輪郭に従うように、前記パッシベーション層の上で、かつ、該パッシベーション層に隣接して前記上面電極を堆積することをさらに含む、請求項１１のプロセス。
【請求項１３】
前記トレンチをほぼ覆うために、前記パッシベーション層を堆積することをさらに含む、請求項１１のプロセス。
【請求項１４】
複数の半導体層を堆積させる前記（ｂ）におけるステップが、複数のダイオードを形成するために、ｐドープト層、ｎドープト層、及び、前記ｐドープト層と前記ｎドープト層との間に配置された真性層を堆積することを含む、請求項１１のプロセス。
【請求項１５】
前記（ｃ）におけるステップが、前記ｎドープト層の底面までほぼ延びるように、前記トレンチの深さを形成することを含む、請求項１４のプロセス。
【請求項１６】
基板上に複数のメモリセルを有する薄膜交点メモリアレイを製造するためのプロセスであって、各メモリセルがダイオードおよびアンチヒューズを含み、前記プロセスが、
（ａ）底面電極を形成するために、前記基板上に第１の導電性材料を堆積させることと、
（ｂ）前記第１の導電性材料の上にパッシベーション材料を堆積させることと、
（ｃ）前記基板に沿って第１の方向に延びる別個の領域を形成するために、前記第１の導電性材料と前記パッシベーション材料との一部を除去することと、
（ｄ）前記パッシベーション材料の上に複数の半導体層を連続して堆積させることと、
（ｅ）前記複数の半導体層の上に第２の導電性材料を堆積させることと、
（ｆ）前記第２の導電性材料と前記半導体層との一部を除去して、前記底面電極の第１の方向を横断する第２の方向に延びる上面電極を有するメモリセルの別個の領域を形成し、それにより隣接するメモリセル間に第２の方向に延びるトレンチを形成し、隣接するメモリセル間のクロストークに対する障壁を設けることとからなる、プロセス。
【請求項１７】
複数の半導体層を堆積させる前記（ｂ）におけるステップが、複数のダイオードを形成するために、ｐドープト層、ｎドープト層、及び、前記ｐドープト層と前記ｎドープト層との間に配置された真性層を堆積することを含む、請求項１６のプロセス。
【請求項１８】
トレンチを形成する前記（ｆ）におけるステップが、前記ｎドープト層の底面までほぼ延びるように、前記トレンチの深さ方向部分を切削することを含む、請求項１７のプロセス。
【請求項１９】
隣接するメモリセルのｎドープト層の間のトレンチに分離材料を堆積することをさらに含む、請求項１８のプロセス。
【請求項２０】
前記の分離材料を堆積することが、前記ｎドープト層の間のトレンチにｐドープト材料を堆積することを含む、請求項１９のプロセス。
【請求項２１】
基板上に複数のメモリセルを有する薄膜交点メモリアレイを製造するための製造プロセスであって、各メモリセルが線電極に隣接したダイオードを含み、前記製造プロセスが、各ダイオードと各線電極との第１の方向に沿って延びる境界部をともに１回の製造ステップでエッチングし、前記第１の方向に延びる前記ダイオードおよび前記線電極からなる多数の行を形成することを含む、製造プロセス。
【請求項２２】
前記エッチングすることが、前記ダイオードと、それに隣接する前記線電極とがそれぞれ、前記第１の方向を横断する第２の方向に延びるスタックに形成されるように材料を除去することを含む、請求項２１の製造プロセス。
【請求項２３】
前記エッチングすることは、クリティカルではない、請求項２２の製造プロセス。
【請求項２４】
前記エッチングの前に、１回の製造ステップで、前記ダイオードおよび前記線電極のそれぞれをともにパターニングすることをさらに含む、請求項２１の製造プロセス。