(57)【要約】【課題】メモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１を、半導体基板２上に第１の絶縁膜６を介して積層して設けた電荷蓄積層７、第２の絶縁膜１３、第３の絶縁膜１４、第４の絶縁膜１５、第５の絶縁膜１６、第６の絶縁膜１７、および制御ゲート電極９を用いて構成する。第２の絶縁膜１３はシリコンおよび酸素を含む材料からなる。第４の絶縁膜１５は第３の絶縁膜１４よりも電荷トラップ密度が高く、かつ、第２の絶縁膜１３よりも比誘電率が高い材料からなる。第５の絶縁膜１６は第４の絶縁膜１５よりも電荷トラップ密度が低い材料からなる。第６の絶縁膜１７は第４の絶縁膜１５よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる。【選択図】      図５
2010034233.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して設けられた電荷蓄積層と、
この電荷蓄積層上に設けられているとともにシリコンおよび酸素を含む材料からなる第２の絶縁膜と、
この第２の絶縁膜上に設けられた第３の絶縁膜と、
この第３の絶縁膜上に設けられているとともに、前記第３の絶縁膜よりも電荷トラップ密度が高く、かつ、前記第２の絶縁膜よりも比誘電率が高い材料からなる第４の絶縁膜と、
この第４の絶縁膜上に設けられているとともに前記第４の絶縁膜よりも電荷トラップ密度が低い材料からなる第５の絶縁膜と、
この第５の絶縁膜上に設けられているとともに、前記第４の絶縁膜よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる第６の絶縁膜と、
この第６の絶縁膜上に設けられた制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部に設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部よりも前記電荷蓄積層側に近づけられて設けられているか、あるいは前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部よりも前記制御ゲート電極側に近づけられて設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層の前記制御ゲート電極と対向する側の角部上では、前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部よりも前記電荷蓄積層側に近づけられて形成されており、
前記制御ゲート電極の前記半導体基板に向けて突出する側の角部上では、前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部よりも前記制御ゲート電極側に近づけられて形成されており、
前記電荷蓄積層の前記制御ゲート電極と対向する側の角部および前記制御ゲート電極の前記半導体基板に向けて突出する側の角部以外では、前記第４の絶縁膜が前記電荷蓄積層と前記制御ゲート電極との間の中央部に形成されている、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を介して電荷蓄積層を設け、
この電荷蓄積層上にシリコンおよび酸素を含む材料からなる第２の絶縁膜を設け、
この第２の絶縁膜上に第３の絶縁膜を設け、
この第３の絶縁膜上に前記第３の絶縁膜よりも電荷トラップ密度が高く、かつ、前記第２の絶縁膜よりも比誘電率が高い材料からなる第４の絶縁膜を設け、
この第４の絶縁膜上に前記第４の絶縁膜よりも電荷トラップ密度が低い材料からなる第５の絶縁膜を設け、
この第５の絶縁膜上に前記第４の絶縁膜よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる第６の絶縁膜を設け、
この第６の絶縁膜上に制御ゲート電極を設ける、
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にメモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
通常の不揮発性メモリーでは、メモリーセルがワード線方向（チャネル幅方向）およびビット線方向（チャネル長方向）のそれぞれの方向に沿って複数個ずつ配列されている。そして、近年では、不揮発性メモリーの高集積化に伴ってメモリーセルの寸法や隣接するメモリーセル同士の間隔の縮小化が進み、寸法や隣のメモリーセルとの間隔が１００ｎｍ以下のメモリーセルが製造されるようになってきている。ところが、メモリーセルの微細化が進むと、隣接するメモリーセル同士の間で干渉効果が増大する。このような干渉効果を抑制するためには、電極間絶縁膜を薄膜化することにより電極間絶縁膜の電気容量（Ｃipd ）を増大させて、浮遊ゲート電極の高さを低減する必要がある。しかし、只単に電極間絶縁膜を薄膜化しただけでは、リーク電流の増大や絶縁耐圧の劣化を引き起こし易くなるので、所望のメモリーセル特性を得ることが困難になるおそれが大きくなる。
【０００３】
このような問題の解決策として、例えば後記の特許文献１に開示されているように、上下２層のシリコン酸化膜の間に高誘電体膜（高比誘電率絶縁膜、high-k 膜）を挟んだ３層構造からなる積層絶縁膜（シリコン酸化膜／高比誘電率絶縁膜／シリコン酸化膜）を電極間絶縁膜として適用する技術が検討されている。高比誘電率絶縁膜を含む絶縁膜を電極間絶縁膜として適用することにより、電極間絶縁膜の薄膜化を図りつつ電極間絶縁膜の電気容量（Ｃipd ）を増大させて、浮遊ゲート電極の高さを低減することができる。
【０００４】
しかし、高比誘電率絶縁膜に電荷トラップを多く含む材料を適用すると、トラップされた電荷による電解緩和効果によりリーク電流は低減されるが、電荷保持時の自己電界で電荷のデトラップが起こり易くなり、メモリーセルの電荷保持特性が劣化してしまう。これに対して、高比誘電率絶縁膜に電荷トラップの少ない材料を適用すると、メモリーセルの電荷保持特性を向上させることはできるが、リーク電流を十分に低減することができない。特に、高比誘電率絶縁膜に電荷トラップの少ない材料を適用すると、浮遊ゲート電極や制御ゲート電極の角部における電界集中に起因するリーク電流の増大が顕著となり、メモリーセルの書き込み速度や消去速度の低下、あるいは飽和電圧の低下といったメモリーセル特性の劣化を引き起こし易くなる。
【０００５】
また、同じく前述した問題の解決策として、上下２層のシリコン酸化膜の間にシリコン窒化膜を挟んだ３層構造からなる積層絶縁膜（ＯＮＯ膜）を電極間絶縁膜として適用する技術も現在よく知られている。しかし、たとえＯＮＯ膜を電極間絶縁膜として適用したとしても、中間窒化膜を電荷トラップの多い膜質に形成するか、あるいは電荷トラップの少ない膜質に形成するかに応じて、前述した高比誘電率絶縁膜を含む積層絶縁膜を電極間絶縁膜として適用する場合と同様の問題が生じる。
【特許文献１】特開２００６−３１０６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明においては、メモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本願発明の一態様に係る不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介して設けられた電荷蓄積層と、この電荷蓄積層上に設けられているとともにシリコンおよび酸素を含む材料からなる第２の絶縁膜と、この第２の絶縁膜上に設けられた第３の絶縁膜と、この第３の絶縁膜上に設けられているとともに、前記第３の絶縁膜よりも電荷トラップ密度が高く、かつ、前記第２の絶縁膜よりも比誘電率が高い材料からなる第４の絶縁膜と、この第４の絶縁膜上に設けられているとともに前記第４の絶縁膜よりも電荷トラップ密度が低い材料からなる第５の絶縁膜と、この第５の絶縁膜上に設けられているとともに、前記第４の絶縁膜よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる第６の絶縁膜と、この第６の絶縁膜上に設けられた制御ゲート電極と、を具備することを特徴とするものである。
【０００８】
また、前記課題を解決するために、本願発明の他の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を介して電荷蓄積層を設け、この電荷蓄積層上にシリコンおよび酸素を含む材料からなる第２の絶縁膜を設け、この第２の絶縁膜上に第３の絶縁膜を設け、この第３の絶縁膜上に前記第３の絶縁膜よりも電荷トラップ密度が高く、かつ、前記第２の絶縁膜よりも比誘電率が高い材料からなる第４の絶縁膜を設け、この第４の絶縁膜上に前記第４の絶縁膜よりも電荷トラップ密度が低い材料からなる第５の絶縁膜を設け、この第５の絶縁膜上に前記第４の絶縁膜よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる第６の絶縁膜を設け、この第６の絶縁膜上に制御ゲート電極を設ける、ことを特徴とするものである。
【発明の効果】
【０００９】
本願発明によれば、メモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本願発明に係る各実施形態を図面を参照しつつ説明する。
【００１１】
（第１の実施の形態）
この第１実施形態は、例えば半導体装置の一種である不揮発性メモリーが備えるメモリーセルの電極間絶縁膜の性能の改善を図る技術に係る。特に、低いリーク電流特性と優れた電荷保持特性とを併せて実現することができる理想的な膜構造を有する電極間絶縁膜およびその製造方法に関する。具体的には、本実施形態に係る不揮発性メモリーでは、いわゆる高比誘電率絶縁膜（high-k 膜）からなる電荷トラップ層の上下界面にシリコン酸化膜を積層した構造を有する電極間絶縁膜を形成する。そして、電荷トラップ層中の電荷トラップ密度を局所的に大きくすることにより、電極間絶縁膜の電荷保持特性を維持しつつリーク電流を低減する。以下、本願発明に係る第１実施形態について、図１（ａ），（ｂ）〜図１０を参照しつつ、より具体的かつ詳細に説明する。
【００１２】
先ず、図１（ａ），（ｂ）を参照しつつ、本実施形態に係る不揮発性半導体記憶装置としての不揮発性メモリー１のメモリーセル部の構造の概略について説明する。図１（ａ），（ｂ）には、電荷蓄積層として浮遊ゲート電極７を用いた不揮発性メモリー１のメモリーセル部の断面構造を概略的に示す。具体的には、図１（ａ）は、不揮発性メモリー１が備える図示しないビット線の長手方向（チャネル長方向）に沿って示す断面図である。また、図１（ｂ）は、不揮発性メモリー１が備えるワード線（制御ゲート電極）９の長手方向（チャネル幅方向）に沿って示す断面図である。なお、図１（ａ）は、図１（ｂ）中破断線Ｘ−Ｘ’に沿って示す断面図である。このような図１（ａ），（ｂ）の間の断面方向の関係は、後に参照する図２（ａ），（ｂ）〜図７（ａ），（ｂ）、図１１（ａ），（ｂ）、および図１３（ａ），（ｂ）においても同様とする。
【００１３】
図１（ａ），（ｂ）に示すように、不揮発性メモリー１では、半導体基板２の表層部の複数箇所に素子形成領域（Active Area：ＡＡ）３が設けられている。これら各素子形成領域３の表層部には、図１（ａ）に示すように、ソース・ドレイン領域となる不純物拡散層４が複数箇所に形成されている。また、図１（ｂ）に示すように、各素子形成領域３は、それらの周りをシリコン基板２の表層部の複数箇所に埋め込まれた素子分離用絶縁膜５により囲まれている。各素子分離用絶縁膜５は、ＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域を形成している。また、図１（ａ）に示すように、半導体基板２の表面上には、各素子形成領域３および各不純物拡散層４の表面を覆って、電気容量がＣtnl のトンネル絶縁膜（ゲート絶縁膜）６が複数個設けられている。
【００１４】
また、図１（ａ），（ｂ）に示すように、各素子形成領域３の上方には、各トンネル絶縁膜６を間に挟んで、電荷蓄積層となる浮遊ゲート電極（Floating Gate：ＦＧ）７が複数個設けられている。そして、各素子分離用絶縁膜５から露出している各浮遊ゲート電極７の上面および上側面、ならびに各素子分離用絶縁膜５の表面を覆って、電気容量がＣipd の電極間絶縁膜（Inter Poly Dielectric Film）８が複数個設けられている。さらに、各浮遊ゲート電極７の上方には、各電極間絶縁膜８を間に挟んで、ワード線となる制御ゲート電極（Control Gate：ＣＧ）９が複数個設けられている。
【００１５】
このように、不揮発性メモリー１は、半導体基板２の表面上に積層して設けられた複数個のトンネル絶縁膜６、浮遊ゲート電極７、電極間絶縁膜８、および制御ゲート電極９、ならびに半導体基板２の表層部に形成された複数個の不純物拡散層４からなるメモリーセル１０を複数個備えている。各メモリーセル１０のカップリング比は、Ｃipd ／（Ｃtnl ＋Ｃipd ）と表わされる。そして、半導体基板２の表面と制御ゲート電極９との間に高電圧を印加すると、各メモリーセル１０のカップリング比に応じてトンネル絶縁膜６に強い電界が印加される。すると、トンネル絶縁膜６を介して半導体基板２と浮遊ゲート電極７との間にトンネル電流が流れて浮遊ゲート電極７の蓄積電荷量が変化する。これにより、各メモリーセル１０へのデータの書き込み動作および消去動作が行われる。なお、全体の図示は省略するが、不揮発性メモリー１においては、メモリーセル１０がワード線方向およびビット線方向のそれぞれの方向に沿って多数個ずつ配列されている。
【００１６】
次に、図２（ａ），（ｂ）〜図７（ａ），（ｂ）を参照しつつ、不揮発性メモリー１の製造方法について説明する。
【００１７】
先ず、図２（ａ），（ｂ）に示すように、半導体基板としてのシリコン基板２の表面上に、トンネル絶縁膜（トンネル酸化膜）となる第１の絶縁膜６を設ける。ここでは、第１の絶縁膜６として、膜厚が約６ｎｍのシリコン酸化膜（ＳｉＯ2 膜）を熱酸化法により形成する。なお、このシリコン酸化膜６の成膜に先立って、シリコン基板２の表層部には、所定量の不純物が予めドーピングされている。続けて、シリコン酸化膜６の表面上に、浮遊ゲート電極となる電荷蓄積層７を設ける。ここでは、電荷蓄積層７として、膜厚が約１００ｎｍのリン（Ｐ）をドープした多結晶シリコン層（ポリシリコン層）を形成する。続けて、リンドープ多結晶シリコン層７の表面上に、素子分離加工のための第１のマスク材１１を設ける。これらリンドープ多結晶シリコン層７および第１のマスク材１１は、ともにＣＶＤ法（Chemical Vapor Deposition Method）によりリンドープ多結晶シリコン層７の表面上に順次積層して堆積させる。
【００１８】
続けて、図示しない第１のレジストマスクを第１のマスク材１１の上に設けるとともに、この第１のレジストマスクをパターニングして図示しない第１のレジストパターンを形成する。この後、第１のレジストパターンに基づいて、第１のマスク材１１、リンドープ多結晶シリコン層７、およびシリコン酸化膜６をＲＩＥ法（Reactive Ion Etching Method）により上から順次エッチングして加工する。さらに、同じくＲＩＥ法により、第１のレジストマスク、第１のマスク材１１、リンドープ多結晶シリコン層７、およびシリコン酸化膜６から露出されたシリコン基板２の露出領域をエッチングして掘り下げる。これにより、深さ約１００ｎｍの素子分離溝１２をシリコン基板２の表層部に複数個形成する。なお、ここでは、削らずに残すリンドープ多結晶シリコン層７、シリコン酸化膜６、およびこれらの下方のシリコン基板２のそれぞれの幅を約５０ｎｍに加工する。それとともに、各素子分離溝１２の幅も約５０ｎｍに加工する。
【００１９】
次に、図３（ａ），（ｂ）に示すように、各素子分離溝１２の内部に素子分離用絶縁膜５を埋め込む。ここでは、先ず、例えばＣＶＤ法により、素子分離用絶縁膜５となるシリコン酸化膜（ＳｉＯ2 膜）を、各素子分離溝１２の内部を充填しつつ第１のマスク材１１の表面を覆う高さに達するまでシリコン基板２の上に全面的に堆積させる。続けて、第１のマスク材１１の表面が露出するまで、素子分離用シリコン酸化膜５をＣＭＰ法（Chemical Mechanical Polish Method）により研磨して除去する。これにより、素子分離用シリコン酸化膜５を各素子分離溝１２の内部に埋め込むとともに、第１のマスク材１１の表面および素子分離用シリコン酸化膜５の表面を平坦化する。
【００２０】
次に、図４（ａ），（ｂ）に示すように、素子分離用シリコン酸化膜５から露出された第１のマスク材１１を所定の化学薬液等で選択的にエッチングして、リンドープ多結晶シリコン層７の表面上から除去する。これにより、リンドープ多結晶シリコン層７の表面（上面）を露出させる。続けて、例えば希フッ酸溶液を用いて、各素子分離溝１２の内部に埋め込まれた素子分離用シリコン酸化膜５をエッチングして掘り下げる。これにより、リンドープ多結晶シリコン層７の側壁面を露出させる。ここでは、全体の高さが約１００ｎｍであるリンドープ多結晶シリコン層７の側壁面のうち、そのおよそ半分の高さである上から約５０ｎｍの部分を露出させる。これにより、シリコン酸化膜からなる素子分離領域５をシリコン基板２の表層部の複数箇所に形成する。
【００２１】
次に、図５（ａ），（ｂ）に示すように、リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面を覆って電極間絶縁膜８を設ける。先に参照した図１（ａ），（ｂ）においては、電極間絶縁膜８を概略的に１層の絶縁膜として説明したが、実際には絶縁膜を複数層に積層する積層絶縁膜を用いて電極間絶縁膜８を形成する。
【００２２】
具体的には、先ず、リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面を覆って、第１層目の電極間絶縁膜となる第２の絶縁膜１３を設ける。この第２の絶縁膜１３は、シリコンおよび酸素を含む材料を用いて形成する。ここでは、第２の絶縁膜１３として、膜厚が約３ｎｍのシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法によりリンドープ多結晶シリコン層７の表面および各素子分離領域５の表面上に堆積させる。このシリコン酸化膜１３の成膜条件は、原料ガスに亜酸化窒素およびジクロルシランを用いることと、成膜温度を約８００℃に設定することである。
【００２３】
続けて、シリコン酸化膜１３の上に、第２層目の電極間絶縁膜となる第３の絶縁膜１４を設ける。ここでは、第３の絶縁膜１４として、膜厚が約１．８ｎｍのアルミナ膜（Ａｌ2Ｏ3 膜）をＡＬＤ法（Atomic Layer Deposition Method）によりシリコン酸化膜１３の表面上に堆積させる。このアルミナ膜１４の成膜条件は、原料ガスにトリメチルアルミニウムおよび水蒸気を用いることと、成膜温度を約３００℃に設定することである。アルミナ膜１４は、電極間絶縁膜８が有する電荷トラップ層２４の一部となり、副電荷トラップ層として機能する。
【００２４】
続けて、アルミナ膜１４の上に、第３層目の電極間絶縁膜となる第４の絶縁膜１５を設ける。この第４の絶縁膜１５は、第３の絶縁膜（アルミナ膜）１４よりも電荷トラップ密度が高く、かつ、第２の絶縁膜（シリコン酸化膜）１３よりも比誘電率が高い材料を用いて形成する。ここでは、第４の絶縁膜１５として、膜厚が約０．４ｎｍの酸化ハフニウム膜（ＨｆＯ2 膜）をＡＬＤ法によりアルミナ膜１４の表面上に堆積させる。この酸化ハフニウム膜１５の成膜条件は、原料ガスにテトラエチルメチルアミノハフニウムおよび水蒸気を用いることと、成膜温度を約３００℃に設定することである。酸化ハフニウム膜１５は、前述したアルミナ膜１４と同様に電極間絶縁膜８が有する電荷トラップ層２４の一部となり、アルミナ膜１４よりも多くの電荷を捕獲する主電荷トラップ層として機能する。
【００２５】
続けて、酸化ハフニウム膜１５の上に、第４層目の電極間絶縁膜となる第５の絶縁膜１６を設ける。この第５の絶縁膜１６は、第４の絶縁膜（酸化ハフニウム膜）１５よりも電荷トラップ密度が低い材料を用いて形成する。ここでは、第５の絶縁膜１６として、前述した第２層目の電極間絶縁膜となるアルミナ膜１４と同様の膜厚（約１．８ｎｍ）を有するアルミナ膜を、アルミナ膜１４と同様の成膜方法および成膜条件により酸化ハフニウム膜１５の表面上に堆積させる。アルミナ膜１６は、前述したアルミナ膜１４および酸化ハフニウム膜１５と同様に電極間絶縁膜８が有する電荷トラップ層２４の一部となり、アルミナ膜１４と同様に副電荷トラップ層として機能する。また、アルミナ膜１４、酸化ハフニウム膜１５、およびアルミナ膜１６の３層からなる電荷トラップ層２４は、電極間絶縁膜８の中間層とも称される。
【００２６】
続けて、アルミナ膜１６の上に、第５層目の電極間絶縁膜となる第６の絶縁膜１７を設ける。この第６の絶縁膜１７は、第４の絶縁膜（酸化ハフニウム膜）１５よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料を用いて形成する。ここでは、第６の絶縁膜１７として、前述した第１層目の電極間絶縁膜となるシリコン酸化膜１３と同様の膜厚（約３ｎｍ）を有するシリコン酸化膜を、シリコン酸化膜１３と同様の成膜方法および成膜条件によりアルミナ膜１６の表面上に堆積させる。
【００２７】
これまでの工程により、リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面に、下層シリコン酸化膜１３、下層アルミナ膜（下側中間層）１４、酸化ハフニウム膜１５（中央中間層）、上層アルミナ膜（上側中間層）１６、および上層シリコン酸化膜１７の５層の積層絶縁膜からなる電極間絶縁膜８の基礎が形成される。電極間絶縁膜８全体の膜厚は、約１０ｎｍとなる。前述したように、本実施形態においては、下層シリコン酸化膜１３と上層シリコン酸化膜１７、および副電荷トラップ層となる下層アルミナ膜１４と上層アルミナ膜１６とが、それぞれ同じ膜厚に設定されている。このため、主電荷トラップ層となる酸化ハフニウム膜１５は、電極間絶縁膜８の膜厚方向の中央部に位置している。すなわち、酸化ハフニウム膜１５は、浮遊ゲート電極７と制御ゲート電極９との間の中央部に位置しており、浮遊ゲート電極７および制御ゲート電極９のそれぞれから略等しい距離を保っている。
【００２８】
次に、図６（ａ），（ｂ）に示すように、電極間絶縁膜８の上に制御ゲート電極９を形成するための材料を設ける。ここでは、制御ゲート電極９を、互いに材料の異なる第１および第２の２層の導電層１８，１９を積層する構造に形成する。具体的には、先ず、制御ゲート電極９の下層部となる多結晶シリコン層（ポリシリコン層）１８を上層シリコン酸化膜１７の表面上に成膜する。続けて、制御ゲート電極９の上層部となるタングステンシリサイド層１９を多結晶シリコン層１８の表面上に成膜する。これら多結晶シリコン層１８およびタングステンシリサイド層１９は、ともにＣＶＤ法により上層シリコン酸化膜１７の表面上に順次積層して堆積させる。また、多結晶シリコン層１８／タングステンシリサイド層１９の２層構造からなる制御ゲート電極９の全体の厚さ（高さ）は、約１００ｎｍとする。
【００２９】
続けて、タングステンシリサイド層１９の上にゲート構造加工のための第２のマスク材２０を設ける。ここでは、第２のマスク材２０として、シリコン窒化膜（ＳｉＮ膜）をＣＶＤ法によりタングステンシリサイド層１９の表面上に堆積させる。続けて、図示しない第２のレジストマスクをシリコン窒化膜２０の上に設けるとともに、この第２のレジストマスクをパターニングして前述した第１のレジストパターンと直交する図示しない第２のレジストパターンを形成する。この後、第２のレジストパターンに基づいて、シリコン窒化膜２０、タングステンシリサイド層１９、多結晶シリコン層１８、上層シリコン酸化膜１７、上層アルミナ膜１６、酸化ハフニウム膜１５、下層アルミナ膜１４、下層シリコン酸化膜１３、リンドープ多結晶シリコン層７、およびシリコン酸化膜６をＲＩＥ法により上から順次エッチングして加工する。これにより、図６（ａ）に示すように、所望の形状に加工されたトンネル絶縁膜６、浮遊ゲート電極７、電極間絶縁膜８、制御ゲート電極９、およびシリコン窒化膜（第２のマスク材）２０を含むゲート構造２１をシリコン基板２の表面上に複数個形成する。なお、ここでは、各ゲート構造２１の幅および互いに隣接し合う各ゲート構造２１同士の間隔をともに約５０ｎｍに加工する。
【００３０】
続けて、図７（ａ），（ｂ）に示すように、各ゲート構造２１の上面および側壁面、ならびに各ゲート構造２１から露出されたシリコン基板２の表面を覆って、第７の絶縁膜２２を設ける。ここでは、第７の絶縁膜２２として、膜厚が約１０ｎｍのシリコン酸化膜（ＳｉＯ2 膜）を熱酸化法およびＣＶＤ法の組み合わせにより成膜する。このシリコン酸化膜２２のうち各ゲート構造２１の側壁面上に設けられた部分は、いわゆるゲート側壁酸化膜となる。続けて、シリコン酸化膜２２により覆われた各ゲート構造２１をマスクとして、イオン注入法および熱アニールを行う。これにより、シリコン基板２（素子形成領域３）の表層部に、ソース・ドレイン領域となる不純物拡散層４を複数個形成する。
【００３１】
この結果、全体の図示は省略するが、トンネル絶縁膜６、浮遊ゲート電極７、電極間絶縁膜８、制御ゲート電極９、ならびに不純物拡散層４からなるメモリーセル１０が、ワード線方向およびビット線方向のそれぞれの方向に沿って多数個ずつ配列されてシリコン基板２の表面上に形成される。続けて、例えばＣＶＤ法を用いて、シリコン酸化膜２２により覆われた各ゲート構造２１を覆いつつシリコン基板２の上に層間絶縁膜２３を設ける。この層間絶縁膜２３は、例えばシリコン酸化膜（ＳｉＯ2 膜）やＴＥＯＳ膜を用いて形成すればよい。
【００３２】
この後、図示を伴う具体的かつ詳細な説明は省略するが、不純物拡散層４に接続されるコンタクトプラグやビット線等の各種配線層を公知の技術を用いて層間絶縁膜２３の内部に形成する。これにより、図７（ａ），（ｂ）に示すメモリーセル構造を有する本実施形態の不揮発性メモリー１が製造される。
【００３３】
本実施形態の不揮発性メモリー１においては、前述したように、その５層構造からなる電極間絶縁膜８のうちの電荷トラップ層２４となる中間の３層が、電荷トラップがより少なく、かつ、略同じ膜厚からなる上下各アルミナ膜１４，１６の中央部に、電荷トラップをより多く含む酸化ハフニウム層１５が挟まれた構造となっている。この結果、中間層２４の厚さ方向に沿った電荷トラップ密度は、その厚さ方向中央部で最大値をとる。また、電荷トラップ層２４自体も、略同じ膜厚からなる上下各シリコン酸化膜１３，１７の中央部に挟まれた構造となっている。したがって、電極間絶縁膜８の厚さ方向に沿った電荷トラップ密度は、その厚さ方向中央部で最大値をとる。このような構造からなる電荷トラップ層２４、特に主電荷トラップ層である酸化ハフニウム層１５に電荷がトラップされることにより、メモリーセル１０への情報（データ）の書き込み時、あるいはメモリーセル１０内のデータの消去時におけるリーク電流を低減することができる。また、メモリーセル１０の動作速度をより高速化できるとともにメモリーウィンドウを広げることもできる。
【００３４】
その一方で、酸化ハフニウム膜１５は、前述したように、浮遊ゲート電極７と制御ゲート電極９との間の中央部に位置しており、浮遊ゲート電極７および制御ゲート電極９のそれぞれから略等しい距離を保って形成されている。このため、電荷保持時における電荷のデトラップ現象も抑制できるとともに、メモリーセル１０の閾値変動による誤動作も抑制できる。
【００３５】
次に、図８（ａ），（ｂ）および図９（ａ），（ｂ）を参照しつつ、上下各アルミナ膜１４，１６の中央部に酸化ハフニウム層１５を形成することで、メモリーセル１０へのデータの書き込み時およびメモリーセル１０内のデータの消去時におけるリーク電流を低減できる理由について説明する。図８（ａ）は、図示は省略するが、中間層に電荷トラップを有さない電極間絶縁膜を備える不揮発性メモリーへのデータの書き込み時における、電極間絶縁膜のエネルギー状態を模式的に示すエネルギーバンド図である。また、図８（ｂ）は、同じく中間層に電荷トラップを有さない電極間絶縁膜を備える不揮発性メモリー内のデータの消去時におけるエネルギー状態を模式的に示した図である。これらに対して、図９（ａ）は、上下各アルミナ膜１４，１６の中央部に酸化ハフニウム層１５を形成する電極間絶縁膜８を備える本実施形態に係る不揮発性メモリー１へのデータの書き込み時におけるエネルギーバンドの状態を模式的に示す図である。また、図９（ｂ）は、同じく不揮発性メモリー１内のデータの消去時におけるエネルギーバンドの状態を模式的に示す図である。
【００３６】
図８（ａ），（ｂ）に示すように、上下各アルミナ膜の中央部に酸化ハフニウム層を形成しない電極間絶縁膜を備える不揮発性メモリーにおいては、データの書き込み時およびデータの消去時ともに中間層に電子がトラップされ難く、中間層にエネルギー障壁が殆ど形成されない。このため、電子の注入側となる中間層の浮遊ゲート電極側または制御ゲート電極側で電界が緩和され難い。この結果、データの書き込み時およびデータの消去時において注入電子のトンネル確率が下がり難く、リーク電流が流れ易い。これに対して、図９（ａ），（ｂ）に示すように、本実施形態に係る不揮発性メモリー１においては、データの書き込み時およびデータの消去時ともに上下各アルミナ膜１４，１６の中央部に形成された酸化ハフニウム層１５に電子がトラップされ易く、中間層２４にエネルギー障壁が形成され易い。このため、電子の注入側となる中間層２４の浮遊ゲート電極７側または制御ゲート電極９側で電界が緩和され易い。この結果、データの書き込み時およびデータの消去時において注入電子のトンネル確率が下がり、リーク電流が流れ難くなる。
【００３７】
また、図１０には、絶縁膜の電気容量と絶縁膜に印加されるゲート電圧との関係を表わすＣＶカーブ（閾値の変動）を絶縁膜の種類ごとにグラフにして示す。具体的には、図１０には、シリコン酸化膜よりも比誘電率が高い絶縁膜をシリコン基板上に堆積させて形成した図示しないＭＩＳキャパシタに、データの書き込み動作相当の電界ストレスを印加した際の、絶縁膜にトラップされた電子によるＣＶカーブのシフト状態を絶縁膜の種類ごとにグラフにして示す。図１０中矢印で示すように、ＭＩＳキャパシタにデータの書き込み動作相当の電界ストレスを印加すると、ＣＶカーブ（閾値）は正電圧側にシフトする。図１０中破線のグラフで示すように、電荷トラップ密度が小さい絶縁膜をＭＩＳキャパシタに用いた場合、図１０中実線のグラフで示す初期状態のＣＶカーブに対して、電界ストレス印加後のＣＶカーブはあまり大きく正電圧側にシフトしない。これに対して、図１０中一点鎖線のグラフで示すように、電荷トラップ密度が大きい絶縁膜をＭＩＳキャパシタに用いた場合、電荷トラップ密度が小さい絶縁膜をＭＩＳキャパシタに用いた場合に比べて、図１０中実線のグラフで示す初期状態のＣＶカーブに対して、電界ストレス印加後のＣＶカーブは大きく正電圧側にシフトする。
【００３８】
以上説明したように、この第１実施形態によれば、電荷トラップ層２４中の厚さ方向中央部に局所的に電荷を集中させてトラップする。これにより、メモリーセル１０へのデータの書き込み時およびメモリーセル１０内のデータの消去時ともに、電荷トラップ層２４にトラップされた電荷から浮遊ゲート電極（電荷蓄積層）７および制御ゲート電極９までの距離を略同じ間隔に安定して保つことができる。この結果、本実施形態に係る不揮発性メモリー１では、従来では両立させることが殆ど不可能であったメモリーセル１０が電荷を保持している間の電荷のデトラップ現象の抑制とリーク電流の低減とを両立させることができるという、所望のメモリーセル特性を得ることができる。したがって、本実施形態によれば、メモリーセル１０の電気的特性の向上が図られた不揮発性メモリー１およびその製造方法を提供することができる。
【００３９】
また、前述したように、本実施形態によれば、電極間絶縁膜８をより薄膜化しつつ、リーク電流の増大や絶縁耐圧の劣化を抑制若しくは低減することができる。すなわち、本実施形態によれば、メモリーセル１０、ひいては不揮発性メモリー１の電気的特性を向上させつつ、それらのサイズをコンパクト化することができる。
【００４０】
（第２の実施の形態）
次に、本願発明に係る第２実施形態について図１１（ａ），（ｂ）および図１２を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００４１】
本実施形態は、不揮発性半導体記憶装置が備えるメモリーセルの電極間絶縁膜の構造が第１実施形態に係る電極間絶縁膜８の構造と異なっているだけであり、その他は同じである。具体的には、本実施形態に係る電極間絶縁膜と第１実施形態に係る電極間絶縁膜８とは、電荷トラップ層である３層の中間層の構造が異なっているだけである。以下、具体的に説明する。
【００４２】
先ず、図１１（ａ），（ｂ）に示すように、電極間絶縁膜３１を形成する工程の前工程としてシリコン基板２の表層部の複数箇所に素子分離領域５を形成する工程までは、第１実施形態において図２（ａ），（ｂ）〜図４（ａ），（ｂ）を参照しつつ説明した工程と同様の工程を実行する。続けて、第１実施形態と同様の工程により、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面を覆って、本実施形態に係る電極間絶縁膜３１を設ける。
【００４３】
具体的には、図１１（ａ），（ｂ）に示すように、先ず、第１実施形態と同じく膜厚が約３ｎｍの下層シリコン酸化膜１３を各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面上に成膜する。続けて、下層アルミナ膜３２を下層シリコン酸化膜１３の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍの下層アルミナ膜１４を成膜したのに対して、本実施形態では膜厚が約１．１ｎｍの下層アルミナ膜３２を成膜する。続けて、第１実施形態と同じく膜厚が約０．４ｎｍの酸化ハフニウム膜１５を下層アルミナ膜３２の表面上に成膜する。続けて、上層アルミナ膜３３を酸化ハフニウム膜１５の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍの上層アルミナ膜１６を成膜したのに対して、本実施形態では膜厚が約２．５ｎｍの上層アルミナ膜３３を成膜する。続けて、第１実施形態と同じく膜厚が約３ｎｍの上層シリコン酸化膜１７を上層アルミナ膜３３の表面上に成膜する。
【００４４】
これまでの工程により、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面に、下層シリコン酸化膜１３、下層アルミナ膜３２、酸化ハフニウム膜１５、上層アルミナ膜３３、および上層シリコン酸化膜１７の５層の積層絶縁膜からなる電極間絶縁膜３１の基礎が形成される。本実施形態の電極間絶縁膜３１全体の膜厚は、第１実施形態の電極間絶縁膜８全体の膜厚と同じく、約１０ｎｍとなる。また、本実施形態の中間層（電荷トラップ層）３４は、下層アルミナ膜３２、酸化ハフニウム膜１５、および上層アルミナ膜３３により構成される。
【００４５】
前述したように、本実施形態においては、下層シリコン酸化膜１３と上層シリコン酸化膜１７とは、第１実施形態と同様にそれぞれ同じ膜厚に形成されている。それとともに、酸化ハフニウム膜１５も第１実施形態と同じ膜厚に形成されている。これに対して、本実施形態の下層アルミナ膜３２は、第１実施形態の下層アルミナ膜１４に比べて約０．７ｎｍ薄く形成されている。それとともに、本実施形態の上層アルミナ膜３３は、第１実施形態の上層アルミナ膜１６に比べて約０．７ｎｍ厚く形成されている。このため、本実施形態の酸化ハフニウム膜１５は、第１実施形態の酸化ハフニウム膜１５に比べて、電極間絶縁膜３１および中間層３４の膜厚方向の中央部から約０．７ｎｍ浮遊ゲート電極７側に近寄って形成されている。
【００４６】
続けて、図１１（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、多結晶シリコン層（ポリシリコン層）１８を上層シリコン酸化膜１７の表面上に成膜する。続けて、同じく第１実施形態と同様の工程により、タングステンシリサイド層１９を多結晶シリコン層１８の表面上に成膜する。本実施形態においても、多結晶シリコン層１８／タングステンシリサイド層１９の２層構造からなる制御ゲート電極９の全体の厚さ（高さ）は、第１実施形態と同様に約１００ｎｍとする。
【００４７】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１実施形態と同様に層間絶縁膜やビット線等を公知の技術を用いて形成する。これにより、図１１（ａ），（ｂ）に示すメモリーセル構造を有する本実施形態の不揮発性メモリーが製造される。
【００４８】
前述したように、本実施形態の酸化ハフニウム膜１５は、第１実施形態の酸化ハフニウム膜１５に比べて、電極間絶縁膜３１および電荷トラップ層３４の膜厚方向の中央部から約０．７ｎｍ浮遊ゲート電極７側に近寄って形成されている。したがって、本実施形態の電荷トラップ密度は、第１実施形態の電荷トラップ密度に比べて、電極間絶縁膜３１および電荷トラップ層３４の厚さ方向に沿ってその中央部から約０．７ｎｍ浮遊ゲート電極７寄りで最大値をとる。このような構造からなる電荷トラップ層３４、特に主電荷トラップ層である酸化ハフニウム層１５に電荷がトラップされることにより、第１実施形態と同様に、メモリーセルへのデータの書き込み時、あるいはメモリーセル内のデータの消去時におけるリーク電流を低減することができる。特に、前述した構造からなる本実施形態の電荷トラップ層３４は、第１実施形態の電荷トラップ層２４に比べて、メモリーセルへのデータの書き込み時に浮遊ゲート電極７の角部においてリーク電流が増大するのをより効果的に抑制することができる。この結果、第１実施形態と同様に、メモリーセルの動作速度をより高速化できるとともにメモリーウィンドウを広げることもできる。
【００４９】
また、前述したように、本実施形態においては、主電荷トラップ層となる酸化ハフニウム層１５が、第１実施形態に比べて、制御ゲート電極９から約０．７ｎｍ距離を遠く離されて形成される。これにより、本実施形態においては、メモリーセルへのデータの書き込み後のデータ保持時における電荷のデトラップ現象も、第１実施形態に比べてより低減させることができる。これは、メモリーセルの閾値変動の抑制にも有効となる。
【００５０】
次に、図１２を参照しつつ、上下各アルミナ膜３２，３３の中央部よりも浮遊ゲート電極７側に寄せて酸化ハフニウム層１５を形成することで、メモリーセルへのデータの書き込み時に浮遊ゲート電極７の角部においてリーク電流が増大するのを抑制できる理由について説明する。図１２は、第１実施形態において参照した図９（ａ）と同様に、上下各アルミナ膜１４，１６の中央部から約０．７ｎｍ浮遊ゲート電極７寄りに酸化ハフニウム層１５を形成する電極間絶縁膜３１を備える本実施形態に係る不揮発性メモリーへのデータの書き込み時におけるエネルギーバンドの状態を模式的に示す図である。
【００５１】
酸化ハフニウム層１５に電子がトラップされることで、メモリーセルへのデータの書き込み時に電子の注入側である浮遊ゲート電極７側で電界が緩和される。ここで、図１２と図９（ａ）との比較から明らかなように、前述した構造からなる本実施形態の主電荷トラップ層（中間層）である酸化ハフニウム層１５のエネルギーバンドが、第１実施形態酸化ハフニウム層１５のエネルギーバンドに比べて高くなっていることが分かる。すなわち、本実施形態の電極間絶縁膜３１は、第１実施形態の電極間絶縁膜８に比べて、浮遊ゲート電極７側における電界緩和効果がより大きいことが分かる。したがって、本実施形態によれば、メモリーセルへのデータの書き込み時における浮遊ゲート電極７の角部での電界集中を、第１実施形態に比べてより緩和することができる。この結果、メモリーセルへのデータの書き込み時に浮遊ゲート電極７の角部においてリーク電流が増大するのを、第１実施形態に比べてより抑制することができる。
【００５２】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、電荷トラップ層３４中の厚さ方向中央部より電荷蓄積層（浮遊ゲート電極）７寄りに局所的に電荷を集中させてトラップする。これにより、本実施形態では、第１実施形態と同様に、メモリーセルが電荷を保持している間の電荷のデトラップ現象を抑制しつつ、メモリーセルへのデータの書き込み時における電荷蓄積層７の角部でのリーク電流を低減させることができるという、所望のメモリーセル特性を得ることができる。
【００５３】
（第３の実施の形態）
次に、本願発明に係る第３実施形態について図１３（ａ），（ｂ）および図１４を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００５４】
本実施形態は、第２実施形態と同様に、不揮発性半導体記憶装置が備えるメモリーセルの電極間絶縁膜の構造が第１実施形態に係る電極間絶縁膜８の構造と異なっているだけであり、その他は同じである。具体的には、本実施形態に係る電極間絶縁膜と第１実施形態に係る電極間絶縁膜８とは、電荷トラップ層である３層の中間層の構造が異なっているだけである。以下、具体的に説明する。
【００５５】
先ず、図１３（ａ），（ｂ）に示すように、電極間絶縁膜４１を形成する工程の前工程としてシリコン基板２の表層部の複数箇所に素子分離領域５を形成する工程までは、第１実施形態において図２（ａ），（ｂ）〜図４（ａ），（ｂ）を参照しつつ説明した工程と同様の工程を実行する。続けて、第１実施形態と同様の工程により、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面を覆って、本実施形態に係る電極間絶縁膜４１を設ける。
【００５６】
具体的には、図１３（ａ），（ｂ）に示すように、先ず、第１実施形態と同じく膜厚が約３ｎｍの下層シリコン酸化膜１３を各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面上に成膜する。続けて、下層アルミナ膜４２を下層シリコン酸化膜１３の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍの下層アルミナ膜１４を成膜したのに対して、本実施形態では膜厚が約２．５ｎｍの下層アルミナ膜４２を成膜する。続けて、第１実施形態と同じく膜厚が約０．４ｎｍの酸化ハフニウム膜１５を下層アルミナ膜４２の表面上に成膜する。続けて、上層アルミナ膜４３を酸化ハフニウム膜１５の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍの上層アルミナ膜１６を成膜したのに対して、本実施形態では膜厚が約１．１ｎｍの上層アルミナ膜４３を成膜する。続けて、第１実施形態と同じく膜厚が約３ｎｍの上層シリコン酸化膜１７を上層アルミナ膜３３の表面上に成膜する。
【００５７】
これまでの工程により、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面に、下層シリコン酸化膜１３、下層アルミナ膜４２、酸化ハフニウム膜１５、上層アルミナ膜４３、および上層シリコン酸化膜１７の５層の積層絶縁膜からなる電極間絶縁膜４１の基礎が形成される。本実施形態の電極間絶縁膜４１全体の膜厚は、第１実施形態の電極間絶縁膜８および第２実施形態の電極間絶縁膜のそれぞれの全体の膜厚と同じく、約１０ｎｍとなる。また、本実施形態の中間層（電荷トラップ層）４４は、下層アルミナ膜４２、酸化ハフニウム膜１５、および上層アルミナ膜４３により構成される。
【００５８】
前述したように、本実施形態においては、下層シリコン酸化膜１３と上層シリコン酸化膜１７とは、第１および第２の各実施形態と同様にそれぞれ同じ膜厚に形成されている。それとともに、酸化ハフニウム膜１５も第１および第２の各実施形態と同じ膜厚に形成されている。これに対して、本実施形態の下層アルミナ膜４２は、第２実施形態の下層アルミナ膜３２とは反対に、第１実施形態の下層アルミナ膜１４に比べて約０．７ｎｍ厚く形成されている。それとともに、本実施形態の上層アルミナ膜４３は、第２実施形態の上層アルミナ膜３３とは反対に、第１実施形態の上層アルミナ膜１６に比べて約０．７ｎｍ薄く形成されている。このため、本実施形態の酸化ハフニウム膜１５は、第２実施形態の酸化ハフニウム膜１５とは反対に、第１実施形態の酸化ハフニウム膜１５に比べて、電極間絶縁膜３１および中間層３４の膜厚方向の中央部から約０．７ｎｍ制御ゲート電極９側に近寄って形成されている。
【００５９】
続けて、図１１（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、多結晶シリコン層（ポリシリコン層）１８を上層シリコン酸化膜１７の表面上に成膜する。続けて、同じく第１実施形態と同様の工程により、タングステンシリサイド層１９を多結晶シリコン層１８の表面上に成膜する。本実施形態においても、多結晶シリコン層１８／タングステンシリサイド層１９の２層構造からなる制御ゲート電極９の全体の厚さ（高さ）は、第１および第２の各実施形態と同様に約１００ｎｍとする。
【００６０】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１および第２の各実施形態と同様に層間絶縁膜やビット線等を公知の技術を用いて形成する。これにより、図１３（ａ），（ｂ）に示すメモリーセル構造を有する本実施形態の不揮発性メモリーが製造される。
【００６１】
前述したように、本実施形態の酸化ハフニウム膜１５は、第２実施形態の酸化ハフニウム膜１５とは反対に、第１実施形態の酸化ハフニウム膜１５に比べて、電極間絶縁膜３１および電荷トラップ層３４の膜厚方向の中央部から約０．７ｎｍ制御ゲート電極９側に近寄って形成されている。したがって、本実施形態の電荷トラップ密度は、第２実施形態の電荷トラップ密度とは反対に、第１実施形態の電荷トラップ密度に比べて、電極間絶縁膜３１および電荷トラップ層３４の厚さ方向に沿ってその中央部から約０．７ｎｍ制御ゲート電極９寄りで最大値をとる。このような構造からなる電荷トラップ層４４、特に主電荷トラップ層である酸化ハフニウム層１５に電荷がトラップされることにより、第１実施形態と同様に、メモリーセルへのデータの書き込み時、あるいはメモリーセル内のデータの消去時におけるリーク電流を低減することができる。特に、前述した構造からなる本実施形態の電荷トラップ層４４は、第１および第２の各実施形態の電荷トラップ層２４，３４に比べて、メモリーセル内のデータの消去時に制御ゲート電極９の角部においてリーク電流が増大するのをより効果的に抑制することができる。この結果、第１および第２の各実施形態と同様に、メモリーセルの動作速度をより高速化できるとともにメモリーウィンドウを広げることもできる。
【００６２】
また、前述したように、本実施形態においては、主電荷トラップ層となる酸化ハフニウム層１５が、第２実施形態とは反対に、第１実施形態に比べて、浮遊ゲート電極７から約０．７ｎｍ距離を遠く離されて形成される。これにより、本実施形態においては、メモリーセル内のデータの消去後のデータ保持時における電荷のデトラップ現象も、第１および第２の各実施形態に比べてより低減させることができる。これは、メモリーセルの閾値変動の抑制にも有効となる。
【００６３】
次に、図１４を参照しつつ、上下各アルミナ膜３２，３３の中央部よりも制御ゲート電極９側に寄せて酸化ハフニウム層１５を形成することで、メモリーセル内のデータの消去時に浮遊ゲート電極７の角部においてリーク電流が増大するのを抑制できる理由について説明する。図１４は、第１実施形態において参照した図９（ｂ）と同様に、上下各アルミナ膜１４，１６の中央部から約０．７ｎｍ制御ゲート電極９寄りに酸化ハフニウム層１５を形成する電極間絶縁膜４１を備える本実施形態に係る不揮発性メモリー内のデータの消去時におけるエネルギーバンドの状態を模式的に示す図である。
【００６４】
酸化ハフニウム層１５に電子がトラップされることで、メモリーセル内のデータの消去時に電子の注入側となる制御ゲート電極９側で電界が緩和される。ここで、図１４と図９（ｂ）との比較から明らかなように、前述した構造からなる本実施形態の主電荷トラップ層である酸化ハフニウム層１５のエネルギーバンドが、第１実施形態酸化ハフニウム層１５のエネルギーバンドに比べて高くなっていることが分かる。すなわち、本実施形態の電極間絶縁膜４１は、第１実施形態の電極間絶縁膜８に比べて、制御ゲート電極９側における電界緩和効果がより大きいことが分かる。したがって、本実施形態によれば、メモリーセル内のデータの消去時における制御ゲート電極９の角部での電界集中を、第１実施形態に比べてより緩和することができる。この結果、メモリーセル内のデータの消去時に制御ゲート電極９の角部においてリーク電流が増大するのを、第１実施形態に比べてより抑制することができる。
【００６５】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、電荷トラップ層４４中の厚さ方向中央部より制御ゲート電極９寄りに局所的に電荷を集中させてトラップする。これにより、本実施形態では、第１および第２の各実施形態と同様に、メモリーセルが電荷を保持している間の電荷のデトラップ現象を抑制しつつ、メモリーセル内のデータの消去時における制御ゲート電極９の角部でのリーク電流を低減させることができるという、所望のメモリーセル特性を得ることができる。
【００６６】
（第４の実施の形態）
次に、本願発明に係る第４実施形態について図１５（ａ），（ｂ）〜図１７を参照しつつ説明する。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、図１５（ａ），（ｂ）〜図１７は、全て不揮発性メモリーが備えるワード線（制御ゲート電極）９の長手方向（チャネル幅方向）に沿って示す断面図である。
【００６７】
本実施形態は、第２および第３の各実施形態と同様に、不揮発性半導体記憶装置が備えるメモリーセルの電極間絶縁膜の構造が第１実施形態に係る電極間絶縁膜８の構造と異なっているだけであり、その他は同じである。具体的には、本実施形態に係る電極間絶縁膜と第１実施形態に係る電極間絶縁膜８とは、電荷トラップ層である３層の中間層の構造が異なっているだけである。以下、具体的に説明する。
【００６８】
先ず、図１５（ａ）に示すように、電極間絶縁膜を形成する工程の前工程としてシリコン基板２の表層部の複数箇所に素子分離領域５を形成する工程までは、第１実施形態において図２（ａ），（ｂ）〜図４（ａ），（ｂ）を参照しつつ説明した工程と同様の工程を実行する。続けて、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面を覆って、本実施形態に係る電極間絶縁膜を設ける。
【００６９】
具体的には、図１５（ａ）に示すように、先ず、第１実施形態と同様の工程により、第１実施形態と同じく膜厚が約３ｎｍの下層シリコン酸化膜１３を各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面上に成膜する。続けて、同じく第１実施形態と同様の工程により、下層アルミナ膜５１を下層シリコン酸化膜１３の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍ均一の下層アルミナ膜１４を成膜したのに対して、本実施形態では、下層シリコン酸化膜１３の各凹部を埋めるとともに下層シリコン酸化膜１３の各凸部の表面を覆う高さに達するまで下層アルミナ膜５１を下層シリコン酸化膜１３の表面上に堆積させる。この後、例えばＣＭＰ法により、下層アルミナ膜５１の上面（表面）を平坦化する。この際、下層アルミナ膜５１のうち各リンドープ多結晶シリコン層７の上面の上方に位置する部分の膜厚が、平坦化された後においては、第１実施形態と同様に約１．８ｎｍとなるようにＣＭＰ工程を実行する。
【００７０】
続けて、平坦化された下層アルミナ膜５１の上面上に、下層アルミナ膜５１を加工するための第３のレジストマスク５２を設ける。続けて、この第３のレジストマスクをパターニングして、下層アルミナ膜５１の上面のうち各リンドープ多結晶シリコン層７の上方を覆い、かつ、各素子分離領域５の上方を露出する第３のレジストパターン５２を形成する。
【００７１】
次に、図１５（ｂ）に示すように、第３のレジストパターン５２に基づいて下層アルミナ膜４２をエッチングして、下層アルミナ膜５１の内部の下層シリコン酸化膜１３の各凹部に対応する位置に複数個の凹部５３を形成する。具体的には、各リンドープ多結晶シリコン層７の上面から各素子分離領域５の上面に向かうに連れて深さがより深くなる逆テーパーが付けられた凹部５３を、下層アルミナ膜５１の内部の下層シリコン酸化膜１３の各凹部に対応する位置に複数個形成する。ここでは、各凹部５３は、それらの側面５３ａがリンドープ多結晶シリコン層７の上面から各素子分離領域５の上面に向かって斜め下向きに傾けられた逆台形状に形成する。この結果、各リンドープ多結晶シリコン層７の制御ゲート電極（電極間絶縁膜）と対向し合う側の各角部７ａから各凹部５３の側面（傾斜面）５３ａを構成する下層アルミナ膜５１の上面までの間隔は、各リンドープ多結晶シリコン層７の上面からその上方の下層アルミナ膜５１の上面までの間隔よりも小さくなる。
【００７２】
また、各凹部５３の最も低い部分である底部５３ｂは、各リンドープ多結晶シリコン層７の上面よりも低い位置に形成される。ただし、この際、各リンドープ多結晶シリコン層７の制御ゲート電極と対向する側の各角部７ａ上の下層シリコン酸化膜１３は、各凹部５３内に露出させず、下層アルミナ膜５１により覆われたままとする。
【００７３】
なお、前述した形状を有する各凹部５３は、例えば第３のレジストパターン５２から露出している各素子分離領域５上の下層アルミナ膜５１に対して、ウェットエッチング等の等方性エッチングを施すことにより容易に形成することができる。あるいは、各リンドープ多結晶シリコン層７の制御ゲート電極と対向し合う側の各角部７ａに対してそれらの斜め上方から、第３のレジストパターン５２から露出している各素子分離領域５上の下層アルミナ膜５１に向けてドライエッチング等の異方性エッチング用のエッチングガスを供給することにより容易に形成することができる。各凹部５３を形成した後、第３のレジストパターン（第３のレジストマスク）５２を下層アルミナ膜５１の上面上から剥離させて除去する。
【００７４】
次に、図１６（ａ）に示すように、第１実施形態と同様の工程により、逆台形状の各凹部５３が形成された下層アルミナ膜５１の上面上に膜厚が約０．４ｎｍの酸化ハフニウム膜５４を成膜する。これにより、各リンドープ多結晶シリコン層７の上面から各素子分離領域５の上面に向かうに連れて上面の位置が低くなる逆テーパーが付けられた部分５４ａを有する酸化ハフニウム膜５４を下層アルミナ膜５１の上面上に形成する。したがって、本実施形態の酸化ハフニウム膜５４は、前述した各凹部５３の側面５３ａに沿って、各リンドープ多結晶シリコン層７の上面から各素子分離領域５の上面に向かって斜め下向きに傾けられた傾斜部分５４ａを有している。
【００７５】
この結果、各リンドープ多結晶シリコン層７の制御ゲート電極と対向し合う側の各角部７ａから酸化ハフニウム膜５４の傾斜部分５４ａまでの間隔は、各リンドープ多結晶シリコン層７の上面からその上方の酸化ハフニウム膜５４の傾斜部分５４ａを除く最も高い平坦部分５４ｂまでの間隔よりも小さくなる。すなわち、本実施形態の酸化ハフニウム膜５４は、各リンドープ多結晶シリコン層７の制御ゲート電極と対向し合う側の各角部７ａ以外の位置から各角部７ａに向かうに連れて、各角部７ａにより近づく形状に形成される。また、酸化ハフニウム膜５４の傾斜部分５４ａおよび最も高い平坦部分５４ｂを除く、酸化ハフニウム膜５４の最も低い平坦部分５４ｃは、各リンドープ多結晶シリコン層７の上面よりも低い位置に形成される。
【００７６】
続けて、同じく第１実施形態と同様の工程により、上層アルミナ膜５５を酸化ハフニウム膜５４の表面上に成膜する。ただし、第１実施形態では膜厚が約１．８ｎｍ均一の上層アルミナ膜１６を成膜したのに対して、本実施形態では、表面を酸化ハフニウム膜５４により覆われた下層アルミナ膜５１の各凹部５３を埋めるとともに下層アルミナ膜５１の各凸部の表面を覆う高さに達するまで上層アルミナ膜５５を酸化ハフニウム膜５４の表面上に堆積させる。この後、例えばＣＭＰ法により、上層アルミナ膜５５の上面（表面）を平坦化する。この際、上層アルミナ膜５５のうち各リンドープ多結晶シリコン層７の上面の上方に位置する部分の膜厚が、平坦化された後においては、第１実施形態と同様に約１．８ｎｍとなるようにＣＭＰ工程を実行する。
【００７７】
続けて、平坦化された上層アルミナ膜５５の上面上に、上層アルミナ膜５５を加工するための第４のレジストマスク５６を設ける。続けて、この第４のレジストマスク５６をパターニングして、上層アルミナ膜５５の上面のうち各リンドープ多結晶シリコン層７の上面および各リンドープ多結晶シリコン層７の制御ゲート電極と対向し合う側の各角部７ａを覆い、かつ、各素子分離領域５の中央部の上方を露出する第４のレジストパターン５６を形成する。
【００７８】
次に、図１６（ｂ）に示すように、例えばＲＩＥ法により第４のレジストパターン５６に基づいて上層アルミナ膜５５をエッチングして、下層アルミナ膜５１の各凹部５３に対応する位置に複数個の凹部５７を形成する。具体的には、各素子分離領域５の中央部の上方において、酸化ハフニウム膜５４の最も低い平坦部分５４ｃ付近まで届く深さを有する複数個の凹部５７を形成する。この際、酸化ハフニウム膜５４の傾斜部分５４ａは、各凹部５７内に露出させず、上層アルミナ膜５５により覆われたままとする。各凹部５７を形成した後、第４のレジストパターン（第４のレジストマスク）５６を上層アルミナ膜５５の上面上から剥離させて除去する。
【００７９】
次に、図１７に示すように、各凹部５７が形成された上層アルミナ膜５５の表面上に、第１実施形態と同様の工程により、第１実施形態と同じく膜厚が約３ｎｍの上層シリコン酸化膜１７を成膜する。
【００８０】
これまでの工程により、各リンドープ多結晶シリコン層７の表面および各素子分離領域５の表面に、下層シリコン酸化膜１３、下層アルミナ膜５１、酸化ハフニウム膜５４、上層アルミナ膜５５、および上層シリコン酸化膜１７の５層の積層絶縁膜からなる電極間絶縁膜５８の基礎が形成される。また、本実施形態の中間層（電荷トラップ層）５９は、下層アルミナ膜５１、酸化ハフニウム膜５４、および上層アルミナ膜５５により構成される。
【００８１】
続けて、図１７に示すように、第１実施形態と同様の工程により、上層アルミナ膜５５に形成された各凹部５７の内部を埋め込みつつ、多結晶シリコン層（ポリシリコン層）１８を上層シリコン酸化膜１７の表面上に成膜する。続けて、同じく第１実施形態と同様の工程により、タングステンシリサイド層１９を多結晶シリコン層１８の表面上に成膜する。このような工程によれば、多結晶シリコン層１８（制御ゲート電極９）が有する各角部のうち、シリコン基板２に向かって突出する側の各角部１８ａ（９ａ）が酸化ハフニウム膜５４の傾斜部分５４ａに近接して形成されている。換言すれば、酸化ハフニウム膜５４の傾斜部分５４ａは、多結晶シリコン層１８（制御ゲート電極９）が有する各角部のうち、シリコン基板２に向かって突出する側の各角部１８ａ（９ａ）に近接して形成される。
【００８２】
また、多結晶シリコン層１８のシリコン基板２に向かって突出する側の各角部９ａは、その下端部が酸化ハフニウム膜５４の傾斜部分５４ａの中間部に位置して形成される。すなわち、多結晶シリコン層１８のシリコン基板２に向かって突出する側の各角部１８ａは、その下端部が酸化ハフニウム膜５４の傾斜部分５４ａおよび最も低い平坦部分５４ｃを除く酸化ハフニウム膜５４の最も高い平坦部分５４ｂよりも低い位置に形成される。換言すれば、酸化ハフニウム膜５４の傾斜部分５４ａおよび最も低い平坦部分５４ｃを除く、酸化ハフニウム膜５４の最も高い平坦部分５４ｂは、多結晶シリコン層１８のシリコン基板２に向かって突出する側の各角部１８ａの下端部よりも高い位置に形成される。
【００８３】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１および第２の各実施形態と同様に層間絶縁膜やビット線等を公知の技術を用いて形成する。これにより、図１７に示すメモリーセル構造を有する本実施形態の不揮発性メモリーが製造される。
【００８４】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、第１実施形態では、電極間絶縁膜８の中間層２４内の主電荷トラップ層（酸化ハフニウム膜）１５を、浮遊ゲート電極７と制御ゲート電極９との間の中央部に形成した。そして、第２および第３の各実施形態では、電極間絶縁膜３１，４１の中間層３４，４４内の主電荷トラップ層１５を、それぞれ全体的に浮遊ゲート電極７と制御ゲート電極９との間の中央部から浮遊ゲート電極７寄りに、もしくは制御ゲート電極９寄りに近づけて形成した。
【００８５】
これに対して、本実施形態では、前述したように、各リンドープ多結晶シリコン層（浮遊ゲート電極）７の制御ゲート電極９（電極間絶縁膜５８）と対向し合う側の各角部７ａ付近では、電極間絶縁膜５８の中間層５９内の主電荷トラップ層５４を、浮遊ゲート電極７と制御ゲート電極９との間の中央部からリンドープ多結晶シリコン層７寄りに近づけて形成する。それとともに、多結晶シリコン層１８（制御ゲート電極９）のシリコン基板２に向かって突出する側の各角部１８ａ（９ａ）付近では、主電荷トラップ層５４を、浮遊ゲート電極７と制御ゲート電極９との間の中央部から多結晶シリコン層１８寄りに近づけて形成する。そして、各リンドープ多結晶シリコン層（浮遊ゲート電極）７の制御ゲート電極９と対向し合う側の各角部７ａ付近および多結晶シリコン層１８（制御ゲート電極９）のシリコン基板２に向かって突出する側の各角部１８ａ（９ａ）付近を除いては、主電荷トラップ層５４を、第１実施形態と同様に、浮遊ゲート電極７と制御ゲート電極９との間の中央部に形成する。
【００８６】
このような構成によれば、第２および第３の各実施形態の効果を併せて得ることができる。すなわち、本実施形態によれば、メモリーセルへのデータの書き込み時における浮遊ゲート電極７の角部でのリーク電流およびメモリーセル内のデータの消去時における制御ゲート電極９の角部でのリーク電流を、とともに第１実施形態よりも低減させることができるという、極めて優れた効果を得ることができる。
【００８７】
なお、本願発明に係る不揮発性半導体記憶装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００８８】
例えば、第１〜第４の各実施形態においては、上下２層の各アルミナ膜１４，１６，３２，３３，４２，４３，５１，５５の中間部に主要な電荷トラップ層となる酸化ハフニウム層１５，５４を挟むことで、電極間絶縁膜８，３１，４１，５８の電荷トラップ層（中間層）２４，３４，４４，５９を形成している。しかし、中間層の構成や形成方法は、これらには限定されない。中間層の構成や形成方法は、電荷トラップ密度の多い膜と電荷トラップ密度の少ない膜との組み合わせであれば、他の材料を用いてもよく、また他の形成方法でもよい。
【００８９】
一般に、ＩＶ−Ａ族の元素であるハフニウム（Ｈｆ）の酸化物である酸化ハフニウムはバルク中に酸素欠損等の欠陥を多く含み、高い電荷トラップ密度を有する。このため、第１〜第４の各実施形態のように主たる電荷トラップ層として用いるのに適している。ところが、本願発明者らが調べた結果によれば、主たる電荷トラップ層は、ハフニウム以外の他のＩＶ−Ａ族の元素を含む酸化物を用いて形成しても酸化ハフニウムと同様の効果を得られることが判明した。このような元素としては、例えばジルコニウム（Ｚｒ）やチタン（Ｔｉ）などが挙げられる。また、主たる電荷トラップ層は、ＩＶ−Ａ族以外にも、例えばIII−Ａ族やＶ−Ａ族の元素を含む酸化物を用いて形成しても酸化ハフニウムと同様の効果を得られることが分かった。このような元素としては、例えばIII−Ａ族の元素であればランタン（Ｌａ）などが挙げられる。また、Ｖ−Ａ族の元素であればタンタル（Ｔａ）などが挙げられる。また、酸化ハフニウムの代わりに、例えばシリコン窒化膜（ＳｉＮ膜）のようにシリコンおよび窒素（Ｎ）を含む膜を用いて主たる電荷トラップ層を形成しても、第１〜第４の各実施形態と同様の効果を得られることが分かった。
【００９０】
また、中間層内の主たる電荷トラップ層の形成方法は、前述したＡＬＤ法には限定されない。主たる電荷トラップ層は、他の方法によって形成してもよい。例えば、主たる電荷トラップ層を、アルミナ膜の中央部をラジカル窒化するなどして形成してもよい。また、より好ましくは、主たる電荷トラップ層を孤立した島形状に形成してアイランド化することにより、電荷保持特性をさらに向上させることができる。
【００９１】
また、第１〜第４の各実施形態では、主に電荷蓄積層に浮遊ゲート電極７を用いる不揮発性メモリー１、およびその電極間絶縁膜８，３１，４１について説明したが、これには限定されない。本願発明は、例えば、電荷蓄積層をリンドープ多結晶シリコン層７に代えて絶縁膜の一種であるシリコン窒化膜を用いて形成するとともに、制御ゲート電極を金属（導電体）で形成する、いわゆるＭＯＮＯＳ型構造の不揮発性メモリーにも適用可能である。そして、本願発明に係る電極間絶縁膜８，３１，４１は、ＭＯＮＯＳ型不揮発性メモリーにおける電荷ブロック絶縁膜にも適用可能である。
【００９２】
また、上下各シリコン酸化膜１３，１７と浮遊ゲート電極９および制御ゲート電極９との界面に窒化膜を設けることにより、電極間絶縁膜８，３１，４１，５８のバーズビークを抑制しても構わない。このような構成は、上下各シリコン酸化膜１３，１７のバーズビークの抑制に特に有効である。
【００９３】
さらに、第４実施形態の各凹部５３の形状は、前述した逆台形状に限定されない。各凹部５３は、側面および底面が湾曲した、いわゆるボウル形状に形成されても構わない。それとともに、各凹部５３が形成された下層アルミナ膜５１を覆って形成される酸化ハフニウム膜（第４の絶縁膜）５４の形状も、前述したような直線をその中間部分の複数箇所で折り曲げた折れ線形状には限定されない。酸化ハフニウム膜５４は、例えば、その全体が上向きに凸な曲線と下向きに凸な曲線とを交互に滑らかに繋ぎ合わせられた、いわゆる波形状に代表されるような曲線形状に形成されても構わない。酸化ハフニウム膜５４は、少なくとも、浮遊ゲート電極７の制御ゲート電極９と対向し合う側の各角部７ａ付近では浮遊ゲート電極７と制御ゲート電極９との間の中央部から浮遊ゲート電極７寄りに近づけて形成されるとともに、制御ゲート電極９のシリコン基板２に向かって突出する側の各角部９ａ付近では、浮遊ゲート電極７と制御ゲート電極９との間の中央部から制御ゲート電極９寄りに近づけて形成されればよい。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態に係る不揮発性半導体記憶装置の構造を概略的に示す断面図。
【図２】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図８】第１実施形態に対する比較例に係る不揮発性半導体記憶装置の書き込み時および消去時におけるエネルギーバンドの状態を模式的に示す図。
【図９】第１実施形態に係る不揮発性半導体記憶装置の書き込み時および消去時におけるエネルギーバンドの状態を模式的に示す図。
【図１０】絶縁膜の電気容量と絶縁膜に印加されるゲート電圧との関係を表わすＣＶカーブを絶縁膜の種類ごとにグラフにして示す図。
【図１１】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】第２実施形態に係る不揮発性半導体記憶装置の書き込み時におけるエネルギーバンドの状態を模式的に示す図。
【図１３】第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１４】第３実施形態に係る不揮発性半導体記憶装置の消去時におけるエネルギーバンドの状態を模式的に示す図。
【図１５】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１６】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００９５】
１…不揮発性メモリー（不揮発性半導体記憶装置）、２…シリコン基板（半導体基板）、６…シリコン酸化膜（ＳｉＯ2 膜、トンネル絶縁膜、第１の絶縁膜）、７…リンドープ多結晶シリコン層（浮遊ゲート電極、電荷蓄積層）、７ａ…浮遊ゲート電極の制御ゲート電極と対向する側の角部（電荷蓄積層の制御ゲート電極と対向する側の角部）、８，３１，４１…電極間絶縁膜、９…制御ゲート電極、１３…下層シリコン酸化膜（ＳｉＯ2 膜、第１層目の電極間絶縁膜、第２の絶縁膜）、９ａ…制御ゲート電極のシリコン基板に向けて突出する側の角部（制御ゲート電極の半導体基板に向けて突出する側の角部）、１４，３２，４２，５１…下層アルミナ膜（Ａｌ2Ｏ3 膜、第２層目の電極間絶縁膜、第３の絶縁膜）、１５，５４…酸化ハフニウム膜（ＨｆＯ2 膜、第３層目の電極間絶縁膜、第４の絶縁膜）、１６，３３，４３，５５…上層アルミナ膜（Ａｌ2Ｏ3 膜、第４層目の電極間絶縁膜、第５の絶縁膜）、１７…上層シリコン酸化膜（ＳｉＯ2 膜、第５層目の電極間絶縁膜、第６の絶縁膜）、１８…多結晶シリコン層（下層制御ゲート電極）、１８ａ…多結晶シリコン層のシリコン基板に向かって突出する側の各角部（制御ゲート電極の半導体基板に向けて突出する側の角部）、１９…タングステンシリサイド層（上層制御ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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