(57)【要約】【課題】本発明は、微細な寸法においてＢｏｔｔｏｍゲートおよびＵｐｐｅｒゲートを位置精度良く形成することが可能な半導体装置の製造方法を提供することを目的とする。【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ５上にパッド酸化膜８とＳｉＮ膜９とを順に形成し、ＳｉＮ膜９の表面からＳＯＩ基板のＳｉＯ2２の所定の位置までエッチングすることによって溝を形成し、少なくとも溝の底面、側面を覆うように保護膜１１を形成し、溝の底面上にＢｏｔｔｏｍゲート電極３を形成し、Ｂｏｔｔｏｍゲート電極３に覆われない溝の側面に形成された保護膜１１を除去し、その際にＢｏｔｔｏｍゲート電極３上にのみダメージを残し、ＳＯＩ基板のＳｉ５からエピタキシャル成長させたＳｉを用いてＢｏｔｔｏｍゲート電極３上にＢｏｔｔｏｍゲート酸化膜４を形成することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に第１の保護膜を形成する工程と、
（ｂ）前記工程（ａ）の後、前記第１の保護膜の表面から前記ＳＯＩ基板の酸化膜の所定の位置までエッチングすることによって溝を形成する工程と、
（ｃ）前記工程（ｂ）の後、少なくとも前記溝の底面、側面を覆うように第２の保護膜を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記溝の底面上に第１のゲート電極を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第１のゲート電極に覆われない前記溝の側面に形成された前記第２の保護膜を除去し、その際に前記第１のゲート電極上にのみダメージを残す工程と、
（ｆ）前記工程（ｅ）の後、前記ＳＯＩ基板のシリコン層からエピタキシャル成長させたシリコンを用いて前記第１のゲート電極上に第１のゲート酸化膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記第１のゲート酸化膜上にシリコン、第２のゲート酸化膜、第２のゲート電極を順に形成する工程と、
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｅ）は、
（ｅ−１）前記第２の保護膜の除去時に形成された前記ＳＯＩ基板のシリコン層のダメージを、ＣＤＥ（ケミカルドライエッチング）処理によって除去する工程
を備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）は、
（ｅ−２）前記保護膜の除去後に形成された前記ＳＯＩ基板のシリコン層および前記第１のゲート電極上のダメージを、高温ＡＰＭ（アンモニア−過酸化水素水）処理で除去する工程と、
（ｅ−３）前記第１のゲート電極上にのみダメージを形成する工程と、
を備える、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｆ）は、
（ｆ−１）前記工程（ｅ）の後、前記第１のゲート電極上にシリコンを前記ＳＯＩ基板のシリコン層からエピタキシャル成長させる工程と、
（ｆ−２）前記工程（ｆ−１）の後、前記シリコンを酸化する工程と、
（ｆ−３）前記工程（ｆ−２）の後、酸化された前記シリコンを所定の膜厚にエッチングする工程と、
を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｆ）は、
（ｆ−４）前記工程（ｅ）の後、前記第１のゲート電極上にシリコンを前記ＳＯＩ基板のシリコン層からエピタキシャル成長させる工程と、
（ｆ−５）前記工程（ｆ−４）の後、前記シリコンを所定の膜厚までエッチングする工程と、
（ｆ−６）前記工程（ｆ−５）の後、前記シリコンを酸化させる工程と、
を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｇ）は、
（ｇ−１）前記第１のゲート酸化膜上に前記シリコンを前記ＳＯＩ基板のシリコン層からエピタキシャル成長させる工程と、
（ｇ−２）前記工程（ｇ−１）の後、前記シリコンの表面を酸化させて前記第２のゲート酸化膜を形成する工程と、
（ｇ−３）前記工程（ｇ−２）の後、前記第２のゲート酸化膜上に前記第２のゲート電極を形成する工程と、
を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１のゲート電極および前記第２のゲート電極は、ポリシリコンであることを特徴とする、請求項１ないし請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の保護膜は、パッド酸化膜と窒化膜との積層よりなることを特徴とする、請求項１ないし請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、セルフアラインによって形成したダブルゲートを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてゲートを２つ形成するダブルゲート構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、チャネルを限りなく薄くしてキャリアの移動度を大きくすることによって高速動作を可能とすることから、次世代のトランジスタとして期待されている。
【０００３】
従来のダブルゲート構造を有するＳＯＩ−ＭＯＳＦＥＴでは、ＳＯＩ基板上にＢｏｔｔｏｍゲートを形成し、Ｂｏｔｔｏｍゲート上にＳｉ、Ｕｐｐｅｒゲートを順に形成していた（例えば、非特許文献１、非特許文献２参照）。
【０００４】
【非特許文献１】Ｓ．Ｙ．Ｌｅｅ、「ＶＬＳＩ  Ｓｙｍｐ  ２００４」、ｐ２００
【非特許文献２】Ｒ．Ｗａｃｑｅｚ、「ＳＳＤＭ  ２００６」、ｐ−３−１８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のダブルゲート構造を有するＳＯＩ−ＭＯＳＦＥＴは、露光装置の性能、製造工程中での膜ストレスや熱歪が原因となって、ＢｏｔｔｏｍゲートとＵｐｐｅｒゲートとが横方向にずれてしまい、ＢｏｔｔｏｍゲートおよびＵｐｐｅｒゲートを位置精度良く形成することが困難であった。そのため、両ゲートによる電界がそれぞれ異なるチャネル領域に印加されるため、所望の性能を発揮することができなかった。また、従来では大きなパターンによってダブルゲートを形成していた。
【０００６】
本発明は、これらの問題を解決するためになされたもので、微細な寸法においてＢｏｔｔｏｍゲート電極およびＵｐｐｅｒゲート電極を位置精度良く形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の一実施形態による半導体装置の製造方法は、（ａ）ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に第１の保護膜を形成する工程と、（ｂ）工程（ａ）の後、第１の保護膜の表面からＳＯＩ基板の酸化膜の所定の位置までエッチングすることによって溝を形成する工程と、（ｃ）工程（ｂ）の後、少なくとも溝の底面、側面を覆うように第２の保護膜を形成する工程と、（ｄ）工程（ｃ）の後、溝の底面上に第１のゲート電極を形成する工程と、（ｅ）工程（ｄ）の後、第１のゲート電極に覆われない溝の側面に形成された第２の保護膜を除去し、その際に第１のゲート電極上にのみダメージを残す工程と、（ｆ）工程（ｅ）の後、ＳＯＩ基板のシリコン層からエピタキシャル成長させたシリコンを用いて第１のゲート電極上に第１のゲート酸化膜を形成する工程と、（ｇ）工程（ｆ）の後、第１のゲート酸化膜上にシリコン、第２のゲート酸化膜、第２のゲート電極を順に形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態では、Ｓｉ上にパッド酸化膜とＳｉＮ膜とを順に形成し、ＳｉＮ膜の表面からＳＯＩ基板のＳｉＯ2の所定の位置までエッチングすることによって溝を形成し、少なくとも溝の底面、側面を覆うように保護膜を形成し、溝の底面上にＢｏｔｔｏｍゲート電極を形成し、Ｂｏｔｔｏｍゲート電極に覆われない溝の側面に形成された保護膜を除去し、その際にＢｏｔｔｏｍゲート電極上にのみダメージを残し、ＳＯＩ基板のＳｉからエピタキシャル成長させたＳｉを用いてＢｏｔｔｏｍゲート電極上にＢｏｔｔｏｍゲート酸化膜を形成するため、微細な寸法においてＢｏｔｔｏｍゲートおよびＵｐｐｅｒゲートを位置精度良く形成することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、図面を用いて以下に説明する。
【００１０】
図１は、本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構成図である。図１に示すＳＯＩ−ＭＯＳＦＥＴは、Ｓｉ基板１、埋込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ）酸化膜であるＳｉＯ2２、Ｓｉ５（シリコン層）とからなるＳＯＩ基板のＳｉＯ2２にＢｏｔｔｏｍゲート電極３（第１のゲート電極）を形成し、Ｂｏｔｔｏｍゲート電極３上にＢｏｔｔｏｍゲート酸化膜４（第１のゲート酸化膜）を形成する。Ｓｉ５（シリコン）を挟むようにしてＢｏｔｔｏｍゲート酸化膜４と対向してＵｐｐｅｒゲート酸化膜６（第２のゲート酸化膜）が形成され、Ｕｐｐｅｒゲート酸化膜６上にＵｐｐｅｒゲート電極７（第２のゲート電極）が形成される。
【００１１】
図１に示すように、本実施形態では、Ｂｏｔｔｏｍゲート電極とＵｐｐｅｒゲート電極とを位置精度良く形成することを特徴とする。以下、本実施形態におけるＳＯＩ−ＭＯＳＦＥＴについて、図２〜図１８に示す製造工程図に従って詳細に説明する。
【００１２】
図２では、Ｓｉ基板１、ＳｉＯ2２、Ｓｉ５からなるＳＯＩ基板上に、パッド酸化膜８とＳｉＮ膜９と（第１の保護膜）を順に形成している。ＳｉＮ膜９はハードマスクとして使用している。ＳｉＮ膜９の形成後、レジスト１０をマスクとして、ＳｉＯ2２の所定の位置までエッチングすることによってトレンチ溝（溝）を形成する。
【００１３】
次に、図３に示すように、少なくともトレンチ溝の底面、側面を覆うように保護膜１１（第２の保護膜）を薄く堆積させる。本実施形態では、保護膜１１としてＳｉＮを用いているが、ＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＴＥＯＳ（正珪酸四エチル）を用いてもよく、保護膜１１を形成することによって、後にチャネルを形成するＳｉ３の露出を保護している。
【００１４】
保護膜１１の形成後、図４に示すようにＢｏｔｔｏｍゲート電極３を堆積させる。本実施形態では、Ｂｏｔｔｏｍゲート電極３およびＵｐｐｅｒゲート電極７としてＰｏｌｙ−Ｓｉ（ポリシリコン）が用いられているが、ゲート電極材料であればいかなるものでもよい。
【００１５】
図５において、堆積したＢｏｔｔｏｍゲート電極３に対してＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理によって、ＳｉＮ膜９をストッパーとしてＢｏｔｔｏｍゲート電極３を保護膜１１の表面にて平坦化させ、Ｂｏｔｔｏｍゲート電極３をＳｉＯ2２とＳｉ５との界面付近までエッチングする。Ｂｏｔｔｏｍゲート電極３のエッチングは、初めにある程度までドライエッチングによってエッチングし、その後でＳｉのみを選択的にエッチングする高温ＡＭＰ（アンモニア−過酸化水素水）によるウエットエッチングによって所望の位置までエッチングする。
【００１６】
以上の工程を経て、トレンチ溝の底面上にＢｏｔｔｏｍゲート電極３が形成される。
【００１７】
Ｂｏｔｔｏｍゲート電極３の形成後、図６に示すように、保護膜１０をドライエッチングによってエッチバックして除去する。ドライエッチングの際、Ｂｏｔｔｏｍゲート電極３のＡ面にはダメージが形成される。その後、熱リン酸によって、Ｓｉ５の側面に残留している保護膜１１を除去する。このとき、Ｂｏｔｔｏｍゲート電極３のＡ面に形成されたダメージに対してさらにダメージが加えられ、Ｓｉ５のＢ面にもダメージが形成される。
【００１８】
保護膜１０の除去時に形成されたＳｉ５のＢ面のダメージを、ＣＤＥ（ケミカルドライエッチング）処理によって除去するが、Ｂｏｔｔｏｍゲート電極３のＡ面のダメージは除去しきれないため残る。すなわち、Ｂｏｔｔｏｍゲート電極３に覆われないトレンチ溝の側面に形成された保護膜１１を除去し、その際にＢｏｔｔｏｍゲート電極３上にのみダメージを残している。
【００１９】
上記の保護膜１０の除去方法とは別の方法として、図７（ａ）および図７（ｂ）に示すように、保護膜１０をＳｉ５が露出するまでドライエッチングによってエッチバックして除去する。ドライエッチングの際、Ｂｏｔｔｏｍゲート電極３のＡ面にはダメージが形成される。次に、高温ＡＰＭによるウエットエッチングによってＢｏｔｔｏｍゲート電極３のＡ面のダメージおよびＳｉ５のＢ面に形成されたダメージを除去する。その後、Ｂｏｔｔｏｍゲート電極３のＡ面に対して、Ｓｉ５をエッチングしないガス系を用いて異方性プラズマ処理またはＳｉインプラによってダメージを形成する。このとき、Ｓｉ５のＢ面がエッチングされることはない。
【００２０】
上記２つの方法による保護膜１０の除去後において、Ｓｉ５のＢ面にはダメージが形成されずに、Ｂｏｔｔｏｍゲート電極３のＡ面にのみダメージが形成される。従って、図８に示すように、Ｓｉ５を種としてＢ面からＳｉを選択的にエピタキシャル成長させることができる。すなわち、Ｂｏｔｔｏｍゲート電極３上にＳｉをＳｉ５からエピタキシャル成長させている。このとき、Ｂｏｔｔｏｍゲート電極３からはＳｉがエピタキシャル成長することはない。
【００２１】
なお、図７において、保護膜１０をＴＥＯＳとした場合は、ＨＦ（フッ化水素酸）によるウエットエッチングで保護膜１０を除去する。ＨＦによるウエットエッチングではＢｏｔｔｏｍゲート電極３のＡ面およびＳｉ５のＢ面に対してダメージをほとんど与えないため、異方性プラズマ処理またはＳｉなどのインプラによってＢｏｔｔｏｍゲート電極３のＡ面にダメージを形成する必要がある。
【００２２】
図９に示すように、Ｓｉ５から選択的にエピタキシャル成長させたＳｉ５のチャネル形成部分に対して、ドライエッチングによるリセスエッチングを行う。このリセスエッチングによって、Ｓｉ５を所望の膜厚に調整するが、不要であれば省略してもよい。
【００２３】
次に、図１０に示すように、所望の膜厚に調整したＳｉ５を全て酸化させる。その後、図１１に示すように、酸化されたＳｉ５に対してドライエッチングおよびＨＦによるウエットエッチングによって等方的にエッチングをして所望のゲート酸化膜厚（Ｔｏｘ）となるように膜厚調整を行い、Ｂｏｔｔｏｍゲート酸化膜４を形成する。このとき、Ｓｉ５にの露出部に酸化膜は残らない。
【００２４】
なお、Ｂｏｔｔｏｍゲート酸化膜４を形成する他の方法として、図９に示すようなリセスエッチングの際に、所望のゲート酸化膜厚付近までエッチングした後に酸化させた後に、ＨＦによるウエットエッチングによって所望の膜厚のＢｏｔｔｏｍゲート酸化膜４を形成してもよい。
【００２５】
このように、Ｂｏｔｔｏｍゲート酸化膜４は、Ｓｉ５を種としてエピタキシャル成長させたＳｉを酸化させることによって形成したので、Ｂｏｔｔｏｍゲート電極３からエピタキシャル成長させたＰｏｌｙ−Ｓｉを酸化させて形成した酸化膜よりも高信頼性が期待できる。すなわち、Ｂｏｔｔｏｍゲート酸化膜４は、ＳＯＩ基板のシリコン層からエピタキシャル成長させたＳｉ５を用いてＢｏｔｔｏｍゲート電極３上に形成される。
【００２６】
Ｂｏｔｔｏｍゲート酸化膜４の形成後、図１２に示すように、Ｓｉ５を種としてＳｉを選択的にエピタキシャル成長させてチャネルを形成する。このとき、Ｓｉ５のソース側とドレイン側から選択的にエピタキシャル成長したＳｉの境界部分には、ファセット（結晶欠陥）が形成される。
【００２７】
次に、図１３に示すように、リセスエッチングによって極薄膜のチャネル層を形成する。膜厚はゲート長の２／３程度とする。その後、必要に応じてチャネル注入を行う。チャネル注入後の活性化アニールによって、前述のＳｉ境界部分に形成されたファセットは改善される。そして、図１４に示すように、チャネルの表面を酸化させることによってＵｐｐｅｒゲート酸化膜６を形成する。
【００２８】
Ｕｐｐｅｒゲート酸化膜６の形成後、図１５に示すように、Ｕｐｐｅｒゲート電極７を堆積させる。本実施形態に用いるＵｐｐｅｒゲート電極７は、ポリシリコンである。堆積後、図１６に示すように、ＳｉＮ膜９をストッパーとしてＣＭＰによってＵｐｐｅｒゲート電極７をＳｉＮ膜９の表面で平坦化させる。このように、Ｂｏｔｔｏｍゲート酸化膜４上にＳｉ５、Ｕｐｐｅｒゲート酸化膜４、Ｕｐｐｅｒゲート電極７を順に生成する。
【００２９】
次に、熱リン酸、ＨＦの順にＳｉＮ膜９とパッド酸化膜８とを除去し、図１７に示すように、Ｕｐｐｅｒゲート電極７を露出させる。このとき、Ｕｐｐｅｒゲート電極７の寸法調整は、ＳｉＮ膜９の膜厚を調整することにより可能である。そして、図１８に示すように、Ｕｐｐｅｒゲート電極７を犠牲酸化させ、ＨＦを用いたウエットエッチングによって酸化膜を除去し、Ｕｐｐｅｒゲート電極７の幅をＢｏｔｔｏｍゲート電極３の幅と同じになるように調整する。
【００３０】
なお、図１７に示す構造でも従来より効果があるが、図１８に示す構造とした方がさらなる効果が得られる。
【００３１】
以上のことから、Ｂｏｔｔｏｍゲート電極３とＵｐｐｅｒゲート電極７とを同一の溝を用いて形成するためセルフアライメントの効果があり、微細な寸法において両ゲート電極の位置がずれることなく、位置精度良く形成されたダブルゲート構造を有するＳＯＩ−ＭＯＳＦＥＴを形成することが可能となる。
【００３２】
本発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた一般的なＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）製品における、高速低消費な用途に使用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構成図である。
【図２】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図３】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図４】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図５】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図６】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図７】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図８】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図９】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１０】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１１】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１２】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１３】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１４】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１５】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１６】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１７】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【図１８】本発明の実施形態によるＳＯＩ−ＭＯＳＦＥＴの製造工程図である。
【符号の説明】
【００３４】
１  Ｓｉ基板、２  ＳｉＯ2、３  Ｂｏｔｔｏｍゲート電極、４  Ｂｏｔｔｏｍゲート酸化膜、５  Ｓｉ、６  Ｕｐｐｅｒゲート酸化膜、７  Ｕｐｐｅｒゲート電極、８  パッド酸化膜、９  ＳｉＮ膜、１０  レジスト、１１  保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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