【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーの各リダンダンシーエレメントに対する救済領域が、他方の救済領域よりも大きいことを特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項２】
レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーが別アレイになっていることを特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項３】
レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシー回路が対応するエレメントを選択するデコーダに隣接して配置されていないことを特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項４】
レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、救済領域内の総エレメント数に対するレーザーフューズエレメント数の割合は、電気フューズを含む一方のリダンダンシーの方が、他方よりも低いことを特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項５】
複数のレーザーフューズエレメントと複数の電気フューズエレメントの両方を含むリダンダンシーシステムにおいて、それぞれのエレメントに対する複数のフューズからなるフューズセットに関して、複数の電気フューズエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置することを特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項６】
前記ある救済領域に対する前記複数の電気フューズエレメントに対するフューズセットの全てを集中配置する事を特徴とする前記請求項５に記載のリダンダンシーシステムを搭載した半導体記憶装置。
【請求項７】
前記隣接して配置された電気フューズエレメントに対する複数のフューズセット内の、ある特定アドレスに対する複数の電気フューズまたは対応するフューズラッチ回路のうち少なくとも二つを隣り合わせに配置することを特徴とする前記請求項５もしくは請求項６に記載のリダンダンシーシステムを搭載した半導体記憶装置。
【請求項８】
複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられている事を特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項９】
前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする前記請求項８に記載の半導体記憶装置。
【請求項１０】
前記一方のフューズの並びにあるギャップの繰り返しピッチが他方のフューズの並びにあるギャップの繰り返しピッチの整数倍であることを特徴とする前記請求項８もしくは９に記載の半導体記憶装置。
【請求項１１】
ノーマルアレイの最下位２ビットの物理アドレスと入力される論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本であり、欠陥を含むノーマルエレメントの最下位から２番目の物理アドレスの値とそれを置き換えるスペアエレメントの最下位から２番目の物理アドレスが一致しない場合には、最下位入力論理アドレスを反転し、それをスペアワード線を選択する為の最下位物理アドレスとして使用し、欠陥を含むノーマルエレメントの最下位から２番目の物理アドレスとそれを置き換えるスペアエレメントの最下位から２番目の物理アドレスが一致する場合には最下位入力論理アドレスをそのままスペアワード線を選択するための最下位物理アドレスとして使用する事を特徴とする半導体記憶装置。
【請求項１２】
対象となるメモリアレイが１／２ピッチセルアレイである事を特徴とする前記請求項１１に記載の半導体記憶装置。
【請求項１３】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項１４】
リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットの論理アドレスが前記データ状態を判定するｍビットであり、そのｍビットの論理アドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項１３に記載の半導体記憶装置。
【請求項１５】
１／２ピッチセルアレイにおいて、論理ロウアドレス１ビットで各セルのビット状態が判定できる様に物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項１６】
リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットであり、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項１５に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
即ち、上記目的を達成するため本発明による半導体記憶装置は、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーの各リダンダンシーエレメントに対する救済領域が、他方の救済領域よりも大きいことを特徴とするリダンダンシーシステムを搭載した。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
更に、本発明による半導体記憶装置の別の様相によれば、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシー回路が対応するエレメントを選択するデコーダに隣接して配置されていない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
更に、本発明による半導体記憶装置の別の様相によれば、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、救済領域内の総エレメント数に対するレーザーフューズエレメント数の割合は、電気フューズを含む一方のリダンダンシーの方が、他方よりも低いことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
又、好適な実施例では、前記ある救済領域に対する前記複数の電気フューズエレメントに対するフューズセットの全てを集中配置する事を特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
更に、好適な実施例では、前記隣接して配置された電気フューズエレメントに対する複数のフューズセット内の、ある特定アドレスに対する複数の電気フューズまたは対応するフューズラッチ回路のうち少なくとも二つを隣り合わせに配置することを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
更に、本発明による半導体記憶装置の別の様相によれば、ノーマルアレイの最下位２ビットの物理アドレスと入力される論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本であり、欠陥を含むノーマルエレメントの最下位から２番目の物理アドレスの値とそれを置き換えるスペアエレメントの最下位から２番目の物理アドレスが一致しない場合には、最下位入力論理アドレスを反転し、それをスペアワード線を選択する為の最下位物理アドレスとして使用し、欠陥を含むノーマルエレメントの最下位から２番目の物理アドレスとそれを置き換えるスペアエレメントの最下位から２番目の物理アドレスが一致する場合には最下位入力論理アドレスをそのままスペアワード線を選択するための最下位物理アドレスとして使用する事を特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
更に、本発明による半導体記憶装置の別の様相によれば、セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
更に、本発明による半導体記憶装置の別の様相によれば、リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットの論理アドレスが前記データ状態を判定するｍビットであり、そのｍビットの論理アドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
又、好適な実施例では、リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットであり、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
（７）第７の実施形態
本発明の第７の実施形態を図１８を用いながら説明する。図１８は、１／２ピッチセルアレイのアレイ構成を表わした図である。メモリセルはチップに入力されたデータ状態（極性）と実際にセルに書き込まれるデータ状態（極性）が一致するかどうかに応じて２種類に分けられ、図１８においてその２種類は、Ｔ(True)セル及びＣ(Complement)セルで表わされている。１／２ピッチセルアレイでは、この様なデータ状態の物理的な最小の繰り返し単位はワード線４（=２２）本分であり、この事は各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できる事を表わしている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合には、ｎビットの物理アドレスでＴセルかＣセルかを判定できる訳だが、ｎビットより少ないｍビットの論理アドレスでデータ状態が判定できるように、セルアレイにおける論理アドレスの割付（ビットマップ）をすると、ビット数が少ない分、データ状態の判定が簡略化できる。特開平８−１９５０９９（［請求項１０］、図１７）では、アドレスによりセルのデータ状態を判定し入力データがセルに巻き込まれる物理的なデータ状態に一致させるシステムが提案されているが、この様なシステムにおいて上記の様にデータ状態の判定が簡略化できることは、判定のスピートが早くできるし、回路のレイアウト面積を抑える事が可能となる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
本実施形態の特徴を一般的な言葉で述べれば、ビットマップがｎビットより少ないｍビットの論理アドレスでデータ状態が判定できる様になっていてリダンダンシーの置き換え単位が２ｍである場合に、２ｍのそれぞれを選ぶｍビットのアドレスに関して、ノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにすることで、ｍビットの論理アドレスをそのまま２ｍのリダンダンシーエレメントから各々を選択するのに使用できるという事である。またここで２ｍのリダンダンシーの置き換え単位は必ずしも物理的に連続するものである必要はない。