(57)【要約】【課題】特性のばらつきを低減した２重ゲート半導体装置を提供する。【解決手段】対向する１対のゲートを備えた２重ゲート半導体装置において、半導体基板と、半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、チャネル領域を挟んで対向配置された１対の第１ゲートと第２ゲートとを含み、第１ゲートと第２ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含む。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
対向する１対のゲートを備えた２重ゲート半導体装置であって、
半導体基板と、
該半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、
該チャネル領域を挟んで対向配置された１対の第１ゲートと第２ゲートとを含み、
該第１ゲートと第２ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする２重ゲート半導体装置。
【請求項２】
上記第２ゲートのゲート絶縁膜は、上記第１ゲートのゲート絶縁膜と同一材料の母材に添加元素を含む材料からなることを特徴とする請求項１に記載の２重ゲート半導体装置。
【請求項３】
上記第１および第２ゲートのゲート絶縁膜は、上記チャネル領域に接したシリコン絶縁膜と、その上に形成された高誘電体材料の酸化膜からなり、該第２ゲートにおいて該高融点材料の酸化膜が添加元素を含むことを特徴とする請求項１または２に記載の２重ゲート半導体装置。
【請求項４】
上記シリコン絶縁膜は、酸化シリコンまたは酸窒化シリコンからなり、上記高誘電体材料の酸化膜は、Ｈｆを含む酸化膜またはＺｒを含む酸化膜からなることを特徴とする請求項３に記載の２重ゲート半導体装置。
【請求項５】
上記ゲート電極は、上記ゲート絶縁膜に接する第１の金属膜と、その上に形成された多結晶シリコン膜または第２の金属膜とからなることを特徴とする請求項１〜３のいずれかに記載の２重ゲート半導体装置。
【請求項６】
上記第１の金属膜は、ＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなることを特徴とする請求項５に記載の２重ゲート半導体装置。
【請求項７】
上記ゲート電極は、上記半導体層を跨いで一体形成されたことを特徴とする請求項１〜６のいずれかに記載の２重ゲート半導体装置。
【請求項８】
上記ゲート電極は、上記半導体層を挟んで別々に形成されたことを特徴とする請求項１〜６のいずれかに記載の２重ゲート半導体装置。
【請求項９】
対向する１対のゲートを備えた２重ゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、
該半導体層に導電性元素を選択的に導入し、ソース／ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、
該チャネル領域の対向する側面にそれぞれ第１ゲート絶縁膜と第２ゲート絶縁膜とを形成する工程と、
該第２ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、
熱処理により、該拡散膜中の拡散元素を、該拡散膜に接する該第２ゲート絶縁膜中に拡散させて、該第２ゲート絶縁膜の仕事関数を、該第１ゲート絶縁膜と異なるようにする熱処理工程と、
該拡散膜を除去する工程と、
該第１ゲート絶縁膜と該第２ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする２重ゲート半導体装置の製造方法。
【請求項１０】
上記半導体層形成工程は、エッチングマスクを用いた１回のエッチングでフィン状の該半導体層を形成する工程を含むことを特徴とする請求項９に記載の製造方法。
【請求項１１】
上記拡散膜形成工程は、上記半導体層を覆うように薄膜の上記拡散層を形成した後、上記第１ゲート絶縁膜上の該拡散層を選択的に除去する工程を含むことを特徴とする請求項９に記載の製造方法。
【請求項１２】
上記第１および第２ゲート絶縁膜は、上記チャネル領域に接したシリコン絶縁膜と、その上に形成された高誘電体材料の酸化膜からなることを特徴とする請求項９に記載の製造方法。
【請求項１３】
上記シリコン絶縁膜は、酸化シリコンまたは酸窒化シリコンからなり、上記高誘電体材料の酸化膜は、Ｈｆを含む酸化膜またはＺｒを含む酸化膜からなることを特徴とする請求項１２に記載の製造方法。
【請求項１４】
上記拡散層は、酸化アルミニウム、酸化マグネシウム、またはランタノイド系の希土類金属の酸化物からなることを特徴とする請求項９に記載の製造方法。
【請求項１５】
上記ゲート電極は、上記ゲート絶縁膜に接し、ＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなる第１の金属膜と、その上に形成された多結晶シリコン膜または第２の金属膜とからなることを特徴とする請求項９に記載の製造方法。
【請求項１６】
上記ゲート電極形成工程は、上記半導体層を跨ぐように、上記ゲート電極を形成することを特徴とする請求項９に記載の製造方法。
【請求項１７】
更に、上記半導体層の上の上記ゲート電極を除去することにより、該ゲート電極を、上記第１ゲート絶縁膜上の第１ゲート電極と、上記第２ゲート絶縁膜上の第２ゲート電極とに分離する工程を含むことを特徴とする請求項１６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２重ゲート（デュアルゲート）半導体装置およびその製造方法に関し、特に２重ゲート電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
図３は、全体が５００で表される従来の２重ゲート電界効果トランジスタの概略図である。２重ゲート電界効果トランジスタ５００は、絶縁層の上に設けられたフィン状の半導体層を有する。半導体層の両側には、ゲート（Ｇ１、Ｇ２）が設けられている。ゲート（Ｇ１、Ｇ２）に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース（Ｓ）、ドレイン（Ｄ）となる。ゲート（Ｇ１、Ｇ２）は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。
【０００３】
２重ゲート電界効果トランジスタ５００では、２つのゲート絶縁膜の厚みを異なるように形成して（ｔ１＜ｔ２）、一方のゲート（Ｇ１）の仕事関数Φ１と、他方のゲート（Ｇ２）の仕事関数Φ２とが、互いに異なるようにしている（Φ１≠Φ２）。これにより、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。
【０００４】
図４Ａ〜図４Ｈは、２重ゲート電界効果トランジスタ５００の製造工程の断面図であり、左図は図３をＡ−Ａ方向に見た場合の断面図、右図は図３をＢ−Ｂ方向に見た場合の断面図である。製造方法は、以下の工程１〜８を含む。
【０００５】
工程１：図４Ａに示すように、シリコン基板１の上に、埋め込み酸化膜２とシリコン結晶層５ａが設けられたＳＯＩ基板２０を準備する。次に、ＳＯＩ基板２０の表面にシリコン酸化膜９を形成する。
【０００６】
工程２：図４Ｂに示すように、シリコン酸化膜９をパターニングしてドーピングマスク９ａとする。次に、ドーピングマスク９ａを用いて、シリコン結晶層５ａにイオンを注入し、ソース／ドレイン領域７を形成する。
【０００７】
工程３：図４Ｃに示すように、ドーピングマスク９ａを除去した後、絶縁膜を形成し、これをパターニングしてハードマスク４を形成する。次に、ハードマスク４を用いて、シリコン結晶層５ａをエッチングする。
【０００８】
工程４：図４Ｄに示すように、熱酸化法を用いてチャネル領域の片側にゲート絶縁膜６ｂを形成する。チャネルの両側にあるゲート絶縁膜の誘電率が異なるように、矢印３０で示すように、斜め蒸着技術やスパッタ法を用いてシリコン熱酸化膜とは異なる適当な絶縁材料を重ねて形成し、ゲート絶縁膜６ｂの誘電率を変える。
【０００９】
工程５：図４Ｅに示すように、レジストマスク２０を形成する。図４Ｅの左図に示すように、レジストマスク２０は、ゲート酸化膜６ｂを覆い、かつシリコン結晶層５ａを所定のチャネル厚（一対のゲート電極方向の厚み）だけ覆う。
【００１０】
工程６：図４Ｆに示すように、レジストマスク２０を用いハードマスク４をパターニングした後、レジストマスク２０を除去する。次に、ハードマスク４を用いてシリコン結晶層５ａの片側をエッチングする。所定の幅にエッチングされたシリコン結晶層５ａは、チャネル領域５となる。次に、チャネル領域５の表面にゲート絶縁膜６ａを形成する。ゲート絶縁膜６ａは、ゲート絶縁膜６ｂより膜厚が薄くなるように形成する。
工程４の代わりに、本工程６で、矢印３５で示すように、ゲート絶縁膜６ｂの上に、適当な絶縁材料を重ねて形成しても構わない。
【００１１】
工程７：図４Ｇに示すように、全面を覆うように、例えばポリシリコンからなるゲート電極材料３ａを形成する。次に、チャネル領域５の両側にある一対のゲート電極３ａ、３ｂの仕事関数を互いに異なるようにする。まず、矢印Ｗｐで示すように、傾斜イオン注入法を用いて例えばＰ（リン）を注入する。続いて、矢印Ｗｂで示すように、反対方向からの傾斜イオン注入法により、例えばＢ（ホウ素）を注入する。
【００１２】
工程８：図４Ｈに示すように、シリケイトガラスからなるハードマスク１１を形成する。次に、ハードマスク１１を用いてゲート電極材料３をエッチングする。
【００１３】
以上の工程で、図３に示す２重ゲート電界効果トランジスタ５００が完成する。
【特許文献１】特開２００５−１７４９６４
【非特許文献１】M. Masahara,, et. al : Demonstration, analysis, and Device Design Considerations for Independent DG MOSFETs, IEEE Transaction on Electron Devices vol.52,No.9, September 2005, p.2046
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の製造方法では、以下のような問題があった。
即ち、第１に、２重ゲート電界効果トランジスタ５００の微細化が進むとチャネルの幅も狭くなり、その寸法のばらつきはそのままトランジスタ特性へのばらつきにつながる。このため、工程５（図４Ｅ）で、レジストマスク２０を形成する場合の位置合わせが、トランジスタ特性に大きく影響するという問題があった。
【００１５】
第２に、工程４（図４Ｄ）または工程６（図４Ｆ）で、斜め蒸着技術等を用いてシリコン熱酸化膜とは異なる絶縁材料を形成しているが、かかる斜め蒸着技術等は、ウエハ内で、フィンの形成方向が一定でなければ適用できないという問題があった。また、集積度が高くなると、他の部分の影になって斜め蒸着技術の適用が困難になるという問題もあった。
【００１６】
第３に、工程７（図４Ｇ）で、傾斜イオン注入法を用いてＰとＢを異なった領域に注入するが、注入イオンを活性化させるための熱処理工程で、ＰとＢが相互に拡散するため、ゲート電極３ａ、３ｂの仕事関数がばらつくという問題があった。特に、２重ゲート電界効果トランジスタ５００の微細化が進み、フィンの幅が狭くなるほど、仕事関数のばらつきが顕著であった。
【００１７】
第４に、ゲート電極を加工する場合、注入されたイオンの種類やドーズ量によって加工寸法等の加工特性に差が生じ、２つのゲート電極の形状が異なるという問題もあった。
【００１８】
そこで、本発明は、特性のばらつきを低減した２重ゲート半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１９】
本発明は、対向する１対のゲートを備えた２重ゲート半導体装置であって、半導体基板と、半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、チャネル領域を挟んで対向配置された１対の第１ゲートと第２ゲートとを含み、第１ゲートと第２ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする２重ゲート半導体装置である。
【００２０】
また、本発明は、対向する１対のゲートを備えた２重ゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、半導体層に導電性元素を選択的に導入し、ソース／ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、チャネル領域の対向する側面にそれぞれ第１ゲート絶縁膜と第２ゲート絶縁膜とを形成する工程と、第２ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、熱処理により、拡散膜中の拡散元素を、拡散膜に接する第２ゲート絶縁膜中に拡散させて、第２ゲート絶縁膜の仕事関数を、第１ゲート絶縁膜と異なるようにする熱処理工程と、拡散膜を除去する工程と、第１ゲート絶縁膜と第２ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする２重ゲート半導体装置の製造方法でもある。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明にかかる２重ゲート半導体装置では、安定した特性を有する半導体装置が得られる。
【００２２】
また、本発明にかかる２重ゲート半導体装置の製造方法では、再現性よく所定の特性の２重ゲート半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【００２３】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００２４】
図１Ａは、全体が１００で表される、本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。２重ゲート電界効果トランジスタ１００は、絶縁層の上に設けられたフィン状の半導体層を有し、半導体層の両側には、ゲート（Ｇ１、Ｇ２）が設けられている。ゲート（Ｇ１、Ｇ２）に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース（Ｓ）、ドレイン（Ｄ）となる。ゲート（Ｇ１、Ｇ２）は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。
【００２５】
２重ゲート電界効果トランジスタ１００では、対向するゲート（Ｇ１、Ｇ２）について、２つのゲート絶縁膜は、厚みが同じ（ｔ１＝ｔ２）で、異なる材料からなる。２つのゲート電極は、同じ材料からなる。この結果、ゲート絶縁膜とゲート電極からなるゲート（Ｇ１、Ｇ２）の仕事関数が違いに異なり（Φ１≠Φ２）、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。
【００２６】
図１Ｂは、２重ゲート電界効果トランジスタ１００の上面図である。図１Ａは、概略図であり、実際には、図１Ｂに示すように、ソース／ドレイン領域７に比較してチャネル領域の幅が狭くなることが好ましい。また、図１Ｂでは、チャネル領域を挟むゲート電極３ａ、３ｂが、電気的に接続された構造となっているが、分離された構造であっても良い。
【００２７】
次に、図２Ａ〜図２Ｊを用いて、本発明の実施の形態にかかる２重ゲート電界効果トランジスタ１００の製造方法について説明する。
図２Ａ〜図２Ｊは、製造工程における断面図であり、左図は図１ＡをＡ−Ａ方向に見た場合の断面図、右図は図１ＢをＢ−Ｂ方向に見た場合の断面図である。図２Ａ〜図２Ｊ中、図４Ａ〜図４Ｈと同一符号は、同一または相当箇所を示す。かかる製造方法は、以下の工程１〜１０を含む。
【００２８】
工程１：図２Ａに示すように、シリコン基板１の上に、埋め込み酸化膜２とシリコン結晶層５ａが設けられたＳＯＩ（Silicon-On-Insulator）基板２０を準備する。次に、ＳＯＩ基板２０の表面に、例えば熱酸化法を用いてシリコン酸化膜９を形成する。
【００２９】
工程２：図２Ｂに示すように、シリコン酸化膜９を、例えば光露光法と反応性イオンエッチング法を用いてパターニングしてドーピングマスク９ａとする。次に、ドーピングマスク９ａを用いて、シリコン結晶層５ａにイオンを注入し、ソース／ドレイン領域７を形成する。
【００３０】
工程３：図２Ｃに示すように、ドーピングマスク９ａをフッ化水素酸で除去した後、例えば、酸化膜と窒化膜を連続的に堆積して絶縁膜を形成し、これをパターニングしてハードマスク４を形成する。次に、ハードマスク４を用いて、シリコン結晶層５ａをエッチングし、フィンを形成する。チャネル領域５を１回のエッチング工程で形成するため、従来の製造方法のような位置合わせが不要となり、チャネル領域５の幅（フィン幅）のばらつきを無くすことができる。
【００３１】
工程４：図２Ｄに示すように、例えば熱酸化法やＣＶＤ法を用いて、チャネル領域５の両側にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えばシリコンの酸化膜と高誘電体（ｈｉｇｈ−ｋ）材料の酸化膜との積層構造からなる。シリコンの酸化膜としては、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）等が用いられる。高誘電体材料の酸化膜としては、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のような、ＨｆやＺｒを含む酸化膜が用いられる。
【００３２】
工程５：図２Ｅに示すように、ゲート絶縁膜６の誘電率を変えるための拡散膜８を、例えばＡＬＤ（Atomic Layer Deposition）法やＣＶＤ（化学気相成長）法等の被覆性の良い成膜方法で形成する。拡散膜８は、例えば酸化アルミニウム（ＡｌＯ）、酸化マグネシウム（ＭｇＯ）、ランタノイド系の希土類金属（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｎ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の酸化物からなる。次に、例えば、薄膜のＴｉＮからなるハードマスク１９をＣＶＤ法等の被覆性の良い成膜方法で形成する。次に、フォトレジスト層を形成し、パターニングによりレジストマスク１０を形成する。
【００３３】
工程６：図２Ｆに示すように、レジストマスク１０を用いてハードマスク１９を所定の形状にパターニングする。レジストマスク１０を除去したハードマスク１９を用いて、拡散膜８をエッチングして所定の形状にする。この結果、図２Ｆの左図に示すように、拡散膜８およびハードマスク１９は、チャネル領域５の片側（右側）のゲート絶縁膜６を覆い、チャネル領域５の左側のゲート絶縁膜６は覆わない。
次に、この状態で、例えば６００℃以上の熱処理を行う。熱処理は、例えば窒素雰囲気で、ランプアニールを用いて行われる。この熱処理により、拡散膜８中のＡｌ等の元素が、拡散膜８に接ずるゲート絶縁膜中６に拡散する。
【００３４】
工程７：図２Ｇに示すように、ハードマスク１９と残った拡散膜８を除去する。この結果、チャネル領域５の両側に形成されたゲート絶縁膜６は、膜厚は同じで異なった材料からなるゲート絶縁膜６ａ、６ｂとなる。
【００３５】
工程８：図２Ｈに示すように、全体を覆うように、金属からなるゲート電極１３と、ポリシリコンからなるゲート電極３を形成する。ゲート電極１３は、例えばＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなる。また、ポリシリコンに代えて金属を用いても構わない。
【００３６】
工程９：図２Ｉに示すように、例えば減圧ＣＶＤ法を用いてシリケイトガラスからなるハードマスク１１を形成する。次に、ハードマスク１１を用いてゲート電極３、１３を所定の形状にエッチングする。ゲート電極３、１３のエッチングは、例えばＲＩＥを用いて埋め込み酸化膜２の表面で止まるようにエッチングする。
【００３７】
工程１０：図２Ｊに示すように、ハードマスク１１を除去した後、ゲート電極３、１３を研磨し、チャネル領域５の両側に、それぞれゲート絶縁膜６ａ、ゲート電極１３ａ、３ａからなるゲート（第１ゲート：Ｇ１）と、ゲート絶縁膜６ｂ、ゲート電極１３ｂ、３ｂからなるゲート（第２ゲート：Ｇ２）とを有する２重ゲート電界効果トランジスタ１００が完成する。なお、配線層や保護膜は、適宜形成される。
【００３８】
以上のように、本実施の形態にかかる２重ゲート電界効果トランジスタ１００では、工程３（図２Ｃ）に示すように、１回のエッチング工程でフィン状のチャネル領域５を形成するため、素子間のフィン幅のばらつきがなくなり、素子間の特性のばらつきを無くすことが可能となる。
【００３９】
また、工程２（図２Ｆ）に示すように、絶縁材料の斜め蒸着を用いることなく、拡散膜８からゲート絶縁膜６に元素を拡散させることにより仕事関数の調整を行うため、フィンの形成方向の影響を受けない。
【００４０】
また、ゲート電極にはＰやＡｓのようなイオンを注入しないため、熱処理によりこれらの元素が相互拡散し、仕事関数が素子毎にばらつくという問題もない。
【００４１】
また、工程９（図２Ｉ）に示すように、ゲート電極３、１３にはイオン注入が行われないため、加工特性が一定で、所定の形状にゲート電極３、１３を加工することが可能となる。
【００４２】
なお、以上の工程では、工程１０（図２Ｊ）で、ハードマスク４の上のゲート電極３、１３を研磨して除去したが、工程９（図２Ｉ）で製造工程を終了し、ハードマスク４の上のゲート電極３、１３を残しても良い（図１Ｂ）。
【００４３】
また、シリコン基板を用いた２重ゲート電界効果トランジスタについて説明したが、他の半導体基板（例えばＧａＡｓ、ＧａＮ、ＳｉＣ等）を用いたり、２重ゲートのＭＯＳトランジスタ等に適用することも可能である。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。
【図１Ｂ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの上面図である。
【図２Ａ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｂ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｃ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｄ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｅ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｆ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｇ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｈ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｉ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図２Ｊ】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。
【図３】本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。
【図４Ａ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｂ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｃ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｄ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｅ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｆ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｇ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【図４Ｈ】従来の２重ゲート電界効果トランジスタの製造工程の断面図である。
【符号の説明】
【００４５】
１  シリコン基板、２  埋め込み酸化膜、３、３ａ、３ｂ  ゲート電極、４  ハードマスク、５  チャネル領域、６、６ａ、６ｂ  ゲート絶縁膜、７  ソース／ドレイン領域、８  拡散膜、９  シリコン酸化膜、１０  レジストマスク、１３  ゲート電極、１９  ハードマスク、２０  ＳＯＩ基板、１００  ２重ゲート電界効果トランジスタ。
【図１Ａ】
2010034266.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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