【手続補正書】
【提出日】平成17年1月27日(2005.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記上層電極用導電層は上層電極用第１導電層及び上層電極用第２導電層の積層構造を含み、
前記ステップ(d)は、
(d-1)前記ステップ(c)の後に、前記第１ないし第３の領域を含む前記所定の基板上に前記上層電極用第１導電層を形成するステップと、
(d-2)前記ステップ(d-1)の後に、前記第１ないし第３の領域を含む前記所定の基板上に前記上層電極用第２導電層を形成するステップとを含み、
前記ステップ(e)は、
(e-1)前記ステップ(d-1)の後で、かつステップ(d-2)の前に、前記第３の領域の前記上層電極用第１導電層を除去するステップと、
(e-2)前記ステップ(d-2)の後に、前記上層電極用マスクを用いて前記上層電極用第１及び第２導電層に対する前記パターニング処理を行うステップを含み、
前記ステップ(e)の実行後、前記容量の上層電極及び前記絶縁ゲート型トランジスタのゲート電極は前記上層電極用第１及び第２導電層を含み、前記バイポーラトランジスタのベース電極は前記上層電極用第２導電層のみを含む、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
前記上層電極用導電層は単層の導電層含み、
(f)前記ステップ(c)の後、前記ステップ(d)の前に実行され、前記第２の領域のみにゲート電極用導電層を選択的に形成するステップをさらに備え、
前記ステップ(e)は、
前記上層電極用マスクを用いて、前記ゲート電極用導電層及び前記上層電極用導電層に対するパターニングを行うステップを含み、
前記ステップ(e)の実行後、前記容量の上層電極及び前記バイポーラトランジスタのベース電極は前記上層電極用導電層のみを含み、前記絶縁ゲート型トランジスタのゲート電極は前記上層電極用第２導電層及び前記ゲート電極用導電層を含む、
半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、請求項１３の発明は、請求項１２記載の半導体装置の製造方法であって、前記上層電極用導電層は上層電極用第１導電層及び上層電極用第２導電層の積層構造を含み、前記ステップ(d)は、(d-1)前記ステップ(c)の後に、前記第１ないし第３の領域を含む前記所定の基板上に前記上層電極用第１導電層を形成するステップと、(d-2)前記ステップ(d-1)の後に、前記第１ないし第３の領域を含む前記所定の基板上に前記上層電極用第２導電層を形成するステップとを含み、前記ステップ(e)は、(e-1)前記ステップ(d-1)の後で、かつステップ(d-2)の前に、前記第３の領域の前記上層電極用第１導電層を除去するステップと、(e-2)前記ステップ(d-2)の後に、前記上層電極用マスクを用いて前記上層電極用第１及び第２導電層に対する前記パターニング処理を行うステップを含み、前記ステップ(e)の実行後、前記容量の上層電極及び前記絶縁ゲート型トランジスタのゲート電極は前記上層電極用第１及び第２導電層を含み、前記バイポーラトランジスタのベース電極は前記上層電極用第２導電層のみを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、請求項１４の発明は、請求項１２記載の半導体装置の製造方法であって、前記上層電極用導電層は単層の導電層含み、(f)前記ステップ(c)の後、前記ステップ(d)の前に実行され、前記第２の領域のみにゲート電極用導電層を選択的に形成するステップをさらに備え、前記ステップ(e)は、前記上層電極用マスクを用いて、前記ゲート電極用導電層及び前記上層電極用導電層に対するパターニングを行うステップを含み、前記ステップ(e)の実行後、前記容量の上層電極及び前記バイポーラトランジスタのベース電極は前記上層電極用導電層のみを含み、前記絶縁ゲート型トランジスタのベース電極は前記上層電極用第２導電層及び前記ゲート電極用導電層を含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
容量形成領域Ａ１において、ＬＯＣＯＳ酸化膜３０３上に形成される下層電極用ポリシリコン層３０８（下層電極）、窒化膜３１０（誘電体膜）及び上層電極用ポリシリコン層３１２（上層電極）から容量Ｃ３が構成される。この際、下層電極用ポリシリコン層３０８及び窒化膜３１０は平面パターンが同一に形成される。また、下層電極用ポリシリコン層３０８及び上層電極用ポリシリコン層３１２の側面に枠付けＴＥＯＳ酸化膜２１３が形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
Ｐウェル領域３０４の表面内にＮ+ソース・ドレイン領域３１４が選択的に形成され、Ｎ+ソース・ドレイン領域３１４，３１４間のＰウェル領域３０４の表面上にゲート酸化膜３２２並びにゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２が形成される。したがって、ゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２をゲート電極として、Ｐウェル領域３０４、Ｎ+ソース・ドレイン領域３１４，３１４及びゲート酸化膜３２２からなるＮＭＯＳトランジスタＱ３１が構成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
一方、Ｎウェル領域３０５の表面内にＰ+ソース・ドレイン領域３１５，３１５が選択的に形成され、Ｐ+ソース・ドレイン領域３１５，３１５間のＮウェル領域３０５の表面上にゲート酸化膜３２２並びにゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２が形成される。したがって、ゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２をゲート電極として、Ｎウェル領域３０５、Ｐ+ソース・ドレイン領域３１５，３１５及びゲート酸化膜３２２からなるＰＭＯＳトランジスタＱ３２が構成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
さらに、ベース拡散層３１６の表面の一部に接触して上層電極用ポリシリコン層３１２がベース電極として形成され、エミッタ拡散層３１７の表面の一部に接触してポリシリコンエミッタ電極３１８が形成される。なお、上層電極用ポリシリコン層３１２及びポリシリコンエミッタ電極３１８は、間にＴＥＯＳ酸化膜３２１が形成されることにより絶縁される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
続いて、図３２に示すように、Ｐウェル領域３０４、Ｎウェル領域３０５及びコレクタウォール３０６上にそれぞれゲート酸化膜３２２を形成した後、全面ににＣＶＤ法等によりドープドポリシリコンであるゲート電極用ポリシリコン層３１１を堆積後、容量形成領域Ａ１及びバイポーラトランジスタ形成領域Ａ３におけるＮ型エピタキシャル層３０２の表面上を含む大部分の領域で上層電極用ポリシリコン層３１２及びゲート酸化膜３２２をエッチング除去する。なお、上層電極用ポリシリコン層３１２をイオン注入によってドープしてもよく、ドープドポリシリコンの代わりにアモルファスシリコンを形成しても良い。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
さらに、図３３に示すように、全面にノンドープポリシリコンである上層電極用ポリシリコン層３１２を堆積する。なお、ノンドープドポリシリコンの代わりにアモルファスシリコンを形成しても良い。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
そして、図３４に示すように、図示しない上層電極、ゲート電極兼ベース電極形成用マスクを用いて、ゲート電極用ポリシリコン層３１１（ＣＭＯＳ形成領域Ａ２のみ）及び上層電極用ポリシリコン層３１２並びにゲート酸化膜３２２（ＣＭＯＳ形成領域Ａ２，バイポーラトランジスタ形成領域Ａ３のみ）を選択的にエッチングする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
すると、容量形成領域Ａ１の窒化膜３１０上の一部に上層電極用ポリシリコン層３１２がパターニングされ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜３２２並びにゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２がパターニングされ、バイポーラトランジスタ形成領域Ａ３の上層電極用ポリシリコン層３１２がパターニングされる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
その結果、上層電極用ポリシリコン層３１２による容量Ｃ３の上層電極と、ゲート電極用ポリシリコン層３１１及び上層電極用ポリシリコン層３１２によるＮＭＯＳトランジスタＱ３１，ＰＭＯＳトランジスタＱ３２のゲート電極とを同時に得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
次に、図３５に示すように、枠付けＴＥＯＳ酸化膜２１３を全面に堆積後、全面エッチバックを行う行い、容量形成領域Ａ１の下層電極用ポリシリコン層３０８及び上層電極用ポリシリコン層３１２の側面、ＣＭＯＳ形成領域Ａ２のゲート酸化膜３２２及びゲート電極用ポリシリコン層３１１，上層電極用ポリシリコン層３１２の側面、及びバイポーラトランジスタ形成領域Ａ３の上層電極用ポリシリコン層３１２の側面に枠付けＴＥＯＳ酸化膜２１３をそれぞれサイドウォールとして残存させる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
さらに、図３５に示すように、Ｐウェル領域３０４及びＮウェル領域３０５それぞれにおいて、上層電極用ポリシリコン層３１２及びその側面に形成された枠付けＴＥＯＳ酸化膜２１３をマスクとしてＮ型及びＰ型の不純物を導入することにより、Ｐウェル領域３０４及びＮウェル領域３０５の表面内にＮ+ソース・ドレイン領域３１４，３１４及びＰ+ソース・ドレイン領域３１５をそれぞれ形成する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
加えて、図３５に示すように、バイポーラトランジスタ形成領域Ａ３において、上層電極用ポリシリコン層３１２を拡散源とした拡散処理によりＮ型エピタキシャル層３０２の表面内にベース拡散層３１６を形成する。なお、上層電極用ポリシリコン層３１２越しにＰ型の不純物をＮ型エピタキシャル層３０２の表面内に注入することによりベース拡散層３１６を形成してもよい。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
次に、図３６に示すように、全面にＴＥＯＳ酸化膜３２１を堆積後、バイポーラトランジスタ形成領域Ａ３のベース拡散層３１６の中心部上のＴＥＯＳ酸化膜３２１及び上層電極用ポリシリコン層３１２を選択的に除去する。この残存した上層電極用ポリシリコン層３１２がベース電極となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
続いて、図３７に示すように、バイポーラトランジスタ形成領域Ａ３において、ベース拡散層３１６の表面上にＮ型の不純物がドープされたポリシリコンエミッタ電極３１８を形成する。この際、ポリシリコンエミッタ電極３１８に先がけてＴＥＯＳ酸化膜等の絶縁膜３２１ａを形成することにより、ポリシリコンエミッタ電極３１８と上層電極用ポリシリコン層３１２との絶縁性は保たれる。さらに、ポリシリコンエミッタ電極３１８を拡散源とした拡散処理によってポリシリコンエミッタ電極３１８直下のベース拡散層３１６の表面にエミッタ拡散層３１７を形成する。このとき、ベース拡散層３１６も拡散する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
そして、図３８に示すように、全面にコンタクト層間絶縁膜３０９を形成し、容量形成領域Ａ１の上層電極用ポリシリコン層３１２及び下層電極用ポリシリコン層３０８の一部上、ＣＭＯＳ形成領域Ａ２のＮ+ソース・ドレイン領域３１４，３１４及びＰ+ソース・ドレイン領域３１５，３１５の一部上、及びバイポーラトランジスタ形成領域Ａ３の上層電極用ポリシリコン層３１２の一部上、コレクタウォール３０６の一部上、ポリシリコンエミッタ電極３１８の一部上にコンタクトホールを開口後、タングステンプラグ３１９で埋め込み、さらにタングステンプラグ３１９に電気的に接続してコンタクト層間絶縁膜３０９上にアルミ配線３２０を形成することにより、図２５で示した半導体装置３を得ることができる。なお、下層電極用ポリシリコン層３０８の一部上においては窒化膜３１０も貫通するコンタクトホールを形成することになる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
加えて、上層電極用ポリシリコン層３１２は５００℃以上の高温処理によっても変形等の特性劣化が生じないポリシリコンを構成材料としているため、上層電極用ポリシリコン層３１２をＮＭＯＳトランジスタＱ３１，ＰＭＯＳトランジスタＱ３２のゲート電極の一部として用いても、ＭＯＳトランジスタＱ３１，Ｑ３２は良好な電気的特性を保つことができる。同様に、上層電極用ポリシリコン層３１２をバイポーラトランジスタＴ３のベース電極としても用いても、バイポーラトランジスタＴ３は良好な電気的特性を保つことができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
さらに、実施の形態３の半導体装置３は容量Ｃ３の上層電極を上層電極用ポリシリコン層３１２の一層で形成できるため、上層電極と下層電極間の段差を比較的小さく押さえることができるため、上層電極の残渣が生じにくいという優位性も有する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２３７
【補正方法】変更
【補正の内容】
【０２３７】
容量形成領域Ａ１において、ＬＯＣＯＳ酸化膜７０３上に形成される下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２（下層電極）、窒化膜７１０（誘電体膜）及び上層電極用ポリシリコン層７１１（上層電極）から容量Ｃ７が構成される。この際、上層電極用ポリシリコン層７１１及び窒化膜７１０は平面パターンが同一に形成される。また、下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２並びに上層電極用ポリシリコン層７１１の側面に枠付けＴＥＯＳ酸化膜７１３が形成される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
Ｐウェル領域７０４の表面内にＮ+ソース・ドレイン領域７１４が選択的に形成され、Ｎ+ソース・ドレイン領域７１４，７１４間のＰウェル領域７０４の表面上にゲート酸化膜７２２並びに下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２が形成される。したがって、下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２をゲート電極として、Ｐウェル領域７０４、Ｎ+ソース・ドレイン領域７１４，７１４及びゲート酸化膜７２２からなるＮＭＯＳトランジスタＱ７１が構成される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２４０
【補正方法】変更
【補正の内容】
【０２４０】
一方、Ｎウェル領域７０５の表面内にＰ+ソース・ドレイン領域７１５，７１５が選択的に形成され、Ｐ+ソース・ドレイン領域７１５，７１５間のＮウェル領域７０５の表面上にゲート酸化膜７２２並びに下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２が形成される。したがって、下層電極用第１ポリシリコン層７０８及び上下層電極用第２ポリシリコン層７１２をゲート電極として、Ｎウェル領域７０５、Ｐ+ソース・ドレイン領域７１５，７１５及びゲート酸化膜７２２からなるＰＭＯＳトランジスタＱ７２が構成される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２４３
【補正方法】変更
【補正の内容】
【０２４３】
さらに、ベース拡散層７１６の表面の一部に接触して下層電極用第２ポリシリコン層７１２がベース電極として形成され、エミッタ拡散層７１７の表面の一部に接触してポリシリコンエミッタ電極７１８が形成される。なお、下層電極用第２ポリシリコン層７１２及びポリシリコンエミッタ電極７１８は、間にＴＥＯＳ酸化膜７２１が形成されることにより絶縁される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２４４
【補正方法】変更
【補正の内容】
【０２４４】
このように、バイポーラトランジスタ形成領域Ａ３において、コレクタウォール７０６、ベース拡散層７１６、エミッタ拡散層７１７、下層電極用第２ポリシリコン層７１２（ベース電極）及びポリシリコンエミッタ電極７１８によってバイポーラトランジスタＴ７を構成している。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０２４７
【補正方法】変更
【補正の内容】
【０２４７】
さらに、タングステンプラグ７１９はコンタクト層間絶縁膜７０９及びＴＥＯＳ酸化膜７２１を貫通して容量Ｃ７の下層電極用第２ポリシリコン層７１２の表面の一部にと電気的に接続して形成される。また、コンタクト層間絶縁膜７０９上にタングステンプラグ７１９に電気的に接続してアルミ配線７２０が形成される。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２５５
【補正方法】変更
【補正の内容】
【０２５５】
続いて、図７８に示すように、全面にノンドープポリシリコンである下層電極用第２ポリシリコン層７１２を堆積後、単層誘電体膜となる窒化膜７１０を下層電極用第１ポリシリコン層７０８上に形成し、さらに窒化膜７１０上にＣＶＤ法等によりドープドポリシリコンである上層電極用ポリシリコン層７１１を形成する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０２５６
【補正方法】変更
【補正の内容】
【０２５６】
なお、下層電極用第２ポリシリコン層７１２用のノンドープドポリシリコンの代わりにアモルファスシリコンを形成しても良い。また、上層電極用ポリシリコン層７１１をイオン注入によってドープして形成してもよく、ドープドポリシリコンの代わりにアモルファスシリコンを形成しても良い。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０２５９
【補正方法】変更
【補正の内容】
【０２５９】
すると、容量形成領域Ａ１のＬＯＣＯＳ酸化膜７０３上の一部に下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２がパターニングされ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜７２２並びに下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２がパターニングされ、バイポーラトランジスタ形成領域Ａ３の下層電極用第２ポリシリコン層７１２がパターニングされる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０２６０
【補正方法】変更
【補正の内容】
【０２６０】
その結果、下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２による容量Ｃ７の下層電極と、下層電極用第１ポリシリコン層７０８及び下層電極用第２ポリシリコン層７１２によるＮＭＯＳトランジスタＱ７１，ＰＭＯＳトランジスタＱ７２のゲート電極とを同時に得ることができる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０２６１
【補正方法】変更
【補正の内容】
【０２６１】
次に、図８１に示すように、枠付けＴＥＯＳ酸化膜７１３を全面に堆積後、全面エッチバックを行う行い、容量形成領域Ａ１の下層電極用第１ポリシリコン層７０８、下層電極用第２ポリシリコン層７１２及び上層電極用ポリシリコン層７１１の側面、ＣＭＯＳ形成領域Ａ２のゲート酸化膜７２２及び下層電極用第１ポリシリコン層７０８，下層電極用第２ポリシリコン層７１２の側面、及びバイポーラトランジスタ形成領域Ａ３の下層電極用第２ポリシリコン層７１２の側面に枠付けＴＥＯＳ酸化膜７１３をそれぞれサイドウォールとして残存させる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０２６４
【補正方法】変更
【補正の内容】
【０２６４】
次に、図８２に示すように、全面にＴＥＯＳ酸化膜７２１を堆積後、バイポーラトランジスタ形成領域Ａ３のベース拡散層７１６の中心部上のＴＥＯＳ酸化膜７２１及び下層電極用第２ポリシリコン層７１２を選択的に除去する。この残存した下層電極用第２ポリシリコン層７１２がベース電極となる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０２６５
【補正方法】変更
【補正の内容】
【０２６５】
続いて、図８３に示すように、バイポーラトランジスタ形成領域Ａ３において、ベース拡散層７１６の表面上にＮ型の不純物がドープされたポリシリコンエミッタ電極７１８を形成する。この際、ポリシリコンエミッタ電極７１８に先がけてＴＥＯＳ酸化膜等の絶縁膜３２１ａを形成することにより、ポリシリコンエミッタ電極７１８と下層電極用第２ポリシリコン層７１２との絶縁性は保たれる。さらに、ポリシリコンエミッタ電極７１８を拡散源とした拡散処理によってポリシリコンエミッタ電極７１８直下のベース拡散層７１６の表面にエミッタ拡散層７１７を形成する。このとき、ベース拡散層７１６も拡散する。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０２６６
【補正方法】変更
【補正の内容】
【０２６６】
そして、図８４に示すように、全面にコンタクト層間絶縁膜７０９を形成し、容量形成領域Ａ１の上層電極用ポリシリコン層７１１及び下層電極用第２ポリシリコン層７１２の一部上、ＣＭＯＳ形成領域Ａ２のＮ+ソース・ドレイン領域７１４，７１４及びＰ+ソース・ドレイン領域７１５，７１５の一部上、及びバイポーラトランジスタ形成領域Ａ３の下層電極用第２ポリシリコン層７１２上の一部上、コレクタウォール７０６の一部上、ポリシリコンエミッタ電極７１８の一部上にコンタクトホールを開口後、タングステンプラグ７１９で埋め込み、さらにタングステンプラグ７１９に電気的に接続してコンタクト層間絶縁膜７０９上にアルミ配線７２０を形成することにより、図７２で示した半導体装置７を得ることができる。なお、下層電極用第２ポリシリコン層７１２の一部上においてはＴＥＯＳ酸化膜７２１も貫通するコンタクトホールを形成することになる。