【手続補正書】
【提出日】平成17年1月12日(2005.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記複数のスペアメモリセルは、１個以上のスペアメモリセル行を構成するように配置され、
前記プログラムセルは、１個以上のプログラムメモリセル行を構成するように配置され、
前記薄膜磁性体記憶装置は、
前記正規メモリセルの行ごとに設けられるワード線と、
前記スペアメモリセル行ごとに設けられるスペアワード線と、
前記プログラムメモリセル行ごとに設けられ、少なくとも前記データ読出動作前の所定期間において活性化されるプログラムワード線とをさらに備え、
前記正規メモリセルは、直列に接続された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子および、対応するワード線の活性化に応答してオンするアクセス素子を有し、
前記スペアメモリセルは、直列に接続された、前記正規メモリセルと同様の磁気抵抗素子および、対応するスペアワード線の活性化に応答してオンするアクセス素子を有し、
前記プログラムセルは、直列に接続された、前記正規メモリセルと同様の磁気抵抗素子および、対応するプログラムワード線の活性化に応答してオンするアクセス素子を有し、
前記選択回路は、前記アドレス信号および前記冗長情報に応じて、前記ワード線および前記スペアワード線の活性化を制御する、請求項１に記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルと、前記置換救済に用いる冗長情報を記憶するための複数のプログラムセルとが行列状に配置されたメモリアレイと、
前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルによって共有されるデータ線と、
前記データ線を介して、前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルからのデータを読出すためのデータ読出回路と、
データ読出動作の実行前に、前記データ読出回路によって前記複数のプログラムセルから読出された前記冗長情報を保持するラッチ回路を含む選択回路とを備え、
前記選択回路は、アドレス信号および前記ラッチ回路に保持した前記冗長情報に応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルへのアクセスを制御する、薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記複数の正規メモリセル、前記複数のスペアメモリセル、および前記複数のプログラムセルは、複数の正規メモリセル行、１個以上のスペアメモリセル行、および１個以上のプログラムメモリセル行をそれぞれ構成するように、メモリセル列を共有して配置され、
前記薄膜磁性体記憶装置は、
前記正規メモリセル行ごとに設けられるワード線と、
前記スペアメモリセル行ごとに設けられるスペアワード線と、
前記プログラムセル行ごとに設けられ、前記データ読出動作前の所定期間において活性化されるプログラムワード線とをさらに備え、
前記データ線は、前記メモリセル列ごとに設けられ、
前記選択回路は、前記所定期間において、前記データ線を介して前記冗長情報を受けるとともに、データ読出動作時において、前記アドレス信号および前記冗長情報に応じて、前記ワード線および前記スペアワード線の活性化を制御する、請求項７に記載の薄膜磁性体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲｍａｘおよびＲｍｉｎ（ただし、Ｒｍａｘ＞Ｒｍｉｎ）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
スペアデコーダＳＤは、ヒューズ素子ＦＳ０の状態に応じた電圧をノードＮｇ０にラッチするためのラッチ回路ＬＴ０と、ヒューズ素子ＦＳ１の状態に応じた電圧をノードＮｇ１にラッチするためのラッチ回路ＬＴ１と、ノードＮｇ０およびノードＮｇ１の各々を電源電圧Ｖｃｃへプルアップするためのトランジスタ１００とを有する。ラッチ回路ＬＴ０およびＬＴ１の各々において、ノードＮｇ０およびＮｇ１を入力側とするインバータの駆動力は、トランジスタ１００の駆動力よりも大きく設計される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
また好ましくは、複数のスペアメモリセルは、１個以上のスペアメモリセル行を構成するように配置され、プログラムセルは、１個以上のプログラムメモリセル行を構成するように配置される。薄膜磁性体記憶装置は、正規メモリセルの行ごとに設けられるワード線と、スペアメモリセル行ごとに設けられるスペアワード線と、プログラムメモリセル行ごとに設けられ、少なくともデータ読出動作前の所定期間において活性化されるプログラムワード線とをさらに備える。正規メモリセルは、直列に接続された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子および、対応するワード線の活性化に応答してオンするアクセス素子を有する。スペアメモリセルは、直列に接続された、正規メモリセルと同様の磁気抵抗素子および、対応するスペアワード線の活性化に応答してオンするアクセス素子を有する。プログラムセルは、直列に接続された、正規メモリセルと同様の磁気抵抗素子および、対応するプログラムワード線の活性化に応答してオンするアクセス素子を有する。選択回路は、アドレス信号および冗長情報に応じて、ワード線およびスペアワード線の活性化を制御する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
この発明の他の構成に従う薄膜磁性体記憶装置は、複数の正規メモリセルと、複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルと、置換救済に用いる冗長情報を記憶するための複数のプログラムセルとが行列状に配置されたメモリアレイと、複数の正規メモリセル、複数のスペアメモリセルおよび、複数のプログラムセルによって共有されるデータ線と、データ線を介して、複数の正規メモリセル、複数のスペアメモリセルおよび、複数のプログラムセルからのデータを読出すためのデータ読出回路と、データ読出動作の実行前に、データ読出回路によって複数のプログラムセルから読出された冗長情報を保持するラッチ回路を含む選択回路とを備える。選択回路は、アドレス信号およびラッチ回路に保持した冗長情報に応じて、複数の正規メモリセルおよび複数のスペアメモリセルへのアクセスを制御する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
好ましくは、複数の正規メモリセル、複数のスペアメモリセル、および複数のプログラムセルは、複数の正規メモリセル行、１個以上のスペアメモリセル行、および１個以上のプログラムメモリセル行をそれぞれ構成するように、メモリセル列を共有して配置される。薄膜磁性体記憶装置は、正規メモリセル行ごとに設けられるワード線と、スペアメモリセル行ごとに設けられるスペアワード線と、プログラムセル行ごとに設けられ、データ読出動作前の所定期間において活性化されるプログラムワード線とをさらに備える。データ線は、メモリセル列ごとに設けられる。選択回路は、所定期間において、データ線を介して冗長情報を受けるとともに、データ読出動作時において、アドレス信号および冗長情報に応じて、ワード線およびスペアワード線の活性化を制御する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
プログラムユニットＰＵ０〜ＰＵ２の各々は、２個のプログラムセルから構成される。プログラムユニットＰＵ０は、プログラムセルＰＭＣ０およびＰＭＣ１を有し、プログラムユニットＰＵ１は、プログラムセルＰＭＣ２およびＰＭＣ３を有し、プログラムユニットＰＵ２は、プログラムセルＰＭＣ４およびＰＭＣ５を有する。以下においては、プログラムセルを総称する場合には、単に、プログラムセルＰＭＣと表記する。各プログラムユニットは、１ビットの情報を記憶する。各プログラムユニットＰＵを構成する２個のプログラムセルＰＭＣは、異なるレベルのデータを記憶する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
プログラムセルＰＭＣ０およびＰＭＣ１は、それぞれが異なるレベル（“１”，“０”）のデータを記憶している。すなわち、トンネル磁気抵抗素子ＴＭＲ０およびＴＭＲ１の電気抵抗は、ＲｍａｘおよびＲｍｉｎの一方ずつに設定される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
列選択回路３０は、さらにコラム選択線ＣＳＬ０〜ＣＳＬ３の活性化をそれぞれ制御するための列選択ゲートＣＳＧ０〜ＣＳＧ３をさらに有する。列選択ゲートＣＳＧ０〜ＣＳＧ３は、列アドレスＣＡ０およびＣＡ１に応じて、コラム選択線ＣＳＬ０〜ＣＳＬ３の活性化を制御する。たとえば、列アドレスＣＡ０＝“０”かつＣＡ１＝“０”である場合には、列選択ゲートＣＳＧ０によってコラム選択線ＣＳＬ０がＨレベルに活性化される。したがって、この場合には、ビット線ＢＬ０に読出されたデータが、外部Ｉ／Ｏ（ＥＩ／Ｏ）へ伝達される。このように、２個の列アドレスＣＡ０，ＣＡ１のレベルの組合せ（４通り）に応じて、４本のコラム選択線ＣＳＬ０〜ＣＳＬ３のうちの１本がＨレベルへ活性化される。