【手続補正書】
【提出日】平成16年3月4日(2004.3.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
並列動作可能な複数個のメモリブロックと、
外部からライトデータを入力可能であって外部へリードデータを出力可能な外部インタフェース手段と、
前記メモリブロックから読み出されたリードデータを前記外部インタフェース手段から外部に出力不可能な状態に呼応して保持する事が可能なリードバッファと、
前記出力不可能な状態が解消されているとき前記メモリブロックから読み出されたリードデータ又は前記リードバッファから読み出されたリードデータを選択して前記外部インタフェース手段に与える選択手段と、を有して成るものであることを特徴とする半導体集積回路。
【請求項２】
並列動作可能な複数個のメモリブロックと、
前記メモリブロックから読み出されたリードデータを保持する事が可能なリードバッファと、
前記リードバッファから出力されるリードデータ及び前記メモリブロックから出力されるリードデータを外部へ出力可能な外部インタフェース手段と、
前記メモリブロックから読み出されたリードデータを前記外部インタフェース手段から外部に出力不可能な状態に呼応して当該リードデータを前記リードバッファに保持させ、前記出力不可能な状態が解消されているとき前記メモリブロックから読み出されたリードデータ又は前記リードバッファから読み出されたリードデータを前記外部インタフェース手段から出力させる制御手段と、を有して成るものであることを特徴とする半導体集積回路。
【請求項３】
並列動作可能な複数個のメモリブロックと、
外部からライトデータを入力可能であって外部へリードデータを出力可能な外部インタフェース手段と、
前記外部インタフェース手段に入力されたライトデータを入力して保持し、メモリブロックがライト動作可能にされた後にライトデータをメモリブロックに供給するライトバッファと、
前記メモリブロックから読み出されたリードデータを前記外部インタフェース手段から外部に出力不可能な状態に呼応して保持する事が可能なリードバッファと、
前記出力不可能な状態が解消されているとき前記メモリブロックから読み出されたリードデータ又は前記リードバッファから読み出されたリードデータを選択して前記外部インタフェース手段に与える選択手段と、を有して成るものであることを特徴とする半導体集積回路。
【請求項４】
並列動作可能な複数個のメモリブロックと、
外部からライトデータを入力可能であって外部へリードデータを出力可能な第１の外部インタフェース手段と、
外部からライトデータを入力可能であって外部へリードデータを出力可能な第２の外部インタフェース手段と、
前記第１又は第２の外部インタフェース手段に入力されたライトデータを入力して保持し、メモリブロックがライト動作可能にされた後にライトデータをメモリブロックに供給するライトバッファと、
前記第２の外部インタフェース手段から出力すべきリードデータの保持と、前記第１の外部インタフェース手段から出力すべきリードデータであって当該第１の外部インタフェース手段から外部に出力不可能な状態にあるリードデータの保持とを行うことが可能なリードバッファと、
前記出力不可能な状態が解消されているとき前記メモリブロックから読み出されたリードデータ又は前記リードバッファから読み出されたリードデータを選択して前記第１の外部インタフェース手段に与える選択手段と、を有して成るものであることを特徴とする半導体集積回路。
【請求項５】
前記第１及び第２の外部インタフェース手段は、夫々個別にメモリブロックに対するアクセス要求とアクセスアドレスとを外部から入力可能であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第２の外部インタフェース手段からデータを入力して保持し、保持したデータを前記第２の外部インタフェース手段から外部に出力可能なメモリバッファを有して成るものであることを特徴とする請求項４又は５記載の半導体集積回路。
【請求項７】
前記メモリブロックはＤＲＡＭであり、前記リードバッファ及びライトバッファはＳＲＡＭであることを特徴とする請求項３乃至６の何れか１項記載の半導体集積回路。
【請求項８】
前記メモリブロックは、選択端子がワード線に接続され、データ入出力端子がビット線に接続されたメモリセルを複数個有するメモリセルアレイと、
ロウアドレス信号で指定されるワード線を選択するロウ選択回路と、
カラムアドレス信号で指定されるビット線を複数本並列に選択するカラム選択回路と、
前記ライトバッファから直列的に入力されるライトデータをクロック信号に同期して並列データに変換する直列・並列変換回路と、
前記カラム選択回路で選択された複数本のビット線に前記直列・並列変換回路の前記並列データを出力するライトアンプと、
前記カラム選択回路で選択された複数本のビット線から出力される並列データを増幅するメインアンプと、
前記メインアンプから出力される並列データをクロック信号に同期して直列データに変換し前記リードバッファ及び選択手段に向けて出力する並列・直列変換回路と、を含んで成るものであることを特徴とする請求項３又は４記載の半導体集積回路。
【請求項９】
前記メモリブロックは、直列・並列変換回路の直列データ入力経路と、前記並列・直列変換回路の直列データ出力経路とを独立に備えたマルチポートメモリであることを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
半導体チップ上に対向配置されたメモリブロックと、
前記対向するメモリブロックの間に配置され、メモリブロックから読み出されたリードデータを保持することが可能なリードバッファ及びメモリブロックに与えるライトデータを保持する事が可能なライトバッファと、
前記リードバッファとライトバッファとの近傍に配置された外部インタフェース手段と、
前記外部インタフェース手段の近傍に位置する外部接続電極と、を有し、
前記ライトバッファは、前記外部インタフェース手段に入力されたライトデータを入力して保持し、メモリブロックがライト動作可能にされた後にライトデータをメモリブロックに供給し、
前記リードバッファは、前記メモリブロックから読み出されたリードデータを前記外部インタフェース手段から外部に出力不可能な状態に呼応して保持する事が可能である、ことを特徴とする半導体集積回路。
【請求項１１】
半導体チップと、
上記半導体チップ上に形成され、複数のデータを格納し、所定のアドレス信号の供給に応答してそれに対応するデータを出力するデータ出力部を有する第１ダイナミック型メモリと、
上記半導体チップ上に形成され、複数のデータを格納し、所定のアドレス信号の供給に応答してそれに対応するデータを出力するデータ出力部を有する第２ダイナミック型メモリと
上記半導体チップ上に形成された外部出力回路と、
上記半導体チップ上に形成され、上記第１ダイナミック型メモリの上記出力部に結合される第１バッファ回路と、
上記半導体チップ上に形成され、上記第１ダイナミック型メモリの上記データ出力部に結合される第１入力と、上記バッファ回路の出力に結合される第２入力と、上記外部出力回路に結合される出力とを有する第１選択回路と、
上記半導体チップ上に形成され、上記第２ダイナミック型メモリの上記出力部に結合される第２バッファ回路と、
上記半導体チップ上に形成され、上記第２ダイナミック型メモリの上記データ出力部に結合される第１入力と、上記バッファ回路の出力に結合される第２入力と、上記外部出力回路に結合される出力とを有する第２選択回路と、
上記第１乃至第２選択回路の選択動作の制御及び上記第１乃至第２バッファ回路の書き込み動作を制御する制御回路とを有するものであることを特徴とする半導体集積回路。
【請求項１２】
上記第１乃至第２バッファ回路の各々は、複数のスタティク型メモリセルを含むことを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
半導体チップと、
上記半導体チップ上に形成され、データ入力部と格納されたデータのリフレッシュ動作が定期的に必要とされる複数のメモリセルとをそれぞれ有する複数のメモリバンクと、
上記半導体チップ上に形成され、上記複数のメモリバンクの上記データ入力部に対応して結合された複数のライトバッファ回路と、
上記半導体チップ上に形成され、上記複数のライトバッファ回路に結合され、上記複数のメモリバンクのうち対応するメモリバンクに書き込まれるべきデータが供給される外部入力回路と、
上記半導体チップ上に形成され、上記対応するメモリバンクのリフレッシュ動作と読み出し動作の期間に、上記外部入力回路に供給されたデータを対応するライトバッファ回路に選択的に保持させる様に、対応するライトバッファ回路を制御する制御回路とを含んで成り、
上記制御回路は、上記対応するメモリバンクのリフレッシュ動作と読み出し動作の完了後に上記対応するメモリバンクに上記データが上記対応するライトバッファ回路に供給するよう制御することを特徴とする半導体集積回路。
【請求項１４】
上記複数のメモリバンクは各々、複数のワード線と、複数のデータ線と、上記複数のメモリセルを含み、
上記複数のメモリセルの各々は、１つのメモリセルが１つのワード線と１つのデータ線とに結合される様に上記複数のワード線と上記複数のデータ線とに結合され、容量素子と選択トランジスタとを含み、
上記選択トランジスタは、対応するワード線に結合された選択端子と、対応するデータ線に結合されたデータ入出力端子とを有するものであることを特徴とする請求項１３記載の半導体集積回路。
【請求項１５】
上記複数のライトバッファ回路は各々、
複数のスタティク型メモリセルと複数のワード線と複数の相補データ線対とを含むメモリアレイと、
所定のワード線をアドレス信号に応答して選択するアドレスデコーダーと、
選択された複数個のメモリセルのデータを増幅するセンスアンプと、
増幅されたデータを出力するデータ出力回路とを有するものであることを特徴
とする請求項１４記載の半導体集積回路。
【請求項１６】
上記複数のスタティク型メモリセルの各々は、その入出力端子が交差結合された１対のインバータを含むものであることを特徴とする請求項１５記載の半導
体集積回路。