(57)【要約】【課題】スキャン動作時のレーシングをＭＩＮ保証ゲートなしに防止する。【解決手段】開示されるフリップフロップ回路は、データ入力とスキャン入力とをスキャンモード信号に応じて切り替えて出力するセレクタ部１０と、セレクタ部の出力データをクロック信号と同相および逆相のマスタラッチ制御クロックでラッチするマスタラッチ部２０と、マスタラッチ部の出力をクロック信号と逆相および同相のスレーブラッチ制御クロックでラッチするスレーブラッチ部３０とを直列に接続したフリップフロップ回路において、スキャン動作時、クロック制御部４０が、スレーブラッチ部を制御するクロックを、マスタラッチ部を制御するクロックより遅れたタイミングにすることによって、次段のフリップフロップとの間に遅延用のＭＩＮ保証ゲートートを挿入することなしに、レーシングを防止できるように構成されている。【選択図】図１
2010183541.tif 000002
【特許請求の範囲】
【請求項１】
データ入力とスキャン入力とをスキャンモード信号に応じて切り替えて出力するセレクタ部と、セレクタ部の出力データをクロック信号と同相および逆相のマスタラッチ制御クロックでラッチするマスタラッチ部と、マスタラッチ部の出力をクロック信号と逆相および同相のスレーブラッチ制御クロックでラッチするスレーブラッチ部とを直列に接続するとともに、クロック信号から前記マスタクラッチ制御クロックを生成し、クロック信号とスレーブラッチクロック制御信号とから前記スレーブラッチ制御クロックを生成するクロック制御部を設けたことを特徴とするフリップフロップ回路。
【請求項２】
前記フリップフロップ回路において、スレーブラッチ部の制御クロックを、マスタラッチ部の制御クロックより遅れたタイミングで入力することによって、次段のフリップフロップとの間にレーシング防止のために必要な時間差を与えるためのゲートの挿入を省略可能にしたことを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
請求項１または２記載のフリップフロップをそれぞれ複数直列に接続してなる第１の機能ユニットと第２の機能ユニットに対して、異なる極性の制御クロックを選択して供給することによって、スキャンパスを迂回するパスを設けることなく、マスタラッチとスレーブラッチをともにスルー状態に設定することができるようにしたことを特徴とするフリップフロップ回路。
【請求項４】
請求項３記載のフリップフロップ回路において、所望のレジスタだけを設定に要する時間とテストパターンの規模を縮小して設定することを特徴とするフリップフロップ回路。
【請求項５】
請求項３記載のフリップフロップ回路を、初期化状態にすることによって、組合わせ回路として試験することを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スキャンフリップフロップ回路において、スキャンモードのときスレーブラッチに与えるクロックを遅延させたクロックに切り替える回路を設けることによって、スキャン動作時におけるレーシングをＭＩＮ保証ゲートを挿入せずに防止することができ、かつ、テスト時におけるレジスタの初期化を容易に行うことが可能なフリップフロップに関する。
【背景技術】
【０００２】
図４は従来のフリップフロップ回路を示したものである。従来のフリップフロップ回路は図示のように、セレクタ部１０と、マスタラッチ部２０と、スレーブラッチ部３０Ａと、クロック制御部４０Ａとからなっている。
従来のフリップフロップ回路では、スキャンテストは、このようなフリップフロップ回路を直列に接続してシフトレジスタ回路を構成することによって行われるが、各フリップフロップ回路に供給するクロックのスキューによるレーシングを防止するために、各フリップフロップ回路間にはバッファを挿入する。
【０００３】
また、フリップフロップ回路によって形成される半導体集積回路を分割してテストする場合は、図５に示すようにテスト対象の機能ＵＮＩＴに含まれるレジスタのみに状態設定ができるように、機能ＵＮＩＴごとに迂回パスを設けて、セレクタで選択できるようにすることによって、テスト時間を短縮し、使用するテストパタン数を削減するようにしている。
【０００４】
これに対して特許文献１においては、フリップフロップ回路にクロック制御回路を設け、基準クロック信号とスキュー調整用クロック信号の論理和でマスタラッチ回路に供給するクロック信号を生成し、基準クロック信号に応じてスレーブラッチ回路に供給するクロック信号を生成し、基準クロック信号よりスキューマージン分だけ位相が進んでいるクロック信号の立ち上がりエッジで入力信号をフリップフロップ回路に取り込み、基準クロック信号の立ち上がりエッジでそれを出力し、クロック信号を論理 "０" に保持することにより、フリップフロップ回路を通常の通り動作させる。これにより、クロックスキューによる誤動作を防止できるようにして、チップ面積の増加を最小限に抑制でき、クロックスキューによる誤動作を回避できる、フリップフロップ回路が開示されている。
【０００５】
しかしながら特許文献１記載の技術は、スレーブラッチの制御クロックをマスタラッチの制御クロックと別制御にする手段を設けて、レーシングを防止する考案であるが、マスタラッチ，スレーブラッチをともにスルーにする機能は有していない。
【０００６】
また、特許文献２においては、マスタラッチ回路およびスレーブラッチ回路からなるフリップフロップとセレクタとのペアが複数備えられたスキャン記憶装置において、シフト動作時に、スキャンイネーブル信号を "Ｈ" レベル状態にして前段のフリップフロップからのスキャンデータをセレクタで選択出力して、クロック信号の立ち上がりでマスタラッチ回路にスキャンデータをラッチし、クロック信号が "Ｈ" レベル状態でかつその立ち上がりのタイミングよりも遅れたタイミングでスキャンイネーブル信号を立ち下げてスレーブラッチ回路をスルーモードに移行してスキャンデータを次段のフリップフロップに向けて出力することにより、クロックスキューによるシフトの誤動作を防止することによって、回路規模や設計工数を抑制したままで、クロックスキューによるシフトの誤動作を防止したスキャン記憶装置を提供する、スキャン記憶装置が開示されている。
【０００７】
しかしながら特許文献２記載の技術は、スレーブラッチの制御クロックをマスタラッチの制御クロックと別制御にする手段を設けて、レーシングを防止する考案であるが、マスタラッチ，スレーブラッチをともにスルーにする機能は有していない。
【０００８】
また、特許文献３においては、３個のインバータと、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタよりなる２個のトランスファーゲートとにより形成されるマスターラッチと、３個のインバータと、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタよりなる２個のトランスファーゲートとにより形成されるスレーブラッチと、クロック入力端子およびテスト切替端子に対応する２個のＮＡＮＤ回路とを備えて構成されることによって、他の組み合わせ回路と縦続接続されて形成されるシステム回路に対応して、その故障検出率の高いテストパターンを容易に作成することのできるフリップフロップ回路を提供する、フリップフロップ回路が開示されている。
【０００９】
しかしながら特許文献３記載の技術では、マスタラッチのクロック信号とスレーブラッチのクロック信号の信号レベルを同一値に固定することが考案されているが、レーシングを防止する機能は備えていていない。
【００１０】
また、特許文献４においては、クロック信号と同相の信号と、その反転信号がスレーブラッチのトランスファゲートに供給され、クロックと制御信号を入力とするＮＡＮＤ回路により構成された制御回路により出力される信号とのその反転信号を、マスターラッチのトランスファゲートを制御する信号に用いることで、制御信号による試験の際にマスターラッチ回路をスルーにすることができるので、スルー状態にして試験を行う際に、回路規模を大きくせず、また通常動作時に遅延に影響しないフリップフロップ回路を提供する、フリップフロップ回路が開示されている。
【００１１】
しかしながら特許文献４記載の技術では、マスタラッチのクロック信号とスレーブラッチのクロック信号の信号レベルを同一値に固定することが考案されているが、レーシングを防止する機能は備えていていない。
【００１２】
また、特許文献５においては、マスターおよびスレーブのラッチで構成されるフリップフロップの２つのラッチの両方を、テストモード時にスレーブモードとなるような回路構成とすることにより、フリップフロップのＤ入力が、クロック信号のエッヂのタイミングに関係なく、フリップフロップ内の伝搬遅延の後に、Ｑ出力より出力されるようにすることによって、大規模なテスト回路の追加が不要で、かつ簡易なテストパターンで、遅延時間の評価が可能であり、かつ高精度な測定装置なしに遅延値の良否判定が行える遅延値測定方法が提供される、遅延時間の測定方法が開示されている。
【００１３】
しかしながら特許文献５記載の技術では、マスタラッチのクロック信号とスレーブラッチのクロック信号の信号レベルを同一値に固定することが考案されているが、レーシングを防止する機能は備えていていない。
【００１４】
また、特許文献６においては、マスターラッチとこのマスターラッチに直列に接続されたスレーブラッチに、互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これによってマスターラッチに入力されたデータを、スレーブラッチへシフトさせるようにしたフリップフロップ回路において、外部制御信号の入力によりマスタークロック信号とスレーブクロック信号の信号レベルを同一値に固定する手段を設けることによって、組み合わせ回路の電源切断直前におけるデータをフリップフロップ回路に保持するための外部制御信号のタイミング設定を容易にする、フリップフロップ回路および半導体装置が開示されている。
【００１５】
しかしながら特許文献６記載の技術では、マスタラッチのクロック信号とスレーブラッチのクロック信号の信号レベルを同一値に固定することが考案されているが、レーシングを防止する機能は備えていていない。
【００１６】
また、特許文献７においては、クロック信号の第１のエッジで入力データを保持し出力する第１のラッチ回路と、クロック信号を所定の時間遅延させる遅延回路と、選択制御信号が第１のレベルのときクロック信号をそのまま出力し第２のレベルのとき遅延回路からの遅延したクロック信号を出力するセレクタと、このセレクタの出力信号のクロック信号の第１のエッジと対応するエッジで第１のラッチ回路の出力データを保持し出力する第２のラッチ回路とを有することによって、スキャンモードのときスレーブラッチに与えるクロックを遅延させたクロックに切り替えるフリップフロップ回路が開示されている。
【００１７】
しかしながら、特許文献７記載の技術では、スキャンパスのレーシング防止用のゲートが不要になるが、マスタラッチ，スレーブラッチをともにスルー状態に設定できる機能は備えていない。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１０−２００３８０号公報
【特許文献２】特開平１１−２５８３０９号公報
【特許文献３】特開平０５−０６７９４９号公報
【特許文献４】特開平１１−３４０７９６号公報
【特許文献５】特開２０００−２１４２２３号公報
【特許文献６】特開２００６−０１３８１６号公報
【特許文献７】特開平０３−０３４６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図４に示された従来のフリップフロップ回路では、スキャンテストは図４に示すように、フリップフロップ回路を直列に接続してシフトレジスタを構成して行うが、各フリップフロップ回路に配分されるクロックスキューによるレーシングを防止するために、各フリップフロップ回路間にはバッファを挿入する必要があり、そのため、回路面積のオーバーヘッドが大きくなるという問題があった。
【００２０】
また、近年における半導体集積回路の高集積化に伴って、試験の際におけるフリップフロップ回路の初期状態の設定が複雑化して、検証効果の低下を招くという問題があった。
【００２１】
さらに、従来のフリップフロップ回路では、１相同期クロックで動作するレジスタ間にレーシング防止のため挿入されるディレイゲートとして、ＭＩＮ保証ゲートを挿入する必要があった。
【００２２】
この発明は上述の事情に鑑みてなされたものであって、スキャンフリップフロップ回路において、スキャン動作時のレーシングを、ＭＩＮ保証ゲートを挿入することなく防止でき、かつテスト時におけるレジスタの初期化を容易に行うことが可能な、フリップフロップ回路を提供することを目的としている。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明はフリップフロップ回路に係り、データ入力とスキャン入力とをスキャンモード信号に応じて切り替えて出力するセレクタ部と、セレクタ部の出力データをクロック信号と同相および逆相のマスタラッチ制御クロックでラッチするマスタラッチ部と、マスタラッチ部の出力をクロック信号と逆相および同相のスレーブラッチ制御クロックでラッチするスレーブラッチ部とを直列に接続するとともに、クロック信号から前記マスタクラッチ制御クロックを生成し、クロック信号とスレーブラッチクロック制御信号とから前記スレーブラッチ制御クロックを生成するクロック制御部を設けたことを特徴としている。
【発明の効果】
【００２４】
この発明のフリップフロップ回路では、スキャン動作時におけるレジスタ間のレーシングを、ＭＩＮ保証ゲートを挿入することなく防止することができるとともに、テスト時のレジスタの初期化を容易に行うことができる。
【００２５】
ＭＩＮ保証ゲートを必要としない理由は、本発明のフリップフロップ回路においては、レジスタはスキャン動作時、マスタラッチがクロックＣＫに同期し、スレーブラッチがスレーブラッチクロック制御信号ＴＫに同期して動作するため、クロックＣＫとスレーブラッチクロック制御信号ＴＫの位相をずらすことによって、その位相差時間がＭＩＮ保証ゲートの代わりになるためである。
【図面の簡単な説明】
【００２６】
【図１】本発明のフリップフロップ回路の第１実施形態の構成を示す図である。
【図２】図１に示されたフリップフロップ回路の動作を示すタイミングチャートである。
【図３】本発明のフリップフロップ回路の第２実施形態の構成を示す図である。
【図４】従来のフリップフロップ回路の構成を示す図である。
【図５】従来のフリップフロップ回路におけるスキャンパスを迂回するパスを示す図である。
【発明を実施するための形態】
【００２７】
以下、この発明の実施形態であるフリップフロップ回路について、図面を参照しながら詳細に説明する。
【実施形態１】
【００２８】
図１は、この発明のフリップフロップ回路の第１の実施の形態を示す図である。
図１のフリップフロップ回路は、セレクタ部１０と、マスタラッチ部２０と、スレーブラッチ部３０と、クロック制御部４０とからなっている。
【００２９】
セレクタ部１０は、２つのトランスファゲート１１，１２と、２つのインバータ１３，１４とからなり、スキャンモード信号ＳＭに応じてデータ入力Ｄまたはスキャン入力ＳＩを選択して、マスタラッチ部２０に供給する。
マスタラッチ部２０は、２つのトランスファゲート２１，２３と、２つのインバータ２２，２４とから構成され、セレクタ部１０の出力に接続されている。
スレーブラッチ部３０は、２つのトランスファゲート３１，３３と、２つのインバータ３２，３４とからなり、マスタラッチ部２０に直列に接続されて、インバータ３５を経て、フリップフロップ回路の出力Ｑを出力する。
クロック制御部４０は、３つのインバータ４１，４２，４５と、２つのＮＡＮＤゲート４３，４４とから構成されていて、マスタラッチ部２０とスレーブラッチ部３０にクロックを供給する。
【００３０】
以下、図１に示された回路図と、図２に示されたタイミングチャートとを参照して、この発明のフリップフロップ回路の動作を説明する。
本発明のフリップフロップ回路は、通常使用時には、スキャンモード信号ＳＭ＝ "Ｌ" ，スレーブラッチ制御クロック信号ＴＫ＝ "Ｈ" とすることで、クロック信号ＣＫに同期したフリップフロップ回路として動作する。
【００３１】
スキャンモード信号ＳＭ＝ "Ｈ" のときは、フリップフロップ回路のスレーブラッチ部３０を制御するクロック信号を、マスタラッチ部２０とは独立にＴＫ信号によって制御することができる。
これによって、図２のタイミングチャートに示すように、スレーブラッチ部３０のの制御クロックＴＫを、マスタラッチ部２０の制御クロックＣＫより遅れたタイミングで入力することによって、次段のフリップフロップとの間に遅延ゲートを挿入することなしに、レーシングを防止することができる。
【００３２】
また、スキャンモード信号ＳＭ＝ "Ｈ" ，ＣＫ＝ "Ｌ" ，ＴＫ＝ "Ｈ" と設定したときは、この発明のフリップフロップ回路は、マスタラッチ回路２０，スレーブラッチ回路３０をともにスルー状態に設定できるので、スキャンパスに接続されたすべてのレジスタを、クロックを入力することなく、 "Ｌ" にリセットすることができる。
【実施形態２】
【００３３】
図３は、この発明のフリップフロップ回路の第２の実施の形態を示す図である。
図３においては、機能ＵＵＩＴ１，機能ＵＵＩＴ２からなる半導体集積回路が示されている。機能ＵＵＩＴ１，機能ＵＵＩＴ２に含まれる回路の範囲は、図５に示された従来の半導体集積回路と同様に、半導体集積回路の論理動作の機能単位や、テストしやすい単位等として都合がよいように分割されたものである。
【００３４】
図３のフリップフロップ回路は、図１に示されたフリップフロップ回路を直列に接続してスキャンパスを形成する場合に、図示のようにＴＫ信号による制御を分割することによって、図５に示された従来回路のようにスキャンパスを迂回するようなパスを設けることなく、マスタラッチ回路２０，スレーブラッチ回路３０をともにスルー状態に設定することによって、所望のレジスタだけを、設定に要する時間とテストパターンを削減して制御することができる。
また、スキャンモード信号ＳＭ＝ "Ｈ" ，ＣＫ＝ "Ｌ" ，ＴＫ＝ "Ｈ" にして、入力ＳＩから出力ＳＯまでスルーになる初期化状態にすることによって、入力信号のみによって出力信号が定まる、論理ゲートだけの組み合わせからなる組み合わせ回路として、試験することも可能になる。
【産業上の利用可能性】
【００３５】
この発明のフリップフロップ回路は、素子数の多いフリップフロップ回路の場合にも適用できるので、大規模ディジタル集積回路のテスト回路として利用することができる。
【符号の説明】
【００３６】
１０    セレクタ部
２０    マスタラッチ部
３０    スレーブラッチ部
４０    クロック制御部
１１，１２，２１，２３，３１，３３    トランスファゲート
１３，１４，２２，２４，３２，３４，３５，４１，４２，４５    インバータ
４３，４４    ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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