(57)【要約】      （修正有）【課題】基板の電源インピーダンスを低減でき、ＬＳＩのジッタやＧＮＤノイズの影響を低減させる。【解決手段】複数のボールＢＬは、電源端子列とそれぞれ接続される第１電源ボール群ＰＢＬＧ１および第２電源ボール群ＰＢＬＧ２を少なくとも含み、電源配線パターン部３０は、第１電源ボール群と接続される第１電源接続パターン３１０と、第２電源ボール群と接続される第２電源接続パターン３２０と、第１電源接続パターンと第２電源接続パターンの一部同士をボールと非接触で接続する少なくとも一つの接続パターン３３０と、を含み、第１電源接続パターンの一端部には、給電パターン部４０の一端と接続する第１接続部３１１と、第１バイパスキャパシタＣ１１の一方の電極と接続するための第２接続部３１２と、を有し、第２電源接続パターン３２０の一端部には、第２バイパスキャパシタＣ１２の一方の電極と接続するための第３接続部３２１と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
格子状に配列された電極として機能する複数のボールと、
搭載される集積回路の電源端子と接続される電源配線パターン部と、
給電点に接続される給電パターン部と、を有し、
上記複数のボールは、
上記集積回路の所定間隔をおいて配列された電源端子列とそれぞれ接続される、第１電源ボール群および第２電源ボール群を少なくとも含み、
上記電源配線パターン部は、
上記第１電源ボール群と接続される第１電源接続パターンと、
上記第２電源ボール群と接続される第２電源接続パターンと、
上記第１電源接続パターンと上記第２電源接続パターンの一部同士を上記ボールと非接触で接続する少なくとも一つの接続パターンと、を含み、
上記第１電源接続パターンの一端部には、
上記給電パターン部の一端と接続する第１接続部と、
第１バイパスキャパシタの一方の電極と接続するための第２接続部と、を有し、
上記第２電源接続パターンの一端部には、
第２バイパスキャパシタの一方の電極と接続するための第３接続部と、を有する
配線基板。
【請求項２】
上記第１電源接続パターンと上記第２電源接続パターンは並行するように形成され、
上記接続パターンは、
上記第１電源接続パターンの長手方向の中央部と上記第２電源接続パターンの長手方向の中央部とを接続する
請求項１記載の配線基板。
【請求項３】
上記第１電源接続パターンと上記第２電源接続パターンは並行するように形成され、
上記接続パターンは、
上記第１電源接続パターンの長手方向の中央部と上記第２電源接続パターンの長手方向の中央部とを接続する第１接続パターンと、
上記第１電源接続パターンの一端側から上記第２電源接続パターン側に上記第１接続パターンと並行して延びるように形成された第１延設パターンと、
上記第２電源接続パターンの一端側から上記第１電源接続パターン側に上記第１接続パターンと並行して延びるように形成された第２延設パターンと、を含む
請求項１または２記載の配線基板。
【請求項４】
上記第１接続パターンと上記第１延設パターンおよび上記第２延設パターンとの間には、複数の上記ボールが配列されており、
上記第１接続パターンと上記第１延設パターンの対向部、および、上記第１接続パターンと上記第２延設パターンの対向部の少なくとも一部には、ボール配列方向に当該ボールと非接触の突部が形成されている
請求項３記載の配線基板。
【請求項５】
上記第１接続パターンの上記第１延設パターンおよび上記第２延設パターンとの対向部とは反対側に、複数の上記ボールが配列されており、
上記第１接続パターンの上記反対側には、ボール配列方向に当該ボールと非接触の突部が形成されている
請求項３または４記載の配線基板。
【請求項６】
上記第１接続パターンの上記第１延設パターンおよび上記第２延設パターンとの対向部とは反対側の複数の上記ボールは、上記集積回路の電源端子と接続される電源ボールを含み、
上記第１接続パターンが上記電源ボールと接続されている
請求項５記載の配線基板。
【請求項７】
上記第１接続パターンと上記第１延設パターンおよび上記第２延設パターンとの間には、複数の上記ボールが配列されており、
上記第１接続パターンと上記第１延設パターンの対向部、および、上記第１接続パターンと上記第２延設パターンの対向部の少なくとも一方は、上記ボールと非接触の複数の格子パターンで接続されている
請求項３から５のいずれか一に記載の配線基板。
【請求項８】
上記第１電源接続パターンの他端側と上記第２電源接続パターンの他端側とを接続する第２接続パターンを有する
請求項３から７のいずれか一に記載の配線基板。
【請求項９】
上記第２接続パターンと上記第１接続パターンとの間には複数のボールが配列されており、
上記第２接続パターンの上記第２接続パターンの対向部には、ボール配列方向に当該ボールと非接触の突部が形成されている
請求項８記載の配線基板。
【請求項１０】
上記第２接続パターンと上記第１接続パターンとの間には、複数の上記ボールが配列されており、
上記第１接続パターンと上記第２接続の対向部の少なくとも一方は、上記ボールと非接触の複数の格子パターンで接続されている
請求項８または９記載の配線基板。
【請求項１１】
上記第１延設パターンと上記第２延設パターンとが接続されている
請求項３から１０のいずれか一に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば高速、高周波の電子回路が搭載される配線基板に係り、特に、ＤＤＲメモリインターフェース等の高速ＬＳＩ直下に配線される電源配線の改良に関するものである。
【背景技術】
【０００２】
多層プリント基板技術の進歩に伴い、電子回路基板の多くは表面実装型ＬＳＩを搭載している。
表面実装型電子回路基板は、配線基板の表面に平面的に直接はんだ付け実装するものである。この表面実装型技術を用いたパッケージとしては、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ＢＧＡ）パッケージ等が知られている。
【０００３】
ＢＧＡパッケージは、パッケージの裏面に電極としてのはんだボール（またはバンプともいう）が格子状かつ定間隔で配置される。このＢＧＡパッケージは、高密度実装に適している。
【０００４】
多層プリント配線基板については、たとえば特許文献１，２，３に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２６４５１号公報
【特許文献２】特開平１０−２２３９９７号公報
【特許文献３】特開２００１−５３４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、モバイル系の多層マザー基板またはパッケージ基板において、電源の配線層が内層に十分にとれない場合、電源ボールから電源供給ポイントにあるたとえばＤＣ−ＤＣコンバータまでの配線が細くなる傾向にある。
その結果、この部分のインダクタンス（インピーダンス）が大きくなることで、ＤＤＲメモリインターフェース（ＩＦ）などの高速ＩＦＬＳＩのジッタやＳＳＯ時の電源ＧＮＤノイズの影響が大きくなっていた。
特に、モバイル系のマザー基板では、配線が高密度のため、電源配線を太くしたり、内層で配線して電源インピーダンスを下げることが難しい。
また、高速化が進むにつれて、既存技術では、ＤＤＲの規格（ＪＥＤＥＣ）内に抑えたり、バイパスキャパシタの削減、層数削減などが技術的に難しくなっている。
【０００７】
本発明は、基板の電源インピーダンスを低減でき、ＬＳＩのジッタやＧＮＤノイズの影響を低減させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点の配線基板は、格子状に配列された電極として機能する複数のボールと、搭載される集積回路の電源端子と接続される電源配線パターン部と、給電点に接続される給電パターン部と、を有し、上記複数のボールは、上記集積回路の所定間隔をおいて配列された電源端子列とそれぞれ接続される、第１電源ボール群および第２電源ボール群を少なくとも含み、上記電源配線パターン部は、上記第１電源ボール群と接続される第１電源接続パターンと、上記第２電源ボール群と接続される第２電源接続パターンと、上記第１電源接続パターンと上記第２電源接続パターンの一部同士を上記ボールと非接触で接続する少なくとも一つの接続パターンと、を含み、上記第１電源接続パターンの一端部には、上記給電パターン部の一端と接続する第１接続部と、第１バイパスキャパシタの一方の電極と接続するための第２接続部と、を有し、上記第２電源接続パターンの一端部には、第２バイパスキャパシタの一方の電極と接続するための第３接続部と、を有する。
【発明の効果】
【０００９】
本発明によれば、基板の電源インピーダンスを低減でき、ＬＳＩのジッタやＧＮＤノイズの影響を低減させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る電源配線を含む配線基板の要部の一例を示す図である。
【図２】本実施形態に係る配線基板の配線構造を説明するための図である。
【図３】本発明の第１の実施形態に係る電源配線パターン部を示す図である。
【図４】本発明の第２の実施形態に係る電源配線パターン部を示す図である。
【図５】本発明の第３の実施形態に係る電源配線パターン部を示す図である。
【図６】本発明の第４の実施形態に係る電源配線パターン部を示す図である。
【図７】本発明の第５の実施形態に係る電源配線パターン部を示す図である。
【図８】第５の実施形態に係る電源配線パターン部のＬ１層とＬ２層（ＧＮＤ）とを重ねて示す図である。
【図９】本発明の第６の実施形態に係る電源配線パターン部を示す図である。
【図１０】本発明の第７の実施形態に係る電源配線パターン部を示す図である。
【図１１】本発明の第８の実施形態に係る電源配線パターン部を示す図である。
【図１２】本発明の第９の実施形態に係る電源配線パターン部を示す図である。
【図１３】本発明の第１０の実施形態に係る電源配線パターン部を示す図である。
【図１４】本発明の第１１の実施形態に係る電源配線パターン部を示す図である。
【図１５】本発明の第１２の実施形態に係る電源配線パターン部を示す図である。
【図１６】本発明の第１３の実施形態に係る電源配線パターン部を示す図である。
【図１７】本発明の第１４の実施形態に係る電源配線パターン部を示す図である。
【図１８】本発明の第１５の実施形態に係る電源配線パターン部を示す図である。
【図１９】本発明の第１６の実施形態に係る電源配線パターン部を示す図である。
【図２０】本発明の第１から第１６の実施形態に係る電源配線パターン部に対する比較例としての電源配線パターン部を示す図である。
【図２１】ＳＳＯジッタ解析で使用した等価回路を示す図である。
【図２２】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のＳパラメータ特性を示す図である。
【図２３】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９の所定範囲のインピーダンス特性を比較して示す図である。
【図２４】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９の所定範囲のインダクタンス特性を比較して示す図である。
【図２５】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９，ＰＴＮ１１のＳパラメータ特性を示す図である。
【図２６】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインピーダンス特性を比較して示す図である。
【図２７】本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインダクタンス特性を比較して示す図である。
【図２８】本実施形態のパターンＰＴＮ１，ＰＴＮ３と比較パターンＰＴＮ１８のＳＳＯジッタ解析結果を示す図である。
【図２９】本実施形態のパターンＰＴＮ４，ＰＴＮ５，ＰＴＮ６，ＰＴＮ１０のＳＳＯジッタ解析結果を示す図である。
【図３０】図３０は、本実施形態のパターンＰＴＮ７，ＰＴＮ８，ＰＴＮ６，ＰＴＮ９のＳＳＯジッタ解析結果を示す図である。
【図３１】本実施形態のパターンＰＴＮ６，ＰＴＮ１１，ＰＴＮ１２のＳＳＯジッタ解析結果を示す図である。
【図３２】本実施形態のパターンＰＴＮ６，ＰＴＮ１５，ＰＴＮ１６，ＰＴＮ１７のＳＳＯジッタ解析結果を示す図である。
【図３３】シミュレーションによるＳＳＯ、クロックジッタの評価結果を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（第１の電源配線パターン例）
２．第２の実施形態（第２の電源配線パターン例）
３．第３の実施形態（第３の電源配線パターン例）
４．第４の実施形態（第４の電源配線パターン例）
５．第５の実施形態（第５の電源配線パターン例）
６．第６の実施形態（第６の電源配線パターン例）
７．第７の実施形態（第７の電源配線パターン例）
８．第８の実施形態（第８の電源配線パターン例）
９．第９の実施形態（第９の電源配線パターン例）
１０．第１０の実施形態（第１０の電源配線パターン例）
１１．第１１の実施形態（第１１の電源配線パターン例）
１２．第１２の実施形態（第１２の電源配線パターン例）
１３．第１３の実施形態（第１３の電源配線パターン例）
１４．第１４の実施形態（第１４の電源配線パターン例）
１５．第１５の実施形態（第１５の電源配線パターン例）
１６．第１６の実施形態（第１６の電源配線パターン例）
１７．比較例
【００１２】
図１は、本発明の実施形態に係る電源配線を含む配線基板の要部の一例を示す図である。
【００１３】
配線基板１０は、基板表面に平面的に直接はんだ付け実装する、表面実装型技術を用いたＢＧＡパッケージとして形成されている。
配線基板１０は、パッケージの第１層電極としての電極機能を有するはんだボール（またはバンプともいう）ＢＬが、格子状かつ定間隔で所定パターンをもって配置されている。
【００１４】
この配線基板１０は、複数のボールＢＬが矩形の集積回路（ＬＳＩ）２０の形状に対応して、全体で方形状となるようにボール列配置領域１１が形成されている。
このボール列配置領域１１上には、ＬＳＩ２０がその電極端子や信号端子が対応するボールＢＬに接続されて載置される。
ボール列配置領域１１は、その一縁部側、図１においては矩形の４つ縁部の下側の縁部１１ａに本実施形態の特徴的なパターンを有する電源配線パターン部３０が形成されている。
また、配線基板１０は、図示しない給電点に接続され、電源配線パターン部３０に給電するための給電パターン部４０が形成されている。
また、配線基板１０は、高周波電源電流を効率よく分流するための第１バイパスキャパシタＣ１１および第２バイパスキャパシタＣ１２が電源配線パターン部３０に接続される。
なお、配線基板１０は、ＬＳＩ２０として、たとえばＤＤＲメモリインターフェース等の高速ＬＳＩが搭載される。
【００１５】
図２は、本実施形態に係る配線基板の配線構造を説明するための図である。
【００１６】
図２の配線基板１０は、マザー基板層の構成例を示し、８層ビルド基板として形成されている。
配線基板１０は、表面側のＬ１層１１１、Ｌ２層１１２、Ｌ３層１１３、Ｌ４層１１４、Ｌ５層１１５、Ｌ６層１１６、Ｌ７層１１７、およびＬ８層１１８を有する。
【００１７】
Ｌ１層１１１は、ＬＳＩ２０の直下の層として形成され、ボール列配置領域１１、電源配線パターン部３０、給電パターン部４０等が形成される。
Ｌ１層１１１は、電源および信号層として形成される。
【００１８】
Ｌ１層１１１とＬ２層１１２間には、絶縁層１１９が形成されている。
Ｌ２層１１２とＬ３層１１３間には、絶縁層１２０が形成されている。
Ｌ３層１１３とＬ４層１１４間には、絶縁層１２１が形成されている。
Ｌ４層１１４とＬ５層１１５間には、コア層１２２が形成されている。
Ｌ５層１１５とＬ６層１１６間には、絶縁層１２３が形成されている。
Ｌ６層１１６とＬ７層１１７間には、絶縁層１２４が形成されている。
Ｌ７層１１７とＬ８層１１８間には、絶縁層１２５が形成されている。
【００１９】
Ｌ２層１１２は、たとえばグランド（ＧＮＤ）層として形成される。Ｌ２層１１２は、全面グランドＧＮＤ層として形成される。
Ｌ１層１１１とＬ２層１１２は、絶縁層１１９に形成されるビア１２６を通して接続される。
【００２０】
Ｌ３層１１３は、信号層として形成される。
Ｌ２層１１２とＬ３層１１３は、絶縁層１２０に形成されるビア１２７を通して接続される。
【００２１】
Ｌ４層１１４は、たとえばグランドＧＮＤ層として形成される。
Ｌ５層１１５は、信号層として形成される。
Ｌ６層１１６は、グランドＧＮＤ層として形成される。
【００２２】
Ｌ７層１１７は、グランドＧＮＤおよび信号として形成される。
Ｌ６層１１６とＬ７層１１７は、絶縁層１２４に形成されるビア１２８を通して接続される。
【００２３】
Ｌ８層１１８は、信号層として形成される。
Ｌ７層１１７とＬ８層１１８は、絶縁層１２５に形成されるビア１２９を通して接続される。
【００２４】
なお、絶縁層１１９〜１２１、１２３〜１２５およびコア層１２２の誘電率は、周波数１ＧＨｚとして４．３である。
【００２５】
以下、本実施形態に係る配線基板１０における複数の電源配線パターン例について説明し、その後、各電源配線パターンのシミュレーション結果について説明する。
【００２６】
＜１．第１の実施形態＞
図３は、本発明の第１の実施形態に係る電源配線パターンを示す図である。
【００２７】
配線基板１０は、図１および図３に示すように、ＬＳＩ２０直下およびその周辺の所定の領域に、格子状に配列された電極として機能する複数のボールＢＬ、および搭載されるＬＳＩ２０の電源端子と接続される電源配線パターン部３０を有する。
さらに、配線基板１０は、図示しない給電点に接続され、電源配線パターン部３０に給電するための給電パターン部４０を有する。
配線基板１０は、第１バイパスキャパシタＣ１１および第２バイパスキャパシタＣ１２が搭載される。
また、配線基板１０は、図３に示すように、グランドパターン部５０を有する。
なお、給電部としては、ＤＣ−ＤＣコンバータ等を例示することができる。
【００２８】
本実施形態において、複数のボールＢＬは、ＬＳＩ２０の所定間隔をおいて配列された図示しない第１電源端子列と第２電源端子列とそれぞれ接続される、第１電源ボール群ＰＢＬＧ１および第２電源ボール群ＰＢＬＧ２を少なくとも含む。
図３において、第１電源ボール群ＰＢＬＧ１は、電源ボールＰＢＬ１１〜ＰＢＬ１５を含んで形成されている。
同様に、第２電源ボール群ＰＢＬＧ２は、電源ボールＰＢＬ２１〜ＰＢＬ２５を含んで形成されている。
また、図３の配線基板１０は、第１電源ボール群ＰＢＬＧ１および第２電源ボール群ＰＢＬＧ２の配置領域間に、第３電源ボール群ＰＢＬＧ３が形成されている。
第３電源ボール群ＰＢＬＧ３は、電源ボールＰＢＬ３１を含んで形成されている。
【００２９】
電源配線パターン部３０は、図３に示すように、第１電源ボール群ＰＢＬＧ１と接続される第１電源接続パターン３１０、および第２電源ボール群ＰＢＬＧ２と接続される第２電源接続パターン３２０を有する。
電源配線パターン部３０は、第１電源接続パターン３１０と第２電源接続パターンの３２０の一部同士をボールＢＬと非接触で接続する少なくとも一つの接続パターン３３０を有する。
【００３０】
図３の電源配線パターン部３０において、第１電源接続パターン３１０と第２電源接続パターンの３２０は、所定幅を有する帯状のパターンとして所定間隔をおいて並行するように形成されている。
第１電源接続パターン３１０の一端部３１０ａには、給電パターン部４０の一端と接続する第１接続部３１１、および第１バイパスキャパシタＣ１１の一方の電極と接続するための第２接続部３１２を有する。
図３の例では、第１接続部３１１が第１電源接続パターン３１０の一端部３１０ａ側の最端部側に形成されている。
第２電源接続パターン３２０の一端部３２０ａには、第２バイパスキャパシタＣ１２の一方の電極と接続するための第３接続部３２１を有する。
【００３１】
図３の電源配線パターン部３０においては、接続パターン３３０として第１接続パターン３３１、および第２接続パターン３３２を有する。
第１接続パターン３３１は、第１電源接続パターン３１０の長手方向の中央部３１０ｂと第２電源接続パターン３２０の長手方向の中央部３２０ｂとを接続する、所定幅を有する帯状のパターンとして形成されている。
第２接続パターン３３２は、第１電源接続パターン３１０の他端部３１０ｃ側と第２電源接続パターン３２０の他端部３２０ｃ側とを接続する、所定幅を有する帯状のパターンとして形成されている。
第１接続パターン３３１と第２接続パターン３３２は、略平行となるように形成され、その幅は略同一に形成されている。
【００３２】
図３の電源配線パターン部３０においては、接続パターン３３０として第１接続パターン３３１が第３電源ボール群ＰＢＬＧ３の電源ボールＰＢＬ３１と接続されている。
【００３３】
このように、第１接続パターン３３１は、第１電源接続パターン３１０の長手方向の中央部３１０ｂと第２電源接続パターン３２０の長手方向の中央部３２０ｂとを接続することにより、第２バイパスキャパシタＣ１２へのリターン経路が略最短に保持可能である。
すなわち、第１接続パターン３３１が、第１電源接続パターン３１０に形成された第３接続部３２１と直接的に接続されることから、電源配線パターン部３０は、第２バイパスキャパシタＣ１２へのリターン経路が略最短に保持可能となっている。
同様に、第２接続パターン３３２が、第１電源接続パターン３１０に形成された第３接続部３２１と直接的に接続されることから、電源配線パターン部３０は、第２バイパスキャパシタＣ１２へのリターン経路が略最短に保持可能となっている。
ただし、第１接続パターン３３１の方が第２接続パターン３３２よりリターン経路の最短化の効果は大きい。
【００３４】
さらに、図３の配線基板１０は、第１延設パターン３４０と第２延設パターン３５０を有する。
第１延設パターン３４０は、第１電源接続パターン３１０の一端部３１０ａ側から第２電源接続パターン３２０側に、第１接続パターン３３１と並行して所定長さ延びるように形成されている。
第２延設パターン３５０は、第２電源接続パターン３２０の一端部３２０ａ側から第１電源接続パターン３１０側に、第１接続パターン３３１と並行して所定長さ延びるように形成されている。
【００３５】
図３の電源配線パターン部３０においては、第１接続パターン３３１と第１延設パターン３４０および第２延設パターン３５０との間の領域には、複数のボールＢＬが配列されている。
図３の電源配線パターン部３０においては、基本的に複数のボールＢＬが２行１０列となるように配列されている。
複数のボールＢＬのうち、いくつかはグランド電極ＧＮＤおよび電源電極として形成される。
【００３６】
そして、第１接続パターン３３１と第１延設パターン３４０の各対向縁部、および、第１接続パターン３３１と第２延設パターン３５０の対向縁部には、ボール配列方向にボールＢＬと非接触の複数の突部パターンが形成されている
【００３７】
第１接続パターン３３１の第１延設パターン３４０との対向縁部には、三角形状の３つの突部パターン３３１１，３３１２，３３１３が、ボールＢＬに接触しないように形成されている。
図３の電源配線パターン部３０においては、第１電源接続パターン３１０の一端側３１０ａと中央部３１０ｂ間には、第２電源接続パターン側に向かって、三角形状の１つの突部パターン３１０１が、ボールＢＬに接触しないように形成されている。
第１延設パターン３４０の第１接続パターン３３１との対向縁部には、三角形状の３つの突部パターン３４１，３４２，３４３が、ボールＢＬに接触しないように形成されている。
【００３８】
第１接続パターン３３１の第２延設パターン３５０との対向縁部には、三角形状の３つの突部パターン３３１４，３３１５，３３１６が、ボールＢＬに接触しないように形成されている。
図３の電源配線パターン部３０においては、第２電源接続パターン３２０の一端側３２０ａと中央部３２０ｂ間には、第２電源接続パターン側に向かって、三角形状の１つの突部パターン３２０１が、ボールＢＬに接触しないように形成されている。
第２延設パターン３５０の第１接続パターン３３１との対向縁部には、三角形状の３つの突部パターン３５１，３５２，３５３が、ボールＢＬに接触しないように形成されている。
【００３９】
また、第１接続パターン３３１と第１延設パターン３４０の各対向縁部間、および、第１接続パターン３３１と第２延設パターン３５０の対向縁部間には、ボール配列方向にボールＢＬと非接触の複数の離間パターン３６０が形成されている。
【００４０】
互いに対向する第１接続パターン３３１の突部パターン３３１２と第１延設パターン３４０の突部パターン３４２との間に方形状に離間パターン３６１が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１３と第１延設パターン３４０の突部パターン３４３との間に方形状に離間パターン３６２が形成されている。
【００４１】
互いに対向する第１接続パターン３３１の突部パターン３３１４と第２延設パターン３５０の突部パターン３５１との間に方形状に離間パターン３６３が形成されている。
互いに対向する第２接続パターン３３１の突部パターン３３１５と第２延設パターン３５０の突部パターン３５２との間に方形状に離間パターン３６４が形成されている。
互いに対向する第２接続パターン３３１の突部パターン３３１６と第２延設パターン３５０の突部パターン３５５との間に方形状に離間パターン３６５が形成されている。
【００４２】
第１接続パターン３３１と第１延設パターン３４０の対向縁部、および、第１接続パターン３３１と第２延設パターン３５０の対向縁部は、ボールＢＬと非接触の複数の格子状パターン３７０で接続されている
【００４３】
第１接続パターン３３１と第１延設パターン３４０の対向縁部は、平行に形成されるパターン３７１，３７２，３７３およびこれらに直交するパターン３７４により格子状に接続されている。
具体的には、パターン３７１は第１電源接続パターン３１０に重ねて形成されている。
パターン３７２は、突部パターン３３１２と離間パターン３６１と突部パターン３４１を通して第１接続パターン３３１と第１延設パターン３４０とを接続している。
パターン３７３は、突部パターン３３１３と離間パターン３６２と突部パターン３４３を通して第１接続パターン３３１と第１延設パターン３４０とを接続している。
パターン３７４は、離間パターン３６２，３６１、突部パターン３１０１、パターン３７１〜３７３を接続している。
【００４４】
第１接続パターン３３１と第２延設パターン３５０の対向縁部は、平行に形成されるパターン３７５，３７６，３７７およびこれらに直交するパターン３７８により格子状に接続されている。
パターン３７５は、突部パターン３３１４と離間パターン３６４と突部パターン３５１を通して第１接続パターン３３１と第２延設パターン３５０とを接続している。
パターン３７６は、突部パターン３３１５と離間パターン３６５と突部パターン３５２を通して第１接続パターン３３１と第２延設パターン３５０とを接続している。
パターン３７７は、突部パターン３３１６と離間パターン３６６と突部パターン３５３を通して第１接続パターン３３１と第２延設パターン３５０とを接続している。
パターン３７８は、離間パターン３６５，３６４，３６３、突部パターン３２０１、パターン３７５〜３７７を接続している。
【００４５】
図３の電源配線パターン部３０においては、第２接続パターン３３２と第１延設パターン３４０および第２延設パターン３５０との対向縁部の反対側の縁部間の領域には、複数のボールＢＬが配列されている。
図３の電源配線パターン部３０においては、基本的に複数のボールＢＬが２行１０列となるように配列されている。
複数のボールＢＬのうち、いくつかはグランド電極および電源電極として形成される。
【００４６】
そして、第１接続パターン３３１と第２接続パターン３３２の対向縁部には、ボール配列方向にボールＢＬと非接触の複数の突部パターンが形成されている
【００４７】
第１接続パターン３３１の第２接続パターン３３２との対向縁部には、三角形状の７つの突部パターン３３１７，３３１８，３３１９，３３１１０，３３１１１，３３１１２，３３１１３が、ボールＢＬに接触しないように形成されている。
図３の電源配線パターン部３０においては、第２電源接続パターン３２０の一端側３２０ａと中央部３２０ｂ間には、第１電源接続パターン側に向かって、三角形状の１つの突部パターン３２０２が、ボールＢＬに接触しないように形成されている。
第２接続パターン３３２の第１接続パターン３３１との対向縁部には、三角形状の７つの突部パターン３３２１，３３２２，３３２３，３３２４，３３２５，３３２６，３３２７が、ボールＢＬに接触しないように形成されている。
【００４８】
また、第１接続パターン３３１と第２接続パターン３４０の各対向縁部間には、ボール配列方向にボールＢＬと非接触の複数の離間パターン３８０が形成されている
【００４９】
互いに対向する第１接続パターン３３１の突部パターン３３１７と第２接続パターン３３２の突部パターン３３２１との間に方形状に離間パターン３８１が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１８と第２接続パターン３３２の突部パターン３３２２との間に方形状に離間パターン３８２が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１９と第２接続パターン３３２の突部パターン３３２３との間に方形状に離間パターン３８３が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１１０と第２接続パターン３３２の突部パターン３３２４との間に方形状に離間パターン３８４が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１１１と第２接続パターン３３２の突部パターン３３２５との間に方形状に離間パターン３８５が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１１２と第２接続パターン３３２の突部パターン３３２６との間に方形状に離間パターン３８６が形成されている。
互いに対向する第１接続パターン３３１の突部パターン３３１１３と第２接続パターン３３２の突部パターン３３２７との間に方形状に離間パターン３８７が形成されている。
【００５０】
第１接続パターン３３１と第２接続パターン３３２の対向縁部は、ボールＢＬと非接触の複数の格子状パターン３９０で接続されている。
【００５１】
第１接続パターン３３１と第２接続パターン３３２の対向縁部は、平行に形成されるパターン３９１，３９２，３９３，３９４，３９５，３９６，３９７、およびこれらに直交するパターン３７８により格子状に接続されている。
【００５２】
パターン３９１は、突部パターン３３１６と離間パターン３８１と突部パターン３３２１を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９２は、突部パターン３３１７と離間パターン３８２と突部パターン３３２２を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９３は、突部パターン３３１８と離間パターン３８３と突部パターン３３２３を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９４は、突部パターン３３１９と離間パターン３８４と突部パターン３３２４を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９５は、突部パターン３３１１０と離間パターン３８５と突部パターン３３２５を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９６は、突部パターン３３１１１と離間パターン３８６と突部パターン３３２６を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３９７は、突部パターン３３１１２と離間パターン３８７と突部パターン３３２７を通して第１接続パターン３３１と第２接続パターン３３２とを接続している。
パターン３７８は、離間パターン３８７，３８６，３８５，３８４，３８４，３８３，３８２，３８１、突部パターン３２０１、パターン３９１〜３９７を接続している。
【００５３】
以上の構成を有する配線基板１０は、ＤＤＲなどの高速メモリインターフェース基板（６層基板や８層基板）やＬＳＩパッケージ基板において、ＬＳＩ２０の直下（Ｌ１層）の電源配線を格子状にボールの間にも配線が追加されている。
これにより、少ない層数の中で電源の面積を多くとることで、ボールＢＬまでの電源強化と、バイパスキャパシタの効果を改善して、基板の電源ＧＮＤインピーダンスが低減され、インダクタンス特性が改善される。そして、ＤＤＲメモリインターフェースなどの高速ＩＦＬＳＩ２０のジッタや電源ＧＮＤノイズを低減させる（Ｌ２層がＧＮＤベタ）。
本配線基板１０は、多層基板のＬ１層のみの最小限の少ないパターン面積で効果的な電源特性とバイパスキャパシタの特性を備えたパターン形状を有し、７５μｍのクリアランスを確保することが可能となる。
これにより、１個のバイパスキャパシタで特性を満足することができるようになる。
【００５４】
このように、本第１の実施形態に係る配線基板１０は、マザー基板の電源ＧＮＤインピーダンスを低減することができる。
ＤＤＲメモリインターフェースなど高速ＩＦＬＳＩ２０のＳＳＯジッタやクロックジッタの低減を実現できる。
電源ＧＮＤノイズ、電磁干渉（ＥＭＩ：Electro Magnetic Interference）の低減を図れる。
マザー基板、外付けバイパスキャパシタを削減でき、ひいてはコスト削減を図ることができる。
基板層数を、たとえば８層基板から６層基板に削減でき、ひいてはコスト削減を図ることができる。
【００５５】
以下、第１の実施形態に係る配線基板１０を基本パターンＰＴＮ１として、これを変形させた各種電源配線パターン部の構成について第２から第１６の実施形態として例示する。
以下の説明では、構成について説明し、その後、各種電源配線パターンの効果についてはシミュレーション結果として比較して説明する。
なお、後のシミュレーションにおいて、基本パターンＰＴＮ１の第２バイパスキャパシタＣ１２を有していないパターンをＰＴＮ２とする。
【００５６】
＜２．第２の実施形態＞
図４は、本発明の第２の実施形態に係る電源配線パターン部を示す図である。
【００５７】
本第２の実施形態に係る電源配線パターン部３０Ａは、第１電源接続パターン３１０、第１接続パターン３３１、第２接続パターン３３２、および第１延設パターン３４０の一部のみを有する。
この電源配線パターン部３０Ａは、第２電源接続パターン３２０を有しておらず、第２バイパスキャパシタＣ１２との第２接続部３２１を有していない。
このパターンをＰＴＮ３とする。
【００５８】
＜３．第３の実施形態＞
図５は、本発明の第３の実施形態に係る電源配線パターン部を示す図である。
【００５９】
本第３の実施形態に係る電源配線パターン部３０Ｂは、図３の電源配線パターン部３０から離間パターン３６０，３８０、格子状パターン３７０，３９０を除いた構成を有する。
このパターンをＰＴＮ４とする。
【００６０】
＜４．第４の実施形態＞
図６は、本発明の第４の実施形態に係る電源配線パターンを示す図である。
【００６１】
本第４の実施形態に係る電源配線パターン部３０Ｃは、図３の電源配線パターン部３０から第１接続パターン３３１、離間パターン３６０，３８０、格子状パターン３７０，３９０を除いた構成を有する。
このパターンをＰＴＮ５とする。
【００６２】
＜５．第５の実施形態＞
図７は、本発明の第５の実施形態に係る電源配線パターン部を示す図である。
図８は、第５の実施形態に係る電源配線パターン部のＬ１層とＬ２層（ＧＮＤ）とを重ねて示す図である。
【００６３】
本第５の実施形態に係る電源配線パターン部３０Ｄは、図３の電源配線パターン部３０から第２接続パターン３３２、離間パターン３８０、格子状パターン３９０を除いた構成を有する。
このパターンをＰＴＮ６とする。
【００６４】
＜６．第６の実施形態＞
図９は、本発明の第６の実施形態に係る電源配線パターン部を示す図である。
【００６５】
本第６の実施形態に係る電源配線パターン部３０Ｅは、図７の電源配線パターン部３０Ｄから第３電源ボール群ＰＢＬＧ３の電源ボールＰＢＬ３１との接続を除いた構成を有する。
このパターンＰＴＮ７とする。
【００６６】
＜７．第７の実施形態＞
図１０は、本発明の第７の実施形態に係る電源配線パターンを示す図である。
【００６７】
本第７の実施形態に係る電源配線パターン部３０Ｆは、図７の電源配線パターン部３０Ｄから離間パターン３６０および格子状パターン３７０を除いた構成を有する。
このパターンＰＴＮ８とする。
【００６８】
＜８．第８の実施形態＞
図１１は、本発明の第８の実施形態に係る電源配線パターン部を示す図である。
【００６９】
本第８の実施形態に係る電源配線パターン部３０Ｇは、図７の電源配線パターン部３０Ｄから第１接続パターン３３１の第２接続パターン３３２との対向縁部の突部パターン３３１６〜３３１１２を除いた構成を有する。
このパターンＰＴＮ９とする。
【００７０】
＜９．第９の実施形態＞
図１２は、本発明の第９の実施形態に係る電源配線パターン部を示す図である。
【００７１】
本第９の実施形態に係る電源配線パターン部３０Ｈは、図３の電源配線パターン部３０から第１電源配線パターン３１０、第１接続パターン３３１の半分、第１延設パターン３４０、離間パターン３６１，３６２、格子パターン３７１〜３７４のみを有する。
この電源配線パターン部３０Ａは、第２電源接続パターン３２０、第２延設パターン３４０、第２接続パターン３３２を有しておらず、第２バイパスキャパシタＣ１２との第２接続部３２１を有していない。
このパターンをＰＴＮ１０とする。
【００７２】
＜１０．第１０の実施形態＞
図１３は、本発明の第１０の実施形態に係る電源配線パターンを示す図である。
【００７３】
本第１０の実施形態に係る電源配線パターン部３０Ｉは、接続パターン３０として第１接続パターン３３１を有し、第２接続パターン３３２、第１延設パターン３４０、第２延設パターン３５０を有していない。
そして、第１接続パターン３３１は突部パターン３３１１〜３３１１２が形成されておらず、第３電源ボール群ＰＢＬＧ３の電源ボールＰＢＬ３１と接続されていない構成を有する。
このパターンをＰＴＮ１１とする。
【００７４】
＜１１．第１１の実施形態＞
図１４は、本発明の第１１の実施形態に係る電源配線パターンを示す図である。
【００７５】
本第１１の実施形態に係る電源配線パターン部３０Ｊは、図１３の電源配線パターン部３０Ｉに対して、第１延設パターン３４０および第２延設パターン３５０を接続し、突部パターンを有していない第３接続パターン３３３が形成されている。
第３接続パターン３３３は、第１電源配線パターン３１０の一端部３１０ａと第２電源接続パターン３２０の一端部３２０ａとを接続している。
第３接続パターン３３３は、第１接続パターン３３１と平行に形成されている。
第１接続パターン３３１および第３接続パターン３３３は、リターン経路の最短化に効果がある。
このパターンをＰＴＮ１２とする。
【００７６】
＜１２．第１２の実施形態＞
図１５は、本発明の第１２の実施形態に係る電源配線パターンを示す図である。
【００７７】
本第１２の実施形態に係る電源配線パターン部３０Ｋは、図７の電源配線パターン部３０Ｄに対して、第１延設パターン３４０および第２延設パターン３５０を接続した構成を有する。
このパターンをＰＴＮ１３とする。
【００７８】
＜１３．第１３の実施形態＞
図１６は、本発明の第１３の実施形態に係る電源配線パターンを示す図である。
【００７９】
本第１３の実施形態に係る電源配線パターン部３０Ｌは、図１５の電源配線パターン部３０Ｋから第３電源ボール群ＰＢＬＧ３の電源ボールＰＢＬ３１との接続を除いた構成を有する。
このパターンＰＴＮ１４とする。
【００８０】
＜１４．第１４の実施形態＞
図１７は、本発明の第１４の実施形態に係る電源配線パターンを示す図である。
【００８１】
本第１４の実施形態に係る電源配線パターン部３０Ｍは、図１６の電源配線パターン部３０Ｌから離間パターン３６０および格子状パターン３７０を除いた構成を有する。
このパターンＰＴＮ１５とする。
【００８２】
＜１５．第１５の実施形態＞
図１８は、本発明の第１５の実施形態に係る電源配線パターンを示す図である。
【００８３】
本第１５の実施形態に係る電源配線パターン部３０Ｎは、図１４の電源配線パターン部３０Ｊから第１接続パターンを除いた構成を有する。
このパターンＰＴＮ１６とする。
【００８４】
＜１６．第１６の実施形態＞
図１９は、本発明の第１６の実施形態に係る電源配線パターンを示す図である。
【００８５】
本第１６の実施形態に係る電源配線パターン部３０Ｏは、図３の電源配線パターン部３０に対して、第１延設パターン３４０および第２延設パターン３５０を接続した構成を有する。
このパターンをＰＴＮ１７とする。
【００８６】
＜１７．比較例＞
図２０は、本発明の第１から第１６の実施形態に係る電源配線パターン部に対する比較例としての電源配線パターン部を示す図である。
【００８７】
図２０の電源配線パターン部３０Ｐは、第２電源接続パターン３２０Ｐが第１接続パターン３３１Ｐと接続されておらず、第２接続部３２１Ｐと別経路で接続されている。
また、第１および第２電源接続パターン３１０Ｐ，３２０Ｐは、電源ボールＰＢＬに接続される幅しか有していない。
第１接続パターン３３１Ｐの一端部は、第１接続部３１１，第２接続部３１２と格子状の細いパターンでのみ接続されている。
同様に、第１接続パターン３３１Ｐの他端部は、第３接続部３２１と格子状の細いパターンでのみ接続されている。
図２０の電源配線パターン部３０Ｐは、本実施形態に係る第２接続パターン、第１延設パターン、第２延設パターン、第３接続パターンを有していない。
このパターンをＰＴＮ１８とする。
【００８８】
以上の第１〜第１６の実施形態に係る電源配線パターン部３０，３０Ａ〜３０Ｏの関するパターンＰＴＮ１〜ＰＴＮ１７、および比較例として電源配線パターン部３０ＰのパターンＰＴＮ１８に対して、以下のシミュレーションを行った。
【００８９】
図３〜図２０に示す基板版下において、層構成は、図２のモバイル系商品マザー基板で搭載しているｍＤＤＲメモリインターフェース部分の３２ビットＳＳ０ジッタのシミュレーションを行った。
すなわち、図３〜図２０に示す基板版下電源パターンにおいて、電磁界解析ツールでＳパラメータ（S parameter）を抽出し、図２のようなモバイル系商品マザー基板で搭載している。
本実施形態においては、ＬＳＩ２ＯとしてｍＤＤＲメモリインターフェース部分の図２１に示す回路網で同時スイッチング状態での回路シミュレーション解析をＨスパイス（HSPICE）で行った。
図２１は今回ＳＳＯジッタ解析で使用した等価回路を示している。
【００９０】
図２１のＬＳＩ２０は、第１信号入力部２１０および第２信号入力部２２０を有する。
第１信号入力部２１０に対して、コア部２１１、プリドライバ２１２、メインドライバ２１３、レシーバ２１４、１．２Ｖパッケージ２１５、１．８Ｖパッケージ２１６、信号パッケージ２１７、グランドパッケージ２１８を有する。
第２信号入力部２２０に対して、コア部２２１、プリドライバ２２２、メインドライバ２２３、レシーバ２２４、１．２Ｖパッケージ２２５、１．８Ｖパッケージ２２６、信号パッケージ２２７、グランドパッケージ２２８を有する。
また、図２１において、Ｌ１〜Ｌ１０はインダクタを示している。
また、図２１においては、６０はＤＣ−ＤＣコンバータとしての電源を示している。
【００９１】
ＬＳＩ（メモリコントローラ）２０のＩ／Ｏ入力信号にはランダムパルスを用いてＤＱ３２ビットに同じランダム信号を供給し、ＤＱＳ４４ビットにはパルスを９０度遅らせて入力する。
電源ＧＮＤの供給ポイントはＤＣ−ＤＣコンバータの位置から理想電源１．８Ｖを供給する。
基板上のバイパスキャパシタモデルは、０．１μＦの通常品の等価回路モデルを使用する。
【００９２】
ＬＳＩパッケージの電源ＧＮＤおよび信号は電磁界解析ツールで抽出したスパイスモデルを使用する。
基板の信号および電源ＧＮＤは電磁界解析ツールで抽出したスパイスモデルを使用する。
送信側ＬＳＩＩ／Ｏはプリドライバを含むスパイスモデル（Ｄｒｉｖｅ  ｓｔｒｅｎｇｔｈ：ｑｕａｒｔｅｒ）を使用し、受信側モバイルＤＤＲ（ｍＤＤＲ）にはＩＢＩＳモデルを使用する。
波形測定はＤＤＲ側のボール端で観測した。
【００９３】
図２２は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のＳパラメータ特性を示す図である。
図２３は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９の所定範囲のインピーダンス特性を比較して示す図である。
図２４は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９の所定範囲のインダクタンス特性を比較して示す図である。
図２５は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９，ＰＴＮ１１のＳパラメータ特性を示す図である。
図２６は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインピーダンス特性を比較して示す図である。
図２７は、本実施形態のパターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインダクタンス特性を比較して示す図である。
【００９４】
また、図２８は、本実施形態のパターンＰＴＮ１，ＰＴＮ３と比較パターンＰＴＮ１８のＳＳＯジッタ解析結果を示す図である。
図２９は、本実施形態のパターンＰＴＮ４，ＰＴＮ５，ＰＴＮ６，ＰＴＮ１０のＳＳＯジッタ解析結果を示す図である。
図３０は、本実施形態のパターンＰＴＮ７，ＰＴＮ８，ＰＴＮ６，ＰＴＮ９のＳＳＯジッタ解析結果を示す図である。
図３１は、本実施形態のパターンＰＴＮ６，ＰＴＮ１１，ＰＴＮ１２のＳＳＯジッタ解析結果を示す図である。
図３２は、本実施形態のパターンＰＴＮ６，ＰＴＮ１５，ＰＴＮ１６，ＰＴＮ１７のＳＳＯジッタ解析結果を示す図である。
【００９５】
そして、図３３は、シミュレーションによるＳＳＯ、クロックジッタの評価結果を示す図である。
【００９６】
本実施形態では、パターンＰＴＮ１８のようなＬＳＩ直下の電源配線に対して、パターンＰＴＮ１のように、７５μｍのクリアランスで格子状にボールの間にも配線を追加して電源の面積を多くとることで強化し、かつバイパスキャパシタＣ１２の効果をよくしている。
また、図２８〜図３２の解析結果は、ＤＱＳトリガをかけたときのＤＱ１７のいわゆるアイ（ＥＹＥ）パターンがある。
これらの例では、ＤＱ１７のセットアップタイム、ホールドタイムの読み取り値から１８９４ｐｓ（半周期３７８８ｐｓ）から差し引いた値のセットアップタイムとホールドジッタとを各種パターンで比較する。
たとえばＰＴＮ１の方がパターンＰＴＮ１８に比べて６０ｐｓ程度セットアップジッタが改善することがわかる。
【００９７】
図３３は、解析結果よりパターンＰＴＮ１のオリジナルパターン形状に対して電源パターン形状を変化させたときのジッタ（Jitter）を比較したものである。
本実施形態においては、セットアップジッタ(Setup Jitter)およびトータルジッタ（Total Jitter）で比較すると、比較パターンＰＴＮ１８に対して格子状パターン等の追加で電源配線を強化した。
解析結果により、本実施形態のＰＴＮ１の方が比較パターンＰＴＮ１８に対してジッタが改善することが分かる。
【００９８】
また、パターンＰＴＮ１よりもパターンＰＴＮ６の方がジッタが改善することから、第１バイパスキャパシタＣ１１側電源供給右側から２本で、第２バイパスキャパシタＣ１２に供給するよりも、１本で供給した方が電流のリターン経路が短くなる。このため、ジッタが抑えられたと推測できる。
ここで、図８のようにＬ１層電源配線下のＬ２層は基本的にＧＮＤ配線として結合を強くすることでインダクタンスを減らしている。
【００９９】
パターンＰＴＮ６に対して、中央のボールＢＬを削除したパターンＰＴＮ７２、格子パターンを削除したパターンＰＴＮ８、および突部パターンを削除したパターンＰＴＮ９はジッタが劣化傾向になることからこれらの格子・突起形状が効果的なことが分かる。
ここで、電源配線パターン部３０の左側の形状と右側の形状は左右対称であっても対象で無くてもいい。
【０１００】
また、図２２は、パターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のＳパラメータ特性を３．５ＧＨｚで比較したものである。
図２５は全帯域のＳパラメータを示す。
この結果は、既述のジッタの比較結果とほぼ一致することから電源のＳパラメータ(伝送)特性に関係することが分かる。
【０１０１】
図２３は、パターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインピーダンス特性を１．９５ＧＨｚで比較したものである。
図２６は、全帯域のインピーダンス特性を示す。
この場合、Z=V/Iで１Ａを流したときの電圧式からインピーダンスを求めている。
この結果は、既述のジッタの比較結果とほぼ一致することから電源のインピーダンス特性に関係することが分かる。
図２４は、パターンＰＴＮ１，ＰＴＮ６，ＰＴＮ８，ＰＴＮ９のインダクタンス特性を１．９５ＧＨｚで比較したものである。
図２７は、全帯域のインダクタンスを示す。
ここでインダクタンスの値は、Ｓパラメータから簡易的に計算して求めたものであり、高周波領域では精度的には十分とは言えないが、この結果は既述のジッタの比較結果とほぼ一致することから電源のインダクタンス特性にも関係することが分かる。
【０１０２】
図３３の結果より、パターンＰＴＮ１から第２バイパスキャパシタＣ１２を削除したパターンＰＴＮ２や、右側のみパターンを残したパターンＰＴＮ３やパターンＰＴＮ１０はジッタが悪化する。このことから、左側の電源ボールへの供給とＣ１２が効果的であることが分かる。
また、パターンＰＴＮ１２やパターンＰＴＮ１３、ＰＴＮ１４、ＰＴＮ１５、ＰＴＮ１６、ＰＴＮ１７のように下側にパターンを追加した形状でもジッタは少なくなることが分かる。
【０１０３】
以上説明したように、本実施形態によれば、ＤＤＲなどの高速メモリインターフェース基板（６層基板や８層基板）やＬＳＩパッケージ基板において、ＬＳＩ２０の直下（Ｌ１層）の電源配線を格子状にボールの間にも配線が追加されている。
これにより、少ない層数の中で電源の面積を多くとることで、ボールＢＬまでの電源強化と、バイパスキャパシタの効果を改善して、基板の電源ＧＮＤインピーダンスが低減され、インダクタンス特性が改善される。そして、ＤＤＲメモリインターフェースなどの高速ＩＦＬＳＩ２０のジッタや電源ＧＮＤノイズを低減させる（Ｌ２層がＧＮＤベタ）。
本配線基板１０は、多層基板のＬ１層のみの最小限の少ないパターン面積で効果的な電源特性とバイパスキャパシタの特性を備えたパターン形状を有し、７５μｍのクリアランスを確保することが可能となる。
これにより、１個のバイパスキャパシタで特性を満足することができるようになる。
【０１０４】
このように、本第１の実施形態に係る配線基板１０は、マザー基板の電源ＧＮＤインピーダンスを低減することができる。
ＤＤＲメモリインターフェースなど高速ＩＦＬＳＩ２０のＳＳＯジッタやクロックジッタの低減を実現できる。
電源ＧＮＤノイズ、電磁干渉（ＥＭＩ：Electro Magnetic Interference）の低減を図れる。
マザー基板、外付けバイパスキャパシタを削減でき、ひいてはコスト削減を図ることができる。
基板層数を、たとえば８層基板から６層基板に削減でき、ひいてはコスト削減を図ることができる。
【符号の説明】
【０１０５】
１０・・・配線基板、２０・・・ＬＳＩ（集積回路）、３０，３０Ａ〜３０Ｐ・・・電源配線パターン部、３１０・・・第１電源接続パターン、３２０・・・第２電源パターン、３３０・・・接続パターン、３３１・・・第１接続パターン、３３２・・・第２接続パターン、３４０・・・第１延設パターン、３５０・・・第２延設パターン、３７０，３９０・・・格子パターン、４０・・・給電パターン、ＰＢＬＧ１・・・第１電源ボール群、ＰＢＬ１１〜ＰＢＬ１５・・・電源ボール、ＰＢＬＧ２・・・第２電源ボール群、ＰＢＬ２１〜ＰＢＬ２５・・・電源ボール、ＰＢＬＧ３・・・第３電源ボール群、ＰＢＬ３１・・・電源ボール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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