(57)【要約】【課題】  誤り率が高いバースト信号に対しても、高速かつ高精度に同期を確立できるようにする。【解決手段】  本発明は、データ信号ＢＳ２とこれより帯域幅が狭い同期信号ＢＳ１とを含むバースト信号ＢＳから、クロックＣＬとデータＤＳの再生を行うクロックデータ再生回路１６に関する。この再生回路１６は、同期信号ＢＳ１については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定してクロックＣＬを抽出し、データ信号ＢＳ２については、通過帯域の制限を行わずに、平均化時間を長めに設定してクロックＣＬを抽出する。【選択図】      図２
2010183314.tif 000002
【特許請求の範囲】
【請求項１】
データ信号とこれより帯域幅が狭い同期信号とを含むバースト信号からクロックとデータを再生するクロックデータ再生回路であって、
前記同期信号の帯域を通過させ、それ以外の帯域の全部又は一部を遮断するフィルタ部と、
前記フィルタ部の動作分だけ出力タイミングを遅らせる遅延部と、
信号変化点の検出のための平均化時間を可変に設定可能なクロック抽出部と、
前記同期信号の全部又は一部については、前記フィルタ部を通過させて前記クロック抽出部での前記平均化時間を短めに設定し、前記データ信号については、前記遅延部を通過させて前記クロック抽出部での前記平均化時間を長めに設定する制御部と、
を備えていることを特徴とするクロックデータ再生回路。
【請求項２】
前記クロック抽出部は、内部のループ帯域を変えることにより、前記平均化時間を可変に設定可能なＰＬＬ回路よりなる請求項１に記載のクロックデータ再生回路。
【請求項３】
前記クロック抽出部は、オーバーサンプリングによる前記信号変化点の検出情報数を変えることにより、前記平均化時間を可変に設定可能なオーバーサンプリング回路よりなる請求項１に記載のクロックデータ再生回路。
【請求項４】
前記フィルタ部は、通過帯域が可変のアクティブフィルタと、前記クロック抽出部で参照される参照クロックに基づいて前記アクティブフィルタの通過帯域を制御する制御回路とを備えている請求項１〜３のいずれか１項に記載のクロックデータ再生回路。
【請求項５】
複数の宅側装置が光ファイバを介して局側装置にＰ２ＭＰ形態で接続され、前記宅側装置が送信した上りバースト信号に対して前記局側装置がクロックとデータの再生を行うＰＯＮシステムであって、
前記宅側装置は、データ信号とこれより帯域幅が狭い同期信号とを含む前記上りバースト信号を送信し、
前記局側装置は、前記同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定して前記クロックを抽出し、前記データ信号については、前記通過帯域の制限を行わずに、前記平均化時間を長めに設定して前記クロックを抽出することを特徴とするＰＯＮシステム。
【請求項６】
前記同期信号は、１と０の値が交互に現れる１０交番の信号パターンであることを特徴とする請求項５に記載のＰＯＮシステム。
【請求項７】
データ信号とこれより帯域幅が狭い同期信号とを含むバースト信号からクロックとデータの再生を行うクロックデータ再生方法であって、
前記同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定して前記クロックを抽出し、
前記データ信号については、前記通過帯域の制限を行わずに、前記平均化時間を長めに設定して前記クロックを抽出することを特徴とするクロックデータ再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、局側装置と複数の宅側装置とが光ファイバで結ばれるＰＯＮ（Passive Optical Network ）システムと、上りバースト信号の受信側である局側装置に好適に使用可能な、クロックデータ再生回路及び再生方法に関する。
【背景技術】
【０００２】
上記ＰＯＮシステムは、Ｐ２ＭＰ(Point to Multi Point)の接続形態における光分岐を無電力で行う光通信システムのことをいい、集約局としての局側装置と、複数の加入者宅に設置された宅側装置とを、一本の光ファイバから光カプラを介して複数の光ファイバに分岐する光ファイバ網によって接続したものである（例えば、特許文献１及び２参照）。
このＰＯＮシステムにおいては、半導体レーザ等の光源を直接或いは外部変調したＮＲＺ（Non-Return to Zero）光信号を伝送し、情報を送受信する。
【０００３】
局側装置が送信する光信号は、全宅側装置にブロードキャストされ、各宅側装置は自分宛の信号のみを受信できるようになっている。
逆に、宅側装置からの送信はタイミング調整されており、局側装置が受信する光信号は時分割多重されたものとなっている。すなわち、各宅側装置から局側装置への上りバースト通信は、信号の衝突を防止すべく局側装置によって時分割で管理されている。
そして、伝送距離や分岐数の違い等により、各宅側装置から局側装置への光信号の強度は大きく異なるので、局側装置は強度が相違する上りの光信号を正確に受信する必要がある。
【０００４】
そこで、局側装置のＰＯＮ側受信部は、トランスインピーダンスアンプ（ＴＩＡ：Transimpedance Amplifer）やリミティングアンプ（ＬＡ：Limiting Amplifer）等よりなる増幅器を備え、この増幅器で受信信号の信号強度を均一化する。
また、局側装置のＰＯＮ側受信部は、増幅器の次段にクロックデータ再生（Clock and Data Recovery：ＣＤＲ）回路を備えており、この再生回路において受信信号と同期したクロックを抽出し、このクロックを用いて受信信号をサンプリングする。
【０００５】
なお、この場合のデータレートは使用する通信形態やシステムによって異なり、各通信システムは規格化されている。例えば、ＧＥ−ＰＯＮ（ＩＥＥＥ８０２．３ａｈ）でのデータレートは１．２５Ｇｂｐｓである。
上記増幅器から出力されたクロックデータ再生回路（以下、ＣＤＲ回路と略記することがある。）への入力信号には、通常、ノイズやジッタが含まれている。
【０００６】
ＣＤＲ回路で抽出されるクロックのレートが、受信信号のレートと異なっている場合には、受信信号を正しく再生することができず、通信が成立しないことになる。このため、ＣＤＲ回路はノイズやジッタが含まれた入力信号から、高い精度で同期したクロックを抽出することが求められる。
また、各宅側装置との伝送距離の違い等により、ＣＤＲ回路への入力信号の位相は宅側装置毎に異なる。さらに、外部温度等の外乱により位相は緩やかに変化する。このため、ＣＤＲ回路は各宅側装置からのバースト信号毎に同期を高速に確立し、位相の変化にも追随することが求められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−６４７４９号公報（図４）
【特許文献２】特開２００４−２８９７８０号公報（図３１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ＰＯＮシステムにおいては、通信の高速化に伴い、不足するリンクバジェットを補うために誤り訂正符号が用いられることがある。
この場合、例えば、誤り率が１０-3といったノイズの多いバースト信号を受信することもあり、かかるバースト信号の変化点を正しく検出するにはノイズを除去する必要がある。例えば１０Ｇ−ＥＰＯＮ（ＩＥＥＥ ８０２．３ａｖ）では、通信速度の高速化に伴い、不足するリンクバジェットを前方誤り訂正（ＦＥＣ：Forward Error Corretion）による符号化技術の導入によって解決している。
【０００９】
上記誤り訂正符号を用いると、送信側で生成された符号化データに所定の誤り訂正復号を行うことで受信時のエラーを訂正できるが、通常、その誤り訂正復号の前にＣＤＲ回路でのデータ再生が行われる。
従って、局側装置のＣＤＲ回路でのビット誤り率が高くなるので、当該ＣＤＲ回路において、ノイズを多く含んだ上りバースト信号に対して信号変化点を正しく検出し、そこからクロックを抽出して同期を確立する必要がある。
【００１０】
この場合、誤り訂正符号を想定してノイズがランダムノイズであると仮定すると、ランダムノイズの多い信号から正しく変化点を検出するには、信号変化点に対する複数の検出情報を平均化することで、ランダムノイズによる信号変化点の時間的な揺らぎを除去することができ、信号変化点を正しく検出することができる。
しかし、信号変化点の検出情報が多いほど、ノイズの除去効果が高くなって正確に信号変化点を検出できる反面、ビット同期のための同期時間が長くなってしまうという問題があり、ノイズの除去効果と高速同期とがトレードオフの関係になる。
【００１１】
本発明は、上記問題点に鑑み、誤り率が高いバースト信号に対しても、高速かつ高精度に同期を確立することができるクロックデータ再生回路等を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、帯域幅が狭い同期用の信号（同期信号）をバースト信号の先頭部分に含める通信規約に着目し、そのバースト信号が同期信号であるかデータ信号であるかによって、通過帯域の制限の実行如何と信号変化点の検出のための平均化時間とを切り替えることで、誤り率が高いバースト信号に対しても、高速かつ高精度に同期を確立できるようにしたものである。
【００１３】
すなわち、本発明のクロックデータ再生回路（請求項１）は、データ信号とこれより帯域幅が狭い同期信号とを含むバースト信号からクロックとデータを再生するクロックデータ再生回路であって、前記同期信号の帯域を通過させ、それ以外の帯域の全部又は一部を遮断するフィルタ部と、前記フィルタ部の動作分だけ出力タイミングを遅らせる遅延部と、信号変化点の検出のための平均化時間を可変に設定可能なクロック抽出部と、前記同期信号の全部又は一部については、前記フィルタ部を通過させて前記クロック抽出部での前記平均化時間を短めに設定し、前記データ信号については、前記遅延部を通過させて前記クロック抽出部での前記平均化時間を長めに設定する制御部と、を備えていることを特徴とする。
【００１４】
本発明のクロックデータ再生回路によれば、制御部が、同期信号の全部又は一部については、同期信号以外の帯域の全部又は一部を遮断するフィルタ部を通過させてクロック抽出部での平均化時間を短めに設定するので、フィルタ部でノイズ帯域を狭めることができ、これによりノイズが除去された帯域幅の狭い同期信号に対して、高速かつ高精度の同期が可能になる。
また、制御部は、データ信号については、遅延部を通過させてクロック抽出部での平均化時間を長めに設定するので、既に同期が確立したあとは、クロック抽出部でのノイズの除去効果を高めることで、データ信号に対する安定した同期の維持が可能となる。
【００１５】
本発明のクロックデータ再生回路において、前記クロック抽出部は、ＰＬＬ（Phase Locked Loop）回路又はオーバーサンプリング回路により構成することができる（請求項２又は３）。クロック抽出部が上記ＰＬＬ回路である場合には、内部のループ帯域を変えることにより、信号変化点の検出のための平均化時間を可変に設定可能となる。
また、クロック抽出部がオーバーサンプリング回路である場合には、オーバーサンプリングによる信号変化点の検出情報数を変えることにより、当該信号変化点の検出のための平均化時間を可変に設定可能となる。
【００１６】
本発明のクロックデータ再生回路において、前記フィルタ部は、帯域可変のアクティブフィルタと、前記クロック抽出部で参照される参照クロックに基づいて前記アクティブフィルタの通過帯域を制御する制御回路とを備えたものを採用できる（請求項４）。
この場合、上記制御回路が、クロック抽出部でも参照される参照クロックに基づいてアクティブフィルタの通過帯域を制御するので、同期信号の通過帯域を精度よく設定することができ、ノイズ帯域を狭くすることが可能となる。このため、同期信号に対するフィルタ部でのノイズ除去効果を高めることができる。
【００１７】
本発明のＰＯＮシステム（請求項５）は、複数の宅側装置が光ファイバを介して局側装置にＰ２ＭＰ形態で接続され、前記宅側装置が送信した上りバースト信号に対して前記局側装置がクロックとデータの再生を行うＰＯＮシステムであって、前記宅側装置は、データ信号とこれより帯域幅が狭い同期信号とを含む前記上りバースト信号を送信し、前記局側装置は、前記同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定して前記クロックを抽出し、前記データ信号については、前記通過帯域の制限を行わずに、前記平均化時間を長めに設定して前記クロックを抽出することを特徴とする。
【００１８】
本発明のＰＯＮシステムによれば、局側装置が、同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定してクロックを抽出するので、通過帯域の制限によってノイズが除去された帯域幅の狭い同期信号に対して、高速かつ高精度の同期が可能になる。
また、局側装置は、データ信号については、通過帯域の制限を行わずに、信号変化点の検出のための平均化時間を長めに設定してクロックの抽出を行うので、既に同期が確立したあとは、信号変化点の検出におけるノイズ除去効果により、データ信号に対する安定した同期の維持が可能となる。
【００１９】
また、本発明のＰＯＮシステムにおいて、前記上りバースト信号に含まれる前記同期信号は、１と０の値が交互に現れる１０交番の信号パターンであることが好ましい（請求項６）。例えば、ＧＰＯＮ（ＩＴＵ−Ｔ  Ｇ．９８４．２）の規格では、上りバースト信号の同期信号として当該１０交番の信号パターンが用いられる。
この場合、同期信号に含まれる周波数成分の帯域幅が最も狭くなり、フィルタ部によるノイズの除去効果を向上することができ、同期信号を用いたクロック抽出をより正確に行える。
【００２０】
本発明のクロックデータ再生方法（請求項７）は、データ信号とこれより帯域幅が狭い同期信号とを含むバースト信号からクロックとデータの再生を行うクロックデータ再生方法であって、前記同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定して前記クロックを抽出し、前記データ信号については、前記通過帯域の制限を行わずに、前記平均化時間を長めに設定して前記クロックを抽出することを特徴とする。
【００２１】
本発明のクロックデータ再生方法によれば、同期信号の全部又は一部については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定してクロックを抽出するので、通過帯域の制限によってノイズが除去された帯域幅の狭い同期信号に対して、高速かつ高精度の同期が可能になる。
また、データ信号については、通過帯域の制限を行わずに、信号変化点の検出のための平均化時間を長めに設定してクロックの抽出を行うので、既に同期が確立したあとは、信号変化点の検出におけるノイズ除去効果により、データ信号に対する安定した同期の維持が可能となる。
【発明の効果】
【００２２】
以上の通り、本発明のクロックデータ再生回路及び再生方法によれば、誤り率が高いバースト信号に対しても、高速かつ高精度に同期を確立することができる。
従って、上記再生回路をＰＯＮシステムの局側装置に採用することにより、宅側装置との伝送距離が長いために誤り率が高い上りバースト信号に対しても、高速かつ高精度に追従同期を確立することができるＰＯＮシステムを実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係るＰＯＮシステムの概略構成図である
【図２】局側装置のＰＯＮ側受信部の内部構成を示すブロック図である。
【図３】クロックデータ再生回路の動作を示すタイムチャートである。
【図４】クロック抽出部の回路構成の一例を示すブロック図である。
【図５】フィルタ部の回路構成の一例を示すブロック図である。
【図６】アクティブフィルタ（ＢＰＦ）の一例を示す回路図である。
【図７】ＰＬＬ回路の発振器（ＶＣＯ）の一例を示す回路図である。
【図８】可変遅延回路の具体例を示す回路図である。
【図９】クロック抽出部の回路構成の変形例を示すブロック図である。
【図１０】入力信号を８相クロックでオーバーサンプリングする例を示すタイムチャートである。
【図１１】ＰＯＮ側受信部の別の実装例を示すブロック図である。
【発明を実施するための形態】
【００２４】
〔ＰＯＮシステムの全体構成〕
図１は、本発明の実施形態に係るＰＯＮシステムの概略構成図である。
図１において、局側装置１は複数の宅側装置２に対する集約局として設置され、宅側装置２はそれぞれＰＯＮシステムの加入者宅に設置されている。
局側装置１に接続された伝送路である１本の光ファイバ３（幹線）は光カプラ４を介して複数の光ファイバ（支線）５に分岐しており、分岐した各光ファイバ５の終端に、それぞれ宅側装置２が接続されている。
【００２５】
更に、局側装置１は上位ネットワーク６と接続され、宅側装置２はそれぞれのユーザネットワーク７と接続されている。
なお、図１では３個の宅側装置２を示しているが、１つの光カプラ４から例えば３２分岐して３２個の宅側装置を接続することが可能である。また、図１では、光カプラ４を１個だけ使用しているが、光カプラを縦列に複数段設けることにより、さらに多くの宅側装置２を局側装置１と接続することができる。
【００２６】
図１において、各宅側装置２から局側装置１への上り方向には、波長λ１の光信号が送信される。逆に、局側装置１から宅側装置２への下り方向には、波長λ２の光信号が送信される。例えば、ＰＯＮの一種であるＧＥ−ＰＯＮの規格として、ＩＥＥＥ規格８０２．３ａｈ−２００４のＣｌａｕｓｅ６０があり、この場合、これら上り方向及び下り方向の波長λ１及びλ２は、以下の範囲の値とすることができる。
１２６０ｎｍ≦λ１≦１３６０ｎｍ
１４８０ｎｍ≦λ２≦１５００ｎｍ
【００２７】
また、本実施形態では、光信号における上り方向通信の伝送レートＬ［Gbps］が１種類の場合を想定しており、Ｌの値は例えば１．２５である。
一方、下り方向通信の伝送レートＤ［Gbps］も１種類であり、Ｄの値は例えば１．２５である。
【００２８】
〔局側装置の概略構成〕
図１に示すように、局側装置１は、ＰＯＮ側送信部１１及びＰＯＮ側受信部１２と、これらに対する通信制御を行う制御部１３とを備えている。
局側装置１のＰＯＮ側送信部１１は、電気光変換素子を内部に含み、宅側装置２に対するデータ送信を時分割多重された下り光信号ＵＯとして光ファイバ３に送出する。この下り光信号ＤＯは、光カプラ３で分岐されて各宅側装置２で受信される。各宅側装置２は、自身宛の下り光信号ＤＯに含まれるデータのみを受信処理する。
【００２９】
また、局側装置１のＰＯＮ側受信部１２は、電気光変換素子を内部に含み、各宅側装置２から光ファイバ５に送出された上り光信号ＵＯを受信する。局側装置１の制御部１３は、各宅側装置２からの上り光信号ＵＯが光カプラ３において合波された時に、それらが衝突しないように送信タイミングを時分割で多重制御する。
具体的には、各宅側装置２は、自身のユーザネットワーク７から上りデータを受信すると、いったん自身のキューにデータを蓄積し、そのキューに溜まったデータ量をレポート（Report）フレームに記して局側装置１に送信する（送信要求）。
【００３０】
局側装置１の制御部１３は、上記レポートフレームを受信すると、そのレポートフレームのデータ量と他の宅側装置２の使用帯域から、当該宅側装置２に割り当てるべき上りデータの送信時間長と送信開始時刻を算出し（動的帯域割当）、その算出値をゲート（Gate）フレームに記して当該宅側装置２に送信する（送信許可）。
上記ゲートフレームを受信した宅側装置２は、そのゲートフレームの指示に従って、指定された送信開始時刻に指定された送信時間長で上りデータを送信する。このため、図１に示すように、各宅側装置２が送出した上り光信号ＵＯは、それぞれガードタイムを挟んで時間軸上に配列されたものとなる。
【００３１】
上り光信号ＵＯを光電変換した上りバースト信号ＢＳには、先頭部分の同期信号ＢＳ１と、それ以降のデータ信号ＢＳ２とが含まれており（図３参照）、同期信号ＢＳ１は、例えば、ＧＰＯＮ（ＩＴＵ−Ｔ  Ｇ．９８４．２）の規格では、１と０の値が交互に現れる１０交番の信号パターンになっている。本実施形態のＰＯＮシステムでも同期信号ＢＳ１の信号パターンとして、１０交番の信号パターンを用いるものとする。
【００３２】
局側装置１の制御部１３は、宅側装置２による上り送信のタイミングを時分割で多重制御するから、宅側装置２からの上り光信号ＵＯを自身が受信するタイミングと、上り光信号ＵＯのバースト中に含まれる同期信号ＢＳ１（図３参照）の受信期間とを把握している。
一方、局側装置１から各宅側装置２までの伝送距離はそれぞれ相違しており、光カプラ３は単に上り光信号ＵＯを合波する受動素子であるから、局側装置１が受信する各上り光信号ＵＯのレベル及び受信タイミングもそれぞれ相違している。
【００３３】
このため、局側装置１のＰＯＮ側受信部５には、各上り光信号ＵＯにそれぞれ同期して受信処理するため、後述するクロックデータ再生回路１６が設けられている。
なお、図示していないが、本実施形態のＰＯＮ側受信部１２は、上記クロックデータ再生回路１６で再生された再生データＤＳに対して前方誤り訂正を行って復号する、ＦＥＣ機能を有する物理層の復号部を備えている。
【００３４】
〔局側装置のＰＯＮ側受信部〕
図２は、局側装置１のＰＯＮ側受信部１２の内部構成を示すブロック図である。
本実施形態のＰＯＮ側受信部１２は、レシーバ・オプティカル・サブアセンブリ（Receiver Optical Sub-Assembly：ＲＯＳＡ）１５と、クロックデータ再生回路１６とを備えている。
【００３５】
ＲＯＳＡ１５は、宅側装置２からの上り光信号ＵＯを受信する光デバイスである。このＲＯＳＡ１５は、光コネクタ（図示せず）と、フォトダイオード１７と、前置増幅器１８とを有し、光コネクタはフォトダイオード１７に光学的に結合されている。
フォトダイオード１７は、上り光信号ＵＯを電流信号に変換する光検出器であり、その出力端に前置増幅器１８が接続されている。前置増幅器１８は、フォトダイオード１７で生成された電流信号を所定のゲインで増幅し、電圧信号に変換するトランスインピーダンスアンプよりなる。
【００３６】
前置増幅器１８の後段には、更にリニアアンプ１９が接続されており、このリニアアンプ１８の出力端子がクロックデータ再生回路１６の入力端子に接続されている。
このため、前置増幅器１８の出力信号は、リニアアンプ１９において更に線形増幅されたあと、後段のクロックデータ再生回路１６に入力される。
【００３７】
〔クロックデータ再生回路〕
図２に示すように、本実施形態のクロックデータ再生回路１６は、前段から後段に向かって順に、フィルタ部２１、第１遅延回路（遅延部）２２、スイッチ２３、リミティングアンプ２４、クロック抽出部２５、第２遅延回路２６及びデータ再生部２７を有する。
【００３８】
このうち、フィルタ部２１は、バースト信号ＢＳの同期信号ＢＳ１の帯域を通過させ、それ以外の帯域の全部又は一部を遮断することにより、ノイズ帯域を制限し、当該同期信号ＢＳ１に含まれるノイズを除去するためのものであり、同期信号ＢＳ１に対応するように通過帯域が設定された、後述するアクティブフィルタ３９よりなるバンドパスフィルタを内部に備えている。
第１遅延回路２２は、上記フィルタ部２１に並列に配置されており、そのフィルタ部２１の動作分だけ出力タイミングを遅らせる遅延機能を有する。かかる第１遅延回路２２としては、例えば、単一又は複数のバッファ回路とその配線長とで構成することができる。
【００３９】
また、第１遅延回路２２は、図８に示すような、遅延時間の微調整が可能な可変遅延回路で構成することもできる。この図８に示す回路例では、例えば、遅延時間が異なる２つの経路（上が速い経路で下が遅い経路）の信号を足し合わせ、その割合によって遅延時間を調整することができ、上下の経路の中間の遅延を実現することができる。
ただし、上下経路の遅延差は足し合わせ可能な程度の微妙な差（信号の立ち上がり時間内）である必要がある。遅延時間が大きく異なる信号を足し合わせると、入力と異なる信号パターンが出力されることになるからである。
【００４０】
図２に戻り、フィルタ部２１と第１遅延回路２２の出力端子は、後段のスイッチ２３の入力側にそれぞれ接続され、このスイッチ２３の出力端子は、後置増幅器であるリミティングアンプ２４に接続されている。
また、リミティングアンプ２４の出力側は２つに分岐しており、そのうちの一方の出力端子がクロック抽出部２５に接続され、他方の出力端子が第２遅延回路２６に接続されている。
【００４１】
本実施形態のクロック抽出部２５は、バースト信号ＢＳの先頭部分である同期信号ＢＳ１に同期して再生クロックＣＬを抽出するもので、本実施形態では、バースト信号ＢＳにおける信号変化点の検出のための平均化時間を可変に設定可能になっている。
第２遅延回路２６は、クロック抽出部２５と並列に配置されており、そのクロック抽出部２５の動作分だけ出力タイミングを遅らせる遅延機能を有する。かかる第２遅延回路２６も、単一又は複数のバッファ回路とその配線長とで構成することができ、また、図８に示す可変遅延回路で構成することもできる。
【００４２】
データ再生部２７は、複数のＤフリップフロップ等を含むリタイミング回路よりなり、クロック抽出部２５の出力信号（再生クロックＣＬ）で受信データをサンプリングして、受信データから再生データＤＳを生成するものである。
前記した通り、局側装置１の制御部１３は、上り光信号ＵＯのバースト信号中に含まれる同期信号ＢＳ１（図３参照）の受信期間を把握している。そこで、制御部１３は、同期信号ＢＳ１の受信期間（同期区間）であることを示す指示信号Ｓ１を生成する。
【００４３】
スイッチ２３は、制御部１３からの上記指示信号Ｓ１に基づいて、２つの入力端子のうちのいずれか一方に入力源を切り替えるスイッチング素子よりなる。スイッチ２３は、指示信号Ｓ１を検出すると、入力源をフィルタ部２１側（図２の経路Ａ）に切り替え、検出しない場合には、入力源を第１遅延回路２２側（図２の経路Ｂ）に切り替える。
また、上記指示信号Ｓ１はクロック抽出部２５にも入力される。クロック抽出部２５は、指示信号Ｓ１を検出すると、上りバースト信号ＢＳに含まれる信号変化点の検出のための平均化時間を短めに設定し、検出しない場合には、上りバースト信号ＢＳに含まれる信号変化点の検出のための平均化時間を長めに設定するようになっている。
【００４４】
〔クロックデータ再生回路の動作〕
図３は、上記クロックデータ再生回路１６の動作を示すタイムチャートである。
図３に示すように、上りバースト信号ＢＳが同期信号ＢＳ１である同期区間中は、局側装置１の制御部１３が指示信号Ｓ１を出力し、上りバースト信号ＢＳがデータ信号ＢＳ２であるデータ区間中は、制御部１３はその指示信号Ｓ１を出力しない。
【００４５】
また、制御部１３が指示信号Ｓ１を出力している時間（同期区間）では、上りバースト信号ＢＳの経路がスイッチ２３によって図２に示す経路Ａに切り替えられ、かつ、クロック抽出部２５における信号変化点の検出のための平均化時間が短めに設定される。
逆に、制御部１３が指示信号Ｓ１を出力していない時間（データ区間）では、上りバースト信号ＢＳの経路がスイッチ２３によって図２に示す経路Ｂに切り替えられ、かつ、クロック抽出部２５における信号変化点の検出のための平均化時間が短めに設定される。
【００４６】
このように、本実施形態のクロックデータ再生回路１６によれば、同期信号ＢＳ１については、同期信号ＢＳ１以外の帯域の全部又は一部を遮断するフィルタ部２１を通過させてクロック抽出部２５での平均化時間が短めに設定されるので、通過帯域の制限によってノイズが除去された帯域幅の狭い同期信号ＢＳ１に対して、高速かつ高精度の同期が可能となる。
また、データ信号ＢＳ２については、第１遅延回路２２を通過させてクロック抽出部２５での平均化時間が長めに設定されるので、既に同期が確立したあとは、クロック抽出部２５におけるノイズ除去効果により、データ信号ＢＳ２に対する安定した同期の維持が可能となる。
【００４７】
特に、本実施形態では、上りバースト信号ＢＳ１の先頭部分にある同期信号ＢＳ１が１と０の値が交互に現れる１０交番の信号パターンになっているので、同期信号ＢＳ１に含まれる周波数成分の帯域幅が最も狭くなる。
このため、フィルタ部２１の通過帯域を最も狭くすることが可能となる。ノイズ帯域の制限によるノイズの除去効果を向上することができ、同期信号ＢＳ１を用いた再生クロックの抽出をより正確に行うことができる。
【００４８】
〔クロック抽出部：ＰＬＬ方式〕
図４は、クロック抽出部２５の回路構成の一例を示すブロック図である。
この図４に示すクロック抽出部２５は、位相同期方式で再生クロックＣＬを生成するＰＬＬ回路２９により構成されている。
【００４９】
図示のように、このＰＬＬ回路２９は、前段側（図４の左側）から後段側（図４の右側）に向かって、位相比較器３０、チャージポンプ３１、ループフィルタ３２、電圧制御型発振器（ＶＣＯ又はＶＣＸＯ）３３及び分周器３４を備えている。
前記リミティングアンプ２４からの入力信号ＲＤ（上りバースト信号ＢＳ）は、まず位相比較器３０に入力される。この位相比較器３０は、チャージポンプ３１、ループフィルタ３２、発振器３３及び分周器３４とともに、入力信号ＲＤのクロック抽出のための位相ロックループを構成している。
【００５０】
すなわち、位相比較器３０は、入力信号ＲＤの位相と後段の発振器３３のクロック信号Ｓｃ（再生クロックＣＬを分周したもの）との位相とを比較し、その比較結果に基づいてアップ信号Ｓｕ又はダウン信号Ｓｄを出力する。
この場合、出力クロック信号Ｓｃの位相がバースト信号ＢＳの位相よりも遅れている場合はアップ信号Ｓｕ が出力され、進んでいる場合はダウン信号Ｓｄが出力される。
【００５１】
チャージポンプ３１は、位相比較器３０からのアップ信号Ｓｕ又はダウン信号Ｓｄに対応してチャージポンプ電流を生成する。
ループフィルタ３２は、例えば直列接続された抵抗とコンデンサとから構成され、チャージポンプ３１が生成したチャージポンプ電流を積分することで制御電圧Ｖｃが生成される。
電圧制御型発振器３３は、ループフィルタ３２からの制御電圧Ｖｃに応じて発振周波数を制御し、再生クロック信号ＣＬを発振して出力する。
【００５２】
発振器３３が出力する発振信号ＣＬは、分周器３４によって周波数が所定の比率で逓倍され、この逓倍されたクロック信号Ｓｃが位相比較器３０にフィードバックされる。
そして、前述の通り、位相比較器３０が入力信号ＲＤの位相と逓倍後のクロック信号Ｓｃの位相とを比較し、その位相差に対応するアップ信号Ｓｕ又はダウン信号Ｓｄを出力することにより、位相同期方式によるフィードバック制御（位相ロックループ）が実行される。
【００５３】
チャージポンプ３１又はループフィルタ３２には、前記制御部１３からの指示信号Ｓ１の入力ポートが接続されている。
チャージポンプ３１又はループフィルタ３２は、指示信号Ｓ１の検出の有無に基づいて、チャージポンプ電流や内部素子（例えば、容量可変のキャパシタや可変抵抗器等）に対する動作パラメータを切り替え可能になっており、これにより、上記位相ロックループにおけるループ帯域を変更できるようになっている。
【００５４】
具体的には、指示信号Ｓ１が入力されると、位相ロックループにおけるループ帯域が広くなる（従って、信号変化点の検出のための平均化時間は短くなる。）ように、チャージポンプ３１又はループフィルタ３２の動作パラメータが設定される。
逆に、指示信号Ｓ１が入力されない場合には、位相ロックループにおけるループ帯域が狭くなる（従って、信号変化点の検出のための平均化時間は長くなる。）ように、チャージポンプ３１又はループフィルタ３２の動作パラメータが設定される。
【００５５】
一方、図４に示すＰＬＬ回路２９は、入力信号ＲＤに同期するためのフィードバックループに加えて、参照クロックに同期するための第２のフィードバックループを更に備えている。
すなわち、ＰＬＬ回路２９は、参照クロックが入力される位相周波数比較器３５を備えており、この位相周波数比較器３５は、チャージポンプ３１、ループフィルタ３２、発振器３３及び第２の分周器３６とともに、参照クロックに対する位相ロックループを構成している。なお、参照クロックに対する位相ロックループは発信器３３の発振周波数が大きくずれた状態からでも同期できる位相周波数比較器を用いている。
【００５６】
また、位相比較器３０とチャージポンプ３１との間には、セレクタ３７が挿入されており、このセレクタ３７は、制御部１３からの切替信号Ｓ２に基づいて、入力源を位相比較器３０又は第２の位相周波数比較器３５のいずれか一方に切り替える。
上記切替信号Ｓ２は、上りバースト信号ＢＳの受信中にのみ出力される。切替信号Ｓ２がセレクタ３７に入力されると、入力源が位相比較器３０側に切り替えられ、それ以外の無信号期間中は、入力源が位相周波数比較器３５側に切り替えられる。このため、無信号期間中に発振器３３の制御電圧が不安定になるのを防止することができる。
【００５７】
〔フィルタ部〕
図５は、フィルタ部２１の回路構成の一例を示すブロック図である。
また、図６は、フィルタ部２１の構成要素であるアクティブフィルタ３９の一例を示す回路図であり、図７は、フィルタ部２１の構成要素であるＰＬＬ回路４０の発振器（ＶＣＯ）４４の一例を示す回路図である。
【００５８】
図５に示すように、この場合のフィルタ部２１は、通過帯域が可変なアクティブフィルタ３９と、クロック抽出部２５で参照される前記参照クロックに基づいてアクティブフィルタ３９の通過帯域を制御する制御回路としてのＰＬＬ回路４０とからなる。
このうち、アクティブフィルタ３９は、図６に示すように、オペアンプを含むローパスフィルタ（ＬＰＦ：Low Pass Filter）とハイパスフィルタ（ＨＰＦ：High Pass Filter）とを組み合わせたバンドパスフィルタ（ＢＰＦ：Band Pass Filter）よりなる。
【００５９】
一方、ＰＬＬ回路４０は、図５に示すように、位相周波数比較器４１、チャージポンプ４２、ループフィルタ４３、電圧制御型発振器（ＶＣＯ）４４、分周器４５を備えており、位相周波数比較器４１が発振器４４の位相と参照クロックの位相とを比較し、その位相差に対応するアップ信号又はダウン信号を出力することにより、位相同期方式によるフィードバック制御（位相ロックループ）が実行される。
【００６０】
ここで、図６に示すアクティブフィルタ３９において、各フィルタＨＰＦ，ＬＰＦの抵抗値とキャパシタ容量を、それぞれＲ１、Ｒ２及びＣとすると、ＬＰＦの遮断周波数ｆ１とＨＰＦの遮断周波数ｆ２は、それぞれ次のように算出される。なお、オペアンプの帯域はｆ１，ｆ２よりも十分に広いものとする。
ｆ１＝１／（２π・Ｒ１・Ｃ）
ｆ２＝１／（２π・Ｒ２・Ｃ）
【００６１】
このとき、ＢＰＦの中心周波数ｆ０と通過帯域幅ｆｗは、次のようになる。
ｆ０＝（ｆ１＋ｆ２）／２＝１／（２π・Ｒ・Ｃ）  ただし、Ｒ＝（Ｒ１＋Ｒ２）／２
ｆｗ＝ｆ１−ｆ２＝ｆ０・（Ｒ／Ｒ１−Ｒ／Ｒ２）
【００６２】
ここで、ビットレートがＢ（ｂｐｓ）１０の交番信号をＢＰＦに通すことを想定した場合、Ｒ・Ｃ＝１／（π・Ｂ）にすると、ＢＰＦの中心周波数をｆ０＝Ｂ／２に設定することができる。
また、Ｒ／Ｒ１＝１．１、及び、Ｒ／Ｒ２＝０．９となるように抵抗値Ｒ１及びＲ２を設定すると、通過帯域幅はｆｗ＝０．２Ｂとなる。
【００６３】
一般的に、ＮＲＺ（None Return to Zero）のデジタルベースバンド伝送符号では、ＰＯＮ側受信部１２の帯域をビットレートの７０％程度に設定することで、受信感度が最適になる（帯域が広すぎるとノイズ帯域の増加により感度が劣化、帯域が狭すぎると信号の立ち上がり／立ち下がりが遅れてビットエラーが発生する：相互符号間干渉）。
この場合、１０の交番信号をｆｗ＝０．２ＢのＢＰＦに通過させると、ノイズ帯域がビットレートの７０％から２０％に狭まってＳＮ比が改善される。これは、光信号の受信感度に換算すると、５ｄＢ（＝１０×ｌｏｇ（２０／７０））程度の改善が見込まれるということになる。
【００６４】
〔中心周波数の制御〕
一方、図７に例示した発振器４４は、アクティブフィルタを用いたウィーンブリッジ発振回路により構成されている。
この発振回路４４において、例えば、Ｒ１＝Ｒ２＝Ｒ、Ｃ１＝Ｃ２＝Ｃと設定すると、発振周波数は、ｆ＝１／（２π・Ｒ・Ｃ）となる。
【００６５】
この場合、キャパシタにバラクタダイオードを用いると、キャパシタが電圧制御の可変容量コンデンサとなるので、参照クロックに同期するＰＬＬ回路４０の構成要素としての電圧制御型発振器（ＶＣＯ）４４として使用できる。
このとき、図６に示すアクティブフィルタ（ＢＰＦ）３９を、発振回路４４と同様のオペアンプ、抵抗及び可変容量コンデンサで構成すれば、ＰＬＬ回路４０の発振器４４とアクティブフィルタ３９を同時に制御でき、当該フィルタ３９の通過帯域（ｆ１〜ｆ２）を発振器４４の発振周波数に対して相対的に制御できることになる。
【００６６】
なお、図６に示すＢＰＦではなく、ＨＰＦのみからフィルタ回路を構成してもよい。例えば、ｆ２＝０．４×ｆ０である場合、ＨＰＦだけでもノイズ帯域をビットレートの７０％から３０％に低減でき、感度の改善が見込まれる。
また、ＨＰＦの場合には、前記第１遅延回路２２との経路切替を行わずに、ＨＰＦの遮断周波数ｆ２をプリアンブルの同期区間で大きめ(ノイズ帯域が狭い)に設定し、データ信号区間でデータ信号の低域遮断周波数よりも小さめ（ノイズ帯域が広い）となるように切り替えることも可能である。ＨＰＦではＢ／２以下の成分が変化するため、信号の遅延時間に大きな影響がない。
【００６７】
これに対して、ＢＰＦの場合には、ＬＰＦ側の遮断周波数ｆ１を切り替えると高周波成分が変化するため、信号の立ち上がり／立ち下がり時間が変化する。
従って、遮断周波数ｆ１を切り替える前後で信号の遅延時間が異なるため、第１遅延回路２２が必要となる。
【００６８】
〔クロック抽出部：オーバーサンプリング方式〕
図９は、クロック抽出部２５の回路構成の変形例を示すブロック図である。
この図９に示すクロック抽出部２５は、オーバーサンプリング方式で再生クロックＣＬを生成するオーバーサンプリング回路４６により構成されている。
図示のように、このオーバーサンプリング回路４６は、前段側（図９の左側）から後段側（図９の右側）に向かって、サンプリング部４７、エッジ検出部４８、最適位相選択部４９、遅延部５０及びセレクタ５１を備えている。
【００６９】
上記サンプリング部４７は、参照クロックから位相が異なる複数の多相クロックを生成する多相クロック生成部と、その多相クロックで動作する複数のフリップフロップとを内部に有しており、複数位相の多相クロックに基づいて入力信号ＲＤのサンプリングデータを生成する。
この複数位相点のサンプリングデータは、それぞれ後段のエッジ検出部４８と遅延部５０とに入力される。
【００７０】
エッジ検出部４８は、上記複数位相点のサンプリングデータの変化時点を検出して、入力信号ＲＤの信号変化点（エッジ）を検出する。また、遅延部５０は、ランダムアクセスメモリやシフトレジスタ等よりなり、複数位相点の各サンプリングデータを遅延させて後段のセレクタ５１に入力する。
最適位相選択部４９は、エッジ検出部４８で検出された複数のエッジに基づいて、エッジ間の中間に位置する位相（最適位相）を選択し、複数位相点のサンプリングデータの中から当該最適位相であるデータを選択するようにセレクタ５１を制御する。
【００７１】
図１０は、入力信号ＲＤを８相クロックでオーバーサンプリングする例を示した図である。ｔ１、ｔ２、ｔ３はＮＲＺ符号の１シンボル時間を示しており、各シンボルをｓ０〜ｓ７の８相クロックのタイミングでサンプリングしている。
図１０（ａ）は、入力信号ＲＤにジッタが含まれていない場合の例を示しており、ｔ１〜ｔ３のいずれの場合も、入力信号ＲＤの信号変化がｓ３のタイミングで検出されている。この場合、信号変化点が安定しており、少ない情報数（例えばｔ１〜ｔ３の信号変化点の情報）から、高速かつ高精度に信号変化点を求めることができる。
つぎに、図１０（ｂ）は、入力信号ＲＤにジッタが含まれている場合の例を示している。ｔ１ではｓ３のタイミングで入力信号ＲＤが変化しているが、ｔ２ではｓ２、ｔ３ではｓ４と信号変化点がジッタの影響で変化している。ランダムジッタを想定した場合、ジッタの影響を除去して正しい信号変化点を求めるには、多くの情報数（例えばｔ１〜ｔ３２の信号変化点の情報）を平均化して、ランダムジッタを除去する必要がある。
【００７２】
図９に示すように、制御部１３からの同期区間指示信号Ｓ１は、最適位相選択部４９に入力されており、最適位相選択部４９は、その指示信号Ｓ１の有無に基づいて最適位相を選択する際に用いる、信号変化点の検出のための平均化処理の時間長を変化させる。
具体的には、同期区間指示信号Ｓ１が入力されると、信号変化点（エッジ）の情報数を少なめに選択することにより、信号変化点の検出のための平均化時間が短めに設定される。この場合、帯域幅の狭い同期信号ＢＳ１に対しては、フィルタ部２１で通過帯域を制限することでノイズが除去されるため、最適位相選択部４９では短い平均化時間で高速かつ高精度に同期が可能となる。
逆に、同期区間指示信号Ｓ１が入力されない場合には、信号変化点（エッジ）の情報数を多めに選択することにより、信号変化点の検出のための平均化時間が長めに設定される。既に同期が確立した後は、最適位相選択部４９におけるノイズ除去効果により、データ信号ＢＳ２に対する安定した同期の維持が可能となる。
【００７３】
〔その他の変形例〕
今回開示した各実施形態は本発明の例示であって制限的なものではない。
本発明の範囲は、上記実施形態ではなく特許請求の範囲によって示され、特許請求の範囲とその構成と均等な意味及び範囲内での全ての変更が含まれる。
例えば、上記実施形態では、同期信号ＢＳ１の全部に対応して、スイッチ２３とクロック抽出部２５の切り替えを行っているが、同期信号ＢＳ１の一部だけに対応してその切り替えを行うことにしてもよい。
【００７４】
また、図２に示すＰＯＮ側受信部１２の構成例では、クロックデータ再生回路１６を１つの集積回路に実装する場合を例示したが、実装形態はこれに限られない。
すなわち、図１１に示すように、再生回路１６の構成要素をリミティングアンプ２４の前後で分離し、リミティングアンプ２４までの要素を第１の集積回路（ＬＡ ＩＣ）に搭載し、それ以降の要素を第２の集積回路（ＣＤＲ ＩＣ）に実装することにしてもよい。
【符号の説明】
【００７５】
１      局側装置
２      宅側装置
１１      ＰＯＮ側送信部
１２      ＰＯＮ側受信部
１３      制御部
１６      クロックデータ再生回路
２１      フィルタ部
２２      第１遅延回路（遅延部）
２３      スイッチ
２５      クロック抽出部
２６      第２遅延回路
２７      データ再生部
２９      ＰＬＬ回路
４６      オーバーサンプリング回路
３９      アクティブフィルタ
４０      ＰＬＬ回路（制御回路）
ＢＳ      上りバースト信号
ＢＳ１    同期信号
ＢＳ２    データ信号
ＣＬ      再生クロック
ＤＳ      再生データ
Ｓ１      同期区間指示信号
Ｓ２      切替信号
【図１】
2010183314.tif 000003
【図２】
2010183314.tif 000004
【図３】
2010183314.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010183314.tif 000009
【図８】
2010183314.tif 000010
【図９】
2010183314.tif 000011
【図１０】
2010183314.tif 000012
【図１１】
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