【手続補正書】
【提出日】令和3年9月17日(2021.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に位置する駆動トランジスタ、スイッチングトランジスタ及び発光素子を含む画素回路であって、
前記駆動トランジスタは、入力電極が第１の電源端に電気的に接続されており、出力電極が前記発光素子の第１の端に電気的に接続されており、
前記スイッチングトランジスタは、入力電極がデータ線に電気的に接続されており、制御電極が走査線に電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されており、
前記スイッチングトランジスタと前記駆動トランジスタとは、閾値電圧が異なることを特徴とする画素回路。
【請求項２】
前記スイッチングトランジスタ及び前記駆動トランジスタのそれぞれは、
活性層と、
絶縁層と、をさらに含み、
前記絶縁層は、第１のビアホール及び第２のビアホールを含み、前記出力電極及び入力電極は、それぞれ第１のビアホール及び第２のビアホールを介して活性層に電気的に接続されており、
前記スイッチングトランジスタ及び／又は前記駆動トランジスタは、前記活性層が第１の対称軸に対して軸対称になる軸対称図形であることを特徴とする請求項１に記載の画素回路。
【請求項３】
前記第１のビアホールのエッジから前記第１の対称軸までの最小距離と、前記出力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ１であり、前記第２のビアホールのエッジから前記第１の対称軸までの最小距離と、前記入力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ２であり、前記スイッチングトランジスタ及び／又は前記駆動トランジスタのＬ１とＬ２とが等しくないことを特徴とする請求項２に記載の画素回路。
【請求項４】
前記基板における前記第１のビアホールの正投影は、前記基板における前記出力電極及び前記活性層の正投影領域内にあり、前記基板における前記第２のビアホールの正投影は、前記基板における前記入力電極及び前記活性層の正投影領域内にあることを特徴とする請求項２に記載の画素回路。
【請求項５】
前記基板における前記出力電極及び前記活性層の正投影の重なり領域は第１の重なり領域であり、前記基板における前記入力電極及び前記活性層の正投影の重なり領域は第２の重なり領域であり、前記第１の重なり領域と前記第２の重なり領域は、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項２〜４のいずれか一項に記載の画素回路。
【請求項６】
前記第１のビアホールと第２のビアホールは、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項２〜４のいずれか一項に記載の画素回路。
【請求項７】
前記出力電極と入力電極は、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項２〜４のいずれか一項に記載の画素回路。
【請求項８】
前記スイッチングトランジスタ及び／又は前記駆動トランジスタは、第１のビアホール及び第２のビアホールがＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となるように設置されており、ただし、Ｖｔｈ０は、該当するトランジスタの基準閾値電圧であり、Ｖｔｈは、該当するトランジスタの閾値電圧であり、Ａは、零よりも大きい定数であることを特徴とする請求項３に記載の画素回路。
【請求項９】
Ｌ１又はＬ２の一方が２．８μｍ〜３．２μｍの範囲内にあり、他方が０．８μｍ〜１．２μｍの範囲内にあることを特徴とする請求項３に記載の画素回路。
【請求項１０】
前記スイッチングトランジスタ又は前記駆動トランジスタの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きいことを特徴とする請求項３に記載の画素回路。
【請求項１１】
前記スイッチングトランジスタ又は前記駆動トランジスタの一方のトランジスタのＬ１とＬ２との差分が零ではなく、他方のトランジスタのＬ１とＬ２との差分が零であることを特徴とする請求項１０に記載の画素回路。
【請求項１２】
前記スイッチングトランジスタの閾値電圧は、前記駆動トランジスタの閾値電圧よりも大きいことを特徴とする請求項１に記載の画素回路。
【請求項１３】
複数の走査線と、
複数のデータ線と、
アレイに配列された複数の請求項１〜１２のいずれか一項に記載の画素回路と、を含むことを特徴とするアレイ基板。
【請求項１４】
画素回路の作製方法であって、
駆動トランジスタ、スイッチングトランジスタ及び発光素子を形成することを含み、
前記スイッチングトランジスタ及び／又は前記駆動トランジスタを形成することは、
ゲート電極を形成することと、
第１の対称軸に対して軸対称になる軸対称図形である活性層を形成することと、
絶縁層を形成することと、
前記絶縁層に第１のビアホール及び第２のビアホールを形成することと、
入力電極及び出力電極を形成することと、を含み、
前記絶縁層に第１のビアホール及び第２のビアホールを形成することは、
絶縁層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、前記第１のビアホール及び第２のビアホールを形成することを含み、
前記第１のビアホールのエッジから前記第１の対称軸までの最小距離と、前記出力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ１であり、前記第２のビアホールのエッジから前記第１の対称軸までの最小距離と、前記入力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ２であることを特徴とする画素回路の作製方法。
【請求項１５】
請求項１３に記載のアレイ基板を含むことを特徴とする表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
（関連出願の交差引用）
本願は、２０１８年９月２１日に提出した、名称が「画素ユニット及びその作製方法、アレイ基板」であるＰＣＴ出願（出願番号ＰＣＴ／ＣＮ２０１８／１０７０２３）の優先権を主張し、該ＰＣＴ出願は、２０１８年２月１４日に提出した、名称が「画素ユニット及びその作製方法、アレイ基板」である中国特許出願（出願番号２０１８１０１５１５５２．０）の優先権を主張し、この２つの特許出願の全文を本文に引用している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
本公開実施例は、画素回路及びその作製方法、アレイ基板を提出している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本公開の一面によれば、基板に位置する駆動トランジスタ、スイッチングトランジスタ及び発光素子を含む画素回路を提供している。そのうち、駆動トランジスタは、入力電極が第１の電源端に電気的に接続されており、出力電極が発光素子の第１の端に電気的に接続されており、スイッチングトランジスタは、入力電極がデータ線に電気的に接続されており、制御電極が走査線に電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されており、スイッチングトランジスタと駆動トランジスタとは、閾値電圧が異なる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
例えば、スイッチングトランジスタと駆動トランジスタのそれぞれは、活性層と、絶縁層と、をさらに含む。そのうち、絶縁層は、第１のビアホール及び第２のビアホールを含み、出力電極及び入力電極は、それぞれ第１のビアホール及び第２のビアホールを介して活性層に電気的に接続されており、スイッチングトランジスタ及び／又は駆動トランジスタは、活性層が第１の対称軸に対して軸対称になる軸対称図形である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
例えば、第１のビアホールのエッジから第１の対称軸までの最小距離と、出力電極のエッジから第１の対称軸までの最小距離との差分はＬ１であり、第２のビアホールのエッジから第１の対称軸までの最小距離と、入力電極のエッジから第１の対称軸までの最小距離との差分はＬ２であり、スイッチングトランジスタ及び／又は駆動トランジスタのＬ１とＬ２が等しくない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
例えば、スイッチングトランジスタ及び／又は駆動トランジスタは、第１のビアホール及び第２のビアホールがＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となるように設置されており、Ｖｔｈ０は、該当するトランジスタの基準閾値電圧であり、Ｖｔｈは該当するトランジスタの閾値電圧であり、Ａは零よりも大きい定数である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
例えば、Ｌ１又はＬ２の一方が２．８μｍ〜３．２μｍの範囲内にあり、他方が０．８μｍ〜１．２μｍの範囲内にある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
例えば、スイッチングトランジスタ又は駆動トランジスタの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
例えば、スイッチングトランジスタ又は駆動トランジスタの一方のトランジスタのＬ１とＬ２との差分は零ではなく、他方のトランジスタのＬ１とＬ２との差分は零である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本公開実施例の他の方面によれば、複数の走査線と、複数のデータ線と、アレイに配列された複数の本公開実施例による画素回路を含むアレイ基板を提供している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本公開実施例の他の方面によれば、本公開実施例による画素回路の作製方法を提供しており、駆動トランジスタ、スイッチングトランジスタ及び発光素子を形成することを含む。そのうち、スイッチングトランジスタ及び／又は駆動トランジスタを形成することは、ゲート電極を形成することと、第１の対称軸に対して軸対称になる軸対称図形である活性層を形成することと、絶縁層を形成することと、絶縁層に第１のビアホール及び第２のビアホールを形成することと、入力電極及び出力電極を形成することと、を含む。絶縁層に第１のビアホール及び第２のビアホールを形成することは、絶縁層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、第１のビアホール及び第２のビアホールを形成することを含む。第１のビアホールのエッジから第１の対称軸までの最小距離と、出力電極のエッジから第１の対称軸までの最小距離との差分はＬ１であり、第２のビアホールのエッジから第１の対称軸までの最小距離と、入力電極のエッジから第１の対称軸までの最小距離との差分はＬ２である。
本公開実施例の他の方面によれば、上記アレイ基板を含む表示装置を提供している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
ソース電極２０１及びドレイン電極２０２は、ビアホール２０６及びビアホール２０７を介して活性層にそれぞれ接続して導通しているため、ビアホール２０６及びビアホール２０７の位置及びサイズは、ＴＦＴが導通する際のチャンネルの有効幅及び有効長に影響し、チャンネルのアスペクト比、トランジスタの閾値電圧Ｖｔｈにさらに影響している。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本公開実施例によれば、画素ユニットを提供している。図３は、本公開実施例による画素ユニット３０の模式回路図を示している。図３に示すように、本公開実施例による画素ユニット３０は、駆動トランジスタＴｄｒ、スイッチングトランジスタＴｓｗ及び発光素子ＯＬＥＤを含む。駆動トランジスタＴｄｒは、入力電極が第１の電源端Ｖ１に電気的に接続されており、出力電極が発光素子ＯＬＥＤの第１の端に電気的に接続されている。スイッチングトランジスタＴｓｗは、入力電極がデータ線Ｄａｔａに電気的に接続されており、制御電極が走査線Ｓｃａｎに電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されている。ただし、スイッチングトランジスタＴｓｗ及び駆動トランジスタＴｄｒは異なる閾値電圧を有している。また、いくつかの実施例において、前記スイッチングトランジスタＴｓｗ及び前記駆動トランジスタＴｄｒは、薄膜トランジスタであってもよく、この場合、制御電極がゲート電極であり、入力電極がソース電極であり、出力電極がドレイン電極であってもよいが、本公開はこれに限られない。例えば、いくつかの他の実施例において、制御電極がゲート電極であり、入力電極がドレイン電極であり、出力電極がソース電極であってもよい。少なくとも一部の原因として、異なるタイプのトランジスタが電極の異なる配置を有してもよいことである。例えば、Ｐ型トランジスタとＮ型トランジスタは、反対の入力電極および出力電極を有することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本公開実施例によれば、スイッチングトランジスタＴｓｗと駆動トランジスタＴｄｒが異なる閾値電圧を有するように、スイッチングトランジスタＴｓｗと駆動トランジスタＴｄｒとの少なくとも１つが本公開実施例による薄膜トランジスタ構成を有することができる。図４Ａは、本公開実施例による薄膜トランジスタの模式上面図を示している。図４Ａに示すように、本公開実施例による薄膜トランジスタ４０は、基板４０８に設けられる出力電極４０１、入力電極４０２、制御電極４０３、活性層４０４及びレジスト層４０５を含む。図４Ａに示すように、本公開実施例によるレジスト層４０５は、活性層４０４と、出力電極４０１及び入力電極４０２が位置する層との間に設けられ、第１のビアホール４０６及び第２のビアホール４０７を有している。出力電極４０１は、第１のビアホール４０６を介して、活性層４０４に電気的に接続されており、入力電極４０２は、第２のビアホール４０７を介して、活性層４０４に電気的に接続されている。ただし、活性層４０４は、第１の対称軸Ａ−Ａ’に対して軸対称になる軸対称図形であってもよい。ただし、プロセス誤差によって、該軸対称図形は完全に軸対称であるものでなくてもよく、このプロセス誤差が１０％以下であってもよい。第１のビアホール４０６のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｏと、出力電極４０１のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｏ’との差分はＬ１であり、第２のビアホール４０７のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｉと、入力電極４０２のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｉ’との差分はＬ２であり、ただし、Ｌ１とＬ２とは等しくない。図４Ａの例示において、Ｌ１＜Ｌ２である。当業者が理解できるように、他の例示において、Ｌ２＜Ｌ１であってもよく、Ｌ１とＬ２とが等しくなければよい。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本公開実施例によれば、薄膜トランジスタの構成は、ボトムゲート構成及び／又はトップゲート構成を含み、ただし、ボトムゲート構成は、薄膜トランジスタを設けるための基板側から、ゲート電極、ゲート絶縁層、活性層、レジスト層、ソースドレイン電極層が順に設けられる構成である。トップゲート構成は、薄膜トランジスタを設けるための基板側から、活性層、層間絶縁層、ソースドレイン電極層、ゲート絶縁層及びゲート電極が順に設けられる構成である。なお、本公開実施例における薄膜トランジスタは、ボトムゲート薄膜トランジスタ（即ち、ゲート電極が活性層図面の下方に位置している）を例として説明され、それが例示的な説明のみである。実際な適用において、必要に応じて、薄膜トランジスタの構成を変更することができ、本公開による薄膜トランジスタは、トップゲートアレイ基板を採用してもよく、即ち、ゲート電極が活性層図面の上方に位置してもよい。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
レジスト層または層間絶縁層（より一般的には、絶縁層）のマスクパターンを変更することによってＬ１及びＬ２を変更すれば、実際の必要に応じて薄膜トランジスタの閾値電圧を設計することができる。これにより、薄膜トランジスタの製造材料及びプロセスがほぼ変わらない場合、所望の閾値電圧を柔軟に実現することができる。例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きい。例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分が零ではなく、他方のトランジスタのＬ１とＬ２との差分が零である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
本公開実施例によれば、スイッチングトランジスタ及び駆動トランジスタの少なくとも１つを形成することは、以下のことを含んでもよい：
ゲート電極を形成し、
活性層を形成し、
レジスト層を形成し、
レジスト層に第１のビアホール及び第２のビアホールを形成し、
入力電極及び出力電極を形成し、
ただし、レジスト層に第１のビアホール及び第２のビアホールを形成することは、レジスト層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、第１のビアホール及び第２のビアホールを形成するということを含む。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
説明の便宜上、図７Ａ及び７Ｂの例示は、いずれも、基板における出力電極７０１及び活性層７０４の正投影の第１の重なり領域と、基板における入力電極７０２及び活性層７０４の正投影の第２の重なり領域とが、第１の対称軸Ａ−Ａ’に対して軸対称になる状況を示している。また、出力電極７０１と入力電極７０２も第１の対称軸Ａ−Ａ’に対して軸対称になっている。当業者が理解できるように、本公開実施例を、第１のビアホール７０６と第２のビアホール７０７が第１の対称軸Ａ−Ａ’に対して軸対称になるように実現してもよく、本公開実施例がこれに限られない。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
本公開の別の方面によれば、アレイ基板をさらに提供している。図８は、本公開実施例によるアレイ基板８０を示している。図８に示すように、本公開実施例によるアレイ基板８０は、複数の走査線ＳＬ１〜ＳＬＮと、複数のデータ線ＤＬ１〜ＤＬＭと、アレイに配列された本公開実施例による複数の画素ユニット８００と、を含んでもよい。
本公開のさらに別の方面によれば、上記アレイ基板を含む表示装置をさらに提供している。