(57)【要約】【課題】パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぎ、アナログ・デジタル変換したデジタルデータの精度を向上させることができるＡ／Ｄ変換装置およびＡ／Ｄ変換装置を具備した固体撮像装置、固体撮像システムを提供する。【解決手段】アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、遅延ユニットからの出力信号に基づいて、パルス信号が遅延ユニットを通過した段数に応じたデータを出力するパルス通過段数検出回路と、通過した段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの反転信号と非反転信号とが入力され、遅延時間を持った反転信号と非反転信号とを出力する。【選択図】図１
2010183176.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記遅延ユニットは、
前記パルス信号の反転信号と非反転信号とが１８０°とは異なる位相差を持った遅延時間に差のある信号を出力する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記遅延ユニットは、
ゲート端子に前段の遅延ユニットが出力した前記パルス信号の非反転信号が入力される第１のトランジスタと、
ゲート端子に前段の遅延ユニットが出力した前記パルス信号の反転信号が入力される第２のトランジスタと、
ゲート端子に前記第２のトランジスタのドレイン出力が入力される第３のトランジスタと、
ゲート端子に前記第１のトランジスタのドレイン出力が入力される第４のトランジスタと、
を備え、
前記第１のトランジスタのドレイン出力と前記第３のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力し、
前記第２のトランジスタのドレイン出力と前記第４のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の非反転信号として出力する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項４】
前記遅延ユニットの初段の遅延ユニットは、更に、
ゲート端子に前記パルス信号が入力される第５のトランジスタを備え、
前記第１のトランジスタのドレイン出力と、前記第３のトランジスタのドレイン出力と、前記第５のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイの読み出しによって出力される前記画素信号が示す前記光電変換素子への入射光量に応じたアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とする固体撮像装置。
【請求項６】
光電変換素子を有し、該光電変換素子への入射光量に応じたアナログ画素信号を出力する固体撮像装置と、
前記固体撮像装置の読み出しによって出力される前記アナログ画素信号のアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
前記デジタルデータ出力部から出力されたデジタル信号を処理する画像処理回路と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とする固体撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置およびＡ／Ｄ変換装置を具備した固体撮像装置、固体撮像システムに関する。
【背景技術】
【０００２】
従来、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス走行回路を用いてアナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置として、図１６に示す構成のものが知られている（非特許文献１参照）。
【０００３】
図１６は、従来のＡ／Ｄ変換装置の概略構成を示すブロック図である。図１６において、Ａ／Ｄ変換装置５００は、パルス走行回路５１０、カウンタ５２０、ラッチ５３０、ラッチ＆エンコーダ５４０から構成される。
また、パルス走行回路５１０は、一方の入力端子にパルス信号ＳｔａｒｔＰが入力され、他方の入力端子に最終段の遅延ユニットの出力信号が入力される否定論理積ゲート（ＮＡＮＤ）からなる遅延ユニットＤＵ１と、前段の遅延ユニットの出力信号が入力される論理否定ゲート（ＩＮＶ）からなる複数の遅延ユニットＤＵ２がリング状に接続されている。
また、この各遅延ユニットの電源電圧として、アナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが供給されており、このパルス走行回路５１０にパルス信号ＳｔａｒｔＰを入力されると、パルス信号ＳｔａｒｔＰは各遅延ユニットＤＵを上記電源電圧に応じた遅延時間をもって順次通過し、パルス走行回路５１０内を周回する。このことにより、パルス信号ＳｔａｒｔＰが通過する遅延ユニットＤＵの段数は、電源電圧として供給されたアナログ入力信号Ｖｉｎの大きさに応じた遅延ユニットの遅延時間によって決まる。
【０００４】
カウンタ５２０は、遅延ユニットＤＵ２の最終段の出力信号ＯＵＴｎが入力され、この最終段の遅延ユニットＤＵ２の出力信号ＯＵＴｎが変化する回数、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路５１０を周回した周回数を計測する。
ラッチ５３０は、サンプリングクロック信号ＣＫｓが入力されると、カウンタ５２０が計測したカウント値を保持して、保持したカウント値をデジタルデータａとして出力する。
ラッチ＆エンコーダ５４０は、パルス走行回路５１０内の各遅延ユニットＤＵの出力信号（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，・・・，ＯＵＴｎ）が入力され、サンプリングクロック信号ＣＫｓが入力されると、パルス走行回路５１０内の各遅延ユニットの出力信号ＯＵＴを保持し、保持した結果からパルス信号ＳｔａｒｔＰが通過した遅延ユニットＤＵの段数に応じた値をデジタルデータｂとして出力する。
【０００５】
Ａ／Ｄ変換装置５００は、ラッチ５３０から出力されるデジタルデータａを、Ａ／Ｄ変換装置５００がアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、ラッチ＆エンコーダ５４０から出力されるデジタルデータｂを、Ａ／Ｄ変換装置５００がアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【０００６】
次に、Ａ／Ｄ変換装置５００におけるアナログ・デジタル変換の方法について説明する。図１７は、パルス走行回路５１０の電源電圧として供給されるアナログ入力信号Ｖｉｎと、パルス走行回路５１０内の各遅延ユニットＤＵの遅延時間の関係の例を示したグラフである。図１７において、アナログ入力信号Ｖｉｎの電圧が低い場合は、遅延ユニットＤＵの遅延時間が大きく、アナログ入力信号Ｖｉｎの電圧が高い場合は、遅延ユニットＤＵの遅延時間が小さくなる。
【０００７】
このことによって、アナログ入力信号Ｖｉｎの大きさに応じて、パルス信号ＳｔａｒｔＰがパルス走行回路５１０内の遅延ユニットＤＵを通過する通過段数（および周回数）が異なる。このパルス信号ＳｔａｒｔＰがパルス走行回路５１０内の遅延ユニットＤＵを通過する通過段数（および周回数）が、Ａ／Ｄ変換装置５００がアナログ・デジタル変換したデジタルデータＤＴとなる。
【０００８】
次に、Ａ／Ｄ変換装置５００においてデジタルデータＤＴを出力する際のサンプリング周期について説明する。図１８は、サンプリングクロック信号ＣＫｓとデジタルデータＤＴの関係の例を示したタイミングチャートである。ラッチ５３０およびラッチ＆エンコーダ５４０は、図１８に示すように、サンプリング周期を示すサンプリングクロック信号ＣＫｓの周期毎にパルス信号ＳｔａｒｔＰがパルス走行回路５１０内の遅延ユニットＤＵを通過する通過段数（および周回数）を保持し、保持した結果をＡ／Ｄ変換装置５００がアナログ・デジタル変換したデジタルデータＤＴとして出力する。
図１８に示すタイミングチャートの例では、Ａ／Ｄ変換装置５００は、サンプリング周期ＣＫ１においてデジタルデータＤＴ１を出力し、サンプリング周期ＣＫ２においてデジタルデータＤＴ２を出力し、サンプリング周期ＣＫ３においてデジタルデータＤＴ３を出力している。
【０００９】
このように、Ａ／Ｄ変換装置５００は、アナログ入力信号Ｖｉｎの大きさに応じたデジタルデータＤＴを、サンプリングクロック信号ＣＫｓの周期で出力する。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】“Ａｎ  Ａｌｌ−Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  Ｗｉｔｈ  １２−μＶ／ＬＳＢ  Ｕｓｉｎｇ  Ｍｏｖｉｎｇ−Ａｖｅｒａｇｅ  Ｆｉｌｔｅｒｉｎｇ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．１，ＪＡＮＵＡＲＹ  ２００３
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、非特許文献１に示すような従来のＡ／Ｄ変換装置では、パルス走行回路５１０内の遅延ユニットＤＵが、ＮＡＮＤゲートである遅延ユニットＤＵ１とＩＮＶゲートである遅延ユニットＤＵ１との組み合わせで構成されている。
このため、パルス信号ＳｔａｒｔＰがパルス走行回路５１０を周回する際に、遅延ユニットＤＵ１の遅延時間と遅延ユニットＤＵ２の遅延時間とに差が生じ、アナログ・デジタル変換時の精度が劣化するという問題がある。すなわち、遅延ユニットＤＵ１を構成するＮＡＮＤゲートと、遅延ユニットＤＵ２を構成するＩＮＶゲートとに固有の遅延時間の差によって、特に、各遅延ユニットＤＵの出力信号をラッチ＆エンコーダ５４０が処理することによって出力されるデジタルデータＤＴの下位ビットの精度が劣化する。
【００１２】
本発明は、上記の課題認識に基づいてなされたものであり、パルス信号をアナログ入力信号の大きさに応じた遅延時間で周回させ、パルス信号の周回数に応じたデジタル値を出力するＡ／Ｄ変換装置において、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぐことができるＡ／Ｄ変換装置およびＡ／Ｄ変換装置を具備した固体撮像装置、固体撮像システムを提供することを目的としている。
また、さらに、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができるＡ／Ｄ変換装置およびＡ／Ｄ変換装置を具備した固体撮像装置、固体撮像システムを提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
【００１４】
また、本発明の前記遅延ユニットは、前記パルス信号の反転信号と非反転信号とが１８０°とは異なる位相差を持った遅延時間に差のある信号を出力する、ことを特徴とする。
【００１５】
また、本発明の前記遅延ユニットは、ゲート端子に前段の遅延ユニットが出力した前記パルス信号の非反転信号が入力される第１のトランジスタと、ゲート端子に前段の遅延ユニットが出力した前記パルス信号の反転信号が入力される第２のトランジスタと、ゲート端子に前記第２のトランジスタのドレイン出力が入力される第３のトランジスタと、ゲート端子に前記第１のトランジスタのドレイン出力が入力される第４のトランジスタと、を備え、前記第１のトランジスタのドレイン出力と前記第３のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力し、前記第２のトランジスタのドレイン出力と前記第４のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の非反転信号として出力する、ことを特徴とする。
【００１６】
また、本発明の前記遅延ユニットの初段の遅延ユニットは、更に、ゲート端子に前記パルス信号が入力される第５のトランジスタを備え、前記第１のトランジスタのドレイン出力と、前記第３のトランジスタのドレイン出力と、前記第５のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力する、ことを特徴とする。
【００１７】
また、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイの読み出しによって出力される前記画素信号が示す前記光電変換素子への入射光量に応じたアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
【００１８】
また、本発明の固体撮像システムは、光電変換素子を有し、該光電変換素子への入射光量に応じたアナログ画素信号を出力する固体撮像装置と、前記固体撮像装置の読み出しによって出力される前記アナログ画素信号のアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、前記デジタルデータ出力部から出力されたデジタル信号を処理する画像処理回路と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、パルス走行回路内の遅延ユニットを全差動型遅延回路で構成することによって、遅延時間の差をなくすことができるので、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぐことができるという効果が得られる。
また、遅延ユニットを全差動型遅延回路で構成することによって、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することができるので、アナログ・デジタル変換したデジタルデータの精度を向上させることができるという効果が得られる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態によるＡ／Ｄ変換装置の概略構成を示すブロック図である。
【図２】本実施形態のＡ／Ｄ変換装置におけるパルス走行回路の構成の例を示すブロック図である。
【図３】本実施形態のパルス走行回路の初段の遅延ユニットの構成の例を示すブロック図である。
【図４】本実施形態のパルス走行回路の遅延ユニットの構成の例を示すブロック図である。
【図５】本実施形態による遅延ユニットの入出力の遷移状態の例を示したグラフである。
【図６】本実施形態のパルス走行回路内の遅延ユニットの構成の一部を示したブロック図である。
【図７】本実施形態による遅延ユニットの入出力の遷移状態の例を示したグラフである。
【図８】本実施形態による遅延ユニット出力信号の値の一例を示した図である。
【図９】本実施形態のパルス走行回路の遅延ユニットの構成の例を示すブロック図である。
【図１０】本発明の実施形態によるＡ／Ｄ変換装置を備えた固体撮像装置の概略構成を示すブロック図である。
【図１１】本発明の実施形態によるＡ／Ｄ変換装置を備えた固体撮像システムの概略構成を示すブロック図である。
【図１２】本実施形態のＡ／Ｄ変換装置におけるパルス走行回路の構成の例を示すブロック図である。
【図１３】本実施形態のパルス走行回路内の遅延ユニットの構成の一部を示したブロック図である。
【図１４】本実施形態のパルス走行回路内の遅延ユニットの構成の一部を示したブロック図である。
【図１５】本実施形態のパルス走行回路内の遅延ユニットの構成の一部を示したブロック図である。
【図１６】従来のＡ／Ｄ変換装置の概略構成を示すブロック図である。
【図１７】従来のＡ／Ｄ変換装置におけるパルス走行回路の電源電圧と遅延ユニットの遅延時間の関係の例を示したグラフである。
【図１８】従来のＡ／Ｄ変換装置におけるサンプリングクロック信号とデジタルデータの関係の例を示したタイミングチャートである。
【発明を実施するための形態】
【００２１】
＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態によるＡ／Ｄ変換装置の概略構成を示すブロック図である。図１において、Ａ／Ｄ変換装置１００は、パルス走行回路１１０、カウンタ１２０、ラッチ１３０、ラッチ＆エンコーダ１４０から構成される。
【００２２】
パルス走行回路１１０は、電源電圧に応じた遅延量を持った複数段の全差動型遅延回路（以下、「遅延ユニット」という）をリング状に接続してパルス信号ＳｔａｒｔＰを周回させるリングディレイライン（ＲＤＬ）である。
初段の遅延ユニットＤＥ１は、一つの入力端子にパルス信号ＳｔａｒｔＰを入力し、他の２つの差動入力端子に最終段の遅延ユニットＤＥｎからの出力信号が入力される。遅延ユニットＤＥ１は、パルス信号ＳｔａｒｔＰが入力されてパルス走行回路１１０が動作しているときは常に、それぞれの差動入力端子に入力された最終段の遅延ユニットＤＥｎの出力信号の反転信号を出力する。
また、２段目の遅延ユニットＤＥ２から最終段の遅延ユニットＤＥｎは、差動入力端子前段の遅延ユニットＤＥからの出力信号が入力され、パルス走行回路１１０が動作しているときは常に、それぞれの差動入力端子に入力された前段の遅延ユニットＤＥの出力信号の反転信号を出力する。
【００２３】
遅延ユニットＤＥ１，ＤＥ２，ＤＥ３，・・・，ＤＥｎ（以下、遅延ユニットのいずれか１個を示す場合は、「遅延ユニットＤＥ」という）には、電源電圧としてアナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎ（以下、「アナログ入力電圧Ｖｉｎ」という）が印加され、各遅延ユニットＤＥは、それぞれ前段の遅延ユニットＤＥから入力されたパルス信号ＳｔａｒｔＰを当該電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルと、基準電圧とのレベル差に応じた遅延時間をもって次段の遅延ユニットＤＥに出力する。リング状に接続された各遅延ユニットＤＥが同様に動作し、パルス信号ＳｔａｒｔＰが前段から後段の遅延ユニットＤＥへ順次伝達されることにより、パルス信号ＳｔａｒｔＰがパルス走行回路１１０内を周回する。
【００２４】
パルス信号ＳｔａｒｔＰがパルス走行回路１１０内を周回する過程を具体的に説明すると次の通りである。
パルス信号ＳｔａｒｔＰが入力されていない時（パルス信号ＳｔａｒｔＰが“Ｈｉｇｈ”レベルの時）、初段の遅延ユニットＤＥ１は、正の入力端子、および負の入力端子の入力状態によらず、電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって、負の出力端子が“Ｌｏｗ”レベル、正の出力端子が“Ｈｉｇｈ”レベルに固定される。
また、２段目の遅延ユニットＤＥ２は、負の入力端子に前段の遅延ユニットＤＥ１の正の出力端子からの“Ｈｉｇｈ”レベルが入力されることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、正の出力端子が“Ｌｏｗ”レベル、負の出力端子が“Ｈｉｇｈ”レベルに固定される。
また、３段目の遅延ユニットＤＥ３は、正の入力端子に前段の遅延ユニットＤＥ２の負の出力端子からの“Ｈｉｇｈ”レベルが入力されることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、負の出力端子が“Ｌｏｗ”レベル、正の出力端子が“Ｈｉｇｈ”レベルに固定される。
また、最終段の遅延ユニットＤＥｎは、負の入力端子に前段の遅延ユニットＤＥの正の出力端子からの“Ｈｉｇｈ”レベルが入力されることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、正の出力端子が“Ｌｏｗ”レベル、負の出力端子が“Ｈｉｇｈ”レベルに固定される。
このことによって、パルス信号ＳｔａｒｔＰが入力されていない時は、各遅延ユニットＤＥの出力端子の出力値が固定され、パルス信号ＳｔａｒｔＰのパルス走行回路１１０内の周回が停止する。
【００２５】
パルス信号ＳｔａｒｔＰが入力される（パルス信号ＳｔａｒｔＰが“Ｌｏｗ”レベルになる）と、パルス信号ＳｔａｒｔＰの入力による出力端子の固定、すなわち、パルス走行回路１１０内の周回の停止が解除される。
パルス走行回路１１０内の周回の停止が解除されると、まず、初段の遅延ユニットＤＥ１は、負の入力端子に入力されている最終段の遅延ユニットＤＥｎの負の出力端子からの“Ｈｉｇｈ”レベルによって、電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって、正の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに、負の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わる。
続いて、２段目の遅延ユニットＤＥ２は、正の入力端子に接続されている前段の遅延ユニットＤＥ１の負の出力端子が“Ｈｉｇｈ”レベルに切り替わることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、負の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベル、正の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わる。
続いて、３段目の遅延ユニットＤＥ３は、負の入力端子に接続されている前段の遅延ユニットＤＥ２の正の出力端子が“Ｈｉｇｈ”レベルに切り替わることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、正の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベル、負の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わる。
続いて、最終段の遅延ユニットＤＥｎは、正の入力端子に接続されている前段の遅延ユニットＤＥの負の出力端子が“Ｈｉｇｈ”レベルに切り替わることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、負の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベル、正の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わる。
続いて、初段の遅延ユニットＤＥ１は、正の入力端子に入力されている最終段の遅延ユニットＤＥｎの正の出力端子からの“Ｈｉｇｈ”レベルに切り替わることによって、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、負の出力端子が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベル、正の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに切り替わる。
以降、同様に各遅延ユニットＤＥは、パルス信号ＳｔａｒｔＰが入力されている間、前段の遅延ユニットＤＥの出力レベルの切り替わりに伴って、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果として、パルス信号ＳｔａｒｔＰがパルス走行回路１１０内を周回し続ける。
【００２６】
各遅延ユニットＤＥの入力端子のレベルが切り替わってから出力端子のレベルが切り替わるまでの遅延時間は、各遅延ユニットＤＥの電源電圧であるアナログ入力電圧Ｖｉｎに応じた遅延時間であるため、ある所定の時間内にパルス走行回路１１０内を周回するパルス信号ＳｔａｒｔＰが通過する遅延ユニットＤＥの段数は、アナログ入力電圧Ｖｉｎに依存することとなる。
【００２７】
カウンタ１２０は、最終段の遅延ユニットＤＥｎの正の出力端子から出力される出力信号を監視して、この最終段の遅延ユニットＤＵｎの正の出力端子が変化する回数、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路５１０を周回した周回数を計測するブロックである。なお、カウンタ１２０の動作は、従来のＡ／Ｄ変換装置と同様である。
カウンタ１２０は、パルス走行回路１１０内の最終段の遅延ユニットＤＥｎの正の出力端子から出力される出力信号が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル、または、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに切り替わる回数、すなわち、パルス走行回路５１０内のパルス信号ＳｔａｒｔＰの周回数をカウントし、そのカウント値をラッチ５３０に出力する。
なお、図１においては、最終段の遅延ユニットＤＥｎの正の出力端子から出力される出力信号を監視している例を示したが、最終段の遅延ユニットＤＥｎの負の出力端子から出力される出力信号を監視する構成とすることもできる。
【００２８】
ラッチ１３０は、カウンタ１２０から入力されたカウント結果を保持するブロックである。なお、ラッチ１３０の動作は、従来のＡ／Ｄ変換装置と同様である。
ラッチ１３０は、カウンタ１２０から入力されたカウント結果をサンプリングクロック信号ＣＫｓのタイミングで保持し、保持したカウンタ１２０のカウント値をデジタルデータａとして出力する。
【００２９】
ラッチ＆エンコーダ１４０は、パルス信号ＳｔａｒｔＰがパルス走行回路１１０内の各遅延ユニットＤＥを通過した段数を示す値を出力するブロックである。
ラッチ＆エンコーダ１４０は、パルス走行回路１１０内の各遅延ユニットＤＥからの出力信号（正の出力端子からの出力信号、および負の出力端子からの出力信号）を、サンプリングクロック信号ＣＫｓのタイミングで保持し、保持した遅延ユニットＤＥの出力信号の値からパルス信号ＳｔａｒｔＰが通過した遅延ユニットＤＥの段数を示す値をデジタルデータｂとして出力する。
【００３０】
Ａ／Ｄ変換装置１００は、ラッチ１３０から出力されるデジタルデータａを、Ａ／Ｄ変換装置１００がアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、ラッチ＆エンコーダ１４０から出力されるデジタルデータｂを、Ａ／Ｄ変換装置１００がアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【００３１】
次に、パルス走行回路１１０の詳細な構成について説明する。図２は、本実施形態によるパルス走行回路１１０の構成の例を示すブロック図である。図２において、パルス走行回路１１０は、全差動型回路で構成された３２個の遅延ユニットＤＥがリング状に接続されている。
【００３２】
初段の遅延ユニットＤＥ１は、トリガ端子にパルス信号ＳｔａｒｔＰが入力され、正の入力端子に最終段の遅延ユニットＤＥ３２の正の出力端子からの出力信号が入力され、負の入力端子に最終段の遅延ユニットＤＥ３２の負の出力端子からの出力信号が入力される。
遅延ユニットＤＥ１は、トリガ端子に入力されたパルス信号ＳｔａｒｔＰによってパルス走行回路１１０が起動または停止する起動用の遅延ユニットＤＥである。
また、遅延ユニットＤＥ１は、トリガ端子に入力されたパルス信号ＳｔａｒｔＰ（“Ｈｉｇｈ”レベル）によって、自遅延ユニットＤＥ１が停止しているときは、遅延ユニットＤＥ１の電源電圧であるアナログ入力電圧Ｖｉｎの電圧レベルと、基準電圧（図２においては、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間をもって、負の出力端子に“Ｌｏｗ”レベルを出力し、正の出力端子に“Ｈｉｇｈ”レベルを出力する。また、遅延ユニットＤＥ１は、トリガ端子に入力されたパルス信号ＳｔａｒｔＰ（“Ｌｏｗ”レベル）によって、自遅延ユニットＤＥ１が起動しているときは、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。
【００３３】
２段目以降の遅延ユニットＤＥは、正の入力端子に前段の遅延ユニットＤＥの負の出力端子からの出力信号が入力され、負の入力端子に前段の遅延ユニットＤＥの正の出力端子からの出力信号が入力される。
また、遅延ユニットＤＥは、アナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。遅延ユニットＤＥの正の出力端子および負の出力端子からの出力信号は、ラッチ＆エンコーダ１４０に出力される。
また、最終段の遅延ユニットＤＥ３２の正の出力端子からの出力信号は、カウンタ１２０にも出力される。
【００３４】
なお、本実施形態においては、遅延ユニットＤＥが３２個リング状に接続された例について説明したが、パルス走行回路１１０内に備える遅延ユニットＤＥの個数は限定されるものではなく、４個以上の偶数であれば様々な個数で構成することができる。
【００３５】
次に、遅延ユニットＤＥの構成について説明する。図３は、本実施形態による初段の遅延ユニットＤＥ１の構成の例を示すブロック図である。図３において、遅延ユニットＤＥ１は、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ５と、ＰＭＯＳトランジスタＭ３，Ｍ４から構成される。
また、図４は、本実施形態による遅延ユニットＤＥ２の構成の例を示すブロック図である。図４において、遅延ユニットＤＥ２は、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４から構成される。なお、遅延ユニットＤＥ２は、遅延ユニットＤＥ１からＮＭＯＳトランジスタＭ５を削除したものと同様の構成で、同様の動作である。また、初段以外の全ての遅延ユニットＤＥは、図４に示した遅延ユニットＤＥ２と同様のものである。
【００３６】
ＮＭＯＳトランジスタＭ１は、ゲートが正の入力端子Ｖｉｎ＋となり、ドレインが負の出力端子Ｖｏｕｔ−となっている。また、ＮＭＯＳトランジスタＭ１のドレインは、ＰＭＯＳトランジスタＭ４のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１のソースは、ＧＮＤである。
ＮＭＯＳトランジスタＭ２は、ゲートが負の入力端子Ｖｉｎ−となり、ドレインが正の出力端子Ｖｏｕｔ＋となっている。また、ＮＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ３のゲートに接続されている。また、ＮＭＯＳトランジスタＭ２のソースは、ＧＮＤである。
ＰＭＯＳトランジスタＭ３は、ゲートにＮＭＯＳトランジスタＭ２のドレインが接続され、ドレインがＮＭＯＳトランジスタＭ１のドレインと共に負の出力端子Ｖｏｕｔ−となっている。また、ＰＭＯＳトランジスタＭ３のソースは、この遅延ユニットＤＥ１の電源電圧である、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎである。
ＰＭＯＳトランジスタＭ４は、ゲートにＮＭＯＳトランジスタＭ１のドレインが接続され、ドレインがＮＭＯＳトランジスタＭ２のドレインと共に正の出力端子Ｖｏｕｔ＋となっている。また、ＰＭＯＳトランジスタＭ４のソースは、この遅延ユニットＤＥ１の電源電圧である、アナログ入力電圧Ｖｉｎである。
【００３７】
ＮＭＯＳトランジスタＭ５は、ゲートにパルス信号ＳｔａｒｔＰが接続され、ドレインがＮＭＯＳトランジスタＭ１のドレイン、ＰＭＯＳトランジスタＭ３のドレインと共に負の出力端子Ｖｏｕｔ−となっている。また、ＮＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトランジスタＭ１のドレインと共にＰＭＯＳトランジスタＭ４のゲートに接続されている。また、ＮＭＯＳトランジスタＭ５のソースは、ＧＮＤである。
【００３８】
次に、遅延ユニットＤＥの動作について説明する。図５は、本実施形態による遅延ユニットＤＥの入出力の遷移状態の例を示したグラフである。図５の説明にあたっては、図４に示した遅延ユニットＤＥの構成と関連付けて説明する。また、パルス信号ＳｔａｒｔＰによって自遅延ユニットＤＥが停止しているときの初期状態として、負の入力端子Ｖｉｎ−に“Ｌｏｗ”レベルが入力され、正の入力端子Ｖｉｎ＋に“Ｈｉｇｈ”レベルが入力されており、負の出力端子Ｖｏｕｔ−が“Ｌｏｗ”レベル、正の出力端子Ｖｏｕｔ＋が“Ｈｉｇｈ”レベルを出力している状態から動作を開始する例について説明する。
【００３９】
最初に、タイミングｔ１で負の入力端子Ｖｉｎ−が“Ｈｉｇｈ”レベルに、正の入力端子Ｖｉｎ＋が“Ｌｏｗ”レベルにそれぞれ同時に反転し始めると、まず、ゲートに負の入力端子Ｖｉｎ−が接続されているＮＭＯＳトランジスタＭ２のゲート電圧が閾値ａを超える時点ａ１（タイミングｔ２）で、ＮＭＯＳトランジスタＭ２がＯＮすることにより、正の出力端子Ｖｏｕｔ＋の電圧は、ＰＭＯＳトランジスタＭ４のＯＮ抵抗値とＮＭＯＳトランジスタＭ２のＯＮ抵抗値との分圧値に向かって降下を始める。
【００４０】
続いて、ＰＭＯＳトランジスタＭ３のゲート電圧が閾値ｂを超える時点ｂ１（タイミングｔ３）で、ＰＭＯＳトランジスタＭ３がＯＮすることにより、負の出力端子Ｖｏｕｔ−の電圧は、ＰＭＯＳトランジスタＭ３のＯＮ抵抗値とＮＭＯＳトランジスタＭ１のＯＮ抵抗値との分圧値に向かって上昇を始める。
【００４１】
その後、正の出力端子Ｖｏｕｔ＋の電圧が降下することによって、ＰＭＯＳトランジスタＭ３のＯＮ抵抗値が下がっていくため、負の出力端子Ｖｏｕｔ−の電圧は上昇を続ける。また、負の出力端子Ｖｏｕｔ−の電圧が上昇することによって、ＰＭＯＳトランジスタＭ４のＯＮ抵抗値が下がっていくため、正の出力端子Ｖｏｕｔ＋の電圧は降下を続ける。
【００４２】
そして、遅延ユニットＤＥは、先に降下を始めた正の出力端子Ｖｏｕｔ＋の電圧が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、その後、上昇を始めた負の出力端子Ｖｏｕｔ−の電圧が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなり、遅延ユニットＤＥの動作が完了する。
【００４３】
言い換えると、図３および図４に示すような遅延ユニットＤＥの構成は、正の入力端子Ｖｉｎ＋と負の入力端子Ｖｉｎ−とがＮＭＯＳトランジスタに接続されているため、正の入力端子Ｖｉｎ＋または負の入力端子Ｖｉｎ−の内、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに反転する側の出力端子（正の出力端子Ｖｏｕｔ＋または負の出力端子Ｖｏｕｔ−）から先に反転信号の出力が開始される。
すなわち、図５においては、負の入力端子Ｖｉｎ−が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに反転し始めるため、負の入力端子Ｖｉｎ−の反転出力端子である正の出力端子Ｖｏｕｔ＋から先に反転信号の出力が開始される。
【００４４】
このように、負の入力端子Ｖｉｎ−と正の入力端子Ｖｉｎ＋とがそれぞれ同時に反転し始めても、正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−との電圧が反転するまでの時間が異なる。すなわち、遅延ユニットＤＥの正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−とは、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じて、１８０°とは異なる位相差をもって変化する。
【００４５】
なお、初期状態において遅延ユニットＤＥ１が停止するときは、上記と同様に考え、パルス信号ＳｔａｒｔＰが接続されているＮＭＯＳトランジスタＭ５が先にＯＮすることによって、負の出力端子Ｖｏｕｔ−が“Ｌｏｗ”レベルとなり、続いて正の出力端子Ｖｏｕｔ＋が“Ｈｉｇｈ”レベルとなる。
【００４６】
また、遅延ユニットＤＥ１が停止するときに出力される正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−の論理を逆、すなわち、負の出力端子Ｖｏｕｔ−を“Ｈｉｇｈ”レベル、正の出力端子Ｖｏｕｔ＋を“Ｌｏｗ”レベルとする場合は、パルス信号ＳｔａｒｔＰが接続されているＮＭＯＳトランジスタＭ５をＮＭＯＳトランジスタＭ２側に接続することで対応することができる。
【００４７】
次に、パルス走行回路１１０内での遅延ユニットＤＥの動作について説明する。図６は、本実施形態によるパルス走行回路１１０内の遅延ユニットＤＥの構成の一部（図２において符号１１０１を付与した遅延ユニットＤＥ１〜ＤＥ３の部分）を示したブロック図である。また、図７は、図６に示した各遅延ユニットＤＥの入出力の遷移状態の例を示したグラフである。
【００４８】
図６のブロック図と、図７の入出力の遷移状態を関連付けて説明する。また、パルス信号ＳｔａｒｔＰによって遅延ユニットＤＥが停止しているときの初期状態として、初段の遅延ユニットＤＥ１は、負の出力端子Ｖｏｕｔ−が“Ｌｏｗ”レベル、正の出力端子Ｖｏｕｔ＋が“Ｈｉｇｈ”レベルを出力し、２段目の遅延ユニットＤＥ２は、負の出力端子Ｖｏｕｔ−が“Ｈｉｇｈ”レベル、正の出力端子Ｖｏｕｔ＋が“Ｌｏｗ”レベルを出力し、３段目の遅延ユニットＤＥ３は、負の出力端子Ｖｏｕｔ−が“Ｌｏｗ”レベル、正の出力端子Ｖｏｕｔ＋が“Ｈｉｇｈ”レベルを出力している状態から動作を開始する例について説明する。
【００４９】
パルス走行回路１１０が起動し、パルス信号ＳｔａｒｔＰがパルス走行回路１１０内の遅延ユニットＤＥを周回しているときは、最初に、遅延ユニットＤＥ１の正の出力端子Ｖｏｕｔ＋１の電圧が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、その後、負の出力端子Ｖｏｕｔ−１の電圧が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。
【００５０】
続いて、遅延ユニットＤＥ２の負の出力端子Ｖｏｕｔ−２の電圧が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、その後、正の出力端子Ｖｏｕｔ＋２の電圧が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。
【００５１】
続いて、遅延ユニットＤＥ３の正の出力端子Ｖｏｕｔ＋３の電圧が、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、その後、負の出力端子Ｖｏｕｔ−３の電圧が、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。
【００５２】
パルス走行回路１１０内のそれぞれの遅延ユニットＤＥは、一方の出力端子が先に、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、その後、他方の出力端子が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなる。
このように、パルス信号ＳｔａｒｔＰは、パルス走行回路１１０内の遅延ユニットＤＥを、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じて、常に１８０°とは異なる位相差をもって周回する。
【００５３】
次に、パルス走行回路１１０内を周回しているパルス信号ＳｔａｒｔＰが通過した遅延ユニットＤＥの段数の処理について説明する。図８は、ラッチ＆エンコーダ１４０が保持した遅延ユニットＤＥの出力信号の値の一例を示した図である。
【００５４】
ラッチ＆エンコーダ１４０は、サンプリングクロック信号ＣＫｓのタイミング、例えば、図７におけるタイミングｃ１〜ｃ７で、各遅延ユニットＤＥの正の出力端子Ｖｏｕｔ＋、および負の出力端子Ｖｏｕｔ−の値を保持する。なお、出力端子の値は、例えば、図７に示すようなアナログ入力電圧ＶｉｎとＧＮＤとの中間電位の位置に設定されたラッチ閾値ｃよりも高い電圧のときを“Ｈｉｇｈ”レベルとし、低い電圧のときを“Ｌｏｗ”レベルとして保持する。
【００５５】
図７に示すように、例えば、遅延ユニットＤＥ２に注目した場合、遅延ユニットＤＥ２の入力端子、すなわち、前段の遅延ユニットＤＥ１の正の出力端子Ｖｏｕｔ＋１と、負の出力端子Ｖｏｕｔ−１と、遅延ユニットＤＥ２の正の出力端子Ｖｏｕｔ＋２、負の出力端子Ｖｏｕｔ−２は、パルス信号ＳｔａｒｔＰが通過する間に、図８に示すタイミングｃ１〜ｃ４に示すような４種類の値を保持することができる。
このことによって、ラッチ＆エンコーダ１４０は、サンプリングクロック信号ＣＫｓのタイミングによって、遅延ユニットＤＥの出力端子から複数の遷移状態を保持することが可能となる。本実施形態においては、従来の出力が１つである遅延ユニットＤＵを同じ段数接続したパルス走行回路５１０と比較して、パルス信号ＳｔａｒｔＰが遅延ユニットＤＥを通過した段数を示す値として２倍の値を得ることができる。
【００５６】
上記に述べたとおり、本発明の第１の実施形態によれば、パルス走行回路内の遅延ユニットを、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
このことによって、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
【００５７】
また、遅延ユニットの出力信号が、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じて、常に１８０°とは異なる位相差をもって出力されるため、各遅延ユニットの出力信号から、パルス走行回路内を周回するパルス信号ＳｔａｒｔＰの複数の遷移状態を検出することができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができる。
【００５８】
なお、本実施形態のパルス走行回路１１０内の遅延ユニットＤＥ１は、図３および図４に示すように、正の入力端子Ｖｉｎ＋と負の入力端子Ｖｉｎ−とが、ＮＭＯＳトランジスタのゲートに接続されている構成で説明したが、例えば、図９に示すように、正の入力端子Ｖｉｎ＋と負の入力端子Ｖｉｎ−とをＰＭＯＳトランジスタのゲートに接続する構成とすることもできる。
【００５９】
上記の正の入力端子Ｖｉｎ＋と負の入力端子Ｖｉｎ−とをＰＭＯＳトランジスタのゲートに接続した構成について説明する。図９は、遅延ユニットＤＥ２の別の構成の例を示すブロック図である。図９において、遅延ユニットＤＥ２ａは、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４から構成される。
【００６０】
ＰＭＯＳトランジスタＭ３は、ゲートが正の入力端子Ｖｉｎ＋となり、ドレインが負の出力端子Ｖｏｕｔ−となっている。また、ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ２のゲートに接続されている。また、ＰＭＯＳトランジスタＭ３のソースは、この遅延ユニットＤＥ２ａの電源電圧である、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎである。
ＰＭＯＳトランジスタＭ４は、ゲートが負の入力端子Ｖｉｎ−となり、ドレインが正の出力端子Ｖｏｕｔ＋となっている。また、ＰＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ１のゲートに接続されている。また、ＰＭＯＳトランジスタＭ４のソースは、この遅延ユニットＤＥ２ａの電源電圧である、アナログ入力電圧Ｖｉｎである。
ＮＭＯＳトランジスタＭ１は、ゲートにＰＭＯＳトランジスタＭ４のドレインが接続され、ドレインがＰＭＯＳトランジスタＭ３のドレインと共に負の出力端子Ｖｏｕｔ−となっている。また、ＮＭＯＳトランジスタＭ１のソースは、ＧＮＤである。
ＮＭＯＳトランジスタＭ２は、ゲートにＰＭＯＳトランジスタＭ３のドレインが接続され、ドレインがＰＭＯＳトランジスタＭ４のドレインと共に正の出力端子Ｖｏｕｔ＋となっている。また、ＮＭＯＳトランジスタＭ２のソースは、ＧＮＤである。
【００６１】
図９に示す遅延ユニットＤＥ２ａの構成は、正の入力端子Ｖｉｎ＋と負の入力端子Ｖｉｎ−とがＰＭＯＳトランジスタに接続されているため、正の入力端子Ｖｉｎ＋または負の入力端子Ｖｉｎ−の内、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに反転する側の出力端子（正の出力端子Ｖｏｕｔ＋または負の出力端子Ｖｏｕｔ−）から先に反転信号の出力が開始される。
すなわち、図９においては、負の入力端子Ｖｉｎ−が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに反転し始める場合は、負の入力端子Ｖｉｎ−の反転出力端子である正の出力端子Ｖｏｕｔ＋から先に反転信号の出力が開始される。
【００６２】
このように、図５で説明したことと同様に、負の入力端子Ｖｉｎ−と正の入力端子Ｖｉｎ＋とがそれぞれ同時に反転し始めても、正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−との電圧が反転するまでの時間が異なる。すなわち、遅延ユニットＤＥの正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−とは、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じて、１８０°とは異なる位相差をもって変化する。
【００６３】
また、図９に示した遅延ユニットＤＥ２ａと同様の構成となる初段の遅延ユニットＤＥ１ａは、図３で示した遅延ユニットＤＥ１と同様に、ＰＭＯＳトランジスタＭ６（図示せず）を追加することによって構成することができる。すなわち、遅延ユニットＤＥ２ａのＰＭＯＳトランジスタＭ４側に、ゲートにパルス信号ＳｔａｒｔＰが接続され、ドレインがＮＭＯＳトランジスタＭ２のドレイン、ＰＭＯＳトランジスタＭ４のドレインと共に正の出力端子Ｖｏｕｔ＋となっているＰＭＯＳトランジスタＭ６を追加する。また、追加したＰＭＯＳトランジスタＭ６のソースは、アナログ入力電圧Ｖｉｎである。なお、この構成の初段の遅延ユニットＤＥ１ａでは、パルス信号ＳｔａｒｔＰが“Ｌｏｗ”レベルのときが停止状態であり、パルス信号ＳｔａｒｔＰが“Ｈｉｇｈ”レベルになることによって、パルス走行回路１１０内の周回の停止が解除、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１１０内を周回する。
【００６４】
また、初期状態において遅延ユニットＤＥ１ａが停止するときの動作は、パルス信号ＳｔａｒｔＰが接続されているＰＭＯＳトランジスタＭ６が先にＯＮすることによって、正の出力端子Ｖｏｕｔ＋が“Ｈｉｇｈ”レベルとなり、続いて負の出力端子Ｖｏｕｔ−が“Ｌｏｗ”レベルとなる。
【００６５】
また、遅延ユニットＤＥ１ａが停止するときに出力される正の出力端子Ｖｏｕｔ＋と負の出力端子Ｖｏｕｔ−の論理を逆、すなわち、負の出力端子Ｖｏｕｔ−を“Ｈｉｇｈ”レベル、正の出力端子Ｖｏｕｔ＋を“Ｌｏｗ”レベルとする場合は、パルス信号ＳｔａｒｔＰが接続されているＰＭＯＳトランジスタＭ６をＰＭＯＳトランジスタＭ３側に接続することで対応することができる。
【００６６】
＜第２実施形態＞
以下、本発明の第２の実施形態として、第１の実施形態のＡ／Ｄ変換装置を備えた固体撮像装置について説明する。図１０は、本実施形態による固体撮像装置の概略構成を示すブロック図である。図１０において、固体撮像装置２００は、画素部２１０、走査回路２２０、Ａ／Ｄ変換回路２３０から構成される。
【００６７】
画素部２１０は、複数の光電変換素子（以下、「画素」という）が二次元に配置された画素アレイである。画素部２１０は、図示しない制御装置からの制御によって撮影し、走査回路２２０によって選択された画素から、撮影によって得られた入射光量に応じた画素信号をＡ／Ｄ変換回路２３０に出力する。
【００６８】
走査回路２２０は、図示しない外部の制御装置からの制御によって、画素部２１０とＡ／Ｄ変換回路２３０を制御するための制御信号を出力するブロックである。
走査回路２２０は、図示しない外部の制御装置からの画素信号読み出し要求に応じて、画素部２１０内の画素から画素信号を読み出すための制御信号を画素部２１０に出力する。また、画素部２１０内の選択された画素から出力された画素信号をアナログ・デジタル変換するためのＡ／Ｄ変換回路２３０の制御信号をＡ／Ｄ変換回路２３０に出力する。Ａ／Ｄ変換回路２３０に出力する制御信号は、例えば、Ａ／Ｄ変換回路２３０内のパルス走行回路を走行するパルス信号ＳｔａｒｔＰや、パルス信号ＳｔａｒｔＰがパルス走行回路内の遅延ユニットを通過した段数、すなわち、デジタルデータＤＴを出力するタイミングであるサンプリングクロック信号ＣＫｓ等である。
【００６９】
Ａ／Ｄ変換回路２３０は、画素部２１０から出力された画素信号が入力され、走査回路２２０の制御によってアナログ・デジタル変換する第１の実施形態と同様のＡ／Ｄ変換装置である。
Ａ／Ｄ変換回路２３０は、画素部２１０から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、図示しない外部の処理回路に出力する。
【００７０】
上記に述べたとおり、本発明の第２の実施形態によれば、固体撮像装置内のＡ／Ｄ変換回路を第１の実施形態と同じ構成、すなわち、Ａ／Ｄ変換回路のパルス走行回路内の遅延ユニットを全差動型遅延回路で実現することにより、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
このことによって、撮影によって得られた入射光量に応じた高精度のデジタルデータを得ることができる。
【００７１】
なお、本実施形態においては、固体撮像装置内に１個のＡ／Ｄ変換回路を備える例について説明したが、この構成に限定されるものではなく、例えば、Ａ／Ｄ変換回路を複数個備え、画素部から複数の画素信号を出力して同時に複数の画素信号をアナログ・デジタル変換する構成とすることもできる。
【００７２】
＜第３実施形態＞
以下、本発明の第３の実施形態として、第１の実施形態のＡ／Ｄ変換装置を備えた固体撮像システムについて説明する。図１１は、本実施形態による固体撮像システムの概略構成を示すブロック図である。図１１において、固体撮像システム３００は、撮像部３１０、Ａ／Ｄ変換回路３２０、画像処理回路３３０から構成される。
【００７３】
撮像部３１０は、被写体を撮影する固体撮像装置を含む撮像ブロックである。撮像部３１０は、図示しない制御装置からの制御によって撮影し、得られた画素信号をＡ／Ｄ変換回路３２０に出力する。
【００７４】
Ａ／Ｄ変換回路３２０は、撮像部３１０から入力された画素信号をアナログ・デジタル変換する第１の実施形態と同様のＡ／Ｄ変換装置である。
Ａ／Ｄ変換回路３２０は、撮像部３１０から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、画像処理回路３３０に出力する。
【００７５】
画像処理回路３３０は、Ａ／Ｄ変換回路３２０から入力されたデジタルデータを画像処理してフレーム画像を生成し、図示しない外部の処理回路に出力する。
【００７６】
上記に述べたとおり、本発明の第３の実施形態によれば、固体撮像システム内のＡ／Ｄ変換回路を第１の実施形態と同じ構成、すなわち、Ａ／Ｄ変換回路のパルス走行回路内の遅延ユニットを全差動型遅延回路で実現することにより、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
このことによって、撮影によって得られた画素信号から高精度のデジタルデータを得ることができ、高画質のフレーム画像を生成することができる。
【００７７】
なお、本実施形態においては、固体撮像システム内に１個のＡ／Ｄ変換回路を備える例について説明したが、この構成に限定されるものではなく、例えば、Ａ／Ｄ変換回路を複数個備え、撮像部から複数の画素信号を出力して同時に複数の画素信号をアナログ・デジタル変換する構成とすることもできる。
【００７８】
＜第４実施形態＞
以下、本発明の第４の実施形態として、第１の実施形態のＡ／Ｄ変換装置におけるパルス走行回路１１０の他の詳細な構成について説明する。図１２は、本実施形態によるパルス走行回路１１０の構成の例を示すブロック図である。図１２において、パルス走行回路１１０ａは、全差動型回路で構成された３１個の遅延ユニットＤＥがリング状に接続されている。
【００７９】
図１２のパルス走行回路１１０ａの構成において、図２に示した第１の実施形態におけるパルス走行回路１１０との差は、遅延ユニットＤＥが１個少なくなり、最終段の遅延ユニットＤＥ３１と初段の遅延ユニットＤＥ１の接続が変わっていることである。なお、図１２において、各遅延ユニットＤＥは、図２に示した第１の実施形態におけるパルス走行回路１１０内の遅延ユニットＤＥと同様の構成で、同様の動作である。
【００８０】
初段の遅延ユニットＤＥ１は、トリガ端子にパルス信号ＳｔａｒｔＰが入力され、正の入力端子に最終段の遅延ユニットＤＥ３１の負の出力端子からの出力信号が入力され、負の入力端子に最終段の遅延ユニットＤＥ３１の正の出力端子からの出力信号が入力される。すなわち、初段の遅延ユニットＤＥ１と、最終段の遅延ユニットＤＥ３１との接続が、他の段の遅延ユニットＤＥの接続と同様に、正の入力端子に前段の遅延ユニットＤＥの負の出力端子からの出力信号が入力され、負の入力端子に前段の遅延ユニットＤＥの正の出力端子からの出力信号が入力されるように接続されている。
【００８１】
上記に述べたとおり、本発明の第４の実施形態によれば、最終段の遅延ユニットＤＥ３１の出力端子を初段の遅延ユニットＤＥ１に入力する際に、配線を交差することなく、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
なお、パルス走行回路内の遅延ユニットＤＥの数が奇数個となることに伴い、第１の実施形態のパルス走行回路で構成したＡ／Ｄ変換装置に比べて、後段の信号処理の変更が必要となる。
【００８２】
なお、本実施形態においては、遅延ユニットＤＥが３１個リング状に接続された例について説明したが、パルス走行回路１１０ａ内に備える遅延ユニットＤＥの個数は限定されるものではなく、３個以上の奇数であれば様々な個数で構成することができる。
【００８３】
上記に述べたとおり、本発明を実施するための最良の形態によれば、パルス走行回路内の遅延ユニットを、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
このことによって、Ａ／Ｄ変換装置のパルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができ、このＡ／Ｄ変換装置を搭載した装置やシステムにおいて、高精度のデジタルデータを得ることができる。
【００８４】
また、遅延ユニットの出力信号が、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎの電圧レベルに応じて、常に１８０°とは異なる位相差をもって出力されるため、各遅延ユニットの出力信号から、パルス走行回路内を周回するパルス信号ＳｔａｒｔＰの複数の遷移状態を検出することができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度をさらに向上させ、後段の処理装置において、より精度の高い処理を行うことができる。
【００８５】
なお、本実施形態のパルス走行回路１１０における遅延ユニットの接続は、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎとし、接地側をＧＮＤとした構成で説明したが、図１３のパルス走行回路１１０内の遅延ユニットＤＥの構成の一部１１０１ａに示すように、電源側を電源電圧とし、接地側をアナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎとした構成とすることもできる。
また、図１４のパルス走行回路１１０内の遅延ユニットＤＥの構成の一部１１０１ｂに示すように、遅延ユニットＤＥの電源側にアナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎに応じた電流値を有する電流源ＣＳ１〜ＣＳ３を接続して制御する構成とすることもできる。
また、図１５のパルス走行回路１１０内の遅延ユニットＤＥの構成の一部１１０１cに示すように、遅延ユニットＤＥの接地側にアナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎに応じた電流値を有する電流源ＣＳ１〜ＣＳ３を接続して制御する構成とすることもできる。
また、図示しないが、遅延ユニットＤＥの電源側と接地側のそれぞれにアナログ・デジタル変換の対象となるアナログ入力電圧Ｖｉｎに応じた電流値を有する電流源を接続して制御する構成とすることもできる。
【００８６】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００８７】
１００，５００・・・Ａ／Ｄ変換装置、１１０，５１０・・・パルス走行回路、１２０，５２０・・・カウンタ（パルス通過段数検出回路）、１３０，５３０・・・ラッチ（デジタルデータ出力部）、１４０，５４０・・・ラッチ＆エンコーダ（パルス通過段数検出回路，デジタルデータ出力部）、ＤＥ１，ＤＥ２，ＤＥ３，ＤＥ４，ＤＥ５，ＤＥ６，ＤＥ７，ＤＥ８，ＤＥ９，ＤＥ１０，ＤＥ１１，ＤＥ１２，ＤＥ１３，ＤＥ１４，ＤＥ１５，ＤＥ１６，ＤＥ１７，ＤＥ１８，ＤＥ１９，ＤＥ２０，ＤＥ２１，ＤＥ２２，ＤＥ２３，ＤＥ２４，ＤＥ２５，ＤＥ２６，ＤＥ２７，ＤＥ２８，ＤＥ２９，ＤＥ３０，ＤＥ３１，ＤＥ３２，ＤＥｎ・・・遅延ユニット、ＤＵ１，ＤＵ２・・・遅延ユニット、Ｍ１・・・ＮＭＯＳトランジスタ（第１のトランジスタ）、Ｍ２・・・ＮＭＯＳトランジスタ（第２のトランジスタ）、Ｍ３・・・ＰＭＯＳトランジスタ（第３のトランジスタ）、Ｍ４・・・ＰＭＯＳトランジスタ（第４のトランジスタ）、Ｍ５・・・ＮＭＯＳトランジスタ（第５のトランジスタ）、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・走査回路、２３０・・・Ａ／Ｄ変換回路、３００・・・固体撮像システム、３１０・・・撮像部、３２０・・・Ａ／Ｄ変換回路、３３０・・・画像処理回路、ＣＳ１，ＣＳ２，ＣＳ３・・・電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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