(57)【要約】【課題】炭素元素からなる線状構造体を有する接続部の更なる低抵抗化を実現して、更なる接続部の微細化を可能とする。【解決手段】ビア孔２８ａ内を充填し、配線溝３２ａの内壁面を覆うように、例えば超臨界ＣＶＤ法により、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内を導電材料３４で埋め込み、ビアプラグ３３と、ビアプラグ３３上で配線溝３２ａの内壁面を覆う下地膜３２ｂとを同時形成する。【選択図】図３
2010135631.tif 000002
【特許請求の範囲】
【請求項１】
配線と、
前記配線と電気的に接続された接続部と
を含み、
前記接続部は、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されていることを特徴とする配線構造。
【請求項２】
前記配線は、前記接続部上の層間絶縁膜に形成された配線溝を、前記導電材料からなる下地膜を介して他の導電材料が充填されて形成されていることを特徴とする請求項１に記載の配線構造。
【請求項３】
前記導電材料は、Ｔｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種であることを特徴とする請求項１又は２に記載の配線構造。
【請求項４】
前記配線は、前記接続部上で前記導電材料により形成されていることを特徴とする請求項１に記載の配線構造。
【請求項５】
半導体基板上に機能素子が形成された半導体装置であって、
前記半導体基板の上方に形成された配線と、
前記配線下において、前記配線と電気的に接続された接続部と
を含み、
前記接続部は、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板上に機能素子及び配線が形成された半導体装置であって、
前記配線の上方で前記配線と接続された電極と、
前記電極上に形成された接続バンプと
を含み、
前記接続バンプは、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されていることを特徴とする半導体装置。
【請求項７】
配線と、
前記配線と電気的に接続された接続部と
を含む配線構造の形成方法であって、
前記接続部を、炭素元素からなる線状構造体を形成した後、導電材料を前記線状構造体間の空隙に充填すると共に前記線状構造体の中空内に充填することを特徴とする配線構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線の接続部に炭素元素からなる線状構造体を用いた配線構造及びその形成方法、並びに半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ等に代表される半導体装置では、配線等と接続される接続部は、接続孔（コンタクト孔、ビア孔等）がアルミニウム（Ａｌ），タングステン（Ｗ），銅（Ｃｕ）等の金属或いは合金で充填されて形成される。
しかしながら、上記のような金属又は合金では、近時における半導体装置の更なる小型化及び高集積化の要請に応える微細な接続部を形成することは困難である。この場合、上記のような金属又は合金では、接続部の電気抵抗値が増大化し、電流密度の低下を招くと考えられる。従って、金属又は合金で充填された接続部では、将来的に限界が訪れることになると予想される。
【０００３】
上記の問題に対処すべく、カーボンナノチューブ（Carbon Nano Tube：ＣＮＴ）等の炭素元素からなる線状構造体を、接続部の充填材料に用いる試みがなされている（特許文献１〜４、非特許文献１〜３等を参照）。
ＣＮＴは、微細性、電気伝導特性及び許容電流密度特性に優れており、コンタクト孔又はビア孔等を埋め込む導電材料に適用することで、微細で低抵抗な接続部を実現できるものとして期待されている。
【０００４】
ＣＮＴを用いた接続部としては、接続孔内にＣＮＴを形成した後に、接続孔内のＣＮＴ間の空隙に絶縁物を充填する技術（非特許文献１〜３等を参照）がある。また、接続部の更なる低抵抗化を実現すべく、接続孔内のＣＮＴ間の空隙に導電物を充填する技術（特許文献１，２等を参照）も案出されている。
【０００５】
【特許文献１】特開２００５−１０９４６５号公報
【特許文献２】特表２００７−５２５０３０号公報
【特許文献３】特開２００６−１０８２１０号公報
【特許文献４】特開２００５−７２１７１号公報
【非特許文献１】IEEE International Interconnect Technology Conference 2006, pp.230.
【非特許文献２】IEEE International Interconnect Technology Conference 2007, pp.204.
【非特許文献３】IEEE International Interconnect Technology Conference 2008, pp.237.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、接続孔内のＣＮＴ間の空隙を導電物で充填し、接続部の更なる低抵抗化を図る試みがなされている。
しかしながら、接続部の更なる微細化の要請に対処するには、接続孔内のＣＮＴ間の空隙を導電物で充填する技術でも、十分な低抵抗化を得ることができないという問題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、炭素元素からなる線状構造体を有する接続部の更なる低抵抗化を実現して、更なる接続部の微細化を可能とする配線構造及びその形成方法、並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
配線構造の一態様は、配線と、前記配線と電気的に接続された接続部とを含み、前記接続部は、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されている。
【０００９】
半導体装置の一態様は、半導体基板上に機能素子が形成された半導体装置であって、前記半導体基板の上方に形成された配線と、前記配線下において、前記配線と電気的に接続された接続部とを含み、前記接続部は、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されている。
【００１０】
半導体装置の他態様は、半導体基板上に機能素子及び配線が形成された半導体装置であって、前記配線の上方で前記配線と接続された電極と、前記電極上に形成された接続バンプとを含み、前記接続バンプは、炭素元素からなる線状構造体と、前記線状構造体間の空隙を充填すると共に、前記線状構造体の中空内を充填する導電材料とを有して形成されている。
【００１１】
配線構造の形成方法の一態様は、配線と、前記配線と電気的に接続された接続部とを含む配線構造の形成方法であって、前記接続部を、炭素元素からなる線状構造体を形成した後、導電材料を前記線状構造体間の空隙に充填すると共に前記線状構造体の中空内に充填する。
【発明の効果】
【００１２】
上記の各態様によれば、炭素元素からなる線状構造体を有する接続部の更なる低抵抗化を実現して、接続部の更なる微細化が可能となる。
【発明を実施するための最良の形態】
【００１３】
―本実施形態の基本骨子―
炭素元素からなる線状構造体には、カーボンナノチューブ（Carbon Nano Tube：ＣＮＴ）又はカーボンナノファイバー（Carbon Nano Fiber：ＣＮＦ）等がある。このような線状構造体は、一般的に中空構造を有している。
本実施形態では、線状構造体の中空構造に着目し、配線構造の接続孔に線状構造体を形成した後、導電材料を線状構造体間の空隙に充填すると共に線状構造体の中空内に充填する構成を採る。この構成により、線状構造体を用いた接続部を可及的に低抵抗とすることが可能となり、低抵抗化を犠牲にすることなく接続部の更なる微細化が実現する。
【００１４】
線状構造体間の空隙及び線状構造体の中空内に充填する導電材料としては、Ｔｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種、又はＡｕ，Ａｕを含む合金から選ばれた一種を用いることが好適である。
Ｔｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種は、通常、接続部上に形成される配線の下地膜（バリア膜）として用いられる導電材料である。この下地膜材料を線状構造体間の空隙及び線状構造体の中空内に充填する材料として用いることにより、接続部と、接続部と下地膜とを同時に一体形成することができる。接続部と下地膜とを一体形成することにより、製造工程の簡略化を図ることができると共に、接続部と下地膜との間で導電材料の界面が存在しないため、界面の存在による抵抗値の上昇を防止することができる。
【００１５】
Ａｕ又はＡｕを含む合金は、低抵抗導電材料であり、エッチングによる加工も可能である。この低抵抗導電材料を線状構造体間の空隙及び線状構造体の中空内に充填する材料及び配線を形成するための材料として用いることにより、配線構造の可及的な低抵抗化が実現する。
【００１６】
―本実施形態の具体的な諸態様―
以下、本実施形態の具体的な諸態様について、図面を参照しながら詳細に説明する。以下の諸態様では、配線構造を有する機能素子としてＭＯＳトランジスタを備えた半導体装置を例示し、その構造を製造方法と共に説明する。
【００１７】
（第１の実施形態）
図１〜図３は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、シリコン半導体基板１０上に機能素子の１つであるＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、半導体基板１０上で素子活性領域を画定する。
次に、素子活性領域に不純物をイオン注入し、ウェル１２を形成する。イオン注入する不純物としては、ＰＭＯＳトランジスタを作製する場合にはリン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物を、ＮＭＯＳトランジスタを作製する場合にはホウ素（Ｂ+）等のＰ型不純物を用いる。
【００１８】
次に、素子活性領域に熱酸化法等により薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法等により例えば多結晶シリコン膜及びシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。以上により、ゲート絶縁膜１３上に多結晶シリコン膜からなるゲート電極１４を形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５が形成される。
【００１９】
次に、キャップ膜１５をマスクとしてウェル１２内に不純物を所定のドーズ量及び加速エネルギーでイオン注入し、一対のエクステンション領域１６を形成する。イオン注入する不純物としては、ＰＭＯＳトランジスタを作製する場合にはホウ素（Ｂ+）等のＰ型不純物を、ＮＭＯＳトランジスタを作製する場合にはリン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物を用いる。
【００２０】
次に、全面に例えばシリコン酸化膜をＣＶＤ法等により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、ウェル１２内に不純物をエクステンション領域１６よりも深くなる条件でイオン注入し、一対のソース／ドレイン領域１８を形成する。イオン注入する不純物としては、ＰＭＯＳトランジスタを作製する場合にはホウ素（Ｂ+）等のＰ型不純物を、ＮＭＯＳトランジスタを作製する場合にはリン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物を用いる。
以上により、ゲート電極１４、エクステンション領域１６、及びソース／ドレイン領域１８を有するＭＯＳトランジスタ２０が形成される。
【００２１】
続いて、図１（ｂ）に示すように、層間絶縁膜２２と、層間絶縁膜２２内でソース／ドレイン領域１８と電気的に接続されるコンタクトプラグ２３とを順次形成する。
詳細には、先ず、ＭＯＳトランジスタ２０を覆うように、ＣＶＤ法等により例えばシリコン酸化膜を堆積し、層間絶縁膜２２を形成する。
次に、ソース／ドレイン領域１８の表面の一部を露出させるように、層間絶縁膜２２をリソグラフィー及びそれに続くドライエッチングにより加工し、層間絶縁膜２２にコンタクト孔２３ａを形成する。
【００２２】
次に、コンタクト孔２３ａの内壁面を覆うように、層間絶縁膜２２上にスパッタ法等によりＴｉ、ＴｉＮ、或いはＴｉとＴｉＮの積層膜等を堆積し、下地膜２３ｂを形成する。
次に、コンタクト孔２３ａ内を下地膜２３ｂを介して埋め込むように、層間絶縁膜２２上に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により堆積する。そして、層間絶縁膜２２の表面が露出するまで、Ｗ及び下地膜２３ｂを化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法により研磨し、コンタクト孔２３ａ内を下地膜２３ｂを介してＷで充填するコンタクトプラグ２３を形成する。
【００２３】
続いて、図１（ｃ）に示すように、層間絶縁膜２４と、層間絶縁膜２４内でコンタクトプラグ２３と電気的に接続される下部配線２５とを順次形成する。
詳細には、先ず、コンタクトプラグ２３上を覆うように、層間絶縁膜２２上にＣＶＤ法等により例えばシリコン酸化膜を堆積し、層間絶縁膜２４を形成する。
【００２４】
次に、いわゆるシングルダマシン法により、下部配線２５を形成する。
先ず、コンタクトプラグ２３の上面の少なくとも一部が底面に露出するように、層間絶縁膜２４をリソグラフィー及びそれに続くドライエッチングにより加工し、層間絶縁膜２４に配線形状の配線溝２５ａを形成する。
次に、配線溝２５ａの内壁面を覆うように、層間絶縁膜２４上にスパッタ法等によりＴｉ、ＴｉＮ、或いはＴｉとＴｉＮの積層膜等を堆積し、下地膜２５ｂを形成する。
次に、配線溝２５ａの内壁面を下地膜２５ｂを介して覆うように、下地膜２５ｂ上にスパッタ法等により銅（Ｃｕ）等を堆積し、不図示のメッキシード膜を形成する。
【００２５】
次に、メッキ法により、メッキシード膜上にＣｕ又はＣｕ合金等の導電材料を、配線溝２５ａ内を下地膜２５ｂを介して導電材料で埋め込む厚みに成長させる。そして、層間絶縁膜２４の表面が露出するまで、導電材料をＣＭＰ法により研磨し、配線溝２５ａ内を下地膜２５ｂを介して導電材料で充填する下部配線２５を形成する。ここで、メッキシード膜は導電材料と一体化するものとする。
【００２６】
続いて、図１（ｄ）に示すように、保護膜２６及び層間絶縁膜２７を順次形成した後、層間絶縁膜２７にビア孔２８ａを形成する。
詳細には、先ず、下部配線２５上を覆うように層間絶縁膜２４上にＣＶＤ法等によりＳｉＮ等を堆積し、保護膜２６を形成する。
次に、保護膜２６上にプラズマＣＶＤ法等によりＳｉＯＣ等を例えば膜厚２００ｎｍ程度に堆積し、層間絶縁膜２７を形成する。
次に、下部配線２５の上面の一部を露出させるように、層間絶縁膜２７をリソグラフィー及びそれに続くフッ素系ガス等を用いたドライドライエッチングにより加工し、層間絶縁膜２７及び保護膜２６にビア孔２８ａを形成する。
【００２７】
続いて、図２（ａ）に示すように、下地膜２８ｂを形成した後、微粒子触媒２８ｃを堆積する。なお、図２（ａ）〜図３（ｃ）では、下部配線２５の下部の構成については図示を省略する。
詳細には、先ず、ビア孔２８ａの底面を含む層間絶縁膜２７上に下地導電材料をスパッタ法等により堆積し、下地膜２８ｂを形成する。下地導電材料としては、Ｔｉ，Ｔａ，ＴｉＮ，ＴａＮから選ばれた一種又は２種以上（積層膜となる）とすることが好ましい。
下地導電材料としてＴａ又はＴａＮを用いることにより、下部配線２５を良好に保護する下地膜となり、下部配線２５からのＣｕ拡散が防止される。下地導電材料としてＴｉ又はＴｉＮを用いることにより、下部配線２５に対する電気的及び機械的に良好なコンタクト層となる。本実施形態では、Ｔａ膜２８ｂ−１及びＴｉＮ膜２８ｂ−２を積層堆積して、下地膜２８ｂを形成する。
【００２８】
本実施形態では、下地導電材料の堆積に異方性ロング・スロー・スパッタ法を用いる。この異方性ロング・スロー・スパッタ法は、異方性の高い薄膜形成方法として、ターゲット−試料間距離としてターゲットの直径以上の距離を有するスパッタ法である。異方性ロング・スロー・スパッタ法を用いることにより、ビア孔２８ａの側壁への下地導電材料の付着が防止される。ビア孔２８ａ内では底面のみに下地導電材料が堆積されるため、後述するＣＮＴよりも高抵抗な下地膜２８ｂによりビア孔２８ａ内が占められることがなく、可及的に低抵抗なビアプラグが実現される。
【００２９】
次に、ビア孔２８ａの底面及び層間絶縁膜２７上に形成された下地膜２８ｂ上に、ＣＮＴを成長させる際の触媒となる微粒子触媒２８ｃを堆積する。微粒子触媒２８ｃとしては、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた１種、或いはＣｏ，Ｆｅ，Ｎｉのうちの少なくとも１種を含む二元系金属（ＴｉＣｏ，ＮｂＣｏ等）、或いはＣｏ，Ｆｅ，Ｎｉのうちの少なくとも２種を含む合金を用いることが好ましい。本実施形態ではＣｏを用い、レーザ・アブレーション法、スパッタ法或いは蒸着法によりＣｏの微粒子を堆積して、微粒子触媒２８ｃとする。
本実施形態では、例えば真空チャンバにおいて差動排気機構を介して微粒子触媒２８ｃ半導体基板に堆積させること等により、微粒子触媒２８ｃの堆積の異方性を高めることが好ましい。
なお、微粒子触媒２８ｃを堆積する代わりに、例えば厚み１ｎｍ程度の薄い触媒膜（Ｃｏ膜等）を、ビア孔２８ａの底面及び層間絶縁膜２７上に形成された下地膜２８ｂ上に形成するようにしても良い。
【００３０】
続いて、図２（ｂ）に示すように、炭素元素からなる線状構造体であるＣＮＴ２８ｄを成長する。
詳細には、ＣＶＤ法等により、下地膜２８ｂに接触している微粒子触媒２８ｃからＣＮＴ２８ｄを垂直配向成長する。ＣＮＴ２８ｄの成長条件としては、例えば熱ＣＶＤ法を用い、反応ガスとしてアセチレン／アルゴンの混合ガスを真空チャンバ内に導入し、圧力を例えば１ｋＰａ程度、基板温度を例えば４００℃〜４５０℃程度とする。アセチレン（１０％アルゴン希釈）／アルゴンの流量としては、例えば０．５ｓｃｃｍ/１０００ｓｃｃｍとする。ＣＮＴ２８ｄの成長速度は１μｍ／時間程度とする。
【００３１】
なお、ＣＮＴ２８ｄの成長の際に、熱ＣＶＤ法の代わりに、熱フィラメントによりガス解離を行う熱フィラメントＣＶＤ法を用いても良い。その場合、熱フィラメント温度を例えば９００℃〜１８００℃程度とする。また、プラズマ系ＣＶＤ法を用いても良い。
本実施形態では、炭素元素からなる線状構造体としてＣＮＴを形成する場合を例示したが、ＣＮＴの代わりに例えばカーボンナノファイバー（Carbon Nano Fiber：ＣＮＦ）等を形成するようにしても良い。
【００３２】
続いて、図２（ｃ）に示すように、形成されたＣＮＴ２８ｄ間の空隙を埋め込むように、絶縁物の充填材料２９を堆積する。
詳細には、ビア孔２８ａ内を含む層間絶縁膜２７上で、形成されたＣＮＴ２８ｄ間の空隙を埋め込むように、例えば塗布系の有機ＳＯＧ(Spin-on glass)をスピンコートし、充填材料２９を堆積する。このとき、ＣＮＴ２８ｄ間の空隙が充填材料２９で充填され、ＣＮＴ２８ｄと充填材料２９との複合層（以下、ＣＮＴ／ＳＯＧ複合層と称する。）とされる。ここで、有機ＳＯＧの塗布の濡れ性を上げるために、塗布前に半導体基板１０に対して酸素プラズマ処理、オゾン処理、ＵＶ処理等を適宜に施すようにしても良い。
【００３３】
有機ＳＯＧのスピンコート後に、半導体基板１０にベーク（例えば２５０℃で５分間）及びキュア（例えば４００℃で３０分間）を施すことにより、充填材料２９を硬化させる。有機ＳＯＧとしては、ポーラスタイプのものを使用すると、硬化後にクラック等の欠陥が無いために好ましい。絶縁物の充填材料２９としては、プラズマＣＶＤ法を用いて堆積しても良いが、ＣＮＴ２８ｄ間の空隙への埋め込み性に優れた塗布系のＳＯＧを用いることが好ましい。また、有機ＳＯＧの代わりに無機ＳＯＧを用いても良い。
【００３４】
続いて、図２（ｄ）に示すように、ＣＮＴ／ＳＯＧ複合層がビア孔２８ａ内のみに残存するように、層間絶縁膜２７上のＣＮＴ／ＳＯＧ複合層及び下地膜２８ｂを平坦化処理により除去する。
詳細には、ＣＭＰ法により、ＣＮＴ／ＳＯＧ複合層の研磨（第１の研磨）と、層間絶縁膜２７上の下地膜２８ｂの研磨（第２の研磨）とを順次行う。
【００３５】
第１の研磨では、例えば酸化膜系用のスラリー（アルカリ系）を用い、下地膜２８ｂを研磨ストッパーとして用いて行う。第１の研磨は、下地膜２８ｂのＴａＮ又はＴａの研磨レート及び充填材料２９の有機ＳＯＧ（ＳｉＯ2）の研磨レートについて、有機ＳＯＧ＞ＴａＮ又はＴａとなる高選択性研磨であることが好ましい。また、ＣＮＴが高品質になるにつれて研磨レートが低下する傾向にあるため、酸系のスラリーを用いることでＣＮＴ２８ｄの研磨レートを増加させることができる。但しこの場合、有機ＳＯＧの研磨レートが減少するため、ＣＮＴ／ＳＯＧ複合層の所望の平坦性が得られるように、スラリーの水素イオン濃度（ｐＨ）を適宜調整する。
【００３６】
第２の研磨では、Ｔａ用のスラリー（酸系）を用い、層間絶縁膜２７を研磨ストッパーとして用いて（層間絶縁膜２７の表面が露出するまで）行う。第２の研磨は、下地膜２８ｂのＴａＮ又はＴａの研磨レート及び層間絶縁膜２７のＳｉＯＣの研磨レートについて、ＴａＮ又はＴａ＞ＳｉＯＣとなる高選択性研磨であることが好ましい。
そして、ＣＭＰの後処理として、半導体基板１０に例えば希フッ酸（５％）を用いた表面処理を施すことにより、研磨残渣を除去する。
【００３７】
続いて、図３（ａ）に示すように、保護膜２１及び層間絶縁膜３１を順次形成した後、層間絶縁膜３１及び保護膜２１に配線溝３２ａを形成する。
詳細には、ＣＮＴ／ＳＯＧ複合層上を覆うように層間絶縁膜２７上にＣＶＤ法等によりＳｉＮ等を堆積し、保護膜２１を形成する。
次に、保護膜２１上にＣＶＤ法等によりＳｉＯ2又はＳｉＯＣ等を堆積し、層間絶縁膜３１を形成する。
次に、ＣＮＴ／ＳＯＧ複合層の上面が底面に露出するように、層間絶縁膜３１及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、層間絶縁膜３１及び保護膜２１に配線形状の配線溝３２ａを形成する。
【００３８】
続いて、図３（ｂ）に示すように、ビア孔２８ａ内の充填材料２９を除去した後、ビアプラグ３３及び下地膜３２ｂを同時形成する。
詳細には、先ず、配線溝３２ａの底面から露出するビア孔２８ａにおいて、ＣＮＴ２８ｄ間の空隙を充填する充填材料２９を、例えば希フッ酸（５％）を用いたウェット処理を行うことにより除去する。
【００３９】
次に、ビア孔２８ａ内を充填し、配線溝３２ａの内壁面を覆うように、導電材料３４を堆積する。本実施形態では、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内を導電材料３４で埋め込む。ＣＮＴ２８ｄの中空内に導電材料３４が埋め込まれた様子を図４に示す。導電材料３４としては、低抵抗であり、且つシングルダマシン法により配線を形成する際の下地材料としても好適なＴｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種を用いることが好ましい。ここでは導電材料３４としてＴｉを用いる場合を例示する。導電材料３４の堆積には、堆積物を微細空間内に選択的に埋め込むことが可能な超臨界ＣＶＤ法を用いる。超臨界ＣＶＤ法では、媒質として例えばＣＯ2を用いる。ＣＯ2の臨界点は、圧力が７．４ＭＰａ、温度が３１℃である。超臨界ＣＯ2中に導電材料３４の原料（有機金属錯体）を溶解させ、堆積を行う。これにより、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内が導電材料３４で充填されてなるビアプラグ３３と、ビアプラグ３３上で配線溝３２ａの内壁面を覆う下地膜３２ｂとが同時形成される。
【００４０】
図３（ｃ）に示すように、上部配線３２を形成する。
詳細には、配線溝３２ａの内壁面を下地膜３２ｂを介して覆うように、下地膜３２ｂ上にスパッタ法等により銅（Ｃｕ）等を堆積し、不図示のメッキシード膜を形成する。
次に、メッキ法により、メッキシード膜上にＣｕ又はＣｕ合金等の導電材料を、配線溝３２ａ内を下地膜３２ｂを介して導電材料で埋め込む厚みに成長させる。そして、層間絶縁膜３１の表面が露出するまで、導電材料をＣＭＰ法により研磨し、配線溝３２ａ内を下地膜３２ｂを介して導電材料で充填する上部配線３２を形成する。以上により、ビアプラグ３３及び上部配線３２が電気的に接続されてなる配線構造３０が形成される。
ここで、上部配線３２を形成した後に、半導体基板１０を例えば４００℃で熱処理してもよい。この熱処理により、ＣＮＴ２８ｄと下地膜３２ｂとの電気的接合が改善される。
【００４１】
しかる後、配線構造３０と電気的に接続されるように、更なる上層の配線構造を１乃至複数形成し、最上層の絶縁膜上に各配線構造と接続される外部接続用のパッド電極の形成等を経て、半導体装置を形成する。ここで、上層の配線構造は、配線構造３０と同様に形成することが好ましい。
【００４２】
以上説明したように、本実施形態によれば、ＣＮＴ２８ｄを有するビアプラグ３３の更なる低抵抗化を実現して、ビアプラグ３３の更なる微細化が可能となる。
【００４３】
（変形例）
ここで、第１の実施形態の変形例について説明する。この変形例では、第１の実施形態と同様に半導体装置を作製するが、ソース／ドレイン領域と接続されるコンタクトプラグを、ビアプラグ３３と同様に形成する。
図５及び図６は、第１の実施形態の変形例における半導体装置の製造方法の主要工程を示す概略断面図である。
【００４４】
本例では、先ず、第１の実施形態の図１（ａ）の工程を実行する。
続いて、図５（ａ）に示すように、図１（ｂ）と同様に、層間絶縁膜２２及びコンタクト孔２３ａを形成する。
【００４５】
続いて、図５（ｂ）に示すように、下地膜２８ｂを形成した後、微粒子触媒４１ｂを堆積する。なお、図５（ｂ）〜図６（ｄ）では、ソース／ドレイン領域１８の下部の構成については図示を省略する。
詳細には、先ず、コンタクト孔２３ａの底面を含む層間絶縁膜２２上に下地導電材料を堆積し、下地膜４１ａを形成する。下地膜４１ａは、第１の実施形態における下地膜２８ｂと同様の下地導電材料を用い、異方性ロング・スロー・スパッタ法により、Ｔａ膜４１ａ−１及びＴｉＮ膜４１ａ−２の積層膜として形成する。
【００４６】
次に、コンタクト孔２３ａの底面及び層間絶縁膜２２上に形成された下地膜４１ａ上に、ＣＮＴを成長させる際の触媒となる微粒子触媒４１ｂを堆積する。微粒子触媒４１ｂとしては、図２（ａ）の微粒子触媒２８ｃと同様に、例えばＣｏを用い、レーザ・アブレーション法、スパッタ法或いは蒸着法によりＣｏの微粒子を堆積して、微粒子触媒４１ｂとする。
【００４７】
続いて、図５（ｃ）に示すように、微粒子触媒４１ｂからＣＮＴ４１ｃを成長する。ＣＮＴ４１ｃの成長条件としては、図２（ｂ）のＣＮＴ２８ｄの成長条件と同様とする。
続いて、図５（ｄ）に示すように、形成されたＣＮＴ４１ｃ間の空隙を埋め込むように、絶縁物の充填材料４２を堆積する。充填材料４２としては、図２（ｃ）の充填材料２９と同様に有機ＳＯＧを用いて、同様の堆積条件で堆積し、ＣＮＴ／ＳＯＧ複合層を形成する。
【００４８】
続いて、図６（ａ）に示すように、ＣＮＴ４１ｃがコンタクト孔２３ａ内のみに残存するようにＣＮＴ／ＳＯＧ複合層を平坦化処理する。この平坦化処理は、第１の実施形態におけるＣＮＴ／ＳＯＧ複合層の平坦化処理と同様に行う。
続いて、図６（ｂ）に示すように、第１の実施形態と同様に、層間絶縁膜２４及び配線溝２５ａを形成する。
【００４９】
続いて、図６（ｃ）に示すように、コンタクト孔２３ａ内の充填材料４２を除去した後、コンタクトプラグ４３及び下地膜４５ａを同時形成する。
コンタクト孔２３ａ内の充填材料４２の除去は、第１の実施形態におけるビア孔２８ａ内の充填材料２９を除去と同様に行う。第１の実施形態におけるビアプラグ３３の形成時と同様の条件により、超臨界ＣＶＤ法を用い、コンタクト孔２３ａを充填し、配線溝２５ａの内壁面を覆うように、導電材料４４として例えばＴｉを堆積する。本例では、コンタクト孔２３ａ内におけるＣＮＴ４１ｃ間の空隙及びＣＮＴ４１ｃの中空内を導電材料４４で埋め込む。これにより、コンタクト孔２３ａ内におけるＣＮＴ４１ｃ間の空隙及びＣＮＴ４１ｃの中空内が導電材料４４で充填されてなるコンタクトプラグ４３と、コンタクトプラグ４３上で配線溝２５ａの内壁面を覆う下地膜４５ａとが同時形成される。
【００５０】
続いて、図６（ｄ）に示すように、第１の実施形態における下部配線２５の形成と同様に、シングルダマシン法を行う。これにより、配線溝２５ａ内を下地膜４５ａを介してＣｕ又はＣｕ合金等の導電材料で充填する下部配線４５が形成される。コンタクトプラグ４３と下部配線４５とが下地膜４５ａを介して電気的に接続される配線構造４０が構成される。
しかる後、第１の実施形態における図１（ｄ）〜図３（ｃ）と同様の各工程を実行し、半導体装置を形成する。
【００５１】
以上説明したように、本例によれば、ＣＮＴ２８ｄを有するビアプラグ３３の更なる低抵抗化に加えて、ＣＮＴ４１ｃを有するコンタクトプラグ４３の更なる低抵抗化を実現して、ビアプラグ３３及びコンタクトプラグ４３の更なる微細化が可能となる。
【００５２】
（第２の実施形態）
図７は、第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、先ず、第１の実施形態の図１（ａ）〜図２（ｂ）の各工程を順次実行する。
【００５３】
続いて、図７（ａ）に示すように、形成されたＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内を埋め込むように、導電材料５１を堆積する。
詳細には、層間絶縁膜２７上及びビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内（図４と同様）を導電材料５１で埋め込む。導電材料５１としては、低抵抗であるＴｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種を用いることが好ましい。ここでは導電材料５１としてＴｉを用いる場合を例示する。導電材料５１の堆積には、微細空間を選択的に堆積物で埋め込むことが可能な超臨界ＣＶＤ法を用いる。超臨界ＣＶＤ法では、媒質として例えばＣＯ2を用いる。ＣＯ2の臨界点は、圧力が７．４ＭＰａ、温度が３１℃である。超臨界ＣＯ2中に導電材料５１の原料（有機金属錯体）を溶解させ、堆積を行う。これにより、層間絶縁膜２７上と、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内とが導電材料５１で充填され、ＣＮＴ２８ｄと導電材料５１との複合層（以下、ＣＮＴ／Ｔｉ複合層と称する。）が形成される。
【００５４】
続いて、図７（ｂ）に示すように、ビアプラグ５２を形成する。
詳細には、ＣＭＰ法により、ＣＮＴ２８ｄがビア孔２８ａ内のみに残存するように、層間絶縁膜２７上のＣＮＴ／Ｔｉ複合層及び下地膜２８ｂを平坦化処理により除去する。この平坦化処理では、Ｔａ用のスラリー（酸系）を用い、層間絶縁膜２７を研磨ストッパーとして用いて（層間絶縁膜２７の表面が露出するまで）研磨が行われる。この研磨は、下地膜２８ｂのＴａの研磨レート及び層間絶縁膜２７のＳｉＯＣの研磨レートについて、Ｔａ＞ＳｉＯＣとなる高選択性研磨であることが好ましい。
【００５５】
そして、ＣＭＰの後処理として、半導体基板１０に例えば希フッ酸（５％）を用いた表面処理を施すことにより、研磨残渣を除去する。以上により、ビア孔２８ａ内のＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内が導電材料５１で充填されてなるビアプラグ５２が形成される。
【００５６】
続いて、図７（ｃ）に示すように、保護膜２１、層間絶縁膜３１及び配線溝３２ａを形成した後、下地膜５３ａを形成する。
詳細には、先ず、第１の実施形態と同様に、保護膜２１及び層間絶縁膜３１を順次形成した後、層間絶縁膜３１及び保護膜２１に、ビアプラグ５２の上面の少なくとも一部が底面に露出するように、配線溝３２ａを形成する。
次に、配線溝３２ａの内壁面を覆うように、層間絶縁膜３１上にスパッタ法等によりＴｉ、ＴｉＮ、或いはＴｉとＴｉＮの積層膜等を堆積し、下地膜５３ａを形成する。
【００５７】
続いて、図７（ｄ）に示すように、上部配線５３を形成する。
詳細には、先ず、配線溝３２ａの内壁面を下地膜５３ａを介して覆うように、下地膜５３ａ上にスパッタ法等により銅（Ｃｕ）等を堆積し、不図示のメッキシード膜を形成する。
次に、メッキ法により、メッキシード膜上にＣｕ又はＣｕ合金等の導電材料を、配線溝３２ａ内を下地膜５３ａを介して導電材料で埋め込む厚みに成長させる。そして、層間絶縁膜３１の表面が露出するまで、導電材料をＣＭＰ法により研磨し、配線溝３２ａ内を下地膜５３ａを介して導電材料で充填する上部配線５３を形成する。以上により、ビアプラグ５２及び上部配線５３が電気的に接続されてなる配線構造５０が形成される。
【００５８】
ここで、上部配線５３を形成した後に、半導体基板１０を例えば４００℃で熱処理してもよい。この熱処理により、ＣＮＴ２８ｄと下地膜５３ａとの電気的接合が改善される。
【００５９】
しかる後、配線構造５０と電気的に接続されるように、更なる上層の配線構造を１乃至複数形成し、保護膜及び外部接続用のパッド電極の形成等を経て、半導体装置を形成する。ここで、上層の配線構造は、配線構造５０と同様に形成することが好ましい。
【００６０】
以上説明したように、本実施形態によれば、ＣＮＴ２８ｄを有するビアプラグ５２の更なる低抵抗化を実現して、ビアプラグ５２の更なる微細化が可能となる。
【００６１】
なお、本実施形態においても、第１の実施形態の変形例と同様に、ソース／ドレイン領域と接続されるコンタクトプラグを、ビアプラグ５２と同様に形成するようにしても良い。
また、配線構造の構成要素であるビアプラグ、及びソース／ドレイン領域と接続されるコンタクトプラグの各々について、第１の実施形態におけるビアプラグ３３の構成と、第２の実施形態におけるビアプラグ５２の構成とを、適宜織り交ぜて適用するようにしても良い。
【００６２】
（第３の実施形態）
図８及び図９は、第３の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、先ず、第１の実施形態の図１（ａ）及び図１（ｂ）の各工程を順次実行する。
【００６３】
続いて、図８（ａ）に示すように、下地膜６１ａ及び下部配線６１を順次形成する。
詳細には、コンタクトプラグ２３上を覆うように、層間絶縁膜２２上にスパッタ法等によりＴｉ、ＴｉＮ、或いはＴｉとＴｉＮの積層膜等を堆積し、下地膜６１を形成する。
次に、下地膜６１ａ上に真空蒸着法、スパッタ法或いは電界メッキ法等により金（Ａｕ）又はＡｕ合金を堆積する。そして、堆積された金（Ａｕ）又はＡｕ合金及び下地膜６１をコンタクトプラグ２３上で電極形状となるように、リソグラフィー及びミリング法により加工し、コンタクトプラグ２３と下地膜６１ａを介して電気的に接続される下部配線６１を形成する。
【００６４】
続いて、図８（ｂ）に示すように、層間絶縁膜６３を形成した後、層間絶縁膜６３にビア孔６４ａを形成する。
詳細には、先ず、下部配線６１上を覆うように層間絶縁膜２２上にプラズマＣＶＤ法等によりＳｉＯ2等を例えば膜厚５００ｎｍ程度に堆積し、層間絶縁膜６３を形成する。
次に、層間絶縁膜６３上にレジストを塗布し、リソグラフィーによりレジストをパターニングして、レジストのビア孔の形成予定部位に開口６５ａを有するレジストマスク６５を形成する。そして、レジストマスク６５を用いて層間絶縁膜６３をフッ素系ガス等を用いてドライエッチングし、下部配線６１の上面の一部を露出させるビア孔６４ａを層間絶縁膜６３に形成する。
【００６５】
続いて、図８（ｃ）に示すように、下地膜６４ｂを形成した後、微粒子触媒６４ｃを堆積する。なお、図８（ｃ）〜図９（ｄ）では、下部配線６１の下部の構成については図示を省略する。
詳細には、先ず、ビア孔６４ａの形成時のリソグラフィーに用いたレジストマスク６５を残した状態で、ビア孔６４ａの底面を含む層間絶縁膜６３上に下地導電材料をスパッタ法等により堆積し、下地膜６４ｂを形成する。下地導電材料としては、Ｔｉ，Ｔａ，ＴｉＮ，ＴａＮから選ばれた一種又は２種以上（積層膜となる）とする。下地導電材料としてＴａ又はＴａＮを用いることにより、下部配線６１を良好に保護する下地膜となり、下部配線６１からのＡｕ拡散が防止される。下地導電材料としてＴｉ又はＴｉＮを用いることにより、下部配線６１に対する電気的及び機械的に良好なコンタクト層となる。本実施形態では、図２（ａ）の下地膜２８ｂと同様に、Ｔａ膜６４ｂ−１及びＴｉＮ膜６４ｂ−２を、異方性ロング・スロー・スパッタ法により積層堆積して、下地膜６４ｂを形成する。
【００６６】
次に、ビア孔６４ａの底面及びレジストマスク６５上に、ＣＮＴを成長させる際の触媒となる微粒子触媒６４ｃを堆積する。
微粒子触媒６４ｃとしては、図２（ａ）の微粒子触媒２８ｃと同様に、例えばＣｏを用い、レーザ・アブレーション法、スパッタ法或いは蒸着法によりＣｏの微粒子を堆積して、微粒子触媒６４ｃとする。
【００６７】
続いて、図８（ｄ）に示すように、レジストマスク６５を除去した後、ＣＮＴ６４ｄを成長する。
詳細には、先ず、リフトオフ法を用いて、レジストマスク６５をフッ酸（ＨＦ）を用いたウェット処理等により除去する。このとき、微粒子触媒６４ｃがビア孔６４ａの底面のみに堆積された状態となる。
次に、ビア孔６４ａの底面に堆積された微粒子触媒６４ｃからＣＮＴ６４ｄを成長する。ＣＮＴ６４ｄの成長条件としては、図２（ｂ）のＣＮＴ２８ｄの成長条件と同様とする。
【００６８】
続いて、図９（ａ）に示すように、形成されたＣＮＴ６４ｄ間の空隙を埋め込むように、絶縁物の充填材料６６を堆積する。充填材料６６としては、図２（ｃ）の充填材料２９と同様に有機ＳＯＧを用いて、同様の堆積条件で堆積し、ＣＮＴ／ＳＯＧ複合層を形成する。
【００６９】
続いて、図９（ｂ）に示すように、ＣＭＰ法により、ＣＮＴ６４ｄがビア孔６４ａ内のみに残存するようにＣＮＴ／ＳＯＧ複合層を平坦化処理する。この平坦化処理は、層間絶縁膜６３のＳｉＯ2及び充填材料６６の有機ＳＯＧ（ＳｉＯ2）の研磨レートについて、有機ＳＯＧ＞ＳｉＯ2となる高選択性研磨であることが好ましい。また、ＣＮＴが高品質になるにつれて研磨レートが低下する傾向にあるため、酸系のスラリーを用いることでＣＮＴ６４ｄの研磨レートを増加させることができる。但しこの場合、有機ＳＯＧの研磨レートが減少するため、ＣＮＴ／ＳＯＧ複合層の所望の平坦性が得られるように、スラリーの水素イオン濃度（ｐＨ）を適宜調整する。層間絶縁膜６３上の下地膜６４ｂは、研磨除去せずに残存させておく。
【００７０】
続いて、図９（ｃ）に示すように、ビア孔６４ａ内の充填材料６６を除去した後、ビアプラグ６８を形成する。
詳細には、先ず、ビア孔６４ａにおいて、ＣＮＴ６４ｄ間の空隙を充填する充填材料６６を、例えば希フッ酸（５％）を用いたウェット処理を行うことにより除去する。
次に、ビア孔６４ａ内を充填するように導電材料６７を堆積する。本実施形態では、ビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内（図４と同様）を導電材料６７で埋め込む。導電材料６７としては、下部配線６１と同じ材料（Ａｕ又はＡｕ合金）を用いる。本実施形態では、第１の実施形態におけるビアプラグ３３の形成時と同様の条件により、超臨界ＣＶＤ法を用いて導電材料６７を堆積する。微細空間であるビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内を埋め込むように導電材料６７が成長してゆき、ビア孔６４ａを充填したときに超臨界ＣＶＤを終了する。このとき、層間絶縁膜６３を覆う下地膜６４ｂ上には導電材料６７が未だ堆積されない状態で、ビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内が導電材料６７で充填されてなるビアプラグ６８が形成される。
本実施形態では、ＣＭＰ法等の平坦化処理を行うことなく、ビア孔６４ａ内のみに導電材料６７を充填し、ビアプラグ６８を形成することができる。
【００７１】
続いて、図９（ｄ）に示すように、上部配線６９を形成する。
詳細には、層間絶縁膜６３上に真空蒸着法、スパッタ法或いは電界メッキ法等により金（Ａｕ）又はＡｕ合金を堆積する。そして、堆積された金（Ａｕ）又はＡｕ合金及び層間絶縁膜６３上の下地膜６４ｂをビアプラグ６８上で電極形状となるように、リソグラフィー及びミリング法により加工し、ビアプラグ６８と電気的に接続される上部配線６９を形成する。以上により、ビアプラグ６８及び上部配線６９が電気的に接続されてなる配線構造６０が形成される。
【００７２】
しかる後、配線構造６０と電気的に接続されるように、更なる上層の配線構造を１乃至複数形成し、保護膜及び外部接続用のパッド電極の形成等を経て、半導体装置を形成する。ここで、上層の配線構造は、配線構造６０と同様に形成することが好ましい。
【００７３】
以上説明したように、本実施形態によれば、ＣＮＴ６４ｄを有するビアプラグ６８の更なる低抵抗化を実現して、ビアプラグ６８の更なる微細化が可能となる。
【００７４】
なお、本実施形態では、ビアプラグ６８を形成する際に超臨界ＣＶＤ法によりビア孔６４ａ内にＡｕ又はＡｕ合金を充填する場合を例示した。Ａｕ又はＡｕ合金を充填する代わりに、第１の実施形態と同様に超臨界ＣＶＤ法によりＴｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種をビア孔６４ａ内に充填し、ビアプラグを形成するようにしても良い。この場合には、上部配線６９を形成する際に、ビアプラグと上部配線６９との間にＴｉ，ＴｉＮ又はこれらの積層膜をコンタクト層として形成することが好ましい。
【００７５】
また、第１の実施形態の変形例と同様に、ソース／ドレイン領域と接続されるコンタクトプラグを、ビアプラグ６８と同様に形成するようにしても良い。
また、第２の実施形態と同様に、下部配線６１と接続されるビアプラグを、ビアプラグ５２と同様に形成するようにしても好適である。
【００７６】
（第４の実施形態）
図１０は、第４の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、先ず、第１の実施形態の図１（ａ）及び図１（ｂ）の各工程を実行する。
【００７７】
続いて、図１０（ａ）に示すように、下地膜７１ａ及び下部配線７１を順次形成する。
詳細には、コンタクトプラグ２３上を覆うように、層間絶縁膜２２上にスパッタ法等によりＴｉ、ＴｉＮ、或いはＴｉとＴｉＮの積層膜等を堆積し、下地膜７１ａを形成する。
次に、下地膜７１ａ上に例えばプラズマスパッタ法により、酸化インジウム・スズ（酸化インジウムに酸化スズを添加したもの：ＩＴＯ）を堆積する。そして、堆積されたＩＴＯ及び下地膜７１ａをコンタクトプラグ２３上で電極形状となるように、リソグラフィー及びミリング法により加工し、コンタクトプラグ２３と下地膜７１ａを介して電気的に接続される下部配線７１を形成する。
【００７８】
続いて、第３の実施形態の図８（ｂ）〜図９（ｂ）と同様の各工程を実行する。
続いて、図１０（ｂ）に示すように、ビア孔６４ａ内の充填材料６６を除去した後、ビアプラグ７４を形成する。なお、図１０（ｂ）〜図１０（ｃ）では、下部配線７１の下部の構成については図示を省略する。
詳細には、先ず、ビア孔６４ａにおいて、ＣＮＴ６４ｄ間の空隙を充填する充填材料６６を、例えば希フッ酸（５％）を用いたウェット処理を行うことにより除去する。
【００７９】
ビア孔６４ａ内を充填するように導電材料７３を堆積する。本実施形態では、ビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内（図４と同様）を導電材料７３で埋め込む。導電材料７３としては、Ｔｉ，Ｔａ，Ｒｕ，ＴｉＮ，ＴａＮから選ばれた一種を用いる。本実施形態では、第１の実施形態におけるビアプラグ３３の形成時と同様の条件により、超臨界ＣＶＤ法を用いて導電材料７３を堆積する。微細空間であるビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内を埋め込むように導電材料７３が成長してゆき、ビア孔６４ａを充填したときに超臨界ＣＶＤを終了する。このとき、層間絶縁膜６３を覆う下地膜６４ｂ上には導電材料７３が未だ堆積されない状態で、ビア孔６４ａ内におけるＣＮＴ６４ｄ間の空隙及びＣＮＴ６４ｄの中空内が導電材料６７で充填されてなるビアプラグ７４が形成される。
本実施形態では、ＣＭＰ法等の平坦化処理を行うことなく、ビア孔６４ａ内のみに導電材料７３を充填し、ビアプラグ７４を形成することができる。
【００８０】
続いて、図１０（ｃ）に示すように、下地膜７５ａ及び上部配線７５を形成する。
詳細には、先ず、層間絶縁膜６３上にスパッタ法等によりＴｉ，ＴｉＮ又はこれらの積層膜を堆積し、コンタクト層として機能する下地膜７５ａを形成する。
次に、下地膜７５ａ上に、例えばプラズマスパッタ法によりＩＴＯを堆積する。そして、堆積されたＩＴＯ及び下地膜７５ａをビアプラグ７４上で電極形状となるように、リソグラフィー及びミリング法により加工し、ビアプラグ７４と下地膜７５ａを介して電気的に接続される上部配線７５を形成する。以上により、ビアプラグ７４及び上部配線７５が下地膜７５ａを介して電気的に接続されてなる配線構造７０が形成される。
【００８１】
しかる後、配線構造７０と電気的に接続されるように、更なる上層の配線構造を１乃至複数形成し、保護膜及び外部接続用のパッド電極の形成等を経て、半導体装置を形成する。ここで、上層の配線構造は、配線構造７０と同様に形成することが好ましい。
【００８２】
以上説明したように、本実施形態によれば、ＣＮＴ６４ｄを有するビアプラグ７４の更なる低抵抗化を実現して、ビアプラグ７４の更なる微細化が可能となる。
【００８３】
なお、本実施形態では、第１の実施形態の変形例と同様に、ソース／ドレイン領域と接続されるコンタクトプラグを、ビアプラグ７４と同様に形成するようにしても良い。
また、第２の実施形態と同様に、下部配線７１と接続されるビアプラグを、ビアプラグ５２と同様に形成するようにしても好適である。
【００８４】
（第５の実施形態）
図１１〜図１３は、第５の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、先ず、第１〜第４の実施形態のうちのいずれかの製造工程を実行する。
そして、図１１（ａ）に示すように、半導体基板１０の表面に露出するように、外部接続用のパッド電極８１を形成する。なお、図１１の各図では、第１〜第４の実施形態のうちのいずれかにより半導体基板１０上に形成した構造の図示を省略し、半導体基板１０上にパッド電極８１を図示する。
【００８５】
詳細には、半導体基板１０の上方に真空蒸着法、スパッタ法或いは電界メッキ法等により金（Ａｕ）又はＡｕ合金を堆積する。そして、堆積された金（Ａｕ）又はＡｕ合金を電極形状となるように、リソグラフィー及びミリング法により加工し、下方の各配線構造と電気的に接続されるパッド電極８１を形成する。
【００８６】
続いて、図１１（ｂ）に示すように、開口８２ａを有するレジストマスク８２を形成する。
詳細には、パッド電極８１を覆うようにレジストを塗布し、リソグラフィーによりレジストをパターニングして、パッド電極８１の表面の一部を露出させる開口８２ａを形成する。以上により、開口８２ａを有するレジストマスク８２が形成される。
【００８７】
続いて、図１１（ｃ）に示すように、下地膜８２ｂを形成した後、微粒子触媒８４を堆積する。なお、図１１（ｃ）では、パッド電極８１の下部の構成については図示を省略する。
詳細には、開口８２ａの底面を含むレジストマスク８２上に下地導電材料をスパッタ法等により堆積し、下地膜８３を形成する。下地導電材料としては、Ｔｉ，Ｔａ，ＴｉＮ，ＴａＮから選ばれた一種又は２種以上（積層膜となる）とする。下地導電材料としてＴａ又はＴａＮを用いることにより、パッド電極８１を良好に保護する下地膜となり、パッド電極８１からのＡｕ拡散が防止される。下地導電材料としてＴｉ又はＴｉＮを用いることにより、パッド電極８１に対する電気的及び機械的に良好なコンタクト層となる。本実施形態では、Ｔａ膜８３−１及びＴｉＮ膜８３−２を積層堆積して、下地膜８３を形成する。
【００８８】
次に、開口８２ａの底面を含むレジストマスク８２上に、ＣＮＴを成長させる際の触媒となる微粒子触媒８４を堆積する。
微粒子触媒８４としては、図２（ａ）の微粒子触媒２８ｃと同様に、例えばＣｏを用い、レーザ・アブレーション法、スパッタ法或いは蒸着法によりＣｏの微粒子を堆積して、微粒子触媒８４とする。
【００８９】
続いて、図１１（ｄ）に示すように、レジストマスク８２を除去した後、ＣＮＴ８２を成長する。なお、図１１（ｄ）では、１つのパッド電極８１及びその周辺を拡大して示す。
詳細には、先ず、リフトオフ法を用いて、レジストマスク８２をフッ酸（ＨＦ）を用いたウェット処理等により除去する。このとき、パッド電極８１上のみに下地膜８３が残り、微粒子触媒８４が下地膜８３上のみに堆積された状態となる。
次に、微粒子触媒８４からＣＮＴ８５を成長する。ＣＮＴ８５の成長条件としては、図２（ｂ）のＣＮＴ２８ｄの成長条件と同様とする。
【００９０】
続いて、図１２（ａ）に示すように、形成されたＣＮＴ８５を覆い、ＣＮＴ８５間の空隙を埋め込むように、絶縁物の充填材料８６を堆積する。充填材料８６としては、図２（ｃ）の充填材料２９と同様に有機ＳＯＧを用いて、同様の堆積条件で堆積し、ＣＮＴ／ＳＯＧ複合層を形成する。
続いて、図１２（ｂ）に示すように、ＣＭＰ法により、ＣＮＴ８５の上端面が露出するまでＣＮＴ／ＳＯＧ複合層を研磨して平坦化処理する。ＣＭＰには、例えば酸化膜系用（アルカリ系）のスラリーを用いる。
【００９１】
続いて、図１２（ｃ）に示すように、ＣＮＴバンプ８８を形成する。
詳細には、先ず、半導体基板１０の上方でＣＮＴ８５間の空隙を充填する充填材料８６を、例えば希フッ酸（５％）を用いたウェット処理を行うことにより除去する。
次に、ＣＮＴ８５間の空隙及びＣＮＴ８５の中空内を導電材料８７で埋め込む。導電材料８７としては、電極パッド８１と同じ材料（Ａｕ又はＡｕ合金）を用いる。本実施形態では、第１の実施形態におけるビアプラグ３３の形成時と同様の条件により、超臨界ＣＶＤ法を用いて導電材料８７を堆積する。微細空間であるＣＮＴ８５間の空隙及びＣＮＴ８５の中空内を埋め込むように導電材料８７が成長してゆき、当該埋め込みが完了したときに超臨界ＣＶＤを終了する。このとき、半導体基板１０の上方におけるＣＮＴ８５の非形成領域には導電材料８７が未だ堆積されない状態で、ＣＮＴ８５間の空隙及びＣＮＴ８５の中空内が導電材料８７で充填されてなるＣＮＴバンプ８８が形成される。
本実施形態では、ＣＭＰ法等の平坦化処理を行うことなく、ＣＮＴ８５間の空隙及びＣＮＴ８５の中空内に導電材料６７を充填し、ＣＮＴバンプ８８を形成することができる。
【００９２】
続いて、図１３に示すように、フリップチップ接合を行う。
詳細には、図１３（ａ）に示すように、各種の機能素子及び配線等が形成され、配線と接続されたＡｕ又はＡｕ合金からなるパッド電極１０２の形成された基板１０１を用意する。
そして、図１３（ｂ）に示すように、半導体基板１０と基板１０１とを、ＣＮＴバンプ８８とパッド電極１０２とが接触するように突き合わせて、フリップチップボンディングにより、半導体基板１０と基板１０１とを接合する。
【００９３】
以上説明したように、本実施形態によれば、ＣＮＴ８５を有するＣＮＴバンプ８８の更なる低抵抗化を実現して、ＣＮＴバンプ８８の更なる微細化が可能となる。
【図面の簡単な説明】
【００９４】
【図１】第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態により形成されたＣＮＴ内の様子を示す概略断面図である。
【図５】第１の実施形態の変形例における半導体装置の製造方法の主要工程を示す概略断面図である。
【図６】図５に引き続き、第１の実施形態の変形例における半導体装置の製造方法の主要工程を示す概略断面図である。
【図７】第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図８】第３の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図９】図８に引き続き、第３の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１０】第４の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１１】第５の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１２】図１１に引き続き、第５の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１３】図１２に引き続き、第５の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【符号の説明】
【００９５】
１０  シリコン半導体基板
１１  素子分離構造
１２  ウェル
１３  ゲート絶縁膜
１４  ゲート電極
１５  キャップ膜
１６  エクステンション領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
２０  ＭＯＳトランジスタ
２２，２４，２７，３１，６３  層間絶縁膜
２３，４３  コンタクトプラグ
２３ａ  コンタクト孔
２３ｂ，２５ｂ，２８ｂ，３２ｂ，４１ａ，４５ａ，５３ａ，６１ａ，６４ｂ，７１ａ，７５ａ，８２ｂ，８３  下地膜
２５，４５，７１  下部配線
２５ａ，３２ａ  配線溝
２１，２６  保護膜
２８ａ，６４ａ，６４ｃ  ビア孔
２８ｂ−１，４１ａ−１，６４ｂ−１，８３−１  Ｔａ膜
２８ｂ−２，４１ａ−２，６４ｂ−２，８３−２  ＴａＮ膜
２８ｃ，４１ｂ，６４ｃ，８４  微粒子触媒
２８ｄ，４１ｃ，６４ｄ，８５  ＣＮＴ
２９，６６，８６  充填材料
３０，４０，５０，６０，７０  配線構造
３２，５３，６１，６９，７５  上部配線
３３，５２，６８，７４  ビアプラグ
３４，５１，４４，６７，７３，８７  導電材料
６５，８２  レジストマスク
６５ａ，８２ａ  開口
８１，１０２  パッド電極
８８  ＣＮＴバンプ
１０１  基板
【図１】
2010135631.tif 000003
【図２】
2010135631.tif 000004
【図３】
2010135631.tif 000005
【図４】
2010135631.tif 000006
【図５】
2010135631.tif 000007
【図６】
2010135631.tif 000008
【図７】
2010135631.tif 000009
【図８】
2010135631.tif 000010
【図９】
2010135631.tif 000011
【図１０】
2010135631.tif 000012
【図１１】
2010135631.tif 000013
【図１２】
2010135631.tif 000014
【図１３】
2010135631.tif 000015