(57)【要約】【課題】半導体記憶装置の駆動電圧の低下電圧化に伴い参照電位が低下しても十分なセンスマージンを確保する。【解決手段】互いに相補に対を成すビット線２ａ，２ｂから成るビット線対と、該ビット線対のビット線２ａ，２ｂの各々に対して該ビット線２ａ，２ｂと交差して配置される本ワード線３ａ，３ｂと、ビット線２ａ，２ｂと本ワード線３ａ，３ｂの交点に配置されデータを電位として保持するメモリセル４ａ，４ｂと、ビット線対のビット線２ａ，２ｂの各々と接続され、メモリセル４ａ，４ｂに保持されているデータの読出しにより、ビット線２ａ，２ｂの一方の電位が変化して生じたビット線対間の電位差を増幅するセンスアンプ１とを有する半導体記憶装置において、ビット線対間に電位差が生じた後、センスアンプ１によって当該電位差を増幅する前にビット線対のビット線２ａ，２ｂの各々の電位を共に引き上げる電位上昇手段を有する。【選択図】図１
2010146601.tif 000002
【特許請求の範囲】
【請求項１】
互いに相補なビット線間の電位差を増幅するセンスアンプと、
アドレス入力によりワード線が活性化し、メモリセルに保持されているデータに応じて前記相補なビット線の一方のビット線の電位が変化した後、前記センスアンプが活性化される前に前記相補なビット線の電位を共に上昇させる電位上昇手段とを備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記センスアンプの活性化の際に、前記センスアンプに対して低電位電源が印加された後に高電位電源が印加される、半導体記憶装置。
【請求項３】
請求項１又は請求項２に記載の半導体記憶装置において、
前記電位上昇手段が、ダミーワード線の電位遷移時における前記ダミーワード線と前記ビット線との容量性カップリングを用いるものである、半導体記憶装置。
【請求項４】
請求項１又は請求項２に記載の半導体記憶装置において、
前記ビット線に電気的導通を有するビットコンタクトが、絶縁層を介してダミーワード線と隣接して設けられ、
前記電位上昇手段が、前記ダミーワード線の電位遷移時における前記ダミーワード線と前記ビットコンタクトとの容量性カップリングを用いるものである、半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記ビットコンタクトが、互いに並行する前記ダミーワード線の間に設けられている、半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記互いに並行するダミーワード線が、前記センスアンプと該センスアンプに最も近く配置された本ワード線との間に設けられている、半導体記憶装置。
【請求項７】
請求項３乃至請求項６のいずれか１項に記載の半導体記憶装置において、
前記相補なビット線の夫々に同じ本数の前記ダミーワード線が交差して設けられている、半導体記憶装置。
【請求項８】
互いに相補なビット線間の電位差を増幅するセンスアンプを備え、
アドレス入力によりワード線を活性化し、メモリセルに保持されているデータに応じて前記相補なビット線の一方のビット線の電位を変化させる第１のステップと、
前記第１のステップの後、前記センスアンプが活性化される前に前記相補なビット線の電位を共に上昇させる第２のステップと、を含むことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置には、本ワード線とビット線が格子状に配置され、それらの交点にデータを記憶するためのメモリセルが設けられている。なお、メモリセルは‘０’もしくは‘１’に対応するデータを記憶するために、それらに対応付けられた高電位Ｈもしくは低電位Ｌを保持する。
【０００３】
この様な半導体記憶装置においては、メモリセルからデータを読み出すために、データ読出し前にビット線を参照電位にプリチャージする。そして、ビット線のプリチャージを解除してフローティング状態にした後、アドレス入力により決定される本ワード線を駆動して対応するメモリセルを選択する。これにより、選択したメモリセルに保持されている高電位Ｈもしくは低電位Ｌに基づいてビット線の電位が変化する。さらに、電位が変化したビット線と、そのビット線と相補に対を成すビット線との電位差をセンスアンプで増幅し、この増幅した電位差に基づいて、外部へ記憶データの読み出しが行われる。
【０００４】
なお、通常、半導体装置においては、センスアンプは、２つのＰチャネルＭＯＳトランジスタＰｃｈＴｒと２つのＮチャネルＭＯＳトランジスタＮｃｈＴｒとを備えて構成されている。この様なセンスアンプにおいて、一般的にＮチャネルＭＯＳトランジスタＮｃｈＴｒの方がＰチャネルＭＯＳトランジスタＰｃｈＴｒよりもペアのトランジスタの閾値電圧Ｖｔのアンバランスが小さいため、ＮチャネルＭＯＳトランジスタＮｃｈＴｒを先に駆動し、ビット線間の電位差がＰチャネルＭＯＳトランジスタＰｃｈＴｒの閾値電圧Ｖｔのアンバランスよりも大きくなった時点でＰチャネルＭＯＳトランジスタＰｃｈＴｒを駆動する。
【０００５】
また、低電圧で動作するダイナミック型半導体記憶装置（ＤＲＡＭ）において、動作速度を確保するためのビット線のプリチャージ方式として、例えば、特許文献１には、容量結合型のダミーセルを用いて適切なビット線の参照電位を設定する技術が記載されている。
【特許文献１】特開２００１−３０７４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体記憶装置が携帯端末等にも搭載されるようになり、半導体記憶装置の駆動電圧（電源電圧）の低電圧化が求められており、駆動電圧の低電圧化に伴い参照電位も低下しつつある。つまり、参照電位が、徐々に、センスアンプを構成するＮチャネルＭＯＳトランジスタＮｃｈＴｒの閾値電圧Ｖｔに近づきつつある。
【０００７】
そのため、特に低電位Ｌのデータを保持しているメモリセルからの読出しに基づいて変化したビット線間の電位差をセンスアンプで増幅する際に、先行して駆動させるこのＮチャネルＭＯＳトランジスタＮｃｈＴｒのゲート・ソース間電位差Ｖｇｓおよびドレインソース間電位差Ｖｄｓ自体が小さくなり、ＮチャネルＭＯＳトランジスタＮｃｈＴｒのドレインソース間電流Ｉｄｓが減少しており、ビット線間の電位差をセンスアンプで増幅するのに十分なセンスマージンを確保するのが難しくなってきている。
【０００８】
この問題に対して、ＮチャネルＭＯＳトランジスタＮｃｈＴｒの閾値電圧Ｖｔを低下させる手段が考えられるが、この場合、アクティブスタンバイ時のチャネル間リーク電流が増加する方向となるため、オフ電流Ｉｏｆｆの増加が懸念される。
【０００９】
また、特許文献１に記載の技術は、参照電位の調整のために補助セルアレイを設けたり、または、予備ワード線を設けたりする必要があり、回路およびレイアウトの規模が大きくなったり、制御が複雑になることが懸念される。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の半導体記憶装置は、
互いに相補なビット線間の電位差を増幅するセンスアンプを備え、
アドレス入力によりワード線が活性化し、メモリセルに保持されているデータに応じて前記相補なビット線の一方のビット線の電位が変化した後、前記センスアンプが活性化される前に前記相補なビット線の電位を共に上昇させる電位上昇手段を備えることを特徴とする。
【発明の効果】
【００１１】
この様に、互いに相補なビット線間の電位差を増幅するセンスアンプを備えており、メモリセルに保持されているデータに応じて相補なビット線の一方のビット線の電位が変化した後、センスアンプが活性化される前に相補なビット線の電位を共に上昇させる電位上昇手段を備えている。
【００１２】
そのため、メモリセルからのデータの読み出しに基づくビット線間電位差の増幅時に、センスアンプを構成するＮチャネルＭＯＳトランジスタＮｃｈＴｒのゲート・ソース間電位Ｖｇｓおよびドレインソース間電位Ｖｄｓが大きくなり、ＮチャネルＭＯＳトランジスタＮｃｈＴｒのドレインソース間電流Ｉｄｓが増加するため、ＮチャネルＭＯＳトランジスタＮｃｈＴｒの閾値電圧Ｖｔを低下させなくても十分なセンスマージンを確保することが出来る。
【００１３】
本発明は、従来より半導体記憶装置が備えているダミーワード線を用いて構成することが可能であり、大幅なハードウェアの追加を必要とせず効果的にセンスマージンの拡大を図れるものである。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を実施するための最良の形態について図面を参照して説明する。
【００１５】
（第１の実施形態）
図１は、本発明の半導体記憶装置の第１の実施形態の構成を示すブロック図である。
【００１６】
なお、図１におけるアレイ３０ａには、本来、多数の本ワード線３ａと一端が夫々センスアンプ１に接続される多数のビット線ＢＬＢ２ａとが格子状に配置され、その交点にはデータを記憶するメモリセルが設けられる。また、アレイ３０ｂにも、多数の本ワード線３ｂと一端が夫々センスアンプ１に接続される多数のビット線ＢＬＴ２ｂとが格子状に配置され、その交点にはデータを記憶するメモリセルが設けられる。しかし、図１ではセンスアンプを１つのみ表し、その両側に配置されるアレイ３０ａ及び３０ｂの構成についても、本ワード線１本と、センスアンプに一端が接続されるビット線１本で代表させている。
【００１７】
図１に示すように、本実施形態の半導体記憶装置においては、センスアンプ１にビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂが接続されており、ビット線ＢＬＢ２ａと交差するように本ワード線３ａが配置され、ビット線ＢＬＴ２ｂと交差するように本ワード線３ｂが配置されている。また、ビット線ＢＬＢ２ａと本ワード線３ａの交点にはメモリセル４ａが設けられ、ビット線ＢＬＴ２ｂと本ワード線３ｂの交点にメモリセル４ｂが設けられている。さらに、本ワード線３ａと並行してダミーワード線５ａ，５ｂが配置され、本ワード線３ｂと並行してダミーワード線５ｃ，５ｄが配置されている。また、ビット線ＢＬＢ２ａと、本ワード線３ａと、メモリセル４ａと、ダミーワード線５ａ，５ｂとによりアレイ３０ａが構成され、ビット線ＢＬＴ２ｂと、本ワード線３ｂと、メモリセル４ｂと、ダミーワード線５ｃ，５ｄとによりアレイ３０ｂが構成されている。また、ダミーワード線５ａ〜５ｄはダミーワード線駆動部６に接続されており、本ワード線３ａ，３ｂは行デコーダ３５ａ，３５ｂの一部を構成する本ワード線駆動部７ａ，７ｂに接続されている。また、ダミーワード線駆動部６には、本ワード線駆動部７ａ，７ｂと同様に、外部から供給された電源電圧ＶＤＤ（例えば１．５Ｖ）を昇圧電源９で昇圧した昇圧電位ＶＰＰ（例えば２．６Ｖ）が供給されている。そして制御信号８によりダミーワード線駆動部６が活性化されると、その昇圧電源９で昇圧した昇圧電位ＶＰＰをダミーワード線５ａ〜５ｄに供給する。
【００１８】
なお、本発明におけるビット線の電位上昇手段は、ダミーワード線駆動部６とダミーワード線５ａ〜５ｄとを含んで構成される。
【００１９】
また、ダミーワード線５ａ〜５ｄは、センスアンプ１と本ワード線３ａ，３ｂとの間に配置されている。これは、アレイ３０ａ，３０ｂのセンスアンプ１と接する側のアレイ端、つまりビット線ＢＬＢ２ａ、ビット線ＢＬＴ２ｂがセンスアンプ１に接続される位置に隣接する領域では、セルアレイの繰り返しが途切れる為、露光装置等の形状に対する粗密の影響によりワード線やコンタクト等の形状が崩れ易い。その対策として、アレイ端に本ワード線の形状確保用のダミーワード線５ａ〜５ｄを配置することで、本ワード線３ａ，３ｂに形状不良が生じるのを防ぐためである。通常、アレイ端にはこの様なダミーワード線が２〜４本程度配置される。
【００２０】
ビット線ＢＬＢ２ａとビット線ＢＬＴ２ｂとは、互いに相補を成すビット線対を構成している。ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂは、メモリセル４ａ，４ｂからのデータ読出し前に参照電位ＶＢＬＰ（例えば、０．５５Ｖ）にプリチャージされる。
【００２１】
メモリセル４ａ，４ｂは、‘１’もしくは‘０’に対応するデータを記憶するために、それらに対応付けられた高電位Ｈもしくは低電位Ｌを保持する。
【００２２】
本ワード線駆動部７ａ，７ｂは、メモリセル４ａ，４ｂからのデータの読出しの際に対応する本ワード線３ａ，３ｂを駆動し、対応するメモリセル４ａ，４ｂに保持されている電位に基づいてビット線ＢＬＢ２ａ又はビット線ＢＬＴ２ｂの電位を変化させる。
【００２３】
ダミーワード線５ａとビット線ＢＬＢ２ａとの間には寄生容量（静電容量）２０ａが存在し、ダミーワード線５ｂとビット線ＢＬＢ２ａとの間には寄生容量（静電容量）２０ｂが存在している。また、ダミーワード線５ｃとビット線ＢＬＴ２ｂとの間には寄生容量（静電容量）２０ｃが存在し、ダミーワード線５ｄとビット線ＢＬＴ２ｂとの間には寄生容量（静電容量）２０ｄが存在している。なお、これらダミーワード線とビット線との間に容量素子を設けてキャパシタ２０ａ〜２０ｄとしても良い。また、ダミーワード線駆動部６が活性化される前の非駆動時においては、ダミーワード線５ａ〜５ｄの電位は低レベル電位の０Ｖ或いは負電圧（例えば、−０．４Ｖ）とされている。そして、本ワード線駆動部７ａ（又は７ｂ）には、外部から供給された電源電圧ＶＤＤ（例えば１．５Ｖ）を昇圧電源９で昇圧した昇圧電位ＶＰＰが供給されている。
【００２４】
アドレスが入力されて行デコーダ３５ａにより本ワード線駆動部７ａ（又は７ｂ）が本ワード線３ａ（又は３ｂ）を高レベル電位Ｈ（例えば、ＶＰＰ：２．６Ｖ）とし、メモリセル４ａ（又はメモリセル４ｂ）からのデータの読み出しによりビット線ＢＬＢ２ａ（又はビット線ＢＬＴ２ｂ）の電位が変化する。一般的には、続いて、センスアンプ１のＮチャネルＭＯＳトランジスタソース電位ＳＡＮ及びＰチャネルＭＯＳトランジスタソース電位ＳＡＰが印加されてセンスアンプ１が活性化される。しかし、ここでは、センスアンプ１が活性化されてビット線ＢＬＢ２ａとビット線ＢＬＴ２ｂとの間の電位差の増幅が開始される前に、制御信号８によりダミーワード線駆動部６が活性化され、ダミーワード線駆動部６はダミーワード線５ａ〜５ｄを同時に駆動し、それらの電位を低レベル電位である０Ｖから高レベル電位ＶＰＰ（例えば、２．６Ｖ）に引き上げる。これにより、ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂの電位が、寄生容量２０ａ〜２０ｄを介した容量性カップリングにより互いにほぼ同じ値分引き上げられる。つまり、各ビット線の電位変化はほぼ同じとなる。
【００２５】
ここで、アクティブコマンドと共にアドレス（ロウアドレス）が入力され、ロウアドレス系が活性化されてから所定の遅延時間後に、上記制御信号８が、例えば低レベル電位から高レベル電位（ＶＤＤレベル）に変化することで、ダミーワード線駆動部６が活性化される。
【００２６】
なお、本実施形態においては、１つのダミーワード線駆動部６が、ダミーワード線５ａ〜５ｄを全て駆動している。しかし、複数のダミーワード線駆動部６で駆動してもよい。この場合、ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂの電位を期待する程度に十分引き上げることが出来るように、アレイ３０ａのビット線ＢＬＢ２ａに交差するダミーワード線の本数と、アレイ３０ｂのビット線ＢＬＴ２ｂに交差するダミーワード線の本数とを同数となる条件で調整し、複数のダミーワード線駆動部６を準備して駆動してもよい。
【００２７】
また、アレイ３０ａとアレイ３０ｂとで同数のダミーワード線本数とし、アレイ３０ａのダミーワード線とアレイ３０ｂのダミーワード線とを、夫々別個のダミーワード線駆動部６により駆動する構成としてもよい。
【００２８】
さらに、各アレイにおいて、同数本のダミーワード線ずつ複数組に分け、各組毎にダミーワード線駆動部６を準備して駆動する構成としてもよい。
【００２９】
図１のように、センスアンプ１は、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂと、ＰチャネルＭＯＳトランジスタＰｃｈＴｒ１２ａ，１２ｂとを備えて構成されている。ダミーワード線駆動部６によりビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂの電位が引き上げられた後、センスアンプ１のＮチャネルＭＯＳトランジスタソース電位ＳＡＮが先行して印加され、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂが活性化され増幅を開始する。そして、その所定時間後にＰチャネルＭＯＳトランジスタソース電位ＳＡＰが印加され、ＰチャネルＭＯＳトランジスタＰｃｈＴｒ１２ａ，１２ｂが活性化されてセンスアンプ１全体が活性化される。これにより、メモリセル４ａ，４ｂからのデータの読出しにより生じたビット線ＢＬＢ２ａとビット線ＢＬＴ２ｂとの間の電位差を増幅する。
【００３０】
具体的には、データ読み出しが行われると、メモリセルに保持されていた高電位Ｈまたは低電位Ｌに基づいてビット線ＢＬＢ２ａ又はビット線ＢＬＴ２ｂに僅かな電位変化（プリチャージ電位である参照電位ＶＢＬＰからＳＡＰ側又はＳＡＮ側のいずれかへ変化）が生じ、この電位変化をセンスアンプ１の活性化により増幅する。そして、最終的に、メモリセル４ａ，４ｂからの読み出しデータに応じて、ビット線ＢＬＢ２ａ及びビット線ＢＬＴ２ｂの一方の電位はＰチャネルＭＯＳトランジスタソース電位ＳＡＰまで増幅され、その他方の電位はＮチャネルＭＯＳトランジスタソース電位ＳＡＮまで増幅される。その結果、ビット線ＢＬＢ２ａとビット線ＢＬＴ２ｂとのビット線間の電位差は、ＳＡＰ−ＳＡＮの値まで増幅されている。  以下に、本実施形態の半導体記憶装置の動作について説明する。
【００３１】
図２は、図１に示した半導体記憶装置の動作を説明する図である。なお、図２においては、横軸は経過時間を、縦軸はダミーワード線５ａ〜５ｄやビット線ＢＬＢ２ａ、ビット線ＢＬＴ２ｂ等の電位をそれぞれ示している。
【００３２】
ここでは、図１に示したメモリセル４ａに低電位Ｌが保持されている状態において、メモリセル４ａからデータを読み出す場合の本実施形態の半導体記憶装置の動作について説明する。
【００３３】
図２に示すように、ビット線ＢＬＢ２ａ、ビット線ＢＬＴ２ｂが参照電位ＶＢＬＰ（例えば、０．５５Ｖ）にプリチャージされている状態において、入力されたアドレス（ロウアドレス）に基づいてタイミングＴ０でロウアドレス系が活性化され、行デコーダ３５ａにより本ワード線駆動部７ａが本ワード線３ａを高レベル電位Ｈとする。これにより、メモリセル４ａからビット線ＢＬＢ２ａにデータの読出しが行われてビット線ＢＬＢ２ａの電位が低下し、ビット線ＢＬＴ２ｂとの間に電位差が生じる。
【００３４】
なお、本ワード線３ａの高レベル電位Ｈは、前記したように電源電圧ＶＤＤを昇圧したＶＰＰ（例えば、２．６Ｖ）のレベルとしても良いし、電源電圧ＶＤＤ（例えば、１．５Ｖ）そのものレベルとしても良い。
【００３５】
ロウアドレス系が活性化してビット線間に電位差が生じた後、タイミングＴ１で、制御信号８を、例えば低レベル電位（０Ｖ）から高レベル電位（ＶＤＤ:例えば１．５Ｖ）に変化させることで、ダミーワード線駆動部６を活性化する。活性化されたダミーワード線駆動部６が、ダミーワード線５ａ〜５ｄを駆動し、ダミーワード線５ａ〜５ｄの電位を低レベル電位の０Ｖから昇圧電源９の出力である昇圧電位ＶＰＰ（例えば、２．６Ｖ）の高レベル電位に引き上げる。
【００３６】
このとき、寄生容量２０ａ〜２０ｄを介したダミーワード線５ａ〜５ｄとの容量性カップリングにより、ビット線ＢＬＢ２ａ及びビット線ＢＬＴ２ｂの電位がタイミングＴ１以前の電位よりも高電位に引き上げられる。なお、図２に示すように、このとき、ビット線ＢＬＢ２ａ、ビット線ＢＬＴ２ｂに対してそれぞれ同数のダミーワード線５ａ〜５ｄの電位が同時に高レベル電位に引き上げられるため、ビット線ＢＬＢ２ａ及びビット線ＢＬＴ２ｂの電位は互いにほぼ同じ値分引き上げられる。
【００３７】
次に、センスアンプ１において、ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂの電位が引き上げられた後のタイミングＴ２でＮチャネルＭＯＳトランジスタソース電位ＳＡＮが印加され（例えば、０Ｖ）、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂが活性化される。このとき、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａのソース電位はＮチャネルＭＯＳトランジスタソース電位ＳＡＮに、ゲート電位はビット線ＢＬＴ２ｂの電位に、ドレイン電位はビット線ＢＬＢ２ａの電位になる。また、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ｂのソース電位はＮチャネルＭＯＳトランジスタソース電位ＳＡＮに、ゲート電位はビット線ＢＬＢ２ａの電位に、ドレイン電位はビット線ＢＬＴ２ｂの電位になる。
【００３８】
そのため、ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂの電位の引き上げを行わない場合と比較して、容量性カップリングにより引き上げられた値分だけＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂのゲート・ソース間電位差Ｖｇｓおよびドレインソース間電位差Ｖｄｓが大きくなり、ドレインソース間電流Ｉｄｓを増加することが出来る。
【００３９】
なお、図２においては、ダミーワード線５ａ〜５ｄの高レベル電位として、電源電圧ＶＤＤ（例えば、１．５Ｖ）を昇圧電源９により昇圧した昇圧電位ＶＰＰ（例えば、２．６Ｖ）を使用している。ダミーワード線５ａ〜５ｄの高レベル電位として昇圧電位ＶＰＰを使用する場合、電源電圧ＶＤＤからの変換効率により消費電流が大きくなりやすいため、昇圧電源９を取り除き、電源電圧ＶＤＤをそのまま高レベル電位として使用しても良い。この場合、昇圧電位ＶＰＰを使用する場合よりも容量性カップリングによるビット線電位の引き上げ効果が小さくなる可能性があるため、配置するダミーワード線の本数を増やし、ダミーワード線駆動部６が駆動するダミーワード線の本数を増やす手段もある。
【００４０】
なお、図２には図示していないが、ＮチャネルＭＯＳトランジスタソース電位ＳＡＮが印加されてセンスアンプ１のＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂが活性化されて増幅を開始した後、ＰチャネルＭＯＳトランジスタソース電位ＳＡＰが印加されてセンスアンプ１のＰチャネルＭＯＳトランジスタＰｃｈＴｒ１２ａ，１２ｂが活性化される。これにより、ＰチャネルＭＯＳトランジスタＰｃｈＴｒ１２ａ，１２ｂによる増幅も開始されることになる。
【００４１】
上述したように、本実施形態の半導体記憶装置においては、ダミーワード線駆動部６は、メモリセルからのデータ読出しにより生じたビット線ＢＬＢ２ａとビット線ＢＬＴ２ｂとの間の電位差をセンスアンプ１で増幅する前に、ダミーワード線５ａ〜５ｄを駆動することで、ビット線ＢＬＢ２ａ、ビット線ＢＬＴ２ｂの電位を互いにほぼ同じ値分だけ引き上げることができる。
【００４２】
そのため、ＮチャネルＭＯＳトランジスタソース電位ＳＡＮが印加されてセンスアンプ１を構成するＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂが活性化して増幅を開始する際に、これらＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂのゲート・ソース間電位Ｖｇｓおよびドレインソース間電位Ｖｄｓが大きくなり、ＮチャネルＭＯＳトランジスタＮｃｈＴｒ１１ａ，１１ｂのドレインソース間電流Ｉｄｓが増加する。これにより、センスアンプ１を構成するＰチャネルＭＯＳトランジスタＰｃｈＴｒ１２ａ，１２ｂが増幅を開始する時に、これらＰチャネルＭＯＳトランジスタのうち少なくとも一方のＰチャネルＭＯＳトランジスタのゲート・ソース間電位Ｖｇｓが、これら２つのＰチャネルＭＯＳトランジスタ間の閾値電圧Ｖｔのアンバランス以上の値に達することが容易となる。
【００４３】
このため、ＮチャネルＭＯＳトランジスタＮｃｈＴｒの閾値電圧Ｖｔを低下させなくても十分なセンスマージンを確保することが出来る。
【００４４】
（第２の実施形態）
本発明の半導体記憶装置の第２の実施形態は、第１の実施形態と比較して、本ワード線とダミーワード線の配置が異なる。
【００４５】
図３は、本発明の半導体記憶装置の第２の実施形態の構成を示すブロック図である。
【００４６】
図３に示すように、本実施形態の半導体記憶装置においては、センスアンプ１にビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂが接続されており、ビット線ＢＬＢ２ａと交差するように本ワード線３ｃ〜３ｆが配置され、ビット線ＢＬＢ２ｂと交差するように本ワード線３ｇ〜３ｊが配置されている。また、ビット線ＢＬＢ２ａと本ワード線３ｃ〜３ｆの交点にはそれぞれメモリセル４ｃ〜４ｆが設けられ、ビット線ＢＬＴ２ｂと本ワード線３ｇ〜３ｊの交点にはそれぞれメモリセル４ｇ〜４ｊが設けられている。また、本ワード線３ｃ〜３ｆと並行してダミーワード線５ｅ，５ｆが配置され、本ワード線３ｇ〜３ｊと並行してダミーワード線５ｇ，５ｈが配置されている。また、ビット線ＢＬＢ２ａと、本ワード線３ｃ〜３ｆと、メモリセル４ｃ〜４ｆと、ダミーワード線５ｅ，５ｆとを備えてアレイ３０ｃが構成され、ビット線ＢＬＴ２ｂと、本ワード線３ｇ〜３ｊと、メモリセル４ｇ〜４ｊと、ダミーワード線５ｇ，５ｈとを備えてアレイ３０ｄが構成されている。また、ダミーワード線５ｅ〜５ｈはダミーワード線駆動部６に接続されており、本ワード線３ｃ〜３ｊは行デコーダ３５ｃ，３５ｄの一部を構成する本ワード線駆動部７ｃ〜７ｊに夫々接続されている。また、本ワード線駆動部７ｃ〜７ｊと同様に、ダミーワード線駆動部６には、外部から供給された電源電圧ＶＤＤ（例えば、１．５Ｖ）を昇圧電源９で昇圧した昇圧電位ＶＰＰ（例えば、２．６Ｖ）が供給されている。そして制御信号８によりダミーワード線駆動部６が活性化されると、その昇圧電源９で昇圧した昇圧電位ＶＰＰをダミーワード線５ａ〜５ｄに供給する。
【００４７】
なお、本実施形態の半導体記憶装置においては、アレイ３０ｃ，３０ｄ内において本ワード線３ｃ〜３ｊ及びダミーワード線５ｅ〜５ｈをビット線方向に等間隔に配置することで、アレイ３０ｃ，３０ｄ内の粗密を無くし規則性を維持している。特に、２本の本ワード線３ｃ、３ｄ（３ｇ、３ｈ）と１本のダミーワード線５ｅ（５ｇ）を一組とし、２本の本ワード線３ｅ、３ｆ（３ｉ、３ｊ）と１本のダミーワード線５ｆ（５ｈ）を他の一組としてビット線方向に等間隔で配置する本実施形態の構成は、６Ｆ２セル（本例ではワード線方向が３Ｆピッチ、ビット線方向が２Ｆピッチ）の設計ルールにおいてアレイ３０ｃ，３０ｄ内の粗密を無くし規則性を維持するのに適している。また、本実施形態においては、２本の本ワード線と１本のダミーワード線を一組としてビット線方向に等間隔で配置している。しかし、ビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂに対して同数の本ワード線と同数のダミーワード線が配置されていれば、アレイ３０ｃ，３０ｄの各アレイに等間隔で配置される本ワード線の本数およびダミーワード線の本数は任意の本数でよい。
【００４８】
各構成要素の動作については、図１に示した第１の実施形態の半導体記憶装置の同様の構成要素と同じであるため説明を割愛する。
【００４９】
図４は、図３に示した半導体記憶装置の変形例の構成を示すブロック図である。
【００５０】
図４に示すように、本変形例の半導体記憶装置においては、センスアンプ１にビット線ＢＬＢ２ａおよびビット線ＢＬＴ２ｂが接続されており、ビット線ＢＬＢ２ａと交差するように本ワード線３ｃ〜３ｆが配置され、ビット線ＢＬＢ２ｂと交差するように本ワード線３ｇ〜３ｊが配置されている。また、ビット線ＢＬＢ２ａと本ワード線３ｃ〜３ｆの交点にはそれぞれメモリセル４ｃ〜４ｆが設けられ、ビット線ＢＬＴ２ｂと本ワード線３ｇ〜３ｊの交点にはそれぞれメモリセル４ｇ〜４ｊが設けられている。また、本ワード線３ｃ〜３ｆと並行してダミーワード線５ａ，５ｂ，５ｅ，５ｆが配置され、本ワード線３ｇ〜３ｊと並行してダミーワード線５ｃ，５ｄ，５ｇ，５ｈが配置されている。また、ビット線ＢＬＢ２ａと、本ワード線３ｃ〜３ｆと、メモリセル４ｃ〜４ｆと、ダミーワード線５ａ，５ｂ，５ｅ，５ｆとを備えてアレイ３０ｅが構成され、ビット線ＢＬＴ２ｂと、本ワード線３ｇ〜３ｊと、メモリセル４ｇ〜４ｊと、ダミーワード線５ｃ，５ｄ，５ｇ，５ｈとを備えてアレイ３０ｆが構成されている。また、ダミーワード線５ａ〜５ｈはダミーワード線駆動部６に接続されており、本ワード線３ｃ〜３ｊは行デコーダ３５ｅ，３５ｆの一部を構成する本ワード線駆動部７ｃ〜７ｊに夫々接続されている。また、本ワード線駆動部７ｃ〜７ｊと同様に、ダミーワード線駆動部６には、外部から供給された電源電圧ＶＤＤ（例えば、１．５Ｖ）を昇圧電源９で昇圧した昇圧電位ＶＰＰ（例えば、２．６Ｖ）が供給されている。制御信号８によりダミーワード線駆動部６が活性化されると、その昇圧電位ＶＰＰをダミーワード線５ａ〜５ｈに供給する。
【００５１】
なお、本変形例においては、図３に示した半導体記憶装置と比較して、図１に示した第１の実施形態の半導体記憶装置と同様にアレイ３０ｅ，３０ｆのセンスアンプ１側のアレイ端にダミーワード線５ａ〜５ｄを配置している点が異なる。この様にすることで、アレイ端での本ワード線３ｃ〜３ｊの形状不良を防ぎつつ、アレイ３０ｅ，３０ｆ内の粗密を無くし規則性を維持することができる。
【００５２】
（第３の実施形態）
本発明の半導体記憶装置の第３の実施形態は、第１、第２の実施形態と比較して、ビット線とダミーワード線の間に大きな静電容量（キャパシタとも言う）を得るためにダミーワード線に隣接してビットコンタクトを設ける点が異なる。
【００５３】
図５は、本発明の半導体記憶装置の第３の実施形態の構成を示す図である。図５（ａ）は半導体記憶装置のアレイ３０ｇの上面図を示しており、図５（ｂ）は図５（ａ）のビット線上での断面図を示している。なお、図５（ａ）（ｂ）においては、作図の都合上、各センスアンプ１に接続されるビット線対の一方のビット線２ｃを含むアレイ３０ｇのみを記載し、他方のビット線を含むアレイや本ワード線駆動部、ダミーワード線駆動部、昇圧電源等を省略している。
【００５４】
図５（ａ）に示すように、本実施形態の半導体記憶装置においては、アレイ３０ｇのセンスアンプ１側のアレイ端からビット線の延在方向に対して、４本のダミーワード線５ｊ〜５ｍと、２本の本ワード線３ｋ，３ｌと、ダミーワード線５ｉと、が等間隔で配置されている。また、２本の本ワード線３ｋ，３ｌの間にビットコンタクト４０ａが設けられ、更に、ビット線とダミーワード線の間に大きな静電容量を得るため、アレイ端に配置された互いに隣接する２本のダミーワード線５ｋ，５ｌの間にビットコンタクト４０ｂが設けられている。
【００５５】
図６は、図５（ｂ）に示したＡ部の拡大図である。
【００５６】
図６に示すように、ビット線２ｃとビットコンタクト４０ｂとが直接接続されて電気的な導通が取られており、また、ビットコンタクト４０ｂとその両隣のダミーワード線５ｋ，５ｌとが絶縁膜５０ａ，５０ｂを介して静電容量を形成している。この様にビットコンタクト４０ｂを設けることにより、ダミーワード線５ｋ，５ｌとビット線２ｃとの間の間隔よりも、ダミーワード線５ｋ，５ｌとビットコンタクト４０ｂとの間隔の方が短くなる。それによりダミーワード線５ｋ，５ｌとビット線２ｃとの間で得られる静電容量（寄生容量）２０ｉ，２０ｊよりも大きな静電容量２０ｋ，２０ｌをダミーワード線５ｋ，５ｌとビットコンタクト４０ｂとの間で得ることができる。
【００５７】
この構成において、図２のビット線間に電位差が生じたタイミングＴ１で制御信号８によりダミーワード線駆動部６を活性化して電源電圧ＶＤＤを昇圧電源９で昇圧した昇圧電位ＶＰＰ（例えば、２．６Ｖ）をダミーワード線５ｉ〜５ｍに供給し、ダミーワード線５ｉ〜５ｍの電位を低レベル電位の０Ｖから高レベル電位ＶＰＰに引き上げる。このとき、大きな静電容量２０ｋ、２０ｌを介したダミーワード線５ｋ〜５ｌとの容量性カップリングにより、効果的にビット線２ｃの電位がタイミングＴ１以前の電位よりも高電位に引き上げられる。このように、ダミーワード線５ｋ，５ｌを駆動した際に、ダミーワード線５ｋ，５ｌとビットコンタクト４０ｂとの間で大きな容量性カップリングの効果を得ることができ、ビットコンタクト４０ｂを設けない場合よりもビット線２ｃの電位をより高い電位に引き上げることができる。
【００５８】
なお、図６においては、大きな静電容量２０ｋ，２０ｌを得るため、ビットコンタクト４０ｂとダミーワード線５ｋ，５ｌの夫々に、絶縁膜５０ａ、５０ｂを介して対向する凸部を設けている。しかしながら、ビットコンタクト４０ｂ又はダミーワード線５ｋ，５ｌのいずれか一方のみに凸部を設けても良いし、凸部を設けなくても良い。ビットコンタクト４０ｂとダミーワード線５ｋ，５ｌとの間隔は、製造プロセスに依存する最小設計寸法およびダミーワード線の駆動電位（高レベル電位）等を考慮しながら、ビット線の電位引き上げ値が所望の値となるように調節すれば良い。
【００５９】
また、本実施形態においては、ビットコンタクト４０ｂをアレイ３０ｇのセンスアンプ１側のアレイ端に配置されるダミーワード線５ｋ，５ｌの間に配置しているが、これは、ビットコンタクト４０ｂをセンスアンプ１に近い位置に配置したほうが、より大きなビット線２ｃの電位の引き上げ効果が期待できるためである。
【００６０】
なお、図１に示した第１の実施形態の半導体記憶装置においても、本実施形態のようにアレイ端に配置されたダミーワード線５ａ、５ｂおよびダミーワード線５ｃ，５ｄの間にビットコンタクトを設けることで同様の効果を得ることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体記憶装置の第１の実施形態の構成を示すブロック図である。
【図２】図１に示した半導体記憶装置の動作を説明する図である。
【図３】本発明の半導体記憶装置の第２の実地形態の構成を示すブロック図である。
【図４】図３に示した半導体記憶装置の変形例の構成を示すブロック図である。
【図５】本発明の半導体記憶装置の第３の実施形態の構成を示す図である。
【図６】図５（ｂ）に示したＡ部の拡大図である。
【符号の説明】
【００６２】
１    センスアンプ
２ａ〜２ｃ    ビット線
３ａ〜３ｌ    本ワード線
４ａ〜４ｊ    メモリセル
５ａ〜５ｍ    ダミーワード線
６    ビット線駆動部
７ａ〜７ｊ    本ワード線駆動部
８    制御信号
９    昇圧電源
１１ａ，１１ｂ    ＮチャネルトランジスタＮｃｈＴｒ
１２ａ，１２ｂ    ＰチャネルトランジスタＰｃｈＴｒ
２０ａ〜２０ｌ    静電容量（キャパシタ）
３０ａ〜３０ｇ    アレイ
３５ａ〜３５ｆ    行デコーダ
４０ａ，４０ｂ    ビットコンタクト
５０ａ，５０ｂ    絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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