(57)【要約】【課題】ソース電極およびドレイン電極のn+層領域と２DEGチャネルとの接触抵抗を低減したヘテロ接合電界効果トランジスタを提供する。【解決手段】基板上に設けられた電子走行層と、電子走行層の上に設けられた電子供給層と、ソース電極およびドレイン電極のそれぞれに対応して電子供給層に設けられたトレンチと、を有し、トレンチの底面が電子走行層と電子供給層の界面であるヘテロ接合から所定の距離だけ離れている構成である。【選択図】図２
2010135399.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた電子走行層と、
前記電子走行層の上に設けられた電子供給層と、
ソース電極およびドレイン電極のそれぞれに対応して前記電子供給層に設けられたトレンチと、を有し、
前記トレンチの底面が、前記電子走行層と前記電子供給層の界面であるヘテロ接合から所定の距離だけ離れている、ヘテロ接合電界効果トランジスタ。
【請求項２】
前記トレンチの底面と前記ヘテロ接合との距離が５ｎｍから３０ｎｍの範囲である、請求項１項記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記トレンチの底面に接する第１の拡散層が設けられた請求項１または２記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記トレンチの底面および側面に接する第１の拡散層が設けられた請求項３記載のヘテロ接合電界効果トランジスタ。
【請求項５】
前記第１の拡散層の厚さが前記トレンチから１０ｎｍ以上１００ｎｍ未満である請求項３または４記載のヘテロ接合電界効果トランジスタ。
【請求項６】
前記トレンチの底面から前記基板方向への厚さが前記第１の拡散層よりも厚く、該基板の上面に平行な面におけるパターンの面積が前記拡散層よりも小さい第２の拡散層が設けられた、請求項３から５のいずれか１項記載のヘテロ接合電界効果トランジスタ。
【請求項７】
シリコンを含み、前記第１の拡散層を形成するための拡散源が前記トレンチの底面に接して設けられ、該拡散源の上に金属材料が設けられ、
前記ソース電極および前記ドレイン電極は、前記金属材料および前記シリコンによるシリサイド電極を含むオーミック電極である、請求項３から６のいずれか１項記載のヘテロ接合電界効果トランジスタ。
【請求項８】
基板上に電子走行層および電子供給層を順に形成し、
ソース電極およびドレイン電極のそれぞれに対応する領域の前記電子供給層に、底面が前記電子走行層の上面よりも所定の距離に位置するトレンチを形成し、
前記トレンチの少なくとも底面から不純物を拡散するための拡散源を該トレンチ内に形成し、
前記拡散源から前記不純物を前記電子走行層と前記電子供給層の界面であるヘテロ接合に達するまで拡散させる熱処理を行う、ヘテロ接合電界効果トランジスタの製造方法。
【請求項９】
前記所定の距離が５ｎｍから３０ｎｍの範囲である、請求項８記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１０】
前記基板上に前記電子走行層および前記電子供給層を順に形成した後、前記トレンチを形成する前に、前記基板の上面に平行な面において該トレンチの断面よりも小さい面積で前記ソース電極およびドレイン電極のそれぞれに対応する領域の前記電子走行層に達する深さまでイオン注入により不純物を導入し、
前記イオン注入により導入した不純物を拡散するための熱処理を行う、請求項８または９記載のヘテロ接合電界効果トランジスタの製造方法。
【請求項１１】
前記拡散源がシリコンを含み、
前記トレンチ内の前記拡散源の少なくとも一部の上に金属材料を形成し、
前記金属材料および前記シリコンによるシリサイド電極を含むオーミック電極を前記ソース電極および前記ドレイン電極として形成するための熱処理を行う、請求項８から１０のいずれか１項記載のヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ヘテロ接合電界効果トランジスタ(High Electron Mobility Transistor: HEMT)およびその製造方法に関する。
【背景技術】
【０００２】
GaN系のヘテロ接合電界効果トランジスタでは、オン抵抗やアクセス抵抗低減のために、オーミック電極下の半導体(AlGaN/GaNなど)にSiを代表とするドーパントをイオン注入して選択的にn+層を形成することが試みられている。以下では、イオン注入による方法に限らず、ｎ型導電性不純物拡散層を単に「n+層」または「n+導電層」と称する。
【０００３】
図１１はヘテロ接合電界効果トランジスタの構造の一例を示す断面図である。図１１は、AlGaN/GaNヘテロ接合電界効果トランジスタの場合である。
【０００４】
図１１に示すように、基板となるBuffer Layer１００上に、電子走行層となるＧａＮ層１０２と、電子供給層となるＡｌＧａＮ層１０４とが順に積層して形成されている。ＡｌＧａＮ層１０４の上面には、ゲート電極１１６と、オーミック電極のソース電極１１２およびドレイン電極１１４とが形成されている。ソース電極１１２およびドレイン電極１１４のそれぞれの領域におけるＧａＮ層１０２の上面近傍には、イオン注入により形成された注入n+層１０６が設けられている。また、ＧａＮ層１０２の上面近傍に２DEG（two Dimensional Electron Gas）チャネル１０５が形成される。
【０００５】
図１１に示すように、GaN系ヘテロ接合電界効果トランジスタは、オン抵抗やアクセス抵抗の低減のために、オーミック電極下の半導体(AlGaN/GaNなど)にSiを代表とするドーパントをイオン注入し、選択的にn+層を形成することが試みられている。
【０００６】
特許文献１には、n+層を形成する方法の一例が開示されている。
【特許文献１】特開２００６−８６３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１１に示す楕円で囲む部位では、形成されたn+層と２DEGとの接続抵抗が高く、その結果、素子のアクセス抵抗を十分に低減できないという問題があることを、本発明の発明者等が明らかにした。このことは、［発明を実施するための最良の形態］で詳細に説明する。その問題は、イオン注入を用いてn+層を形成すると、半導体ヘテロ界面の結晶格子配列がそこに注入されたイオンによって損傷を受け、ヘテロ界面の２DEGチャネルのキャリヤ濃度が著しく低下することが原因であると考えられる。
【０００８】
一方、イオン注入によらず、拡散技術によってn+層を選択的に形成する方法も知られている。ドーパントを拡散によって試料中に導入してn+層を形成する方法では、半導体ヘテロ界面の結晶格子配列は拡散してきたイオンによってほとんど錯乱を受けないメリットがあり、形成されたn+層と２DEGとの接続抵抗はほとんど無視できるレベルになると期待されている。ただし、GaNに代表される窒化物系半導体中の各種ドーパントの拡散係数は、シリコン中やGaAs系中に比較して小さく、ドーパントは試料中にあまり深く拡散できないという欠点がある。
【０００９】
この欠点についての対策を行った方法の一例が特許文献１に開示されている。その文献に開示された方法を図１２および図１３を用いて簡単に説明する。
【００１０】
基板１０１の上にＧａＮ層１０２およびＡｌＧａＮ層１０４を順に積層した試料を準備する。その試料に、半導体ヘテロ接合における２DEGチャネル１０５よりも深い位置に達するトレンチ(溝)構造を形成し、トレンチにポリシリコン膜(アモルファスシリコン膜でもよい)１２０などの拡散源を堆積する。
【００１１】
続いて、拡散アニールを施してポリシリコン膜１２０からドーパントを拡散することにより、図１２に示すように、n+層１２２を形成する。その後、図１２に示すソース領域１２４およびドレイン領域１２６のトレンチ部のそれぞれにソース電極１３２およびドレイン電極１３４のそれぞれを形成する（図１３）。その際、ＡｌＧａＮ層１０４の上にゲート電極１３６を同時に形成してもよい。この方法によれば、窒化物半導体中でドーパントの拡散が遅いことを技術的にカバーできる。
【００１２】
しかし、トレンチを掘った後、拡散によってn+層を形成する上記方法に欠点のあることが、本発明の発明者等が実験を行うことで明らかにした。欠点とは、ドライエッチングなどの方法を用いて、半導体ヘテロ接合における２DEGチャネルよりも深い位置に達するトレンチ構造を形成すると、エッチング・ダメージによって、半導体ヘテロ接合界面のトレンチ端付近(トレンチ端を含め、そこから試料内部に向かって少なくとも数100Åの領域)の結晶配列が乱され、結晶配列が乱れた部位では２DEGチャネルのキャリヤが枯渇し、形成されたn+層と２DEGとの接続抵抗が期待通りには低下しにくいことである。１Å＝０．１ｎｍである。
【００１３】
この場合、その接続抵抗を低減するには、ドーパントが深さ方向に拡散する距離を、ダメージを受けたヘテロ界面の距離より大きくする必要があり、拡散アニール温度を高くする、またはアニール時間を長くする、というプロセスの変更が必要になってしまう。このことは、本デバイスの特性を制御性よく製造する上でも、量産化においても不利をもたらすことは明らかである。
【００１４】
本発明は、上述したような技術が有する問題点を解決するためになされたものであり、ソース電極およびドレイン電極のn+層領域と２DEGチャネルとの接触抵抗を低減したヘテロ接合電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明のヘテロ接合電界効果トランジスタは、
基板上に設けられた電子走行層と、
前記電子走行層の上に設けられた電子供給層と、
ソース電極およびドレイン電極のそれぞれに対応して前記電子供給層に設けられたトレンチと、を有し、
前記トレンチの底面が、前記電子走行層と前記電子供給層の界面であるヘテロ接合から所定の距離だけ離れている構成である。
【００１６】
また、本発明のヘテロ接合電界効果トランジスタの製造方法は、
基板上に電子走行層および電子供給層を順に形成し、
ソース電極およびドレイン電極のそれぞれに対応する領域の前記電子供給層に、底面が前記電子走行層の上面よりも所定の距離に位置するトレンチを形成し、
前記トレンチの少なくとも底面から不純物を拡散するための拡散源を該トレンチ内に形成し、
前記拡散源から前記不純物を前記電子走行層と前記電子供給層の界面であるヘテロ接合に達するまで拡散させる熱処理を行うものである。
【発明の効果】
【００１７】
本発明によれば、ソース電極およびドレイン電極のn+層領域とヘテロ接合における２DEGチャネルとの接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１８】
本発明のヘテロ接合電界効果トランジスタ（HEMT）を作製するためのGaN系材料による多層エピタキシャル膜は、AlGaN/GaNヘテロ接合構造が最も代表的である。この構造では、AlGaN/GaNヘテロ界面には窒化物半導体材料の特徴である分極効果によって、対応するGaAs系のAlGaAs/GaAsヘテロ接合界面の約５倍の1013cm-2台の高いシート電荷濃度Nsのキャリヤが形成され、これを用いたHEMTデバイスは、高い電流値、高い出力電力などの優れた特性が得られる。
【００１９】
上記のHEMT構造にイオン注入して選択的にn+導電層を形成するためには、さまざまなドーパント種が報告されているが、最も有効なものは28Siである。AlGaN層の厚さは通常15〜45nmであり、Al組成は0.15〜0.20が通常用いられる。このプロファイルのAlGaN/GaN- HEMT構造に28Siをイオン注入する場合、通常スルー膜を介してイオン注入するスルー注入が用いられる。注入条件としては、加速エネルギー30〜120keV、ドーズ量1×1014〜3×1015cm-2がデバイスに応用されている通常の値である。イオン注入後は、ドーピングしたイオンを活性化するために、およそ1200℃の活性化アニールを行う。
【００２０】
Al0.15Ga0.85N(45nm厚)/GaNヘテロ接合エピに、膜厚80nmの窒化膜SiNをスルー膜として堆積し、加速エネルギー100keV、ドーズ量1×1015cm-2で28Siをイオン注入し、1200℃、３分の活性化アニールを行った場合を例にして、イオン注入を用いてn+層を形成した際の問題点を説明する。
【００２１】
この構造にTiAlNbAuのメタライズのオーミック電極を形成し、電気特性をホール測定やTLM（Transmission Line Model）法で測定した。その結果、n+層領域でのコンタクト抵抗はRc=0.5Ωmm、シート抵抗は50Ω/□などの特性が得られるが、問題は、n+層領域と２DEGとの接続抵抗であり、測定によると4.0Ωmmと大きくなることがわかった。この接続抵抗は、コンタクト抵抗として加算され、デバイスのアクセス抵抗やオン抵抗を増加させるため、低減することが急務となっている。
【００２２】
課題の欄で述べたように、イオン注入によらず、拡散技術によってn+層を選択的に形成する方法も知られている。その方法の一例が特許文献１に開示されているが、トレンチを掘った後に拡散技術によってn+層を形成する方法にも欠点があることは既に述べたとおりである。以下に、本実施形態のヘテロ接合電界効果トランジスタを説明する。同様な構成については同一の符号を付している。
【００２３】
（第１の実施形態）
本実施形態のヘテロ接合電界効果トランジスタの製造方法を説明する。図１は本実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図であり、図２は製造後のヘテロ接合電界効果トランジスタを示す断面図である。
【００２４】
図１に示すように、基板１０１の上にＧａＮ層１０２およびＡｌＧａＮ層１０４を順に積層した試料を準備する。続いて、その試料に、半導体ヘテロ接合における２DEGチャネル１０５に達しないように浅く、チャネルの近くまで掘ったトレンチを、ソース領域１４およびドレイン領域１６に形成する。トレンチ底面と２DEGチャネル１０５との距離は、その後の熱処理による拡散を考慮して、50Å以上300Å未満が望ましい。トレンチに、拡散源としてポリシリコン膜１２０を堆積する。なお、拡散源としては、ポリシリコン膜１２０に限らず、アモルファスシリコン膜でもその他の膜でもよい。このことは、以下に説明する第２から第５の実施形態についても同様である。
【００２５】
ポリシリコン膜１２０を形成した後、図１に示すように、拡散アニールを施してポリシリコン膜１２０からドーパントをＡｌＧａＮ層１０４およびＧａＮ層１０２に拡散してn+層１２を形成する。n+層１２の厚さは、トレンチ底面と２DEGチャネル１０５との距離（50Å以上300Å未満）に対応して、100Å以上あるのが望ましい。また、課題の欄で述べた数100Åの場合を考えると1000Åあればよい。その後、図２に示すように、トレンチ部にオーミック電極のソース電極２２およびドレイン電極２４を形成し、ＡｌＧａＮ層１０４の上にゲート電極２６を形成する。
【００２６】
本実施形態のヘテロ接合電界効果トランジスタの構造を、図２を参照して説明する。図２に示すように、本実施形態のヘテロ接合電界効果トランジスタは、トレンチの底面がＧａＮ層１０２の上面より所定の距離だけ離れている。拡散源からのドーパントの拡散により形成されるｎ＋層１２は２ＤＥＧチャネル１０５およびＧａＮ層１０２に達している。
【００２７】
本実施形態のヘテロ接合電界効果トランジスタは、ドライエッチングなどの方法を用いてトレンチ構造を形成しても、半導体ヘテロ接合界面のトレンチ底面直下の結晶配列は乱されることがない。そのため、ドーパントの拡散アニール後も２DEGチャネルのキャリヤ密度は保たれ、形成されたn+層と２DEGチャネルとの接続抵抗はほとんど無視できるレベルになる。本実施形態では、拡散技術を改良して活用することで、n+層領域と２DEGチャネルとの接続抵抗を低減できる。
【００２８】
（第２の実施形態）
本実施形態のヘテロ接合電界効果トランジスタの製造方法を説明する。図３は本実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図であり、図４は製造後のヘテロ接合電界効果トランジスタを示す断面図である。
【００２９】
第１の実施形態と同様にして試料にトレンチを形成した後、図３に示すように、ＡｌＧａＮ層１０４の上面と、トレンチの側面と、トレンチの底面のうち一部を除く部位とに、シリコン酸化膜やシリコン窒化膜などの拡散ストッパ層２０を形成する。トレンチの底面はＡｌＧａＮ層１０４であり、少なくともその一部が露出していればよく、底面の全部が露出してもよい。拡散ストッパ層２０は、ドーパントの拡散を防ぐ膜である。図３に示すように、トレンチ部に拡散源となるポリシリコン膜１２０を堆積し、拡散アニールによって試料にn+層１８を形成する。拡散アニールの際、ドーパントは拡散ストッパ層２０によりＡｌＧaＮ層１０４には拡散せず、基板主面に垂直下方のＧａＮ層１０２に拡散する。その後、図４に示すように、トレンチ部にオーミック電極のソース電極２３およびドレイン電極２５を形成し、ＡｌＧａＮ層１０４の上にゲート電極２７を形成する。
【００３０】
本実施形態のヘテロ接合電界効果トランジスタの構造を、図４を参照して説明する。図４に示すように、本実施形態のヘテロ接合電界効果トランジスタは、トレンチの底面がＧａＮ層１０２の上面より所定の距離だけ離れている。拡散源からのドーパントの拡散により形成されるｎ＋層１８は２ＤＥＧチャネル１０５およびＧａＮ層１０２に達している。
【００３１】
本実施形態のヘテロ接合電界効果トランジスタは、ドライエッチングなどの方法を用いてトレンチ構造を形成しても、半導体ヘテロ接合界面のトレンチ底面直下の結晶配列は乱されることがない。そのため、ドーパントの拡散アニール後も２DEGチャネルのキャリヤ密度は保たれ、第１の実施形態と同様に、形成されたn+層と２DEGチャネルとの接続抵抗はほとんど無視できるレベルになる。
【００３２】
また、本実施形態においては、トレンチ側壁方向にドーパントが拡散する効果を極力抑えることができるため、素子が高集積あるいは微細化するに伴って生じるショートチャネル効果を抑えることができる。
【００３３】
（第３の実施形態）
本実施形態のヘテロ接合電界効果トランジスタの製造方法を説明する。図５および図６は本実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図であり、図７は製造後のヘテロ接合電界効果トランジスタを示す断面図である。
【００３４】
第１の実施形態と同様にして試料にトレンチを形成した後、図５に示すように、試料においてソース領域１４およびドレイン領域１６のn+導電層を形成する部位にイオン注入を行い、その後、活性化アニールを行うことによって、注入n+層３０を形成する。続いて、基板主面に平行な面で、注入n+層３０のパターンの面積よりも広いパターンで、第１の実施形態と同様に、半導体ヘテロ接合における２DEGチャネル１０５に達しないように浅く、チャネルの近くまで掘ったトレンチを形成する。トレンチ底面と２DEGチャネル１０５との距離は、50Å以上300Å未満が望ましい。そして、トレンチに、拡散源となるポリシリコン膜１２０を堆積する（図６）。
【００３５】
ポリシリコン膜１２０を形成した後、図６に示すように、拡散アニールを施してポリシリコン膜１２０からドーパントをＡｌＧａＮ層１０４およびＧａＮ層１０２に拡散してn+層１２を形成する。その後、図７に示すように、トレンチ部にオーミック電極のソース電極２２およびドレイン電極２４を形成し、ＡｌＧａＮ層１０４の上にゲート電極２６を形成する。
【００３６】
本実施形態のヘテロ接合電界効果トランジスタの構造を、図７を参照して説明する。図７に示すように、本実施形態のヘテロ接合電界効果トランジスタは、トレンチの底面がＧａＮ層１０２の上面より所定の距離だけ離れている。拡散源からのドーパントの拡散により形成されるｎ＋層１２は２ＤＥＧチャネル１０５およびＧａＮ層１０２に達している。
【００３７】
本実施形態のヘテロ接合電界効果トランジスタは、ドライエッチングなどの方法を用いてトレンチ構造を形成しても、半導体ヘテロ接合界面のトレンチ底面直下の結晶配列は乱されることがない。そのため、ドーパントの拡散アニール後も２DEGチャネルのキャリヤ密度は保たれ、第１の実施形態と同様に、形成されたn+層と２DEGチャネルとの接続抵抗はほとんど無視できるレベルになる。
【００３８】
また、本実施形態においては、イオン注入によってn+層を深くまで形成できるメリットがあり、縦型デバイスなどの電極形成が容易になる。
【００３９】
（第４の実施形態）
本実施形態のヘテロ接合電界効果トランジスタの製造方法を説明する。図５、図８および図９は本実施形態のヘテロ接合電界効果トランジスタの製造手順を示す断面図である。
【００４０】
図５を参照して第３の実施形態で説明したのと同様にして、試料においてn+導電層を形成する部位にイオン注入および活性化アニールを行うことで、注入n+層３０を形成する。続いて、基板主面の垂直上方から見て、注入n+層３０のパターンよりも広いパターンで、第１の実施形態と同様にトレンチを形成する。
【００４１】
試料にトレンチを形成した後、図８に示すように、ＡｌＧａＮ層１０４の上面と、トレンチの側面と、トレンチの底面のうち一部を除く部位とに、シリコン酸化膜やシリコン窒化膜などの拡散ストッパ層２０を形成する。トレンチの底面はＡｌＧａＮ層１０４であり、少なくともその一部が露出していればよく、底面の全部が露出してもよい。
【００４２】
その後、トレンチ部に拡散源となるポリシリコン膜１２０を堆積し、拡散アニールによって試料にn+層１８を形成する。拡散アニールの際、ドーパントは拡散ストッパ層２０によりＡｌＧaＮ層１０４には拡散せず、基板主面に垂直下方のＧａＮ層１０２に拡散する。さらに、図９に示すように、トレンチ部にオーミック電極のソース電極２３およびドレイン電極２５を形成し、ＡｌＧａＮ層１０４の上にゲート電極２７を形成する。
【００４３】
本実施形態のヘテロ接合電界効果トランジスタの構造を、図９を参照して説明する。図９に示すように、本実施形態のヘテロ接合電界効果トランジスタは、トレンチの底面がＧａＮ層１０２の上面より所定の距離だけ離れている。拡散源からのドーパントの拡散により形成されるｎ＋層１８は２ＤＥＧチャネル１０５およびＧａＮ層１０２に達している。
【００４４】
本実施形態のヘテロ接合電界効果トランジスタは、ドライエッチングなどの方法を用いてトレンチ構造を形成しても、半導体ヘテロ接合界面のトレンチ底面直下の結晶配列は乱されることがない。そのため、ドーパントの拡散アニール後も２DEGチャネルのキャリヤ密度は保たれ、第１の実施形態と同様に、形成されたn+層と２DEGチャネルとの接続抵抗はほとんど無視できるレベルになる。
【００４５】
また、本実施形態においては、トレンチ側壁方向にドーパントが拡散する効果を極力抑えることができるため、素子が高集積あるいは微細化するに伴って生じるショートチャネル効果を抑えることができる。さらに、本実施形態においては、イオン注入によってn+層を深くまで形成できるメリットがあり、縦型デバイスなどの電極形成で効果を発揮する。
【００４６】
（第５の実施形態）
本実施形態は、第１から第４の実施形態で説明したヘテロ接合電界効果トランジスタをさらに改良するものである。本実施形態の構成を説明する前に、オーミックコンタクト用の金属電極と半導体界面との接触抵抗について説明する。
【００４７】
一般に、オーミックコンタクト用の金属電極と半導体界面のコンタクト抵抗率は、次の３つのパラメータで決定される。
（ａ）ショットキー障壁高さφB
（ｂ）半導体表面層の電気的に活性なドナーあるいはアクセプタなどの不純物(ドーパント)濃度Nd
（ｃ）半導体試料表面の自然酸化膜など汚染物質の量
試料である窒化物系半導体の表面の清浄性が保たれている(酸化膜等がない)場合には、ショットキー障壁高さφBをパラメータとしてオーミックコンタクト抵抗率ρcのドーパント濃度依存性を見積もることができる。通常、金属-半導体接合では、障壁を電子が越える熱電子放出過程がその電流-電圧特性を決定する。しかし、ドーパント濃度が1019cm-3以上になると不純物原子間の距離が短いために電子分布が縮退し、ショットキー障壁に起因する空乏層が狭まり電界放出トンネリング機構による伝導が支配的になる。コンタクト抵抗率ρcは、次式（１）のごとく不純物濃度Ndとショットキー障壁高さφBに対する依存性を示す。
【００４８】
【数１】
2010135399.tif 000003
【００４９】
式（１）において、εsは半導体の誘電率、ｍ*は半導体中の電子の有効質量、ｑは電子の電荷、ｈはプランク定数、Aは比例係数である。
【００５０】
窒化物系半導体に拡散によって選択的に導電性層を形成した場合には、28Siなどのドーパントの拡散速度が遅いために、試料表面には極端に大量のドーパントが存在し、ドーパント濃度は自然に1019cm-3以上、容易に1021cm-3以上にも達する。したがって、拡散によってn+層を形成し、その上にオーミック電極を形成する方法には、式（１）により、コンタクト抵抗に関しては容易に極めて低い値を達成できる特長がある。半導体デバイスのプロセス上は、熱処理を施さないノン・アロイのオーミック接合が望ましいが、本件の拡散を活用したn+層形成によって、その実現は原理的に可能である。
【００５１】
本実施形態のヘテロ接合電界効果トランジスタの構成について説明する。本実施形態を第１から第４の実施形態のいずれにも適用することが可能だが、ここでは、第１の実施形態に適用した場合で説明する。図１０は本実施形態のヘテロ接合電界効果トランジスタの構成例を示す断面図である。
【００５２】
第１の実施形態において、拡散に用いた後の拡散源のSiの一部または全部を残存させ、その上にオーミック用金属材料を形成し、熱処理を施すことによって、ソース電極３２およびドレイン電極３４にオーミック電極３８を形成する（図１０）。図１０に示すオーミック電極３８は、ＴｉＳｉ2膜、Ｔｉ膜およびＡｕ膜がポリシリコン膜１２０の上に順に積層された構造である。オーミック電極３８の最下層部にシリサイド電極となるＴｉＳｉ2膜が形成されている。このような構造にすれば、安定なコンタクト抵抗値を有するオーミック電極３８を作製することができる。
【００５３】
不純物としてSiを半導体表面に対して固溶限界の近く(あるいはそれ以上)の密度にまで拡散した試料、または拡散に用いた後の拡散源となるSiを表面に残存させた試料にオーミック電極を形成した場合には、過剰のSiとオーミック金属(Ｍ)が反応して容易にシリサイドMxSiyが形成される。
【００５４】
シリサイドを形成しやすい金属としては、例えば、モリブデン(Mo)、タングステン(W)、チタン(Ti)、ニオブ(Nb)、あるいは、ニッケル(Ni)、白金(Pt)、アルミニウム(Al)などがある。一般にn型半導体とシリサイドMxSiyとのショットキー障壁高さφ’Bnは、n型半導体と元の対応するメタルＭとのショットキー障壁高さφBnとあまり変わりないことが経験的に知られている(S. M. Sze and Kwok K. Ng ：Physics of Semiconductor Devices, (Third Edition), Wiley-Interscience, pp.179-180, 2006. )。オーミック電極としては低抵抗の方が望ましいので、オーミック電極のシリサイド化は、電極の抵抗が高くなり、一見メリットがないように見える。
【００５５】
しかし、オーミック金属をシリサイド化(オーミック金属が各種金属の積層構造になっている場合には、主としてその最下層の金属をシリサイド化)すると、オーミック金属が酸化膜(あるいは窒化膜)と界面反応することや酸素と反応して酸化されることを防ぐことができるだけでなく、制御して作成した場合には材料の純度の安定性、プロセスでの安定性(耐高温性、耐薬品性、応力が発生しないこと)などの点でメリットがある。
【００５６】
本実施形態では、オーミック電極のシリサイド化を活用することによって、安定なコンタクト抵抗値を有するオーミック電極を作製することができる。
【００５７】
以下では、実施例において、上記実施形態のそれぞれに対応する作製プロセスおよび製造後のデバイスの電気特性を説明する。ここではHEMT構造としてシングル・ヘテロの場合を詳述するが、ダブル・ヘテロの場合もシングル・ヘテロの場合と同様に構造とプロセスを設計することが可能であるため、ダブル・ヘテロの場合の詳細な説明を省略する。
【実施例１】
【００５８】
第１の実施形態に対応する実施例のヘテロ接合電界効果トランジスタの製造方法を、図１および図２を参照して説明する。
【００５９】
３インチSi基板上に、MOCVD（Metal Organic Chemical Vapor Deposition）法にて、i-AlGaN(45nm厚)/i-GaNヘテロ接合エピタキシャル膜を成長した。引き続く工程の目合わせマークを形成するため、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。
【００６０】
レジストでパターニングした後、レジスト開口部からエッチングガスBCl3とCl2でドライエッチングすることにより、深さ35nmのトレンチを形成した。これにより、トレンチ底面からAlGaN/GaNヘテロ接合までの距離は10nmとなる。
【００６１】
さらに、リフトオフ法を用いて、トレンチ表面にアモルファスシリコンを蒸着によって30nm堆積した。そのまま950℃、６時間の拡散アニールを行うことによって、トレンチ表面内にSiを拡散によってドーピングした(図１)。アモルファスシリコンは950℃に昇温すると、瞬時に多結晶のSiであるポリシリコンに変化する。ドーパントとしてのSiは、上記の拡散アニールによって30nm以上の深さまで拡散するので、AlGaN/GaNヘテロ接合と選択的導電層が接続されたことになる。拡散アニール後、ポリシリコンは、過酸化水素を添加したフッ酸にて除去した。
【００６２】
次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ti/Al/Nb/Auを蒸着した。その後、試料にリフトオフ処理を施し、続いて、850℃、30秒のRTA（Rapid Thermal Annealing）にてアロイ化を行った。このアロイによって、オーミック電極最下層メタルのTiでは、半導体との接合部においてシリサイド(TiSi2)が形成されていると考えられる。このシリサイドはオーミックコンタクト抵抗値の安定化をもたらす。
【００６３】
さらに、試料にレジストでパターニングし、14Nイオンを注入(１回目の注入条件：100keV、1E14cm-2、２回目の注入条件：20keV、1E14cm-2の2段注入)することによってアイソレーションを形成した。リフトオフ法にてゲート電極を形成し(図２)、ホール測定やTLMパターンによる電気測定にて、試料の特性を評価した。
【００６４】
n+層領域でのコンタクト抵抗はRc=0.1Ωmm、シート抵抗は約100Ω/□と良好な値が得られた。従来問題であった、n+層領域と２DEGとの接続抵抗は、0.01Ωmmと無視できるレベルの良好な値を得た。
【実施例２】
【００６５】
第２の実施形態に対応する実施例のヘテロ接合電界効果トランジスタの製造方法を、図３および図４を参照して説明する。
【００６６】
３インチSi基板上に、MOCVD法にて、i-AlGaN(45nm厚)/i-GaNヘテロ接合エピタキシャル膜を成長した。引き続く工程の目合わせマークを形成するため、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。
【００６７】
レジストでパターニングした後、レジスト開口部からエッチングガスBCl3とCl2でドライエッチングすることにより、深さ35nmのトレンチを形成した。これにより、トレンチ底面からAlGaN/GaNヘテロ接合までの距離は10nmとなる。
【００６８】
リフトオフ法を用いて、トレンチ底面を除く部分に拡散ストッパ層としてSiO2を40nm堆積した。
【００６９】
さらに、リフトオフ法を用いて、トレンチ表面にアモルファスSiを蒸着によって30nm堆積した。そのまま950℃、６時間の拡散アニールを行うことによって、トレンチ表面内にSiを拡散によってドーピングした(図３)。アモルファスSiは950℃に昇温すると、瞬時に多結晶のSiであるポリシリコンに変化する。ドーパントとしてのSiは、上記の拡散アニールによって30nm以上の深さまで拡散するので、AlGaN/GaNヘテロ接合と選択的導電層が接続されたことになる。本実施例の場合には、トレンチ側壁には拡散ストッパ層が堆積されているので、拡散は主として試料の下方へのみ進行する。エッジ部は横方向にも拡散が進行するが、フリンジングとして無視できる程度である。拡散アニール後、ポリシリコンは、過酸化水素を添加したフッ酸にて除去した。
【００７０】
次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ti/Al/Nb/Auを蒸着した。その後、試料にリフトオフ処理を施し、続いて、850℃、30秒のRTAにてアロイ化を行った。このアロイによって、オーミック電極最下層メタルのTiでは、半導体との接合部においてシリサイド(TiSi2)が形成されていると考えられる。このシリサイドはオーミックコンタクト抵抗値の安定化をもたらす。
【００７１】
さらに、試料にレジストでパターニングし、14Nイオンを注入(１回目の注入条件：100keV、1E14cm-2、２回目の注入条件：20keV、1E14cm-2の２段注入)することによってアイソレーションを形成した。リフトオフ法にてゲート電極を形成し(図４)、ホール測定やTLMパターンによる電気測定にて、試料の特性を評価した。
【００７２】
n+層領域でのコンタクト抵抗はRc=0.1Ωmm、シート抵抗は約100Ω/□と良好な値が得られた。従来問題であった、n+層領域と２DEGとの接続抵抗は、0.01Ωmmと無視できるレベルの良好な値を得た。
【実施例３】
【００７３】
第３の実施形態に対応する実施例のヘテロ接合電界効果トランジスタの製造方法を、図５および図７を参照して説明する。
【００７４】
３インチSi基板上に、MOCVD法にて、i-AlGaN(45nm厚)/i-GaNヘテロ接合エピタキシャル膜を成長した。引き続く工程の目合わせマークを形成するため、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。
【００７５】
試料を有機洗浄した後、30nmの窒化膜SiNをスルー膜として堆積し、後の工程で形成予定のトレンチ部に選択的にイオン注入にてn+層を形成するため、レジストで試料にパターニングした後、28Siのイオン注入(加速エネルギー80keV、ドーズ量3.0E15cm-2)を行った。スルー膜は、この後、フッ酸で除去した。
【００７６】
このままでは注入したドーパント28Siは活性化していないので、活性化アニールを行う必要がある。まずアニール保護膜の形成のため、試料のレジストを除去した後、試料のトップ面、裏面、および側壁にシリコン酸窒化膜Si2OxNy(x、yの範囲はおよそ0<x≦1.0, 1<y<4)をプラズマCVD法で1200Å堆積した。
【００７７】
次に、温度1200℃、窒素雰囲気中で試料に活性化アニール(保持時間：例えば５分)を施した。次に、保護膜を除去するため、試料を濃厚なフッ酸に浸し、その後水洗した(図５)。
【００７８】
イオン注入した部分が開口するようにレジストでパターニングした後、レジスト開口部からエッチングガスBCl3とCl2でドライエッチングすることにより、深さ35nmのトレンチを形成した。これにより、トレンチ底面からAlGaN/GaNヘテロ接合までの距離は10nmとなる。リフトオフ法を用いて、トレンチ底面を除く部分に拡散ストッパ層としてSiO2を40nm堆積した。
【００７９】
さらに、リフトオフ法を用いて、トレンチ表面にアモルファスSiを蒸着によって30nm堆積した。そのまま950℃、６時間の拡散アニールを行うことによって、トレンチ表面内にSiを拡散によってドーピングした(図６)。アモルファスSiは950℃に昇温すると、瞬時に多結晶のSiであるポリシリコンに変化する。ドーパントとしてのSiは、上記の拡散アニールによって30nm以上の深さまで拡散するので、AlGaN/GaNヘテロ接合と選択的導電層が接続されたことになる。本実施例の場合には、トレンチ側壁には拡散ストッパ層が堆積されているので、拡散は主として試料の下方へのみ進行する。エッジ部は横方向にも拡散が進行するが、フリンジングとして無視できる程度である。拡散アニール後、SiO2とポリシリコンは、過酸化水素を添加したフッ酸にて除去した。
【００８０】
次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ti/Al/Nb/Auを蒸着した。その後、試料にリフトオフ処理を施し、続いて、850℃、30秒のRTAにてアロイ化を行った。このアロイによって、オーミック電極最下層メタルのTiでは、半導体との接合部においてシリサイド(TiSi2)が形成されていると考えられる。このシリサイドはオーミックコンタクト抵抗値の安定化をもたらす。
【００８１】
さらに、試料にレジストでパターニングし、14Nイオンを注入(１回目の注入条件：100keV、1E14cm-2、２回目の注入条件：20keV、1E14cm-2の２段注入)することによってアイソレーションを形成した。リフトオフ法にてゲート電極を形成し(図７)、ホール測定やTLMパターンによる電気測定にて、試料の特性を評価した。
【００８２】
n+層領域でのコンタクト抵抗はRc=0.1Ωmm、シート抵抗は78Ω/□と良好な値が得られた。従来問題であった、n+層領域と２DEGとの接続抵抗は、0.01Ωmmと無視できるレベルの良好な値を得た。
【実施例４】
【００８３】
第４の実施形態に対応する実施例のヘテロ接合電界効果トランジスタの製造方法を、図５、図８および図９を参照して説明する。
【００８４】
３インチSi基板上に、MOCVD法にて、i-AlGaN(45nm厚)/i-GaNヘテロ接合エピタキシャル膜を成長した。引き続く工程の目合わせマークを形成するため、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。
【００８５】
試料を有機洗浄した後、30nmの窒化膜SiNをスルー膜として堆積し、後の工程で形成予定のトレンチ部に選択的にイオン注入にてn+層を形成するため、レジストで試料にパターニングした後、28Siのイオン注入(加速エネルギー80keV、ドーズ量3.0E15cm-2)を行った。スルー膜は、この後、フッ酸で除去した。
【００８６】
このままでは注入したドーパント28Siは活性化していないので、活性化アニールを行う必要がある。まずアニール保護膜の形成のため、試料のレジストを除去した後、試料のトップ面、裏面、および側壁にシリコン酸窒化膜Si2OxNy(x、yの範囲はおよそ0<x≦1.0, 1<y<4)をプラズマCVD法で1200Å堆積した。
【００８７】
次に、温度1200℃、窒素雰囲気中で試料に活性化アニール(保持時間：例えば５分)を施した。次に、保護膜を除去するため、試料を濃厚なフッ酸に浸し、その後水洗した(図５)。
【００８８】
イオン注入した部分が開口するようにレジストでパターニングした後、レジスト開口部からエッチングガスBCl3とCl2でドライエッチングすることにより、深さ35nmのトレンチを形成した。これにより、トレンチ底面からAlGaN/GaNヘテロ接合までの距離は10nmとなる。
【００８９】
さらにリフトオフ法を用いて、トレンチ表面にアモルファスシリコンを蒸着によって30nm堆積した。そのまま950℃、６時間の拡散アニールを行うことによって、トレンチ表面内にSiを拡散によってドーピングした(図８)。アモルファスシリコンは950℃に昇温すると、瞬時に多結晶のSiであるポリシリコンに変化する。ドーパントとしてのSiは、上記の拡散アニールによって30nm以上の深さまで拡散するので、AlGaN/GaNヘテロ接合と選択的導電層が接続されたことになる。本実施例の場合には、トレンチ側壁には拡散ストッパ層が堆積されているので、拡散は主として試料の下方へのみ進行する。エッジ部は横方向にも拡散が進行するが、フリンジングとして無視できる程度である。拡散アニール後、SiO2とポリシリコンは、過酸化水素を添加したフッ酸にて除去した。
【００９０】
次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ti/Al/Nb/Auを蒸着した。その後、試料にリフトオフ処理を施し、続いて、850℃、30秒のRTAにてアロイ化を行った。このアロイによって、オーミック電極最下層メタルのTiでは、半導体との接合部においてシリサイド(TiSi2)が形成されていると考えられる。このシリサイドはオーミックコンタクト抵抗値の安定化をもたらす。
【００９１】
さらに、試料にレジストでパターニングし、14Nイオンを注入(１回目の注入条件：100keV、1E14cm-2、２回目の注入条件：20keV、1E14cm-2の2段注入)することによってアイソレーションを形成した。リフトオフ法にてゲート電極を形成し(図９)、ホール測定やTLMパターンによる電気測定にて、試料の特性を評価した。
【００９２】
n+層領域でのコンタクト抵抗はRc=0.1Ωmm、シート抵抗は78Ω/□と良好な値が得られた。従来問題であった、n+層領域と２DEGとの接続抵抗は、0.01Ωmmと無視できるレベルの良好な値を得た。
【実施例５】
【００９３】
第５の実施形態に対応する実施例のヘテロ接合電界効果トランジスタの製造方法を、図１および図１０を参照して説明する。
【００９４】
３インチSi基板上に、MOCVD法にて、i-AlGaN(45nm厚)/i-GaNヘテロ接合エピタキシャル膜を成長した。引き続く工程の目合わせマークを形成するため、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。
【００９５】
レジストでパターニングした後、レジスト開口部からエッチングガスBCl3とCl2でドライエッチングすることにより、深さ35nmのトレンチを形成した。これにより、トレンチ底面からAlGaN/GaNヘテロ接合までの距離は10nmとなる。
【００９６】
さらにリフトオフ法を用いて、トレンチ表面にアモルファスSiを蒸着によって10nm堆積した。そのまま950℃、６時間の拡散アニールを行うことによって、トレンチ表面内にSiを拡散によってドーピングした(図１)。アモルファスSiは950℃に昇温すると、瞬時に多結晶のSiであるポリシリコンに変化する。ドーパントとしてのSiは、上記の拡散アニールによって30nm以上の深さまで拡散するので、AlGaN/GaNヘテロ接合と選択的導電層が接続されたことになる。本実施例の場合には、拡散アニール後もポリシリコンを残存させたままにした。
【００９７】
次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ti/Auを蒸着した。その後、試料にリフトオフ処理を施し、続いて、850℃、30秒のRTAにてアロイ化を行った。このアロイによって、オーミック電極最下層メタルのTiでは、ポリシリコンとの接合部においてシリサイド(TiSi2)が形成されていると考えられる。このシリサイドはオーミックコンタクト抵抗値の安定化をもたらすメリットがある。
【００９８】
さらに、試料にレジストでパターニングし、14Nイオンを注入(１回目の注入条件：100keV、1E14cm-2、２回目の注入条件：20keV、1E14cm-2の２段注入)することによってアイソレーションを形成した。リフトオフ法にてゲート電極を形成し(図１０)、ホール測定やTLMパターンによる電気測定にて、試料の特性を評価した。
【００９９】
n+層領域でのコンタクト抵抗はRc=0.15Ωmm、シート抵抗は約100Ω/□と良好な値が得られた。従来問題であった、n+層領域と２DEGとの接続抵抗は、0.01Ωmmと無視できるレベルの良好な値を得た。
【０１００】
上記では、オーミック金属として、TiAuを用いた場合について記述したが、最下層金属層として、Tiのほかに、Mo、W、Nb、Ni、Pt、Alなどを用いても同様の効果が得られる。
【０１０１】
さらにこれらの金属(M1)の上層に堆積する金属あるいは多種金属積層膜(M2)として、上記ではM2=Auの例を挙げたが、M1＝Tiに対するM2の例としては、例えばPt/Au、Al/Mo/Au、Al/Nb/Auなど、およそオーミック金属として利用されている組み合わせが全て有効である。
【０１０２】
また上記では、拡散源としてアモルファスSi(拡散アニール後には、ポリシリコンに変化)を蒸着によって堆積したが、ポリシリコン部の抵抗を下げたい場合には、リン(P)をドープしたn+-ポリSi(またはn+-アモルファスSi)をCVDによって堆積する方法が有効である。この場合には、拡散パターンの規定のためには、上記のようなリフトオフ法によるパターン形成の適用は難しい。しかしながら、例えばあらかじめ形成したシリコン窒化膜やシリコン酸化膜のパターンをマスクに用いて、その上に前記のリン(P)をドープしたn+-ポリSiをCVDによって堆積し、これを拡散源として前記マスクの開口部から拡散を行う方法をとることができる。
【０１０３】
なお、製造過程において、不純物の拡散工程に対応して熱処理を必要とすることを説明したが、複数の熱処理をまとめて行ってもよい。この場合、熱処理工程の回数を抑制できる。
【０１０４】
本発明は、GaN系ヘテロ接合電界効果トランジスタのアクセス抵抗あるいはオン抵抗を低減するために欠かせぬ手法を提供するものであり、今後の通信や電力制御用途のGaNデバイスの発展に大きく寄与する。
【図面の簡単な説明】
【０１０５】
【図１】第１の実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図である。
【図２】第１の実施形態のヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図３】第２の実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図である。
【図４】第２の実施形態のヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図５】第３の実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図である。
【図６】第３の実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図である。
【図７】第３の実施形態のヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図８】第４の実施形態のヘテロ接合電界効果トランジスタの製造過程を示す断面図である。
【図９】第４の実施形態のヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図１０】第５の実施形態のヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図１１】ヘテロ接合電界効果トランジスタの一構成例を示す断面図である。
【図１２】拡散技術を用いる方法の一例を説明するための断面図である。
【図１３】図１２で説明した方法により作製されたヘテロ接合電界効果トランジスタの構成例を示す断面図である。
【符号の説明】
【０１０６】
１０１    基板
１０２    ＧａＮ層
１０４    ＡｌＧａＮ層
１０５    ２ＤＥＧチャネル
１２０    ポリシリコン膜
１２、１８    ｎ＋層
２２、２３    ソース電極
２４、２５    ドレイン電極
２６    ゲート電極
３０    注入ｎ＋層
【図１】
2010135399.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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