(57)【要約】【課題】エージング期間を短縮する。【解決手段】複数の画素と、エージング制御線と、第１電極が前記エージング制御線に接続される第２トランジスタと、前記第２トランジスタのゲート電極に接続されるエージング制御切替信号線とを具備し、前記各画素は、発光素子と、第１電極が電源線に接続され前記発光素子を駆動する駆動トランジスタと、ゲート電極が前記エージング制御線に接続され、電源線と発光素子との間に接続される第１トランジスタとを有し、エージング時に、前記エージング制御切替信号線に前記第２トランジスタがオンとなる駆動電圧を供給し、前記第２トランジスタを介して前記エージング制御線に前記第１トランジスタがオンとなる駆動電圧を供給することにより、前記第１トランジスタを介して前記発光素子に電流を供給する。【選択図】図３
2010135685.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、
前記各画素に映像電圧を供給する駆動回路と、
エージング制御線とを具備し、
前記各画素は、発光素子と、
第１電極が電源線に接続され前記発光素子を駆動する駆動トランジスタと、
前記電源線と前記発光素子との間に接続される第１トランジスタとを有し、
前記第１トランジスタのゲート電極は、前記エージング制御線に接続され、
エージング時に、前記エージング制御線に前記第１トランジスタがオンとなる駆動電圧を供給することにより、前記第１トランジスタを介して前記発光素子に電流を供給することを特徴とする表示装置。
【請求項２】
第１電極が前記エージング制御線に接続される第２トランジスタと、
前記第２トランジスタのゲート電極に接続されるエージング制御切替信号線とを有し、
前記エージング時に、前記エージング制御切替信号線に前記第２トランジスタがオンとなる駆動電圧、および、前記第２トランジスタの第２電極に前記第１トランジスタがオンとなる駆動電圧を供給することにより、前記第２トランジスタを介して前記エージング制御線に前記第１トランジスタがオンとなる駆動電圧を供給することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動回路に接続される第１端子群と、
前記駆動回路に接続されない第２端子群とを具備し、
前記エージング制御切替信号線、および、前記第２トランジスタの第２電極は、前記第２端子群の中のいずれかの端子に接続されることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記エージング制御線は、前記駆動回路に接続され、
前記駆動回路は、通常動作時に、前記エージング制御線に前記第１トランジスタがオフとなる制御電圧を供給することを特徴とする請求項２に記載の表示装置。
【請求項５】
前記エージング制御線は、前記駆動回路に接続され、
前記駆動回路は、前記エージング時に、前記エージング制御線に前記第１トランジスタがオンとなる駆動電圧を供給し、かつ、通常動作時に、前記エージング制御線に前記第１トランジスタがオフとなる制御電圧を供給することを特徴とする請求項１に記載の表示装置。
【請求項６】
前記第１トランジスタは、ｎ型薄膜トランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記第１トランジスタは、直列接続された２個以上のｎ型薄膜トランジスタで構成されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項８】
前記エージング制御線は、第１の色用のエージング制御線と、第２の色用のエージング制御線と、第３の色用のエージング制御線とに分割されており、
前記第１の色の画素の前記第１トランジスタのゲート電極は、前記第１の色用のエージング制御線に接続され、
前記第２の色の画素の前記第１トランジスタのゲート電極は、前記第２の色用のエージング制御線に接続され、
前記第３の色の画素の前記第１トランジスタのゲート電極は、前記第３の色用のエージング制御線に接続されることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
複数の信号線と、
複数のリセット線と、
複数の点灯制御線とを有し、
前記各画素は、前記駆動トランジスタの制御電極と第２電極との間に接続されるリセットトランジスタと、
前記駆動トランジスタの制御電極と前記信号線との間に接続される容量素子と、
前記発光素子と前記駆動トランジスタの前記第２電極との間に接続される点灯トランジスタとを有し、
前記リセットトランジスタのゲート電極は、前記リセット線に接続され、
前記点灯トランジスタのゲート電極は、前記点灯制御線に接続され、
前記第１トランジスタは、第１電極が前記電源線に接続され、第２電極が前記点灯トランジスタの第１電極に接続されることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
【請求項１０】
複数の画素と、
前記各画素に映像電圧を供給する駆動回路と、
エージング制御線と、
第１電極が前記エージング制御線に接続される第２トランジスタと、
前記第２トランジスタのゲート電極に接続されるエージング制御切替信号線とを具備し、
前記各画素は、発光素子と、
第１電極が電源線に接続され前記発光素子を駆動する駆動トランジスタと、
前記電源線と前記発光素子との間に接続される第１トランジスタとを有し、
前記第１トランジスタのゲート電極は、前記エージング制御線に接続される表示装置のエージング方法であって、
前記エージング時に、前記エージング制御切替信号線に前記第２トランジスタがオンとなる駆動電圧、および、前記第２トランジスタの第２電極に前記第１トランジスタがオンとなる駆動電圧を供給し、前記第２トランジスタを介して前記エージング制御線に前記第１トランジスタがオンとなる駆動電圧を供給することにより、前記第１トランジスタを介して前記発光素子に電流を供給することを特徴とするエージング方法。
【請求項１１】
前記駆動回路に接続される第１端子群と、
前記駆動回路に接続されない第２端子群とを有し、
前記エージング制御切替信号線、および、前記第２トランジスタの第２電極は、前記第２端子群の中のいずれかの端子に接続され、
前記エージング時に、専用の治具を用いて、前記エージング制御切替信号線が接続される端子に前記第２トランジスタがオンとなる駆動電圧、および、前記第２トランジスタの第２電極が接続される端子に前記第１トランジスタがオンとなる駆動電圧を供給することを特徴とする請求項１０に記載のエージング方法。
【請求項１２】
マザー基板上に複数の表示セルが形成され、
前記各表示セルは、複数の画素と、
前記各画素に映像電圧を供給する駆動回路と、
エージング制御線と、
第１電極が前記エージング制御線に接続される第２トランジスタと、
前記第２トランジスタのゲート電極に接続されるエージング制御切替信号線とを具備し、
前記各画素は、発光素子と、
第１電極が電源線に接続され前記発光素子を駆動する駆動トランジスタと、
前記電源線と前記発光素子との間に接続される第１トランジスタとを有し、
前記第１トランジスタのゲート電極は、前記エージング制御線に接続される各表示セルのエージング方法であって、
前記各表示セルの前記エージング制御切替信号線と、前記第２トランジスタの第２電極と、前記電源線とを、前記マザー基板に形成されたそれぞれの端子に接続し、
前記エージング時に、前記各表示セルの前記エージング制御切替信号線が接続される前記マザー基板上の端子に前記第２トランジスタがオンとなる駆動電圧、前記各表示セルの前記第２トランジスタの第２電極が接続される前記マザー基板上の端子に前記第１トランジスタがオンとなる駆動電圧、および、前記各表示セルの前記電源線が接続される前記マザー基板上の端子に電源電圧を供給し、前記各表示セルの前記第２トランジスタを介して前記各表示セルの前記エージング制御線に前記各表示セルの前記第１トランジスタがオンとなる駆動電圧を供給することにより、前記各表示セルの前記第１トランジスタを介して前記各表示セルの前記発光素子に電流を供給することを特徴とするエージング方法。
【請求項１３】
前記エージング制御線は、第１の色用のエージング制御線と、第２の色用のエージング制御線と、第３の色用のエージング制御線とに分割されており、
前記第１の色の画素の前記第１トランジスタのゲート電極は、前記第１の色用のエージング制御線に接続され、
前記第２の色の画素の前記第１トランジスタのゲート電極は、前記第２の色用のエージング制御線に接続され、
前記第３の色の画素の前記第１トランジスタのゲート電極は、前記第３の色用のエージング制御線に接続され、
前記第１の色の画素、前記第２の色の画素、および前記第３の色の画素のエージング時間を異ならせたことを特徴とする請求項１０ないし請求項１２のいずれか１項に記載のエージング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびエージング方法に係り、特に、発光素子として有機エレクトロルミネッセンス素子を使用するアクティブマトリクス型の表示装置のエージング方法に関する。
【背景技術】
【０００２】
発光素子として有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という）を用いたアクティブマトリクス駆動の有機ＥＬ表示装置は、次世代のフラットパネルディスプレイとして期待されている。
このアクティブマトリクス型の有機ＥＬ表示装置では、映像電圧や電流を伝える配線をマトリクス状に配線し、画素には有機ＥＬ素子の他に、アクティブ素子である薄膜トランジスタ（以下、ＴＦＴという）で形成した画素回路を内蔵している。有機ＥＬ素子の発光輝度の調整は、画素回路が有機ＥＬ素子へ供給する電流を制御することによって行われる。
有機ＥＬ表示装置の画素回路には、映像電圧を保持するための容量素子が信号線に接続された容量直結型の画素回路（例えば、下記特許文献１参照）と、容量素子がスイッチングトランジスタによって信号線と分離された容量分離型の画素回路（例えば、下記特許文献２参照）が知られている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００３−１２２３０１号公報
【特許文献２】特開２００８−４０３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
容量直結型の画素回路は、信号線と容量素子との間のスイッチ素子が不要であるため、一般的にＴＦＴ数が少なく、画素回路をよりコンパクトにできるメリットがある。その反面、図１に示すように、１フレーム期間（ＦＬＡＭ）が、１表示ライン単位に映像電圧を書き込むための書込み期間（Ｔ−ＤＷ）と、画像を表示するための発光（点灯）期間（Ｔ−ＬＵ）に分割される。
一方、有機ＥＬ表示装置は、エージングが必要となる。
容量直結型の画素回路を有する有機ＥＬ表示装置では、エージング中は画像を表示しないため書込み期間（Ｔ−ＤＷ）は不要であり、図２（ｂ）に示すように、１フレーム期間（ＦＬＡＭ）の全期間を発光期間（Ｔ−ＬＵ）とすることが可能である。
しかしながら、従来の容量直結型の画素回路を有する有機ＥＬ表示装置では、図２（ａ）に示すように、書込み期間（Ｔ−ＤＷ）に１表示ライン単位に最大階調の映像電圧を書き込み、発光期間（Ｔ−ＬＵ）に最大輝度で発光させてエージングを行っており、エージング期間が長くなるという課題があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置およびエージング方法において、エージング期間を短縮することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明では、有機ＥＬ素子と、電源線とを直結するエージング用の薄膜トランジスタ（第１トランジスタ）を設け、さらに、このエージング用の薄膜トランジスタを制御するために、エージング制御線とエージング制御信号切替え用の薄膜トランジスタ（第２トランジスタ）とを設けることを特徴とする。
エージング時には、エージング制御信号切替え用の薄膜トランジスタ（第２トランジスタ）をオンとして、エージング制御線にエージング用の薄膜トランジスタがオンとなる駆動電圧を供給し、エージング用の薄膜トランジスタをオンとすることにより、電源線と有機ＥＬ素子とを直結して、電源線から有機ＥＬ素子に電流を供給してエージングを行う。
また、通常駆動時には、エージング制御信号切替え用の薄膜トランジスタ（第２トランジスタ）をオフ、エージング用の薄膜トランジスタをオフとすることにより、有機ＥＬ素子を電源線から切り離し、駆動用の薄膜トランジスタを介して有機ＥＬ素子に電源を供給し、画像を表示する。
【発明の効果】
【０００６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置およびエージング方法によれば、エージング期間を短縮することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図３は、本発明の実施例１の有機ＥＬ表示パネルの１画素と、周辺部の等価回路を示す回路図である。
本実施例の有機ＥＬ表示装置では、有機ＥＬ表示パネルの表示領域内には複数の画素（ＰＩＸ）がマトリクス状に設けられる。画素（ＰＩＸ）には、信号線１１、リセット線１２、点灯スイッチ線１３、電源線１４、およびエージング制御線２０がそれぞれ接続される。信号線１１、リセット線１２、および点灯スイッチ線１３は、後述する駆動回路（ＤＲＶ）に接続される。
駆動回路（ＤＲＶ）は、リセット線１２と点灯スイッチ線１３に駆動電圧を供給し、表示ラインを選択する。また、駆動回路ＤＲＶは、有機ＥＬ表示パネルの外部からシリアルに供給されるデジタル映像データをアナログ映像電圧に変換して信号線１１に供給する。
画素（ＰＩＸ）、駆動回路（ＤＲＶ）等の各回路は全て、一般に良く知られている低温多結晶シリコン薄膜を用いてガラス基板（ＧＬＡＳ）上に構成されている。また、実際には画素（ＰＩＸ）は、有機ＥＬ表示パネルの表示領域内に多数個配置されるが、図面の簡略化のために図１では、１画素のみを記載してある。例えば、画面の解像度がカラーＶＧＡの場合、画素の列数は６４０×３列、行数は４８０行になる。
また、画素（ＰＩＸ）には、他にも共通接地線が配線されているが、これらの記載は省略してある。
【０００８】
各画素（ＰＩＸ）は、発光素子としての有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）１を有し、有機ＥＬ素子１のカソード電極は共通電極に接続される。また、アノード電極は、点灯用のｎ型薄膜トランジスタ（以下、点灯ＴＦＴという。）（Ｑ３）と、ｐ型薄膜トランジスタ（以下、駆動ＴＦＴという。）（Ｑ１）を介して電源線１４に接続されている。
駆動ＴＦＴ（Ｑ１）のソース電極は全ての画素（ＰＩＸ）に共通である電源線１４に接続されている。また、駆動ＴＦＴ（Ｑ１）のゲート電極は、容量素子（保持コンデンサ）（ＣＳ）を介して、何れかの信号線１１に接続され、駆動ＴＦＴ（Ｑ１）のドレイン電極とゲート電極との間には、リセット用のｎ型薄膜トランジスタ（以下、リセットスイッチという。）（Ｑ２）が設けられる。なお、リセットスイッチ（Ｑ２）のゲート電極は、何れかのリセット線１２に接続される。また、点灯ＴＦＴ（Ｑ３）のゲート電極は、何れかの点灯スイッチ線１３に接続される。
なお、駆動ＴＦＴ（Ｑ１）、リセットスイッチ（Ｑ２）、および点灯ＴＦＴ（Ｑ３）は、それぞれ、半導体層にポリシリコンを用いる多結晶シリコン薄膜トランジスタを用いてガラス基板上に構成されている。なお、多結晶シリコン薄膜トランジスタ、あるいは、有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。
【０００９】
本実施例でも、予め１／６０秒に設定されている１フレーム期間は、「書込み期間」と「発光期間」とに２分割されている。
以下、本実施例における、各画素（ＰＩＸ）への映像電圧の書込みと発光動作を、先の図１を用いて説明する。
図１において、ＶＤは、信号線１１に供給される映像電圧を、ＧＷは、リセット線１２に供給される駆動電圧を、ＧＬは、点灯スイッチ線１３に供給される駆動電圧を示している。以下、［書込み期間］と［発光期間］について説明する。
［書込み期間］
書込み時に、信号線１１には、駆動回路ＤＲＶより映像電圧（ＶＤ）として、アナログ映像電圧（Ｖｄａｔａ）が供給される。
次に、時刻Ｔ０で、駆動電圧（ＧＷ）と駆動電圧（ＧＬ）がＨｉｇｈレベル（以下、Ｈレベル）になると、リセットスイッチ（Ｑ２）と点灯ＴＦＴ（Ｑ３）とがオンになる。これにより、駆動ＴＦＴ（Ｑ１）はゲート電極とドレイン電極とが接続されたダイオード接続になり、前のフレームで容量素子（ＣＳ）に記憶されていた駆動ＴＦＴ（Ｑ１）のゲート電極の電圧はクリアされる。
次に、時刻Ｔ１で、駆動電圧（ＧＬ）がＬｏｗｈレベル（以下、Ｌレベル）になると、点灯ＴＦＴ（Ｑ３）がオフになる。これにより、駆動ＴＦＴ（Ｑ１）と有機ＥＬ素子１とは強制的に電流オフ状態になるが、このとき、駆動ＴＦＴ（Ｑ１）のゲート電極とドレイン電極はリセットスイッチ（Ｑ２）で短絡されているため、容量素子（ＣＳ）の一端でもある駆動ＴＦＴ（Ｑ１）のゲート電極の電圧は、電源線１４の電圧よりしきい値電圧（Ｖｔｈ）だけ低い電圧に自動的にリセットされる。
【００１０】
次に、時刻Ｔ２で、駆動電圧（ＧＷ）がＬレベルとなると、リセットスイッチ（Ｑ２）がオフとなり、容量素子（ＣＳ）の両端の電位差はこのまま容量素子（ＣＳ）に記憶される。
このとき、容量素子（ＣＳ）の信号線側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも高ければ駆動ＴＦＴ（Ｑ１）はオフ状態であり、容量素子（ＣＳ）の信号線１１側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも低ければ駆動ＴＦＴ（Ｑ１）はオン状態となる。
但し、他の行の表示ライン上の画素（ＰＩＸ）を走査している期間は、当該画素（ＰＩＸ）の点灯ＴＦＴ（Ｑ３）は常時オフ状態であるから、信号線１１のアナログ映像電圧の高低にかかわらず、有機ＥＬ素子１が点灯することはない。
さてアナログ映像電圧の画素への書込みはこのように行毎に順次行われ、全ての画素への書込みが終了した時点で１フレームの「書込み期間」は終了する。
［発光期間］
１フレームの「発光期間」においては、駆動電圧（ＧＷ）がＬレベル、駆動電圧（ＧＬ）がＨレベルとなるので、全画素の点灯ＴＦＴ（Ｑ３）が一斉にオン状態となる。このとき、信号線１１には、三角波電圧が入力される。
ここで、点灯ＴＦＴ（Ｑ３）は常時オン状態にあるため、各画素（ＰＩＸ）の有機ＥＬ素子１は、予め書込まれたＶｄａｔａのアナログ映像電圧と信号線１１に供給される三角波電圧との電圧関係によって、駆動ＴＦＴ（Ｑ１）により駆動される。
【００１１】
［エージング方法］
本実施例では、画素（ＰＩＸ）内にエージング用のｎ型薄膜トランジスタ（以下、第１トランジスタという）（Ｑ１０）と、エージング制御線２０を設けたことを特徴とする。
第１トランジスタ（Ｑ１０）は、ソース電極（または、ドレイン電極）が有機ＥＬ素子１のアノード電極に接続され、ドレイン電極（または、ソース電極）が電源線１４に接続される。そして、第１トランジスタ（Ｑ１０）のゲート電極は、エージング制御線２０に接続される。
一方、有機ＥＬ表示パネルの周辺部（図３の矢印Ａに示す領域）において、エージング制御線２０の一端（ＴＡ）は、駆動回路（ＤＲＶ）のいずれかの出力端子に接続され、通常動作時には、Ｌレベルのエージング制御信号（Ｓ−ＣＥ）が入力され、エージング時には、フローティング状態とされる。
また、エージング制御線２０には、エージング制御信号切り替え用のｎ型薄膜トランジスタ（以下、第２トランジスタという）（Ｑ１１）のソース電極（または、ドレイン電極）が接続される。
そして、第２トランジスタ（Ｑ１１）のドレイン電極（または、ソース電極）は、エージング制御信号線２１に接続され、第２トランジスタ（Ｑ１１）のゲート電極は、エージング制御信号切替え信号線２２に接続される。
【００１２】
以下、本実施例のエージング方法について説明する。なお、本実施例では、エージングは、駆動回路（ＤＲＶ）の実装前に実行される。
本実施例において、エージング時に、エージング制御信号切替え信号線２２の一端（ＴＣ）には、Ｈレベルのエージング制御切替信号（Ｓ−ＳＥ）が入力される。それにより、図４に示すように、第２トランジスタ（Ｑ１１）がオンとなる。
また、エージング時には、エージング制御信号線２１の一端（ＴＢ）には、Ｈレベルのエージング制御信号（Ｓ−ＣＥ）が入力される。したがって、Ｈレベルのエージング制御信号（Ｓ−ＣＥ）が、第２トランジスタ（Ｑ１１）を介して第１トランジスタ（Ｑ１０）のゲート電極に入力されるので、第１トランジスタ（Ｑ１０）がオンとなる。
これにより、図４の矢印Ａに示すように、第１トランジスタ（Ｑ１０）を介して電源線１４から有機ＥＬ素子１に電流が供給される。
したがって、図２（ｂ）に示すように、本実施例では、１フレーム（ＦＬＡＭ）の全期間に亘ってエージングを実行することができるので、エージング期間を短縮することが可能となる。
また、半導体チップで構成される駆動回路（ＤＲＶ）を、ＣＯＧ（Chip On Glass）方式で実装した後の通常動作時には、エージング制御線２０の一端（ＴＡ）には、駆動回路（ＤＲＶ）からＬレベルのエージング制御信号（Ｓ−ＣＥ）が入力される。したがって、図５に示すように、第１トランジスタ（Ｑ１０）はオフとなる。この場合に、エージング制御信号線２１の一端（ＴＢ）と、エージング制御信号切替え信号線２２の一端（ＴＣ）とはフローティング状態とされる。
そして、有機ＥＬ素子１には、図５の矢印Ｂに示すように、書込み期間（Ｔ−ＤＷ）に書き込まれた映像電圧に基づき、図５の矢印Ａに示すように、駆動ＴＦＴ（Ｑ１）を介して電源線１４から電流が流れ、画像が表示される。
【００１３】
［実施例２］
図６は、本発明の実施例２の有機ＥＬ表示装置のエージング方法を説明するための図である。
有機ＥＬ素子１は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各発光色毎に最適なエージング条件が異なる場合がある。
本実施例は、図６（ａ）に示すように、エージング制御信号（Ｓ−ＣＥ）を、Ｒ，Ｇ，Ｂの各色毎に分離し、それぞれ最適なエージング時間でエージングできるようにしたものである。
図７（ａ）に示すように、有機ＥＬ表示パネルの周辺部には、端子が形成されるが、図７（ａ）の楕円で囲った部分を拡大して示す図７（ｂ）に示すように、この周辺部の端子には、駆動回路（ＤＲＶ）を実装した後に使用する端子群（Ｔ−ＣＯＧ）の他に、駆動回路（ＤＲＶ）が実装されていない状態で検査等を実行するための端子群（Ｔ−ＣＯＬ）がある。
そこで、本実施例では、図６（ｂ）に示すように、駆動回路（ＤＲＶ）が実装されていない状態で検査等を実行するための端子群（Ｔ−ＣＯＬ）に、Ｒ（赤）用のエージング制御信号（Ｓ−ＣＥＲ）を入力する端子（Ｔ−ＣＥＲ）、Ｇ（緑）用のエージング制御信号（Ｓ−ＣＥＧ）を入力する端子（Ｔ−ＣＥＧ）、青（Ｂ）用のエージング制御信号（Ｓ−ＣＥＢ）を入力する端子（Ｔ−ＣＥＢ）、および、エージング制御切替信号（Ｓ−ＳＥ）を入力端子（Ｔ−ＳＥ）設ける。そして、専用の治具を用いて、これらの端子にそれぞれの信号を供給し、Ｒ（赤）、Ｇ（緑）、青（Ｂ）の各発光色毎に最適なエージングを行う。
また、駆動回路（ＤＲＶ）を実装した後は、端子（Ｔ−ＳＥ）からＬレベルのエージング制御信号（Ｓ−ＣＥ）を出力し、第１トランジスタ（Ｑ１０）をオフとする。
なお、図６において、２０Ｒは、Ｒ（赤）用のエージング制御線、２０Ｇは、Ｇ（緑）用のエージング制御線、２０Ｂは、青（Ｂ）用のエージング制御線である。同様に、２１Ｒは、Ｒ（赤）用のエージング制御信号線、２１Ｇは、Ｇ（緑）用のエージング制御信号線、２０Ｂは、青（Ｂ）用のエージング制御信号線である。
【００１４】
［実施例３］
図８は、本発明の実施例３の有機ＥＬ表示装置のエージング方法を説明するための図である。
図８は、駆動回路（ＤＲＶ）を実装した後に、駆動回路（ＤＲＶ）が、エージング制御信号を出力し、Ｒ（赤）、Ｇ（緑）、青（Ｂ）の各発光色毎に最適なエージング条件で、エージングを行う場合の配線図である。
本実施例では、駆動回路（ＤＲＶ）を実装した後に、駆動回路（ＤＲＶ）から出力されるエージング制御信号に基づきエージングを行うので、第２トランジスタ（Ｑ１１）が必要でないので、エージング制御信号切替え信号線２２と、エージング制御信号線（２１、２１Ｒ，２１Ｇ，２１Ｂ）は必要としない。
そのため、図８に示すように、周辺部の構成が簡単になるが、駆動回路（ＤＲＶ）は、Ｒ（赤）用のエージング制御信号（Ｓ−ＣＥＲ）、Ｇ（緑）用のエージング制御信号（Ｓ−ＣＥＧ）、および、青（Ｂ）用のエージング制御信号（Ｓ−ＣＥＢ）として、Ｈレベルのエージング制御信号と、Ｌレベルのエージング制御信号の両方を出力する機能が必要となる。
なお、図８において、２０Ｒは、Ｒ（赤）用のエージング制御線、２０Ｇは、Ｇ（緑）用のエージング制御線、２０Ｂは、青（Ｂ）用のエージング制御線である。
【００１５】
［実施例４］
図９は、本発明の実施例４の有機ＥＬ表示パネルの１画素の等価回路を示す回路図である。
通常駆動時に、第１トランジスタ（Ｑ１０）を介して、電源線１４から有機ＥＬ素子１に電流が供給されると表示品位が低下する。
これを防止するため、エージングＴＦＴのリーク電流を低減する必要がある。これを実現するため、第１トランジスタ（Ｑ１０）には、リーク電流の小さいｎＭＯＳタイプの薄膜トランジスタを用いるのが好ましいが、本実施例では、第１トランジスタ（Ｑ１０）に代えて、Ｑ１５とＱ１６２個のｎ型薄膜トランジスタを直列に接続し、さらに、リーク電流を低減するようにしたものである。
【００１６】
［実施例５］
図１０は、本発明の実施例５の有機ＥＬ表示装置のエージング方法を説明するための図である。
通常エージングは、表示パネルサイズに切り出した後に行なうが、本実施例では、図１０に示すように、マザー基板５０上に、ＰＡ（１，１）〜ＰＡ（３，３）の複数の表示セルを形成した状態において、エージング制御信号（Ｓ−ＣＥ）、エージング制御切替信号（Ｓ−ＳＥ）、および電源電圧（ＶＤＤ）を供給するために必要な信号配線をまとめて、マザー基板５０の周辺部に形成された端子に引き出し、これらの端子に専用治具を用いて、エージング制御信号（Ｓ−ＣＥ）、エージング制御切替信号（Ｓ−ＳＥ）、および電源電圧（ＶＤＤ）を供給することで、パネルサイズに切り出す前に一括してエージングを行う。
本実施例では、端子への専用治具の針当てが一回で済むため、エージング作業効率を向上させることが可能となる。
なお、前述の各実施例では、容量直結型の画素回路を有する有機ＥＬ表示装置について説明したが、本発明はこれに限らず、前述の特許文献２に記載されている容量分離型の画素回路にも適用可能である。
本発明を容量分離型の画素回路に適用した１画素の等価回路を図１１に示す。図１１に示す回路が図３に示す等価回路と相違する点は、表示ライン選択用のｎ型薄膜トランジスタＱ４と、映像電圧保持用の容量素子（ＣＳ１，ＣＳ２）を有する点である。なお、図１１に示す等価回路の動作は良く知られているので省略する。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１７】
【図１】容量直結型の画素回路を有する有機ＥＬ表示装置の書込み期間と発光（点灯）期間を説明するための図である。
【図２】容量直結型の画素回路を有する有機ＥＬ表示装置の、従来のエージング方法を説明するための図である。
【図３】本発明の実施例１の有機ＥＬ表示パネルの１画素と、周辺部の等価回路を示す回路図である。
【図４】本発明の実施例１の有機ＥＬ表示装置のエージング時の動作を説明するための図である。
【図５】本発明の実施例１の有機ＥＬ表示装置の通常動作時の動作を説明するための図である。
【図６】本発明の実施例２の有機ＥＬ表示装置のエージング方法を説明するための図である。
【図７】有機ＥＬ表示パネルの周辺部に形成される端子部を説明するための図である。
【図８】本発明の実施例３の有機ＥＬ表示装置のエージング方法を説明するための図である。
【図９】本発明の実施例４の有機ＥＬ表示パネルの１画素の等価回路を示す回路図である。
【図１０】本発明の実施例５の有機ＥＬ表示装置のエージング方法を説明するための図である。
【図１１】本発明を容量分離型の画素回路に適用した１画素の等価回路を示す回路図である。
【符号の説明】
【００１８】
１  有機エレクトロルミネッセンス素子
１１  信号線
１２  リセット線
１３  点灯スイッチ線
１４  電源線
１５  セレクトスイッチ線
２０，２０Ｒ，２０Ｇ，２０Ｂ  エージング制御線
２１，２１Ｒ，２１Ｇ，２１Ｂ  エージング制御信号線
２２  エージング制御信号切替え信号線
５０  マザー基板
ＤＲＶ  駆動回路
ＰＩＸ  画素
Ｑ１  薄膜トランジスタ（駆動ＴＦＴ）
Ｑ２  薄膜トランジスタ（リセットスイッチ）
Ｑ３  薄膜トランジスタ（点灯ＴＦＴ）
Ｑ４  薄膜トランジスタ（セレクトスイッチ素子）
Ｑ１０，Ｑ１１，Ｑ１５，Ｑ１６  薄膜トランジスタ
ＣＳ，ＣＳ１，ＣＳ２  容量素子
Ｔ−ＳＥ，Ｔ−ＣＥ，Ｔ−ＣＥＲ，Ｔ−ＣＥＧ，Ｔ−ＣＥＢ  端子
Ｔ−ＣＯＰ，Ｔ−ＣＯＬ  端子群  
ＰＡ（１，１）〜ＰＡ（３，３）  表示セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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