(57)【要約】【課題】ディジタル制御される発振器を有するＰＬＬ回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なＰＬＬ回路を提供すること。【解決手段】基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号の累積加算値とを比較する位相比較部と、利得を可変させる可変利得増幅部を備え、位相比較部の出力を任意の設定値に収束させるデータ変換部と、位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、オフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、を含む、ＰＬＬ回路が提供される。【選択図】図１
2010034618.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号のクロック数の累積加算値とを比較する位相比較部と、
利得を可変させる可変利得増幅部を備え、前記位相比較部の出力を任意の設定値に収束させるデータ変換部と、
前記位相比較部の出力を用いて前記可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、
前記オフセット検出部で検出されたオフセットを、前記可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、
を含む、ＰＬＬ回路。
【請求項２】
前記オフセット検出部は、前記位相比較部の出力から前記任意の設定値を減算してオフセットを検出する、請求項１に記載のＰＬＬ回路。
【請求項３】
前記データ変換部は、
前記位相比較部の出力を増幅する第１可変利得増幅部と、
前記第１可変利得増幅部の出力に分周比を加算する加算部と、
前記第１可変利得増幅部と同一の利得を有し、設定値を増幅する第２可変利得増幅部と、
前記第１加算部の出力から前記第２可変利得増幅部の出力を減算する減算部と、
前記減算部の出力に、基準周波数を前記発振器の変換利得で除した値を乗じる乗算部と、
を含む、請求項１に記載のＰＬＬ回路。
【請求項４】
周波数変調成分に相当する値を前記分周比に加算するとともに該周波数変調成分に相当する値を前記データ変換部に出力する周波数変調成分出力部をさらに含む、請求項１に記載のＰＬＬ回路。
【請求項５】
請求項１〜４のいずれかに記載のＰＬＬ回路を備えることを特徴とする、無線端末装置。
【請求項６】
基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号のクロック数の累積加算値とを比較する位相比較ステップと、
利得を可変させる可変利得増幅部を備えるデータ変換部により、前記位相比較ステップの出力を任意の設定値に収束させるデータ変換ステップと、
前記位相比較ステップの出力を用いて前記可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出ステップと、
前記オフセット検出ステップで検出されたオフセットを、前記可変利得増幅部の利得が変化するタイミングで補償するオフセット補償ステップと、
を含む、ＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路、無線端末装置およびＰＬＬ回路の制御方法に関し、より詳細には、ループ利得を切り換える際に発生するオフセットを補償するＰＬＬ回路、無線端末装置およびＰＬＬ回路の制御方法に関する。
【背景技術】
【０００２】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくためにＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられる。近年、半導体プロセスの微細化に伴って、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ）を、ディジタル制御発振器（Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；ＤＣＯ）に置き換えた構成が着目されつつある。
【０００３】
従来のＶＣＯを用いたＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックとの間の位相差を、位相比較器を用いて比較していた。ここで一般的な位相比較器としては、位相差を、アップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御して、出力される電流をループフィルタで電圧に変換して、ＶＣＯを制御していた。
【０００４】
一方、図５（R.B.Staszewski et al., “All-Digital Phase-Domain TX
Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digestからの引用）に示したように、近年着目されているＤＣＯを用いたＡＤＰＬＬ（Ａｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ）回路の例では、位相差に相当する時間差のＦｒａｃｔｉｏｎａｌ成分をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でディジタル値に変換し、検出したこれらの位相差に相当するディジタル値を様々な手法でフィードバックして、ＤＣＯをディジタル的に制御している。
【０００５】
【非特許文献１】R.B.Staszewski etal., “All-Digital Phase-Domain TX Frequency Synthesizerfor Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digest
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＰＬＬ回路に対しては、出力周波数が安定するまでの時間（ロックアップタイム）を高速化させ、かつ、位相雑音を低減させたいという、相反する要求がある。ＰＬＬ回路のように負帰還を利用したシステムでは、ループ帯域を広げることで、出力周波数が安定するまでの時間、すなわち収束に要する時間を高速化できる。しかし、ループ帯域を広げると、近傍の雑音は減衰させることができないという問題が生じる。そこで、ＰＬＬ回路においては、かかる要求を満たすために、要求される時間内に精度良く収束させるようにループ利得を切り替える方法が一般的に行われている。
【０００７】
しかし、ＰＬＬ回路においてループ利得を切り替える方法を行うと、ループ利得を切り替える際にオフセットが発生してしまう。従って、このループ利得の切り替えの際に生じるオフセットにより、ＰＬＬ回路のロックアップタイムが長くなってしまうという問題があった。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ディジタル制御される発振器を有するＰＬＬ回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能な、新規かつ改良されたＰＬＬ回路、無線端末装置およびＰＬＬ回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号のクロック数の累積加算値とを比較する位相比較部と、利得を可変させる可変利得増幅部を備え、位相比較部の出力を任意の設定値に収束させるデータ変換部と、位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、オフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、を含む、ＰＬＬ回路が提供される。
【００１０】
かかる構成によれば、位相比較部は、基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値とディジタル値を用いて制御される発振器からの発振信号のクロック数の累積加算値とを比較することで位相を比較し、可変利得増幅部はＰＬＬ回路のループ利得を可変させる。そして、データ変換部は位相比較部の出力を任意の設定値に収束させ、オフセット検出部は位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出し、オフセット補償部はオフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償する。その結果、ディジタル制御される発振器を有するＰＬＬ回路において、ループ利得を切り替える際に生じるオフセットを検出し、検出したオフセットを補償することで、高速にロックさせることができる。
【００１１】
オフセット検出部は、位相比較部の出力から任意の設定値を減算してオフセットを検出してもよい。
【００１２】
データ変換部は、位相比較部の出力を増幅する第１可変利得増幅部と、第１可変利得増幅部の出力に分周比を加算する加算部と、第１可変利得増幅部と同一の利得を有し、設定値を増幅する第２可変利得増幅部と、第１加算部の出力から第２可変利得増幅部の出力を減算する減算部と、減算部の出力に、基準周波数を発振器の変換利得で除した値を乗じる乗算部と、を含んでいてもよい。
【００１３】
周波数変調成分に相当する値を分周比に加算するとともに該周波数変調成分に相当する値をデータ変換部に出力する周波数変調成分出力部をさらに含んでいてもよい。
【００１４】
また、上記課題を解決するために、本発明の別の観点によれば、上記ＰＬＬ回路を備えることを特徴とする、無線端末装置が提供される。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号のクロック数の累積加算値とを比較する位相比較ステップと、利得を可変させる可変利得増幅部を備えるデータ変換部により、位相比較ステップの出力を任意の設定値に収束させるデータ変換ステップと、位相比較ステップの出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出ステップと、オフセット検出ステップで検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償ステップと、を含む、ＰＬＬ回路の制御方法が提供される。
【発明の効果】
【００１６】
以上説明したように本発明によれば、ディジタル制御される発振器を有するＰＬＬ回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能な、新規かつ改良されたＰＬＬ回路およびＰＬＬ回路のオフセット補償方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
また、以下の順序に従って本発明の好適な実施の形態について詳細に説明する。
〔１〕従来のＡＤＰＬＬ回路の構成及び動作
〔２〕本発明の第１の実施形態に係るＰＬＬ回路の構成及び動作
〔３〕本発明の第１の実施形態の変形例
〔４〕本発明の第２の実施形態に係る通信装置の構成
【００１９】
〔１〕従来の従来のＡＤＰＬＬ回路の構成及び動作
まず、本発明の好適な実施の形態について詳細に説明する前に、ループ利得を切り替えることで精度良く収束させることを目的とした、従来のＡＤＰＬＬ回路の構成及び動作について説明する。
【００２０】
図６は、ループ利得を切り替える機能を有する、従来のＡＤＰＬＬ回路の一例を示す説明図である。図６に示したＡＤＰＬＬ回路１０は、基準周波数発振器１２と、アキュムレータ１３と、累積クロック数検出部１４と、ＤＣＯ１５と、第１加算器１６と、データ変換部１７と、を含んで構成される。そして、データ変換部１７は、第１可変利得増幅回路２１と、第２加算器２２と、第２可変利得増幅回路２３と、第３加算器２４と、乗算器２５と、を含んで構成される。ＡＤＰＬＬ回路１０は、制御信号Ｇ＿ＳＷにより、２つの可変利得増幅回路２１、２３の利得１／２ｍの乗数ｍを変えることで、ループ利得を切り替える構成をとっている。
【００２１】
図６に示したＡＤＰＬＬ回路１０の動作について簡単に説明する。アキュムレータ１３は、基準周波数発振器１２から出力されるクロックをトリガとして分周比の累積加算処理を行う。累積クロック数検出部１４は、基準周波数発振器１２から出力されるクロックをトリガとしてＤＣＯ１０５から出力されるクロックの数の累積加算値を保持する。アキュムレータ１３における累積加算処理の結果は累積加算値として第１加算器１６に送られ、累積クロック数検出部１４の出力値が減算される。
【００２２】
第１加算器１６の出力は第１可変利得増幅回路２１で１／２ｍ倍に増幅され、第２加算器２２でｆＲＦ／ｆＲＥＦが加算される（なお、ｆＲＦはＤＣＯの発振周波数であり、ｆＲＥＦは基準周波数である）。そして、第１可変利得増幅回路２３で１／２ｍ倍に増幅された設定値Ａが第３加算器２４で減算され、乗算器２５でｆＲＥＦ／ｋＤＣＯが乗算されることで、ＤＣＯ１５の制御データＤが生成される。
【００２３】
ここで、乗算器２５でｆＲＥＦ／ｋＤＣＯを乗算して、ＤＣＯ１５の変換利得が理想的に正規化される場合、乗算器２５の入力は分周比と等価なｆＲＦ／ｆＲＥＦに収束する（なお、ｋＤＣＯはＤＣＯ１５の変換利得である）。よって、第１加算器１６の出力は、第２可変利得増幅回路２３に入力する設定値Ａに収束する。例えば、第１加算器１６の整数部が１０ビットのｕｎｓｉｇｎｅｄ（符号なし）データで表現されるならば、設定値Ａとして中点の５１２を用いることで、第１加算器１６の可変範囲の中点に安定して収束させることができる。
【００２４】
また、第１可変利得増幅回路２１および第２可変利得増幅回路２３の利得を、制御信号Ｇ＿ＳＷにより１／２Ｍ１から１／２Ｍ２に切り替えた場合において（なお、Ｍ１＜Ｍ２とする）、ＤＣＯ１５の変換利得が理想的に正規化されていれば、第１可変利得増幅回路２１の出力は、第２可変利得増幅回路２３の出力によって、常にキャンセルされることになる。従って、ＤＣＯ１５を正規化するための乗算器２５の入力は、不連続が生じることなく、分周比ｆＲＦ／ｆＲＥＦへの収束を維持する。
【００２５】
しかし、ＤＣＯ１５の変換利得が理想的に正規化されていない場合には、乗算器２５の入力に不連続性が生じる場合がある。図７Ａおよび図７Ｂは、図６に示したＡＤＰＬＬ回路１０において、ＤＣＯ１５の変換利得の正規化に誤差が含まれている場合の一例を示す説明図である。ｋＤＣＯ’はｋＤＣＯに対して誤差を含んでいる値であるとすると、ｆＲＥＦ／ｋＤＣＯ’を乗算したＤＣＯの変換利得の正規化についても誤差を含んだものとなる。よって、乗算器２５の入力は、分周比ｆＲＦ／ｆＲＥＦにオフセットが含まれた値（オフセットの値を仮にａとする）に収束することになる。
【００２６】
図７Ａに示した例では、第１可変利得増幅回路２１および第２可変利得増幅回路２３の利得は１／２Ｍ１に設定され、乗算器の入力はｆＲＦ／ｆＲＥＦ＋ａに収束している。この状態から、図７Ｂに示したように、第１可変利得増幅回路２１および第２可変利得増幅回路２３の利得を１／２Ｍ２に切り替えると、第１可変利得増幅回路２１の出力はＡ／２Ｍ２＋２Ｍ１−Ｍ２・ａになり、乗算器２５の入力はｆＲＦ／ｆＲＥＦ＋２Ｍ１−Ｍ２・ａに変化する。
【００２７】
図７Ａおよび図７Ｂに示したＡＤＰＬＬ回路１０は、最終的に乗算器２５の入力が（ｆＲＦ／ｆＲＥＦ＋ａ）に収束するように動作してしまう。従って、従来のＡＤＰＬＬ回路１０においては、第１可変利得増幅回路２１および第２可変利得増幅回路２３の利得を切り替える際に発生するオフセット分（２Ｍ１−Ｍ２−１）・aにより、収束に要する時間が長くなってしまうという問題があった。
【００２８】
以下においては、かかる問題を解決するために、ディジタル制御される発振器を備えるＰＬＬ回路において、ループ利得を切り替えた際に発生するオフセットを補償することで高速ロックを実現する、本発明の第１の実施形態にかかるＰＬＬ回路の構成について説明する。
【００２９】
〔２〕本発明の第１の実施形態に係るＰＬＬ回路の構成及び動作
まず、本発明の第１の実施形態にかかるＰＬＬ回路の構成について説明する。図１は、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する説明図である。以下、図１を用いて本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する。
【００３０】
図１に示したように、本発明の第１の実施形態にかかるＰＬＬ回路１００は、分周比設定部１０１と、基準周波数発振器１０２と、アキュムレータ１０３と、累積クロック数検出部１０４と、ＤＣＯ１０５と、第１加算器１０６と、データ変換部１０７と、第２加算器１０８と、オフセット量変換部１０９と、エッジ検出部１１０と、スイッチ１１１と、第３加算器１１２と、を含んで構成される。
【００３１】
そして、データ変換部１０７は、第１可変利得増幅回路１２１と、第４加算器１２２と、第２可変利得増幅回路１２３と、第５加算器１２４と、乗算器１２５と、を含んで構成される。
【００３２】
分周比設定部１０１は、ＰＬＬ回路１００の分周比を設定するものである。分周比設定部１０１で設定される分周比の情報はアキュムレータ１０３に送られて、アキュムレータ１０３における累積加算処理に用いられる。基準周波数発振器１０２は、基準周波数ｆＲＥＦで発振する発振器である。基準周波数発振器１０２において生成された基準周波数ｆＲＥＦのクロックは、アキュムレータ１０３、累積クロック数検出部１０４及びエッジ検出部１１０に出力する。
【００３３】
アキュムレータ１０３は、分周比設定部１０１から送られてくる分周比の情報に基づいて、基準周波数発振器１０２から出力される基準周波数のクロックをトリガとして分周比の累積加算処理を行う。すなわち、アキュムレータ１０３は、１クロックごとに加算処理を実行する。アキュムレータ１０３における累積加算処理の結果は累積加算値として第１加算器１０６に送られ、累積クロック数検出部１０４の出力値が減算される。
【００３４】
累積クロック数検出部１０４は、ＤＣＯ１０５から出力されるクロックの数を累積加算するものである。累積クロック数検出部１０４は、基準周波数発振器１０２から出力されるクロックをトリガとしてＤＣＯ１０５の出力クロック数の累積加算値を保持する。すなわち、基準周波数発振器１０２から出力される基準周波数の１クロックの間にＤＣＯ１０５から出力されるクロック数の累積加算値を保持する。累積クロック数検出部１０４で保持されたクロック数は、第１加算器１０６において、アキュムレータ１０３の累積加算値からの減算処理が行われる。累積クロック数検出部１０４により、ＤＣＯ１０５の出力クロック数の累積クロック数を小数点表示することができる。累積クロック数検出部１０４としては、例えばクロック数の整数値を検出するカウンタ回路と、小数点部分を補正するＴｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ回路とが一般的に用いられるが、本発明においてはこれに限定されるものではないことは言うまでもない。
【００３５】
ＤＣＯ１０５は、ディジタル制御される発振器であり、発振周波数ｆＲＦで発振する発振器である。ＤＣＯ１０５で生成されるクロックはＰＬＬ回路１００の外部に出力される他、累積クロック数検出部１０４に送られて、上述したように出力されるクロックの数が累積加算される。
【００３６】
第１加算器１０６は、アキュムレータ１０３から出力されるアキュムレータ１０３の累積加算値から、累積クロック数検出部１０４から出力される累積クロック数検出部１０４の累積加算値を減算し、減算結果を出力するものである。アキュムレータ１０３の累積加算値から累積クロック数検出部１０４の累積加算値を減算することで、基準となる信号とＤＣＯ１０５の発振信号との位相を比較することができるので、第１加算器１０６は本発明の位相比較部の一例として機能する。第１加算器１０６では、基準周波数ｆＲＥＦの各周期において、分周比設定部１０１で設定した分周比の累積加算値から、ＤＣＯ１０５の出力クロックの小数点表示された累積クロック数を減算する処理が行われる。第１加算器１０６の出力はデータ変換部１０７に送られると共に、第２加算器１０８へも送られる。
【００３７】
ディジタル制御されるＰＬＬ回路の場合、第１加算器１０６における減算処理は、ディジタル値に変換された分周比の累積加算値から小数点表示された発振周波数のクロック数の累積加算値を減算する処理になる。従って、可変レンジは第１加算器１０６のビット数で制限される。第１加算器１０６の出力が１０ビットのｕｎｓｉｇｎｅｄデータで表現されるならば、設定値Ａとして中点の５１２を用いることで、第１加算器１０６の可変範囲の中点に安定して収束させることができる。
【００３８】
データ変換部１０７は、第１加算器１０６における減算処理の結果を変換して、ＤＣＯ１０５の制御データを生成するものである。データ変換部１０７では、乗算器１２５の出力を分周比と等価な値に収束させるために、乗算器１２５において基準周波数値ｆＲＥＦをＤＣＯ１０５の変換利得ｋＤＣＯ’で除した係数を乗算する。以下、データ変換部１０７の各部の構成について説明する。
【００３９】
第１可変利得増幅回路１２１は、増幅利得を変えることができる増幅回路である。第１可変利得増幅回路１２１は、第１加算器１０６における減算処理の結果を入力し、入力されたものを１／２ｍ倍（ｍは整数）して出力するものである。第１可変利得増幅回路１２１の増幅利得は、制御信号Ｇ＿ＳＷによってｍの値が制御されることによって変化する。第１可変利得増幅回路１２１の出力は第４加算器１２２に送られる。
【００４０】
第４加算器１２２は、第１加算器１０６の出力を所望の設定値Ａに収束させるために、第１可変利得増幅回路１２１の出力と、分周比（ｆＲＦ／ｆＲＥＦ）と等価な値とを加算して出力するものである。第４加算器１２２の出力は第５加算器１２４に送られる。
【００４１】
第２可変利得増幅回路１２３は、第１可変利得増幅回路１２１と同様に、増幅利得を変えることができる増幅回路である。第２可変利得増幅回路１２３は、収束させたい所望の設定値Ａを１／２ｍ倍（ｍは整数）して出力するものである。第２可変利得増幅回路１２３の増幅利得は、第１可変利得増幅回路１２１の増幅利得と同様に、制御信号Ｇ＿ＳＷによってｍの値が制御されることによって変化する。第２可変利得増幅回路１２３の出力は第５加算器１２４に送られる。
【００４２】
第５加算器１２４は、第４加算器１２２の出力から第２可変利得増幅回路１２３の出力を減算し、減算結果を出力するものである。第５加算器１２４の出力は乗算器１２５に送られて、基準周波数値ｆＲＥＦをＤＣＯ１０５の変換利得ｋＤＣＯ’で除した係数と乗算される。
【００４３】
乗算器１２５は、上述したように、第５加算器１２４の出力に、基準周波数値ｆＲＥＦをＤＣＯ１０５の変換利得ｋＤＣＯ’で除した係数を乗算して、ＤＣＯ１０５の制御データＤを生成する。基準周波数値ｆＲＥＦをＤＣＯ１０５の変換利得ｋＤＣＯ’で除した係数を乗算器１２５で乗算することで、乗算器１２５の出力を分周比と等価な値に収束させることができる。
【００４４】
ここで、ＤＣＯ１０５の変換利得ｋＤＣＯ’がＤＣＯ１０５の変換利得の理想値ｋＤＣＯと一致していれば、第１加算器１０６の出力は、データ変換部１０７に入力される設定値Ａに完全に一致する。しかし、ＤＣＯ１０５の変換利得ｋＤＣＯ’に誤差が含まれていると、所定のオフセット量が発生する。そこで、このオフセット量を検出してオフセットを補償することができれば、設定値へ収束するまでの時間を短縮することができる。以上、データ変換部１０７の各部の構成について説明した。
【００４５】
第２加算器１０８は、第１加算器１０６の出力から所望の設定値Ａを減算して出力するものである。ここで、第２加算器１０８減算する値Ａは、第２可変利得増幅回路１２３に入力される設定値Ａと同一の値である。従って、第２加算器１０８減算する値Ａは既知の値である。第２加算器１０８で第１加算器１０６の出力から、既知である所望の設定値Ａを減算することで、オフセット量を検出することができる。従って、第２加算器１０８は本発明のオフセット検出部の一例として機能する。第２加算器１０８で検出されたオフセット量はオフセット量変換部１０９に送られる。
【００４６】
オフセット量変換部１０９は、第２加算器１０８において、第１加算器１０６の出力から、既知である所望の設定値Ａを減算することで検出されたオフセット量を時間平均して出力するものである。オフセット量変換部１０９の出力で得られる値は、下記の数式（１）の通りである。
【００４７】
【数１】
2010034618.tif 000003
【００４８】
なお、上記の数式（１）において、Ａ’は利得を切り替える前の第１加算器１０６の出力を表し、１／２Ｍ１は利得を切り替える前の第１可変利得増幅回路１２１および第２可変利得増幅回路１２３の利得を表す。また、１／２Ｍ２は利得を切り替えた後の第１可変利得増幅回路１２１および第２可変利得増幅回路１２３の利得を表している。上記数式（１）で表されるオフセット量変換部１０９の出力Ｘは、スイッチ１１１を介して第３加算器１１２に送られる。
【００４９】
エッジ検出部１１０は、制御信号Ｇ＿ＳＷが切り替わるタイミングを検出するものである。すなわち、エッジ検出部１１０は、第１可変利得増幅回路１２１および第２可変利得増幅回路１２３に入力される制御信号Ｇ＿ＳＷが、ＬＯＷ状態からＨＩＧＨ状態に切り替わったことを検出するものである。エッジ検出部１１０は、基準周波数発振器１０２から出力されるクロックをトリガとして、制御信号Ｇ＿ＳＷが切り替わるタイミングを検出する。
【００５０】
エッジ検出部１１０で制御信号Ｇ＿ＳＷの切り替わりを検出すると、スイッチ１１１の端子をオフセット量変換部１０９側への接続の切り替えを、エッジ検出部１１０から制御する。制御信号Ｇ＿ＳＷの切り替わりを検出した時点でスイッチ１１１の端子をオフセット量変換部１０９側へ接続するように切り替えることで、制御信号Ｇ＿ＳＷが切り替わった時点でのみ、分周比設定部１０１で設定された分周比にオフセット量変換部１０９の出力Ｘが加算された値をアキュムレータ１０３に入力することができる。なお、オフセットの補償をアキュムレータ１０３に反映させるために、エッジ検出部１１０の出力は、基準周波数の１周期分保持されるように出力することが望ましい。
【００５１】
第３加算器１１２は、分周比設定部１０１で設定された分周比に対する加算処理を行うものである。通常時（すなわち、制御信号Ｇ＿ＳＷが変化していない場合）は、スイッチ１１１の端子は“０”側に接続されている。従って、分周比設定部１０１で設定された分周比は、第３加算器１１２で何も加算されずにそのまま出力される。一方、制御信号Ｇ＿ＳＷが切り替わると、上述したように、エッジ検出部１１０において制御信号Ｇ＿ＳＷの切り替わりを検出する。エッジ検出部１１０が制御信号Ｇ＿ＳＷの切り替わりを検出すると、エッジ検出部１１０はスイッチ１１１の端子をオフセット量変換部１０９側へ接続するように切り替える。従って、分周比設定部１０１で設定された分周比は、制御信号Ｇ＿ＳＷが切り替わったタイミングで、第３加算器１１２においてオフセット量変換部１０９の出力Ｘが加算されて出力される。従って、第３加算器１１２は、本発明のオフセット補償部の一例として機能する。
【００５２】
従って、制御信号Ｇ＿ＳＷが切り替わったタイミングでのみ、分周比設定部１０１で設定された分周比に、オフセット量変換部１０９の出力Ｘが加算された値がアキュムレータ１０３に入力される。このようにＰＬＬ回路１００を動作させることで、本発明の第１の実施形態にかかるＰＬＬ回路１００は、ディジタル制御される発振器の変換利得の正規化誤差に起因する、ループ利得切り替えの際に発生するオフセットを補償することができる。
【００５３】
以上、図１を用いて本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明した。なお、図１で示したデータ変換部１０７は、ＤＣＯ１０５の変換利得ｋＤＣＯ’が理想的な値（ｋＤＣＯ）である場合に、乗算器１２５の入力が分周比と等価な値に収束し、かつ、第１加算器１０６の出力が設定値Ａに収束することが重要である。従って、本発明においてはかかる要件を満たしていれば、データ変換部の構成は本実施形態の構成に限定されないことは言うまでもない。
【００５４】
次に、従来のＡＤＰＬＬ回路の収束特性と、本発明の第１の実施形態にかかるＰＬＬ回路１００の収束特性との違いについてグラフを用いて説明する。図２Ａは、図６に示した従来のＡＤＰＬＬ回路の収束特性についてグラフで示す説明図であり、図２Ｂは、図１に示したＰＬＬ回路１００の収束特性についてグラフで示す説明図である。
【００５５】
図２Ａおよび図２Ｂに示したグラフは、上段のグラフは制御信号Ｇ＿ＳＷの切り替わりについて示しており、下段のグラフは、図２Ａにおいては加算器２４の出力が、図２Ｂにおいては第５加算器１２４の出力Ｎが、それぞれ収束する様子について示したものである。
【００５６】
図２Ａと図２Ｂとを比較すると、ＰＬＬ回路１００は従来のＡＤＰＬＬ回路と比較して、第５加算器１２４の出力Ｎが収束するまでに要する時間がおよそ５μ秒ほど短縮されていることが分かる。従来においては、この５μ秒程度の収束の遅延は問題とはならなかった。しかし、使用する周波数の帯域が拡大するにつれて、回路を高速に動作させる要求が高まり、従来では問題とならなかった収束の遅延も無視できなくなってきている。
【００５７】
従って、本発明の第１の実施形態にかかるＰＬＬ回路１００は、従来のＡＤＰＬＬ回路と比較して、第５加算器１２４の出力Ｎが収束するまでに要する時間を短縮することで、高速なロックを実現することができる。また、第１可変利得増幅回路１２１は、第１加算器１０６の出力に現れるディジタル特有の量子化誤差に起因する位相誤差を減衰する方向に動作するので、位相雑音の低減にも貢献する。従って、本発明の第１の実施形態にかかるＰＬＬ回路１００は、ロックアップタイムを高速化させ、かつ、位相雑音を低減させることできる。
【００５８】
〔３〕本発明の第１の実施形態の変形例
次に、本発明の第１の実施形態の変形例について説明する。図３は、本発明の第１の実施形態の変形例にかかるＰＬＬ回路１００ａの構成について説明する説明図である。以下、図３を用いて本発明の第１の実施形態の変形例にかかるＰＬＬ回路１００ａの構成について説明する。
【００５９】
図３に示したＰＬＬ回路１００ａは、ＤＣＯ１０５に直接周波数変調を施すために、図１に示したＰＬＬ回路１００と比較して、周波数変調成分出力部１５１と、第６加算器１５２と、第７加算器１５３とが追加されている。以下、図１に示したＰＬＬ回路１００と比較して、図３において追加された構成について説明する。
【００６０】
周波数変調成分出力部１５１は、ＤＣＯ１０５に直接周波数変調を施すための周波数変調成分を入力するものである。周波数変調成分出力部１５１から出力される周波数変調成分は第６加算器１５２に送られ、第５加算器１２４の出力と加算される。
【００６１】
第６加算器１５２は、第５加算器１２４の出力と、周波数変調成分出力部１５１から出力される周波数変調成分とを加算するものである。第６加算器１５２の加算結果はＤＣＯ１０５に出力される。
【００６２】
第７加算器１５３は、分周比設定部１０１から出力される分周比と、周波数変調成分出力部１５１から出力される周波数変調成分とを加算して出力するものである。第７加算器１５３において、分周比と周波数変調成分とを加算して出力することで、累積クロック数検出部１０４で検出される変調波成分をキャンセルすることができる。
【００６３】
以上、図３において追加された構成について説明した。このように、ＤＣＯに直接周波数変調を施すようなＰＬＬ回路においても、第１可変利得増幅回路１２１および第２可変利得増幅回路１２３の利得を切り替えた際に発生するオフセットに起因した不連続を低減して、高速なロックを実現することができる。
【００６４】
〔４〕本発明の第２の実施形態に係る通信装置の構成
図４は、本発明の第２の実施形態にかかる無線端末装置２００の構成について説明する説明図である。以下、図４を用いて本発明の第２の実施形態にかかる無線端末装置２００の構成について説明する。
【００６５】
図４に示したように、本発明の第２の実施形態にかかる無線端末装置２００は、ベースバンド回路（Ｂａｓｅ−ｂａｎｄ  ＢＬＯＣＫ）２０１と、送受信モジュール２０２と、アンテナ共用器２０３と、電波を送受信するアンテナ２０４と、を含んで構成される。
【００６６】
ベースバンド回路２０１は、ベースバンド信号を扱う回路であり、送受信モジュール２０２との間で信号の授受を行う。送受信モジュール２０２は、ベースバンド回路２０１との間で信号の授受を行って信号処理を行う。アンテナ共用器２０３は、送受信モジュール２０２との間で信号の授受を行う。アンテナ２０４は、電波の送受信を行う。
【００６７】
また、送受信モジュール２０２は、送信系と受信系に分けられ、送信系はディジタルＰＬＬ２１１と、発振器２１２と、増幅器６１３と、を含んで構成され、受信系は、ディジタルＰＬＬ２２１と、発振器２２２と、増幅器２２３と、ダウンコンバータ２２４と、ローパスフィルタ２２５と、可変利得変換器２２６と、を含んで構成される。
【００６８】
ここで、図４に示したディジタルＰＬＬ２１１、２２１に、例えば図１または図３に示した、本発明の第１の実施形態にかかるＰＬＬ回路１００、１００ａのいずれかを適用することができる。ＰＬＬ回路１００、１００ａのいずれかを無線端末装置２００に適用することで、無線端末装置２００は、上述した各実施形態の効果を有することができる。つまり、本発明の第２の実施形態にかかる無線端末装置２００は、可変利得増幅回路の利得を切り替えた際に発生するオフセットに起因した不連続を低減して、高速なロックを実現することができる。
【００６９】
なお、図４に示した無線端末装置２００の構成は、あくまで一例であり、かかる例に限定されないことは言うまでもない。ディジタルＰＬＬを用いる装置であれば本発明のＰＬＬ回路を適用することが可能であり、そのようなＰＬＬ回路として、例えば上述した本発明の第１の実施形態にかかるＰＬＬ回路１００、１００ａのいずれかを適用することができる。
【００７０】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００７１】
本発明は、ＰＬＬ回路、無線端末装置およびＰＬＬ回路の制御方法に関し、特に、ループ利得を切り換える際に発生するオフセットを補償するＰＬＬ回路、無線端末装置およびＰＬＬ回路の制御方法に適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する説明図である。
【図２Ａ】従来のＡＤＰＬＬ回路の収束特性についてグラフで示す説明図である。
【図２Ｂ】図１に示したＰＬＬ回路１００の収束特性についてグラフで示す説明図である。
【図３】本発明の第１の実施形態の変形例にかかるＰＬＬ回路１００ａの構成について説明する説明図である。
【図４】本発明の第２の実施形態にかかる無線端末装置２００の構成について説明する説明図である。
【図５】従来のＤＣＯを用いたＡＤＰＬＬ回路の例を示す説明図である。
【図６】従来のＡＤＰＬＬ回路の一例を示す説明図である。
【図７Ａ】図６に示したＡＤＰＬＬ回路１０において、ＤＣＯの正規化に誤差が含まれている場合の一例を示す説明図である。
【図７Ｂ】図６に示したＡＤＰＬＬ回路１０において、ＤＣＯの正規化に誤差が含まれている場合の一例を示す説明図である。
【符号の説明】
【００７３】
１００    ＰＬＬ回路
１０１    分周比設定部
１０２    基準周波数発振器
１０３    アキュムレータ
１０４    累積クロック数検出部
１０５    ＤＣＯ
１０６    第１加算器
１０７    データ変換部
１０８    第２加算器
１０９    オフセット量変換部
１１０    エッジ検出部
１１１    スイッチ
１１２    第３加算器
１２１    第１可変利得増幅回路
１２２    第４加算器
１２３    第２可変利得増幅回路
１２４    第５加算器
１２５    乗算器
１５１    周波数変調成分出力部
１５２    第６加算器
１５３    第７加算器
【図１】
2010034618.tif 000004
【図２Ａ】
2010034618.tif 000005
【図２Ｂ】
2010034618.tif 000006
【図３】
2010034618.tif 000007
【図４】
2010034618.tif 000008
【図５】
2010034618.tif 000009
【図６】
2010034618.tif 000010
【図７Ａ】
2010034618.tif 000011
【図７Ｂ】
2010034618.tif 000012