(57)【要約】【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も小さい配線抵抗で接続されることを特徴とする半導体装置。
【請求項３】
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短いことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も短い配線長で接続されることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記貫通電極は、前記静電放電保護回路を構成する素子の一部を貫通していることを特徴とする半導体装置。
【請求項６】
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さくなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項７】
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短くなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６及び７のいずれかに記載の半導体装置の製造方法において、
前記貫通電極と前記静電放電保護回路との配置関係を規定した設計セルを用意し、前記設計セルの配置を決定することにより、前記配置配線情報を決定することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法等に関する。
【背景技術】
【０００２】
電子機器の小型化により、電子機器内部に実装される半導体装置等の電子部品の実装スペースが制限されつつある。このため、半導体装置等の電子部品の小型化が求められている。
【０００３】
半導体装置を小型化する方法として、半導体基板（半導体チップ）を積層して半導体装置を構成する方法が提案されている。この方法は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る方法である。
【０００４】
そして、各半導体チップ間を配線接続するための方法として、半導体チップに貫通電極（半導体チップを貫通した配線電極）を設け、これにより各半導体チップ間を配線接続する方法が提案されている。
【特許文献１】特開２００７−４９１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
貫通電極が半導体装置の外部端子と電気的に接続している場合、外部端子を介して入力された静電気により、半導体チップ上の回路素子が静電破壊される可能性がある。そのため、静電気により入力される電荷の放電経路となる静電放電（ＥＳＤ; Electro-Static Discharge）保護回路を設けることが通常である。
【０００６】
貫通電極を用いることにより、半導体チップ上から外部端子への取り出し場所の自由度が大きくなる。そのため、静電放電保護回路の配置も、貫通電極の配置に応じた配慮をすることが好ましい。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供できる。
【課題を解決するための手段】
【０００８】
（１）本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さいことを特徴とする。
【０００９】
本発明によれば、静電放電保護回路と貫通電極との配線抵抗が、回路素子と貫通電極との配線抵抗よりも小さいため、静電放電による電荷は、静電放電保護回路に流れやすい。そのため、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置を実現することができる。
【００１０】
（２）この半導体装置は、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も小さい配線抵抗で接続されていてもよい。
【００１１】
（３）本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含み、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短いことを特徴とする。
【００１２】
本発明によれば、静電放電保護回路と貫通電極との配線長が、回路素子と貫通電極との配線長よりも短いため、静電放電による電荷は、静電放電保護回路に流れやすい。そのため、回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置を実現することができる。
【００１３】
（４）この半導体装置は、
前記静電放電保護回路が、前記所与の半導体基板において、前記貫通電極から最も短い配線長で接続されていてもよい。
【００１４】
（５）この半導体装置は、
前記貫通電極は、前記静電放電保護回路を構成する素子の一部を貫通していてもよい。
【００１５】
（６）本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線抵抗が、前記回路素子と前記貫通電極との配線抵抗よりも小さくなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする。
【００１６】
（７）本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記半導体基板のうち所与の半導体基板を貫通し、前記半導体装置の外部端子と電気的に接続する貫通電極と、
前記所与の半導体基板に設けられた回路素子と、静電放電保護回路とを含む半導体装置の製造方法であって、
前記静電放電保護回路と前記貫通電極との配線長が、前記回路素子と前記貫通電極との配線長よりも短くなるように配置配線情報を決定し、前記配置配線情報に基づいて前記半導体装置を製造することを特徴とする。
【００１７】
（８）この半導体装置の製造方法は、
前記貫通電極と前記静電放電保護回路との配置関係を規定した設計セルを用意し、前記設計セルの配置を決定することにより、前記配置配線情報を決定してもよい。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
【００１９】
１．半導体装置
図１は、本実施の形態に係る半導体装置の内部構造を説明するための模式図である。なお、本実施の形態に係る半導体装置は、図１に示す他に、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を含んでいる。
【００２０】
本実施の形態に係る半導体装置１は、複数の半導体基板を積層して含む。図１に示す例では、半導体基板１０、２０を積層した構成を示している。
【００２１】
半導体基板１０は、半導体層１１と配線層１２を含んで構成されている。半導体層１１は、トランジスタ等の回路素子が形成される層であり、例えばＳｉ等を含んだ半導体で構成される。配線層１２は、半導体層１１に形成された回路素子や、貫通電極（詳細は後述）を、相互に電気的に接続するための配線が形成される層である。配線には、例えばＡｌやＣｕ等の金属が用いられる。
【００２２】
同様に、半導体基板２０は、半導体層２１と配線層２２を含んで構成されている。
【００２３】
半導体基板１０は、半導体層１１に内部回路１３を有している。また、半導体基板２０は、半導体層２１に内部回路２３を有している。内部回路１３、２３は、複数の回路素子（トランジスタ等）から構成される回路である。
【００２４】
半導体基板１０は、半導体層１１に静電放電保護回路４１、４２を有している。静電放電保護回路４１、４２は、図示しない外部端子から入力された静電気による電荷の放電経路となる回路であり、内部回路１３を静電破壊から保護するために設けられている。
【００２５】
同様に、半導体基板２０は、半導体層２１に静電放電保護回路４３、４４を有している。静電放電保護回路４３、４４は、図示しない外部端子から入力された静電気による電荷の放電経路となる回路であり、内部回路２３を静電破壊から保護するために設けられている。
【００２６】
本実施の形態に係る半導体装置は、貫通電極５１、５２、５３を含む。貫通電極５１、５２、５３は、半導体基板２０を貫通し、図示しない外部端子と電気的に接続する。貫通電極５１、５２、５３の直径は、例えば３０〜５０μｍ程度としてもよい。
【００２７】
貫通電極５１は、半導体基板２０を貫通し、外部端子ＶＤＤと電気的に接続する。貫通電極５２は、半導体基板２０を貫通し、外部端子ＶＳＳと電気的に接続する。貫通電極５３は、半導体基板２０を貫通し、外部端子Ｐｉｎ１と電気的に接続する。
【００２８】
本実施の形態に係る半導体装置は、電極５４を含む。電極５４は、半導体基板２０を外部端子Ｐｉｎ２と電気的に接続する。なお、電極５４は半導体基板２０を貫通する構成ではない。
【００２９】
貫通電極は、半導体基板を積層した後に形成してもよい。また、図２に示す貫通電極の構成の一例を説明するための模式図のように、貫通電極は、半導体基板ごとに５０ａ、５０ｂのように分離して形成し、半導体基板を積層することにより電気的に接続されるように構成してもよい。
【００３０】
なお、半導体基板１０の配線層１２と半導体基板２０の半導体層２１とは、接着剤８１で接着されていてもよい。
【００３１】
図３は、本実施の形態に係る半導体装置の回路図である。外部端子ＶＤＤは、正電位に接続される電源端子として機能し、外部端子ＶＳＳは接地電位に接続される接地端子として機能する。また、外部端子Ｐｉｎ１は内部回路１３の入力端子又は出力端子として機能し、外部端子Ｐｉｎ２は内部回路２３の入力端子又は出力端子として機能する。
【００３２】
外部端子ＶＤＤと電気的に接続する貫通電極５１は、配線層１２で内部回路１３及び静電放電保護回路４１と、配線層２２で内部回路２３及び静電放電保護回路４３と、それぞれ電気的に接続されている。
【００３３】
外部端子ＶＳＳと電気的に接続する貫通電極５２は、配線層１２で内部回路１３及び静電放電保護回路４１、４２と、配線層２２で内部回路２３及び静電放電保護回路４３、４４と、それぞれ電気的に接続されている。
【００３４】
外部端子Ｐｉｎ１と電気的に接続する貫通電極５３は、配線層１２で内部回路１３及び静電放電保護回路４２と、それぞれ電気的に接続されている。
【００３５】
外部端子Ｐｉｎ２と電気的に接続する電極５４は、配線層２２で内部回路２３及び静電放電保護回路４４と、それぞれ電気的に接続されている。
【００３６】
図４（Ａ）及び図４（Ｂ）は、本実施の形態に係る半導体装置の断面構造を説明するための模式図である。図４（Ａ）は、パッケージ基板７０上に、図１を用いて説明した半導体基板１０、２０を積層した構成をフェースアップで設置し、モールド樹脂７１でモールドした構成の一例である。図４（Ｂ）は、パッケージ基板７０上に、図１を用いて説明した半導体基板１０、２０を積層した構成をフェースダウンで設置し、モールド樹脂７１でモールドした構成の一例である。
【００３７】
図４（Ａ）に示す例において、パッケージ基板７０には、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２が設けられており、パッケージ基板７０内部の配線とボンディングワイヤーを介して貫通電極５１と外部端子ＶＤＤ、貫通電極５２と外部端子ＶＳＳ、貫通電極５３と外部端子Ｐｉｎ１、電極５４と外部端子Ｐｉｎ２とがそれぞれ電気的に接続されている。
【００３８】
図４（Ｂ）に示す例において、パッケージ基板７０には、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２が設けられており、パッケージ基板７０内部の配線を介して貫通電極５１と外部端子ＶＤＤ、貫通電極５２と外部端子ＶＳＳ、貫通電極５３と外部端子Ｐｉｎ１、電極５４と外部端子Ｐｉｎ２とがそれぞれ電気的に接続されている。
【００３９】
図５は、貫通電極と静電放電保護回路及び内部回路との配置関係の一例を示す平面図である。図５においては、貫通電極５３と静電放電保護回路４２及び内部回路１３との配置関係を示している。貫通電極５３と静電放電保護回路４２及び内部回路１３との間は、配線６０により電気的に接続している。
【００４０】
図６は、静電放電保護回路４２の断面構造を説明するための模式図である。本実施の形態においては、静電放電保護回路は、ｇｇＮＭＯＳ（grounded-gate NMOS）で構成されている。図５は、図４のａ〜ａ’におけるｇｇＮＭＯＳの断面図である。
【００４１】
図５及び図６に示すｇｇＮＭＯＳは、Ｐ−ｗｅｌｌ１０１内のＰ拡散領域１０２で囲まれた領域内に、ソースとなるＮ拡散領域１０３、１０４と、ドレインとなるＮ拡散領域１０５が形成されている。
【００４２】
Ｐ−Ｗｅｌｌ１０１、Ｐ拡散領域１０２、Ｎ拡散領域１０３〜１０５上にはシリコン酸化膜１１０が形成されている。シリコン酸化膜１１０内には、Ｎ拡散領域１０３とＮ拡散領域１０５をまたぐように、ゲートとなるポリシリコン層１０６が、Ｎ拡散領域１０４とＮ拡散領域１０５をまたぐように、ゲートとなるポリシリコン層１０７が形成されている。
【００４３】
シリコン酸化膜１１０上には、配線６０、１０８、１０９が形成されている。配線６０は、コンタクトホールを通じてＮ拡散領域１０５と電気的に接続している。配線１０８は、コンタクトホールを通じてＰ拡散領域１０２及びＮ拡散領域１０３と電気的に接続している。配線１０９は、コンタクトホールを通じてＰ拡散領域１０２及びＮ拡散領域１０４と電気的に接続している。
【００４４】
また、Ｐ拡散領域１０２、Ｎ拡散領域１０３、１０４、１０５、ポリシリコン層１０６、１０７、配線１０８、１０９は、接地電位に電気的に接続している。
【００４５】
図５において、静電放電保護回路４２と貫通電極５３との配線長Ｄａ（例えば、貫通電極５３から静電放電保護回路４２が有する保護素子の最寄りの接続点であるコンタクトホール１１０までの配線の長さ）は、回路素子（内部回路）１３と貫通電極５３との配線長Ｄｂよりも短い。図５に示す例のように、同一経路上に静電放電保護回路４２と回路素子（内部回路）１３がある場合には、配線長が短い方が、配線抵抗が小さい。したがって、静電放電による電荷は、回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００４６】
また、図５に示す例のように、静電放電保護回路４２が、貫通電極５３から最も小さい配線抵抗で接続される回路であれば、静電放電による電荷は、他の回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００４７】
なお、図５に示す例のように、同一経路上に静電放電保護回路４２と回路素子（内部回路）１３がある場合には、静電放電保護回路４２が、貫通電極５３から最も短い配線長で接続される回路であれば、静電放電による電荷は、他の回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００４８】
〔変形例１〕
図７は、貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図である。
【００４９】
図７において、静電放電保護回路４２と貫通電極５３との配線長Ｄａは、回路素子（内部回路）１３と貫通電極５３との配線長Ｄｂよりも短い。図７に示す例のように、配線幅が同一である場合には、配線長が短い方が、配線抵抗が小さい。したがって、静電放電による電荷は、回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００５０】
また、図７に示す例のように、静電放電保護回路４２が、貫通電極５３から最も小さい配線抵抗で接続される回路であれば、静電放電による電荷は、他の回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００５１】
なお、図７に示す例のように、配線幅が同一である場合には、静電放電保護回路４２が、貫通電極５３から最も短い配線長で接続される回路であれば、静電放電による電荷は、他の回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００５２】
〔変形例２〕
図８は、貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図である。図９は、貫通電極と静電放電保護回路の断面構造を説明するための模式図である。図９は、図８のｘ〜ｘ’における断面図である。図８及び図９に示す例は、貫通電極が、静電放電保護回路を構成する素子の一部を貫通している例である。
【００５３】
図８及び図９に示す例では、Ｎ拡散領域１０５を貫通するように貫通電極５３が形成されている。したがって、静電放電保護回路４２と貫通電極５３との配線長Ｄａは０とみなすことができる。よって、図８に示す例においても、静電放電保護回路４２と貫通電極５３との配線長Ｄａは、回路素子（内部回路）１３と貫通電極５３との配線長Ｄｂよりも短い。
【００５４】
図８及び図９に示す例では、静電放電保護回路４２が、貫通電極５３から最も小さい配線抵抗で接続される回路となる。したがって、静電放電による電荷は、他の回路素子（内部回路）１３よりも静電放電保護回路４２に流れやすい。そのため、回路素子（内部回路）１３の静電破壊を抑制できる。
【００５５】
２．半導体装置の製造方法
図１〜図９を用いて説明した半導体装置は、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さくなるように配置配線情報を決定し、配置配線情報に基づいて半導体装置を製造することにより実現することができる。
【００５６】
また、静電放電保護回路４２と貫通電極５３との配線長が、回路素子１３と貫通電極５３との配線長よりも短くなるように配置配線情報を決定し、配置配線情報に基づいて半導体装置を製造することにより実現することができる。
【００５７】
貫通電極５３と静電放電保護回路４２との配置関係を規定した設計セルを用意し、設計セルの配置を決定することにより、配置配線情報を決定してもよい。
【００５８】
図１０（Ａ）及び図１０（Ｂ）は、レイアウトソフトで用いる設計セルの一例を示す平面図である。図１０（Ａ）は、貫通電極５３と静電放電保護回路４２とが重ならない位置に配置されている場合の設計セル２００を、図１０（Ｂ）は、静電放電保護回路４２のＮ拡散領域を貫通するように貫通電極５３が形成されている場合の設計セル２０１を示す。
【００５９】
貫通電極５３と静電放電保護回路４２との配置関係を規定した設計セルを予め用意しておくことにより、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さくなるように配置配線情報を決定したり、静電放電保護回路４２と貫通電極５３との配線長が、回路素子１３と貫通電極５３との配線長よりも短くなるように配置配線情報を決定したりすることが容易となる。
【００６０】
図１１は、配置配線情報を決定する手法の一例を示すフローチャートである。なお、図１１に示す例では、例えば設計セル２００と設計セル２０１のように、設計セルの種類が複数ある場合について説明する。
【００６１】
まず、半導体基板上における貫通電極の位置座標を決定する（ステップＳ１００）。次に、その位置座標において使用する設計セルを決定する（ステップＳ１０２）。例えば、設計セル２００と設計セル２０１のいずれを使用するかを決定する。次に、ステップＳ１００で決定した貫通電極の位置座標に基づいて、ステップＳ１０２で決定した設計セルの配置を決定する（ステップＳ１０４）。ステップＳ１０４では、設計セルを所与の角度だけ回転させる等をして、設計セルの配置を決定する。
【００６２】
図１１を用いて説明した配置配線情報を決定する手法は、例えば自動配置配線ソフトウェアにおいて利用してもよい。
【００６３】
なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００６５】
例えば、本実施の形態においては、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を含む例について説明したが、他の入力端子や出力端子、制御端子等の外部端子を含んでもよい。
【００６６】
また、静電放電保護回路が複数の保護素子から構成され、複数の保護素子が異なる接続点で接続されている場合には、貫通電極から最寄りの接続点までの配線の長さを配線長としてもよい。
【図面の簡単な説明】
【００６７】
【図１】本実施の形態に係る半導体装置の内部構造を説明するための模式図。
【図２】貫通電極の構成の一例を説明するための模式図。
【図３】本実施の形態に係る半導体装置の回路図。
【図４】図４（Ａ）及び図４（Ｂ）は、本実施の形態に係る半導体装置の断面構造を説明するための模式図。
【図５】貫通電極と静電放電保護回路及び内部回路との配置関係の一例を示す平面図。
【図６】静電放電保護回路の断面構造を説明するための模式図。
【図７】貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図。
【図８】貫通電極と静電放電保護回路及び内部回路との配置関係の他の一例を示す平面図。
【図９】貫通電極と静電放電保護回路の断面構造を説明するための模式図。
【図１０】図１０（Ａ）及び図１０（Ｂ）は、設計セルの一例を示す平面図。
【図１１】配置配線情報を決定する手法の一例を示すフローチャート。
【符号の説明】
【００６８】
１０  半導体基板、１１  半導体層、１２  配線層、１３  内部回路、２０  半導体基板、２１  半導体層、２２  配線層、２３  内部回路、４１〜４４  静電放電保護回路、５１〜５３  貫通電極、５４  電極、６０  配線、７０  パッケージ基板、７１  モールド樹脂、８１  接着材、１０１  Ｐ−ｗｅｌｌ、１０２  Ｐ拡散領域、１０３，１０４  Ｎ拡散領域（ソース）、１０５  Ｎ拡散領域（ドレイン）、１０６，１０７  ポリシリコン層（ゲート）、１０８，１０９  配線、１１０  コンタクトホール、２００，２０１  設計セル、ＶＤＤ，ＶＳＳ，Ｐｉｎ１，Ｐｉｎ２  外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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