(57)【要約】【課題】連続的に入力されるフローデータを対象として演算処理を実行している場合であっても、演算途中のデータと新しく入力されたデータとが衝突することなくサンプリングポイント数を変化させることが可能な直交関数変換装置を得ること。【解決手段】本発明は、複数のＦＦＴ演算ユニット（３１，３２）を備え、ＦＦＴ演算ユニットの一部または全部を利用して、所望のサンプリングポイント数で入力信号を直交関数変換する直交関数変換装置であって、ＦＦＴ演算ユニットの各々は、自ユニットが直交関数変換で利用される場合、入力信号に対して所定の直交関数変換を実行し、利用されない場合には、入力信号に対して所定量の遅延を与える。【選択図】図２
2010191894.tif 000002
【特許請求の範囲】
【請求項１】
複数の演算ユニットを備え、当該複数の演算ユニットの一部または全部を利用して、所望のサンプリングポイント数で入力信号を直交関数変換する直交関数変換装置であって、
前記演算ユニットの各々は、
自ユニットが直交関数変換で利用される場合、入力信号に対して所定の直交関数変換を実行し、
利用されない場合には、入力信号に対して所定量の遅延を与える
ことを特徴とする直交関数変換装置。
【請求項２】
前記演算ユニットの各々は、
入力信号に対して所定の直交関数変換を実行する変換手段と、
入力信号に対して所定量の遅延を与える遅延付加手段と、
自ユニットが直交関数変換で利用される演算ユニットに選択された場合、外部からの入力信号を前記変換手段に入力させ、そうでない場合には、外部からの入力信号を前記遅延付加手段に入力させる切替手段と、
を備えることを特徴とする請求項１に記載の直交関数変換装置。
【請求項３】
前記演算ユニットの各々は、
その構成を外部からの指示に従い変更する機能を有し、
自ユニットが直交関数変換で利用される演算ユニットに選択された場合、入力信号に対して所定の直交関数変換を実行する手段を形成し、
自ユニットが直交関数変換で利用される演算ユニットに選択されなかった場合には、入力信号に対して所定量の遅延を与える手段を形成する
ことを特徴とする請求項１に記載の直交関数変換装置。
【請求項４】
前記入力信号に対して与える遅延を、各ユニットが直交関数変換を実行する場合に要する処理遅延時間と同一量の遅延とすることを特徴とする請求項１、２または３に記載の直交関数変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号系列に対して直交関数変換を行う直交関数変換装置に関する。
【背景技術】
【０００２】
信号処理、データ解析、線形システム、ワイヤレス通信等の各分野において幅広く利用される直交関数変換（ウォルシュ変換、アダマール変換、フーリエ変換等）を実施する従来の装置として、たとえば、特許文献１に記載の高速フーリエ変換演算回路が存在する。この演算回路では、基数を変更可能またはスキップ可能なバタフライ演算部、およびデータ並べ替え回路を具備することで入力データ数の変更を実現している。
【０００３】
また、特許文献２には、メモリとバタフライ演算回路を組み合わせ、反復処理回数を可変にすることでサンプリング数を可変にする演算回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８３３４１号公報
【特許文献２】特表２００８−５０６１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１記載の技術では、入力データ数変更に対応するための演算回路について言及しているが、データの入力タイミングについては言及されていない。そのため、連続的に入力されるデータに対する演算中にバタフライ演算部をスキップすると、演算中の前のデータ（演算途中のデータ）と新しく入力されたデータとが衝突する、という問題があった。
【０００６】
また、上記特許文献２記載の技術では、同じバタフライ演算回路での演算反復回数を制御することでサンプリングポイント数の可変を実現し、また回路規模をコンパクトにすることができるため、メモリ等に一旦ストアされたデータをサンプリングポイント数毎にまとまったデータの塊として入力し、実行する変換処理には適しているが、連続的に入力されるフローデータに対する変換処理では、反復処理ゆえに入力データと反復処理中データとの衝突が発生する、という問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、連続的に入力されるフローデータを対象として演算処理を実行している場合であっても、演算途中のデータと新しく入力されたデータとが衝突することなくサンプリングポイント数を変更することが可能な直交関数変換装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、複数の演算ユニットを備え、当該複数の演算ユニットの一部または全部を利用して、所望のサンプリングポイント数で入力信号を直交関数変換する直交関数変換装置であって、前記演算ユニットの各々は、自ユニットが直交関数変換で利用される場合、入力信号に対して所定の直交関数変換を実行し、利用されない場合には、入力信号に対して所定量の遅延を与えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、直交関数変換装置は、複数の演算ユニットを備え、各演算ユニットでは、直交関数変換を実行しない場合、入力信号に対して所定量の遅延を与えることとしたので、連続的に入力されるフローデータを対象として演算処理を実行している最中であっても、演算途中のデータと新しく入力されたデータとが衝突することのないサンプリングポイント数変更動作を実現できる、という効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１にかかる信号処理装置（直交関数変換装置）の利用形態の一例を示す図である。
【図２】図２は、ＦＦＴ処理部の構成例を示す図である。
【図３】図３は、ＦＦＴ演算ユニット（演算選択）の構成例を示す図である。
【図４】図４は、ＦＦＴ演算ユニット（遅延選択）の構成例を示す図である。
【図５】図５は、サンプリングポイント数を変更する前の信号処理装置を示す図である。
【図６】図６は、サンプリングポイント数を変更した後の信号処理装置を示す図である。
【図７】図７は、実施の形態２のＦＦＴ処理部の構成例を示す図である。
【図８】図８は、実施の形態２のＦＦＴ演算ユニット（演算選択）の構成例を示す図である。
【図９】図９は、実施の形態２のＦＦＴ演算ユニット（遅延選択）の構成例を示す図である。
【図１０−１】図１０−１は、サンプリングポイント数の変更動作を説明するための図である。
【図１０−２】図１０−２は、サンプリングポイント数の変更動作を説明するための図である。
【図１０−３】図１０−３は、サンプリングポイント数の変更動作を説明するための図である。
【発明を実施するための形態】
【００１１】
以下に、本発明にかかる直交関数変換装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。たとえば、後述する各実施の形態では信号処理装置を例として説明を行うが、本発明を信号処理分野だけに限定するものではない。また、変換アルゴリズムとしてフーリエ変換を用いる場合の例について説明を行うが、フーリエ変換以外の直交関数系（ウォルシュ変換、アダマール変換等）を用いることも可能である。フーリエ変換以外を用いた場合、変換アルゴリズムが異なるだけであり、装置の全体動作は同一となる。
【００１２】
実施の形態１．
図１は、実施の形態１にかかる信号処理装置（直交関数変換装置）の利用形態の一例を示す図であり、信号処理装置の構成例も併せて示している。すなわち、信号処理装置は、アンテナ１、Ａ／Ｄ変換部２およびＦＦＴ処理部３を備えている。
【００１３】
図１に示したように、信号処理装置は、電波１０１をアンテナ１で受信し、受信信号はＡ／Ｄ変換部２にてデジタル信号に変換された後、ＦＦＴ処理部３に入力される。ＦＦＴ処理部３では、設定されている動作条件に従い、入力信号に対して高速フーリエ変換（Fast  Fourier  Transform、以下、「ＦＦＴ」と記載する）を実行する。ＦＦＴ処理部３でのＦＦＴ結果は、信号処理装置の動作条件設定を変更することも可能なパーソナルコンピュータ（以下、「ＰＣ」と記載する）１０２のモニタ上に表示されてオペレータ１０３に通知される。また、ＰＣ１０２は、信号処理装置が実行するＦＦＴにおけるサンプリングポイント数の変更操作をオペレータ１０３から受け付けた場合、受け付けた変更操作に対応する動作条件を信号処理装置へ通知し、信号処理装置は、ＰＣ１０２から受け取った動作条件に従い、以降の動作を実施する。
【００１４】
図２は、図１に示したＦＦＴ処理部３の構成例を示す図であり、ＦＦＴ処理部３は、複数のＦＦＴ演算ユニット（演算選択）３１、ＦＦＴ演算ユニット（遅延選択）３２および制御ユニット３３を備えている。ＦＦＴ演算ユニット３１と３２はデジチェーン状に（直列に）接続されており、これらの各ＦＦＴ演算ユニットは制御ユニット３３と接続され、制御ユニット３３により制御される。なお、図２では、複数のＦＦＴ演算ユニット３１と単一のＦＦＴ演算ユニット３２を備えた場合の例について示しているが、これらの演算ユニットの数はこれに限定されない。
【００１５】
図３は、図２に示したＦＦＴ演算ユニット３１の構成例を示す図であり、ＦＦＴ演算ユニット３１は、切替回路４１、バタフライ（Butterfly）回路４２、遅延回路４３およびマルチプレクサ（ＭＵＸ）４４を備えている。
【００１６】
ＦＦＴ演算ユニット３１において、切替回路４１は、制御ユニット３３からの指令に従い、後段に接続されたバタフライ回路４２（変換手段に相当）または遅延回路４３（遅延付加手段に相当）に対して、前段に接続された回路（Ａ／Ｄ変換部２または他のＦＦＴ演算ユニット３１）から受け取った信号を出力する。ＦＦＴ演算ユニット３１では切替回路４１はバタフライ回路４２に対して信号を出力するように設定されていることとする。バタフライ回路４２は、入力信号に対して、基数（Radix）４のバタフライ演算を実行する。バタフライ回路４２からの出力信号はマルチプレクサ４４へ入力される。遅延回路４３は、ＦＦ（フリップフロップ），ＦＩＦＯ，ＲＡＭ等により構成され、バタフライ回路４２での演算で必要な処理時間と同じだけの遅延を入力信号に対して与える。遅延回路４３からの出力信号はマルチプレクサ４４へ入力される。マルチプレクサ４４は、バタフライ回路４２からの入力信号および遅延回路４３からの入力信号を合成して出力する。
【００１７】
図４は、図２に示したＦＦＴ演算ユニット３２の構成例を示す図であり、ＦＦＴ演算ユニット３２は、図３に示したＦＦＴ演算ユニット３１と同様に、切替回路４１、バタフライ回路４２、遅延回路４３およびマルチプレクサ４４を備えている。なお、これらの切替回路４１、バタフライ回路４２、遅延回路４３およびマルチプレクサ４４は、ＦＦＴ演算ユニット３１が備えている各構成要素（同一の符号が付された構成要素）と同じである。ただし、図４に示したように、ＦＦＴ演算ユニット３２では、切替回路４１が信号の出力先として遅延回路４３を選択している。すなわち、ＦＦＴ演算ユニット３１と３２の違いは、切替回路４１の設定状態（信号出力先の選択状態）である。そして、ＦＦＴ演算ユニット３１は、入力信号に対してバタフライ演算を実行し、得られた信号（演算実行後の信号）を出力する。一方、ＦＦＴ演算ユニット３２は、入力信号に対して所定量の遅延を与え、一定時間が経過した後に出力する。ＦＦＴ演算ユニット３１に入力された信号が出力されるまでの時間とＦＦＴ演算ユニット３２に入力された信号が出力されるまでの時間は、同一である。
【００１８】
以上のような構成の信号処理装置では、オペレータ１０３からの指示に従い、制御ユニット３３が、各演算ユニットの切替回路４１の設定を変更し、ＦＦＴ演算ユニット３１および３２の数を制御することにより（バタフライ演算を実行させるＦＦＴ演算ユニットの数を制御することにより）、サンプリングポイント数を変更する。なお、切替回路４１の制御に加え、バタフライ回路４２が実行するバタフライ演算の基数を制御可能（変更可能）な構成を採用してもよい。
【００１９】
つづいて、本実施の形態にかかる信号処理装置の特徴的な動作である、ＦＦＴ実行中にサンプリングポイント数を変更する場合の動作について説明する。ここでは、一例として、ＦＦＴ処理中に、サンプリングポイント数を２５６ポイントから６４ポイントに変更する場合の動作について説明する。また、サンプリングポイント数を変更する前のＦＦＴ処理部２の構成（状態）は、図５に示した構成であるものと想定して説明を行う。
【００２０】
オペレータ１０３がＰＣ１０２を操作し、サンプリングポイント数を２５６から６４ポイントに変更する指示が入力されると、この指示内容はＦＦＴ処理部３の制御ユニット３３に通知され、制御ユニット３３は、通知内容に従い、各ＦＦＴ演算ユニットを制御する。具体的には、演算選択をしている（バタフライ演算を実行している）ＦＦＴ演算ユニット（演算ユニット３１）のうちの一つを選び出し、その切替回路４１に対してデータの出力先をバタフライ回路４２から遅延回路４３へ切り替えるように指示する。指示を受けたＦＦＴ演算ユニット３１では、指示内容に従い、切替回路４１の設定（切替回路４１の信号出力先）を変更する。この結果、指示を受けたＦＦＴ演算ユニットは、ＦＦＴ演算ユニット（演算選択）３１（図３参照）からＦＦＴ演算ユニット（遅延選択）３２（図４参照）へ変更され、ＦＦＴ処理部３の構成が、図５に示した状態から図６に示した状態へ変更となる。
【００２１】
この時（図６に示した状態へ切り替わった直後）、図５に示した状態（ＦＦＴ演算ユニット３１）でバタフライ回路４２に入力されたデータに対する演算はまだ完了しておらず、依然として、バタフライ回路４２から演算結果（データ）がマルチプレクサ４４へ出力され続ける。しかしながら、図６に示した状態へ変更されると、切替回路４１からの出力データはバタフライ回路４２と同じ処理遅延時間をもつ遅延回路４３へバッファリングされるため、バタフライ回路４２からのデータ出力が終了するタイミングで、遅延回路４３からマルチプレクサ４４へのデータ出力が開始されることになる。すなわち、本実施の形態の信号処理装置では、サンプリングポイント数を変更した場合においても２入力のデータはマルチプレクサ４４で衝突せずに変換処理されることになる。
【００２２】
このように、本実施の形態の信号処理装置では、複数のＦＦＴ演算ユニットを備え、オペレータから指示されたポイント数に応じて、ＦＦＴ演算を実行するユニットの数を変更することとした。また、各ＦＦＴ演算ユニットでは、ＦＦＴ演算を実行しない場合であっても、入力信号に対して、演算実行に要する処理遅延時間と同じ量の遅延を与えることとした。これにより、連続的に入力されるフローデータを対象として演算処理を実行している最中であっても、演算中の前のデータ（演算途中のデータ）と新しく入力されたデータとが衝突することなくサンプリングポイント数を変更できる。
【００２３】
実施の形態２．
つづいて、実施の形態２の信号処理装置について説明する。なお、本実施の形態にかかる信号処理装置の利用形態および信号処理装置の構成は、実施の形態１と同様である（図１参照）。本実施の形態では、実施の形態１の信号処理装置と共通の部分については説明を省略する。本実施の形態においても、実施の形態１と同様、ＦＦＴ処理中に、サンプリングポイント数を２５６ポイントから６４ポイントに変更する場合の動作例について説明する。
【００２４】
図７は、実施の形態２のＦＦＴ処理部の構成例を示す図であり、このＦＦＴ処理部３ａは、実施に形態１で説明したＦＦＴ処理部３（図５参照）のＦＦＴ演算ユニット３１，３２および制御ユニット３３を、ＦＦＴ演算ユニット３１ａ，３２ａおよび制御ユニット３３ａにそれぞれ置き換えたものである。ここで、ＦＦＴ処理部３ａの各ＦＦＴ演算ユニット（ＦＦＴ演算ユニット３１ａ，３２ａ）は、制御ユニット３３ａからの指示に応じ、その回路構成を変更する機能を有するものとする。
【００２５】
また、図８は、ＦＦＴ演算ユニット３１ａの構成例を示す図であり、図９は、ＦＦＴ演算ユニット３２ａの構成例を示す図である。図示したように、ＦＦＴ演算ユニット３１とＦＦＴ演算ユニット３１ａの違いは、遅延回路４３を有しているかどうかである。また、ＦＦＴ演算ユニット３２とＦＦＴ演算ユニット３２ａの違いは、バタフライ回路４２を有しているかどうかである。
【００２６】
本実施の形態にかかる信号処理装置の特徴的な動作について説明する。ここでは、サンプリングポイント数を変更する前の信号処理装置の構成（状態）が図７に示した構成であるものと想定して説明を行う。
【００２７】
オペレータ１０３がＰＣ１０２を操作し、サンプリングポイント数を２５６から６４ポイントに変更する指示が入力されると、この指示内容はＦＦＴ処理部３ａの制御ユニット３３ａに通知され、制御ユニット３３ａは、通知内容に従い、各ＦＦＴ演算ユニットを制御する。
【００２８】
具体的には、制御ユニット３３ａは、演算選択をしているＦＦＴ演算ユニット（演算ユニット３１ａ）のうちの一つを選び出し、選択したＦＦＴ演算ユニット３１ａに対して、バタフライ回路４２の処理遅延時間と同じ遅延時間をデータに与える遅延回路４３が存在するように回路情報をロードする。この結果、ＦＦＴ処理部３ａの構成は、図１０−１に示したものとなる。すなわち、ＦＦＴ演算ユニット３１ａのうちの一つがＦＦＴ演算ユニット３１（図３参照）に置き換わった構成に変化する。制御ユニット３３ａは、次に、そのＦＦＴ演算ユニット３１内の切替回路４１に対してデータの出力先をバタフライ回路４２から遅延回路４３へ切り替えるように指示する。指示を受けたＦＦＴ演算ユニット３１では、指示内容に従い、切替回路４１の設定（切替回路４１の信号出力先）を変更する。この結果、指示を受けたＦＦＴ演算ユニット３１は、ＦＦＴ演算ユニット３２（図４参照）に変更され、ＦＦＴ処理部３ａの構成が、図１０−１に示したものから図１０−２に示したものとなる。制御ユニット３３ａは、さらに、ＦＦＴ演算ユニット３２に対して、バタフライ回路４２を消去した構成の回路情報をロードして回路構成を変化させ、ＦＦＴ演算ユニット３２をＦＦＴ演算ユニット３２ａに変更する。この結果、ＦＦＴ演算部３ａの構成が、図１０−２に示したものから図１０−３に示したものとなる。
【００２９】
なお、サンプリングポイント数を減少させる場合の例について説明したが、増加させる場合、制御ユニット３３ａが、変更内容（増加数）に応じた数のＦＦＴ演算ユニット３２ａを選択し、選択したＦＦＴ演算ユニット３２ａがＦＦＴ演算ユニット３１ａとなるように、その回路構成を変化させる。
【００３０】
このように、本実施の形態の信号処理装置では、複数のＦＦＴ演算ユニットを備え、オペレータから指示されたポイント数に応じて、ＦＦＴ演算を実行させるユニット数を変更するとともに、動作状態に応じてバタフライ回路４２または遅延回路４３を消去する（これらのうち、使用していない回路を消去する）こととした。また、各ＦＦＴ演算ユニットでは、ＦＦＴ演算を実行しない場合であっても、入力信号に対して、演算実行に要する処理遅延時間と同じ遅延を与えることとした。これにより、実施の形態１の信号処理装置で得られる効果に加え、回路リソースの開放および消費電力の低減が実現できる。
【産業上の利用可能性】
【００３１】
以上のように、本発明にかかる直交関数変換装置は、信号処理、データ解析、線形システム、ワイヤレス通信等における信号変換処理に有用であり、特に、変換処理を実行している最中においてもサンプリングポイント数の変更が可能な直交関数変換装置に適している。
【符号の説明】
【００３２】
１  アンテナ
２  Ａ／Ｄ変換部
３，３ａ  ＦＦＴ処理部
３１，３１ａ  ＦＦＴ演算ユニット（演算選択）
３２，３２ａ  ＦＦＴ演算ユニット（遅延選択）
３３，３３ａ  制御ユニット
４１  切替回路
４２  バタフライ回路（Butterfly回路）
４３  遅延回路
４４  マルチプレクサ（ＭＵＸ）
１０１  電波
１０２  パーソナルコンピュータ
１０３  オペレータ
【図１】
2010191894.tif 000003
【図２】
2010191894.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010191894.tif 000009
【図８】
2010191894.tif 000010
【図９】
2010191894.tif 000011
【図１０−１】
2010191894.tif 000012
【図１０−２】
2010191894.tif 000013
【図１０−３】
2010191894.tif 000014