(57)【要約】【課題】  従来の半導体装置の製造方法では、製造工程を煩雑とせず、遮光性の膜に対するアライメントマークを形成することが困難であるという問題があった。【解決手段】  本発明の半導体装置の製造方法では、基板３、エピタキシャル層４に溝部９、分離用トレンチ１６を形成する工程を利用し、スクライブライン領域２にアライメントマーク形成用の溝部１５を形成する。溝部１５内には、ＨＴＯ膜１９、多結晶シリコン膜２０を堆積し、加工することで、アライメントマークとしての凹部２４、２５を形成する。この製造方法により、製造工程を簡略化し、アライメントマークを形成できる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
半導体層上に第１の絶縁層を形成し、前記第１の絶縁層に開口領域を形成した後、前記絶縁層をマスクとして前記半導体層に第１の溝部を形成する工程と、
前記半導体層上に第２の絶縁層を形成し、前記第２の絶縁層により前記第１の溝部を埋設した後、前記第１の溝部を埋設する前記第２の絶縁層に、前記第１の絶縁層底面よりも深い第２の溝部を形成する工程と、
前記半導体層上に第３の絶縁層を形成し、前記第３の絶縁層により前記第２の溝部を埋設し、前記第１の絶縁層をストッパー膜として前記第２の絶縁層及び前記第３の絶縁層を研磨した後、前記第１の絶縁層を除去することで、前記第２の溝部の前記第３の絶縁層に第１の凹部を形成し、前記第１の凹部をアライメントマークとする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁層は、前記半導体層に形成された分離用トレンチを埋設する酸化膜とシリコン膜であり、
前記第１の絶縁膜の除去工程では、前記第１の絶縁膜をウエットエッチングにより除去する際に、前記第２の溝部内の前記酸化膜が、前記シリコン膜よりも選択的にエッチング除去されることで前記第１の凹部が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の溝部を形成する工程では、前記分離用トレンチを形成するエッチング工程との兼用により、前記第１の絶縁層底面よりも深い形状を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３の絶縁層を形成する工程では、前記第２の溝部の前記第１の絶縁層底面よりも深い領域に、前記酸化膜及び前記シリコン膜の一部を埋設することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体層上に遮光性膜を形成する工程では、前記第１の凹部上を被覆することで、前記遮光性膜表面に第２の凹部を形成し、前記第２の凹部をアライメントマークとすることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アライメントマークを製造するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のアライメントマークの製造方法の一実施例として、下記の製造方法が知られている。図９（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法を説明するための断面図である。
【０００３】
図９（Ａ）に示す如く、Ｐ型の単結晶シリコン基板４１を準備し、基板４１のスクライブライン領域４２にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜４３を形成する。
【０００４】
次に、図９（Ｂ）に示す如く、ＬＯＣＯＳ酸化膜４３をウェットエッチングにより除去することで、基板４１表面にアライメントマーク４４が形成される。その後、基板４１上にＮ型のエピタキシャル層４５を形成する。そして、スクライブライン領域４２では、アライメントマーク４４上のエピタキシャル層４５表面にアライメントマーク４６が形成される。
【０００５】
次に、図９（Ｃ）に示す如く、素子形成領域４７に対応して、スクライブライン領域４２のエピタキシャル層４５上面にも絶縁層４８等が堆積される。そして、スクライブライン領域４２では、アライメントマーク４６の段差により、絶縁層４８表面にも段差が形成され、アライメントマークとして利用される（例えば、特許文献１参照。）。
【０００６】
従来のアライメントマークの製造方法の一実施例として、下記の製造方法が知られている。図１０（Ａ）〜（Ｄ）は、従来の半導体装置の製造方法を説明するための断面図である。
【０００７】
図１０（Ａ）に示す如く、シリコン基板５１を準備する。基板５１は、チップ内回路部５２と、アライメントマーク部５３とを有する。そして、基板５１上面にはシリコン窒化膜５４が選択的に形成され、シリコン窒化膜５４をマスクとして、ドライエッチングにより複数の溝５５を形成する。次に、溝５５を埋設するように、基板５１上に熱酸化膜５６とＣＶＤ酸化膜５７を形成する。その後、シリコン窒化膜５４をマスクとして用い、ＣＭＰ法により基板５１表面を平坦化処理する。
【０００８】
次に、図１０（Ｂ）に示す如く、アライメントマーク部５３を被覆するように、基板５１上面にフォトレジスト５８を選択的に形成する。次に、フォトレジスト５８をマスクとして用い、ドライエッチングによりチップ内回路部５２のＣＶＤ酸化膜５７の膜厚を調整する。
【０００９】
次に、図１０（Ｃ）に示す如く、フォトレジスト５８（図１０（Ｂ）参照）、シリコン窒化膜５４（図１０（Ａ）参照）等を除去する。この除去工程により、チップ内回路部５２では、ＣＶＤ酸化膜５７の上端は基板５１表面とほぼ同等な高さとなる。一方、アライメントマーク部５３では、ＣＶＤ酸化膜５７の上端は基板５１表面から突出した形状となる。
【００１０】
次に、図１０（Ｄ）に示す如く、基板５１上にゲート電極用のポリシリコン膜５９やタングステンシリサイド膜６０を堆積する。このとき、アライメントマーク部５３では、ポリシリコン膜５９やタングステンシリサイド膜６０が、ＣＶＤ酸化膜５７の突出部を被覆することで、それらの表面に段差が形成され、アライメントマークとして利用される（例えば、特許文献２参照。）。
【特許文献１】特開２００１−３０７９９９号公報（第４−６頁、第１−８図）
【特許文献２】特開平１１−３５４４００号公報（第４−５頁、第２−３図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のアライメントマークの製造方法では、ＬＯＣＯＳ法を用い、基板４１のスクライブライン領域４２にアライメントマーク用の段差を形成する。その後、その段差を利用して、エピタキシャル層４５表面にアライメントマーク４６を形成する。しかしながら、近年の微細化プロセスにより、ＬＯＣＯＳ法に替えてＳＴＩ法が用いられるようになる。そして、ＳＴＩ法では、エピタキシャル層表面の絶縁層はＣＭＰ法により平坦化処理される。そのため、ＬＯＣＯＳ法のように、ＬＯＣＯＳ酸化膜による段差を利用してアライメントマークを形成出来ないという問題がある。
【００１２】
一方、上述したように、ＳＴＩ法を用いたアライメントマークの製造方法では、アライメントマーク部５３のＣＶＤ酸化膜５７を基板５１表面より突出させ、アライメントマークとして利用する。しかしながら、図１０（Ｂ）に示すように、上記突出部を形成するために、フォトレジスト５８を選択的に形成し、チップ内回路部５２のＣＶＤ酸化膜５７の膜厚をドライエッチングする工程が必要となる。つまり、アライメントマークを形成するための専用工程が必要となり、製造工程が煩雑化し、製造コストを低減し難いという問題がある。
【課題を解決するための手段】
【００１３】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層上に第１の絶縁層を形成し、前記第１の絶縁層に開口領域を形成した後、前記絶縁層をマスクとして前記半導体層に第１の溝部を形成する工程と、前記半導体層上に第２の絶縁層を形成し、前記第２の絶縁層により前記第１の溝部を埋設した後、前記第１の溝部を埋設する前記第２の絶縁層に、前記第１の絶縁層底面よりも深い第２の溝部を形成する工程と、前記半導体層上に第３の絶縁層を形成し、前記第３の絶縁層により前記第２の溝部を埋設し、前記第１の絶縁層をストッパー膜として前記第２の絶縁層及び前記第３の絶縁層を研磨した後、前記第１の絶縁層を除去することで、前記第２の溝部の前記第３の絶縁層に第１の凹部を形成し、前記第１の凹部をアライメントマークとする工程とを有することを特徴とする。従って、本発明では、素子形成領域の必須工程を利用し凹部を用いたアライメントマークを形成することで、製造コストを低減することができる。
【発明の効果】
【００１４】
本発明では、半導体層表面の平坦性を実現するために、ＬＯＣＯＳ法に替えてＳＴＩ法を用いる。そして、共用工程を用いながらアライメントマークを形成することで、製造工程を簡略化しつつ、製造コストを低減できる。
【００１５】
また、本発明では、スクライブラインにＣＭＰ工程を利用し、アライメントマーク用の凹部を形成することで、遮光性の膜を堆積した場合でも、アライメントマークとして利用できる。
【００１６】
また、本発明では、分離用トレンチの埋設絶縁膜を利用することで、ウェットエッチングのレート比を利用し、アライメントマーク用の凹部を形成できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態である半導体装置の製造方法について、図１〜図８を参照し説明する。図１〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図１〜図８の断面図では、二重線で示す省略表示に対し、紙面左側の単結晶シリコン基板に素子形成領域１を示し、紙面右側の単結晶シリコン基板にスクライブライン領域２を示す。そして、素子形成領域１には、分離領域のみが図示されているが、バイポーラトランジスタ、ＭＯＳトランジスタ等の様々な素子が形成される。一方、スクライブライン領域２には、アライメントマーク等が形成される。
【００１８】
図１に示す如く、Ｐ型の単結晶シリコン基板３を準備し、基板３上にＮ型のエピタキシャル層４を形成する。尚、基板３とエピタキシャル層４には、Ｎ型の埋込層５を形成する。その後、エピタキシャル層４表面に熱酸化法によりシリコン酸化膜６を形成し、シリコン酸化膜６上面にシリコン窒化膜７を堆積する。
【００１９】
次に、図２に示す如く、シリコン窒化膜７上面にフォトレジスト８を形成する。そして、溝部９、１０を形成する部分に開口部が設けられるように、フォトレジスト８を選択的に除去する。次に、フォトレジスト８をマスクとして用い、ドライエッチングにより、シリコン酸化膜６、シリコン窒化膜７を除去した後、更に、エピタキシャル層４を５０００Å程度除去する。そして、エピタキシャル層４には、その表面から溝部９、１０が形成される。尚、スクライブライン領域２では、アライメントマークの形成領域が図示されているため、シリコン酸化膜６、シリコン窒化膜７及びフォトレジスト８は図示されていないが、スクライブライン領域２のその他の領域に形成されている。
【００２０】
次に、図３に示す如く、フォトレジスト８（図２参照）を除去した後、エピタキシャル層４上面に、高密度プラズマＣＶＤ法により、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１１を堆積する。このとき、溝部９、１０を埋設するように、ＮＳＧ膜１１を、例えば、６０００Å程度堆積する。次に、ＮＳＧ膜１１の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐａｒａｔｕｒｅ  Ｏｘｉｄｅ）膜１２を堆積する。このとき、ＨＴＯ膜１２を、その膜厚が３０００Å〜５０００Åの範囲内で堆積する。そして、ＨＴＯ膜１２は、ＮＳＧ膜１１よりも段差被覆性に優れた膜である。一方、ＮＳＧ膜１１は、ＨＴＯ膜１２よりも埋め込み特性に優れ、上述したように、溝部９、１０を埋設する工程に用いられる。
【００２１】
次に、図４に示す如く、エピタキシャル層４上面にＴＥＯＳ膜１３を形成する。そして、素子形成領域１の活性領域及びスクライブライン領域２のアライメントマーク形成領域に開口部が設けられるように、ＴＥＯＳ膜１３を選択的に除去する。その後、ＴＥＯＳ膜１３をマスクとして用い、ドライエッチングにより、ＮＳＧ膜１１及びＨＴＯ膜１２を除去し、溝部１４、１５を形成する。溝部１４、１５は、例えば、ＨＴＯ膜１２の表面から深さｔ１程度の段差となる。尚、溝部１４、１５では、このドライエッチングにより、ＨＴＯ膜１２は除去され、ＮＳＧ膜１１が露出する。
【００２２】
そして、溝部１４は、素子形成領域１上面に堆積されたＮＳＧ膜１１の膜厚調整の為に形成される。後工程のＣＭＰ工程において、素子形成領域１上面では、研磨レートの遅くなるからであり、予め、膜厚調整を行う必要がある。この工程により、ＣＭＰ工程の時間も短くなり、製造工程の簡素化や製造コストの低減が実現される。
【００２３】
次に、図５に示す如く、ＴＥＯＳ膜１３（図４参照）を除去した後、エピタキシャル層４上面にフォトレジスト（図示せず）を形成する。そして、分離領域用のトレンチ１６を形成する部分に開口部が設けられるように、フォトレジストを選択的に除去する。次に、フォトレジストをマスクとして用い、ドライエッチングにより、ＮＳＧ膜１１及びＨＴＯ膜１２を選択的に除去し、トレンチ１６形成領域のＮＳＧ膜１１及びＨＴＯ膜１２に開口部１７を形成する。
【００２４】
次に、フォトレジスト（図示せず）を除去した後、ＮＳＧ膜１１及びＨＴＯ膜１２をハードマスクとして、開口部１７を介して、ドライエッチングによりトレンチ１６を形成する。このエッチングにより、溝部１４、１５のＮＳＧ膜１１も除去され、溝部１４、１５は、例えば、ＨＴＯ膜１２の表面から深さｔ２程度の段差となる。
【００２５】
詳細は後述するが、溝部１５では、厚みｔ２の段差が形成される際、ＮＳＧ膜１１の上面１８が、一点鎖線で示すシリコン酸化膜６の底面よりも基板３側へと低くなる。尚、一点鎖線で示す面は、後工程のＣＭＰ法にて平坦処理された後、ウェットエッチングによりシリコン酸化膜６が除去され、形成される面である。
【００２６】
次に、図６に示す如く、エピタキシャル層４上面に減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜１９を堆積する。ＨＴＯ膜１９は３０００Å程度堆積され、トレンチ１６の内壁からトレンチ１６の一部が埋設される。その後、ＨＴＯ膜１９上面に、ＣＶＤ法により、多結晶シリコン膜２０を堆積する。多結晶シリコン膜２０は８０００Å程度堆積され、トレンチ１６内部は多結晶シリコン膜２０により完全に埋設される。
【００２７】
このとき、溝部１５にもＨＴＯ膜１９、多結晶シリコン膜２０が埋設される。そして、一点鎖線で示す面よりも下方にＨＴＯ膜１９及び少なくとも多結晶シリコン膜２０の一部が形成される。
【００２８】
次に、図７に示す如く、シリコン窒化膜７（図１及び図６参照）をストッパー膜として用い、ＣＭＰ法により、ＮＳＧ膜１１、ＨＴＯ膜１２（図５参照）、１９及び多結晶シリコン膜２０を研磨し、少なくともその一部を除去する。その後、ウェットエッチング工程により、シリコン酸化膜６とシリコン窒化膜７とを除去する。この工程により、素子形成領域１では、溝部９はＮＳＧ膜１１で埋設され、トレンチ１６はＨＴＯ膜１９及び多結晶シリコン膜２０で埋設され、実質、平坦面が形成される。
【００２９】
一方、スクライブライン領域２では、溝部１０内はＮＳＧ膜１１で埋設される。そして、溝部１５内の丸印２２、２３にて示す領域では、ＮＳＧ膜１１と多結晶シリコン膜２０との間に凹部２４、２５が形成され、その他の領域は、実質、平坦面２１となる。そして、この構造により、凹部２４、２５は、アライメントマークとして用いられる。
【００３０】
これは、図６を用いて上述したように、溝部１５内では、ＣＭＰ法により研磨される面の下面にＨＴＯ膜１９と多結晶シリコン膜２０が存在する。そして、上記ウェットエッチング工程では、使用されるエッチャントに対するエッチングレート比に応じて、ＨＴＯ膜１９が多結晶シリコン膜２０よりも選択的に除去され、上記凹部２４、２５が形成される。尚、凹部２４、２５は、溝部１５内において多結晶シリコン膜２０の周囲に一環状に形成される。
【００３１】
次に、図８に示す如く、例えば、素子形成領域１では、ＭＯＳトランジスタのゲート電極を形成する際、エピタキシャル層４上面に多結晶シリコン膜２６、タングステンシリサイド膜２７及びＣＶＤ酸化膜２８が堆積される。このとき、スクライブライン領域２においても、エピタキシャル層４上面にも上記膜２６〜２８が堆積される。アライメントマークとしての凹部２４、２５上では、多結晶シリコン膜２６表面に凹部２９、３０が形成され、タングステンシリサイド膜２７表面にも凹部３１、３２が形成され、ＣＶＤ酸化膜２８にも凹部３３、３４が形成される。そして、凹部２９〜３４もアライメントマークとして利用される。尚、凹部２４，２５，２９〜３４は、ダイシングブレードの通過位置よりダイシング後に、チップ端部に残る場合でも良い。
【００３２】
例えば、ゲート電極の形成方法の一例として、多結晶シリコン膜２６、タングステンシリサイド膜２７及びＣＶＤ酸化膜２８を連続して堆積した後に、レジストマスクをパターニングする。このとき、多結晶シリコン膜２６やタングステンシリサイド膜２７は、遮光性の膜であるが、上記凹部３１〜３４をアライメントマークとして利用することができる。
【００３３】
最後に、図示していないが、エピタキシャル層４上面には、ＴＥＯＳ膜、ＳＯＧ膜等が堆積され、配線構造が形成されるが、その際にも、上記凹部３１〜３４がアライメントマークとして利用される。このとき、上記凹部２４、２５、２９、３０は、遮光性のタングステンシリサイド膜２７が堆積された場合でも、上記凹部３１〜３４の段差が存在するため、認識可能となるからである。
【００３４】
尚、本実施の形態では、段差ｔ１の溝部１４、１５を形成する際に、同一のドライエッチング工程により行ったが、この場合に限定するものではない。溝部１５では、アライメントマーク形成するための段差ｔ２を有していれば良く、それぞれ別工程によりエッチング工程を行う場合でも良い。
【００３５】
また、溝部９、１０を埋設する膜としてＮＳＧ膜を用いる場合について説明したが、この場合に限定するものではなく、その他の絶縁膜を用いる場合でも良い。
【００３６】
また、溝部９、１０を埋設するＮＳＧ膜上面に堆積する膜として、ＨＴＯ膜を用いる場合について説明したが、この場合に限定するものでなく、被覆性が良く、トレンチ形成時のハードマスクとして機能する膜であれば、その他の膜を用いる場合でも良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜（ＳｉＯ２）、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜でも良い。また、塗布法により形成されたＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜でも良い。
【００３７】
また、アライメントマークに対し、レーザー光を照射し、照射光の回折、散乱を利用する場合に限定するものではない。例えば、アライメントマークを画像処理用のマークとして用いる場合でもよい。そして、アライメントマークの形状は、使用用途に応じて任意の形状とすることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図９】従来の実施の形態における半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。
【図１０】従来の実施の形態における半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【符号の説明】
【００３９】
１  素子形成領域
２  スクライブライン領域
１５  溝部
１９  ＨＴＯ膜
２０  多結晶シリコン膜
２４  凹部
２５  凹部
【図１】
2010086990.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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