【手続補正書】
【提出日】平成16年7月5日(2004.7.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に、窒化シリコンよりも比誘電率が高い第１絶縁膜を形成した後、前記第１絶縁膜上に酸化防止膜を形成する工程と、
（ｂ）前記半導体基板の第１領域の前記酸化防止膜をエッチングマスクで覆い、前記半導体基板の第２領域の前記酸化防止膜と前記第１絶縁膜とをエッチングすることによって、前記第２領域の半導体基板表面を露出する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板を熱酸化することによって、前記第２領域の半導体基板表面に酸化シリコンからなる第２絶縁膜を形成する工程と、
（ｄ）前記第１領域の前記酸化防止膜を除去した後、前記第１領域の前記第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２領域の前記第２絶縁膜上に第２ＭＩＳＦＥＴのゲート電極を形成する工程。
【請求項２】
前記酸化防止膜は、窒化シリコンからなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記（ｄ）工程の後、
（ｅ）前記半導体基板上に第３絶縁膜を形成する工程と、
（ｆ）前記第３絶縁膜を通じて、前記半導体基板に不純物をイオン注入する工程とをさらに含むことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項４】
前記（ｄ）工程の後、
（ｅ）前記第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極を細線化することによって、前記ゲート電極の幅をその下部のゲート絶縁膜の幅よりも狭くする工程をさらに含むことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項５】
前記（ｅ）工程の後、
（ｆ）前記半導体基板上に第３絶縁膜を形成する工程と、
（ｇ）前記第３絶縁膜を通じて、前記半導体基板に不純物をイオン注入する工程とをさらに含むことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１絶縁膜の酸化シリコン膜換算膜厚を、前記第２絶縁膜の酸化シリコン膜換算膜厚よりも薄くすることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項７】
前記第１絶縁膜は、その酸化シリコン膜換算膜厚が３ｎｍ未満となるように形成し、前記第２絶縁膜は、その酸化シリコン膜換算膜厚が３ｎｍ以上となるように形成することを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項８】
前記第１絶縁膜は、４Ａ族元素の酸化物からなることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項９】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に、窒化シリコンよりも比誘電率が高い第１絶縁膜を形成した後、前記第１絶縁膜上に酸化防止膜を形成する工程と、
（ｂ）前記半導体基板の第１領域の前記酸化防止膜をエッチングマスクで覆い、前記半導体基板の第２領域の前記酸化防止膜と前記第１絶縁膜とをエッチングすることによって、前記第２領域の半導体基板表面を露出する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板を熱酸化することによって、前記第２領域の半導体基板表面に酸化シリコンからなる第２絶縁膜を形成する工程と、
（ｄ）前記第１領域の前記酸化防止膜を除去した後、前記第１領域の前記第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２領域の前記第２絶縁膜上に第２ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｅ）前記第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板に不純物をイオン注入し、次いで前記半導体基板を熱処理して前記不純物を拡散させることにより、前記第１および第２ＭＩＳＦＥＴのそれぞれのソース、ドレインを形成する工程。
【請求項１０】
前記（ｅ）工程の後、前記（ｆ）工程に先立って、前記半導体基板上に第３絶縁膜を形成する工程をさらに含むことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１１】
前記サイドウォールスペーサおよび前記第３絶縁膜は、窒化シリコンからなることを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
【請求項１２】
前記（ｆ）工程の後、
（ｇ）前記第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極、ソースおよびドレインの表面に金属シリサイド層を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板上に窒化シリコン膜を堆積し、次いで前記窒化シリコン膜の上部に酸化シリコン膜を形成する工程と、
（ｉ）前記酸化シリコン膜および前記窒化シリコン膜をドライエッチングすることにより、前記第１および第２ＭＩＳＦＥＴのそれぞれのソースおよびドレインの表面を露出するコンタクトホールを形成する工程と、
（ｊ）前記酸化シリコン膜上に配線を形成することによって、前記コンタクトホールを通じて前記配線と前記ソースおよびドレインを電気的に接続する工程とをさらに含むことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１３】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に、窒化シリコンよりも比誘電率が高い第１絶縁膜を形成した後、前記半導体基板の第２領域の前記第１絶縁膜を除去して酸化シリコンからなる第５絶縁膜を形成し、第１領域の前記第１絶縁膜上にＭＩＳＦＥＴのゲート電極を形成し、前記第２領域の前記第５絶縁膜上に第２ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｂ）前記ゲート電極が形成された前記半導体基板上に窒化シリコンからなる第２絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に酸化シリコンまたは窒化シリコンからなる第３絶縁膜を形成し、次いで前記第３絶縁膜および前記第２絶縁膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第２および第３絶縁膜からなるサイドウォールスペーサを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板に不純物をイオン注入し、次いで前記半導体基板を熱処理して前記不純物を拡散させることにより、前記ＭＩＳＦＥＴのソース、ドレインを形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に窒化シリコンからなる第４絶縁膜を形成する工程。
【請求項１４】
前記（ｅ）工程の後、
（ｆ）前記半導体基板上に窒化シリコン膜を堆積し、次いで前記窒化シリコン膜の上部に酸化シリコン膜を形成する工程と、
（ｇ）前記酸化シリコン膜および前記窒化シリコン膜をドライエッチングすることにより、前記ＭＩＳＦＥＴのソースおよびドレインの表面を露出するコンタクトホールを形成する工程と、
（ｈ）前記酸化シリコン膜上に配線を形成することによって、前記コンタクトホールを通じて前記配線と前記ソースおよびドレインを電気的に接続する工程とをさらに含むことを特徴とする請求項１３記載の半導体集積回路装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
次に、半導体基板を熱酸化し、第２領域の半導体基板表面に第２酸化シリコン膜を形成することにより、第１領域の半導体基板表面には窒化シリコンからなる第１のゲート絶縁膜が形成され、第２領域の半導体基板表面には、第２酸化シリコンからなる第２のゲート絶縁膜が形成される。
また、特開２０００−１７４１３２号公報の図１には、タンタル酸化膜とシリコン酸化膜とからなる２種類のゲート絶縁膜を用いたＭＩＳＦＥＴの形成方法が開示されており、第１領域にタンタル酸化膜を形成した後、第２領域に酸化膜を形成することによって２種類のゲート絶縁膜を形成し、その後、第１領域、第２領域のそれぞれのゲート絶縁膜上にゲート電極を形成することが開示されている。