【手続補正書】
【提出日】平成16年5月27日(2004.5.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルからの少なくとも２つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された第１の可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された第２の可変電圧源と、
を含む回路。
【請求項２】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項１に記載の回路。
【請求項３】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項１に記載の回路。
【請求項４】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルからの少なくとも２つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された定電圧源と、
を含む回路。
【請求項５】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項４に記載の回路。
【請求項６】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項４に記載の回路。
【請求項７】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルからの少なくとも２つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された定電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された可変電圧源と、
を含む回路。
【請求項８】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項７に記載の回路。
【請求項９】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項７に記載の回路。
【請求項１０】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された第１の可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された第２の可変電圧源と、
を含む回路。
【請求項１１】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項１０に記載の回路。
【請求項１２】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項１０に記載の回路。
【請求項１３】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された定電圧源と、
を含む回路。
【請求項１４】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項１３に記載の回路。
【請求項１５】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項１３に記載の回路。
【請求項１６】
ＳＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＳＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された定電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された可変電圧源と、
を含む回路。
【請求項１７】
前記ＳＲＡＭメモリ・セルが独立型ＳＲＡＭに含まれる、請求項１６に記載の回路。
【請求項１８】
前記ＳＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項１６に記載の回路。
【請求項１９】
ＳＲＡＭメモリ・セルの電力を低減する方法であって、
前記ＳＲＡＭメモリ・セルからの少なくとも２つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域を形成するステップと、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点を形成するステップと、
前記Ｎウェル領域の前記接点に第１の可変電圧源を電気的に接続するステップと、
前記メモリ・セルの正の電気接続部に第２の可変電圧源を電気的に接続するステップと、
前記メモリ・セルに適用される電圧が前記ＳＲＡＭメモリ・セルにおける漏洩電流を最小化するように、前記第１の可変電圧源および前記第２の可変電圧源を調整するステップと、
を含む方法。
【請求項２０】
ＳＲＡＭメモリ・セルの電力を低減する方法であって、
前記ＳＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域を形成するステップであって、該Ｎウェル領域がワード線上の全てのＰＦＥＴトランジスタを含む、連続Ｎウェル領域を形成するステップと、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点を形成するステップと、
前記Ｎウェル領域の前記接点に第１の可変電圧源を電気的に接続するステップと、
前記メモリ・セルの正の電気接続部に第２の可変電圧源を電気的に接続するステップと、
前記メモリ・セルに適用される電圧が前記ＳＲＡＭメモリ・セルにおける漏洩電流を最小化するように、前記第１の可変電圧源および前記第２の可変電圧源を調整するステップと、
を含む方法。
【請求項２１】
ＤＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＤＲＡＭメモリ・セルからの少なくとも１つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された第１の可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された第２の可変電圧源と、
を含む回路。
【請求項２２】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項２１に記載の回路。
【請求項２３】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項２１に記載の回路。
【請求項２４】
ＤＲＡＭメモリ・セルの電力を低減する回路であって、
前記ＤＲＡＭメモリ・セルからの少なくとも１つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された定電圧源と、
を含む回路。
【請求項２５】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項２４に記載の回路。
【請求項２６】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項２４に記載の回路。
【請求項２７】
ＤＲＡＭメモリ・セルの電力を低減するための回路であって、
前記ＤＲＡＭメモリ・セルからの少なくとも１つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された定電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された可変電圧源と、
を含む回路。
【請求項２８】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項２７に記載の回路。
【請求項２９】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項２７に記載の回路。
【請求項３０】
ＤＲＡＭメモリ・セルの電力を低減するための回路であって、
前記ＤＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された第１の可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された第２の可変電圧源と、
を含む回路。
【請求項３１】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項３０に記載の回路。
【請求項３２】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項３０に記載の回路。
【請求項３３】
ＤＲＡＭメモリ・セルの電力を低減するための回路であって、
前記ＤＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された可変電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された定電圧源と、
を含む回路。
【請求項３４】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項３３に記載の回路。
【請求項３５】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項３３に記載の回路。
【請求項３６】
ＤＲＡＭメモリ・セルの電力を低減するための回路であって、
前記ＤＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域であって、ワード線上の全てのＰＦＥＴトランジスタを含むＮウェル領域と、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点と、
前記Ｎウェル領域の前記接点に電気的に接続された定電圧源と、
前記メモリ・セルの正の電気接続部に電気的に接続された可変電圧源と、
を含む回路。
【請求項３７】
前記ＤＲＡＭメモリ・セルが独立型ＤＲＡＭに含まれる、請求項３６に記載の回路。
【請求項３８】
前記ＤＲＡＭメモリ・セルがマイクロプロセッサ・チップ上に含まれる、請求項３６に記載の回路。
【請求項３９】
ＤＲＡＭメモリ・セルの電力を低減する方法であって、
前記ＤＲＡＭメモリ・セルからの少なくとも１つのＰＦＥＴトランジスタを含む、少なくとも１つの連続Ｎウェル領域を形成するステップと、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点を形成するステップと、
前記Ｎウェル領域の前記接点に第１の可変電圧源を電気的に接続するステップと、
前記メモリ・セルの正の電気接続部に第２の可変電圧源を電気的に接続するステップと、
前記メモリ・セルに適用される電圧が前記ＤＲＡＭメモリ・セルにおける漏洩電流を最小化するように、前記第１の可変電圧源および前記第２の可変電圧源を調整するステップと、
を含む方法。
【請求項４０】
ＤＲＡＭメモリ・セルの電力を低減する方法であって、
前記ＤＲＡＭメモリ・セルに含まれる各ワード線に対して１つの個別連続Ｎウェル領域を形成するステップであって、該Ｎウェル領域がワード線上の全てのＰＦＥＴトランジスタを含む、連続Ｎウェル領域を形成するステップと、
前記Ｎウェル領域のそれぞれに対する少なくとも１つの電気接点を形成するステップと、
前記Ｎウェル領域の前記接点に第１の可変電圧源を電気的に接続するステップと、
前記メモリ・セルの正の電気接続部に第２の可変電圧源を電気的に接続するステップと、
前記メモリ・セルに適用される電圧が前記ＤＲＡＭメモリ・セルにおける漏洩電流を最小化するように、前記第１の可変電圧源および前記第２の可変電圧源を調整するステップと、
を含む方法。