(57)【要約】【課題】処理装置と同期式メモリの間のＡＣタイミング条件を緩和することができるメモリアクセス制御回路等を提供する。【解決手段】プロセッサ１の基準クロック信号ＣＬＫは位相調整部１０，２０に与えられ、それぞれ位相の遅れたクロック信号ＣＫＤと位相の進んだクロック信号ＣＫＬが生成される。クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。データ制御部４０は、位相の進んだクロック信号ＣＫに同期して同期式ＳＲＡＭ２から読み出されたデータ信号ＤＴ２を、このクロック信号ＣＫに同期してデータ信号ＤＴ１としてプロセッサ１へ出力する。一方、同期式ＳＲＡＭ２へのデータ書き込み動作は、位相の遅れたクロック信号ＣＫＤに同期して行われる。【選択図】図１
2010146352.tif 000002
【特許請求の範囲】
【請求項１】
同期用クロック信号に同期してデータの書き込み及び読み出しを行う記憶装置と該記憶装置に対してデータの書き込み及び読み出しの要求を行う処理装置との間で、データの読み書きのタイミングを制御するメモリアクセス制御回路であって、
前記処理装置から出力される基準クロック信号に基づいて、それぞれ位相の異なる第１及び第２のクロック信号を生成する第１及び第２の位相調整部と、
前記処理装置から前記記憶装置に対してデータの書き込み要求が出されたときには前記第１のクロック信号を選択し、データの読み出し要求が出されたときには前記第２のクロック信号を選択して、前記同期用クロック信号として該記憶装置に供給するクロック制御部と、
前記処理装置から前記基準クロック信号に従って出力される書き込みデータを取り込み、該取り込んだ書き込みデータを前記同期用クロック信号に同期して前記記憶装置に出力すると共に、該処理装置から該記憶装置に与えられるデータの読み出し要求に基づいて該記憶装置から出力される読み出しデータを、該同期用クロック信号に同期して該処理装置に出力するデータ制御部と、
を備えることを特徴とするメモリアクセス制御回路。
【請求項２】
前記第１の位相調整部は、前記基準クロック信号よりも位相が遅れた前記第１のクロック信号を生成し、
前記第２の位相調整部は、前記基準クロック信号よりも位相が進んだ前記第２のクロック信号を生成する、
ことを特徴とする請求項１に記載のメモリアクセス制御回路。
【請求項３】
前記クロック制御部は、前記処理装置から前記記憶装置に対してデータの読み書きの要求が行われていないときには、前記第１のクロック信号を選択して該記憶装置に供給する、
ことを特徴とする請求項２に記載のメモリアクセス制御回路。
【請求項４】
同期用クロック信号に同期してデータの書き込み及び読み出しを行う記憶装置と該記憶装置に対してデータの書き込み及び読み出しの要求を行う処理装置との間で、データの読み書きのタイミングを制御するメモリアクセス制御方法であって、
前記処理装置から出力される基準クロック信号に基づいて、それぞれ位相の異なる第１及び第２のクロック信号を生成するクロック生成処理と、
前記処理装置から前記記憶装置に対してデータの書き込み要求が出されたときには前記第１のクロック信号を選択し、データの読み出し要求が出されたときには前記第２のクロック信号を選択して、前記同期用クロック信号として該記憶装置に供給するクロック選択処理と、
前記処理装置から前記基準クロック信号に従って出力される書き込みデータを取り込み、該取り込んだ書き込みデータを前記同期用クロック信号に同期して前記記憶装置に出力すると共に、該処理装置から該記憶装置に与えられるデータの読み出し要求に基づいて該記憶装置から出力される読み出しデータを、該同期用クロック信号に同期して該処理装置に出力するデータ制御処理と、
を行うことを特徴とするメモリアクセス制御方法。
【請求項５】
前記第１のクロック信号は、前記基準クロック信号よりも位相が遅れたクロック信号であり、
前記第２のクロック信号は、前記基準クロック信号よりも位相が進んだクロック信号である、
ことを特徴とする請求項４に記載のメモリアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期式メモリに対してデータを読み書きするためのアクセス制御技術に関する。
【背景技術】
【０００２】
クロック信号に同期してデータの読み書きを行うメモリには、例えば同期式ＳＲＡＭ（Static Random Access Memory）がある。同期式ＳＲＡＭに対するデータの書き込み及び読み出しのアクセス制御では、ＣＰＵ（Central Processing Unit）等の処理装置とこの同期式ＳＲＡＭとの間にアクセス制御回路を設けることが一般的である。そして、同期式ＳＲＡＭでは、このアクセス制御回路から供給されるクロック信号に同期してデータの読み書きを行うようになっている。
【０００３】
同期式ＳＲＡＭのアクセス制御では、処理装置と同期式ＳＲＡＭの双方において、アドレス信号やデータ信号の受信におけるセットアップ時間やホールド時間等のＡＣタイミング条件を満たす必要がある。同期式ＳＲＡＭは、品種によってＡＣタイミング条件が異なっているので、諸々の条件を考慮してＡＣタイミング条件を満たすアクセス制御回路を選択する必要がある。
【０００４】
処理装置と同期式ＳＲＡＭの間で、データ信号を１サイクルシフト等の処理を行ったり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理レベルとＨＳＴＬ（High Speed Transceiver Logic）との間のレベル変換を行ったりする場合、ＰＬＤ（Programmable Logic Device）等を用いた制御回路が用いられる。
【０００５】
例えば、アドレス信号やデータ信号のセットアップ時間の条件は十分余裕を持って満たすが、ホールド時間の条件は満たせないといった場合には、ＤＰＬＬ（Digital Phase Locked Loop）を内蔵するＰＬＤを使用し、このＤＰＬＬを調整することによって同期用のクロック信号の位相調整を行うことができる。
【０００６】
ＤＰＬＬ等を用いてクロック信号の位相調整を行う場合、クロック信号の位相を遅らせると、アドレスや書き込みデータを受信する側の装置（同期式メモリ）でのセットアップ時間のマージンが増加する。一方、データを読み出す場合には、読み出しデータを出力するタイミングが遅くなるため、読み出しデータを受け取る側の装置（処理装置）でのセットアップ時間のマージンは減少する。
【０００７】
逆にクロック信号の位相を早めると、読み出しデータを受け取る側の装置（処理装置）でのセットアップ時間のマージンは増加するが、アドレスや書き込みデータを受信する側の装置（同期式メモリ）でのセットアップ時間のマージンは減少する。従って、すべてのＡＣタイミング条件を満たすように、適切に位相調整を行う必要がある。
【０００８】
なお、下記特許文献１には、例えば段落０１１８及び図１１等に、データ書き込み時にはメモリコントローラから出力されるクロック信号に同期し、データ読み出し時には内部クロックを使用するＤＲＡＭ（Dynamic Random Access Memory）が記載されている。
【０００９】
また、特許文献２には、例えば段落０００５〜０００６等に、クロックＴＣＬＫに同期してデータバスからデータを取り込み、クロックＲＣＬＫに同期してデータをデータバス上に出力するメモリモジュールが記載されている。
【００１０】
【特許文献１】特開２００８−１２３５４３号公報
【特許文献２】特許第３７２７７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＰＬＤ等を用いてクロック信号の位相を調整する場合、処理装置と同期式メモリの双方で同時にセットアップ時間のマージンを増加させることは困難である。更に、ＰＬＤ自体でも遅延時間が発生するため、書き込み及び読み出しのアクセスにおけるアドレス信号、データ信号、クロック信号等の遅延量が増加する。これは、処理装置で読み出しデータを受信する際のセットアップ時間のマージンが減少する方向に作用する。
【００１２】
遅延量がある程度大きいＰＬＤでは、このＰＬＤ内のセットアップ時間等の条件と、処理装置で読み出しデータを受信する際のセットアップ時間等の条件の両方を同時に満たすことが困難になる。このため、同期式ＳＲＡＭや制御回路として使用するＰＬＤ等の選択範囲が限定されるという課題があった。また、場合によっては、セットアップ時間等の条件を満たすためクロック信号の速度が制限され、本来の処理能力が発揮できなくなるという課題があった。
【００１３】
本発明は上記課題に鑑みてなされたものであり、同期式メモリとＰＬＤ等の制御回路の選択範囲を拡大するために、ＡＣタイミング条件を緩和することができるメモリアクセス制御回路と制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の第１の観点に係るメモリアクセス制御回路は、同期用クロック信号に同期してデータの書き込み及び読み出しを行う記憶装置と該記憶装置に対してデータの書き込み及び読み出しの要求を行う処理装置との間で、データの読み書きのタイミングを制御するメモリアクセス制御回路であって、前記処理装置から出力される基準クロック信号に基づいて、それぞれ位相の異なる第１及び第２のクロック信号を生成する第１及び第２の位相調整部と、前記処理装置から前記記憶装置に対してデータの書き込み要求が出されたときには前記第１のクロック信号を選択し、データの読み出し要求が出されたときには前記第２のクロック信号を選択し、前記同期用クロック信号として該記憶装置に供給するクロック制御部と、前記処理装置から前記基準クロック信号に従って出力される書き込みデータを取り込み、該取り込んだ書き込みデータを前記同期用クロック信号に同期して前記記憶装置に出力すると共に、該処理装置から該記憶装置に与えられるデータの読み出し要求に基づいて該記憶装置から出力される読み出しデータを、該同期用クロック信号に同期して該処理装置に出力するデータ制御部とを備えることを特徴とする。
【００１５】
上記目的を達成するために、本発明の第２の観点に係るメモリアクセス制御方法は、同期用クロック信号に同期してデータの書き込み及び読み出しを行う記憶装置と該記憶装置に対してデータの書き込み及び読み出しの要求を行う処理装置との間で、データの読み書きのタイミングを制御するメモリアクセス制御方法であって、前記処理装置から出力される基準クロック信号に基づいて、それぞれ位相の異なる第１及び第２のクロック信号を生成するクロック生成処理と、前記処理装置から前記記憶装置に対してデータの書き込み要求が出されたときには前記第１のクロック信号を選択して、データの読み出し要求が出されたときには前記第２のクロック信号を選択し、前記同期用クロック信号として該記憶装置に供給するクロック選択処理と、前記処理装置から前記基準クロック信号に従って出力される書き込みデータを取り込み、該取り込んだ書き込みデータを前記同期用クロック信号に同期して前記記憶装置に出力すると共に、該処理装置から該記憶装置に与えられるデータの読み出し要求に基づいて該記憶装置から出力される読み出しデータを、該同期用クロック信号に同期して該処理装置に出力するデータ制御処理とを行うことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、処理装置から出力される基準クロック信号に基づいて位相の異なる第１及び第２のクロック信号を生成し、処理装置から記憶装置に対してデータの書き込み要求が出されたときには一方のクロック信号を選択し、データの読み出し要求が出されたときには他方のクロック信号を選択して、同期用クロック信号として記憶装置に供給するようにしている。
【００１７】
更に、処理装置から基準クロック信号に従って出力される書き込みデータを取り込み、この取り込んだ書き込みデータを同期用クロック信号に同期して記憶装置に出力すると共に、データの読み出し要求に基づいて記憶装置から出力される読み出しデータを、同期用クロック信号に同期したまま処理装置に出力するようにしている。
これにより、処理装置と記憶装置との間のＡＣタイミング条件を緩和することができ、同期式メモリとメモリアクセス制御回路として使用するＰＬＤ等の選択範囲を拡大することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の実施形態を示すメモリアクセス制御回路の構成図である。
このメモリアクセス制御回路は、ＣＰＵ等の処理装置であるプロセッサ１と、同期式ＳＲＡＭ２との間に設けられ、クロック信号やデータ信号等のタイミングを制御するものである。なお、プロセッサ１から出力されるアドレス信号ＡＤＲ、チップ選択信号／ＣＳ及び書き込み制御信号／ＷＥ（但し、「／」はレベル“Ｌ”でアクティブとなる反転論理を意味する）は、メモリアクセス制御回路を介さずに、同期式ＳＲＡＭ２に直接与えられている。
【００１９】
図１に示すように、メモリアクセス制御回路は、例えばＰＬＤを用いて構成されるもので、第１と第２の位相調整部１０，２０、クロック制御部３０、及びデータ制御部４０を備えている。
【００２０】
位相調整部１０は、プロセッサ１から出力される一定周期の基準クロック信号ＣＬＫの位相を若干遅延させて、クロック信号ＣＫＤを生成するものである。また、位相調整部２０は、基準クロック信号ＣＬＫの位相を若干進めて、クロック信号ＣＫＬを生成するものである。これらの位相調整部１０，２０は、例えばそれぞれＤＰＬＬで構成することができる。
【００２１】
クロック制御部３０は、プロセッサ１から同期式ＳＲＡＭに対してデータの読み出しが指示されたときに、位相調整部２０から出力されるクロック信号ＣＫＬを選択し、クロック信号ＣＫとして同期式ＳＲＡＭ２へ与えるものである。それ以外のとき、即ちプロセッサ１から同期式ＳＲＡＭに対して、データの書き込みが指定されているときと、データの読み書きの要求が行われていないとき、クロック制御部３０は、位相調整部１０から出力されるクロック信号ＣＫＤを選択し、クロック信号ＣＫとして同期式ＳＲＡＭ２へ与えるようになっている。
【００２２】
クロック制御部３０は、例えば、プロセッサ１から同期式ＳＲＡＭ２に対して出力されるチップ選択信号／ＣＳと書き込み制御信号／ＷＥをそれぞれ反転するインバータ３１，３２を有している。インバータ３１の出力側は、２入力の論理積ゲート（以下、「ＡＮＤ」という）３３，３４の一方の入力側に接続されている。
【００２３】
インバータ３２の出力側は、ＡＮＤ３３の他方の入力側に接続され、このＡＮＤ３３の出力側から書き込み制御信号ＷＥが出力されるようになっている。また、ＡＮＤ３４の他方の入力側には書き込み制御信号／ＷＥが与えられ、このＡＮＤ３４の出力側から読み出し制御信号ＲＥが出力されるようになっている。
【００２４】
ＡＮＤ３４の出力側は、フリップフロップ（以下、「ＦＦ」という）３５の入力端子Ｄに接続されている。ＦＦ３５は、クロック端子Ｃに与えられるクロック信号ＣＫＤがレベル“Ｌ”からレベル“Ｈ”に立ち上がった時点で、入力端子Ｄに与えられている信号を保持して出力端子Ｑから出力するものである。ＦＦ３５の出力端子Ｑは、ＦＦ３６のデータ端子Ｄに接続されている。
【００２５】
ＦＦ３６は、ＦＦ３５とは逆に、クロック端子Ｃに与えられるクロック信号ＣＫＤが“Ｈ”から“Ｌ”に立ち下がった時点で、入力端子Ｄに与えられている信号を保持するものである。ＦＦ３６の出力端子Ｑの信号は、選択信号ＳＥＬとしてセレクタ３７の制御端子Ｓに与えられている。
【００２６】
セレクタ３７は、制御端子Ｓに与えられる選択信号ＳＥＬのレベル（“Ｌ”または“Ｈ”）に従って、入力端子Ｌ，Ｈに与えられる信号を選択して出力するものである。セレクタ３７の入力端子Ｌ，Ｈには、それぞれクロック信号ＣＫＤ，ＣＫＬが与えられている。そして、このセレクタ３７の出力側からクロック信号ＣＫが出力され、同期式ＳＲＡＭ２とデータ制御部４０に与えられている。
【００２７】
データ制御部４０は、プロセッサ１と同期式ＳＲＡＭ２との間で読み書きするデータの入出力タイミングを基準クロック信号ＣＬＫとクロック信号ＣＫに基づいて制御するものである。即ち、プロセッサ１から同期式ＳＲＡＭ２に対する書き込みデータが、基準クロック信号ＣＬＫに同期してデータ信号ＤＴ１として出力されると、データ制御部４０は、このデータ信号ＤＴ１の１サイクルシフト等の処理を行い、データ信号ＤＴ２として同期式ＳＲＡＭ２に出力する。
【００２８】
また、プロセッサ１から同期式ＳＲＡＭ２に対する読み出し指示が行われると、データ制御部４０は、クロック信号ＣＫに同期してこの同期式ＳＲＡＭ２から出力されるデータ信号ＤＴ２を、データ信号ＤＴ１としてプロセッサ１側へ出力する。
【００２９】
データ制御部４０は、例えば、プロセッサ１から出力される書き込み用のデータ信号ＤＴ１を基準クロック信号ＣＬＫの立ち上がりのタイミングで保持して出力するＦＦ４１を有している。ＦＦ４１の出力端子Ｑは、ＦＦ４２のデータ端子Ｄに接続されている。ＦＦ４２は、クロック端子Ｃに与えられる基準クロック信号ＣＬＫの立ち下がりのタイミングで、入力端子Ｄに与えられている信号を保持して出力端子Ｑから出力するものである。ＦＦ４２の出力端子Ｑは、３ステートバッファ４３を介して同期式ＳＲＡＭ２に接続されている。
【００３０】
３ステートバッファ４３は、制御端子に与えられる制御信号が“Ｈ”のときに、ＦＦ４２の出力信号を書き込み用のデータ信号ＤＴ２として同期式ＳＲＡＭ２に出力するものである。３ステートバッファ４３は、制御端子に与えられる制御信号が“Ｌ”のときには、出力側がハイインピーダンス状態となって、同期式ＳＲＡＭ２から電気的に切り離されるように構成されている。
【００３１】
３ステートバッファ４３の制御端子には、クロック制御部３０のＡＮＤ３３から出力される書き込み制御信号ＷＥが、縦続接続された３段のＦＦ４４，４５，４６を介して与えられている。ＦＦ４４は、クロック端子Ｃに与えられる基準クロック信号ＣＬＫの立ち上がりのタイミングで、書き込み制御信号ＷＥを保持して出力するものである。また、ＦＦ４５，４６は、いずれもクロック端子Ｃに与えられる基準クロック信号ＣＬＫの立ち下がりのタイミングで、入力端子Ｄの信号を保持して出力端子Ｑから出力するものである。
【００３２】
更に、このデータ制御部４０は、同期式ＳＲＡＭ２から読み出されて出力されるデータ信号ＤＴ２を、クロック信号ＣＫに同期したデータ信号ＤＴ１としてプロセッサ１に出力するための３ステートバッファ４７を有している。３ステートバッファ４７の制御端子には、クロック制御部３０のＡＮＤ３４から出力される読み出し制御信号ＲＥが、縦続接続された２段のＦＦ４８，４９を介して与えられている。ＦＦ４８は、クロック端子Ｃに与えられる基準クロック信号ＣＬＫの立ち下がりのタイミングで、ＦＦ４９は、クロック端子Ｃに与えられるクロック信号ＣＫの立ち下がりのタイミングで、それぞれ入力端子Ｄの信号を保持して出力端子Ｑから出力するものである。
【００３３】
次に、図２及び図３を参照しつつ、図１の動作を説明する。
（１）  書き込み動作
図１において、位相調整部１０から基準クロック信号ＣＬＫの位相が若干遅延されたクロック信号ＣＫＤが出力され、位相調整部２０から基準クロック信号ＣＬＫの位相を若干進めたクロック信号ＣＫＬが出力される。
【００３４】
プロセッサ１から同期式ＳＲＡＭ２に対する読み書きのアクセスが行われていないとき、チップ選択信号／ＣＳは“Ｈ”である。従って、クロック制御部３０における書き込み制御信号ＷＥと読み出し制御信号ＲＥは、いずれも“Ｌ”である。これにより、ＦＦ３６から出力される選択信号ＳＥＬは“Ｌ”となり、セレクタ３７によって位相調整部１０のクロック信号ＣＫＤが選択され、クロック信号ＣＫとして同期式ＳＲＡＭ２に与えられる。但し、この時点では、チップ選択信号／ＣＳは“Ｈ”となっているので、同期式ＳＲＡＭ２の動作は行われない。
【００３５】
図２の時刻ｔ１において、書き込み要求の発生に伴い、基準クロック信号ＣＬＫの立ち下がりに同期して、プロセッサ１から出力されるチップ選択信号／ＣＳと書き込み制御信号／ＷＥが共に“Ｌ”に設定される。また、プロセッサ１からアドレス信号ＡＤＲとして、書き込み対象のアドレスＡ１が出力される。
【００３６】
チップ選択信号／ＣＳと書き込み制御信号／ＷＥが共に“Ｌ”になったことにより、クロック制御部３０の書き込み制御信号ＷＥは、“Ｈ”に変化する。一方、読み出し制御信号ＲＥは、“Ｌ”のままである。従って、選択信号ＳＥＬは変化せず、セレクタ３７によって選択されたクロック信号ＣＫＤが、引き続きクロック信号ＣＫとして出力される。
【００３７】
時刻ｔ２における基準クロック信号ＣＬＫの立ち上がりでは、チップ選択信号／ＣＳ、書き込み制御信号／ＷＥ及びアドレス信号ＡＤＲは変化しない。一方、データ制御部４０のＦＦ４４では、基準クロック信号ＣＬＫの立ち上がりに従って書き込み制御信号ＷＥが保持され、このＦＦ４４から出力される信号Ｓ４４は“Ｈ”となる。
【００３８】
時刻ｔ３（時刻ｔ１から１クロック周期後）において、基準クロック信号ＣＬＫが立ち下がると、チップ選択信号／ＣＳと書き込み制御信号／ＷＥが“Ｈ”に戻り、アドレス信号ＡＤＲは同期式ＳＲＡＭ２にとって無効な値となる。一方、プロセッサ１からデータ信号ＤＴ１として、同期式ＳＲＡＭ２のアドレスＡ１に書き込むべきデータＤ（Ａ１）が出力される。また、チップ選択信号／ＣＳと書き込み制御信号／ＷＥが“Ｈ”に戻ったことにより、クロック制御部３０の書き込み制御信号ＷＥは、“Ｌ”に戻る。
【００３９】
また、基準クロック信号ＣＬＫの立ち下がりにより、ＦＦ４４に保持されている信号Ｓ４４がＦＦ４５に転送され、このＦＦ４５から出力される信号Ｓ４５が“Ｈ”となる。
【００４０】
時刻ｔ４（時刻ｔ２から１クロック周期後）において、基準クロック信号ＣＬＫが立ち上がると、ＦＦ４１によってデータ信号ＤＴ１が保持され、このＦＦ４１から出力される信号Ｓ４１はデータＤ（Ａ１）となる。一方、ＦＦ４４では、書き込み制御信号ＷＥが保持され、このＦＦ４４から出力される信号Ｓ４４は“Ｌ”に戻る。
【００４１】
時刻ｔ５において、基準クロック信号ＣＬＫが立ち下がると、プロセッサ１からデータ信号ＤＴ１として出力されていたデータＤ（Ａ１）は停止される。
【００４２】
また、基準クロック信号ＣＬＫの立ち下がりにより、ＦＦ４１に保持されているデータＤ（Ａ１）がＦＦ４２に転送され、このＦＦ４２から出力される信号Ｓ４２がデータＤ（Ａ１）となる。一方、ＦＦ４４に保持されている信号Ｓ４４がＦＦ４５に転送され、このＦＦ４５から出力される信号Ｓ４５が“Ｌ”となる。これと同時に、ＦＦ４５に保持されている信号Ｓ４５がＦＦ４６に転送され、このＦＦ４６から出力される信号Ｓ４６が“Ｈ”となる。
【００４３】
信号Ｓ４６が“Ｈ”になると３ステートバッファ４３が開き、ＦＦ４２から出力される信号Ｓ４２（即ち、データＤ（Ａ１））が、この３ステートバッファ４３を介してデータ信号ＤＴ２として同期式ＳＲＡＭ２へ出力される。
【００４４】
時刻ｔ６において、基準クロック信号ＣＬＫが立ち上がると、ＦＦ４１によってデータ信号ＤＴ１が保持され、このＦＦ４１から出力される信号Ｓ４１は無効な値となる。
【００４５】
時刻ｔ７において、基準クロック信号ＣＬＫが立ち下がると、ＦＦ４１に保持されている無効な値がＦＦ４２に転送され、このＦＦ４２から出力される信号Ｓ４２が無効な値となる。これと同時に、ＦＦ４５から出力される信号Ｓ４５がＦＦ４６に転送され、このＦＦ４６から出力される信号Ｓ４６が“Ｌ”となる。信号Ｓ４６が“Ｌ”になると、３ステートバッファ４３が閉じ、この３ステートバッファ４３の出力側はハイインピーダンス状態となる。
【００４６】
これにより、３ステートバッファ４３の出力側は同期式ＳＲＡＭ２から電気的に切り離され、この同期式ＳＲＡＭ２へ出力されるデータ信号ＤＴ２は停止する。以上の動作により、プロセッサ１から同期式ＳＲＡＭ２に対するデータの書き込み動作は完了する。
【００４７】
（２）  読み出し動作
図３の時刻Ｔ１において、読み出し要求の発生に伴い、基準クロック信号ＣＬＫの立ち下がりに同期して、プロセッサ１から出力されるチップ選択信号／ＣＳが“Ｌ”に設定される。なお、書き込み制御信号／ＷＥは“Ｈ”である。これと同時に、プロセッサ１からアドレス信号ＡＤＲとして、読み出し対象のアドレスＡ１が出力される。
【００４８】
チップ選択信号／ＣＳが“Ｌ”になったことにより、クロック制御部３０の読み出し制御信号ＲＥは“Ｈ”に変化する。一方、書き込み制御信号ＷＥは、“Ｌ”のままである。この時点では、選択信号ＳＥＬは“Ｌ”のままで、セレクタ３７では位相調整部１０のクロック信号ＣＫＤが選択され、クロック信号ＣＫとして同期式ＳＲＡＭ２に与えられている。
【００４９】
時刻Ｔ２において基準クロック信号ＣＬＫが立ち上がり、これよりも若干遅れて、時刻Ｔ２＋においてクロック信号ＣＫＤが立ち上がると、ＦＦ３５に読み出し制御信号ＲＥが保持され、このＦＦ３５から出力される信号Ｓ３５が“Ｈ”となる。
【００５０】
時刻Ｔ３において、基準クロック信号ＣＬＫの立ち下がりに同期して、プロセッサ１から出力されるチップ選択信号／ＣＳが“Ｈ”になる。この基準クロック信号ＣＬＫの立ち下がりにより、データ制御部４０のＦＦ４８には読み出し制御信号ＲＥが保持され、このＦＦ４８から出力される信号Ｓ４８が“Ｈ”となる。一方、チップ選択信号／ＣＳが“Ｈ”になったことで、クロック制御部３０の読み出し制御信号ＲＥは“Ｌ”に戻る。
【００５１】
時刻Ｔ３よりも若干遅れて、時刻Ｔ３＋においてクロック信号ＣＫＤが立ち下がると、クロック制御部３０のＦＦ３６に信号Ｓ３５が保持され、このＦＦ３６から出力される選択信号ＳＥＬが“Ｈ”となる。これにより、セレクタ３７は、位相調整部２０からのクロック信号ＣＫＬを選択するように切り替えられる。但し、この時点では、クロック信号ＣＫＬは既に“Ｌ”となっているので、セレクタ３７から出力されるクロック信号ＣＫは、クロック信号ＣＫＤの立ち下がりと同時に“Ｌ”になる。
【００５２】
時刻Ｔ４の基準クロック信号ＣＬＫの立ち上がりに若干先立って、時刻Ｔ４−においてクロック信号ＣＫ（即ち、クロック信号ＣＫＬ）が立ち上がる。
【００５３】
時刻Ｔ４よりも若干遅れて、時刻Ｔ４＋においてクロック信号ＣＫＤが立ち上がると、ＦＦ３５に読み出し制御信号ＲＥが保持され、このＦＦ３５から出力される信号Ｓ３５が“Ｌ”に戻る。
【００５４】
時刻Ｔ５の基準クロック信号ＣＬＫの立ち下がりに若干先立って、時刻Ｔ５−においてクロック信号ＣＫが立ち下がる。また、これに前後して同期式ＳＲＡＭ２から、アドレスＡ１に記憶されているデータＤ（Ａ１）が、データ信号ＤＴ２として出力される。
【００５５】
更に、クロック信号ＣＫの立ち下がりにより、データ制御部４０のＦＦ４８の保持データがＦＦ４９へ転送され、このＦＦ４９から出力される信号Ｓ４９が“Ｈ”となる。信号Ｓ４９が“Ｈ”になったことにより、３ステートバッファ４７が開き、同期式ＳＲＡＭ２から出力されるデータ信号ＤＴ２（データＤ（Ａ１））が、この３ステートバッファ４７を介して、データ信号ＤＴ１としてプロセッサ１へ出力される。
【００５６】
時刻Ｔ５において、基準クロック信号ＣＬＫが立ち下がると、ＦＦ４８には“Ｌ”の読み出し制御信号ＲＥが保持され、このＦＦ４８から出力される信号Ｓ４８は“Ｌ”に戻る。
【００５７】
時刻Ｔ５よりも若干遅れて、時刻Ｔ５＋においてクロック信号ＣＫＤが立ち下がると、クロック制御部３０のＦＦ３６によって信号Ｓ３５が保持され、選択信号ＳＥＬは“Ｌ”に戻る。これにより、セレクタ３７は、位相調整部１０からのクロック信号ＣＫＤを選択するように切り替えられる。但し、クロック信号ＣＫは、時刻Ｔ５−の時点から既に“Ｌ”となっているので、この時点では、“Ｌ”のままで変化しない。
【００５８】
時刻Ｔ６で基準クロック信号ＣＬＫが立ち上がり、更に時刻Ｔ７よりも若干遅れて、時刻Ｔ７＋においてクロック信号ＣＫが立ち下がると、データ制御部４０のＦＦ４８の保持データがＦＦ４９へ転送され、このＦＦ４９から出力される信号Ｓ４９が“Ｌ”となる。信号Ｓ４９が“Ｌ”になると、３ステートバッファ４７が閉じ、この３ステートバッファ４７の出力側はハイインピーダンス状態となる。これにより、３ステートバッファ４７の出力側はプロセッサ１から電気的に切り離され、プロセッサ１へ出力されるデータ信号ＤＴ１は停止する。
【００５９】
更に、時刻Ｔ７＋におけるクロック信号ＣＫの立ち下がりに前後して、同期式ＳＲＡＭ２からデータ信号ＤＴ２として出力されていたデータＤ（Ａ１）が停止する。以上の動作により、プロセッサ１による同期式ＳＲＡＭ２からのデータの読み出し動作は完了する。
【００６０】
以上詳細に説明したように、本実施形態のメモリアクセス制御回路によれば、同期式ＳＲＡＭ２へのデータ書き込み時と、この同期式ＳＲＡＭ２からのデータ読み出し時とで、位相の異なる２つのクロック信号ＣＫＤ、ＣＫＬを同期用クロック信号ＣＫとして使用することが可能である。従って、例えばデータ書き込み時には、同期式ＳＲＡＭの書き込みデータ受信部におけるセットアップ時間のマージンを増加させるような位相のクロック信号を使用し、データ読み出し時には、読み出しデータ受信部におけるセットアップ時間のマージンを増加させるような位相のクロック信号を使用することで、ＡＣタイミング条件を緩和することができる。これにより、同期式ＳＲＡＭ２及びメモリアクセス制御回路として使用するＰＬＤ等の選択範囲を拡大することができるという効果が得られる。
【００６１】
なお、本発明は、上記実施形態に限定されるものではなく、下記のような種々の変形が可能である。
（ａ）  ＰＬＤを用いて構成されたメモリアクセス制御回路について説明したが、同様の機能をプロセッサ側に持たせることも可能である。
【００６２】
（ｂ）  アドレス信号ＡＤＲ、チップ選択信号／ＣＳ、書き込み制御信号／ＷＥ及びデータ信号ＤＴ１，ＤＴ２と、プロセッサ１側の基準クロック信号ＣＬＫ及び同期式ＳＲＡＭ２側のクロック信号ＣＫとのタイミング条件は、例示したものに限定されない。クロック制御部３０やデータ制御部４０の具体的な回路構成は、実際に適用するプロセッサ１や同期式ＳＲＡＭ２のタイミング条件に合致するように構成する必要がある。
また、アドレス信号ＡＤＲのタイミングを、ＰＬＤ等で構成されるメモリアクセス制御回路で調整して同期式ＳＲＡＭ２へ与えるようにしても良い。
【００６３】
（ｃ）  同期式ＳＲＡＭに限らず、同期式ＤＲＡＭ（Dynamic Random Access Memory）等の同期式メモリに対しても、同様に適用することが可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態を示すメモリアクセス制御回路の構成図である。
【図２】図１の書き込み動作時の信号波形図である。
【図３】図１の読み出し動作時の信号波形図である。
【符号の説明】
【００６５】
１    プロセッサ
２    同期式ＳＲＡＭ
１０，２０    位相調整部
３０    クロック制御部
３１，３２    インバータ
３３，３４    ＡＮＤ
３５，３６，４１，４２，４４〜４６，４８，４９    ＦＦ
３７    セレクタ
４０    データ制御部
４３，４７    ３ステートバッファ
【図１】
2010146352.tif 000003
【図２】
2010146352.tif 000004
【図３】
2010146352.tif 000005