(57)【要約】【課題】出力デジタル信号のビット数よりも少ないビット数のカウンタを用いることで、カウンタに用いるクロックを低い周波数のクロックを使用でき、それにより消費電力の低減と実動作の精度向上を実現できるカラム毎のＡＤＣ回路を備える。【解決手段】コンパレータ１４〜１７は、オペアンプ１２等からなる非反転増幅器で増幅された列方向の画素１からの信号と比較基準電圧Ｖ１〜Ｖ４とをレベル比較する。データ処理・選択回路１８は、画素１からの信号が、画素の飽和信号電圧を比較基準電圧Ｖ１〜Ｖ４により４等分した４つの信号範囲のどの信号範囲に属するかをコンパレータ１４〜１７の４つの出力信号の論理値の関係から検出し、その検出した信号範囲を、出力デジタル信号の上位２ビットとして示すと共にイネーブル信号を出力する。ｎビットカウンタ１９は、イネーブル期間、クロックをカウントしてデジタル信号の下位ｎビットを出力する。【選択図】図１
2010183405.tif 000002
【特許請求の範囲】
【請求項１】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素からの信号を増幅する増幅手段と、
前記増幅手段から出力される画素信号レベルに、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、前記ランプ波形とをそれぞれ別々にレベル比較する複数のレベル比較手段と、
前記複数のレベル比較手段から出力される複数の比較結果に基づいて、前記ランプ波形中の前記増幅手段から出力される画素信号の信号レベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット(ただし、２M＝ｋ)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択するデータ処理・選択手段と、
前記複数のレベル比較手段のうち、選択された前記一つの比較基準信号と前記ランプ波形とを比較する一つのレベル比較手段から出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタ手段と
を備え、前記Ｍビットを上位ビットとし、前記カウンタ手段によるカウント終了時点の前記Ｎビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のＡＤ変換信号として出力することを特徴とする固体撮像素子。
【請求項２】
前記ランプ波形発生手段は、
前記増幅手段の出力端子と前記レベル比較手段の信号入力端子との間に接続されたコンデンサと、
定電流源と、
前記定電流源と前記レベル比較手段の信号入力端子との間に接続された第１のスイッチと、
前記コンデンサに並列に接続された第２のスイッチと、
前記第１及び第２のスイッチのうち前記第２のスイッチのみをオンとして前記コンデンサの電荷を放電した後、前記第１のスイッチのみをオンとして前記定電流源からの定電流を所定期間前記第１のスイッチを通して前記コンデンサに供給して充電する制御手段と
を有することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素からの信号を増幅する増幅手段と、
前記増幅手段から出力される前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生手段と、
前記ランプ波形発生手段により前記一定傾斜の信号を加算する前の前記増幅手段から出力される画素信号と、前記比較基準信号発生手段から出力される前記複数の比較基準信号との第１のレベル比較を行った後、前記一定傾斜の信号を加算して得た前記ランプ波形と前記比較基準信号発生手段から選択出力された一の比較基準信号との第２のレベル比較を行うレベル比較手段と、
前記レベル比較手段の前記第１のレベル比較により得られた複数の比較結果の論理値に基づいて、前記一定傾斜の信号を加算する前の前記増幅手段から出力される前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択して、前記第２のレベル比較を前記レベル比較手段により行わせるデータ処理・選択手段と、
前記レベル比較手段による前記第２のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタ手段と
を備え、前記Ｍビットを上位ビットとし、前記カウンタ手段によるカウント終了時点の前記Ｎビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のＡＤ変換信号として出力することを特徴とする固体撮像素子。
【請求項４】
前記ランプ波形発生手段は、
前記増幅手段の出力端子と前記レベル比較手段の信号入力端子との間に接続されたコンデンサと、
定電流源と、
前記定電流源と前記レベル比較手段の信号入力端子との間に接続された第１のスイッチと、
前記コンデンサに並列に接続された第２のスイッチと、
前記第１及び第２のスイッチのうち前記第２のスイッチのみをオンとして前記コンデンサの電荷を放電した後、前記第１のスイッチのみをオンとして前記定電流源からの定電流を所定期間前記第１のスイッチを通して前記コンデンサに供給して充電する制御手段と
を有することを特徴とする請求項３記載の固体撮像素子。
【請求項５】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素からの信号を増幅する増幅ステップと、
前記増幅ステップで増幅された前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、前記ランプ波形とをそれぞれ別々にレベル比較するレベル比較ステップと、
前記レベル比較ステップにより得られる複数の比較結果に基づいて、前記ランプ波形中の前記増幅ステップで増幅された前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット(ただし、２M＝ｋ)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択するデータ処理・選択ステップと、
選択された前記一つの比較基準信号と前記ランプ波形とのレベル比較の結果であるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタステップと
を含み、前記Ｍビットを上位ビットとし、前記カウンタステップによるカウント終了時点の前記Ｎビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のＡＤ変換信号として出力することを特徴とする固体撮像素子の信号処理方法。
【請求項６】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素からの信号を増幅する増幅ステップと、
前記増幅ステップで増幅された前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生ステップと、
前記ランプ波形発生ステップにより前記一定傾斜の信号を加算する前の前記増幅ステップで増幅された前記画素からの信号と前記複数の比較基準信号との第１のレベル比較を行った後、前記一定傾斜の信号を加算して得た前記ランプ波形と前記複数の比較基準信号から選択された一の比較基準信号との第２のレベル比較を行うレベル比較ステップと、
前記第１のレベル比較により得られた複数の比較結果の論理値に基づいて、前記一定傾斜の信号を加算する前の前記増幅ステップで増幅された前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択して、前記第２のレベル比較を前記レベル比較ステップにて行わせるデータ処理・選択ステップと、
前記レベル比較ステップによる前記第２のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタステップと
を含み、前記Ｍビットを上位ビットとし、前記カウンタステップによるカウント終了時点の前記Ｎビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のＡＤ変換信号として出力することを特徴とする固体撮像素子の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその信号処理方法に係り、特にデジタル画像信号を出力するカラム毎のＡＤＣ回路を備えたＣＭＯＳ(Complementary Metal-Oxide Semiconductor)型撮像素子（以下、ＣＭＯＳセンサ）等の固体撮像素子及びその信号処理方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳセンサは、画素出力を画素別に分離して出力し、垂直方向に信号を取り出し、水平ライン単位で一度にＣＤＳ回路（相関二重サンプリング回路）による処理等を行うことがある。このＣＤＳ回路は、垂直信号別（カラム毎）に用意され、画素出力であるアナログ信号に対して差分をとり、その差分に対して最終的な信号読み出し時にアナログ・デジタル変換器（以下、ＡＤＣ回路）を用いてデジタル信号に変換する構成であるものが多い。
【０００３】
まず、従来のＣＭＯＳセンサにおけるＡＤＣ回路について説明する。
【０００４】
図８は、上記のＣＭＯＳセンサの一例の構成図を示す。同図において、画素１は二次元マトリクス状に複数個配置され、その中の任意の１個の画素が垂直選択回路２と水平選択回路３とを用いて選択される。その選択された一画素から水平ライン毎にＣＤＳ回路４に出力された信号は、カラム毎にあるＣＤＳ回路４で同じ水平ラインの信号が同時に相関二重サンプリング（ＣＤＳ）処理される。ＣＤＳ回路４でＣＤＳ処理された信号は、最終的にアンプ（ＡＭＰ）５を通して画素毎に出力される。
【０００５】
図９は、一つの画素１の一例の等価回路図を示す。同図に示すように、一つの画素１は、フォトダイオードＰＤ１と３個のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３とから構成されている。この画素１からの読み出しは、ＭＯＳトランジスタＴｒ１３のゲートへの入力信号ＲＯＷＳ１をハイ（ＨＩＧＨ）電圧にしてオン（ＯＮ）状態にし、フォトダイオードＰＤ１で発生する電圧をＭＯＳトランジスタＴｒ１２のソースフォロワとＭＯＳトランジスタＴｒ１３をそれぞれ通して端子Ｓｏｕｔへ出力電圧Ｖsoutとして出力する。この出力電圧Ｖsoutが図８のＣＤＳ回路４に信号として入力される。
【０００６】
次に、ハイ電圧のリセット信号ＰＤＲＳＴ１をＭＯＳトランジスタＴｒ１１のゲートに印加してＭＯＳトランジスタＴｒ１１をオン状態にすることで、フォトダイオードＰＤ１のカソードにＭＯＳトランジスタＴｒ１１のドレイン、ソースを介して電源電圧Ｖｄｄを印加してフォトダイオードＰＤ１をリセットする。続いて、前記と同様にＭＯＳトランジスタＴｒ１３をオン状態にして選択状態とし、ＭＯＳトランジスタＴｒ１２のソースフォロワとＭＯＳトランジスタＴｒ１３をそれぞれ通して端子Ｓｏｕｔへリセット後の電圧Ｖroutを出力する。
【０００７】
ここで、光を電圧に変換した後の上記の出力電圧Ｖsoutは、次式で表される。
【０００８】
Ｖsout＝Ｖｐｄ１−Ｖｔｈ１２−Ｖｏｎ１３            （１）
Ｖｐｄ１：ＰＤ１で変換された光信号電圧
Ｖｔｈ１２：ＭＯＳトランジスタＴｒ１２の閾値電圧Ｖｔｈ
Ｖｏｎ１３：ＭＯＳトランジスタＴｒ１３のオン電圧
また、フォトダイオードＰＤ１のリセット後の出力電圧Ｖroutは、次式で表される。
【０００９】
Ｖrout＝Ｖｄｄ−Ｖｔｈ１１−Ｖｔｈ１２−Ｖｏｎ１３    （２）
Ｖｄｄ：電源電圧
Ｖｔｈ１１：ＭＯＳトランジスタＴｒ１１の閾値電圧Ｖｔｈ
Ｖｔｈ１２：ＭＯＳトランジスタＴｒ１２の閾値電圧Ｖｔｈ
Ｖｏｎ１３：ＭＯＳトランジスタＴｒ１３のオン電圧
ここで、ＣＭＯＳセンサが、ＨＤ(High Definition)クラスの多画素の場合、ＡＤＣ回路を１個設けた構成では、画素からの出力電圧を高速に変換する必要があり、出力デジタル信号のビット数が多い場合は高速に変換することが難しくなる。例えば、水平方向１９２０画素、垂直方向１０８０画素を１秒間に６０枚読み出しを行う場合、ＡＤＣ回路を１個設けた構成では、１２４.４ＭＨｚの変換スピードが最低でも必要になる。
【００１０】
そこで、ＡＤＣ回路の数を増やす事により変換スピードを下げる方法が考えられる。その場合、カラム毎にＡＤＣ回路を配置することで実現できる。従って、従来は上記のＣＤＳ回路４の後にカラム毎のＡＤＣ回路を追加する場合が一般的となっている（例えば、特許文献１参照）。また、このＡＤＣ回路にカラム毎のＣＤＳの機能を含めている場合がある（例えば、非特許文献１、特許文献２参照）。ただし、この場合は回路構成が複雑になる。
【００１１】
しかし、カラム毎にＡＤＣ回路を配置する場合でも、通常は入力信号を数μｓ〜数１０μｓで変換すればよいので上記のＡＤＣ回路を１個設けた場合の１０ｎｓ程度の高速変換と比べると格段に遅いスピードであるが、ＡＤ変換を行う時間には限界がある。一般的な高速ＡＤＣ回路を用いればこの変換時間で充分であるが、カラム毎にこのような高速ＡＤＣ回路を配置する事は面積上、特に画素ピッチが狭い場合難しく、しかもカラム数だけＡＤＣ回路が必要であるので消費電力も非常に大きくなり、実現が不可能となる。
【００１２】
そこで、図１０に基本構成を示すような、画素信号をパルス幅変調（ＰＷＭ）波に変換し、その時間をカウントすることでデジタル値を得るカラム毎のＡＤＣ回路が知られている。この構成のカラム毎のＡＤＣ回路は回路構成が簡単で、レイアウト上も画素ピッチが狭いところに用いることできる可能性が高く、また消費電力も少なくできる。
【００１３】
図１０は、カラム毎のＡＤＣ回路の一例の基本構成図を示す。図１０に示すように、カラム毎のＡＤＣ回路は、垂直信号線６に接続されたコンパレータ７と、コンパレータ７の出力端子がイネーブル端子ＥＮに接続され、クロック端子に入力されるクロックＣＬＫをイネーブル状態のときのみカウントするｎビットカウンタ８とを有する。
【００１４】
このカラム毎のＡＤＣ回路の動作について、図１１に示すタイミングチャートと共に説明する。図９に示した構成の画素１のＭＯＳトランジスタＴｒ１３から光を変換した電圧ａが垂直信号線６へ出力される。コンパレータ７は、負側入力端子に垂直信号線６へ出力された図１１（Ａ）に示す電圧ａが入力され、正側入力端子に図１１（Ａ）にｂで示すランプ波形の比較電圧ｂが入力され、これらの入力電圧ａ及びｂを大小比較し、その比較結果に応じた信号を出力する。
【００１５】
コンパレータ７の出力信号は、図１１（Ｂ）に示すように、画素１からの電圧ａが比較電圧ｂより小レベルのときにはハイレベル、電圧ａが比較電圧ｂ以上のレベルのときはローレベルの、パルス幅変調（ＰＷＭ）された波形である。このコンパレータ７の出力信号のパルス幅は、比較電圧ｂが一定周期であるので、画素１からの電圧ａのレベルによって変化することになる。コンパレータ７から出力された上記のＰＷＭされた波形の信号は、ｎビットカウンタ８のイネーブル端子ＥＮに供給される。
【００１６】
ｎビットカウンタ８は、コンパレータ７の出力信号がハイレベルの期間イネーブル状態となり、そのイネーブル状態の期間、図１１（Ｃ）に示すクロックＣＬＫのカウント動作を行い、同図（Ｄ）に模式的に示すｎビットデジタル信号を出力する。ｎビットカウンタ８の入力イネーブル信号がハイレベルからローレベルになったときのカウンタ値が、画素１からの電圧ａをＡＤ変換したデジタル出力となる。これが基本的なカラム毎のＡＤＣ回路の動作である。
【００１７】
また、少ないクロック数で低消費電力化を目的とするカラム毎のＡＤＣ回路を備えた固体撮像素子も従来知られている（例えば、特許文献３参照）。この特許文献３記載の固体撮像素子におけるカラム毎のＡＤＣ回路は、コンパレータにより画素信号と大きなステップの階段波とを比較してその比較出力が反転する時の階段波のステップ数に対応した第１のカウント値を第１のラッチ回路に保持し、その後コンパレータにより画素信号と小さなステップの階段波とを比較してその比較出力が反転する時の階段波のステップ数に対応した第２のカウント値を第２のラッチ回路に保持する。そして、このカラム毎のＡＤＣ回路では、上記の第１及び第２のラッチ回路に保持した第１及び第２のカウント値をそれぞれ上位ビットと下位ビットとするデジタル信号を出力する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−３４７９３２号公報
【特許文献２】特開２００６−１２８７５２号公報
【特許文献３】特開２００２−２３２２９１号公報
【非特許文献】
【００１９】
【非特許文献１】米本和也著，「ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用」，ＣＱ出版株式会社，ｐ．２０１−２０３
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１０に示したカラム毎のＡＤＣ回路を備えた固体撮像素子では、以下のような課題がある。
【００２１】
（１）従来の固体撮像素子のカラム毎のＡＤＣ回路において、画素からの信号をＰＷＭし、そのＰＷＭ信号のパルス幅に応じたクロック数をカウントしてデジタル信号に変換するＡＤＣ時間は、固体撮像素子の同一ラインの画素数すべてについて一定期間内で終了する必要がある。このため、固体撮像素子の画素数が多くなるほど、ＡＤＣ回路での一画素当たりのＡＤＣ時間を短くする必要があるため、ｎビットカウンタ８がカウントするクロック周波数を高くする必要がある。しかし、チップの面積、消費電力、精度の問題からクロック周波数を高くすることが難しい場合がある。クロック周波数は２００ＭＨｚ辺りが限界となる可能性があり、今後フレームレートを増加させて、高速読み出しを行う場合に問題となる。
【００２２】
（２）従来の固体撮像素子は、カラム毎のＡＤＣ回路から出力するデジタル信号のビット数を増やす場合、１ビット増やすにはｎビットカウンタ８のクロック周波数を２倍にする必要がある。しかし、上記と同様な理由からクロック周波数を高くすることが難しいことがあり、それによりデジタル信号のビット数を増やす事が難しい場合がある。
【００２３】
また、特許文献３記載の従来の固体撮像素子では、デジタル信号の上位ビットを得るためにコンパレータにより画素信号と比較する大きなステップの階段波（ランプ波形に相当する第１の比較基準電圧）と、デジタル信号の下位ビットを得るためにコンパレータにより画素信号と比較する小さなステップの階段波（ランプ波形に相当する第２の比較基準電圧）の計２種類のステップ状の比較基準電圧を作らなければならない。この従来の固体撮像素子において、ＡＤＣの精度は上記の２種類の比較基準電圧のステップを正しく作ることで決まり、特に下位ビットのための第２の比較基準電圧は精度良く作る必要がある。また、カラム毎のばらつきは、比較基準電圧を保持する容量比で決まる。
【００２４】
本発明は以上の点に鑑みなされたもので、コンパレータにより画素信号と１種類の比較基準信号とを比較して得た信号を、出力デジタル信号のビット数よりも少ないビット数のカウンタを用いてカウントすることで、カウンタに用いるクロックを低い周波数のクロックを使用でき、それにより消費電力の低減と実動作の精度向上を実現できるカラム毎のＡＤＣ回路を備えた固体撮像素子及びその信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記の目的を達成するため、第１の発明の固体撮像素子は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅手段と、増幅手段から出力される画素信号レベルに、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、ランプ波形とをそれぞれ別々にレベル比較する複数のレベル比較手段と、複数のレベル比較手段から出力される複数の比較結果に基づいて、ランプ波形中の増幅手段から出力される画素信号の信号レベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択するデータ処理・選択手段と、複数のレベル比較手段のうち、選択された一つの比較基準信号とランプ波形とを比較する一つのレベル比較手段から出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタ手段とを備え、Ｍビットを上位ビットとし、カウンタ手段によるカウント終了時点のＮビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のＡＤ変換信号として出力することを特徴とする。
【００２６】
また、上記の目的を達成するため、第２の発明の固体撮像素子は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅手段と、増幅手段から出力される画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生手段と、ランプ波形発生手段により一定傾斜の信号を加算する前の増幅手段から出力される画素信号と、比較基準信号発生手段から出力される複数の比較基準信号との第１のレベル比較を行った後、一定傾斜の信号を加算して得たランプ波形と比較基準信号発生手段から選択出力された一の比較基準信号との第２のレベル比較を行うレベル比較手段と、レベル比較手段の第１のレベル比較により得られた複数の比較結果の論理値に基づいて、一定傾斜の信号を加算する前の増幅手段から出力される画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択して、第２のレベル比較をレベル比較手段により行わせるデータ処理・選択手段と、レベル比較手段による第２のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタ手段とを備え、Ｍビットを上位ビットとし、カウンタ手段によるカウント終了時点のＮビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のＡＤ変換信号として出力することを特徴とする。
【００２７】
ここで、上記のランプ波形発生手段は、増幅手段の出力端子とレベル比較手段の信号入力端子との間に接続されたコンデンサと、定電流源と、定電流源とレベル比較手段の信号入力端子との間に接続された第１のスイッチと、コンデンサに並列に接続された第２のスイッチと、第１及び第２のスイッチのうち第２のスイッチのみをオンとしてコンデンサの電荷を放電した後、第１のスイッチのみをオンとして定電流源からの定電流を所定期間第１のスイッチを通してコンデンサに供給して充電する制御手段とを有することを特徴とする。
【００２８】
また、上記の目的を達成するため、第４の発明の固体撮像素子の信号処理方法は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅ステップと、増幅ステップで増幅された画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、ランプ波形とをそれぞれ別々にレベル比較するレベル比較ステップと、レベル比較ステップにより得られる複数の比較結果に基づいて、ランプ波形中の増幅ステップで増幅された画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択するデータ処理・選択ステップと、選択された一つの比較基準信号とランプ波形とのレベル比較の結果であるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタステップとを含み、Ｍビットを上位ビットとし、カウンタステップによるカウント終了時点のＮビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のＡＤ変換信号として出力することを特徴とする。
【００２９】
また、上記の目的を達成するため、第５の発明の固体撮像素子の信号処理方法は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅ステップと、増幅ステップで増幅された画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、ランプ波形中の画素信号の飽和信号レベル範囲内をｋ個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生ステップと、ランプ波形発生ステップにより一定傾斜の信号を加算する前の増幅ステップで増幅された画素からの信号と複数の比較基準信号との第１のレベル比較を行った後、一定傾斜の信号を加算して得たランプ波形と複数の比較基準信号から選択された一の比較基準信号との第２のレベル比較を行うレベル比較ステップと、第１のレベル比較により得られた複数の比較結果の論理値に基づいて、一定傾斜の信号を加算する前の増幅ステップで増幅された画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のＭビット（ただし、２M＝ｋ）を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択して、第２のレベル比較をレベル比較ステップにて行わせるデータ処理・選択ステップと、レベル比較ステップによる第２のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてＮビットのカウント値を出力するカウンタステップとを含み、Ｍビットを上位ビットとし、カウンタステップによるカウント終了時点のＮビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のＡＤ変換信号として出力することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、列方向に配列された各画素からの信号をＡＤ変換した所定ビット数のデジタル信号を出力する際に、上記所定ビット数よりも少ないビット数のカウンタを用いて所定ビット数のデジタル信号を生成することができるため、従来に比べてカウンタでカウントするクロックの周波数を従来よりも下げることができ、それにより消費電力の低減と実動作の精度向上を実現できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の固体撮像素子の第１の実施の形態の要部の構成図である。
【図２】図１の動作説明用のタイミングチャート等を示す図である。
【図３】本発明の固体撮像素子の第２の実施の形態の要部の構成と表を示す図である。
【図４】本発明の固体撮像素子の実施例１の詳細な回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】本発明の固体撮像素子の実施例２の詳細な回路図である。
【図７】図６の動作説明用タイミングチャートである。
【図８】従来のＣＭＯＳセンサの一例の構成図である。
【図９】従来の一画素の一例の等価回路図である。
【図１０】従来のカラム毎のＡＤＣ回路の一例の基本構成図である。
【図１１】図１０の動作説明用タイミングチャートである。
【発明を実施するための形態】
【００３２】
次に、本発明の実施の形態について図面と共に詳細に説明する。
【００３３】
（第１の実施の形態）
図１は、本発明になる固体撮像素子の第１の実施の形態の要部の構成図を示す。図１において、本実施の形態の固体撮像素子１０は、図８と同様に二次元マトリクス状に配置された複数個の画素のうち、画素１等の垂直方向に配列された複数個の画素が共通に接続された１本の垂直信号線１１が非反転入力端子に接続されたオペアンプ１２と、定電流源１３と、４個のコンパレータ１４〜１７と、コンパレータ１４〜１７の各出力信号を入力として受け、これら４つの入力信号をラッチしてデコードし、そのデコード結果に基づいて４つのうちの一の入力信号を選択するデータ処理・選択回路１８と、ｎビットカウンタ１９とから大略構成されたカラム毎のＡＤＣ回路を有している。
【００３４】
また、オペアンプ１２は、その出力端子と反転入力端子との間に抵抗Ｒ１と抵抗Ｒ２とからなる回路が帰還接続されており、非反転増幅器を構成している。抵抗Ｒ１の一端には基準電圧Ｖrefが印加される。オペアンプ１２の出力端子は、コンデンサＣ１とスイッチＳ２を並列に介してコンパレータ１４〜１７の各負側入力端子にそれぞれ共通接続されている。定電流源１３は一端が電源電圧ＶＤＤの電源端子に接続され、他端がスイッチＳ１を介してコンパレータ１４〜１７の各負側入力端子にそれぞれ共通接続されている。コンパレータ１４、１５、１６及び１７は、その正側入力端子にそれぞれ互いに異なる比較基準電圧Ｖ１、Ｖ２、Ｖ３及びＶ４が印加される。ｎビットカウンタ１９は、イネーブル端子ＥＮにデータ処理・選択回路１８からハイレベルのイネーブル信号が入力される期間、クロック信号ＣＬＫをカウントする。
【００３５】
本実施の形態の固体撮像素子１０は、図１に示した回路が、同一ラインの水平方向に配列された画素数分だけ設けられている。
【００３６】
次に、図１に示す本実施の形態の固体撮像素子１０の動作について説明する。図示しない垂直選択回路及び水平選択回路により選択された一つの画素１から、入射光の強度に応じたレベルの信号が読み出されてオペアンプ１２と抵抗Ｒ１及びＲ２とからなる非反転増幅器により、例えば４倍程度に非反転増幅される。これにより、画素１から読み出された信号の飽和信号レベルが２００ｍＶであれば、上記の非反転増幅器の出力信号レベルは飽和時８００ｍＶとなる。ここで、上記の非反転増幅器を構成するオペアンプ１２の出力信号をＶopとすると、この信号Ｖopは次式で表される。
【００３７】
Ｖop＝Ｖi×（Ｒ１＋Ｒ２）／Ｒ１−（Ｒ２／Ｒ１）×Ｖｒｅｆ    （３）
ただし、（３）式中、Ｖiは画素からの出力信号、Ｒ１、Ｒ２は抵抗Ｒ１、Ｒ２の抵抗値、Ｖrefは、抵抗Ｒ１の一端に印加される基準電圧である
コンパレータ１４〜１７は、その負側入力端子に上記のオペアンプ１２の出力信号Ｖopと、定電流源１３からの定電流Ｉ１と、コンデンサＣ１と、スイッチＳ１及びＳ２とにより生成されるランプ波形が入力される。具体的には、オペアンプ１２の出力信号Ｖopが画素からの信号を増幅して確定した時刻をｔ１とすると、まず、その時刻ｔ１でスイッチＳ２をオン状態としてコンデンサＣ１の電荷を放電する。これにより、コンデンサＣ１の電荷Ｑ１は次式で表される。
【００３８】
Ｑ１＝Ｃ１×０＝０          （４）
ただし、（４）式中、Ｃ１はコンデンサＣ１の容量値を示す（以下、数式中のＣ１はコンデンサＣ１の容量値を示す。）。
【００３９】
次に、時刻ｔ２でスイッチＳ２をオフ状態にして、同時にスイッチＳ１をオン状態としてコンデンサＣ１に定電流源１３から電流Ｉ１を流し込む。すると、コンパレータ１４〜１７の正側入力端子には、次式で表される電圧Ｖｐが印加される。
【００４０】
Ｖｐ＝Ｖop＋Ｉ１×Ｔ／Ｃ１    （５）
ただし、（５）式中、Ｔは充電時間を示す。（５）式は、電圧Ｖｐが時間の経過と共にレベルが増加するランプ波形であることを示す。図２（Ｂ）に示す太実線のＶpは、このランプ波形を示す。
【００４１】
充電時間Ｔは、時刻ｔ２からスイッチＳ１をオフにする時刻ｔ３までの時間である。この時刻ｔ３のタイミングで、図２（Ｂ）に太実線で示すように、Ｖｐはランプ波形の一番高い電圧となる。つまり、本実施形態の固体撮像素子１０では、画素１からの信号Ｖopを基準にして、それにＩ１×Ｔ／Ｃ１のランプ波形を足し合わせた電圧Ｖｐがコンパレータ１４〜１７の負側入力端子に印加されるため、従来と違い、ランプ波形が画素１からの信号Ｖiのレベルにより変わることになる。
【００４２】
コンパレータ１４、１５、１６、１７は、それぞれ図２（Ｂ）にＶ１、Ｖ２、Ｖ３、Ｖ４で示す互いに異なる直流の比較基準電圧が正側入力端子に印加されており、この比較基準電圧と負側入力端子に供給される上記のランプ波形の電圧Ｖpとを大小比較して、図２（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す信号を出力する。ここで、比較基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４は、画素からの飽和信号電圧を４等分して図２（Ｂ）に示すように割り当てた電圧である。
【００４３】
これにより、時刻ｔ２の時点における電圧Ｖp（このときは、ランプ波形成分がまだ０であるので、画素信号電圧Ｖopのみと考えてよい）が、図２（Ｂ）に示す比較基準電圧Ｖ１とＶ２との間の信号範囲（１）、比較基準電圧Ｖ２とＶ３との間の信号範囲（２）、比較基準電圧Ｖ３とＶ４との間の信号範囲（３）、比較基準電圧Ｖ４と飽和信号レベルとの間の信号範囲（４）のいずれに属するかにより、画素信号をＡＤ変換したデジタル信号の上位２ビットを決めることができる。その結果、コンパレータ１４〜１７の各出力信号期間はすべてのランプ波形の１／４以内となり、短時間でコンパレートできることになる。
【００４４】
ここで、図２（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に実線で示す信号は、図２（Ｂ）に太実線で示すランプ波形の電圧Ｖｐがコンパレータ１４、１５、１６、１７の各負側入力端子に印加された場合のコンパレータ１４、１５、１６、１７の出力信号波形である。
【００４５】
なお、前述したように、ランプ波形の電圧Ｖｐは画素１からの信号によりその直流分が変化し、例えば図２（Ｂ）にIで示す傾斜部を有するランプ波形の場合はコンパレータ１４の出力信号が図２（Ｃ）に点線で示すように変化する。同様に、電圧Ｖｐが図２（Ｂ）にIIで示す傾斜部を有するランプ波形の場合はコンパレータ１５の出力信号が図２（Ｄ）に点線で示す波形となり、電圧Ｖｐが図２（Ｂ）にIIIで示す傾斜部を有するランプ波形の場合はコンパレータ１７の出力信号が図２（Ｆ）に点線で示す波形となる。このように、コンパレータ１４、１５、１６、１７の各出力信号の論理値は、画素１からの信号により図２（Ａ）に示す表のように変化する。
【００４６】
データ処理・選択回路１８は、コンパレータ１４、１５、１６、１７の各出力信号を入力信号として受け、それらの時刻ｔ２の時点における各論理値に応じて図２（Ａ）に示す表のように上位２ビットを出力すると共に、４つのコンパレータ１４〜１７から入力された信号の中からｎビットカウンタ１９へ出力する一つの信号を選択する。ここで、図２（Ｂ）に太実線で示すランプ波形の電圧Ｖｐがコンパレータ１４〜１７の各負側入力端子に印加された場合のコンパレータ１４、１５、１６、１７の時刻ｔ２の時点における出力信号の論理値は、図２（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すように、「１」、「１」、「１」、「０」であるから、データ処理・選択回路１８は、図２（Ａ）に示す表に従い、出力デジタル信号の上位２ビットＸ１、Ｘ２として「１０」を出力する。
【００４７】
なお、データ処理・選択回路１８は、ランプ波形の電圧Ｖｐが図２（Ｂ）にIで示す傾斜部を有する画素信号レベルが小さなときのランプ波形の場合はコンパレータ１４〜１７の時刻ｔ２の時点における出力信号はコンパレータ１４の出力信号のみハイレベルであるから、図２（Ａ）に示す表に従い、出力デジタル信号の上位２ビットＸ１、Ｘ２として「００」を出力する。同様に、ランプ波形の電圧Ｖｐが図２（Ｂ）にIIで示す傾斜部を有する画素信号レベルが比較的小さなときのランプ波形の場合、IIIで示す傾斜部を有する画素信号レベルが大きなときのランプ波形の場合は、コンパレータ１４〜１７の時刻ｔ２の時点における出力信号の論理値に基づき、図２（Ａ）に示す表に従い、出力デジタル信号の上位２ビットＸ１、Ｘ２として「０１」、「１１」を出力する。このように、データ処理・選択回路１８は、画素信号レベルに応じた出力デジタル信号の上位２ビットＸ１及びＸ２を出力する。
【００４８】
更に、データ処理・選択回路１８は、コンパレータ１４〜１７から供給される４つの入力信号のうち、時刻ｔ２の時点でローレベルの信号を出力するコンパレータの比較基準電圧よりも一つレベルが高い比較基準電圧との比較を行い、かつ、時刻ｔ２の時点でハイレベルの信号を出力するコンパレータから出力される信号を選択してｎビットカウンタ１９のイネーブル端子ＥＮに供給する。従って、データ処理・選択回路１８は、図２（Ｂ）に太実線で示すランプ波形の電圧Ｖｐがコンパレータ１４〜１７の各負側入力端子に印加された場合は、図２（Ｃ）〜（Ｆ）に実線で示す信号がコンパレータ１４〜１７から供給されるので、コンパレータ１６から供給された信号を選択してｎビットカウンタ１９のイネーブル端子ＥＮに供給する。
【００４９】
ｎビットカウンタ１９は、イネーブル端子ＥＮにデータ処理・選択回路１８により選択されたハイレベルの信号が供給される期間、図２（Ｇ）に模式的に示すクロックＣＬＫをカウントし、同図（Ｈ）に模式的に示すｎビットのカウンタ値を出力する。このｎビットのカウンタ値のうち、ｎビットカウンタ１９がイネーブル状態からイネーブル状態でなくなった時点（入力されたイネーブル信号がハイレベルからローレベルに変化した時点）のカウンタ値を、画素信号をＡＤ変換した出力デジタル信号の下位ｎビットとして出力する。
【００５０】
このように、本実施形態の固体撮像素子１０のカラム毎ＡＤＣ回路によれば、コンパレータ１４〜１７の負側入力端子に印加される信号電圧Ｖｐが、時刻ｔ２の時点では（５）式の右辺第２項の定電流によるランプ波形成分が０であり、非反転増幅器から出力される画素信号電圧Ｖopのみである。そこで、本実施の形態では、時刻ｔ２の時点における上記の信号電圧Ｖｐ（すなわち、画素信号電圧Ｖop）が、画素の飽和信号電圧を比較基準電圧Ｖ１〜Ｖ４（Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４）により４等分した、図２（Ｂ）に示した４つの信号範囲（１）〜（４）のどの信号範囲に属するかをコンパレータ１４〜１７の４つの出力信号の論理値の関係から検出し、その検出した信号範囲を、画素信号をＡＤ変換して得たデジタル信号の上位２ビットとして示す。信号範囲（１）〜（４）が示す信号レベルは、（１）＜（２）＜（３）＜（４）であるので、上記の上位２ビットは図２（Ａ）に示した表のように決定される。ここで、この表は上から順に信号範囲（１）、（２）、（３）、（４）である。
【００５１】
そして、本実施の形態では、画素信号レベルが上記の検出信号範囲のどのレベル位置にあるかを更に検出するために、コンパレータの出力信号のパルス幅の期間を、ｎビットカウンタ１９によりクロックをカウントすることで計測し、その計測値を画素信号をＡＤ変換して得たデジタル信号の下位ｎビットとして出力する。
【００５２】
従って、本実施の形態によれば、実際には通常時間の１／４でコンパレートできるので、この１／４の期間を信号出力の１水平走査期間にあたるように、ｎビットカウンタ１９でカウントするクロックの周波数を設定することにより、通常より１／４低いクロック周波数でカウントすることができる。なお、ｎビットカウンタ１９を（ｎ−２）ビットカウンタとして、データ処理・選択回路１８からの上位２ビットを含めて全体としてｎビットのデジタル信号を出力するようにしてもよい。また、本実施の形態によれば、ステップ波形を必要とせず、基準信号は１種類の基準電圧で構成することができる。
【００５３】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図３（Ａ）は、本発明になる固体撮像素子の第２の実施の形態の要部の構成図を示す。図３中、図１と同一構成部分には同一符号を付し、その説明を省略する。
【００５４】
図３（Ａ）に示すように、本実施の形態の固体撮像素子２０は、比較基準電圧発生器２１、ｎビットカウンタ２３及びデータ処理・選択回路２４を設けると共に、図１では４つあったコンパレータを一つのコンパレータ２２のみとした構成のカラム毎のＡＤＣ回路を有している。本実施の形態の固体撮像素子２０は、図３（Ａ）に示した回路が、同一ラインの水平方向に配列された画素数分だけ設けられている。
【００５５】
比較基準電圧発生器２１は、４値の階段波である比較基準電圧を発生する。この比較基準電圧の４値は、図２に示した比較基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４の各値に相当する。データ処理・選択回路２４は、コンパレータ２２の出力信号をデータ処理・選択回路２４によりラッチして得た値に基づいて、比較基準電圧発生器２１からの４つの比較基準電圧のうちの一つの比較基準電圧を選択し、その選択した比較基準電圧とランプ波形とをコンパレートして得たパルスによりｎビットカウンタ２３をイネーブル状態とする。
【００５６】
本実施の形態の動作について説明する。本実施の形態では、画素からの信号が確定した時点でｎビットカウンタ２３をカウントさせる前に、つまり、ランプ波形を発生させる前に比較基準電圧発生器２１から比較基準電圧を、例えば、Ｖ１、Ｖ２、Ｖ３、Ｖ４という順番で一定期間ずつ変化させて出力しコンパレータ２２の正側入力端子に供給する。データ処理・選択回路２４は、コンパレータ２２により切り替え入力される比較基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４と、負側入力端子に供給されるランプ波形発生前の非反転増幅された画素からの信号との比較結果が得られる毎にその比較結果をラッチする。続いて、データ処理・選択回路２４は、ラッチした４つの比較結果を図３（Ｂ）に示した表に従ってデコードし、４つの比較基準電圧Ｖ１〜Ｖ４のうち一つの比較基準電圧を選択し、選択したその比較基準電圧に応じた上位２ビットを出力すると共に、後述する以後のランプ波形発生期間中は比較基準電圧発生器２１から選択した上記比較基準電圧を固定的に発生させる。
【００５７】
図３（Ｂ）に示す表は、図２（Ａ）に示した表と対応しており、コンパレータ２２において、比較基準電圧Ｖ１との比較結果が「１」で、比較基準電圧Ｖ２〜Ｖ４との各比較結果がいずれも「０」であるとき、すなわち、画素からの信号レベルがＶ１とＶ２との間にあるときには、比較基準電圧をＶ１に選択することを示している。同様に、図３（Ｂ）は、コンパレータ２２からの比較基準電圧Ｖ１〜Ｖ４と画素からの信号との比較結果に基づいて、画素からの信号がＶ２とＶ３の間にあるときには、比較基準電圧をＶ２に選択し、画素からの信号がＶ３とＶ４の間にあるときには、比較基準電圧をＶ３に選択し、画素からの信号がＶ４と飽和レベルとの間にあるときには、比較基準電圧をＶ４に選択することを示している。
【００５８】
また、データ処理・選択回路２４は、選択した比較基準電圧に対応して図３（Ｂ）に示した表に従う、画素信号のＡＤ変換したデジタル信号の上位２ビットを出力する。例えば、比較基準電圧Ｖ１に選択したときは、画素からの信号レベルが飽和レベル範囲を４等分した範囲のうち最も小信号レベルを示す範囲（図２（Ｂ）に示した範囲（１））であるので、上位２ビットの値は「００」とする。
【００５９】
その後、図１の固体撮像素子１０と同様に、定電流源１３とスイッチＳ１，Ｓ２及びコンデンサＣ１でランプ波形を生成し、そのランプ波形と先ほど決めた比較基準電圧とから、ｎビットカウンタ２３のイネーブル信号をコンパレータ２２で作る。ｎビットカウンタ２３は、このイネーブル信号がハイレベルの期間、クロックＣＬＫをカウントすることで、ｎビットカウンタ２３から画素信号のＡＤ変換デジタル信号の上位２ビットを除く、下位ｎビットを出力する。下位ｎビットは、ｎビットカウンタ２３がイネーブル信号がハイレベルからローレベルに変化してカウンタ停止した時点のカウンタ値により確定する。
【００６０】
本実施の形態も、通常時間の１／４でコンパレートできるので、この１／４の期間を信号出力の１水平走査期間にあたるように、ｎビットカウンタ２３でカウントするクロックの周波数を設定することにより、通常より１／４低いクロック周波数でカウントすることができる。
【実施例１】
【００６１】
次に、本発明の第１の実施の形態に対応した実施例１について説明する。
【００６２】
図４は、本発明になる固体撮像素子の実施例１の要部の回路図を示す。図４中、図１と同一構成部分には同一符号を付してある。図４において、本実施例の固体撮像素子３０は、４つのコンパレータ１４〜１７を含むカラム毎ＡＤＣ回路を有する。画素１ａ、１ｂ等の垂直方向に配置された複数個の画素が垂直信号線１１に接続されており、その垂直信号線１１の端に、互いのドレイン同士とソース同士とがそれぞれ接続されたＰチャネルＭＯＳトランジスタＴＲ４１及びＮチャネルＭＯＳトランジスタＴＲ４２とからなるスイッチと、オペアンプの一部を構成するＰチャネルＭＯＳトランジスタＴＲ４６のゲートに接続されている。
【００６３】
上記スイッチの垂直信号線１１とは反対側端子に、ＮチャネルＭＯＳトランジスタＴＲ４３及びＴＲ４４からなる定電流源が接続されている。この定電流源は、画素１ａ、１ｂ等からの信号を読み出すときに、端子ＳＷ１Ｂを介してＴＲ４１にローレベル，端子ＳＷ１を介してＴＲ４２にハイレベルの電圧を印加してそれぞれのトランジスタＴＲ４１及びＴＲ４２をオン状態として、画素１ａ、１ｂ等の出力ソースフォロワ回路の負荷とする。
【００６４】
ＰチャネルＭＯＳトランジスタＴＲ４５、ＴＲ４６、及びＴＲ４７と、ＮチャネルＭＯＳトランジスタＴＲ４８、ＴＲ４９、ＴＲ５０、及びＴＲ５１と、ＰチャネルＭＯＳトランジスタＴＲ５２、ＴＲ５３、ＴＲ５４、及びＴＲ５５と、抵抗Ｒ１及びＲ２とは、図１に示したオペアンプ１２と抵抗Ｒ１及びＲ２とからなる非反転増幅器を構成している。
【００６５】
また、ＰチャネルＭＯＳトランジスタＴＲ６０及びＴＲ６１は、図１に示した定電流源１３を構成しており、その定電流源が、互いのドレイン同士とソース同士とがそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＲ５８及びＰチャネルＭＯＳトランジスタＴＲ５９とからなる第１のスイッチ（図１のスイッチＳ１に相当）に接続されている。この第１のスイッチは、４つのコンパレータ１４〜１７の各負側入力端子に共通接続される一方、互いのドレイン同士とソース同士とがそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＲ５６及びＰチャネルＭＯＳトランジスタＴＲ５７とからなる第２のスイッチ（図１のスイッチＳ２に相当）とコンデンサＣ１とを並列に介してトランジスタＴＲ５１及びＴＲ５３と抵抗Ｒ２との共通接続点に接続されている。
【００６６】
コンパレータ１４〜１７の各出力端子は、対応して設けられたＤ型フリップフロップ３１〜３４のＤ入力端子に別々に接続される一方、データセレクタ（Ｄ／Ｓ）３６に共通に接続されている。Ｄ型フリップフロップ３１〜３４の各出力端子は、デコーダ３５に接続されている。デコーダ３５はデータセレクタ３６にセレクト信号を出力する。これらＤ型フリップフロップ３１〜３４と、デコーダ３５と、データセレクタ３６とは、図１のデータ処理・選択回路１８を構成しており、データセレクタ３６からｎビットカウンタ（図示せず）へイネーブル信号を出力する。
【００６７】
次に、本実施例１の固体撮像素子３０の動作について、図５のタイミングチャートを併せ参照して説明する。まず、画素１ａ、１ｂ等のリセット出力時に、図５（Ｈ）に示すように端子ＳＷ１の入力信号が一定期間ハイレベル、同図（Ｉ）に示すように端子ＳＷ１Ｂの入力信号が一定期間ローレベルとされ、トランジスタＴＲ４１及びＴＲ４２をオン状態として、トランジスタＴＲ４３及びＴＲ４４からなる定電流源を画素１ａ、１ｂ等の出力ソースフォロワ回路の負荷とする。
【００６８】
その後、所定期間経過後時刻ｔ１１で画素１ａ、１ｂ等から垂直信号線１１へ光信号の出力が開始されると同時に、再び図５（Ｈ）、（Ｉ）に示すように、端子ＳＷ１の入力信号がハイレベル、端子ＳＷ１Ｂの入力信号がローレベルとされる一方、図５（Ｊ）に示すように端子ＳＷ２の入力信号が一定期間ハイレベル、同図（Ｋ）に示すように端子ＳＷ２Ｂの入力信号が一定期間ローレベルとされ、トランジスタＴＲ５６及びＴＲ５７からなる第２のスイッチをオン状態として、コンデンサＣ１の電荷を放電させる。
【００６９】
また、垂直信号線１１を介して入力された画素１ａ、１ｂ等からの光信号は、前述した非反転増幅器により例えば４倍程度に非反転増幅される。従って、この非反転増幅器は、飽和信号レベルが２００ｍＶ程度の場合、８００ｍＶ程度まで増幅する。これはコンパレータ１４〜１７の精度改善とＳ／Ｎの改善のためである。この非反転増幅器の出力信号（増幅光信号）は、図５（Ｂ）にＶｓで示され、オン状態にある上記の第２のスイッチを通してコンパレータ１４〜１７の各負側入力端子に印加される。コンパレータ１４〜１７は、それぞれ各正側入力端子に印加されている、図５（Ｃ）に示す互いにレベルの異なる比較基準電圧Ｖ１〜Ｖ４と上記の信号Ｖｓとを大小比較して、図５（Ｄ）〜（Ｇ）に示す信号Ｏ１〜Ｏ４を出力する。
【００７０】
Ｄ型フリップフロップ３１〜３４は、上記の信号Ｏ１〜Ｏ４を互いに独立してラッチした後、デコーダ３５へ出力する。デコーダ３５は、４つのＤ型フリップフロップ３１〜３４から供給される信号の時刻ｔ１１の時点直後の論理値の関係に基づいて、図４に示した表に従って上位２ビットの信号Ｘ１及びＸ２を出力する。図５（Ｄ）〜（Ｇ）に示した信号Ｏ１〜Ｏ４の場合は、上記表に従いデコーダ３５は信号Ｘ１が「０」（ローレベル）、信号Ｘ２が「１」（ハイレベル）を出力する。データセレクタ３６は、この信号Ｘ１及びＸ２により信号Ｏ２を選択する。
【００７１】
次に、時刻ｔ１３で図５（Ｊ）に示す端子ＳＷ２の入力信号をローレベル、同図（Ｋ）に示す端子ＳＷ２Ｂの入力信号をハイレベルとして、トランジスタＴＲ５６及びＴＲ５７からなる第２のスイッチをオフ状態とすると同時に、時刻ｔ１５までの期間同図（Ｌ）に示す端子ＳＷ３の入力信号をハイレベルとし、かつ、同図（Ｍ）に示す端子ＳＷ３Ｂの入力信号をローレベルとして、トランジスタＴＲ５８及びＴＲ５９からなる第１のスイッチをオン状態とする。これにより、トランジスタＴＲ６０及びＴＲ６１からなる定電流源からの電流が第１のスイッチを通してコンデンサＣ１に印加されて、これを充電する。
【００７２】
これにより、時刻ｔ１３から時刻ｔ１５までの期間、コンデンサＣ１の端子電圧は時間の経過と共に上昇し、コンパレータの負側入力端子に印加される信号は、上記の画素からの増幅信号Ｖｓにランプ波形を加算した図５（Ｎ）に示す電圧Ｖｇとなる。
【００７３】
本実施例では、時刻ｔ１１の時点でハイレベルの信号を出力するコンパレータの比較基準電圧（図５の例ではＶ２）より次に低い比較基準電圧（図５の例ではＶ３）を使うコンパレータ（図４の例では１６）でハイレベルの信号が出力されない状態となっている場合に、そのハイレベルの信号が出力されているコンパレータ（図４の例では１５）の出力信号（図５の例ではＯ２）を、上述したようにデータセレクタ３６から出力する。
【００７４】
このデータセレクタ３６から出力された信号Ｏ２は、図４には図示しないＡＮＤ回路において、図５（Ｌ）に示した端子ＳＷ３の入力信号と論理積を取られた後、ｎビットカウンタにイネーブル信号として供給される。ｎビットカウンタは、イネーブル信号が入力される期間イネーブル状態とされて、クロックをカウントする。
【００７５】
これにより、本実施例によれば、ｎビットカウンタのカウント数を減らすことができ、上位の２ビットはデコード値Ｘ１、Ｘ２を用いて作成することができる。これにより、本実施例の固体撮像素子３０によれば、クロック周波数が従来と同じであればカウント時間を短縮することができ、カウンタのビット数を例えば（ｎ−２）ビットとすれば、カウントするクロック周波数を従来よりも下げることが可能となる。
【実施例２】
【００７６】
次に、本発明の第２の実施の形態に対応した実施例２について説明する。
【００７７】
図６は、本発明になる固体撮像素子の実施例２の要部の回路図を示す。図６中、図３（Ａ）と同一構成部分には同一符号を付してある。図６に示す本実施例の固体撮像素子４０は、図３（Ａ）に示したカラムＡＤＣ回路の基本構成のうち、ｎビットカウンタ２３及びデータ処理・選択回路２４を除く部分の詳細回路を示す。データ処理・選択回路２４は、図４と同様に、一つのＤ型フリップフロップとデコーダとデータセレクタとから構成することができる。
【００７８】
なお、ｎビットカウンタは一般的に用いられるｎビット同期カウンタで、イネーブル信号（この場合はハイレベルでイネーブル）が入力されている期間、クロックをカウントアップする。また、ＣＤＳ動作を行うために、リセット信号電圧によるコンパレータ出力期間はカウントダウンし、光信号電圧によるコンパレータ出力期間をカウントアップするということを行い、減算を行う場合もある。
【００７９】
画素１ａ、１ｂ等の垂直方向に配置された複数個の画素が垂直信号線１１に接続されており、その垂直信号線１１の端に、互いのドレイン同士とソース同士とがそれぞれ接続されたＰチャネルＭＯＳトランジスタＴＲ３及びＮチャネルＭＯＳトランジスタＴＲ４とからなるスイッチと、オペアンプの一部を構成するＰチャネルＭＯＳトランジスタＴＲ６のゲートに接続されている。
【００８０】
上記スイッチの垂直信号線１１とは反対側端子に、ＮチャネルＭＯＳトランジスタＴＲ１及びＴＲ２からなる定電流源が接続されている。この定電流源は、画素１ａ、１ｂ等からの信号を読み出すときに、端子ＳＷ１Ｂを介してＴＲ３にローレベル，端子ＳＷ１を介してＴＲ４にハイレベルの電圧を印加してそれぞれのトランジスタＴＲ３及びＴＲ４をオン状態として、画素１ａ、１ｂ等の出力ソースフォロワ回路の負荷とする。
【００８１】
ＰチャネルＭＯＳトランジスタＴＲ５、ＴＲ６、及びＴＲ７と、ＮチャネルＭＯＳトランジスタＴＲ８、ＴＲ９、ＴＲ１０、及びＴＲ１１と、ＰチャネルＭＯＳトランジスタＴＲ１２、ＴＲ１３、ＴＲ１４、及びＴＲ１５と、抵抗Ｒ１及びＲ２とは、図３に示したオペアンプ１２と抵抗Ｒ１及びＲ２とからなる非反転増幅器を構成している。
【００８２】
また、ＰチャネルＭＯＳトランジスタＴＲ２０及びＴＲ２１は、図３に示した定電流源１３を構成しており、その定電流源が、互いのドレイン同士とソース同士とがそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＲ１８及びＰチャネルＭＯＳトランジスタＴＲ１９とからなる第１のスイッチ（図３のスイッチＳ１に相当）に接続されている。この第１のスイッチは、コンパレータの一部を構成するＰチャネルＭＯＳトランジスタＴＲ２３のゲート（コンパレータの負側入力端子）に接続される一方、互いのドレイン同士とソース同士とがそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＲ１６及びＰチャネルＭＯＳトランジスタＴＲ１７とからなる第２のスイッチ（図３のスイッチＳ２に相当）とコンデンサＣ１とを並列に介してトランジスタＴＲ１１及びＴＲ１３と抵抗Ｒ２との共通接続点に接続されている。
【００８３】
ＰチャネルＭＯＳトランジスタＴＲ２２、ＴＲ２３、及びＴＲ２４と、ＮチャネルＭＯＳトランジスタＴＲ２５、ＴＲ２６、ＴＲ２７、及びＴＲ２８と、ＰチャネルＭＯＳトランジスタＴＲ２９、ＴＲ３０、ＴＲ３１、及びＴＲ３２とは、図３のコンパレータ２２に相当するコンパレータを構成している。
【００８４】
また、ＮチャネルＭＯＳトランジスタＴＲ３３及びＰチャネルＭＯＳトランジスタＴＲ３４とからなる第３のスイッチと、ＮチャネルＭＯＳトランジスタＴＲ３５及びＰチャネルＭＯＳトランジスタＴＲ３６とからなる第４のスイッチと、ＮチャネルＭＯＳトランジスタＴＲ３７及びＰチャネルＭＯＳトランジスタＴＲ３８とからなる第５のスイッチと、ＮチャネルＭＯＳトランジスタＴＲ３９及びＰチャネルＭＯＳトランジスタＴＲ４０とからなる第６のスイッチとは、図３の比較基準電圧発生回路２１を構成している。上記の第３のスイッチ〜第６のスイッチは、各一方の端子に互いにレベルが異なる比較基準電圧Ｖ１〜Ｖ４がそれぞれ入力され、他方の端子は共通にコンパレータ２２の正側入力端子であるトランジスタＴＲ２４のゲートに接続されている。
【００８５】
次に、本実施例２の固体撮像素子４０の動作について、図７のタイミングチャートを併せ参照して説明する。図７（Ａ）に示す画素１ａ、１ｂ等からリセット出力信号が垂直信号線１１を介して入力される期間の動作は、図４に示した実施例１と同様である。
【００８６】
続いて、時刻ｔ２１で画素１ａ、１ｂ等から垂直信号線１１へ光信号の出力が開始されると同時に、図７（Ｈ）、（Ｉ）に示すように、端子ＳＷ１の入力信号がハイレベル、端子ＳＷ１Ｂの入力信号がローレベルとされる一方、図７（Ｊ）に示すように端子ＳＷ２の入力信号が一定期間ハイレベル、同図（Ｋ）に示すように端子ＳＷ２Ｂの入力信号が一定期間ローレベルとされ、トランジスタＴＲ１６及びＴＲ１７からなる第２のスイッチをオン状態として、コンデンサＣ１の電荷を放電させる。
【００８７】
また、垂直信号線１１を介して入力された画素１ａ、１ｂ等からの光信号は、前述した非反転増幅器により例えば４倍程度に非反転増幅される。この非反転増幅器の出力信号（増幅光信号）は、図７（Ｂ）にＶｓで示され、コンパレータ２２の負側入力端子であるトランジスタＴＲ２３のゲートに印加される。
【００８８】
一方、比較基準電圧発生器２１は、時刻ｔ２１〜ｔ２２の期間図７（Ｏ）、（Ｐ）に示す端子Ｓ１、Ｓ１Ｂの信号によりトランジスタＴＲ３３及びＴＲ３４がオンとされて比較基準電圧Ｖ１を出力し、続いて、時刻ｔ２２〜ｔ２３の期間図７（Ｑ）、（Ｒ）に示す端子Ｓ２、Ｓ２Ｂの信号によりトランジスタＴＲ３５及びＴＲ３６がオンとされて比較基準電圧Ｖ２を出力する。以下、同様に、比較基準電圧発生器２１は、時刻ｔ２３〜ｔ２４の期間図７（Ｓ）、（Ｔ）に示す端子Ｓ３、Ｓ３Ｂの信号によりトランジスタＴＲ３７及びＴＲ３８がオンとされて比較基準電圧Ｖ３を出力し、続いて、時刻ｔ２４〜ｔ２５の期間図７（Ｕ）、（Ｖ）に示す端子Ｓ４、Ｓ４Ｂの信号によりトランジスタＴＲ３９及びＴＲ４０がオンとされて比較基準電圧Ｖ４を出力する。すなわち、比較基準電圧発生器２１は、図７（Ｃ）に示すように、比較基準電圧Ｖ１〜Ｖ４を一定期間毎に切り替え出力し、コンパレータ２２の正側入力端子であるトランジスタＴＲ２４のゲートに印加する。
【００８９】
コンパレータ２２は、画素からの信号Ｖｓと順次に入力される比較基準電圧Ｖ１〜Ｖ４とを大小比較し、その比較結果を出力する。図７（Ｄ）は、画素からの信号（光信号）Ｖｓが比較基準電圧Ｖ１とＶ２の間にあるときのコンパレータ２２の出力信号COUT(1)を示す。同様に、図７（Ｅ）は画素からの信号（光信号）Ｖｓが比較基準電圧Ｖ２とＶ３との間にあるときのコンパレータ２２の出力信号COUT(2)、同図（Ｆ）はＶｓが比較基準電圧Ｖ３とＶ４との間にあるときのコンパレータ２２の出力信号COUT(3)、同図（Ｇ）はＶｓが比較基準電圧Ｖ４と飽和信号レベルとの間にあるときのコンパレータ２２の出力信号COUT(4)を示す。
【００９０】
コンパレータ２２の出力信号COUT(1)〜COUT(4)の値と比較基準電圧Ｖ１〜Ｖ４との関係は、図３（Ｂ）に示した表のようになるので、その値から上位２ビットを確定し、コンパレータ２２に入力する比較基準電圧も決定する。ここでは、画素からの信号Ｖｓが比較基準電圧Ｖ２とＶ３との間の図２（Ｂ）に示した信号範囲（２）である場合を例にとって、コンパレータ２２に印加する比較基準電圧をＶ２と決定し、時刻ｔ２５以後は比較基準電圧発生器２１は、比較基準電圧Ｖ２のみを出力するものとして、図７（Ｅ）を示している。
【００９１】
その後、時刻ｔ２６で図７（Ｊ）に示す端子ＳＷ２の入力信号をローレベル、同図（Ｋ）に示す端子ＳＷ２Ｂの入力信号をハイレベルとして、トランジスタＴＲ１６及びＴＲ１７からなる第２のスイッチをオフ状態とすると同時に、時刻ｔ２７までの期間同図（Ｌ）に示す端子ＳＷ３の入力信号をハイレベルとし、かつ、同図（Ｍ）に示す端子ＳＷ３Ｂの入力信号をローレベルとして、トランジスタＴＲ１８及びＴＲ１９からなる第１のスイッチをオン状態とする。これにより、トランジスタＴＲ２０及びＴＲ２１からなる定電流源からの定電流Ｉcが第１のスイッチを通してコンデンサＣ１に印加されて、これを充電する。
【００９２】
これにより、時刻ｔ２６から時刻ｔ２７までの期間、コンデンサＣ１の端子電圧は時間の経過と共に上昇する。このときの定電流Ｉcが供給されるときのコンデンサＣ１の端子電圧Ｖｇは次式で表される。
【００９３】
Ｖｇ＝Ｖｓ＋Ｉｃｘｔ／Ｃ１      （６）
ただし、（６）式中、ｔは定電流の注入時間、Ｃ１はコンデンサＣ１の容量値を示す。この（６）式から分るように、注入時間ｔにより電圧Ｖｇが線形に上昇するランプ波形となる。すなわち、コンパレータ２２の負側入力端子に印加される信号は、上記の画素からの増幅信号Ｖｓにランプ波形を加算した図７（Ｎ）に示す電圧Ｖｇとなる。
【００９４】
コンパレータ２２は、この電圧Ｖｇと上記の比較基準電圧Ｖ２とを大小比較して、図７（Ｅ）に示す信号COUT(2)を、ｎビットカウンタにイネーブル信号として出力する。
【００９５】
なお、以上の実施の形態及び実施例では、信号範囲を４つに分け、それらの信号範囲のうちのどの信号範囲に画素からの信号が属するかをコンパレートした比較結果に基づいて上位２ビットにより示しているが、本発明は信号範囲の分割数及び上位のビット数はこれに限定されるものではない。
【符号の説明】
【００９６】
１、１ａ、１ｂ  画素
２  垂直選択回路
３  水平選択回路
４  ＣＤＳ回路
５  アンプ（ＡＭＰ）
１０、２０、３０、４０  固体撮像素子
１１  垂直信号線
１２  オペアンプ
１３  定電流源
１４〜１７、２２  コンパレータ
１８  データ処理・選択回路
１９、２３  ｎビットカウンタ
２１  比較基準電圧発生器
３１〜３４  Ｄ型フリップフロップ
３５  デコーダ
３６  データセレクタ（Ｄ／Ｓ）
Ｃ１  コンデンサ
Ｒ１、Ｒ２  抵抗
Ｖ１〜Ｖ４  比較基準電圧
Ｓ１、Ｓ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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