(57)【要約】【目的】回路規模、特に容量の大きい出力コンデンサの増大を抑制しつつ、低い出力電圧を容易に得ることができるスイッチング電源装置を提供する【構成】降圧型のＤＣ−ＤＣコンバータに複数のインダクタを用い、当該複数のインダクタの接続関係を制御するスイッチ素子群のオンオフを制御して、ＤＣ−ＤＣコンバータのスイッチング素子がオンしているときは複数のインダクタを直列に接続し、スイッチング素子がオフしているときは複数のインダクタを並列に接続することにより、低い出力電圧を容易に得ることができる。また、上記スイッチ素子群のオンオフを制御することにより、複数のインダクタのうちいくつかを切り離すことにより、特性の異なるＤＣ−ＤＣコンバータを容易に実現することができる。【選択図】図１
2010183699.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の低電圧側端子と出力コンデンサの一端を接続し、
前記直流電源の高電圧側端子と前記出力コンデンサの他端の間に、第１〜第ｎのスイッチ素子（ｎは２以上の整数）および第１〜第ｎのインダクタを交互に配置して接続し、かつ前記第１のスイッチ素子と前記直流電源の高電圧側端子が接続し、前記第ｎのインダクタが前記出力コンデンサの他端と接続するようになし、ｎ個の転流素子を第ｉのスイッチ素子と第ｉのインダクタ（ｉは１〜ｎの整数）との接続点および前記直流電源の低電圧側端子の間にそれぞれ接続し、（ｎ−１）個の切替スイッチ素子を第（ｊ−１）のインダクタと第ｊのスイッチ素子（ｊは２〜ｎの整数）との接続点および前記出力コンデンサの他端の間にそれぞれ接続したことを特徴とするスイッチング電源装置。
【請求項２】
前記第１〜第ｎのスイッチ素子が同期してオンオフし、前記（ｎ−１）個の切替スイッチ素子がこれと相補的にオンオフし、前記第１〜第ｎのスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得ることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記第１〜第ｎのスイッチ素子が同期してオンオフし、前記（ｎ−１）個の切替スイッチ素子がこれと相補的にオンオフし、前記第１〜第ｎのスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得る第１の動作モードと、
前記第１〜第ｎのスイッチ素子のうち第ｍ（ｍは２〜ｎの整数）のスイッチ素子がオフし、第１〜第（ｍ−１）のスイッチ素子が同期してオンオフするとともに、前記（ｎ−１）個の切替スイッチ素子のうち第ｍの切替スイッチ素子がオンし、ｍ＜ｎであれば第（ｍ＋１）〜第ｎの切替スイッチ素子がオフし、ｍ＞２であれば第２〜第（ｍ−１）の切替スイッチ素子が前記第１〜第（ｍ−１）のスイッチ素子と相補的にオンオフし、前記第１〜第（ｍ−１）のスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得る第２の動作モードを、
有することを特徴とする請求項１に記載のスイッチング電源装置。
【請求項４】
前記第ｎのインダクタと前記出力コンデンサの他端との間に第（ｎ＋１）のスイッチ素子が接続され、前記第１の動作モードのときは前記第（ｎ＋１）のスイッチ素子がオンとなり、前記第２の動作モードのときは前記第（ｎ＋１）のスイッチ素子がオフとなることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
前記転流素子がダイオードであることを特徴とする請求項１ないし４のいずれか１項に記載のスイッチング電源装置。
【請求項６】
前記転流素子が同期整流トランジスタであることを特徴とする請求項１ないし４のいずれか１項に記載のスイッチング電源装置。
【請求項７】
前記第（ｊ−１）のインダクタと前記第ｊのスイッチ素子との接続点のうちの少なくとも１つの接続点と、前記直流電源の低電圧側端子もしくは前記出力コンデンサの他端との間にバッファコンデンサを接続したことを特徴とする請求項１ないし６のいずれか１項に記載のスイッチング電源装置。
【請求項８】
前記第１〜第ｎのインダクタのインダクタンスをそれぞれＬ１〜Ｌｎとするとき、Ｌｋ≦Ｌ（ｋ＋１）（ｋ＝１〜（ｎ−１）の整数）であることを特徴とする請求項１ないし７のいずれか１項に記載のスイッチング電源装置。
【請求項９】
前記第ｉのスイッチ素子と前記第ｉのインダクタからなるｎ個の直列回路のうちの少なくとも１つの直列回路に並列にクランプ素子を接続したことを特徴とする請求項１ないし７のいずれか１項に記載のスイッチング電源装置。
【請求項１０】
前記クランプ素子が、前記直列回路のスイッチ素子側の端子にカソードが接続されるとともにインダクタ側の端子にアノードが接続されたダイオードであることを特徴とする請求項９に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のインダクタを有し、動作中に当該複数のインダクタの接続関係を変化させるスイッチング電源装置に関する。
【背景技術】
【０００２】
まず、図１３により従来のスイッチング電源装置の構成例について説明する。図１３は入力電圧Ｅｉより出力電圧Ｅｏを生成して負荷ＲＬに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータは演算増幅器からなる誤差増幅器１，発振器２，ＰＷＭコンパレータ３，スイッチング素子としてのＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ１，転流素子としてダイオードＤ１，ＰＷＭコンパレータ３の出力に従いスイッチング素子Ｑ１を駆動するドライブ回路４，インダクタＬ１，出力コンデンサＣｏ，電圧設定用のフィードバック手段となる抵抗Ｒ１およびＲ２，基準電圧Ｖｒｅｆを発生する基準電圧源５，並びに入力電圧Ｅｉを供給する直流入力電源６を有している。誤差増幅器１の非反転入力端子には基準電圧Ｖｒｅｆが入力され、反転入力端子には出力電圧Ｅｏを抵抗Ｒ１，Ｒ２で分圧したフィードバック信号ＶFBが入力されている。また、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１が接続されている。ＰＷＭコンパレータ３の非反転入力端子には誤差増幅器１の出力信号Ｖｅｒｒが入力され、反転入力端子には発振器２の出力信号Ｖｏｓｃが入力される。発振器２の出力信号Ｖｏｓｃの波形は三角波，鋸波，正弦波などであるが、図１３では三角波としている。ＰＷＭコンパレータ３は誤差増幅器１の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路４に出力する。スイッチング素子Ｑ１のドレインおよびダイオードＤ１のカソードは互いに接続されるとともにインダクタＬ１の一端に接続されている。またスイッチング素子Ｑ１のソースおよびダイオードＤ１のアノードはそれぞれ直流入力電源６の高電位側端子および低電位側端子に接続されている。インダクタＬ１の他端は負荷ＲＬに接続されている。インダクタＬ１の他端と直流入力電源６の低電位側端子の間には出力コンデンサＣｏおよび抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位は、上述のようにフィードバック信号ＶFBとして誤差増幅器１の反転入力端子へ入力される。
【０００３】
以下、簡単にこのＤＣ−ＤＣコンバータの動作を説明する。誤差増幅器１は基準電圧Ｖｒｅｆとフィードバック信号ＶFBの差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波のスイッチング信号（ＰＷＭ信号）をドライブ回路４を介してスイッチング素子Ｑ１のゲートに出力する。すなわち、（Ｖｒｅｆ−ＶFB）が大きい（小さい）ほど１周期内のスイッチング素子Ｑ１がオン（導通）する期間が長く（短く）なるような方形波パルスを発生し、インダクタＬ１に蓄積するエネルギを大きく（小さく）することにより出力電圧Ｅｏを一定に保つ。また、抵抗Ｒ１，Ｒ２はフードバック信号生成回路を構成し、抵抗Ｒ３，コンデンサＣ１，誤差増幅器１および基準電圧源５は誤差増幅回路を構成している。
【０００４】
スイッチング素子Ｑ１のオン期間およびオフ期間をそれぞれＴｏｎおよびＴｏｆｆ、スイッチング周期をＴｓ（＝Ｔｏｎ＋Ｔｏｆｆ）とすると、従来の降圧型ＤＣ−ＤＣコンバータの入力電圧Ｅｉと出力電圧Ｅｏの関係は次の（１）式となる。
Ｅｏ＝（Ｔｏｎ／Ｔｓ）Ｅｉ＝Ｄ・Ｅｉ  （１）
ここで、Ｄ＝Ｔｏｎ／Ｔｏｆｆは時比率であり、オン期間Ｔｏｎとスイッチング周期Ｔｓの比である。（１）式からすると時比率Ｄは０〜１の値をとりうるが、実回路では上限の１近傍および下限の０近傍の値は制限される。すなわち、上記のようにＰＷＭコンパレータ３が誤差信号Ｖｅｒｒと三角波Ｖｏｓｃを比較することによりスイッチング信号（ＰＷＭ信号）を生成していて、時比率Ｄの上下限は三角波Ｖｏｓｃの上下限によって決められていることから、三角波Ｖｏｓｃや誤差信号Ｖｅｒｒなどに含まれるノイズの影響でＴｏｎやＴｏｆｆの微小時間幅の精度良い制御が困難であるため、時比率Ｄの値を制限せざるを得ない。特に、近年スイッチング周波数が高くなる傾向が続いていて、スイッチング周波数がＭＨｚオーダーになると上記微小時間として数十ｎｓ以下の時間幅を制御する必要があり、この時間幅は各種回路素子の遅れ時間による影響が無視できず、場合によってはパルスそのものが消滅してしまう場合があるため、時比率Ｄに上下限を設ける必要が大きくなる。また、時比率Ｄが１に近い状態が続くとインダクタＬ１の電流が増え続け、過電流状態になってしまうので、これを防ぐためにも時比率Ｄの上限に制限を設けるのが通常である。これにより時比率Ｄは、例えば０．１〜０．９の値に制限される。
【０００５】
時比率Ｄの上下限が制限されるということは、降圧型以外のＤＣ−ＤＣコンバータも同様である。時比率Ｄの上限、すなわち高い出力電圧を得ることに対しては、特許文献１において、２つのインダクタ（特許文献１ではリアクトルと表記）を用い、スイッチング素子がオンしているときは２つのインダクタを並列に接続し、スイッチング素子がオフしているときは２つのインダクタを直列に接続することにより、時比率Ｄを上限近傍にしなくても高い出力電圧を容易に得ることができる反転型や昇圧型のＤＣ−ＤＣコンバータが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−９６６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術では時比率Ｄの下限近傍に相当する低電圧出力を得ることが困難である。特許文献１も高電圧出力を得ることは開示しているが、低電圧出力を得ることについては何ら開示されていない。近年、マイクロプロセッサなどの大規模ＬＳＩなどの電源電圧の低下が進み、これに対応するためにはＤＣ−ＤＣコンバータに求められる時比率Ｄが下限に近づくことになり、従来のＤＣ−ＤＣコンバータでは対応することが困難になってきている。
【０００８】
低電圧出力を得ることについては、図１５に示すように、従来のＤＣ−ＤＣコンバータを複数段直列に接続して総合の降圧比（Ｅｏ／Ｅｉ）を下げる手法が考えられるが、これについては以下のような課題がある。図１３の回路からフィードバック系を含む制御回路を取り去った１段構成のＤＣ−ＤＣコンバータの基本構成は図１４のようになるが、図１５のＤＣ−ＤＣコンバータはこれを２段直列接続したものである。図１５に示すＤＣ−ＤＣコンバータは、図１４に示すＤＣ−ＤＣコンバータの後段に、スイッチング素子Ｑ２，インダクタＬ２，転流素子としてのダイオードＤ２および出力コンデンサＣｏ２からなるもう１段のＤＣ−ＤＣコンバータを接続した構成になっていて、出力コンデンサＣｏ１の両端に出力される初段のＤＣ−ＤＣコンバータの出力電圧Ｅｏ１を次段のＤＣ−ＤＣコンバータでさらに降圧することにより、低電圧の出力電圧Ｅｏを得て負荷ＲＬに出力するものである。なお、本図においても制御回路の図示は省略している。図１５に示されるような複数のＤＣ−ＤＣコンバータを直列に接続する方式では、コンバータ回路をまるまる複数セット設ける必要があり、コストおよび小型化の点で課題がある。特に、複数のＤＣ−ＤＣコンバータに対しそれぞれ出力コンデンサを設ける必要があり、出力コンデンサはある程度容量の大きなものを必要とするため、その影響は大きい。
【０００９】
本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、回路規模、特に容量の大きい出力コンデンサの増大を抑制しつつ、低い出力電圧を容易に得ることができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記課題を解決するために、請求項１に係る発明は、直流電源の低電圧側端子と出力コンデンサの一端を接続し、前記直流電源の高電圧側端子と前記出力コンデンサの他端の間に、第１〜第ｎのスイッチ素子（ｎは２以上の整数）および第１〜第ｎのインダクタを交互に配置して接続し、かつ前記第１のスイッチ素子と前記直流電源の高電圧側端子が接続し、前記第ｎのインダクタが前記出力コンデンサの他端と接続するようになし、ｎ個の転流素子を第ｉのスイッチ素子と第ｉのインダクタ（ｉは１〜ｎの整数）との接続点および前記直流電源の低電圧側端子の間にそれぞれ接続し、（ｎ−１）個の切替スイッチ素子を第（ｊ−１）のインダクタと第ｊのスイッチ素子（ｊは２〜ｎの整数）との接続点および前記出力コンデンサの他端の間にそれぞれ接続したスイッチング電源装置であることを特徴とする。
【００１１】
請求項２に係る発明は、請求項１に係る発明において、前記第１〜第ｎのスイッチ素子が同期してオンオフし、前記（ｎ−１）個の切替スイッチ素子がこれと相補的にオンオフし、前記第１〜第ｎのスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得ることを特徴とする。
請求項３に係る発明は、請求項１に係る発明において、前記第１〜第ｎのスイッチ素子が同期してオンオフし、前記（ｎ−１）個の切替スイッチ素子がこれと相補的にオンオフし、前記第１〜第ｎのスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得る第１の動作モードと、前記第１〜第ｎのスイッチ素子のうち第ｍ（ｍは２〜ｎの整数）のスイッチ素子がオフし、第１〜第（ｍ−１）のスイッチ素子が同期してオンオフするとともに、前記（ｎ−１）個の切替スイッチ素子のうち第ｍの切替スイッチ素子がオンし、ｍ＜ｎであれば第（ｍ＋１）〜第ｎの切替スイッチ素子がオフし、ｍ＞２であれば第２〜第（ｍ−１）の切替スイッチ素子が前記第１〜第（ｍ−１）のスイッチ素子と相補的にオンオフし、前記第１〜第（ｍ−１）のスイッチ素子のオンオフタイミングを制御することにより所定の出力電圧を得る第２の動作モードを、有することを特徴とする。
【００１２】
請求項４に係る発明は、請求項３に係る発明において、前記第ｎのインダクタと前記出力コンデンサの他端との間に第（ｎ＋１）のスイッチ素子が接続され、前記第１の動作モードのときは前記第（ｎ＋１）のスイッチ素子がオンとなり、前記第２の動作モードのときは前記第（ｎ＋１）のスイッチ素子がオフとなることを特徴とする。
請求項５に係る発明は、請求項１ないし４のいずれか１項に係る発明において、前記転流素子がダイオードであることを特徴とする。
【００１３】
請求項６に係る発明は、請求項１ないし４のいずれか１項に係る発明において、前記転流素子が同期整流トランジスタであることを特徴とする。
請求項７に係る発明は、請求項１ないし６のいずれか１項に係る発明において、前記第（ｊ−１）のインダクタと前記第ｊのスイッチ素子との接続点のうちの少なくとも１つの接続点と、前記直流電源の低電圧側端子もしくは前記出力コンデンサの他端との間にバッファコンデンサを接続したことを特徴とする。
【００１４】
請求項８に係る発明は、請求項１ないし７のいずれか１項に係る発明において、前記第１〜第ｎのインダクタのインダクタンスをそれぞれＬ１〜Ｌｎとするとき、Ｌｋ≦Ｌ（ｋ＋１）（ｋ＝１〜（ｎ−１）の整数）であることを特徴とする。
請求項９に係る発明は、請求項１ないし７のいずれか１項に係る発明において、前記第ｉのスイッチ素子と前記第ｉのインダクタからなるｎ個の直列回路のうちの少なくとも１つの直列回路に並列にクランプ素子を接続したことを特徴とする。
【００１５】
請求項１０に係る発明は、請求項９に係る発明において、前記クランプ素子が、前記直列回路のスイッチ素子側の端子にカソードが接続されるとともにインダクタ側の端子にアノードが接続されたダイオードであることを特徴とする。
【発明の効果】
【００１６】
この発明のスイッチング電源装置は、降圧型のＤＣ−ＤＣコンバータに複数のインダクタを用い、当該複数のインダクタの接続関係を制御するスイッチ素子群のオンオフを制御して、ＤＣ−ＤＣコンバータのスイッチング素子がオンしているときは複数のインダクタを直列に接続し、スイッチング素子がオフしているときは複数のインダクタを並列に接続することにより、低い出力電圧を容易に得ることができる。
【００１７】
また、上記スイッチ素子群のオンオフを制御することにより、複数のインダクタのうちいくつかを切り離すことにより、特性の異なるＤＣ−ＤＣコンバータを容易に実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るスイッチング電源装置の基本構成を示す図である。
【図２】図１のスイッチング電源装置の（５）式を用いて計算した電圧変換比（Ｅｏ／Ｅｉ）の特性を示す図である。
【図３】図１においてｎ＝２とした場合の、本発明に係る降圧型ＤＣ−ＤＣコンバータの基本構成を示す図である。
【図４】図３に示す基本構成に制御回路を付加したＤＣ−ＤＣコンバータ回路を示す図である。
【図５】図３に示すＤＣ−ＤＣコンバータ回路の各動作フェーズにおける当該ＤＣ−ＤＣコンバータの動作状態を示す図である。
【図６】図３に示すＤＣ−ＤＣコンバータ回路の各動作フェーズにおける当該ＤＣ−ＤＣコンバータの動作状態を示す別の図である。
【図７】図３に示すＤＣ−ＤＣコンバータ回路の各動作フェーズにおける当該ＤＣ−ＤＣコンバータの動作状態を示すさらに別の図である。
【図８】図３に示す降圧型ＤＣ−ＤＣコンバータに関する、電圧安定化特性の回路シミュレーション結果を示す。
【図９】図３に示す降圧型ＤＣ−ＤＣコンバータに関する、入力電圧−時比率特性の回路シミュレーション結果を示す。
【図１０】図１に示す基本構成に対する変形例を示す図である。
【図１１】図１に示す基本構成に対する変形例を示す別の図である。
【図１２】図１に示す基本構成に対する変形例を示すさらに別の図である。
【図１３】従来のスイッチング電源装置の構成例について説明する図である。
【図１４】図１３の回路からフィードバック系を含む制御回路を取り去った１段構成のＤＣ−ＤＣコンバータの基本構成を示す図である。
【図１５】２段のＤＣ−ＤＣコンバータを直列接続してなるＤＣ−ＤＣコンバータの基本構成を示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、以下説明する。図１は本発明に係るスイッチング電源装置の基本構成を示す図である。図１は入力電圧Ｅｉを降圧して出力電圧Ｅｏを得る降圧型ＤＣ−ＤＣコンバータであり、ｎ個（ｎは２以上の整数）のインダクタＬ１〜Ｌｎ、ｎ個のスイッチ素子Ｑ１〜Ｑｎ（スイッチ素子Ｑ１は図１３，１４のスイッチング素子Ｑ１に相当する），ｎ個のダイオードＤ１〜Ｄｎ、（ｎ−１）個の切替スイッチ素子Ｑｃ２〜Ｑｃｎおよび出力コンデンサＣｏを有している。入力電圧Ｅｉを与える直流入力電源６の低電位側端子，出力コンデンサＣｏの一端およびダイオードＤ１〜Ｄｎのアノードが共通接続されている。また、直流入力電源６の高電位側端子から出力コンデンサＣｏの他端に向かって、スイッチ素子Ｑ１，インダクタＬ１，スイッチ素子Ｑ２，インダクタＬ２，・・・，スイッチ素子Ｑｎ，インダクタＬｎの順でｎ個のスイッチ素子とｎ個のインダクタが交互に直列に接続されている。ダイオードＤ１〜Ｄｎのカソードは、それぞれスイッチ素子Ｑ１とインダクタＬ１の接続点，スイッチ素子Ｑ２とインダクタＬ２の接続点，・・・，スイッチ素子Ｑ１とインダクタＬ１の接続点に接続されている。（ｎ−１）個の切替スイッチＱｃ２〜Ｑｃｎは、一端が出力コンデンサＣｏの他端に接続され、他端がそれぞれインダクタＬ１とスイッチ素子Ｑ２の接続点，インダクタＬ２とスイッチ素子Ｑ３の接続点，・・・，インダクタＬ（ｎ−１）とスイッチ素子Ｑｎの接続点に接続されている。出力コンデンサＣｏの両端電圧Ｅｏが本ＤＣ−ＤＣコンバータの出力電圧であり、これが負荷ＲＬに印加される。
【００２０】
このＤＣ−ＤＣコンバータの動作について説明する。まず、基本動作について説明する。ｎ個のスイッチ素子Ｑ１〜Ｑｎは同時にオンオフし、切替スイッチ素子Ｑｃ２〜Ｑｃｎはこれと相補的にオンオフする。すなわち、ｎ個のスイッチ素子Ｑ１〜Ｑｎが同時にオンしているとき、切替スイッチ素子Ｑｃ２〜Ｑｃｎは同時にオフする。また、ｎ個のスイッチ素子Ｑ１〜Ｑｎが同時にオフしているとき、切替スイッチ素子Ｑｃ２〜Ｑｃｎは同時にオンする。実際には、スイッチ素子Ｑｉと切替スイッチ素子Ｑｃｉ（ｉ＝２〜ｎ）が同時にオフするとインダクタＬ（ｉ−１）に流れている電流が浮遊容量に流れ込み、スイッチ素子Ｑｉと切替スイッチ素子Ｑｃｉに高電圧が印加されてしまうので、スイッチ素子Ｑ１〜Ｑｎまたは切替スイッチ素子Ｑｃ２〜Ｑｃｎの一方をオンからオフに変更する場合、まず他方をオフからオンにしてから、目的とするスイッチ素子をオンからオフにするシーケンスとするとよい。
【００２１】
ｎ個のスイッチ素子Ｑ１〜Ｑｎが同時にオンしているときは、直流入力電源６の高電圧側端子と前記出力コンデンサＣｏの高電圧側端子の間に、インダクタＬ１〜Ｌｎが直列に接続される構成になる。また、スイッチ素子Ｑ１〜Ｑｎが同時にオフし、切替スイッチ素子Ｑｃ２〜Ｑｃｎが同時にオンしているときは、ダイオードＤ１とインダクタＬ１，ダイオードＤ２とインダクタＬ２，・・・，ダイオードＤｎとインダクタＬｎのｎ個の直列回路が、それぞれ出力コンデンサＣｏに並列に接続される構成となる。ｎ個のスイッチ素子Ｑ１〜Ｑｎのオン期間，オフ期間およびスイッチング周期をそれぞれＴｏｎ，ＴｏｆｆおよびＴｓ（＝Ｔｏｎ＋Ｔｏｆｆ）とすれば、定常状態の入力電圧Ｅｉと出力電圧Ｅｏの関係は以下のようになる。なお、ｎ個のインダクタＬ１〜Ｌｎのインダクタンスは全て同じＬであるとする。
まず、オン期間Ｔｏｎにおける各インダクタに流れるインダクタ電流の増加分△Ｉ１は次式となる。
【００２２】
△Ｉ１＝（（Ｅｉ−Ｅｏ）／ｎＬ）・Ｔｏｎ  （２）
一方、オフ期間Ｔｏｆｆにおける各インダクタのインダクタ電流の減少分△Ｉ２は次式となる。
△Ｉ２＝（Ｅｏ／Ｌ）・Ｔｏｆｆ  （３）
定常状態では△Ｉ１と△Ｉ２が等しいから、（２），（３）式より、次式が成り立つ。
【００２３】
（（Ｅｉ−Ｅｏ）／ｎＬ）・Ｔｏｎ＝（Ｅｏ／Ｌ）・Ｔｏｆｆ  （４）
（４）式の両辺をＥｉで除した式を（Ｅｏ／Ｅｉ）について解き、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）＝Ｄとおくと、次式が得られる。
（Ｅｏ／Ｅｉ）＝Ｄ／（ｎ（１−Ｄ）＋Ｄ）＝１／（（１−ｎ）＋Ｄ／ｎ）  （５）
ｎをパラメータとし、（５）式を用いて計算した電圧変換比（Ｅｏ／Ｅｉ）の特性を図２に示す。図２から分かるように、ｎ＝１の従来の降圧型ＤＣ−ＤＣコンバータに比べ、ｎが大きいほど任意の時比率Ｄに対する電圧変換比（Ｅｏ／Ｅｉ）を低くすることができる。すなわち、より低い出力電圧Ｅｏを得ることができる。
【００２４】
以下、ｎ＝２の場合を例にしてより詳細な説明を行う。図３は、図１においてｎ＝２とした場合の、本発明に係る降圧型ＤＣ−ＤＣコンバータの基本構成を示す図である。この基本構成に制御回路を付加したＤＣ−ＤＣコンバータ回路を図４に示す。制御回路の構成は図１３に示す従来のスイッチング電源装置と基本的に同じものを適用しているが、デジタル制御を行うものに置き換えてもよい。なお、図１３と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００２５】
図４では、図３のスイッチ素子Ｑ１，Ｑ２および切替スイッチ素子Ｑｃ２をＰチャネルＭＯＳＦＥＴで構成している。図１３のドライブ回路４が１つのＰチャネルＭＯＳＦＥＴ・Ｑ１を駆動するのに対し、図４のドライブ回路４０は３つのＰチャネルＭＯＳＦＥＴ・Ｑ１，Ｑ２，Ｑｃ２を駆動している。誤差増幅器１は基準電圧Ｖｒｅｆと出力電圧Ｅｏをフィードバックした信号との差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波のスイッチング信号（ＰＷＭ信号）またはその反転信号を、ドライブ回路４０を介してＰチャネルＭＯＳＦＥＴ・Ｑ１，Ｑ２，Ｑｃ２のゲートに出力する。この場合、ＰＷＭコンパレータ３の出力がＨであれば、ＰチャネルＭＯＳＦＥＴ・Ｑ１，Ｑ２がオンでＰチャネルＭＯＳＦＥＴ・Ｑｃ２がオフとなるよう、またＰＷＭコンパレータ３の出力がＬであればその逆となるよう、ドライブ回路４０はＰチャネルＭＯＳＦＥＴ・Ｑ１，Ｑ２，Ｑｃ２を駆動する。なお、すなわち、（Ｖｒｅｆ−ＶFB）が大きい（小さい）ほど１周期内のスイッチ素子Ｑ１，Ｑ２がオン（導通）するオン期間Ｔｏｎが長く（短く）なるような方形波パルスを発生し、インダクタＬ１，Ｌ２に蓄積するエネルギを大きく（小さく）することにより出力電圧Ｅｏを一定に保つ。なお、図１３の抵抗Ｒ１，Ｒ２によるフードバック信号生成回路（分圧回路）は省略しているが、必要に応じて設ければよい。
【００２６】
図３に示す本発明に係る降圧型ＤＣ−ＤＣコンバータの動作の詳細について説明するために、各動作フェーズにおける当該ＤＣ−ＤＣコンバータの動作状態を図５〜７に示す。なお、これらの図において、それぞれのフェーズの動作に関与していない部位の図示は省略している。
図５（ａ）はオン期間Ｔｏｎでの状態を示すものであり、スイッチ素子Ｑ１，Ｑ２が導通してインダクタＬ１，Ｌ２が直列に接続され、入力電圧Ｅｉと出力電圧Ｅｏの差に応じてインダクタＬ１，Ｌ２にエネルギが蓄積される。図５（ｂ）はオフ期間Ｔｏｆｆでの状態を示すものであり、スイッチ素子Ｑ１，Ｑ２が遮断し、切替スイッチ素子Ｑｃ２が導通することにより、インダクタＬ１，Ｌ２が負荷ＲＬに並列に接続されて、２つのインダクタがそれぞれ出力コンデンサＣｏおよび負荷ＲＬに対してエネルギを放出する。
【００２７】
図５（ｃ）は、インダクタＬ２に蓄えられたエネルギがインダクタＬ１に蓄えられたエネルギより小さく、オフ期間ＴｏｆｆでインダクタＬ２が先にエネルギを放出し終わり、インダクタＬ１だけがエネルギを供給している場合の状態を示す図である。この場合、インダクタＬ２の電流は不連続となる。図５（ｄ）は、図５（ｃ）と逆にインダクタＬ１に蓄えられたエネルギがインダクタＬ２に蓄えられたエネルギより小さく、オフ期間ＴｏｆｆでインダクタＬ１が先にエネルギを放出し終わり、インダクタＬ２だけがエネルギを供給している場合の状態を示す図である。この場合、インダクタＬ１の電流が不連続となる。図６（ａ）は、オフ期間ＴｏｆｆでインダクタＬ１，Ｌ２ともエネルギを放出し終えた状態を示す図である。この場合、インダクタＬ１，Ｌ２の両者の電流が不連続となる。
【００２８】
図６（ｂ），（ｃ）は、オン期間Ｔｏｎとオフ期間Ｔｏｆｆとを切り替えるときに、遷移を問題なく行うために設ける状態の図である。Ｑ２オン／Ｑｃ２オフからＱ２オフ／Ｑｃ２オンへ、もしくはＱ２オフ／Ｑｃ２オンからＱ２オン／Ｑｃ２オフに遷移するとき、Ｑ２，Ｑｃ２ともオフの状態が生じると、インダクタＬ１に流れていた電流がインダクタＬ１のインダクタＬ２側の端部に接続されている浮遊容量に流れ込み、当該容量の容量値はごく小さいことからその電圧が短時間で急上昇してしまう。この電圧はスイッチ素子Ｑ１，Ｑ２や切替スイッチ素子Ｑｃ２に印加されてこれらの素子にダメージを与えてしまうので、Ｑ２，Ｑｃ２ともオフの状態が生じることのないよう、図６（ａ）（Ｑ１，Ｑ２オン／Ｑｃ２オフからＱ１，Ｑ２オフ／Ｑｃ２オンへ切り替える場合），同図（ｂ）（Ｑ１，Ｑ２オフ／Ｑｃ２オンからＱ１，Ｑ２オン／Ｑｃ２オフへ切り替える場合）の状態を経由して上記遷移を行うようにするとよい。
【００２９】
図７（ａ），（ｂ）は、スイッチ素子Ｑ２を常にオフ、切替スイッチ素子Ｑｃ２を常のオフとすることにより、インダクタＬ２およびダイオードＤ２を使用せず、インダクタＬ１だけを用いる従来のＤＣ−ＤＣコンバータとして動作させる状態の図である。このように、本発明に係るＤＣ−ＤＣコンバータは、単に任意の時比率Ｄに対する電圧変換比（Ｅｏ／Ｅｉ）を低くすることができるだけではなく、ＤＣ−ＤＣコンバータの特性自体を切り替えることができる。
【００３０】
図８，９に、図３に示す降圧型ＤＣ−ＤＣコンバータに関する、電圧安定化特性および入力電圧−時比率特性の回路シミュレーション結果を示す。両者とも横軸は入力電圧Ｅｉであり、縦軸はそれぞれ出力電圧Ｅｏと時比率Ｄである。シミュレーション条件は、スイッチング周期Ｔｓ＝１μｓ、Ｌ１のインダクタンス＝Ｌ２のインダクタンス＝１０μＨ、出力コンデンサＣｏの容量＝４４０μＦとした。また、時比率Ｄは０．１〜０．９の範囲で変化可能とし、０．１以下となる領域では０．１に固定され、０．９以上となる領域では０．９で固定されるものとした。ＤＣ−ＤＣコンバータは、入力電圧が高くなるにつれて時比率Ｄを下げて出力電圧の安定化を図るが、図中の破線で示す従来方式では入力電圧が高くなると時比率Ｄが下限の０．１に制限されて、入力電圧がある程度以上高くなると出力電圧を安定化できない。これに対し、実線で示す本発明に係るＤＣ−ＤＣコンバータがより高い入力電圧まで出力電圧を安定化できることが分かる。すなわち、図９に典型的に示されるように、本発明に係るＤＣ−ＤＣコンバータは従来のＤＣ−ＤＣコンバータに比べ、同じ入力電圧ならより低い出力電圧が得られ、同じ出力電圧に対してはより高い入力電圧まで安定して対応できることが分かる。
【００３１】
図１０〜１２に、図１に示す基本構成に対する変形例を示す。（５）式の導出において、ｎ個のインダクタＬ１〜Ｌｎのインダクタンスは全て同じＬであるとしたが、インダクタＬ１〜Ｌｎのインダクタンスが等しくない場合の構成について、図１０で説明する。図１０は図１の構成に対し、クランプダイオードＣＤ１〜ＣＤ（ｎ−１）をスイッチ素子ＱｉとインダクタＬｉ（ｉ＝１〜（ｎ−１））からなる（ｎ−１）個の直列回路にそれぞれ並列に接続するとともに、バッファコンデンサＣ１〜Ｃ（ｎ−１）をインダクタＬｉとスイッチ素子Ｑ（ｉ＋１）との接続点および前記直流電源６の低電圧側端子の間に接続したものである。なお、バッファコンデンサＣ１〜Ｃ（ｎ−１）については、直流入力電源６の低電位側の端子と接続している側の端子を、出力コンデンサＣｏの高電位側端子（出力コンデンサＣｏとインダクタＬｎとの接続点）に接続してもよい。この場合、バッファコンデンサの容量値は半導体集積回路内に集積できる程度のものとする。バッファコンデンサを半導体集積回路内に設ける場合は、通常の容量素子を適用してバッファコンデンサを実現する以外に、ＭＯＳＦＥＴの寄生容量を用いて実現してもよい。インダクタＬ１〜Ｌｎがオン期間Ｔｏｎで直列に接続され、その後のオフ期間Ｔｏｆｆで並列に接続され、さらに次のオン期間Ｔｏｎで再度直列に接続されことを考える。インダクタＬ１〜ＬｎのインダクタンスもＬ１〜Ｌｎで表すと、インダクタンスＬｉとＬ（ｉ＋１）が等しくないと、最初のオン期間ＴｏｎでインダクタＬｉとＬ（ｉ＋１）に流れていた電流が等しくても、オフ期間Ｔｏｆｆの終了時には両者が等しくなくなる。すると次のオン期間Ｔｏｎで両者の電流が不連続となり、場合によっては不都合が生じる。インダクタンスに関し、Ｌｉ＜Ｌ（ｉ＋１）であると、次のオン期間Ｔｏｎの開始時点で、インダクタＬｉの電流＜インダクタＬ（ｉ＋１）の電流、という関係になり、この場合は不連続分の電流（インダクタＬ（ｉ＋１）の電流−インダクタＬｉの電流）が次のオン期間ＴｏｎにおいてダイオードＤ（ｉ＋１）から供給されるので問題ない。Ｌｉ＞Ｌ（ｉ＋１）であると、次のオン期間Ｔｏｎの開始時点で、インダクタＬｉの電流＞インダクタＬ（ｉ＋１）の電流、という関係になり、この場合は（インダクタＬｉの電流−インダクタＬ（ｉ＋１）の電流）という不連続分の電流の行き場がなくなり、インダクタＬｉのインダクタＬ（ｉ＋１）側の端部に接続されている浮遊容量にこの電流が流れ込み、当該端部の電圧が急上昇して当該端部に接続されている素子にダメージを与えてしまう。これに対処する目的で付加されたのがバッファコンデンサＣｉとクランプダイオードＣＤｉである。インダクタンスＬ１〜Ｌｎのばらつきが製造ばらつきレベルのもので違いがわずかなものであれば、バッファコンデンサＣ１〜Ｃ（ｎ−１）を付加するだけでよい。これに対し、意図的にＬｉ＞Ｌ（ｉ＋１）とした場合など、その差がある程度大きくなると、バッファコンデンサＣ１〜Ｃ（ｎ−１）だけでは吸収できなくなる。その場合は、クランプダイオードＣＤｉを設けて対応する。すなわち、スイッチ素子ＱｉがオンしているときにインダクタＬｉのインダクタＬ（ｉ＋１）側の端部の電圧、すなわちクランプダイオードＣＤｉのアノード電位が上昇して、（スイッチ素子Ｑｉに接続されているクランプダイオードＣＤｉのカソード電位＋クランプダイオードＣＤｉの順方向電圧）より大きくなると、クランプダイオードＣＤｉが導通して（インダクタＬｉの電流−インダクタＬ（ｉ＋１）の電流）という不連続分の電流を逃がすことができる。なお、スイッチ素子Ｑｉがオフしているときは切替スイッチ素子Ｑｃ２〜Ｑｃｎがオンしているため、クランプダイオードＣＤ１には順方向に（（出力電圧Ｅｏ−入力電圧Ｅｉ）＜０）が印加され、クランプダイオードＣＤ２〜ＣＤ（ｎ−１）のアノードとカソードには同じ出力電圧Ｅｏが印加されるため、クランプダイオードＣＤ１〜ＣＤ（ｎ−１）は導通しない。クランプダイオードＣＤｉはクランプ素子として機能するものであり、クランプ素子として同様に機能するものならダイオード以外の素子に置き換えてもよい。クランプ素子が機能することにより、インダクタ端部の電圧上昇およびそれに伴う近傍素子のダメージを防ぐことができる。なお、インダクタンスＬ１〜Ｌｎの関係によっては、クランプダイオードＣＤ１〜ＣＤ（ｎ−１）およびバッファコンデンサＣ１〜Ｃ（ｎ−１）のいくつか、もしくは全てを削除可能である。例えば、インダクタンスＬ１〜Ｌｎが完全に等しいことが保証されれば、これらの素子は不要である。また、上記のようにインダクタンスの違いがわずかであればクランプダイオードＣＤ１〜ＣＤ（ｎ−１）は不要であり、逆にクランプダイオードＣＤ１〜ＣＤ（ｎ−１）があればバッファコンデンサＣ１〜Ｃ（ｎ−１）は省略してもよい。
【００３２】
また、インダクタンスに関し、Ｌｉ＜Ｌ（ｉ＋１）の場合、次のオン期間Ｔｏｎにおいて不連続分の電流がダイオードＤ（ｉ＋１）から供給されるから問題ないとしたが、これはダメージもしくは安全面からの観点であり、電力変換効率からするとオン期間ＴｏｎでもダイオードＤ（ｉ＋１）に電流が流れているため好ましくない。また、Ｌｉ＞Ｌ（ｉ＋１）でクランプダイオードＣＤｉが導通している場合は、ダメージもしくは安全面からの観点では問題ないが、クランプダイオードＣＤｉに流れる電流は無効電流となってしまうので、電力変換効率上は問題がある。従い、インダクタンスＬ１≦Ｌ２≦・・・≦Ｌｎであることが好ましく、Ｌ１＝Ｌ１＝・・・＝Ｌｎであることがさらに好ましい。
【００３３】
次に、入力電圧Ｅｉが非常に低い場合の問題点への対処について説明する。本発明に係るＤＣ−ＤＣコンバータは従来のＤＣ−ＤＣコンバータに比して低い時比率Ｄを与えるため、図８，９に示されるように入力電圧Ｅｉが非常に低い領域では、時比率Ｄが最大値（＝０．９）に達してしまい、要求される出力電圧を保証できなくなるという問題がある。この問題を対処するために付加されるものが、図１１のスイッチ素子Ｑ（ｎ＋１）である。スイッチ素子Ｑｍ（ｍは２〜ｎの整数）とスイッチ素子Ｑ（ｎ＋１）を常にオフしてインダクタＬｍ〜ＬｎをＤＣ−ＤＣコンバータと無関係にし、スイッチ素子Ｑ１〜Ｑ（ｍ−１）および切替スイッチ素子Ｑｃ２〜Ｑｃ（ｍ−１）を上述のようにオンオフさせれば（ｍ＝２の場合はスイッチ素子Ｑ１のみがオンオフする）、ｎ個のインダクタＬ１〜Ｌｎを用いた本発明に係るＤＣ−ＤＣコンバータを、（ｍ−１）個のインダクタＬ１〜Ｌ（ｍ−１）を用いた本発明に係るＤＣ−ＤＣコンバータに切り替えることができる。この場合、ＤＣ−ＤＣコンバータの変換特性を示す（５）式のｎが（ｍ−１）に置き換わる。このようにすれば、入力電圧Ｅｉが低くなっても、（５）式のｎを小さな値に置き換えていくことにより、低い出力電圧Ｅｏを保証できるようになる。
【００３４】
なお、ｍ＝２の場合は、図７（ａ），（ｂ）に示す従来のＤＣ−ＤＣコンバータを実現させることになる。スイッチ素子Ｑ（ｎ＋１）は、なくてもＤＣ−ＤＣコンバータとして動作可能ではあるが、ＤＣ−ＤＣコンバータの特性を切り替えたときの動作に関係のないインダクタＬｎが出力コンデンサＣｏに常時接続されてしまい、一種の負荷となって電力変換効率を下げる場合があるので、設けた方がよい。
【００３５】
また、図１１において図１０と同様にクランプダイオードＣＤ１〜ＣＤ（ｎ−１）を設けてもよい。さらに、図１０と同様に、条件によって、クランプダイオードＣＤ１〜ＣＤ（ｎ−１）およびバッファコンデンサＣ２〜Ｃｎのいくつか、もしくは全てを削除可能である。
以上の説明において、スイッチ素子Ｑ１〜Ｑｎおよび切替スイッチ素子Ｑｃ２〜ＱｃｎをＰチャネルＭＯＳＦＥＴで実現すると説明したが、これに限定するものではなく、ＮチャネルＭＯＳＦＥＴ、もしくはＩＧＢＴ（Insulated Gate Bipolar Transistor）などで実現してもよい（スイッチ素子Ｑ（ｎ＋１）も同様である）。なお、ＮチャネルＭＯＳＦＥＴもしくはＮチャネルのＩＧＢＴを用いるときは、ドライブ回路４０中にレベルシフト回路を設ける場合がある。また、転流素子としてのダイオードＤ１〜Ｄｎは、ＭＯＳＦＥＴ、もしくはＩＧＢＴとダイオードの組み合わせなどによる同期整流用スイッチ素子に置き換えてもよい。
【符号の説明】
【００３６】
１  誤差増幅器
２  発振器
３  ＰＷＭコンパレータ
４，４０  ドライブ回路
５  基準電圧源
６  直流入力電源
Ｃ１  コンデンサ
Ｃ２〜Ｃｎ  バッファコンデンサ
ＣＤ１〜ＣＤ（ｎ−１）  クランプダイオード
Ｃｏ，Ｃｏ１，Ｃｏ２  出力コンデンサ
Ｄ  時比率
Ｄ１〜Ｄｎ  ダイオード
Ｅｉ  入力電圧
Ｅｏ，Ｅｏ１  出力電圧
Ｌ１〜Ｌｎ  インダクタ
Ｑ１〜Ｑｎ，Ｑ（ｎ＋１）  スイッチ素子
Ｑｃ２〜Ｑｃｎ  切替スイッチ素子
Ｒ１〜Ｒ３  抵抗
ＲＬ  負荷
Ｔｏｎ  オン期間
Ｔｏｆｆ  オフ期間
Ｔｓ  スイッチング周期
Ｖｅｒｒ  誤差信号
ＶFB フィードバック信号
Ｖｏｓｃ  発振器２の出力信号
Ｖｒｅｆ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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