(57)【要約】【課題】高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化する。【解決手段】クロック・エッジ信号の２点電圧を採取するためのサンプリング及びホールド回路を共通で１系統に統合する。サンプリング及びホールド回路を１系統に統合した場合、同一系統を用いる比較対象同士が素子ミスマッチを打ち消し合うため、素子ミスマッチの影響が抑えられる。また、比較回路に、オフセット・キャンセラ方式を用いた入力段を追加し、入力信号のオフセットを取り除いて、比較回路の素子ミスマッチによる比較誤差を抑える。【選択図】  図１２
2010135957.tif 000002
【特許請求の範囲】
【請求項１】
差動伝送されたクロック信号を波形等化する波形等化装置であって、
受信したクロック信号をゲイン補償して波形等化する波形等化回路と、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と（但し、Ｍは正の整数）、
前記サンプリング及びホールド回路が前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記波形等化回路に負帰還する、
ことを特徴とする波形等化装置。
【請求項２】
前記比較回路の入力段にオフセット・キャンセラ方式を用いる、
ことを特徴とする請求項１に記載の波形等化装置。
【請求項３】
前記サンプリング・クロック供給部は、直列接続された複数段の遅延素子からなる遅延回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の遅延素子の出力を第１のサンプリング・クロックとして取り出すとともに、最終段から所定段数の遅延素子の出力を第２のサンプリング・クロックとして取り出す、
ことを特徴とする請求項１に記載の波形等化装置。
【請求項４】
前記サンプリング・クロック供給部は、直列接続された複数段の可変遅延素子からなる遅延回路と、前記複数段の可変遅延素子の各々に対し位相検出を利用した遅延制御を行なう遅延制御回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の可変遅延素子の出力を第１のサンプリング・クロックとして取り出すとともに、最終段から所定段数の可変遅延素子の出力を第２のサンプリング・クロックとして取り出す、
ことを特徴とする請求項１に記載の波形等化装置。
【請求項５】
差動伝送されたクロック信号を波形等化する波形等化方法であって、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とする波形等化方法。
【請求項６】
リファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信装置であって、
送信機側から前記差動伝送路に送信された各データ信号を終端するデータ終端回路と、
送信機側から前記差動伝送路に送信されたクロック信号を終端するクロック終端回路と、
前記データ終端回路で終端したデータ信号を波形等化するデータ波形等化回路と、
前記クロック終端回路で終端したクロック信号を波形等化するクロック波形等化回路と、
前記クロック波形等化回路で波形等化した再生クロック信号の波形等化の度合いを判別して、前記データ波形等化回路及びクロック波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と（但し、Ｍは正の整数）、
前記サンプリング及びホールド回路が前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記データ波形等化回路及びクロック波形等化回路に負帰還する、
ことを特徴とするデータ受信装置。
【請求項７】
リファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信方法であって、
受信したデータ信号を波形等化するデータ波形等化ステップと、
受信したクロック信号を波形等化するクロック波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記データ波形等化ステップ及びクロック波形等化ステップに負帰還する、
ことを特徴とするデータ受信方法。
【請求項８】
差動伝送されたクロック信号を波形等化するための処理をコンピューター上で実行するようにコンピューター可読形式で記述されたコンピューター・プログラムであって、前記コンピューターに対し、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を実行させ、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とするコンピューター・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ケーブルなどを用いて伝送した信号の伝送損失を補償する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに係り、特に、周波数に依存する劣化減衰を等化する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに関する。
【０００２】
さらに詳しくは、本発明は、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰を等化する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに係り、特に、差動伝送路に含まれるリファレンス・クロックを用いて高域ゲイン補償をかけて等化処理を行なう波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに関する。
【背景技術】
【０００３】
ＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）は、主に家電やＡＶ機器向けのディジタル映像及び音声入出力用に策定されたインターフェース規格であり、具体的には、パーソナル・コンピューターとディスプレイの接続に使われるディジタル・インターフェースのＤＶＩ（Ｄｉｇｉｔａｌ  Ｖｉｓｕａｌ  Ｉｎｔｅｒｆａｃｅ）をさらに発展させ、１本のケーブルで映像信号、音声信号、及び双方向制御信号を合わせて送受信するように構成されており、取り回しが容易になっている。また、オプションでは制御信号を双方向に伝送させることができ、機器間を中継させることで１台のリモコンを用いて複数のＡＶ機器を制御することができる。
【０００４】
ＨＤＭＩは、物理層には、ＤＶＩにも採用されているディスプレイ映像信号のディジタル伝送方式であるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：遷移時間最短差動信号伝送方式）を使用し、高速なディジタル・データ伝送を実現することができる。ＴＭＤＳは、ディジタル・データを差動伝送する手段の１つであり、Ｒ（Ｒｅｄ：赤）／Ｇ（Ｇｒｅｅｎ：緑）／Ｂ（Ｂｌｕｅ：青）という３種類の映像信号と、リファレンス・クロック信号の伝送にそれぞれ１チャネルずつの合計４チャネルからなるリンクで構成される。各映像信号は１０ビットのパラレル信号をシリアル変換し、１クロック周期当たり１０ビットのデータを伝送する。例えば、クロックを５００ＭＨｚとすれば１秒当たり５Ｇビットの映像データを送ることができる（ＨＤＭＩ  ｖｅｒ１．３の実効伝送レートは２５０Ｍｂｐｓ〜３．４Ｇｂｐｓである）。
【０００５】
ＴＭＤＳは、ツイスト・ペア・ケーブルなどの対になった導電体に差動信号として、クロック並びにＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）データを伝搬させるディジタル・データ伝送方式である。この種の伝送方式は、送受信機の電位差変動に強い、外来ノイズをコモンモード電圧除去作用により排除できる、不要輻射を抑制できる、といった利点があり、高速で且つ１０〜１００メートル程度の比較的長い距離のデータ伝送にも用いることができる。
【０００６】
ところで、導電体には必ず有限の単位伝送長当たりの減衰があり、しかもそれは表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる。このため、上述したように高速のディジタル・データをＴＭＤＳやＬＶＤＳといった差動伝送路を通して長距離伝送する際には、伝送路上で信号の減衰や遅延が生じて、データ波形が劣化してしまうことが懸念され、高周波数帯域ほど伝送路上の減衰は大きく、伝送路長が長くなるにつれてより顕著になる。
【０００７】
このような相反関係を解消する手法として、高速ディジタル伝送路上での高周波成分の減衰の影響を除去するための等化器（ケーブル・イコライザ）を受信側に設けて、導電体の減衰がなかった信号を再生することが極めて重要であると考えられている。
【０００８】
周波数に依存する劣化減衰（伝送損質：誘電損失、表皮効果による抵抗損失など）を等化する手段として、伝送損失と同量の利得特性を持つように自動利得制御（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：ＡＧＣ）されたハイパス・フィルタを通して元の伝送信号を再生することが一般的である。すなわち、伝送路長に応じて高周波数帯域が劣化減衰するのとはほぼ逆の特性をＡＧＣにより印加する（すなわち高域ゲイン補償をかける）ことで、より広帯域で平坦な特性を得て、伝送前の信号を回復することが好ましい。
【０００９】
このような場合、任意の伝送損失に追従し、それと同量の利得で受信信号を等化するため、任意の伝送損失の度合いを正確に判別する必要がある。実際のケーブル長よりも小さい伝送損失を見積もると、フィードバック電圧が小さくなることからゲイン補償が不足するため、ハイパス・フィルタを通過した信号はＵｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇとなる。逆に、実際のケーブル長よりも長い伝送損質を見積もると、フィードバック電圧が必要以上に大きくなることからゲイン補償が過剰となって、ハイパス・フィルタを通過した信号はＯｖｅｒ  Ｅｑｕａｌｉｚｉｎｇとなる。
【００１０】
例えば、減衰した後のデータ信号の１と０の間の遷移裾においてある特定のタイミングでサンプリングした電圧を、データ信号のコモンモード電圧と比較して伝送損失の度合い定量化することによって、伝送信号における周波数に依存した伝送損失を補償するための等化器を自動的に調整する適応的な等化方法及びシステムについて提案がなされている（例えば、特許文献１を参照のこと）。
【００１１】
しかしながら、この方法では、ビットレートが数Ｇｂｐｓ程度となる高速伝送では、受信信号をサンプリングするタイミング精度が限界を超えてしまい、受信データ信号から伝送路の伝送損失を性格に判別することが困難になる。最悪の場合には、誤判別によるビット・エラーを起こしてしまうこともあり得る。
【００１２】
回避策の１つとして、ＴＭＤＳのようにクロック・チャネルを含んだシリアル・データ通信系の場合には、周期信号で周波数の低いリファレンス・クロックを利用して、受信データ信号が受けた伝送路の伝送損失を推定する方法が考えられる（例えば、特許文献２、特許文献３を参照のこと）。リファレンス・クロックはＮＲＺデータと同じ振幅で送信され、ＮＲＺデータ周期と同一周期若しくはその整数倍で必ず０と１の遷移を繰り返すことから、基準クロックの受信端での振幅を観測することによって高周波減衰特性を推定することができる。通常、データ伝送においてリファレンス・クロックとＮＲＺデータはほぼ同じ特性を持つ導電体が用いられることから、リファレンス・クロックから推定された減衰特性に基づいてＮＲＺ信号に対する補償フィルタの特性制御を行なうことができる。
【００１３】
受信したリファレンス・クロックのエッジに対して電圧２箇所以上サンプリングし、これらのサンプリング電圧の大小を比較することにより、リファレンス・クロックにおける伝送路の伝送損失の度合いを判別することができ、これに基づいてＮＲＺデータ信号の伝送損失を補償すればよい。このような方法によれば、高速データな伝送路に対しても適用することができる。しかしながら、サンプリング・データは一般的にサンプリング・ホールド回路により採取していることから、ある時定数とともに電圧変動することや、比較対象となる２点のサンプリング電圧値がそれぞれ異なった回路素子で採取するため、これら回路素子のばらつきを含むと、十数ｍＶ〜数十ｍＶの電圧精度が限界である。比較回路ではせいぜい数ｍＶの精度で比較を行なう必要がある。
【００１４】
バイポーラのような素子ミスマッチの小さいプロセスでは、比較回路において判別精度の問題だけで済むことができる。これに対し、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｍｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｉｃｔｏｒ）のような、素子ミスマッチが大きいプロセスを用いた場合、誤判断によりビット・エラーを起こすことが懸念される。
【００１５】
例えば、リファレンス・クロックの微分波形を利用してデータを判別するデータ受信装置について提案がなされている（例えば、特許文献４を参照のこと）。このデータ受信装置では、まず、劣化クロック波形を全波整流し、クロックの前半周期と後半周期の電圧情報の相殺を避けるとともに、負の半周期の情報を正に変換し利用して、判別の高効率化を図る。次いで、劣化クロック波形を差動の微分波形に整形させ、伝送損失の度合いを、信号が正である時間と負である時間の比で表す。さらに、差動の微分波形を比較器で電圧振幅値を差動波形に揃え、積分器で全周期時間に対して積分し、正電圧値と負電圧の時間差を差分電圧値として取り出す。
【００１６】
このような判別方法は、バイポーラ・プロセスにおいて、より高速で数Ｇｂｐｓのデータを高精度に判別することができる。しかしながら、ＣＭＯＳプロセスになると、上述した素子ミスマッチの問題点に加えて、デバイスの動作感度も比較的に劣るため、微分波形をうまく作り出せないという問題点がある。
【００１７】
本発明では、このようなＣＭＯＳプロセスの弱点を回避し、高速かつ高精度の波形判別方法を提供する。本発明の効果によって、ＣＭＯＳプロセスの長所である小型、低消費電力の特性を高速有線通信の分野でも十分に発揮できる。
【００１８】
【特許文献１】米国特許公開２００６／００４５１７６号公報
【特許文献２】米国特許公開２００５／０１９５８９４号公報
【特許文献３】特開２００５−８６３７９号公報
【特許文献４】特開２００８−１２４６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、差動導電体対を介して伝送されるリファレンス・クロック及びＮＲＺ信号を好適に受信することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
【００２０】
本発明のさらなる目的は、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
【００２１】
本発明のさらなる目的は、伝送路に含まれるリファレンス・クロックを用いて、高速なデータ信号が受けた伝送路の伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
【００２２】
本発明のさらなる目的は、伝送路に含まれるリファレンス・クロックを用いて、回路構成が簡易で低消費電力な仕組みにより受信データ信号における伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
【課題を解決するための手段】
【００２３】
本願は、上記課題を参酌してなされたものであり、請求項１に記載の発明は、差動伝送されたクロック信号を波形等化する波形等化装置であって、
受信したクロック信号をゲイン補償して波形等化する波形等化回路と、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と（但し、Ｍは正の整数）、  前記サンプリング及びホールド回路が前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記波形等化回路に負帰還する、
ことを特徴とする波形等化装置である。
【００２４】
また、本願の請求項２に記載の発明は、請求項１に記載の波形等化装置において、前記比較回路の入力段にオフセット・キャンセラ方式を用いるものである。
【００２５】
また、本願の請求項３に記載の発明は、請求項１に記載の波形等化装置において、直列接続された複数段の遅延素子からなる遅延回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の遅延素子の出力を第１のサンプリング・クロックとして取り出すとともに、最終段から所定段数の遅延素子の出力を第２のサンプリング・クロックとして取り出すように構成されている。
【００２６】
また、本願の請求項４に記載の発明は、請求項１に記載の波形等化装置において、前記サンプリング・クロック供給部は、直列接続された複数段の可変遅延素子からなる遅延回路と、前記複数段の可変遅延素子の各々に対し位相検出を利用した遅延制御を行なう遅延制御回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の可変遅延素子の出力を第１のサンプリング・クロックとして取り出すとともに、最終段から所定段数の可変遅延素子の出力を第２のサンプリング・クロックとして取り出すように構成されている。
【００２７】
また、本願の請求項５に記載の発明は、差動伝送されたクロック信号を波形等化する波形等化方法であって、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とする波形等化方法である。
【００２８】
また、本願の請求項６に記載の発明は、リファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信装置であって、
送信機側から前記差動伝送路に送信された各データ信号を終端するデータ終端回路と、
送信機側から前記差動伝送路に送信されたクロック信号を終端するクロック終端回路と、
前記データ終端回路で終端したデータ信号を波形等化するデータ波形等化回路と、
前記クロック終端回路で終端したクロック信号を波形等化するクロック波形等化回路と、
前記クロック波形等化回路で波形等化した再生クロック信号の波形等化の度合いを判別して、前記データ波形等化回路及びクロック波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と（但し、Ｍは正の整数）、
前記サンプリング及びホールド回路が前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記データ波形等化回路及びクロック波形等化回路に負帰還する、
ことを特徴とするデータ受信装置である。
【００２９】
また、本願の請求項７に記載の発明は、リファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信方法であって、
受信したデータ信号を波形等化するデータ波形等化ステップと、
受信したクロック信号を波形等化するクロック波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記データ波形等化ステップ及びクロック波形等化ステップに負帰還する、
ことを特徴とするデータ受信方法である。
【００３０】
また、本願の請求項８に記載の発明は、差動伝送されたクロック信号を波形等化するための処理をコンピューター上で実行するようにコンピューター可読形式で記述されたコンピューター・プログラムであって、前記コンピューターに対し、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、  前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を実行させ、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第Ｍ番目の周期で第１の電圧採取点を示す第１のサンプリング・クロック及び第（Ｍ＋１）番目の周期で第２の電圧採取点を示す第２のサンプリング・クロックで前記再生クロック信号の電圧を採取し（但し、Ｍは正の整数）、前記再生クロック信号の第Ｍ番目の周期の第１の電圧採取点で採取した第１の電圧と前記再生クロック信号の第（Ｍ＋１）番目の周期第２の電圧採取点で採取した第２の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とするコンピューター・プログラムである。
【００３１】
本願の請求項８に係るコンピューター・プログラムは、コンピューター上で所定の処理を実現するようにコンピューター可読形式で記述されたコンピューター・プログラムを定義したものである。換言すれば、本願の請求項８に係るコンピューター・プログラムをコンピューターにインストールすることによって、コンピューター上では協働的作用が発揮され、本願の請求項１に係る波形等化装置と同様の作用効果を得ることができる。
【発明の効果】
【００３２】
本発明によれば、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することができる。
【００３３】
また、本発明によれば、伝送路に含まれるリファレンス・クロックを用いて、高速なデータ信号が受けた伝送路の伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することができる。
【００３４】
本発明によれば、伝送路の伝送損失の判別は送られてきた高速データ信号から判別するのでは無く、リファレンス・クロックを使って損失判別を行なうので、より高速信号に対応し、ノイズに強く、安定且つ精度の高い判別が可能である。また、低い検出精度の故の送信器における送信制限をなくすことができるので、送信機の設計自由度の向上、伝送回路の高速化などに効果が挙げられる。
【００３５】
また、本発明によれば、ＣＭＯＳプロセスによって構成され、受信したリファレンス・クロックのエッジに対して電圧２箇所以上サンプリングし、これらのサンプリング電圧の大小を比較することにより、波形判別を高精度で行なうことができる、小型且つ低消費電力の波形等化装置、データ受信装置を提供することができる。
【００３６】
本願の請求項１、５、６、７、８に記載の発明によれば、波形等化度合いを判別する際に、比較対象となる２点の電圧情報が共通となる回路によってサンプリング、加工、比較、制御するように構成されるので、プロセス固有の素子ミスマッチの影響を最小限に抑えることができる、プロセス的に幅広く適用することができる。
【００３７】
また、本願の請求項２に記載の発明によれば、採取した２点サンプリング電圧の大小を比較するための比較回路に、オフセット・キャンセラ方式を用いた入力段を追加し、入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができる。この結果、素子ミスマッチが大きいプロセスでも、高精度の判別が可能となる。
【００３８】
また、本願の請求項３、４に記載の発明によれば、ＶＣＯやＰＬＬを用いることなく、２つの電圧採取点を再生クロック信号から生成することができる。
【００３９】
ここで、素子ミスマッチや動作条件により遅延回路の各遅延素子の遅延量は変化する。これに対し、本願の請求項４に記載の発明によれば、位相検出を利用した遅延制御を行なうことで再生クロック信号と遅延回路の出力を位相ロックするので、適切に遅延タイミングを選択することによって、広帯域にわたって安定なサンプリング動作を得ることが可能になる。
【００４０】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００４２】
図１には、本発明を適用することが可能な通信システムの構成例を模式的に示している。図示の通信システムは、送信機と受信機間は差動伝送路１０３を介して相互接続されている。送受信機の回路を、バイポーラ・プロセス又はＣＭＯＳプロセスのいずれかを用いて製作することができ、ＣＭＯＳプロセスであれば小型且つ低消費電力の回路を構成することができる（周知）。本実施形態では、少なくとも受信機側をＣＭＯＳプロセスで構成することを想定しており、素子ミスマッチの問題を考慮する必要があるが、この点の詳細については後述に譲る。
【００４３】
差動伝送路１０３は、リファレンス・クロックの１チャネルを含む２チャネル以上からなる高速ディジタル伝送路であり、その一例はＨＤＭＩなどにおいて採用されるＴＤＭＳに従った伝送路である。この種の差動伝送路１０３では、表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる減衰が単位伝送長当たりに発生する。
【００４４】
送信機は、高速ディジタル・データ発生回路１０１と、リファレンス・クロック発生回路１０２を備えている。
【００４５】
高速ディジタル信号発生回路１０１は、Ｎ対の差動の高速ＮＲＺデータ信号を発生し、差動伝送路１０３を介して受信機へ送信する。
【００４６】
リファレンス・クロック発生回路１０２は、１対の差動のクロック信号を発生し、差動伝送路１０３の別のチャネルを通して受信機へ送信する。リファレンス・クロック発生回路１０２から発生するクロック信号は周期的なパルスであって、その周波数は、高速ディジタル・データ発生回路１０１から発生するデータ信号のビットレートより低い。具体的には、クロックの一周期が、１０倍のビット時間に相当する。
【００４７】
差動伝送路１０３は、Ｎ対のデータ用差動伝送路と、１対のクロック用差動伝送路を含み、一定の減衰量を限界長とする任意な線路長Ｌを有して、単位長当たりの減衰量や遅延量が一定である（図２を参照のこと）。差動伝送路１０３に含む２つ以上のチャンネルは、長さや、太さ、材質、ペア間距離、シールド、終端など物理的な構造において差異が無いことが理想である。したがって、信号が差動伝送路１０３の各チャンネルで受ける伝送損失、抵抗損失は同程度であると見なされ、差動伝送路１０３から受信機に到着した各チャンネルの信号は同程度の劣化を受ける。すなわち、クロック信号伝送用のチャネルとＮＲＺデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つと理解されたい。
【００４８】
伝送損失は一般的に、同一材質において伝送路の長さ及び信号周波数のＮ乗に比例して増加する。伝送損失の大小度合いを伝送路の長さで表すことができる。図３Ａ〜図３Ｃには、差動伝送路１０３の伝送路の長さに応じてクロック信号の波形が劣化していく様子を示している。これと同等の劣化が、平行に走るデータ・チャネルでも発生することを理解されたい。また、図４には、信号周波数に比例した伝送路の減衰量（損失度合い）のイメージを示している。
【００４９】
受信機は、データ・チャネル用の終端回路１０４Ａ及びクロック・チャネル用の終端回路１０４Ｂと、データ・チャネル用の波形等化回路１０５Ａ及びクロック・チャネル用の波形等化回路１０５Ｂと、波形等化度合いの判別及び負帰還回路１０６と、データ・チャネル用の出力回路１０７Ａ及びクロック・チャネル用の出力回路１０７Ｂを備えている。
【００５０】
受信機は、例えばＨＤＭＩケーブルを介してディジタルＡＶ信号を受信するＴＶモニタなどのＨＤＭＩ対応ＡＶ機器や、ＨＤＭＩ信号を中継する中継器として構成される。例えば、受信機が中継器となる場合、データ・チャネル用の出力回路１０７Ａ及びクロック・チャネル用の出力回路１０７Ｂは、後段の受信機にとって、高速ディジタル・データ発生回路１０１とリファレンス・クロック発生回路１０２にそれぞれ相当する。
【００５１】
各終端回路１０４Ａ及び１０４Ｂは、それぞれ電源電圧に対して５０Ω（差動１００Ω）で終端する。ここで、差動伝送路１０３の特性インピーダンス５０Ω(差動１００Ω)との整合性が良く、終端回路での反射成分が無いことが理想である。したがって、反射成分による影響が無ければ、終端回路１０４Ａ及び１０４Ｂで受信した信号は、送信側の信号に比べ、差動伝送路１０３の減衰量（すなわち、伝搬損失の度合い）に比例した波形の劣化のみが存在する。
【００５２】
また、各波形等化回路１０５Ａ及び１０５Ｂは、各終端回路１０４Ａ及び１０４Ｂでそれぞれ受信した劣化信号を元の信号(送信側の信号)に復元するためのフィルタ回路である。各波形等化回路１０５Ａ及び１０５Ｂの機能は、差動伝送路１０３の減衰量を補償し、広い周波数帯域に渡って、伝送路とフィルタの総合利得を一定値にするものである。したがって、各波形等化回路１０５Ａ及び１０５Ｂの周波数特性は、差動伝送路１０３の減衰特性と逆の利得特性でなければいけない。そのため、各波形等化回路１０５Ａ及び１０５Ｂは、必然的に、ハイパス・フィルタと同様の構成となる。
【００５３】
一般的に、波形等化回路用の利得可変型ハイパス・フィルタは、その利得制御仕方によって、大まかに高域利得可変型フィルタと低域利得可変型フィルタの２種類、あるいはこの２種類の混合型フィルタに大別される。本実施形態では、いずれのタイプを適用しても、同様の効果を得ることができる。
【００５４】
図５には、高域利得可変型フィルタで構成された波形等化回路１０５の構成例を示している。図示の波形等化回路１０５は、ＣＭＯＳプロセスによって構成され、データ信号並びにクロック信号にいずれにも適用できるものとする。また、図６には、高周波数帯域が劣化減衰した劣化信号に対して、波形等化度合いの判別及び負帰還回路１０６から出力される制御電圧ＶＬにより特性制御される高周波利得型フィルタを適用して周波数等化を行なう動作原理を示している。この場合の波形等化回路１０５は、制御電圧ＶＬ１〜ＶＬ２に従って高域利得可変できる動作をするように構成されており、差動伝送路１０３の伝送損失と相殺あるいは緩和する適切な制御電圧ＶＬを波形等化度合いの判別及び負帰還回路１０６から供給する（負帰還される）ことにより、受信した劣化信号の再生整形することができる。この場合、ＶＬはＶＬ１とＶＬ２の差動電圧に相当する。
【００５５】
一方、図７には、低域減衰可変型フィルタで構成された波形等化回路１０５の構成例を示している。図示の波形等化回路１０５は、ＣＭＯＳプロセスによって構成され、データ信号並びにクロック信号にいずれにも適用できるものとする（同上）。また、図８には、高周波数帯域が劣化減衰した劣化信号に対して、判別回路１０６から出力される制御電圧ＶＬにより特性制御される低周波減衰型フィルタを適用して周波数等化を行なう動作原理を示している。この場合の波形等化回路１０５は、制御電圧ＶＬに従って低域利得可変できる動作をするように構成されており、差動伝送路１０３の伝送損失と相殺あるいは緩和する適切な制御電圧ＶＬを判別回路１０６から供給することにより、受信した劣化信号の再生整形することができる。この場合、ＶＬはＶＬ１とＶＬ２の差動電圧に相当する。
【００５６】
再び図１に戻って説明する。波形等化度合いの判別及び負帰還回路１０６は、波形等化回路１０５Ｂによって波形等化を施した後の再生クロック信号の波形等化の度合いを自動で判別して、各波形等化回路１０５Ａ及び１０５Ｂに帰還する。波形等化度合いの判別及び負帰還回路１０６は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：自動利得制御）回路を応用して構成される。
【００５７】
ここで、差動伝送路１０３上の伝送損失は一般的に、同一材質において伝送路の長さＬ及び信号周波数のＮ乗に比例して増加する。すなわち、差動伝送路１０３から受信機に到着した各チャンネルの信号は同程度の劣化を受け、クロック信号伝送用のチャネルはＮＲＺデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つ。このことから、波形等化度合いの判別及び負帰回路１０６は、リファレンス・クロックの波形劣化の判別結果に基づいて、ＮＲＺデータ信号伝送用のチャネルにおける高周波減衰特性を推定して、高域ゲイン補償フィルタの特性制御を行なうことができる訳である。
【００５８】
なお、クロック・チャネルからデータ・チャネルの高周波減衰特性を推定する際、同じ振幅で送信されないと推定に余計な誤差を生じる。本実施形態のようにリファレンス・クロックのエッジ形状を基にデータ・チャネルの高周波減衰特性を推定する方法では、原理的には振幅差による影響は無いが、振幅差が大きく存在すると、回路のダイナミックレンジ制限に引っ掛かって、動作の線形性を損なう可能性は考えられる。ＴＤＭＳ規定では、リファレンス・クロックはＮＲＺデータと同じ振幅で送信されることが定められており、高速ディジタル・データ発生回路１０１が発生するデータ信号の振幅と同じ振幅のクロック信号を発生するから、問題ないと思料される。
【００５９】
波形等化度合いの判別及び負帰還回路１０６の動作原理について、図９を参照しながら説明する。
【００６０】
受信したクロック信号に対して過不足のないゲイン補償（すなわち、適切な波形等化）が施された場合には、差動電圧がほぼ一定となる期間が表れる。これに対し、受信したクロック信号に対するゲイン補償に過不足があると（すなわち、適切な波形等化が行なわれないと）、差動電圧が一定になる期間がなくなる。ゲイン補償（波形等化）が過剰となるＯｖｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態では立ち上がり時の方が立下り時よりも電圧が高くなる右肩下がりの波形となり、ゲイン補償（波形等化）が不足するＵｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態では電圧レベルが低くなり且つ立ち上がり時の電圧が低い右肩上がりの波形となる。
【００６１】
そこで、波形等化した後の再生クロック信号に対し、遷移時間を避けて１（ハイ・レベル）となる時間帯において、前後２回の電圧レベルのサンプリングを行ない、電圧の差を基に波形等化の度合いを判別することができる。そして、判別された波形等化の度合いを逆相電圧で各波形等化回路１０５Ａ及び１０５Ｂに帰還することで、受信データ信号及びクロック信号に対するゲイン補償を適正にすることができる。
【００６２】
図９左には、Ｏｖｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号をハイレベルとなる期間内のサンプリング・クロック１及びサンプリング・クロック２がそれぞれ示す２つの電圧採取点で、電圧レベルＶ１、Ｖ２をそれぞれサンプリングする。そして、Ｖ１＞Ｖ２となることから、波形等化の際のゲイン補償が過剰であることを判別し、この判別結果を逆相電圧で帰還する。
【００６３】
また、図９右には、Ｕｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号をハイレベルとなる期間内のサンプリング・クロック１及びサンプリング・クロック２の２点で、電圧レベルＶ１、Ｖ２をそれぞれサンプリングする。そして、Ｖ１＜Ｖ２となることから、波形等化の際のゲイン補償が不足していることを判別し、この判別結果を逆相電圧で帰還する。
【００６４】
図１０には、図９に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路１０６の構成例を示している。
【００６５】
差動伝送路１０３から受信したクロック信号を増幅器１００１にて増幅し、高域強調フィルタ１００２にて高周波成分を強調する。高域成分が強調された基準クロックは、ゲイン可変増幅器１００３にて利得調整され、加算器１００４によって受信クロック信号と重み付け加算される。
【００６６】
２つのサンプリング及びホールド回路（Ｓ／Ｈ）１００５、１００６は、遷移時間を避けて１（ハイ・レベル）となる時間帯内のサンプリング・クロック１及びサンプリング・クロック２の各点で、重み付け加算した後のクロック信号の電圧レベルを保持する。
【００６７】
なお、サンプリング・クロック１及びサンプリング・クロック２を供給するサンプリング・クロック供給部（図示しない）は、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ：電圧制御発振器）及びＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ：位相ロック・ループ）を用いた回路構成によって生成することができるが、本明細書では詳細な説明を省略する。
【００６８】
そして、ラッチ型比較回路１００７は、各サンプリング及びホールド回路（Ｓ／Ｈ）１００５、１００６で保持する電圧の差をとって、波形等化の度合いとして出力する。比較回路１００７の出力は、ループ・フィルタ１００８を通過してフィードバックの結果で定まる重みの制御量として、波形等化回路１０５に与えられる。
【００６９】
図１０に示す波形等化度合いの判別及び負帰還回路１０６は、ＡＧＣ回路を応用したものであり、クロックの受信端信号に伝送で減衰した高周波成分を強調した信号を重み付け加算し、その結果が伝送路減衰を受ける前の本来の振幅になるように重みを負帰還制御している。したがって、この重みの制御量は、クロック信号を伝送した差動伝送路１０３の高周波減衰特性を推定した結果になる。
【００７０】
波形等化回路１０５は、差動伝送路１０３から入力したＮＲＺデータ信号を増幅器１００９にて増幅し、高域強調フィルタ１０１０にて高周波成分を強調する。ＮＲＺデータを伝送する差動伝送路１０３の高周波減衰特性は、クロックの特性に近いため、前述のフィードバックループの中に用いたのと同様の高周波強調フィルタ１０１０と重み付け用の加算器１０１１とをＮＲＺ受信側にも設け、高域が強調された信号に対してゲイン可変増幅器１０１２にフィードバックの結果で定まる重みの制御量を与えて利得調整すれば、加算器１０１１の出力は、差動伝送路１０３による高周波減衰が補償された波形等化信号になる。
【００７１】
クロック・エッジ信号の２点で採取した電圧差に基づいて波形等化を行なう仕組みについては、例えば本出願人に既に譲渡されている特開２００５−８６３７９号公報（段落００６８〜００７１、図１３〜１５）に開示されている。
【００７２】
ところが、図１０に示すように、クロック・エッジ信号の２点電圧を採取するために、サンプリング点毎にサンプリング及びホールド回路をそれぞれ１系統ずつ配設するという回路は、とりわけＣＭＯＳプロセスで構成した場合には、数ｍＶ程度の精度が要求されるのに対し、素子ミスマッチに起因して十数ｍＶ〜数十ｍＶの電圧精度が限界である。
【００７３】
そこで、本発明者らは、波形等化度合いの判別及び負帰還回路１０６において、クロック・エッジ信号の２点電圧を採取するためのサンプリング及びホールド回路を共通で１系統に統合することをさらに提案する。これは、サンプリング及びホールド回路を１系統に統合した場合には、その系統から発生した素子ミスマッチが存在しても、同一系統を用いる比較対象同士が打ち消し合うため、素子ミスマッチの影響が抑えられるメリットがあるからである。
【００７４】
また、本発明者らは、波形等化度合いの判別及び負帰還回路１０６において、採取した２点サンプリング電圧の大小を比較するための比較回路に、オフセット・キャンセラ方式を用いた入力段を追加することを提案する。入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができるので、素子ミスマッチが大きいプロセスであっても、高精度の判別が可能となる。また、オフセット・キャンセラ方式とは限らずに、素子ミスマッチに影響されない比較回路であれば適用可能である。
【００７５】
クロック・エッジ信号の２点電圧を採取するためのサンプリング及びホールド回路を共通で１系統に統合した場合における波形等化度合いの判別及び負帰還回路１０６の動作原理について、図１１を参照しながら説明する。
【００７６】
ゲイン補償が過剰となるＯｖｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態では立ち上がり時の方が立下り時よりも電圧が高くなる右肩下がりの波形となり、ゲイン補償が不足するＵｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態では電圧レベルが低くなり且つ立ち上がり時の電圧が低い右肩上がりの波形となる（同上）。
【００７７】
波形等化した後の再生クロック信号に対し、遷移時間を避けて１（ハイ・レベル）となる時間帯において２点のサンプリングを行なうことは、図９に示した動作例と同様である。但し、図９及び図１０では、２系統のサンプリング及びホールド回路１００５、１００６を用いて、再生クロック信号の１周期内の前後２つのサンプリング点でサンプリングを行なうのに対し、図１１に示す例では１系統のサンプリング及びホールド回路を用いて、奇数番目の周期と偶数番目の周期の２回に分けて前後２つのサンプリング点でサンプリングを行なうようにしている。後者の場合であっても、前後２つのサンプリング点でサンプリングした電圧の差を基に波形等化の度合いを、同様に判別することができる。そして、判別された波形等化の度合いを逆相電圧で各波形等化回路１０５Ａ及び１０５Ｂに帰還することで、受信データ信号及びクロック信号に対するゲイン補償を適正にすることができる。
【００７８】
図１１左には、Ｏｖｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号の奇数番目（ｏｄｄ）の周期ではサンプリング・クロック１で電圧Ｖ１をサンプリングし、偶数番目（ｅｖｅｎ）の周期ではサンプリング・クロック２で電圧Ｖ２をサンプリングする。そして、Ｖ１＞Ｖ２となることから、波形等化の際のゲイン補償が過剰であることを判別し、この判別結果を逆相電圧で帰還する。
【００７９】
また、図１１右には、Ｕｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号の奇数番目の周期ではサンプリング・クロック１で電圧Ｖ１をサンプリングし、偶数番目の周期ではサンプリング・クロック２で電圧Ｖ２をサンプリングする。そして、Ｖ１＞Ｖ２となることから、波形等化の際のゲイン補償が不足していることを判別し、この判別結果を逆相電圧で帰還する。
【００８０】
図１２には、図１１に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路１０６の構成例を示している。
【００８１】
差動伝送路１０３から受信したクロック信号を増幅器１２０１にて増幅し、利得可変フィルタ１２０２にて高周波成分を強調する。高域成分が強調された基準クロックは、ゲイン可変増幅器１２０３にて利得調整され、加算器１２０４によって受信クロック信号と重み付け加算される（同上）。
【００８２】
再生クロック信号の各周期において、図示しないＶＣＯ並びにＰＬＬによって生成されたサンプリング・クロック１及びサンプリング・クロック２がセレクタ１２０５に入力される。セレクタ１２０５は、再生クロック信号の奇数番目の周期ではサンプリング・クロック１を出力し、偶数番目の周期ではサンプリング・クロック２を出力する。したがって、単一のサンプリング及びホールド回路（Ｓ／Ｈ）１２０６は、再生クロック信号の奇数番目の周期ではサンプリング・クロック１で電圧Ｖ１をサンプリングし、偶数番目の周期ではサンプリング・クロック２で電圧Ｖ２をサンプリングする。
【００８３】
ラッチ型比較回路１２０７は、サンプリング及びホールド回路（Ｓ／Ｈ）１２０６が再生クロック信号の奇数番目の周期及び偶数番目の周期でそれぞれ採取した電圧Ｖ１とＶ２の差をとって、波形等化の度合いとして出力する。比較回路１２０７の出力は、ループ・フィルタ１２０８を通過してフィードバックの結果で定まる重みの制御量として、波形等化回路１０５に与えられる。
【００８４】
波形等化回路１０５は、差動伝送路１０３から入力したＮＲＺデータ信号を増幅器１２０９にて増幅し、高域強調フィルタ１２１０にて高周波成分を強調する。ＮＲＺデータを伝送する差動伝送路１０３の高周波減衰特性は、クロックの特性に近いため、前述のフィードバックループの中に用いたのと同様の利得可変フィルタ１２１０と重み付け用の加算器１２１１とをＮＲＺ受信側にも設け、高域が強調された信号に対してゲイン可変増幅器１２１２にフィードバックの結果で定まる重みの制御量を与えて利得調整すれば、加算器１２１１の出力は、差動伝送路１０３による高周波減衰が補償された波形等化信号になる。
【００８５】
図１３には、ＣＭＯＳプロセスで構成されるサンプリング及びホールド回路（Ｓ／Ｈ）１２０６の一例を示している。ＨＯＬＤとＴＲＡＣＫのタイミングは、サンプリング・クロック１とサンプリング。クロック２をセレクタ（ＭＵＸ）によって合成されたものである。Ｇ１とＧ２は、Ｖ１とＶ２のＤＣ成分を引き出して、後段の比較回路に渡す役目である。そのため、Ｇ１とＧ２のオンになる時間がＶＧのホールド時間より長くならない
【００８６】
図１４には、図１２に示した波形等化度合いの判別及び負帰還回路１０６の動作イメージを示している。
【００８７】
図中の（Ａ）は、前段の波形等化回路１０５Ｂから入力される再生クロック信号の波形である。図示の例では、Ｕｎｄｅｒ  Ｅｑｕａｌｉｚｉｎｇの状態の再生クロック信号である。
【００８８】
図中の（Ｂ）、（Ｃ）は、図示しないＶＣＯ並びにＰＬＬによって生成されたサンプリング・クロック１及びサンプリング・クロック２の波形をそれぞれ示している。
【００８９】
図中の（Ｄ）は、セレクタ１２０５がこれらの２つの波形（Ｂ）、（Ｃ）を再生クロック信号の奇数番目の周期と偶数番目の周期で交互に選択する様子を示している。また、図中の（Ｅ）は、セレクタ１２０５がサンプリング及びホールド回路（Ｓ／Ｈ）１２０６に供給するホールド／トラック信号の波形を示している。図示の信号波形の立ち上がりが交互に、再生クロック信号の奇数番目の周期におけるサンプリング・クロック１と、偶数番目の周期におけるサンプリング・クロック２となる。
サンプリング及びホールド回路（Ｓ／Ｈ）１２０６は、サンプリング・クロック１のタイミングで高周波減衰を補償された再生クロック信号ＶＧのエッジ部分の電圧Ｖ１を採取するとともに、サンプリング・クロック２のタイミングでエッジのより奥側の電圧Ｖ２を採取する。図中の（Ｆ）には、サンプリング・クロック１のタイミングで電圧Ｖ１を採取するとともに、サンプリング・クロック２のタイミングで電圧Ｖ２を採取する様子を示している。また、図中の（Ｇ）、（Ｈ）は、サンプリング及びホールド回路（Ｓ／Ｈ）１２０６に入力されるサンプリング・クロック１並びにサンプリング・クロック２の波形Ｇ１、Ｇ２をそれぞれ示している。
【００９０】
ラッチ型比較回路１２０７は、Ｖ１とＶ２を後段の比較回路で大小比較する。ここで、Ｖ１＞Ｖ２であれば、リファレンス・クロック波形の等化度合いが過度（Ｏｖｅｒ  Ｅｑｕａｌｉｚａｔｉｏｎ)であるから、後段のループ・フィルタ１２０７によって波形等化回路１０５に対する制御電圧の負帰還を行ない、高周波のゲインを下げるようにする。
【００９１】
また、Ｖ１＜Ｖ２であれば、リファレンス・クロック波形の等化度合いが不足（Ｕｎｄｅｒ  Ｅｑｕａｌｉｚａｔｉｏｎ）であるから、後段のループ・フィルタ１２０７によって波形等化回路１０５に対する制御電圧の負帰還を行ない、高周波のゲインを上げるようにする。図１４はＵｎｄｅｒ  Ｅｑｕａｌｉｚａｔｉｏｎの状態に相当する。
【００９２】
また、Ｖ１＝Ｖ２であれば、リファレンス・クロック波形の等化度合いが適度（Ｏｐｔｉｍｕｍ  Ｅｑｕａｌｉｚａｔｉｏｎ）であれば、制御電圧をそのまま維持する。安定なループ回路であれば、定常状態において、Ｏｐｔｉｍｕｍ  Ｅｑｕａｌｉｚａｔｉｏｎの状態に落ち着くことになり、受信したリファレンス・クロック劣化波形が整形再生される。この過程において、制御電圧が同時にデータ・チャンネルにも供給され、リファレンス・クロックと同様な高周波減衰を受けたと推定されたデータ信号もクロックと同様に整形再生される。
【００９３】
図１５には、オフセット・キャンセラ方式を利用したラッチ型比較回路１２０７の構成例を示している。また、図１６には、図１５に示したオフセット・キャンセラ方式を利用したラッチ型比較回路１２０７の動作タイミング・チャートを示している。上述したように、入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができるので、素子ミスマッチが大きいプロセスであっても、高精度の判別が可能となる。
【００９４】
ＳＷ１及びＳＷ２がオン、ＳＷ３がオフとなる期間では、下式（１）が成り立つことは明らかである。
【００９５】
【数１】
2010135957.tif 000003
【００９６】
したがって、下式（２）が導き出される。
【００９７】
【数２】
2010135957.tif 000004
【００９８】
ここで、Ａvを非常に大きい値に設定すると、下式（３）のように、アンプの出力電圧Ｖoutはアンプのオフセット電圧Ｖosとほぼ等しくなる。したがって、ＳＷ３がオフとなる期間では、ラッチ型比較回路１２０７の前段のアンプへの入力電圧Ｖinと出力電圧Ｖout、及びアンプのオフセット電圧Ｖosが等しくなる。
【００９９】
【数３】
2010135957.tif 000005
【０１００】
また、ＳＷ１及びＳＷ２がオフ、ＳＷ３がオンとなる期間は、サンプリング・クロック１で採取した電圧Ｖ１と、サンプリング・クロック２で採取した電圧２の比較を行なう比較期間である。Ｖ１とＶ２の電圧差はせいぜい２〜３ｍＶである。他方、ラッチ型比較回路１２０７は１０ｍＶ以上でないと比較することはできない。図示のオフセット・キャンセラ方式を利用すると、Ｖ１とＶ２の電圧差が約２０ｍＶ程度に増幅され、ラッチ型比較回路１２０７の出力は数百ｍＶ程度となる。
【０１０１】
波形等化回路１０５（ハイパス・フィルタ）を正しいゲインで動作させるには、１系統のサンプリング及びホールド回路（Ｓ／Ｈ）１２０６で得られた偶数番目と奇数番目で異なる位相でサンプリングされた２つの電圧値を可能な限り小さなオフセットで相対的高低判別すればよい。言い換えれば、図１５に示したＳＣ式のオフセット・キャンセル型比較回路に限定されることなく、さまざまな型の低入力オフセット比較回路を適用することが可能である。
【０１０２】
図１７には、比較回路の他の構成例を示している。図示の例では、再生クロック信号を利用して奇数番目の周期でサンプリング・クロック１（ＳＣＫ１）を生成するとともに偶数番目の周期でサンプリング・クロック２（ＳＣＫ２）を生成するようになっている。また、図１８には、図１７に示した回路構成において、各サンプリング・クロックの生成及び再生クロック信号のサンプリングを行なう動作タイミング・チャートを示している。
【０１０３】
図１７に示す回路では、図１８（Ａ）に示す再生クロック信号が８個の可変遅延素子ｄ１〜ｄ８からなる遅延回路に入力され、遅延時間ＤＴ０、ＤＴを持たせた波形から、図１８（Ｂ）に示すサンプリング・クロックＳＣＫ１と図１８（Ｃ）に示すサンプリング・クロックＳＣＫ２が作られる。
【０１０４】
図１８（Ｄ）は、セレクタＭＵＸがこれらの２つの波形（Ｂ）、（Ｃ）を再生クロック信号の奇数番目の周期と偶数番目の周期で交互に選択する様子を示している。また、図１８（Ｅ）は、セレクタＭＵＸがホールド／トラック信号の波形を示している。図示の信号波形の立ち上がりが交互に、再生クロック信号の奇数番目の周期におけるサンプリング・クロック１と、偶数番目の周期におけるサンプリング・クロック２となる。
サンプリング及びホールド回路（Ｓ／Ｈは、サンプリング・クロック１のタイミングで高周波減衰を補償された再生クロック信号ＶＧのエッジ部分の電圧Ｖ１を採取するとともに、サンプリング・クロック２のタイミングでエッジのより奥側の電圧Ｖ２を採取する。図１８（Ｆ）には、サンプリング・クロック１のタイミングで電圧Ｖ１を採取するとともに、サンプリング・クロック２のタイミングで電圧Ｖ２を採取する様子を示している。また、図１８（Ｇ）、（Ｈ）は、サンプリング及びホールド回路（Ｓ／Ｈ）に入力されるサンプリング・クロック１並びにサンプリング・クロック２の波形Ｇ１、Ｇ２をそれぞれ示している。
【０１０５】
なお、この方法ではＤＴＧをＤＴの遅延範囲内に設け、ＤＴＧ＜ＤＴの条件に満足すれば、Ｇ１とＧ２の開閉パルスも同時に生成可能なので、回路ばらつきなどによるタイミングずれが最小限に抑えられる効果がある。
【０１０６】
例えば、２．５ＧｂｐｓのＴＭＤＳ方式のＮＲＺデータ信号を伝送する場合には、ビット時間が４００ｐｓ、半周期リファレンス・クロック時間が２０００ｐｓになる。再生クロック信号のエッジ付近の最初のサンプリングを例えば再生クロックの立ち上がりより４００ｐｓ遅れの時点（ＤＴ０）より採取し、エッジのオーバーシュート（あるいは、アンダーシュート）での電圧情報を取り入れる。また、比較対象となる２点目のサンプリングを、エッジのオーバーシュート（あるいは、アンダーシュート）が収まるところで採取した方が、比較感度が高められるので、さらに１２００ｐｓ遅れの時点（ＤＴ）より採取するとする。この場合、固定遅延量を持った遅延回路(ｄ１〜ｄ８)にそれぞれ、２００ｐｓの遅延を持たせば良い。
【０１０７】
伝送レートが例えば、１０分の１の２５０Ｍｂｐsに遅くなっても、エッジ近辺の電圧情報が持つ時定数はさほど変化しないと考えられる。このため、そのままの遅延量で対応できる。したがって、広帯域に渡って波形の等化度合いの判別、制御電圧の負帰還によるフィルタ利得最適化制御などの動作を確保することができる。
【０１０８】
図１７及び図１８に示した実施形態では、遅延素子毎のばらつきや動作条件によっては、ある精度以内の安定な遅延制御が確保できないことがある。特に高速伝送の際に、再生クロック信号のパルス幅が狭くなり、２０〜３０％超えの遅延制御精度では、パルスの外を観測してしまい、波形と反した判別になってしまう可能性も無くはない。図１９には、図１７に示した比較回路にＰＤ（Ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ：位相検出器）を利用した遅延制御によって精度高めた回路構成例を示している。ＰＤによって、再生クロック信号と遅延回路の出力が位相ロックされる。動作条件により、各遅延回路の遅延量が変化するが、適切に遅延タイミングを選択すれば、広帯域にわたって安定したサンプリング動作を得ることが可能である。
【産業上の利用可能性】
【０１０９】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１１０】
本明細書では、ＨＤＭＩインターフェースに適用した実施形態を中心に説明してきたが、本発明の要旨はこれに限定されるものではない。高速のディジタル・データをＴＭＤＳやＬＶＤＳといった差動伝送路を通して長距離伝送するその他の場合や、リファレンス・クロックを含んだシリアル通信のさまざまな受信系においてケーブル等化を行なう際に、同様に本発明を適用することができる。
【０１１１】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１１２】
【図１】図１は、本発明を適用することが可能な通信システムの構成例を模式的に示した図である。
【図２】図２は、差動伝送路１０３の構成を示した図である。
【図３Ａ】図３Ａは、差動伝送路１０３の伝送路の長さに応じてリファレンス・クロックの波形が劣化していく様子を示した図である。
【図３Ｂ】図３Ｂは、差動伝送路１０３の伝送路の長さに応じてリファレンス・クロックの波形が劣化していく様子を示した図である。
【図３Ｃ】図３Ｃは、差動伝送路１０３の伝送路の長さに応じてリファレンス・クロックの波形が劣化していく様子を示した図である。
【図４】図４は、信号周波数に比例した伝送路の減衰量（損失度合い）のイメージを示した図である。
【図５】図５は、高域利得可変型フィルタで構成された波形等化回路１０５の構成例を示した図である。
【図６】図６は、高周波数帯域が劣化減衰した劣化信号に対して、波形等化度合いの判別及び負帰還回路１０６から出力される制御電圧ＶＬにより特性制御される高周波利得型フィルタを適用して周波数等化を行なう動作原理を示した図である。
【図７】図７は、低域減衰可変型フィルタで構成された波形等化回路１０５の構成例を示した図である。
【図８】図８は、高周波数帯域が劣化減衰した劣化信号に対して、判別回路１０６から出力される制御電圧ＶＬにより特性制御される低周波減衰型フィルタを適用して周波数等化を行なう動作原理を示した図である。
【図９】図９は、波形等化度合いの判別及び負帰還回路１０６の動作原理を説明するための図である。
【図１０】図１０は、図９に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路１０６の構成例を示した図である。
【図１１】図１１は、クロック・エッジ信号の２点電圧を採取するためのサンプリング及びホールド回路を共通で１系統に統合した場合における波形等化度合いの判別及び負帰還回路１０６の動作原理を説明するための図である。
【図１２】図１２は、図１１に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路１０６の構成例を示した図である。
【図１３】図１３は、ＣＭＯＳプロセスで構成されるサンプリング及びホールド回路（Ｓ／Ｈ）１２０６の一例を示した図である。
【図１４】図１４は、図１２に示した波形等化度合いの判別及び負帰還回路１０６の動作イメージを示した図である。
【図１５】図１５は、オフセット・キャンセラ方式を利用したラッチ型比較回路１２０７の構成例を示した図である。
【図１６】図１６は、１５に示したオフセット・キャンセラ方式を利用したラッチ型比較回路１２０７の動作タイミング・チャートを示した図である。
【図１７】図１７は、比較回路の他の構成例を示した図である。
【図１８】図１８は、図１７に示した回路構成において、各サンプリング・クロックの生成及び再生クロック信号のサンプリングを行なう動作タイミング・チャートを示した図である。
【図１９】図１９は、図１７に示した比較回路にＰＤ（Ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ：位相検出器）を利用した遅延制御によって精度高めた回路構成例を示した図である。
【符号の説明】
【０１１３】
１０１…高速ディジタル・データ発生回路
１０２…リファレンス・クロック発生回路
１０３…差動伝送路
１０４Ａ…データ・チャネル用の終端回路
１０４Ｂ…クロック・チャネル用の終端回路
１０５Ａ…データ・チャネル用の波形等化回路
１０５Ｂ…クロック・チャネル用の波形等化回路
１０６…波形等化度合いの判別及び負帰還回路
１０７Ａ…データ・チャネル用の出力回路
１０７Ｂ…クロック・チャネル用の出力回路
１００１…増幅器
１００２…高域強調フィルタ
１００３…ゲイン可変増幅器
１００４…加算器
１００５、１００６…サンプリング及びホールド回路（Ｓ／Ｈ）
１００７…ラッチ型比較回路
１００８…ループ・フィルタ
１００９…増幅器
１０１０…高域強調フィルタ
１０１１…加算器
１０１２…ゲイン可変増幅器
１２０１…増幅器
１２０２…利得可変フィルタ
１２０３…ゲイン可変増幅器
１２０４…加算器
１２０５…セレクタ
１２０６…サンプリング及びホールド回路（Ｓ／Ｈ）
１２０７…ラッチ型比較回路
１２０８…ループ・フィルタ
１２０９…増幅器
１２１０…利得可変フィルタ
１２１１…加算器
１２１２…ゲイン可変増幅器
【図４】
2010135957.tif 000006
【図５】
2010135957.tif 000007
【図６】
2010135957.tif 000008
【図７】
2010135957.tif 000009
【図８】
2010135957.tif 000010
【図１０】
2010135957.tif 000011
【図１２】
2010135957.tif 000012
【図１３】
2010135957.tif 000013
【図１５】
2010135957.tif 000014
【図１６】
2010135957.tif 000015
【図１７】
2010135957.tif 000016
【図１９】
2010135957.tif 000017
【図１】
2010135957.tif 000018
【図２】
2010135957.tif 000019
【図３Ａ】
2010135957.tif 000020
【図３Ｂ】
2010135957.tif 000021
【図３Ｃ】
2010135957.tif 000022
【図９】
2010135957.tif 000023
【図１１】
2010135957.tif 000024
【図１４】
2010135957.tif 000025
【図１８】
2010135957.tif 000026