【手続補正書】
【提出日】平成16年2月23日(2004.2.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線対と、それらの交差位置に配置されるメモリセルとを有するメモリデバイスにおいて、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、
更に、前記第１及び第２のビット線トランスファを導通する第１及び第２のトランスファ制御信号を生成する第１及び第２のトランスファ制御回路を有し、前記第１及び第２のトランスファ制御信号に応答して、前記第２及び第１のビット線ショート回路が動作することを特徴とするメモリデバイス。
【請求項２】
請求項１において、
更に、前記第１及び第２のビット線対により共用され、前記ビット線対の信号をデータバス線対に供給するコラムゲートを有することを特徴とするメモリデバイス。
【請求項３】
請求項１または２において、  前記センスアンプを駆動するセンスアンプドライバが、複数のセンスアンプに共通に設けられたことを特徴とするメモリデバイス。
【請求項４】
請求項１または２において、
更に、前記第１及び第２のビット線ショート回路をそれぞれ制御する第１及び第２のショート制御信号に従って、前記ビット線クランパを制御するクランパ制御信号が生成されることを特徴とするメモリデバイス。
【請求項５】
請求項１において、
更に、第１の内部電源を有し、
前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記クランパ用トランジスタを駆動するクランパ制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とするメモリデバイス。
【請求項６】
請求項１において、
更に、第１の内部電源を有し、
前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、前記ビット線ショート回路が、前記ビット線対間に設けられたショート用トランジスタで構成され、当該トランジスタを駆動するショート制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とするメモリデバイス。
【請求項７】
コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
ワード方向に分割して設けられ、複数のメモリセルと、複数のワード線と、複数のビット線対とをそれぞれ有する複数のサブセルマトリクスを有し、
前記サブセルマトリクスは、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有することを特徴とするメモリデバイス。
【請求項８】
請求項７において、
更に、前記第１及び第２のビット線対により共用され、前記ビット線対の信号をデータバス線対に供給するコラムゲートを有することを特徴とするメモリデバイス。
【請求項９】
請求項７または８において、
前記ビット線トランスファゲートを制御するトランスファ制御信号が、第１の電圧に駆動され、
前記ビット線クランパを制御するクランパ制御信号が、前記第１の電圧よりも低く駆動されることを特徴とするメモリデバイス。
【請求項１０】
請求項７または８において、
前記ビット線トランスファゲートを制御するトランスファ制御信号が、第１の電圧に駆動され、
前記ビット線ショート回路を制御するショート制御信号が、前記第１の電圧よりも低く駆動されることを特徴とするメモリデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、複数のワード線と複数のビット線対と、それらの交差位置に配置されるメモリセルとを有するメモリデバイスにおいて、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、
更に、前記第１及び第２のビット線トランスファを導通する第１及び第２のトランスファ制御信号を生成する第１及び第２のトランスファ制御回路を有し、前記第１及び第２のトランスファ制御信号に応答して、前記第２及び第１のビット線ショート回路が動作することを特徴とする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記クランパ用トランジスタを駆動するクランパ制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上記の発明によれば、クランパ制御信号の生成の電力消費を少なくすることができる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記ビット線ショート回路が、前記ビット線対間に設けられたショート用トランジスタで構成され、当該トランジスタを駆動するショート制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
上記の目的を達成するために、第２の発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
ワード方向に分割して設けられ、複数のメモリセルと、複数のワード線と、複数のビット線対とをそれぞれ有する複数のサブセルマトリクスを有し、
前記サブセルマトリクスは、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有することを特徴とする。