(57)【要約】【課題】メモリセルの微細化を図ること。【解決手段】本発明は、半導体基板１０上に電荷蓄積層１４、第１導電層２０、及びパターン化した第１マスク層２２を順次形成する工程と、第１マスク層間の中央部に開口部３０を有するように、第１マスク層の側壁に第２マスク層２８を形成する工程と、開口部に第２導電層３２を形成する工程と、第２導電層の表面に第３マスク層３４を形成する工程と、第２マスク層と第３マスク層とをマスクにエッチングを行い、第１溝部３６を形成し、第１溝部間に第１導電層からなるゲート電極３８を形成する工程と、半導体基板内に第１溝部で画定される拡散領域４０を形成する工程と、第１溝部に第１絶縁膜４２を形成し、第２マスク層と第１絶縁膜とをマスクにエッチングを行い、第２溝部４４を形成し、第２溝部により電荷蓄積層を分離させる工程と、第２溝部に第２絶縁膜を形成する工程と、を有する半導体装置の製造方法である。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上に電荷蓄積層、第１導電層、及び第１マスク層を順次形成し、前記第１マスク層をパターン化することにより、前記半導体基板内に形成すべき拡散領域の上方に前記第１マスク層を残存させる工程と、
前記第１マスク層間の中央部に開口部を有するように、前記第１マスク層の側壁に第２マスク層を形成する工程と、
前記開口部に第２導電層を形成する工程と、
前記第２導電層の表面に第３マスク層を形成する工程と、
前記第２マスク層と前記第３マスク層とをマスクに、前記第１マスク層、前記第１導電層、及び前記電荷蓄積層を除去して第１溝部を形成し、前記第１溝部間に前記第１導電層からなるゲート電極を形成する工程と、
前記半導体基板内に、前記第１溝部で画定される前記拡散領域を形成する工程と、
前記第１溝部に埋め込まれるように第１絶縁膜を形成する工程と、
前記第３マスク層を除去した後、前記第２マスク層と前記第１絶縁膜とをマスクに、前記第２導電層、前記ゲート電極、及び前記電荷蓄積層を除去して第２溝部を形成し、前記第２溝部により前記電荷蓄積層を分離させる工程と、
前記第２溝部に第２絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程は、分離された前記電荷蓄積層の間から前記ゲート電極まで延在するように、前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程は、前記第２溝部全体に埋め込まれるように、前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を形成する工程は、分離された前記電荷蓄積層の間に空洞部が形成され、前記ゲート電極の間に前記第２絶縁膜が形成されるように、前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２溝部を形成する工程は、前記第３マスク層を除去し、前記第２マスク層と前記第１絶縁膜とをマスクに、前記第２導電層を除去した後、前記第２マスク層の側壁に側壁絶縁膜を形成し、前記第２マスク層と前記第１絶縁膜と前記側壁絶縁膜とをマスクに、前記ゲート電極と前記電荷蓄積層とを除去して、前記第２溝部を形成する工程であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第３マスク層を形成する工程の後、前記第１マスク層、前記第２マスク層、及び前記第３マスク層上に、第４マスク層をワードラインが形成されるべき領域に形成する工程と、
前記第４マスク層をマスクに、前記第２マスク層、前記第３マスク層、前記第２導電層、前記第１導電層、前記電荷蓄積層、及び前記半導体基板をエッチングして、第３溝部を形成する工程と、
前記第３溝部に埋め込まれるように、素子分離膜を形成する工程と、を有することを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１導電層と前記第２導電層とは、同じ材料からなることを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記第２マスク層と前記第３マスク層とは、前記第１溝部を形成する際、前記第１マスク層より除去され難い材料からなることを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
半導体基板内に設けられた拡散領域と、
前記拡散領域上の前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜間の中央部の前記半導体基板上に設けられた第２絶縁膜と、
前記第１絶縁膜間の前記半導体基板上に設けられ、前記第２絶縁膜により分離された電荷蓄積層と、
前記電荷蓄積層上に設けられたゲート電極と、を具備し、
前記第２絶縁膜は、前記ゲート電極に突出するように延在していることを特徴とする半導体装置。
【請求項１０】
半導体基板内に設けられた拡散領域と、
前記拡散領域上の前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜間の前記半導体基板上に設けられ、前記第１絶縁膜間の中央部で分離された電荷蓄積層と、
前記電荷蓄積層の分離された領域の上方に設けられた第２絶縁膜と、
前記電荷蓄積層上に、前記第２絶縁膜を挟むように設けられたゲート電極と、を具備し、
分離された前記電荷蓄積層の間には、空洞部が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネル方向で分離された電荷蓄積層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。
【０００３】
ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソース領域とドレイン領域とを切り替えて動作させて、１つのメモリセル内の電荷蓄積層に２つの電荷蓄積領域を形成する、仮想接地型フラッシュメモリがある。仮想接地型フラッシュメモリによれば、１メモリセルに２ビットの情報を記憶することが可能となる。
【０００４】
近年、メモリセルの高集積化、微細化の要求が大きくなっている。仮想接地型フラッシュメモリにおいて、メモリセルの高集積化、微細化が進み、チャネル長が短くなると、２つの電荷蓄積領域が互いに接近し合う。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積領域に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。
【０００５】
電荷蓄積領域に蓄積した電荷が互いに干渉し合うことを抑制する方法として、電荷蓄積層をチャネル方向で空間的に分離させ、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制することで、ＣＢＤの影響を抑える方法が提案されている。例えば、特許文献１から特許文献４に、チャネル方向で分離された電荷蓄積層を有するフラッシュメモリの製造方法について開示されている。
【特許文献１】特開２００７−８１１０６号公報
【特許文献２】特開２０００−４０１４号公報
【特許文献３】特表２００６−５２１０２４号公報
【特許文献４】特表２００４−５０５４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１（ａ）から図２（ｃ）は、特許文献４に記載されたフラッシュメモリ（従来例１）の製造方法を示す断面図である。図１（ａ）を参照に、半導体基板７０上に、トンネル絶縁膜７２、電荷蓄積層７４、及びトップ絶縁膜７６からなるＯＮＯ膜７８とマスク層８０とを順次形成する。フォトリソ技術及びエッチング技術を用い、マスク層８０、トップ絶縁膜７６、及び電荷蓄積層７４を除去して、開口部８２を形成する。マスク層８０をマスクに、半導体基板７０に不純物を注入する。これにより、開口部８２で画定され、ソース・ドレイン領域となる拡散領域８４が形成される。
【０００７】
図１（ｂ）を参照に、拡散領域８４上に、厚い酸化膜８６を形成する。その後、マスク層８０を除去する。図１（ｃ）を参照に、ＯＮＯ膜７８上であって、酸化膜８６の側壁に導電層８８を形成した後、導電層８８をマスクに、ＯＮＯ膜７８をエッチングして、電荷蓄積層７４を分離させる。
【０００８】
図２（ａ）を参照に、ＯＮＯ膜７８が分離された領域の半導体基板７０上に、ゲート絶縁膜９０を形成する。図２（ｂ）を参照に、分離されたＯＮＯ膜７８の間であって、ゲート絶縁膜９０上にゲート電極９２を形成する。その後、ゲート電極９２の表面を平坦化する。図２（ｃ）を参照に、ゲート電極９２上にワードライン９４を形成する。
【０００９】
前述したように、フラッシュメモリは、電荷蓄積層に電荷を蓄積することにより、データの記憶を行う。このため、蓄積可能な電荷量を考慮すると、電荷を蓄積する電荷蓄積領域は、ある程度大きい場合が好ましい。したがって、メモリセルの微細化を図るためには、拡散領域８４の幅を狭くすることとなる。拡散領域８４の幅を狭くするためには、図１（ａ）で示した、開口部８２の幅を狭くすることになる。開口部８２は、フォトリソ技術及びエッチング技術を用いて形成するが、フォトリソ技術及びエッチング技術の特性上、幅の狭い開口部８２を形成することは困難である。このため、従来例１に係る製造方法は、メモリセルの微細化を図るには不向きである。
【００１０】
本発明は、上記課題に鑑みなされたものであり、分離された電荷蓄積層を有し、拡散領域の幅を狭めて、メモリセルの微細化を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板上に電荷蓄積層、第１導電層、及び第１マスク層を順次形成し、前記第１マスク層をパターン化することにより、前記半導体基板内に形成すべき拡散領域の上方に前記第１マスク層を残存させる工程と、前記第１マスク層間の中央部に開口部を有するように、前記第１マスク層の側壁に第２マスク層を形成する工程と、前記開口部に第２導電層を形成する工程と、前記第２導電層の表面に第３マスク層を形成する工程と、前記第２マスク層と前記第３マスク層とをマスクに、前記第１マスク層、前記第１導電層、及び前記電荷蓄積層を除去して第１溝部を形成し、前記第１溝部間に前記第１導電層からなるゲート電極を形成する工程と、前記半導体基板内に、前記第１溝部で画定される前記拡散領域を形成する工程と、前記第１溝部に埋め込まれるように第１絶縁膜を形成する工程と、前記第３マスク層を除去した後、前記第２マスク層と前記第１絶縁膜とをマスクに、前記第２導電層、前記ゲート電極、及び前記電荷蓄積層を除去して第２溝部を形成し、前記第２溝部により前記電荷蓄積層を分離させる工程と、前記第２溝部に第２絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、チャネル方向で分離された電荷蓄積層を有し、拡散領域の幅を狭めることができるため、メモリセルの微細化を図ることができる。
【００１２】
上記構成において、前記第２絶縁膜を形成する工程は、分離された前記電荷蓄積層の間から前記ゲート電極まで延在するように、前記第２絶縁膜を形成する工程である構成とすることができる。
【００１３】
上記構成において、前記第２絶縁膜を形成する工程は、前記第２溝部全体に埋め込まれるように、前記第２絶縁膜を形成する工程である構成とすることができる。
【００１４】
上記構成において、前記第２絶縁膜を形成する工程は、分離された前記電荷蓄積層の間に空洞部が形成され、前記ゲート電極の間に前記第２絶縁膜が形成されるように、前記第２絶縁膜を形成する工程である構成とすることができる。
【００１５】
上記構成において、前記第２溝部を形成する工程は、前記第３マスク層を除去し、前記第２マスク層と前記第１絶縁膜とをマスクに、前記第２導電層を除去した後、前記第２マスク層の側壁に側壁絶縁膜を形成し、前記第２マスク層と前記第１絶縁膜と前記側壁絶縁膜とをマスクに、前記ゲート電極と前記電荷蓄積層とを除去して、前記第２溝部を形成する工程である構成とすることができる。この構成によれば、第２溝部の幅を細くすることができるため、メモリセルの微細化を更に図ることができる。
【００１６】
上記構成において、前記第３マスク層を形成する工程の後、前記第１マスク層、前記第２マスク層、及び前記第３マスク層上に、第４マスク層をワードラインが形成されるべき領域に形成する工程と、前記第４マスク層をマスクに、前記第２マスク層、前記第３マスク層、前記第２導電層、前記第１導電層、前記電荷蓄積層、及び前記半導体基板をエッチングして、第３溝部を形成する工程と、前記第３溝部に埋め込まれるように、素子分離膜を形成する工程と、を有する構成とすることができる。この構成によれば、隣接するメモリセル間で、電荷蓄積層を分離させて形成することができる。これにより、電荷蓄積層に適用可能な材料の選択肢を広げることができる。
【００１７】
上記構成において、前記第１導電層と前記第２導電層とは、同じ材料からなる構成とすることができる。この構成によれば、第２溝部の形成を容易に行うことができる。
【００１８】
上記構成において、前記第２マスク層と前記第３マスク層とは、前記第１溝部を形成する際、前記第１マスク層より除去され難い材料からなる構成とすることができる。
【００１９】
本発明は、半導体基板内に設けられた拡散領域と、前記拡散領域上の前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜間の中央部の前記半導体基板上に設けられた第２絶縁膜と、前記第１絶縁膜間の前記半導体基板上に設けられ、前記第２絶縁膜により分離された電荷蓄積層と、前記電荷蓄積層上に設けられたゲート電極と、を具備し、前記第２絶縁膜は、前記ゲート電極に突出するように延在していることを特徴とする半導体装置である。本発明によれば、チャネル方向で分離された電荷蓄積層を有し、幅の狭い拡散領域を設けることができるため、微細なメモリセルからなる半導体装置を得ることができる。
【００２０】
本発明は、半導体基板内に設けられた拡散領域と、前記拡散領域上の前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜間の前記半導体基板上に設けられ、前記第１絶縁膜間の中央部で分離された電荷蓄積層と、前記電荷蓄積層の分離された領域の上方に設けられた第２絶縁膜と、前記電荷蓄積層上に、前記第２絶縁膜を挟むように設けられたゲート電極と、を具備し、分離された前記電荷蓄積層の間には、空洞部が形成されていることを特徴とする半導体装置である。本発明によれば、チャネル方向で分離された電荷蓄積層を有し、幅の狭い拡散領域を設けることができるため、微細なメモリセルからなる半導体装置を得ることができる。
【発明の効果】
【００２１】
本発明によれば、チャネル方向で分離された電荷蓄積層を有し、拡散領域の幅を狭めることができるため、メモリセルの微細化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照に本発明の実施例について説明する。
【実施例１】
【００２３】
図３（ａ）から図６（ｃ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。図３（ａ）を参照に、ｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０上に、トンネル絶縁膜１２、電荷蓄積層１４、及びトップ絶縁膜１６からなるＯＮＯ膜１８を形成する。トンネル絶縁膜１２は、例えば厚さ７ｎｍのシリコン酸化膜からなる。電荷蓄積層１４は、例えば厚さ７ｎｍのシリコン窒化膜からなる。トップ絶縁膜１６は、例えば厚さ１０ｎｍのシリコン酸化膜からなる。ＯＮＯ膜１８上に、例えば厚さ１００ｎｍのアモルファスシリコン膜からなる第１導電層２０を形成する。第１導電層２０上に、例えば厚さ５０ｎｍのシリコン窒化膜からなる第１マスク層２２を形成する。第１マスク層２２上に、例えばアモルファスカーボン膜からなる反射防止膜２４を形成する。反射防止膜２４上に、例えば厚さ１００ｎｍのフォトレジスト膜２６を、後述する拡散領域が形成されるべき領域の上方に残存させるようにパターン化して形成する。パターン化後のフォトレジスト膜２６の幅Ｗ１は、例えば５０ｎｍであり、間隔Ｘ１は、例えば８０ｎｍである。なお、反射防止膜２４は、フォトレジスト膜２６をパターン化する際の露光工程において、半導体基板１０等からの光の反射を抑制するために設けられた膜である。
【００２４】
図３（ｂ）を参照に、フォトレジスト膜２６をマスクに、例えばＲＩＥ（反応性イオンエッチング）法を用いて、反射防止膜２４と第１マスク層２２をエッチングする。これにより、第１マスク層２２は、拡散領域が形成されるべき領域の上方に残存するようにパターン化され、幅Ｗ２は５０ｎｍ、間隔Ｘ２は８０ｎｍとなる。その後、フォトレジスト膜２６と反射防止膜２４とを除去する。
【００２５】
図３（ｃ）を参照に、第１マスク層２２を覆うように、例えば厚さ５０ｎｍのシリコン酸化膜からなる第２マスク層２８を、例えばＣＶＤ（化学気相成長）法を用いて堆積する。その後、第２マスク層２８に全面エッチングを行い、第１マスク層２２の表面を露出させる。これにより、第２マスク層２８は、第１マスク層２２の側壁に、幅Ｗ３が例えば３０ｎｍとして残存する。即ち、第１マスク層２２間の中央部には、間隔Ｘ３が例えば２０ｎｍである開口部３０が形成される。
【００２６】
図４（ａ）を参照に、開口部３０に埋め込まれるように、例えばアモルファスシリコン膜からなる第２導電層３２を、例えばＣＶＤ法を用いて堆積する。その後、第１マスク層２２及び第２マスク層２８の表面が露出するように、例えばＣＭＰ（化学機械研磨）法を用いて、第１マスク層２２及び第２マスク層２８上に形成された第２導電層３２を除去する。これにより、第２導電層３２は、開口部３０に形成される。
【００２７】
図４（ｂ）を参照に、例えば熱酸化法を用いて、第２導電層３２の表面を酸化させて、第２導電層３２の表面に、シリコン酸化膜からなる第３マスク層３４を形成する。
【００２８】
図４（ｃ）を参照に、第２マスク層２８と第３マスク層３４とをマスクに、例えばウエットエッチング法により、第１マスク層２２をエッチングする。
【００２９】
図５（ａ）を参照に、第２マスク層２８と第３マスク層３４とをマスクに、例えばＲＩＥ法を用いて、第１導電層２０とＯＮＯ膜１８とをエッチングする。これにより、第１溝部３６と、第１溝部３６の間であって、ＯＮＯ膜１８上に、第１導電層２０からなるゲート電極３８が形成される。第１溝部３６の幅は、第１マスク層２２の幅と同じ大きさであり、例えば５０ｎｍである。また、ゲート電極３８の幅は、例えば８０ｎｍである。その後、第２マスク層２８と第３マスク層３４とをマスクに、半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内に、第１溝部３６で画定された、ソース・ドレイン領域となるｎ型拡散領域４０が形成される。拡散領域４０の幅は、第１溝部３６の幅とほぼ同程度であり、例えば５０ｎｍである。また、拡散領域４０間がチャネル長Ｔとなる。
【００３０】
図５（ｂ）を参照に、例えば高密度プラズマＣＶＤ法を用いて、第１溝部３６に埋め込まれるように、シリコン酸化膜を堆積する。これにより、拡散領域４０上の半導体基板１０上に、シリコン酸化膜からなる第１絶縁膜４２が形成される。
【００３１】
図５（ｃ）を参照に、第２導電層３２の表面が露出するように、例えばＣＭＰ法を用いて、第３マスク層３４等を除去する。
【００３２】
図６（ａ）を参照に、第２マスク層２８と第１絶縁膜４２とをマスクに、例えばＲＩＥ法を用いて、第２導電層３２、ゲート電極３８、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングして、第２溝部４４を形成する。これにより、電荷蓄積層１４は、第１絶縁膜４２間の中央部（拡散領域４０間の中央部）で分離される。即ち、電荷蓄積層１４は、チャネル方向で分離される。
【００３３】
図６（ｂ）を参照に、第２溝部４４に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、シリコン酸化膜からなる第２絶縁膜４６を堆積する。ここで、第２絶縁膜４６は、分離された電荷蓄積層１４の間からゲート電極３８の一部にまで突出して延在するように堆積する。その後、第２絶縁膜４６に全面エッチングを行い、ゲート電極３８の表面を露出させる。ここで、第２溝部４４に埋め込まれた第２絶縁膜４６は、狭い領域に形成されているため、エッチングが進み難く、ゲート電極３８上の第２絶縁膜４６が完全にエッチングで除去されても、第２溝部４４に埋め込まれた第２絶縁膜４６は残存する。また、第１絶縁膜４２の上面とゲート電極３８の上面とは、同一面となる。
【００３４】
図６（ｃ）を参照に、ゲート電極３８上にポリシリコン膜を堆積し、フォトリソ技術及びエッチング技術を用いて、ポリシリコン膜からなるワードライン４９を、拡散領域４０に交差する方向に延伸するように形成する。
【００３５】
実施例１に係る製造方法によれば、図３（ｂ）のように、半導体基板１０上にＯＮＯ膜１８と第１導電層２０と第１マスク層２２とを順次形成し、第１マスク層２２をパターン化して、拡散領域が形成されるべき領域の上方に第１マスク層２２を残存させる。図３（ｃ）のように、第１マスク層２２間の中央部に開口部３０を有するように、第１マスク層２２の側壁に、第２マスク層２８を形成する。図４（ａ）のように、開口部３０に第２導電層３２を形成し、図４（ｂ）のように、第２導電層３２の表面に、第３マスク層３４を形成する。図４（ｃ）及び図５（ａ）のように、第２マスク層２８と第３マスク層３４とをマスクに、第１マスク層２２、第１導電層２０、及びＯＮＯ膜１８をエッチングして第１溝部３６を形成し、第１溝部３６間に第１導電層２０からなるゲート電極３８を形成する。そして、半導体基板１０内に、第１溝部３６で画定される拡散領域４０を形成する。図５（ｂ）のように、第１溝部３６に埋め込まれるように、第１絶縁膜４２を形成した後、図５（ｃ）及び図６（ａ）のように、第２マスク層２８と第１絶縁膜４２とをマスクに、第３マスク層３４、第２導電層３２、ゲート電極３８、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングして第２溝部４４を形成し、第２溝部４４により電荷蓄積層１４を分離させる。図６（ｂ）のように、第２溝部４４に、分離された電荷蓄積層１４の間からゲート電極３８の一部にまで延在する第２絶縁膜４６を形成する。
【００３６】
このような製造方法により、拡散領域４０間の中央部で、第２絶縁膜４６により電荷蓄積層１４を分離させることができる。つまり、チャネル方向で電荷蓄積層１４を分離させることができる。このように、電荷蓄積層１４がチャネル方向で分離されていることで、電荷蓄積領域に蓄積された電荷が、チャネル方向に移動することを抑制できる。したがって、チャネル長Ｔが短くなった場合でも、電荷蓄積領域に蓄積された電荷が互いに干渉し合う、ＣＢＤの影響を抑制することができ、メモリセルの微細化を図ることが可能となる。
【００３７】
また、発明が解決しようとする課題で述べたように、従来例１に係る製造方法では、メモリセルの微細化を図るために、拡散領域の幅を狭くする場合、拡散領域を形成すべき領域上に幅の狭い開口部を有するマスク層を形成することとなる。フォトリソ技術及びエッチング技術の特性上、マスク層に、幅の狭い開口部を形成することは困難である。しかしながら、実施例１に係る製造方法によれば、図３（ｂ）から図５（ａ）のように、第１マスク層２２が形成された領域の下方の半導体基板１０内に拡散領域４０が形成される。つまり、メモリセルの微細化を図るために、拡散領域４０の幅を狭くする場合でも、実施例１に係る製造方法によれば、第１マスク層２２の幅を狭くすればよいため、製造が容易である。したがって、実施例１の製造方法によれば、従来例１の製造方法に比べて、幅の狭い拡散領域４０を形成することができ、メモリセルの微細化を図ることが可能となる。
【００３８】
さらに、図５（ａ）のように、第１溝部３６間にゲート電極３８を形成した後、半導体基板１０内に、第１溝部３６で画定される拡散領域４０を形成している。例えば、拡散領域４０を形成してから、ゲート電極３８を形成する場合、ゲート電極３８を堆積する際等に生じる熱により、拡散領域４０に注入された不純物が、半導体基板１０内に拡散してしまう場合が生じる。しかしながら、実施例１の製造方法によれば、ゲート電極３８を形成した後、拡散領域４０を形成しているため、拡散領域４０に注入された不純物が、半導体基板１０内に拡散することを抑制できる。
【００３９】
さらに、実施例１に係る製造方法を用いると、拡散領域４０と分離された電荷蓄積層１４とを、自己整合的に形成することができる。
【００４０】
さらに、従来例１に係る製造方法では、図１（ａ）のように、ＯＮＯ膜７８上に直接、マスク層８０を形成している。このため、図１（ｂ）のように、マスク層８０を除去する際、トップ絶縁膜７６にも影響を及ぼしてしまい、トップ絶縁膜７６を所望の膜質及び膜厚に維持することが難しい。しかしながら、実施例１に係る製造方法を用いると、ＯＮＯ膜１８上に直接、マスク層を形成することなく、図５（ａ）のように、拡散領域４０の形成や、図６（ａ）のように、電荷蓄積層１４の分離等ができ、さらに、ゲート電極３８をＯＮＯ膜１８上に形成をすることができる。このため、トップ絶縁膜１６を所望の膜質及び膜厚に維持することができる。
【００４１】
また、実施例１に係る製造方法では、第１マスク層２２は、シリコン窒化膜からなり、第２マスク層２８と第３マスク層３４とは、シリコン酸化膜からなる場合を例に示した。このように、第１マスク層２２と、第２マスク層２８及び第３マスク層３４とは、異なる材料からなる場合が好ましい。つまり、図４（ｃ）のように、第１マスク層２２を除去する際に、第２マスク層２８と第３マスク層３４とが、第１マスク層２２より除去され難い材料からなる場合が好ましい。
【００４２】
また、図４（ａ）のように、第２導電層３２の材料は第１導電層２０の材料と同じである場合が好ましい。これにより、図６（ａ）のように、電荷蓄積層１４をチャネル方向で分離させるための第２溝部４４を、容易に形成することができる。さらに、第２導電層３２にアモルファスシリコン膜を用いることで、図４（ｂ）のように、熱酸化法という簡便な方法により、第２導電層３２の表面に、第１マスク層２２（シリコン窒化膜）と異なる材料からなる第３マスク層３４（シリコン酸化膜）を容易に形成することができる。
【００４３】
また、図６（ａ）のように、トンネル絶縁膜１２が残存するように、第２溝部４４を形成する場合が好ましい。これにより、第２溝部４４を形成する際に、半導体基板１０にダメージを与えることを抑制できる。第２溝部４４下方の半導体基板１０は、チャネル領域となるため、半導体基板１０にダメージを与えないことが好ましい。
【００４４】
上記製造方法における、実施例１に係る半導体装置を、図７（ａ）及び図７（ｂ）に示す。図７（ａ）は、実施例１に係る半導体装置の上面図であり、図７（ｂ）は、図７（ａ）のＢ−Ｂ間の断面図である。なお、図７（ａ）においては、電荷蓄積層１４、第２絶縁膜４６、拡散領域４０、及びワードライン４９を図示している。図７（ａ）及び図７（ｂ）を参照に、半導体基板１０内に延伸するように形成された拡散領域４０上に第１絶縁膜４２が形成され、第１絶縁膜４２間の中央部に第２絶縁膜４６が延伸して形成されている。第１絶縁膜４２間の半導体基板１０上には、第２絶縁膜４６により分離された電荷蓄積層１４を有するＯＮＯ膜１８が形成されている。ＯＮＯ膜１８上には、ゲート電極３８が形成され、第２絶縁膜４６は、分離された電荷蓄積層１４の間からゲート電極３８に突出するように延在して形成されている。ゲート電極３８上には、拡散領域４０に交差する方向に延伸するワードライン４９が形成されている。
【００４５】
次に、図８（ａ）及び図８（ｂ）を用い、実施例１の変形例１に係るフラッシュメモリの製造方法について説明する。まず、実施例１に係るフラッシュメモリの製造方法で示した、図３（ａ）から図６（ａ）の製造工程を実施する。図８（ａ）を参照に、第２溝部４４全体に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、シリコン酸化膜を堆積する。その後、ゲート電極３８の表面が露出するよう、ゲート電極３８上に形成されたシリコン酸化膜等を除去する。これにより、第２溝部４４全体に埋め込まれるように、シリコン酸化膜からなる第２絶縁膜４６を形成することができる。
【００４６】
図８（ｂ）を参照に、ゲート電極３８上にポリシリコン膜を堆積し、フォトリソ技術及びエッチング技術を用いて、ポリシリコン膜からなるワードライン４９を、拡散領域４０に交差する方向に延伸するように形成する。
【００４７】
実施例１の変形例１に係る製造方法によっても、電荷蓄積層１４をチャネル方向で分離させることができ、また、幅の狭い拡散領域４０を形成することができるため、メモリセルの微細化を図ることができる等、実施例１に係る製造方法と同様の効果を得ることができる。
【００４８】
また、上記製造方法における、実施例１の変形例１に係る半導体装置においては、第２絶縁膜４６は、分離された電荷蓄積層１４の間からゲート電極３８の側面全面を覆うように突出して形成される。つまり、第２絶縁膜４６の上面とゲート電極３８の上面とが同一面に形成される。
【００４９】
次に、図９（ａ）及び図９（ｂ）を用い、実施例１の変形例２に係るフラッシュメモリの製造方法について説明する。まず、実施例１に係るフラッシュメモリの製造方法で示した、図３（ａ）から図６（ａ）の製造工程を実施する。図９（ａ）を参照に、例えばプラズマ酸化法を用いて、ゲート電極３８を酸化させる。これにより、ゲート電極３８の間の第２溝部４４は、シリコン酸化膜からなる第２絶縁膜４６で埋め込まれる。また、アスペクト比の関係上、第２溝部４４の底部付近は、酸化が進み難いため、電荷蓄積層１４も酸化が進むが、分離された電荷蓄積層１４の間は、シリコン酸化膜で完全に満たされず、空洞部４８が形成される。その後、ゲート電極３８の表面が露出するよう、ゲート電極３８上に形成されたシリコン酸化膜を除去する。
【００５０】
図９（ｂ）を参照に、ゲート電極３８上にポリシリコン膜を堆積し、フォトリソ技術及びエッチング技術を用いて、ポリシリコン膜からなるワードライン４９を、拡散領域４０に交差する方向に延伸するように形成する。
【００５１】
実施例１の変形例２に係る製造方法によっても、電荷蓄積層１４をチャネル方向で分離させることができ、また、幅の狭い拡散領域４０を形成することができるため、メモリセルの微細化を図ることができる等、実施例１に係る製造方法と同様の効果を得ることができる。
【００５２】
実施例１の変形例２では、プラズマ酸化法を用いて、ゲート電極３８を酸化させて、ゲート電極３８の間の第２溝部４４を、第２絶縁膜４６で埋め込む場合を例に示した。しかしながら、プラズマ酸化法以外にも、ラジカル酸化法や熱酸化法等を用いて、ゲート電極３８を酸化させて、ゲート電極３８の間の第２溝部４４に、第２絶縁膜４６を形成する場合でもよい。
【００５３】
また、上記製造方法における、実施例１の変形例２に係る半導体装置においては、半導体基板１０内に延伸するように形成された拡散領域４０上に第１絶縁膜４２が形成され。第１絶縁膜４２間の半導体基板１０上には、第１絶縁膜４２間の中央部で分離された電荷蓄積層１４を有するＯＮＯ膜１８が形成される。電荷蓄積層１４の分離された領域の上方には第２絶縁膜４６が形成され、ＯＮＯ膜１８上に、第２絶縁膜４６を挟むようにゲート電極３８が形成される。そして、分離された電荷蓄積層１４の間には、空洞部４８が形成される。ゲート電極３８上には、拡散領域４０に交差する方向に延伸するワードライン４９が形成される。
【実施例２】
【００５４】
図１０（ａ）から図１２（ｃ）を用い、実施例２に係るフラッシュメモリの製造方法について説明する。まず、実施例１に係るフラッシュメモリの製造方法で示した、図３（ａ）及び図３（ｂ）の製造工程を実施する。図１０（ａ）を参照に、第１マスク層２２を覆うように、例えば厚さ３５ｎｍのシリコン酸化膜からなる第２マスク層２８を、例えばＣＶＤ法を用いて堆積する。その後、第２マスク層２８に全面エッチングを行い、第１マスク層２２の表面を露出させる。これにより、第２マスク層２８は、第１マスク層２２の側壁に、幅Ｗ３が例えば２０ｎｍとして残存する。即ち、第１マスク層２２間の中央部には、間隔Ｘ３が例えば４０ｎｍである開口部３０が形成される。
【００５５】
図１０（ｂ）を参照に、例えば熱酸化法を用いて、第１導電層２０を酸化させる。これにより、開口部３０の第１導電層２０の表面に、シリコン酸化膜５０が形成される。
【００５６】
図１０（ｃ）を参照に、開口部３０に埋め込まれるように、例えばアモルファスシリコン膜からなる第２導電層３２を、例えばＣＶＤ法を用いて堆積する。その後、第１マスク層２２及び第２マスク層２８の表面が露出するように、例えばＣＭＰ（化学機械研磨）法を用いて、第１マスク層２２及び第２マスク層２８上に形成された第２導電層３２を除去する。これにより、第２導電層３２は、開口部３０に形成される。その後、例えば熱酸化法を用いて、第２導電層３２の表面を酸化させて、第２導電層３２の表面に、シリコン酸化膜からなる第３マスク層３４を形成する。
【００５７】
図１１（ａ）を参照に、第２マスク層２８と第３マスク層３４とをマスクに、例えばウエットエッチング法を用いて、第１マスク層２２をエッチングする。続いて、第２マスク層２８と第３マスク層３４とをマスクに、例えばＲＩＥ法を用いて、第１導電層２０とＯＮＯ膜１８とをエッチングする。これにより、第１溝部３６と、第１溝部３６の間であって、ＯＮＯ膜１８上に、第１導電層２０からなるゲート電極３８が形成される。その後、第２マスク層２８と第３マスク層３４とをマスクに、半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内に、第１溝部３６で画定された、ソース・ドレイン領域となるｎ型拡散領域４０が形成される。拡散領域４０間がチャネル長Ｔとなる。
【００５８】
図１１（ｂ）を参照に、例えば高密度プラズマＣＶＤ法を用いて、第１溝部３６に埋め込まれるように、シリコン酸化膜を堆積する。これにより、拡散領域４０上の半導体基板１０上に、シリコン酸化膜からなる第１絶縁膜４２が形成される。第２導電層３２の表面が露出するように、例えばＣＭＰ法を用いて、第３マスク層３４等を除去する。続いて、第２マスク層２８と第１絶縁膜４２とをマスクに、第２導電層３２をエッチングする。この際、シリコン酸化膜５０が形成されていることで、第２導電層３２を効率よくエッチングすることができる。
【００５９】
図１１（ｃ）を参照に、例えばＣＶＤ法により、シリコン酸化膜を全面堆積した後、シリコン酸化膜を全面エッチングする。これにより、第２マスク層２８の側壁に、シリコン酸化膜からなる側壁絶縁膜５２が形成される。この際、側壁絶縁膜５２間の間隔Ｘ４は、例えば２０ｎｍである。なお、側壁絶縁膜５２には、シリコン酸化膜の他にも、例えばカーボン膜を用いることもできる。
【００６０】
図１２（ａ）を参照に、第２マスク層２８と第１絶縁膜４２と側壁絶縁膜５２とをマスクに、例えばＲＩＥ法を用いて、シリコン酸化膜５０、ゲート電極３８、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングして、第２溝部４４を形成する。これにより、電荷蓄積層１４は、第１絶縁膜４２間の中央部（拡散領域４０間の中央部）で分離される。即ち、電荷蓄積層１４は、チャネル方向で分離される。
【００６１】
図１２（ｂ）を参照に、第２溝部４４に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、シリコン酸化膜からなる第２絶縁膜４６を堆積する。ゲート電極３８の表面が露出するよう、ゲート電極３８上に形成された第２絶縁膜４６を除去する。これにより、第２溝部４４に第２絶縁膜４６が残存し、第２絶縁膜４６は、分離された電荷蓄積層１４の間からゲート電極３８まで突出するように延在して形成される。
【００６２】
図１２（ｃ）を参照に、ゲート電極３８上にポリシリコン膜を堆積し、フォトリソ技術及びエッチング技術を用いて、ポリシリコン膜からなるワードライン４９を、拡散領域４０に交差する方向に延伸するように形成する。
【００６３】
実施例２に係る製造方法によれば、図１１（ｂ）のように、第２マスク層２８と第１絶縁膜４２とをマスクに、第２導電層３２を除去した後、図１１（ｃ）のように、第２マスク層２８の側壁に、側壁絶縁膜５２を形成する。図１２（ａ）のように、第２マスク層２８と第１絶縁膜４２と側壁絶縁膜５２とをマスクに、シリコン酸化膜５０、ゲート電極３８、トップ絶縁膜１６、及び電荷蓄積層１４を除去して、第２溝部４４を形成している。
【００６４】
分離された電荷蓄積層１４の間隔を狭くする場合、実施例１に係る製造方法では、図３（ｃ）で示した、開口部３０の間隔Ｘ３を狭くすることとなる。開口部３０には、図４（ａ）で示したように、第２導電層３２を形成するため、開口部３０の間隔Ｘ３が狭いと、第２導電層３２の形成が困難となる課題が生じる。しかしながら、実施例２の製造方法によれば、分離された電荷蓄積層１４の間隔は、図１２（ａ）のように、第２マスク層２８の側壁に形成した側壁絶縁膜５２の間隔により画定される。つまり、分離された電荷蓄積層１４の間隔を狭くする場合でも、図１０（ａ）のように、開口部３０の間隔Ｘ３を広くすることができ、開口部３０に形成する第２導電層３２を、容易に形成することが可能となる。したがって、実施例２に係る製造方法は、実施例１に係る製造方法に比べて、第２溝部４４の幅を狭くすることができ、メモリセルの微細化を更に図ることが可能となる。
【００６５】
また、実施例２の製造方法によれば、図１０（ａ）のように、第１マスク層２２の側壁に第２マスク層２８を形成し、図１１（ｃ）のように、第２マスク層２８の側壁に側壁絶縁膜５２を形成している。そして、図１２（ａ）のように、第２マスク層２８と側壁絶縁膜５２とを用いて、第２溝部４４を形成している。このように、第２マスク層２８と側壁絶縁膜５２との２段構成をしたスペーサ層を用いることで、第２マスク層２８の幅と側壁絶縁膜５２の幅とを、それぞれ狭くすることができる。第２マスク層２８と側壁絶縁膜５２とは、幅が狭いほど、側壁を垂直に形成することが可能となる。したがって、実施例２の製造方法を用いることで、第２溝部４４の幅を精度よく形成することが可能となる。
【００６６】
さらに、実施例２の製造方法によれば、図１０（ｂ）のように、開口部３０の第１導電層２０の表面に、シリコン酸化膜５０を形成する場合を例に示したが、これに限られず、シリコン酸化膜５０は形成しない場合でもよい。この場合、図１１（ｂ）のように、第２導電層３２をエッチングする際、コントロールエッチ（時間制御）で第２導電層３２をエッチングすることになる。
【００６７】
また、実施例２の製造方法においても、実施例１の変形例１及び実施例１の変形例２のような製造方法を適用してもよい。
【実施例３】
【００６８】
図１３（ａ）から図１９（ｃ）を用い、実施例３に係るフラッシュメモリの製造方法について説明する。まず、実施例１に係るフラッシュメモリの製造方法で示した、図３（ａ）から図４（ｂ）の製造工程を実施する。図１３（ａ）から図１３（ｃ）を参照に、第１マスク層２２、第２マスク層２８、及び第３マスク層３４上に、フォトレジスト膜５４を、延伸するようにパターン化して形成する。フォトレジスト膜５４は、後述するワードライン４９が形成されるべき領域に形成する。
【００６９】
図１４（ａ）から図１４（ｃ）を参照に、フォトレジスト膜５４と第１マスク層２２とをマスクに、第２マスク層２８、第３マスク層３４、第２導電層３２、第１導電層２０、ＯＮＯ膜１８、及び半導体基板１０を、例えばＲＩＥ法を用いてエッチングする。これにより、第３溝部５６が形成される。
【００７０】
図１５（ａ）から図１５（ｃ）を参照に、フォトレジスト膜５４を除去した後、第３溝部５６に埋め込まれるように、例えばシリコン酸化膜からなる素子分離膜５８を、例えばＣＶＤ法により形成する。
【００７１】
図１６（ａ）から図１６（ｃ）を参照に、第２マスク層２８、第３マスク層３４、及び素子分離膜５８をマスクに、第１マスク層２２、第１導電層２０、及びＯＮＯ膜１８をエッチングし、第１溝部３６を形成する。第１溝部３６間のＯＮＯ膜１８上には、第１導電層２０からなるゲート電極３８が形成される。その後、第２マスク層２８、第３マスク層３４、及び素子分離膜５８をマスクに、半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内に、第１溝部３６で画定される、ソース・ドレイン領域となるｎ型拡散領域４０が形成される。
【００７２】
図１７（ａ）から図１７（ｃ）を参照に、第１溝部３６に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用い、シリコン酸化膜からなる第１絶縁膜４２を形成する。その後、第２導電層３２の表面が露出するように、例えばＣＭＰ法を用いて、第３マスク層３４等を除去する。
【００７３】
図１８（ａ）から図１８（ｃ）を参照に、第２マスク層２８、第１絶縁膜４２、及び素子分離膜５８をマスクに、例えばＲＩＥ法を用いて、第２導電層３２、ゲート電極３８、トップ絶縁膜１６、及び電荷蓄積層１４をエッチングして、第２溝部４４を形成する。これにより、電荷蓄積層１４は、第１絶縁膜４２間の中央部（拡散領域４０間の中央部）で分離される。即ち、電荷蓄積層１４は、チャネル方向で分離される。第２溝部４４に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、シリコン酸化膜からなる第２絶縁膜４６を堆積する。ここで、第２絶縁膜４６は、分離された電荷蓄積層１４の間からゲート電極３８の一部にまで突出して延在するように形成する。
【００７４】
図１９（ａ）から図１９（ｃ）を参照に、ゲート電極３８上にポリシリコン膜を堆積し、フォトリソ技術及びエッチング技術を用いて、ポリシリコン膜からなるワードライン４９を、拡散領域４０に交差する方向に延伸するように形成する。これにより、ワードライン４９下に、ゲート電極３８等が形成され、隣接するワードライン４９間には、素子分離膜５８が形成される。
【００７５】
実施例３に係る製造方法によれば、図１３（ａ）から図１３（ｃ）のように、第１マスク層２２、第２マスク層２８、及び第３マスク層３４上に、フォトレジスト膜５４を、ワードライン４９が形成されるべき領域に、延伸するように形成する。図１４（ａ）から図１４（ｃ）のように、フォトレジスト膜５４と第１マスク層２２とをマスクに、第２マスク層２８、第３マスク層３４、第２導電層３２、第１導電層２０、ＯＮＯ膜１８、及び半導体基板１０をエッチングして、第３溝部５６を形成する。図１５（ａ）から図１５（ｃ）のように、第３溝部５６に埋め込まれるように、素子分離膜５８を形成する。
【００７６】
このような製造方法により、図１９（ａ）から図１９（ｃ）のように、チャネル方向に垂直な方向で隣接するメモリセル間で、電荷蓄積層１４を分離させることができる。例えば、電荷蓄積層１４が、チャネル方向に垂直な方向で分離されていない場合、電荷蓄積層１４に蓄積された電荷が移動し、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。しかしながら、実施例３に係る製造方法によれば、電荷蓄積層１４は、チャネル方向に垂直な方向で隣接するメモリセル間で、分離されているため、電荷蓄積層１４に蓄積された電荷が移動し、隣接するメモリセルの閾値電圧に影響を及ぼすことを抑制することができる。
【００７７】
また、図１９（ａ）から図１９（ｃ）のように、電荷蓄積層１４は、メモリセル内でチャネル方向に分離され、且つ、隣接するメモリセル間でも分離されている。言い換えると、電荷蓄積層１４は、電荷が蓄積される電荷蓄積領域ごとに、孤立して形成されている。このため、電荷蓄積層１４に、例えばポリシリコン膜のような導電膜を用いた場合でも、ゲート電極３８下に局所的に電荷を蓄積させることができる。したがって、実施例３に係る製造方法によれば、電荷蓄積層１４に用いることのできる材料の選択肢を広げることができる。
【００７８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００７９】
【図１】図１（ａ）から図１（ｃ）は、従来例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｃ）は、従来例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図４】図４（ａ）から図４（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図５】図５（ａ）から図５（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。
【図６】図６（ａ）から図６（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。
【図７】図７（ａ）は、実施例１に係るフラッシュメモリの上面図であり、図７（ｂ）は、図７（ａ）のＢ−Ｂ間の断面図である。
【図８】図８（ａ）及び図８（ｂ）は、実施例１の変形例１に係るフラッシュメモリの製造方法を示す断面図である。
【図９】図９（ａ）及び図９（ｂ）は、実施例１の変形例２に係るフラッシュメモリの製造方法を示す断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す断面図（その１）である。
【図１１】図１１（ａ）から図１１（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す断面図（その２）である。
【図１２】図１２（ａ）から図１２（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す断面図（その３）である。
【図１３】図１３（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その１）であり、図１３（ｂ）及び図１３（ｃ）は、図１３（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１４】図１４（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その２）であり、図１４（ｂ）及び図１４（ｃ）は、図１４（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１５】図１５（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その３）であり、図１５（ｂ）及び図１５（ｃ）は、図１５（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１６】図１６（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その４）であり、図１６（ｂ）及び図１６（ｃ）は、図１６（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１７】図１７（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その５）であり、図１７（ｂ）及び図１７（ｃ）は、図１７（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１８】図１８（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その６）であり、図１８（ｂ）及び図１８（ｃ）は、図１８（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【図１９】図１９（ａ）は、実施例３に係るフラッシュメモリの製造方法を示す上面図（その７）であり、図１９（ｂ）及び図１９（ｃ）は、図１９（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。
【符号の説明】
【００８０】
１０  半導体基板
１２  トンネル絶縁膜
１４  電荷蓄積層
１６  トップ絶縁膜
１８  ＯＮＯ膜
２０  第１導電層
２２  第１マスク層
２４  反射防止膜
２６  フォトレジスト膜
２８  第２マスク層
３０  開口部
３２  第２導電層
３４  第３マスク層
３６  第１溝部
３８  ゲート電極
４０  拡散領域
４２  第１絶縁膜
４４  第２溝部
４６  第２絶縁膜
４８  空洞部
４９  ワードライン
５０  シリコン酸化膜
５２  側壁絶縁膜
５４  フォトレジスト膜
５６  第３溝部
５８  素子分離膜
７０  半導体基板
７２  トンネル絶縁膜
７４  電荷蓄積層
７６  トップ絶縁膜
７８  ＯＮＯ膜
８０  マスク層
８２  開口部
８４  拡散領域
８６  酸化膜
８８  導電層
９０  ゲート絶縁膜
９２  ゲート電極
９４  ワードライン
【図１】
2010034241.tif 000003
【図２】
2010034241.tif 000004
【図３】
2010034241.tif 000005
【図４】
2010034241.tif 000006
【図５】
2010034241.tif 000007
【図６】
2010034241.tif 000008
【図７】
2010034241.tif 000009
【図８】
2010034241.tif 000010
【図９】
2010034241.tif 000011
【図１０】
2010034241.tif 000012
【図１１】
2010034241.tif 000013
【図１２】
2010034241.tif 000014
【図１３】
2010034241.tif 000015
【図１４】
2010034241.tif 000016
【図１５】
2010034241.tif 000017
【図１６】
2010034241.tif 000018
【図１７】
2010034241.tif 000019
【図１８】
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【図１９】
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