(57)【要約】      （修正有）【課題】プロセスを簡略化でき、論理回路は十分に速く、メモリートランジスタに格納された情報の保持時間は十分に長いメモリーアレイを提供する。【解決手段】シリコンウェハー２０１と、その第１表面領域２０１ａに位置するラテラルに規定された第１層配列２１２と、シリコンウェハー２０１の第２表面領域２０１ｂに位置するラテラルに規定された第２層配列２１３と、第１および第２層配列２１２・２１３の側壁に沿った幅ｄ１の第１二酸化シリコン側壁層２１５と、ラテラルに規定された第２層配列２１３の第１二酸化シリコン側壁層２１５に沿った第２幅ｄ２の第２二酸化シリコン側壁層２１７とを備える。【選択図】図２Ｊ
2010135822.tif 000002
【特許請求の範囲】
【請求項１】
メモリーアレイであって、
基板と、
上記基板の第１表面領域に位置する、メモリーアレイの論理領域の少なくとも一部であり、且つ、論理トランジスタにおけるソース領域とドレイン領域との間に在って、ゲート電極を含むゲートパターンとしての、側壁を有する少なくとも１つの第１層配列と、
上記基板の第２表面領域に位置する、メモリーアレイのメモリーセル領域の少なくとも一部であり、且つ、メモリートランジスタにおけるソース領域とドレイン領域との間に在って、ゲート電極を含むゲートパターンとしての、側壁を有する少なくとも１つの第２層配列と、
上記第１および第２層配列のそれぞれの各側壁のうちの少なくとも１つの部分領域に沿った、電気的に絶縁性の第１材料を含んだ第１幅の第１側壁層と、
上記各第２層配列の各第１側壁のうちの少なくとも１つの部分領域に沿った、電気的に絶縁性の第２材料を含んだ第２幅の第２側壁層とを含み、
上記第１側壁層が、上記第１および第２層配列のそれぞれの各側壁のうちの少なくとも１つの部分領域が熱酸化されることによって形成されており、
上記各第１層配列の第１側壁層が、第２側壁層によって被覆されていない、メモリーアレイ。
【請求項２】
上記第１幅が第２幅よりも薄い、請求項１に記載のメモリーアレイ。
【請求項３】
上記第１幅が約５ｎｍから７ｎｍである、請求項１または２に記載のメモリーアレイ。
【請求項４】
上記第２幅が約１０ｎｍ以上である、請求項１〜３のいずれか１項に記載のメモリーアレイ。
【請求項５】
上記基板がシリコンウェハーまたはシリコンチップである、請求項１〜４のいずれか１項に記載のメモリーアレイ。
【請求項６】
上記基板と、第１および／または第２層配列の少なくとも一部分との間で、かつ、基板表面の少なくとも一部に、電気的に絶縁性の第３材料を含んだ絶縁層が配置されている、請求項１〜５のいずれか１項に記載のメモリーアレイ。
【請求項７】
上記第１層配列が、第１導電性材料を含んだ第一部分層と、電気的に絶縁性の第４材料を含んだ第２部分層とを備えている、請求項１〜６のいずれか１項に記載のメモリーアレイ。
【請求項８】
上記第２層配列が、電荷蓄積部分層と、電気的に絶縁性の第５材料を含んだ第２部分層と、第２導電性材料を含んだ第３部分層と、電気的に絶縁性の第６材料を含んだ第４部分層とを備えている、請求項１〜７のいずれか１項に記載のメモリーアレイ。
【請求項９】
上記電荷蓄積部分層が、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）を有する多結晶シリコンを被覆層として含んだ層であるか、または、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）である、請求項８に記載のメモリーアレイ。
【請求項１０】
上記第１および／または第２導電性材料が多結晶シリコンである、請求項８または９に記載のメモリーアレイ。
【請求項１１】
上記電気的に絶縁性の、第１、第２、第３、第４、第５、および、第６材料が、それぞれ、二酸化シリコン、窒化シリコン、または、二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）である、請求項８〜１０のいずれか１項に記載のメモリーアレイ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、メモリーアレイの製造方法、メモリーアレイに関するものである。
【０００２】
コンピュータ技術の急速な発展に伴って、より多くの蓄積量をより小さなアレイに格納できるメモリー媒体が求められている。格納される情報が一度書き込まれると消えずに不変的に保持される不揮発性メモリーの分野では、通常、１ビット以上のデータ量が、大きなアレイ（Anordnung）に設けられた複数のトランジスタのそれぞれに格納される。不揮発性メモリーの概要については、例えば[１]に記載されている。
【０００３】
従来のシリコン超小型電子技術（Silizium-Mikroelektronik）では、小型化の促進は限界に達している。特に、１つのチップにつき数億存在するトランジスタを、より小さく、より高密度に配置しようとすることは、この先の数１０年の間に、基本的な物理的問題に直面するだろう。構造寸法が８０ｎｍを下回ると、構成素子は、不要にも量子効果の影響を受け、寸法が約３０ｎｍを下回ると、量子効果の影響が優勢になる。また、チップ上の構成素子の集積密度が上がると、余熱（Abwaerme）が劇的に上昇してしまう。したがって、構造寸法の縮小化に伴ってトランジスタアレイのメモリー密度を上昇させるには、技術的に高度な、基本的製造方法が求められる。
【０００４】
いわゆる「埋め込み型」技術では、様々な要求を伴ったトランジスタを、単一の集積回路（つまりチップ）に集積することとなる。例えば、様々な形態のトランジスタを、チップのメモリー領域（例えばフラッシュメモリーアレイまたはＥＥＰＲＯＭ）および集積回路の論理領域に集積する必要がある。従って、この技術では、集積トランジスタの構造的・物理的パラメータを変更する必要が生じる。
【０００５】
トランジスタを駆動速度の十分に速い論理領域に形成するためには、できるだけ薄い側壁酸化物層によって、論理トランジスタを、その周辺領域から分離する必要がある。このような論理トランジスタには、接続抵抗器の抵抗を下げられるように、薄い側壁酸化物層が必要である。つまり、論理トランジスタとして用いられる基板の層配置は、ラテラルに規定された層配置と基板との間の両面の境界領域にドーピング原子を注入することにより（「lightly doped drain」）、周辺領域に連結される。この論理トランジスタの側壁酸化物層を厚くしすぎた場合、シリコン基板中のドーピング領域とトランジスタのゲート酸化物領域との重複領域は小さくなり、その結果、論理トランジスタの抵抗は高くなる。つまり、論理トランジスタの抵抗が上がると、論理トランジスタの両端部の外側に、わずかにドープされたドレイン領域が形成される。したがって、論理トランジスタの駆動速度を十分に上げられるように、論理トランジスタの側壁酸化物層を、十分に薄くする必要がある（例えば、１３０ｎｍの技術世代の場合は約５〜７ｎｍ）。なお、側壁酸化物層については、論理領域に配しておくことが重要である。これは、ポリシリコン（多結晶シリコン）からなるゲート電極の側壁に、明確に規定された表面を形成できるからである。また、これにより、例えば論理トランジスタの製造中に生じるような表面電荷を飽和させることも可能となる。さらに、例えばトランジスタを製造する際に常用されるＣＶＤ方法（化学気相成長）において生じるような、プラズマエッチングによるダメージを、熱処理（auszuheilen）することもできる。
【０００６】
また、フラッシュメモリーまたはＥＥＰＲＯＭメモリーにおけるメモリートランジスタの側壁酸化物層は、十分に厚くなければならない。側壁酸化物層を十分に厚くすることで、メモリートランジスタに格納された情報（電荷蓄積層に保持された電荷量に応じて符号化されたもの）を、電荷蓄積層において確実に保持できる。これにより、格納された情報の保持時間を、十分に長くできる。保持時間の長いことは、メモリートランジスタにとって極めて重要である。さらに、メモリートランジスタの側壁酸化物層を厚くすることにより、メモリートランジスタの機能に悪影響を与える、「トンネル酸化物の端部に対するイオンによるダメージ」を回避できる。あるいは、後に行われる「基板の表面領域にドーピング領域を形成するイオン注入工程」の際、フローティングゲートに対する不必要な充電も避けられる。さらに、側壁酸化物層を十分に厚くすることにより、間隔保持膜（メモリートランジスタの製造中にしばしば形成される、窒化シリコンを含んだもの）によって生じる境界電荷（Grenzladung）を、フローティングゲートまたはゲート酸化物層から離しておける。したがって、メモリートランジスタを、完全に機能させることが可能となる。なお、メモリートランジスタの側壁酸化物は、少なくとも１０ｎｍの厚さがなければならない。
【０００７】
このように、メモリー領域を制御するための駆動速度の速い集積論理を有する論理領域と、多数のメモリートランジスタを有するメモリー領域とを備えたチップでは、論理トランジスタとメモリートランジスタとの側壁酸化物層の厚さに対する要求が、相反するものとなる。従来技術では、論理トランジスタとメモリートランジスタとの側壁酸化物層の厚さを均一にする場合に、このような相反がたびたび問題となっていた。この均一な厚さを十分に薄くすれば、論理領域における論理トランジスタの側壁の厚さを、許容範囲内とできる。一方、この厚さを十分に厚くすることにより、メモリー領域におけるメモリートランジスタの側壁の厚さを、許容範囲内に設定できる。しかし、上述した理由から、このような妥協的な解決策では、いずれのタイプのトランジスタにとって、機能的な不都合が生じてしまう。
【０００８】
このような妥協的な解決策は、こうして製造された集積回路の完全な機能を保証する必要がある場合、ゲート領域の長さが１３０ｎｍ以下であるトランジスタを対象とした技術には適していない場合が多い。ゲート領域の長さを１３０ｎｍ以下とする場合、論理トランジスタを完全に機能させ、その動作速度を十分に速めるためには、側壁酸化物の厚さを１０ｎｍよりもかなり薄くする必要がある。しかし、これでは、フラッシュメモリーまたはＥＥＰＲＯＭのメモリートランジスタにとっては極度に薄すぎる。
【０００９】
従来、「論理トランジスタを有する論理領域とメモリートランジスタを有するメモリー領域とを共通のチップに集積した集積回路」の製造を可能にする方法が、知られている。また、論理トランジスタとメモリートランジスタとの側壁酸化物を、互いに異なる厚さになるように形成する方法も知られている。
【００１０】
このような、共通の集積回路に形成されたメモリートランジスタの側壁酸化物よりも薄い側壁酸化物を有する論理トランジスタを形成する方法について、以下に、図１Ａ〜図１Ｉを参照しながら記載する。
【００１１】
これらの図では、層構造の左領域が、集積回路の論理領域（正確には、論理領域の論理トランジスタ）を示している。また、右領域は、集積回路のメモリー領域（正確には、メモリー領域のメモリートランジスタ）を示している。図１Ａ〜図１Ｉでは、左側に示された論理領域と右側に示されたメモリー領域とを、垂直な点線（gestrichelten Linie）によって区分して示している。
【００１２】
図１Ａに示した層構造１００は、シリコン基板１０１の上に、第１二酸化シリコン層１０２、第１ポリシリコン層１０３、および、ＯＮＯ層配列１０４を堆積することで得られる。ＯＮＯ層配列とは、二酸化シリコンと、窒化シリコンと、二酸化シリコンとを含んだ層からなる３層の層配列のことである。第１ポリシリコン層１０３の上に、ＯＮＯ層配列１０４の二酸化シリコン層の第１層を堆積し、その上に、ＯＮＯ層配列１０４の窒化シリコン層を堆積し、その上にＯＮＯ層配列１０４の第２二酸化シリコン層を堆積する。
【００１３】
また、図１Ｂに示した層構造１０５は、第１二酸化シリコン層１０２,第１ポリシリコン層１０３，ＯＮＯ層配列１０４を、全論理領域から除去することにより得られる。また、これらの層の除去については、リソグラフィー方法およびエッチング方法を使用できる。
【００１４】
また、層構造１０５の全表面に、第２二酸化シリコン層１０７と、第２ポリシリコン層１０８と、適切な硬質マスク１０９とを堆積することにより、図１Ｂに示した層構造１０５から図１Ｃに示した層構造１０６を得られる。
【００１５】
また、メモリー領域（図１Ｃおよび図１Ｄの点線の右側）に層構造をパターン形成する一方、論理領域（図１Ｃおよび図１Ｄの点線の左側領域）を被覆することにより、図１Ｄに示した層構造１１０を得られる。メモリー領域において形成された構造の構造的誤差範囲を小さくしなければならないので、このパターン形成工程は非常に重要である。つまり、この方法工程では、わずかな不正確さえも、得られる集積回路の機能に強い影響を与えてしまうのである。したがって、この方法工程では、プロセス条件（Prozessbedingungen）を正確に調整する必要があり、このことが、この方法工程の複雑さやコスト高の要因となっている。図１Ｄに示したように、メモリー領域では、上から５つの層のみをパターン形成する一方、第１二酸化シリコン層１０２は、メモリー領域にも残っている。この状態を実現するために、第１二酸化シリコン層１０２の上で止まるように調整された、適切なエッチングプロセスを実行する。
【００１６】
また、パターン形成後のメモリー領域に残っているラテラルに規定された層配列を、第１側壁酸化物層１１２によって被覆することにより、図１Ｅに示した層構造１１１を得られる。この側壁酸化物は、初期段階で、ラテラルに規定された層配列以外の表面領域（層１０２・１０９）にも成長する。その後、エッチバックされて、図１Ｅの層配列１１１となる。全論理領域で、硬質マスク層１０９の厚さは、この方法工程の間にほんのわずかに増すだけである（図示せず）。つまり、メモリー領域におけるラテラルに規定された層配列の側壁が第１側壁酸化物層１１２によって被覆される一方、論理領域はほとんど変わらない。
【００１７】
また、論理領域を被覆された状態にしておく一方、ラテラルに規定された層配列の堆積していないシリコン基板１０１の表面領域にドーピング原子をイオン注入方法によって注入し、ＬＤＤ領域１１４ａ・１１４ｂ（「lightly doped drain」）を形成することにより、図１Ｆに示した層構造１１３が得られる。
【００１８】
また、メモリー領域を完全に覆い、論理領域をリソグラフィー方法およびエッチング方法を用いてパターン形成することにより、図１Ｇに示す層構造１１５を得られる。論理領域を、ラテラルに規定された層配列にパターン形成するためには、決め手（kritische）となる他のパターン形成が必要になる。つまり、このプロセスを進める過程におけるわずかなずれですら、不都合にも、この工程で形成される論理領域の機能に敏感に影響してしまう。上述の決め手となる第１パターン形成のように、この方法工程でも、複雑でコストのかかるプロセスを高度の正確さでもって進める必要がある。図１Ｇに示したように、最も上の２層（第２ポリシリコン層１０８および硬質マスク１０９）のみをパターン形成する一方で、適切なエッチング方法を用いることによって、第２二酸化シリコン層１０７を論理領域に配置された層構造の表面から除去しない。その結果、論理領域には、図１Ｇに示した、第２ポリシリコン層１０８および硬質マスク１０９からなるラテラルに規定された層配列が残る。
【００１９】
論理領域とフラッシュメモリーまたはＥＥＰＲＯＭのメモリー領域とのラテラルに規定された層配列に沿って、第２側壁酸化物層１１７を堆積することにより、図１Ｈに示した層構造１１６を得られる。この状態を実現するために、側壁に熱酸化を行う。第２側壁酸化物層１１７は、第１側壁酸化物層１１２よりも薄い。つまり、図１Ｈに示したように、論理領域の、ラテラルに規定された層配列は、第２側壁酸化物層１１７の厚さに相当する側壁酸化物を有している一方、メモリー領域のラテラルに規定された層配列は、厚さが第１側壁酸化物層１１２と第２側壁酸化物層１１７とからなる側壁酸化物層を有している。
【００２０】
また、論理領域とメモリー領域とに注入（Implantationen）を行うことにより、図１Ｉに示した層構造１１８を得られる。これにより、論理領域では、第１ドーピング領域１１９ａおよび第２ドーピング領域１１９ｂを得られ、メモリー領域では、ラテラルに規定された層配列の両側の端部に第１ＨＤＤ領域１２０ａおよび第２ＨＤＤ領域１２０が生成される。なお、ＨＤＤとは、「highly doped drain」のことであり、ＨＤＤ領域１２０ａ・１２０ｂのドーピング原子の濃度がＬＤＤ領域１１４ａ・１１４ｂのそれよりも高いことを示している。論理領域に形成された、ラテラルに規定された層配列は、第２側壁酸化物層１１７の厚さの側壁酸化物を有するトランジスタである。第１ドーピング領域１１９ａは第１ソース／ドレイン領域である一方、第２ドーピング領域１１９ｂは第２ソース／ドレイン領域である。また、論理領域の第２二酸化シリコン層１０７はゲート酸化物層であり、論理領域の第２ポリシリコン層１０８はゲート電極である。第２側壁酸化物層１１７は、トランジスタの側面を遮蔽するために用いられ、硬質マスク１０９は同様に保護層として用いられる。
【００２１】
また、メモリー領域に形成された、ラテラルに規定された層配列については、メモリートランジスタとして使用できる。第１ＬＤＤ領域１１４ａおよび第１ＨＤＤ領域１２０ａは第１ソース／ドレイン領域を構成し、第２ＬＤＤ領域１１４ｂおよび第２ＨＤＤ領域１２０ｂは第２ソース／ドレイン領域を構成している。第１二酸化シリコン層１０２は、ゲート酸化物領域を示している。第１ポリシリコン層１０３はフローティングゲートとして機能し、この層には、例えばファウラーノルドハイムトンネル（Fowler-Nordheim-Tunnels）または熱電子（heisser Elektronen）によって荷電粒子が絶えず注入される。また、ＯＮＯ層配列１０４および第２二酸化シリコン層１０７は、フローティングゲートを第２ポリシリコン層１０８から電気的に分断（Entkopplung）される。この第２ポリシリコン層は、ゲート電極として機能する。また、硬質マスク１０９は、保護層である。また、第１側壁酸化物層１１２および第２側壁酸化物層１１７によって、メモリートランジスタの側壁酸化物層を十分に厚くできる。
【００２２】
しかし、側壁酸化物の厚さが異なる論理トランジスタおよびメモリートランジスタを形成するための上記方法には、不都合がある。すなわち、上述したように、これらの方法の過程で、決め手となる２つのリソグラフィー工程が必要である。これらのリソグラフィー工程では、わずかな誤差によって、アレイの機能に不都合な影響が広範に生じてしまう。また、これら２つの決め手となるリソグラフィー工程を行うことにより、層構造１１８の製造が複雑化し、コスト高となる。
【００２３】
また、上述した製造方法の他の不都合な点は、論理トランジスタのゲートパターン形成と、メモリートランジスタのゲートパターン形成とを、互いに別々の２つの方法工程で行う点にある。すなわち、メモリートランジスタは、図１Ｃに示した層構造１０６から図１Ｄに示した層構造１１０を形成する方法工程によってパターン形成される。これに対し、論理トランジスタのパターン形成は、図１Ｆに示した層構造１１３から図１Ｇに示した層構造１１５を形成する方法工程によって行われる。実際、上記２つの方法工程に全く同じ方法条件を設定することは不可能であるが、論理領域とメモリー領域との表面被覆密度が同じである構造を形成することが重要なのである。表面被覆密度は、「論理領域の被覆面の合計を論理領域の全面積で割った割合」、または、「メモリー領域の被覆面の合計をメモリー領域の全面積で割った割合」として規定されている。理想的には、チップ全体の表面被覆密度は、できる限り均一なほうがよい。これは、ゲート電極を製造する際に、誤差を最小限に抑えられるからである。
【００２４】
論理トランジスタとメモリートランジスタとをパターン形成する上記した２つの方法によって得られる表面被覆密度が互いに異なっていると、ゲート電極の形状が異なってしまう。表面被覆密度が均一でないことに起因する悪影響を、エッチング負荷効果（Aetzloading-Effekte）という。この影響は、形成された集積回路の機能に悪影響を与えるので、上記の方法にしたがって製造されたトランジスタの質は悪いことが多い。
【００２５】
[２]は、ウェハー上にｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを備えたＣＭＯＳトランジスタを開示している。
【００２６】
[３]は、フィールド酸化物をエッチングできる半導体装置の製造方法を開示している。これにより、シリコンのダメージを最小限に抑えられる。
【００２７】
[４]は、特性の異なるｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを備えた、半導体メモリー装置の製造方法を開示している。
【００２８】
[５]は、ＤＲＡＭセルを備えた半導体装置を開示している。
【００２９】
本発明の課題は、あまり複雑ではなく、質の改善された、側壁の厚さが異なる、側壁によってラテラルに規定された複数の層配列を、１つの基板に形成することにある。
【００３０】
この課題を、独立項の特徴部分を備えた層配置の製造方法と、層配置と、メモリーアレイとによって、解決する。
【００３１】
本発明の層配置の製造方法では、ラテラルに規定された少なくとも１つの第１層配列を、基板の第１表面領域に形成し、ラテラルに規定された少なくとも１つの第２層配列を、基板の第２表面領域に形成する。さらに、電気的に絶縁性の第１材料を含んだ第１幅の第１側壁層を、第１および第２層配列の側壁の少なくとも部分領域に沿って形成する。さらに、電気的に絶縁性の第２材料を含んだ第２幅の第２側壁層を、第１および第２層配列の第１側壁層の少なくとも部分領域に沿って形成する。続いて、第２側壁層を第１層配列から除去する。
【００３２】
これにより、具体的には、特に側壁酸化物の幅が異なっているゲート電極を製造する際のプロセスを、簡略化できる。
【００３３】
基板の第１表面領域の第１層配列は、論理回路の論理トランジスタであってもよいし、第２層配列は、集積回路のメモリー領域中のメモリートランジスタであってもよい。本発明にしたがって製造された層配置では、ラテラルに規定された第１層配列の側壁酸化物層の幅（第１幅の層）は、ラテラルに規定された第２層配列に沿った側壁層の幅（第１幅の層に第２幅の層を足したもの）よりも薄い。また、集積回路の論理領域における論理トランジスタであることが好ましい第１層配列の接続抵抗は、側壁酸化物の幅が薄いので、十分に低い。また、この第１層配列の論理回路（Logik）は、十分に速い。これに対し、第２層配列の側壁層の幅はより厚い。従って、一連の好ましい効果を得られる。つまり、側壁酸化物の幅の厚いメモリートランジスタに格納された情報の保持時間は、十分に長い。さらに、側壁酸化物層が十分に厚いため、周辺領域から受ける不要な影響からメモリートランジスタを十分に保護できる。
【００３４】
本発明の好ましい形態にしたがって、以下の部分工程では、ラテラルに規定された少なくとも１つの第１層配列を、基板の第１表面領域に形成し、ラテラルに規定された少なくとも１つの第２層配列を、基板の第２表面領域に形成する。
【００３５】
第一部分工程では、基板の第１および第２表面領域に、電気的に絶縁性の第１補助層を形成し、その上に、電気的に絶縁性の第２補助層を形成し、その上に、電気的に絶縁性の第３補助層を形成する。第２部分工程では、第１、第２、および、第３補助層を、基板の第１表面領域から除去する。第３部分工程では、基板の第１および第２表面領域に（正確には、第２部分工程で得られたような層構造の表面に）電気的に絶縁性の第４補助層を形成し、その上に、導電性の第５補助層を形成し、その上に、電気的に絶縁性の第６補助層を形成する。第４部分工程では、第１および第２表面領域に、第５および第６補助層を一度に（gemeinsam）パターン形成することにより、第１表面領域に、ラテラルに規定された少なくとも１つの第１層配列を形成する。第５部分工程では、第２表面領域に第２、第３、第４補助層をパターン化することにより、第２表面領域に、ラテラルに規定された少なくとも１つの第２層配列を形成する。
【００３６】
強調すべきは、第４部分工程において、第１および第２表面領域に第５および第６補助層を一度にパターン形成するという点である。つまり、この部分工程では、表面領域に堆積された層配列をパターン形成することにより、１つの方法工程で、第１および第２層配列の幅の狭さを規定する。言い換えると、第１層配列が集積回路の論理トランジスタであり、第２層配列が集積回路のメモリートランジスタである好ましい実施例では、論理トランジスタとメモリートランジスタとを、決め手となる（kritischen）一度の共通のリソグラフィー工程において構造的に規定する。これにより、図１Ａ〜図１Ｉを参照して記載した、側壁の厚さが異なる論理トランジスタおよびメモリートランジスタの製造方法と比べて、決め手となるリソグラフィー工程が１つ少ない。これにより、側壁の厚さの異なる論理トランジスタおよびメモリートランジスタの製造方法を著しく簡略化でき、製造コストおよび複雑さを低減できる。
【００３７】
さらに、論理トランジスタおよびメモリートランジスタを一度にパターン形成することにより、基板の異なる表面領域の表面被覆密度が均一ではない（上記記載を参照）ことに起因する、エッチング負荷効果を低減できる。具体的には、第１および第２層配列の表面被覆密度を一定になるように改善できる。これは、第１または第２層配列を形成する際の方法パラメータ（Verfahrensparameter）が、リソグラフィー工程を共通化するために、同じであるからである。したがって、論理トランジスタとメモリートランジスタとの層配列の主要なパラメータ（例えば、ＭＯＳトランジスタのゲート酸化物領域の幅）は、同じである。これにより、論理領域およびメモリー領域を備えた、本発明の方法にしたがって製造された集積回路の品質を、従来技術に比べて改善できる。
【００３８】
本発明の製造方法の好ましい形態では、電気的に絶縁性の第２材料を含んだ第２幅の第２側壁層を、第１および第２層配列の第１側壁層のうちの少なくとも１つの部分領域に沿って形成する工程と、第１層配列から第２側壁層を除去する工程との間で、第２層配列の側面の端部に隣接している表面領域にドーピング原子を注入する。
【００３９】
つまり、この方法工程では、ＬＤＤ領域を、第２層配列の側面周辺領域に隣接している基板の表面領域に形成する。この方法工程の目的は、メモリートランジスタである第２層配列の、第１または第２ソース／ドレイン領域の形成にある。
【００４０】
また、本発明の他の形態では、第２側壁層を第１層配列から除去した後、基板の表面領域にドーピング原子を注入する。この表面領域は、第２層配列の側面周辺領域から空間的に分離されており、かつ、ドーピング原子が注入された基板の表面領域のうちの１つと部分的に重なっている領域である。
【００４１】
この方法工程では、上述したＬＤＤ領域（「lightly doped drain」）と重なるようにＨＤＤ領域（「高ドープされたドレイン」）を形成する。ＬＤＤ領域のドーピング原子の濃度は、ＨＤＤ領域よりも低い。ドーピング原子は、ｎ型のドーピング原子であってもよいし、ｐ型のドーピング原子であってもよい。
【００４２】
本発明の他の形態では、第２側壁層を第１層配列から除去した後、第１層配列の側面周辺領域に隣接した基板の表面領域にドーピング原子を注入する。
【００４３】
上述したように、第１層配列は、特に、集積回路の論理領域における論理トランジスタとして用いられる。上述の方法工程では、論理トランジスタの第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成する。第１層配列の側面周辺領域に隣接した基板の表面領域に注入されたドーピング原子は、ｎ型のドーピング原子であってもよいし、ｐ型のドーピング原子であってもよい。
【００４４】
上記全ての方法工程を、イオン注入方法、公知のリソグラフィー方法、公知のエッチング方法のような規格化された半導体技術方法、および、例えばＣＶＤ方法（「化学気相成長」）のような公知の堆積方法によって、実現できる。したがって、本発明の製造方法にかかるコストは少なく、この方法は技術的に簡単である。
【００４５】
また、層配置の他の製造方法では、ラテラルに規定された少なくとも１つの第１層配列を基板の第１表面領域に形成し、ラテラルに規定された少なくとも１つの第２層配列を基板の第２表面領域に形成する。さらに、電気的に絶縁性の第１材料を含んだ第１幅の第１側壁層を、第１および第２層配列の側壁の少なくとも１つの部分領域に形成する。さらに、第１層配列の第１側壁層の少なくとも１つの部分領域に補助側壁層を形成し、第２層配列の第２側壁層の少なくとも１つの部分領域に、電気的に絶縁性の第２材料を含んだ第２幅の第２側壁層を形成する。また、補助側壁層の材料の選択を、第２層配列の第１側壁層の少なくとも１つの部分領域に第２側壁層を形成している間、補助側壁層が、電気的に絶縁性の第２材料によって被覆されないように、行う。
【００４６】
具体的には、補助側壁層を形成することにより、第１層配列は、第２側壁層によって被覆されない。また、第２側壁層を第２層配列に形成した後、補助側壁層を除去してもよい。これにより、第１層配列の側壁には第１側壁層のみが残り、第２層配列の側壁には第１および第２側壁が残る。
【００４７】
また、第２側壁層の形成後に、補助側壁層を第１層配列から除去することが好ましい。
【００４８】
好ましい形態では、第２側壁層を、ラテラルに規定された第２層配列の材料の少なくとも一部を熱酸化することによって、形成する。この熱酸化は、適切な材料を選択しているので、具体的には第１側壁層「を貫いて」作用する。具体的には、熱酸化している間、補助側壁層があるために、第１層配列は熱酸化されない。
【００４９】
電気的に絶縁性の第１および第２材料は二酸化シリコンであることが好ましく、補助側壁層の材料は窒化シリコンであることが好ましい。
【００５０】
以下に、本発明の層配置について説明する。この層配置の構成が、層配置の製造方法にも用いられる。
【００５１】
本発明の層配置は、基板と、その第１表面領域に位置するラテラルに規定された少なくとも１つの第１層配列と、上記基板の第２表面領域に位置するラテラルに規定された少なくとも１つの第２層配列と、第１および第２層配列それぞれの各側壁の中の少なくとも１つの部分領域に位置する、電気的に絶縁性の第１材料を含んだ第１幅の第１側壁層と、各第２層配列の各第１側壁層のうちの少なくとも１つの部分領域に位置する、電気的に絶縁性の第２材料を含んだ第２幅の第２側壁層とを備えている。
【００５２】
特に、第１幅は、第２幅よりも薄くてもよい。第１幅は、５ｎｍ〜７ｎｍであることが好ましいのに対して、第２幅は、約１０ｎｍ以上であることが好ましい。
【００５３】
また、基板は、例えばシリコンウェハーまたはシリコンチップのような、シリコン基板であることが好ましい。
【００５４】
基板と第１および／または第２層配列の少なくとも一部分との間には、基板の表面の少なくとも一部分に、電気的に絶縁性の第３材料を含んだ絶縁層が配置されている。
【００５５】
本発明の層配置を論理領域（第１層配列）またはメモリー領域（第２層配列）として使用する場合、層配列と基板との間に配置された絶縁層を、層配列によって形成されたトランジスタのゲート酸化物層としてもよい。
【００５６】
本発明の層配置の好ましい形態では、第１層配列は、第１導電性材料を含んだ第一部分層と、電気的に絶縁性の第４材料を含んだ第２部分層とを備えている。
【００５７】
また、第２層配列は、電荷蓄積部分層と、電気的に絶縁性の第５材料を含んだ第２部分層と、第２導電性材料を含んだ第３部分層と、電気的に絶縁性の第６材料を含んだ第４部分層とを備えていることが好ましい。
【００５８】
特に、電荷蓄積部分層は、被覆層として、二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）を有する多結晶シリコンを含んだ層であってもよい。また、それに代わるものとして、電荷蓄積部分層は、二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）であってもよい。
【００５９】
上記２つの案のメモリートランジスタの概念は、互いに異なっている。つまり、フローティングゲート原理に従ったメモリートランジスタと、電荷蓄積層としてのＯＮＯ層を備えたメモリートランジスタである。フローティングゲートメモリートランジスタとＯＮＯ層メモリートランジスタとを、本発明の層配置の第２層配列に用いてもよい。
【００６０】
ＯＮＯメモリートランジスタでは、ゲート酸化物層の代わりに、ＯＮＯ層（二酸化シリコン‐窒化シリコン‐二酸化シリコン）を用いている。「チャネルホットエレクトロン注入（ＣＨＥ；channel hot electron injection）」により、ＯＮＯ層（正確には、ＯＮＯ層の窒化シリコン層）に、そこに不変的に残る荷電粒子を注入してもよい。ＯＮＯ層に注入された電子の数に応じて、ＯＮＯトランジスタのゲート領域の導電性が変わる。これにより、ＯＮＯ層では、メモリー情報が符号化される。
【００６１】
これに対して、フローティングゲートメモリートランジスタでは、ゲート電極とゲート酸化物層との間に、例えば多結晶シリコンを含んだ導電性材料を含んだ層と、電気的に絶縁性の材料を含んだ十分に厚い層とを配置する。ゲート電極とソース／ドレイン領域との間に十分に高い電圧を印加することにより、ファウラーノルドハイムトンネルまたは熱荷電粒子（heisser Ladungstraeger）を用いて、ゲート酸化物層上の導電性層に荷電粒子を注入してもよい。この荷電粒子の存在が、このようなトランジスタのソース領域とドレイン領域との間の、ゲート酸化物の下に位置するチャネル領域の導電性を変える。この導電性の値は、フローティングゲートメモリートランジスタに格納された情報を符号化する。
【００６２】
本発明にしたがって供給された層配置の利点は、中に含まれている第２層配列を、フローティングゲートトランジスタ、ＯＮＯトランジスタ、または、他の形態のメモリートランジスタとして、選択的に構成できる点にある。したがって、本発明の層配置を、個々の具体的なケースの要求に対し、簡単に、かつ自在に適応させられる。
【００６３】
第１および／または第２導電性材料は、多結晶シリコンであることが好ましい。
【００６４】
電気的に絶縁性の、上記した第１、第２、第３、第４、第５、および、第６材料は、二酸化シリコン、または、窒化シリコン、または、二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列（ＯＮＯ層）であってもよい。
【００６５】
つまり、ＯＮＯ層を、上述したように、荷電粒子（その数がメモリートランジスタに格納された論理情報を符号化する）を格納するための層としてだけではなく、電気的に絶縁性の特性を有する層として、例えば２つの導電性領域を分離するために、使用してもよい。
【００６６】
最後に、本発明では、上記記載の特徴部分を有する層配置を備えたメモリーアレイを提供する。本発明のメモリーアレイでは、基板の第１表面領域に配置された少なくとも１つの第１層配列が、メモリーアレイの論理領域の少なくとも一部分を構成している。これに対して、基板の第２表面領域に配置された少なくとも１つの第２層配列が、メモリーアレイのメモリーセル領域の少なくとも一部分を構成している。
【００６７】
要約すると、本発明は、決め手となる単一のゲートパターン形成によって製造できる共通の集積回路における論理トランジスタおよびメモリートランジスタにある、様々な厚さの側壁酸化物層に対する要求に対応できる。したがって、このような層配置の製造方法は、従来技術の方法よりも、簡単でコストがかからない。さらに、この方法では、表面被覆を均一にできるので、再現性、および、ゲートパターン形成の質によい影響を与える。さらに、これにより、エッチング負荷効果を回避できる。
【００６８】
具体的には、本発明の注目点は、第１層配列と第２層配列とを、薄い側壁酸化物層によって被覆し、次に、第１および第２層配列を、好ましくはより厚い第２側壁酸化物層によって被覆し、第２側壁酸化物層を論理領域から除去する、という点にある。
【図面の簡単な説明】
【００６９】
【図１Ａ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｂ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｃ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｄ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｅ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｆ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｇ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｈ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図１Ｉ】従来技術に係る、製造中の１時点での層構造を示す断面図である。
【図２Ａ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｂ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｃ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｄ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｅ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｆ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｇ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｈ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｉ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図２Ｊ】本発明の層配置の製造方法の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図３Ａ】本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図３Ｂ】本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図３Ｃ】本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図３Ｄ】本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【図３Ｅ】本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の１時点での層構造を示す断面図である。
【００７０】
本発明の実施例を、図に示し、以下に詳述する。
図１Ａ〜図１Ｉは、従来技術に係る、製造中の様々な時点での層構造を示す断面図である。
図２Ａ〜図２Ｊは、本発明の層配置の製造方法の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
図３Ａ〜図３Ｅは、本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
【００７１】
以下に、図２Ａ〜図２Ｊを参照しながら、本発明の層配置の製造方法に関する、好ましい実施例について説明する。
【００７２】
図２Ａ〜図２Ｊに、破線の垂直分離線を記載した。この線は、分離線の左に示した基板２０１の第１表面領域２０１ａ（この上に、論理トランジスタを形成するための第１層配列を形成する）を、分離線の右に示した基板２０１の第２表面領域２０１ｂ（その上に、メモリートランジスタを形成するための第２層配列を形成する）から分離する線である。これらの図では、説明を簡略化するために、第１表面領域２０１ａに第１層配列を１つだけ示し、第２表面領域２０１ｂの上に第２層配列を１つだけ示している。しかし、実際には、表面領域２０１ａ・２０１ｂそれぞれの上には、多数の層配列が形成されている場合が多い。
【００７３】
シリコンウェハー２０１の第１表面領域２０１ａおよび第２表面領域２０１ｂに、第１二酸化シリコン層２０２と、その上の第１ポリシリコン層２０３と、その上のＯＮＯ層２０４とを形成することにより、図２Ａに示した層構造２００を得られる。ＯＮＯ層２０４は、二酸化シリコン部分層２０４ａと、窒化シリコン部分層２０４ｂと、他の二酸化シリコン部分層２０４ｃとを備えている。第１ポリシリコン層２０３の上には、ＯＮＯ層２０４の二酸化シリコン部分層２０４ａが形成され、その上に窒化シリコン部分層２０４ｂが形成され、その上に他の二酸化シリコン部分層２０４ｃが形成されている。
【００７４】
第１二酸化シリコン層２０２、第１ポリシリコン層２０３、およびＯＮＯ層２０４の形成は、本実施例では、熱酸化またはＣＶＤ方法（「化学気相成長」）を用いて行われる。
【００７５】
第１二酸化シリコン層２０２と、第１ポリシリコン層２０３と、ＯＮＯ層２０４とを、シリコンウェハー２０１の第１表面領域２０１ａから除去することにより、図２Ｂに示した層構造２０５を得られる。
【００７６】
この方法工程を、本実施例にしたがって以下のように実現する。つまり、適切なマスクによって層構造２００の第２表面領域を覆い、リソグラフィー方法およびエッチング方法を用いて、第１二酸化シリコン層２０２と、第１ポリシリコン層２０３と、ＯＮＯ層２０４とを、層構造２００の第１表面領域２０１ａから除去する。この第１表面領域２０１ａは、後に論理領域となる。これに対して、第２表面領域２０１ｂは、後に集積回路のメモリー領域となる。ここで、主張すべきは、層構造２００から層構造２０５を得るために必須のリソグラフィー方法工程が、決め手とはならないということである。つまり、リソグラフィー方法を行う際のほんの僅かな構造的不正確さが、得られた集積回路の機能にとって重大な影響を及ぼさないということである。このため、この方法工程については、比較的簡単に実行できるようになっている。
【００７７】
シリコンウェハー２０１の第１および第２表面領域２０１ａ・２０１ｂに、第２二酸化シリコン層２０７（正確には、第２表面領域２０１ｂ自体の上ではなく、第２表面領域２０１ｂに配置された層の最上層の表面に位置する層）を堆積し、第２二酸化シリコン層２０７の上に、第２ポリシリコン層２０８を堆積し、その上に窒化シリコン硬質マスク２０９を堆積することにより、図２Ｃに示した層構造２０６を得られる。
【００７８】
この方法工程も、ＣＶＤ方法（気相を含んだ層２０７・２０８・２０９の堆積）によって実現できる。
【００７９】
また、第１および第２表面領域２０１ａ・２０１ｂの第２ポリシリコン層２０８および窒化シリコン硬質マスク２０９を、一度にパターン形成することにより、図２Ｄに示した層構造２１０を得られる。これにより、第１表面領域には、ラテラルに規定された第１層配列２１２が形成され、第２表面領域２０１ｂの上には、ラテラルに規定された補助層配列２１３ａが形成される。
【００８０】
この方法工程を実現するために、層構造２０６の全表面に、リソグラフィー方法およびエッチング方法を施す。このリソグラフィー方法およびエッチング方法を用いて、ラテラルに規定された、寸法が最も小さい（１００ｎｍ以下の寸法）構造を構成するので、このリソグラフィー工程は決め手になる。つまり、この方法工程でのわずかな誤差が、製造された集積回路の機能に敏感に影響を及ぼしてしまう。したがって、この方法工程を行う際は、特に注意する必要がある。主張すべきは、この方法工程は、本発明の製造方法では、決め手となる唯一のリソグラフィー工程であるということである。ラテラルに規定された領域２１２・２１３ａを形成する際に、第１および第２表面領域のプロセス条件が同じであればは、形成された構造の物理的パラメータ上のずれを防止できる。特に、表面被覆密度を均一にできる。
【００８１】
シリコンウェハー２０１の第２表面領域２０１ｂに、第１ポリシリコン層２０３と、ＯＮＯ層２０４と、第２二酸化シリコン層２０７とをパターン形成した結果、第２表面領域２０１ｂにラテラルに規定された第２層配列２１３が形成される。これにより、図２Ｄに示した層構造２１０から、図２Ｅに示した層構造２１１を得られる。
【００８２】
決め手とはならないリソグラフィー方法工程では、第１表面領域２０１ａ（後に形成される論理領域）を、マスクによって被覆する。これはつまり、この方法工程を層構造２１０の第２表面領域２０１ｂのみで行うことを、意味している。第２表面領域２０１ｂの層２０３・２０４・２０７のパターン形成は、適切なエッチング方法を用いて行われる。このエッチング方法については、補助層配列２１３ａの幅によって、第２表面領域２０１ｂの層２０３・２０４・２０７をエッチバックする際の幅も規定できるように、選択される。つまり、異方性エッチングを図２Ｅでの垂直方向に行うことにより、補助層配列２１３ａによって規定された幅は、明確に下に延びる。したがって、狭い第２層配列２１３の幅は、上述した決め手となるリソグラフィー工程によって確定される。
【００８３】
図２Ａ〜図２Ｅに示した上記した方法工程は、要約すると、ラテラルに規定された第１層配列２１２を、シリコンウェハー２０１の第１表面領域２０１ａに形成し、ラテラルに規定された第２層配列２１３を、シリコンウェハー２０１の第２表面領域２０１ｂに形成する、ということである。
【００８４】
また、第１層配列２１２と第２層配列２１３との側壁に沿って、第１幅ｄ１の二酸化シリコン側壁層２１５を形成することにより、図２Ｅに示した層構造２１１から図２Ｆに示した層構造２１４を得られる。
【００８５】
この方法工程を、本実施例にしたがって、ラテラルに規定された第１層配列２１２と、ラテラルに規定された第２層配列２１３との側壁を熱酸化することにより、実現する。熱酸化とは、プロセス室において酸素雰囲気を生成し、温度を上昇させることにより酸素の反応度を上げることである。その結果として、ラテラルに規定された層配列２１２・２１３のシリコンが存在している側壁が、酸化して二酸化シリコンになる。その第１幅ｄ１は、約５ｎｍである。
【００８６】
また、第２幅ｄ２の第２二酸化シリコン側壁層２１７を、第１層配列２１２と第２層配列２１３との第１二酸化シリコン側壁層２１５に沿って形成することにより、図２Ｇに示した層構造２１６を得られる。
【００８７】
本発明の、層配置の製造方法に関する上記した好ましい実施例では、第２二酸化シリコン側壁層２１７は、二酸化シリコンからなっている。この層２１７を、第１二酸化シリコン側壁層２１５に沿って、ＣＤＶ方法によって形成する。
【００８８】
また、本実施例では、第２幅ｄ２の厚さは、第１幅ｄ１よりも厚くなっている。つまり、ｄ２＞ｄ１である。
【００８９】
なお、上記の構成に限らず、第２側壁層を窒化シリコン材料から製造してもよい。この場合でも、第２側壁層を、第１二酸化シリコン側壁層２１５に沿って同様にＣＶＤ方法を用いて形成できる。
【００９０】
また、本実施例では、第２二酸化シリコン側壁層２１７を、特殊なＣＶＤ方法（いわゆるＴＥＯＳ方法（テトラ‐エチル‐オルト‐珪酸塩））にしたがって、第１二酸化シリコン側壁層２１５に沿って形成する。また、第２二酸化シリコン側壁層２１７のウェットエッチング率が高くなるように、ＬＰＣＶＤ方法（「低圧化学気相成長」）を用いることが好ましい。主張すべきは、熱によって成長する二酸化シリコン層（例えば、第１二酸化側壁層２１５）の物理的特性と、ＴＥＯＳ‐ＣＶＤ方法（特にＴＥＯＳ‐ＬＰＣＶＤ方法）にしたがって堆積された二酸化シリコン層（例えば、第２二酸化シリコン側壁層２１７）の物理的特性とが、特にエッチング化学物質との相互作用という点で、異なっているということである。
【００９１】
第２層配列２１３の側面端部に接しているシリコン基板２０１の表面領域にドーピング原子を注入することにより、ＬＤＤドーピング領域２１９を形成する。その結果、図２Ｈに示した層構造２１８を得られる。
【００９２】
この方法工程は、本発明の層配置の製造方法の上記した実施例にしたがって、イオン注入方法を用いて実現できる。つまり、半導体本体に加速されたイオンを衝突させることによって、性質の異なる原子を半導体本体の表面に注入する。このイオン注入によって、半導体材料の電気特性に影響を与えることができ、特に、導電性が上がる。イオンは、所定のエネルギーによって層構造２１６の第２表面領域２０１に衝突し、ラテラルに規定された第２層配列２１３と基板との境界領域から基板に入り込む。これにより、図２Ｈに示したように、本実施例ではｎ型にドープされたＬＤＤドーピング領域２１９が生じる。この領域は、後のメモリートランジスタのソース／ドレイン領域の一部分を構成する。ＬＤＤ（lightly doped drain）ドーピング領域２１９中のドーピング原子の濃度を、以下では、第１荷電粒子密度と呼ぶ。
【００９３】
第２二酸化シリコン側壁層２１７をラテラルに規定された層配列２１２から除去することにより、図２Ｈに示した層構造２１８から、図２Ｉに示した層構造２２０を得られる。
【００９４】
このために、点線の右側（メモリートランジスタの領域）の層構造２１８の部分領域を、マスクによって被覆する。これに対して、点線の左の領域（論理領域）を、ウェット化学エッチング方法によって処理する。このようなパターン形成は、ここでも決め手とはならない。適切なウェット化学エッチング方法によって、ラテラルに規定された第１層配列２１２から、第２二酸化シリコン側壁層２１７を除去することにより、ラテラルに規定された第１層配列２１２の側壁に沿って、第１二酸化シリコン側壁層２１５のみが残る。ウェットエッチング方法によって、エッチングプロセスの選択性を利用する。層構造２１８の材料の組み合わせについては、「ＣＶＤ方法によって形成された第２二酸化シリコン側壁層２１７に、フッ化水素酸（ＨＦ）を用いてウェット化学エッチングを施す際のエッチング率」が、「熱酸化によって形成された第１二酸化シリコン側壁層２１５に、ウェット化学エッチングを施す際のエッチング率」よりも著しく高い、ということを利用する。フッ化水素酸によってウェット化学エッチングを施す際に、ＣＶＤ二酸化シリコンと熱によって成長する二酸化シリコンとのエッチング率の比率は、およそ１０対１である。これにより、第２二酸化シリコン側壁層２１７をエッチングによって除去した（Wegaetzen）後で、エッチングプロセスを確実に完了できる。一方、ラテラルに規定された第１層配列２１２の第１二酸化シリコン側壁層２１５を不必要にエッチングしてしまうことを、ほぼ回避できる。
【００９５】
また、本発明にかかる層配置の製造方法について、上記の実施例に対する代替案を示す。図２Ｇを参照して記載した方法工程では、第２二酸化シリコン側壁層２１７を、第１および第２層配列２１２・２１４の第１二酸化シリコン側壁層２１５に沿って形成するようになっている。ここで、この工程で、第２二酸化シリコン側壁層２１７の材料として、二酸化シリコン（ＳｉＯ２）に代えて、窒化シリコン（Ｓｉ３Ｎ４）を用いてもよい。この場合、第１二酸化シリコン側壁層２１５は、熱によって成長する二酸化シリコンから製造される一方、第２側壁層２１７については、第１二酸化シリコン側壁層２１５に沿って適切なＣＶＤ方法によって形成された窒化シリコンから製造する。このような場合、ウェット化学エッチング方法に適した化学物質は、フッ化水素酸ではなく、燐酸（Ｈ３ＰＯ４）である。この方法を用いて、図２Ｈに示した層構造２１８から図２Ｉに示した層構造２２０が製造される。この場合、燐酸を用いて、二酸化シリコンよりもエッチング率の著しく高い窒化シリコンをエッチングする。ＣＶＤ方法によって成長する窒化シリコンと、熱酸化により生成された二酸化シリコンとのウェットエッチング率の比率は、１０対１よりも大きい。したがって、窒化シリコンを第２側壁層２１７の材料として用いた場合、窒化シリコンを含んだ第２側壁層２１７を完全に除去した後で、第１層配列２１２の側壁のウェットエッチングを確実に止められる。
【００９６】
シリコンウェハー２０１の表面領域に、第２荷電粒子密度のドーピング原子を注入することにより、図２Ｉに示した層構造２２０から、図２Ｊに示した層配置２２１を得られる。この表面領域は、ラテラルに規定された第２層配列２１３の側面端部から空間的に分離されており、シリコンウェハー２０１のＬＤＤドーピング領域２１９と部分的に重なっている。これにより、ＨＤＤドーピング領域２２２（「高ドープされたドレイン」）が形成される。さらに、ラテラルに規定された第１層配列２１２の側面端部に隣接しているシリコンウェハー２０１の表面領域には、第３電荷粒子密度のドーピング原子を注入する。これにより、ドーピング領域２２３が形成される。
【００９７】
層構造２２０から層配置２２１を得られる上記方法工程を、本発明の製造方法の実施例では、イオン注入方法を用いて実現している。強調すべきことに、ＨＤＤドーピング領域２２２におけるドーピング原子の第２荷電粒子密度が、第１ＬＤＤドーピング領域２１９におけるドーピング原子の第１荷電粒子密度よりも高い。なお、ＨＤＤドーピング領域２２２およびドーピング領域２１９については、１つの方法工程によって形成してもよいし、互いに異なる２つの方法工程によって形成してもよい。
【００９８】
上記した層配置の製造方法により、シリコンウェハー２０１と、その第１表面領域２０１ａに位置するラテラルに規定された第１層配列２１２と、シリコンウェハー２０１の第２表面領域２０１ｂに位置するラテラルに規定された第２層配列２１３と、第１および第２層配列２１２・２１３の側壁に沿った幅ｄ１の第１二酸化シリコン側壁層２１５と、ラテラルに規定された第２層配列２１３の第１二酸化シリコン側壁層２１５に沿った第２幅ｄ２の第２二酸化シリコン側壁層２１７とを備えた、本発明の層配置２２１の好ましい実施例を得られる。
【００９９】
シリコンウェハー２０１と、ラテラルに規定された第１層配列２１２との間では、シリコンウェハー２０１の第１表面領域２０１ａに、電気的に絶縁性の第２二酸化シリコン層２０７が配置されている。また、シリコンウェハー２０１と、ラテラルに規定された第２層配列２１３との間では、シリコンウェハー２０１の第２表面領域２０１ｂに、電気的に絶縁性の第１二酸化シリコン層２０２が配置されている。ラテラルに規定された第２層配列２１３は、第１ポリシリコン層２０３として形成された電荷蓄積部分層と、ＯＮＯ層２０４と、第２二酸化シリコン層２０７と、第２ポリシリコン層２０８と、窒化シリコン硬質マスク２０９とを備えている。ラテラルに規定された第１層配列２１２は、第２ポリシリコン層２０８と窒化シリコン硬質マスク２０９とを備えている。
【０１００】
また、図２Ｊの左領域を、集積回路の論理領域の論理トランジスタとして用いてもよく、これに対して、図２Ｊの層配置２２１の右領域を、集積回路のメモリー領域のメモリートランジスタとして用いてもよい。ラテラルに規定された第１層配列２１２は、ドーピング領域２２３とともに、第１二酸化シリコン側壁層２１５として形成された十分に薄い幅ｄ１を有する側壁層を備えた、論理トランジスタを構成している。この論理トランジスタの駆動速度は十分に速く、その接続抵抗器の抵抗は十分に低い。この構成では、ドーピング領域２２３が、第１または第２ソース／ドレイン領域として機能し、第２二酸化シリコン層２０７がゲート酸化物層として機能し、また、第２ポリシリコン層２０８がゲート電極として機能する。
【０１０１】
これに対して、図２Ｊの層配置２２１の右側領域に位置するメモリートランジスタは、ラテラルに規定された第２層配列２１３と、ＬＤＤドーピング領域２１９とＨＤＤドーピング領域２２２とから構成されている。また、このメモリートランジスタは、第１二酸化シリコン側壁層２１５と第２二酸化シリコン側壁層２１７とから構成された、厚さ約ｄ１＋ｄ２と十分に厚い側壁層を備えているので、周辺から十分に遮蔽されている。メモリートランジスタとして形成された層配置２２１の右側領域では、ＬＤＤドーピング領域２１９とＨＤＤドーピング領域２２２とは、第１または第２ソース／ドレイン領域として機能する。また、第１二酸化シリコン層２０２はゲート酸化物層として機能し、第１ポリシリコン層２０３は電荷蓄積層として機能している。この電荷蓄積層には、例えば、ファウラーノルドハイムトンネルまたはホットエレクトロンによって荷電粒子を注入し続けられる。また、ＯＮＯ層２０４と第２二酸化シリコン層２０７とは、電荷蓄積層２０３と第２ポリシリコン層２０８との間の電気絶縁層として機能している。これらの層２０４・２０７のアレイの厚さが十分であるので、第１ポリシリコン層２０３に格納された情報の保持時間を十分に長くとれる。また、第２ポリシリコン層２０８はゲート電極として機能し、窒化シリコン硬質マスク２０９は保護層として機能している。
【０１０２】
さらに、図３Ａ〜図３Ｅを参照しながら、本発明の層配置の製造方法に関する、他の好ましい実施例について記載する。
【０１０３】
以下に記載する実施例では、図２Ａ〜図２Ｆを参照して記載する方法工程は、図２Ａ〜図２Ｊを参照して記載した方法と同じである。
【０１０４】
図３Ａに示した層構造３００は、図２Ｆに示した層構造２１４に対し、論理領域（図の左側）とメモリー領域（図の右側）との、ラテラルに規定された層配列に、窒化シリコンを含んだ第１補助層３０１を堆積し、次に、その上に、例えば第２窒化シリコン補助層３０２を堆積することにより、得られる。
【０１０５】
図３Ｂに示した層構造３０３を得るために、図３Ｂでの基板２０１の左表面領域を、適切なマスクを用いてリソグラフィー方法によって被覆し、第２二酸化シリコン補助層３０２と第１窒化シリコン補助層３０１とを、図３Ｂでの右側の、ラテラルに規定された層配列から除去する。この第２二酸化シリコン補助層３０２の除去には、ウェット化学エッチング方法が用いられる。次に、層構造の表面からフォトレジストを除去し、第１窒化シリコン補助層３０１を、高温の燐酸を用いたウェット化学エッチング方法によって、除去する。ここではしかし、図３Ｂの層構造の左側部分領域では、第１窒化シリコン補助層３０１は除去されない。これは、高温の燐酸を用いたエッチングの高い選択性（この化学物質を用いて窒化シリコンを効果的にエッチングできる一方、二酸化シリコンをエッチングしないという高い選択性）のためである。
【０１０６】
第２二酸化シリコン補助層３０２を、図３Ｃのシリコン基板２０１の左表面領域から除去することにより、図３Ｃに示した層構造３０４を得られる。この除去を、希釈したフッ化水素酸を用いたエッチング方法によって行う。これは、熱酸化によって製造された二酸化シリコンをフッ化水素酸によってエッチングする際、選択性を高めることで可能となる。なお、二酸化シリコンの製造については、例えば活性オゾン蒸着方法を用いることが有効である。つまり、エッチング率の高い希釈されたフッ化水素酸によって、例えば活性オゾン蒸着方法を用いて供給された、高温プロセスによってまだ圧縮されていない二酸化シリコンを、除去できる。一方、熱酸化によって製造された二酸化シリコンの除去には、フッ化水素酸よりもエッチング率のはるかに低い、希釈されたフッ化水素酸を用いることとなる。
【０１０７】
また、熱酸化により、第２二酸化シリコン側壁層３０６を、ラテラルに規定された図３Ｄの右側の層配列に沿って形成することにより、図３Ｄに示した層構造３０５を得られる。注意すべきは、第１窒化シリコン補助層３０１が酸化障壁として作用するので、図３Ｄの左側の、ラテラルに規定された層配列が熱酸化されないという点である。具体的には、第１窒化シリコン補助層３０１は、材料構成（Material-Konfiguration；熱によって酸化された二酸化シリコン／窒化シリコン）を選択しているため、熱によって酸化された二酸化シリコン領域の形成を防ぐための保護層として、用いられる。
【０１０８】
適切なウェット化学エッチング方法によって、第１窒化シリコン補助層３０１を、図３Ｅの左側の、ラテラルに規定された層配列から除去することにより、図３Ｅに示した層構造３０７を得られる。このとき、選択性が高い（例えば高温の燐酸を再び用いる）ので、図３Ｅの右側の、ラテラルに規定された層配列の第２二酸化シリコン側壁層３０６と、左側の、ラテラルに規定された層配列の第１二酸化シリコン側壁層２１５とは、エッチング剤によってダメージを受けない。
【０１０９】
これにより、図３Ｅに示した層構造３０７を得られる。図３Ｅの左側のラテラルに規定された層配列には、薄い側壁酸化物層（第１二酸化シリコン側壁層２１５）が備えられている一方、図３Ｅの右側のラテラルに規定された層配列は、厚い側壁酸化物層（第１二酸化シリコン側壁層２１５および第２二酸化シリコン側壁層３０６）によって覆われている。
【０１１０】
注意すべきは、特に、層構造３０７を電界効果トランジスタ構造として使用する際に、ラテラルに規定された層配列に隣接した、基板２０１のドーピング表面領域を必要とする場合のあることである。このようなドーピング領域については、製造中に、適切な位置に、例えばイオン注入方法を用いて形成できる。
【０１１１】
本明細書には、以下の刊行物を引用している。
[１]Widmann, D、Mader, H、Friedrich, H『高集積回路技術（Technologie hochintegrierter Schaltungen）』（８．４章、シュプリンガー出版社（Springer Verlag）、ベルリン、１９９６年、ＩＢＳＮ  3-540-59357-8）
[２]ＵＳ  ５，２９１，  ０５２
[３]ＵＳ  ６，１６０，  ３１７
[４]ＤＥ  １９６  ５４  ７３８  Ａ１
[５]ＧＢ  ２，３５９，  ６６２ 
【符号の説明】
【０１１２】
１００          層構造
１０１          シリコン基板
１０２          第１二酸化シリコン層
１０３          第１ポリシリコン層
１０４          ＯＮＯ層配列
１０５          層構造
１０６          層構造
１０７          第２二酸化シリコン層
１０８          第２ポリシリコン層
１０９          窒化シリコン硬質マスク
１１０          層構造
１１１          層構造
１１２          第１側壁酸化物層
１１３          層構造
１１４ａ        第１ＬＤＤ領域
１１４ｂ        第２ＬＤＤ領域
１１５          層構造
１１６          層構造
１１７          第２側壁酸化物層
１１８          層構造
１１９ａ        第１ドーピング領域
１１９ｂ        第２ドーピング領域
１２０ａ        第１ＨＤＤ領域
１２０ｂ        第２ＨＤＤ領域
２００          層構造
２０１          シリコンウェハー
２０１ａ        第１表面領域
２０１ｂ        第２表面領域
２０２          第１二酸化シリコン層
２０３          第１ポリシリコン層
２０４          ＯＮＯ層
２０４ａ        二酸化シリコン部分層
２０４ｂ        窒化シリコン部分層
２０４ｃ        他の二酸化シリコン部分層
２０５          層構造
２０６          層構造
２０７          第２二酸化シリコン層
２０８          第２ポリシリコン層
２０９          硬質マスク
２１０          層構造
２１１          層構造
２１２          ラテラルに規定された第１層配列
２１３          ラテラルに規定された第２層配列
２１３ａ        ラテラルに規定された補助層配列
２１４          層構造
２１５          第１二酸化シリコン側壁層
２１６          層構造
２１７          第２二酸化シリコン側壁層
２１８          層構造
２１９          ＬＤＤドーピング領域
２２０          層構造
２２１          層配置
２２２          ＨＤＤドーピング領域
２２３          ドーピング領域
３００          層構造
３０１          第１窒化シリコン補助層
３０２          第２二酸化シリコン補助層
３０３          層構造
３０４          層構造
３０５          層構造
３０６          第２二酸化シリコン側壁層
３０７          層構造
【図１Ａ】
2010135822.tif 000003
【図１Ｂ】
2010135822.tif 000004
【図１Ｃ】
2010135822.tif 000005
【図１Ｄ】
2010135822.tif 000006
【図１Ｅ】
2010135822.tif 000007
【図１Ｆ】
2010135822.tif 000008
【図１Ｇ】
2010135822.tif 000009
【図１Ｈ】
2010135822.tif 000010
【図１Ｉ】
2010135822.tif 000011
【図２Ａ】
2010135822.tif 000012
【図２Ｂ】
2010135822.tif 000013
【図２Ｃ】
2010135822.tif 000014
【図２Ｄ】
2010135822.tif 000015
【図２Ｅ】
2010135822.tif 000016
【図２Ｆ】
2010135822.tif 000017
【図２Ｇ】
2010135822.tif 000018
【図２Ｈ】
2010135822.tif 000019
【図２Ｉ】
2010135822.tif 000020
【図２Ｊ】
2010135822.tif 000021
【図３Ａ】
2010135822.tif 000022
【図３Ｂ】
2010135822.tif 000023
【図３Ｃ】
2010135822.tif 000024
【図３Ｄ】
2010135822.tif 000025
【図３Ｅ】
2010135822.tif 000026