【手続補正書】
【提出日】平成16年9月1日(2004.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
２点目として，多値情報の読み出しにおける問題点があげられる。多値情報を電気的信号として区別するには，メモリセルトランジスタごとに，ソース・ドレイン電流値（Ｉｄｓ値）の差が明確となる必要がある。ここで第１例では，メモリセルトランジスタのＩｄｓ値は，そのトランジスタのチャネル領域へイオン注入された不純物濃度に依存する。ところが，イオン注入工程が複数回続くと，近接効果によるレジストマスクの変形や，マスクの合わせずれにより，イオン注入有効面積が減少し，注入量不足が顕著となる。そのため，メモリセルトランジスタごとのＩｄｓ値差が不安定となり，多値情報の読み出しが困難となる。この読み出しの困難さが，多値情報記憶デバイスの製品化を妨げていた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
かかる課題を解決するために，請求項１の不揮発性半導体記憶装置は，ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域のいずれか一方に不純物を拡散させてドレイン拡散層を形成し，かつ，ワード線を挟んで対向する領域にドレイン拡散層を形成した場合と，フィールド絶縁膜を挟んで対向する領域にドレイン拡散層を形成した場合とで，ドレイン拡散層からソース拡散層に至る電流経路の長さが互いに異なっていることを特徴とする。この請求項１の不揮発性半導体記憶装置は，電流経路の長さの相違により，ワード線を挟んで対向する領域に形成されたドレイン拡散層からソース拡散層に流れ込むソース・ドレイン電流値（Ｉｄｓ値）と，フィールド絶縁膜を挟んで対向する領域に形成されたドレイン拡散層からソース拡散層に流れ込むソース・ドレイン電流値（Ｉｄｓ値）とが異なることとなるので，このＩｄｓ値の相違によって多値情報を電気的信号として区別することができるようになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
請求項２の不揮発性半導体記憶装置は，ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域の両方に不純物を拡散させてドレイン拡散層を形成し，ゲート電極下のチャネル領域を共有する構造としたことを特徴とする。この請求項２の不揮発性半導体記憶装置は，ワード線を挟んで対向する領域に形成されたドレイン拡散層とフィールド絶縁膜を挟んで対向する領域に形成されたドレイン拡散層の両方からソース拡散層にソース・ドレイン電流が流れ込むので，請求項１の不揮発性半導体記憶装置に比べて，ソース・ドレイン電流値（Ｉｄｓ値）が大きくなる。なお，この請求項２の不揮発性半導体記憶装置において，請求項３に記載したように，ゲート電極下のチャネル領域に形成される２つ以上のドレイン拡散層からソース拡散層に至る電流経路の長さが，各ドレイン拡散層によってそれぞれ異なる長さになるように設定しても良い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
先ず，シリコン窒化膜をマスクとする選択酸化によって，シリコン基板１の表面に，図１のごとき形状のフィールド絶縁膜２を不連続に多数設け，素子分離を行う。なお，これから形成される４つのメモリセル１Ｃ，２Ｃ，３Ｃ及び４Ｃを具体例として，これらに基づいて説明を進める。ただし，実際には，シリコン基板１の表面には，これらメモリセル１Ｃ〜４Ｃ以外にも他のメモリセルが同じ工程によって同時に形成される。例えば，これらメモリセル１Ｃ〜４Ｃの中央にも，別のメモリセル５Ｃが形成される（更に，メモリセル１Ｃ〜４Ｃの周りにも，別のメモリセルが同様に隣接して形成されるが，それらのメモリセルは図示していない）。こうして形成されたフィールド絶縁膜２の無いシリコン基板１の表面の部分が各メモリセル１Ｃ，・・・のアクティブ領域３となる。図示の例では，フィールド絶縁膜２は，いずれも八角形状をなす絶縁膜部２ｂの両側方に絶縁膜部２ｂよりも面積の小さい四角形状の絶縁膜部２ａをそれぞれ配置した形状を有する。そして，各フィールド絶縁膜２は，図１中においてｘ方向（図１中の横方向）には，互いの絶縁膜部２ａ同士が隣り合うように所定の間隔をあけて配置され，ｙ方向（図１中の上下方向）には，絶縁膜部２ｂ，互いに隣り合うフィールド絶縁膜２の絶縁膜部２ａ，２ａ，絶縁膜部２ｂ・・・の順に交互に位置するように配置されている。更に，シリコン基板１の表面に形成された各メモリセル１Ｃ，・・・は，それぞれ上下左右の４つのフィールド絶縁膜２と隣接するように配置されている。そして，上方に位置するフィールド絶縁膜２の絶縁膜部２ｂ下部，左方に位置するフィールド絶縁膜２の右側の絶縁膜部２ａ，下方に位置するフィールド絶縁膜２の絶縁膜部２ｂ上部及び右方に位置するフィールド絶縁膜２の左側の絶縁膜部２ａが，各メモリセル１Ｃ，・・・を四方からそれぞれ囲む位置に形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
次に，マスクとして用いたシリコン窒化膜を除去した後，シリコン基板１の全表面を熱酸化し，アクティブ領域３にゲート酸化膜４を形成する。その後，シリコン基板１の表面に例えばＣＶＤ法にてポリシリコン膜を形成し，ｎ型不純物のリンをポリシリコン膜に熱拡散する。そして，ホトリソグラフィー及びエッチング技術にてポリシリコン膜をパターニングし，図２に示すワード線Ｗ（Ｗ0，Ｗ1，Ｗ2，Ｗ3，Ｗ4）を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この場合，各ワード線Ｗ（Ｗ0〜Ｗ4）は，シリコン基板１の表面に形成された各メモリセルを上下方向（図２中のｙ方向）に接続するように延設する。具体的に説明すると，例えばワード線Ｗ1は，メモリセル１Ｃとメモリセル３Ｃを接続するように延設し，ワード線Ｗ3は，メモリセル２Ｃとメモリセル４Ｃを接続するように延設する。また，各ワード線Ｗ（Ｗ0〜Ｗ4）の幅は，各メモリセル内において互い隣り合って配置されたフィールド絶縁膜２の絶縁膜部２ａ，２ａに跨がるように設定する。ここでメモリセル１Ｃについて断面で説明すると，図３，４はいずれも図２のＡ−Ａ’断面矢視図であり，図３はポリシリコン膜をパターニングする前の状態を示し，図４はポリシリコン膜をパターニングしてワード線Ｗ1を形成した後の状態を示している。この図４に示したように，ワード線Ｗ1の幅をメモリセル１Ｃ内において隣り合っているフィールド絶縁膜２の絶縁膜部２ａ，２ａ同士の間隔よりも広く設定し，ワード線Ｗ1の両縁部が隣り合うフィールド絶縁膜２の絶縁膜部２ａ，２ａの両方に跨がるように配置する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
このようにメモリセルＣにソース拡散層７ａ，７ｂとドレイン拡散層８ａ，８ｂを形成する工程は，ＭＩＳＦＥＴを形成する工程であると同時に，シリコン基板１にＲＯＭデータを書き込み，多値情報を記憶する工程となる。ここで図５に示すように，シリコン基板１の表面に形成された４つのメモリセル１Ｃ，２Ｃ，３Ｃ及び４Ｃについて多値情報を記憶する場合を例として説明すると，次のよう
になる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
次に，シリコン基板１の表面に，スパッタ法にてアルミニウム膜を生成する。そして，ホトリソグラフィー及びエッチング技術にて，アルミニウム膜を選択的に除去し，図７に示すように，各メモリセル１Ｃ，・・・に形成されたメモリセルトランジスタ１２〜１５を電気的に接続するための金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，Ｍ3及びＭ4）を形成する。ただし，各金属配線Ｍ（Ｍ0〜Ｍ4）は，いずれも各メモリセル１Ｃ，・・・のゲート電極６と斜めに交差させながら，ワード線Ｗ（Ｗ0〜Ｗ4）と垂直な方向へジグザクに延設させて設ける。これにより，金属配線Ｍ0は，メモリセル１Ｃの領域１Ｃ3及びメモリセル２Ｃの領域２Ｃ3を電気的に接続し，金属配線Ｍ1は，メモリセル１Ｃの領域１Ｃ2，１Ｃ4及びメモリセル２Ｃの領域２Ｃ2，２Ｃ4を電気的に接続し，金属配線Ｍ2は，メモリセル３Ｃの領域３Ｃ3，メモリセル１Ｃの領域１Ｃ1，メモリセル４Ｃの領域４Ｃ3及びメモリセル２Ｃの領域２Ｃ1を電気的に接続し，金属配線Ｍ3は，メモリセル３Ｃの領域３Ｃ2，３Ｃ4及びメモリセル４Ｃの領域４Ｃ2，４Ｃ4を電気的に接続し，金属配線Ｍ4は，メモリセル３Ｃの領域３Ｃ1及びメモリセル４Ｃの領域４Ｃ1を電気的に接続する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
金属配線Ｍ2m，Ｍ2m＋１（ｍ＝０，１，２・・・）に接続されたスイッチング・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ２，・・・）の各ゲートは，金属配線ＭＧ22又は金属配線ＭＧ23を経由して，それぞれ金属配線Ｍ2m＋１又はＭ2m（ｍ＝０，１，２・・・）に接続されている。ただし接続箇所は，金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，・・・）がメモリセル領域Ａ外に延長され，スイッチング・トランジスタＳＷ／Ｂ（ＳＷ／Ｂ0，ＳＷ／Ｂ1，ＳＷ／Ｂ2，・・・）に接続されるまでの間に設定されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また，スイッチング・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ2，・・・）の他接続端からさらに延長された金属配線（Ｍ0，Ｍ1，Ｍ2，・・・）は，それぞれにおいて互いに接続されて，金属配線ＭＭＭ24，金属配線ＭＭＭ25となっている。これら金属配線ＭＭＭ24，ＭＭＭ25はさらに延長され，それぞれスイッチング・トランジスタＳＷ／Ｇ2，ＳＷ／Ｇ1に接続されている。このスイッチング・トランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2のゲートはそれぞれ，ワード線Ｗ2n，Ｗ2n＋１（ｎ＝０，１，２・・・）に接続されている。又，スイッチング・トランジスタトランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2の他接続端はそれぞれグラウンドに接地されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図８において，スイッチング・トランジスタＳＷ／Ｂ，スイッチング・トランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2は例えばＰｏｌｙ  ＳｉゲートｎｃｈＭＩＳＦＥＴを形成し，また，スイッチング・トランジスタＳＷ／Ｆは例えばＡｌゲートｎｃｈＭＩＳＦＥＴを形成して実現することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
以上に説明した動作を参考にして，図８の等価回路において各メモリセルトランジスタからデータを読み出す動作を一般的に説明すると，次のようになる。即ち，ワード線Ｗ2ｎ＋１を選択すると，金属配線Ｍ2m＋１が，ビット線Ｂ2m＋１（ｍ＝０，１，２・・・）として機能し，金属配線Ｍ2m＋２（ｍ＝０，１，２・・・）が，接地線Ｇ2m＋１（ｍ＝０，１，２・・・）として機能する。又，ワード線Ｗ2ｎを選択すると，金属配線Ｍ2mがビット線Ｂ2m（ｍ＝０，１，２・・・）として機能し，金属配線Ｍ2m＋１が接地線Ｇ2m（ｍ＝０，１，２・・・）として機能する。従って，ワード線Ｗはロー（行）・データラインに，金属配線ＭＭはコラム（列）・データラインにそれぞれ相当する。加えて図７からもわかるように，選択するワード線Ｗ（Ｗ0，Ｗ1，Ｗ2・・・）の行番号が，偶数２ｎであるか，奇数２ｎ＋１であるか（ｎ＝０，１，２・・・）によって，同一の金属配線Ｍがビット線としても接地線としても機能する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ここで，各メモリセルトランジスタから読み出されるデータが多値情報となることを説明する。先に図５で説明したように，メモリセルトランジスタ１２にはソース７ａとドレイン８ａ，８ｂにｎ＋拡散層が形成されている。ワード線Ｗ1
を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ1を選択するとドレイン電圧Ｖｄｓがドレイン８ａと８ｂに同時に印加される。すると，ゲート電極６と直角に交差してドレイン８ａからソース・ドレイン電流ＩｄｓＡが，また，ゲート電極６直下を途中通過しこれと交差してドレイン８ｂからソース・ドレイン電流ＩｄｓＢが，ソース７ａにソース・ドレイン電流ＩｄｓＨＨとして流れ込む。このＩｄｓＨＨは，接続孔１７を通じて接地線Ｇ1へ向かう。この時，ドレイン電圧Ｖｄｓはソース７ｂ・ドレイン間にも印加されるが，ここにはｎ＋拡散層が形成されていないため，ソース・ドレイン電流が流れ込むことはない。また，ソース７ｂは接続孔１７を通じて金属配線Ｍ0につながるが，このときＭ0は高抵抗（フローティング）状態であるため，これが接地線として働くことも無い。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また先に図５で説明したように，メモリセルトランジスタ１３にはソース７ａとドレイン８ａのみにｎ＋拡散層が形成されている。ワード線Ｗ3を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ1，を選択するとドレイン電圧Ｖｄｓがドレイン８ａに印加される。すると，ドレイン８ａからソース・ドレイン電流Ｉｄｓがソース７ａにソース・ドレイン電流ＩｄｓＨとして流れ込む。このＩｄｓＨは，接続孔１７を通じて接地線Ｇ1へ向かう。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また先に図５で説明したように，メモリセルトランジスタ１４にはソース７ａとドレイン８ｂのみにｎ＋拡散層が形成されている。ワード線Ｗ1を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ3を選択するとドレイン電圧Ｖｄｓがドレイン８ｂに引加される。すると，ドレイン８ｂからソース・ドレイン電流Ｉｄｓがソース７ａにソース・ドレイン電流をＩｄｓＬとして流れ込む。このＩｄｓＬは，接続孔１７を通じて接地線Ｇ３へ向かう。ただし，このソース・ドレイン電流ＩｄｓＬは，チャネル長に相当する距離がソース・ドレイン電流ＩｄｓＨに比べ長いため，電流値がより小さくなる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
また先に図５で説明したように，メモリセルトランジスタ１５上にはレジスト開口部が無く，ｎ＋拡散層が形成されていない。図８において，たとえワード線Ｗ3，ビット線Ｂ3を選択しても，ソース・ドレイン電流ＩｄｓＬＬは極微小な値をとる。従って，メモリセルトランジスタ１２，１３，１４，１５から読み出すソース・ドレイン電流のＩｄｓの値は，ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの順に小さくなり，それぞれデータＨＨ，Ｈ，Ｌ，ＬＬに相当する多値情報を与えることができる。これらを整理して表１に示す。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
ところで，多値情報を容易に読み出すためには，各ソース・ドレイン電流ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの電流値差が明確にならねばならない。そのために寸法を規定する必要のある形状を，図９に示したメモリセルトランジスタ１２において説明する。図９において，ａ，ｂは，ドレイン８ａからソース７ａに流れ込むソース・ドレイン電流ＩｄｓＡの電流経路におけるゲート長ＬＡ（チャネル長）とゲート幅ＷＡ（チャネル幅）に相当する。又，ドレイン８ｂからソース７ａに流れ込むソース・ドレイン電流ＩｄｓＢの電流経路を例えば図中の実線矢印のように取れば，その電流経路におけるゲート長ＬＢ（チャネル長）とゲート幅ＷＢ（チャネル幅）はそれぞれａ＋２ｂ，ｘとなる。ｘはアクティブ領域の形成時に決まる寸法であり，必ずａよりも短い。この時，ＩｄｓＨＨはＩｄｓＨとＩｄｓＬの和であることから，
ＩｄｓＨ  ＝  ２×ＩｄｓＬ
であれば，ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの電流値それぞれの間に，ＩｄｓＬに相当する電流値差が発生する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また，４値の多値情報を記憶するのであれば，ＲＯＭデータの書き込みはわずか１回のソース・ドレインの不純物注入で良い。従って，書き込むＲＯＭデータを多値情報とするために，複数回のホトリソグラフィー工程やエッチング又はイオン注入工程などを必要とせず，ＴＡＴを短くかつコストを安くできる。簡単な寸法比率によって，メモリセルトランジスタから読み出されるソース・ドレイン電流Ｉｄｓの電流値差を明確にすることができるため，多値情報の読み出しが容易である。また，このＩｄｓの相対的な電流値差は，メモリセルトランジスタのチャネル領域やＳ／Ｄ拡散層の不純物濃度に依存しないため，ＲＯＭデータ書き込み後のウエハープロセス処理条件，特に熱処理条件の変更等による影響を受けない。