【手続補正書】
【提出日】平成16年4月8日(2004.4.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置及びその製造方法
【特許請求の範囲】
【請求項１】半導体メモリ装置のメモリセルにおいて、第１層ゲート電極のマスクとサイドウォールにＳｉＮを用い、前記第１層ゲート電極をＳｉＮ膜で覆った後、多結晶シリコン膜を生成し、該多結晶シリコン膜を全面エッチバックし、アライメントコンタクト領域の第１層ゲート電極のスリット部に多結晶シリコンプラグを形成し、層間絶縁膜形成後、前記多結晶シリコンプラグ径より大きなコンタクト径でコンタクトエッチングを行うことを特徴とする多結晶シリコンプラグを用いたコンタクトホールの形成方法。
【請求項２】半導体メモリ装置のメモリセルにおいて、第１層ゲート電極をＳｉＮ膜で覆った後、ＣＶＤにより酸化膜を生成し、全面エッチバックにより、フィールド上の前記第１層ゲート電極のスリットの狭い部分を前記酸化膜で埋めることを特徴とする多結晶シリコンプラグを用いたコンタクトホールの形成方法。
【請求項３】半導体メモリ装置のメモリセルにおいて、第１層ゲート電極のマスクとサイドウォールにＳｉＮを用い、前記第１層ゲート電極をＳｉＮ膜で覆った後、多結晶シリコン膜を生成し、該多結晶シリコン膜を全面エッチバックし、アライメントコンタクト領域の第１層ゲート電極のスリット部に多結晶シリコンプラグを形成した後、対多結晶シリコン選択比が高く、対ＳｉＮ選択比が低い条件でエッチングによりストレージノードであるコンタクトを形成し、その後、オーバーエッチングにより前記多結晶シリコンプラグの上端に円柱状突起を形成し、該円柱状突起の上面及び側面に接続されるストレージノードを形成することを特徴とする多結晶シリコンプラグを用いたコンタクトホールの形成方法。
【請求項４】半導体記憶装置において、
シリコン基板上に、互いに略並行に配置された複数のゲート電極と、
前記複数のゲート電極を覆うシリコン窒化膜と、
互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、
前記第１の開口部内に埋め込まれた導電プラグと、
前記複数のゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記導電プラグの径よりも大きい径を有する第２の開口部とを有することを特徴とする半導体記憶装置。
【請求項５】請求項４記載の半導体記憶装置において、
前記導電プラグは、多結晶シリコンを含むことを特徴とする半導体記憶装置。
【請求項６】請求項４又は５記載の半導体記憶装置において、
前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする半導体記憶装置。
【請求項７】半導体記憶装置において、
シリコン基板上に形成されたフィールド酸化膜と、
前記フィールド酸化膜上に、互いに略並行に配置された複数のゲート電極と、
前記複数のゲート電極を覆うシリコン窒化膜と、
互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、
前記第１の開口部を埋め込むシリコン酸化膜とを有することを特徴とする半導体記憶装置。
【請求項８】半導体記憶装置において、
シリコン基板上に、互いに略並行に配置された複数のゲート電極と、
前記複数のゲート電極を覆うシリコン窒化膜と、
互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、
前記第１の開口部内に埋め込まれ、前記シリコン窒化膜の表面から突出した導電プラグと、
前記突出した導電プラグの表面を覆うストレージノードとを有することを特徴とする半導体記憶装置。
【請求項９】請求項８記載の半導体記憶装置において、
前記導電プラグは、多結晶シリコンを含むことを特徴とする半導体記憶装置。
【請求項１０】請求項８又は９記載の半導体記憶装置において、
前記複数のゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記導電プラグの径よりも大きい径を有する第２の開口部とを有しており、
前記第２の開口部内に前記ストレージノードが形成されていることを特徴とする半導体記憶装置。
【請求項１１】請求項１０記載の半導体記憶装置において、
前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造方法に係り、特にＤＲＡＭのセル内におけるコンタクトホールの形成方法に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセル内に開孔するコンタクトは、図５に示すように、ビットライン１０５の導通をとるものと、ストレージノード１０７を形成するものの２種類があり、これらのコンタクトは、ワードラインである第１層ゲート電極（１Ｇ）１０３の間に形成するようにしていた。なお、この図において、１０１はシリコン基板、１０２はフィールド酸化膜、１０４，１０６は層間絶縁膜である。
【０００３】
しかしながら、近年のデバイスの集積化に伴い、コンタクト開孔部の第１層ゲート電極（１Ｇ）１０３の間隔を、ホトリソグラフィの合わせ余裕を含めた寸法に保つことが困難になり、自己整合的にコンタクトを形成するエッチング技術（セルフアラインコンタクト）が用いられ始めた。
【０００４】
このような従来のセルフアラインコンタクト方法として、以下に示すものがあった。
【０００５】
図６はかかる従来の各種のＤＲＡＭのメモリセルにおけるセルフアラインコンタクト方式を示す断面図である。
【０００６】
（ｉ）多結晶シリコンパッド方式
この方式は、図６（ａ）に示すように、シリコン基板２０１とストレージノードのコンタクトを、多結晶シリコン２０５で形成するようにしていた。
【０００７】
なお、図６（ａ）において、２０２はフィールド酸化膜、２０３は第１層ゲート電極（１Ｇ）、２０４は層間絶縁膜としてのＮＳＧ膜、２０６は層間絶縁膜としてのＢＰＳＧ膜である。
【０００８】
(ii) ＳｉＮパッド方式
この方式は、図６（ｂ）に示すように、シリコン基板３０１とストレージノードのコンタクトを、ＳｉＮ３０５で形成するようにしていた。
【０００９】
なお、図６（ｂ）において、３０２はフィールド酸化膜、３０３は第１層ゲート電極（１Ｇ）、３０４は層間絶縁膜としてのＮＳＧ膜、３０６は層間絶縁膜としてのＢＰＳＧ膜である。
【００１０】
(iii)ＳｉＮサイドウォール方式
この方式は、図６（ｃ）に示すように、シリコン基板４０１とストレージノードのコンタクトを、ＳｉＮサイドウォール４０５で形成するようにしていた。
【００１１】
なお、図６（ｃ）において、４０２はフィールド酸化膜、４０３は第１層ゲート電極（１Ｇ）、４０４は層間絶縁膜としてのＮＳＧ膜、４０６は絶縁膜としてのＢＰＳＧ膜である。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記した従来のセルフアラインコンタクト方式では、以下のような問題点があった。
【００１３】
（１）まず、多結晶シリコンパッド方式では、第１層ゲート電極（１Ｇ）２０３と第１層ゲート電極（１Ｇ）２０３の間隔が狭い部分に多結晶シリコン２０５が残ってしまい、フィラメントとして動作するため、第２層ゲート電極（２Ｇ）〔図示なし〕又は第３層ゲート電極（３Ｇ）〔図示なし〕のショートの原因となる。
【００１４】
（２）また、ＳｉＮパッド方式では、コンタクトエッチングをＳｉＮ３０５に対して高い選択比を持った条件で行わなければならない。しかし、現在のエッチング装置条件では、選択比は１３程度であり、これはＳｉＮ３０５をストッパーとして用いる限界である。さらに、これ以上選択比を上げようとすると、第１層ゲート電極（１Ｇ）３０３のスリット中でエッチングが停止してしまう、所謂エッチストップが発生する。
【００１５】
（３）また、ＳｉＮサイドウォール方式でも、上記の対ＳｉＮ選択比では、ストッパー膜の突き抜けと第１層ゲート電極（１Ｇ）４０３のスリット内のエッチストップとのトレードオフが避けられない。
【００１６】
上記いずれの方式でも問題があった。
【００１７】
本発明は、上記問題点を除去し、対ＳｉＮ選択比と第１層ゲート電極（１Ｇ）のスリット内のエッチストップとのトレードオフがなくなり、エッチングにおけるマージンの向上を図ることができる多結晶シリコンプラグを用いたコンタクトホールの形成方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕ＤＲＡＭのメモリセルにおいて、第１層ゲート電極のマスクとサイドウォールにＳｉＮを用い、前記第１層ゲート電極をＳｉＮ膜で覆った後、多結晶シリコン膜を生成し、この多結晶シリコン膜を全面エッチバックすることにより、アライメントコンタクト領域の第１層ゲート電極のスリット部に多結晶シリコンプラグを形成し、層間絶縁膜形成後、前記多結晶シリコンプラグ径より大きなコンタクト径でコンタクトエッチングを行い、ホトリソマージンを損なうことなく、また、第１層ゲート電極のスリット内でのエッチストップを回避することで、コンタクトエッチングのマージンを広げるようにしたものである。
【００１９】
〔２〕ＤＲＡＭのメモリセルにおいて、第１層ゲート電極をＳｉＮ膜で覆った後、ＣＶＤにより酸化膜を生成し、全面エッチバックにより、フィールド上の前記第１層ゲート電極のスリットの狭い部分を前記酸化膜で埋め、多結晶シリコンプラグの形成時に懸念される多結晶シリコンのフィラメントを残さないようにしたものである。
【００２０】
〔３〕多結晶シリコンプラグをストレージノード部に形成した後、ストレージノードであるコンタクトを形成するとき、対多結晶シリコン選択比が高く、対ＳｉＮ選択比が低い条件でエッチングを行い、オーバーエッチングにより前記多結晶シリコンにプラグの円柱状突起を形成し、その側面を利用してストレージノードであるＣｓ窒化膜表面積を増やし、Ｃｓ容量の向上を図るようにしたものである。
【００２１】
〔４〕半導体記憶装置において、シリコン基板上に、互いに略並行に配置された複数のゲート電極と、前記複数のゲート電極を覆うシリコン窒化膜と、互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、前記第１の開口部内に埋め込まれた導電プラグと、前記複数のゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された、前記導電プラグの径よりも大きい径を有する第２の開口部とを有することを特徴とする。
【００２２】
〔５〕上記〔４〕記載の半導体記憶装置において、前記導電プラグは、多結晶シリコンを含むことを特徴とする。
【００２３】
〔６〕上記〔４〕又は〔５〕記載の半導体記憶装置において、前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする。
【００２４】
〔７〕半導体記憶装置において、シリコン基板上に形成されたフィールド酸化膜と、前記フィールド酸化膜上に、互いに略並行に配置された複数のゲート電極と、前記複数のゲート電極を覆うシリコン窒化膜と、互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、前記第１の開口部を埋め込むシリコン酸化膜とを有することを特徴とする。
【００２５】
〔８〕半導体記憶装置において、シリコン基板上に、互いに略並行に配置された複数のゲート電極と、前記複数のゲート電極を覆うシリコン窒化膜と、互いに隣り合う前記複数のゲート電極の間の前記シリコン窒化膜内に形成された第１の開口部と、前記第１の開口部内に埋め込まれ、前記シリコン窒化膜の表面から突出した導電プラグと、前記突出した導電プラグの表面を覆うストレージノードとを有することを特徴とする。
【００２６】
〔９）上記〔８〕記載の半導体記憶装置において、前記導電プラグは、多結晶シリコンを含むことを特徴とする。
【００２７】
〔１０〕上記〔８〕又は〔９〕記載の半導体記憶装置において、前記複数のゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された、前記導電プラグの径よりも大きい径を有する第２の開口部とを有しており、前記第２の開口部内に前記ストレージノードが形成されていることを特徴とする。
【００２８】
〔１１〕上記〔１０〕記載の半導体記憶装置において、前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００３０】
図１は本発明の第１実施例を示すコンタクトホールのワードライン方向の形成工程断面図である。
【００３１】
（１）まず、図１（ａ）に示すように、シリコン基板１上の第１層ゲート電極（１Ｇ）２の生成時のマスクとサイドウォールに用いる膜をＳｉＮとし、第１層ゲート電極（１Ｇ）２の周囲をＳｉＮ膜３で覆う。
【００３２】
（２）次に、図１（ｂ）に示すように、サイドウォールエッチング、ソース・ドレイン（ＳＤ）イオン注入終了後、ウエハ全面に多結晶シリコン膜４を生成する。
【００３３】
（３）次いで、図１（ｃ）に示すように、多結晶シリコンエッチャを用いて、多結晶シリコン膜４の全面エッチバックを行う。
【００３４】
その結果、メモリセル内の第１層ゲート電極（１Ｇ）２に挟まれたアクティブ領域には多結晶シリコン膜４の一部が多結晶シリコンプラグ５として残る。
【００３５】
（４）その後、層間絶縁膜としてのＢＰＳＧ膜６を形成した後に、ホトレジスト７をパターニングして、コンタクトを多結晶シリコンプラグ５上に開孔する。ただし、そのコンタクト寸法は多結晶シリコンプラグ５の径よりも大きく、コンタクトエッチングは、対ＳｉＮ選択比の高い条件で行ない、コンタクトを形成する。
【００３６】
このコンタクト構造をビットライン方向から見ると、図２に示すようになる。
【００３７】
なお、この図において、８はビットラインであり、このビットライン８間にコンタクト開口部が形成され、その下部には多結晶シリコンプラグ５が残される。
【００３８】
このように、第１実施例によれば、ＳｉＮ膜３からなり、酸化膜とは異質の絶縁膜（スペーサ）でワードラインを覆った後、導電膜としての多結晶シリコン膜４を生成させ、それを全面エッチングすることにより、第１層ゲート電極（１Ｇ）間の狭いスリット内部に導電膜としての多結晶シリコン膜４を残し、プラグ５として用いるようにしている。また、多結晶シリコンプラグ５へのコンタクトは高選択性のエッチングにより、生成されたプラグからはみ出してスペーサ上に載るため、高い選択比を得ることができる。
【００３９】
また、第１層ゲート電極（１Ｇ）２のスリット間に、既にプラグ状の多結晶シリコンプラグ５が埋め込まれているので、コンタクトエッチング時に、第１層ゲート電極（１Ｇ）２のスリット間におけるエッチストップを気にする必要がない。
【００４０】
更に、この実施例の装置、条件によれば、多結晶シリコンプラグ５とＳｉＮ膜３を削ることなくコンタクトを形成することができる。
【００４１】
以上より明らかなように、従来のセルフアラインコンタクト方法において問題であった、対ＳｉＮ選択比と第１層ゲート電極（１Ｇ）のスリット内のエッチストップとのトレードオフがなくなり、エッチングにおけるマージンの向上を図ることができる。
【００４２】
また、２本の第１層ゲート電極（１Ｇ）に跨がるようにコンタクトを形成することができるので、ホトリソグラフィによる開孔マージンは十分得られ、合わせに対するマージンも確保することができる。
【００４３】
次に、本発明の第２実施例について説明する。
【００４４】
上記した第１実施例では、多結晶シリコンの全面エッチバックの時に、コンタクトを開孔しない部分にも、多結晶シリコンが残り、フィラメントになるため、ゲート間ショートの原因となる可能性がある。
【００４５】
図３は本発明の第２実施例を示すコンタクトホールの形成工程断面図である。
【００４６】
（１）まず、第１実施例と同様に、図３（ａ）に示すように、シリコン基板１０のフィールド酸化膜１１上の第１層ゲート電極（１Ｇ）１２とサイドウォールにＳｉＮを用いて、第１層ゲート電極（１Ｇ）１２の周囲をＳｉＮ膜１３で覆う。
【００４７】
（２）次いで、図３（ｂ）に示すように、ＣＶＤによりＳｉＯ2 （ＮＳＧ）膜１４を生成する。
【００４８】
（３）次に、図３（ｃ）に示すように、ＳｉＯ2 エッチャにより、ＳｉＯ2 膜１４の全面エッチバックを行う。ＳｉＯ2 膜１４はサイドウォールと同じようにエッチングされるため、ゲート間の狭いスリット部はＳｉＯ2 （ＮＳＧ）膜１５により埋められる。
【００４９】
次に、図示しないが、多結晶シリコン膜を生成し、アクティブ領域に多結晶シリコンプラグを形成し、層間絶縁膜を生成後、多結晶シリコンプラグ上にコンタクトホールを開孔する。
【００５０】
このように、第２実施例によれば、ＳｉＯ2 （ＮＳＧ）膜１４を一度生成し、このＳｉＯ2 膜１４を全面エッチバックすることにより、第１層ゲート電極（１Ｇ）１２のスリットの狭い部分、特に第１実施例にて、多結晶シリコンフィラメントが残り易い、フィールド酸化膜１１上の第１層ゲート電極（１Ｇ）１２のスリット部をＣＶＤ・ＳｉＯ2 膜１４で埋めることができ、多結晶シリコンのフィラメントによるゲート間ショートを回避することができる。このため、従来の多結晶シリコンパッド方式において問題であった、多結晶シリコンフィラメントの削減を図ることができる。
【００５１】
また、第１層ゲート電極（１Ｇ）間のスリット内部において、導電膜を全面エッチングで残し易く、さらに、隣り合うアクティブ領域から隔離することができる。
【００５２】
次に、本発明の第３実施例について説明する。
【００５３】
上記した第１実施例では、多結晶シリコンプラグを用いることにより、コンタクトエッチングにおけるマージンの向上について説明したが、この実施例では、さらに、ストレージノードに用いるコンタクトエッチングにおいて、逆に対ＳｉＮ選択比は低いが対多結晶シリコン選択比の高い条件を用いてエッチングを行う。
【００５４】
図４は本発明の第３実施例を示すコンタクトホールの形成工程断面図である。
【００５５】
（１）まず、第１実施例と同様に、図４（ａ）に示すように、シリコン基板２１上に第１層ゲート電極（１Ｇ）２２の生成時のマスクとサイドウォールに用いる膜をＳｉＮとし、第１層ゲート電極（１Ｇ）２２の周囲をＳｉＮ膜２３で覆う。次に、サイドウォールエッチング、ソース・ドレイン（ＳＤ）イオン注入終了後、ウエハ全面に多結晶シリコン膜を生成し、次いで、多結晶シリコンエッチャを用いて、多結晶シリコン膜の全面エッチバックを行い、多結晶シリコンプラグ２４を形成する。
【００５６】
その後、層間絶縁膜としてのＢＰＳＧ膜２５を形成した後にホトレジスト２６をパターニングして、コンタクトを多結晶シリコンプラグ２４上に開孔する。ただし、そのコンタクト寸法は多結晶シリコンプラグ２４の径よりも大きくする。また、ここでは、対ＳｉＮ選択比＝１、対多結晶シリコン選択比＝８０の条件を用いてエッチングを行う。次いで、オーバーエッチングにより、多結晶シリコンプラグ２４周辺のＳｉＮ膜２３を削ることができる。
【００５７】
（２）次に、図４（ｂ）に示すように、多結晶シリコン膜、粗面多結晶シリコン膜生成して、ストレージノード（Ｃｓ−ＳｉＮ）２７を形成する。
【００５８】
このように、第３実施例によれば、多結晶シリコンプラグ２４周辺のＳｉＮ膜２３を５００Å程度削ることにより、円柱状の多結晶シリコンプラグ突起をホール内に形成し、その側面と上面を利用して、ストレージノード２７としてのＣｓ窒化膜の表面積を増やし、Ｃｓ容量の確保と向上を図ることができる。
【００５９】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００６１】
（１）請求項１記載の発明によれば、導電膜によるプラグは、ホトリソグラフィによるパターニング無しで全面エッチングにより形成することができる。
【００６２】
また、導電膜によるプラグは、コンタクトエッチングをかさあげし、コンタクトエッチングの開孔性のマージン確保を図ることができる。
【００６３】
更に、コンタクトはプラグからはみ出すように形成されている。
【００６４】
なお、第１層ゲート電極（１Ｇ）上のＳｉＮ膜はコンタクトのストッパ膜として用いており、異種膜同士のテーパー形状によるコンタクトエッチングとは異なる。
【００６５】
したがって、従来のセルフアラインコンタクト方法において問題であった、対ＳｉＮ選択比と第１層ゲート電極（１Ｇ）のスリット内のエッチストップとのトレードオフがなくなり、エッチングにおけるマージンの向上を図ることができる。
【００６６】
また、２本の第１層ゲート電極（１Ｇ）に跨がるようにコンタクトを形成することができるため、ホトリソグラフィによる開孔マージンは十分得られ、合わせに対するマージンも確保することができる。
【００６７】
（２）請求項２記載の発明によれば、ＳｉＯ2 （ＮＳＧ）を一度生成し、全面エッチバックすることで、第１層ゲート電極（１Ｇ）のスリットの狭い部分、特に、上記（１）において、多結晶シリコンフィラメントが残り易い、フィールド酸化膜上の第１層ゲート電極（１Ｇ）のスリット部をＣＶＤ・ＳｉＯ2 膜で埋めることができ、多結晶シリコンのフィラメントによるゲート間ショートを回避することができる。
【００６８】
また、隣り合うプラグ同士の絶縁性を確保することができる。
【００６９】
（３）請求項３記載の発明によれば、プラグへのコンタクトエッチング時にオーバーエッチングを過剰にすることにより、プラグを突起状に残し、キャパシタとしての面積を向上させることができる。より具体的には、多結晶シリコンプラグ周辺のＳｉＮ膜を若干削ることで、多結晶シリコンプラグの上端に円柱状突起をホール内に形成し、その側面と上面を利用して、Ｃｓ窒化膜の表面積を増やし、Ｃｓ容量の確保と向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すコンタクトホールのワードライン方向の形成工程断面図である。
【図２】本発明の第１実施例を示すコンタクトホールのビットライン方向の断面図である。
【図３】本発明の第２実施例を示すコンタクトホールの形成工程断面図である。
【図４】本発明の第３実施例を示すコンタクトホールの形成工程断面図である。
【図５】従来のＤＲＡＭのメモリセルのセルフアラインコンタクトを示す断面図である。
【図６】従来の各種のＤＲＡＭのメモリセルにおけるセルフアラインコンタクト方式を示す断面図である。
【符号の説明】
１，１０，２１    シリコン基板
２，１２，２２    第１層ゲート電極（１Ｇ）
３，１３，２３    ＳｉＮ膜
４    多結晶シリコン膜
５，２４    多結晶シリコンプラグ
６，２５    ＢＰＳＧ膜
７，２６    ホトレジスト
８    ビットライン
１１    フィールド酸化膜
１４    ＣＶＤＳｉＯ2 （ＮＳＧ）膜
１５    ＳｉＯ2 （ＮＳＧ）膜
２７    ストレージノード（Ｃｓ−ＳｉＮ）