【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとの間での電気信号の転送を許容する又は阻止する高周波スイッチ回路であって、このスイッチ回路が前記転送を許容するときには、前記電気信号は、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送され、このスイッチ回路が前記転送を阻止するときには、前記電気信号は転送されない、高電位供給レールと低電位供給レールとによって給電される高周波スイッチ回路において、
スイッチ回路付勢信号を受け取るイネーブル信号ノードであって、前記スイッチ回路付勢信号はＭＯＳ転送トランジスタのオン条件とオフ条件とを定義し、前記ＭＯＳ転送トランジスタは前記第１のノードに結合されたソースと前記第２のノードに結合されたドレインとを有している、イネーブル信号ノードと、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのゲートとの間に結合された第１のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定するように構成されている、第１のインピーダンス要素と、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのバルクとの間に結合された第２のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定するように構成されている、第２のインピーダンス要素と、
を備えていることを特徴とする高周波スイッチ回路。
【請求項２】
請求項１記載のスイッチ回路において、前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記高電位供給レールとの間に結合されていることを特徴とするスイッチ回路。
【請求項３】
請求項１記載のスイッチ回路において、前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記低電位供給レールとの間に結合されていることを特徴とするスイッチ回路。
【請求項４】
請求項１記載のスイッチ回路において、前記イネーブル信号ノードと前記第１及び第２のインピーダンス要素との間に結合された１又は複数のインバータで形成されたインバータ段を更に備えていることを特徴とするスイッチ回路。
【請求項５】
請求項４記載のスイッチ回路において、前記第２のインピーダンス要素は、前記インバータ段の出力に結合されたゲートと、前記高電位供給レールに結合されたソース及びバルクと前記ＰＭＯＳ転送トランジスタの前記バルクに結合されたドレインとを有するインピーダンスＰＭＯＳトランジスタを含むことを特徴とするスイッチ回路。
【請求項６】
請求項４記載のスイッチ回路において、前記第１及び第２のインピーダンス要素は、前記インバータ段の出力に結合された高電位ノードと前記ＰＭＯＳ転送トランジスタの前記ゲートに結合された低電位ノードとを有する抵抗を含むことを特徴とするスイッチ回路。
【請求項７】
請求項６記載のスイッチ回路において、前記インピーダンス要素の前記抵抗は１キロオーム以上の抵抗値を有することを特徴とするスイッチ回路。
【請求項８】
請求項６記載のスイッチ回路において、前記インバータ段は相互に直列に結合されておりそれぞれが入力と出力とを有する第１及び第２のインバータを含み、前記イネーブル信号ノードは前記第１のインバータの前記入力に結合され、前記第２のインバータの前記出力は前記抵抗の前記高電位ノードに結合され、前記インピーダンス要素は前記第１のインバータの前記出力に結合されたゲートと前記高電位供給レールに結合されたソースと前記ＰＭＯＳ転送トランジスタの前記ゲートに結合されたドレインとを有するインピーダンスＰＭＯＳトランジスタを更に備えていることを特徴とするスイッチ回路。
【請求項９】
請求項４記載のスイッチ回路において、前記第２のインピーダンス要素は、高電位供給レールに結合された高電位ノードと前記ＰＭＯＳ転送トランジスタの前記バルクに結合された低電位ノードとを有する第２の抵抗を含むことを特徴とするスイッチ回路。
【請求項１０】
請求項９記載のスイッチ回路において、前記第２のインピーダンス要素の前記第２の抵抗は１キロオーム以上の抵抗値を有することを特徴とするスイッチ回路。
【請求項１１】
請求項９記載のスイッチ回路において、前記インバータ段は相互に直列に結合されておりそれぞれが入力と出力とを有する第１及び第２のインバータを含み、前記イネーブル信号ノードは前記第１のインバータの前記入力に結合され、前記第２のインバータの前記出力は前記インピーダンス要素の前記抵抗の前記高電位ノードに結合され、前記第２のインピーダンス要素は前記第１のインバータの前記出力に結合されたゲートと前記高電位供給レールに結合されたソースと前記ＰＭＯＳ転送トランジスタの前記バルクに結合されたドレインとを有するＰＭＯＳトランジスタを更に備えていることを特徴とするスイッチ回路。
【請求項１２】
請求項４記載のスイッチ回路において、前記第１のインピーダンス要素は、前記インバータ段の出力に結合されたゲートと前記ＰＭＯＳ転送トランジスタの前記ゲートに結合されたドレインと前記低電位供給レールに結合されたソース及びバルクとを有するインピーダンスＮＭＯＳトランジスタを含むことを特徴とするスイッチ回路。
【請求項１３】
請求項１２記載のスイッチ回路において、前記インバータ段は相互に直列に結合されておりそれぞれが入力と出力とを有する第１及び第２のインバータを含み、前記イネーブル信号ノードは前記第１のインバータの前記入力に結合され、前記第１のインバータの前記出力は前記インピーダンスＮＭＯＳトランジスタのゲートに結合され、前記インピーダンス要素は前記第１のインバータの前記出力に結合されたゲートと前記高電位供給レールに結合されたソースと前記ＰＭＯＳ転送トランジスタの前記ゲートに結合されたドレインとを有するインピーダンスＰＭＯＳトランジスタを更に備えていることを特徴とするスイッチ回路。
【請求項１４】
請求項５記載のスイッチ回路において、前記インバータ段は相互に直列に結合されておりそれぞれが入力と出力とを有する第１及び第２のインバータを含み、前記イネーブル信号ノードは前記第１のインバータの前記入力に結合され、前記第２のインバータの前記出力は前記第２のインピーダンス要素の前記インピーダンスＰＭＯＳトランジスタのゲートに結合され、前記第２のインピーダンス要素は前記第１のインバータの前記出力に結合されたゲートと前記高電位供給レールに結合されたソースと前記ＰＭＯＳ転送トランジスタの前記バルクに結合されたドレインとを有する第２のインピーダンスＰＭＯＳトランジスタを更に備えていることを特徴とするスイッチ回路。
【請求項１５】
第１のノードと第２のノードとの間での電気信号の転送を許容する又は阻止する高周波スイッチ回路であって、このスイッチ回路がオン条件を定義するときには、前記電気信号は、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送され、このスイッチ回路がオフ条件を定義するときには、前記電気信号は転送されない、高電位供給レールと低電位供給レールとによって給電される高周波スイッチ回路において、
前記第１のノードに結合されたソースと前記第２のノードに結合されたドレインとを有するＭＯＳ転送トランジスタと、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのゲートとの間に結合された第１のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記ゲートを前記供給レールのいずれからも切断するように機能する、第１のインピーダンス要素と、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのバルクとの間に結合された第２のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記バルクを前記供給レールのいずれからも切断するように機能する、第２のインピーダンス要素と、
を備えていることを特徴とする高周波スイッチ回路。
【請求項１６】
第１の信号伝送ノードと第２の信号伝送ノードとの間での電気信号の転送を許容する又は阻止するスイッチ回路を含むコンピューティング・システムであって、前記電気信号は、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送されることによってオン条件を定義し、転送されないときにはオフ条件を定義し、前記スイッチ回路は高電位供給レールと低電位供給レールとによって給電されうる、コンピューティング・システムにおいて、
前記第１のノードに結合されたソースと前記第２のノードに結合されたドレインとを有するＭＯＳ転送トランジスタと、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのゲートとの間に結合された第１のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記ゲートを前記供給レールのいずれからも切断するように機能する、第１のインピーダンス要素と、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのバルクとの間に結合された第２のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記バルクを前記供給レールのいずれからも切断するように機能する、第２のインピーダンス要素と、
を備えていることを特徴とするコンピューティング・システム。
【請求項１７】
請求項１６記載のコンピューティング・システムにおいて、前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記低電位供給レールとの間に結合されていることを特徴とするコンピューティング・システム。
【請求項１８】
請求項１６記載のコンピューティング・システムにおいて、前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記高電位供給レールとの間に結合されていることを特徴とするコンピューティング・システム。
【請求項１９】
第１の信号伝送ノードと第２の信号伝送ノードとの間での電気信号の転送を許容する又は阻止するスイッチ回路を含むルータであって、前記電気信号は、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送されることによってオン条件を定義し、転送されないときにはオフ条件を定義し、前記スイッチ回路は高電位供給レールと低電位供給レールとによって給電されうる、ルータにおいて、
前記第１のノードに結合されたソースと前記第２のノードに結合されたドレインとを有するＭＯＳ転送トランジスタと、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのゲートとの間に結合された第１のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記ゲートを前記供給レールのいずれからも切断するように機能する、第１のインピーダンス要素と、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのバルクとの間に結合された第２のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記バルクを前記供給レールのいずれからも切断するように機能する、第２のインピーダンス要素と、
を備えていることを特徴とするルータ。
【請求項２０】
請求項１９記載のルータにおいて、前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記低電位供給レールとの間に結合されていることを特徴とするルータ。
【請求項２１】
請求項１９記載のルータにおいて、前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記高電位供給レールとの間に結合されていることを特徴とするルータ。
【請求項２２】
第１の信号伝送ノードと第２の信号伝送ノードとの間での電気信号の転送を許容する又は阻止するスイッチ回路を含むフラットパネル・スクリーン・システムであって、前記電気信号は、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送されることによってオン条件を定義し、転送されないときにはオフ条件を定義し、前記スイッチ回路は高電位供給レールと低電位供給レールとによって給電される、フラットパネル・スクリーン・システムにおいて、
前記第１のノードに結合されたソースと前記第２のノードに結合されたドレインとを有するＭＯＳ転送トランジスタと、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのゲートとの間に結合された第１のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記ゲートを前記供給レールのいずれからも切断するように機能する、第１のインピーダンス要素と、
前記高及び低電位供給レールと前記ＭＯＳ転送トランジスタのバルクとの間に結合された第２のインピーダンス要素であって、前記オン及びオフ条件に応答して一方が低インピーダンスであり他方が高インピーダンスである２つの状態を定義し、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定することによって、前記バルクを前記供給レールのいずれからも切断するように機能する、第２のインピーダンス要素と、
を備えていることを特徴とするフラットパネル・スクリーン・システム。
【請求項２３】
請求項２２記載のフラットパネル・スクリーン・システムにおいて、前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記低電位供給レールとの間に結合されていることを特徴とするフラットパネル・スクリーン・システム。
【請求項２４】
請求項２２記載のフラットパネル・スクリーン・システムにおいて、前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと前記高電位供給レールとの間に結合されていることを特徴とするフラットパネル・スクリーン・システム。
【請求項２５】
第１の信号伝送ノードと第２の信号伝送ノードとの間での電気信号の転送を許容する又は阻止する方法であって、前記電気信号は、許容されるときには、前記第１のノードから前記第２のノードまで、又は、前記第２のノードから前記第１のノードまで転送される、方法において、
ゲートとバルクとを有するＭＯＳ転送トランジスタを、前記第１のノードと前記第２のノードとの間に結合するステップと、
第１のインピーダンス経路を確立するステップであって、前記第１のインピーダンス経路は、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定し、前記第１のインピーダンス経路を前記ＭＯＳ転送トランジスタの前記ゲートに接続するように構成されている、ステップと、
第２のインピーダンス経路を確立するステップであって、前記第２のインピーダンス経路は、前記ＭＯＳ転送トランジスタと関連付けられた低い寄生シャント・キャパシタンスを実質的に否定し、前記第２のインピーダンス経路を前記ＭＯＳ転送トランジスタの前記バルクに接続するように構成されている、ステップと、
を含むことを特徴とする方法。
【請求項２６】
請求項２５記載の方法において、前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと低電位供給レールとの間に結合されていることを特徴とする方法。
【請求項２７】
請求項２５記載の方法において、前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであり、前記第２のインピーダンス要素は前記ＭＯＳ転送トランジスタの前記バルクと高電位供給レールとの間に結合されていることを特徴とする方法。
【請求項２８】
請求項２５記載の方法において、前記第１のインピーダンス経路と前記第２のインピーダンス経路とは、イネーブルされたときには、前記ＭＯＳ転送トランジスタと電力供給レールとの間にシャント寄生インピーダンス経路を生じさせることなく、前記ＭＯＳ転送トランジスタをオンに保つのに十分なインピーダンスを確立することを特徴とする方法。