(57)【要約】      （修正有）【課題】ＳｉＧｅ−ＰＩＮ光半導体素子において、ＳｉＧｅ半導体層自身にＰＩＮ構造が形成されることを防止し、ＳｉＧｅ半導体層に印加される電界を低減する。【解決手段】ｎ型Ｓｉ半導体層又はｐ型Ｓｉ半導体層とｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）の間に、ｉ型Ｓｉ半導体層を配置することとした。つまり、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子、又はｎ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｐ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子とした。【選択図】図２
2010034226.tif 000002
【特許請求の範囲】
【請求項１】
光機能層及び電界制御層を備える光半導体素子であり、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に前記光機能層及び前記電界制御層が挟まれていることを特徴とする光半導体素子。
【請求項２】
前記光機能層が、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）を有することを特徴とする請求項１に記載の光半導体素子。
【請求項３】
前記電界制御層が、ｉ型Ｓｉ半導体層を有することを特徴とする請求項１又は２に記載の光半導体素子。
【請求項４】
前記電界制御層が、前記光機能層と前記ｉ型Ｓｉ半導体層との間にｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層及びｎ型ＳｉＧｅ半導体層のいずれかの半導体層をさらに有することを特徴とする請求項３に記載の光半導体素子。
【請求項５】
ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子。
【請求項６】
ｎ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｐ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子。
【請求項７】
前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間に、ｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層及びｎ型ＳｉＧｅ半導体層のいずれかの半導体層を有することを特徴とする請求項６に記載の光半導体素子。
【請求項８】
前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間に有する前記ｎ型Ｓｉ半導体層、前記ｎ型Ｇｅ半導体層又は前記ｎ型ＳｉＧｅ半導体層のｎ型キャリア濃度が１０１１ｃｍ−２以上、１０１４ｃｍ−２以下であることを特徴とする請求項７に記載の光半導体素子。
【請求項９】
前記ｉ型Ｓｉ半導体層の厚さが２０ｎｍ以上であることを特徴とする請求項５から８のいずれかに記載の光半導体素子。
【請求項１０】
前記ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）とその両側の層のうち少なくとも一方との間にｉ型ＳｉｙＧｅ１−ｙ半導体層（０＜ｙ＜１）を更に有することを特徴とする請求項５から９のいずれかに記載の光半導体素子。
【請求項１１】
請求項５から１０のいずれかの光半導体素子に０Ｖ以上の逆バイアスを印加し、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号を電気信号に変換することを特徴とする光電変換素子。
【請求項１２】
請求項５から１０のいずれかの光半導体素子に印加する０Ｖ以上の逆バイアスを制御することによって、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号に対して吸収率を可変とすることを特徴とする光変調素子。
【請求項１３】
請求項５から１０のいずれかの光半導体素子に印加する０Ｖ以上の逆バイアスを制御することによって、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号に対して屈折率を可変とすることを特徴とする光変調素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｉ型（真性型）ＳｉｘＧｅ１−ｘ半導体を用いたＰＩＮ構造の光半導体素子に関し、特に、暗電流の少ない光半導体素子に関する。
【背景技術】
【０００２】
Ｓｉ（シリコン）半導体集積回路上で、長波長帯と呼ばれる１．６μｍ程度までの波長の光を検出するためには、Ｓｉ半導体より禁制帯幅の狭いＧｅ（ゲルマニウム）半導体を利用する必要がある。Ｓｉ半導体集積回路上のＧｅ−ＰＩＮ光電変換素子としては、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間にｉ型Ｇｅ半導体層を吸収層として形成したものがある。
【０００３】
従来の光電変換素子１０の例を図１で説明する。図１（ａ）に一例を示すような従来の光電変換素子１０は、エピタキシャル成長によって、図にはｐ−Ｓｉと記載したｐ型Ｓｉ半導体層１１と、ｉ−Ｇｅと記載したｉ型Ｇｅ半導体層１２と、ｎ−Ｓｉと記載したｎ型Ｓｉ半導体層１３とが基板から順に積層され、ＰＩＮ構造が形成されている。このＰＩＮ構造の光電変換素子１０に上方から空間を介して光が照射されると光起電流が流れる。また、光導波路を組み合わせる場合は、光電変換素子１０の横方向又は下方向から光が照射され、光起電流が流れるようになっている。
【０００４】
この種の光電変換素子として、特許文献１に記載の光起電力デバイスがある。この光起電力デバイスは、ｉ型層を構成するアモルファスシリコンゲルマニウムにおけるＧｅ原子の含有量を２０乃至７０原子％の範囲とし、Ｇｅ原子の含有量が積層方向において極大値をもつように分布させるとともに、ｐ型層及びｎ型層と接する側にＧｅ原子を含まない非単結晶シリコンバッファ層が設けられて構成されている。
【０００５】
一方、Ｓｉ（シリコン）半導体集積回路上で、長波長帯と呼ばれる１．６μｍ程度までの波長の光を変調するためには、Ｓｉ半導体より禁制帯幅の狭くかつ伝搬する光の波長よりも禁制帯幅の広いＧｅ（ゲルマニウム）半導体を利用する必要がある。Ｓｉ半導体集積回路上のＧｅ−ＰＩＮ光変調素子としては、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に外部電圧が０Ｖと特定の電圧Ｖｏとの間でｉ型Ｇｅ半導体層が伝搬光を透過あるいは吸収層として作用するように形成したものがある。これは電界吸収型の光変調素子と呼ばれている。
【０００６】
従来の光変調素子１０の例を図１で説明する。図１（ａ）に一例を示すような従来の光変調素子１０は、エピタキシャル成長によって、図にはｐ−Ｓｉと記載したｐ型Ｓｉ半導体層１１と、ｉ−Ｇｅと記載したｉ型Ｇｅ半導体層１２と、ｎ−Ｓｉと記載したｎ型Ｓｉ半導体層１３とが基板から順に積層され、ＰＩＮ構造が形成されている。このＰＩＮ構造の光変調素子１０に上方から空間を介して光が照射されると外部電圧が印加されている場合には光が吸収され、外部電圧が除去されると光が透過する。また、光導波路を組み合わせる場合は、光変調素子１０の横方向又は下方向から光が照射されると、外部電圧が印加されている場合には光が吸収され、外部電圧が除去されると光が透過するようになっている。
【０００７】
この種の光変調素子として、非特許文献１に記載の光変調デバイスがある。この光変調デバイスは、ｉ型層を構成するシリコンゲルマニウムにおけるＧｅ原子の含有量を２０乃至９５原子％の範囲として構成されている。
【特許文献１】特開平６−２１４９４号公報
【非特許文献１】“Ｗａｖｅｇｕｉｄｅ−ｉｎｔｅｇｒａｔｅｄ  ｕｌｔｒａｌｏｗ−ｅｎｅｒｇｙ  ＧｅＳｉ  ｅｌｅｃｔｒｏ−ａｂｓｏｒｐｔｉｏｎ  ｍｏｄｕｌａｔｏｒｓ”  Ｊｉｆｅｎｇ  Ｌｉｕ  ｅｔａｌ，  Ｎａｔｕｒｅ  Ｐｈｏｔｏｎｉｃｓ，  ｏｎｌｉｎｅ：  ３０  Ｍａｙ，  ２００８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１（ａ）に示した光電変換素子又は光変調素子１０では、Ｇｅ半導体層を積層するとＳｉ半導体層とＧｅ半導体層と間で格子ミスマッチが発生する。この格子ミスマッチにより格子欠陥が発生して、暗電流の原因となる。格子欠陥を解消するため、７００〜９００℃の高温アニール処理を実施する必要がある。しかし、Ｓｉ半導体のエピタキシャル成長は通常６５０℃以下で行われる。Ｓｉ半導体積層工程の途中で７００〜９００℃になる高温アニール処理を施すことは好ましくない。
【０００９】
一方、暗電流の他の原因としては、ｉ型Ｇｅ半導体層の両側界面が隣接するｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層によって、ｉ型Ｇｅ半導体層の両側が、それぞれｐ型Ｇｅ半導体層とｎ型Ｇｅ半導体層になってしまい、Ｇｅ半導体層自身にＰＩＮ構造が形成されてしまうことが挙げられる。図１（ｂ）に示すように、ｐ型Ｓｉ半導体層１１とｉ型Ｇｅ半導体層１２との界面にｐ型Ｇｅ半導体層１２ａが生成されると共に、ｎ型Ｓｉ半導体層１３とｉ型Ｇｅ半導体層１２との界面にｎ型Ｇｅ半導体層１２ｂが生成される。つまり、ｉ型Ｇｅ半導体層１２の中の両側にｐ型とｎ型が形成されるので、Ｇｅ半導体層自身がＰＩＮ構造となる。
【００１０】
即ち、Ｇｅ半導体層自身にＰＩＮ構造が形成されると、Ｇｅ半導体層に電界が印加されてしまう。Ｇｅ半導体は上記したように禁制帯幅が狭いため、電界の印加によって暗電流が生じやすい。
【００１１】
前記課題を解決するために、本発明は、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に光機能層を有する光半導体素子において、光機能層に印加される電界を低減することを目的とする。
【００１２】
さらに、前記課題を解決するために、本発明は、ＳｉＧｅ−ＰＩＮ光半導体素子において、ＳｉＧｅ半導体層にＰＩＮ構造が形成されることを防止し、ＳｉＧｅ半導体層自身に印加される電界を低減することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に光機能層及び電界制御層を挟むこととした。
【００１４】
具体的には、本発明の光半導体素子は、光機能層及び電界制御層を備える光半導体素子であり、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に前記光機能層及び前記電界制御層が挟まれていることを特徴とする光半導体素子とした。
【００１５】
この構成によれば、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に挟まれた光機能層で光半導体素子の機能を発揮させ、電界制御層で光機能層に電界が印加されないようにすることができる。
【００１６】
更に、具体的には、本発明の光半導体素子は、前記光機能層が、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）を有することを特徴とする光半導体素子とした。
【００１７】
この構成によれば、Ｇｅが４０％以上含まれることによって、長波長帯での使用を確保することができる。
【００１８】
更に、具体的には、前記電界制御層が、ｉ型Ｓｉ半導体層を有することを特徴とする光半導体素子とした。
【００１９】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層とｐ型Ｓｉ半導体層との間にｉ型Ｓｉ半導体層が配置されるため、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｐ型Ｓｉ半導体層側に近い側がｐ型になることを避けることができ、又は、ｉ型ＳｉｘＧｅ１−ｘ半導体層とｎ型Ｓｉ半導体層との間にｉ型Ｓｉ半導体層が配置されるため、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｎ型Ｓｉ半導体層側に近い側がｎ型になることを避けることができ、ＳｉｘＧｅ１−ｘ半導体層自身にＰＩＮ構造が形成されることを防止することができる。これによって、ＳｉｘＧｅ１−ｘ半導体層に電界が印加されないようにすることができる。
【００２０】
更に、具体的には、前記電界制御層が、前記光機能層と前記ｉ型Ｓｉ半導体層との間にｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層及びｎ型ＳｉＧｅ半導体層のいずれかの半導体層をさらに有することを特徴とする光半導体素子とした。
【００２１】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｉ型Ｓｉ半導体層に近い側はｐ型になり易い。ｐ型になると、従来と同じようにＳｉＧｅ半導体層に電界が印加され、暗電流が増加するが、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間にｎ型半導体層を追加することにより、ｐ型になることを避けることができる。
【００２２】
また、上記目的を達成するために、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）を反応領域とし、当該ｉ型ＳｉｘＧｅ１−ｘ半導体層とｎ型Ｓｉ半導体層又はｐ型Ｓｉ半導体層との間に、ｉ型Ｓｉ半導体層を配置することとした。
【００２３】
具体的には、本発明の光半導体素子は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子とした。
【００２４】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層とｎ型Ｓｉ半導体層との間にｉ型Ｓｉ半導体層が配置されるため、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｎ型Ｓｉ半導体層側に近い側がｎ型になることを避けることができ、Ｇｅ半導体層自身にＰＩＮ構造が形成されることを防止することができる。また、Ｇｅが４０％以上含まれることによって、長波長帯での使用を確保することができる。
【００２５】
更に、具体的には、本発明の光半導体素子は、ｎ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）、ｉ型Ｓｉ半導体層、ｐ型Ｓｉ半導体層が順に積層されたことを特徴とする光半導体素子とした。
【００２６】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層とｐ型Ｓｉ半導体層との間にｉ型Ｓｉ半導体層が配置されるため、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｐ型Ｓｉ半導体層側に近い側がｐ型になることを避けることができ、ＳｉｘＧｅ１−ｘ半導体層自身にＰＩＮ構造が形成されることを防止することができる。また、Ｇｅが４０％以上含まれることによって、長波長帯での使用を確保することができる。
【００２７】
本発明の光半導体素子は、上記光半導体素子において、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間に、ｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層及びｎ型ＳｉＧｅ半導体層のいずれかの半導体層を有することが望ましい。
【００２８】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層のｉ型Ｓｉ半導体層に近い側はｐ型になり易い。ｐ型になると、従来と同じようにＳｉＧｅ半導体層に電界が印加され、暗電流が増加するが、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間にｎ型半導体層を追加することにより、ｐ型になることを避けることができる。
【００２９】
本発明の光半導体素子は、上記光半導体素子において、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層と前記ｉ型Ｓｉ半導体層との間に有する前記ｎ型Ｓｉ半導体層、前記ｎ型Ｇｅ半導体層又は前記ｎ型ＳｉＧｅ半導体層のｎ型キャリア濃度が１０１１ｃｍ−２以上、１０１４ｃｍ−２以下であることが望ましい。
【００３０】
界面準位がないとみなせるのは１０１１ｃｍ−２程度で、それを電荷補償するのに同程度のｎ型キャリア濃度が必要だからである。また、ドーピングの限界値としてｎ型キャリア濃度は１０１４ｃｍ−２程度である。
【００３１】
本発明の光半導体素子は、前述した光半導体素子において、前記ｉ型Ｓｉ半導体層の厚さが２０ｎｍ以上であることが望ましい。
【００３２】
ｉ型Ｓｉ半導体層は０．３ＭｅＶ／ｃｍで破壊され、Ｇｅ半導体の禁制帯幅が０．６Ｖのため、０．６Ｖ÷０．３ＭｅＶ／ｃｍ＝２０ｎｍ以上として破壊を防止することができる。
【００３３】
本発明の光半導体素子は、前述した光半導体素子において、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）とその両側の層のうち少なくとも一方との間にｉ型ＳｉｙＧｅ１−ｙ半導体層（０＜ｙ＜１）を更に有することが望ましい。
【００３４】
この構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層とｎ型Ｓｉ半導体層又はｐ型Ｓｉ半導体層との格子整合が容易となる。
【００３５】
本発明の光電変換素子は、前述した光半導体素子に０Ｖ以上の逆バイアスを印加し、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号を電気信号に変換することを特徴とする光電変換素子である。
【００３６】
この構成によれば、０．８〜１．６μｍの波長の光信号を検出することができる。また、暗電流が少ないため、ＳＮ比の高い光信号の検出が可能となる。
【００３７】
本発明の光変調素子は、前述した光半導体素子に印加する０Ｖ以上の逆バイアスを制御し、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号に対して吸収率を可変とすることを特徴とする光変調素子である。
【００３８】
この構成によれば、０．８〜１．６μｍの波長の光を変調することができる。また、暗電流が少ないため、低消費電力で光を変調することができる。
【００３９】
本発明の光変調素子は、前述した光半導体素子に印加する０Ｖ以上の逆バイアスを制御し、前記ｉ型ＳｉｘＧｅ１−ｘ半導体層に入射した光信号に対して屈折率を可変とすることを特徴とする光変調素子。
【００４０】
この構成によれば、０．８〜１．６μｍの波長の光信号を変調することができる。また、暗電流が少ないため、低消費電力で光を変調することができる。
【００４１】
本願において、光機能層とは光を電気に変換する光電変換機能、光を吸収する割合を可変する吸収率可変機能、光に対する屈折率を可変する屈折率可変機能のいずれかを有する層をいう。
【００４２】
本願において、電界制御層とは光機能層とｎ型Ｓｉ半導体層又はｐ型Ｓｉ半導体層との間にあって、光機能層に印加される電界を低減する機能を有する層をいう。
【００４３】
本願において、ｉ型半導体とは不純物がドーピングされていない真性半導体をいう。ｎ型半導体とは、電子をキャリアとする半導体をいい、ｐ型半導体とは正孔をキャリアとする半導体をいう。
【発明の効果】
【００４４】
本発明によれば、ｐ型Ｓｉ半導体層とｎ型Ｓｉ半導体層との間に光機能層を有する光半導体素子において、光機能層に印加される電界を低減することができる。
【００４５】
さらに、本発明によれば、ＳｉＧｅ−ＰＩＮ光半導体素子において、ＳｉＧｅ半導体層にＰＩＮ構造が形成されることを防止して、ＳｉＧｅ半導体層自身に印加される電界を低減することができる。
【発明を実施するための最良の形態】
【００４６】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００４７】
（第１の実施形態）
本発明の第１の実施形態に係る光電変換素子の構成を図２で説明する。本実施形態の光半導体素子としての光電変換素子２０は、図２（ａ）に示すように、エピタキシャル成長によって、ｐ型Ｓｉ半導体層１１と、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）２１と、ｉ型Ｓｉ半導体層２２と、ｎ型Ｓｉ半導体層２３とが基板から順に積層され、ＰＩＮ構造が形成されている。但し、図２では、ｐ型Ｓｉ半導体層１１はｐ−Ｓｉと記載し、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１はｉ−ＳｉｘＧｅ１−ｘと記載し、ｉ型Ｓｉ半導体層２２はｉ−Ｓｉと記載し、ｎ型Ｓｉ半導体層２３はｎ−Ｓｉと記載した。
【００４８】
光電変換素子２０の特徴は、図１（ａ）に示したＧｅ−ＰＩＮ構造において、上部層のｎ型Ｓｉ半導体層１３を、図２に示すように、ｎ型Ｓｉ半導体層２３及びｉ型Ｓｉ半導体層２２の２層構造とした点にある。
【００４９】
ｉ型ＳｉｘＧｅ１−ｘ半導体層２１の厚さは、例えば、５００ｎｍ〜３０μｍである。５００ｎｍ以上であれば有効に光子を捕捉することができる。一方、空乏層が形成される限界の厚さは３０μｍ程度である。ｉ型Ｓｉ半導体層２２の厚さは、例えば、２０ｎｍ〜１０μｍである。ｉ型Ｓｉ半導体は０．３ＭｅＶ／ｃｍで破壊され、Ｇｅ半導体の禁制帯幅は０．６Ｖのため、０．６Ｖ÷０．３ＭｅＶ／ｃｍ＝２０ｎｍ以上として破壊を防止することができる。ｉ型Ｓｉ半導体層２２の厚さは１０μｍ程度までであれば、エピタキシャル成長ではｉ型Ｓｉ半導体の結晶性が十分に均一性を維持できる。ｎ型Ｓｉ半導体層２３の厚さは、１００ｎｍ程度である。エピタキシャル成長で、電極として十分な厚さである。ｐ型Ｓｉ半導体層１１の厚さは電極として機能できる厚さであればよい。例えば、Ｓｉ基板の上面にｐ型Ｓｉ半導体層を積層してもよいし、Ｓｉ半導体基板をドーピングによりｐ型化して形成してもよい。
【００５０】
ｉ型Ｓｉ半導体層２２及びｉ型ＳｉｘＧｅ１−ｘ半導体層２１は、高速光信号の検出用にはキャリア走行時間を短くするために薄く、低速光信号の検出では光子を効率的に捕捉するために厚く積層される。
【００５１】
更に、このＰＩＮ構造の光電変換素子２０は、従来のように７００〜９００℃の高温アニール処理は行わず、エピタキシャル成長のみで形成してもよい。エピタキシャル成長は通常、６５０℃以下で行い、この途中で更に温度を上昇させないようにする。また、ｐ型Ｓｉ半導体層１１のドーピング材料には、Ｂ（ボロン）等のドーピング材料が選択され、ｎ型Ｓｉ半導体層２３のドーピング材料には、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）等が選択される。
【００５２】
光電変換素子２０の製造には、上述したように高温アニール処理は不要としてもよいが、図２（ｂ）に示すように、エピタキシャル成長工程で、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｐ型Ｓｉ半導体層１１の側に、ｐ−ＳｉｘＧｅ１−ｘと記載したｐ型ＳｉｘＧｅ１−ｘ半導体層２１ａが形成される。これは、熱拡散によって、ｉ型ＳｉｘＧｅ１−ｘがｐ型Ｓｉ半導体層１１にドーピングされたドーピング材料に影響されてｐ型ＳｉｘＧｅ１−ｘとなるからである。一方、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側は、ｉ型Ｓｉ半導体層２２が真性型であるためドーピング材料による影響はない。
【００５３】
以上説明したように、この光電変換素子において、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側がｎ型となることを避けることができ、ｉ型ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されることを防止できる。
【００５４】
なお、本実施形態の光電変換素子では、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１において、ｘ＝０としたとき、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｐ型Ｓｉ半導体層１１との間（図２（ｂ）においては、ｐ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ａとｐ型Ｓｉ半導体層１１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間のうち少なくとも一方にｉ型ＳｉｙＧｅ１−ｙ半導体層（ｘ＜ｙ＜１）を更に有することが望ましい。このような構成とすれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｐ型Ｓｉ半導体層１１との間（図２（ｂ）においては、ｐ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ａとｐ型Ｓｉ半導体層１１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間の格子整合が容易となる。
【００５５】
本実施形態の光電変換素子において、図２におけるｉ型Ｓｉ半導体層２２に替えて、ｉ型ＳｉｐＧｅ１−ｐ半導体層（０．５＜ｐ＜ｘ）としてもよい。ｎ型Ｓｉ半導体層２３との格子ミスマッチを小さくする観点から、ｐ＜ｘが望ましい。一方、電界印加による暗電流の発生を抑圧するためには、バンドギャップを大きくする必要があり、この観点からは０．５＜ｐが望ましい。
【００５６】
次に、ｎ型Ｓｉ半導体層とｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）の間に、ｉ型Ｓｉ半導体層を配置することによる効果を確認する。図３は、Ｇｅ−ＰＩＮの積層方向に対して印加される外部バイアスによる禁制帯幅の変化を計算によって求めた結果である。但し、ｘ＝０で計算している。図３（ａ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層されたモデルであり、図３（ｂ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層されたモデルである。
【００５７】
ｉ型Ｓｉ半導体層のない図３（ａ）では、外部バイアス電圧が０Ｖのときでも、ｉ型ＳｉｘＧｅ１−ｘ半導体層に電位差が生じ、外部バイアス電圧が３Ｖになると、ｉ型ＳｉｘＧｅ１−ｘ半導体層に大きな電位差が生じている。一方、ｉ型Ｓｉ半導体層のある図３（ｂ）では、外部バイアス電圧が０Ｖのときには、ｉ型ＳｉｘＧｅ１−ｘ半導体層に電位差がほとんど生じず、外部バイアス電圧が３Ｖになっても、ｉ型ＳｉｘＧｅ１−ｘ半導体層には小さい電位差しか生じていない。このことから、ｎ型Ｓｉ半導体層とｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）の間に、ｉ型Ｓｉ半導体層を配置することによって、ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されないことが分かる。
【００５８】
ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されないことによって、暗電流を抑圧できることを確認した。図４は、Ｇｅ−ＰＩＮに印加される外部バイアスによる暗電流の変化を実験によって求めた結果である。但し、ｘ＝０で実験した。図４（ａ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子（図中の実線）及びｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子（図中の破線）をアニール処理した結果であり、図４（ｂ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子（図中の実線）及びｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子（図中の破線）をアニール処理しなかった結果である。
【００５９】
アニール処理をしない図４（ｂ）では、ｉ型Ｓｉ半導体層のない場合は外部バイアスの印加によって、暗電流が大きく増大しているが、ｉ型Ｓｉ半導体層のある場合は暗電流の増大を大きく抑圧できていることが分かる。一方、アニール処理をした図４（ａ）では、ｉ型Ｓｉ半導体層のある場合もない場合も暗電流の増大を大きく抑圧できており、ｉ型Ｓｉ半導体層のある場合はさらに暗電流の増大を抑圧できることが分かる。
【００６０】
ｉ型Ｓｉ半導体層を配置しても感度が劣化しないことを実験によって確認した。図５は、Ｇｅ−ＰＩＮに印加される外部バイアスをパラメータとする波長−感度特性である。図５（ａ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子をアニール処理した結果であり、図５（ｂ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子をアニール処理しなかった結果である。
【００６１】
図５（ａ）と図５（ｂ）では、バイアスを印加すると波長−感度特性に大きな差はなく、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光電変換素子でも十分な感度を実現できることが分かる。
【００６２】
ｉ型ＳｉｘＧｅ１−ｘ半導体層における混晶比について説明する。図６はｘをパラメータとするエネルギーに対する吸収係数αの関係を示すものである。波長０．８５μｍ以上の光を検出することを想定すると、波長０．８５μｍはエネルギーとして１．４５ｅＶである。このとき、吸収係数αが１０００ｃｍ−１以上の条件では、ｘ≦０．６となる。つまり、波長０．８５μｍ以上の波長を検出するためには、ｉ型ＳｉｘＧｅ１−ｘ半導体層におけるＳｉの比率を０．６以下とすればよいことが分かる。
【００６３】
本実施形態のＳｉＧｅ−ＰＩＮ光電変換素子では、ＳｉＧｅ半導体層自身にＰＩＮ構造が形成されることを防止することができ、この結果、ＳｉＧｅ半導体層への電界の印加を低減することができた。
【００６４】
（第２の実施形態）
本発明の第２の実施形態に係る光変調素子の構成を図２で説明する。本実施形態の光半導体素子としての光変調素子２０は、図２（ａ）に示すように、エピタキシャル成長によって、ｐ型Ｓｉ半導体層１１と、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）２１と、ｉ型Ｓｉ半導体層２２と、ｎ型Ｓｉ半導体層２３とが基板から順に積層され、ＰＩＮ構造が形成されている。但し、図２では、ｐ型Ｓｉ半導体層１１はｐ−Ｓｉと記載し、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１はｉ−ＳｉｘＧｅ１−ｘと記載し、ｉ型Ｓｉ半導体層２２はｉ−Ｓｉと記載し、ｎ型Ｓｉ半導体層２３はｎ−Ｓｉと記載した。
【００６５】
光変調素子２０の特徴は、図１（ａ）に示したＧｅ−ＰＩＮ構造において、上部層のｎ型Ｓｉ半導体層１３を、図２に示すように、ｎ型Ｓｉ半導体層２３及びｉ型Ｓｉ半導体層２２の２層構造とした点にある。
【００６６】
ｉ型ＳｉｘＧｅ１−ｘ半導体層２１の厚さは、例えば、２００ｎｍ〜１０μｍである。２００ｎｍ以上であればこの層を伝搬する光のモードを単一モードとすることができ、変調素子を通過した光子を引き続く光導波路内を単一モードで伝搬させることができる。一方、上記はチャネル導波路の場合であるが、リブ導波路で単一モードが伝搬する厚さまで厚くすることができる。リブ導波路の単一モードが形成される限界の厚さは１０μｍ程度である。ｉ型Ｓｉ半導体層２２の厚さは、例えば、２０ｎｍ〜１０μｍである。ｉ型Ｓｉ半導体は０．３ＭｅＶ／ｃｍで破壊され、Ｇｅ半導体の禁制帯幅は０．６Ｖのため、０．６Ｖ÷０．３ＭｅＶ／ｃｍ＝２０ｎｍ以上として破壊を防止することができる。ｉ型Ｓｉ半導体層２２の厚さは１０μｍ程度までであれば、エピタキシャル成長ではｉ型Ｓｉ半導体の結晶性が十分に均一性を維持できる。ｎ型Ｓｉ半導体層２３の厚さは、１００ｎｍ程度である。エピタキシャル成長で、電極として十分な厚さである。ｐ型Ｓｉ半導体層１１の厚さは電極として機能できる厚さであればよい。例えば、Ｓｉ基板の上面にｐ型Ｓｉ半導体層を積層してもよいし、Ｓｉ半導体基板をドーピングによりｐ型化して形成してもよい。
【００６７】
ｉ型Ｓｉ半導体層２２及びｉ型ＳｉｘＧｅ１−ｘ半導体層２１は、高速光信号の変調用には抵抗・容量積（充放電時間）を短くするために薄く積層される。但し、単一モードを満たす厚さ、チャネル導波路では１００ｎｍ程度は必要である。
【００６８】
更に、このＰＩＮ構造の光変調素子２０は、従来のように７００〜９００℃の高温アニール処理は行わず、エピタキシャル成長のみで形成してもよい。エピタキシャル成長は通常、６５０℃以下で行い、この途中で更に温度を上昇させないようにする。また、ｐ型Ｓｉ半導体層１１のドーピング材料には、Ｂ（ボロン）等のドーピング材料が選択され、ｎ型Ｓｉ半導体層２３のドーピング材料には、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）等が選択される。
【００６９】
光変調素子２０の製造には、上述したように高温アニール処理は不要としてもよいが、図２（ｂ）に示すように、エピタキシャル成長工程で、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｐ型Ｓｉ半導体層１１の側に、ｐ−ＳｉｘＧｅ１−ｘと記載したｐ型ＳｉｘＧｅ１−ｘ半導体層２１ａが形成される。これは、熱拡散によって、ｉ型ＳｉｘＧｅ１−ｘがｐ型Ｓｉ半導体層１１にドーピングされたドーピング材料に影響されてｐ型ＳｉｘＧｅ１−ｘとなるからである。一方、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側は、ｉ型Ｓｉ半導体層２２が真性型であるためドーピング材料による影響はない。
【００７０】
以上説明したように、この光変調素子において、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側がｎ型となることを避けることができ、ｉ型ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されることを防止できる。
【００７１】
なお、本実施形態の光変調素子では、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１において、ｘ＝０としたとき、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｐ型Ｓｉ半導体層１１との間（図２（ｂ）においては、ｐ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ａとｐ型Ｓｉ半導体層１１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間のうち少なくとも一方にｉ型ＳｉｙＧｅ１−ｙ半導体層（ｘ＜ｙ＜１）を更に有することが望ましい。このような構成とすれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｐ型Ｓｉ半導体層１１との間（図２（ｂ）においては、ｐ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ａとｐ型Ｓｉ半導体層１１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間の格子整合が容易となる。
【００７２】
本実施形態の光変調素子において、図２におけるｉ型Ｓｉ半導体層２２に替えて、ｉ型ＳｉｐＧｅ１−ｐ半導体層（０．５＜ｐ＜ｘ）としてもよい。ｎ型Ｓｉ半導体層２３との格子ミスマッチを小さくする観点から、ｐ＜ｘが望ましい。一方、電界印加による暗電流の発生を抑圧するためには、バンドギャップを大きくする必要があり、この観点からは０．５＜ｐが望ましい。
【００７３】
次に、ｎ型Ｓｉ半導体層とｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）の間に、ｉ型Ｓｉ半導体層を配置することによる効果を確認する。図３は、Ｇｅ−ＰＩＮの積層方向に対して印加される外部バイアスによる禁制帯幅の変化を計算によって求めた結果である。但し、ｘ＝０で計算している。図３（ａ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層されたモデルであり、図３（ｂ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層されたモデルである。
【００７４】
ｉ型Ｓｉ半導体層のない図３（ａ）では、外部バイアス電圧が０Ｖのときでも、ｉ型ＳｉｘＧｅ１−ｘ半導体層に電位差が生じ、これは、２０ｋＶ／ｃｍに相当する。外部バイアス電圧が３Ｖになると、ｉ型ＳｉｘＧｅ１−ｘ半導体層に大きな電位差が生じている。一方、ｉ型Ｓｉ半導体層のある図３（ｂ）では、外部バイアス電圧が０Ｖのときには、ｉ型ＳｉｘＧｅ１−ｘ半導体層に電位差がほとんど生じず、外部バイアス電圧が３Ｖになっても、ｉ型ＳｉｘＧｅ１−ｘ半導体層には小さい電位差しか生じていない。このことから、ｎ型Ｓｉ半導体層とｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）の間に、ｉ型Ｓｉ半導体層を配置することによって、ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されないことが分かる。また、同じ電界を印加しても、ｉ型Ｓｉ半導体層のない光変調素子よりもｉ型Ｓｉ半導体層のある場合光変調素子の方が、強いＦＫ（Ｆｒａｎｚ−Ｋｅｌｄｙｓｈ）効果が得られることが分かる。なお、ＦＫ効果とは、半導体に直流電場を印加すると、伝導帯と価電子帯のエネルギーバンドが傾き、電子と正孔の波動関数がエネルギーギャップ内に浸み出し、そのため実効的なエネルギーギャップが無電界時のエネルギーギャップＥｇより小さくなる効果をいう。
【００７５】
ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されないことによって、暗電流を抑圧できることを確認した。図４は、Ｇｅ−ＰＩＮに印加される外部バイアスによる暗電流の変化を実験によって求めた結果である。但し、ｘ＝０で実験した。図４（ａ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層された光変調素子（図中の実線）及びｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光変調素子（図中の破線）をアニール処理した結果であり、図４（ｂ）は、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｓｉ半導体層が順に積層された光変調素子（図中の実線）及びｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光変調素子（図中の破線）をアニール処理しなかった結果である。
【００７６】
アニール処理をしない図４（ｂ）では、ｉ型Ｓｉ半導体層のない場合は外部バイアスの印加によって、暗電流が大きく増大しているが、ｉ型Ｓｉ半導体層のある場合は暗電流の増大を大きく抑圧できていることが分かる。一方、アニール処理をした図４（ａ）では、ｉ型Ｓｉ半導体層のある場合もない場合も暗電流の増大を大きく抑圧できており、ｉ型Ｓｉ半導体層のある場合はさらに暗電流の増大を抑圧できることが分かる。
【００７７】
ｉ型ＳｉｘＧｅ１−ｘ半導体層における混晶比について説明する。図６はｘをパラメータとするエネルギーに対する吸収係数αの関係を示すものである。波長０．８５μｍ以上の光を変調することを想定すると、波長０．８５μｍはエネルギーとして１．４５ｅＶである。このとき、吸収係数αが１０００ｃｍ−１以上の条件では、ｘ≦０．６となる。つまり、波長０．８５μｍ以上の波長を変調するためには、ｉ型ＳｉｘＧｅ１−ｘ半導体層におけるＳｉの比率を０．６とすればよいことが分かる。さらに、図に示すように、電界強度が増大することにより、光の吸収が増大するため、電界吸収型の光変調素子をつくることができる。
【００７８】
ｉ型Ｓｉ半導体層を配置した光変調素子の波長−吸収特性を実験によって確認した。図７は、Ｇｅ−ＰＩＮに印加される外部バイアスをパラメータとする波長−吸収特性である。図７において、バイアスを印加したりしなかったりと制御することにより吸収特性が大きく変化し、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光変調素子で十分な変調を実現できることが分かる。
【００７９】
ｉ型ＳｉｘＧｅ１−ｘ半導体層を吸収又は透過させて光信号を変調するだけでなく、屈折率変化を利用して光信号を変調することもできる。マッハ・ツェンダ型変調器の構成を図８に示す。図８において、図上の上側から導波路４１に入力された光は、左右の導波路に２分岐される。図上の左側の導波路を伝搬した光は、ｐ電極４２とｎ電極４３との間に逆方向電界が印加された時に、ＦＫ効果により導波路の屈折率が低下する。左右の導波路に２分岐された光が合流するとき、両者の位相がπだけずれていると、図上の下側の導波路からは光が出なくなる。このように、逆方向電界を印加したりしなかったりと制御することにより、光の強度変調が可能になる。
【００８０】
逆方向電界の印加による屈折率変化を図９に示す。図９は波長−屈折率特性である。図９において、印加電界強度が高まるにつれて、屈折率は低下し、その低下量は、バンドギャップに近いほど大きくなることが分かる。
【００８１】
本実施形態のＳｉＧｅ−ＰＩＮ光変調素子では、ＳｉＧｅ半導体層自身にＰＩＮ構造が形成されることを防止することができ、この結果、ＳｉＧｅ半導体層への電界の印加を低減することができた。
【００８２】
（第３の実施形態）
次に、ｐ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｉ型Ｓｉ半導体層、ｎ型Ｓｉ半導体層が順に積層された光半導体素子の製造工程について説明する。但し、本製造工程では、断らない限りｘ＝０の場合について説明する。
【００８３】
まず、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置にＢ（ボロン）をドーピングした高濃度ｐ型Ｓｉ半導体基板を導入し、基板温度を３７０℃に上昇させる。Ａｒ希釈ＧｅＨ４ガス（９％）を７０ｓｃｃｍ導入し、成長室内の圧力を２．７Ｐａとして、６０分間でｐ型Ｓｉ半導体層上にｉ型Ｇｅ半導体緩衝層を３０ｎｍだけ成長させる。
【００８４】
基板温度を６００℃まで上昇させ、Ａｒ希釈ＧｅＨ４ガス（９％）の流量と成長室内の圧力を維持したまま、１００分間でｉ型Ｇｅ半導体層をｉ型Ｇｅ半導体緩衝層と合わせて６００ｎｍとなるまで成長させる。ｉ型Ｇｅ半導体緩衝層及びｉ型Ｇｅ半導体層を成長中に、Ｓｉ半導体基板にドープされているＢ原子がｉ型Ｇｅ半導体層に拡散することにより、ｐ型Ｓｉ半導体層との界面付近はｐ型となってしまう。
【００８５】
ｉ型ＳｉｘＧｅ１−ｘ半導体層（ｘ≠０）を成長させる場合は、まず、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置にＢ（ボロン）をドーピングした高濃度ｐ型Ｓｉ半導体基板を導入し、基板温度を３７０℃に上昇させる。ジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）を７０ｓｃｃｍ導入し、成長室内の圧力を２．７Ｐａとして、６０分間でｐ型Ｓｉ半導体層上にｉ型ＳｉＧｅ半導体緩衝層を３０ｎｍだけ成長させる。基板温度を６００℃まで上昇させ、ジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）の流量と成長室内の圧力を維持したまま、１００分間でｉ型ＳｉＧｅ半導体層をｉ型ＳｉＧｅ半導体緩衝層と合わせて６００ｎｍとなるまで成長させる。ｉ型ＳｉＧｅ半導体緩衝層及びｉ型ＳｉＧｅ半導体層を成長中に、Ｓｉ半導体基板にドープされているＢ原子がｉ型ＳｉＧｅ半導体層に拡散することにより、ｐ型Ｓｉ半導体層との界面付近はｐ型となってしまう。
【００８６】
次に、基板温度を維持したまま、Ａｒ希釈ＧｅＨ４ガス（９％）又はジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）を止め、Ｓｉ２Ｈ６ガス（１００％）を３ｓｃｃｍ導入し、成長室内の圧力を０．２Ｐａとして、２２分間でｉ型Ｇｅ半導体層上又はｉ型ＳｉＧｅ半導体層上にｉ型Ｓｉ半導体層を２００ｎｍだけ成長させる。
【００８７】
試料を成長室から取り出した後、スパッタリング法等により、ｉ型Ｓｉ半導体層上に３００ｎｍ厚のＳｉＯ２層を形成する。形成したＳｉＯ２層からフォトリソグラフィにより部分的にＳｉＯ２層を除去する。イオン注入法などによりＳｉＯ２層を除去した部分のｉ型Ｓｉ半導体層の上部にＰをドーピングする。Ｎ２ガス雰囲気中で６５０℃、３０分間熱処理し、ｉ型Ｓｉ半導体層中のＰを活性化する。活性化により、ｉ型Ｓｉ半導体層の上部がｎ型化する。ｎ型Ｓｉ半導体上に真空蒸着法によりＡｌ（アルミニウム）電極を形成して、光半導体素子が完成する。
【００８８】
（第４の実施形態）
本発明の第４の実施形態に係る光半導体素子の構成を図１０で説明する。本実施形態の光半導体素子としての光電変換素子あるいは光変調素子３０は、図１０（ａ）に示すように、エピタキシャル成長によって、ｎ型Ｓｉ半導体層３１と、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、０≦ｘ≦０．６）２１と、ｉ型Ｓｉ半導体層２２と、ｐ型Ｓｉ半導体層３３とが基板から順に積層され、ＰＩＮ構造が形成されている。但し、図１０では、ｎ型Ｓｉ半導体層３１はｎ−Ｓｉと記載し、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１はｉ−ＳｉｘＧｅ１−ｘと記載し、ｉ型Ｓｉ半導体層２２はｉ−Ｓｉと記載し、ｐ型Ｓｉ半導体層３３はｐ−Ｓｉと記載した。
【００８９】
光電変換素子あるいは光変調素子３０の特徴は、図１０に示すように、ｐ型Ｓｉ半導体層３３及びｉ型Ｓｉ半導体層２２の２層構造とした点にある。
【００９０】
ｉ型ＳｉｘＧｅ１−ｘ半導体層２１、ｉ型Ｓｉ半導体層２２、ｐ型Ｓｉ半導体層３３及びｎ型Ｓｉ半導体層３１のそれぞれの厚さは、第１の実施形態又は第２の実施形態におけるｉ型ＳｉｘＧｅ１−ｘ半導体層２１、ｉ型Ｓｉ半導体層２２、ｎ型Ｓｉ半導体層２３、ｐ型Ｓｉ半導体層１１のそれぞれの厚さと同様である。
【００９１】
更に、このＰＩＮ構造の光電変換素子あるいは光変調素子３０は、従来のように７００〜９００℃の高温アニール処理は行わず、エピタキシャル成長のみで形成してもよい。エピタキシャル成長は通常、６５０℃以下で行い、この途中で更に温度を上昇させないようにする。また、ｐ型Ｓｉ半導体層３３のドーピング材料には、Ｂ（ボロン）等のドーピング材料が選択され、ｎ型Ｓｉ半導体層３１のドーピング材料には、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）等が選択される。
【００９２】
光電変換素子あるいは光変調素子３０の製造には、上述したように高温アニール処理は不要としてもよいが、図１０（ｂ）に示すように、エピタキシャル成長工程で、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｎ型Ｓｉ半導体層３１の側に、ｎ−ＳｉｘＧｅ１−ｘと記載したｎ型ＳｉｘＧｅ１−ｘ半導体層２１ｂが形成される。これは、熱拡散によって、ｉ型ＳｉｘＧｅ１−ｘがｎ型Ｓｉ半導体層３１にドーピングされたドーピング材料に影響されてｎ型ＳｉｘＧｅ１−ｘとなるからである。一方、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側は、ｉ型Ｓｉ半導体層２２が真性型であるためドーピング材料による影響はない。
【００９３】
以上説明したように、このＧｅ−ＰＩＮ光電変換素子あるいは光変調素子３０において、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２の側がｐ型となることを避けることができ、ｉ型ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されることを防止できる。
【００９４】
なお、本実施形態の光電変換素子あるいは光変調素子では、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１において、ｘ＝０としたとき、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｎ型Ｓｉ半導体層３１との間（図１０（ｂ）においては、ｎ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ｂとｎ型Ｓｉ半導体層３１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間のうち少なくとも一方にｉ型ＳｉｙＧｅ１−ｙ半導体層（ｘ＜ｙ＜１）を更に有することが望ましい。このような構成とすれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｎ型Ｓｉ半導体層３１との間（図１０（ｂ）においては、ｎ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１ｂとｎ型Ｓｉ半導体層３１との間）、又はｉ型ＳｉｘＧｅ１−ｘ半導体層（但し、ｘ＝０）２１とｉ型Ｓｉ半導体層２２との間の格子整合が容易となる。
【００９５】
ここで、本実施形態の光電変換素子あるいは光変調素子では、図１１に示すように、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１とｉ型Ｓｉ半導体層２２との間に、ｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層及びｎ型ＳｉＧｅ半導体層のいずれかの半導体層を有することが望ましい。
【００９６】
図１０に示す光電変換素子あるいは光変調素子３０の構成によれば、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１のｉ型Ｓｉ半導体層２２に近い側はｐ型になり易く、ｐ型になると、従来と同じようにＳｉＧｅ半導体層に電界が印加され、暗電流が増加する。そこで、図１１に示す光電変換素子あるいは光変調素子４０のように、ｉ型ＳｉｘＧｅ１−ｘ半導体層２１とｉ型Ｓｉ半導体層２２との間にｎ型半導体層４１を追加することにより、ｐ型になることを確実に避けることができる。これにより、ｉ型ＳｉｘＧｅ１−ｘ半導体層にＰＩＮ構造が形成されることを防止できる。
【００９７】
ｉ型ＳｉｘＧｅ１−ｘ半導体層２１とｉ型Ｓｉ半導体層２２との間に配置される、ｎ型Ｓｉ半導体層、ｎ型Ｇｅ半導体層又はｎ型ＳｉＧｅ半導体層４１は、ｎ型キャリア濃度が１０１１ｃｍ−２以上、１０１４ｃｍ−２以下であることが望ましい。界面順位がないとみなせるのは１０１１ｃｍ−２程度で、それを電荷補償するのに同程度のｎ型キャリア濃度が必要だからである。また、ドーピングの限界値としてｎ型キャリア濃度は１０１４ｃｍ−２程度である。
【００９８】
本実施形態の光電変換素子あるいは光変調素子において、図１０又は図１１におけるｉ型Ｓｉ半導体層２２に替えて、ｉ型ＳｉｐＧｅ１−ｐ半導体層（０．５＜ｐ＜ｘ）としてもよい。ｐ型Ｓｉ半導体層３３との格子ミスマッチを小さくする観点から、ｐ＜ｘが望ましい。一方、電界印加による暗電流の発生を抑圧するためには、バンドギャップを大きくする必要があり、この観点からは０．５＜ｐが望ましい。
【００９９】
本実施形態のＳｉＧｅ−ＰＩＮ光電変換素子あるいは光変調素子では、ＳｉＧｅ半導体層自身にＰＩＮ構造が形成されることを防止することができ、この結果、ＳｉＧｅ半導体層への電界の印加を低減することができた。
【０１００】
（第５の実施形態）
次に、ｎ型Ｓｉ半導体層、ｉ型ＳｉｘＧｅ１−ｘ半導体層、ｎ型Ｇｅ半導体層、ｉ型Ｓｉ半導体層、ｐ型Ｓｉ半導体層が順に積層された光半導体素子としての光電変換素子あるいは光変調素子の製造工程について説明する。但し、本製造工程では、断らない限りｘ＝０の場合について説明する。
【０１０１】
まず、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置にＡｓ（砒素）をドーピングした高濃度ｎ型Ｓｉ半導体基板を導入し、基板温度を３７０℃に上昇させる。Ａｒ希釈ＧｅＨ４ガス（９％）を７０ｓｃｃｍ導入し、成長室内の圧力を２．７Ｐａとして、６０分間でｎ型Ｓｉ半導体層上にｉ型Ｇｅ半導体緩衝層を３０ｎｍだけ成長させる。
【０１０２】
基板温度を６００℃まで上昇させ、Ａｒ希釈ＧｅＨ４ガス（９％）の流量と成長室内の圧力を維持したまま、１００分間でｉ型Ｇｅ半導体層をｉ型Ｇｅ半導体緩衝層と合わせて６００ｎｍとなるまで成長させる。ｉ型Ｇｅ半導体緩衝層及びｉ型Ｇｅ半導体層を成長中に、Ｓｉ半導体基板にドープされているＡｓ原子がｉ型Ｇｅ半導体層に拡散することにより、ｎ型Ｓｉ半導体層との界面付近はｎ型となってしまう。
【０１０３】
ｉ型ＳｉｘＧｅ１−ｘ半導体層（ｘ≠０）を成長させる場合は、まず、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置にＡｓ（砒素）をドーピングした高濃度ｎ型Ｓｉ半導体基板を導入し、基板温度を３７０℃に上昇させる。ジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）を７０ｓｃｃｍ導入し、成長室内の圧力を２．７Ｐａとして、６０分間でｎ型Ｓｉ半導体層上にｉ型ＳｉＧｅ半導体緩衝層を３０ｎｍだけ成長させる。基板温度を６００℃まで上昇させ、ジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）の流量と成長室内の圧力を維持したまま、１００分間でｉ型ＳｉＧｅ半導体層をｉ型ＳｉＧｅ半導体緩衝層と合わせて６００ｎｍとなるまで成長させる。ｉ型ＳｉＧｅ半導体緩衝層及びｉ型ＳｉＧｅ半導体層を成長中に、Ｓｉ半導体基板にドープされているＡｓ原子がｉ型ＳｉＧｅ半導体層に拡散することにより、ｎ型Ｓｉ半導体層との界面付近はｎ型となってしまう。
【０１０４】
次に、ｉ型Ｇｅ半導体層又はｉ型ＳｉＧｅ半導体層の最上部又は次に成長させるｉ型Ｓｉ半導体層の最下部にｎ型不純物となるＰ（リン）あるいはＡｓをドーピングする。これにより、ｉ型Ｇｅ半導体層又はｉ型ＳｉＧｅ半導体層の最上部はｎ型となる。ｉ型Ｓｉ半導体層の最下部にｎ型不純物をドーピングしても、熱拡散により、ｉ型Ｇｅ半導体層又はｉ型ＳｉＧｅ半導体層の最上部はｎ型となる。
【０１０５】
基板温度を維持したまま、Ａｒ希釈ＧｅＨ４ガス（９％）又はジシラン（Ｓｉ２Ｈ６）ガスとＡｒ希釈ＧｅＨ４ガス（９％）を止め、Ｓｉ２Ｈ６ガス（１００％）を３ｓｃｃｍ導入し、成長室内の圧力を０．２Ｐａとして、２２分間でｎ型Ｇｅ半導体層上又はｎ型ＳｉＧｅ半導体層上にｉ型Ｓｉ半導体層を２００ｎｍだけ成長させる。
【０１０６】
試料を成長室から取り出した後、スパッタリング法等により、ｉ型Ｓｉ半導体層上に３００ｎｍ厚のＳｉＯ２層を形成する。形成したＳｉＯ２層からフォトリソグラフィにより部分的にＳｉＯ２層を除去する。イオン注入法などによりＳｉＯ２層を除去した部分のｉ型Ｓｉ半導体層の上部にＢをドーピングする。Ｎ２ガス雰囲気中で６５０℃、３０分間熱処理し、ｉ型Ｓｉ半導体層中のＢを活性化する。活性化により、ｉ型Ｓｉ半導体層の上部がｐ型化する。ｐ型Ｓｉ半導体上に真空蒸着法によりＡｌ（アルミニウム）電極を形成して、光半導体素子が完成する。
【産業上の利用可能性】
【０１０７】
本発明のＧｅ−ＰＩＮ光半導体素子は、Ｓｉ基板をベースとするＳｉ半導体集積回路との整合に優れ、しかも、長波長まで検出したり、変調したりすることができるため、Ｓｉ導波路と一体となったＳｉ半導体集積回路に適用することができる。
【図面の簡単な説明】
【０１０８】
【図１】従来のＰＩＮ構造の光電変換素子の構成を示す図である。
【図２】本発明の実施形態に係る光半導体素子の構成を示す図である。
【図３】本発明の実施形態に係る光半導体素子のバイアスによる禁制帯幅の変化を示す図である。
【図４】本発明の実施形態に係る光半導体素子のバイアスによる暗電流の変化を実験によって求めた結果を示す図である。
【図５】本発明の実施形態に係る光電変換素子のバイアスをパラメータとする波長−感度特性を示す図である。
【図６】本発明の実施形態に係る光半導体素子の混晶比について説明する図である。
【図７】本発明の実施形態に係る光変調素子のバイアスをパラメータとする波長−吸収特性を示す図である。
【図８】本発明の実施形態に係る光変調素子の構成を示す図である。
【図９】本発明の実施形態に係る光変調素子の波長−屈折率特性を示す図である。
【図１０】本発明の実施形態に係る光半導体素子の構成を示す図である。
【図１１】本発明の実施形態に係る光半導体素子の構成を示す図である。
【符号の説明】
【０１０９】
１０：光電変換素子
２０、３０、４０：光半導体素子、光電変換素子又は光変調素子
１１：ｐ型Ｓｉ半導体層
１２：ｉ型Ｇｅ半導体層
１３：ｎ型Ｓｉ半導体層
２１：ｉ型ＳｉｘＧｅ１−ｘ半導体層
２２：ｉ型Ｓｉ半導体層
２３：ｎ型Ｓｉ半導体層
３１：ｎ型Ｓｉ半導体層
３３：ｐ型Ｓｉ半導体層
４１：導波路
４２：ｐ電極
４３：ｎ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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