(57)【要約】【課題】高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ない過電圧保護回路を提供する。【解決手段】端子ＶＤＤと、ＮＰＮトランジスタＴｒ１のベース端子との間に接続されたダイオードＤ１と、ＮＰＮトランジスタＴｒ１のベース端子と、ＮＰＮトランジスタＴｒ１のエミッタ端子との間に接続されたキャパシタＣ１とを有し、ダイオードＤ１は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、ＮＰＮトランジスタＴｒ１は、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流す。【選択図】図１
2010135627.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ端子を入力端子とし、エミッタ端子を出力端子とする第１のバイポーラトランジスタを有する過電圧保護回路において、
前記入力端子と、前記第１のバイポーラトランジスタのベース端子との間に接続されたトリガダイオード素子と、
前記第１のバイポーラトランジスタのベース端子と、前記第１のバイポーラトランジスタのエミッタ端子との間に接続された第１の容量素子とを有し、
前記トリガダイオード素子は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、
前記第１のバイポーラトランジスタは、前記トリガ電流信号により、コレクタ−エミッタ端子間に電流を流すことを特徴とする過電圧保護回路。
【請求項２】
前記トリガダイオード素子は、前記第１のバイポーラトランジスタと同じドーピング組成の第２のバイポーラトランジスタであり、
前記第２のバイポーラトランジスタのエミッタ端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、
前記第２のバイポーラトランジスタのベース端子が前記第１のバイポーラトランジスタのベース端子に接続され、
前記第２のバイポーラトランジスタのベースエミッタ接合が、前記トリガダイオード素子として作用することを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記第１のバイポーラトランジスタのエミッタ端子と前記第１のバイポーラトランジスタのベース端子との間に接続された第１の整流ダイオードを有し、
前記第１のバイポーラトランジスタのエミッタ−ベースＰＮ接合において逆方向耐圧となるエミッタ−ベース間電圧に対して、前記第１の整流ダイオードが、順方向電流を流す極性に接続されていることを特徴とする請求項１に記載の過電圧保護回路。
【請求項４】
請求項１に記載の過電圧保護回路において、
前記第１のバイポーラトランジスタのエミッタ端子と前記第１のバイポーラトランジスタのコレクタ端子との間に接続された第２の整流ダイオードを有し、
前記第１のバイポーラトランジスタは、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流し、
前記第２の整流ダイオードの順方向電流が、前記第１の電流と逆向きとなる極性に、前記第２の整流ダイオードが接続されていることを特徴とする過電圧保護回路。
【請求項５】
請求項３に記載の過電圧保護回路を２つ備え、
２つの前記入力端子同士を接続し、
２つの前記出力端子を、新たな入力端子及び新たな出力端子とすることを特徴とする過電圧保護回路。
【請求項６】
請求項３に記載の過電圧保護回路を２つ備え、
２つの前記出力端子同士を接続し、
２つの前記入力端子を、新たな入力端子及び新たな出力端子とすることを特徴とする過電圧保護回路。
【請求項７】
請求項４に記載の過電圧保護回路を２つ備え、
２つの前記入力端子同士を接続し、
２つの前記出力端子を、新たな入力端子及び新たな出力端子とすることを特徴とする過電圧保護回路。
【請求項８】
請求項４に記載の過電圧保護回路を２つ備え、
２つの前記出力端子同士を接続し、
２つの前記入力端子を、新たな入力端子及び新たな出力端子とすることを特徴とする過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護回路に関するものである。
【背景技術】
【０００２】
過電圧保護回路は、設計された電圧以上の電圧を検知して、端子間に電流を流し、それ以上の電圧が回路に印加されることを防止する働きを行う。
【０００３】
図２１は、従来の他の過電圧保護回路の回路図であり、特許文献１のＦｉｇ．２である。
【０００４】
図２１の回路は、特にＧａＡｓ（ガリウムヒ素）へテロ接合バイポーラトランジスタを使用した過電圧保護回路の例であり、トランジスタ２７０のベース−エミッタ間の逆方向リーク電流（主にアバランシェ電流）が流れ始めるベースエミッタ間電圧が約９．５Ｖであることを利用して、上記リーク電流をトリガ電流としてトランジスタ２５０のコレクタ−エミッタ端子間に電流を流し、それ以上の電圧が回路に印加されることを防止する働きを行う。
【０００５】
具体的に、端子２１０と、端子２１２に並列に保護すべき回路を接続し、端子２１０を信号側（正電圧側）とし、端子２１２をＧＮＤ側（負電圧側）として、静電気による過電圧パルスが印加された場合を考える。
【０００６】
この場合、逆方向の電圧が印加されるトランジスタ２７０のベース−エミッタ間が前記リークを始める電圧は、例えば１０．７Ｖ（ボルト）となる。この数値は、トランジスタ２７０として想定したＧａＡｓバイポーラトランジスタの上記逆方向の耐圧を９．５Ｖ、トランジスタ２５０が導通する時のベース−エミッタ間電圧を１．２Ｖとした場合にそれらの合計として計算される。
【０００７】
上記リークを始める電圧以上で、トランジスタ２７０のエミッタ端子からトランジスタ２７０のベース端子へ電流が流れる。これにより、トランジスタ２５０のベースに電流が供給され、トランジスタ２５０のコレクタ端子２５３からトランジスタ２５０のエミッタ端子２５９へ電流が流れる。よって、端子２１０と、端子２１２との間に、上記リークを始める電圧１０．７Ｖ以上の過電圧が印加されず、並列に接続した上記保護すべき回路に対して過電圧保護が行われる。
【０００８】
図２１の回路２００において、端子２１２を正電圧側とし、端子２１０を負電圧側とし、上記と同じ静電気による過電圧パルスが印加された場合、トランジスタ２９０のベースからトランジスタ２９０のエミッタへ電流が流れ、トランジスタ２５０のベースからトランジスタ２５０のコレクタへ電流が流れる。即ちＰＮ接合の順バイアスの経路を通って電流を流し、過電圧保護を行う。
【０００９】
図２２は、５０Ωに入出力の整合が取れている回路、即ち負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Ｖｉｎ＿ｍａｘが高くなる入力電圧信号Ｖｉｎを入力する回路のシミュレーション結果を示したグラフである。シミュレーションでは、上記負荷回路に並列に、端子２１０を正電圧側となるように図２１の回路を接続した場合に、端子２１０に発生する出力電圧信号Ｖｏｕｔのシミュレーション結果を破線で示した。上記回路の信号配線に対して負電圧となる接地配線側には、図２１の端子２１２が接続されている。また、入力電圧信号Ｖｉｎの周波数は２．５ＧＨｚとした。
【００１０】
図２３は、入力電圧信号（図２２の実線）Ｖｉｎの最大値Ｖｉｎ＿ｍａｘを横軸に、端子２１０に発生する電圧信号（図２２の破線）Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘを左の縦軸（縦軸Ｙ１）に、入力電圧信号の最大値Ｖｉｎ＿ｍａｘに対する端子２１０に発生する電圧信号の最大値Ｖｏｕｔ＿ｍａｘの比Ｒを右の縦軸（縦軸Ｙ２）に示したグラフである。
【００１１】
また、横軸の負側には、上記と同じ接続において、図２２のＶｉｎの極性を逆にした信号、つまり、徐々に最小値Ｖｉｎ＿ｍｉｎが低くなる入力電圧信号Ｖｉｎを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Ｖｉｎ＿ｍａｘに変わって、最小値Ｖｉｎ＿ｍｉｎとし、同様に、グラフ縦軸の最大値Ｖｏｕｔ＿ｍａｘは、最小値Ｖｏｕｔ＿ｍｉｎとして、グラフに記入している。また、この場合、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【００１２】
図２３のグラフにおいて、Ｖｉｎ＿ｍａｘが上記で想定した１０．７Ｖ以上では、過電圧保護が働く結果、信号波形が歪み、Ｖｉｎ＿ｍａｘ≠Ｖｏｕｔ＿ｍａｘとなりＲ≠１となることは致し方ない。しかし、上記過電圧保護が働く電圧以下の信号に対しては、損失ができるだけ少ないことが好ましいことは言うまでもなく、信号強度に対して損失が変化しない、つまり、信号が歪まないこと（線形性が良好なこと）が重要となる。
【００１３】
図２３のグラフでは、Ｖｉｎ＿ｍａｘが８Ｖ以上になるとＶｏｕｔ＿ｍａｘの傾きが小さくなり、出力される信号の波形が歪み始めていることが分かる。比Ｒについても、Ｖｉｎ＿ｍａｘが８Ｖ以上になると１から低下し始めている。つまり、過電圧保護が働く電圧として予定していた１０．７Ｖより低い電圧から、信号強度に応じて損失が増加する現象、つまり、高周波信号（出力電圧信号Ｖｏｕｔ）が歪む現象が生じている。
【００１４】
また、上記回路と図２１の回路とを接続した回路は、通常の回路動作において逆方向へ電圧が印加されることを想定しておらず、最大値がトランジスタ２９０，２７０のベース−エミッタ間における順方向耐圧の和（約２．４Ｖ）以上の電圧信号が上記の説明と逆方向に入力されると、過電圧保護が働き、出力される信号の波形が歪むこととなる。トランジスタ２９０，２７０がＧａＡｓヘテロ接合バイポーラトランジスタの場合、上記順方向耐圧の和はおおよそ１．２＋１．２＝２．４Ｖとして計算される。
【００１５】
図２０の過電圧保護回路７００と同様に、過電圧に対する保護を行うものとして、特許文献２では、比較的高速でターン・オンされる保護回路としての保護構造物が開示されている。また、静電気による過電圧に対する保護を行うものとして、特許文献３では、ＭＯＳトランジスタを用いた静電気放電保護回路が開示されている。
【特許文献１】米国特許第７，０７１，５１４号公報（２００６年７月４日特許）
【特許文献２】特開昭６２−１８１４５７公報（昭和６２年８月８日公開）
【特許文献３】米国特許第５，９４６，１７７号公報（１９９９年８月３１日特許）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したように、従来の過電圧保護回路は、高周波信号が伝送される系に接続すると、過電圧保護の対象となる電圧に達する前に、出力される信号の波形が歪んでしまう場合があるという問題点を有していた。
【００１７】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ない過電圧保護回路を提供する事にある。
【課題を解決するための手段】
【００１８】
本発明の過電圧保護回路は、上記課題を解決するために、コレクタ端子を入力端子とし、エミッタ端子を出力端子とする第１のバイポーラトランジスタを有する過電圧保護回路において、前記入力端子と、前記第１のバイポーラトランジスタのベース端子との間に接続されたトリガダイオード素子と、前記第１のバイポーラトランジスタのベース端子と、前記第１のバイポーラトランジスタのエミッタ端子との間に接続された第１の容量素子とを有し、前記トリガダイオード素子は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、前記第１のバイポーラトランジスタは、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流すことを特徴とする過電圧保護回路によってなる。
【００１９】
また、本発明の過電圧保護回路は、前記トリガダイオード素子は、前記第１のバイポーラトランジスタと同じドーピング組成の第２のバイポーラトランジスタであり、前記第２のバイポーラトランジスタのエミッタ端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、前記第２のバイポーラトランジスタのベース端子が前記第１のバイポーラトランジスタのベース端子に接続され、前記第２のバイポーラトランジスタのベースエミッタ接合が、前記トリガダイオード素子として作用することを特徴とする過電圧保護回路によってなる。
【００２０】
また、本発明の過電圧保護回路は、前記第１のバイポーラトランジスタのエミッタ端子と前記第１のバイポーラトランジスタのベース端子との間に接続された第１の整流ダイオードを有し、前記第１のバイポーラトランジスタのエミッタ−ベースＰＮ接合において逆方向耐圧となるエミッタ−ベース間電圧に対して、前記第１の整流ダイオードが、順方向電流を流す極性に接続されていることを特徴とする過電圧保護回路によってなる。
【００２１】
また、本発明の過電圧保護回路は、前記第１のバイポーラトランジスタのエミッタ端子と前記第１のバイポーラトランジスタのコレクタ端子との間に接続された第２の整流ダイオードを有し、前記第１のバイポーラトランジスタは、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流し、前記第２の整流ダイオードの順方向電流が、前記第１の電流と逆向きとなる極性に、前記第２の整流ダイオードが接続されていることを特徴とする過電圧保護回路によってなる。
【００２２】
また、本発明の過電圧保護回路は、前記過電圧保護回路を２つ備え、２つの前記入力端子同士を接続し、２つの前記出力端子を、新たな入力端子及び新たな出力端子とする過電圧保護回路によってなる。
【００２３】
また、本発明の過電圧保護回路は、過電圧保護回路を２つ備え、２つの前記出力端子同士を接続し、２つの前記入力端子を、新たな入力端子及び新たな出力端子とすることを特徴とする過電圧保護回路によってなる。
【発明の効果】
【００２４】
本発明の過電圧保護回路の構成により、高周波信号の歪が少ない過電圧保護回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
〔実施の形態１〕
本発明の一実施形態について図１〜図１０に基づいて説明すれば、以下の通りである。
【００２６】
図１（ａ）は、本発明の実施形態１に係る過電圧保護回路１の回路図であり、過電圧保護回路１は、ＮＰＮトランジスタＴｒ１，Ｔｒ２（Ｄ１）、ダイオードＤ２及びキャパシタＣ１を備えている。
【００２７】
ここで、トランジスタＴｒ１が、第１のバイポーラトランジスタを構成している。トランジスタＴｒ２は、コレクタ端子とエミッタ端子をまとめ、トリガダイオードＤ１を構成している。トリガダイオードＤ１は、トランジスタＴｒ２のエミッタ端子を入力端子とし、トランジスタＴｒ２のベース−エミッタ接合の逆方向リーク電流（主にアバランシェ電流、場合によってはツェナー電流）がトリガ電流信号としてトランジスタＴｒ１のベースに供給されるように働くトリガダイオードを構成している。
【００２８】
またここでは、トランジスタＴｒ１，Ｔｒ２、及び後述するＮＰＮトランジスタＴｒ３は、集積回路として同じ半導体基板上に形成された同じエピタキシャル構造よりなるＧａＡｓ（カリウムヒ素）ヘテロ接合バイポーラトランジスタを用いた。それにより、トランジスタＴｒ１、Ｔｒ２は、同じドーピング組成のトランジスタとして構成されている。
【００２９】
また、ダイオードＤ２は、図１（ｂ）に示すように、ＮＰＮトランジスタＴｒ３のベース−エミッタ間接合によるダイオードであり、前記第１のバイポーラトランジスタであるＴｒ１のエミッタ−ベースＰＮ接合において逆方向耐圧となるエミッタ−ベース間電圧に対して、すなわちこの例では、トランジスタＴｒ３は、ＮＰＮトランジスタＴｒ１のエミッタ電極がベース電極に対して正となる電圧で、順方向電流を流す極性に接続されている第１の整流ダイオードを構成している。
【００３０】
また、キャパシタＣ１が、第１の容量素子を構成している。
【００３１】
トランジスタＴｒ１のコレクタと、トランジスタＴｒ２のエミッタとは互いに接続され、入力端子である端子ＶＤＤに接続されている。トランジスタＴｒ１のベースは、トランジスタＴｒ２のベース、キャパシタＣ１の一端及びダイオードＤ２のカソードに接続されている。トランジスタＴｒ１のエミッタ、キャパシタＣ１の他端及びダイオードＤ２のアノードは、出力端子である端子ＧＮＤに接続されている。
【００３２】
図２及び図３は、図１の回路のシミュレーション結果を示すグラフである。図３は図２のグラフの部分拡大図である。シミュレーションは以下の要領で行った。
【００３３】
負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、図２２の実線で示されるように徐々に最大値Ｖｉｎ＿ｍａｘが高くなる入力電圧信号Ｖｉｎが入力されるよう回路を構成し、上記負荷回路に並列に、端子ＶＤＤを正電圧側となるように図１（ａ）の回路を接続した。その際、キャパシタＣ１の容量値は、０（接続しない）、０．１ｐＦ（ピコファラド）、０．２ｐＦまたは０．５ｐＦとした。上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図１（ａ）の端子ＧＮＤを接続した。また、入力電圧信号Ｖｉｎの周波数は２．５ＧＨｚ（ギガヘルツ）とした。
【００３４】
図２のグラフでは、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘを横軸に、端子ＶＤＤ側に発生する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘを左の縦軸（縦軸Ｙ１）に、入力電圧信号Ｖｉｎの最大値Ｖｉｎ＿ｍａｘに対する出力電圧信号Ｖｏｕｔの最大値Ｖｏｕｔ＿ｍａｘの比Ｒを右の縦軸（縦軸Ｙ２）に示している。
【００３５】
また、横軸の負側には、上記と同じ接続において、図２２のＶｉｎの極性を逆にし、徐々に最小値Ｖｉｎ＿ｍｉｎが低くなる入力電圧信号Ｖｉｎを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Ｖｉｎ＿ｍａｘに変わって、最小値Ｖｉｎ＿ｍｉｎとし、同様に、グラフ縦軸の最大値Ｖｏｕｔ＿ｍａｘは、最小値Ｖｏｕｔ＿ｍｉｎとして、グラフに記入している。また、この場合、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【００３６】
なお、図３のグラフは図２の部分拡大図であるため、最小値Ｖｉｎ＿ｍｉｎ及び最小値Ｖｏｕｔ＿ｍｉｎは表示されていない。
【００３７】
図３のグラフにおいて、最大値Ｖｏｕｔ＿ｍａｘは、キャパシタＣ１の容量値が０の場合の特性、キャパシタＣ１の容量値が０．１ｐＦの場合の特性、キャパシタＣ１の容量値が０．２ｐＦの場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ１の順番で示されている。キャパシタＣ１の容量値が０．２ｐＦの場合の特性と、キャパシタＣ１の容量値が０．５ｐＦの場合の特性とは重なっている。
【００３８】
同様に、図３のグラフにおいて、比Ｒは、キャパシタＣ１の容量値が０の場合の特性、キャパシタＣ１の容量値が０．１ｐＦの場合の特性、キャパシタＣ１の容量値が０．２ｐＦの場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ２の順番で示されている。キャパシタＣ１の容量値が０．２ｐＦの場合の特性と、キャパシタＣ１の容量値が０．５ｐＦの場合の特性とは重なっている。
【００３９】
図３のグラフより、図１（ａ）の回路を接続する際に、容量値が０．１ｐＦ、０．２ｐＦまたは０．５ｐＦのキャパシタＣ１を設けた場合と、キャパシタＣ１を設けない場合とを比較する。
【００４０】
本実施の形態において示される回路も、従来技術に示された回路と同様に、ＧａＡｓヘテロ接合バイポーラトランジスタを用いた回路であるため、過電圧保護が働く電圧は、同様に１０．７Ｖ程度が期待される。つまり、トランジスタＴｒ２のベース−エミッタ逆方向耐圧（約９．５Ｖ）＋トランジスタＴｒ１の導通し始めるベース−エミッタ電圧（約１．２Ｖ）が期待される。
【００４１】
キャパシタＣ１を設けない場合は、従来技術の場合と同様に、Ｖｉｎが８Ｖ付近からＶｏｕｔ＿Ｍａｘの傾きが小さくなり（Ｒが小さくなり）、高周波信号（出力電圧信号Ｖｏｕｔ）が歪み始めているが、０．１ｐＦの容量を追加したものでは、Ｖｉｎが１０Ｖ付近からＶｏｕｔ＿Ｍａｘの傾きが小さくなり（Ｒが小さくなり）、Ｒの低下もより少なくなっている、つまり、高周波信号（出力電圧信号Ｖｏｕｔ）の歪が改善されている。
【００４２】
更に、容量値が０．２ｐＦまたは０．５ｐＦのキャパシタＣ１を設けた場合、最大値Ｖｉｎ＿ｍａｘが１１．５Ｖ（ボルト）付近までは、最大値Ｖｏｕｔ＿ｍａｘが最大値Ｖｉｎ＿ｍａｘの増加に応じて増加しており、Ｒの低下も更に少なくなっている、つまり、高周波信号（出力電圧信号Ｖｏｕｔ）の歪が大幅に改善されていることがわかる。
【００４３】
即ち、高周波信号が伝送される配線に過電圧保護回路１を接続する場合、容量Ｃ１の接続によって、高周波信号（出力電圧信号Ｖｏｕｔ）の歪が抑制され、容量Ｃ１の容量値の増加にともなって、歪が抑制される効果が増加していることがわかる。
【００４４】
なお、過電圧保護回路１は、通常の回路動作において逆方向へ電圧が印加される状態、即ち端子ＶＤＤに対し、端子ＧＮＤに正電圧が印加される状態を想定しておらず、最大値がトランジスタＴｒ１のベースコレクタ接合の順方向耐圧とダイオードＤ２の順方向耐圧との和以上である電圧が入力されると、比較的低い電圧から過電圧保護機能が働いて、出力される信号の波形が歪むこととなる。上記の構成の場合、トランジスタＴｒ１のベースコレクタ接合の順方向耐圧とダイオードＤ２の順方向耐圧はそれぞれ約１．２Ｖとなる。
【００４５】
高周波信号（出力電圧信号Ｖｏｕｔ）が歪む原因を調べたところ、図１（ａ）の回路において、トリガダイオードＤ１を構成するトランジスタＴｒ２のエミッタ−ベース間容量、コレクタ−ベース間容量、及び、トランジスタＴｒ１のベース−コレクタ間容量を通して、印加された高周波信号により、端子ＶＤＤから高周波電流が流れる。これにより、トランジスタＴｒ１のベースに高周波電流が流れ込み、入力される高周波信号の強度（入力電圧信号Ｖｉｎの最大値）に応じて、トランジスタＴｒ１のエミッタ−コレクタ間を少しずつ導通させているためではないかと分かった。
【００４６】
このため発明者は、キャパシタＣ１を上述した各容量の合計と同程度の容量値としてトランジスタＴｒ１のベース−エミッタ間に設けることにより、上記高周波電流を端子ＧＮＤに流し、トランジスタＴｒ１のエミッタ−コレクタ間の導通を抑制することが出来るのではないかと考えた。
【００４７】
過電圧保護回路としての本来の動作からすると、静電気パルスが印加された場合にトリガダイオードＤ１の逆方向耐圧を超えて電流が流れ、トランジスタＴｒ１のベースに電流が流れ、トランジスタＴｒ１のエミッタ−コレクタ間を導通させて、過剰な電流が印加されることを防止する動作を行わなければならない。
【００４８】
そのため、キャパシタＣ１を追加することは、トランジスタＴｒ１のベースへの電流の流れ込みを遅らせ、エミッタ−コレクタ間の導通を遅らせ、場合によっては、過剰な電圧の印加の防止が間に合わない結果となることも想定される。つまり、過電圧保護回路としての動作のためには、むしろ、容量をトランジスタＴｒ１のベース−コレクタ間に接続し、過剰な電圧の印加に対し、できるだけ早くトランジスタＴｒ１のベースへ電流を供給し、エミッタ−コレクタ間の導通を早めて、過電圧の状態を回避するのが好ましい。
【００４９】
実際、特許文献２には、図１０（ａ）〜図１０（ｃ）に示すようにトランジスタＴ１のベース−コレクタ間に容量Ｃを接続した構成が示されている。
【００５０】
しかし発明者は、上述した、トリガダイオードＤ１を構成するトランジスタＴｒ２のエミッタ−ベース間寄生容量、コレクタ−ベース間寄生容量、またはトランジスタＴｒ１のベース−コレクタ間寄生容量が十分に小さいので、それらの寄生容量に相応する容量Ｃ１を接続しても、静電気パルスに対する応答速度に影響がほとんど無いことに着目し、過電圧保護回路としての働きを阻害することなく、信号が歪む原因を取り除くことが出来るのではないかと考えた。つまり、もともと高周波用の高速動作が可能なトランジスタを使用している集積回路では、使用しているトランジスタ自体の上記寄生容量が小さく、容量Ｃ１に必要な容量値も小さい。その上、トランジスタ自体の動作が十分速いので、上記の小さな容量のＣ１が追加されたとしても、過電圧保護回路としての動作を遅らせる影響はほとんどないと考えたわけである。
【００５１】
検討の結果、図２及び図３に示されるように、高周波信号（出力電圧信号Ｖｏｕｔ）の歪は、容量の追加と共に改善している。トリガダイオードＤ１を構成するトランジスタＴｒ２のエミッタ−ベース間容量、またはトランジスタＴｒ１のベース−コレクタ間容量として想定した僅か０．２ｐＦのキャパシタＣ１により、高周波信号（出力電圧信号Ｖｏｕｔ）の歪を過電圧保護回路の過電圧保護動作が始まる電圧１０．７Ｖ（シミュレーション結果では更に少し高い１１．５Ｖ程度）まで、十分に抑制するという効果が現れ、また、それ以上の容量を追加しても、それ以上には、歪み特性に改善が無いことが確認できた。また、過電圧保護素子としての機能に影響を与えることも無かった。
【００５２】
図１（ａ）の過電圧保護回路１の回路において、トリガダイオードＤ１を構成するトランジスタＴｒ２のコレクタは、端子ＶＤＤに接続されている。
【００５３】
ＧａＡｓ系のヘテロ接合バイポーラトランジスタでは、コレクタ層を最下層とし、ベース層、エミッタ層を積層したエピタキシャル基板を用い、エッチングによって素子分離を行うことによりトランジスタを形成する。そのため、トランジスタの最外周部は必ずコレクタとなる。そのため、回路上、コレクタを接続することができれば、トリガダイオードＤ１とトランジスタＴｒ１とを近接して配置できる利点を生じる。更に、トリガダイオードＤ１を構成するトランジスタＴｒ２のベース電極とトランジスタＴｒ１のベース電極とが接続されていることから、ベース領域も分離する必要もないので更なる小型化につながり、特許文献１にもその構造が記載されている。
【００５４】
しかし、一方で、上記の視点から考えると、トリガダイオードＤ１を構成するトランジスタＴｒ２のベース−コレクタ間容量が、端子ＶＤＤから、トランジスタＴｒ１のベースへ流れる高周波電流の経路となり、信号の歪を助長する構造になってしまうことが分かる。
【００５５】
本実施の形態１の過電圧保護回路１によると、上記のようにキャパシタＣ１を追加することにより、上記の寄生容量の影響を緩和し、信号が歪むという不利な特性を改善でき、それは、小型化に優れた構成（コレクタを接続した構成）においても当然、有効である。
【００５６】
当然、本来の寄生容量を減らす構成が、信号が歪まないという観点ではより好ましく、トランジスタＴｒ２のベース−コレクタ間容量が、端子ＶＤＤからトランジスタＴｒ１のベースへの高周波電流の経路とならないように、図４に示す過電圧保護回路２のように、過電圧保護回路１のトランジスタＴｒ２のコレクタを開放するか、または図５に示す過電圧保護回路３のように、過電圧保護回路１のトランジスタＴｒ２のコレクタを、トランジスタＴｒ１のベース及びトランジスタＴｒ２のベースに接続する構成がより好ましい。
【００５７】
本実施の形態１において、トリガダイオードＤ１はバイポーラトランジスタのベース−エミッタ間接合のアバランシェ降伏現象を利用している。このため、他のトランジスタ、たとえばＴｒ１やＴｒ３と同じ導電性・濃度組成を用いることができる、すなわち、同じエピタキシャル層を用いることができ、特別な半導体層を別途用意することなく集積化できるという利点がある。
【００５８】
しかし、トリガダイオードＤ１の構成は、上述した構成に限定されるものではない。
【００５９】
例えば、トリガダイオードＤ１として、ツェナーダイオードＺＤ１を図６に示す過電圧保護回路４のように構成する。即ち、ツェナーダイオードＺＤ１のカソードを端子ＶＤＤに接続し、ツェナーダイオードＺＤ１のアノードを、トランジスタＴｒ１のベース、ダイオードＤ２のカソード及びキャパシタＣ１の一端に接続する。
【００６０】
図６の構成によれば、ツェナーダイオードＺＤ１の逆方向耐圧以上の電圧で流れるツェナー効果により、トランジスタＴｒ１のベースに電流を供給することが出来る。
【００６１】
また、トリガダイオードＤ１として、複数のダイオードを図７に示す過電圧保護回路５のように構成してもよい。複数のダイオードＤ１−１〜Ｄ１−ｎ（ｎは２以上の整数）を直列に接続し、ダイオードＤ１−１のカソードを、トランジスタＴｒ１のベース、ダイオードＤ２のカソード及びキャパシタＣ１の一端に接続し、ダイオードＤ１−ｎのアノードを、電源端子ＶＤＤに接続してもよい。
【００６２】
但し図７の構成では、１０Ｖ程度の耐圧を得るために、必要なダイオードの素子数が多くなるため、小型化には適さない。
【００６３】
さらに、端子ＧＮＤ側が正電圧、端子ＶＤＤ側が負電圧となる静電気パルスが印加された場合に、電流を流すダイオードＤ２も、従来技術のようにバイポーラトランジスタのエミッタ−ベース接合によるダイオードに限定されるものではなく、整流特性を持った任意のダイオードを利用することが出来る。
【００６４】
ダイオードＤ２は、端子ＧＮＤ側が端子ＶＤＤ側に対して正電圧となった場合に、端子ＧＮＤからトランジスタＴｒ１のベースに電流を流すことにより、トランジスタＴｒ１のベース−コレクタ接合のＰＮ接合、またはダイオードＤ１のＰＮ接合の順方向電流により端子ＶＤＤに電流を流す働きをする。
【００６５】
本実施の形態の効果、つまり、キャパシタＣ１の付与による歪み特性の改善は、前述のように端子ＶＤＤに正電圧を印加した場合の動作であるとの観点からは、上記のように逆方向の電圧に対する過電圧保護作用の役割のダイオードＤ２は、本発明の必須構成要素ではない。しかし、実際の過電圧保護回路としては、逆方向の電圧に対して過電圧保護回路を構成する素子自身を保護する上でも必要な電流経路となる。
【００６６】
このような、逆方向の電圧に対して電流を流し、逆方向の電圧に対する過電圧保護作用の役割を持つ回路は、ダイオードＤ２に限定されるものではなく、たとえば、図８のように、トランジスタＴｒ１のコレクタ−エミッタ間にダイオードＤ１０を接続することでも可能となる。
【００６７】
この場合、過電圧によりトリガダイオードＤ１が発生するトリガ電流信号によってトランジスタＴｒ１がコレクタ−エミッタ間に流す電流を第１の電流ｉ１とし、ダイオードＤ１０の順方向電流ｉ２が上記第１の電流ｉ１に対して逆方向となるように接続する。ダイオードＤ１０が第２の整流ダイオードを構成する。
【００６８】
さらに、上記に示した過電圧保護回路に用いる、全てのトランジスタ及びダイオードの極性を入れ替えた構成とすることも可能である。
【００６９】
ここでいう極性とは、ＮＰＮトランジスタをＰＮＰトランジスタにすること、またはダイオードのアノードとダイオードのカソードとを逆に接続することを意味する。
【００７０】
例として、図９に、図８に示す過電圧保護回路６において、トランジスタ及びダイオードの極性を全て入れ替えた過電圧保護回路７を示す。過電圧保護回路７は、過電圧保護回路６のＮＰＮトランジスタＴｒ２の極性を入れ替えたＰＮＰトランジスタＴｒ５と、過電圧保護回路６のＮＰＮトランジスタＴｒ１の極性を入れ替えたＰＮＰトランジスタＴｒ６と、過電圧保護回路６のダイオードＤ１０の極性を入れ替えたダイオードＤ１１とを備えている。この場合、当然ながら静電耐圧の特性も逆になる。
【００７１】
その他の従来例として、図２４に示す回路図を挙げる。図２４は、特許文献３のＦｉｇ．１である。
【００７２】
本実施の形態で用いているトランジスタがバイポーラトランジスタであることに対して、図２４の回路１００には、ＮＭＯＳトランジスタ（電界効果トランジスタ）１３５を用いた構成が記載されている。
【００７３】
図２４において、ＲＣ過渡検出器１３６は、抵抗１２６及び容量１２７を有しており、抵抗１２６と容量１２７との接続点である出力１２９は、ＰＭＯＳトランジスタ１２８のゲートに接続され、ＲＣ過渡検出器１３６とＰＭＯＳトランジスタ１２８によってトリガ回路１２５が構成されている。１０５及び１１０は電源ラインである。遅延回路１３０は、ＮＭＯＳトランジスタ１３５のゲート１３３と電源ライン１１０との間に接続されている。
【００７４】
過電圧が印加された場合、トリガ回路１２５がＮＭＯＳトランジスタ１３５のゲート端子に電圧を供給し、ＮＭＯＳトランジスタ１３５がドレインソース端子間に電流を流して過電圧が印加された状態から回避する構成となっている。
【００７５】
ここで、ＮＭＯＳトランジスタ１３５のゲート端子に接続された容量素子１３２が存在している構成が、本実施の形態でのトランジスタＴｒ１のベース端子に容量素子Ｃ１が接続されている構成と似ているとみなすこともできる。
【００７６】
しかし、本実施の形態と、図２４に示される回路では、以下のように動作原理が異なり、容量素子の作用も異なっている。
【００７７】
図２４において、通常状態では、ＰＭＯＳトランジスタ１２８のソース端子とゲート端子とが同電位で電流を流さず、正の過電圧がＶＤＤ端子に印加された場合、容量１２７の働きで、過渡的にＰＭＯＳトランジスタ１２８のゲートがソース端子に対して負電圧となり、ＰＭＯＳトランジスタ１２８のソースドレイン間に電流を流す。
【００７８】
その結果、ＮＭＯＳトランジスタ１３５のゲート端子がソース端子より正電圧となりＮＭＯＳトランジスタ１３５がドレイン−ソース端子間に電流を流すことになる。
【００７９】
ところが、上記の正の過電圧が継続してしまった場合、抵抗１２６が電流を流し、やがてＰＭＯＳトランジスタ１２８のソース端子とゲート端子とが同電位となり、ＰＭＯＳトランジスタ１２８はソース−ドレイン間に電流を流さず、ＮＭＯＳトランジスタ１３５のゲート端子の電位が下がり、過電圧が継続しているにもかかわらず、ＮＭＯＳトランジスタ１３５のドレイン−ソース端子間に電流が流れなくなってしまう。
【００８０】
つまり、トリガ回路１２５は、実際には過電圧を検出しているのではなく、正方向の急激な電圧変化を検出して動作している。
【００８１】
一方、本発明のトリガダイオードは、たとえばアバランシェ効果を利用したダイオードで「規定の電圧以上の電圧が印加されると、トリガ電流信号を発生」する構成となっている。そのため、過電圧が継続している間、トリガ電流信号が発生し続けるので上記の課題は発生しない。
【００８２】
また、特許文献３では、上記課題を解決するために遅延回路１３０によりＮＭＯＳトランジスタ１３５の導通時間を長くする。つまり、上記のＰＭＯＳトランジスタが電流を流している間に容量１３２を充電し、ＰＭＯＳトランジスタが電流を流すことをやめた後でも、しばらくの間、ＮＭＯＳトランジスタ１３５のゲート電極の電位を正に保ち、ＮＭＯＳトランジスタ１３５のドレインソース端子間に電流を流す構成としている。
【００８３】
つまり容量１３２は、遅延回路１３０の一部として、ＮＭＯＳトランジスタ１３５の導通状態の継続を延長する作用を有している。
【００８４】
一方、本実施の形態の容量Ｃ１は、上記のようにトランジスタＴｒ１が導通状態となることを防止する作用を有しており、作用がまったく異なる。
【００８５】
更に、図２４の回路は、上記の説明のように、トリガ回路１２５が、実際には過電圧を検出しているのではなく、正方向の急激な電圧変化を検出する。そのため、ＶＤＤへ高周波信号を印加した場合、高周波信号の電圧変化を検出して過電圧保護作用が動作してしまい、高周波信号をむしろ歪ませてしまう構成となっている。そのため、本実施の形態の課題を解決することができない。
【００８６】
以上のように、特許文献３には、本発明の構成を予測させる記載がないので、特許文献３からは本発明の特徴は導出されない。
【００８７】
〔実施の形態２〕
本発明の他の実施形態について図１１〜図１９に基づいて説明すれば、以下の通りである。
【００８８】
前述のように、実施の形態１は高周波信号に対して歪が少ない良好な特性を有する。しかし、高周波信号が歪むことなく利用できる電圧範囲が、正電圧にほぼ限定されている。
実施の形態２では、高周波経路に特に適した構成として、高周波信号が歪むことなく利用できる電圧範囲が正逆両方向に及ぶ回路を提供する。
【００８９】
なお、本実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９０】
図１１は、本発明の実施形態２に係る過電圧保護回路２１の回路図である。
【００９１】
図１１の回路図において、過電圧保護回路２１は、ＮＰＮトランジスタＴｒ７，Ｔｒ８，Ｔｒ９及びキャパシタＣ２をさらに備えている。トランジスタＴｒ８はダイオードＤ３を構成し、トランジスタＴｒ９はダイオードＤ４を構成している。ダイオードＤ３，Ｄ４は、ダイオードＤ１，Ｄ２と同様にベースエミッタ接合を用いたダイオードである。
【００９２】
トランジスタＴｒ１のコレクタ、トランジスタＴｒ２のエミッタ、トランジスタＴｒ７のコレクタ、及びトランジスタＴｒ８のエミッタは、互いに接続されている。
【００９３】
トランジスタＴｒ１のベースは、トランジスタＴｒ２のベース、トランジスタＴｒ３のエミッタ、及びキャパシタＣ１の一端に接続されている。トランジスタＴｒ７のベースは、トランジスタＴｒ８のベース、トランジスタＴｒ９のエミッタ、及びキャパシタＣ２の一端に接続されている。トランジスタＴｒ７のエミッタ、トランジスタＴｒ９のベース、及びキャパシタＣ２の他端は、端子ＶＤＤに接続されている。
【００９４】
トランジスタＴｒ１のエミッタ、トランジスタＴｒ３のベース及びキャパシタＣ１の他端は、端子ＧＮＤに接続されている。
【００９５】
トランジスタＴｒ２，Ｔｒ３，Ｔｒ８，Ｔｒ９のコレクタは、どこにも接続していないオープンの状態である。
【００９６】
つまり、図１１のＴｒ１、Ｔｒ２，Ｔｒ３，Ｃ１による回路が、図４に示す過電圧保護回路２と同等な回路であり、Ｔｒ７、Ｔｒ８，Ｔｒ９，Ｃ２による回路が、同様に図４に示す過電圧保護回路２となり、それらが端子の向きを逆に直列に接続された構成、つまり、両方の過電圧保護回路２の入力端子である端子ＶＤＤ同士を接続し、両方の過電圧保護回路２の出力端子である端子ＧＮＤを、新たな入力端子および新たな出力端子とした構成となっている。
【００９７】
図１２は、図１１の回路のシミュレーション結果を示すグラフである。シミュレーションは前記実施の形態１と同様の要領で、図１１の端子ＶＤＤが正電圧側となるように図１１の回路を接続した構成で行った。その際、キャパシタＣ１，Ｃ２の容量値は、共に０（接続しない）または共に０．５ｐＦとした。上記回路の負電圧となる接地配線側には、図１１の端子ＧＮＤを接続した。また、入力電圧信号Ｖｉｎの周波数は２．５ＧＨｚとした。
【００９８】
図１２のグラフも前記実施の形態１での図２と同様に示している。また、図１２のグラフの横軸の負側は、入力電圧信号Ｖｉｎの極性を逆にし、端子ＶＤＤを端子ＧＮＤより負電圧側となるようにした場合のシミュレーション結果を示し、この場合も図２と同様に、最小値Ｖｉｎ＿ｍｉｎ、最小値Ｖｏｕｔ＿ｍｉｎとして示し、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【００９９】
なお、図１３に、図１２の部分拡大図を同様に示す。
【０１００】
図１３のグラフにおいて、最大値Ｖｏｕｔ＿ｍａｘは、キャパシタＣ１の容量値が０の場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ３の順番で示されている。
【０１０１】
同様に、図１２、図１３のグラフにおいて、比Ｒは、キャパシタＣ１の容量値が０の場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ４の順番で示されている。
【０１０２】
図１３のグラフより、図１１の回路を接続する際に、容量値が０．５ｐＦのキャパシタＣ１を設けた場合と、キャパシタＣ１を設けない場合とを比較する。
【０１０３】
本実施の形態において示される回路も、前記実施の形態１と同様に、ＧａＡｓヘテロ接合バイポーラトランジスタを用いた回路であるが、回路構成が異なるため、過電圧保護が働く電圧は、１３．１Ｖ程度が期待される。つまり、Ｔｒ８のベース−エミッタ逆方向耐圧（約９．５Ｖ）＋Ｔｒ７の導通し始めるベース−エミッタ電圧（約１．２Ｖ）＋トランジスタＴｒ３のベースエミッタ接合の順方向の導通電圧（約１．２Ｖ）＋トランジスタＴｒ１のベースコレクタ接合（約１．２Ｖ）の順方向の導通電圧が期待される。また、Ｖｉｎを負に印加した場合、Ｔｒ２のベース−エミッタ逆方向耐圧（約９．５Ｖ）＋Ｔｒ１の導通し始めるベース−エミッタ電圧（約１．２Ｖ）＋トランジスタＴｒ９のベースエミッタ接合の順方向の導通電圧（約１．２Ｖ）＋トランジスタＴｒ７のベースコレクタ接合（約１．２Ｖ）の順方向の導通電圧、つまり−１３．１Ｖ程度が期待される。
【０１０４】
キャパシタを接続しない場合は、上記の過電圧保護が働くと期待される電圧より低い、Ｖｉｎ＿ｍａｘが、１１．５Ｖ付近から、Ｖｏｕｔ＿ｍａｘの傾きが小さくなり（Ｒが小さくなり）、つまり、高周波信号（出力電圧信号Ｖｏｕｔ）が歪み始めている。また、Ｖｉｎの極性を逆にした場合（グラフ横軸負側）でも同じく−１１．５Ｖ付近から高周波信号（出力電圧信号Ｖｏｕｔ）が歪み始めている。
【０１０５】
一方、容量値が０．５ｐＦのキャパシタＣ１を設けた場合、最大値Ｖｉｎ＿ｍａｘが１３．５Ｖ（ボルト）付近までは、最大値Ｖｏｕｔ＿ｍａｘが最大値Ｖｉｎ＿ｍａｘの増加に応じて増加しており、高周波信号（出力電圧信号Ｖｏｕｔ）の歪みが改善されていることがわかる。また、Ｖｉｎの極性を逆にした場合（グラフ横軸負側）でも同じく高周波信号（出力電圧信号Ｖｏｕｔ）の歪みが改善されている。
【０１０６】
即ち、高周波信号が伝送される配線に過電圧保護回路２１を接続しても、過電圧保護が働き始める１３．１Ｖまで（シミュレーション結果では更に少し高い１３．５Ｖ程度まで）、負電圧としては、−１３．１Ｖまで（シミュレーション結果では更に少し低い−１３．５Ｖ程度まで）は、高周波信号（出力電圧信号Ｖｏｕｔ）の歪が抑制されていることがわかる。
【０１０７】
例えば、過電圧保護される回路として、高周波電力増幅回路を想定した場合。コレクタ端子から、電圧信号を直接出力する場合、増幅トランジスタがＮＰＮトランジスタの場合、基本的には正の電圧信号となる。しかし、一方、コレクタ端子から出力整合回路を経由して出力する場合は、正負にまたがった電圧信号が出力されることのほうが多い。過電圧保護回路２１は、入力電圧信号Ｖｉｎの正逆両方向において高い耐圧を有するため、上述したような高周波電力増幅回路、特に出力整合回路を含む高周波電力増幅回路に特に適している。
【０１０８】
なお、図１１において、トランジスタＴｒ２，Ｔｒ８のコレクタは、開放としているが、実施の形態１と同様にしてもよい。例えばトランジスタＴｒ２のコレクタを、トランジスタＴｒ１のベース、またはコレクタに接続しても良く、トランジスタＴｒ８のコレクタを、トランジスタＴｒ７のベース、またはコレクタに接続しても良い。
【０１０９】
図１４は、本発明の実施形態２に係る過電圧保護回路３１の回路図である。
【０１１０】
図１４の過電圧保護回路３１において、トランジスタＴｒ７のコレクタ、及びトランジスタＴｒ８のエミッタは端子ＶＤＤに接続されている。また、トランジスタＴｒ１のコレクタ、及びトランジスタＴｒ２のエミッタは、端子ＧＮＤに接続されている。
【０１１１】
トランジスタＴｒ１のベースは、トランジスタＴｒ２のベース、トランジスタＴｒ３のエミッタ、及びキャパシタＣ１の一端に接続されている。トランジスタＴｒ７のベースは、トランジスタＴｒ８のベース、トランジスタＴｒ９のエミッタ、及びキャパシタＣ２の一端に接続されている。トランジスタＴｒ７のエミッタ、トランジスタＴｒ９のベース、キャパシタＣ２の他端、トランジスタＴｒ１のエミッタ、トランジスタＴｒ３のベース及びキャパシタＣ１の他端は、互いに接続されている。
【０１１２】
トランジスタＴｒ２，Ｔｒ３，Ｔｒ８，Ｔｒ９のコレクタは、どこにも接続していないオープンの状態である。
【０１１３】
つまり、図１４のＴｒ１、Ｔｒ２，Ｔｒ３，Ｃ１による回路が、図４に示す過電圧保護回路２に相当し、Ｔｒ７、Ｔｒ８，Ｔｒ９，Ｃ２による回路が、同様に図４に示す過電圧保護回路２に相当し、それらが端子の向きを逆に直列に接続された構成、つまり、過電圧保護回路２の出力端子である端子ＧＮＤ同士を接続し、両方の過電圧保護回路２の入力端子である端子ＶＤＤを、新たな入力端子および新たな出力端子とした構成となっている。
【０１１４】
図１５は、図１４の回路のシミュレーション結果を示すグラフである。シミュレーションは実施の形態１と同様の要領で、図１４の端子ＶＤＤが正電圧側となるように図１４の回路を接続した構成で行った。その際、キャパシタＣ１，Ｃ２の容量値は、共に０（接続しない）または共に０．５ｐＦとした。上記回路の負電圧となる接地配線側には、図１４の端子ＧＮＤを接続した。また、入力電圧信号Ｖｉｎの周波数は２．５ＧＨｚとした。
【０１１５】
図１５のグラフも前記実施の形態１での図２と同様に示している。また、図１５のグラフの横軸の負側は、入力電圧信号Ｖｉｎの極性を逆にし、端子ＶＤＤを端子ＧＮＤよりも負電圧側となるようにした場合のシミュレーション結果を示し、この場合も図２と同様に、最小値Ｖｉｎ＿ｍｉｎ、最小値Ｖｏｕｔ＿ｍｉｎとして示し、Ｒは、最小値Ｖｉｎ＿ｍｉｎに対する最小値Ｖｏｕｔ＿ｍｉｎの比として計算した。
【０１１６】
なお、図１６に、図１５の部分拡大図を同様に示す。
【０１１７】
図１６のグラフにおいて、最大値Ｖｏｕｔ＿ｍａｘは、キャパシタＣ１の容量値が０の場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ５の順番で示されている。
【０１１８】
同様に、図１５、図１６のグラフにおいて、比Ｒは、キャパシタＣ１の容量値が０の場合の特性、及びキャパシタＣ１の容量値が０．５ｐＦの場合の特性が、矢印Ａ６の順番で示されている。
【０１１９】
図１６のグラフより、図１４の回路を接続する際に、容量値が０．５ｐＦのキャパシタＣ１を設けた場合と、キャパシタＣ１を設けない場合とを比較する。
【０１２０】
図１４の回路も、図１１の回路と同様に、過電圧保護が働く電圧は、１３．１Ｖ程度が期待される。
【０１２１】
キャパシタを接続しない場合は、上記の過電圧保護が働くと期待される電圧より低い、Ｖｉｎ＿ｍａｘが１１．５Ｖ付近から、Ｖｏｕｔ＿ｍａｘの傾きが小さくなり（Ｒが小さくなり）、高周波信号（出力電圧信号Ｖｏｕｔ）が歪み始めている。
【０１２２】
一方、容量値が０．５ｐＦのキャパシタＣ１を設けた場合、最大値Ｖｉｎ＿ｍａｘが１３．５Ｖ（ボルト）付近までは、最大値Ｖｏｕｔ＿ｍａｘが最大値Ｖｉｎ＿ｍａｘの増加に応じて増加しており、高周波信号（出力電圧信号Ｖｏｕｔ）の歪みが改善されていることがわかる。
【０１２３】
即ち、高周波信号が伝送される配線に過電圧保護回路３１を接続しても、過電圧保護が働き始める１３．１Ｖまで（シミュレーション結果では更に少し高い１３．５Ｖ程度まで）、負電圧としては、−１３．１Ｖまで（シミュレーション結果では更に少し低い−１３．５Ｖ程度まで）は、高周波信号（出力電圧信号Ｖｏｕｔ）の歪が抑制されていることがわかる。
【０１２４】
図１１の過電圧保護回路２１及び図１４の過電圧保護回路３１は、図４の過電圧保護回路２を２個直列に接続した構成となっており、図１１の過電圧保護回路２１と図１４の過電圧保護回路３１とではその接続の極性が逆になっている。
【０１２５】
図４〜図９の過電圧保護回路においても同様に、２個の素子を直列に接続する構成とすることにより、入力電圧信号の正逆両方向において高い耐圧を有し、歪が少ない過電圧保護回路を提供することが可能となる。
【０１２６】
なお、図１４において、図１１と同様にトランジスタＴｒ２，Ｔｒ８のコレクタは、開放としているが、実施の形態１と同様にしてもよい。例えばトランジスタＴｒ２のコレクタを、トランジスタＴｒ１のベース、またはコレクタに接続しても良く、トランジスタＴｒ８のコレクタを、トランジスタＴｒ７のベース、またはコレクタに接続しても良い。
【０１２７】
図１７（ａ）は、図８の過電圧保護回路６を２個逆方向に接続した過電圧保護回路４１の回路図であり、図１７（ｂ）は、過電圧保護回路４１の平面図である。
【０１２８】
過電圧保護回路４１において、符号４２は、ＮＰＮトランジスタＴｒ１，Ｔｒ２，Ｔｒ１０，Ｔｒ１１の共通のコレクタ電極を示す。符号４３は、ＮＰＮトランジスタＴｒ２のエミッタ電極を示す。符号４４は、ＮＰＮトランジスタＴｒ１，Ｔｒ２のベース電極を示す。符号４５は、ＮＰＮトランジスタＴｒ１のエミッタ電極を示す。符号４６は、ダイオードＤ１のアノード電極を示す。
【０１２９】
符号４７は、ダイオードＤ５のアノード電極を示す。符号４８は、ＮＰＮトランジスタＴｒ１０のエミッタ電極を示す。符号４９は、ＮＰＮトランジスタＴｒ１０，Ｔｒ１１のベース電極を示す。符号５０は、ＮＰＮトランジスタＴｒ１１のエミッタ電極を示す。
【０１３０】
過電圧保護回路４１では、ダイオードＤ１０，Ｄ５に、ＮＰＮトランジスタＴｒ１，Ｔｒ２，Ｔｒ１０，Ｔｒ１１のコレクタ−ベース接合と同一のＰＮ接合を用いている。この接続構成とした場合、コレクタ領域５１が過電圧保護回路４１において共通となる特殊な回路となり、小型で極性を気にせず使用できるため、高周波回路に極めて適した過電圧保護回路となる。
【０１３１】
つまり、図１４のＴｒ１、Ｔｒ２，Ｄ１０，Ｃ１による回路が、図８に示す過電圧保護回路６と同等な回路であり、Ｔｒ１０、Ｔｒ１１，Ｄ５，Ｃ３による回路が、同様に図８に示す過電圧保護回路６と同等な回路となり、それらが端子を逆向きに直列に接続された構成、つまり、過電圧保護回路６での入力端子である端子ＶＤＤ同士を接続し、両方の過電圧保護回路６の出力端子である端子ＧＮＤを、新たな入力端子および新たな出力端子とした構成となっている。
【０１３２】
図１８は、図８の回路のシミュレーション結果を示すグラフである。図１９は、図１７の回路のシミュレーション結果を示すグラフである。シミュレーションは実施の形態１と同様の要領で行っている。キャパシタＣ１，Ｃ２の容量はそれぞれ０．５ｐＦ（ピコファラド）とした。
【０１３３】
図１８，１９では、キャパシタを除いている時の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。過電圧保護回路４１と、実施の形態１の過電圧保護回路６とは、キャパシタＣ１，Ｃ２を備えない場合でも歪が他の構成よりなぜか少ない。このため、図６，７では、歪みの改善が良くわかるように、比Ｒをデシベルで示し、電力通過損失としている。比Ｒは電圧の比であるため、１０を底とする常用対数をとり、ｌｏｇ１０Ｒとし、２０を掛けて２０ｌｏｇ１０Ｒ〔ｄＢ〕として表記した。
【０１３４】
本実施の形態において示される回路の過電圧保護が働く電圧は同様に、１１．９Ｖ程度と計算される。つまり、Ｔｒ１１のベース−エミッタ逆方向耐圧（約９．５Ｖ）＋Ｔｒ１０の導通し始めるベース−エミッタ電圧（約１．２Ｖ）＋ダイオードＤ１０の順方向の導通電圧（約１．２Ｖ）が期待される。また、Ｖｉｎを負に印加した場合も同様に、−１１．９Ｖ程度が期待されることとなる。
【０１３５】
図１８，１９では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりもＲの値の低下が少なく、過電圧保護が働く電圧の直前ではその差が、０．０５ｄＢ〜０．１ｄＢ程度となっている、と同時に入力信号強度（Ｖｉｎ＿ｍａｘ）の増加に伴う電力通過損失の変化がより少なくなっている。つまり、電力通過損失が少ないと共に、信号が歪みにくい特性となっている。ＷＬＡＮ（Wireless Local Area Network）等の線形性増幅器では、回路全体の歪が０．２ｄＢ〜０．３ｄＢ程度変化することにより特性の劣化（伝送特性のエラーの増加）が生じ始める。このため、本来増幅を行わない過電圧保護回路が有する０．１ｄＢの歪は無視できない。
【０１３６】
キャパシタＣ１，Ｃ２を備える実施の形態２の過電圧保護回路２１，３１，４１、及びキャパシタＣ１を備える実施の形態１の過電圧保護回路１〜７は、線形性増幅器により適した過電圧保護回路として利用することが出来る。
【０１３７】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１３８】
また、実施の形態１に示す、過電圧保護回路を逆方向に２個直列に接続したことを特徴とする実施の形態２に示す過電圧保護回路においては、必ずしも同じ回路構成の過電圧保護回路に限られるものではなく、図１、図６、図７、図８のように異なる回路構成を過電圧保護特性が逆方向となるように接続した構成でもかまわない。
【産業上の利用可能性】
【０１３９】
本発明の過電圧保護回路は、高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ないので、ワイヤレスＬＡＮ等のＯＦＤＭ変調を増幅する増幅アンプの入出力回路に接続すると好適である。
【図面の簡単な説明】
【０１４０】
【図１】（ａ）は、本発明の実施形態に係る過電圧保護回路の回路図であり、（ｂ）は、本発明の実施形態に係る過電圧保護回路の、キャパシタに並列に接続されるダイオードを、ＮＰＮトランジスタで構成した時の回路図である。
【図２】図１の回路のシミュレーション結果を示すグラフである。
【図３】図１の回路のシミュレーション結果を示すグラフであり、図２のグラフの部分拡大図である。
【図４】本発明の実施形態に係る他の過電圧保護回路の回路図である。
【図５】本発明の実施形態に係るさらに別の過電圧保護回路の回路図である。
【図６】本発明の実施形態に係るさらに別の過電圧保護回路の回路図である。
【図７】本発明の実施形態に係るさらに別の過電圧保護回路の回路図である。
【図８】本発明の実施形態に係るさらに別の過電圧保護回路の回路図である。
【図９】本発明の実施形態に係るさらに別の過電圧保護回路の回路図である。
【図１０】（ａ）は従来の保護構造物を示す横断面図であり、（ｂ）は従来の他の保護構造物を示す横断面図であり、（ｃ）は、（ａ）の保護構造物及び（ｂ）の保護構造物の回路図である。
【図１１】本発明の他の実施形態に係る過電圧保護回路の回路図である。
【図１２】図１１の回路のシミュレーション結果を示すグラフである。
【図１３】図１１の回路のシミュレーション結果を示すグラフであり、図１２のグラフの部分拡大図である。
【図１４】本発明の他の実施形態に係る他の過電圧保護回路の回路図である。
【図１５】図１４の回路のシミュレーション結果を示すグラフである。
【図１６】図１４の回路のシミュレーション結果を示すグラフであり、図１５のグラフの部分拡大図である。
【図１７】（ａ）は、図８の過電圧保護回路を２個逆方向に接続した過電圧保護回路の回路図であり、（ｂ）は、図８の過電圧保護回路を２個逆方向に接続した過電圧保護回路の平面図である。
【図１８】図８の回路のシミュレーション結果を示すグラフである。
【図１９】図１７の回路のシミュレーション結果を示すグラフである。
【図２０】従来の過電圧保護回路の平面図である。
【図２１】従来の他の過電圧保護回路の回路図である。
【図２２】負荷インピーダンスが５０Ωの負荷回路に、５０Ωの入力インピーダンスを有する信号源から、徐々に最大値が高くなる入力電圧信号を入力する回路のシミュレーション結果を示したグラフである。
【図２３】入力電圧信号の最大値を横軸に、図２１の回路の出力端子に発生する電圧を左の縦軸に、入力電圧信号の最大値と図２１の回路の出力端子に発生する電圧との比を右の縦軸に示したグラフである。
【図２４】従来の過電圧保護回路の回路図である。
【符号の説明】
【０１４１】
１〜７，２１，３１，４１  過電圧保護回路
５１  コレクタ領域
Ａ１〜Ａ６  矢印
Ｃ１  キャパシタ（第１の容量素子）
Ｃ２  キャパシタ
Ｄ１  トリガダイオード（トリガダイオード素子）
Ｄ２  ダイオード（第１の整流ダイオード）
Ｄ３〜Ｄ６，Ｄ１１  ダイオード
Ｄ１０  ダイオード（第２の整流ダイオード）
Ｄ１−１〜Ｄ１−ｎ  ダイオード
Ｔｒ１  ＮＰＮトランジスタ（第１のバイポーラトランジスタ）
Ｔｒ２  ＮＰＮトランジスタ（第２のバイポーラトランジスタ）
Ｔｒ３，７〜１１  ＮＰＮトランジスタ
Ｔｒ４，Ｔｒ５，Ｔｒ６  ＰＮＰトランジスタ
ＧＮＤ  端子（出力端子、新たな入力端子、新たな出力端子）
ＶＤＤ  端子（入力端子、新たな入力端子、新たな出力端子）
Ｖｉｎ  入力電圧信号
Ｖｏｕｔ  出力電圧信号
Ｖｏｕｔ  電圧信号
ＺＤ１  ツェナーダイオード
ｉ１  第１の電流
ｉ２  第１の電流と逆方向の電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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