(57)【要約】【課題】低感度の画像と高感度の画像を撮像する画素アレイを用いて、回路面積の増大を抑制しつつ広ダイナミックレンジを実現できる撮像装置を提供する【解決手段】画素の数より１つ多い読み出し回路（ＲＣ１〜ＲＣｎ＋１）を用いて補正係数Ｋの生成に必要な情報（Ｓ１／Ｓ２）を得ることができるため、補正係数Ｋを生成するために画素数の２倍の読み出し回路を設ける場合に比べて、回路面積を大幅に減少させることができる。【選択図】図１
2010183250.tif 000002
【特許請求の範囲】
【請求項１】
第１の感度特性を有する第１画素信号、及び、上記第１の感度特性より低感度の第２の感度特性を有する第２画素信号をそれぞれ発生する複数の画素回路を含んだ画素アレイと、
Ｎ本の信号線と、
上記画素アレイにおいて順次にＮ個の画素回路を選択し、選択したＮ個の画素回路から上記Ｎ本の信号線へ上記第１画素信号及び上記第２画素信号を時分割で出力させる画素走査回路と、
上記信号線から入力される上記第１画素信号及び上記第２画素信号の何れか一方を選択して出力する、Ｎより少なくとも１つ多い複数の読み出し回路と、
上記Ｎ本の信号線のうち、少なくとも一つの信号線に二つの上記読み出し回路を接続し、他の信号線にそれぞれ一つの上記読み出し回路を接続する接続回路と、
上記第１の感度特性と上記第２の感度特性との感度比に応じた補正係数を生成する補正係数生成回路と、
上記読み出し回路から出力される上記第２画素信号のレベルを、上記補正係数に基づいて上記第１の感度特性に応じた信号レベルに補正する補正回路と、
を有し、
一つの上記信号線に一つのみ接続される上記読み出し回路は、上記第１画素信号が上記第１感度特性の飽和信号レベルに応じたしきい値より小さい場合に上記第１画素信号を選択して出力し、上記第１画素信号が上記しきい値より大きい場合に上記第２画素信号を選択して出力し、
一つの上記信号線に二つ接続される上記読み出し回路は、その一方の読み出し回路において上記第１画素信号を選択して出力し、他方の読み出し回路において上記第２画素信号を選択して出力し、
上記補正係数生成回路は、一つの上記信号線に接続される二つの上記読み出し回路の一方から出力される上記第１画素信号と他方から出力される上記第２画素信号との信号比に応じて上記補正係数を生成する、
撮像装置。
【請求項２】
上記補正係数生成回路は、複数の上記画素回路から読み出される上記第１画素信号と上記第２画素信号との上記信号比を平均化した値に応じて上記補正係数を生成する、
請求項１に記載の撮像装置。
【請求項３】
上記補正係数生成回路は、上記第１画素信号及び上記第２画素信号の少なくとも一方が所定の範囲を逸脱した上記信号比、及び／又は、所定の範囲を逸脱した上記信号比を上記平均化のサンプルから除外する、
請求項２に記載の撮像装置。
【請求項４】
上記接続回路は、上記画素走査回路において新たにＮ個の画素回路が選択される度に、上記Ｎ本の信号線の中で二つの上記読み出し回路に接続される信号線を、所定の繰り返しパターンに基づいて若しくはランダムに変更する、
請求項２又は３に記載の撮像装置。
【請求項５】
上記接続回路は、上記繰り返しパターンの１回のループにおいて、上記画素アレイに含まれる各画素回路をそれぞれ同じ回数ずつ、一つの上記信号線を介して二つの上記読み出し回路に接続する、
請求項４に記載の撮像装置。
【請求項６】
上記補正係数生成回路は、上記画素アレイにおいて撮像された一枚の画像を形成する一連の画素信号に対して同一の上記補正係数を上記補正回路に供給する、
請求項５に記載の撮像装置。
【請求項７】
上記複数の読み出し回路からパラレルに出力される信号をシリアルの信号列に変換するシリアル変換回路と、
上記シリアル変換回路から出力されるシリアルの信号列において、上記Ｎ個の画素回路の画素信号が上記画素アレイにおける当該Ｎ個の画素回路の配列に対応した順番で並ぶように、当該Ｎ個の画素回路が上記画素走査回路において選択されたときの上記接続回路の接続状態に応じて、当該Ｎ個の画素回路の画素信号を並べ替える並べ替え回路と、
を更に有する、
請求項２，３，４，５又は６の何れか一つに記載の撮像装置。
【請求項８】
上記読み出し回路は、上記信号線から入力される上記第１画素信号と上記しきい値とを比較し、その比較結果を示す制御信号を出力する比較回路を含み、
上記シリアル変換回路は、上記制御信号を上記画素信号とともに上記シリアルの信号列に変換し、
上記補正回路は、上記信号列に含まれる各画素信号が上記第２画素信号であるか否かを上記制御信号に基づいて判定し、上記第２画素信号であると判定した画素信号に上記補正を行う、
請求項７に記載の撮像装置。
【請求項９】
上記複数の読み出し回路は、
上記第１画素信号を出力する第１読み出し回路と、
上記第２画素信号を出力する第２読み出し回路と、
を含み、
上記接続回路は、上記第１読み出し回路及び上記第２読み出し回路を一つの上記信号線に接続するとともに、当該一つの信号線を上記繰り返しパターンに基づいて若しくはランダムに変更し、
上記補正係数生成回路は、上記第１読み出し回路から出力される上記第１画素信号と上記第２読み出し回路から読み出される上記第２画素信号との比に応じて上記補正係数を生成する、
請求項８に記載の撮像装置。
【請求項１０】
上記接続回路は、上記複数の読み出し回路において共通の上記信号線に接続される二つの上記読み出し回路を、上記繰り返しパターンに基づいて若しくはランダムに変更し、
上記接続回路により共通の上記信号線に二つの上記読み出し回路が接続されると、当該二つの読み出し回路の一方が上記第１読み出し回路として機能し、他方が上記第２読み出し回路として機能する、
請求項９に記載の撮像装置。
【請求項１１】
複数の行選択線と、複数の列信号線と、行列状に配置され、それぞれ行選択線と列信号線とに接続された複数の画素回路とを含む画素アレイであって、上記画素回路が、フォトダイオードと、フォトダイオードに選択的に接続されて光電荷を蓄積する第１の容量素子と、上記第１の容量素子に選択的に接続されて光電荷を蓄積する第２の容量素子と、蓄積された光電荷に応じた画素信号を出力する出力トランジスタとを含み、上記画素回路が、上記第１の容量素子に蓄積された光電荷に応じた第１の画素信号と上記第１の容量素子及び第２の容量素子に蓄積された光電荷に応じた第２の画素信号とを列信号線に出力する、上記画素アレイと、
上記第１の画素信号と上記第２の画素信号とを入力し、上記第１の画素信号の信号レベルに応じて上記第１の画素信号又は上記第２の画素信号を選択する、複数の第１の読み出し回路と、上記第１の画素信号を入力する第２の読み出し回路と、上記第２の画素信号を入力する第３の読み出し回路とを含む読み出し部と、
上記複数の列信号線の中から選択された１つの列信号線を上記第２及び第３の読み出し回路に接続し、他の列信号線を複数の上記第１の読み出し回路にそれぞれ接続する接続回路と、
上記第２の読み出し回路から出力される第１の画素信号と上記第３の読み出し回路から出力される第２の画素信号とを入力し、それらの信号の比に基づいた係数を算出する係数算出回路と、
上記読み出し部から出力される画素信号を入力し、入力された画素信号が第１の画素信号であるときには入力された画素信号をそのまま出力し、入力された画素信号が第２の画素信号であるときには入力された画素信号と上記係数とを演算して出力する補正回路と、
を有する撮像装置。
【請求項１２】
上記第２及び第３の読み出し回路に接続される上記列信号線が周期的に変化する、
請求項１１に記載の撮像装置。
【請求項１３】
上記第１の読み出し回路が、上記第１の画素信号と所定のしきい値とを比較し、その比較結果を出力する比較回路を含み、
上記補正回路が、上記比較結果に基づいて、入力された画素信号が第１の画素信号又は第２の画素信号であるかを判別する、
請求項１１又は１２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広ダイナミックレンジの撮像装置に係り、例えば、感度特性が異なる２種類の画素信号を発生するイメージセンサを用いて広ダイナミックレンジを実現する撮像装置に関するものである。
【背景技術】
【０００２】
一般的なＣＭＯＳ（complementary
metal-oxide semiconductor）イメージセンサには、画素アレイと読み出し部が設けられている。画素アレイの各画素回路にフォトダイオードとアンプ回路が含まれており、フォトダイオードに発生する電圧がアンプ回路により増幅されて列信号線に出力される。読み出し部では、ＣＤＳ（correlated double sampling：相関二重サンプリング）と呼ばれるノイズキャンセル処理のため、１つの画素について２回の読み出しが行われる。暗レベル（Ｎ）と信号レベル（ＮＳ）の画素信号がそれぞれ読み出され、これらの信号の差（Ｎ−ＮＳ）に応じて新たな画素信号（Ｓ）が得られる。通常、画像処理を容易にするため、ＣＤＳ後の画素信号（Ｓ）にアナログ−デジタル変換（ＡＤ変換）が実行される。
【０００３】
各画素の信号電荷は、並列方式とシーケンシャル方式を合わせた手法で読み出される。画素アレイの各行が順次に選択され、選択された行の複数の列から並列に画素信号が読み出される。それぞれの列で行われる読み出し処理の程度に応じて、並列性の度合いが変化する。表１は、各列で行われる読み出し処理の内容と並列性の度合いを示す。
【０００４】
【表１】
2010183250.tif 000003
【０００５】
並列性の向上は、消費電力を低く抑えながら性能を向上させることを助ける。このことは、イメージセンサの解像度を増やす場合に列レベルでの要素の集積化が強力に推し進める理由となっている。近年では、各列にＡＤ変換回路を備えるＣＭＯＳイメージセンサが見られるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】再表２００５−０８３７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に示す広ダイナミックレンジのＣＭＯＳイメージセンサは、異なる感度レベルにおいて同時に２枚の画像を撮像する。この２枚の画像は、画素ごとに明るい方と暗い方の一方を選択することにより、１枚の画像に合成される。２枚の画像を合成する場合、システムの応答が全体的に直線性を有するように、画像の感度を補正する必要がある。
【０００８】
図１４は、高感度の画素信号Ｓ１と低感度の画素信号Ｓ２を発生するＣＭＯＳイメージセンサにおける補正処理を説明するための図である。
図１４に示すように、高感度の画素信号Ｓ１は低感度の画素信号Ｓ２に比べて信号レベルが高く、低感度の画素信号Ｓ２は高感度の画素信号Ｓ１に比べて飽和し難い。画素信号Ｓ１が飽和しない範囲（画素信号Ｓ１のレベルが所定のしきい値に達しない範囲）において画素信号Ｓ１を選択し、この範囲を超える場合に画素信号Ｓ２を選択することによって、広いダイナミックレンジを実現できる。
【０００９】
低感度の画素信号Ｓ２を選択する場合、全体の感度特性の直線性を保つため、画素信号Ｓ２に係数Ｋが乗算される（図１４）。係数Ｋは、画素信号Ｓ１とＳ２の比（Ｓ１／Ｓ２）により算出される。係数Ｋは、個々の画素回路において非常に安定しているものの、異なるチップにおいては製造バラツキにより１０％以上も値が変化する。そのため、係数Ｋを算出するためのフィルターを画像処理の中に含める必要がある。例えばこのフィルターは、１フレームごとに画像中の全ての画素についての平均化された係数Ｋを計算する。この場合、同じ画素について２つの画素信号（Ｓ１，Ｓ２）を取得する必要があるため、処理すべき情報量が２倍になる。
【００１０】
図１５は、通常型ＣＭＯＳセンサと広ダイナミックレンジ型ＣＭＯＳセンサの面積の比較例を示す図である。通常型ＣＭＯＳセンサでは、各画素について１種類の画素信号を処理すればよいため、１つの画素アレイ１１に対して読み出し部１２は１つで済む。これに対し、上述した広ダイナミックレンジ型ＣＭＯＳセンサでは各画素について２種類の画素信号を処理する必要があるため、１つの画素アレイ１１に２つの読み出し部１２Ａ，１２Ｂが必要になる。
【００１１】
図１５に示すように、上述した広ダイナミックレンジ型ＣＭＯＳは２倍の読み出し部が必要になるため回路面積の増大が避け難く、また、画素アレイから読み出される情報の処理量が２倍になるため消費電力が大きくなる。このような不利益を回避するため、２種類の画素信号（Ｓ１，Ｓ２）の読み出し部を共通化することが考えられる。しかしながら、それでは一方の画素信号しか得られなくなり係数Ｋを算出できないため、感度の異なる２枚の画像を適切に合成できない。
【００１２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、低感度の画像と高感度の画像を撮像する画素アレイを用いて、回路面積の増大を抑制しつつ広ダイナミックレンジを実現できる撮像装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の観点に係る撮像装置は、第１の感度特性を有する第１画素信号、及び、上記第１の感度特性より低感度の第２の感度特性を有する第２画素信号をそれぞれ発生する複数の画素回路を含んだ画素アレイと、Ｎ本の信号線と、上記画素アレイにおいて順次にＮ個の画素回路を選択し、選択したＮ個の画素回路から上記Ｎ本の信号線へ上記第１画素信号及び上記第２画素信号を時分割で出力させる画素走査回路と、上記信号線から入力される上記第１画素信号及び上記第２画素信号の何れか一方を選択して出力する、Ｎより少なくとも１つ多い複数の読み出し回路と、上記Ｎ本の信号線のうち、少なくとも一つの信号線に二つの上記読み出し回路を接続し、他の信号線にそれぞれ一つの上記読み出し回路を接続する接続回路と、上記第１の感度特性と上記第２の感度特性との感度比に応じた補正係数を生成する補正係数生成回路と、上記読み出し回路から出力される上記第２画素信号のレベルを、上記補正係数に基づいて上記第１の感度特性に応じた信号レベルに補正する補正回路とを有する。一つの上記信号線に一つのみ接続される上記読み出し回路は、上記第１画素信号が上記第１感度特性の飽和信号レベルに応じたしきい値より小さい場合に上記第１画素信号を選択して出力し、上記第１画素信号が上記しきい値より大きい場合に上記第２画素信号を選択して出力する。一つの上記信号線に二つ接続される上記読み出し回路は、その一方の読み出し回路において上記第１画素信号を選択して出力し、他方の読み出し回路において上記第２画素信号を選択して出力する。上記補正係数生成回路は、一つの上記信号線に接続される二つの上記読み出し回路の一方から出力される上記第１画素信号と他方から出力される上記第２画素信号との信号比に応じて上記補正係数を生成する。
【００１４】
上記撮像装置によれば、Ｎ個の上記画素回路の上記信号線が上記接続回路を介してＮより少なくとも１つ多い上記読み出し回路に接続される。Ｎ本の上記信号線のうち少なくとも一つの信号線が２つの上記読み出し回路に接続され、他の上記信号線がそれぞれ一つの読み出し回路に接続される。
一つの上記信号線に一つのみ接続される上記読み出し回路においては、上記第１の感度特性を有する上記第１画素信号と、上記第１の感度特性より低感度の上記第２の感度特性を有する上記第２画素信号の何れか一方が選択されて読み出される。上記第１画素信号が上記第１感度特性の飽和信号レベルに応じたしきい値より小さい場合、上記第１画素信号が読み出され、上記第１画素信号が当該しきい値より大きい場合、上記第２画素信号が読み出される。
一方、一つの上記信号線に２つ接続される上記読み出し回路においては、その一方の読み出し回路において上記第１画素信号が読み出され、他方の読み出し回路において上記第２画素信号が読み出される。すなわち、同一の上記画素回路において発生する上記第１画素信号及び上記第２画素信号が読み出される。この同一の上記画素回路において発生する上記第１画素信号及び上記第２画素信号の信号比に応じて、上記補正係数が生成される。上記読み出し回路から出力される上記第２画素信号のレベルが、上記補正係数に基づいて、上記第１の感度特性に応じた信号レベルに補正される。
【００１５】
好適に、上記補正係数生成回路は、複数の上記画素回路から読み出される上記第１画素信号と上記第２画素信号との上記信号比を平均化した値に応じて上記補正係数を生成してよい。
【００１６】
好適に、上記補正係数生成回路は、上記第１画素信号及び上記第２画素信号の少なくとも一方が所定の範囲を逸脱した上記信号比、及び／又は、所定の範囲を逸脱した上記信号比を上記平均化のサンプルから除外してよい。
【００１７】
好適に、上記接続回路は、上記画素走査回路において新たにＮ個の画素回路が選択される度に、上記Ｎ本の信号線の中で二つの上記読み出し回路に接続される信号線を、所定の繰り返しパターンに基づいて若しくはランダムに変更してよい。
【００１８】
好適に、上記接続回路は、上記繰り返しパターンの１回のループにおいて、上記画素アレイに含まれる各画素回路をそれぞれ同じ回数ずつ、一つの上記信号線を介して二つの上記読み出し回路に接続してよい。
【００１９】
好適に、上記補正係数生成回路は、上記画素アレイにおいて撮像された一枚の画像を形成する一連の画素信号に対して同一の上記補正係数を上記補正回路に供給してよい。
【００２０】
好適に、上記撮像装置は、上記複数の読み出し回路からパラレルに出力される信号をシリアルの信号列に変換するシリアル変換回路と、上記シリアル変換回路から出力されるシリアルの信号列において、上記Ｎ個の画素回路の画素信号が上記画素アレイにおける当該Ｎ個の画素回路の配列に対応した順番で並ぶように、当該Ｎ個の画素回路が上記画素走査回路において選択されたときの上記接続回路の接続状態に応じて、当該Ｎ個の画素回路の画素信号を並べ替える並べ替え回路とを備えてよい。
【００２１】
好適に、上記読み出し回路は、上記信号線から入力される上記第１画素信号と上記しきい値とを比較し、その比較結果を示す制御信号を出力する比較回路を含んでよい。上記シリアル変換回路は、上記制御信号を上記画素信号とともに上記シリアルの信号列に変換してよい。上記補正回路は、上記信号列に含まれる各画素信号が上記第２画素信号であるか否かを上記制御信号に基づいて判定し、上記第２画素信号であると判定した画素信号に上記補正を行ってよい。
【００２２】
好適に、上記複数の読み出し回路は、上記第１画素信号を出力する第１読み出し回路と、上記第２画素信号を出力する第２読み出し回路とを含んでよい。上記接続回路は、上記第１読み出し回路及び上記第２読み出し回路を一つの上記信号線に接続するとともに、当該一つの信号線を上記繰り返しパターンに基づいて若しくはランダムに変更してよい。上記補正係数生成回路は、上記第１読み出し回路から出力される上記第１画素信号と上記第２読み出し回路から読み出される上記第２画素信号との比に応じて上記補正係数を生成してよい。
【００２３】
好適に、上記接続回路は、上記複数の読み出し回路において共通の上記信号線に接続される二つの上記読み出し回路を、上記繰り返しパターンに基づいて若しくはランダムに変更してよい。上記接続回路により共通の上記信号線に二つの上記読み出し回路が接続されると、当該二つの読み出し回路の一方が上記第１読み出し回路として機能し、他方が上記第２読み出し回路として機能してよい。
【００２４】
本発明の第２の観点に係る撮像装置は、複数の行選択線と、複数の列信号線と、行列状に配置され、それぞれ行選択線と列信号線とに接続された複数の画素回路とを含む画素アレイであって、上記画素回路が、フォトダイオードと、フォトダイオードに選択的に接続されて光電荷を蓄積する第１の容量素子と、上記第１の容量素子に選択的に接続されて光電荷を蓄積する第２の容量素子と、蓄積された光電荷に応じた画素信号を出力する出力トランジスタとを含み、上記画素回路が、上記第１の容量素子に蓄積された光電荷に応じた第１の画素信号と上記第１の容量素子及び第２の容量素子に蓄積された光電荷に応じた第２の画素信号とを列信号線に出力する、上記画素アレイと、上記第１の画素信号と上記第２の画素信号とを入力し、上記第１の画素信号の信号レベルに応じて上記第１の画素信号又は上記第２の画素信号を選択する、複数の第１の読み出し回路と、上記第１の画素信号を入力する第２の読み出し回路と、上記第２の画素信号を入力する第３の読み出し回路とを含む読み出し部と、上記複数の列信号線の中から選択された１つの列信号線を上記第２及び第３の読み出し回路に接続し、他の列信号線を複数の上記第１の読み出し回路にそれぞれ接続する接続回路と、上記第２の読み出し回路から出力される第１の画素信号と上記第３の読み出し回路から出力される第２の画素信号とを入力し、それらの信号の比に基づいた係数を算出する係数算出回路と、上記読み出し部から出力される画素信号を入力し、入力された画素信号が第１の画素信号であるときには入力された画素信号をそのまま出力し、入力された画素信号が第２の画素信号であるときには入力された画素信号と上記係数とを演算して出力する補正回路とを有する。
【００２５】
好適に、上記第２及び第３の読み出し回路に接続される上記列信号線が周期的に変化してよい。
【００２６】
また、好適に、上記第１の読み出し回路が、上記第１の画素信号と所定のしきい値とを比較し、その比較結果を出力する比較回路を含んでよく、上記補正回路が、上記比較結果に基づいて、入力された画素信号が第１の画素信号又は第２の画素信号であるかを判別してよい。
【発明の効果】
【００２７】
本発明によれば、複数の読み出し回路の一部において高感度と低感度の２種類の画素信号をそれぞれ読み出し、他の一部においては当該２種類の画素信号の何れか一方を選択して読み出すため、広ダイナミックレンジを実現するために必要な感度特性の補正係数を生成できるとともに、読み出し回路による面積の増大を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係る撮像装置の構成の一例を示す図である。
【図２】画素回路の構成の一例を示す図である。
【図３】垂直走査回路の構成の一例を示す図である。
【図４】接続回路と読み出し部の構成例を示す図である。
【図５】１本の列信号線に１つのみ接続される読み出し回路の構成例を示す図である。
【図６】１本の列信号線に２つ接続される読み出し回路の一方の構成例を示す図である。
【図７】１本の列信号線に２つ接続される読み出し回路の他方の構成例を示す図である。
【図８】並べ替え回路、補正係数生成回路及び補正回路の構成例を示す図である。
【図９】シリアル変換回路から出力される画素データと並べ替え回路から出力される画素データの一例を示す図である。
【図１０】第１の実施形態に係る撮像装置における接続回路の接続状態の繰り返しパターンを例示した図である。
【図１１】第２の実施形態に係る撮像装置における接続回路の接続状態の繰り返しパターンを例示した図である。
【図１２】第３の実施形態に係る撮像装置における読み出し回路の構成例を示す図である。
【図１３】第３の実施形態に係る撮像装置における接続回路の接続状態の繰り返しパターンを例示した図である。
【図１４】高感度の画素信号と低感度の画素信号を発生するＣＭＯＳイメージセンサにおける補正処理を説明するための図である。
【図１５】通常型ＣＭＯＳセンサと広ダイナミックレンジ型ＣＭＯＳセンサの面積の比較例を示す図である。
【発明を実施するための形態】
【００２９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る撮像装置の構成の一例を示す図である。本実施形態に係る撮像装置は、画素アレイ１と、垂直走査回路２と、読み出し処理回路３と、制御回路４を有する。
画素アレイ１は、本発明における画素アレイの一実施形態である。
垂直走査回路２は、本発明における画素走査回路の一実施形態である。
【００３０】
［画素アレイ１］
画素アレイ１は、感度特性が異なる２種類の画素信号Ｓ１，Ｓ２を発生する複数の画素回路１０を有する。画素回路１０は例えば行列状に配列されており、行ごとに共通の行信号線ＲＷ１，ＲＷ２，…に接続され、列ごとに共通の列信号線ＣＭ１，ＣＭ２，…に接続される。
【００３１】
画素アレイ１の画素回路１０は、それぞれｎ本の列からなるｉ個のブロック（列ブロック）ＣＢ１〜ＣＢｉに区分される。図１において、列信号線ＣＭ１，ＣＭ２，…の横にカッコ書きで記した番号は、対応する列ブロックＣＢ１〜ＣＢｉの番号を示す。列ブロックのｎ本の列信号線ＣＭ１〜ＣＭｎは、後述の接続回路３１を介してｎ＋１個の読み出し回路ＲＣｎ〜ＲＣｎ＋１（図４）に接続される。
なお、以下の説明では、任意の列ブロック（ＣＢ１〜ＣＢｉ）を符号「ＣＢ」で表す場合がある。
【００３２】
図２は、画素回路１０の構成の一例を示す図である。画素回路１０は、撮像対象の光を受けて光電荷を生成するフォトダイオードＰＤと、ｎ型のＭＯＳトランジスタＱ１〜Ｑ５と、キャパシタＣＳを有する。
フォトダイオードＰＤのアノードが基準電位ＧＮＤに接続され、そのカソードがＭＯＳトランジスタ（転送トランジスタ）Ｑ１を介してフローティング領域ＦＤに接続される。キャパシタＣＳの一方の端子が基準電位ＧＮＤに接続され、その他方の端子がＭＯＳトランジスタ（蓄積トランジスタ）Ｑ２を介してフローティング領域ＦＤに接続される。電源ラインＶＤＤとフローティング領域ＦＤの間にＭＯＳトランジスタ（リセットトランジスタ）Ｑ３が接続される。ＭＯＳトランジスタ（増幅トランジスタ）Ｑ４のゲートがフローティング領域ＦＤに接続され、そのドレインが電源ラインＶＤＤに接続され、そのソースがＭＯＳトランジスタ（選択トランジスタ）Ｑ５を介して出力Ｐｏｕｔに接続される。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ５のゲートには、行信号線を介して制御信号φｔ，φｓ，φｒ，φｘが入力される。画素回路１０において発生した画素信号は、出力Ｐｏｕｔから列信号線（ＣＭ１〜ＣＭｎ）へ出力される。
【００３３】
図２に示す画素回路１０は以下のように動作する。
前のフィールドが終了するとき、転送トランジスタＱ１がオフ、蓄積トランジスタＱ２がオンに設定された状態で、リセットトランジスタＱ３がオンに設定される。これにより、前のフィールドでキャパシタＣＳとフローティング領域ＦＤの結合容量に蓄積された光電荷が排出され、次のフィールドを開始する準備が整う。次のフィールドが開始されるとき、リセットトランジスタＱ３はオフに設定される。
【００３４】
リセットトランジスタＱ３によるリセットの直後、キャパシタＣＳとフローティング領域ＦＤの結合容量には、リセット等に伴うノイズが電荷として蓄積される。この電荷に応じた増幅トランジスタＱ４の出力信号は、リセットレベル信号Ｎ２として読み出し処理回路３に読み出される。リセットレベル信号Ｎ２は、低感度の画素信号Ｓ２を生成する際のＣＤＳ処理に用いられる。
【００３５】
このリセットに続いて、光電荷を蓄積する期間（蓄積期間）に入る。蓄積期間においては、転送トランジスタＱ１のポテンシャル障壁がオフ状態に比べて若干低くなるように制御信号φｔが調節される。これにより、フォトダイオードＰＤの容量から溢れた光電荷が、キャパシタＣＳとフローティング領域ＦＤとの結合容量に蓄積される。照度が低い場合、フォトダイオードＰＤの容量にのみ光電荷が蓄積され、照度が高い場合、フォトダイオードＰＤの容量から溢れた光電荷がキャパシタＣＳとフローティング領域ＦＤとの結合容量にも蓄積される。
【００３６】
蓄積期間が終了すると、転送トランジスタＱ１及び蓄積トランジスタＱ２がオフに設定され、フローティング領域とキャパシタＣｓが切り離される。次いで、リセットトランジスタＱ３がオンに設定されて、フローティング領域ＦＤに蓄積された光電荷が排出される。
リセットトランジスタＱ３によるリセットの直後、フローティング領域ＦＤにはリセット等に伴うノイズが電荷として蓄積される。この電荷に応じた増幅トランジスタＱ４の出力信号は、リセットレベル信号Ｎ１として読み出し処理回路３に読み出される。リセットレベル信号Ｎ１は、高感度の画素信号Ｓ１の生成（ＣＤＳ処理）に用いられる。
【００３７】
フローティング領域ＦＤのリセット後、転送トランジスタＱ１がオンに設定される。フローティング領域ＦＤはフォトダイオードＰＤよりポテンシャルが低いため、フォトダイオードＰＤの容量に蓄積された光電荷が全てフローティング領域ＦＤに転送される。電荷の転送後、転送トランジスタＱ１がオフに設定される。このときフローティング領域ＦＤに転送される光電荷に応じて増幅トランジスタＱ４から出力される信号は、画素信号ＮＳ１として読み出し処理回路３に読み出される。画素信号ＮＳ１は、フォトダイオードＰＤの容量に蓄積された光電荷の成分と、リセットレベル信号Ｎ１の成分を含む。画素信号ＮＳ１からリセットレベル信号Ｎ１を減算することにより、高感度の画素信号Ｓ１が生成される。
【００３８】
フォトダイオードＰＤの光電荷がフローティング領域ＦＤへ転送された後、蓄積トランジスタＱ２がオフからオンに設定され、次いで、転送トランジスタＱ１がオフからオンに設定される。これにより、フローティング領域ＦＤとキャパシタＣＳの容量が再び結合される。結合容量には、蓄積期間においてフォトダイオードＰＤに発生した光電荷（フォトダイオードＰＤの容量から溢れた分を含む）が集められる。結合容量に電荷が集められた後、転送トランジスタＱ１がオフに設定される。このとき、結合容量の電荷に応じて増幅トランジスタＱ４から出力される信号は、画素信号ＮＳ２として読み出し処理回路３に読み出される。画素信号ＮＳ２は、フォトダイオードＰＤ，フローティング領域ＦＤ及びキャパシタＣＳの容量に蓄積された光電荷の成分と、リセットレベル信号Ｎ２の成分を含む。画素信号ＮＳ２からリセットレベル信号Ｎ２を減算することにより、低感度の画素信号Ｓ２が生成される。
【００３９】
このようにして１つのフィールドが終了すると、フローティング領域ＦＤとキャパシタＣＳの結合容量に蓄積された光電荷がリセットされ、次のフィールドの動作が繰り返される。上述した信号（Ｎ１，Ｎ２，ＮＳ１，ＮＳ２）が読み出し処理回路３において読み出される期間において、制御信号φｘがハイレベルに設定され、選択トランジスタＱ５がオン状態となる。
【００４０】
なお、上記の動作例では、リセットレベル信号Ｎ２が読み出された後、蓄積期間を経て他の信号（Ｎ１，ＮＳ１，ＮＳ２）が読み出される。そのため、この４つの信号からＣＤＳ処理によって１組の画素信号（Ｓ１，Ｓ２）を得るためには、１フィールドの間リセットレベル信号Ｎ２を保持しなくてはならず、そのためのメモリ（フィールドメモリ）が必要になる。しかしながら、リセットレベル信号Ｎ２の変動が十分小さい場合、次のフィールドにおけるリセットレベル信号Ｎ２を使ってＣＤＳ処理を行うことにより、フィールドメモリを省略することができる。
【００４１】
［垂直走査回路２］
垂直走査回路２は、画素アレイ１の画素行列を１行ずつ順次に選択し、選択した行に属する画素回路１０の画素信号を各々の列信号線ＣＭ１，ＣＭ２，…へ出力させる。
【００４２】
図３は、垂直走査回路２の構成の一例を示す図である。図３に示す垂直走査回路２は、パルスシフト回路２１とスイッチ回路２２を有する。
パルスシフト回路２１は、制御回路４において生成される制御信号（スタート信号、垂直走査クロック信号等）に応じて順次にシフトするパルス信号を発生する。パルスシフト回路２１は、例えばシフトレジスタによって構成される。
スイッチ回路２２は、パルスシフト回路２１のパルス信号に応じて、画素回路１０の制御信号線（φｒ，φｔ，φｓ，φｘ）を行信号線ＲＷ１〜ＲＷｊの何れか１つに接続する。スイッチ回路２２は、例えば図３に示すように、パルスシフト回路２１のパルス信号に応じてオンオフするトランジスタによって構成される。
【００４３】
［読み出し処理回路３］
読み出し処理回路３は、垂直走査回路２よって順次に選択される画素アレイ１の１行分の画素回路１０から画素信号を読み出し、読み出した画素信号にＣＤＳ、増幅、ＡＤ変換、感度補正等の処理を施して画素データＰｄａｔを生成する。
【００４４】
読み出し処理回路３は、例えば図１に示すように、ｉ個の列ブロックＣＢ１〜ＣＢｉに対応するｉ個の接続回路３１及びｉ個の読み出し部３２と、シリアル変換回路３３と、並べ替え回路３４と、補正係数生成回路３５と、補正回路３６を有する。
接続回路３１は、本発明における接続回路の一実施形態である。
補正係数生成回路３５は、本発明における補正係数生成回路の一実施形態である。
補正回路３６は、本発明における補正回路の一実施形態である。
並べ替え回路３４は、本発明における並べ替え回路の一実施形態である。
【００４５】
図４は、接続回路３１と読み出し部３２の構成例を示す図である。
図４の例において、読み出し部３２はｎ＋１個の読み出し回路ＲＣ１〜ＲＣｎ＋１を有する。各読み出し回路（ＲＣ１〜ＲＣｎ＋１）は、画素回路１０から画素信号を読み出し、これにＣＤＳ、信号増幅、ＡＤ変換等の処理を行う。読み出し部３２に含まれる読み出し回路（ＲＣ１〜ＲＣｎ＋１）の数は、列ブロックＣＢに含まれる列信号線（ＣＭ１〜ＣＭｎ）の数に比べて１つ多い。
【００４６】
接続回路３１は、制御回路４の制御に応じて、読み出し部３２のｎ＋１個の読み出し回路ＲＣ１〜ＲＣｎ＋１と、列ブロックＣＢのｎ本の列信号線ＣＭ１〜ＣＭｎとを接続する。接続回路３１は、ｎ本の列信号線ＣＭ１〜ＣＭｎのうち、１本の列信号線に２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）を接続し、他のｎ−１本の列信号線にそれぞれ１つの読み出し回路（ＲＣ１〜ＲＣｎ−１）を接続する。
【００４７】
また、接続回路３１は、垂直走査回路２において新たな行が選択される度に（１ラインごとに）、列ブロックＣＢのＮ本の列信号線の中で２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される１本の列信号線を、一定の繰り返しパターンに基づき変更する。この繰り返しパターンの例については、後に図１０を参照して説明する。
【００４８】
ところで、１本の列信号線に１つのみ接続される読み出し回路（ＲＣ１〜ＲＣｎ−１）と、１本の列信号線に２つ接続される読み出し回路（ＲＣｎ，ＲＣｎ＋１）とでは、画素信号Ｓ１，Ｓ２の読み出しに関して動作が異なる。
【００４９】
１本の列信号線に１つのみ接続される読み出し回路（ＲＣ１〜ＲＣｎ−１）は、画素回路１０から読み出される高感度の画素信号Ｓ１と低感度の画素信号Ｓ２の何れか一方を選択して出力する。すなわち、読み出し回路（ＲＣ１〜ＲＣｎ−１）は、高感度の感度特性の飽和信号レベルに応じて設定されたしきい値Ｖｔｈと画素信号Ｓ１とを比較し、画素信号Ｓ１がしきい値Ｖｔｈより小さい場合（画素信号Ｓ１が飽和信号レベルに達していない場合）画素信号Ｓ１を選択して出力し、画素信号Ｓ１がしきい値Ｖｔｈより大きい場合（画素信号Ｓ１が飽和信号レベルに達している場合）画素信号Ｓ２を選択して出力する。
【００５０】
一方、１本の列信号線に２つ接続される読み出し回路（ＲＣｎ，ＲＣｎ＋１）は、一方の読み出し回路（ＲＣｎ）において高感度の画素信号Ｓ１を出力し、他方の読み出し回路（ＲＣｎ＋１）において低感度の画素信号Ｓ２を出力する。
【００５１】
図５は、１本の列信号線に１つのみ接続される読み出し回路ＲＣｑ（「ｑ」は１からｎ−１までの整数を示す）の構成例を示す図である。
【００５２】
図５に示す読み出し回路ＲＣｑは、増幅回路３０１，３０２と、ＡＤ変換回路３０３と、比較回路３０４と、スイッチ回路３０５，３０６と、電流源３０７と、バッファ回路３１１〜３１４と、キャパシタＣｎｓ１，Ｃｎ１，Ｃｎｓ２，Ｃｎ２を有する。
比較回路３０４は、本発明における比較回路の一実施形態である。
【００５３】
電流源３０７は、入力端子Ｔｑ，接続回路３１及び列信号線を介して画素回路１０の出力に接続されており、増幅トランジスタＱ４（図２）のソースに一定の電流を流す。
キャパシタＣｎｓ１，Ｃｎ１，Ｃｎｓ２，Ｃｎ２は、その一方の端子が基準電位ＧＮＤに接続され、他方の端子がスイッチ回路３０５を介して入力端子Ｔｑに接続される。スイッチ回路３０５は、制御回路４の制御に応じてキャパシタＣｎｓ１，Ｃｎ１，Ｃｎｓ２，Ｃｎ２と入力端子Ｔｑとを選択的に接続する。
増幅回路３０１は、バッファ回路３１１を介して入力されるキャパシタＣｎｓ１の電圧Ｖｎｓ１と、バッファ回路３１２を介して入力されるキャパシタＣｎ１の電圧Ｖｎ１との差（Ｖｎ１−Ｖｎｓ１）を増幅し、電圧Ｖｓ１として出力する。
増幅回路３０２は、バッファ回路３１３を介して入力されるキャパシタＣｎｓ２の電圧Ｖｎｓ２と、バッファ回路３１４を介して入力されるキャパシタＣｎ２の電圧Ｖｎ２との差（Ｖｎ２−Ｖｎｓ２）を増幅し、電圧Ｖｓ２として出力する。
比較回路３０４は、増幅回路３０１から出力される電圧Ｖｓ１としきい値Ｖｔｈとを比較し、その比較結果を示す制御信号Ｂｑを出力する。比較回路３０４は、電圧Ｖｓ１がしきい値Ｖｔｈより低い場合、「１」（ハイレベル）の制御信号Ｂｑを出力し、電圧Ｖｓ１がしきい値Ｖｔｈを超える場合、「０」（ローレベル）の制御信号Ｂｑを出力する。
スイッチ回路３０６は、比較回路３０４の制御信号Ｂｑが「１」の場合に電圧Ｖｓ１を選択して出力し、制御信号Ｂｑが「０」の場合に電圧Ｖｓ２を選択して出力する。
ＡＤ変換回路３０３は、スイッチ回路３０６から出力される、電圧Ｖｓ１又は電圧Ｖｓ２をデジタル信号に変換し、画素データＰｑとして出力する。
【００５４】
制御回路４の制御に応じてスイッチ回路３０５の接続が切り替えられることにより、画素回路１０の４つの信号（ＮＳ１，Ｎ１，ＮＳ２，Ｎ２）が４つのキャパシタ（Ｃｎｓ１，Ｃｎ１，Ｃｎｓ２，Ｃｎ２）に振り分けられる。キャパシタＣｎｓ１に画素信号ＮＳ１の電圧Ｖｎｓ１が保持され、キャパシタＣｎ１にリセットレベル信号Ｎ１の電圧Ｖｎ１が保持され、キャパシタＣｎｓ２に画素信号ＮＳ２の電圧Ｖｎｓ２が保持され、キャパシタＣｎ２にリセットレベル信号Ｎ２の電圧Ｖｎ２が保持される。
増幅回路３０１において、電圧Ｖｎｓ１と電圧Ｖｎ１との差（Ｖｎ１−Ｖｎｓ１）が増幅され、高感度の画素信号Ｓ１に対応する電圧Ｖｓ１が得られる。また、増幅回路３０２において、電圧Ｖｎｓ２と電圧Ｖｎ２との差（Ｖｎ２−Ｖｎｓ２）が増幅され、低感度の画素信号Ｓ２に対応する電圧Ｖｓ２が得られる。
比較回路３０４において、電圧Ｖｓ１としきい値Ｖｔｈとが比較され、その比較結果を示す制御信号Ｂｑが出力される。また、制御信号Ｂｑに応じてスイッチ回路３０６が切り替えられることにより、電圧Ｖｓ１及びＶｓ２の何れか一方がＡＤ変換回路３０３に入力され、デジタルの画素データＰｑに変換される。電圧Ｖｓ１がしきい値Ｖｔｈより低い場合、電圧Ｖｓ１がＡＤ変換され、電圧Ｖｓ１がしきい値Ｖｔｈを超える場合、電圧Ｖｓ２がＡＤ変換される。これにより、電圧Ｖｓ１が飽和信号レベルに達していない場合、高感度の画素信号Ｓ１が画素データＰｑとして出力され、電圧Ｖｓ１が飽和信号レベルに達している場合、低感度の画素信号Ｓ２が画素データＰｑとして出力される。
以上が、図５に示す読み出し回路Ｒｑの説明である。
【００５５】
図６，図７は、１本の列信号線に２つ接続される読み出し回路ＲＣｎ，ＲＣｎ＋１のそれぞれの構成例を示す。図６は読み出し回路ＲＣｎの構成例を示し、図７は読み出し回路ＲＣｎ＋１の構成例を示す。
【００５６】
図６に示す読み出し回路ＲＣｎは、増幅回路３０１と、ＡＤ変換回路３０３と、スイッチ回路３０５Ａと、電流源３０７と、バッファ回路３１１，３１２と、キャパシタＣｎｓ１，Ｃｎ１を有する。図６と図５における同一符号は同一の構成要素を示す。
スイッチ回路３０５Ａは、制御回路４の制御に応じてキャパシタＣｎｓ１，Ｃｎ１と入力端子Ｔｎとを選択的に接続する。スイッチ回路３０５Ａの切り替えにより、キャパシタＣｎｓ１に画素信号ＮＳ１の電圧Ｖｎｓ１が保持され、キャパシタＣｎ１にリセットレベル信号Ｎ１の電圧Ｖｎ１が保持される。増幅回路３０１は、電圧Ｖｎｓ１と電圧Ｖｎ１との差（Ｖｎ１−Ｖｎｓ１）を増幅することにより、高感度の画素信号Ｓ１に対応する電圧Ｖｓ１を出力する。ＡＤ変換回路３０３は、この電圧Ｖｓ１をデジタル信号に変換し、画素データＰｎとして出力する。
このように、読み出し回路ＲＣｎは、画素回路１０から出力される高感度の画素信号Ｓ１に応じた画素データＰｎを出力する。
【００５７】
図７に示す読み出し回路ＲＣｎ＋１は、増幅回路３０２と、ＡＤ変換回路３０３と、スイッチ回路３０５Ｂと、電流源３０７と、バッファ回路３１３，３１４と、キャパシタＣｎｓ２，Ｃｎ２を有する。図７と図５における同一符号は同一の構成要素を示す。
スイッチ回路３０５Ｂは、制御回路４の制御に応じてキャパシタＣｎｓ２，Ｃｎ２と入力端子Ｔｎ＋１とを選択的に接続する。スイッチ回路３０５Ｂの切り替えにより、キャパシタＣｎｓ２に画素信号ＮＳ２の電圧Ｖｎｓ２が保持され、キャパシタＣｎ２にリセットレベル信号Ｎ２の電圧Ｖｎ２が保持される。増幅回路３０２は、電圧Ｖｎｓ２と電圧Ｖｎ２との差（Ｖｎ２−Ｖｎｓ２）を増幅することにより、低感度の画素信号Ｓ２に対応する電圧Ｖｓ２を出力する。ＡＤ変換回路３０３は、この電圧Ｖｓ２をデジタル信号に変換し、画素データＰｎ＋１として出力する。
このように、読み出し回路ＲＣｎ＋１は、画素回路１０から出力される低感度の画素信号Ｓ２に応じた画素データＰｎ＋１を出力する。
以上が、図６，図７に示す読み出し回路ＲＣｎ，ＲＣｎ＋１の説明である。
【００５８】
図１に戻る。
シリアル変換回路３３は、読み出し部３２の各読み出し回路（ＲＣ１〜ＲＣｎ＋１）からパラレルに出力される画素データ（Ｐ１，Ｐ２，…）と制御信号（Ｂ１，Ｂ２，…）をシリアルの信号列に変換する。
【００５９】
並べ替え回路３４は、接続回路３１における列信号線（ＣＭ１〜ＣＭｎ）と読み出し回路（ＲＣ１〜ＲＣｎ＋１）との接続状態に応じて、シリアル変換回路３３からシリアルに出力される画素データ（Ｐ１，Ｐ２，…）の配列を変更する。
すなわち並べ替え回路３４は、画素アレイ１の１行の画素回路１０より読み出されてシリアルに転送される画素データ（Ｐ１，Ｐ２，…）を、当該１行の画素回路１０の配列に対応した順番に並べ替える。この場合、並べ替え回路３４は、当該１行の画素回路１０が垂直走査回路２において選択されたときの接続回路３１の接続状態に応じて、当該１行の画素回路１０より読み出された画素データ（Ｐ１，Ｐ２，…）を並べ替える。
【００６０】
補正係数生成回路３５は、画素回路１０の２つの感度特性（高感度及び低感度）の感度比に応じた補正係数Ｋを生成する。具体的には、補正係数生成回路３５は、同一の画素回路１０から読み出し回路ＲＣｎ及びＲＣｎ＋１によって読み出される高感度の画素信号Ｓ１（画素データＰｎ）と低感度の画素信号Ｓ２（画素データＰｎ＋１）との信号比（Ｓ１／Ｓ２）に応じて補正係数Ｋを生成する。
【００６１】
また、補正係数生成回路３５は、接続回路３１の異なる接続状態において上述した信号比（Ｓ１／Ｓ２）を複数取得し、取得した信号比（Ｓ１／Ｓ２）を平均化した値に応じて補正係数Ｋを生成する。
【００６２】
更に補正係数生成回路３５は、画素アレイ１において撮像された１枚の画像を形成する一連の画素データ（Ｐ１，Ｐ２，…）に対して同一の補正係数Ｋを補正回路３６に供給する。すなわち、補正係数生成回路３５は、１フレームを構成する画素データ（Ｐ１，Ｐ２，…）に対して同一の補正係数Ｋを供給し、フレームの途中で補正係数Ｋが更新されないようにする。これにより、補正係数Ｋの切り替わりに伴う画像のノイズが防止される。
【００６３】
補正回路３６は、読み出し部３２において出力される画素データ（Ｐ１，Ｐ２，…）のうち低感度の画素信号Ｓ２に係る画素データのレベルを、補正係数Ｋに基づいて高感度の感度特性に応じたレベルに補正する。
例えば、補正回路３６は、並べ替え回路３４から出力される各画素データ（Ｐ１，Ｐ２，…）が低感度の画素信号Ｓ２であるかどうかを、各画素データ（Ｐ１，Ｐ２，…）に付随する制御信号（Ｂ１，Ｂ２，…）に基づいて判定する。低感度の画素信号Ｓ２である場合、補正回路３６は、これに補正係数Ｋを乗じる。補正回路３６は、補正後のデータを画素データＰｄａｔとして順次出力する。
【００６４】
図８は、並べ替え回路３４、補正係数生成回路３５及び補正回路３６の構成例を示す図である。
【００６５】
図８に示す並べ替え回路３４は、デマルチプレクサ３４１と、シリアル変換回路３４２と、フリップフロップ３４３〜３４５，３４６＿１〜３４６＿ｎと、比較回路３４７を有する。
【００６６】
フリップフロップ３４３は、シリアル変換回路３３からシリアルに出力される画素データ（Ｐ１，Ｐ２，…）を保持する。
比較回路３４７は、フリップフロップ３４３に保持される読み出し回路ＲＣｎの画素データＰｎ（画素信号Ｓ１）を、アナログのしきい値Ｖｔｈ（図５）に対応したデジタルのしきい値Ｐｔｈと比較する。比較回路３４６は、この比較結果を制御信号Ｂｎとしてデマルチプレクサ３４１に出力する。制御信号Ｂｎは、画素データＰｎ（画素信号Ｓ１）が飽和信号レベルに達しているか否かを示す。
【００６７】
フリップフロップ３４６＿１〜３４６＿ｎは、１つの列ブロックＣＢにおいて行方向に並ぶｎ個の画素回路１０に対応する。すなわち、フリップフロップ３４６＿ｘ（「ｘ」は１からｎまでの整数を示す）は、列ブロックＣＢの第ｘ列の画素回路１０に対応する。
【００６８】
デマルチプレクサ３４１は、フリップフロップ３４３に順次に保持される画素データ（Ｐ１，Ｐ２，…）を、その画素データの読み出し元の画素回路１０に対応するフリップフロップ（３４６＿１〜３４６＿ｎ）に振り分ける。このとき、画素データＰｎ及びＰｎ＋１については、制御信号Ｂｎに応じて何れか一方を選択し、対応するフリップフロップ（３４６＿１〜３４６＿ｎ）に入力する。すなわち、デマルチプレクサ３４１は、画素データＰｎ（画素信号Ｓ１）が飽和信号レベルに達していない場合、画素データＰｎ（画素信号Ｓ１）を選択し、飽和信号レベルに達している場合、画素データＰｎ＋１（画素信号Ｓ２）を選択する。
また、デマルチプレクサ３４１は、フリップフロップ３４３に保持される画素データＰｎ，Ｐｎ＋１をそれぞれフリップフロップ３４４，３４５に振り分ける。
デマルチプレクサ３４１は、上記の振り分けを制御回路４の制御に従って行う。
【００６９】
シリアル変換回路３４２は、フリップフロップ３４６＿１〜３４６＿ｎに保持される画素データ（Ｐ１，Ｐ２，…）をシリアルの信号列に変換して補正回路３６に出力する。
【００７０】
図８に示す補正係数生成回路３５は、信号比算出回路３５１と平均化回路３５２を有する。
信号比算出回路３５１は、フリップフロップ３４３に保持される画素データＰｎ（画素信号Ｓ１）とフリップフロップ３４４に保持される画素データＰｎ＋１（画素信号Ｓ２）との信号比（Ｓ１／Ｓ２）を算出する。
平均化回路３５２は、信号比算出回路３５１において算出される信号比（Ｓ１／Ｓ２）の平均値を算出し、算出した平均値を補正係数Ｋとして出力する。また、平均化回路３５２は、補正係数Ｋを所定フレーム数ごとに算出し、フレームが切り替わるときに補正係数Ｋの算出値を切り替える。例えば、平均化回路３５は、所定フレーム数の信号比（Ｓ１／Ｓ２）を積分することにより補正係数Ｋを算出し、算出した補正係数Ｋをフレームが切り替わる際に補正回路３６へ出力する。平均化の方法としては、例えば所定数の信号比（Ｓ１／Ｓ２）が取得される度にそれらの平均値を算出してもよいし、順次に入力される信号比（Ｓ１／Ｓ２）の移動平均を算出してもよい。
【００７１】
図８に示す補正回路３６は、乗算回路３６１とマルチプレクサ３６２を有する。
乗算回路３６１は、シリアル変換回路３４２から順次に入力される画素データ（Ｐ１，Ｐ２，…）に補正係数Ｋを乗算する。
マルチプレクサ３６２は、並べ替え回路３４から順次に入力される画素データ（Ｐ１，Ｐ２，…）に付随した制御信号（Ｂ１，Ｂ２，…）に応じて、当該画像データ又は乗算回路３６１の出力データの何れか一方を選択し、感度補正された画素データＰｄａｔとして順次出力する。マルチプレクサ３６２は、入力される画素データが高感度の画素信号Ｓ１である場合、当該画素データを選択し、低感度の画素信号Ｓ２である場合、当該画素データに補正係数Ｋが乗ぜられた乗算回路３６１の出力データを選択する。
【００７２】
［制御回路４］
制御回路４は、撮像装置の各構成要素を制御するための制御信号を生成する。
例えば、制御回路４は、画素回路１０の制御信号（φｔ，φｓ，φｒ，φｘ）や、垂直走査回路２において画素アレイ１の各行を順次に選択するための制御信号、接続回路３１において所定の繰り返しパターンに従って接続を切り替えるための制御信号、読み出し回路（ＲＣ１，ＲＣ２，…）において画素回路１０の出力信号（ＮＳ１，Ｎ１，ＮＳ２，Ｎ２）を保持するための制御信号、シリアル変換回路３３において画素データ（Ｐ１，Ｐ２，…）をシリアルの信号列に変換するための制御信号、並べ替え回路３４において画素データ（Ｐ１，Ｐ２，…）の信号列を並べ替えるための制御信号、補正係数生成回路３５において補正係数Ｋの更新タイミングを制御するための信号などを生成する。
【００７３】
ここで、上述した構成を有する撮像装置の動作を説明する。
【００７４】
垂直走査回路２の走査によって、行信号線（ＲＷ１，ＲＷ２，…）が順次に活性化される。行信号線が活性化されると、これに接続される１行（１ライン）の画素回路１０からそれぞれ画素信号（ＮＳ１，Ｎ１，ＮＳ２，Ｎ２）が出力される。画素信号は、列信号線（ＣＭ１，ＣＭ２，…）を介して読み出し処理回路３に入力される。
１つの列ブロックＣＢに含まれるｎ本の列信号線（ＣＭ１〜ＣＭｎ）は、接続回路３１を介してｎ＋１個の読み出し回路（ＲＣ１〜ＲＣｎ＋１）に接続される。読み出し回路（ＲＣ１〜ＲＣｎ＋１）の数は、列信号線（ＣＭ１〜ＣＭｎ）の数に比べて１つ多くなっている。
ｎ本の列信号線（ＣＭ１〜ＣＭｎ）のうち、１本の列信号線が２つの読み出し回路ＲＣｎ，ＲＣｎ＋１に接続され、他のｎ−１本の列信号線がそれぞれ１つの読み出し回路（ＲＣ１〜ＲＣｎ−１）に接続される。
【００７５】
読み出し回路ＲＣｑ（ｑ＝１〜ｎ−１）では、１つの画素回路１０から高感度の画素信号Ｓ１と低感度の画素信号Ｓ２の何れか一方が画素データＰｑとして読み出される。画素信号Ｓ１が飽和信号レベルに達していない場合は画素信号Ｓ１が読み出され、画素信号Ｓ１が飽和信号レベルに達している場合は画素信号Ｓ２が読み出される。また、読み出し回路ＲＣｑでは、読み出した画素信号の種類（Ｓ１又はＳ２）を示す制御信号Ｂｑが生成される。画素データＰｑと制御信号Ｂｑは、シリアル変換回路３３及び並べ替え回路３４を介して補正回路３６に入力される。
【００７６】
一方、読み出し回路ＲＣｎ及びＲＣｎ＋１では、１つの画素回路１０から２つの画素信号Ｓ１，Ｓ２が画素データＰｎ，Ｐｎ＋１として読み出される。読み出し回路ＲＣｎにおいて画素信号Ｓ１が読み出され、読み出し回路ＲＣｎ＋１において画素信号Ｓ２が読み出される。この同一画素の画素信号Ｓ１，Ｓ２は、シリアル変換回路３３及び並べ替え回路３４を介して補正係数生成回路３５に入力され、補正係数Ｋの生成に用いられる。
また、画素データＰｎ，Ｐｎ＋１は、並べ替え回路３４におて何れか一方のみ選択され、補正回路３６に入力される。画素データＰｎ（画素信号Ｓ１）が飽和信号レベルに達していない場合は画素データＰｎが選択され、画素データＰｎが飽和信号レベルに達している場合は画素データＰｎ＋１（画素信号Ｓ２）が選択される。並べ替え回路３４においてこの選択結果を示す制御信号Ｂｎが生成され、画素データとともに補正回路３６へ入力される。
【００７７】
図９は、シリアル変換回路３３から出力される画素データと並べ替え回路３４から出力される画素データの一例を示す図である。
図の上段はシリアル変換回路３３の出力を示し、図の下段は並べ替え回路３４の出力を示す。符号「ＰＩＸ１」，…，「ＰＩＸｎ」は列ブロック内のｎ個の画素を示し、符号に付された数は列の順番を示す。
図９の例において、列ブロックＣＢの第１列目の画素回路１０から２つの画素データ（Ｓ１及びＳ２）が読み出され、他の列の画素回路１０からそれぞれ１つの画素データ（Ｓ１又はＳ２）が読み出される。シリアル変換回路３３の出力では、第１列目の画素回路１０から読み出される２つの画素データ（Ｓ１及びＳ２）が信号列の最後になっている（図９上段）。この信号列が、並べ替え回路３４によって画素アレイ１での画素配列と合うように並べ替えられる。並べ替えの結果、第１列目の画素回路１０から読み出された画素データが信号列の１番目になる。第１列目の画素回路１０から読み出された２つの画素データ（Ｓ１及びＳ２）のうち、制御信号Ｂｎに応じて選択された一方が信号列の１番目に挿入される。
【００７８】
補正回路３６に入力される画素データ（Ｐ１，Ｐ２，…）は、その感度特性（Ｓ１又はＳ２）に応じて信号レベルが補正される。画素データが低感度（Ｓ２）の場合、これに補正係数Ｋが乗ぜられて高感度の画素データに補正される。高感度（Ｓ１）の画素データはそのまま出力される。画素データが高感度（Ｓ１）であるか低感度（Ｓ２）であるかは、画素データに付随して入力される制御信号（Ｂ１，Ｂ２，…）に基づいて判定される。
【００７９】
１ラインの画素データが読み出されて次のラインの画素データの読み出しが開始されるとき、接続回路３１の接続状態が変更される。すなわち、２つの読み出し回路ＲＣｎ及びＲＣｎ＋１に接続される１本の列信号線が、１ラインの読み出しの度に変更される。この変更は、ある一定の繰り返しパターンに基づいて行われる。
【００８０】
例えば図４において、実線と点線は接続回路３１の異なる接続状態を示している。実線で示す状態においては、列信号線ＣＭ１に２つの読み出し回路ＲＣｎ，ＲＣｎ＋１が接続され、点線で示す状態においては、列信号線ＣＭ２に２つの読み出し回路ＲＣｎ，ＲＣｎ＋１が接続される。
【００８１】
図１０は、接続回路３１の接続状態の繰り返しパターンを例示した図である。
図１０の例では、図示の都合上、列ブロックＣＢのサイズを８行４列としている。行列の各マス目は１つの画素回路１０を示す。マス目に描かれた○印は、２つの読み出し回路ＲＣ４，ＲＣ５（図６，図７）に接続される画素回路１０を示す。
【００８２】
８行４列の列ブロックＣＢにおいて、○印の画素回路１０が規則的なパターンで配置される。例えば図１０に示すように、８行４列の中で４行４列のパターンＰＴＮが繰り返される。４行４列のパターンＰＴＮには、各列に１つずつ○印の画素回路１０が配置される。このパターンＰＴＮは、４ラインの読み出しを行った場合に４つの列信号線がそれぞれ１回ずつ２つの読み出し回路ＲＣ４，ＲＣ５に接続されることを示している。
【００８３】
８行４列の規則的パターンは、図１０（Ａ）〜（Ｄ）に示すように、１フレームごとに列方向へ１段ずつシフトする。最下段の行のパターンは、列方向のシフトによって最上段に戻される。図１０（Ｄ）のパターンまで進むと再び図１０（Ａ）のパターンに戻る。図１０（Ａ）〜（Ｄ）が１つの繰り返パターンを示す。この繰り返しパターンの１回のループにおいて、８行４列の全ての画素回路１０が２つの読み出し回路ＲＣ４，ＲＣ５にそれぞれ１回ずつ接続される。すなわち、全ての画素回路１０の画素データが補正係数生成回路３５に１回ずつ入力され、補正係数Ｋの生成に用いられる。
【００８４】
以上説明したように、本実施形態に係る撮像装置によれば、ｎ個の画素回路１０の列信号線ＣＭ１〜ＣＭｎが接続回路３１を介してｎ＋１個の読み出し回路ＲＣｎ〜ＲＣｎ＋１に接続される。ｎ本の列信号線ＣＭ１〜ＣＭｎのうち１本の列信号線が２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続され、他のｎ−１本の列信号線がそれぞれ１つの読み出し回路（ＲＣ１〜ＲＣｎ−１）に接続される。１本の列信号線に１つのみ接続される読み出し回路（ＲＣ１〜ＲＣｎ−１）においては、高感度の画素信号Ｓ１と低感度の画素信号Ｓ２の何れか一方が選択されて読み出される。画素信号Ｓ１が飽和信号レベルに達していない場合、高感度の画素信号Ｓ１が読み出され、画素信号Ｓ１が飽和信号レベルに達している場合、低感度の画素信号Ｓ２が読み出される。一方、１本の列信号線に２つ接続される読み出し回路（ＲＣｎ，ＲＣｎ＋１）においては、同一画素の２つの画素信号Ｓ１，Ｓ２が読み出される。この２つの画素信号Ｓ１，Ｓ２の信号比（Ｓ１／Ｓ２）に応じて、画素信号の感度の補正係数Ｋが生成される。読み出し回路（ＲＣ１，ＲＣ２，…）で読み出される低感度の画素信号Ｓ２のレベルが、補正係数Ｋにより高感度の感度特性に応じた信号レベルに補正される。
このように、本実施形態に係る撮像装置では、画素の数より１つ多い読み出し回路（ＲＣ１〜ＲＣｎ＋１）を用いて補正係数Ｋの生成に必要な情報（Ｓ１／Ｓ２）を得ることができるため、補正係数Ｋを生成するために画素数の２倍の読み出し回路を設ける場合に比べて、回路面積を大幅に減少させることができる。
また、本実施形態に係る撮像装置では、補正係数Ｋの生成に用いる読み出し回路の数を減らすことによって情報量を抑制し、処理に要する消費電力を抑えることができる。画素数の２倍の読み出し回路を設ける方式では、通常のＣＭＯＳセンサに比べてデータレートが２倍になり、レートの増加率が１００％になる。一方、本実施形態に係る撮像装置では、例えばＮ＝３２の場合に読み出し回路が３３個であり、読み出し回路が１つ増えることに伴う画素信号のデータレートの増加率は僅か３％（１／Ｎ）程で済む。従って、通常のＣＭＯＳセンサと比較して僅かなデータレートの増加で、広いダイナミックレンジを実現できる。
【００８５】
また、本実施形態に係る撮像装置によれば、複数の画素回路１０から読み出される画素信号Ｓ１，Ｓ２の比（Ｓ１／Ｓ２）を平均化した値に応じて補正係数Ｋが生成される。
画像が明る過ぎると高感度の画素信号Ｓ１が飽和し、画像が暗過ぎると低感度の画素信号Ｓ２が非常に小さくなってノイズの影響を受け易くなる。補正係数Ｋとして適切な信号比（Ｓ１／Ｓ２）は、中間的な照度において得られる。もし、単一の画素回路１０の画素信号（Ｓ１，Ｓ２）のみに基づいて補正係数Ｋを生成すると、この画素回路１０の入射光が明る過ぎたり暗過ぎたりする場合に、適切な補正係数Ｋを生成できない。
そこで、上述のように複数の信号比（Ｓ１／Ｓ２）の平均値に応じて補正係数Ｋを生成すれば、撮像画像の明るさのムラによる信号比（Ｓ１／Ｓ２）のばらつきの影響を低減できる。また、不具合のある画素回路１０が含まれている場合でも、他の正常な画素回路１０との平均化によってその影響を低減できる。
【００８６】
更に、本実施形態に係る撮像装置によれば、２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される列信号線が、垂直走査回路２による１ラインの走査の度に、所定の繰り返しパターンに基づいて変更される。
もし２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される列信号線が固定されていると、例えば、列方向に延びる明暗のストライプを有した画像などを撮像した場合、極端に明るい画素、若しくは、極端に暗い画素からの画素信号（Ｓ１，Ｓ２）に補正係数Ｋの値が影響を受けてしまい、感度特性の補正が適切に行われなくなる。また、不具合のある画素回路１０を含んだ列が固定的に２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される場合も、適切な補正が行われなくなる。本実施形態では、接続回路３１の接続状態が１ラインの走査の度に変更されるため、撮像画像の内容や画素回路１０の不具合の影響を低減できる。
【００８７】
更に、本実施形態に係る撮像装置によれば、接続回路３１による繰り返しパターンの１回のループにおいて（例えば図１０（Ａ）〜（Ｄ））、画素アレイ１に含まれる各画素回路１０がそれぞれ一回ずつ、一つの列信号線を介して二つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される。これにより、画素アレイ１に含まれる画素回路１０から満遍なく信号比（Ｓ１／Ｓ２）の情報が取得されて補正係数Ｋの生成に用いられるため、撮像画像の内容や画素回路１０の不具合の影響を更に低減できる。
【００８８】
また、本実施形態に係る撮像装置によれば、画素アレイ１において撮像された１枚の画像を形成する一連の画素データ（１フレームを構成する画素データ）に対して同一の補正係数Ｋが供給され、フレームの途中で補正係数Ｋが更新されないようにしている。補正係数Ｋは一連の画素データに一律に使用されるため、その値が画像の途中で大きく変化すると、例えば行方向に延びるすじ状のノイズが生成される。本実施形態では、補正係数Ｋの切り替わりのタイミングを制御することによって、このような画像ノイズの発生を防止できる。
【００８９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態に係る撮像装置では、２つの読み出し回路（ＲＣｎ，ＲＣｎ＋１）に接続される列信号線を接続回路３１において所定の繰り返しパターンに基づいて変更する。本実施形態に係る撮像装置では、更に、他の読み出し回路（ＲＣ１〜ＲＣｎ−１）と列信号線との接続状態も一定の繰り返しパターンに基づいて変更する。
【００９０】
図１１は、本実施形態に係る撮像装置における接続回路３１の接続状態の繰り返しパターンを例示した図である。
図において、行列の各マス目に記載される数字は、画素回路１０に接続される読み出し回路（ＲＣ１〜ＲＣ５）の番号を示す。○印の画素回路１０には２つの読み出し回路（ＲＣ４，ＲＣ５／図６，図７）が接続され、他の画素回路１０にはそれぞれ１つの読み出し回路（Ｒ１〜Ｒ３／図５）が接続される。
【００９１】
図１０と同様に、図１１の例においても、８行４列の規則的パターンが１フレームごとに列方向へ１段ずつシフトし、４フレームで元の状態に戻る。繰り返しパターンの１回のループ（図１１（Ａ）〜（Ｄ））において、８行４列の全ての画素回路１０が２つの読み出し回路ＲＣ４，ＲＣ５にそれぞれ１回ずつ接続される。
【００９２】
この８行４列の規則的パターンの中で、４行４列のパターンＰＴＮが繰り返されている。４行４列のパターンＰＴＮには、読み出し回路ＲＣ４及びＲＣ５に接続される○印の画素回路、並びに、読み出し回路Ｒ１〜Ｒ３に接続される画素回路１０が、各列に１つずつ配置される。すなわち、４つの列と５つの読み出し回路（ＲＣ１〜ＲＣ５）との接続が均一に分散されており、特定の列に特定の読み出し回路が接続されない。
【００９３】
各読み出し回路は、図５〜図７に示すように増幅回路等を有しているため、その出力信号には画素信号とは関係ない回路特性に起因した誤差が含まれている。この誤差は、回路特性のばらつきによって読み出し回路ごとに異なっている。そのため、もし特定の列を特定の読み出し回路へ固定的に接続すると、この誤差が画像上に固定パターンの縦縞のノイズとして現れる。
本実施形態に係る撮像装置では、各読み出し回路が画素ブロックＣＢの各列に均一に接続されるため、上述した画像のノイズの発生を有効に防止できる。
【００９４】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
上述した第１の実施形態に係る撮像装置では、同一画素から２つの画素信号（Ｓ１，Ｓ２）を読み出す回路として、常に同じ読み出し回路のペア（ＲＣｎ，ＲＣｎ＋１）が用いられる。これに対し、本実施形態に係る撮像装置では、接続回路３１の接続パターンに応じてこの読み出し回路のペアが変更される。
【００９５】
本実施形態に係る撮像装置は、図１〜図８に示す撮像装置に対して読み出し回路（ＲＣ１〜ＲＣｎ＋１）の構成が異なる。
【００９６】
図１２は、本実施形態に係る撮像装置における読み出し回路ＲＣｙ（「ｙ」は１からｎ＋１までの整数を示す）の構成例を示す図である。図１２に示す読み出し回路ＲＣｙは、図５に示す読み出し回路ＲＣｑと同様の構成を有するとともに、ＮＯＲ回路３０８及び３０９を有する。
ＮＯＲ回路３０８は、比較回路３０４において出力される制御信号Ｂｑと制御信号ＳＫｙとの反転論理和を演算する。
ＮＯＲ回路３０９は、ＮＯＲ回路３０８の出力信号と制御信号ＳＫｙ−１との反転論理和を演算する。ＮＯＲ回路３０９の出力信号がスイッチ回路３０６に入力される。スイッチ回路３０６は、ＮＯＲ回路３０９の出力信号が「１」のときに電圧Ｖｓ１を選択し、ＮＯＲ回路３０９の出力信号が「０」のときに電圧Ｖｓ２を選択する。
【００９７】
制御信号ＳＫ１〜ＳＫｎは、同一画素の２つの画素信号（Ｓ１，Ｓ２）の読み出しを行う２つの読み出し回路を指定する信号であり、制御回路４によって生成される。制御信号ＳＫ１〜ＳＫｎの何れか１つが「１」（ハイレベル）に設定され、その他が「０」（ローレベル）に設定される。制御信号ＳＫ０とＳＫｎ＋１は「０」に固定される。
【００９８】
制御信号ＳＫｙが「１」（ハイレベル）のとき、読み出し回路ＲＣｙのＮＯＲ回路３０８から「０」が出力される。このとき、制御信号ＳＫｙ−１が「０」であるため、読み出し回路ＲＣｙのＮＯＲ回路３０９から「１」が出力される。従って、読み出し回路ＲＣｙから高感度の画素信号Ｓ１が読み出される。また、読み出し回路ＲＣｙ＋１のＮＯＲ回路３０９には「１」の制御信号ＳＫｙが入力されるため、ＮＯＲ回路３０９の出力は「０」になる。従って、読み出し回路ＲＣｙ＋１から低感度の画素信号Ｓ２が読み出される。
このように、制御信号ＳＫｙが「１」に設定されると、読み出し回路ＲＣｙから高感度の画素信号Ｓ１が読み出され、読み出し回路ＲＣｙ＋１から低感度の画素信号Ｓ２が読み出される。
一方、制御信号ＳＫｙ以外の制御信号（ＳＫ１〜ＳＫｎ）は全て「０」になるため、読み出し回路ＲＣｙ，ＲＣｙ＋１以外の他の読み出し回路においてＮＯＲ回路３０８，３０９はＮＯＴ回路と等価になる。これらの読み出し回路では、制御信号Ｂｑと同じ値の信号がスイッチ回路３０６に入力されるため、図５に示す読み出し回路ＲＣｑと等価な読み出し動作が行われる。
【００９９】
また、本実施形態に係る撮像装置では、図１２に示すように、同一画素回路１０に接続される２つの読み出し回路（ＲＣｙ，ＲＣｙ＋１）において制御信号（Ｂｙ，Ｂｙ＋１）が生成されるため、並べ替え回路３４の比較回路３４７（図８）を省略することができる。この場合、デマルチプレクサ３４１は、読み出し回路（ＲＣｙ，ＲＣｙ＋１）からシリアル変換回路３３を介して転送される制御信号（Ｂｙ，Ｂｙ＋１）に応じて、２つの画素データ（Ｐｙ，Ｐｙ＋１）の一方を選択し、選択した画素データを対応するフリップフロップ（４６１−１〜４６１−ｎ）に入力する。
【０１００】
図１３は、本実施形態に係る撮像装置における接続回路３１の接続状態の繰り返しパターンを例示した図である。図に用いられている数字や記号の意味は図１１と同じである。
図１３に示す繰り返しパターンは、○印の画素回路１０に接続される２つの読み出し回路が変化している点で、図１１のパターンと異なっている。図１３の例では、各読み出し回路（ＲＣ１〜ＲＣ５）がほぼ同じ頻度で○印の画素回路１０に接続されている。
このように、本実施形態では、補正係数Ｋの生成に関与する読み出し回路を変化させることによって、各読み出し回路の特性のばらつきによる補正係数Ｋへの影響を平均化できるため、より適切な感度補正を行うことができる。
【０１０１】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１０２】
例えば、補正係数生成回路３５は、高感度の画素信号Ｓ１及び低感度の画素信号Ｓ２の少なくとも一方が所定の範囲を逸脱している場合、これについて算出される信号比を平均化のサンプルから除外するようにしてもよい。
具体的には、例えば、補正係数生成回路３５に入力される画素信号（Ｓ１，Ｓ２）が所定の範囲内にあるか否かを判定する判定回路を設ける。平均化部３５２は、この判定回路の判定結果に応じて、所定の範囲から逸脱した画素信号に係る信号比を平均化のサンプルから除外する。
これにより、極端に明るい画素や極端に暗い画素の影響により不適切な補正係数Ｋが生成されることを有効に回避できる。
また、補正係数生成回路３５は、信号比算出回路３５１において算出された信号比が所定の範囲を逸脱した場合に、この信号比を平均化のサンプルから除外するようにしてもよい。
【０１０３】
上述の実施形態では、一定の繰り返しパターンに基づいて接続回路３１の接続状態を変化させるが、本発明はこれに限定されない。例えば、接続回路３１の接続状態をランダムに変化させてもよい。あるいは、接続回路３１の接続状態を変化させずに固定させてもよい。
【０１０４】
また、上述の実施形態では、並べ替え回路３４において並べ替えが行われた後の画像データに対して補正回路３６による感度補正が行われているが、本発明はこれに限定されない。例えば、並べ替え回路３４の前段に補正回路３６を設けて、シリアル変換回路３３から並べ替え回路３４へ入力される画素データに感度補正を行ってもよい。
【０１０５】
また、上述の実施形態では、制御信号Ｂｎを生成するための比較回路３４７を並べ替え回路３４に設けているが（図８）、本発明はこれに限定されない。例えば、比較回路を読み出し回路ＲＣｎ（図６，図７）に設けてもよい。この場合、比較回路は、ＡＤ変換回路３０３の前段において電圧Ｖｓ１としきい値Ｖｔｈとの比較を行ってもよいし、あるいは、ＡＤ変換回路３０３の後段において画素データＰｎ（画素信号Ｓ１）としきい値Ｐｔｈとの比較を行ってもよい。
【０１０６】
また、上述の実施形態では、各読み出し回路においてＡＤ変換を行っているが、本発明はこれに限定されない。例えば、シリアル変換回路３３の後段でＡＤ変換を行ってもよい。
【０１０７】
また、上述の実施形態では、接続回路３１においてｎ本の列信号線とｎ＋１個の読み出し回路とを接続しているが、ｎ本の列信号線とｎ＋２個以上の読み出し回路とを接続するようにしてもよい。
【０１０８】
本発明の撮像装置は、１つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【符号の説明】
【０１０９】
１…画素アレイ１、１０…画素回路、２…垂直走査回路、３…読み出し処理回路、４…制御回路、２１…パルスシフト回路、２２，３０５，３０５Ａ，３０５Ｂ，３０６…スイッチ回路、３１…接続回路、３２…読み出し部、３３…シリアル変換回路、３４…並べ替え回路、３５…補正係数生成回路、３６…補正回路、３０１，３０２…増幅回路、３０３…ＡＤ変換回路、３０４，３４７…比較回路、３０７…電流源、３０８，３０９…ＮＯＲ回路、３１１〜３１４…バッファ回路、３４１…デマルチプレクサ、３４２…シリアル変換回路、３４３〜３４５，３４６＿１〜３４６＿ｎ…フリップフロップ、３５１…信号比算出回路、３５２…平均化回路、３６１…乗算回路、３６２…マルチプレクサ、ＰＤ…フォトダイオード、Ｑ１〜Ｑ５…ＭＯＳトランジスタ、ＣＳ，Ｃｎｓ１，Ｃｎｓ２，Ｃｎ１，Ｃｎ２…キャパシタ、ＲＣ１〜ＲＣｎ＋１…読み出し回路、ＲＷ１〜ＲＷｊ…行信号線、ＣＭ１〜ＣＭｎ…列信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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