【手続補正書】
【提出日】令和3年10月25日(2021.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力ノード（Ｏｕｔ）と基準ノード（ＧＮＤ）との間に並列にある第１の回路分岐（２０）および第２の回路分岐（３０）を備える整流回路（（１０，１０．１〜１０．９）であって、
各回路分岐（２０，３０）が、電流制御素子（２３，３３）に直列である誘導素子（Ｌ１，Ｌ２）と、該誘導素子（Ｌ１，Ｌ２）と前記電流制御素子（２３，３３）との間に配置された入力ノード（Ｉｎ１，Ｉｎ２）とを備え、経時的に可変である入力電圧（ΔＶｉｎ）が、前記整流回路の作動中、前記入力ノード（Ｉｎ１，Ｉｎ２）間に印加され、
各電流制御素子（２３，３３）が、前記基準ノード（ＧＮＤ）に接続された第１の導通端子及び各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続された第２の導通端子を有するトランジスタ（Ｍ１，Ｍ２）と、前記基準ノード（ＧＮＤ）に接続されるアノード及び各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続されるカソードと、を備え、
前記トランジスタ（Ｍ１，Ｍ２）が、前記ダイオード（Ｄ１，Ｄ２）に並列である整流回路。
【請求項２】
各トランジスタ（Ｍ１，Ｍ２）が、好ましくはタイプｎまたは代替的にはタイプｐのケイ素電界効果トランジスタ、好ましくは高い電子移動度を有する、好ましくはＧａＮ、ＧａＡｓ、ＡｌＧａＮ、ＡｌＧａＡｓ、ＩｎＧａＮ、ＩｎＧａＡｓ、ＳｉＣの電界効果トランジスタＨＥＭＴ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタまたはＩＧＢＴから選択される請求項１に記載の整流回路（１０，〜１０．９）。
【請求項３】
各トランジスタ（Ｍ１，Ｍ２）が、電界効果トランジスタであり、該電界効果トランジスタのソース端子が、前記基準ノード（ＧＮＤ）に接続され、前記電界効果トランジスタのドレイン端子が、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続される請求項２に記載の整流回路（１０，１０．１〜１０．９）。
【請求項４】
各電流制御素子（２３，３３）が、さらなるトランジスタ（Ｍ３，Ｍ４）を備え、各さらなるトランジスタ（Ｍ３，Ｍ４）のソース端子が、各前記トランジスタ（Ｍ１，Ｍ３）のソース端子に接続される請求項１または２に記載の整流回路（１０，１０．１〜１０．９）。
【請求項５】
容量素子（Ｃｏ）および負荷素子（Ｒｌ）が、前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に並列に結合される、請求項１から４のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項６】
さらなる電流制御素子（４３）を提供し、該さらなる電流制御素子が、互いに並列の前記容量素子（Ｃｏ）および前記負荷素子（Ｒｌ）に直列に接続されたトランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）を備え、該トランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）は、前記容量素子（Ｃｏ）と前記負荷素子（Ｒｌ）との間の並列部に直列に、前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に接続される請求項５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項７】
前記回路分岐（２０，３０）の前記入力ノード（ＩＮ１，Ｉｎ２）に接続された容量素子（Ｃｐ）を備える請求項１から６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項８】
前記容量素子（Ｃｐ）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて所定の共振周波数を規定するようにサイズ設定される、請求項７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項９】
前記入力電圧（ΔＶｉｎ）を受信するための一対の入力端子（Ｔｉｎ１，Ｔｉｎ２）を備え、各回路分岐（２０，３０）が、前記入力ノード（ＩＮ１，Ｉｎ２）および各入力端子（Ｔｉｎ１，Ｔｉｎ２）に接続されたデカップリング素子（Ｃｉｎ１，Ｃｉｎ２）を備える請求項１から８のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１０】
各デカップリング素子（Ｃｉｎ１，Ｃｉｎ２）が、各容量素子（Ｃｉｎ１，Ｃｉｎ２）を備え、該容量素子（Ｃｉｎ１，Ｃｉｎ２）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて、所定の共振周波数を規定するようにサイズ設定される請求項７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１１】
制御モジュール（５０）を備え、各トランジスタ（Ｍ１，Ｍ２）が、各パイロット信号（Ｖｄ１，Ｖｄ２）を受信するための前記制御モジュール（５０）に接続された制御端子を備え、前記制御モジュール（５０）が、
前記回路のノードおよび前記整流回路の素子からの少なくとも１つにおいて電圧および電流からの少なくとも１つの値を測定するのに適した測定ユニット（５１）と、
トランジスタ（Ｍ１，Ｍ２）毎に対して測定された少なくとも１つの値に基づいてパイロット信号（Ｖｄ１，Ｖｄ２）を生成し、該パイロット信号（Ｖｄ１，Ｖｄ２）を各前記トランジスタ（Ｍ１，Ｍ２）の前記制御端子に供給するのに適したパイロット・ユニット（５３）と、を備える請求項１から１０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１２】
前記測定ユニット（５１）が、
前記第１の回路分岐（２０）の前記入力ノード（Ｉｎ１）における電圧、
前記第１の回路分岐（２０）の前記電流制御素子（２３）を流れ抜ける電流、
前記第１の回路分岐（２０）の前記電流制御素子（２３）によって吸収される電力、
前記第２の回路分岐（３０）の前記入力ノード（Ｉｎ２）における電圧、
前記第２の回路分岐（３０）の前記電流制御素子（３３）を流れ抜ける電流、
前記第２の回路分岐（３０）の前記電流制御素子（３３）によって吸収される電力、および
前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）における電圧からの少なくとも１つを測定するように構成される請求項１１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１３】
前記測定ユニット（５１）が、
前記負荷素子（Ｒｌ）を流れ抜ける電流、
前記容量素子（Ｃｏ）を流れ抜ける電流、および
前記負荷素子（Ｒｌ）によって吸収される電力からの少なくとも１つを測定するように構成される請求項１２および５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１４】
前記制御モジュール（５０）が、前記出力ノード（Ｏｕｔ）、前記パイロット・ユニット（５３）、および前記測定ユニット（５１）に接続された給電ユニット（５６）を備え、該給電ユニット（５６）が、前記出力ノード（Ｏｕｔ）からエネルギを吸収し、前記エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する請求項１１から１３のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１５】
前記制御モジュール（５０）が、給電ユニット（５６）を備え、該給電ユニットは、入力ノード（Ｉｎ１，Ｉｎ２）および前記給電ユニット（５６）に接続されたダイオード（Ｄ３）ならびに前記給電ユニット（５６）および前記基準ノード（ＧＮＤ）に接続されたコンデンサ（Ｃ３）を介して前記入力ノード（Ｉｎ１，Ｉｎ２）に接続され、前記給電ユニット（５６）が、前記パイロット・ユニット（５３）および前記測定ユニット（５１）にも接続され、前記給電ユニット（５６）が、前記入力ノード（Ｉｎ１，Ｉｎ２）からエネルギを吸収し、該エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する、請求項１１から１３のいずれか一項に記載の整流回路（１０，１０．１〜１０．９，１０．２，１０．３，１０．４，１０．５，１０．６）。
【請求項１６】
前記給電ユニット（５６）が、低ドロップアウト・レギュレータまたはＬＤＯレギュレータを備える請求項１４または１５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１７】
前記パイロット・ユニット（５３）が、
前記それぞれのトランジスタ（Ｍ１，Ｍ２）に供給された前記パイロット信号（Ｖｄ１，Ｖｄ２）のスイッチング、および前記少なくとも１つの測定された値に基づく前記整流回路の対応する応答に関連する少なくとも１つの遅延を推定するのに適した遅延推定ブロック（６３）と、
前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適したロジック・ブロック（６１）と、を備える請求項１１から１６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１８】
前記パイロット・ブロック（６１）が、前記少なくとも１つの測定された値および前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適する請求項１７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１９】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）を活性化するのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第１のスイッチング、および該第１のスイッチングに対する前記回路の対応する応答に関連する活性化遅延を推定するように構成される請求項１７または１８に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２０】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）をオフに切り替えるのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第２のスイッチング、および該第２のスイッチングに対する前記整流回路の対応する応答に関連するスイッチング・オフ遅延を推定するように構成される請求項１９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２１】
前記ロジック・ブロック（６１）が、少なくとも１つの所定の第１のパイロット試験信号および第２のパイロット試験信号を生成し、これらを前記第１の回路分岐（２０）の前記トランジスタ（Ｍ１）および前記第２の回路分岐（３０）の前記トランジスタ（Ｍ２）にそれぞれ供給するように構成され、前記遅延推定ブロック（６３）が、前記パイロット試験信号に対する前記整流回路の応答における遅延を推定するように構成される請求項１７から２０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２２】
前記ロジック・ブロック（６１）が、前記制御モジュール（５０）の活性化時に前記パイロット試験信号を生成するように構成される請求項２１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２３】
前記ロジック・ブロック（６１）が、前記遅延推定ブロック（６３）によって特定された前記遅延を補償するように、事前に前記パイロット信号の生成を起こさせるように構成される請求項１７から２２のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２４】
前記ロジック・ブロック（６１）が、各電流制御素子（２３，３３）によって吸収される電力を最小化するように、前記遅延を補償するように構成される、請求項２３に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２５】
前記ロジック・ブロック（６１）が、前記負荷素子（Ｒｌ）によって吸収される電力を最大化するように、前記遅延を補償するように構成される請求項２４に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２６】
前記入力電圧（ΔＶｉｎ）が、周期的に交番する、相反する半波を備える経時的に可変な電圧であり、各回路分岐（２０，３０）が、前記入力電圧（ΔＶｉｎ）の各半波を連続的な出力電圧（ＶＯｕｔ）に変換するのに適しており、前記パイロット・ユニット（５３）が、前記入力電圧（ΔＶｉｎ）の各前記半波の変換を選択的に阻害するように、トランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するように構成される請求項１１から２５のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２７】
各誘導素子（Ｌ１，Ｌ２）が、磁気的に絶縁されたインダクタである請求項１から２６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２８】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える電力デバイス（７０）。
【請求項２９】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える誘導性レシーバ回路（８０）であって、各誘導素子（Ｌ１，Ｌ２）が、各受信コイル（Ｌ１，Ｌ２）を備える誘導性レシーバ回路。
【請求項３０】
前記コイル（Ｌ１，Ｌ２）が、互いに重複する請求項３３に記載の誘導性レシーバ回路（８０）。
【請求項３１】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える容量性レシーバ回路（９０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）のそれぞれが、各伝導受信プレート（１０３．１，１０３．２）に結合される容量性レシーバ回路。
【請求項３２】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える無線周波数レシーバ回路（１１０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）の少なくとも１つが、アンテナ（１２３）に結合される無線周波数レシーバ回路。
【請求項３３】
各アンテナに結合された少なくとも１つの追加の回路分岐を備え、各分岐が、各周波数において共振する各インダクタおよびコンデンサの対を備える請求項３２に記載の無線周波数レシーバ回路。