(57)【要約】【課題】  非読み出し領域が複数の読み出し領域と隣接する場合における、非読み出し領域から読み出し領域への電荷の漏れ込みの影響の差を小さくすることを目的とする。【解決手段】  非読み出し領域のうち、第１および第２の読み出し領域と接する行のリセット走査を、第１および第２の読み出し領域の読み出し走査に先んじて開始する。【選択図】  図５
2010183440.tif 000002
【特許請求の範囲】
【請求項１】
光電変換する光電変換部と、該光電変換部に蓄積された電荷に応じた信号を出力する画素出力部とを含む画素が行列状に配列された画素領域と、
前記画素を行毎に選択する行選択部と、を含む固体撮像装置であって、
前記固体撮像装置は、前記固体撮像装置の動作モードを制御する制御部をさらに含み、
前記制御部は
前記画素の複数の行からなるとともに、前記画素から信号を読み出す第１の読み出し領域と、
前記画素の複数の行からなるとともに、前記画素から信号を読み出す第２の読み出し領域と、
前記画素の複数の行からなるとともに、前記第１および第２の読み出し領域と接する非読み出し領域と、を含む動作モードにおいて、
前記非読み出し領域のうち、前記第１および第２の読み出し領域と接する行のリセット走査を、前記第１および第２の読み出し領域の読み出し走査に先んじて開始すること
を特徴とする固体撮像装置。
【請求項２】
前記制御部は、前記非読み出し領域のうち、第１および第２の読み出し領域と接する行のリセット走査を同時に開始することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記制御部は、前記非読み出し領域に係るリセット走査を、
前記非読み出し領域のうち、第１の読み出し領域と接する行から開始するリセット走査は、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向と同じ方向に行い、
さらに、前記非読み出し領域のうち、第２の読み出し領域と接する行から開始するリセット走査は、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に行うこと
を特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記制御部は、前記非読み出し領域に係るリセット走査において、
前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向と同じ方向に行うリセット走査によりリセットする前記画素の行のアドレスが、
前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に行うリセット走査によりリセットする前記画素の行のアドレスと一致するか、大小関係が逆転したことに応じて前記リセット走査を停止すること
を特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記制御部は、前記非読み出し領域に含まれるすべての前記画素の行について同時にリセット走査を行うことを特徴とする請求項２に記載の固体撮像装置。
【請求項６】
前記制御部は、前記画素の行を走査するための垂直走査部を有し、
該垂直走査部は、
アドレス信号を生成するアドレス生成部と、
前記アドレス信号に対応したビットを選択するデコーダと、
前記デコーダによって選択されたビットを記憶する記憶部と、
前記記憶部に記憶されたビットに応じて、前記画素に信号を供給する画素駆動部と、を含むこと
を特徴とする請求項２ないし５に記載の固体撮像装置。
【請求項７】
前記アドレス生成部は、
複数のカウンタと、
前記複数のカウンタからのカウント値を前記デコーダに選択的に入力するセレクタと、を含むこと
を特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記制御部は、
前記セレクタにより前記複数のカウンタからのカウント値を順次、前記デコーダに入力し、
複数のビットに対応して複数の前記画素の行に同時に信号を供給すること
を特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記制御部は、前記非読み出し領域に係るリセット走査を、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に走査することを特徴とする請求項１に記載の固体撮像装置。
【請求項１０】
前記制御部は、
前記第１または第２の読み出し領域のうち、前記非読み出し領域と接する行の読み出し走査開始時刻ｔｒに対して、前記非読み出し領域のうち、前記第１または第２の読み出し領域と接する行のリセット走査を開始時刻Ｔｂを、ｔｒ−Ｎ×τ≦Ｔｂ＜ｔｒの条件を満たすように制御すること
を特徴とする請求項１乃至９のいずれかに記載の固体撮像装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の固体撮像装置と、
前記固体撮像装置の画素部に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
を特徴とする撮像システム。
【請求項１２】
光電変換する光電変換部と、該光電変換部に蓄積された電荷に応じた信号を出力する画素出力部とを含む画素が行列状に配列された画素領域と、を含む固体撮像装置の駆動方法であって、
前記画素の複数の行からなるとともに、前記画素から信号を読み出す第１の読み出し領域と、
前記画素の複数の行からなるとともに、前記画素から信号を読み出す第２の読み出し領域と、
前記画素の複数の行からなるとともに、前記第１および第２の読み出し領域と接する非読み出し領域と、を含む動作モードにおいて、
前記非読み出し領域のうち、前記第１および第２の読み出し領域と接する行のリセット走査を、前記第１および第２の読み出し領域の読み出し走査に先んじて開始すること
を特徴とする固体撮像装置の駆動方法。
【請求項１３】
前記非読み出し領域のうち、第１および第２の読み出し領域と接する行のリセット走査を同時に開始することを特徴とする請求項１２に記載の固体撮像装置の駆動方法。
【請求項１４】
前記非読み出し領域に係るリセット走査を、
前記非読み出し領域のうち、第１の読み出し領域と接する行から開始するリセット走査は、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向と同じ方向に行い、
前記非読み出し領域のうち、第１の読み出し領域と接する行から開始するリセット走査は、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に行うこと
を特徴とする請求項１３に記載の固体撮像装置の駆動方法。
【請求項１５】
前記非読み出し領域に係るリセット走査において、
前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向と同じ方向に行うリセット走査によりリセットする前記画素の行のアドレスが、
前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に行うリセット走査によりリセットする前記画素の行のアドレスと一致するか、大小関係が逆転したことに応じて前記リセット走査を停止すること
を特徴とする請求項１４に記載の固体撮像装置の駆動方法。
【請求項１６】
前記非読み出し領域に含まれるすべての前記画素の行について同時にリセット走査を行うことを特徴とする請求項１３に記載の固体撮像装置の駆動方法。
【請求項１７】
前記固体撮像装置は前記前記画素の行を走査するための垂直走査部を有し、
該垂直走査部は、
アドレス信号を生成するアドレス生成部と、
前記アドレス信号に対応したビットを選択するデコーダと、
前記デコーダによって選択されたビットを記憶する記憶部と、
前記記憶部に記憶されたビットに応じて、前記画素に信号を供給する画素駆動部と、を含むこと
を特徴とする請求項１３ないし１６に記載の固体撮像装置の駆動方法。
【請求項１８】
前記アドレス生成部は、
複数のカウンタと、
前記複数のカウンタからのカウント値を前記デコーダに選択的に入力するセレクタと、を含むこと
を特徴とする請求項１７に記載の固体撮像装置の駆動方法。
【請求項１９】
前記セレクタにより前記複数のカウンタからのカウント値を順次、前記デコーダに入力し、
複数のビットに対応して複数の前記画素の行に同時に信号を供給すること
を特徴とする請求項１８に記載の固体撮像装置の駆動方法。
【請求項２０】
前記非読み出し領域に係るリセット走査を、前記第１および第２の読み出し領域に係る読み出し走査およびシャッター走査の方向とは異なる方向に走査することを特徴とする請求項１２に記載の固体撮像装置の駆動方法。
【請求項２１】
前記第１または第２の読み出し領域のうち、前記非読み出し領域と接する行の読み出し走査開始時刻ｔｒに対して、前記非読み出し領域のうち、前記第１または第２の読み出し領域と接する行のリセット走査を開始時刻Ｔｂを、ｔｒ−Ｎ×τ≦Ｔｂ＜ｔｒの条件を満たすように制御すること
を特徴とする請求項１２乃至２０のいずれかに記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、撮像システム、および撮像装置の駆動方法に関わる。
【背景技術】
【０００２】
ディジタルスチルカメラやディジタルビデオカムコーダに用いられるイメージセンサとして、固体撮像装置が利用されている。これらの撮像システムに求められる機能の一つとして、撮像領域の一部のみを選択的に読み出すことで画像の拡大あるいは縮小を行う、電子ズーム機能がある。
【０００３】
固体撮像装置においては、画素からの信号を読み出すことで、画素に含まれる光電変換部に蓄積された電荷が排出される。しかしながら、信号が読み出されない画素（以下、非読み出し画素とする）では、光電変換部に蓄積された電荷が排出されないので、光電変換部の飽和電荷量を超えた電荷が、光電変換部から溢れ出してしまうおそれがある。光電変換部から溢れ出した電荷は、半導体基板を介して隣接する画素に漏れ込み、信号が読み出される画素（以下、読み出し画素とする）の信号に偽信号を生じさせるおそれがある。この現象をブルーミングと呼ぶ。このような懸念に対し、特許文献１では、切り出し読み出し時においては、非読み出し画素を通信期間あるいはフレーム読み出し期間でリセットすることを提案している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８４３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、撮像装置においては信号の基準レベルを補正するために用いる、光電変換部が遮光された画素（以下、Ｏｐｔｉｃａｌ  Ｂｌａｃｋ；ＯＢ画素とする）が、撮像装置の辺部に設けられる。ＯＢ画素は補正のために用いられるので、切り出し読み出しにおいては、信号が読み出される領域（以下、読み出し領域とする）に加えて、ＯＢ画素からの信号を読み出すことになる。また、撮像システムとしてのカメラの電子ビューファインダに動画を表示するような用途においては、撮像領域の複数行ごとに信号を読み出す間引き読み出しを行い、フレームレートを向上させることが求められる場合もある。つまり、非読み出し領域が二つの読み出し領域に隣接することが想定される。
【０００６】
一般に、撮像装置における読み出しは行単位で順次走査されるので、非読み出し領域に隣接する二つの読み出し領域のうち、非読み出し領域と接する行の画素は、非読み出し領域からの電荷があふれる影響に差が生じることが懸念される。この影響は行毎に現れるので、得られる画像には段差のような違いが現れてしまう。
【０００７】
特許文献１は、上述の懸念に対して何ら検討が為されていない。このような状況に鑑みて、本発明は、非読み出し領域が複数の読み出し領域と隣接する場合における、非読み出し領域から読み出し領域への電荷の漏れ込みの影響の差を小さくすることを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決する本発明の第一の側面である固体撮像装置は、光電変換する光電変換部と、該光電変換部に蓄積された電荷に応じた信号を出力する画素増幅部とを含む画素が行列状に配列された画素領域と、
前記画素を行毎に選択する行選択部と、を含む固体撮像装置であって、
前記固体撮像装置は、前記固体撮像装置の動作モードを制御する制御部をさらに含み、
前記制御部は前記画素の複数の行からなるとともに、前記画素から信号を読み出す第１の読み出し領域と、前記画素の複数の行からなるとともに、前記画素から信号を読み出す第２の読み出し領域と、前記画素の複数の行からなるとともに、前記第１および第２の読み出し領域と接する非読み出し領域と、を含む動作モードにおいて、前記非読み出し領域のうち、第１および第２の読み出し領域と接する行のリセット走査を、第１および第２の読み出し領域の読み出し走査に先んじて開始することを特徴とする。
【０００９】
上記課題を解決する本発明の第二の側面である固体撮像装置の駆動方法は、光電変換する光電変換部と、該光電変換部に蓄積された電荷に応じた信号を出力する画素増幅部とを含む画素が行列状に配列された画素領域と、を含む固体撮像装置の駆動方法であって、前記画素の複数の行からなるとともに、前記画素から信号を読み出す第１の読み出し領域と、前記画素の複数の行からなるとともに、前記画素から信号を読み出す第２の読み出し領域と、前記画素の複数の行からなるとともに、前記第１および第２の読み出し領域と接する非読み出し領域と、を含む動作モードにおいて、前記非読み出し領域のうち、第１および第２の読み出し領域と接する行のリセット走査を、第１および第２の読み出し領域の読み出し走査に先んじて開始することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、非読み出し領域が複数の読み出し領域と隣接する場合における、非読み出し領域から読み出し領域への電荷の漏れ込みの影響の差を小さくすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用可能な固体撮像装置の構成例を示す図
【図２】本発明を適用可能な固体撮像装置に係る画素の等価回路図
【図３】本発明を適用可能な固体撮像装置の一部を示す図
【図４】本発明を適用可能な固体撮像装置の垂直走査部の構成例を示す図
【図５】第１の実施形態に係る固体撮像装置の動作イメージ図
【図６】第１の実施形態に係る固体撮像装置の動作タイミング図
【図７】本発明を適用可能な固体撮像装置に係る画素の等価回路図
【図８】第２乃至第４の実施形態に係る固体撮像装置の動作イメージ図
【図９】第２の実施形態に係る垂直走査部の構成例を示す図
【図１０】第２の実施形態に係る固体撮像装置の動作タイミング図
【図１１】第２の実施形態に係る境界判断部の処理を示す図
【図１２】第３の実施形態に係る垂直走査部の構成例を示す図
【図１３】第３の実施形態に係る固体撮像装置の動作タイミング図
【図１４】第３の実施形態に係る境界判断部の処理を示す図
【図１５】第４の実施形態に係る垂直走査部の構成例を示す
【図１６】第４の実施形態に係る固体撮像装置の動作タイミング図
【図１７】第４の実施形態に係る境界判断部の処理を示す図
【図１８】第５の実施形態に係る垂直走査部の構成例を示す
【図１９】第５の実施形態に係る固体撮像装置の動作イメージ図
【図２０】第５の実施形態に係る固体撮像装置の動作タイミング図
【図２１】第５の実施形態に係る境界判断部の処理を示す図
【図２２】本発明を適用可能な固体撮像装置に係る画素の等価回路図
【図２３】本発明を適用可能な撮像システムの構成例を示す図
【図２４】本発明に係る動作イメージ図
【発明を実施するための形態】
【００１２】
（第１の実施形態）
図１は、本発明を適用できる固体撮像装置の構成例を模式的に示した図である。固体撮像装置１は、画素部１１、垂直走査部１２、境界判断部１３、ラインメモリ１４、水平走査部１５、タイミング生成部１６、通信部１７、増幅器１８、および垂直信号線１９を備える。
【００１３】
画素部１１には、画素１１１が行列状に配列される。図２に、画素１１１の構成例を示す。ここではｎ行目の画素を例にとって説明する。光電変換部であるフォトダイオード（Ｐｈｏｔｏ  Ｄｉｏｄｅ；以下、ＰＤとする）１１２は、転送部である転送トランジスタ１１３を介して画素出力部である増幅トランジスタ１１５のゲート端子に接続される。ＰＤ１１２は、転送トランジスタ１１３を介して画素リセット部であるリセットトランジスタ１１４のソース端子とも接続される。リセットトランジスタ１１４のドレイン端子は電源Ｖｒｅｓに接続される。電源Ｖｒｅｓは、ハイレベル（Ｖｒｅｓ＿Ｈ）とローレベル（Ｖｒｅｓ＿Ｌ）とを選択的に供給できるように切り換え可能に構成されている。増幅トランジスタ１１５のソース端子は、垂直信号線１９に接続される。転送トランジスタ１１３に供給される信号Ｐｔｘ（Ｎ）およびリセットトランジスタ１１４に供給される信号Ｐｒｅｓ（Ｎ）は、垂直走査部１２から与えられる。なお、各信号に付された添え字Ｎは、Ｎ行目の画素であることを意味する。
【００１４】
固体撮像装置の動作を制御する制御部の一部として垂直走査部１２が含まれる。垂直走査部１２は、読み出し行選択部１２１、シャッター行選択部１２２、および非読み出し領域選択部１２３を含んで構成される。読み出し行選択部１２１は画素部１１の読み出し行を選択するために用いられるもので、読み出し行選択部１２１によって画素部１１を行毎に選択することで、画素からの信号を垂直信号線１９に出力させる。シャッター行選択部１２２は、画素部１１の画素を行毎に選択し、選択した画素について、画素リセット動作を行わせる。ここで画素リセット動作とは、ＰＤ１１２に蓄積された電荷を電源ＶＣＣに排出する動作のことである。シャッター行選択部１２２により画素の行（以下、画素行とする）を選択する動作は、読み出し行選択部１２１により画素の行を選択する動作に先だって行われ、画素リセット動作の終了が、ＰＤ１１２による蓄積時間の開始となる。非読み出し行選択部１２３は、切り出し読み出し時や間引き読み出し時において、非選択行の画素を行毎に選択して画素リセット動作を行わせる。
【００１５】
境界判断部１３は制御部に含まれ、シャッター行選択部１２２による選択が行われている画素の行が、非読み出し行と隣接しているか否かの判定を行い、この判定結果に基づいて垂直走査部を制御する。
【００１６】
画素信号記憶部であるラインメモリ１４は、読み出し行選択部１２１によって選択された画素１１１から垂直信号線１９を介して出力された信号を一時的に保持するためのメモリである。
【００１７】
水平走査部１５は、ラインメモリ１４を走査することにより、ラインメモリ１４に保持された信号を、増幅器１８を介して出力させる。
【００１８】
タイミング生成部１６は、同期信号や、通信部１７から入力される信号等に基づいてパルスを生成し、生成されたパルスによって垂直走査部１２、ラインメモリ１４、および水平走査部１５を駆動する。なお、タイミング生成部１６は、画素部１１と同一基板上に設けられても良いし、画素部１１とは異なる基板上に設けられても良い。
【００１９】
図３は、図１で示した固体撮像装置１において、画素部１１、垂直走査部１２、ラインメモリ１４、水平走査部１５、および増幅器１８を抜き出して模式的に示した図である。ラインメモリ１４は、書き込み用トランジスタ１４１、容量１４２、および読み出し用トランジスタ１４３が、垂直信号線１９と対応づけて設けられている。信号書き込み用トランジスタ１４１は、タイミング生成部１６から供給される信号Ｐｃｔによってそのオン／オフが制御される。また、読み出し用トランジスタ１４３は、例えばシフトレジスタである水平走査部１５によって順次選択されることでオンになり、結果として容量１４２に保持された信号が水平信号線２０に出力される。
【００２０】
図４は、本実施形態に係る垂直走査部１２の構成例を示す図である。読み出し行選択部１２１はカウンタＡを、シャッター行選択部１２２はカウンタＢおよびＤを、そして非読み出し行選択部１２３はカウンタＣを含んで構成される。カウンタＡ〜Ｄの出力はセレクタ１２１２に接続されており、信号Ｐｓｗによって選択されたカウンタの出力がアドレス値としてデコーダ１２１７に入力される。ここで、カウンタＡ〜Ｄおよびセレクタ１２１２は、アドレス生成部として動作し、アドレス信号としてのアドレス値をデコーダ１２１７に供給する。デコーダ１２１７は、アドレス生成部からのアドレス信号に対応したビット、すなわち行を選択する。
【００２１】
垂直走査部１２はＡＮＤ回路１２１０（Ｎ）、Ｄラッチ１２１８（Ｎ）、ＳＲラッチ１２１１（Ｎ）、バッファ１２１９（Ｎ）をさらに含んで構成される。Ｄラッチ１２１８（Ｎ）およびＳＲラッチ１２１１（Ｎ）は、デコーダ１２１７によって選択されたビットを記憶する記憶部として動作する。ここで、（Ｎ）とは、Ｎ行目の画素に係る構成であることを意味する。以下でも同様の標記を行う。
【００２２】
ＡＮＤ回路１２１０（Ｎ）は、デコーダ１２１７からの出力信号と信号Ｌａｔｃｈ＿ｓとの論理積をＳＲラッチ１２１１のＳ端子に供給する。ＳＲラッチ１２１１は、Ｒ端子に信号Ｌａｔｃｈ＿ｒを受ける。また、Ｄラッチ１２１８（Ｎ）は、Ｄ端子にデコーダ１２１７からの出力信号を、Ｇ端子には信号Ｌａｔｃｈ＿ｄを受ける。Ｄラッチ１２１８（Ｎ）の出力は、信号Ｐｔｘとの論理積を出力するＡＮＤ回路ＡＮＤ１（Ｎ）、信号Ｐｒｅｓとの論理積を出力するＡＮＤ回路ＡＮＤ３（Ｎ）、およびＯＲ回路ＯＲ３（Ｎ）接続される。ＳＲラッチ１２１１（Ｎ）の出力は、信号Ｐｔｘｒとの論理積を出力するＡＮＤ回路ＡＮＤ２（Ｎ）および信号Ｐｒｅｓｒとの論理積を出力するＡＮＤ回路ＡＮＤ４（Ｎ）に接続される。ＡＮＤ回路ＡＮＤ１（Ｎ）およびＡＮＤ２（Ｎ）の出力は共にＯＲ回路ＯＲ１（Ｎ）に接続され、両者の論理和が信号Ｐｔｘ（Ｎ）として画素部に供給される。ＡＮＤ回路ＡＮＤ３（Ｎ）およびＡＮＤ４（Ｎ）の出力はＯＲ回路ＯＲ２（Ｎ）に接続され、両者の論理和が信号Ｐｒｅｓ（Ｎ）として画素部に供給される。また、Ｄラッチ１２１８（Ｎ）の出力とＡＮＤ回路ＡＮＤ４（Ｎ）の出力とはＯＲ回路ＯＲ３に接続され、両者の論理和がバッファ１２１９を制御する構成となっている。図４に示した構成においては、ＯＲ回路ＯＲ１（１）、ＯＲ２（１）、およびバッファ１２１９（１）は、Ｄラッチ１２１８（Ｎ）およびＳＲラッチ１２１１（Ｎ）に記憶されたビットに応じて、画素に信号を供給する画素駆動部として動作する。
【００２３】
次に、本実施形態に係る動作を説明する。図５は、第１および第２の読み出し領域のみを読み出す動作モードの場合の動作イメージを表す図である。図５において、縦軸は画素部１１における位置を表し、横軸は時間を表す。図中、シャッター走査や読み出し走査とともに、それぞれの走査に関わる図４中のカウンタを示した。
【００２４】
ここでは、画素部１１のうち、ｐ行分の画素について説明する。１行目からｎ行目までが、画素から信号を読み出される第１の読み出し領域である。第１の読み出し領域は、例えばＰＤが遮光されたＯＢ画素である。ｎ＋１行目からｍ行目までが、画素から信号を読み出されない第１の非読み出し領域である。ｍ＋１行目からｌ行目までが第２の読み出し領域である。ｌ＋１行目からｐ行目までが第２の非読み出し領域である。
【００２５】
図５において、時刻Ｔ１からＴ９の期間を１フレーム期間として説明する。すなわち、図５に示す例では、読み出し行走査が１行目から開始してから、再び１行目から読み出し走査が開始されるまでの期間が１フレーム期間となる。
【００２６】
時刻Ｔ０においてシャッター行選択部１２２によってシャッター走査が１行目から開始される。シャッター走査がｙ１行目について行われる時刻Ｔ１において、読み出し行選択部１２１による読み出し走査が１行目から開始する。時刻Ｔ０から時刻Ｔ１までの期間が、１行目の画素の蓄積時間となる。
【００２７】
第１の読み出し領域に係るシャッター走査が終了すると、第１の非読み出し領域に係るリセット走査および第２の読み出し領域に係るシャッター走査が、時刻Ｔ２から開始する。
【００２８】
次に、第１の読み出し領域に係る読み出し走査が終了した後、第２の読み出し領域に係る読み出し走査が、時刻Ｔ５から開始する。ここで、時刻Ｔ２から時刻Ｔ５までの期間の長さは、時刻Ｔ０から時刻Ｔ１までの期間の長さと等しいので、第１および第２の読み出し領域の蓄積時間が等しくなる。
【００２９】
時刻Ｔ６に第１の非読み出し領域に係るリセット走査と、第２の読み出し領域に係るシャッター走査とが終了する。
【００３０】
時刻Ｔ７から、再び第１の読み出し領域に係るシャッター走査が開始され、時刻Ｔ８に第１のフレームの読み出し走査が終了する。さらに、時刻Ｔ９から第２のフレームの動作が開始し、第１の読み出し領域に係る読み出し走査が開始する。なお、図５においては第２の読み出し領域に係る読み出し走査が終了する前に第１の読み出し領域に係るシャッター走査が開始しているが、第１の読み出し領域に係るシャッター走査を、第２の読み出し領域に係る読み出し走査が終了してから開始しても良い。
【００３１】
図６は、本実施形態に係る垂直走査部１２の動作をより詳細に説明するためのタイミング図である。図６（ａ）は、図５における時刻Ｔ１から開始する動作に関し、図６（ｂ）は、図５における時刻Ｔ４から開始する動作に関する。
【００３２】
図５から分かるように、時刻Ｔ１においては、１行目の読み出し走査とｙ１行目のシャッター走査とが開始される。図６（ａ）の時刻Ｔ１において、カウンタＡが０から１にカウントアップするとともに、カウンタＢがｙ１−１からｙ１にカウントアップする。このタイミングにおいてカウンタＣおよびＤは０である。また、信号Ｐｓｗは０であるので、セレクタ１２１２からはカウンタＡのカウント値がアドレス値としてデコーダ１２１７に供給される。
【００３３】
次に、時刻ｔ１９に信号Ｌａｔｃｈ＿ｒおよびＬａｔｃｈ＿ｄがハイレベルになるほか、電源ＶｒｅｓがＶｒｅｓＨに設定される。これにより、Ｄラッチ１２１８（１）の出力Ｑがハイレベルになるので、バッファ１２１９（１）からはＶｒｅｓ（１）としてＶｒｅｓＨが出力される。
【００３４】
その後、信号Ｐｒｅｓがハイレベルになると、ＯＲ回路ＯＲ２（１）を介して信号Ｐｒｅｓ（１）が出力される。これにより、リセットトランジスタ１１４がオンになり、増幅トランジスタの制御電極ノード（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ；以降ＦＤとする）のレベルをＶｒｅｓＨにリセットする。
【００３５】
続いて、信号Ｐｔｘがハイレベルになると、ＯＲ回路ＯＲ１（１）を介して信号Ｐｔｘ（１）が出力される。これにより、転送トランジスタ１１３がオンになり、１行目のＰＤ１１２に蓄積された電荷がＦＤに転送される。そして、時刻ｔ２０に電源ＶｒｅｓがＶｒｅｓ＿Ｌとなるほか、信号Ｐｔｘがローレベルになる。
【００３６】
時刻ｔ２１に信号Ｐｓｗが１となることで、カウンタＢのカウント値がセレクタ１２１２からデコーダ１２１７に与えられる。ここでは、カウンタＢのカウント値がｙ１なので、デコーダ１２１７はｙ１行目に係る動作を行う。
【００３７】
時刻ｔ２２に信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１＿ｙ１の出力がハイレベルになる。これにより、ｙ１行目のアドレスがセットされる。この後、信号Ｐｓｗが２、３と遷移するとともに信号Ｌａｔｃｈ＿ｓがハイレベルになるが、このときのカウンタＣおよびＤのカウント値はともに０であるので、いずれの行も選択されることはない。
【００３８】
時刻ｔ２３に、電源ＶｒｅｓがＶｒｅｓ＿Ｈになり、信号ＰｒｅｓおよびＰｔｘｒがそれぞれハイレベルになると、垂直走査部１２からは信号Ｐｔｘ＿ｙ１およびＰｒｅｓ＿ｙ１が出力される。これにより転送トランジスタ１１３およびリセットトランジスタ１１４がオンするので、ｙ１行目の画素リセット動作が行われる。
【００３９】
次に、時刻Ｔ４から始まる動作について、図６（ｂ）を参照しながら説明する。ここでは、ｙ３行目の読み出し走査、ｙ４行目のリセット走査、およびｙ５行目のシャッター走査が行われる。
【００４０】
時刻Ｔ４に、カウンタＡがｙ３−１からｙ３にカウントアップし、カウンタＣがｙ４＋１からｙ４にカウントダウンし、また、カウンタＤがｙ５−１からｙ５にカウントアップする。カウンタＢのカウント値は０が保たれる。
【００４１】
時刻ｔ２５に、信号信号Ｌａｔｃｈ＿ｒおよびＬａｔｃｈ＿ｄがハイレベルになるほか、電源ＶｒｅｓがＶｒｅｓＨに設定される。これにより、Ｄラッチ１２１８＿ｙ３の出力Ｑがハイレベルになるので、バッファ１２１９＿ｙ３からはＶｒｅｓ＿ｙ３としてＶｒｅｓＨが出力される。
【００４２】
その後、信号Ｐｒｅｓがハイレベルになると、ＯＲ回路ＯＲ２を介して信号Ｐｒｅｓ＿ｙ３が出力される。これにより、リセットトランジスタ１１４がオンになり、ＦＤのレベルをＶｒｅｓＨにリセットする。
【００４３】
続いて、信号Ｐｔｘがハイレベルになると、ＯＲ回路ＯＲ１を介して信号Ｐｔｘ＿ｙ３が出力される。これにより、転送トランジスタ１１３がオンになり、ＰＤ１１２に蓄積された電荷がＦＤに転送される。そして、時刻ｔ２０に電源ＶｒｅｓがＶｒｅｓ＿Ｌとなるほか、信号Ｐｔｘがローレベルになる。
【００４４】
時刻ｔ２７に信号Ｐｓｗが１になることで、カウンタＢのカウント値がセレクタ１２１２からデコーダ１２１７に与えられる。ここでは、カウンタＢのカウント値が０なので、いずれの行も選択されない。
【００４５】
時刻ｔ２８に信号Ｐｓｗが２になることで、カウンタＤのカウント値がセレクタ１２１２からデコーダ１２１７に与えられる。ここでは、カウンタＣのカウント値がｙ５なので、デコーダ１２１７はｙ５行目に係る動作を行う。その後、信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１＿ｙ５の出力がハイレベルになる。これにより、ｙ５行目のアドレスがセットされる。
【００４６】
また、時刻ｔ２９に信号Ｐｓｗが３になることで、カウンタＣのカウント値がセレクタ１２１２からデコーダ１２１７に与えられる。ここでは、カウンタＣのカウント値がｙ４なので、デコーダ１２１７はｙ４行目に係る動作を行う。その後、信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１＿ｙ４の出力がハイレベルになる。これにより、ｙ４行目のアドレスがセットされる。
【００４７】
時刻ｔ３０に、信号Ｐｒｅｓｒがハイレベルになると、信号Ｐｒｅｓ＿ｙ４および信号Ｐｒｅｓ＿ｙ５がハイレベルになる。さらに、信号Ｐｔｘｒがハイレベルになると、信号Ｐｔｘ＿ｙ４およびＰｔｘ＿ｙ５がハイレベルになる。このとき、電源ＶｒｅｓはＶｒｅｓ＿Ｈなので、ｙ４行目およびｙ５行目についての画素リセット動作が行われる。
【００４８】
本実施形態においては、第１の読み出し領域に係るシャッター走査を終えた後に第１の非読み出し領域に係るリセット走査と第２の読み出し領域に係るシャッター走査を開始する必要がある。このタイミングを制御するための領域境界判定部１３の処理を説明する。図１１のフローチャートにおいて、境界判定部１３は、まずカウンタＢの値がｎに達したか否かを判定し、カウント値がｎに達していない場合には、カウント値がｎに達するまで判定を繰り返す。あるタイミングでカウンタＢのカウント値がｎに等しくなると、境界判定部１３は、カウンタＣをｍ行目にセットし、カウンタＤをｍ＋１行目にセットする。これにより、第２の読み出し領域に係るシャッター走査および第１の非読み出し領域に係るリセット走査が、適切な位置から開始される。
【００４９】
図５から明らかなように、第１のフレームにおいて、第１の非読み出し領域に係るリセット走査は、第１の非読み出し領域に隣接する第２の読み出し領域に係る読み出し走査に先だって開始される。さらに、ｎ＋１行目の画素についてのリセット走査は、ｎ行目の画素についての読み出し走査に先だって行われる。これにより、非読み出し領域のリセット走査を、ｎ＋１行目からｍ行目に向かって順次行う場合と比較して、ｎ行目とｎ＋１行目との蓄積時間差と、ｍ行目とｍ＋１行目との蓄積時間差とが近づく。従って、本実施形態によれば、仮に第１の非読み出し領域の画素から電荷が溢れ出しても、第１の非読み出し領域に隣接する複数の読み出し領域に対するブルーミングの影響を近づけることができる。
【００５０】
図５で示した動作例では、第１のフレーム中の第１の非読み出し領域に係るリセット走査が、第１のフレーム中の読み出し走査の終了後に終了している。しかしながら、第１のフレーム中の第１の非読み出し領域に係るリセット走査が、第１のフレーム中の読み出し走査が終了する前に終了するように設定してもよい。
【００５１】
上述の説明では、画素１１１の各々が、ＰＤ１１２、転送トランジスタ１１３、リセットトランジスタ１１４、および増幅トランジスタ１１５を備える構成を例に取って説明した。しかしながら、本発明は上述の画素構成に限定されるものではない。
【００５２】
例えば、図２２に示すように、一つの増幅トランジスタ１１５と一つのリセットトランジスタ１１４とを、複数のＰＤ１１２と複数の転送トランジスタ１１３とで共有する構成であっても良い。このように画素部を構成することで、画素領域に占める増幅トランジスタおよびリセットトランジスタの面積を低減できるので、ＰＤ１１２の受光面積を拡大しやすいという利点がある。
【００５３】
（第２の実施形態）
本発明の第２の実施形態について、図面を参照しながら説明する。固体撮像装置の構成は、第１の実施形態と同様に、図１に示したものであるとする。また、画素１１１の構成は、第１の実施形態とは異なり、図７に示したものであるとする。
【００５４】
図７は、本実施形態に係る画素の等価回路図である。第１の実施形態と異なるのは、増幅トランジスタ１１５のソースが選択トランジスタ１１６を介して垂直信号線１９に接続される点である。垂直走査部１２から供給される信号Ｐｓｅｌ（Ｎ）によって選択トランジスタ１１６がオンすると、不図示の定電流源と増幅トランジスタ１１５とがソースフォロワ回路を形成し、ＦＤの電位に応じたレベルが垂直信号線１９に現れる。
【００５５】
図８は、本実施形態に係る動作を説明するための図である。図８において、縦軸は画素部１１における位置を表し、横軸は時間を表す。第１の実施形態と異なるのは、時刻Ｔ２において、第１の読み出し領域に係るシャッター走査が、第１の読み出し領域に引き続き第１の非読み出し領域に係るリセット走査を行う点にある。また、ｍ行目からリセット走査を開始し、さらに、第２の読み出し領域に係るシャッター走査をｍ＋１行目から開始している点でも異なる。これにより、ｎ＋１行目、ｍ行目、およびｍ＋１行目の画素の蓄積時間の開始が等しくなり、ｎ行目とｎ＋１行目との蓄積時間差と、ｍ行目とｍ＋１行目との蓄積時間差とが近づく。
【００５６】
図８において、ｍ行目から開始するリセット走査と、ｍ＋１行目から開始するリセット走査とは、いずれかのタイミングでアドレスが一致あるいは、アドレスの大小関係が逆転する。従って、第１の非読み出し領域に係る２つのリセット走査は、両者が走査する行のアドレスが一致するか、両者のアドレスの大小関係が逆転したことに応じて停止することができる。
【００５７】
図９は、本実施形態に係る垂直走査部１２の構成例を示す図である。読み出し行選択部１２１はデコーダとカウンタＡとを含んで構成される。シャッター行選択部１２２はデコーダとカウンタＢを含んで構成される。また、リセット行選択部１２３は、デコーダとカウンタＣおよびＤとセレクタ１２１２とを含んで構成される。カウンタＣおよびＤの出力はセレクタ１２１２に接続されており、信号Ｐｓｗによって選択されたカウンタの出力がアドレス値としてデコーダに入力される。
【００５８】
垂直走査部１２は、ＡＮＤ回路１２１０、ＳＲラッチ１２１１、ＯＲ回路１２４、ＡＮＤ回路１２５、１２６、１２７をさらに含んで構成される。ＯＲ回路１２４（Ｎ）は、読み出し行選択部１２１、シャッター行選択部１２２、リセット行選択部１２３のそれぞれの出力が入力されて、これらの出力の論理和を出力する。ＯＲ回路１２４（Ｎ）の出力は、ＡＮＤ回路１２１０（Ｎ）に入力され、信号Ｌａｔｃｈ＿ｓとの論理積がＳＲラッチ１２１１のＳ端子に与えられる。ＳＲラッチ１２１１のＲ端子には、信号Ｌａｔｃｈ＿ｒが与えられる。ＳＲラッチ１２１１の出力はＯＲ回路ＯＲ４（Ｎ）およびＯＲ５（Ｎ）に与えられ、ＯＲ回路１２４（Ｎ）の出力との論理和が出力される。
【００５９】
ＡＮＤ回路１２５（Ｎ）には、ＯＲ回路ＯＲ４の出力と信号Ｐｔｘとが与えられ、両者の論理積が信号Ｐｔｘ（Ｎ）としてＡＮＤ回路１２５（Ｎ）から画素部に出力される。ＡＮＤ回路１２６（Ｎ）には、ＯＲ回路ＯＲ５（Ｎ）の出力と信号Ｐｒｅｓとが与えられ、両者の論理積が信号Ｐｒｅｓ（Ｎ）としてＡＮＤ回路１２６（Ｎ）から画素部に出力される。ＡＮＤ回路１２７には、読み出し行選択部１２１の出力と信号Ｐｓｅｌとが与えられ、両者の論理積が信号Ｐｓｅｌ（Ｎ）としてＡＮＤ回路１２７（Ｎ）から画素部に出力される。
【００６０】
次に、図１０を参照しながら本実施形態に係る動作を説明する。図１０は、図８における時刻Ｔ２前後のタイミングと、その次の走査行に係るタイミングとを示す。図８から分かるように、時刻Ｔ２にはｙ１行目に係る読み出し走査と、ｎ＋１行目に係るリセット走査と、ｍ＋１行目に係るシャッター走査が開始される。
【００６１】
まず、時刻Ｔ２に先だって時刻ｔ１３において信号Ｌａｔｃｈ＿ｒがハイレベルになり、ＳＲラッチ１２１１がリセットされる。
【００６２】
次に、刻Ｔ２において、カウンタＡがｙ１−１からｙ１にカウントアップするとともに、カウンタＢがｎからｍ＋１にカウントアップし、カウンタＣおよびＤはそれぞれｍおよびｎ＋１にセットされる。このとき、信号Ｐｓｗは０であるので、セレクタ１２１２からはカウンタＣのカウント値がアドレス値としてデコーダ１２１７に供給される。このタイミングにおいて、ｙ１、ｍ＋１、およびｍ行目のＯＲ回路１２４（Ｎ）からの出力が１となる。
【００６３】
次に時刻ｔ１５に信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１（Ｎ）からの出力がハイレベルになる。
【００６４】
時刻ｔ１６に信号Ｐｓｗが１になると、セレクタ１２１２からはカウンタＤのカウント値がアドレス値としてデコーダに供給される。これにより、ｎ＋１行目に係るＯＲ回路１２４（Ｎ＋１）からの出力がハイレベルになる。
【００６５】
時刻ｔ１７に信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１（Ｎ）＋１の出力がハイレベルになる。
【００６６】
時刻ｔ１８に信号Ｐｓｅｌがハイレベルになると、ｙ１行目に係るＡＮＤ回路１２７＿ｙ１からの出力Ｐｓｅｌ＿ｙ１がハイレベルになる。これにより、ｙ１行目の画素が選択される。
【００６７】
時刻ｔ１９に信号Ｐｒｅｓがハイレベルになると、ｙ１、ｍ＋１、ｍ、およびｎ＋１行目に係るＡＮＤ回路１２６（Ｎ）からの出力Ｐｒｅｓ（Ｎ）がハイレベルになる。これにより、ｙ１、ｍ＋１、ｍ、およびｎ＋１行目に係る画素のＦＤがリセットされる。
【００６８】
時刻ｔ２０に信号Ｐｔｘがハイレベルになると、ｙ１、ｍ＋１、ｍ、およびｎ＋１行目の画素に係る転送トランジスタがオンになり、ＰＤ１１２に蓄積された電荷がＦＤに転送される。
【００６９】
次に、時刻ｔ２１に信号Ｐｒｅｓがハイレベルになり、さらに信号Ｐｔｘがハイレベルになると、ｙ１、ｍ＋１、ｍ、およびｎ＋１行目に係るリセットトランジスタおよび転送トランジスタがオンになり、ＰＤに蓄積された電荷が電源ＶＣＣに排出される。
【００７０】
時刻ｔ２２から、次の行に係る動作が開始するが、これは上で説明した動作が繰り返されるものである。カウンタＣは、ｍ行目からｎ＋１行目に向かっての走査に用いるカウンタなので、時刻ｔ２２にはｍからｍ−１にカウントダウンする。その他のカウンタＡ、Ｂ、およびＤはカウントアップする。
【００７１】
本実施形態における境界判定部の処理を、図１１のフローチャートを用いて説明する。まず、読み出し領域のシャッター走査に係るカウンタＢのカウント値がｎであるか否かを判断する（１３７）。ここでカウンタＢのカウント値がｎである場合には、第１の非読み出し領域のリセット走査に係るカウンタＣおよびＤのカウント値をそれぞれｍおよびｎ＋１にセットする（１３９、１３１０）。
【００７２】
一方で、カウンタＢのカウント値がｎでない場合にはステップ１３８に進む。ステップ１３８において領域判定部は、カウンタＢのカウント値がｌであるか否かを判断する。カウンタＢのカウント値がｌである場合には、ステップ１３１１へと進み、カウンタＤの値をｌ＋１にセットする。また、ステップ１３８においてカウンタＢのカウント値がｌではない場合には、再び最初のステップに戻る。
【００７３】
本実施形態においては、ｎ＋１行目およびｍ行目の画素に係るリセット走査を時刻Ｔ２から開始する。つまり、２つの読み出し領域に隣接する非読み出し領域に係る２つのリセット走査は、同時に開始される。このため、ｎ行目の画素に係る蓄積時間とｎ＋１行目の画素に係る蓄積時間差と、ｍ行目の画素に係る蓄積時間とｍ＋１行目の画素に係る蓄積時間差とを近づけることが可能となる。本実施形態では、非読み出し領域に係るリセット走査を２行同時に行っているので、第１の実施形態よりも、蓄積時間差を近づけることが可能となる。
【００７４】
（第３の実施形態）
次に、本発明に係る第３の実施形態を説明する。画素の構成は、第２の実施形態と同様に図７に示したものであるとする。図１２は、本実施形態に係る垂直走査部１２の構成例を示す図である。図９の構成と異なるのは、シャッター行選択部１２２がカウンタＢおよびＤを有する点である。カウンタＢは、図８に示した動作イメージ図において、第１の読み出し領域のシャッター走査および第１の非読み出し領域の一部に係るリセット走査に用いられる。一方、カウンタＤは、図８に示した動作イメージ図において、第２の読み出し領域のシャッター走査および第２の非読み出し領域のリセット走査に用いられる。
【００７５】
図１３は、本実施形態に係る動作を説明するためのタイミング図である。図１３（ａ）は、図８における時刻Ｔ２から開始される動作を表し、図１３（ｂ）は、その次の行に係る動作を表している。
【００７６】
図１３の時刻Ｔ２において、カウンタＡがｙ１−１からｙ１にカウントアップするとともに、カウンタＢがｎからｎ＋１にカウントアップする。また、カウンタＣおよびＤはそれぞれｍおよびｍ＋１にセットされる。また、信号Ｐｓｗは０であるので、セレクタ１２１２からはカウンタＢのカウント値がアドレス値としてデコーダに供給される。このタイミングにおいて、ｙ１、ｎ＋１、およびｍ行目のＯＲ回路１２４（Ｎ）からの出力が１となる。
【００７７】
次に時刻ｔ１５に信号Ｌａｔｃｈ＿ｓがハイレベルになると、ｙ１、ｎ＋１、およびｍ行目のＳＲラッチ１２１１（Ｎ）からの出力がハイレベルになる。
【００７８】
時刻ｔ１６に信号Ｐｓｗが１になると、セレクタ１２１２からはカウンタＤのカウント値がアドレス値としてデコーダに供給される。これにより、ｍ＋１行目に係るＯＲ回路１２４＿ｍ＋１からの出力がハイレベルになる。
【００７９】
時刻ｔ１７に信号Ｌａｔｃｈ＿ｓがハイレベルになると、ＳＲラッチ１２１１＿ｍ＋１の出力がハイレベルになる。
【００８０】
時刻ｔ１８に信号Ｐｓｅｌがハイレベルになると、ｙ１行目に係るＡＮＤ回路１２７＿ｙ１からの出力Ｐｓｅｌ＿ｙ１がハイレベルになる。これにより、ｙ１行目の画素が選択される。
【００８１】
時刻ｔ１９に信号Ｐｒｅｓがハイレベルになると、ｙ１、ｎ＋１、ｍ、およびｍ＋１行目に係るＡＮＤ回路１２６＿Ｎからの出力Ｐｒｅｓ＿Ｎがハイレベルになる。これにより、ｙ１、ｎ＋１、ｍ、およびｍ＋１行目に係る画素のＦＤがリセットされる。
【００８２】
時刻ｔ２０に信号Ｐｔｘがハイレベルになると、ｙ１、ｎ＋１、ｍ、およびｍ＋１行目の画素に係る転送トランジスタがオンになり、ＰＤ１１２に蓄積された電荷がＦＤに転送される。
【００８３】
次に、時刻ｔ２１に信号Ｐｒｅｓがハイレベルになり、さらに信号Ｐｔｘがハイレベルになると、ｙ１、ｎ＋１、ｍ、およびｍ＋１行目に係るリセットトランジスタおよび転送トランジスタがオンになり、ＰＤ１１２に蓄積された電荷が電源ＶＣＣに排出される。
【００８４】
時刻ｔ２２から、次の行に係る動作が開始するが、これは上で説明した動作が繰り返されるものである。カウンタＣは、ｍ行目からｎ＋１行目に向かっての走査に用いるカウンタなので、時刻ｔ２２にはｍからｍ−１にカウントダウンする。その他のカウンタＡ、Ｂ、およびＤはカウントアップする。
【００８５】
本実施形態における境界判定部の処理を、図１４のフローチャートを用いて説明する。まず、読み出し領域のシャッター走査に係るカウンタＢのカウント値がｎであるか否かを判断する（１３７）。ここでカウンタＢのカウント値がｎである場合には、第１の非読み出し領域のリセット走査に係るカウンタＣをｍにセットする（１３９）。また、第２の読み出し領域のシャッター走査に係るカウンタＤをｍ＋１にセットする（１３１２）。
【００８６】
一方で、カウンタＢのカウント値がｎでない場合には最初のステップに戻り、カウンタ値が変動した後に再びステップ１３７に移る。
【００８７】
以上説明した本実施形態によれば、第２の実施形態と同様の効果が得られる。
【００８８】
（第４の実施形態）
次に、本発明に係る第４の実施形態を説明する。
【００８９】
図１５は、本実施形態に係る垂直走査部１２の構成例を示す図である。第１乃至第３の実施形態と異なるのは、読み出し行選択部１２１、シャッター行選択部１２２、およびリセット行選択部１２３が、デコーダに換えて、シフトレジスタを含んで構成される点である。
【００９０】
読み出し行選択部１２１に含まれるシフトレジスタは、不図示のシフトパルスに応じて１行目からｐ行目まで順次アドレスを進める。シャッター行選択部１２２に含まれるシフトレジスタは、不図示のシフトパルスに応じて１行目からｐ行目まで順次アドレスを進める。また、リセット行選択部１２３には、第１の非読み出し領域について順方向走査を行うシフトレジスタブロック１２７および第２の非読み出し領域について順方向走査を行う１２９と、逆方向走査を行うシフトレジスタブロック１２８とを含んで構成される。
【００９１】
シフトレジスタブロック１２７および１２８に対しては、走査開始のための信号をＶｉ１＿ｓｔとして与える構成になっている。また、シフトレジスタブロック１２９に対しては走査開始のための信号をＶｉ２＿ｓｔとして与える構成になっている。
【００９２】
本実施形態の垂直走査部１２では、１行目からｎ行目および、ｍ＋１行目からｌ行目、すなわち第１および第２の読み出し領域については、読み出し行選択部１２１およびシャッター行選択部１２２からの出力の論理和を出力するＯＲ回路１２４（Ｎ）を用いる。一方、ｎ＋１行目からｍ行目およびｌ＋１行目からｐ行目、すなわち第１および第２の非読み出し領域については、読み出し行選択部１２１、シャッター行選択部１２２、およびリセット行選択部１２３からの出力の論理和を出力するＯＲ回路１３０（Ｎ）を用いる。
【００９３】
ＡＮＤ回路１２５（Ｎ）は、ＯＲ回路１２４（Ｎ）の出力と信号Ｐｔｘとの論理積を信号Ｐｔｘ（Ｎ）として画素部に供給する。また、ＡＮＤ回路１２６（Ｎ）は、ＯＲ回路１２４（Ｎ）の出力と信号Ｐｒｅｓ（Ｎ）との論理積を信号Ｐｒｅｓ（Ｎ）として画素部に供給する。また、ＡＮＤ回路１２７（Ｎ）は、読み出し行選択部１２１の出力と信号Ｐｓｅｌとの論理積を信号Ｐｓｅｌ（Ｎ）として画素部に供給する。
【００９４】
第１および第２の非読み出し領域については、ＯＲ回路１２４（Ｎ）に換えてＯＲ回路１３０＿Ｎが設けられている。ＯＲ回路１２４（Ｎ）との違いは、読み出し行選択部１２１およびシャッター行選択部１２２からの出力に加えてリセット行選択部１２３からの出力が供給されるように構成されている点である。ＯＲ回路１３０（Ｎ）は、これらの出力の論理和を出力するように構成されている。それ以外の点は、ＯＲ回路１２４（Ｎ）と同様に構成されている。
【００９５】
図１６は、本実施形態に係る動作を説明するための図である。図１６（ａ）、（ｂ）、（ｃ）はそれぞれ、図８における時刻Ｔ１、Ｔ２、Ｔ３から開始する動作を説明するものである。
【００９６】
時刻Ｔ１から開始する動作について見ると、１行目の画素について読み出し動作を行うとともに、ｙ１行目の画素についてシャッター走査が行われる。図１６（ａ）中、「読み出し行」として示した行についてみると、信号Ｐｓｅｌがハイレベルになると、ＡＮＤ回路１２７（１）を介して信号Ｐｓｅｌ（１）が画素部に供給されて、１行目の画素が選択される。その後、信号ＰｒｅｓがハイレベルになるとＡＮＤ回路１２６（１）を介して信号Ｐｒｅｓ（１）が画素部に供給されて、１行目の画素のＦＤがリセットされる。そして、信号ＰｔｘがハイレベルになるとＡＮＤ回路１２５（１）を介して信号Ｐｔｘ（１）が画素部に供給されて、ＰＤに蓄積された電荷がＦＤへと転送される。その後、信号ＰｒｅｓおよびＰｔｘがハイレベルになると、信号Ｐｒｅｓ（１）およびＰｔｘ（１）がハイレベルになるので、１行目の画素に係るＰＤに蓄積された電荷が電源に排出される。
【００９７】
次に、図１６（ａ）中「シャッター行」として示した行について見ると、信号Ｐｒｅｓおよび信号Ｐｔｘとがハイレベルになると、信号Ｐｒｅｓ（ｙ１）およびＰｔｘ（ｙ１）が画素部に供給されて、１行目の画素に係るＰＤに蓄積された電荷が電源に排出される。
【００９８】
また、図１６（ａ）中「非読み出し領域リセット行」に着目すると、この期間は信号Ｖｉ１＿ｓｔ、Ｖｉ２＿ｓｔ、およびＶｃｌｋ＿ｉのいずれもがローレベルである。したがってこの期間は信号ＰｒｅｓおよびＰｔｘの変化にかかわらず、非読み出し領域に係る信号Ｐｒｅｓ（Ｎ）およびＰｔｘ（Ｎ）はローレベルのままである。
【００９９】
図１６（ｂ）を参照しながら、時刻Ｔ２から開始する動作について説明する。時刻Ｔ２からは、ｙ１行目に係る読み出し走査、ｎ＋１行目とｍ行目に係るリセット走査、およびｍ＋１行目に係るシャッター走査が開始される。「読み出し行」および「シャッター行」に関する動作は、行が異なるほかは図１６（ａ）で示したものと同様であるので説明を省略する。
【０１００】
「非読み出し領域リセット行」に着目すると、時刻ｔ９に信号Ｖｉ１＿ｓｔがハイレベルになり、時刻ｔ１０に信号Ｖｃｌｋ＿ｉがハイレベルになるので、ＯＲ回路１３０（ｎ＋１）および１３０（ｍ）の出力がハイレベルになる。この状態で信号ＰｒｅｓおよびＰｔｘがともにハイレベルになると、信号Ｐｒｅｓ（ｎ＋１）、Ｐｒｅｓ（ｍ）、Ｐｔｘ（ｎ＋１）、およびＰｔｘ（ｍ）が出力されて、ｎ＋１行目およびｍ行目の画素に係るＰＤに蓄積された電荷が電源へと排出される。
【０１０１】
図１６（ｃ）を参照しながら、時刻Ｔ３から開始する動作について説明する。時刻Ｔ３からは、ｙ２行目に係る読み出し走査と、ｌ＋１行目に係るリセット走査とが開始される。「非読み出し領域リセット行」および「読み出し行」に関する動作は、行が異なる他は図１６（ｂ）に示したものと同様であるので説明を省略する。
【０１０２】
次に、図１７を参照しながら本実施形態に係る境界判断部１３の処理を説明する。
【０１０３】
境界判断部１３は、まず、シャッター行選択部１２２が選択する行がｎ行目か否かを判断する（１３１）。シャッター行選択部１２２が選択する行がｎ行目である場合には、信号Ｖｉ１＿ｓｔをハイレベルにする（１３５）。これにより、第１の非読み出し領域に係るリセット走査がｎ＋１行目とｍ行目から開始される。
【０１０４】
一方、シャッター行選択部１２２が選択する行がｎ行目ではない場合には、シャッター行選択部１２２が選択する行がｌ行目であるか否かを判断する（１３２）。ここで、ｌ行目である場合には、信号Ｖｉ２＿ｓｔをハイレベルにする（１３６）。これにより、第２の非読み出し領域に係るリセット走査がｌ＋１行目から開始される。
【０１０５】
また、ステップ１３２においてｌ行目ではない場合には、シャッター行選択部１２２のアドレスを進めて、再びステップ１３１の処理を行う。
【０１０６】
以上で説明した本実施形態では、第３の実施形態と同様の効果が得られる。本実施形態によれば、垂直走査部１２にカウンタやデコーダを設けずに、シフトレジスタで構成できるため、第３の実施形態よりも簡易な構成にできる点で有利である。
【０１０７】
（第５の実施形態）
本発明の第５の実施形態について説明する。
【０１０８】
図１８は、本実施形態に係る垂直走査部１２の構成例を示す図である。本実施形態において、非読み出し行選択部１２３は、ｎ＋１行目からｍ行目までの行を同時に選択できるように構成され、さらに、ｌ＋１行目からｐ行目までの行を同時に選択できるように構成されている。読み出し行選択部１２１およびシャッター行選択部１２２は図１５に示したものと同様なので、説明を省略する。
【０１０９】
図１９は、本実施形態に係る動作のイメージ図であって、縦軸は画素部１１における位置を表し、横軸は時間を表す。図１９から明らかなように、第１の非読み出し領域に係るリセット走査が時刻Ｔ２において一括して開始される。これにより、ｎ行目とｎ＋１行目との蓄積時間差と、ｍ行目とｍ＋１行目との蓄積時間差とを近づけることができる。
【０１１０】
図２０は、本実施形態に係る動作を説明するための図である。図２０（ａ）、（ｂ）、（ｃ）はそれぞれ、図における時刻Ｔ１、Ｔ２、Ｔ３から開始する動作を説明するものである。
【０１１１】
時刻Ｔ１から開始する動作について見ると、１行目の画素について読み出し動作を行うとともに、ｙ１行目のシャッター走査が行われる。図２０（ａ）中、「読み出し行」に着目すると、信号ＰｓｅｌがハイレベルになるとＡＮＤ回路１２７（１）を介して信号Ｐｓｅｌ（１）が画素部に供給されて、１行目の画素が選択される。その後、信号ＰｒｅｓがハイレベルになるとＡＮＤ回路１２６（１）を介して信号Ｐｒｅｓ（１）が画素部に供給されて、１行目の画素のＦＤがリセットされる。そして、信号ＰｔｘがハイレベルになるとＡＮＤ回路１２５（１）を介して信号Ｐｔｘ（１）が画素部に供給されて、ＰＤに蓄積された電荷がＦＤへと転送される。その後、信号ＰｒｅｓおよびＰｔｘがハイレベルになると、信号Ｐｒｅｓ（１）およびＰｔｘ（１）がハイレベルになるので、１行目の画素に係るＰＤに蓄積された電荷が電源に排出される。
【０１１２】
次に、図２０（ａ）中「シャッター行」として示した行について見ると、信号ＰｒｅｓおよびＰｔｘとがハイレベルになると、信号Ｐｒｅｓ（ｙ１）およびＰｔｘ（ｙ１）が画素部に供給されて、１行目の画素に係るＰＤに蓄積された電荷が電源に排出される。
【０１１３】
また、図２０（ａ）中「非読み出し領域リセット行」について見ると、この期間は信号Ｐａｌｌ＿１、Ｐａｌｌ＿２ともにローレベルである。したがって、この期間では信号ＰｒｅｓおよびＰｔｘの変化にかかわらず、非読み出し領域に係る信号Ｐｒｅｓ（Ｎ）およびＰｔｘ（Ｎ）はローレベルのままである。
【０１１４】
図２０（ｂ）を参照しながら、時刻Ｔ２から開始する動作について説明する。時刻Ｔ２からは、ｙ１行目に係る読み出し走査、ｎ＋１行目からｍ行目に係るリセット走査、そしてｍ＋１行目に係るシャッター走査が開始される。「読み出し行」および「シャッター行」に関する動作は、行が異なる他は図２０（ａ）に示したものと同様であるので説明を省略する。
【０１１５】
「非読み出し領域リセット行」に着目すると時刻ｔ６に信号Ｐａｌｌ＿１がハイレベルになることで、ＯＲ回路１２４（ｎ＋１）〜（ｍ）の出力がハイレベルになる。時刻ｔ７に信号Ｐｒｅｓがハイレベルになると、信号Ｐｒｅｓ（ｎ＋１）〜（ｍ）がＡＮＤ回路１２６（ｎ＋１）〜（ｍ）から出力される。さらに、時刻ｔ８に信号Ｐｔｘがハイレベルになると、信号Ｐｔｘ（ｎ＋１）〜（ｍ）がＡＮＤ回路１２５（ｎ＋１）〜（ｍ）から出力される。
【０１１６】
図２０（ｃ）を参照しながら、時刻Ｔ３から開始する動作について説明する。時刻Ｔ３からは、ｙ２行目に係る読み出し走査と、ｌ＋１行目〜ｐ行目に係るリセット走査とが開始される。「読み出し行」に関する動作は、行が異なるほかは図１６（ｂ）に示したものと同様であるので説明を省略する。
【０１１７】
「シャッター行」に着目すると、時刻Ｔ３では対象となる画素行がないので、信号Ｐｒｅｓ（Ｎ）およびＰｔｘ（Ｎ）はローレベルのままである。
【０１１８】
「非読み出し領域リセット行」に着目すると、ここでは、信号Ｐａｌｌ＿２がハイレベルになる。これにより、ｌ＋１行目〜ｐ行目に係るＯＲ回路１３０（ｌ＋１）〜（ｐ）の出力がハイレベルになる。その後、信号Ｐｒｅｓがハイレベルになると、信号Ｐｒｅｓ（ｌ＋１）〜（ｐ）が、ＡＮＤ回路１２６（ｌ＋１）〜（ｐ）を介して出力される。これにより、ｌ＋１行目〜ｐ行目の画素のリセットトランジスタがオンになって、ＦＤの電位がリセットされる。
【０１１９】
さらに、信号Ｐｔｘがハイレベルになると信号Ｐｔｘ（ｌ＋１）〜（ｐ）がＡＮＤ回路１２５（ｌ＋１）〜（ｐ）を介して出力される。これにより、ｌ＋１〜ｐ行目の画素の転送トランジスタがオンになって、ＰＤに蓄積された電荷が電源へ排出される。
【０１２０】
次に、図２１を参照しながら本実施形態に係る境界判断部１３の処理を説明する。
【０１２１】
境界判断部１３は、まず、シャッター行選択部１２２が選択する行がｎ行目か否かを判断する（１３１）。シャッター行選択部１２２が選択する行がｎ行目である場合には、信号Ｖａｌｌ＿１をハイレベルにする（１３３）。これにより、第１の非読み出し領域すべてに係るリセット走査が開始される。
【０１２２】
一方、シャッター行選択部１２２が選択する行がｎ行目ではない場合には、シャッター行選択部１２２が選択する行がｌ行目であるか否かを判断する（１３２）。ここで、ｌ行目である場合には、信号Ｖａｌｌ＿２をハイレベルにする（１３４）。これにより、第２の非読み出し領域に係るリセット走査がｌ＋１行目から開始される。
【０１２３】
また、ステップ１３２においてｌ行目ではない場合には、シャッター行選択部１２２のアドレスを進めて、再びステップ１３１の処理を行う。
【０１２４】
以上で説明した本実施形態では、第３および第４の実施形態と同様の効果が得られる。本実施形態によれば、リセット行選択部１２３を簡単な構成で実現できるため、第４の実施形態よりもさらに簡易な構成にできる点で有利である。
【０１２５】
（第６の実施形態）
次に、本実施形態に係る撮像システムの概略を図２３を用いて説明する。
【０１２６】
撮像システム８００は、例えば、光学部８１０、固体撮像装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。
【０１２７】
レンズなどの光学系である光学部は８１０、被写体からの光を固体撮像装置１０００の、複数の画素が２次元状に配列された画素部に結像させ、被写体の像を形成する。画素部には先述の有効画素領域が含まれる。固体撮像装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【０１２８】
固体撮像装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【０１２９】
システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【０１３０】
タイミング制御回路部８５０は、制御手段であるシステムコントロール回路部８６０による制御に基づいて固体撮像装置１０００及び映像信号処理回路部８３０の駆動タイミングを制御する。
【０１３１】
（その他）
ところで、本発明においては第１の非読み出し領域に係るリセット走査が、第１の非読み出し領域に隣接する第２の読み出し領域に係る読み出し走査に先だって開始されることを説明した。さらに、ｎ＋１行目の画素についてのリセット走査は、ｎ行目の画素についての読み出し走査に先だって行われることを説明した。
【０１３２】
図２４において、第１および第２の読み出し領域の画素に係る蓄積時間τが、入射光量に対してＰＤが飽和しない最大の時間であるとする。また、第１の非読み出し領域の画素の蓄積時間がτのＮ倍以上であるときに、隣接する読み出し領域の画素でブルーミングの影響が大きいものとする。
【０１３３】
このとき、第１の非読み出し領域のうち、読み出し領域と接する行に係るリセット走査の開始時刻Ｔｂが、読み出し領域に係る読み出し走査開始時刻ｔｒに対して下記の条件を満たす範囲にあれば、ブルーミングの影響を小さくできる。
ｔｒ−Ｎ×τ≦Ｔｂ＜ｔｒ  ・・・（１）
上述の条件を満たす一例として、図２４に、第１の実施形態と同様に、第１および第２の読み出し領域に係る走査方向とは逆方向に第１の非読み出し領域のリセット走査を行う場合の動作イメージを示した。
【符号の説明】
【０１３４】
１  撮像装置
１１  画素部
１１１  画素
１１２  フォトダイオード（ＰＤ）
１１３  転送トランジスタ
１１４  リセットトランジスタ
１１５  増幅トランジスタ
１２  垂直走査部
１２１  読み出し行選択部
１２２  シャッター行選択部
１２３  非読み出し行選択部
１３  境界判断部
１４  ラインメモリ
１５  水平走査部
１６  タイミング生成部
１７  通信部
１８  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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