(57)【要約】 【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。【選択図】図２
2010135592.tif 000002
【特許請求の範囲】
【請求項１】
基板上に立設された第一のシリコンピラーと、
前記第一のシリコンピラーの側面を覆う第一の絶縁膜と、
前記第一の絶縁膜を覆うとともに、その先端部が前記第一のシリコンピラーの先端部よりも前記基板よりに位置してなるゲート電極と、からなる縦型Ｔｒ部と、
前記基板上に立設された第二のシリコンピラーと、
前記第二のシリコンピラーの側面を覆う第二の絶縁膜と、
前記第二の絶縁膜を覆うとともに、その先端部が前記第二のシリコンピラーの先端部よりも前記基板から離れた側に位置してなり、前記ゲート電極に接続されてなるゲートコンタクト電極と、からなるゲートコンタクト部と、を有することを特徴とする半導体装置。
【請求項２】
少なくとも前記ゲート電極上に積層された第三の絶縁膜と、前記第一のシリコンピラー上に積層され、かつ、前記第三の絶縁膜によって前記ゲート電極から絶縁された第一のコンタクトプラグと、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一のシリコンピラーと前記第二のシリコンピラーの上に層間絶縁膜が形成され、前記層間絶縁膜中に、前記第一のコンタクトプラグに接続される第二のコンタクトプラグと、前記ゲートコンタクト電極の先端部と接続される第三のコンタクトプラグと、が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第二のシリコンピラーの先端部よりも、前記ゲートコンタクト電極の先端部が突出して形成されることによって、前記第二のシリコンピラー上に凹部が設けられ、前記凹部内に、前記第三のコンタクトプラグに接続されるとともに、前記ゲートコンタクト電極と接続される第四のコンタクトプラグが形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第二のシリコンピラーの先端部よりも、前記ゲートコンタクト電極の先端部が突出して形成されることによって、前記第二のシリコンピラー上に凹部が設けられ、前記凹部内に、第四の絶縁膜が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第一のコンタクトプラグが、前記第一のシリコンピラーからエピタキシャル成長されたエピタキシャル成長膜により前記第一のシリコンピラーに接続され、前記第三のコンタクトプラグが、前記ゲートコンタクト電極からエピタキシャル成長された別のエピタキシャル成長膜により前記ゲートコンタクト電極に接続されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記縦型Ｔｒ部が複数形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板には、ＳＴＩ領域により区画された活性領域が形成され、前記活性領域に少なくとも１以上の前記縦型Ｔｒ部と、１つのゲートコンタクト部と、が備えられていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第一のシリコンピラーの先端側に上部拡散領域が形成され、基端側の基板に下部拡散領域が形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
第一のシリコンピラーと第二のシリコンピラーとを基板上に形成する工程と、
前記シリコンピラーを覆うように絶縁膜を形成する工程と、
前記第一のシリコンピラーの側面を覆うゲート電極と前記第二のシリコンピラーの側面を覆うゲートコンタクト電極を連結して形成する工程と、
前記シリコンピラーの基端側の基板に下部拡散領域を形成する工程と、
前記シリコンピラーを覆うように第一の層間絶縁膜を形成する工程と、
前記ゲート電極の先端部を前記第一のシリコンピラーの先端部よりも前記基板よりに位置するようにエッチバックする工程と、
前記第一のシリコンピラーの先端部に上部拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第一のシリコンピラーの先端部に上部拡散領域を形成した後、前記ゲート電極上に第三の絶縁膜を積層する工程と、前記第一のシリコンピラー上に、前記第三の絶縁膜によって前記ゲート電極から絶縁された第一のコンタクトプラグを積層する工程と、を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第一のコンタクトプラグを積層した後、前記第一の層間絶縁膜を覆うように第二の層間絶縁膜を形成する工程と、前記第二の層間絶縁膜中に、前記第一のコンタクトプラグに接続する第二のコンタクトプラグを形成するとともに、前記ゲートコンタクト電極と接続する第三のコンタクトプラグを形成する工程と、を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、縦型トランジスタを含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、微細加工技術の進歩により、半導体装置の小型化と大容量化が急速に進んでいる。小型で大容量な半導体装置としては、たとえば、縦型トランジスタがある。
前記縦型トランジスタは、半導体基板上に柱状の半導体（以下、シリコンピラー）を形成し、前記シリコンピラーの先端に上部拡散領域を設け、基端側に下部拡散領域を設け、その側壁にゲート絶縁膜を介してゲート電極を設けて、トランジスタやメモリセルなどの半導体素子を前記シリコンピラーの高さ方向に沿って配置した半導体装置である。
【０００３】
前記縦型トランジスタは、前記シリコンピラーの高さ方向を前記半導体素子のゲート長方向とすることができるので、一定長以上のゲート長を確保することができ、短チャネル効果を生じないようにすることができる。
また、前記縦型トランジスタは、前記シリコンピラーの高さ方向に複数の半導体素子を重ねて配置することができるので、半導体基板の面積を増やすことなく高密度化することができる。
さらに、前記縦型トランジスタは、部分空乏型または完全空乏型構造の半導体素子を形成することが比較的容易であるとともに、電界集中効果を利用して高速デバイスや低消費電力の半導体素子を形成することができるといった優れた特徴を有している。
以上の理由により、前記縦型トランジスタは、低コストで、小型化と大容量化を実現できる半導体装置として期待されている。
【０００４】
特許文献１は、半導体記憶装置およびその製造方法に関するものであり、縦型セル・トランジスタが開示されている。そして、前記縦型セル・トランジスタが短チャネル効果を抑制し、リテンション特性を改善できることが記載されている。
しかし、前記縦型セル・トランジスタは、ゲート電極の直上にワード配線を形成する構成なので、前記ワード配線と上部拡散層上に設けたコンタクトとの間の距離が短くなり、前記ゲート電極と前記上部拡散層との間でショートが起こりやすいという問題があった。
【０００５】
また、特許文献２は、半導体集積回路装置及びその製造方法に関するものであり、縦型ＭＩＳＦＥＴ間の埋め込み特性を向上させる手段について開示されている。また、特許文献３は、半導体装置及びその製造方法に関するものであり、素子分離領域とポリシリコン膜の大きさと位置を制御して、ゲート電極に接続されるコンタクトプラグとソース・ドレイン領域との電気的なショート回避する構成及び手段について開示されている。さらに、特許文献４は、不揮発性半導体記憶装置及びその製造方法に関するものであり、コンタクトプラグの接続部の径を制御して、積層時の加工寸法のバラツキや合せズレが生じても、ショートなどの発生を防止する構成及び手段が開示されている。しかし、これらの技術を用いても、上記課題を解決することは困難であった。
【特許文献１】特開２００３−０１７５８５号公報
【特許文献２】特開２００４−２２１２４２号公報
【特許文献３】特開２００４−２４７６５６号公報
【特許文献４】特開２００８−０７２０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、
本発明の半導体装置は、基板上に立設された第一のシリコンピラーと、前記第一のシリコンピラーの側面を覆う第一の絶縁膜と、前記第一の絶縁膜を覆うとともに、その先端部が前記第一のシリコンピラーの先端部よりも前記基板よりに位置してなるゲート電極と、からなる縦型Ｔｒ部と、前記基板上に立設された第二のシリコンピラーと、前記第二のシリコンピラーの側面を覆う第二の絶縁膜と、前記第二の絶縁膜を覆うとともに、その先端部が前記第二のシリコンピラーの先端部よりも前記基板から離れた側に位置してなり、前記ゲート電極に接続されてなるゲートコンタクト電極と、からなるゲートコンタクト部と、を有することを特徴とする。
【０００８】
本発明の半導体装置は、少なくとも前記ゲート電極上に積層された第三の絶縁膜と、前記第一のシリコンピラー上に積層され、かつ、前記第三の絶縁膜によって前記ゲート電極から絶縁された第一のコンタクトプラグと、を有することを特徴とする。
【０００９】
本発明の半導体装置の製造方法は、第一のシリコンピラーと第二のシリコンピラーとを基板上に形成する工程と、前記シリコンピラーを覆うように絶縁膜を形成する工程と、前記第一のシリコンピラーの側面を覆うゲート電極と前記第二のシリコンピラーの側面を覆うゲートコンタクト電極を連結して形成する工程と、前記シリコンピラーの基端側の基板に下部拡散領域を形成する工程と、前記シリコンピラーを覆うように第一の層間絶縁膜を形成する工程と、前記ゲート電極の先端部を前記第一のシリコンピラーの先端部よりも前記基板よりに位置するようにエッチバックする工程と、前記第一のシリコンピラーの先端部に上部拡散領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
上記の構成によれば、コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を提供することができる。
【００１１】
本発明の半導体装置は、基板上に立設された第一のシリコンピラーと、前記第一のシリコンピラーの側面を覆う第一の絶縁膜と、前記第一の絶縁膜を覆うとともに、その先端部が前記第一のシリコンピラーの先端部よりも前記基板よりに位置してなるゲート電極と、からなる縦型Ｔｒ部と、前記基板上に立設された第二のシリコンピラーと、前記第二のシリコンピラーの側面を覆う第二の絶縁膜と、前記第二の絶縁膜を覆うとともに、その先端部が前記第二のシリコンピラーの先端部よりも前記基板から離れた側に位置してなり、前記ゲート電極に接続されてなるゲートコンタクト電極と、からなるゲートコンタクト部と、を有する構成なので、コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止することができる。
【００１２】
本発明の半導体装置は、少なくとも前記ゲート電極上に積層された第三の絶縁膜と、前記第一のシリコンピラー上に積層され、かつ、前記第三の絶縁膜によって前記ゲート電極から絶縁された第一のコンタクトプラグと、を有する構成なので、コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止することができる。
【００１３】
本発明の半導体装置の製造方法は、第一のシリコンピラーと第二のシリコンピラーとを基板上に形成する工程と、前記シリコンピラーを覆うように絶縁膜を形成する工程と、前記第一のシリコンピラーの側面を覆うゲート電極と前記第二のシリコンピラーの側面を覆うゲートコンタクト電極を連結して形成する工程と、前記シリコンピラーの基端側の基板に下部拡散領域を形成する工程と、前記シリコンピラーを覆うように第一の層間絶縁膜を形成する工程と、前記ゲート電極の先端部を前記第一のシリコンピラーの先端部よりも前記基板よりに位置するようにエッチバックする工程と、前記第一のシリコンピラーの先端部に上部拡散領域を形成する工程と、を有する構成なので、コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例を示す図であって、図２および図３のＡ−Ａ’線における平面断面図である。
図１に示すように、本発明の実施形態である半導体装置１１１は、層間絶縁膜８に埋設された平面視略円形の縦型トランジスタ部（以下、縦型Ｔｒ部）１０１と、平面視略円形のゲートコンタクト部１０２と、を有する。
縦型Ｔｒ部１０１は、第一のシリコンピラー２と、第一のシリコンピラー２を囲むように形成された第一の絶縁膜５と、第一の絶縁膜５を囲むように形成されたゲート電極６と、有している。
また、ゲートコンタクト部１０２は、第二のシリコンピラー２’と、第二のシリコンピラー２’を囲むように形成された第二の絶縁膜５’と、第二の絶縁膜５’を囲むように形成されたゲートコンタクト電極６’と、を有している。
【００１５】
図２は、本発明の実施形態である半導体装置１１１の垂直断面図であって、図２（ａ）は図１のＣ−Ｃ’線における断面図であり、図２（ｂ）は図１のＤ−Ｄ’線における断面図である。
＜縦型Ｔｒ部＞
図２（ａ）に示すように、本発明の実施形態である半導体装置１１１の縦型Ｔｒ部１０１は、シリコンからなる基板１上に形成された第一のシリコンピラー２と、第一のシリコンピラー２の側面を取り囲むように形成された第一の絶縁膜５と、第一の絶縁膜５を覆うように形成されたゲート電極６と、第一のシリコンピラー２の基端側の基板１に形成された下部拡散領域７と、第一のシリコンピラー２の先端部２ａに形成された上部拡散領域１０と、を有している。
【００１６】
ゲート電極６は、導電性材料からなるものであればよく、たとえば、ポリシリコンまたは金属材料などを挙げることができる。
ゲート電極６として用いるポリシリコンとしては、たとえば、ドーパントとしてリン（Ｐ）を１×Ｅ２０（／ｃｍ３）の濃度でｉｎ−ｓｉｔｕドープしたものが好ましい。なお、前記ドーパントの種類やドープ量は、これに限られるものではない。
ゲート電極６として用いる金属材料としては、たとえば、タングステン（Ｗ）などを挙げることができる。
【００１７】
絶縁膜５は、基板１の表面および第一のシリコンピラー２の側面を覆うように形成されている。これにより、絶縁膜５は第一のシリコンピラー２とゲート電極６の間でゲート絶縁膜として機能する。
絶縁膜５の材料は、公知の絶縁膜であれば特に限定されず、たとえば、酸化膜などを挙げることができる。特に、Ｈｉｇｈ−Ｋ絶縁膜が好ましい。
【００１８】
第一のシリコンピラー２は第一の層間絶縁膜８に覆われており、第一の層間絶縁膜８の上には第二の層間絶縁膜１２が積層されており、第二の層間絶縁膜１２には第二のコンタクトプラグ１３が埋設されている。
なお、第一の層間絶縁膜８および第二の層間絶縁膜１２は、絶縁膜であれば特に限定されるものではなく、酸化膜、窒化膜、ＳｉＯＮまたはＳｉＣなどを用いることができる。また、同じ材料から構成されても、異なる材料から構成されてもよい。
【００１９】
第一のシリコンピラー２の先端部２ａ上には第一のコンタクトプラグ１１が形成されている。第二のコンタクトプラグ１３は、第一のコンタクトプラグ１１を介してシリコンピラー２の先端部２ａと接する構成とされている。これにより、第二のコンタクトプラグ１３から第一のシリコンピラー２の上部拡散領域１０に所定の電圧を印加できる構成とされている。
【００２０】
図２（ａ）に示すように、縦型Ｔｒ部１０１のゲート電極６の先端部６ａは、第一のシリコンピラー２の先端部２ａよりも基板よりに位置するように配置されている。これにより、第二のコンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第二のコンタクトプラグ１３がゲート電極６と接する可能性を低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００２１】
また、ゲート電極６の先端部６ａ上には、第三の絶縁膜３５が形成されている。第三の絶縁膜３５により、第一のコンタクトプラグ１１はゲート電極６から絶縁されるので、第一のコンタクトプラグ１１上に形成された第二のコンタクトプラグ１３がゲート電極６と接する可能性をより低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００２２】
＜ゲートコンタクト部＞
図２（ｂ）に示すように、本発明の実施形態である半導体装置１１１のゲートコンタクト部１０２は、シリコン基板１上に形成された第二のシリコンピラー２’と、第二のシリコンピラー２’の側面を取り囲むように形成された第二の絶縁膜５’と、第二の絶縁膜５’を覆うように形成されたゲートコンタクト電極６’と、第二のシリコンピラー２の基端側の基板１に形成された下部拡散領域７と、を有している。
【００２３】
第二のシリコンピラー２’は第一の層間絶縁膜８に覆われており、第一の層間絶縁膜８の上には第二の層間絶縁膜１２が積層されており、第二の層間絶縁膜１２には第三のコンタクトプラグ１４が埋設されている。
【００２４】
ゲートコンタクト部１０２のゲートコンタクト電極６’は略筒状に形成されるとともに、ゲートコンタクト電極６’の先端部６’ａは、第二のシリコンピラー２’の先端部２’ａよりも突出して形成されており、第二のシリコンピラー２’上に設けられた凹部４’ｄ内に第四のコンタクトプラグ１１’が形成されている。これにより、第四のコンタクトプラグ１１’は、第三のコンタクトプラグ１４およびゲートコンタクト電極６’と接続されている。
【００２５】
第二の絶縁膜５’は、基板１の表面および第二のシリコンピラー２’の表面を覆うように形成されている。これにより、第二のシリコンピラー２’とゲートコンタクト電極６’との間を絶縁するとともに、第二のシリコンピラー２’と第三のコンタクトプラグ１４との間を絶縁する。
【００２６】
図２（ｂ）に示すように、ゲートコンタクト部１０２のゲートコンタクト電極６’の先端部６’ａが、第二のシリコンピラー２’の先端部２’ａよりも基板１と離れる位置となるように配置されている。これにより、第三のコンタクトプラグ１４の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第三のコンタクトプラグ１４が絶縁膜５を破って第二のシリコンピラー２’と接する可能性を低減して、すなわち、ゲート絶縁膜である絶縁膜５へのダメージを回避して、第三のコンタクトプラグ１４と第二のシリコンピラー２’との間のショートを防止できる。
【００２７】
図３は、本発明の実施形態である半導体装置１１１の垂直断面図であって、図１のＥ−Ｅ’線における断面図である。
図３に示すように、縦型Ｔｒ部１０１とゲートコンタクト部１０２は、基板１上に隣接して形成されている。
縦型Ｔｒ部１０１のゲート電極６は、ゲートコンタクト部１０２のゲートコンタクト電極６’と連続して、すなわち、連結されて形成されている。これにより、第三のコンタクトプラグ１４からゲートコンタクト電極６’に電圧を印加することによって、縦型Ｔｒ部１０１のゲート電極６に電圧を印加することができ、縦型Ｔｒ部１０１のゲート電圧を操作することができる。
【００２８】
なお、縦型Ｔｒ部１０１の絶縁膜５は、ゲートコンタクト部１０２の絶縁膜５’ と連続して形成されている。しかし、絶縁膜５’は、導電性材料からなるものであればよく、絶縁膜５と分離して形成された別の材料からなる膜としても良い。
【００２９】
また、本発明の実施形態である半導体装置１１１は、通常のトランジスタとして利用してもよいが、ゲート電極６にフローティング部分を形成してフラッシュメモリとして利用してもよく、さらに、ボディ部分に正孔をためるＦＢＣ（フローティングボディセル）として利用しても良い。
【００３０】
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。
図４〜図１８は、本発明の実施形態である半導体装置１１１の製造方法の一例を説明する断面図である。
まず、シリコンからなる基板１の一面１ａを、１０００℃の雰囲気で熱酸化して、酸化膜（熱酸化膜：シリコン酸化膜）３を形成する。酸化膜３の膜厚は、たとえば、１０ｎｍとする。
次に、図４に示すように、ＣＶＤ法を用いて、酸化膜３上に窒化膜４を成長させる。窒化膜４の膜厚は、たとえば、１５０ｎｍとする。
【００３１】
次に、リソグラフィ法を用いて、図５に示すように、シリコンピラー２、２’を形成する。まず、窒化膜４上にレジストを塗布した後、所定のマスクを用いて露光してレジストからなるマスク（レジストマスク）を形成する。前記レジストマスクを用いて、窒化膜４及び酸化膜３をドライエッチングする。なお、これにより形成されたゲートコンタクト部１０２側の窒化膜４’とする。次に、窒化膜４、４’をハードマスク（ＳｉＮマスク）にして、たとえば、１５０ｎｍの深さだけ基板１をドライエッチングする。これにより、図５に示すように、シリコンピラー２、２’を形成することができる。シリコンピラー２、２’の先端側には、酸化膜３と窒化膜４（４’）が残されている。
【００３２】
次に、基板１の一面１ａおよびシリコンピラー２、２’の側面を熱酸化して、酸化膜３と同一の酸化膜（熱酸化膜：シリコン酸化膜）５を形成する。なお、ゲートコンタクト部１０２側の酸化膜を第二の酸化膜５’とする。しかし、第一の酸化膜５と、を第二の酸化膜５’は連続して形成された同一の膜である。
【００３３】
次に、ＣＶＤ法を用いて、シリコンピラー２、２’及び基板１の一面１ａ側を覆うようにゲート電極材料を堆積して、図６に示すゲート電極６を形成する。前記ゲート電極材料としては、たとえば、Ｐ（リン）を１×Ｅ２０（／ｃｍ３）の濃度でｉｎ−ｓｉｔｕドープしたポリシリコンなどを用いる。
【００３４】
次に、シリコンピラー２、２’の先端に形成された窒化膜４、４’が露出するまで、前記ゲート電極材料をエッチバック（ポリシリコンエッチバック）して、図７に示すように、第一のシリコンピラー２の側面にゲート電極６を残すとともに、第二のシリコンピラー２’の側面にゲートコンタクト電極６’を残す。
なお、図３で説明したように、第一のシリコンピラー２の側面に形成されたゲート電極６と第二のシリコンピラー２’の側面に形成されたゲートコンタクト電極６’は連続的に形成されている。
【００３５】
次に、Ａｓ（ヒ素）を１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度で注入して、図８に示すように、シリコンピラー２、２’の基端側であって、基板１の一面１ａ側に下部拡散領域７を形成する。
次に、シリコンピラー２、２’及び基板１の一面１ａ側を覆うように第一の層間絶縁膜８を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、図９に示すように、層間絶縁膜８を窒化膜４、４’が露出するまで平坦化する。
【００３６】
次に、リソグラフィ法により、図１０に示すように、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク（レジストマスク）９を形成する。なお、マスク９は、レジスト材料を用いたレジストマスクに限られるものではなく、金属材料をレジストマスクにより加工したハードマスクを用いることができる。
【００３７】
次に、マスク９を用いて、縦型Ｔｒ部１０１のゲート電極６をエッチングして、図１０に示すように、縦型Ｔｒ部１０１のゲート電極６の先端側に凹部６ｃを形成する。前記エッチングは、ドライエッチングでもウエットエッチングでもよい。
なお、このときのエッチング深さは、ゲート電極６の先端部６ａの位置が、シリコンピラー２の先端部２ａの位置よりも基板よりとなるようにする。
【００３８】
また、ゲート電極６のエッチング条件は、マスク９の材料のエッチング量に対してゲート電極６の材料のエッチング量が大きいような条件とすることが好ましい。これにより、ゲート電極６を所定の量だけエッチングしても、マスク９のエッチング量を少なくすることができ、ゲートコンタクト部１０２のゲートコンタクト電極６’がエッチングされることを防止することができる。
【００３９】
なお、ゲート電極６としてポリシリコンを利用した場合、ポリシリコンをウエットエッチングする際にＨＦを含む溶液を利用することができる。
また、ゲート電極６としてポリシリコンを利用した場合、ポリシリコンをドライエッチングする際に、ＨＢｒ、ＨＣｌ、Ｃｌ２、Ｂｒ２、ＨＩもしくはこれらのうちの一部を利用しても良い。
【００４０】
さらに、ゲート電極６としてタングステンを利用した場合、タングステンをドライエッチングする際には、ＳＦ６、Ｃｌ２、ＣＯ、Ｏ２及びＮ２もしくはこれらのうちの一部、または、Ｃｌ２、ＢＣｌ３、Ｈ２、ＨＣｌもしくはこれらのうちの一部を利用しても良い。
さらにまた、ゲート電極６として金属材料を利用した場合、前記金属材料をウエットエッチングする際には、ＨＦ、ＨＮＯ３、Ｈ３ＰＯ４を含む溶液を利用することができる。
【００４１】
次に、公知の方法を用いて、マスク９を剥離する。
次に、プラズマドーピングを用いて、Ａｓ（ヒ素）を１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度で注入して、図１１に示すように、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａに上部拡散領域１０を形成する。
なお、プラズマドーピングは、イオン注入とは異なり、照射方向に対して注入するイオンを回り込ませることができる。これにより、シリコンピラー２の先端の両サイドの薄い絶縁膜５から、シリコンピラー２の先端にＡｓ（ヒ素）を注入することができる。
【００４２】
次に、縦型Ｔｒ部１０１のゲート電極６の先端側の凹部６ｃを充填するとともに、層間絶縁膜８を覆うように酸化膜３５を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、窒化膜４、４’が露出するまで酸化膜３５を平坦化する。これにより、凹部６ｃにのみ酸化膜３５が残される。
次に、熱リン酸でウエットエッチングして、図１２に示すように、窒化膜４、４’を除去する。これにより、シリコンピラー２、２’の先端部２ａ、２’ａ側にはそれぞれ凹部４ｃ、４’ｄが設けられる。
【００４３】
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク９を形成する。
次に、マスク９を用いて、酸化膜ウエットエッチングして、図１３に示すように、凹部４ｃの径を大きくして凹部４ｅを形成する。
このとき、縦型Ｔｒ部１０１の層間絶縁膜８、酸化膜３５および酸化膜５の露出部分はエッチングされるが、ゲートコンタクト部１０２の層間絶縁膜８は、マスク９に覆われているのでエッチングされない。
【００４４】
次に、公知の方法を用いて、マスク９を剥離する。
次に、公知の方法を用いて、開口部４ｅ、４’ｄを充填するとともに、層間絶縁膜８を覆うように、コンタクトプラグ材料を堆積する。その後、ＣＭＰ法を用いて、前記コンタクトプラグ材料を層間絶縁膜８が露出するまで平坦化する。これにより、図１４に示すように、縦型Ｔｒ部１０１の凹部４ｅに埋設された第一のコンタクトプラグ１１と、ゲートコンタクト部１０２の凹部４’ｄに埋設された第四のコンタクトプラグ１１’と、が形成される。
【００４５】
次に、公知の方法を用いて、第一の層間絶縁膜８を覆うように、第二の層間絶縁膜１２を堆積する。
最後に、リソグラフィ法を用いて、第二のコンタクトプラグ１３と、第三のコンタクトプラグ１４と、を形成する。具体的には、まず、層間絶縁膜１２の露出面を覆うようにレジストを塗布した後、所定のマスクを用いて露光してレジストからなるマスク（レジストマスク）を形成する。前記レジストマスクを用いて、層間絶縁膜１２をエッチングしてコンタクトホールを形成する。次に、前記コンタクトホールに導電材料を埋め込む。最後に、前記レジストを剥離する。
以上の工程により、図１に示す半導体装置１１１を形成することができる。
【００４６】
本発明の実施形態である半導体装置１１１は、基板１上に立設された第一のシリコンピラー２と、第一のシリコンピラー２の側面を覆う第一の絶縁膜５と、第一の絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、第二のシリコンピラー２’の側面を覆う第二の絶縁膜５’と、第二の絶縁膜５’を覆うとともに、その先端部６’が第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する構成なので、第二のコンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第二のコンタクトプラグ１３がゲート電極６と接する可能性を低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００４７】
本発明の実施形態である半導体装置１１１は、少なくともゲート電極６上に積層された第三の絶縁膜３５と、第一のシリコンピラー２上に積層され、かつ、第三の絶縁膜３５によってゲート電極６から絶縁された第一のコンタクトプラグ１１と、を有する構成なので、第二のコンタクトプラグ１３とゲート電極６との間のショートをより防止することができる。
【００４８】
本発明の実施形態である半導体装置１１１は、第一のシリコンピラー２と第二のシリコンピラー２’の上に層間絶縁膜１２が形成され、層間絶縁膜１２中に、第一のコンタクトプラグ１１に接続される第二のコンタクトプラグ１３と、ゲートコンタクト電極６’の先端部６’ａに接続される第三のコンタクトプラグ１４と、が形成されている構成なので、第二のコンタクトプラグ１３とゲート電極６との間のショートおよび／または第三のコンタクトプラグ１４と第二のシリコンピラー２’との間のショートを防止することができる。
【００４９】
本発明の実施形態である半導体装置１１１は、第二のシリコンピラー２の先端部２ａよりも、ゲートコンタクト電極６’の先端部６’ａが突出して形成されることによって、第二のシリコンピラー２’上に凹部４ｄが設けられ、凹部４ｄ内に、第三のコンタクトプラグ１４およびゲートコンタクト電極６’と接続される第四のコンタクトプラグ１１’が形成されている構成なので、第三のコンタクトプラグ１４とゲートコンタクト電極６’の間の接続を強固に支持するとともに、第三のコンタクトプラグ１４からゲートコンタクト電極６’への電流の流れをスムーズにすることができ、第三のコンタクトプラグ１４とシリコンピラー２’との間のショートを防止することができる。
【００５０】
本発明の実施形態である半導体装置１１１は、第一のシリコンピラー２の先端側に上部拡散領域１０が形成され、基端側の基板１に下部拡散領域７が形成されている構成なので、シリコンピラー２と接続する第二のコンタクトプラグ１３とゲート電極６との間のショートおよび／またはゲートコンタクト電極６’と接続するコンタクトプラグとシリコンピラー２’との間のショートを防止した縦型トランジスタとすることができる。
【００５１】
本発明の実施形態である半導体装置１１１の製造方法は、第一のシリコンピラー２と第二のシリコンピラー２’とを基板１上に形成する工程と、シリコンピラー２，２’を覆うように絶縁膜５を形成する工程と、第一のシリコンピラー２の側面を覆うゲート電極６と、第二のシリコンピラー２’の側面を覆うゲートコンタクト電極６’と、を連結するように形成する工程と、シリコンピラー２，２’の基端側の基板１に下部拡散領域７を形成する工程と、シリコンピラー２，２’を覆うように第一の層間絶縁膜８を形成する工程と、ゲート電極６の先端部６ａを、第一のシリコンピラー２の先端部２ａよりも基板１よりに位置するようにエッチバックする工程と、第一のシリコンピラー２の先端部２ａに上部拡散領域１０を形成する工程と、を有する構成なので、第二のコンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第二のコンタクトプラグ１３がゲート電極６と接する可能性を低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止した半導体装置１１１を製造することができる。
【００５２】
本発明の実施形態である半導体装置１１１の製造方法は、第一のシリコンピラー２の先端部２ａに上部拡散領域１０を形成した後、ゲート電極６上に第三の絶縁膜３５を積層する工程と、第一のシリコンピラー２上に、第三の絶縁膜３５によってゲート電極６から絶縁された第一のコンタクトプラグ１１を積層する工程と、を有する構成なので、第二のコンタクトプラグ１３とゲート電極６との間のショートをより防止した半導体装置１１１を製造することができる。
【００５３】
本発明の実施形態である半導体装置１１１の製造方法は、第一のコンタクトプラグ１１を積層した後、第一の層間絶縁膜８を覆うように第二の層間絶縁膜１２を形成する工程と、第二の層間絶縁膜１２に、第一のコンタクトプラグ１１に接続する第二のコンタクトプラグ１３を形成するとともに、ゲートコンタクト電極６’と接続する第三のコンタクトプラグ１４を形成する工程、を有する構成なので、第一のシリコンピラー２と接続する第二のコンタクトプラグ１３とゲート電極６との間のショートおよび／またはゲートコンタクト電極６’と接続する第三のコンタクトプラグ１４とシリコンピラー２’との間のショートを防止した半導体装置１１１を製造することができる。
【００５４】
（第２の実施形態）     
図１５は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図１５（ａ）は縦型Ｔｒ部の断面図であり、図１５（ｂ）はゲートコンタクト部の断面図である。
図１５に示すように、本発明の実施形態である半導体装置１１２は、ゲートコンタクト部１０２のシリコンピラー２’の先端部２’ａ側に、第四のコンタクトプラグ１１’の代わりに第四の絶縁膜４’が用いられているほかは第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【００５５】
図１５（ｂ）に示すように、ゲートコンタクト部１０２のゲート電極６は略筒状に形成されるとともに、ゲートコンタクト電極６’の先端部６’ａは、第二のシリコンピラー２’の先端部２’ａよりも突出して形成されており、第二のシリコンピラー２’上に設けられた凹部４’ｄ内に窒化膜からなる第四の絶縁膜４’が形成されている。
なお、第四の絶縁膜４’は、絶縁材料であればよく、窒化膜に限られるものではない。
【００５６】
ゲートコンタクト部１０２のゲートコンタクト電極６’の先端部６’ａが、第二のシリコンピラー２’の先端部２’ａよりも基板１と離れる位置となるように配置されている。これにより、第三のコンタクトプラグ１４の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第三のコンタクトプラグ１４が絶縁膜５’を破って第二のシリコンピラー２’と接する可能性を低減して、すなわち、絶縁膜５’へのダメージを回避して、第三のコンタクトプラグ１４と第二のシリコンピラー２’との間のショートを防止できる。
【００５７】
また、第二のシリコンピラー２’の先端側には、第四の絶縁膜４’が第三のコンタクトプラグ１４およびゲートコンタクト電極６’と支持するように形成されている。これにより、半導体装置１１２を強固なものとすることができる。
さらに、第四の絶縁膜４’により、第三のコンタクトプラグ１４と第二のシリコンピラー２との間はより絶縁され、第三のコンタクトプラグ１４と第二のシリコンピラー２との間との間のショートをより防止できる。
【００５８】
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。
図１６〜図１８は、本発明の実施形態である半導体装置１１２の製造方法の一例を説明する断面図である。
まず、第１の実施形態で示した半導体装置の製造方法と同様にして、図１１までの工程を行う。
次に、凹部６ｃを充填するとともに、第一の層間絶縁膜８を覆うように、酸化膜３５を５０ｎｍ堆積する。
【００５９】
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク（レジストマスク）を形成する。なお、前記マスクは、レジスト材料を用いたレジストマスクに限られるものではなく、金属材料をレジストマスクにより加工したハードマスクを用いることができる。
【００６０】
次に、前記マスクを用いて、縦型Ｔｒ部１０１の窒化膜４、４’が露出するまで酸化膜３５をドライエッチングする。
次に、前記マスクを剥離する。図１６に示すように、縦型Ｔｒ部１０１の凹部６ｃを充填するように酸化膜３５が残されるとともに、ゲートコンタクト部１０２では、第一の層間絶縁膜８を覆うように酸化膜３５が残されている。
【００６１】
次に、縦型Ｔｒ部１０１の窒化膜４を熱リン酸でウエットエッチングして除去する。なお、ゲートコンタクト部１０２には、第一の層間絶縁膜８を覆うように酸化膜３５が残されているので、窒化膜４’はエッチング除去されない。
【００６２】
次に、酸化膜ウエットエッチングを行い、第一の層間絶縁膜８、酸化膜３５および酸化膜５の露出部分をエッチングする。エッチング深さは、たとえば、１０ｎｍとする。
これにより、図１７に示すように、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａ側に凹部４ｃが形成される。
【００６３】
次に、公知の方法を用いて、凹部４ｃを充填するとともに、第一の層間絶縁膜８および酸化膜３５を覆うように、コンタクトプラグ材料を堆積する。その後、ゲートコンタクト部１０２のゲートコンタクト電極６’が露出するまでＣＭＰを行って、図１８に示すように、第一のシリコンピラー２と接続した第一のコンタクトプラグ１１を形成する。なお、前記ＣＭＰは、ゲートコンタクト部１０２のゲートコンタクト電極６’が露出した後もエッチングして、オーバーエッチングぎみに行うことが好ましい。
【００６４】
次に、公知の方法を用いて、第一の層間絶縁膜８を覆うように、第二の層間絶縁膜１２を堆積する。
最後に、リソグラフィ法を用いて、第二のコンタクトプラグ１３と第三のコンタクトプラグ１４を形成する。具体的には、まず、層間絶縁膜１２の露出面を覆うようにレジストを塗布した後、所定のマスクを用いて露光してレジストからなるマスク（レジストマスク）を形成する。前記レジストマスクを用いて、層間絶縁膜１２をエッチングしてコンタクトホールを形成する。次に、前記コンタクトホールに導電材料を埋め込む。最後に、前記レジストを剥離する。
以上の工程により、図１５に示す半導体装置１１２を形成することができる。
【００６５】
本発明の実施形態である半導体装置１１２は、第二のシリコンピラー２’の先端部２’ａよりも、ゲートコンタクト電極６’の先端部６’ａが突出して形成されることによって、第二のシリコンピラー２’上に凹部４’ｄが設けられ、凹部４’ｄ内に、第四の絶縁膜４’が形成されている構成なので、第四の絶縁膜４’が、第二のシリコンピラー２’の先端部２’ａ側に、第三のコンタクトプラグ１４およびゲートコンタクト電極６’と支持して、半導体装置１１２を強固なものとすることができる。
さらに、上記構成により、第四の絶縁膜４’により、第三のコンタクトプラグ１４と第二のシリコンピラー２との間をより絶縁して、第三のコンタクトプラグ１４と第二のシリコンピラー２との間との間のショートをより防止できる。
【００６６】
（第３の実施形態）     
図１９は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図１９（ａ）は縦型Ｔｒ部の断面図であり、図１９（ｂ）はゲートコンタクト部の断面図である。
図１９に示すように、本発明の実施形態である半導体装置１１３は、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａ側の第一のコンタクトプラグ１１の径が大きくされているほかは第２の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【００６７】
第一のシリコンピラー２の先端部２ａ上には第一のコンタクトプラグ１１が形成されている。第二のコンタクトプラグ１３は、第一のコンタクトプラグ１１を介してシリコンピラー２の先端部２ａと接する構成とされている。これにより、シリコンピラー２の上部拡散領域１０に所定の電圧を印加できる構成とされている。
【００６８】
本実施形態では、第一のコンタクトプラグ１１の径が実施形態１または実施形態２で示した例よりも大きいので、第二のコンタクトプラグ１３と第一のシリコンピラー２との間をより強固に接続するともに、第二のコンタクトプラグ１３から第一のシリコンピラー２へより安定して電圧を印加することができる。
【００６９】
図１９（ａ）に示すように、縦型Ｔｒ部１０１のゲート電極６の先端部６ａは、シリコンピラー２の先端部２ａよりも基板よりに位置するように配置されている。これにより、コンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第二のコンタクトプラグ１３がゲート電極６と接する可能性を低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００７０】
ゲート電極６の先端部６ａ上には、第三の絶縁膜３５が形成されている。これにより、ゲート電極６から絶縁することができるので、第一のコンタクトプラグ１１上に形成された第二のコンタクトプラグ１３がゲート電極６と接する可能性をより低くして、コンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００７１】
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。
図２０〜図２３は、本発明の実施形態である半導体装置１１３の製造方法の一例を説明する断面図である。
まず、第１の実施形態で示した半導体装置の製造方法と同様にして、図１０までの工程を行う。
次に、縦型Ｔｒ部１０１の窒化膜４をドライエッチングして除去する。これにより、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａ側に、凹部３７が形成される。
次に、Ａｓ（ヒ素）を１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度でイオン注入して、図２０に示すように、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａに上部拡散領域１０を形成する。
【００７２】
次に、公知の方法を用いて、マスク９を剥離する。
次に、ＣＶＤ法を用いて、凹部３７の内面を覆うとともに、層間絶縁膜８を覆うように酸化膜３５を堆積する。酸化膜３５の膜厚は、たとえば、２０ｎｍとする。
次に、酸化膜のエッチバックを行う。酸化膜のエッチバック深さは、たとえば、２０ｎｍとする。これにより、図２１に示すように、凹部３５ｃが形成される。
【００７３】
次に、図２２に示すように、縦型Ｔｒ部１０１の第一のシリコンピラー２の先端部２ａが露出するまで、酸化膜のウエットエッチングを行う。このとき、層間絶縁膜８、酸化膜５および酸化膜３５がウエットエッチングされる。酸化膜のウエットエッチング深さは、たとえば、５ｎｍとする。これにより、凹部３５ｃの径が拡大され、凹部３５ｄとされる。
なお、ゲートコンタクト部１０２では、層間絶縁膜８がウエットエッチングされて、ゲートコンタクト電極６’および窒化膜４’がわずかに突出する。
【００７４】
次に、公知の方法を用いて、凹部３５ｄを充填するとともに、第一の層間絶縁膜８を覆うように、コンタクトプラグ材料を堆積する。
次に、ＣＭＰ法を用いて第一の層間絶縁膜８が露出するまで平坦化して、図２３に示す第一のコンタクトプラグ１１を形成する。
【００７５】
次に、公知の方法を用いて、層間絶縁膜８を覆うように、層間絶縁膜１２を堆積する。
最後に、リソグラフィ法を用いて、第二のコンタクトプラグ１３と第三のコンタクトプラグ１４を形成する。具体的には、まず、層間絶縁膜１２の露出面を覆うようにレジストを塗布した後、所定のマスクを用いて露光してレジストからなるマスク（レジストマスク）を形成する。前記レジストマスクを用いて、層間絶縁膜１２をエッチングしてコンタクトホールを形成する。次に、前記コンタクトホールに導電材料を埋め込む。最後に、前記レジストを剥離する。
以上の工程により、図１５に示す半導体装置１１３を形成することができる。
【００７６】
（第４の実施形態）     
図２４は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図２４（ａ）は縦型Ｔｒ部の断面図であり、図２４（ｂ）はゲートコンタクト部の断面図である。
図２４に示すように、本発明の実施形態である半導体装置１１４は、縦型Ｔｒ部１０１の第一のシリコンピラー２の先端部２ａ側に、第一のコンタクトプラグ１１の代わりにエピタキシャル成長膜１５が形成されるとともに、ゲートコンタクト部１０２の第二のシリコンピラー２’の先端部２’ａ側および基板１上の絶縁膜５を覆うようにゲートコンタクト電極６’が形成され、ゲートコンタクト電極６’に接するように別のエピタキシャル成長膜１５’が形成されており、ゲートコンタクト電極６’の基端側の基板には下部拡散領域が形成されていないほかは第２の実施形態と同様の構成とされている。
なお、第１の実施形態および第２の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【００７７】
図２４（ａ）に示すように、第一のシリコンピラー２の先端部２ａ上にはエピタキシャル成長膜１５が形成されている。第二のコンタクトプラグ１３は、エピタキシャル成長膜１５を介してシリコンピラー２の先端部２ａと接する構成とされている。これにより、シリコンピラー２の上部拡散領域１０に所定の電圧を印加できる構成とされている。
【００７８】
本実施形態では、第一のコンタクトプラグ１１の代わりにエピタキシャル成長膜１５が形成されているので、第二のコンタクトプラグ１３から第一のシリコンピラー２へ安定して電圧を印加することができる。
【００７９】
縦型Ｔｒ部１０１のゲート電極６の先端部６ａは、シリコンピラー２の先端部２ａよりも基板よりに位置するように配置されている。これにより、コンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第二のコンタクトプラグ１３がゲート電極６と接する可能性を低くして、第二のコンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００８０】
また、ゲート電極６の先端部６ａ上には、第三の絶縁膜３５が形成されている。第三の絶縁膜３５により、エピタキシャル成長膜１５はゲート電極６から絶縁されるので、エピタキシャル成長膜１５上に形成された第二のコンタクトプラグ１３がゲート電極６と接する可能性をより低くして、コンタクトプラグ１３とゲート電極６との間のショートを防止できる。
【００８１】
図２４（ｂ）に示すように、ゲートコンタクト部１０２のゲートコンタクト電極６’は、第二のシリコンピラー２’を覆うように形成されており、第一の層間絶縁膜８から突出したゲートコンタクト電極６’を種として、エピタキシャル成長膜１５’が形成されている。これにより、第三のコンタクトプラグ１４からゲートコンタクト電極６’に所定の電圧を印加できる構成とされている。
なお、エピタキシャル成長膜１５’の形成は、ゲート電極６としてポリシリコン等の選択エピタキシャル成長させることが可能な材料を利用した場合のみ有効である。
【００８２】
ゲートコンタクト部１０２のゲートコンタクト電極６’の先端部６’ａが、第二のシリコンピラー２’の先端部２’ａよりも基板１と離れる位置となるように配置されている。これにより、第三のコンタクトプラグ１４の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合でも、第三のコンタクトプラグ１４が絶縁膜５を破って第二のシリコンピラー２’と接する可能性を低減して、すなわち、ゲート絶縁膜である絶縁膜５へのダメージを回避して、第三のコンタクトプラグ１４と第二のシリコンピラー２’との間のショートを防止できる。
【００８３】
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。
図２５〜図３２は、本発明の実施形態である半導体装置１１４の製造方法の一例を説明する断面図である。
まず、第１の実施形態で示した半導体装置の製造方法と同様にして、図６までの工程を行う。
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク（レジストマスク）９を形成する。なお、マスク９は、レジスト材料を用いたレジストマスクに限られるものではなく、金属材料をレジストマスクにより加工したハードマスクを用いることができる。
【００８４】
次に、マスク９を用いて、縦型Ｔｒ部１０１の窒化膜４が露出するまでゲート電極６をエッチバックする。このとき、基板１の一面１ａ上のゲート電極６もエッチバックされる。これにより、縦型Ｔｒ部１０１のゲート電極６は、シリコンピラー２の側面にのみ残されるが、図２５（ｂ）に示すように、ゲートコンタクト部１０２のゲートコンタクト電極６’はマスク９が形成されているので、エッチバックされない。その結果、図２５に示す縦型Ｔｒ部１０１およびゲートコンタクト部１０２が形成される。
【００８５】
次に、Ａｓ（ヒ素）を１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度でイオン注入して、縦型Ｔｒ部１０１の第一のシリコンピラー２の基端側の基板１に下部拡散領域７を形成する。
次に、公知の方法を用いてマスク９を剥離して、図２６に示す縦型Ｔｒ部１０１およびゲートコンタクト部１０２を形成する。
【００８６】
次に、第一のシリコンピラー２および第二のシリコンピラー２’を覆うように第一の層間絶縁膜８を堆積する。
次に、図２７（ａ）に示すように、縦型Ｔｒ部１０１の窒化膜４が露出するまで、酸化膜ドライエッチングを行う。図２７（ｂ）に示すように、ゲートコンタクト部１０２の先端部２’ａはゲートコンタクト電極６’で覆われているのでエッチングされず、第一の層間絶縁膜８に対して突出する。
【００８７】
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク（レジストマスク）を形成する。
次に、前記マスクを用いて、縦型Ｔｒ部１０１のゲート電極６をエッチングして、図２８（ａ）に示すように、縦型Ｔｒ部１０１のゲート電極６の先端側に凹部６ｃを形成する。前記エッチングは、ドライエッチングでもウエットエッチングでもよい。
なお、このときのエッチング深さは、ゲート電極６の先端部６ａの位置が、シリコンピラー２の先端部２ａの位置よりも基板よりとなるようにする。
なお、ゲートコンタクト部１０２は前記マスクが形成されているので、エッチバックされない。
【００８８】
次に、公知の方法を用いて、前記マスクを剥離して、図２８に示す縦型Ｔｒ部１０１およびゲートコンタクト部１０２を形成する。
次に、第一のシリコンピラー２の先端部２ａに、プラズマドーピングを用いて、Ａｓを１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度で注入して、図２９示すように、上部拡散領域１０を形成する。
【００８９】
次に、縦型Ｔｒ部１０１の窒化膜４を熱リン酸でウエットエッチングして除去する。これにより、凹部が形成される。なお、ゲートコンタクト部１０２の窒化膜４は、窒化膜４’を覆うようにゲートコンタクト電極６’が形成されているので、エッチング除去されない。
【００９０】
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスクを形成する。
次に、前記マスクを用いた状態で、ＣＶＤ法を用いて、前記凹部の内面を覆うとともに、層間絶縁膜８を覆うように酸化膜３５を堆積する。酸化膜３５の膜厚は、たとえば、２０ｎｍとする。
次に、酸化膜のエッチバックを行って、図３０（ａ）に示すように、縦型Ｔｒ部１０１のシリコンピラー２の先端部側の酸化膜３５に凹部４ｃを設ける。酸化膜のエッチバック深さは、たとえば、２０ｎｍとする。
次に、公知の方法を用いて前記マスクを剥離して、図３０に示す縦型Ｔｒ部１０１およびゲートコンタクト部１０２を形成する。
【００９１】
次に、リソグラフィ法により、縦型Ｔｒ部１０１を開口し、ゲートコンタクト部１０２を覆うマスク９を形成する。
次に、マスク９を用いて、縦型Ｔｒ部１０１の先端部２ａが露出するまで、酸化膜ウエットエッチングを行う。これにより、凹部４ｃの径は拡大され、凹部４ｅとされる。なお、縦型Ｔｒ部１０１の層間絶縁膜８もエッチングされている。
なお、ゲートコンタクト部１０２はマスク９が形成されているので、エッチバックされない。これにより、図３１に示す縦型Ｔｒ部１０１およびゲートコンタクト部１０２を形成する。
次に、公知の方法を用いてマスク９を剥離する。
【００９２】
次に、図３２（ａ）に示すように、縦型Ｔｒ部１０１のシリコンピラー２の先端部２ａを種とするエピタキシャル成長を行って、エピタキシャル層１５を形成するとともに、図３２（ｂ）に示すように、ゲートコンタクト部１０２のゲートコンタクト電極６’の露出部分を種とするエピタキシャル成長を行って、エピタキシャル層１５’を形成する。
【００９３】
次に、公知の方法を用いて、第一の層間絶縁膜８を覆うように、第二の層間絶縁膜１２を堆積する。
最後に、リソグラフィ法を用いて、第二のコンタクトプラグ１３と第三のコンタクトプラグ１４を形成する。具体的には、まず、層間絶縁膜１２の露出面を覆うようにレジストを塗布した後、所定のマスクを用いて露光してレジストからなるマスク（レジストマスク）を形成する。前記レジストマスクを用いて、層間絶縁膜１２をエッチングしてコンタクトホールを形成する。次に、前記コンタクトホールに導電材料を埋め込む。最後に、前記レジストを剥離する。
以上の工程により、図２４に示す半導体装置１１４を形成することができる。
【００９４】
本発明の実施形態である半導体装置１１４は、第一のコンタクトプラグ１３が、第一のシリコンピラー２からエピタキシャル成長されたエピタキシャル成長膜１５により第一のシリコンピラー２と接続され、第三のコンタクトプラグ１４が、ゲートコンタクト電極６’からエピタキシャル成長された別のエピタキシャル成長膜１５’によりゲートコンタクト電極６’に接続されている構成なので、第二のコンタクトプラグ１３から、エピタキシャル成長膜１５を介して、第一のシリコンピラー２の先端部２ａの上部拡散領域１０に所定の電圧を容易に印加できるとともに、第三のコンタクトプラグ１４から、エピタキシャル成長膜１５’を介して、ゲートコンタクト電極６’からエピタキシャル成長された別のエピタキシャル成長膜１５’によりゲートコンタクト電極６’に所定の電圧を容易に印加できる。
【００９５】
（第５の実施形態）     
図３３は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図３３（ａ）は縦型Ｔｒ部の断面図であり、図３３（ｂ）はゲートコンタクト部の断面図である。
図３３に示すように、本発明の実施形態である半導体装置１１５は、基板１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１６が設けられているほかは第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【００９６】
ＳＴＩ領域１６は、基板１に形成された溝に絶縁材料が充填されてなる領域であって、半導体素子を形成する活性領域を区画する素子分離領域である。このように、ＳＴＩ領域１６によって区画されてなる活性領域に、縦型Ｔｒ部１０１およびゲートコンタクト部１０２を形成しても良い。これにより、小型で高密度の半導体装置を製造することができる。
【００９７】
本発明の実施形態である半導体装置１１５は、基板１に、ＳＴＩ領域１６により区画された活性領域が形成され、前記活性領域に少なくとも１以上の縦型Ｔｒ部１０１と、１つのゲートコンタクト部１０２と、が備えられている構成なので、小型で高密度の半導体装置とすることができる。
【００９８】
（第６の実施形態）     
図３４は、本発明の実施形態である半導体装置の別の一例を説明する平面断面図である。図３３に示すように、本発明の実施形態である半導体装置１１６は、平面断面視したときに、別の縦型Ｔｒ部１０１が形成されているほかは、第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
別の縦型Ｔｒ部１０１は、縦型Ｔｒ部１０１のゲート電極６と連続して形成されたゲート電極６を備えた
【００９９】
図３４に示すように、本発明の実施形態である半導体装置１１６は、層間絶縁膜８中に、直列に配列された２つの縦型Ｔｒ部１０１と、１つのゲートコンタクト部１０２とを有する。
２つの縦型Ｔｒ部１０１はそれぞれ、第一のシリコンピラー２と、第一のシリコンピラー２を取り囲むように形成された絶縁膜５と、絶縁膜５を取り囲むように形成されたゲート電極６と、を有する。また、ゲートコンタクト部１０２は、第二のシリコンピラー２’と、第二のシリコンピラー２’を取り囲むように形成された絶縁膜５’と、絶縁膜５’を取り囲むように形成されたゲートコンタクト電極６’と、を有する。
２つの縦型Ｔｒ部１０１のゲート電極６と、ゲートコンタクト部１０２のゲートコンタクト電極６’は連続して形成されており、ゲートコンタクト部１０２のゲートコンタクト電極６’を介して、２つの縦型Ｔｒ部１０１のゲート電極６の電圧を操作することができる。
【０１００】
このように、ゲートコンタクト部１０２のゲートコンタクト電極６に接続されたゲート電極６を有する縦型Ｔｒ部１０１が複数形成されていてもよい。これにより、小型で高密度の半導体装置を製造することができる。
なお、縦型Ｔｒ部１０１およびゲートコンタクト部１０２の数およびレイアウトは、これに限られるものではない。
【０１０１】
本発明の実施形態である半導体装置１１６は、縦型Ｔｒ部１０１が複数形成されている構成なので、小型で高密度の半導体装置とすることができる。
【０１０２】
（第７の実施形態）     
図３５は、本発明の実施形態である半導体装置の別の一例を説明する平面断面図である。図３５に示すように、本発明の実施形態である半導体装置１１７は、平面断面視したときに、５つの縦型Ｔｒ部１０１と、１つのゲートコンタクト部１０２とからなる半導体素子列が４列備えられた構成とされているほかは、第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【０１０３】
図３５に示すように、本発明の実施形態である半導体装置１１７は、層間絶縁膜８中に、直列に配列され、ゲート電極６が連続して形成された５つの縦型Ｔｒ部１０１と、ゲート電極６と連続して形成されたゲートコンタクト電極６’を備えた１つのゲートコンタクト部１０２と、からなる４列の半導体素子列を有する。
各縦型Ｔｒ部１０１は、第一のシリコンピラー２と、第一のシリコンピラー２を取り囲むように形成された絶縁膜５と、絶縁膜５を取り囲むように形成されたゲート電極６と、を有する。また、ゲートコンタクト部１０２は、第二のシリコンピラー２’と、第二のシリコンピラー２’を取り囲むように形成された絶縁膜５’と、絶縁膜５’を取り囲むように形成されたゲートコンタクト電極６’と、を有する。
１つの半導体素子列のゲート電極６とゲートコンタクト電極６’は連続して形成されており、１つのゲートコンタクト電極６’を介して、１つの半導体素子列の縦型Ｔｒ部１０１のゲート電極６の電圧を操作することができる。
【０１０４】
このように、ゲートコンタクト部１０２のゲートコンタクト電極６に接続されたゲート電極６を有する縦型Ｔｒ部１０１が複数形成されていてもよい。これにより、小型で高密度の半導体装置、たとえば、メモリセルとすることができる。
【０１０５】
本発明の実施形態である半導体装置１１７は、縦型Ｔｒ部１０１が複数形成されている構成なので、小型で高密度の半導体装置とすることができる。
【０１０６】
（第８の実施形態）     
図３６は、本発明の実施形態である半導体装置の別の一例を説明する平面図である。図３６に示すように、本発明の実施形態である半導体装置１１８は、前記半導体素子列でのゲートコンタクト部１０２の位置が一端側でなく、前記半導体素子列の中間となるように配置されたほかは第７の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
これにより、１つの半導体素子列の一端側の縦型Ｔｒ部１０１のゲート電極６と、他端側の縦型Ｔｒ部１０１のゲート電極６と、前記半導体素子列の中間のゲートコンタクト部１０２から同程度の電圧を印加することができ、各縦型Ｔｒ部１０１のトランジスタ特性を安定化できる。
【０１０７】
このように、ゲートコンタクト部１０２のゲートコンタクト電極６に接続されたゲート電極６を有する縦型Ｔｒ部１０１が複数形成されていてもよい。これにより、小型で高密度の半導体装置、たとえば、メモリセルとすることができる。
【０１０８】
本発明の実施形態である半導体装置１１８は、縦型Ｔｒ部１０１が複数形成されている構成なので、小型で高密度の半導体装置とすることができる。
【０１０９】
（第９の実施形態）     
図３７は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図３７（ａ）は縦型Ｔｒ部の断面図であり、図３７（ｂ）はゲートコンタクト部の断面図である。
図３７に示すように、本発明の実施形態である半導体装置１１９は、第二の層間絶縁膜１２の上に第三の層間絶縁膜３９が形成されており、第三の層間絶縁膜３９中に、第二のコンタクトプラグ１３および第三のコンタクトプラグ１４と接続するように形成された配線１８と、配線１８に接続されたコンタクトプラグ１９と、を備えられているほかは第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
【０１１０】
図３７中の配線１８およびコンタクトプラグ１９は、それぞれ独立に形成されている。これにより、第三の層間絶縁膜３９を、通常のデバイスの配線層として利用することができる。
なお、配線１８は、第三の層間絶縁膜３９中だけに形成されるものではなく、下部拡散層７に接続するように形成しても良い。
【０１１１】
（第１０の実施形態）   
図３８は、本発明の実施形態である半導体装置の別の一例を説明する図であって、図３８（ａ）は縦型Ｔｒ部の断面図であり、図３８（ｂ）はゲートコンタクト部の断面図である。
図３８に示すように、本発明の実施形態である半導体装置１２０は、第二の層間絶縁膜１２の上に第三の層間絶縁膜３９が形成されており、第三の層間絶縁膜３９中に、第二のコンタクトプラグ１３と接続するように形成されたキャパシタ２０と、第三のコンタクトプラグ１４と接続するように形成された配線１８と、配線１８に接続されたコンタクトプラグ１９と、を備えられているほかは第１の実施形態と同様の構成とされている。なお、第１の実施形態で用いた部材と同じ部材については同じ符号を付して示している。
これにより、本発明の実施形態である半導体装置１２０をＤＲＡＭとして利用することができる。また、キャパシタ２０の代わりに相変化物質を用いる事により、相変化メモリとして利用することができる。
【０１１２】
（比較例１）
図３９は、比較例として作製した縦型トランジスタの一例を示す図であって、図３９（ａ）が縦型トランジスタ部（以下、縦型Ｔｒ部）１０１の断面図であり、図３９（ｂ）がゲートコンタクト部１０２の断面図である。
図３９に示す比較例１の縦型トランジスタは、シリコンピラー型３Ｄトランジスタであり、基板から突出された２つのシリコンピラー２、２’を有しており、前記２つのシリコンピラーの一方に縦型Ｔｒ部１０１が形成され、他方にゲートコンタクト部１０２が形成されている。
【０１１３】
図３９（ａ）に示すように、縦型Ｔｒ部１０１は、シリコンピラー２を囲むように形成された酸化膜からなる絶縁膜５およびポリシリコンからなるゲート電極６と、シリコンピラー２を覆うように形成された第一の層間絶縁膜８と、第一の層間絶縁膜８上に形成された第二の層間絶縁膜１２と、第二の層間絶縁膜１２に埋め込まれたコンタクトプラグ１３と、を具備している。
なお、シリコンピラー２の先端側には、上部拡散領域１０が形成されるとともに、基端側の基板１には下部拡散領域７が形成されている。
【０１１４】
また、図３９（ｂ）に示すように、ゲートコンタクト部１０２は、シリコンピラー２’を囲むように形成された絶縁膜５’およびポリシリコンからなるゲートコンタクト電極６’と、シリコンピラー２’を覆うように形成された第一の層間絶縁膜８と、層間絶縁膜８上に形成された第二の層間絶縁膜１２と、第二の層間絶縁膜１２に埋め込まれたコンタクトプラグ１４と、を具備している。
さらに、シリコンピラー２’の先端側には、シリコン加工のために利用したハードマスクの一部である窒化膜４’が残されている。
【０１１５】
なお、説明しやすくするために、縦型Ｔｒ部１０１とゲートコンタクト部１０２を分離して記載しているが、縦型Ｔｒ部１０１とゲートコンタクト部１０２は基板１上で隣接して配置され、ゲート電極６とゲートコンタクト電極６’は連続的に形成されるとともに、絶縁膜５、５’もまた、連続的に形成されている。
これにより、ゲートコンタクト部１０２のコンタクトプラグ１４からゲートコンタクト電極６’に電圧を印加することによって、縦型Ｔｒ部１０１のゲート電極６に電圧を印加することができ、縦型Ｔｒ部１０１のゲート電圧を操作することができる。
【０１１６】
比較例１の縦型トランジスタでは、図３９（ａ）および図３９（ｂ）に示すように、縦型Ｔｒ部１０１のゲート電極６の先端部６ａ、および、ゲートコンタクト部１０２の先端部６’ａ、は同じ高さとされており、シリコンピラー２、２’の先端部２ａ、２’ａよりも基板から離れた位置とされている。
また、コンタクトプラグ１３は、シリコンピラー２の先端部２ａに接するように形成されており、コンタクトプラグ１４は、ゲートコンタクト部１０２のゲートコンタクト電極６’の先端部６’ａと接するように形成されている。
【０１１７】
コンタクトプラグ１３は、シリコンピラー２の先端部２ａに接するように形成されているので、コンタクトプラグ１３はゲート電極６の近傍に配置されることとなり、コンタクトプラグ１３の径が設計値よりも大きく形成されたり、その埋設位置がズレて形成された場合には、コンタクトプラグ１３とゲート電極６がショートする場合があった。
【０１１８】
図４０は、コンタクトプラグ１３とゲート電極６がショートする場合の一例を示した図であって、図４０（ａ）が縦型Ｔｒ部１０１の断面図であり、図４０（ｂ）がゲートコンタクト部１０２の断面図である。
図４０（ｂ）では、コンタクトプラグ１３の中心軸はシリコンピラー２の中心軸からずれるとともに、コンタクトプラグ１３の径がシリコンピラー２の径より大きく形成されている。この場合、ショート箇所１７でコンタクトプラグ１３の一部がゲート電極６と接するように形成されて、コンタクトプラグ１３とゲート電極６がショートショートする場合があった。
【０１１９】
（比較例２）
図４１は、比較例として作製した縦型トランジスタの別の一例を示す図であって、図４１（ａ）が縦型トランジスタ部（以下、縦型Ｔｒ部）１０１の断面図であり、図４１（ｂ）がゲートコンタクト部１０２の断面図である。
図４１に示す比較例２の縦型トランジスタは、上記問題に対処するため、シリコンピラー２の先端部２ａよりもゲート電極６の先端部６ａを基板よりにした。この構成にすることにより、コンタクトプラグ１３の中心軸がシリコンピラー２の中心軸からずれたり、コンタクトプラグ１３の径がシリコンピラー２の径より大きく形成されても、コンタクトプラグ１３とゲート電極６がショートすることはない。
しかし、図４１（ｂ）では、ゲートコンタクト部１０２のゲートコンタクト電極６’の先端部６’ａの位置は、シリコンピラー２’の先端部２’ａよりも基板よりの位置とされている。また、コンタクトプラグ１４がシリコンピラー２’の先端部２’ａに接するように形成されている。そのため、コンタクトプラグ１４の埋設工程が不適切である場合には、コンタクトプラグ１４とシリコンピラー２’がショートする場合があった。
【０１２０】
図４２は、コンタクトプラグ１４とシリコンピラー２’がショートする場合の一例を示した図であって、図４２（ａ）が縦型Ｔｒ部１０１の断面図であり、図４２（ｂ）がゲートコンタクト部１０２の断面図である。
図４２（ｂ）では、シリコンピラー２’の先端側の絶縁膜５が一部破れるようにコンタクトプラグ１４が形成されている。この場合、ショート箇所１７でコンタクトプラグ１４の一部がシリコンピラー２’と接して、コンタクトプラグ１４とシリコンピラー２’がショートする場合があった。
【産業上の利用可能性】
【０１２１】
本発明は、コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【０１２２】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】本発明の半導体装置の一例を示す断面図である。
【図３】本発明の半導体装置の一例を示す断面図である。
【図４】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図５】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図６】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図７】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図８】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図９】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１０】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１１】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１２】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１３】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１５】本発明の半導体装置の一例を示す断面図である。
【図１６】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１７】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１８】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図１９】本発明の半導体装置の別の一例を示す断面図である。
【図２０】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２１】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２２】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２３】本発明の半導体装置の一例を示す断面図である。
【図２４】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２５】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２６】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２７】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２８】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図２９】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図３０】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図３１】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図３２】本発明の半導体装置の製造方法の一例を説明する工程断面図である。
【図３３】本発明の半導体装置の一例を示す断面図である。
【図３４】本発明の半導体装置の一例を示す断面図である。
【図３５】本発明の半導体装置の一例を示す断面図である。
【図３６】本発明の半導体装置の一例を示す断面図である。
【図３７】本発明の半導体装置の一例を示す断面図である。
【図３８】本発明の半導体装置の一例を示す断面図である。
【図３９】半導体装置の一例を示す断面図である。
【図４０】半導体装置の一例を示す断面図である。
【図４１】半導体装置の一例を示す断面図である。
【図４２】半導体装置の一例を示す断面図である。
【符号の説明】
【０１２３】
１…基板、１ａ…一面、２…第一のシリコンピラー、２’…第二のシリコンピラー、２ａ、２’ａ…先端部、３…絶縁膜、３ａ…一面、４…窒化膜、４’…第四の絶縁膜（窒化膜）、４ｃ、４’ｄ、４ｅ…凹部、５…第一の絶縁膜、５’…第二の絶縁膜、５ａ、５’ａ…先端部、６…ゲート電極、６’…ゲートコンタクト電極、６ａ、６’ａ…先端部、６ｃ…凹部、７…下部拡散領域、８…層間絶縁膜（第一の層間絶縁膜）、９…レジスト、１０…上部拡散領域、１１…第一のコンタクトプラグ、１１’…第四のコンタクトプラグ、１２…層間絶縁膜（第二の層間絶縁膜）、１３…第二のコンタクトプラグ、１４…第三のコンタクトプラグ、１５、１５’…エピタキシャル成長膜、１６…ＳＴＩ領域、１７…ショート箇所、１８…配線、１９…コンタクトプラグ、２０…キャパシタ、３５…第三の絶縁膜、３５ｃ…凹部、３５ｄ…凹部、３７…凹部、３９…層間絶縁膜（第三の層間絶縁膜）、１０１…縦型Ｔｒ部、１０２…ゲートコンタクト部、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９、１２０…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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