(57)【要約】【課題】不良メモリセルの救済による歩留まり向上を図りつつ、チップサイズの縮小化を実現可能な半導体記憶装置を提供する。【解決手段】本発明に係る半導体記憶装置５０は、メモリセル６と、メモリセル６のうち、動作不良のメモリセル６を救済するための冗長セル２５を具備し、不良のメモリセルを正常なメモリセルに置き換える冗長回路（リダンダンシセレクタ１３）とを備え、冗長セル２５を構成するトランジスタの少なくとも一部に、所定の機能を有する回路（センスアンプ回路１５）に配置されたトランジスタの光近接効果の形状補正のために配置しているダミートランジスタを利用する。【選択図】図２
2010198651.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルのうち、動作不良のメモリセルを救済するための冗長セルを具備し、前記動作不良のメモリセルを正常なメモリセルに置き換える冗長回路と
を備え、
前記冗長セルを構成するトランジスタの少なくとも一部に、所定の機能を有する回路に配置されたトランジスタの光近接効果の形状補正のために配置しているダミートランジスタを利用する半導体記憶装置。
【請求項２】
前記所定の機能を有する回路は、センスアンプ回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記冗長セルは、所定の機能を有する回路の両側に配置された前記ダミートランジスタを用いて構成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記所定の機能を有する回路の両側にそれぞれ、前記ダミートランジスタの接続配線を変更して、ロードトランジスタ、ドライバトランジスタ、及びアクセストランジスタを配置し、
前記ロードトランジスタ及び前記ドライバトランジスタによりインバータを構成させ、
前記それぞれのインバータ出力を互いのゲート入力としたフリップフロップを構成し、かつ、前記インバータの出力を、対応する前記アクセストランジスタのソースに接続することを特徴とする半導体記憶装置。
【請求項５】
前記所定の機能を有する回路に配置されたトランジスタのゲートパターンと、前記ダミートランジスタのゲートパターンの間隔が実質的に同一であることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に不良救済手段を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置分野において、プロセスの微細化は進む一方であり、製造上の特性ばらつきの増大や、ゴミなどによるメモリセルの動作不良の増大が予想される。このため、不良救済技術が重要となってきている。半導体記憶装置においては、動作不良のメモリセルを救済するために救済用メモリセル（以降「冗長セル」と記す）を設けておき、不良メモリセルを正常なメモリセルに置き換える回路（以降「冗長回路」と記す）を備えている。
【０００３】
冗長回路及び冗長セルの面積は、微細化の進展に伴って、増大化の傾向にある。その一方、コスト削減の観点から、より一層のチップサイズ縮小が求められている。
【０００４】
特許文献１においては、不良メモリセルを救済するための冗長セルの配置面積を削減する構成が提案されている。図５に、特許文献１に記載の半導体記憶装置のブロック図を示す。半導体記憶装置１５０は、アドレスバッファ１、ロウデコーダ２、カラムデコーダ３、入出力ブロック４、メモリセルマトリクス６、タイミングジェネレータ７、入力バッファ８、出力バッファ９、リダンダンシデコーダ１１、救済用メモリセル（リダンダンシスタチックセル）である冗長セル１２、リダンダンシセレクタ１３、センスアンプ列１４を備える。また、半導体記憶装置１５０は、入出力ブロックデータバスＢ１、リダンダンシ入出力ブロックバスＢ２、データバスＢ３を備える。
【０００５】
アドレスバッファ１は、外部アドレス信号Ａ０〜Ａｎが入力されるように構成されている。そして、アドレスバッファ１は、内部アドレス信号ＡＸ／ＡＸＢ及びＡＹ／ＡＹＢを出力する。アドレスバッファ１の出力は、図５に示すように、ロウデコーダ２、カラムデコーダ３、リダンダンシデコーダ１１にそれぞれ接続される。
【０００６】
ロウデコーダ２の出力は、ワード線（不図示）を介して、メモリセルマトリクス６に接続される。メモリセルマトリクス６内のメモリセルは、メモリセルが持つ相補データ線対ＤＴ／ＤＢ（不図示）を介して、センスアンプ列１４、及び入出力ブロック４に接続される。一方、カラムデコーダ３の出力は、入出力ブロック４に接続される。入出力ブロック４は、入出力ブロックデータバスＢ１を介して、リダンダンシセレクタ１３に接続される。
【０００７】
タイミングジェネレータ７は、内部ロウアドレス活性化信号ＲＡＳＢ、及び内部カラムアドレス活性化信号ＣＡＳＢ、及び内部ライトイネーブル活性化信号ＷＥＢが入力されるように構成されている。そして、タイミングジェネレータ７の出力は、リダンダンシ入出力ブロックバスＢ２を介してリダンダンシデコーダ１１と、冗長セル１２と、リダンダンシセレクタ１３にそれぞれ接続される。
【０００８】
リダンダンシセレクタ１３は、データバスＢ３を介して、入力バッファ８及び出力バッファ９に接続される。入力バッファ８にはデータ入力ＤＩＮが、出力バッファ９にはデータ出力ＤＯＵＴが接続される。
【０００９】
次に、半導体記憶装置１５０の動作を、図６のタイミングチャートを用いて説明する。内部ロウアドレス活性化信号ＲＡＳＢ及び内部カラムアドレス活性化信号ＣＡＳＢが活性化に伴って、内部アドレス信号ＡＸ／ＡＸＢ及びＡＹ／ＡＹＢが活性化する。
【００１０】
リダンダンシデコーダ１１内のフューズにより、リダンダンシ置換アドレスがプログラムされる。プログラムされたリダンダンシ置換アドレスと、外部アドレスＡ０〜Ａｎが一致した場合、リダンダンシデコーダ１１内の出力がハイレベルとなる。リダンダンシデコーダ１１の出力がハイレベルになると、リダンダンシセレクタ１３がリダンダンシ入出力ブロックバスＢ２とデータバスＢ３とを接続し、冗長セル１２からの読み出しデータがリダンダンシ入出力ブロックバスＢ２を介しデータバスＢ３に伝達される。書き込み動作時は、データバスＢ３からリダンダンシ入出力ブロックバスＢ２を通じて冗長セル１２に書き込まれる。
【００１１】
外部アドレスがリダンダンシアドレスと一致しない場合は、リダンダンシデコーダ１１の出力がロウレベルとなる。リダンダンシデコーダ１１の出力がロウレベルになると、リダンダンシセレクタ１３がデータバスＢ３とリダンダンシ入出力ブロックバスＢ２と切り離し、入出力ブロックデータバスＢ１に接続される。これにより通常のメモリセルマトリクス６への書き込み、及び読み出しが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平４−１９５８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述したように、冗長回路及び冗長セルの面積は、微細化の進展に伴って、増大化の傾向にある。その一方、コスト削減の観点から、より一層のチップサイズ縮小の要求が高まっている。
【００１４】
上記特許文献１においては、置換えの必要なメモリセルに関し、リダンダンシデコーダ１１がメモリセル単位で冗長セル１２に置換えを行っている。これにより、メモリセルマトリクス上に冗長セル１２を配置し、ワード線やビット線単位で冗長セルに置き換えを行う半導体記憶装置に比して、冗長セル配置に関する面積を削減することができる。しかしながら、上記特許文献１よりも、より冗長セル配置に関する面積を削減できる技術が求められている。
【課題を解決するための手段】
【００１５】
本発明に係る半導体記憶装置は、メモリセルと、前記メモリセルのうち、動作不良のメモリセルを救済するための冗長セルを具備し、前記動作不良のメモリセルを正常なメモリセルに置き換える冗長回路とを備え、前記冗長セルを構成するトランジスタの少なくとも一部に、所定の機能を有する回路に配置されたトランジスタの光近接効果の形状補正のために配置しているダミートランジスタを利用するものである。
【００１６】
本発明によれば、冗長セルを構成するトランジスタの少なくとも一部を、光近接効果の形状補正のために配置しているダミートランジスタと併用している。これにより、不良メモリセルの救済による歩留まり向上を図りつつ、チップサイズの縮小化を図ることができる。
【発明の効果】
【００１７】
本発明によれば、不良メモリセルの救済による歩留まり向上を図りつつ、チップサイズの縮小化を実現可能な半導体記憶装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１８】
【図１】実施形態に係る半導体記憶装置のブロック図。
【図２】実施形態に係る半導体記憶装置の冗長セル付きセンスアンプ列の回路図。
【図３】実施形態に係る冗長セル付きセンスアンプ列のレイアウト例を示す模式的平面図。
【図４】実施形態に係る半導体記憶装置のタイミングチャート。
【図５】特許文献１に係る半導体記憶装置のブロック図。
【図６】特許文献１に係る半導体記憶装置のタイミングチャート。
【図７】比較例に係る半導体記憶装置のセンスアンプ回路列の回路図。
【図８】比較例に係る半導体記憶装置のセンスアンプ回路列のレイアウト例を示す模式的平面図。
【図９】比較例に係る半導体記憶装置の冗長セル回路の回路図。
【発明を実施するための形態】
【００１９】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００２０】
図１は、本実施形態に係る半導体記憶装置のブロック図である。半導体記憶装置５０は、アドレスバッファ１、ロウデコーダ２、カラムデコーダ３、入出力ブロック４、救済メモリセル付センスアンプ列である冗長セル付きセンスアンプ列５、メモリセルマトリクス６、タイミングジェネレータ７、入力バッファ８、出力バッファ９、リダンダンシデコーダ１１、リダンダンシセレクタ１３を備える。冗長セル付きセンスアンプ列５のうちの後述する冗長セル及びリダンダンシセレクタ１３が冗長回路として機能する。また、半導体記憶装置５０は、入出力ブロックデータバスＢ１、リダンダンシ入出力ブロックバスＢ２、データバスＢ３を備える。
【００２１】
アドレスバッファ１は、外部アドレス信号Ａ０〜Ａｎが入力されるように構成されている。そして、アドレスバッファ１は、内部アドレス信号ＡＸ／ＡＸＢ及びＡＹ／ＡＹＢを出力する。アドレスバッファ１の出力は、図１に示すように、ロウデコーダ２、カラムデコーダ３、リダンダンシデコーダ１１にそれぞれ接続される。
【００２２】
ロウデコーダ２の出力は、ワード線（不図示）を介して、メモリセルマトリクス６に接続されている。メモリセルマトリクス６内のメモリセルは、メモリセルが持つ相補データ線対ＤＴ／ＤＢ（不図示）を介して、冗長セル付きセンスアンプ列５に接続される。そして、冗長セル付きセンスアンプ列５は、リダンダンシ入出力ブロックバスＢ２に接続されている。一方、カラムデコーダ３は、入出力ブロック４に接続される。入出力ブロック４は、入出力ブロックデータバスＢ１を介して、リダンダンシセレクタ１３に接続される。
【００２３】
タイミングジェネレータ７は、内部ロウアドレス活性化信号ＲＡＳＢ、内部カラムアドレス活性化信号ＣＡＳＢ、及び内部ライトイネーブル活性化信号ＷＥＢが入力されるように構成されている。そして、タイミングジェネレータ７の出力は、リダンダンシ入出力ブロックバスＢ２を介してリダンダンシデコーダ１１と、冗長セル付きセンスアンプ列５と、リダンダンシセレクタ１３に接続される。冗長セル付きセンスアンプ列５内においては、後述する冗長セル相補データ線対（Ｃ４，Ｃ５（不図示））に接続される。
【００２４】
リダンダンシセレクタ１３は、データバスＢ３を介して、入力バッファ８及び出力バッファ９に接続される。入力バッファ８には、データ入力ＤＩＮが接続される。また、出力バッファ９には、データ出力ＤＯＵＴが接続される。
【００２５】
ここで、冗長セル付きセンスアンプ列５の構成を説明するにあたり、まず、比較例に係るセンスアンプ回路、比較例に係る冗長セルについて説明する。図７に、比較例に係るセンスアンプ列１４の回路図を、図８に、比較例に係るセンスアンプ列１４のレイアウト例の模式的平面図を示す。また、図９に、比較例に係る冗長セル１２の回路図例を示す。
【００２６】
近年の半導体装置においては、通常、プロセスの微細化に伴う光近接効果による寸法制御を補正するため、ダミー配線やダミー素子を配置する。これらは、特に精度を必要とするセンスアンプ回路などのアナログ回路のレイアウト配置においては必然の技術となっている。
【００２７】
比較例に係るセンスアンプ列１４は、図７に示すように、センスアンプ回路１５と、その両脇に配置された複数のダミートランジスタを備える。具体的には、ダミートランジスタとして、ＰｃｈダミートランジスタＰＤ１１〜ＰＤ１３、ＰＤ２１〜ＰＤ２３とＮｃｈダミートランジスタＮＤ１１、ＮＤ１２、ＮＤ２１、ＮＤ２２が配置されている。
【００２８】
ＰｃｈダミートランジスタＰＤ１１〜ＰＤ１３、ＰＤ２１〜ＰＤ２３のソース、ドレイン、及びゲートは、電源ＶＤＤに接続する構成となっている。一方、ＮｃｈダミートランジスタＮＤ１１、ＮＤ１２、ＮＤ２１、ＮＤ２２のソース、ドレイン、及びゲートは、接地電位ＧＮＤに接続する構成となっている。
【００２９】
センスアンプ回路１５は、図７に示すように、メモリセルマトリクス６からの相補データ線対ＤＴ／ＤＢ及びセンスアンプ回路イネーブル信号ＳＥＳを入力とするラッチ型センスアンプ回路である。センスアンプ回路１５は、ラッチ型センスアンプ回路構成ＰｃｈトランジスタＰＳ１，ＰＳ２、ラッチ型センスアンプ回路構成ＮｃｈトランジスタＮＳ１、ＮＳ２、ＮＳＳを備える。
【００３０】
センスアンプ回路１５内において、ラッチ型センスアンプ回路構成トランジスタＰＳ１とＮＳ１は、直列接続されている。同様に、ラッチ型センスアンプ回路構成トランジスタＰＳ２とＮＳ２は、直列接続されている。そして、図７に示すように、それぞれの出力を互いのゲートに入力する構成となっている。また、ラッチ型センスアンプ回路構成トランジスタＰＳ１、ＰＳ２のソースには、電源ＶＤＤが接続されている。一方、ラッチ型センスアンプ回路構成トランジスタＮＳ１、ＮＳ２のソースには、センスアンプ回路イネーブル信号ＳＥＳをゲート入力したラッチ型センスアンプ回路構成トランジスタＮＳＳのドレインが接続されている。ラッチ型センスアンプ回路構成トランジスタＮＳＳのソースは、接地電位ＧＮＤに接続されている。
【００３１】
比較例に係るセンスアンプ列１４は、図８に示すように、コンタクト１６、ビア１７、Ｐ＋拡散層１８、Ｎ＋拡散層１９、ポリシリコン等からなるゲート配線２０を備える。比較例に係るセンスアンプ列１４は、前述したように、センスアンプ回路１５の両脇に、形状ばらつきを対策するためのダミートランジスタを備える。
【００３２】
センスアンプ回路１５に対して図８中のＰ＋拡散領域１８の左側には、ＰｃｈダミートランジスタＰＤ１１、ＰＤ１２及びＰＤ１３が配置されている。一方、センスアンプ回路１５に対して図８中のＰ＋拡散領域１８の右側には、ＰｃｈダミートランジスタＰＤ２１、ＰＤ２２及びＰＤ２３が配置されている。同様に、センスアンプ回路１５に対して図８中のＮ＋拡散領域１９の左側には、ＮｃｈダミートランジスタＮＤ１１及びＮＤ１２が配置されている。一方、センスアンプ回路１５に対して図８中のＮ＋拡散領域１９の右側には、ＮｃｈダミートランジスタＮＤ２１及びＮＤ２２が配置されている。
【００３３】
ＰｃｈダミートランジスタＰＤ１１、ＰＤ１２、ＰＤ１３、ＰＤ２１、ＰＤ２２及びＰＤ２３のソース、ドレイン、及びゲートは、コンタクト１６により第１メタル配線（第１下層配線）Ｍ１を介して電源ＶＤＤに接続されている。一方、ＮｃｈトランジスタＮＤ１１、ＮＤ１２、ＮＤ２１及びＮＤ２２のソース、ドレイン、及びゲートは、コンタクト１６により第１メタル配線Ｍ１を介して接地電位ＧＮＤに接続されている。
【００３４】
比較例に係る冗長セル１２は、図９に示すように、ＰｃｈのロードトランジスタＰＬ１及びＰＬ２、ＮｃｈのドライバトランジスタＮＢ１１及びＮＢ２１、ＮｃｈのアクセストランジスタＮＡ１２及びＮＡ２２を備える。また、冗長セル１２は、冗長セル相補データ線Ｃ４、Ｃ５を備える。
【００３５】
冗長セル１２は、図９に示すように、ロードトランジスタＰＬ１とドライバトランジスタＮＢ１１とでインバータを構成する。同様に、ロードトランジスタＰＬ２とドライバトランジスタＮＢ２１とでインバータを構成する。そして、それぞれのインバータ出力を互いのゲート入力としたフリップフロップを構成する。さらに、前記インバータの出力は、対応するアクセストランジスタＮＡ１２、ＮＡ２２のソースに接続される。
【００３６】
アクセストランジスタＮＡ１２のドレインには、冗長セル相補データ線Ｃ４が接続されている。同様に、アクセストランジスタＮＡ２２のドレインには、冗長セル相補データ線Ｃ５が接続されている。冗長セル相補データ線Ｃ４、Ｃ５は、いずれもリダンダンシ入出力ブロックバスＢ２（図５参照）に接続される。
【００３７】
次に、本実施形態に係る冗長セル付きセンスアンプ列５の構成について、図２及び図７を用いて説明する。図２は、本実施形態に係る冗長セル付きセンスアンプ列５の回路図である。
【００３８】
本実施形態に係る冗長セル付きセンスアンプ列５は、図７中のセンスアンプ列１４を以下のように接続変更する。まず、図７中のＰｃｈダミートランジスタＰＤ１２のドレインを電源ＶＤＤから、冗長セル内部ノードＣ１に接続変更する。同様に、ＰｃｈダミートランジスタＰＤ１３のドレインを電源ＶＤＤから、冗長セル内部ノードＣ１に接続変更する。冗長セル内部ノードＣ１は、図２に示すように、両Ｐｃｈダミートランジスタのドレインにおいて共通接続とする。また、図７中のＰｃｈダミートランジスタＰＤ１２のゲート、及びＰｃｈダミートランジスタＰＤ１３のゲートを、図２に示すように冗長セル内部ノードＣ２に接続変更する。
【００３９】
上記接続変更により、図７中のＰｃｈダミートランジスタＰＤ１２を図２中の冗長セルのロードトランジスタＰＬ１２とする。同様に、ＰｃｈダミートランジスタＰＤ１３を図２中の冗長セルのロードトランジスタＰＬ１３とする。
【００４０】
同様にして、図７中のＰｃｈダミートランジスタＰＤ２２のドレインを電源ＶＤＤから、冗長セル内部ノードＣ２に接続変更する。同様に、ＰｃｈダミートランジスタＰＤ２３のドレインを電源ＶＤＤから、冗長セル内部ノードＣ２に接続変更する。冗長セル内部ノードＣ２は、図２に示すように、上記２つのＰｃｈダミートランジスタのドレインにおいて共通接続とする。また、図７中のＰｃｈダミートランジスタＰＤ２２のゲート、及びＰｃｈダミートランジスタＰＤ２３のゲートを、図２に示すように冗長セル内部ノードＣ１に接続変更する。
【００４１】
上記接続変更により、図７中のＰｃｈダミートランジスタＰＤ２２を図２中の冗長セルのロードトランジスタＰＬ２２とする。同様に、ＰｃｈダミートランジスタＰＤ２３を図２中の冗長セルのロードトランジスタＰＬ２３とする。
【００４２】
また、図７中のＮｃｈダミートランジスタＮＤ１２のソースを、接地電位ＧＮＤから冗長セル相補データ線Ｃ４に接続変更する。また、ＮｃｈダミートランジスタＮＤ１２のゲートを、接地電位ＧＮＤから冗長セルワード線Ｃ３に接続変更する。さらに、ＮｃｈダミートランジスタＮＤ１２のドレインを、接地電位ＧＮＤから冗長セル内部ノードＣ１に接続変更する。
【００４３】
さらに、ＮｃｈダミートランジスタＮＤ１１のゲートを、接地電位ＧＮＤから冗長セルワード線Ｃ２に接続変更する。また、ＮｃｈダミートランジスタＮＤ１１のドレインを、接地電位ＧＮＤから冗長セル内部ノードＣ１に接続変更する。この冗長セル内部ノードＣ１を介して、ＮｃｈダミートランジスタＮＤ１２のドレインと、ＮｃｈダミートランジスタＮＤ１１のドレインが共通接続される。図７中のＮｃｈダミートランジスタＮＤ１１のソースは、図７の接地電位ＧＮＤ接続を維持する。
【００４４】
上記接続変更により、図７中のＮｃｈダミートランジスタＮＤ１２を図２中の冗長セルのアクセストランジスタＮＡ１２とする。同様に、ＮｃｈダミートランジスタＮＤ１１を図２中の冗長セルのドライバトランジスタＮＢ１１とする。
【００４５】
また、図７中のＮｃｈダミートランジスタＮＤ２２のソースを、接地電位ＧＮＤから冗長セル相補データ線Ｃ５に接続変更する。また、ＮｃｈダミートランジスタＮＤ２２のゲートを、接地電位ＧＮＤから冗長セルワード線Ｃ３に接続変更する。さらに、ＮｃｈダミートランジスタＮＤ２２のドレインを、接地電位ＧＮＤから冗長セル内部ノードＣ２に接続変更する。
【００４６】
さらに、ＮｃｈダミートランジスタＮＤ２１のゲートを、接地電位ＧＮＤから冗長セルワード線Ｃ１に接続変更する。また、ＮｃｈダミートランジスタＮＤ２１のドレインを、接地電位ＧＮＤから冗長セル内部ノードＣ２に接続変更する。この冗長セル内部ノードＣ２を介して、ＮｃｈダミートランジスタＮＤ１２のドレインと、ＮｃｈダミートランジスタＮＤ１１のドレインが共通接続される。図７中のＮｃｈダミートランジスタＮＤ２１のソースは、図７の接地電位ＧＮＤとの接続を維持する。
【００４７】
上記接続変更により、図７中のＮｃｈダミートランジスタＮＤ２２を図２中の冗長セルのアクセストランジスタＮＡ２２とする。同様に、ＮｃｈダミートランジスタＮＤ２１を図２中の冗長セルのドライバトランジスタＮＢ２１とする。
【００４８】
以上のような接続変更により、冗長付きセンスアンプ列５内に、比較例に係る冗長セル１２と同等の回路を組み込むことができる。すなわち、ダミートランジスタにより冗長セル２５を構成する。しかも、センスアンプ回路１５の両端に配置した形状ダミートランジスタを削除することなく、形状ばらつき抑制効果を維持することができる。
【００４９】
図３に、本実施形態に係る冗長セル付きセンスアンプ列５のレイアウト図の一例を示す。本実施形態に係る冗長セル付きセンスアンプ列５は、図３に示すように、コンタクト１６、ビア１７、Ｐ＋拡散領域１８、Ｎ＋拡散領域１９、ゲート配線２０、第１メタル配線Ｍ１、第２メタル配線Ｍ２を備える。第２メタル配線Ｍ２は、第１メタル配線Ｍ１よりも上層に形成された配線とする。なお、図３において、ビア１７及びコンタクト１６は、説明の便宜上、最上層に配置されているかのように記載しているが、実際には、第１メタル配線Ｍ１と第２メタル配線Ｍ２の間、又は第１メタル配線Ｍ１とＰ＋拡散領域１８又はＮ＋拡散領域１９の間に配置されている。
【００５０】
冗長セル付きセンスアンプ列５に対して図３中のＰ＋拡散領域１８の左側には、ＰｃｈダミートランジスタＰＤ１１、ＰｃｈロードトランジスタＰＬ１２及びＰＬ１３が配置されている。一方、冗長セル付きセンスアンプ列５に対して図３中のＰ＋拡散領域１８の右側には、ＰｃｈダミートランジスタＰＤ２１、ＰｃｈロードトランジスタＰＬ２２及びＰＬ２３が配置されている。同様に、冗長セル付きセンスアンプ列５に対して図３中のＮ＋拡散領域１９の左側には、ＮｃｈアクセストランジスタＮＡ１２、ＮｃｈドライバトランジスタＮＢ１１が配置されている。一方、冗長セル付きセンスアンプ列５に対して図３中のＮ＋拡散領域１９の右側には、ＮｃｈアクセストランジスタＮＡ２２、ＮｃｈドライバトランジスタＮＢ２１が配置されている。
【００５１】
ＰｃｈロードトランジスタＰＬ１２及びＰＬ１３、並びにＮｃｈドライバトランジスタＮＢ１１とでインバータを構成する。同様に、ＰｃｈロードトランジスタＰＬ２２及びＰＬ２３、並びにＮｃｈドライバトランジスタＮＢ２１とでインバータを構成する。そして、それぞれのインバータの出力（冗長セルの内部ノードＣ１、Ｃ２）を互いのゲート入力とするフリップフロップを構成する。
【００５２】
第１メタル配線Ｍ１と第２メタル配線Ｍ２をビア１７により接続する。また、冗長セルの内部ノードＣ１，Ｃ２は、それぞれアクセストランジスタＮＡ１２、ＮＡ２２のソースに接続する（図２参照）。アクセストランジスタＮＡ１２、ＮＡ２２のドレインには、それぞれ冗長セル相補データ線Ｃ４，Ｃ５が、第１メタル配線Ｍ１，第２メタル配線Ｍ２によりコンタクト１６を介して接続される。
【００５３】
冗長セル相補データ線Ｃ４、Ｃ５は、リダンダンシ入出力Ｂ２（図１参照）に接続される。その結果、本実施形態において、センスアンプ回路１５の両端に配置した形状ダミートランジスタの構成を維持する。これにより、形状ばらつき抑制効果を維持することができる。
【００５４】
本発明の動作を、図４のタイミングチャートを用いて説明する。内部ロウアドレス活性化信号ＲＡＳＢ、及び内部カラムアドレス活性化信号ＣＡＳＢの活性化に伴って、内部アドレス信号ＡＸ／ＡＸＢ、及びＡＹ／ＡＹＢが活性化する。
【００５５】
リダンダンシデコーダ１１内のフューズによりリダンダンシ置換アドレスがプログラムされる。プログラムされたリダンダンシ置換アドレスと、外部アドレス信号Ａ０〜Ａｎが一致した場合、リダンダンシデコーダ１１内の出力がハイレベルとなる。リダンダンシデコーダ１１の出力がハイレベルになると、リダンダンシセレクタ１３がリダンダンシ入出力ブロックバスＢ２とデータバスＢ３とを接続する。そして、リダンダンシセレクタ１３から、入出力ブロックデータバスＢ１及び入出力ブロック４を経由し、冗長セル付きセンスアンプ列５の冗長セルワード線Ｃ３をハイレベルにする。そして、冗長セル付きセンスアンプ列５内の冗長セルのデータを読み書きする。
【００５６】
外部アドレス信号Ａ０〜Ａｎと、タイミングジェネレータ７にプログラムされたフューズのアドレス信号が一致しない場合は、リダンダンシセレクタ１３から、入出力ブロックデータバスＢ１及び入出力ブロック４を経由し、メモリセルマトリクス６のメモリセルのデータを読み書きする。これにより不良メモリセルに対する救済を実現する。
【００５７】
本実施形態においては、前述したとおりセンスアンプ回路１５を構成するトランジスタの形状ばらつきを抑制するために配置された光近接効果による形状補正用のダミートランジスタを冗長セルとして利用している。これにより、上記特許文献１のように、不良メモリセルを救済するための冗長セル専用の配置領域を周辺に確保する必要性をなくした。
【００５８】
本実施形態によれば、上記構成により、冗長回路搭載によって増加する面積の縮小化を図ることができる。また、冗長回路（冗長セル）を設けているので、不良メモリセルの救済による歩留まり向上を図ることができる。しかも、本実施形態においては、冗長セルをセンスアンプ回路横に配置することにより、通常のメモリセルに比べて大きい素子サイズで構成することが可能となる。一般的に、ランダムばらつきは、ゲート面積の平方根に反比例する関係をもっている。このため、冗長セルを大きい素子で構成することにより、ランダムばらつきの影響を軽減し、救済後の不良発生を抑制することができる。
【００５９】
また、複数の並設されたトランジスタは、一般に、その両端、又は両端から２〜３段目程度までのトランジスタを構成するゲートパターンの先端部の形状が崩れ、特性ばらつきを発生しやすい。本実施形態によれば、センスアンプ回路１５の両側に、２〜３段のトランジスタを配設することにより、センスアンプ回路のペアトランジスタの特性がばらつくことを防ぐことができる。しかも、センスアンプ回路１５に配設されたゲートパターンの間隔と、ダミートランジスタのゲートパターンの間隔を実質的に同一とすることにより、より効果的にセンスアンプ回路のペアトランジスタの特性がばらつくことを防ぐことができる。
【００６０】
なお、上記実施形態は、一例であり、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。例えば、センスアンプ回路１５の両脇にあるダミートランジスタを接続して冗長セルを構成する態様に代えて、センスアンプ回路１５の片側それぞれのダミートランジスタにおいて、別の冗長セルを構成するようにしてもよい。また、センスアンプ回路１５の片側のみに冗長セルを配置するようにしてもよい。また、冗長セルの全てを、ダミートランジスタにより構成することは必ずしも必要なく、冗長セルの少なくとも一部にダミートランジスタを含むものであってもよい。また、ダミートランジスタは、センスアンプ回路に配置されたトランジスタに対するものである必要はなく、所定の機能を有する回路に配置されたトランジスタに対して広く適用することができる。
【符号の説明】
【００６１】
１      アドレスバッファ
２      ロウデコーダ
３      カラムデコーダ
４      入出力ブロック
５      冗長セル付きセンスアンプ回路
６      メモリセルマトリクス
７      タイミングジェネレータ
８      入力バッファ
９      出力バッファ
１１    リダンダンシデコーダ
１２    冗長セル
１３    リダンダンシセレクタ
１４    センスアンプ列 
１５    センスアンプ回路
１６    コンタクト
１７    ビア
１８    Ｐ＋拡散領域
１９    Ｎ＋拡散領域
２０    ゲート配線
５０    半導体記憶装置
ＲＡＳＢ    内部ロウアドレス活性化信号  
ＣＡＳＢ    内部カラムアドレス活性化信号
ＷＥＢ      内部ライトイネーブル活性化信号
Ａ０〜Ａｎ    外部アドレス信号
ＤＩＮ      データ入力
ＤＯＵＴ    データ出力
Ｂ１        入出力ブロックデータバス
Ｂ２        リダンダンシ入出力ブロックバス
Ｂ３        データバス
ＤＴ／ＤＢ  相補データ線対
ＳＥＳ      センスアンプ回路イネーブル信号
Ｃ１、Ｃ２  冗長セル内部ノード
Ｃ３        冗長セルワード線
Ｃ４、Ｃ５  冗長セル相補データ線
ＡＸ／ＡＸＢ、ＡＹ／ＡＹＢ    内部アドレス信号
ＰＳ１／ＮＳ１／ＰＳ２／ＮＳ２／ＮＳＳ  ラッチ型センスアンプ回路構成トランジスタ
ＰＤ１１／ＰＤ１２／ＰＤ１３／ＰＤ２１／ＰＤ２２／ＰＤ２３  Ｐｃｈダミートランジスタ
ＮＤ１１／ＮＤ１２／ＮＤ２１／ＮＤ２２  Ｎｃｈダミートランジスタ
ＰＬ１、ＰＬ２、ＰＬ１２、ＰＬ１３、ＰＬ２２、ＰＬ２３  ロードトランジスタ
ＮＢ１１、ＮＢ２１  ドライバトランジスタ
ＮＡ１２、ＮＡ２２  アクセストランジスタ
Ｍ１        第１メタル配線
Ｍ２        第２メタル配線
ＶＤＤ      電源
ＧＮＤ      接地電位
【図１】
2010198651.tif 000003
【図２】
2010198651.tif 000004
【図３】
2010198651.tif 000005
【図４】
2010198651.tif 000006
【図５】
2010198651.tif 000007
【図６】
2010198651.tif 000008
【図７】
2010198651.tif 000009
【図８】
2010198651.tif 000010
【図９】
2010198651.tif 000011