(57)【要約】【課題】消費電力を増大させることなく高精度動作が可能なパイプライン型Ａ／Ｄコンバータを提供する。【解決手段】アナログ差動入力信号ＶPin、ＶNinを別個にサンプリングするＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ、ＳＷ３０４ｃ、３０４ｄ、３０４ａ、３０４ｋ、３０４ｌ、３０４ｉ、サンプリング回路のサンプリング動作タイミングを決定するＳＷ３０４ｃ、３０４ｄ、３０４ｋ、３０４ｌ、サンプリングされた信号ＶPin、ＶNinの値を、デジタル信号ｄjの値に応じて調整する多値出力回路３０６、３０９、調整された信号ＶPin、ＶNinをホールドする増幅器３０５、アナログ差動出力信号ＶPout、ＶNoutとして転送するＳＷ３０４ｂ、３０４ｊ、転送に先立って端子３１０と端子３１１とを短絡し、イコライズするＳＷ３０４ｑを備える複数のステージによってＡ/Ｄコンバータを構成する。【選択図】  図３
2010135905.tif 000002
【特許請求の範囲】
【請求項１】
アナログ第１入力信号と、当該アナログ第１入力信号と差動信号対をなすアナログ第２入力信号とをデジタル信号に変換すると共に、当該デジタル信号と前記アナログ第１入力信号と前記アナログ第２入力信号とによって生成されたアナログ第１差動出力信号とアナログ第２差動出力信号とを後段の他のステージに出力するステージを複数備えたパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、
前記アナログ第１入力信号及び前記アナログ第２入力信号を別個にサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ第１入力信号の値及び前記アナログ第２入力信号の値を、それぞれ前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記サンプリング値調整回路によって調整された前記アナログ第１入力信号及び前記アナログ第２入力信号をホールドするホールド手段と、
前記ホールド手段によってホールドされた前記アナログ第１入力信号及び前記アナログ第２入力信号を、前記アナログ第１差動出力信号、前記アナログ第２差動出力信号として後段の他のステージに出力する転送スイッチと、
前記転送スイッチによる転送に先立って、前記アナログ第１差動出力信号が出力される端子と前記アナログ第２差動出力信号が出力される端子とを短絡し、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズするイコライザスイッチと、
を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記ホールド手段が増幅器であって、
前記イコライザスイッチは、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とがイコライズされる期間に前記増幅器の出力端子間を短絡することを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記イコライザスイッチによるイコライズは、前記サンプリング回路によるサンプリング期間の終了後、前記増幅器によるホールドの期間が開始する前に開始されることを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記イコライザスイッチによるイコライズは、前記増幅器によるホールドの開始後であって、開始されたホールドが終了する前に終了されることを特徴とする請求項２または３に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
サンプリング回路によってサンプリングされた差動信号対をなすアナログ第１入力信号及びアナログ第２入力信号をホールドするホールド回路であって、
ホールドされた前記アナログ第１入力信号及び前記アナログ第２入力信号に基づいて、アナログ第１差動出力信号及びアナログ第２差動出力信号を出力する転送スイッチと、
前記転送スイッチによる出力に先立って、前記アナログ第１差動出力信号が出力される端子と前記アナログ第２差動出力信号が出力される端子とを短絡し、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズするイコライザスイッチと、
を備えることを特徴とするホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータ、ホールド回路に関する。
【背景技術】
【０００２】
図１１は、パイプライン型Ａ／Ｄコンバータの従来技術を説明するための図である。このようなパイプライン型Ａ／Ｄコンバータの従来技術は、例えば、特許文献１に記載されている。この図は、特許文献１に記載されているパイプライン型Ａ／Ｄコンバータを構成するステージの回路図であり、Ａ／Ｄ変換部４０と、２つのＤ／Ａ変換部Ｄ／Ａ１、Ｄ／Ａ２を備えている。Ａ／Ｄ変換部Ｄ／Ａ１、Ｄ／Ａ２にはアナログ入力信号Ｖinが入力され、Ａ／Ｄ変換される。変換後のデジタル信号は、デジタル信号を使って演算を実行する制御回路に出力されると共に、Ｄ／Ａ変換される。Ｄ／Ａ変換されたアナログ信号は、２つの多値出力回路Ｍ１、Ｍ２によって多値出力値に振り分けられる。
【０００３】
また、図示したステージは、アナログ入力信号Ｖinをサンプル、ホールドする２つの切り替え可能なサンプルホールド回路Ｓ／Ｈ１０、Ｓ／Ｈ２０を備えている。サンプルホールド回路の一方がホールド動作中、他方のサンプルホールド回路はサンプル動作を行う。
２つのサンプルホールド回路は、それぞれアナログスイッチＳＷ１、ＳＷ２、キャパシタＣ１、Ｃ２を直列に接続した回路と、アナログスイッチＳＷ３、ＳＷ４、キャパシタＣ３、Ｃ４直列に接続した回路とで構成され、両者は直列接続されている。各サンプルホールド回路において２つのキャパシタの静電容量は相等しい。
【０００４】
サンプルホールド回路の一方が備えるキャパシタのうち一方が演算増幅器７１の入力端子に接続されている場合、サンプルホールド回路の他方が備えるキャパシタのうちの一方は演算増幅器７１の入力端子に接続されていない。また、サンプルホールド回路の一方が備えるキャパシタのうちの他方が多値出力回路の一方の出力端に接続されている場合、サンプルホールド回路の他方が備えるキャパシタのうちの他方は多値出力回路の他方に接続されていない。
【０００５】
このような構成により、従来技術は、２つのサンプルホールド回路Ｓ／Ｈ１０、Ｓ／Ｈ２０を交互にサンプルまたはホールド動作させることができる。
【特許文献１】特開２０００−１３２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したパイプライン型Ａ／Ｄコンバータでは、演算増幅器７１のＶoutの寄生容量に蓄えられた電荷、すなわち前状態の情報が残ってしまう場合があり、所望のセトリング精度を得ることが出来ず、パイプライン型Ａ／Ｄコンバータの更なる高精度化を実現するのは困難であった。
パイプライン型Ａ／Ｄコンバータの高精度化を実現していく上では、前記演算増幅器７１のＤＣゲインを高く保ったままセトリング精度を上げ、さらに、前記演算増幅器７１の安定性を確保する必要があり、これらを満たすためには演算増幅器７１の消費電力を増大させる必要があった。
本発明は、上記した点に鑑みてなされたものであり、消費電力を増大させることなく高精度動作が可能なパイプライン型Ａ／Ｄコンバータ、ホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の請求項１に記載のパイプライン型Ａ／Ｄコンバータは、アナログ第１入力信号（例えば図３に示したＶPin）と、当該アナログ第１入力信号と差動信号対をなすアナログ第２入力信号（例えば図３に示したＶNin）とをデジタル信号（例えば図３に示したｄj）に変換すると共に、当該デジタル信号と前記アナログ第１入力信号と前記アナログ第２入力信号とによって生成されたアナログ第１差動出力信号（例えば図３に示したＶPout）とアナログ第２差動出力信号（例えば図３に示したＶNout）とを後段の他のステージに出力するステージを複数備えたパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記アナログ第１入力信号及び前記アナログ第２入力信号を別個にサンプリングするサンプリング回路（例えば図３に示したサンプルキャップＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ、ＳＷ３０４ｃ、３０４ｄ、３０４ａ、３０４ｋ、３０４ｌ、３０４ｉ）と、前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチ（例えば図３に示したＳＷ３０４ｃ、３０４ｄ、３０４ｋ、３０４ｌ）と、前記サンプリング回路においてサンプリングされた前記アナログ第１入力信号の値及び前記アナログ第２入力信号の値を、それぞれ前記デジタル信号の値に応じて調整するサンプリング値調整回路（例えば図３に示した多値出力回路３０６、３０９）と、前記サンプリング値調整回路によって調整された前記アナログ第１入力信号及び前記アナログ第２入力信号をホールドするホールド手段（例えば図３に示した増幅器３０５）と、前記アナログ第１入力信号及び前記アナログ第２入力信号とのホールド後、前記アナログ第１差動出力信号（例えば図３に示したＶPout）、前記アナログ第２差動出力信号（例えば図３に示したＶNout）として前記後段の他のステージに出力する転送スイッチ（例えば図３に示したＳＷ３０４ｂ、３０４ｊ）と、前記転送スイッチによる転送に先立って、前記アナログ第１差動出力信号が出力される端子（例えば図３に示した端子３１０）と前記アナログ第２差動出力信号が出力される端子（例えば図３に示した端子３１１）とを短絡し、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズするイコライザスイッチ（例えば図３に示したＳＷ３０４ｑ）と、を備えることを特徴とする。
【０００８】
また、請求項２に記載のパイプライン型Ａ／Ｄコンバータは、請求項１において、前記ホールド手段が増幅器（例えば図３に示した増幅器３０５）であって、前記イコライザスイッチは、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズする期間に前記増幅器の出力端子間（例えば図３に示した端子３１０、３１１）を短絡することを特徴とする。
請求項３に記載のパイプライン型Ａ／Ｄコンバータは、請求項２において、前記イコライザスイッチによるイコライズは、前記サンプリング回路によるサンプリング期間の終了後、前記増幅器によるホールドの期間の開始前に開始されることを特徴とする。
請求項４に記載のパイプライン型Ａ／Ｄコンバータは、請求項２または３において、前記イコライザスイッチによるイコライズは、前記増幅器によるホールドの開始後であって、開始されたホールドが終了する前に終了されることを特徴とする。
【０００９】
請求項５に記載のホールド回路は、サンプリング回路によってサンプリングされた差動信号対をなすアナログ第１入力信号及びアナログ第２入力信号をホールドするホールド回路であって、ホールドされた前記アナログ第１入力信号及び前記アナログ第２入力信号に基づいて、アナログ第１差動出力信号及びアナログ第２差動出力信号を出力する転送スイッチと、前記転送スイッチによる出力に先立って、前記アナログ第１差動出力信号が出力される端子と前記アナログ第２差動出力信号が出力される端子とを短絡し、前記アナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズするイコライザスイッチと、を備えることを特徴とする。
【発明の効果】
【００１０】
請求項１に記載の発明によれば、アナログ第１差動出力信号、アナログ第２差動出力信号の転送に先立ってアナログ第１差動出力信号が出力される端子とアナログ第２差動出力信号が出力される端子とを短絡することができる。このため、アナログ第１差動出力信号、アナログ第２差動出力信号がいずれも両者の中間電位になり、端子の寄生容量に蓄えられた電荷、すなわち直前の状態の情報を打ち消すことが可能となる。また、ホールドフェイズにおいてアナログ第１差動出力信号、アナログ第２差動出力信号間の電圧の初期値が０に近づくため、消費電力を増大させることなく出力信号のＤＣゲインを高く保ったままセトリング精度を上げることができる。さらに、出力信号の値の安定性をも確保することが可能になる。
【００１１】
請求項２に記載の発明によれば、イコライザスイッチがアナログ第１差動出力信号と前記アナログ第２差動出力信号とをイコライズする期間に増幅器の出力端子間を短絡するので、演算増幅器の安定性を確保し、高精度動作が可能なパイプライン型Ａ／Ｄコンバータを提供することができる。
請求項３に記載のパイプライン型Ａ／Ｄコンバータは、適正なタイミングでイコライズスイッチの動作を開始させることができる。
請求項４に記載のパイプライン型Ａ／Ｄコンバータは、適正なタイミングでイコライズスイッチの動作を終了させることができる。
【００１２】
請求項５に記載のホールド回路は、アナログ第１差動出力信号、アナログ第２差動出力信号の転送に先立ってアナログ第１差動出力信号が出力される端子とアナログ第２差動出力信号が出力される端子とを短絡することができる。このため、アナログ第１差動出力信号、アナログ第２差動出力信号がいずれも両者の中間電位になり、端子の寄生容量に蓄えられた電荷、すなわち直前の状態の情報を打ち消すことが可能となる。また、ホールドフェイズにおいてアナログ第１差動出力信号、アナログ第２差動出力信号間の電圧の初期値が０に近づくため、消費電力を増大させることなく出力信号のＤＣゲインを高く保ったままセトリング精度を上げることができる。さらに、出力信号の値の安定性をも確保することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態を、図面を使って説明する。
（パイプライン型Ａ／Ｄコンバータの構成）
図１は、本実施形態のパイプライン型Ａ／Ｄコンバータのブロック図である。本実施形態のパイプライン型Ａ／Ｄコンバータは、アナログ差動入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換するコンバータである。このため、アナログ差動入力信号Ａinをサンプルホールドする入力サンプルホールド回路（図中にＳ／Ｈと記す）１０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ１０３と、メモリ１０３に格納されたデジタル出力信号ｄｊに基づいてアナログ差動入力信号ＡinのＡ／Ｄ変換値をデジタル出力信号Ｄoutを演算する演算回路１０４と、を有している。
【００１４】
サンプルホールド回路１０１はアナログ差動入力信号Ａinをサンプルし、ホールドした値をアナログ入力信号Ｖinとして第１番目のステージＳ１に送出する回路である。サンプルホールド回路１０１には、アナログスイッチとキャパシタを含む無帰還サンプルホールド回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力されるアナログ入力信号Ｖinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ１０３に送出する。また、各ステージでは、前段からアナログ入力信号Ｖinが入力され、デジタル出力信号ｄｊとアナログ入力信号Ｖinとによって生成されたアナログ出力信号Ｖoutが、次のステージに出力される。図中にステージＳ１を基準にしたアナログ入力信号Ｖin、アナログ出力信号Ｖoutを示す。なお、アナログ入力信号Ｖin及びアナログ出力信号Ｖoutの詳細については後述するものとする。
【００１５】
メモリ１０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ１０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路１０４は、メモリ１０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
【００１６】
すなわち、演算回路１０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。
【００１７】
図２は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。図２の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図１に示したメモリ１０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図２の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
【００１８】
（ステージ）
図３は、本実施形態のパイプライン型Ａ／Ｄコンバータのステージを説明するための図であって、複数のステージのうちの１つの回路構成を示している。なお、図１に示したステージＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージの説明を、全てのステージＳ１〜Ｓｋの説明に代えるものとする。
各ステージは、前段のステージ（ステージＳ１についてはサンプルホールド回路（図１中Ｓ／Ｈと記す）１０１からアナログ差動入力信号ＶPin、ＶNinを入力し、デジタル出力信号ｄｊを出力すると共に、後段のステージがある場合には、後段のステージにアナログ差動出力信号ＶPout、ＶNoutを出力する回路である。アナログ差動入力信号ＶPin、ＶNinはアナログ入力信号Ｖinを構成する一対の差動信号であり、アナログ差動出力信号ＶPout、ＶNoutはアナログ出力信号Ｖoutを構成する一対の差動信号である。
【００１９】
各ステージは、入力されたアナログ差動入力信号ＶPin、ＶNinをサンプリングするサンプルキャップ（以下ＣＡＰと記す）３０７ａ、３０７ｂ、３０７ｃ、３０７ｄと、ＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄのサンプリング動作タイミングを決定するスイッチ（以下ＳＷと記す）３０４ａ、３０４ｃ、３０４ｄ、３０４ｉ、３０４ｋ、３０４ｌ、３０４ｂ、３０４ｅ、３０４ｊ、３０４ｍを有している。ＳＷ３０４ａ、３０４ｃ、３０４ｄ、３０４ｉ、３０４ｋ、３０４ｌの開閉はクロックφ１にしたがって行われ、ＳＷ３０４ｂ、３０４ｅ、３０４ｊ、３０４ｍの開閉はクロックφ２にしたがって行われる。
【００２０】
各ステージは制御回路３０２を有し、サンプルトリガーφ３、クロックφ１、φ２が制御回路３０２によって出力されるものとする。
また、各ステージは、アナログ差動入力信号ＶPin、ＶNinをデジタル出力信号ｄｊに変換するＡ／Ｄ変換器３０１と、ＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄにサンプリングされた信号をデジタル出力信号ｄｊの値に応じて調整する多値出力回路３０６、３０９を備えている。多値出力回路３０６、３０９による調整は、ＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄの出力を所定の多値出力に振り分けることによって行われる。
【００２１】
また、ステージは、図１に示したサンプルホールド回路１０１の出力をＡ／Ｄ変換器３０１のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器３０５を備えている。増幅器３０５は、全差動演算増幅器であって、サンプリングされた信号をホールドして増幅する。パイプライン型Ａ／Ｄ変換器３０１では、増幅器３０５のゲインＧを、入力されたＡ／Ｄ変換器３０１のデジタル出力信号ｄｊの桁数がｎの時、２の（ｎ−１）乗としなければならない。
【００２２】
さらに、本実施形態のパイプライン型Ａ／Ｄコンバータは、サンプルトリガーφ３にしたがってオン、オフするＳＷ３０４ｑを備えている。ＳＷ３０４ｑは、増幅器３０５のアナログ差動出力信号ＶPoutを出力する出力端子３１０、アナログ差動出力信号ＶNoutを出力する出力端子３１１を短絡し、アナログ差動出力信号ＶPout、ＶNoutをイコライズするスイッチである。
多値出力回路３０６に含まれるＳＷ３０４ｆ、３０４ｇ、３０４ｈ、多値出力回路３０９に含まれるＳＷ３０４ｎ、３０４ｏ、３０４ｐの開閉は、Ａ／Ｄ変換器３０１の出力結果にしたがって行われる。以上のＳＷ３０４ａ〜３０４ｐは、いずれもアナログスイッチである。
【００２３】
以上のＣＡＰ３０７ａ、ＣＡＰ３０７ｂ、ＣＡＰ３０７ｃ、ＣＡＰ３０７ｄ、ＳＷ３０４ａ、３０４ｃ、３０４ｄ、３０４e、３０４ｉ、３０４ｋ、３０４ｌ、３０４ｍ、及び多値出力回路３０６、３０９はデジタル出力信号ｄｊからアナログ信号を生成する構成であって、Ｄ／Ａサブコンバータとして機能する。
また、図中に符号３０３、３０８を付して示した箇所は、サミングノード（図中にＮｏｄｅと記す）であり、電荷を保存することができる。
【００２４】
（Ａ／Ｄ変換器）
図４は、図３に示したＡ／Ｄ変換器３０１を説明するためのブロック図である。ここでは、簡単のため、アナログ差動入力信号を、
アナログ入力信号Ｖin＝ＶPin−ＶNin
として説明する。Ａ／Ｄ変換器３０１は、サンプリングトリガーφ１を入力し、サンプリングトリガーφ１の立下がりに同期してアナログ差動入力信号ＶPinの値を確定する。判定回路４０１、４０２は、確定されたアナログ差動入力信号ＶPinの値と、予め設定されている基準電圧（１／４）Ｖｒ、（−１／４）Ｖｒとを比較し、結果をデジタル出力信号ｄｊとして出力する。
【００２５】
デジタル出力信号ｄｊは、多値出力回路３０６、３０９に入力されてＳＷ３０４ｆ〜３０４ｈ、３０４ｎ〜３０４ｐを制御する。また、デジタル出力信号ｄｊは、図１に示したメモリ１０３に蓄積された後に図１に示した演算回路１０４に入力される。演算回路１０４は、デジタル出力信号ｄ１〜ｄｋを入力し、演算してデジタル出力信号Ｄout［１：０］を出力する。判定回路４０１、４０２は離散システムのコンパレータであって、この際、サンプルトリガーφ１の立下がりに対して遅延を生じる。
なお、図４は、１．５ｂｉｔのＡ／Ｄ変換器におけるコンパレータの構成を表している。（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器の場合は、コンパレータが（２の（ｍ＋１）乗−２）個必要であり、その基準電圧は（±１、±３、±５、…、±（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗）としなければならない。
【００２６】
（動作）
以下、以上説明した構成のステージの動作を説明する。
図３に示したように、アナログ差動入力信号ＶPinは、ＳＷ３０４ｃのオンによってＣＡＰ３０７ａに導かれ、ＳＷ３０４ｄのオンによってＣＡＰ３０７ｂに導かれる。アナログ差動入力信号ＶNinは、ＳＷ３０４ｋのオンによってＣＡＰ３０７ｃに導かれ、ＳＷ３０４ｌのオンによってＣＡＰ３０７ｄに導かれる。ＣＡＰ３０７ａ、ＣＡＰ３０７ｂ、ＣＡＰ３０７ｃ、ＣＡＰ３０７ｄは、アナログ差動入力信号ＶPin、ＶNinの電荷をチャージしてサンプリングを行う。サンプリングを行うことを、以降サンプル動作とも記す。
【００２７】
また、アナログ差動入力信号ＶPin、ＶNinは、Ａ／Ｄ変換器３０１にも入力し、デジタル出力信号ｄｊに変換される。デジタル出力信号ｄｊは、図１に示したメモリ１０３に出力され、また、分岐されて多値出力回路３０６、３０９を介し、ＳＷ３０４ｆ〜３０４ｈ、ＳＷ３０４ｎ〜３０４ｐに導かれる。
ここで、Ａ／Ｄ変換器３０１では公知の方法によって演算がされ、デジタル出力信号ｄｊの値が決定する。多値出力回路３０６、３０９では、ＳＷ３０４ｆ〜３０４ｈ、ＳＷ３０４ｎ〜３０４ｐが、デジタル出力信号ｄｊの値に応じてオン、またはオフする。ＳＷ３０４ｆ〜３０４ｈ、ＳＷ３０４ｎ〜３０４ｐのオン、オフにより、多値出力回路３０６、３０９は、アナログ差動出力信号ＶPout、ＶNoutを、予め設定されている上限値と下限値との範囲内の値になるように調整する。
【００２８】
図３に示した例では、多値出力回路３０６は、ＳＷ３０４ｆがオンした場合に電圧値＋ＶｒＶを出力する端子と接続し、ＳＷ３０４ｇがオンした場合には電圧値０Ｖを出力する端子と接続し、ＳＷ３０４ｈがオンした場合には電圧値−ＶｒＶを出力する端子と接続する。多値出力回路３０９は、ＳＷ３０４ｐがオンした場合に電圧値＋ＶｒＶを出力する端子と接続し、ＳＷ３０４ｏがオンした場合には電圧値０Ｖを出力する端子と接続し、ＳＷ３０４ｎがオンした場合に電圧値−ＶｒＶを出力する端子と接続する。
【００２９】
（サンプリングトリガー及びクロック）
ここで、図３中に示したサンプルトリガーφ３及びクロックφ１、φ２について説明する。
図５（ａ）〜（ｃ）は、サンプルトリガーφ３及びクロックφ１、φ２の出力タイミングを説明するためのタイミングチャートであって、縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間を示している。図５（ａ）は、クロックφ１のタイミングチャートである。図５（ｂ）は、クロックφ２のタイミングチャートであり、図５（ｃ）はサンプルトリガーφ３のタイミングチャートである。
パイプライン型Ａ／Ｄコンバータでは、クロックφ１がＨである期間がサンプルフェイズとなる。また、クロックφ２がＨである期間がホールドフェイズとなる。
【００３０】
図中に示したｔ１、ｔ２、ｔ３、ｔ４は、いずれもパイプライン型Ａ／Ｄコンバータの動作タイミングを示すものであって、ｔ１はサンプリングフェイズに含まれる任意のタイミングである。また、ｔ２はサンプルフェイズでもなく、ホールドフェイズでもないタイミングである。このようなタイミングの範囲を、ノンオーバーラップフェイズという。また、ｔ３はクロックφ２とサンプルトリガーφ３とが共にＨであるフェイズ、つまりホールドフェイズの開始後数ｎｓの区間に含まれる。また、ｔ４は、ホールドフェイズにおいて、クロックφ２がＨであり、サンプルトリガーφ３がＬであるフェイズに含まれる。
【００３１】
また、本実施形態では、サンプルトリガーφ３の立下がりが、クロックφ２の立上りよりも０．３ｎｓ程度早く設定されている。なお、クロックφ１とクロックφ２は、従来技術と同様に、同時にＨにならないノンオーバーラップクロックとなっている。なお、本実施形態では、サンプルトリガーφ３の立下がりとクロックφ２の立上りとの時間差を０．３ｎｓ程度としている。しかし、本実施形態は、このような構成に限定されるものでなく、時間差をさらに大きく、または小さく設定することができるのは言うまでもない。
【００３２】
ＳＷ３０４ｑは、図３に示したように、サンプルトリガーφ３によってオン、オフする。図５に示したサンプルトリガーφ３のＨでＳＷ３０４ｑがオンし、Ｌでオフするものとすると、ＳＷ３０４ｑによるイコライズは、サンプリング期間の終了後（クロックφ１の立下り後）、ホールドの期間が開始する前（クロックφ２の立上り前）に開始される。また、ホールドの開始後（クロックφ２の立上り後）であって、開始されたホールドが終了する前（クロックφ２の立下り前）に終了する。
図３に示したステージでは、時刻ｔ３の直前で起こるφ２の立ち上がり（図５（ｂ））以降のホールドフェイズが、次段のステージのサンプルフェイズとなる。次段のステージは、図３で説明したステージのφ１をφ２、φ２をφ１に置き換えて本実施形態と同様に動作する。
【００３３】
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施形態のステージの動作を順を追って説明する。
図６は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージの状態を表した図である。サンプルフェイズでは、ＳＷ３０４ｃがオンされてアナログ差動入力信号ＶPinがＣＡＰ３０７ａに導かれ、ＳＷ３０４ｄがオンされてアナログ差動入力信号ＶPinがＣＡＰ３０７ｂに導かれる。また、ＳＷ３０４ｋがオンされてアナログ差動入力信号ＶNinがＣＡＰ３０７ｃに導かれ、ＳＷ３０４ｌがオンされて、アナログ差動入力信号ＶNinがＣＡＰ３０７ｄに導かれる。さらに、ＳＷ３０４ａ、３０４ｉがオンするので、ＣＡＰ３０７ａ、３０７ｂ、３０７ｃ、３０７ｄに電荷がチャージされてサンプル動作が行われる。
【００３４】
また、図６では、ＳＷ３０４ｆのオンと、ＳＷ３０４ｇ及びＳＷ３０４ｈのオフとが多値出力回路３０６の動作ＳｔａｔｅＮ−１において行われている。この際、Ａ／Ｄ変換器３０１はサンプル動作の制御中であり、ＳＷ３０４ｆがオンして＋Ｖｒに接続されている。
また、同様に、ＳＷ３０４ｎのオンと、ＳＷ３０４ｏ及びＳＷ３０４ｐのオフとが多値出力回路３０９の動作ＳｔａｔｅＮ−１において行われている。この際、Ａ／Ｄ変換器３０１はサンプル動作の制御中であり、ＳＷ３０４ｎがオンして−Ｖｒに接続されている。
【００３５】
図７は、図５中ｔ２のタイミング、すなわちノンオーバーラップフェイズにおけるステージの状態を表した図である。ノンオーバーラップフェイズでは、ＳＷ３０４ａ、３０４ｃ、３０４ｄ、３０４ｉ、３０４ｋ、３０４ｌがオフされ、ＳＷ３０４ｑがオンされる。このため、サンプルキャップ、ＣＡＰ３０７ａ、３０７ｂにサンプリングされたアナログ差動入力信号ＶPinの電荷はサミングノード３０３に保存、確定される。サンプルキャップＣＡＰ３０７ｃ、３０７ｄにサンプリングされたアナログ差動入力信号ＶNinの電荷は、サミングノード３０８に保存、確定される。このとき、アナログ差動出力信号ＶPoutを出力する端子３１０とＶNoutを出力する端子３１１とがＳＷ３０４ｑよって短絡されるので、ＶPout−ＶNout間の電圧が略０に近づいて、ＶPout、ＶNoutがイコライズされる。すなわち、ＳＷ３０４ｑは、ＶPout、ＶNoutがイコライズされる期間、端子３１０と端子３１１とを短絡することになる。
【００３６】
また、図７では、Ａ／Ｄ変換器３０１の演算結果が多値出力回路３０６に反映され、動作ＳｔａｔｅＮ−１から、ＳＷ３０４ｈのオンと、ＳＷ３０４ｆ及びＳＷ３０４ｇのオフとが多値出力回路３０６の動作ＳｔａｔｅＮにおいて行われる。また、同様に、Ａ／Ｄ変換器３０１の演算結果が多値出力回路３０９に反映され、動作ＳｔａｔｅＮ−１から、ＳＷ３０４ｐのオンと、ＳＷ３０４ｎ及びＳＷ３０４ｏのオフとが多値出力回路３０９の動作ＳｔａｔｅＮにおいて行われる。
【００３７】
図８は、図５中ｔ３のタイミング、すなわち、ホールドフェイズの開始後０．３ｎｓの間におけるステージの状態を表した図である。ホールドフェイズにおいては、ＳＷ３０４ｅ、３０４ｂ、及びＳＷ３０４ｍ、３０４ｊは、トリガーφ２にしたがってオンされる。このとき、ホールドフェイズでは、サミングノード３０３、及びサミングノード３０８に保存された電荷に対し、ＣＡＰ３０７ａ、３０７ｂ、及びＣＡＰ３０７ｃ、３０７ｄで演算が行われる。このとき、ＣＡＰ３０７ａ、３０７ｂ、及びＣＡＰ３０７ｃ、３０７ｄにチャージされた電荷は、ＳＷ３０４ｅ、３０４ｂ、及びＳＷ３０４ｍ、３０４ｊのオンによる影響を反映し、後段に転送される。
【００３８】
転送の結果、アナログ差動出力信号ＶPout、ＶNoutが目標値として後段のステージに出力される。
このとき、本実施形態では、ＳＷ３０４ｑが先にオンされているので、出力信号端子ＶPoutとＶNoutとが短絡されている。このため、出力信号ＶPout、ＶNoutの初期値は０になっていて、ステップ入力信号が収束するまでのセトリング時間を短縮させることが可能になる。
【００３９】
より具体的には、ＶPin、ＶNinの入力レンジがそれぞれ０．５Ｖ〜１．５Ｖである場合、ノンオーバーラップフェイズ直前のサンプルフェイズにおいてＶPin＝０．５Ｖ、ＶNin＝１．５Ｖが入力される。また、後のホールドフェイズにはＶPin＝１．５Ｖ、ＶNin＝０．５Ｖが入力される。このような条件では、一般にセトリング時間が長くなることが知られている。
このような場合であっても、ノンオーバーラップフェイズにおいてＶPout、ＶNout間を短絡しておけば、ホールドフェイズの開始後数ｎｓの間のステップ応答のスルーレートが大幅に向上させることができる。このため、本実施形態によれば、セトリングに関する条件が厳しい場合においてもセトリング精度が向上させることができる。
【００４０】
図９は、図５中のｔ４のタイミング、すなわちホールドフェイズにおいて、φ２がＨ、φ３がＬである場合のステージの状態を表した図である。ホールドフェイズでは、サミングノード３０３に保存された電荷に対し、ＣＡＰ３０７ａ、３０７ｂで演算が行われる。ＳＷ３０４ｅ、ＳＷ３０４ｂは、トリガーφ２にしたがってオンされる。ＣＡＰ３０７ａ、３０７ｂにチャージされた電荷は、ＳＷ３０４ｅ、３０４ｂのオンによる影響を反映し、後段に転送される。転送の結果、アナログ差動出力信号ＶPoutが目標値として後段のステージに出力される。
【００４１】
また、同様に、サミングノード３０８に保存された電荷に対し、サンプルキャップ、ＣＡＰ３０７ｃ、３０７ｄで演算が行われる。ＳＷ３０４ｍ、３０４ｊは、トリガーφ２にしたがってオンされる。サンプルキャップ、ＣＡＰ３０７ｃ、３０７ｄにチャージされた電荷は、ＳＷ３０４ｍ、３０４ｊのオンによる影響を反映し、後段に転送される。転送の結果、アナログ差動出力信号ＶNoutが目標値として後段のステージに出力される。
【００４２】
（実施形態の効果）
次に、本実施形態効果について説明する。
図１０は、本実施形態の、ステップ応答であるアナログ差動出力信号ＶPout−ＶNout（同時に出力されるアナログ差動出力信号ＶPout、ＶNoutの差分）の変化を説明するための図であって、縦軸にアナログ差動出力信号ＶPout−ＶNout、横軸に時間を示している。縦軸に示したアナログ差動出力信号ＶPout−ＶNoutは、図３に示したステージに単位ステップを入力した場合の出力波形をプロットしたものである。アナログ差動出力信号ＶPout−ＶNoutに表れる最終目標値を１に規格化し、アナログ差動入力信号ＶPin−ＶNinに目標値が１．０となるステップ入力を入力したものとする。この規格化においてＶPout＝ＶNoutの場合はその目標値が０．５となるステップ入力を入力したものとする。
【００４３】
図１０（ａ）は、本実施形態においてアナログ差動出力信号ＶPout−ＶNoutに表れるステップ応答を表す。図中の時刻ｔ３は前記したようにホールドフェイズの開始時刻を表し、時刻ｔ６は図３中のＳＷ３０４ｑがオフする時刻を表す。
図１０（ｂ）は、本実施形態と対比するための構成のステップ応答を表す。なお、本実施形態と対比するための構成とは、図３に示したステージからスイッチＳＷ３０４ｑを除いた構成をいうものとする。
【００４４】
図１０（ｂ）によれば、図３に示したＡ／Ｄ変換器３０１による演算の結果、ホールドフェイズに入ってから多値出力回路におけるスイッチの切替によるステップ応答がアナログ差動出力信号ＶPout、ＶNoutに表れる。このため、図３に示したノードＭＸ、あるいはノードＭＹからアナログ差動出力信号ＶPout、ＶNoutへの伝達関数のステップ応答と、アナログ差動入力信号ＶPin、ＶNinからアナログ差動出力信号ＶPout、ＶNoutへの伝達関数のステップ応答とがホールド動作後に重畳する。したがって、ホールド動作後のステップ応答が大きくなり、このステップ応答が収束するまでの時間、つまりセトリングが遅くなっている。
【００４５】
一方、本実施形態では、（ａ）のように、時刻ｔ５から時刻ｔ６の間、図３に示したＳＷ３０４ｑがオンしているので、目標値とは関係なくアナログ差動入力信号ＶPin−ＶNinがＶPout＝ＶNoutの目標値、すなわち０．５に収束する。そのため、図３に示した増幅器３０５により決まるスルーレートのみには依存せず、増幅器３０５により決まるスルーレートとＳＷ３０４ｑのオン抵抗に依存するスルーレートとの和で目標値０．５に収束する。したがって、本実施形態は、前増幅器３０５の消費電力を増大させることなく大幅にスルーレートを向上させることができる。
【００４６】
また、時刻ｔ６以降は図３に示したＳＷ３０４ｑがオフするため、従来技術と同様に、伝達関数に初期値０．５、目標値１．０のステップ入力を入力した場合に得られるステップ応答が、アナログ差動出力信号ＶPout−ＶNoutに表れる。時刻ｔ６において初期値が既に０．５に収束しているため、アナログ差動出力信号ＶPout−ＶNoutに表れるステップ応答のオーバーシュートが抑制され、セトリング精度が向上する。
【００４７】
以上説明した本実施形態によれば、ノンオーバーラップフェイズであって、かつ、ホールドフェイズの開始後数ｎｓの間にＨとなる制御信号φ３によりＳＷ３０４ｑがオンされる。このため、ホールドフェイズの開始後数ｎｓの間にアナログ差動出力信号ＶPoutとアナログ差動出力信号ＶNoutとが短絡されることにより、セトリングが最も厳しくなる条件にあっても、ホールドフェイズの開始後数ｎｓの間はそのステップ応答のスルーレートが大幅に向上する。そのため、消費電力を増大させることなく、高精度動作のパイプライン型Ａ／Ｄコンバータを提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態のパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】図１に示したデジタル出力信号Ｄoutを算出する演算を例示するための図である。
【図３】発明の一実施形態のパイプライン型Ａ／Ｄコンバータのステージを説明するための図である。
【図４】図３に示したＡ／Ｄ変換器を説明するためのブロック図である。
【図５】発明の一実施形態のサンプルトリガーφ３及びクロックφ１、φ２の出力を説明するためのタイミングチャートである。
【図６】本発明の一実施形態のサンプルフェイズにおけるステージの状態を表した図である。
【図７】本発明の一実施形態のノンオーバーラップフェイズにおけるステージの状態を表した図である。
【図８】本発明の一実施形態のホールドフェイズ開始直後におけるステージの状態を表した図である。
【図９】本発明の一実施形態のホールドフェイズにおけるステージの状態を表した図である。
【図１０】ステップ応答であるアナログ差動出力信号ＶPout−ＶNoutの変化を説明するための図である。
【図１１】本発明の一実施形態のパイプライン型Ａ／Ｄコンバータの従来技術にあたる発明を説明するための図である。
【符号の説明】
【００４９】
１０１  サンプルホールド回路
１０３  メモリ
１０４  演算回路
３０１  Ａ／Ｄ変換器
３０２  制御回路
３０３，３０８  サミングノード
３０４ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０４ｆ，３０４ｇ，３０４ｈ，３０４ｉ，３０４ｊ，３０４ｋ，３０４ｌ，３０４ｍ，３０４ｎ，３０４ｏ，３０４ｐ  スイッチ
３０５  増幅器
３０６，３０９  多値出力回路
３０７ａ，３０７，ｂ３０７ｃ，３０７ｄ  サンプルキャップ
３１０,３１１  端子
４０１，４０２  判定回路
【図１】
2010135905.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010135905.tif 000011
【図１０】
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【図１１】
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