(57)【要約】【課題】ＣＭＩＳのソース・ドレイン領域端部における転位の発生および拡散抵抗の上昇を防止する。【解決手段】ＣＭＩＳにおけるソース・ドレイン領域１２、１４の形成時、シリコン基板１に不純物をイオン注入する前に、Ｐウエル層４には転位抑制元素としてアルゴンを打ち込み、かつＮウエル層５には窒素を転位抑制元素として打ち込む。これにより転位の発生を抑制しつつ、かつ、Ｐウエル層４とＮウエル層５それぞれに適した転移抑制元素を打ち分けることで拡散抵抗の上昇を抑制し、歩留まりを向上させ、素子の信頼性を高めることができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の主面に形成されたＮ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタとを備え、
前記Ｎ型のＭＩＳトランジスタと前記Ｐ型のＭＩＳトランジスタは、それぞれソース・ドレイン領域が具備された半導体装置であって、
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域には窒素が、前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域にはアルゴンがそれぞれ混入されていることを特徴とする半導体装置。
【請求項２】
前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域に混入された前記窒素の最高濃度深さは、前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域に導入されたＮ型不純物の最高濃度深さ以上深く、前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域に混入された前記アルゴンの最高濃度深さは、前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域に導入されたＰ型不純物の最高濃度深さ以上深くされていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｎ型およびＰ型のＭＩＳトランジスタ上に絶縁膜が堆積され、前記絶縁膜に形成された接続孔内に前記Ｎ型およびＰ型のＭＩＳトランジスタのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグがそれぞれ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体基板主面上にＳｉＧｅ層が形成され、前記ＳｉＧｅ層上にＳｉを含むエピタキシャル層が形成され、前記エピタキシャル層に前記Ｎ型のＭＩＳトランジスタと前記Ｐ型のＭＩＳトランジスタがそれぞれ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体基板の主面にＳＯＩ構造が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にＮ型のＭＩＳトランジスタの第１ゲート電極およびＰ型のＭＩＳトランジスタの第２ゲート電極をそれぞれ形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１ゲート電極をマスクにしてＮ型のＭＩＳトランジスタ形成領域の前記半導体基板にＮ型不純物を打ち込むことにより、前記第１ゲート電極の近傍の前記半導体基板にＮ型低濃度層を形成し、前記第２ゲート電極をマスクにしてＰ型のＭＩＳトランジスタ形成領域の前記半導体基板にＰ型不純物を打ち込むことにより、前記第２ゲート電極の近傍の前記半導体基板にＰ型低濃度層を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１および第２ゲート電極のそれぞれの側面に絶縁膜を形成する工程、
（ｅ）前記絶縁膜および前記第１ゲート電極をマスクとして前記Ｎ型のＭＩＳトランジスタ形成領域の前記半導体基板にＮ型不純物および窒素を打ち込むことにより、前記第１ゲート電極の近傍の前記半導体基板に前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域を形成する工程、
（ｆ）前記絶縁膜および前記第２ゲート電極をマスクとして前記Ｐ型のＭＩＳトランジスタ形成領域の前記半導体基板にＰ型不純物およびアルゴンを打ち込むことにより、前記第２ゲート電極の近傍の前記半導体基板に前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域を形成する工程。
【請求項７】
前記絶縁膜をマスクとして前記半導体基板のＮ型のＭＩＳトランジスタ形成領域に窒素とＮ型不純物を打ち込む際、窒素の最高濃度深さをＮ型不純物の最高濃度深さ以上深く打ち込み、
前記絶縁膜をマスクとして前記半導体基板のＰ型のＭＩＳトランジスタ形成領域にアルゴンとＰ型不純物を打ち込む際、アルゴンの最高濃度深さをＰ型不純物の最高濃度深さ以上深く打ち込むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体基板主面上にＳｉＧｅ層を形成し、前記ＳｉＧｅ層上にＳｉを含むエピタキシャル層を形成し、前記エピタキシャル層に前記Ｎ型のＭＩＳトランジスタと前記Ｐ型のＭＩＳトランジスタを形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記Ｎ型およびＰ型のＭＩＳトランジスタ上に絶縁膜を堆積し、前記絶縁膜に形成された接続孔内に前記Ｎ型およびＰ型のＭＩＳトランジスタのゲート、ソースおよびドレイン領域と電気的に接続された電極プラグをそれぞれ形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記（ｅ）工程において、前記半導体基板の前記Ｎ型のＭＩＳトランジスタ形成領域に窒素分子イオンを打ち込む際、窒素を打ち込み濃度１〜３×１０１５（個／ｃｍ２）の範囲で打ち込み、
前記（ｆ）工程において、前記半導体基板の前記Ｐ型のＭＩＳトランジスタ形成領域にアルゴンイオンを打ち込む際、アルゴンを打ち込み濃度０．５〜１．５×１０１５（個／ｃｍ２）の範囲で打ち込むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記（ｅ）工程において、前記Ｎ型不純物としてヒ素イオンを濃度５×１０１４〜３×１０１５（個／ｃｍ２）の範囲で打ち込み、
前記（ｆ）工程において、前記Ｐ型不純物としてボロンイオンを濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１２】
前記（ａ）工程の前に、前記半導体基板主面上にＳｉＧｅ層を形成し、前記ＳｉＧｅ層上にＳｉを含むエピタキシャル層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板にＳＯＩ構造を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＣＭＩＳ構造を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＩＳトランジスタ（以下単にＭＩＳという）のゲート端部となるソースやドレイン領域ではＡｓやＰ、Ｂ（ＢＦ２）などの不純物が高い濃度で打ち込まれる。このゲート端部は応力が集中する箇所となるので、ゲート端部近傍に転位が発生する場合が多くみられる。転位が発生すると電流のリーク源となるので、転位の発生はトランジスタの電気的特性の低下を招く。
【０００３】
この転位を防止する方法として、特許文献１（特開平４―２１２４１８号公報）には、Ａｓ、Ｐ、Ｂの他にアルゴン、窒素等不活性イオンを打ち込むことが記載されている。
【特許文献１】特開平４―２１２４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたように、Ｎ型のＭＩＳ（以下単にＮＭＩＳという）、Ｐ型のＭＩＳ（以下単にＰＭＩＳという）とに同一の種類の元素を打ち込むと、打ち込まれた領域の拡散抵抗がＮＭＩＳ、ＰＭＩＳのどちらか一方で大きくなることが、発明者らの実験により明らかとなった。例えば、ＮＭＩＳ、ＰＭＩＳのソース・ドレイン領域に転位を抑制するまでの量の窒素を打ち込むと、ＰＭＩＳの拡散抵抗が大きく上昇する。一方で、ＮＭＩＳ、ＰＭＩＳのソース・ドレイン領域に転位を抑制するまでの量のアルゴンを打ち込むと、ＮＭＩＳの拡散抵抗が大きく上昇する等である。拡散抵抗が上昇すると、トランジスタ電流の低下やスイッチングスピードの低下をもたらすため、転位を抑制しつつ、かつ拡散抵抗を低減する最適な不純物の選択がＮＭＩＳ、ＰＭＩＳで必要であることを発明者らは見出した。
【０００５】
本発明の目的は、基板のソースやドレイン領域に生じる欠陥や転位を抑制し、かつ上記のような拡散抵抗の上昇を防ぎ、さらに性能の良好な半導体装置を製造する技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願の一発明による半導体装置の製造方法は、以下の工程を含むものである。
（ａ）半導体基板の主面にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にＮ型のＭＩＳトランジスタの第１ゲート電極およびＰ型のＭＩＳトランジスタの第２ゲート電極をそれぞれ形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１ゲート電極をマスクにしてＮ型のＭＩＳトランジスタ形成領域の前記半導体基板にＮ型不純物を打ち込むことにより、前記第１ゲート電極の近傍の前記半導体基板にＮ型低濃度層を形成し、前記第２ゲート電極をマスクにしてＰ型のＭＩＳトランジスタ形成領域の前記半導体基板にＰ型不純物を打ち込むことにより、前記第２ゲート電極の近傍の前記半導体基板にＰ型低濃度層を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１および第２ゲート電極のそれぞれの側面に絶縁膜を形成する工程、
（ｅ）前記絶縁膜および前記第１ゲート電極をマスクとして前記Ｎ型のＭＩＳトランジスタ形成領域の前記半導体基板にＮ型不純物および窒素を打ち込むことにより、前記第１ゲート電極の近傍の前記半導体基板に前記Ｎ型のＭＩＳトランジスタのソース・ドレイン領域を形成する工程、
（ｆ）前記絶縁膜および前記第２ゲート電極をマスクとして前記Ｐ型のＭＩＳトランジスタ形成領域の前記半導体基板にＰ型不純物およびアルゴンを打ち込むことにより、前記第２ゲート電極の近傍の前記半導体基板に前記Ｐ型のＭＩＳトランジスタのソース・ドレイン領域を形成する工程。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
ＣＭＩＳにおけるソース・ドレイン領域内の拡散抵抗の上昇もなく、転位発生を防止することができるため、歩留まりを向上させ、素子の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態は、ＣＭＩＳの製造方法に適用したものであり、図１〜図１２を用いて説明する。
【００２０】
まず、図１に示すように、シリコン基板１の主面に浅溝２ａを形成し、その浅溝２ａ内を１０００℃前後の温度で熱酸化して５〜２０ｎｍの熱酸化膜２を形成する。その後、浅溝２ａ内にＣＶＤ法またはスパッタ法で形成した埋め込み酸化膜３を堆積した後、希釈酸化雰囲気中もしくは窒素雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、ボイドの解消を目的に埋め込み酸化膜３の緻密化を行う。さらに、シリコン基板１上の余分な埋め込み酸化膜３を、ＣＭＰあるいはエッチバックにより平坦化して除去し、素子分離構造を形成する。
【００２１】
次に、図２に示すように、シリコン基板１表面を９００℃、酸素雰囲気中で熱処理して約１０ｎｍの熱酸化膜（図示しない）を形成し、この熱酸化膜をバッファ層としてシリコン基板１中のＰＭＩＳ領域にＮ型不純物のリンを、ＮＭＩＳ領域にＰ型不純物のボロンをそれぞれ濃度１×１０１３（個／ｃｍ２）程度でイオン注入し、Ｐウエル層４およびＮウエル層５を形成する。その後、上記熱酸化膜を希釈したＨＦにより除去する。
【００２２】
次に、図３に示すように、ゲート酸化膜６、多結晶シリコン膜７、第１の絶縁膜８を順次堆積した後、フォトリソグラフィ技術によりパターニングし、ゲート電極７ａを形成する。
【００２３】
次に、図４に示すように、９００℃、酸素雰囲気中で熱処理してシリコン基板１表面に３〜１０ｎｍの厚さの熱酸化膜（図示しない）を形成し、この熱酸化膜をバッファ層としてＮウエル層５にボロン、Ｐウエル層４にヒ素を、それぞれ濃度１×１０１３（個／ｃｍ２）程度でイオン注入し、低濃度層９ａ、９ｂを形成する。なお、Ｎウエル層５に不純物をイオン注入するときは、Ｐウエル層４側をフォトレジスト（図示しない）で覆い不純物が注入されないようにする。Ｐウエル層４に不純物をイオン注入するときも同様に、Ｎウエル層５側をフォトレジスト（図示しない）で覆い、不純物が注入されないようにする。
【００２４】
その後、シリコン基板１の主面上に酸化シリコンからなる第２の絶縁膜を堆積した後、異方性のドライエッチングにより上記熱酸化膜（バッファ層）および第２の絶縁膜をゲート電極７ａの側壁のみに残してサイドウォール１０を形成し、ＬＤＤ構造を形成する。
【００２５】
次に、図５に示すように、Ｐウエル層４に窒素分子イオンを２０〜４０ｋｅＶ、濃度１〜３×１０１５（個／ｃｍ２）で打ち込んで窒素打ち込み領域１１を形成し、さらにヒ素イオンを５０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込んでソース・ドレイン領域１２を形成する。その後、Ｎウエル層５にアルゴンイオンを２０〜４０ｋｅＶ、濃度０．５〜１．５×１０１５（個／ｃｍ２）で打ち込んでアルゴン打ち込み領域１３を形成し、さらにボロンイオンを３０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込んでソース・ドレイン領域１４を形成する。その後、１０００℃近傍の活性化アニールを行う。なお、Ｎウエル層５にアルゴンイオンをイオン注入するときは、Ｐウエル層４側をフォトレジスト（図示しない）で覆いアルゴンイオンが注入されないようにする。Ｐウエル層４に窒素イオンをイオン注入するときも同様に、Ｎウエル層５側をフォトレジスト（図示しない）で覆い、窒素イオンが注入されないようにする。
【００２６】
次に、図６に示すように、酸化シリコン膜１５を堆積した後、フォトリソグラフィ技術によりパターニングし、ソース・ドレイン領域１２からの電極引き出しのために、電極プラグとなるタングステン膜１６をコンタクトホール１６ａ内に形成し、酸化シリコン膜１５およびタングステン膜１６上に配線（図示しない）を形成し、ＣＭＩＳを完成する。
【００２７】
次に、本実施の形態の作用効果について説明する。まず、本発明者らは転位の発生メカニズムを検討するために、図７に示すようなサンプルを作製した。シリコン基板３０の主面上にストライプ状にパターン化したマスク膜３３を形成し、さらに、露出したシリコン基板３０に先ほどと同様の条件でＡｓやＢＦ２を打ち込んだ。すなわち、シリコン基板３０に窒素分子イオンを２０〜４０ｋｅＶ、濃度１〜３×１０１５（個／ｃｍ２）で打ち込み、さらにヒ素イオンを５０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込んだ。また、別のサンプルではシリコン基板３０にアルゴンイオンを２０〜４０ｋｅＶ、濃度０．５〜１．５×１０１５（個／ｃｍ２）で打ち込み、さらにボロンイオンを３０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込んだ。
【００２８】
上記シリコン基板３０をアニールした後にＴＥＭ（transmission electron microscope）観察を行った結果、転位はまず、マスク膜３３端部付近の非晶質化領域３２と再結晶化領域３１の界面でＳＰＥ（solid phase epitaxy：固相エピタキシャル）欠陥と呼ばれる微小欠陥が発生し、その後、このＳＰＥ欠陥３４がマスク膜３３の応力によりＰ／Ｎ接合を横切る大きな欠陥（転位）に成長することが判明している。
【００２９】
ここで、微小欠陥の発生メカニズムを考察した結果を図７を用いて説明する。ソース・ドレイン領域の不純物打ち込み時に、シリコン基板３０が非晶質化し、その後の活性化アニール時にこの非晶質化領域３２が再結晶化する際、非晶質/単結晶Ｓｉから非晶質化領域３２が再結晶化していく。この再結晶化速度には面方位依存性が存在するので、成長界面がぶつかりあい、その界面でＳＰＥ欠陥３４が発生する。この再結晶化速度は（１１１）＜（１１０）＜（１００）面の順で速くなり、特に（１１１）面の結晶化速度はその他の面に比べ極端に遅い。そのためこの（１１１）面の方向にＳＰＥ欠陥３４が発生する。
【００３０】
また、図８に示すように、ソース・ドレイン領域の不純物打ち込み時に、シリコン基板３０が非晶質化し、その後の活性化アニール時にＥＯＲ（end of range）欠陥と呼ばれる欠陥が、ＡｓやＢＦ２の不純物最高濃度近傍および、非晶質/単結晶Ｓｉ近傍に発生し、マスク膜３３端部近傍に発生したＥＯＲ欠陥３５から転位が発生することもわかった。
これらの結果から、転位を抑制するにはＳＰＥ欠陥およびＥＯＲ欠陥を抑制することが重要であることが判明した。
【００３１】
また、公知例において、窒素やアルゴンを打ち込んだ際に転位が抑制される理由について上記と同様な実験を行った結果、転位の起点となるＳＰＥ欠陥およびＥＯＲ欠陥が消滅されたためであることがＴＥＭ観察の結果から判明した。
【００３２】
窒素やアルゴンをソース・ドレイン領域に打ち込むと、ＥＯＲ欠陥が消滅され転位が抑制されることがわかったが、本方法により副作用が発生した場合、製品等に適用はできない。本方法ではソース・ドレイン領域に本来電気的に不要な物質を打ち込むので、打ち込んだ領域の膜質が変化することが考えられる。膜質が変化すると拡散抵抗が変化することが考えられる。拡散抵抗が上昇するとトランジスタ電流の低下やスイッチングスピードの低下を招く。ここで、窒素またはアルゴンを打ち込んだ場合の拡散抵抗の変化について検討した結果を図９、１０に示す。図９はＡｓ打ち込み領域に窒素またはアルゴンを打ち込んだ場合であり、図１０はＢＦ２打ち込み領域に窒素またはアルゴンを打ち込んだ場合であって、活性化アニール後のものである。図９、１０とも窒素、アルゴン濃度の上昇とともに拡散抵抗が大きくなる結果となっている。しかし、その拡散抵抗上昇の開始濃度は、Ａｓを打ち込んだ場合では打ち込み種で異なり、アルゴンを打ち込んだ場合では低い濃度から拡散抵抗の上昇が認められた。ＢＦ２を打ち込んだ場合では、窒素、アルゴンでその依存性に差はほとんどなかった。
【００３３】
拡散抵抗は１．５〜２倍程度上昇するとその影響が発生するので、Ａｓ打ち込み領域にアルゴンを打ち込んだ場合の許容打ち込み濃度は図１１より、６×１０１４（個／ｃｍ２）以下、Ａｓ打ち込み領域に窒素を打ち込んだ場合は、３×１０１５（個／ｃｍ２）以下となる。また、図１２に示すように、ＢＦ２打ち込み領域にアルゴン、窒素を打ち込んだ場合の許容打ち込み濃度は約１．５×１０１５（個／ｃｍ２）以下となる。
【００３４】
一方で転位を抑制できるアルゴン、窒素の濃度は、Ａｓの場合で、１×１０１５（個／ｃｍ２）以上、ＢＦ２の場合でそれぞれ、５×１０１４（個／ｃｍ２）、１．５×１０１５（個／ｃｍ２）であることが実験から得られている。
【００３５】
この結果から、転位を抑制しつつ、かつ拡散抵抗を抑制できる条件としては、図１１に示すように、Ａｓの打ち込みの場合、窒素打ち込み濃度は、１×１０１５〜３×１０１５（個／ｃｍ２）の範囲であり、アルゴン打ち込み濃度範囲はない。また、ＢＦ２の打ち込みの場合は、図１２に示すように、窒素打ち込み濃度範囲はなく、アルゴン打ち込み濃度は、５×１０１４〜１．５×１０１５（個／ｃｍ２）の範囲となった。
【００３６】
すなわち、転位を抑制しつつ、かつ拡散抵抗を抑制する条件としては、ＮＭＩＳの場合には窒素を打ち込み、ＰＭＩＳの場合にはアルゴンを打ち込むようにする事が重要であることが明らかとなった。
【００３７】
転位を抑制するには、ＥＯＲ欠陥やＳＰＥ欠陥を窒素やアルゴン打ち込みにより消滅させることが重要である。転位に影響を与えるＥＯＲ欠陥やＳＰＥ欠陥は不純物の最高濃度深さＲＰ１と同等もしくはこれより深い位置に形成されるので、窒素やアルゴンの最高濃度深さＲＰ２は不純物のＲＰ１以上の深さとすることが好ましい。
【００３８】
（実施の形態２）
近年、歪Ｓｉ等、半導体基板上にＳｉＧｅを含む層を堆積させ、その上にＳｉのエピタキシャル層を形成し、このＳｉエピタキシャル層にＳｉＧｅからの歪を与えて電気的特性を向上させる試みがなされている。これは、歪Ｓｉが高い電子移動度を有することにより、ＬＳＩ等の素子の動作速度を向上することができるためである。本実施の形態では、ＳｉＧｅ層を有するＣＭＩＳについて説明する。
【００３９】
まず、図１３に示すように、シリコン基板１上にＩＢＳ（ion beamsputtering：イオンビームスパッタリング）法によりＳｉＧｅ層１７を形成し、ＳｉＧｅ層１７上にエピタキシャル成長によってシリコン層１８を形成する。
【００４０】
次に、シリコン層１８に素子分離構造を形成するが、これ以降の工程は実施の形態１と同様に行なう。
【００４１】
すなわち、まずシリコン層１８に熱酸化膜２および埋め込み酸化膜３からなる素子分離構造を形成し、イオン注入によりＰウエル層４およびＮウエル層５を形成した後、ゲート電極７ａを形成する。その後、Ｎウエル層５領域表面にボロン、Ｐウエル層４領域にヒ素を、それぞれ濃度１×１０１３（個／ｃｍ２）程度で打ち込み、低濃度層９ａ、９ｂを形成する。なお、Ｎウエル層５に不純物をイオン注入するときは、Ｐウエル層４側をフォトレジスト（図示しない）で覆い不純物が注入されないようにする。Ｐウエル層４に不純物をイオン注入するときも同様に、Ｎウエル層５側をフォトレジスト（図示しない）で覆い、不純物が注入されないようにする。
【００４２】
次に、ゲート電極７ａの側面にサイドウォール１０を形成し、Ｐウエル層４に窒素分子イオンをシリコン基板１中に２０〜４０ｋｅＶ、濃度１〜３×１０１５（個／ｃｍ２）で打ち込み窒素打ち込み領域１１を形成し、さらにヒ素イオンを５０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込んでソース・ドレイン領域１２を形成する。その後、Ｎウエル層５にアルゴンイオンを２０〜４０ｋｅＶ、濃度０．５〜１．５×１０１５（個／ｃｍ２）で打ち込み、アルゴン打ち込み領域１３を形成し、さらにボロンイオンを３０ｋｅＶ、濃度５×１０１４〜３×１０１５（個／ｃｍ２）程度で打ち込みソース・ドレイン領域１４を形成する。なお、Ｎウエル層５にアルゴンイオンをイオン注入するときは、Ｐウエル層４側をフォトレジスト（図示しない）で覆いアルゴンイオンが注入されないようにする。Ｐウエル層４に窒素イオンをイオン注入するときも同様に、Ｎウエル層５側をフォトレジスト（図示しない）で覆い、窒素イオンが注入されないようにする。
【００４３】
その後、酸化シリコン膜１５を堆積した後、フォトリソグラフィ技術によりパターニングし、電極プラグとなるタングステン膜１６をコンタクトホール１６ａ内に形成し、酸化シリコン膜１５およびタングステン膜１６上に配線（図示しない）を形成し、図１４に示すＣＭＩＳを完成する。
【００４４】
以上のように、ＮＭＩＳに窒素を打ち込み、ＰＭＩＳにアルゴンを打ち込むことにより、素子内での転位を抑制しつつ、かつ拡散抵抗を抑制することができる。
【００４５】
ここで、図１４は、図１３のＳｉＧｅ層１７を含む半導体基板を使用して素子を形成した場合の断面構造図であるが、ＳｉＧｅの格子定数はシリコンの格子定数よりも大きいため、シリコン層１８には引張りの歪みが印加される。このため、ソース・ドレイン領域１４にはＳｉＧｅによる応力が素子形成前から既に発生しており、転位が発生しやすい状態である。よって、歪Ｓｉ等を使用したＣＭＩＳ素子には、本発明は特に有効である。
【００４６】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４７】
たとえば、図１６は、実施の形態２における図１３とは異なる図１５のＳｉＧｅ基板４０を使用して素子を形成した場合の断面構造図である。図１５のＳｉＧｅ基板４０は、ＳＯＩ（silicon on insulator)基板にＳｉＧｅ層１７を形成したものであり、シリコン基板１上にＢＯＸ酸化膜（buried oxide：埋め込み酸化膜）１９、ＳｉＧｅ層１７、シリコン層１８が形成されている。図１５のシリコン層１８には、実施の形態２における図１３のシリコン層１８と同様の引張り応力が素子形成前から印加されている。
【００４８】
ここで、ＳＯＩ基板は、寄生容量を小さくし、トランジスタのスイッチングスピードを向上させる働きを有するものであり、一般的にＳＩＭＯＸ（silicon implanted oxide）という製法か、貼り合わせという製法によって形成される。
【００４９】
図１６に示すＣＭＩＳは、実施の形態２における図１４に示すＣＭＩＳと同様に、素子形成前からソース・ドレイン領域１４に応力がかかるため本発明は特に有効である。すなわち、本発明はソース・ドレイン領域に応力を発生させるようなプロセス・構造を採用した場合に特に有効となる。
【産業上の利用可能性】
【００５０】
本発明の半導体装置の製造方法は、ＣＭＩＳ構造を有する半導体素子の製造に幅広く利用されるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態である半導体装置に含まれるＣＭＩＳの製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】Ｐ／Ｎ接合を横切る微小欠陥（転位）の発生メカニズムを模式的に示した要部断面図である。
【図８】ソース・ドレインの不純物打ち込み後の活性化アニール時に発生したＥＯＲ欠陥を示す要部断面図である。
【図９】Ａｓ打ち込み領域に窒素およびアルゴンを打ち込んだ場合の拡散抵抗の変化を示すグラフである。
【図１０】ＢＦ２打ち込み領域に窒素およびアルゴンを打ち込んだ場合の拡散抵抗の変化を示すグラフである。
【図１１】Ａｓ打ち込み領域に窒素およびアルゴンを打ち込んだ場合の拡散抵抗の変化を示すグラフである。
【図１２】ＢＦ２打ち込み領域に窒素およびアルゴンを打ち込んだ場合の拡散抵抗の変化を示すグラフである。
【図１３】本発明の一実施の形態である半導体装置に含まれるＣＭＩＳの製造方法を説明する要部断面図である。
【図１４】本発明の一実施の形態である半導体装置に含まれるＣＭＩＳの要部断面図である。
【図１５】本発明を応用した半導体装置に含まれるＣＭＩＳの製造方法を説明する要部断面図である。
【図１６】本発明を応用した半導体装置に含まれるＣＭＩＳの要部断面図である。
【符号の説明】
【００５２】
１  シリコン基板
２  熱酸化膜
２ａ  浅溝
３  埋め込み酸化膜
４  Ｐウエル層
５  Ｎウエル層
６  ゲート酸化膜
７  多結晶シリコン膜
７ａ  ゲート電極
８  第１の絶縁膜
９ａ、９ｂ  低濃度層
１０  サイドウォール
１１  窒素打ち込み領域
１２  ソース・ドレイン領域
１３  アルゴン打ち込み領域
１４  ソース・ドレイン領域
１５  酸化シリコン膜
１６  タングステン膜
１６ａ  コンタクトホール
１７  ＳｉＧｅ層
１８  シリコン層
１９  ＢＯＸ酸化膜
３０  シリコン基板
３１  再結晶化領域
３２  非晶質化領域
３３  マスク膜
３４  ＳＰＥ欠陥
３５  ＥＯＲ欠陥
４０  ＳｉＧｅ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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