【手続補正書】
【提出日】平成16年12月22日(2004.12.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】アンチフューズを有する半導体記憶デバイス及びアンチフューズ回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の電極と、
前記第１の電極表面に形成された誘電体薄膜と、
前記誘電体薄膜表面に形成された第２の電極とで構成されたキャパシタを、充電又は放電させるとデータの記憶が行えるように構成された半導体デバイスであって、
前記第１、第２の電極と前記誘電体薄膜とで構成されたアンチフューズと、
前記アンチフューズに直列接続されたＭＯＳトランジスタとを有し、
前記アンチフューズと前記ＭＯＳトランジスタとが直列接続された回路に、前記キャパシタに印加される電圧よりも高電圧の絶縁破壊電圧を印加し、
前記ＭＯＳトランジスタを導通させると前記アンチフューズの前記誘電体薄膜が破壊し、前記第１、第２の電極間が短絡するように構成されたことを特徴とする半導体記憶デバイス。
【請求項２】
前記半導体基板上に形成された第１のポリシリコン薄膜と、
前記第１のポリシリコン薄膜上に形成された第２のポリシリコン薄膜とを有する請求項１記載の半導体記憶デバイスであって、
前記キャパシタと前記アンチフューズの前記第１の電極は、前記第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成されたことを特徴とする請求項１記載の半導体記憶デバイス。
【請求項３】
前記半導体基板上に形成された第１のポリシリコン薄膜と、
前記第１のポリシリコン薄膜上に形成された第２のポリシリコン薄膜とを有する請求項１記載の半導体記憶デバイスであって、
前記キャパシタの前記第１の電極は、前記第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成され、
前記アンチフューズの前記第１の電極は、前記第１のポリシリコン薄膜と、該第１のポリシリコン薄膜表面に形成された前記第２のポリシリコン薄膜とで構成されたことを特徴とする半導体記憶デバイス。
【請求項４】
前記第２の電極は、金属薄膜で構成されたことを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体記憶デバイス。
【請求項５】
前記アンチフューズと前記ＭＯＳトランジスタとの接続部分には、他のＭＯＳトランジスタの一端が接続され、該他のＭＯＳトランジスタの他端には前記絶縁破壊電圧よりも低電圧の電源電圧を印加できるように構成されたことを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体記憶デバイス。
【請求項６】
前記アンチフューズと前記ＭＯＳトランジスタとの直列接続回路が複数個並列接続され、前記複数個のアンチフューズのうち、所望位置のアンチフューズを破壊できるように構成されたフューズアレイを有することを特徴とする請求項１乃至請求項５のいずれか１項記載の半導体記憶デバイス。
【請求項７】
半導体基板上に形成された第１の電極と、
上記第１の電極の表面上に形成された誘電体膜と、
上記誘電体膜の表面上に形成された第２の電極と、
第１の電源と上記第１又は第２の電極の一方との間に接続された第１のＭＯＳトランジスタと、
第２の電源と上記第１又は第２の電極の上記一方との間に接続された第２のＭＯＳトランジスタと、
上記第１又は第２の電極の他方に接続された第３の電源と、
を有し、
上記第１と第３の電源との間の電位差が上記誘電体膜を破壊するに十分なものであり、
上記第２の電源が上記誘電体膜の破壊電圧を越えない低い電圧を有し、
上記第２のＭＯＳトランジスタが上記第１又は第２の電極の上記一方をプリチャージすることで、上記第１のＭＯＳトランジスタの誘電体層を破壊することなしに上記誘電体膜を破壊することができるアンチフューズ回路。
【請求項８】
複数のアンチフューズ回路がアンチフューズ回路アレイとして構成され、当該アンチフューズ回路アレイの中の所定の位置の単一のアンチフューズが破壊され得る請求項７に記載のアンチフューズ回路。
【請求項９】
半導体記憶回路を更に有する請求項７又は８に記載のアンチフューズ回路。
【請求項１０】
上記第２の電極が金属膜で構成されている請求項７、８又は９に記載のアンチフューズ回路。
【請求項１１】
上記第２の電極がポリシリコン膜で構成されている請求項７、８又は９に記載のアンチフューズ回路。
【請求項１２】
上記第１の電極がポリシリコン膜で構成されている請求項７に記載のアンチフューズ回路。
【請求項１３】
上記第２の電極が金属膜で構成されている請求項１２に記載のアンチフューズ回路。
【請求項１４】
複数のアンチフューズ回路がアンチフューズ回路アレイとして構成され、当該アンチフューズ回路アレイの中の所定の位置の単一のアンチフューズが破壊され得る請求項１２又は１３に記載のアンチフューズ回路。
【請求項１５】
半導体記憶回路を更に有する請求項１２、１３又は１４に記載のアンチフューズ回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
更にまた、請求項１乃至請求項５のいずれか１項記載の半導体記憶デバイスについては、請求項６記載の発明のように、前記アンチフューズと前記ＭＯＳトランジスタとの直列接続回路を複数個並列接続し、その複数個のアンチフューズのうち、所望位置のアンチフューズを破壊できるように構成させることができる。
請求項７記載の発明は、半導体基板上に形成された第１の電極と、上記第１の電極の表面上に形成された誘電体膜と、上記誘電体膜の表面上に形成された第２の電極と、第１の電源と上記第１又は第２の電極の一方との間に接続された第１のＭＯＳトランジスタと、第２の電源と上記第１又は第２の電極の上記一方との間に接続された第２のＭＯＳトランジスタと、上記第１又は第２の電極の他方に接続された第３の電源と、を有し、上記第１と第３の電源との間の電位差が上記誘電体膜を破壊するに十分なものであり、上記第２の電源が上記誘電体膜の破壊電圧を越えない低い電圧を有し、上記第２のＭＯＳトランジスタが上記第１又は第２の電極の上記一方をプリチャージすることで、上記第１のＭＯＳトランジスタの誘電体層を破壊することなしに上記誘電体膜を破壊することができるアンチフューズ回路である。
請求項８記載の発明は、複数のアンチフューズ回路がアンチフューズ回路アレイとして構成され、当該アンチフューズ回路アレイの中の所定の位置の単一のアンチフューズが破壊され得る請求項７に記載のアンチフューズ回路である。
請求項９記載の発明は、半導体記憶回路を更に有する請求項７又は８に記載のアンチフューズ回路である。
請求項１０記載の発明は、上記第２の電極が金属膜で構成されている請求項７、８又は９に記載のアンチフューズ回路である。
請求項１１記載の発明は、上記第２の電極がポリシリコン膜で構成されている請求項７、８又は９に記載のアンチフューズ回路である。
請求項１２記載の発明は、上記第１の電極がポリシリコン膜で構成されている請求項７に記載のアンチフューズ回路である。
請求項１３記載の発明は、上記第２の電極が金属膜で構成されている請求項１２に記載のアンチフューズ回路である。
請求項１４記載の発明は、複数のアンチフューズ回路がアンチフューズ回路アレイとして構成され、当該アンチフューズ回路アレイの中の所定の位置の単一のアンチフューズが破壊され得る請求項１２又は１３に記載のアンチフューズ回路である。
請求項１５記載の発明は、半導体記憶回路を更に有する請求項１２、１３又は１４に記載のアンチフューズ回路である。