(57)【要約】【課題】セルサイズを増大させることなく、データの高速書込みを実現することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電気的にフローティング状態であり、データを記憶するためにキャリアを蓄積し、あるいは、キャリアを放出するボディと、ボディの上面または底面の一方に隣接するソースと、ボディの上面または底面の他方に隣接するドレインと、ボディの一方の側面にゲート絶縁膜を介して隣接するゲート電極と、ボディの他方の側面にプレート絶縁膜を介して隣接するプレートと、ドレイン上に形成され、ドレインと同導電型の半導体を含む第１のビット線と、第１のビット線の半導体上に形成され、該半導体部分と逆導電型の半導体を含むエミッタとを備え、エミッタは、ボディおよびドレインの上方に積層されている。【選択図】図１
2010034191.tif 000002
【特許請求の範囲】
【請求項１】
電気的にフローティング状態であり、データを記憶するためにキャリアを蓄積し、あるいは、キャリアを放出するボディと、
前記ボディの上面または底面の一方に隣接するソースと、
前記ボディの上面または底面の他方に隣接するドレインと、
前記ボディの一方の側面にゲート絶縁膜を介して隣接するゲート電極と、
前記ボディの他方の側面にプレート絶縁膜を介して隣接するプレートと、
前記ドレイン上に形成され、前記ドレインと同導電型の半導体を含む第１のビット線と、
前記第１のビット線の半導体上に形成され、該半導体部分と逆導電型の半導体を含むエミッタとを備え、
前記エミッタは、前記ボディおよび前記ドレインの上方に積層されていることを特徴とする半導体記憶装置。
【請求項２】
前記プレートは、前記第１のビット線が延伸する第１の方向に隣接する２つの前記ボディに共有されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プレートは、前記第１のビット線が延伸する第１の方向に隣接する２つの前記ボディのそれぞれに対応して分離されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のビット線が延伸する第１の方向に隣接する２つの前記エミッタ間に設けられ、該エミッタと絶縁された状態で前記第１のビット線に接続されたビット線コンタクトと、
前記エミッタと絶縁された状態で該エミッタの上方に設けられ、前記第１の方向に延伸し、前記ビット線コンタクトを介して前記第１のビット線と接続された第２のビット線をさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板内に埋込み層を形成し、
第１の方向に延伸し、前記埋込み層に達する素子分離を半導体基板に形成し、
前記第１の方向と交差する第２の方向に延伸し、かつ、前記埋込み層に達する第１のトレンチを半導体基板に形成し、
前記第１のトレンチの内側面にプレート絶縁膜を形成し、
前記プレート絶縁膜によって前記半導体基板から絶縁されるように前記第１のトレンチ内にプレートを形成し、
前記第２の方向に延伸し、かつ、前記埋込み層に達する第２のトレンチを前記第１の方向に隣接する前記プレート間に形成して前記第１のトレンチと前記第２のトレンチとの間の前記半導体基板をボディ層とし、
前記第２のトレンチの内側面にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記第２のトレンチの内側面にゲート電極を形成し、
前記ゲート電極をマスクとして用いて、前記ボディ層に不純物を導入してドレイン層を形成し、
前記第２のトレンチを絶縁膜で埋め込み、
前記ドレイン層の上面を露出させ、
前記ドレイン層の上面上に該ドレインと同じ導電型の半導体を含む第１のビット線を形成し、
前記ボディおよび前記ドレイン層の上方において、前記第１のビット線の上面上に前記ドレインと逆導電型の半導体を含むエミッタを形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその製造方法に係わり、例えば、電気的にフローティングのチャネルボディを有し、そのチャネルボディのキャリア蓄積状態によりデータを記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されているメモリとして、ＦＢＣがある。ＦＢＣは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、ボディ内のキャリア数が多い場合をデータ“１”とし、それが少ない場合をデータ“０”とする（特許文献１）。
【０００３】
データ“１”を書き込む方法として、バイポーラ書込みがある。バイポーラ書込みは、エミッタ層とドレイン層との間のＰＮ接合に順バイアスを印加し、チャネルボディに多数キャリアを注入する。エミッタ層は、ドレイン層と逆導電型の層であり、ドレイン層に隣接して設けられている（特許文献２）。バイポーラ書込みは、インパクトイオン化電流による書込みよりも高速にデータ“１”をメモリセルに書き込むことができる。
【０００４】
しかし、バイポーラ書込み型ＦＢＣでは、エミッタ層を付加する必要があるため、単位セルサイズが約１６Ｆ２になる。ここで、Ｆは、ビットラインの最小ピッチ寸法を２Ｆとした場合の寸法単位であり、微細化の程度に関わらず単位セルサイズの指標に用いることができる。エミッタ層の無い通常のＦＢＣの単位セルサイズは４Ｆ２〜６Ｆ２であるため、バイポーラ書込み型ＦＢＣのセルサイズが問題となる。
【特許文献１】特開２００３−６８８７７号公報
【特許文献２】特開２００５−７９３１４号公報
【非特許文献１】2005 IEEE International Electron Devices Meeting Technical Digest, p.739
【発明の開示】
【発明が解決しようとする課題】
【０００５】
セルサイズを増大させることなく、データの高速書込みを実現することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、電気的にフローティング状態であり、データを記憶するためにキャリアを蓄積し、あるいは、キャリアを放出するボディと、前記ボディの上面または底面の一方に隣接するソースと、前記ボディの上面または底面の他方に隣接するドレインと、前記ボディの一方の側面にゲート絶縁膜を介して隣接するゲート電極と、前記ボディの他方の側面にプレート絶縁膜を介して隣接するプレートと、前記ドレイン上に形成され、前記ドレインと同導電型の半導体を含む第１のビット線と、前記第１のビット線の半導体上に形成され、該半導体部分と逆導電型の半導体を含むエミッタとを備え、前記エミッタは、前記ボディおよび前記ドレインの上方に積層されていることを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板内に埋込み層を形成し、第１の方向に延伸し、前記埋込み層に達する素子分離を半導体基板に形成し、前記第１の方向と交差する第２の方向に延伸し、かつ、前記埋込み層に達する第１のトレンチを半導体基板に形成し、前記第１のトレンチの内側面にプレート絶縁膜を形成し、前記プレート絶縁膜によって前記半導体基板から絶縁されるように前記第１のトレンチ内にプレートを形成し、前記第２の方向に延伸し、かつ、前記埋込み層に達する第２のトレンチを前記第１の方向に隣接する前記プレート間に形成して前記第１のトレンチと前記第２のトレンチとの間の前記半導体基板をボディ層とし、前記第２のトレンチの内側面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して前記第２のトレンチの内側面にゲート電極を形成し、前記ゲート電極をマスクとして用いて、前記ボディ層に不純物を導入してドレイン層を形成し、前記第２のトレンチを絶縁膜で埋め込み、前記ドレイン層の上面を露出させ、前記ドレイン層の上面上に該ドレインと同じ導電型の半導体を含む第１のビット線を形成し、前記ボディおよび前記ドレイン層の上方において、前記第１のビット線の上面上に前記ドレインと逆導電型の半導体を含むエミッタを形成することを具備する。
【０００８】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板内に埋込み層を形成し、第１の方向に延伸し、前記埋込み層に達する素子分離を半導体基板に形成し、前記第１の方向と交差する第２の方向に延伸し、かつ、前記埋込み層に達する第１のトレンチおよび第２のトレンチを半導体基板に形成して前記第１のトレンチと前記第２のトレンチとの間の前記半導体基板をボディ層とし、前記第１のトレンチの内側面にプレート絶縁膜を形成し、それと同時に、前記第２のトレンチの内側面にゲート絶縁膜を形成し、前記プレート絶縁膜によって前記半導体基板から絶縁されるように前記第１のトレンチ内にプレートを形成し、それと同時に、前記ゲート絶縁膜によって前記半導体基板から絶縁されるように前記第２のトレンチ内にゲート電極を形成し、前記ゲート電極または前記プレートをマスクとして用いて、前記ボディ層に不純物を導入してドレイン層を形成し、前記第１および前記第２のトレンチを絶縁膜で埋め込み、前記ドレイン層の上面を露出させ、前記ドレイン層の上面上に該ドレインと同じ導電型の半導体を含む第１のビット線を形成し、前記ボディおよび前記ドレイン層の上方において、前記第１のビット線の上面上に前記ドレインと逆導電型の半導体を含むエミッタを形成することを具備する。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、セルサイズを増大させることなく、データの高速書込みを実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったバイポーラ書込み型ＦＢＣのセルアレイ領域の平面図である。図２は、図１のＡ−Ａ’線に沿った断面図であり、図３は、Ｂ−Ｂ’線に沿った断面図である。
【００１２】
複数のビット線ＢＬは、第１の方向としてのカラム方向に延伸しており、平面においてストライプ状に形成されている。複数のワード線ＷＬ、複数のプレート線ＰＬおよび複数のエミッタ線ＥＬは、カラム方向に対して直交する第２の方向としてのロウ方向に延伸しており、やはり平面においてストライプ状に形成されている。
【００１３】
本実施形態では、エミッタ線ＥＬは、基板の上方から見たときに、ボディ１４（シリコンピラー）の上方にボディ１４に重複するように設けられている。また、エミッタ線ＥＬは、ワード線ＷＬの一部にも重複する。このような構成により、本実施形態によるユニットセルＵＣのサイズは、４．７５Ｆ２になる。図１では、これは、従来のバイポーラ書込み型ＦＢＣと比べてかなり小さい。尚、図１に示すように、エミッタ線ＥＬおよびプレート線ＰＬのカラム方向の幅をＦとした。ワード線ＷＬの側面にシリサイド１７を形成するために、ワード線ＷＬ側に隣接するエミッタ線ＥＬ間の間隔は１．７５Ｆに設定した。
【００１４】
図２では、カラム方向に隣接する２つのメモリセルが示されている。埋込みＮ層１１がシリコン基板１０上に形成されている。埋込みＮ層１１は、コモンソースとして機能する。Ｐ型半導体からなるボディ１４が埋込みＮ層１１上に設けられている。ボディ１４は、電気的にフローティング状態であり、データを記憶するためにキャリアを蓄積し、あるいは、キャリアを放出する。各メモリセルは、１つのボディ１４を含む。ボディ１４の底面に埋込みＮ層１１が隣接している。埋込みＮ層１１は、コモンソースとして機能する。さらに、Ｎ型ドレイン１６がボディ１４の上面に隣接する。
【００１５】
ボディ１４およびドレイン１６は、カラム方向に切断した断面において、シリコン基板１０の表面に対してほぼ垂直方向に延伸した縦長の形状を有する。ボディ１４およびドレイン１６は、埋込みＮ層１１上に設けられたシリコン柱内に形成されている。
【００１６】
カラム方向に切断した断面において、ボディ１４の一方の側面には、ゲート絶縁膜２７を介してワード線（ゲート電極）１５が隣接している。ボディ１４の他方の側面には、プレート絶縁膜２３を介してプレート線ＰＬが隣接している。このように、本実施形態によるメモリセルは、ダブルゲート型ＭＯＳトランジスタで構成されている。ワード線１５およびプレート線ＰＬはポリシリコンから成る。プレート線ＰＬはカラム方向に隣接する２つのメモリセルに共有されている。ワード線ＷＬの側面およびプレート線ＰＬの上面には、ゲート抵抗およびプレート抵抗を低下させるために、コバルトシリサイド１７が形成されている。
【００１７】
選択エピタキシャル成長で形成されたＮ型シリコン層１８が、同一導電型のＮ型ドレイン１６上に、ドレイン１６と接するように設けられている。Ｎ型シリコン層１８は、バリアメタル４２、タングステンプラグ４３、バリアメタル４４を介して、カラム方向に延伸する銅配線４５に接続されている。
【００１８】
ビットコンタクトとしてのタングステンプラグ４３は、カラム方向に隣接する２つのエミッタ層（１００）間に設けられ、エミッタ層（１００）と絶縁された状態でシリコン層１８の側面に接触している。よって、複数に分離されたシリコン層１８は、タングステンプラグ４３によってカラム方向に断続的に接続され、第１のビット線ＢＬを成す。
【００１９】
さらに、銅配線４５が、第１のビット線ＢＬを低抵抗化するために第１のビット線ＢＬおよびエミッタ層（１００）上方に設けられている。銅配線４５は第１のビット線ＢＬと同様にカラム方向に延伸しており、平面においてストライプ状に設けられている。銅配線４５は、エミッタ層（１００）と絶縁された状態でタングステンプラグ４３を介してシリコン層１８に接続されている。これにより、銅配線４５は第２のビット線ＢＬを成す。つまり、互いに対応する１本のシリコン層１８および１本の銅配線４５のペアが１本のビット線ＢＬとして機能する。
【００２０】
本実施形態では、カラム方向に隣接するメモリセル（以下、隣接セルともいう）の２つのシリコン層１８は、バリアメタル４２およびタングステンプラグ４３によって物理的に離間されている。これにより、シリコン層１８とバリアメタル４２またはタングステンプラグ４３との間に接合部が障壁となって、キャリアが隣接セル間を往来することを防止する。一方で、隣接セルの２つのシリコン層１８は、第２のビット線としての銅配線４５によって充分に低い抵抗で電気的に接続されている。尚、キャリアの突抜けが問題にならない場合には、隣接セルのシリコン層１８同士を物理的に接続したままでも構わない。
【００２１】
Ｐ型ポリシリコン層１００がＮ型シリコン層１８に接するようにＮ型シリコン層１８上に設けられている。ポリシリコン層１００は、バリアメタル４０を介して、さらにその上に設けられたタングステン配線４１に電気的に接続されている。ポリシリコン層１００は、エミッタ層として機能する。バリアメタル４０は、例えば、チタンである。
【００２２】
タングステン配線４１は、ロウ方向（図２の紙面に対して垂直方向）に延伸するようにストライプ状に設けられている。タングステン配線４１は、ワード線ＷＬに対応して設けられており、エミッタ線ＥＬとして機能する。
【００２３】
図３において、ＳＴＩ（Shallow Trench Isolation）２０がプレート線ＰＬとワード線ＷＬとの間に形成されている。即ち、ＳＴＩ２０が、ロウ方向に隣接する２つのボディ間に設けられ、これらのボディを絶縁している。従って、ボディ１４は図３の断面図に現れていない。
【００２４】
シリコン窒化膜ＳｉＮが、ロウ方向に隣接する２つのＮ型シリコン層１８間に設けられ、これらのシリコン層１８を絶縁している。従って、Ｎ型シリコン層１８も図３の断面図に現れていない。
【００２５】
さらに、シリコン酸化膜２０３およびシリコン窒化膜３８が、ロウ方向に隣接する２つの銅配線４５間、および、ロウ方向に隣接する２つのバリアメタル４４間に設けられ、それぞれを絶縁している。従って、銅配線４５およびバリアメタル４４も図３の断面図に現れていない。
【００２６】
ワード線ＷＬ、プレート線ＰＬ、エミッタ層（１００）、エミッタ線（４０、４１）は、ロウ方向に延伸しているので、図３の断面図に現れている。
【００２７】
本実施形態において、エミッタ層としてのポリシリコン層１００およびエミッタ線としてのタングステン配線４１およびバリアメタル４０がボディ１４およびドレイン１６上に設けられている。即ち、図１に示すように、エミッタ線ＥＬは、平面図においてボディ１４に重複するように設けられている。さらに、エミッタ線ＥＬは、平面図においてワード線ＷＬの一部にも重複している。これにより、本実施形態は、バイポーラ書込み型ＦＢＣを従来よりも小さい面積に形成することができる。
【００２８】
エミッタ層（１００）の側面およびエミッタ線（４０および４１）の上面および側面は、シリコン酸化膜２００、シリコン窒化膜３６および３７によって被覆されている。エミッタ層（１００）の底面は逆導電型のＮ型シリコン層１８とＰＮ接合を形成している。これにより、エミッタ層およびエミッタ線は、Ｎ型シリコン層１８とのＰＮ接合部以外において、ビット線ＢＬとしての銅配線４５、バリアメタル４４、４２およびタングステンプラグ４３から絶縁されている。バリアメタル４２は、例えば、窒化チタンである。
【００２９】
本実施形態において、タングステンプラグ４３は、シリコン窒化膜３７の膜厚によって自己整合的に決定されたコンタクトホールに埋め込まれている。これにより、隣接セルのエミッタ線間およびエミッタ層間の間隔が１Ｆ未満であっても、タングステンプラグ４３は、エミッタ線およびエミッタ層との絶縁状態を維持しながら、隣接セルのエミッタ線間およびエミッタ層間を貫通することができる。その結果、バイポーラ書込み型ＦＢＣを従来よりも小さい面積に形成することができる。
【００３０】
本実施形態において、プレート線ＰＬは、隣接セルにおいて共有されている。このため、通常動作において、プレート線ＰＬを高速動作させるとことはない。この場合、シリサイド１７を設ける必要は必ずしも無い。
【００３１】
ワード線ＷＬ（ポリシリコン１５）およびプレート線ＰＬ（ポリシリコン１３）は、別々に製造されるため、これらの材質および導電型は互いに異なっていてもよい。さらに、ゲート絶縁膜２７およびプレート絶縁膜２３もまた別々に製造されるため、これらの材質および膜厚は互いに異なっていてもよい。
【００３２】
本実施形態によるバイポーラ書込み型ＦＢＣの動作は、公知のバイポーラ書込み型ＦＢＣの動作と同じである。例えば、メモリセルにデータ“１”を書き込む場合、ワード線ＷＬに約−１．５Ｖを印加し、ビット線ＢＬに約−１Ｖを印加し、エミッタ線ＥＬに０Ｖを印加し、ソース線ＳＬに０Ｖを印加する。
【００３３】
このとき、Ｐ型エミッタ層（１００）とＮ型ドレイン層（１８）との間のＰＮ接合に順バイアスが印加される。これは、Ｐ型エミッタ層（１００）、Ｎ型ドレイン層（１８）およびＰ型ボディ１４からなるＰＮＰバイポーラトランジスタのベース−エミッタ接合に順バイアスが印加されることと同等である。
【００３４】
これにより、エミッタ層（１００）からドレイン層（１８）にホールが注入される。これは、ホールがＰＮＰバイポーラトランジスタのベースに注入されたことと同等である。
【００３５】
ホールは、一部がドレイン層（１８）で再結合し、残りはＰ型ボディ１４に到達する。このように、データ“１”の書込み動作は、Ｐ型エミッタ層（１００）、Ｎ型ドレイン層（１８）およびＰ型ボディ１４からなるバイポーラトランジスタのオン動作により、ＦＢＣのボディ１４にホールを注入する動作である。
【００３６】
バイポーラ書込みでは、エミッタ線ＥＬ（４０、４１）とビット線ＢＬ（１８、４５）との間の電圧を調整することにより、ボディ１４に流れ込む電流（コレクタ電流）を容易に増やすことができる。このコレクタ電流は、インパクトイオン化電流よりも大きい。このため、高速にデータ“１”の書込みが可能になる。
【００３７】
本実施形態のデータ“０”の書込みは、バイポーラ書込み型ではない通常のＦＢＣと同様である。例えば、ボディ１４とドレイン１６との間に順バイアスを印加し、ボディ１４のホールをドレインに放出する。これにより、“０”データが書かれる。本実施形態のデータ読出し動作も、通常のＦＢＣの動作と同様でよい。
【００３８】
本実施形態によれば、セルサイズを従来のバイポーラ書込み型ＦＢＣよりも小さくすることができ、尚且つ、データ“１”の書込み動作を通常のＦＢＣよりも高速にすることができる。
【００３９】
第１の実施形態によるＦＢＣの製造方法を説明する。
【００４０】
まず、高加速イオン注入等でＰ型シリコン基板１０内に埋込みＮ層１１を形成する。埋込みＮ層１１上にある基板部分を便宜的にシリコン層１２と呼ぶ。次に、ＳＴＩ２０を、少なくとも埋込みＮ層１１に到達するように形成する。ＳＴＩ２０は、平面図において、カラム方向に延伸し、ストライプ状に形成されている。これにより図４に示す構造が得られる。ＳＴＩ２０のロウ方向の幅およびシリコン層１２のロウ方向の幅は共にＦに設定されている。
【００４１】
図５（Ａ）〜図２８（Ｂ）における各図の（Ａ）は各工程における図４のＡ線に沿った断面図であり、各図の（Ｂ）は各工程における図４のＢ線に沿った断面図である。
【００４２】
図５（Ａ）および図５（Ｂ）に、アクティブエリアとしてのシリコン層１２および素子分離領域としてのＳＴＩ２０がそれぞれ示されている。
【００４３】
次に、図６（Ａ）および図６（Ｂ）に示すように、シリコン層１２上にマスク材としてのシリコン窒化膜３０、シリコン酸化膜２１およびシリコン窒化膜３１をこの順に堆積する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、上記マスク材をエッチングし、第１のトレンチＴｒｅ１を埋込みＮ層１１に達するように形成する。第１のトレンチＴｒｅ１は、平面図において、ＳＴＩ２０に対して直交するようにロウ方向に延伸しており、ストライプ状に形成されている。第１のトレンチＴｒｅ１の深さは、ＳＴＩ２０の深さと同程度よい。図６（Ａ）および図６（Ｂ）の破線は、もとの基板表面（シリコン層１２の表面）を示している。
【００４４】
次に、シリコン酸化膜２２を第１のトレンチＴｒｅ１内に充填した後、ＲＩＥを用いてシリコン酸化膜２２をエッチバックする。これにより、図７（Ａ）および図７（Ｂ）に示すように、底部絶縁膜としてのシリコン酸化膜２２が第１のトレンチＴｒｅ１の底部に形成される。シリコン酸化膜２２はプレート線ＰＬ（１３）を埋込みＮ層１１から絶縁するために設けられる。そのため、シリコン酸化膜２２の上面の高さは、シリコン層１２と埋込みＮ層１１との境界近傍に調節される。
【００４５】
次に、図８（Ａ）に示すように、第１のトレンチＴｒｅ１の内側面（シリコン層１２の側面）にプレート絶縁膜２３を形成する。プレート絶縁膜２３は、熱酸化工程または堆積工程によって所望の材料で形成することができる。さらに、ポリシリコン１３を第１のトレンチＴｒｅ１内に充填し、ポリシリコン１３をエッチバックする。これにより、図８（Ａ）および図８（Ｂ）に示すように、プレート線ＰＬ（１３）が絶縁膜２２およびプレート絶縁膜２３によってシリコン層１２およびシリコン基板１０から絶縁されるように形成される。
【００４６】
ポリシリコン１３は、Ｎ型不純物をドープしながら堆積される。ポリシリコン１３の上面の高さは、後に形成されるボディ１４の上面よりも高く、かつ、シリコン層１２の上面よりも低い。ポリシリコン１３の上面の高さをボディ１４の上面よりも高くすることによって、プレートＰＬとボディ１４との結合容量が高くなる。これにより、プレートＰＬがボディ１４の電位を効率よく制御することができる。ポリシリコン１３の上面の高さをシリコン層１２の上面よりも低くすることによって、プレート線ＰＬとドレイン１６との間の結合容量を低くすることができる。
【００４７】
ポリシリコン１３の導電型は、Ｎ型またはＰ型のいずれでも構わない。また、ポリシリコン１３への不純物導入方法は、イオン注入でも構わない。
【００４８】
次に、図９（Ａ）および図９（Ｂ）に示すように、シリコン酸化膜２４を第１のトレンチＴｒｅ１内に充填し、シリコン酸化膜２４をエッチバックする。シリコン酸化膜２４の上面の高さは、シリコン窒化膜３０よりも、例えば、５０〜１００ｎｍほど高い。例えば、これは、プレート線ＰＬ（１３）上にシリサイド１７を形成可能にするためである。
【００４９】
次に、ＣＶＤ（Chemical Vapor Deposition）を用いてシリコン窒化膜３２を第１のトレンチＴｒｅ１内に埋め込む。ＣＭＰ（Chemical-Mechanical Polishing）を用いて、シリコン窒化膜３２を平坦化し、シリコン酸化膜２１の表面を露出させる。これにより、図１０（Ａ）および図１０（Ｂ）に示す構造が得られる。
【００５０】
次に、図１１（Ａ）および図１１（Ｂ）に示すように、ＲＩＥを用いてシリコン酸化膜２１を除去する。さらに、ＬＰＣＶＤ（Low Pressure CVD）を用いて、シリコン窒化膜３２、３０上にシリコン窒化膜３３を堆積し、ＲＩＥを用いてシリコン窒化膜３３を異方的にエッチングする。これにより、図１２（Ａ）および図１２（Ｂ）に示すように、シリコン窒化膜３３をシリコン窒化膜３２の側面に側壁膜として残す。
【００５１】
次に、図１３（Ａ）および図１３（Ｂ）に示すように、シリコン窒化膜３２および３３をマスクとしてシリコン層１２およびＳＴＩ２０をＲＩＥで異方的にエッチングする。これにより、ロウ方向に延伸し、かつ、埋込みＮ層１１に達する第２のトレンチＴｒｅ２がカラム方向に隣接する２つの第１のトレンチ間に形成される。第２のトレンチＴｒｅ２の深さは、第１のトレンチＴｒｅ１のそれと同程度よい。
【００５２】
その結果、第１のトレンチＴｒｅ１と第２のトレンチＴｒｅ２との間に、シリコン層１２が縦長のフィン形状に成形される。このフィン形状のシリコン層１２が、後にボディ１４およびドレイン１６になる。即ち、第１のトレンチＴｒｅ１と第２のトレンチＴｒｅ２との間の間隔（シリコン窒化膜３３のカラム方向の堆積膜厚）がボディ１４およびドレイン１６のカラム方向の厚みをほぼ決定する。
【００５３】
シリコン窒化膜３３は側壁膜として形成されるので、シリコン窒化膜３３のカラム方向の堆積膜厚は、図１２（Ａ）に示すようにＦ未満に設定することができる。
【００５４】
尚、図示されていないが、フィン形状のシリコン層１２は、カラム方向に多数配列されている。従って、第２のトレンチＴｒｅ２は、図示されていないシリコン層１２との間において形成されている。
【００５５】
シリコン酸化膜２５を第２のトレンチＴｒｅ２内に充填した後、シリコン酸化膜２５をエッチバックする。これにより、図１４（Ａ）および図１４（Ｂ）に示すように、第２のトレンチＴｒｅ２の底部に絶縁膜２５が形成される。絶縁膜２５の上面の高さは、絶縁膜２２と同様に、シリコン層１２と埋込みＮ層１１との間の境界近傍でよい。
【００５６】
第２のトレンチＴｒｅ２の内側面（シリコン層１２の側面）に犠牲酸化膜２６を形成した後、斜めイオン注入によりＰ型不純物をシリコン層１２に導入する。熱処理を行うことによって、不純物を活性化させる。これにより、図１５（Ａ）および図１５（Ｂ）に示すように、シリコン層１２がＰ型ドープトシリコンになる。
【００５７】
次に、犠牲酸化膜２６を除去し、第２のトレンチＴｒｅ２の内側面（シリコン層１２の側面）にゲート絶縁膜２７を形成する。さらに、Ｎ型不純物をドープしながらポリシリコン１５を堆積する。ポリシリコン１５の膜厚は、第２のトレンチＴｒｅ２が完全に埋まらないように、第２のトレンチＴｒｅ２のカラム方向の開口幅Ｆの１／２よりも薄くする。ＲＩＥを用いてポリシリコン１５を異方的にエッチングすることによって、ゲート絶縁膜２７を介して第２のトレンチＴｒｅ２の内側面にポリシリコン１５を残置させる。このとき、ポリシリコン１５は、第２のトレンチＴｒｅ１５の底部の２つのコーナー部分のそれぞれに対応して形成される。この２つのコーナー部分に設けられた２つのポリシリコン１５は、カラム方向の断面において互いに分離されており、ロウ方向に延伸している。ポリシリコン１５は、ワード線ＷＬ（ゲート電極）として機能する。
【００５８】
本実施形態では、プレート線ＰＬおよびワード線ＷＬを別々の工程で形成する。これにより、プレート絶縁膜２３およびゲート絶縁膜２７の膜厚、材質等を互いに相違させることができる。
【００５９】
次に、ワード線ＷＬをマスクとして用いて、シリコン層１２の上部にＮ型不純物を斜めイオン注入等により導入する。このとき、ポリシリコン１５の上面（頂点）の高さは、ボディ１４とドレイン１６との境界を決定する要素となる。不純物を活性化させることによって、図１６（Ａ）に示すように、Ｎ型ドレイン１６が形成される。
【００６０】
ポリシリコン１５への不純物注入は堆積工程において行われているが、代替的に、ドレイン１６の形成時にドレイン１６への不純物導入と同時に行ってもよい。
【００６１】
さらに、埋込みＮ層１１（ソース部分）への不純物導入は最初の段階で行われているが、代替的に、ドレイン１６の形成時にドレイン１６への不純物導入と同時に行ってもよい。この場合、シリコン層１２への斜めイオン注入と同時に、シリコン酸化膜２５へシリコン酸化膜２５の表面に対してほぼ垂直方向にイオン注入を行う。これによって、シリコン酸化膜２５内において不純物がイオン注入方向に対してほぼ垂直方向へ散乱し、ボディ１４の直下のシリコン基板へ導入される。その結果、Ｎ型ソース層がボディ１４の直下に自己整合的に形成される（非特許文献１参照）。
【００６２】
次に、図１７（Ａ）および図１７（Ｂ）に示すように、第２のトレンチＴｒｅ２内にシリコン酸化膜２８を充填し、ＣＭＰを用いてシリコン酸化膜２８を平坦化する。このとき、シリコン酸化膜２４の上面が露出されるまでシリコン酸化膜２８およびシリコン窒化膜３２を研磨する。これにより、シリコン窒化膜３３を残置させたまま、シリコン窒化膜３２を除去する。
【００６３】
次に、シリコン酸化膜２８および２４をエッチバックし、シリコン窒化膜３０および３３の側面のほぼ全体を露出させる。さらに、シリコン酸化膜２８、２４およびシリコン窒化膜３３、３０上にシリコン窒化膜３４を堆積し、シリコン窒化膜３４をエッチバックする。これにより、シリコン窒化膜３０および３３の側面にシリコン窒化膜３４を側壁膜として残置させる。これにより、図１８（Ａ）および図１８（Ｂ）に示す構造が得られる。尚、後述するように、シリコン窒化膜３４の堆積膜厚（カラム方向の幅）は、ポリシリコン１５の側面を露出させるために、ポリシリコン１５の堆積膜厚（カラム方向の幅）よりも少し薄いことが望ましい。
【００６４】
次に、図１９（Ａ）および図１９（Ｂ）に示すように、シリコン窒化膜３３および３４をマスクとして用いて、シリコン酸化膜２４および２８をＲＩＥで異方的にエッチングし、ポリシリコン１３および１５の表面を露出させる。ここで、シリコン窒化膜３４のカラム方向の膜厚がポリシリコン１５のそれよりも僅かに薄いため、ポリシリコン１５の側面のみが露出される。ポリシリコン１５より上にあるゲート絶縁膜２７はシリコン酸化膜２８によって被覆されている。これにより、ゲート絶縁膜２７のプロセスダメージを抑制し、ゲート−ドレイン間の短絡を防止する。
【００６５】
次に、図２０（Ａ）および図２０（Ｂ）に示すように、ポリシリコン１３および１５の表面にシリサイド１７が形成される。これにより、ワード線ＷＬおよびプレート線ＰＬが低抵抗化される。このとき、ワード線ＷＬ側に隣接するボディ１４間の間隔は１．７５Ｆであり、プレート線ＰＬ側に隣接するボディ１４間の間隔Ｆよりも広く設定されている。これにより、ポリシリコン１５の側面にシリサイド１７を容易に形成することができる。
【００６６】
次に、図２１（Ａ）および図２１（Ｂ）に示すように、再度、第２のトレンチＴｒｅ２に、シリコン酸化膜２９を埋め込み、ＣＭＰを用いて、ドレイン１６の上面が露出するまでシリコン酸化膜２９を平坦化する。このとき、シリコン窒化膜３０、３３、３４は除去される。
【００６７】
次に、ドレイン１６およびその周辺にあるシリコン酸化膜上にシリコン窒化膜３５を堆積する。次に、リソグラフィおよびＲＩＥを用いて、シリコン窒化膜３５をＳＴＩ２０上に残置させるようにストライプ状にパターニングする。さらに、露出されたドレイン１６の上面をシードとして、選択エピタキシャル成長により単結晶シリコン１８をアクティブエリア上に形成する。単結晶シリコン１８を平坦化することによって、図２２（Ａ）および図２２（Ｂ）に示す構造が得られる。単結晶シリコン１８には、Ｎ型不純物が導入される。以下、Ｎ型不純物がドープされたシリコン層１８をＮ型シリコン層１８と言う。
【００６８】
Ｎ型シリコン層１８は、バイポーラ書込み動作におけるベース層として機能する。よって、Ｎ型シリコン層１８の不純物濃度は、例えば、１×１０１８ｃｍ−３程度が望ましい。また、パンチスルーを抑制するために、Ｎ型シリコン層１８の厚さは５０〜１００ｎｍ程度が望ましい。
【００６９】
次に、図２３（Ａ）および図２３（Ｂ）に示すように、シリコン窒化膜３５およびＮ型シリコン層１８上にシリコン酸化膜２００を堆積する。リソグラフィおよびＲＩＥを用いて、ボディ１４上方にあるシリコン酸化膜２００を除去する。このとき、カラム方向に隣接するシリコン酸化膜２００の間隔はＦである。これにより、シリコン酸化膜２００はロウ方向に延伸するようにストライプ状に成形される。
【００７０】
さらに、シリコン酸化膜２０１をシリコン酸化膜２００およびＮ型シリコン層１８上に堆積し、シリコン酸化膜２０１をＲＩＥによって異方的にエッチングする。これにより、図２３（Ａ）および図２３（Ｂ）に示すように、シリコン酸化膜２００の側面に、シリコン酸化膜２０１が側壁膜として形成される。カラム方向に隣接するシリコン酸化膜２０１の間隔（露出されているＮ型シリコン層１８の幅）は、Ｆより小さくなる。
【００７１】
次に、高濃度のＰ型不純物を含むドープトポリシリコン１００を、Ｎ型シリコン層１８、シリコン酸化膜２００および２０１上に堆積する。さらに、エミッタ配線の抵抗を低減するためのバリアメタル４０、タングステン膜４１およびシリコン窒化膜３６を、順次、Ｎ型シリコン層１８上に堆積する。
【００７２】
リソグラフィおよびＲＩＥを用いて、シリコン酸化膜２００上にあるＮ型シリコン層１８、バリアメタル４０、タングステン膜４１およびシリコン窒化膜３６をエッチングする。Ｎ型シリコン層１８、バリアメタル４０、タングステン膜４１およびシリコン窒化膜３６は、ロウ方向に延伸するようにストライプ状に形成される。これにより、図２４（Ａ）および図２４（Ｂ）に示すように、ロウ方向に延伸し、シリコン酸化膜２００に達する第３のトレンチＴｒｅ３の構造が得られる。尚、カラム方向に隣接するＮ型シリコン層１８、バリアメタル４０、タングステン膜４１およびシリコン窒化膜３６からなる積層膜の間隔はＦである。即ち、エミッタ層およびエミッタ線のカラム方向の幅が最小寸法Ｆに形成される。
【００７３】
シリコン酸化膜２０１は、第３のトレンチＴｒｅ３の形成時におけるリソグラフィのアライメントずれに対処するために設けられている。リソグラフィのアラインメントずれが生じても、シリコン酸化膜２０１が、後述のコンタクトプラグ（４２、４３）とエミッタ層１００との間の短絡を防止することができる。
【００７４】
次に、Ｎ型シリコン層１８、バリアメタル４０、タングステン膜４１およびシリコン窒化膜３６からなる積層膜の上面および側面上にシリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥで異方的にエッチングする。これにより、図２５（Ａ）および図２５（Ｂ）に示すように、第３のトレンチＴｒｅ３の側面にシリコン窒化膜３７を形成する。
【００７５】
次に、図２６（Ａ）および図２６（Ｂ）に示すように、第３のトレンチＴｒｅ３内にシリコン酸化膜２０２を充填し、シリコン酸化膜２０２をＣＭＰで平坦化する。
【００７６】
次に、リソグラフィおよびＲＩＥを用いて、ＳＴＩ２０上にあるシリコン酸化膜２０２を残置させたまま、アクティブエリアにあるシリコン酸化膜２０２を除去する。さらに、シリコン酸化膜２０２、シリコン窒化膜３６および３７をマスクとして用いて、シリコン酸化膜２００、Ｎ型シリコン層１８を異方的にエッチングする。これにより、図２７（Ａ）および図２７（Ｂ）に示すように、Ｎ型シリコン層１８に達するコンタクトホールＣＨが形成される。このとき、エミッタ層およびエミッタ線（ポリシリコン１００、バリアメタル４０、タングステン膜４１）は、シリコン窒化膜３６、３７およびシリコン酸化膜２００、２０１によって被覆されている。このため、コンタクトホールＣＨは、エミッタ層およびエミッタ線との絶縁を維持したまま、Ｎ型シリコン層１８へ達するように自己整合的に形成される。従って、コンタクトホールＣＨのカラム方向の幅は、Ｆ未満に形成され得る。
【００７７】
本実施形態では、コンタクトホールＣＨは、Ｎ型シリコン層１８を貫通している。しかし、上述のように、隣接セル間におけるキャリアの突き抜けが問題とならない場合には、コンタクトホールＣＨは、必ずしもＮ型シリコン層１８を貫通している必要は無い。
【００７８】
次に、図２８（Ａ）および図２８（Ｂ）に示すように、コンタクトホールＣＨの底面および側面にバリアメタル４２を堆積し、さらにコンタクトホールＣＨ内にタングステン膜４３が充填される。ＣＭＰを用いてバリアメタル４２およびタングステン膜４３を平坦化している。
【００７９】
次に、図２および図３に示すように、シリコン酸化膜２０３およびシリコン窒化膜３８を、シリコン窒化膜３６、タングステン膜４３およびシリコン酸化膜２０２上に堆積する。さらに、リソグラフィおよびＲＩＥを用いて、ＳＴＩ２０上にあるシリコン酸化膜２０３およびシリコン窒化膜３８を残置させたまま、アクティブエリアにあるシリコン酸化膜２０３およびシリコン窒化膜３８を除去する。これにより、タングステン膜４３およびシリコン窒化膜３６が露出される。
【００８０】
次に、アクティブエリアにおいて露出されたタングステン膜４３およびシリコン窒化膜３６上にバリアメタル４４および銅配線層４５を埋め込む。バリアメタル４４は、例えば、タンタルである。これにより、第２のビット線ＢＬとしての銅配線４５がアクティブエリアにおいてカラム方向に延伸するように形成される。銅配線層４５は、バリアメタル４４、４２、タングステン膜４３を介してＮ型シリコン層１８にコンタクトしている。
【００８１】
このように、ビット線コンタクトとしてのコンタクトプラグ（４２、４３）は、最小寸法Ｆ未満の幅で自己整合的に形成される。その結果、ユニットセルのサイズを従来よりも小さくすることができる。
【００８２】
本実施形態によれば、ボディ１４およびドレイン１６の上方（第１のビット線としてのＮ型シリコン層１８上）に、エミッタ層およびエミッタ線（１００、４０、４１）を形成することができる。さらに、エミッタ層およびエミッタ線（１００、４０、４１）の上方に、第２のビット線としての銅配線４５を形成することができる。このように、本実施形態では、ボディ１４、ドレイン１６、第１のビット線（１８）、エミッタ層、エミッタ線（１００、４０、４１）、および、第２のビット線（４５）を、シリコン基板１０の表面に対して垂直方向に積層している。これによって、図１に示すようにユニットセルのサイズを従来よりも小さくすることができる。
【００８３】
（第２の実施形態）
図２９は、本発明に係る第２の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す平面図である。第２の実施形態は、プレート線ＰＬが各ワード線ＷＬに対応して設けられており、各ロウにおいて分離絶縁されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態によるユニットセルのサイズも第１の実施形態によるユニットセルと同様である。
【００８４】
ただし、プレート線ＰＬの側面をシリサイド化するために、プレート線ＰＬ側で隣接するボディ１４間の間隔は、Ｆより大きいことが好ましい。この場合、第２の実施形態によるユニットセルのサイズは、第１の実施形態のそれよりも大きくなるが、６Ｆ２以下に設定することは充分に可能である。
【００８５】
図３０は、図２９のＡ−Ａ’線に沿った断面図である。図３１は、図２９のＢ−Ｂ’線に沿った断面図である。カラム方向に隣接する２つのメモリセルは、プレート線ＰＬを共有せず、それぞれに対応し分離されたプレート線ＰＬを備えている。それぞれのプレート線ＰＬの側面には、シリサイド１７が形成されている。
【００８６】
第２の実施形態は、各ロウ方向に配列された複数のメモリセルごとに各プレート線ＰＬを独立して駆動することができる。後述のように、プレート線ＰＬは、ワード線ＷＬと別個の工程で形成されている。このため、プレート線ＰＬの材質および膜厚は、ワード線ＷＬのそれらと相違させることができる。第２の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００８７】
第２の実施形態によるＦＢＣの製造方法を説明する。図３２（Ａ）〜図３４（Ｂ）における各図の（Ａ）は各工程における図４のＡ線に沿った断面に相当し、各図の（Ｂ）は各工程における図４のＢ線に沿った断面に相当する。
【００８８】
図４〜図８（Ｂ）を参照して説明した工程を実行した後、シリコン酸化膜２０４を第１のトレンチＴｒｅ１の内壁に堆積する。このとき、第１のトレンチＴｒｅ１の開口部を塞がないように、シリコン酸化膜２０４の堆積膜厚は、第１のトレンチＴｒｅ１のカラム方向の幅Ｆの１／２Ｆ未満であることが好ましい。
【００８９】
ＲＩＥを用いてシリコン酸化膜２０４をエッチバックすることによって、第１のトレンチＴｒｅ１の内側面にシリコン酸化膜２０４を残置させる。このとき、第１のトレンチＴｒｅ１の底部にポリシリコン１３（プレート線ＰＬ）の上面の一部が露出される。さらに、図３２（Ａ）および図３２（Ｂ）に示すように、シリコン酸化膜２０４をマスクとして用いて、ポリシリコン１３を異方的にエッチングする。これにより、１つのトレンチＴｒｅ１内のプレート線ＰＬをカラム方向に２つに分割する。
【００９０】
その後、シリコン酸化膜２０４を除去した後、図９（Ａ）から図２８（Ｂ）を参照して説明した工程を実行する。これにより、第２の実施形態によるバイポーラ書込み型ＦＢＣメモリが完成する。
【００９１】
尚、第１の実施形態では、図２０においてプレート線ＰＬの上面にシリサイド１７が形成されているが、第２の実施形態では、図３３（Ａ）から図３４（Ｂ）に示すように、シリサイド１７は、２つに分離されたプレート線ＰＬの側面に形成される。プレート線ＰＬの側面にシリサイド１７を十分に形成するためには、図３３（Ａ）に示すように、シリコン窒化膜３４のカラム方向の厚みがポリシリコン１３のそれ未満であることが必要である。それにより、ポリシリコン１３の側面の全体が露出され得る。
【００９２】
（第３の実施形態）
図３５および図３６は、本発明に係る第３の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図である。第３の実施形態の平面図は、図２９に示す平面図と同様であるので、その図示を省略する。図３５は図２９のＡ−Ａ’線に沿った断面に相当し、図３６は図２９のＢ−Ｂ’線に沿った断面に相当する。
【００９３】
第３の実施形態は、プレート線ＰＬが各ワード線ＷＬに対応して設けられており、各ロウにおいて分離絶縁されている。第３の実施形態の構成は、第２の実施形態の構成と同じであるが、その製造方法が異なる。第３の実施形態のユニットセルのサイズは、第２の実施形態のそれと同様である。
【００９４】
第３の実施形態は、第２の実施形態と同様の効果を得ることができる。ただし、第３の実施形態では、プレート線ＰＬがワード線ＷＬと同時に形成される。このため、プレート線ＰＬの材質および膜厚は、ワード線ＷＬのそれらとほぼ等しくなる。
【００９５】
第３の実施形態によるＦＢＣの製造方法を説明する。図３７（Ａ）〜図５０（Ｂ）における各図の（Ａ）は各工程における図４のＡ線に沿った断面に相当し、各図の（Ｂ）は各工程における図４のＢ線に沿った断面に相当する。
【００９６】
図４から図５（Ｂ）に示す工程を実行した後、図３７（Ａ）および図３７（Ｂ）に示すように、シリコン層１２およびＳＴＩ２０上にシリコン酸化膜２０５を堆積する。
【００９７】
次に、図３８（Ａ）および図３８（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、後に形成される第１のトレンチＴｒｅ１の形成領域上にのみシリコン酸化膜２０５を残置させ、その他のシリコン酸化膜２０５を除去する。これにより、シリコン酸化膜２０５は、ロウ方向に延伸するストライプ状に形成される。シリコン酸化膜２０５のカラム方向の幅は、約Ｆである。
【００９８】
次に、シリコン酸化膜２０５、シリコン層１２およびＳＴＩ２０上にシリコン窒化膜３９を堆積する。続いて、シリコン窒化膜３９をエッチバックすることによって、シリコン酸化膜２０５の側面にシリコン窒化膜３９を側壁として残す。シリコン窒化膜３９のカラム方向の幅は、Ｆ未満に形成される。
【００９９】
次に、シリコン酸化膜２０６を、シリコン層１２、ＳＴＩ２０、シリコン酸化膜２０５およびシリコン窒化膜３９上に堆積する。ＣＭＰを用いてシリコン酸化膜２０６を平坦化し、シリコン窒化膜３９の上面を露出させる。これにより、図４０（Ａ）および図４０（Ｂ）に示す構造が得られる。
【０１００】
次に、ＲＩＥを用いて、シリコン酸化膜２０５および２０６を除去する。さらに、シリコン窒化膜３９をマスクとして用いて、シリコン層１２、ＳＴＩ２０および埋込みＮ層１１の一部を異方的にエッチングする。これにより、図４１（Ａ）および図４１（Ｂ）に示すように、第１のトレンチＴｒｅ１がプレート線ＰＬの形成領域に形成され、第２のトレンチＴｒｅ２がワード線ＷＬの形成領域に形成される。第１および第２のトレンチＴｒｅ１およびＴｒｅ２の深さは、埋込みＮ層１１に達するように形成される。第１および第２のトレンチＴｒｅ１およびＴｒｅ２の深さは、ＳＴＩ２０の深さと同程度でもよい。
【０１０１】
第１のトレンチＴｒｅ１と第２のＴｒｅ２との間のシリコン層１２が、後にボディ１４およびドレイン１６の形成領域となる。このときシリコン層１２のカラム方向の幅は、シリコン窒化膜３９のカラム方向の幅に依存し、ここではＦ未満である。
【０１０２】
次に、シリコン酸化膜２０７を第１および第２のトレンチＴｒｅ１およびＴｒｅ２内に充填し、ＣＭＰを用いてシリコン酸化膜２０７を平坦化する。続いて、ＲＩＥを用いてシリコン酸化膜２０７をエッチバックし、シリコン酸化膜２０７を第１および第２のトレンチＴｒｅ１およびＴｒｅ２内の底部に残置させる。このとき、シリコン酸化膜２０７の上面の高さは、シリコン層１２と埋込みＮ層１１との境界近傍に調節される。これにより、図４２（Ａ）および図４２（Ｂ）に示す構造が得られる。
【０１０３】
次に、シリコン層１２の側面に犠牲酸化膜２６を形成した後、斜めイオン注入によりシリコン層１２内にＰ型不純物を導入する。熱処理を行うことによって、不純物を活性化させる。
【０１０４】
次に、犠牲酸化膜２６を除去し、第１のトレンチＴｒｅ１の内側面にプレート絶縁膜２１３を形成し、第２のトレンチＴｒｅ２の内側面にゲート絶縁膜２０８を形成する。
【０１０５】
次に、Ｎ型不純物をドープしながらポリシリコンを堆積する。ポリシリコンの膜厚は、第１および第２のトレンチＴｒｅ１およびＴｒｅ２が完全に埋まらないように、第１および第２のトレンチＴｒｅ１およびＴｒｅ２のカラム方向の開口幅Ｆの１／２よりも薄くする。ＲＩＥを用いてこのポリシリコンを異方的にエッチングすることによって、図４３（Ａ）および図４３（Ｂ）に示すように、プレート絶縁膜２１３を介して第１のトレンチＴｒｅ１の内側面にポリシリコン１３を残置させる。ゲート絶縁膜２０８を介して第２のトレンチＴｒｅ２の内側面にはポリシリコン１５を残置させる。このとき、ポリシリコン１３および１５は、第１および第２のトレンチＴｒｅ１およびＴｒｅ２の各底部のコーナー部分のそれぞれに対応して形成される。各コーナー部分に設けられたポリシリコン１３および１５は、カラム方向の断面において互いに分離されている。
【０１０６】
第１のトレンチＴｒｅ１内のポリシリコン１３は、プレート線ＰＬとして機能し、第２のトレンチＴｒｅ２内のポリシリコン１５は、ワード線ＷＬ（ゲート電極）として機能する。このように、第３の実施形態では、プレート線ＰＬおよびワード線ＷＬが同時に形成される。このため、ポリシリコン１３および１５の材質、導電型および膜厚は同一である。さらに、プレート絶縁膜２１３およびゲート絶縁膜２０８のそれぞれの材料および膜厚も同一となる。しかし、プレート絶縁膜２１３およびゲート絶縁膜２０８を同時に形成し、尚且つ、プレート線ＰＬおよびワード線ＷＬを同時に形成している。このため、第３の実施形態の製造工程は簡略化できる。
【０１０７】
次に、ワード線ＷＬまたはプレート線ＰＬをマスクとして用いて、シリコン層１２の上部にＮ型不純物を斜めイオン注入等により導入する。このとき、ポリシリコン１３または１５の上面（頂点）の高さは、ボディ１４とドレイン１６との境界を決定する要素となる。不純物を活性化させることによって、図４４（Ａ）に示すように、Ｎ型ドレイン１６が形成される。
【０１０８】
ポリシリコン１５への不純物導入は堆積工程において行われているが、第１の実施形態と同様に、代替的に、ドレイン１６の形成時にドレイン１６への不純物導入と同時に行ってもよい。さらに、埋込みＮ層１１（ソース部分）への不純物導入は最初の段階で行われているが、代替的に、ドレイン１６の形成時にドレイン１６への不純物導入と同時に行ってもよい（非特許文献１参照）。
【０１０９】
次に、図４５（Ａ）および図４５（Ｂ）に示すように、第１および第２のトレンチＴｒｅ１およびＴｒｅ２内にシリコン酸化膜２０７を埋め込み、ＣＭＰを用いてシリコン酸化膜２０７の上面を平坦化する。
【０１１０】
次に、図４６（Ａ）および図４６（Ｂ）に示すように、シリコン酸化膜２０７をエッチバックし、シリコン窒化膜３８の上面および側面の全体を露出させる。
【０１１１】
次に、シリコン窒化膜３４をシリコン酸化膜２０７およびシリコン窒化膜３９上に堆積し、シリコン窒化膜３４をエッチバックする。これにより、シリコン窒化膜３９の側面にシリコン窒化膜３４を側壁膜として残置させる。これにより、図４７（Ａ）および図４７（Ｂ）に示す構造が得られる。尚、ワード線ＷＬおよびプレート線ＰＬの側面を露出させるために、シリコン窒化膜３４の堆積膜厚は、ポリシリコン１５の堆積膜厚よりも少し薄いことが望ましい。
【０１１２】
次に、図４８（Ａ）および図４８（Ｂ）に示すように、シリコン窒化膜３９および３４をマスクとして用いて、シリコン酸化膜２０７をＲＩＥで異方的にエッチングし、ポリシリコン１３および１５の表面を露出させる。ここで、シリコン窒化膜３４のカラム方向の膜厚がポリシリコン１５のそれよりも僅かに薄いため、ポリシリコン１５の側面のみが露出される。ゲート絶縁膜２０８およびプレート絶縁膜２１３はシリコン酸化膜２０７によって被覆されている。これにより、ゲート絶縁膜２０８およびプレート絶縁膜２１３のプロセスダメージを抑制し、ゲート−ドレイン間の短絡を防止する。
【０１１３】
次に、図４９（Ａ）および図４９（Ｂ）に示すように、ポリシリコン１３および１５の側面にシリサイド１７が形成される。これにより、ワード線ＷＬおよびプレート線ＰＬが低抵抗化される。
【０１１４】
次に、図５０（Ａ）および図５０（Ｂ）に示すように、再度、第１および第２のトレンチＴｒｅ１およびＴｒｅ２に、シリコン酸化膜２１０を埋め込み、ＣＭＰを用いて、ドレイン１６の上面が露出するまでシリコン酸化膜２９を平坦化する。このとき、シリコン窒化膜３９、３４は除去される。
【０１１５】
その後、図２２（Ａ）から図２８（Ｂ）を参照して説明した工程を経て、第３の実施形態によるＦＢＣメモリが完成する。
【０１１６】
第３の実施形態によれば、ゲート絶縁膜２０８およびプレート絶縁膜２１３が同一工程において同時に形成される。さらに、ワード線ＷＬおよびプレート線ＰＬも同一工程において同時に形成される。よって、製造工程が簡略化される。第３の実施形態は、さらに、第２の実施形態の効果を得ることができる。
【０１１７】
（第４の実施形態）
図５１および図５２は、本発明に係る第４の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図である。第４の実施形態の平面図は、図１に示す平面図と同様であるので、その図示を省略する。図５１は図１のＡ−Ａ’線に沿った断面に相当し、図５２は図２９のＢ−Ｂ’線に沿った断面に相当する。
【０１１８】
第４の実施形態は、ワード線ＷＬがポリシリコン１０２および金属配線４６によって構成されている点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同じでよい。第４の実施形態のユニットセルのサイズは、第１の実施形態のそれと同様である。
【０１１９】
ボディ１４の一方の側面には、ポリシリコン１０２がゲート絶縁膜２７を介して設けられている。ポリシリコン膜１０２はシリコン酸化膜２５上にも設けられている。さらに、金属配線４６がポリシリコン１０２膜上に設けられている。金属配線４６は、例えば、タングステンからなる。これにより、ワード線ＷＬの抵抗が非常に低くなる。金属配線４６およびポリシリコン膜１０２を被覆するようにシリコン窒化膜３００が設けられている。
【０１２０】
第４の実施形態によるＦＢＣの製造方法を説明する。図５３（Ａ）〜図５６（Ｂ）における各図の（Ａ）は各工程における図４のＡ線に沿った断面に相当し、各図の（Ｂ）は各工程における図４のＢ線に沿った断面に相当する。
【０１２１】
図４から図１５に示す工程を実行した後、犠牲酸化膜２６を剥離する。その後、ゲート絶縁膜２７を形成する。図５３（Ａ）および図５３（Ｂ）に示すように、ポリシリコン膜１０２およびタングステン膜４６を、ゲート絶縁膜２７、シリコン酸化膜２５、シリコン窒化膜３２、３３上に堆積する。
【０１２２】
例えば、ポリシリコン膜１０２は、Ｎ型不純物をドープしながら堆積される。ポリシリコン膜１０２の堆積膜厚は、例えば、５〜１０ｎｍである。次に、選択成長のＬＰＣＶＤ法等を用いて金属配線４６、例えば、タングステン膜を堆積する。
【０１２３】
このとき、第２のトレンチＴｒｅ２の開口部がポリシリコン膜１０２およびタングステン膜４６によって塞がれないように、ポリシリコン膜１０２およびタングステン膜４６の堆積膜厚の和は、第２のトレンチＴｒｅ２のカラム方向の幅Ｆの１／２未満である。
【０１２４】
次に、ＲＩＥを用いて、タングステン膜４６を異方的にエッチングする。これにより、タングステン膜４６が第２のトレンチＴｒｅ２の内側面に残置される。このとき、タングステン膜４６は、第２のトレンチＴｒｅ２の底部のコーナー部分のそれぞれに対応して残置される。各コーナー部分に設けられたタングステン膜４６は、カラム方向の断面において互いに分離されている。タングステン膜４６の頂点の高さは、第１の実施形態におけるポリシリコン１５の頂点の高さと同様に調節される。
【０１２５】
タングステン膜４６をマスクとして用いて、ポリシリコン膜１０２をエッチングする。これにより、図５３（Ａ）および図５３（Ｂ）に示す構造が得られる。
【０１２６】
次に、図５３（Ａ）および図５３（Ｂ）に示す構造上にシリコン窒化膜３００を堆積する。これにより、図５４（Ａ）および図５４（Ｂ）に示すように、タングステン膜４６、ポリシリコン膜１０２、ゲート絶縁膜２７がキャップ材としてのシリコン窒化膜３００によって被覆される。シリコン窒化膜３００は、以降の熱工程においてタングステン膜４６が酸化されることを抑制するために設けられている。
【０１２７】
次に、第１の実施形態と同様に、ワード線ＷＬをマスクとして用いて、シリコン層１２の上部にＮ型不純物を斜めイオン注入等により導入する。これにより、図５５（Ａ）に示すようにドレイン１６が形成される。
【０１２８】
次に、第２のトレンチＴｒｅ２内にシリコン酸化膜２１１を埋め込み、ＣＭＰを用いて、ドレイン１６の上面が露出するまでシリコン酸化膜２１１を平坦化する。このとき、シリコン窒化膜３０、３２、３３も除去される。これにより、図５６（Ａ）および図５６（Ｂ）に示す構造が得られる。
【０１２９】
その後、図２２（Ａ）から図２８（Ｂ）を参照して説明した工程を経て、第４の実施形態によるＦＢＣメモリが完成する。
【０１３０】
ワード線ＷＬは金属配線４６を含むので、ワード線ＷＬの抵抗は充分に低い。また、プレート線ＰＬは、カラム方向に隣接するメモリセルに共有化されているため、通常動作において、プレート線ＰＬを高速動作させるとことはない。従って、第４の実施形態では、ワード線ＷＬおよびプレート線ＰＬにシリサイド１７を設ける必要が無いので、製造工程を簡略化できる。
【０１３１】
（第５の実施形態）
図５７および図５８は、本発明に係る第５の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図である。第５の実施形態の平面図は、図２９に示す平面図と同様であるので、その図示を省略する。図５７は、図２９のＡ−Ａ’線に沿った断面に相当し、図５８は図２９のＢ−Ｂ’線に沿った断面に相当する。
【０１３２】
第５の実施形態は、ワード線ＷＬおよびプレート線ＰＬがポリシリコン（１０２、１０３）および金属膜（４６、４７）によって構成されている点で第３の実施形態と異なる。第５の実施形態のその他の構成は、第３の実施形態の構成と同じでよい。第５の実施形態のユニットセルのサイズは、第３の実施形態のそれと同様である。
【０１３３】
ボディ１４の一方の側面には、ポリシリコン１０２がゲート絶縁膜２０８を介して設けられている。ボディ１４の他方の側面には、ポリシリコン１０３がプレート絶縁膜２１３を介して設けられている。ポリシリコン膜１０２および１０３はシリコン酸化膜２０７上にも設けられている。さらに、金属配線４６および４７がそれぞれポリシリコン膜１０２および１０３上に設けられている。金属配線４６および４７は、例えば、タングステンからなる。これにより、ワード線ＷＬおよびプレート線ＰＬの抵抗が非常に低くなる。金属配線４６、４７およびポリシリコン膜１０２、１０３を被覆するようにシリコン窒化膜３００が設けられている。
【０１３４】
第５の実施形態によるＦＢＣの製造方法を説明する。図５９（Ａ）〜図６２（Ｂ）における各図の（Ａ）は各工程における図４のＡ線に沿った断面に相当し、各図の（Ｂ）は各工程における図４のＢ線に沿った断面に相当する。
【０１３５】
第５の実施形態によるＦＢＣの製造方法は、図４２（Ａ）および図４２（Ｂ）に示す工程まで第３の実施形態の製造方法と同様である。
【０１３６】
次に、Ｎ型不純物をドープしながらポリシリコン膜１０２および１０３をゲート絶縁膜２０８およびプレート絶縁膜２１３上に同時に堆積する。ポリシリコン膜１０２および１０３の膜厚は、例えば、５〜１０ｎｍである。
【０１３７】
続いて、選択成長のＬＰＣＶＤ法等を用いて、金属配線４６、４７（例えば、タングステン）をポリシリコン膜１０２および１０３上に同一膜として堆積する。タングステン膜４６、４７の膜厚は、第１および第２のトレンチＴｒｅ１およびＴｒｅ２が完全に埋まらないように、第１および第２のトレンチＴｒｅ１およびＴｒｅ２のカラム方向の開口幅Ｆの１／２よりも薄くする。
【０１３８】
ＲＩＥを用いて、タングステン膜４６、４７を異方的にエッチングする。これにより、タングステン膜４６、４７が第１および第２のトレンチＴｒｅ１およびＴｒｅ２の内側面に残置される。このとき、タングステン膜４６は、第２のトレンチＴｒｅ２の底部のコーナー部分のそれぞれに対応して残置される。タングステン膜４７は、第１のトレンチＴｒｅ１の底部のコーナー部分のそれぞれに対応して残置される。各コーナー部分に設けられたタングステン膜４６、４７は、カラム方向の断面において互いに分離されている。タングステン膜４６、４７の頂点の高さは、第１の実施形態におけるポリシリコン１５の頂点の高さと同様に調節される。
【０１３９】
タングステン膜４６および４７をマスクとして用いて、ポリシリコン膜１０２および１０３をエッチングする。これにより、図５９（Ａ）および図５９（Ｂ）に示す構造が得られる。
【０１４０】
次に、図５９（Ａ）および図５９（Ｂ）に示す構造上にシリコン窒化膜３００を堆積する。これにより、図６０（Ａ）および図６０（Ｂ）に示すように、タングステン膜４６、４７、ポリシリコン膜１０２、１０３、ゲート絶縁膜２０８、プレート絶縁膜２１３がキャップ材としてのシリコン窒化膜３００によって被覆される。シリコン窒化膜３００は、以降の熱工程においてタングステン膜４６が酸化されることを抑制するために設けられている。
【０１４１】
次に、第３の実施形態と同様に、ワード線ＷＬおよびプレート線ＰＬをマスクとして用いて、シリコン層１２の上部にＮ型不純物を斜めイオン注入等により導入する。これにより、図６１（Ａ）に示すようにドレイン１６が形成される。
【０１４２】
次に、第２のトレンチＴｒｅ２内にシリコン酸化膜２１２を埋め込み、ＣＭＰを用いて、ドレイン１６の上面が露出するまでシリコン酸化膜２１２を平坦化する。このとき、シリコン窒化膜３９も除去される。これにより、図６２（Ａ）および図６２（Ｂ）に示す構造が得られる。
【０１４３】
その後、図２２（Ａ）から図２８（Ｂ）を参照して説明した工程を経て、第５の実施形態によるＦＢＣメモリが完成する。
【０１４４】
ワード線ＷＬおよびプレート線ＰＬは金属配線４６および４７をそれぞれ含むので、ワード線ＷＬおよびプレート線ＰＬの抵抗は充分に低い。このため、第５の実施形態では、シリサイド１７を設ける必要がない。これにより、第５の実施形態による製造工程は簡略化できる。
【０１４５】
第５の実施形態では、ゲート絶縁膜２０８およびプレート絶縁膜２１３が同時に形成され、かつ、ワード線ＷＬおよびプレート線ＰＬが同時に形成されている。これにより、第５の実施形態は、第３の実施形態の効果を得ることができる。
【０１４６】
以上の実施形態において、ゲート絶縁膜２７、２０８およびプレート絶縁膜２３、２１３として、熱酸化膜(ＳｉＯ２)を用いているが、ＳｉＯ２に代えて窒化膜(Ｓｉ３Ｎ４)、あるいは、シリコン酸化膜およびシリコン窒化膜よりも比誘電率の高いＨｉｇｈ−ｋ材料（例えば、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、ＨｆＯ２、ＨｆＳｉＯ２、Ａｌ２Ｏ３）を用いてもよい。
【０１４７】
Ｎ型シリコン層１８は、選択エピタキシャル成長による単結晶シリコンであったが、ポリシリコンまたはアモルファスシリコンであってもよい。
【０１４８】
シリサイド１７は、コバルトシリサイドに代えて、ニッケルシリサイド、チタンシリサイド等であってもよい。絶縁膜（２０、３６、３７、２００、２０２等）の材料は、シリコン酸化膜またはシリコン窒化膜に限定されず、当業界において常識的に可能な範囲内で変更してよい。尚、第４および第５の実施形態における３００は、金属配線４６、４７の酸化抑制のために、シリコン窒化膜であることが好ましい。
【０１４９】
以上の実施形態は、ＮチャネルＭＯＳＦＥＴを用いたＦＢＣに関するが、ＰチャネルＭＯＳＦＥＴを用いたＦＢＣにも適用できることは言うまでもない。
【０１５０】
さらに、上記実施形態では、ドレイン１６がボディ１４の上に設けられ、ソースがボディ１４の下に設けられていた。しかし、ドレインとソースとの位置関係は、便宜的なものであり、それらの位置は逆にしてもよい。
【０１５１】
図６３は、第１および第４の実施形態によるバイポーラ書込み型ＦＢＣの部分的な斜視図である。図６４は、第２、第３および第５の実施形態によるバイポーラ書込み型ＦＢＣの部分的な斜視図である。図６３および図６４では、埋込みＮ層１１からエミッタ線ＥＬ（ポリシリコン層１００）までの構造を示している。
【０１５２】
図６３および図６４を参照することによって、各配線の延伸方向、および、ボディ１４と各配線との関連が明確に理解できる。
【図面の簡単な説明】
【０１５３】
【図１】本発明に係る第１の実施形態に従ったバイポーラ書込み型ＦＢＣのセルアレイ領域の平面図。
【図２】図１のＡ−Ａ’線に沿った断面図。
【図３】図１のＢ−Ｂ’線に沿った断面図。
【図４】第１の実施形態によるＦＢＣの製造方法を示す斜視図。
【図５】図４のＡ線またはＢ線に沿った断面図。
【図６】図５に続く、ＦＢＣの製造方法を示す断面図。
【図７】図６に続く、ＦＢＣの製造方法を示す断面図。
【図８】図７に続く、ＦＢＣの製造方法を示す断面図。
【図９】図８に続く、ＦＢＣの製造方法を示す断面図。
【図１０】図９に続く、ＦＢＣの製造方法を示す断面図。
【図１１】図１０に続く、ＦＢＣの製造方法を示す断面図。
【図１２】図１１に続く、ＦＢＣの製造方法を示す断面図。
【図１３】図１２に続く、ＦＢＣの製造方法を示す断面図。
【図１４】図１３に続く、ＦＢＣの製造方法を示す断面図。
【図１５】図１４５に続く、ＦＢＣの製造方法を示す断面図。
【図１６】図１５に続く、ＦＢＣの製造方法を示す断面図。
【図１７】図１６に続く、ＦＢＣの製造方法を示す断面図。
【図１８】図１７に続く、ＦＢＣの製造方法を示す断面図。
【図１９】図１８に続く、ＦＢＣの製造方法を示す断面図。
【図２０】図１９に続く、ＦＢＣの製造方法を示す断面図。
【図２１】図２０に続く、ＦＢＣの製造方法を示す断面図。
【図２２】図２１に続く、ＦＢＣの製造方法を示す断面図。
【図２３】図２２に続く、ＦＢＣの製造方法を示す断面図。
【図２４】図２３に続く、ＦＢＣの製造方法を示す断面図。
【図２５】図２４に続く、ＦＢＣの製造方法を示す断面図。
【図２６】図２５に続く、ＦＢＣの製造方法を示す断面図。
【図２７】図２６に続く、ＦＢＣの製造方法を示す断面図。
【図２８】図２７に続く、ＦＢＣの製造方法を示す断面図。
【図２９】本発明に係る第２の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す平面図。
【図３０】図２９のＡ−Ａ’線に沿った断面図。
【図３１】図２９のＢ−Ｂ’線に沿った断面図。
【図３２】第２の実施形態によるＦＢＣの製造方法を示す断面図。
【図３３】図３２に続く、ＦＢＣの製造方法を示す断面図。
【図３４】図３３に続く、ＦＢＣの製造方法を示す断面図。
【図３５】本発明に係る第３の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図３６】本発明に係る第３の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図３７】第３の実施形態によるＦＢＣの製造方法を示す断面図。
【図３８】図３７に続く、ＦＢＣの製造方法を示す断面図。
【図３９】図３８に続く、ＦＢＣの製造方法を示す断面図。
【図４０】図３９に続く、ＦＢＣの製造方法を示す断面図。
【図４１】図４０に続く、ＦＢＣの製造方法を示す断面図。
【図４２】図４１に続く、ＦＢＣの製造方法を示す断面図。
【図４３】図４２に続く、ＦＢＣの製造方法を示す断面図。
【図４４】図４３に続く、ＦＢＣの製造方法を示す断面図。
【図４５】図４４に続く、ＦＢＣの製造方法を示す断面図。
【図４６】図４５に続く、ＦＢＣの製造方法を示す断面図。
【図４７】図４６に続く、ＦＢＣの製造方法を示す断面図。
【図４８】図４７に続く、ＦＢＣの製造方法を示す断面図。
【図４９】図４８に続く、ＦＢＣの製造方法を示す断面図。
【図５０】図４９に続く、ＦＢＣの製造方法を示す断面図。
【図５１】本発明に係る第４の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図５２】本発明に係る第４の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図５３】第４の実施形態によるＦＢＣの製造方法を示す断面図。
【図５４】図５３に続く、ＦＢＣの製造方法を示す断面図。
【図５５】図５４に続く、ＦＢＣの製造方法を示す断面図。
【図５６】図５５に続く、ＦＢＣの製造方法を示す断面図。
【図５７】本発明に係る第５の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図５８】本発明に係る第５の実施形態に従ったバイポーラ書込み型ＦＢＣの構成を示す断面図。
【図５９】第５の実施形態によるＦＢＣの製造方法を示す断面図。
【図６０】図５９に続く、ＦＢＣの製造方法を示す断面図。
【図６１】図６０に続く、ＦＢＣの製造方法を示す断面図。
【図６２】図６１に続く、ＦＢＣの製造方法を示す断面図。
【図６３】第１および第４の実施形態によるバイポーラ書込み型ＦＢＣの部分的な斜視図。
【図６４】第２、第３および第５の実施形態によるバイポーラ書込み型ＦＢＣの部分的な斜視図。
【符号の説明】
【０１５４】
ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、ＵＣ…ユニットセル、１０…シリコン基板、１１…埋込みＮ層（コモンソース）、１３…プレート線、１４…ボディ、１５…ワード線、１６…ドレイン、１７…シリサイド、１８…第１のビット線、２３…プレート絶縁膜、２７…ゲート絶縁膜、１００、４０、４１…エミッタ線、４４、４５…第２のビット線
【図１】
2010034191.tif 000003
【図２】
2010034191.tif 000004
【図３】
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【図４】
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【図５】
2010034191.tif 000007
【図６】
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【図７】
2010034191.tif 000009
【図８】
2010034191.tif 000010
【図９】
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【図１０】
2010034191.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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