(57)【要約】【課題】Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜の膜質を安定させることができる半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、半導体層と、半導体層の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜と、ゲート絶縁膜の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極と、を備えている。【選択図】図１
2010034440.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、さらにＳｉ及びＧｅの少なくともいずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体層の上に、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
Ｈｆの原料としてＨｆ（ＮＲ１Ｒ２）４（Ｒ１、Ｒ２はＨ、ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７の中から選択される）と、Ｓｉの原料としてＳｉＲ３Ｒ４Ｒ５Ｒ６（Ｒ３、Ｒ４、Ｒ５、Ｒ６はＨ、ＮＨ２、Ｎ（ＣＨ３）２、Ｎ（Ｃ２Ｈ５）２、Ｎ（Ｃ３Ｈ７）２の中から選択される）とを含む原料を用いて、Ｈｆ、Ｓｉ、ＣおよびＮを含む前記ゲート電極を成膜することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
Ｈｆ、Ｓｉ、ＣおよびＮを含む前記ゲート電極と、Ｈｆ、Ｓｉ、ＯおよびＮを含む前記ゲート絶縁膜とを、それぞれ同じＨｆ原料およびＳｉ原料を用いて成膜することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
リーク電流、誘電率、耐熱性などの観点から、ＳｉＯ２に代わるゲート絶縁膜材料としてＨｆＳｉＯＮが有望とされている。また、トランジスタの性能向上のためメタルゲート電極が好ましい。
【０００３】
しかし、例えば、ゲート絶縁膜としてＨｆＳｉＯＮを用いた構造に、ゲート電極としてＴｉＮを用いた場合、製造工程中の加熱によって、ＨｆＳｉＯＮ膜中のＨｆがＴｉＮ膜に拡散してしまいゲート絶縁膜のリーク電流が増加したり、信頼性が劣化する問題がある。
【０００４】
また、スパッタ法により成膜されたＨｆＳｉ、ＨｆＣのゲート電極がそれぞれ非特許文献１、２に報告されているが、スパッタダメージによる膜質不良が懸念される。
【非特許文献１】T. Hirano, et. al., IEDM2005, 911
【非特許文献２】W. S. Hwang et. al., VLSI2007, 156
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜の膜質を安定させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体層と、前記半導体層の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、半導体層の上に、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜の膜質を安定させることができる半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、本発明の実施形態に係る半導体装置の要部の断面図である。本発明の実施形態では、半導体層におけるチャネル形成領域上にゲート絶縁膜を介してゲート電極が設けられたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）構造の半導体装置を例示する。また、本発明はｎ型ＭＩＳＦＥＴにもｐ型ＭＩＳＦＥＴにも適用可能である。
【００１１】
シリコン基板１には複数のトランジスタ素子が形成され、各素子は例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離層４によって他の素子と分離されている。
【００１２】
シリコン基板１の表層部にはソース領域２ａとドレイン領域２ｂが選択的に形成されている。
【００１３】
ソース領域２ａとドレイン領域２ｂとの間におけるシリコン基板１表面上には、ゲート絶縁膜６が設けられている。ゲート絶縁膜６の上にはゲート電極３が設けられている。
【００１４】
ゲート電極３は、ゲート絶縁膜６側から順に積層された第１のゲート電極７と第２のゲート電極８とを有し、第２のゲート電極８の表層部はシリサイド化され、その表層部にはシリサイド膜９が形成されている。
【００１５】
ゲート絶縁膜６及びゲート電極３の側壁部にはサイドウォール絶縁膜１０が設けられている。ゲート電極３及びサイドウォール絶縁膜１０を覆うように、シリコン基板１上に層間絶縁層１７が設けられている。
【００１６】
層間絶縁層１７上にはソース配線１１、ドレイン配線１２、ゲート配線１３がそれぞれ設けられている。ソース領域２ａ及びドレイン領域２ｂの表層部はそれぞれシリサイド化され、その表層部にはシリサイド膜５が形成されている。
【００１７】
ソース領域２ａは、その表層部に形成されたシリサイド膜５および層間絶縁層１７を貫通して設けられたコンタクト１４を介してソース配線１１に接続されている。ドレイン領域２ｂは、その表層部に形成されたシリサイド膜５および層間絶縁層１７を貫通して設けられたコンタクト１５を介してドレイン配線１２に接続されている。ゲート電極３は、その表層部に形成されたシリサイド膜９および層間絶縁層１７を貫通して設けられたコンタクト１６を介してゲート配線１３に接続されている。
【００１８】
図２は、図１に示す半導体装置におけるゲート構造部の第１の具体例を示す模式断面図である。
【００１９】
シリコン基板１におけるチャネル形成領域上にはＳｉＯ２膜（これもゲート絶縁膜として機能する）２１が形成され、ＳｉＯ２膜２１上にはゲート絶縁膜６が形成され、ゲート絶縁膜６上には第１のゲート電極７が形成され、第１のゲート電極７上には第２のゲート電極８が形成されている。
【００２０】
ゲート絶縁膜６は、Ｈｆ（ハフニウム）及びＺｒ（ジルコニウム）の少なくともいずれかを含むhigh-k（高誘電率）膜であり、例えば本具体例ではＨｆＳｉＯＮ膜である。
【００２１】
第１のゲート電極７は、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含み、例えば本具体例ではＨｆＳｉＣＮ膜である。第２のゲート電極８は、例えば多結晶シリコン膜である。
【００２２】
図１におけるその他各要素の材料を例示すると、素子分離層４はＳｉＯ２であり、シリサイド膜５、９はＮｉＰｔＳｉであり、サイドウォール絶縁膜１０はＳｉＮであり、層間絶縁層１７はＳｉＯ２であり、コンタクト１４〜１６はＷ（タングステン）であり、配線１１〜１３はＣｕである。なお、ここで示した材料は一例であって、適宜他の材料も使用可能である。
【００２３】
本実施形態によれば、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜（例えばＨｆＳｉＯＮ膜）６を用いた構造において、ゲート電極７にもＨｆ及びＺｒの少なくともいずれかを含むもの（例えばＨｆＳｉＣＮ膜）を用いることで、ゲート絶縁膜６とゲート電極７との間のＨｆの相互拡散による組成変動が抑制できる。特に、ゲート絶縁膜６の組成変動が抑制されることで、その膜質が安定し、高品質のhigh-kゲート絶縁膜６を提供することができる。
【００２４】
また、ゲート電極７にはＣ（炭素）及びＮ（窒素）が添加され、ゲート電極７はＨｆ及びＺｒの少なくともいずれかを含む炭窒化物を含む構成となっていることで、耐熱性を向上させることができる。
【００２５】
次に、本具体例におけるゲート構造部の製造方法の一例について説明する。
【００２６】
まず、シリコン基板１の表面をＨＦ（フッ酸）で処理した後、得たい所望の特性に応じて、ＨＣｌ、Ｈ２Ｏ２、Ｏ３などを含有する溶液を用いて、シリコン基板１表面上に厚さ０．４〜１．３ｎｍのＳｉＯ２膜２１を形成する。あるいは、シリコン基板１をＯ２、Ｈ２、Ｎ２、ＨＣｌなどの雰囲気中でアニールすることで、その表面上に厚さ０．６〜１．５ｎｍのＳｉＯ２膜２１を形成しても良い。
【００２７】
次に、Ｈｆの原料としてＴＤＥＡＨ（テトラキスジエチルアミノハフニウム；Ｈｆ［Ｎ（Ｃ２Ｈ５）］４）、Ｓｉの原料としてＴＤＭＡＳ（テトラキスジメチルアミノシラン；Ｓｉ［Ｎ（ＣＨ３）］４）、その他Ｏ２ガス、Ｎ２ガスを用いた熱ＣＶＤ（chemical vapor deposition）法（以下、単にＣＶＤ法とも称する）で、Ｈｆ／（Ｈｆ＋Ｓｉ）比が５０％、厚さが３ｎｍのＨｆＳｉＯ膜を、ＳｉＯ２膜２１上に形成する。
【００２８】
この時、シリコン基板１は６００℃に加熱され、チャンバー内には、ＴＤＥＡＨが５ｍｇ／分、ＴＤＭＡＳが３５ｍｇ／分、Ｏ２ガスが１０ｓｌｍ、Ｎ２ガスが５ｓｌｍで導入されて、チャンバー内圧力は３．０Ｔｏｒｒという条件である。
【００２９】
ＴＤＥＡＨ及びＴＤＭＡＳのそれぞれの流量は生産性の点から１ｍｇ／分以上であることが望ましい。また、気化の点から、ＴＤＥＡＨの流量は２０ｍｇ／分以下、ＴＤＭＡＳの流量は１００ｍｇ／分以下であることが望ましい。それ以上流すと、配管を詰まらせる原因となり得る。
【００３０】
Ｏ２ガスが多い方がＨｆＳｉＯ膜の膜質が良く、すなわちゲートリーク電流が減る。典型的にはＯ２ガスの流量は５〜２０ｓｌｍである。
【００３１】
チャンバー内圧力が低いほど膜厚の面内均一性が良く、チャンバー内圧力は、０．３〜３０Ｔｏｒｒであることが望ましい。基板温度が高いほどＨｆＳｉＯ膜の膜質を良くできるが、基板温度があまり高すぎるとチャンバー内に不要な生成物を生じさせるので、基板温度は５００〜７００℃が望ましい。
【００３２】
ＨｆＳｉＯ膜の膜厚は、成膜時間を変えることで調節でき、典型的には膜厚は１．５〜２．５ｎｍである。また、ＴＤＥＡＨとＴＤＭＡＳとの流量比、チャンバー内圧力、Ｏ２ガス流量によって、Ｈｆ／（Ｈｆ＋Ｓｉ)比は１０〜１００％の範囲で可変である。
【００３３】
Ｈｆの原料としては、Ｈｆ（ＮＲ１Ｒ２）４（Ｒ１、Ｒ２はＨ、ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７の中から選択される）を用いることができる。なお、Ｒ１、Ｒ２は、それぞれ「Ｒ」という基が１個、２個と間違えないように、あえてＲ１、Ｒ２ではなく、Ｒ１、Ｒ２と表記している。以下の、Ｒ３、Ｒ４、Ｒ５、Ｒ６についても同様である。
【００３４】
Ｓｉの原料としては、ＳｉＲ３Ｒ４Ｒ５Ｒ６（Ｒ３、Ｒ４、Ｒ５、Ｒ６はＨ、ＮＨ２、Ｎ（ＣＨ３）２、Ｎ（Ｃ２Ｈ５）２、Ｎ（Ｃ３Ｈ７）２の中から選択される）を用いることができる。ただし、ＳｉＨ４を選択した場合、他のものに比べて、ＨｆとＳｉとの比の可動範囲が狭くなる。
【００３５】
次に、チャンバー内圧力２０ｍＴｏｒｒ、Ｎ２ガスまたはＮＨ３ガス含有雰囲気中で、１３．５６ＭＨｚ、１０００Ｗの条件でチャンバー内にプラズマを生起した処理にて、窒素をＨｆＳｉＯ膜に添加（プラズマ窒化処理）して、ゲート絶縁膜６としてのＨｆＳｉＯＮ膜を形成する。
【００３６】
次に、１０００℃、Ｏ２ガス分圧５ｍＴｏｒｒの条件で１０秒間アニールする。これにより、上記プラズマ処理によるダメージを修復する。チャンバー内雰囲気には、Ｎ２ガス、Ｈ２ガス、Ｎ２Ｏガスなどを含有していても良い。
【００３７】
次に、Ｈｆの原料としてＴＤＥＡＨ（Ｈｆ［Ｎ（Ｃ２Ｈ５）］４）、Ｓｉの原料としてＴＤＭＡＳ（Ｓｉ［Ｎ（ＣＨ３）］４）、その他Ｎ２ガスを用いたＣＶＤ法で、Ｈｆ／（Ｈｆ＋Ｓｉ）比が５０％、厚さが２ｎｍのＨｆＳｉＣＮ膜（ゲート電極７）を、ＨｆＳｉＯＮ膜（ゲート絶縁膜６）上に形成する。
【００３８】
この時、シリコン基板１は６００℃に加熱され、チャンバー内には、ＴＤＥＡＨが５ｍｇ／分、ＴＤＭＡＳが３５ｍｇ／分、Ｎ２ガスが１５ｓｌｍで導入されて、チャンバー内圧力は３Ｔｏｒｒという条件である。
【００３９】
ＴＤＥＡＨ及びＴＤＭＡＳのそれぞれの流量は生産性の点から１．０ｍｇ／分以上であることが望ましい。また、気化の点から、ＴＤＥＡＨの流量は２０ｍｇ／分以下、ＴＤＭＡＳの流量は１００ｍｇ／分以下であることが望ましい。それ以上流すと、配管を詰まらせる原因となり得る。
【００４０】
Ｎ２ガスが多い方が膜厚の面内均一性が良い。典型的にはＮ２ガスの流量は１０〜２０ｓｌｍである。
【００４１】
また、雰囲気にＮＨ３ガスまたはＮＤ３ガス（Ｄはdeuterium）を添加することで、窒素濃度を上げることも可能である。また、雰囲気にＨ２ガスを添加することで、チャンバー内の残留酸素の影響を減らして、ＨｆＳｉＣＮ膜の膜質を向上させることも可能である。
【００４２】
チャンバー内圧力が低いほど膜厚の面内均一性が良く、チャンバー内圧力は、０．３〜３０Ｔｏｒｒであることが望ましい。Ｃ（炭素）とＮ（窒素）は基板温度が低いほど増える。典型的には基板温度は５００〜７００℃が望ましい。
【００４３】
膜厚は、成膜時間を変えることで調節でき、典型的には２．０〜１０ｎｍである。ＴＤＥＡＨとＴＤＭＡＳとの流量比、圧力によって、Ｈｆ／（Ｈｆ＋Ｓｉ）比は１０〜１００％の範囲で可変である。Ｈｆ／（Ｈｆ＋Ｓｉ）比は、比抵抗の点から３３％以上であることが望ましく、耐熱性の点から６７％以下であることが望ましい。
【００４４】
膜厚を十分薄くすることで、Ｈｆ／（Ｈｆ＋Ｓｉ）比が３３％未満でも使用可能である。
【００４５】
Ｈｆの原料としては、Ｈｆ（ＮＲ１Ｒ２）４（Ｒ１、Ｒ２はＨ、ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７の中から選択される）を用いることができる。
【００４６】
Ｓｉの原料としては、ＳｉＲ３Ｒ４Ｒ５Ｒ６（Ｒ３、Ｒ４、Ｒ５、Ｒ６はＨ、ＮＨ２、Ｎ（ＣＨ３）２、Ｎ（Ｃ２Ｈ５）２、Ｎ（Ｃ３Ｈ７）２の中から選択される）を用いることができる。ただし、ＳｉＨ４を選択した場合、他のものに比べて、ＨｆとＳｉとの比の可動範囲が狭くなる。
【００４７】
ゲート電極７としてのＨｆＳｉＣＮ膜を形成するにあたって、Ｈｆ原料やＳｉ原料に含まれるＣ、Ｎを利用することで組成比が安定したゲート電極７を形成でき、局所的な組成比ばらつきによるしきい値電圧ばらつきを抑制できる。
【００４８】
ゲート絶縁膜６としてのＨｆＳｉＯＮ膜の成膜時と、ゲート電極７としてのＨｆＳｉＣＮ膜の成膜時とで、Ｈｆ原料及びＳｉ原料を同じものを用いることで、コストを削減する効果が得られる。
【００４９】
また、ゲート絶縁膜６、ゲート電極７をＣＶＤ法で成膜することで、スパッタ法で成膜した場合に比べて、成膜時におけるミキシングやダメージを抑えることができる。
【００５０】
次に、チャンバー内圧力２０ｍＴｏｒｒ、Ｎ２ガスまたはＮＨ３ガス含有雰囲気中で、１３．５６ＭＨｚ、１０００Ｗの条件でプラズマ窒化処理を行う。この時、同時にＣ（炭素）が減る。この工程は、上記ＨｆＳｉＣＮ成膜時と同一チャンバーで行うか、あるいは別のチャンバーで行う場合は低酸素分圧下で基板を移動させることが望ましい。
【００５１】
次に、１０００℃、５Ｔｏｒｒ、Ｎ２ガス雰囲気中で１０秒間アニールする。これにより、プラズマによって損傷したＨｆの結合や、プラズマ窒化処理により導入された窒素の状態を安定化する。導電性を保つため、雰囲気中にＯ２やＨ２Ｏは少ない方が望ましく、１ｐｐｍ以下、もしくはＯ２ガス分圧０．７ｍＴｏｒｒ以下であることが望ましい。この工程により、Ｃ、Ｎの濃度が下がる。この工程は、上記プラズマ窒化処理と同一チャンバーで行われるか、別のチャンバーで行う場合は低酸素分圧下で基板を移動させることが望ましい。
【００５２】
上記ＨｆＳｉＣＮ膜の成膜時、その成膜後のプラズマ窒化処理、アニールの各工程の条件を変えることで、ＨｆＳｉＣＮ膜におけるＨｆ、Ｓｉ、Ｃ、Ｎの組成比を変えることが出来る。Ｃの濃度は１〜５０atomic％、Ｎの濃度は１〜５０atomic％の範囲で調節可能である。
【００５３】
次に、６２０℃、１Ｔｏｒｒ、ＳｉＨ４、Ｎ２、Ｈ２雰囲気中で、ゲート電極７（ＨｆＳｉＣＮ膜）の上に、厚さ５０ｎｍの多結晶シリコン膜８を成膜する。この成膜法は、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用いたＣＶＤ法が望ましいが、スパッタ法により成膜することも可能である。この工程は、上記アニールと同一チャンバーで行われるか、あるいは別のチャンバーで行う場合は低酸素分圧下で基板を移動させることが望ましい。
【００５４】
次に、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法により、多結晶シリコン膜８を所望のゲート形状に加工する。次いで、その多結晶シリコン膜８をマスクとして、ゲート電極７（ＨｆＳｉＣＮ膜）をＲＩＥまたはウェットエッチング法により加工し、続いてゲート絶縁膜６（ＨｆＳｉＯＮ膜）をＲＩＥまたはウェットエッチング法により加工する。その後、イオン注入法により、多結晶シリコン膜８に不純物を導入して導電性を持たせる。
【００５５】
以上のようにして所望の形状に加工されたゲート構造部をマスクにして、シリコン基板１の表面に不純物がイオン注入法により注入され、ソース領域２ａとドレイン領域２ｂが形成される。さらにその後、ソース領域２ａ、ドレイン領域２ｂおよび多結晶シリコン膜８の表層部のシリサイド処理、層間絶縁膜１７の形成、コンタクト１４〜１６及び配線１１〜１３の形成などが行われ、図１に示す構造が得られる。
【００５６】
次に、図３は、図１に示す半導体装置におけるゲート構造部の第２の具体例を示す模式断面図である。
【００５７】
シリコン基板１上に、ＳｉＯ２膜２１、ゲート絶縁膜６（例えばＨｆＳｉＯＮ膜）、ゲート電極７（例えばＨｆＳｉＣＮ膜）を順に形成する工程が、図２を参照して前述した具体例と同様に行われる。
【００５８】
その後、本具体例では、ＨｆＳｉＣＮ膜の上にＴｉＮ膜２２を厚さ５ｎｍ程度成膜する。この工程は、ＨｆＳｉＣＮ膜形成後のアニールと同一チャンバーで行われるか、あるいは別のチャンバーで行う場合は低酸素分圧下で基板を移動させることがより望ましい。ＴｉＮ膜２２の成膜方法は、ＴｉＣｌ４ガス、ＮＨ３ガスを用いたＣＶＤ法でも、ＴｉまたはＴｉＮターゲットを用いたスパッタ法でも良い。
【００５９】
ＴｉＮ膜２２の形成後、その上に多結晶シリコン膜８を形成する工程、ＳｉＯ２膜２１、ゲート絶縁膜６（例えばＨｆＳｉＯＮ膜）、ゲート電極７（例えばＨｆＳｉＣＮ膜）、ＴｉＮ膜２２および多結晶シリコン膜８を所望の形状に加工する工程が、前述した具体例と同様に行われゲート構造部が得られる。
【００６０】
ＨｆやＺｒは大気にさらされると容易に酸化されやすい。すなわち、ゲート電極７としてのＨｆＳｉＣＮ膜は容易に酸化されやすい。これに対してＴｉＮはＨｆＳｉＣＮよりも酸化されにくい。
【００６１】
したがって、多結晶シリコン膜８の成膜の際に、ＨｆＳｉＣＮ膜成膜時と同一チャンバーで行う、または低酸素分圧下で基板移動させることが不要となる。なお、メタルゲート電極７として機能するのはＨｆＳｉＣＮ膜で、ＴｉＮ膜２２はＨｆＳｉＣＮ膜の酸化を防ぐための保護膜である。このため、ＴｉＮ膜２２の組成は特に重視されない。その保護膜として、ＴｉＮの代わりに、ＭｏＮ、ＷＮ、ＴａＣ、ＴａＳｉＮ、ＴａＮ、ＡｌＮなどの材料も使うことが可能である。
【００６２】
次に、図４は、図１に示す半導体装置におけるゲート構造部の第３の具体例を示す模式断面図である。
【００６３】
図４に示すように、ＨｆＳｉＣＮ膜上に多結晶シリコン膜を成膜せず、ＨｆＳｉＣＮ膜上に形成したレジストマスクを用いてＨｆＳｉＣＮ膜をゲート形状に加工しても良い。この場合、ＨｆＳｉＣＮ膜の膜厚は、上に多結晶シリコン膜を設ける場合よりも厚くし、典型的には５０〜１００ｎｍが望ましい。ただし、加工のし易さの点から、図２、３に示すように、上に多結晶シリコン膜８を形成してからＨｆＳｉＣＮ膜を加工する方が望ましい。
【００６４】
次に、図５は、図１に示す半導体装置におけるゲート構造部の第４の具体例を示す模式断面図である。
【００６５】
上記図３に示した第２の具体例では、ＴｉＮ膜２２の上に多結晶シリコン膜８を成膜した例を示したが、図５に示すように、ＴｉＮ膜２２の上に多結晶シリコン膜８を形成せず、ＴｉＮ膜２２の上に形成したレジストマスクを用いてＴｉＮ膜２２及びＨｆＳｉＣＮ膜をゲート形状に加工しても良い。この構造の場合、ＴｉＮ膜２２の膜厚は、典型的には５０〜１００ｎｍが望ましい。
【００６６】
ゲート絶縁膜６（ＨｆＳｉＯＮ膜）、ゲート電極７（ＨｆＳｉＣＮ膜）の各膜中における各元素の組成比は均一である必要はない。図６には、例えば図２の構造（図６（ａ））における各膜ごとの組成比の一例を示す（図６（ｂ））。
【００６７】
ゲート絶縁膜６としてのＨｆＳｉＯＮ膜中において、移動度を向上させるため、ＨｆとＮは基板１近くで濃度が低い。また、ゲートリーク低減のため、ＨｆとＮは、基板１に近い側よりも内側（ゲート電極７側）では濃度が高い。組成比のピークは膜厚方向の中央にある必要はなく、Ｈｆのようにゲート電極７寄りでも、また、Nのようにゲート電極７との界面で最大になっていても良い。
【００６８】
ゲート電極７としてのＨｆＳｉＣＮ膜中において、多結晶シリコン膜８との反応抑制のため、多結晶シリコン膜８との界面に近い側ほどＳｉ濃度が高く、Ｈｆ濃度が低くなるように組成に傾斜があっても良い。また、ＨｆＳｉＣＮ膜成膜後の高温アニールによって、多結晶シリコン膜８との界面付近で、ＣとＮの濃度が下がったとしても、前述したような本発明の効果は得られる。
【００６９】
ＨｆＳｉＣＮ膜とＨｆＳｉＯＮ膜との界面付近では、ＨｆとＳｉが、ＨｆＳｉＣＮ膜とＨｆＳｉＯＮ膜との間で相互に拡散するのを抑制する観点から、ＨｆとＳｉの各濃度がおよそ同程度であることが、より好ましい。なお、図6に示す組成比は一例であって、本発明はその組成比に限定されるものではない。
【００７０】
ＨｆＳｉＯＮ膜は、ＣＶＤ成膜時の原料としてＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）と、ＨＴＢ（Ｈｆ（ＯＣ（ＣＨ３）３）４）と、Ｏ２とを同時に供給することで成膜することも可能である。その他原料として、アルコキシド系の材料やＨｆＣｌ４などを使うことも可能である。ただし、量産時のコスト削減の点から、ＨｆＳｉＯＮ膜とＨｆＳｉＣＮ膜とを同じ原料を用いて成膜する方が望ましい。上記具体例で挙げたＴＤＥＡＨとＴＤＭＡＳはその一例である。
【００７１】
また、ＴＤＥＡＨ、ＴＤＭＡＳ、Ｈ２Ｏを用いたＡＬＤ（Atomic Layer Deposition）法によりＨｆＳｉＯＮ膜を成膜することも可能である。このときの基板温度は、典型的には３００℃以下である。生産コストの点では熱ＣＶＤ法の方が好ましい。
【００７２】
ＨｆＳｉＣＮ膜は、ＴＤＥＡＨ、ＴＤＭＡＳ、ＮＨ３を用いたＡＬＤ法により成膜することも可能である。生産コストの点では熱ＣＶＤ法の方が好ましい。
【００７３】
また、多結晶シリコン膜８の代わりに、多結晶ＳｉＧｅ、アモルファスＳｉ、アモルファスＳｉＧｅを使うことも可能である。これらの成膜時の雰囲気は、ＳｉＨ２Ｃｌ２を用いることもでき、また、十分に希釈することでＮ２Ｏを用いることも可能である。
【００７４】
ゲート電極７（ＨｆＳｉＣＮ膜）中、あるいはシリコン基板１とゲート電極７（ＨｆＳｉＯＮ膜）との間の膜中に、Ｌａ（ランタン）、Ａｌ（アルミニウム）などが含まれていても、前述した本発明の効果が期待でき、さらにしきい値を変えることができる。
【００７５】
ｎ型ＭＩＳＦＥＴの場合には上記膜中にＬａを含むことでしきい値（の絶対値）を低くすることができ、ｐ型ＭＩＳＦＥＴの場合には上記膜中にＡｌを含むことでしきい値（の絶対値）を低くすることができる。
【００７６】
ゲート絶縁膜６、ゲート電極７に含まれるＨｆをこれと同様な特性を有するＺｒ（ジルコニウム）に置き換えてもよく、あるいはＨｆとＺｒの両方を含んでいてもよい。ゲート電極７にＺｒを含有させることで、仕事関数を大きく変化させることなく、若干ではあるが耐熱性を向上させることができる。
【００７７】
例えば、ゲート絶縁膜６はＨｆを含まずにＺｒを含んでいる場合に、Ｚｒを含まずにＨｆを含むゲート電極７を用いた場合であっても、ＨｆとＺｒは同じような特性であるため、ゲート絶縁膜６からゲート電極７へのＺｒの拡散、およびゲート電極７からゲート絶縁膜６へのＨｆの拡散が抑制される。同様に、ゲート絶縁膜６はＺｒを含まずにＨｆを含んでいる場合に、Ｈｆを含まずにＺｒを含むゲート電極７を用いた場合であっても、ゲート絶縁膜６からゲート電極７へのＨｆの拡散、およびゲート電極７からゲート絶縁膜６へのＺｒの拡散が抑制される。
【００７８】
原料に、ＴＤＥＡＺ（Ｚｒ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＥＡＨ（Ｈｆ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＭＡＳ（Ｓｉ［Ｎ（ＣＨ３）］４）を用いることで、前述したＨｆＳｉＯ膜と同様に、ＨｆＺｒＳｉＯ膜を形成することができ、その後第１の具体例と同様にプラズマ窒化処理を行うことでＨｆＺｒＳｉＯＮ膜を形成することができる。
【００７９】
原料に、ＴＤＥＡＺ（Ｚｒ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＥＡＨ（Ｈｆ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＭＡＳ（Ｓｉ［Ｎ（ＣＨ３）］４）を用いることで、前述したＨｆＳｉＣＮ膜と同様に、ＨｆＺｒＳｉＣＮ膜を形成することができる。
【００８０】
原料に、ＴＤＥＡＺ（Ｚｒ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＥＡＨ（Ｈｆ［Ｎ（Ｃ２Ｈ５）］４）、ＴＤＭＡＳ（Ｓｉ［Ｎ（ＣＨ３）］４）、ＧｅＨ４を用いることで、前述したＨｆＳｉＣＮ膜と同様に、ＨｆＺｒＳｉＧｅＣＮ膜を形成することができる。ゲート電極７にＧｅを添加することで仕事関数を大きくでき、ｐ型ＭＩＳＦＥＴにおいてしきい値を下げることができる。
【００８１】
また、ＨｆＺｒＳｉＣＮ膜を０．４ｎｍ形成後、ＧｅＨ４雰囲気中でＧｅ層を０．１ｎｍ形成する。これを合計4回繰り返す。以降、第１の具体例と同様の方法でアニールを行うことで、ＨｆＺｒＳｉＣＮとＧｅが混ざり、２．０ｎｍ程度のＨｆＺｒＳｉＧｅＣＮ膜を形成することができる。その際、アニール温度は９００℃程度で行う。
【００８２】
ゲート電極７／ゲート絶縁膜６の組み合わせとして、具体的に、ＨｆＣＮ／ＨｆＳｉＯＮ、ＺｒＣＮ／ＨｆＳｉＯＮ、ＨｆＺｒＣＮ／ＨｆＳｉＯＮ、ＨｆＳｉＣＮ／ＨｆＳｉＯＮ、ＺｒＳｉＣＮ／ＨｆＳｉＯＮ、ＨｆＺｒＳｉＣＮ／ＨｆＳｉＯＮ、ＨｆＧｅＣＮ／ＨｆＳｉＯＮ、ＺｒＧｅＣＮ／ＨｆＳｉＯＮ、ＨｆＺｒＧｅＣＮ／ＨｆＳｉＯＮ、ＨｆＳｉＧｅＣＮ／ＨｆＳｉＯＮ、ＺｒＳｉＧｅＣＮ／ＨｆＳｉＯＮ、ＨｆＺｒＳｉＧｅＣＮ／ＨｆＳｉＯＮ、ＨｆＣＮ／ＺｒＳｉＯＮ、ＺｒＣＮ／ＺｒＳｉＯＮ、ＨｆＺｒＣＮ／ＺｒＳｉＯＮ、ＨｆＳｉＣＮ／ＺｒＳｉＯＮ、ＺｒＳｉＣＮ／ＺｒＳｉＯＮ、ＨｆＺｒＳｉＣＮ／ＺｒＳｉＯＮ、ＨｆＧｅＣＮ／ＺｒＳｉＯＮ、ＺｒＧｅＣＮ／ＺｒＳｉＯＮ、ＨｆＺｒＧｅＣＮ／ＺｒＳｉＯＮ、ＨｆＳｉＧｅＣＮ／ＺｒＳｉＯＮ、ＺｒＳｉＧｅＣＮ／ＺｒＳｉＯＮ、ＨｆＺｒＳｉＧｅＣＮ／ＺｒＳｉＯＮ、ＨｆＣＮ／ＨｆＺｒＳｉＯＮ、ＺｒＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＺｒＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＳｉＣＮ／ＨｆＺｒＳｉＯＮ、ＺｒＳｉＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＺｒＳｉＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＧｅＣＮ／ＨｆＺｒＳｉＯＮ、ＺｒＧｅＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＺｒＧｅＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＳｉＧｅＣＮ／ＨｆＺｒＳｉＯＮ、ＺｒＳｉＧｅＣＮ／ＨｆＺｒＳｉＯＮ、ＨｆＺｒＳｉＧｅＣＮ／ＨｆＺｒＳｉＯＮ、を例示することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態に係る半導体装置の要部の模式断面図。
【図２】図１に示す半導体装置におけるゲート構造部の第１の具体例を示す模式断面図。
【図３】図１に示す半導体装置におけるゲート構造部の第２の具体例を示す模式断面図。
【図４】図１に示す半導体装置におけるゲート構造部の第３の具体例を示す模式断面図。
【図５】図１に示す半導体装置におけるゲート構造部の第４の具体例を示す模式断面図。
【図６】図２に示す構造における各層ごとの組成比を示す模式断面図。
【符号の説明】
【００８４】
３…ゲート電極、５，９…シリサイド膜、６…ゲート絶縁膜、７…第１のゲート電極、８…第２のゲート電極、２２…ＴｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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