【手続補正書】
【提出日】平成17年9月22日(2005.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メモリセルが行列状に配置された複数の第１のメモリブロックと、
前記第１のメモリブロックを選択的に活性化する第１のデコーダと、
前記第１のメモリブロックと実質的に等しい構成の少なくとも１つの第２のメモリブロックと、
前記第２のメモリブロックを選択する第２のデコーダと、
ブロックアドレス情報を出力するブロックアドレスバッファと、
記憶素子と、前記記憶素子の記憶情報を保持するラッチ回路とを有し、不良ブロックアドレスを記憶する不良ブロックアドレス記憶部であって、前記不良ブロックアドレス記憶部の読み出し動作は電源投入時に行なわれ、前記記憶素子の記憶情報が前記ラッチ回路にラッチされる不良ブロックアドレス記憶部と、
前記不良ブロックアドレス記憶部の前記ラッチ回路にラッチされている不良ブロックアドレスと前記ブロックアドレスバッファから入力されたブロックアドレスとを比較する不良ブロックアドレス比較部と
を具備し、
前記不良ブロックアドレス比較部で一致が検出されたときに、不良が発生した第１のメモリブロックを選択する前記第１のデコーダを非選択状態とすると共に、前記第２のデコーダを選択状態にすることを特徴とする半導体記憶装置。
【請求項２】  複数メモリブロックの一括消去時に、前記不良ブロックアドレス記憶部に記憶されている不良ブロックアドレスが前記ブロックアドレスバッファに入力され、前記第１のデコーダは、前記メモリブロック毎に設けられた第１のラッチ回路に第１のデータをラッチすることにより、前記第１のラッチ回路に第１のデータがラッチされるメモリブロック中のメモリセルへの消去電位の印加を禁止することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】  メモリセルの消去時に浮遊ゲート中のエレクトロンをウェル領域に引き抜くタイプの半導体記憶装置において、
メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、ブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備えた複数のブロックコアと、
前記複数のブロックコアと実質的に等しい構成の少なくとも１つの救済用のブロックコアと、
ロウアドレス信号が入力され、前記複数のブロックコア及び救済用のブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、
カラムアドレス信号が入力されるカラムアドレスバッファと、
前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数のブロックコア及び救済用のブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、
ブロックアドレスが入力され、前記複数のブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、
不良が発生したブロックコアのアドレスを記憶する救済用のアドレス記憶部と、
前記アドレス記憶部に記憶されているブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、
パルス信号を出力するディセーブルパルス発生部と、
選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファと
を具備し、
前記ブロックコア中のメモリセルアレイに不良が発生したときに、このブロックコアのアドレスを前記アドレス記憶部に記憶し、前記アドレス比較部で一致が検出されたときに、前記アドレス比較部からディセーブル信号を出力し、不良が発生したブロックコア中のブロックデコーダを強制非選択とし、救済用のブロックコア中のブロックデコーダを選択状態とすることにより、不良が発生したブロックコアを救済用のブロックコアに置き換えることを特徴とする半導体記憶装置。
【請求項４】  複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】  メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、ブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備えた複数の第１ブロックコアと、
前記複数のブロックコアと実質的に等しい構成の少なくとも１つの第２ブロックコアと、
ロウアドレス信号が入力され、前記複数の第１ブロックコア及び第２ブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、
カラムアドレス信号が入力されるカラムアドレスバッファと、
前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数の第１ブロックコア及び第２ブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、
ブロックアドレスが入力され、前記複数の第１ブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、
不良が発生した第１ブロックコアのアドレスを記憶する救済アドレス記憶部と、
前記アドレス記憶部に記憶されている第１ブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、
パルス信号を出力し、前記複数の第１ブロックコア及び第２ブロックコア中に設けられたディセーブルラッチの動作を制御するディセーブルパルス発生部と、
選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファと
を具備し、
前記複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にすることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、メモリセルが行列状に配置された複数の第１のメモリブロックと、前記第１のメモリブロックを選択的に活性化する第１のデコーダと、前記第１のメモリブロックと実質的に等しい構成の少なくとも１つの第２のメモリブロックと、前記第２のメモリブロックを選択する第２のデコーダと、ブロックアドレス情報を出力するブロックアドレスバッファと、記憶素子と、前記記憶素子の記憶情報を保持するラッチ回路とを有し、不良ブロックアドレスを記憶する不良ブロックアドレス記憶部であって、前記不良ブロックアドレス記憶部の読み出し動作は電源投入時に行なわれ、前記記憶素子の記憶情報が前記ラッチ回路にラッチされる不良ブロックアドレス記憶部と、前記不良ブロックアドレス記憶部の前記ラッチ回路にラッチされている不良ブロックアドレスと前記ブロックアドレスバッファから入力されたブロックアドレスとを比較する不良ブロックアドレス比較部とを具備し、前記不良ブロックアドレス比較部で一致が検出されたときに、不良が発生した第１のメモリブロックを選択する前記第１のデコーダを非選択状態とすると共に、前記第２のデコーダを選択状態にする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、この発明の一態様に係る半導体記憶装置は、メモリセルの消去時に浮遊ゲート中のエレクトロンをウェル領域に引き抜くタイプの半導体記憶装置において、メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、ブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備えた複数のブロックコアと、前記複数のブロックコアと実質的に等しい構成の少なくとも１つの救済用のブロックコアと、ロウアドレス信号が入力され、前記複数のブロックコア及び救済用のブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、カラムアドレス信号が入力されるカラムアドレスバッファと、前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数のブロックコア及び救済用のブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、ブロックアドレスが入力され、前記複数のブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、不良が発生したブロックコアのアドレスを記憶する救済用のアドレス記憶部と、前記アドレス記憶部に記憶されているブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、パルス信号を出力するディセーブルパルス発生部と、選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプとデータの授受を行う入出力バッファとを具備し、前記ブロックコア中のメモリセルアレイに不良が発生したときに、このブロックコアのアドレスを前記アドレス記憶部に記憶し、前記アドレス比較部で一致が検出されたときに、前記アドレス比較部からディセーブル信号を出力し、不良が発生したブロックコア中のブロックデコーダを強制非選択とし、救済用のブロックコア中のブロックデコーダを選択状態とすることにより、不良が発生したブロックコアを救済用のブロックコアに置き換える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
更に、この発明の一態様に係る半導体記憶装置は、メモリセルが行列状に配置されたメモリセルアレイ、前記メモリセルアレイ中のメモリセルの行を選択するロウデコーダ、ブロックを選択するためのブロックデコーダ、強制的に選択を禁止するためのディセーブルラッチ、及び前記メモリセルアレイ中のメモリセルの列を選択するためのカラム選択ゲートをそれぞれ備えた複数の第１ブロックコアと、前記複数のブロックコアと実質的に等しい構成の少なくとも１つの第２ブロックコアと、ロウアドレス信号が入力され、前記複数の第１ブロックコア及び第２ブロックコア中のロウデコーダにそれぞれ内部ロウアドレス信号を供給するロウアドレスバッファと、カラムアドレス信号が入力されるカラムアドレスバッファと、前記カラムアドレスバッファから出力される内部カラムアドレス信号をデコードして、前記複数の第１ブロックコア及び第２ブロックコア中のカラム選択ゲートをそれぞれ選択するカラムデコーダと、ブロックアドレスが入力され、前記複数の第１ブロックコアの各ブロックデコーダにブロック選択信号を出力するブロックアドレスバッファと、不良が発生した第１ブロックコアのアドレスを記憶する救済アドレス記憶部と、前記アドレス記憶部に記憶されている第１ブロックコアのアドレスと前記ブロックアドレスバッファから出力されたブロック選択信号とを比較するアドレス比較部と、パルス信号を出力し、前記複数の第１ブロックコア及び第２ブロックコア中に設けられたディセーブルラッチの動作を制御するディセーブルパルス発生部と、選択されたメモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプとデータの授受を行う入出力バッファとを具備し、前記複数ブロックを同時に消去するときには、前記アドレス記憶部から不良アドレスを前記ブロックアドレスバッファに入力し、前記不良が発生したブロックコアの前記ディセーブルラッチにブロック選択信号を供給し、前記ディセーブルパルス発生部から出力されるパルス信号に応答してディセーブル信号をラッチすることにより、前記不良が発生したブロックコア中のブロックデコーダを強制非選択にする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
上記のような構成によれば、ブロックコアを１つの単位として不良救済を行うので、基板となるＰウェル領域に高電位を印加して浮遊ゲート中のエレクトロンをＰウェル領域に引き抜く構造のメモリセルを用いた場合に、メモリセル内に不良があっても確実に救済できる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、半導体記憶装置内の全ブロックを一括で消去する場合、不良のあったブロックコアに対しては電圧を印加しないようにできるので、不良部分による電位降下を抑えることができ、正常なブロックコアの消去を妨げない。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
更に、制御ゲートが電源電位で読み出しでき、制御ゲート電位のコントロールの必要がなく、低電圧動作品の動作マージンを大きくすることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
更にまた、ヒューズブローしたか否かに応じて不良ブロックアドレスを記憶できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
ラッチ回路によるラッチ動作を電源投入時に行えば、ヒューズセルの読み出しによるアクセスの遅れを防ぐことができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また、上記のような構成によれば、ブロックコアを１つの単位として不良救済を行うので、基板となるＰウェル領域に高電位を印加して浮遊ゲート中のエレクトロンをＰウェル領域に引き抜く構造のメモリセルを用いた場合に、メモリセル内に不良があっても確実に救済できる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
不良が発生したブロックコア中のブロックデコーダを強制非選択にすれば、不良ブロックへの電位の印加を防ぐことができ、電位の低下を防止できる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、複数のブロックコアをそれぞれ独立したウェル内に形成すれば、不良ブロックを完全に分離できる。