【手続補正書】
【提出日】令和3年3月24日(2021.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流を通すように動作可能である半導体ピラーであって、前記半導体ピラーは基板から垂直に延びる、前記半導体ピラーと、
トンネル領域によって前記半導体ピラーから分離されている電荷トラップ領域と、
前記電荷トラップ領域に隣接した誘電体ブロック領域と、
電荷蓄積領域の電荷の蓄積を制御するように動作可能である第１のゲートと、
第２のゲートと、
前記第１のゲートと前記第２のゲートとの間に垂直に延び、前記第１のゲートと前記第２のゲートとに接触する絶縁誘電体と、
前記誘電体ブロック領域と前記第１のゲートとの間の誘電体バリアであって、前記誘電体バリアが、前記誘電体ブロック領域の材料とは異なる材料を備えており、前記誘電体バリアが、前記誘電体ブロック領域、前記第１のゲート、前記絶縁誘電体、及び前記第２のゲートに沿って垂直にナノラミネートとして構築され、前記誘電体ブロック領域、前記第１のゲート、前記絶縁誘電体、及び前記第２のゲートと接触しており、前記ナノラミネートは少なくとも３つの異なる材料の層を備え、前記ナノラミネートは酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアと、を備えた装置。
【請求項２】
前記誘電体バリアの前記材料が、１２＜κ＜４０の範囲の誘電率（κ）を有している、請求項１に記載の装置。
【請求項３】
前記誘電体バリアの前記材料が、酸化アルミニウムの電子親和力より小さい電子親和力を有している、請求項１に記載の装置。
【請求項４】
前記誘電体バリアの前記材料が、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有している、請求項３に記載の装置。
【請求項５】
前記誘電体バリアの前記材料が、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムと、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含んでいる、請求項１に記載の装置。
【請求項６】
前記電荷トラップ領域が、誘電体シリコン窒化物を含んでいる、請求項１に記載の装置。
【請求項７】
前記ゲートが、導電性の窒化チタンを含んでいる、請求項１に記載の装置。
【請求項８】
前記ゲートが、前記導電性の窒化チタン上にタングステンを含み、前記導電性の窒化チタンと接触している、請求項７に記載の装置。
【請求項９】
メモリセルのストリングを備えた、メモリデバイスであって、
前記メモリセルのストリングが、
半導体材料の垂直ピラーであって、前記垂直ピラーは基板から垂直に延びる、前記垂直ピラーと、
複数の電荷蓄積デバイスのうちの直接隣接する電荷蓄積デバイス間に絶縁誘電体を有し前記垂直ピラーに沿って配置された前記複数の電荷蓄積デバイスと、
を備え、
前記複数の電荷蓄積デバイスの各電荷蓄積デバイスが、
トンネル領域によって垂直ストリングの前記垂直ピラーから分離されている電荷トラップ領域と、
前記電荷トラップ領域に隣接した誘電体ブロック領域と、
前記誘電体ブロック領域に隣接するとともに、電荷蓄積領域の電荷の蓄積を制御するように動作可能であるゲートと、
前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なり、前記誘電体バリアが、前記誘電体ブロック領域及び前記ゲートに沿って垂直にナノラミネートとして構築され、前記ナノラミネートは複数の層を有し、前記ナノラミネートの各層は酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアと、
を備え、
各電荷蓄積デバイスの前記誘電体バリアは、各電荷蓄積デバイスの前記ゲートに沿って連続的に垂直に延び各電荷蓄積デバイスの前記ゲートに接触し、前記垂直ピラーに沿って配置された前記電荷蓄積デバイス間の前記絶縁誘電体に沿って連続的に延び前記電荷蓄積デバイス間の前記絶縁誘電体に接触する領域の一部である、前記メモリデバイス。
【請求項１０】
前記誘電体バリアの前記材料が、酸化ハフニウムを含んでいる、請求項９に記載のメモリデバイス。
【請求項１１】
前記誘電体バリアの前記材料が、酸化ジルコニウムを含んでいる、請求項９に記載のメモリデバイス。
【請求項１２】
前記誘電体バリアの前記材料が、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を含んでいる、請求項９に記載のメモリデバイス。
【請求項１３】
前記誘電体バリアの前記材料が、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を含んでいる、請求項９に記載のメモリデバイス。
【請求項１４】
前記誘電体バリアが、前記誘電体ブロック領域から前記ゲートまで、約１５オングストロームから約５０オングストロームまでの範囲の厚さを有している、請求項９に記載のメモリデバイス。
【請求項１５】
前記トンネル領域が、３つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
【請求項１６】
前記３つの領域のトンネルバリアが、誘電酸化物の領域と、前記誘電酸化物上に配置された誘電窒化物の領域と、前記誘電窒化物の領域上に配置された誘電酸化物の別の領域とである、請求項１５に記載のメモリデバイス。
【請求項１７】
前記トンネル領域が、２つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
【請求項１８】
前記トンネル領域が、１つの領域のトンネルバリアである、請求項９に記載のメモリデバイス。
【請求項１９】
前記ゲートが金属ゲートである、請求項９に記載のメモリデバイス。
【請求項２０】
前記半導体材料のピラーが、ポリシリコンを含んでいる、請求項９に記載のメモリデバイス。
【請求項２１】
メモリセルのストリングを備えた、メモリデバイスであって、
前記メモリセルのストリングは、
半導体材料の垂直ピラーであって、前記垂直ピラーは基板から垂直に延びる、前記垂直ピラーと、
複数の電荷蓄積デバイスのうちの直接隣接する電荷蓄積デバイス間に絶縁誘電体を有し前記垂直ピラーに沿って配置された前記複数の電荷蓄積デバイスと、
を備え、
前記複数の電荷蓄積デバイスの各電荷蓄積デバイスが、
トンネル領域によって垂直ストリングの前記垂直ピラーから分離されている電荷トラップ領域と、
前記電荷トラップ領域に隣接した誘電体ブロック領域と、
前記誘電体ブロック領域に隣接するとともに、電荷蓄積領域の電荷の蓄積を制御するように動作可能であるゲートと、
前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記誘電体バリアが、前記誘電体ブロック領域とは異なり、前記誘電体バリアが、前記誘電体ブロック領域及び前記ゲートに沿って垂直にナノラミネートとして構築され、前記ナノラミネートは複数の層を有し、前記ナノラミネートの各層は酸化アルミニウムの誘電率より大きい誘電率を有しており、前記ナノラミネートが、２．８ｅＶより小さい電子親和力を有している、前記誘電体バリアと、
を備え、
各電荷蓄積デバイスの前記誘電体バリアは、各電荷蓄積デバイスの前記ゲートに沿って連続的に垂直に延び各電荷蓄積デバイスの前記ゲートに接触し、前記垂直ピラーに沿って配置された前記電荷蓄積デバイス間の前記絶縁誘電体に沿って連続的に延び前記電荷蓄積デバイス間の前記絶縁誘電体に接触する領域の一部である、前記メモリデバイス。
【請求項２２】
前記誘電体バリアの前記材料が、１２＜κ＜４０の範囲の誘電率（κ）を有している、請求項２１に記載のメモリデバイス。
【請求項２３】
前記誘電体バリアの前記材料が、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有している、請求項２１に記載のメモリデバイス。
【請求項２４】
前記トンネル領域が、
第１の誘電酸化物の領域と、
前記第１の誘電酸化物上に配置された誘電窒化物の領域と、
前記誘電窒化物の領域上に配置された第２の誘電酸化物の領域と、
を含んでいる、請求項２１に記載のメモリデバイス。
【請求項２５】
材料スタックのオープンエリアの壁に沿ってブロック誘電体領域を形成することと、
前記ブロック誘電体領域上に、前記ブロック誘電体領域と接触する電荷トラップ領域を形成することと、
前記電荷トラップ領域上に、前記電荷トラップ領域と接触するトンネル領域を形成することと、
前記トンネル領域上に、前記トンネル領域と接触する半導体材料を形成することであって、前記半導体材料が、電流を通すチャンネル構造として動作可能である、前記半導体材料を形成することと、
前記材料スタックの一部を除去して、前記誘電体ブロック領域の一部を露出させることと、
前記電荷トラップ領域とは反対の前記誘電体ブロック領域の側で、前記誘電体ブロック領域の前記露出した部分上に、前記露出した部分と接触する誘電体バリアを形成することであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なり、前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、前記誘電体バリアを形成することと、
前記誘電体バリア上に、前記誘電体バリアと接触するゲートを形成することであって、前記ゲートが、前記誘電体バリアによって前記誘電体ブロック領域から分離されている、前記ゲートを形成することと、
を含む、方法。
【請求項２６】
前記誘電体バリアを形成することが、酸化ハフニウムを堆積させることを含む、請求項２５に記載の方法。
【請求項２７】
前記誘電体バリアを形成することが、酸化ジルコニウムを堆積させることを含む、請求項２５に記載の方法。
【請求項２８】
前記誘電体バリアを形成することが、酸化アルミニウムと酸化ハフニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
【請求項２９】
前記誘電体バリアを形成することが、酸化アルミニウムと酸化ジルコニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
【請求項３０】
前記誘電体バリアを形成することが、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
【請求項３１】
前記誘電体バリアを形成することが、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を堆積させることを含む、請求項２５に記載の方法。
【請求項３２】
前記ゲートを形成することが、
前記誘電体バリア上に、前記誘電体バリアと接触する導電性の窒化チタン領域を形成することと、
前記導電性の窒化チタン上に、前記導電性の窒化チタンと接触するタングステンを形成することと、
を含む、請求項２５に記載の方法。
【請求項３３】
材料スタックのオープンエリアの壁上に、オープンエリアの壁と接触する誘電体バリアを形成することであって、前記誘電体バリアが、少なくとも３つの異なる材料の層を有するナノラミネートとして構築され、前記ナノラミネートが、酸化アルミニウムの誘電率より大きい誘電率を有する、前記誘電体バリアを形成することと、
前記誘電体バリア上に、前記誘電体バリアと接触するブロック誘電体領域を形成することであって、前記誘電体バリアの材料が、前記誘電体ブロック領域の材料とは異なっている、前記ブロック誘電体領域を形成することと、
前記ブロック誘電体領域上に、前記ブロック誘電体領域と接触する電荷トラップ領域を形成することと、
前記電荷トラップ領域上に、前記電荷トラップ領域と接触するトンネル領域を形成することと、
前記トンネル領域上に、前記トンネル領域と接触する半導体材料を形成することであって、前記半導体材料が、電流を通すチャンネル構造として動作可能である、前記半導体材料を形成することと、
前記誘電体バリア上に、前記誘電体バリアと接触するゲートを形成することであって、前記ゲートが、前記誘電体バリアによって前記誘電体ブロック領域から分離されている、前記ゲートを形成することと、
を含む、方法。
【請求項３４】
前記誘電体バリアの前記材料が、酸化アルミニウムの誘電率より大きい誘電率を有している、請求項３３に記載の方法。
【請求項３５】
前記誘電体バリアを形成することが、酸化アルミニウムを堆積させることを含む、請求項３３に記載の方法。
【請求項３６】
前記誘電体バリアを形成することが、酸化ハフニウムを堆積させることを含む、請求項３３に記載の方法。
【請求項３７】
前記誘電体バリアを形成することが、酸化ジルコニウムを堆積させることを含む、請求項３３に記載の方法。
【請求項３８】
前記誘電体バリアを形成することが、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ハフニウムとの混合物を堆積させることを含む、請求項３３に記載の方法。
【請求項３９】
前記誘電体バリアを形成することが、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数と、酸化ジルコニウムとの混合物を堆積させることを含む、請求項３３に記載の方法。
【請求項４０】
前記誘電体バリアを形成することが、１２＜κ＜４０の範囲の誘電率（κ）を有する前記誘電体バリアの材料を形成することを含む、請求項３３に記載の方法。
【請求項４１】
前記誘電体バリアを形成することが、１．５ｅＶ＜χ＜２．５ｅＶの範囲の電子親和力を有する前記誘電体バリアの材料を形成することを含む、請求項３３に記載の方法。
【請求項４２】
前記材料スタック内のオープンピラーとして、前記オープンエリアを形成することであって、前記材料スタックが、交互の、絶縁誘電体と、導電性領域に関する犠牲領域とを含んでいる、前記オープンエリアを形成することと、
前記犠牲領域の各部を除去し、前記誘電体バリアの各部を露出することと、
前記誘電体バリアの前記露出した部分上に、前記露出した部分と接触する複数のゲートを形成することであって、複数の電荷トラップ構造が、前記材料スタックに形成されている、前記複数のゲートを形成することと、
を含む、請求項３３に記載の方法。
【請求項４３】
前記誘電体バリア、前記ブロック誘電体領域、前記電荷トラップ領域、前記トンネル領域、及び前記半導体材料が、前記複数の電荷トラップ構造間で、前記複数の電荷トラップ構造を通して連続した領域として形成される、請求項４２に記載の方法。
【請求項４４】
前記半導体材料を形成することが、前記オープンピラーに前記半導体材料のドープされた中空ピラーを形成することを含む、請求項４２に記載の方法。