(57)【要約】【課題】クロックの個体差に依らず通信可能な集積回路装置及び電子機器等を提供すること。【解決手段】集積回路装置は、クロックＣＬＫを生成する内蔵クロック生成回路１０と、クロックＣＬＫに基づいて外部通信処理を行う通信回路４０と、基準クロックＢＣＬＫに基づいてクロックＣＬＫの周期情報を測定する測定回路２０と、測定回路２０を制御する制御回路３０と、を含み、制御回路３０は、測定回路２０で測定された周期情報に基づいて、通信回路４０の通信速度設定情報を設定する。【選択図】      図３
2010183346.tif 000002
【特許請求の範囲】
【請求項１】
クロックを生成する内蔵クロック生成回路と、
前記クロックに基づいて外部通信処理を行う通信回路と、
基準クロックに基づいて前記クロックの周期情報を測定する測定回路と、
前記測定回路を制御する制御回路と、
を含み、
前記制御回路は、
前記測定回路で測定された前記周期情報に基づいて、前記通信回路の通信速度設定情報を設定することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記測定回路は、
前記基準クロックのサイクル数をカウントし、前記基準クロックのｉサイクル分の期間（ｉは自然数）を測定する第１のカウンターと、
前記基準クロックの前記ｉサイクル分の期間において前記クロックのサイクル数をカウントし、前記基準クロックの前記ｉサイクル分の期間に相当する前記クロックのサイクル数を前記周期情報として取得する第２のカウンターと、
を有することを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記周期情報として取得された前記クロックのサイクル数をｎ（ｎは自然数）とし、前記基準クロックの周波数をｆｏヘルツとし、前記通信回路の通信速度をｊｂｐｓ（bits per second）とするときに、
前記制御回路は、
前記通信速度での１ビットの期間に相当する前記クロックのサイクル数Ｘ＝（ｎ／ｉ）×ｆｏ×（１／ｊ）を求め、前記サイクル数Ｘに基づいて前記通信速度設定情報を設定することを特徴とする集積回路装置。
【請求項４】
請求項２又は３において、
前記第１のカウンターは、
前記制御回路からの指示を受けてカウントを開始し、第１の割り込み信号を発生し、前記第１の割り込み信号の発生後に前記基準クロックのｉサイクルをカウントし、第２の割り込み信号を発生し、
前記制御回路は、
前記第１の割り込み信号を受けてスタート指示信号を前記第２のカウンターに出力し、前記第２の割り込み信号を受けてストップ指示信号を前記第２のカウンターに出力し、
前記第２のカウンターは、
前記スタート指示信号を受けてカウントを開始し、前記ストップ指示信号を受けてカウントを終了し、カウント値を前記周期情報として前記制御回路に出力することを特徴とする集積回路装置。
【請求項５】
請求項１乃至４において、
前記通信回路は、
調歩同期方式のシリアル通信回路により構成されることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５において、
前記内蔵クロック生成回路は、
キャパシターの容量値と抵抗素子の抵抗値とにより発振周波数が設定されるＣＲ発振回路で構成されることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６において、
前記基準クロックは、
外部入力クロックであることを特徴とする集積回路装置。
【請求項８】
請求項１乃至７において、
前記基準クロックは、
前記クロックより周波数精度の高いクロックであることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８において、
前記制御回路は、
ＣＰＵ（Central Processing Unit）を有し、
前記ＣＰＵは、
前記周期情報に基づいて前記通信速度設定情報を求めることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至８において、
前記制御回路は、
演算回路を有し、
前記演算回路は、
前記周期情報に基づいて前記通信速度設定情報を求めることを特徴とする集積回路装置。
【請求項１１】
請求項１乃至１０に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
データ通信において、データ信号とは別に同期信号を送信するための信号線を設けない通信方式がある。このような通信方式では、送信側と受信側の通信速度が一致していないと通信不可能になるという課題がある。
【０００３】
例えば、データ信号とは別に同期信号を送信するための信号線を設けない通信方式として調歩同期方式があり、マイクロコンピューターの外部通信等に用いられている。この調歩同期方式のデータ転送処理では、送信側と受信側の各々の内部クロックに従ってデータ転送処理が行われる。
【０００４】
このデータ転送処理用の内部クロックには、送信側と受信側の通信速度を合わせるために高精度なクロックが必要とされる。そのため、通信回路用のクロック生成回路として、セラミック発振回路等が用いられる。しかしながら、セラミック発振回路等を用いると、セラミック発振子等の外付け部品が必要となってしまう。
【０００５】
そこで、外付け部品を不要とするために、通信回路用のクロック生成回路としてマイクロコンピューター内蔵の発振回路を用いることも考えられる。しかしながら、内蔵の発振回路を用いると、製造バラツキによって発振周波数に個体差が生じてしまい、送信側と受信側の通信速度が合わなくなってしまう。
【０００６】
なお特許文献１には、マイクロコンピューターから外部回路に周波数補正値が送信され、その周波数補正値に基づいて、外部回路に内蔵された内蔵発振回路の発振周波数が補正される手法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３１５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの態様によれば、クロックの個体差に依らず通信可能な集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、クロックを生成する内蔵クロック生成回路と、前記クロックに基づいて外部通信処理を行う通信回路と、基準クロックに基づいて前記クロックの周期情報を測定する測定回路と、前記測定回路を制御する制御回路と、を含み、前記制御回路は、前記測定回路で測定された前記周期情報に基づいて、前記通信回路の通信速度設定情報を設定する集積回路装置に関係する。
【００１０】
本発明の一態様によれば、内蔵クロック生成回路がクロックを生成し、通信回路がそのクロックを受けて外部通信処理を行い、測定回路がそのクロックの周期情報を基準クロックに基づいて測定し、制御回路が、測定回路により測定された周期情報に基づいて通信速度設定情報を通信回路に設定する。
【００１１】
このように、本発明の一態様によれば、測定回路がクロックの周期情報を基準クロックに基づいて測定することで、内蔵クロック生成回路からのクロックの周期情報を取得できる。また、本発明の一態様によれば、制御回路が、測定回路により測定された周期情報に基づいて通信速度設定情報を通信回路に設定することで、内蔵クロック生成回路からのクロックの周期情報に基づいて通信速度設定情報を設定できる。これにより、内蔵クロック生成回路が生成するクロックの周波数に個体差がある場合であっても、内蔵クロック生成回路が生成するクロックを用いて外部通信処理できる。
【００１２】
また、本発明の一態様によれば、前記測定回路は、前記基準クロックのサイクル数をカウントし、前記基準クロックのｉサイクル分の期間（ｉは自然数）を測定する第１のカウンターと、前記基準クロックの前記ｉサイクル分の期間において前記クロックのサイクル数をカウントし、前記基準クロックの前記ｉサイクル分の期間に相当する前記クロックのサイクル数を前記周期情報として取得する第２のカウンターと、を有してもよい。
【００１３】
このようにすれば、基準クロックのｉサイクル分の期間に相当するクロックのサイクル数を周期情報として取得できる。これにより、内蔵クロック生成回路からのクロックの周期情報を基準クロックに基づいて測定できる。
【００１４】
また、本発明の一態様によれば、前記周期情報として取得された前記クロックのサイクル数をｎ（ｎは自然数）とし、前記基準クロックの周波数をｆｏヘルツとし、前記通信回路の通信速度をｊｂｐｓ（bits per second）とするときに、前記制御回路は、前記通信速度での１ビットの期間に相当する前記クロックのサイクル数Ｘ＝（ｎ／ｉ）×ｆｏ×（１／ｊ）を求め、前記サイクル数Ｘに基づいて前記通信速度設定情報を設定してもよい。
【００１５】
このようにすれば、測定回路により測定された周期情報に基づいて、通信速度ｊｂｐｓでの１ビットの期間に相当するクロックのサイクル数を求めることができる。そして、求めたサイクル数に基づいて通信速度設定情報を設定することで、測定回路により測定された周期情報に基づいて通信回路の通信速度設定情報を設定できる。
【００１６】
また、本発明の一態様によれば、前記第１のカウンターは、前記制御回路からの指示を受けてカウントを開始し、第１の割り込み信号を発生し、前記第１の割り込み信号の発生後に前記基準クロックのｉサイクルをカウントし、第２の割り込み信号を発生し、前記制御回路は、前記第１の割り込み信号を受けてスタート指示信号を前記第２のカウンターに出力し、前記第２の割り込み信号を受けてストップ指示信号を前記第２のカウンターに出力し、前記第２のカウンターは、前記スタート指示信号を受けてカウントを開始し、前記ストップ指示信号を受けてカウントを終了し、カウント値を前記周期情報として前記制御回路に出力してもよい。
【００１７】
このようにすれば、第１のカウンターが、第１、第２の割り込み信号を発生することで、基準クロックのｉサイクル分の期間を測定できる。また、制御回路が、第１、第２の割り込み信号を受けてスタート・ストップ指示信号を出力することで、第２のカウンターが、そのスタート・ストップ指示信号を受けてカウントを開始・終了できる。これにより、基準クロックのｉサイクル分の期間に相当するクロックのサイクル数を周期情報として取得できる。
【００１８】
また、本発明の一態様によれば、前記通信回路は、調歩同期方式のシリアル通信回路により構成されてもよい。
【００１９】
本発明の一態様によれば、このように通信回路が調歩同期方式のシリアル通信回路により構成される場合にも、通信速度設定情報が設定されることで外部通信処理を行うことができる。
【００２０】
また、本発明の一態様によれば、前記内蔵クロック生成回路は、キャパシターの容量値と抵抗素子の抵抗値とにより発振周波数が設定されるＣＲ発振回路で構成されてもよい。
【００２１】
本発明の一態様によれば、このように内蔵クロック生成回路がＣＲ発振回路で構成される場合にも、製造バラツキによる発振周波数の個体差に依存することなく外部通信処理できる。
【００２２】
また、本発明の一態様によれば、前記基準クロックは、外部入力クロックであってもよい。
【００２３】
このようにすれば、集積回路装置の製造バラツキによる周波数のバラツキが生じない基準クロックを用いることができる。これにより、内蔵クロック生成回路からのクロックの周波数情報を正確に測定できる。
【００２４】
また、本発明の一態様によれば、前記基準クロックは、前記クロックより周波数精度の高いクロックであってもよい。
【００２５】
本発明の一態様によれば、基準クロックの周波数精度が、内蔵クロック生成回路が生成するクロックの周波数精度より高いことで、内蔵クロック生成回路が生成するクロックの周期情報を正確に測定できる。
【００２６】
また、本発明の一態様によれば、前記制御回路は、ＣＰＵ（Central Processing Unit）を有し、前記ＣＰＵは、前記周期情報に基づいて前記通信速度設定情報を求めてもよい。
【００２７】
このようにすれば、制御回路がＣＰＵを含むことで、測定回路により測定された周期情報に基づいて通信速度設定情報を演算処理できる。
【００２８】
また、本発明の一態様によれば、前記制御回路は、演算回路を有し、前記演算回路は、前記周期情報に基づいて前記通信速度設定情報を求めてもよい。
【００２９】
このようにすれば、制御回路が演算回路を含むことで、測定回路により測定された周期情報に基づいて通信速度設定情報を演算処理できる。また、ＣＰＵとは別に演算回路を設けることで、ＣＰＵに依らず演算回路により通信速度設定情報を演算できる。
【００３０】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３１】
【図１】集積回路装置の比較例。
【図２】調歩同期方式の説明図。
【図３】本実施形態の構成例。
【図４】本実施形態の詳細例。
【図５】本実施形態の動作説明図。
【図６】本実施形態の動作例のフローチャート。
【図７】測定回路の構成例。
【図８】通信回路の構成例。
【図９】タイマーの構成例。
【図１０】タイマーの信号波形例。
【図１１】図１１（Ａ）、図１１（Ｂ）は、シリアルデータ転送処理の信号波形例。
【図１２】内蔵クロック生成回路の構成例。
【図１３】図１３（Ａ）、図１３（Ｂ）は、集積回路装置の構成例。
【図１４】電子機器の構成例。
【発明を実施するための形態】
【００３２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．比較例
図１に、本実施形態の集積回路装置の比較例として、比較例のマイクロコンピューターのブロック図を示す。この比較例のマイクロコンピューターは、水晶発振回路４１０、ＣＲ発振回路４２０、セラミック発振回路４３０、クロックセレクター４４０、ＣＰＵ４５０、ＵＡＲＴ４６０を含む。
【００３４】
水晶発振回路４１０は、マイクロコンピューターに外付けされた水晶振動子ＸＴ（水晶発振子）により発振する回路である。水晶発振回路４１０により生成されたクロックは、例えばマイクロコンピューターを低消費電力で動作させるための低周波数動作用のクロックとして用いられる。
【００３５】
ＣＲ発振回路４２０（C:Capacitor、R:Resistor）は、ＣＲ回路で帰還された発振回路であり、ＣＲ回路の抵抗素子の抵抗値とキャパシターの容量値とによって発振周波数が決まる。ＣＲ発振回路４２０は、水晶発振回路等と比べて早く発振を開始できるため、例えばマイクロコンピューターの起動時のクロックとして用いられる。
【００３６】
セラミック発振回路４３０は、マイクロコンピューターに外付けされたセラミック発振子ＣＭにより発振する回路である。セラミック発振回路４３０により生成されたクロックは、例えばＵＡＲＴ４６０に供給され、ＵＡＲＴ４６０が通信処理を行うためのクロックとして用いられる。
【００３７】
これらの発振回路からのクロックは、セレクター４４０に入力され、いずれかのクロックが選択されてＣＰＵ４５０やＵＡＲＴ４６０に供給される。
【００３８】
ＣＰＵ４５０（Central Processing Unit）は、セレクター４４０からのクロックを受けて、プログラムに記述された命令に従って演算処理を行う。またＣＰＵ４５０は、ＵＡＲＴ４６０を介してＰＣ（Personal Computer）等の外部機器とのデータ転送を行う。
【００３９】
ＵＡＲＴ４６０(Universal Asynchronous Receiver Transmitter)は、ＣＰＵ４５０からの指示を受けて、外部機器との通信処理を行う。ＵＡＲＴ４６０による通信処理では、調歩同期方式のシリアルデータ転送処理が行われる。
【００４０】
ところで、データ信号とは別に同期信号を送信するための信号線を設けない通信方式においては、送信側と受信側の通信速度を所定の精度で一致させておかないと正常にデータ転送できないという課題がある。例えば、上記の比較例のように調歩同期方式のシリアルデータ転送処理を行う場合、送信側と受信側の通信速度が一致していないと受信側が正常にデータを受信できなくなってしまう。
【００４１】
この点について図２を用いて具体的に説明する。図２に示すように、調歩同期方式のシリアルデータ転送処理ではシリアルデータＳＤＡＴＡとして最初にスタートビットが送信され、続いてデータビットが送信される。データビットが送信された後は、次にデータ転送が行われるまでストップビットが送信される。このシリアルデータＳＤＡＴＡは、送信側の内部信号ＣＫＴに同期して送信される。そして受信側では、スタートビットが検出されると内部信号ＣＫＲが生成され、シリアルデータＳＤＡＴＡが内部信号ＣＫＲに基づいて受信（ＣＫＲのパルスによりラッチ）される。この調歩同期方式のシリアルデータ転送処理では、１回のデータ転送において例えば１文字分（７ビット、または８ビット）のデータビットの転送が行われ、毎回スタートビットが付加される。
【００４２】
このとき、送信側の内部信号ＣＫＴと受信側の内部信号ＣＫＲは、各々の内部クロックに基づいて生成される。そのため、受信側の内部信号ＣＫＲのパルス間隔がシリアルデータＳＤＡＴＡのビット間隔に対してずれることがある。そうすると、スタートビットに対して受信側の内部信号ＣＫＲを同期させても、データビットに対してパルスがずれてしまい、正常にデータを受信できなくなってしまう。例えば、送信側または受信側において個体差のある発振回路（例えば、図１のＣＲ発振回路）を用いて内部クロックが生成されると、個体によっては受信側と送信側とで通信速度（内部信号のパルス間隔）が異なってしまい、正常にデータを転送できないことがある。
【００４３】
２．集積回路装置
図３に、上記課題を解決する本実施形態の集積回路装置の構成例を示す。この構成例は、内蔵クロック生成回路１０、測定回路２０、制御回路３０、通信回路４０を含み、基準クロックの周期を基準としてクロックの周期情報を測定し、測定された周期情報に基づいて外部通信処理を行う回路である。
【００４４】
具体的には、内蔵クロック生成回路１０（内蔵発振回路）は、集積回路装置に内蔵されたクロック生成回路であり、クロックＣＬＫを生成する。例えば、内蔵クロック生成回路１０は、アナログ式のＣＲ発振回路で構成されてもよく、奇数段のインバーターの出力が帰還されたリングオシレーターで構成されてもよく、ＣＲ回路で帰還されたリングオシレーターで構成されてもよい。
【００４５】
測定回路２０は、基準クロックＢＣＬＫとクロックＣＬＫを受けて、クロックＣＬＫの周期情報（周波数情報）を測定する。測定回路２０は、クロックＣＬＫの周期情報として、基準クロックＢＣＬＫの周期とクロックＣＬＫの周期との比に相当する情報を取得する。測定回路２０には、内蔵クロック生成回路１０よりも高精度な（誤差の小さい）周波数のクロックを生成できるクロック生成回路（例えば、水晶発振回路）から、基準クロックＢＣＬＫが入力される。
【００４６】
制御回路３０は、測定回路２０と通信回路４０を制御する。制御回路３０は、測定回路２０によって測定されたクロックＣＬＫの周期情報を受けて、そのクロックＣＬＫの周期情報に基づいて、所望の通信速度を実現するための通信速度設定情報を求める。そして、制御回路３０は、求めた通信速度設定情報を通信回路４０に設定する。
【００４７】
通信回路４０（シリアル通信回路）は、クロックＣＬＫを受けて外部通信処理を行う。具体的には、通信処理４０は、外部装置（例えば、本実施形態の集積回路装置とは別の集積回路装置）とのシリアルデータ転送処理（シリアル通信処理）を行う。このシリアルデータ転送処理は、制御回路３０からの通信速度設定情報によって設定された通信速度（単位は、例えばbps:bits per second）で行われる。
【００４８】
図４に、本実施形態の集積回路装置の詳細例を示す。この詳細例は、測定回路２０の具体的な構成例を示すものである。
【００４９】
図４では、測定回路２０は、第１のカウンター２２−１と第２のカウンター２２−２とを含む。そして、第１のカウンター２２−１と第２のカウンター２２−２によりクロックＣＬＫの周期情報が測定される。
【００５０】
具体的には、図５に示すように、カウンター２２−１は基準クロックＢＣＬＫを受けて、基準クロックＢＣＬＫのサイクル数をｉサイクル分（ｉは、自然数）カウントする。カウンター２２−２は、クロックＣＬＫを受けて、クロックＣＬＫのサイクル数をカウントする。そして、カウンター２２−２は、カウンター２２−１により測定された基準クロックＢＣＬＫのｉサイクル分の期間において、その期間に相当するクロックＣＬＫのサイクル数をカウントする。このようにして、クロックＣＬＫの周期情報として、基準クロックＢＣＬＫのｉサイクル分の期間に相当するクロックＣＬＫのサイクル数が測定される。
【００５１】
ここで、カウンター２２−２により測定されたクロックＣＬＫのサイクル数をｎサイクル（ｎは、自然数）とする。また、クロックＣＬＫの周波数をｆclkヘルツ（Ｈｚ）とし、基準クロックＢＣＬＫの周波数をｆｏヘルツとすると、下式（１）が成りたつ。
【００５２】
ｎ／ｆclk＝ｉ／ｆｏ      ・・・  （１）
そして、所望の通信速度をｊｂｐｓ（bps:bits per second、ｊは自然数）とすると、１ビットの期間当たりのクロックＣＬＫのサイクル数Ｘは、上式（１）を用いて下式（２）で求められる。
【００５３】
Ｘ＝ｆclk／ｊ
＝（ｎ／ｉ）×ｆｏ×（１／ｊ）      ・・・  （２）
このサイクル数Ｘは、制御回路３０によって求められ、通信速度設定情報として通信回路４０に設定される。この通信速度設定情報により１ビットの期間が設定され、その１ビットの期間に対応する通信速度によりシリアルデータ転送処理（外部通信処理）が行われる。このように、クロックＣＬＫの周期情報が測定されて通信速度設定情報が設定されることで、クロックＣＬＫの周波数に依存することなく所望の通信速度を実現できる。
【００５４】
ここで、カウンター２２−１がカウントするサイクル数ｉは、制御回路３０からカウンター２２−１の設定レジスター（例えば、図７のレジスターＲＧ１）に設定されてもよい。また、通信速度設定情報を求めるための基準クロックＢＣＬＫのサイクル数ｉ、基準クロックＢＣＬＫの周波数ｆｏ、所望の通信速度ｊは、ＣＰＵ等（例えば、図１３（Ａ）のＣＰＵ１７０）から制御回路３０の設定レジスターに設定されてもよい。
【００５５】
なお、上記では通信速度設定情報としてサイクル数Ｘが設定されるものとして説明したが、図１１等で後述するように、サイクル数Ｘを所定の定数で除算処理等した値が通信速度設定情報として設定されてもよい。
【００５６】
図６に、本実施形態の動作例のフローチャートを示す。図６のステップＳ１に示すように、サイクル数ｉ、周波数ｆｏ、通信速度ｊのレジスター設定が行われる。そして、ステップＳ２に示すように、カウンター２２−１のカウントが開始され、設定されたサイクル数ｉに従ってｉカウント毎に割り込み信号が出力される。
【００５７】
ステップＳ３に示すように、割り込み信号（第１の割り込み信号）が検出されると、ステップＳ４に示すように、カウンター２２−２のカウントが開始される。ステップＳ５に示すように、割り込み信号（第２の割り込み信号）が検出されると、ステップＳ６に示すように、カウンター２２−１、２２−２のカウントが停止される。
【００５８】
そして、ステップＳ７に示すように、カウンター２２−２のカウント値（サイクル数ｎ）が読み出される。ステップＳ８に示すように、読み出されたカウント値から通信速度設定情報が演算され、演算された通信速度設定情報が通信回路に設定される。
【００５９】
３．測定回路
図７に、測定回路の更に詳細な構成例を示す。図７に示す測定回路２０は、第１のカウンター２２−１、第２のカウンター２２−２を含む。そして、第１のカウンター２２−１は、カウンターＣＮ１、レジスターＲＧ１、カウンター制御回路ＣＣ１を含み、第２のカウンター２２−２は、カウンターＣＮ２、レジスターＲＧ２、カウンター制御回路ＣＣ２を含む。
【００６０】
レジスターＲＧ１には、カウンターＣＮ１のカウント開始・カウント停止を指示するための設定値（制御信号）や、サイクル数ｉが、制御回路３０から設定される。カウンター制御回路ＣＣ１は、レジスターＲＧ１の設定値に基づいて、カウンターＣＮ１のカウント開始・カウント停止を制御する。また、カウンター制御回路ＣＣ１は、レジスターＲＧ１に設定されたサイクル数ｉに基づいて割り込み信号を発生し、その割り込み信号を制御回路３０に出力する。例えば、カウンター制御回路ＣＣ１は、カウンターＣＮ１のカウント値がｉになると第１の割り込み信号を発生し、カウンターＣＮ１のカウント値が２ｉになると第２の割り込み信号を発生する。カウンターＣＮ１は、カウンター制御回路ＣＣ１からの指示を受けて、基準クロックＢＣＬＫのサイクル数をカウントする。
【００６１】
レジスターＲＧ２には、カウンターＣＮ２のカウント開始・カウント停止を指示するための設定値（制御信号）が制御回路３０から設定される。カウンター制御回路ＣＣ２は、レジスターＲＧ２の設定値に基づいて、カウンターＣＮ２のカウント開始・カウント停止を制御する。カウンターＣＮ２は、カウンター制御回路ＣＣ２からの指示を受けて、基準クロックＣＬＫのサイクル数をカウントする。そして、カウンターＣＮ２は、カウント停止時のカウント値（周期情報）を制御回路３０に出力する。
【００６２】
４．通信回路
図８に、通信回路の詳細な構成例を示す。図８に示す通信回路４０は、バスインターフェース回路ＩＦ、転送制御回路ＴＣ、受信バッファＢＦＲ、シフトレジスターＳＦＲ、送信バッファＢＦＴ、シフトレジスターＳＦＴを含む。また、図８に示すように、本実施形態はタイマー５０を含むことができる。
【００６３】
なお以下では、通信回路４０がＵＡＲＴで構成され、通信回路４０が調歩同期方式のシリアルデータ転送処理を行うものとして説明する。但し本発明では、通信回路４０が他の方式のシリアルデータ転送処理を行ってもよい。
【００６４】
シフトレジスターＳＦＲ（広義には、シリアルパラレル変換回路）は、外部機器（例えば、後述する図１４に示すＰＣ３５０）からのシリアルデータＳＩＮを受信する。そして、シフトレジスターＳＦＲは、受信したシリアルデータＳＩＮをパラレルデータにパラレル変換処理し、そのパラレルデータを受信バッファＢＦＲに出力する。
【００６５】
受信バッファＢＦＲは、シフトレジスターＳＦＲからパラレルデータを受けて、そのパラレルデータをバッファリングし、受信データとしてバスインターフェース回路ＩＦに出力する。
【００６６】
送信バッファＢＦＴは、バスインターフェース回路ＩＦからの送信データをバッファリングし、バッファリングした送信データをシフトレジスターＳＦＴに出力する。
【００６７】
シフトレジスターＳＦＴ（広義には、シリアルパラレル変換回路）は、パラレルデータの送信データをシリアルデータにシリアル変換処理する。そして、シフトレジスターＳＦＴは、そのシリアルデータをシリアルデータＳＯＵＴとして、外部機器（例えば、後述する図１４に示すＰＣ３５０）に送信する。
【００６８】
バスインターフェース回路ＩＦは、バスＢＵＳを介してＣＰＵ（例えば、後述する図１３（Ａ）のＣＰＵ１７０）とのインターフェース処理を行う。具体的には、バスインターフェース回路ＩＦは、ＣＰＵとの受信データ・送信データの転送処理を行う。また、バスインターフェース回路ＩＦは、レジスターＲＧＩＦを含む。そして、レジスターＲＧＩＦには、シリアルデータ転送処理を制御するための設定値（制御信号）がＣＰＵから設定される。
【００６９】
タイマー５０は、内蔵クロック生成回路からのクロックＣＬＫを受けて、タイミング信号ＴＳＩＧを生成する。このタイミング信号ＴＳＩＧは、制御回路３０からの通信速度設定情報に基づいて生成され、シリアルデータ転送処理における転送タイミングの基準となる信号である。
【００７０】
転送制御回路ＴＣは、タイマー５０からのタイミング信号ＴＳＩＧとレジスターＲＧＩＦからの制御信号を受けて、シリアルデータ転送処理の制御を行う。具体的には、転送制御回路ＴＣは、シフトレジスターＳＦＲ、ＳＦＴの受信タイミング・送信タイミングを制御する。また、転送制御回路ＴＣは、受信バッファＢＦＲ、送信バッファＢＦＴの受信データ・送信データの転送タイミングを制御する。
【００７１】
なお、通信回路４０は、調歩同期方式のシリアルデータＳＩＮ、ＳＯＵＴとして、スタートビット、データビット、ストップビットを送受信してもよく、パリティービット等の付加ビットをさらに付加して送受信してもよい。
【００７２】
図９に、タイマーの詳細な構成例を示す。図９に示すタイマー５０は、レジスターＲＧＴ、カウンター制御回路ＣＣＴ、カウンターＣＮＴを含む。
【００７３】
レジスターＲＧＴには、後述する通信速度設定情報ＴＲ、ＴＦＭＤが制御回路３０から設定される。また、レジスターＲＧＴには、タイマー５０の動作を制御するための設定値（制御信号、例えばカウント開始・停止を指示する信号）が設定される。カウンター制御回路ＣＣＴは、レジスターＲＧＴの設定値に基づいてカウンターＣＮＴを制御する。また、カウンター制御回路ＣＣＴは、レジスターＲＧＴからの通信速度設定情報ＴＲ、ＴＦＭＤとカウンターＣＮＴからのカウント値とを受けて、タイミング信号ＴＳＩＧを生成する。カウンターＣＮＴは、カウンター制御回路からの指示に基づいて、内蔵クロック生成回路１０からのクロックＣＬＫのサイクル数をカウントする。
【００７４】
図１０に、タイマーの信号波形例を示す。なお以下では、タイミング信号ＴＳＩＧに生成されるパルスは、１６パルスでシリアルデータの１ビットの期間に相当するものとする。但し本発明では、タイミング信号ＴＳＩＧに生成されるパルスが、他のパルス数でシリアルデータの１ビットの期間に相当してもよい。
【００７５】
図１０のＡ１に示すように、カウンターＣＮＴによりカウント値０〜カウント値ＴＲまでカウントされる。Ａ２に示すように、カウント値がＴＲのとき、タイミング信号ＴＳＩＧに第１のパルスが生成される。同様にタイミング信号ＴＳＩＧに第２〜第１５のパルスが生成される。そして、Ａ３に示すように、カウンターＣＮＴによりカウント値０〜カウント値ＴＲ＋ＴＦＭＤまでカウントされる。Ａ４に示すように、カウント値がＴＲ＋ＴＦＭＤのとき、タイミング信号ＴＳＩＧに第１６のパルスが生成される。
【００７６】
ここで、通信速度設定情報ＴＲ、ＴＦＭＤは、上式（２）で説明したサイクル数Ｘに基づいて求められる。具体的には、サイクル数Ｘは、シリアルデータの１ビットの期間に相当するクロックＣＬＫのサイクル数であることから、下式（３）が成り立つ。
【００７７】
Ｘ＝１６（ＴＲ＋１）＋ＴＦＭＤ      ・・・  （３）
従って、通信速度設定情報ＴＲ、ＴＦＭＤは、下式（４）、（５）により求められる。ここで、関数ｉｎｔは、小数点以下を切り捨てて整数値を求める関数である。また、関数ｍｏｄは、下式（５）の場合、Ｘを１６で除算した余りを求める関数である。
【００７８】
ＴＲ＝ｉｎｔ（Ｘ／１６−１）      ・・・  （４）
ＴＦＭＤ＝ｍｏｄ（Ｘ，１６）      ・・・  （５）
このようにして、通信速度設定情報ＴＲ、ＴＦＭＤが設定され、通信速度設定情報ＴＲ、ＴＦＭＤに基づいてタイミング信号ＴＳＩＧが生成される。これにより、クロックＣＬＫの周波数バラツキに依存することなく、所望の通信速度に対応するタイミング信号ＴＳＩＧを生成できる。
【００７９】
図１１（Ａ）、図１１（Ｂ）に、シリアルデータ転送処理の信号波形例を示す。図１１（Ａ）には、受信時の信号波形例を示し、図１１（Ｂ）には、送信時の信号波形例を示す。なお、以下ではスタートビットがＬレベル（広義には、第１の論理レベル）であるものとする。
【００８０】
図１１（Ａ）のＢ１に示すように、シリアルデータＳＩＮのスタートビットの立ち下がりが検出されると、タイミング信号ＴＳＩＧが８パルス分カウントされ、Ｂ２に示すように、シフトクロックＳＣＫＲにパルスが生成される。そして、タイミング信号ＴＳＩＧが１６パルス分カウントされ、Ｂ３に示すように、シフトクロックＳＣＫＲにパルスが生成される。このようにしてシフトクロックＳＣＫＲが生成され、シフトクロックＳＣＫＲのパルスによりシフトレジスターにシリアルデータＳＩＮが取り込まれる。ストップビットが検出されると、シリアルデータＳＩＮの取り込みが停止される。
【００８１】
図１１（Ｂ）のＣ１に示すように、送信開始時においてシフトクロックＳＣＫＴにパルスが生成され、Ｃ２に示すように、スタートビットが送信される。Ｃ３に示すように、タイミング信号ＴＳＩＧの１６パルス後にシフトクロックＳＣＫＴにパルスが生成され、Ｃ４に示すように、データビットが送信される。同様に、タイミング信号ＴＳＩＧの１６パルス毎にシフトクロックＳＣＫＴにパルスが生成され、パルス毎にデータビットが送信される。そして、データビットの送信が終了するとストップビットが送信される。
【００８２】
このようにして、タイミング信号ＴＳＩＧに基づいてシフトクロックＳＣＫＲ、ＳＣＫＴが生成され、シフトクロックＳＣＫＲ、ＳＣＫＴに基づいてシリアルデータ転送処理が行われる。これにより、クロックＣＬＫの周波数バラツキに依存することなく、所望の通信速度で通信できる。
【００８３】
５．内蔵クロック生成回路
図１２に、内蔵クロック生成回路の構成例を示す。図１２に示す構成例は、ＮＡＮＤ回路ＮＡ、インバーターＩＮ１〜ＩＮ３、キャパシターＣＡＰ、抵抗素子ＲＥＳを含む。この構成例は、奇数段の反転論理回路の出力がＣＲ回路で帰還されたリングオシレーターである。
【００８４】
具体的には、ＮＡＮＤ回路ＮＡの第１の入力端子にはノードＮ１が接続され、ＮＡＮＤ回路ＮＡの第２の入力端子にはノードＣＯＮＴＲＯＬが接続され、ＮＡＮＤ回路ＮＡの出力端子にはノードＮ２が接続される。インバーターＩＮ１の入力端子にはノードＮ２が接続され、インバーターＩＮ２の出力端子にはノードＮ３が接続される。インバーターＩＮ２の入力端子にはノードＮ３が接続され、インバーターＩＮ２の出力端子にはノードＮ４が接続される。インバーターＩＮ３の入力端子にはノードＮ４が接続され、インバーターＩＮ３の出力端子には出力ノードＣＫＱが接続される。キャパシターＣＡＰは、ノードＮ１とノードＮ３の間に設けられる。抵抗素子ＲＥＳは、ノードＮ１とノードＮ４の間に設けられる。
【００８５】
この構成例の内蔵クロック生成回路は、キャパシターＣＡＰの容量値と抵抗素子ＲＥＳの抵抗値により設定される周波数で発振し、発振により生成されたクロックを出力ノードＣＫＱに出力する。ノードＣＯＮＴＲＯＬには、ＣＰＵ等（例えば、後述する図１３（Ａ）のＣＰＵ１７０）から、発振をオン・オフ制御するための制御信号が供給される。ノードＣＯＮＴＲＯＬにＬレベル（広義には、第１の論理レベル）の制御信号が供給されると発振が停止し、ノードＣＯＮＴＲＯＬにＨレベル（広義には、第２の論理レベル）の制御信号が供給されると発振する。
【００８６】
６．集積回路装置の詳細な構成例
図１３（Ａ）、図１３（Ｂ）に、集積回路装置の詳細な構成例として、マイクロコンピューターの構成例を示す。
【００８７】
図１３（Ａ）に示すマイクロコンピューター１００は、水晶発振回路１１０、ＣＲ発振回路１２０（内蔵クロック生成回路）、クロックセレクター１３０、測定回路１４０、通信回路１５０、制御回路１６０、ＣＰＵ１７０を含む。この構成例では、制御回路１６０に含まれるＣＰＵ１７０が通信速度設定情報を演算する。
【００８８】
具体的には、クロックセレクター１３０は、水晶発振回路１１０からのクロックとＣＲ発振回路１２０からのクロックのいずれかを出力する。
【００８９】
測定回路１４０は、水晶発振回路１１０からのクロックを基準クロックとして受け、ＣＲ発振回路１２０からのクロックの周期情報を測定する。例えば、測定回路１４０は、マイクロコンピューター１００の立ち上げ時に周期情報の測定を行う。あるいは、測定回路１４０は、通信毎に周期情報の測定を行う。
【００９０】
通信回路１５０は、クロックセレクター１３０からのクロックを受けて、シリアルデータ転送処理（外部通信処理）を行う。具体的には、通信回路１５０は、ＣＲ発振回路１２０からのクロックを受けて、測定回路からの通信速度設定情報に基づいてシリアルデータ転送処理を行う。あるいは、通信回路１５０は、水晶発振回路１１０からのクロックを受けてシリアルデータ転送処理を行う。シリアルデータ転送処理の送受信データは、ＣＰＵバス１８０を介してＣＰＵ１７０との間で転送される。
【００９１】
制御回路１６０は、ＣＰＵバス１８０を介して測定回路１４０と通信回路１５０の制御を行う。具体的には、制御回路１６０は、ＣＰＵバス１８０を介して測定回路１４０から周期情報を取得する。そして、ＣＰＵ１７０が、その周期情報から通信速度設定情報を演算する。制御回路１６０は、ＣＰＵバス１８０を介して通信速度設定情報を通信回路１５０に設定する。制御回路１６０及びＣＰＵ１７０は、クロックセレクター１３０からのクロックにより動作する。
【００９２】
図１３（Ｂ）に示すマイクロコンピューター１００は、水晶発振回路１１０、ＣＲ発振回路１２０（内蔵クロック生成回路）、クロックセレクター１３０、測定回路１４０、通信回路１５０、制御回路２２０、演算回路２３０、ＣＰＵ２１０を含む。この構成例では、制御回路２２０に含まれる演算回路２３０が通信速度設定情報を演算する。
【００９３】
具体的には、制御回路２２０は、測定回路１４０から周期情報を取得する。そして、演算回路２３０は、その周期情報から通信速度設定情報を演算する。制御回路１６０は、求められた通信速度設定情報を通信回路１５０に設定する。ＣＰＵ２１０は、ＣＰＵバス１８０を介して、シリアルデータ転送処理の送受信データを通信回路１５０に転送する。また、ＣＰＵ２１０は、ＣＰＵバス１８０を介して、制御回路２２０の動作を制御する。
【００９４】
なお本発明では、上記のようにＣＰＵ２１０が集積回路装置の内部に設けられ、集積回路装置としてマイクロコンピューターが構成されてもよく、ＣＰＵ２１０が集積回路装置の外部に設けられ、集積回路装置としてシリアル通信回路（例えば、ＵＡＲＴ）が構成されてもよい。
【００９５】
ところで、データ信号とは別に同期信号を送信するための信号線を設けない通信方式においては、送信側と受信側の通信速度を所定の精度で一致させておかないと正常にデータ転送できないという課題がある。例えば、図１等で説明した比較例において、発振周波数に個体差があるＣＲ発振回路を用いて調歩同期方式のシリアルデータ転送処理を行うと、個体によっては正常にデータ転送できなくなってしまう。
【００９６】
この点、本実施形態によれば、図３等で説明したように、内蔵クロック生成回路１０がクロックＣＬＫを生成し、通信回路４０がそのクロックＣＬＫを受けて外部通信処理を行い、測定回路２０がそのクロックＣＬＫの周期情報を基準クロックＢＣＬＫに基づいて測定し、制御回路３０が、測定回路２０により測定された周期情報に基づいて通信速度設定情報を通信回路４０に設定する。
【００９７】
本実施形態によれば、測定回路がクロックの周期情報を基準クロックに基づいて測定することで、内蔵クロック生成回路からのクロックの周期情報を取得できる。また、本実施形態によれば、制御回路が、測定回路により測定された周期情報に基づいて通信速度設定情報を通信回路に設定することで、内蔵クロック生成回路からのクロックの周期情報に基づいて通信速度設定情報を設定できる。これにより、内蔵クロック生成回路が生成するクロックの周波数に個体差がある場合であっても、所望の通信速度の外部通信処理を実現できる。これにより、送信側と受信側の通信速度を所定の精度で一致させ、正常にデータ転送を行うことができる。
【００９８】
ここで、図１等で説明した比較例では、集積回路装置の製造バラツキによる発振周波数の個体差を避けるため、セラミック発振回路からのクロックによりシリアルデータ転送処理を行っている。そのため、比較例では、外付けのセラミック発振子を用いる必要があった。
【００９９】
この点、本実施形態によれば、内蔵クロック生成回路が生成するクロックの周波数に個体差がある場合であっても、所望の通信速度の外部通信処理を実現できる。そのため、セラミック発振回路等の外部通信処理用のクロック生成回路を用いる必要がなく、セラミック発振子等の外付け部品を省略することができる。
【０１００】
図４等で説明したように、本実施形態では、測定回路２０が第１のカウンター２２−１と第２のカウンター２２−２を含んでもよい。そして、第１のカウンター２２−１が、基準クロックＢＣＬＫのサイクル数をカウントし、基準クロックＢＣＬＫのｉサイクル分の期間を測定し、第２のカウンター２２−２が、基準クロックＢＣＬＫのｉサイクル分の期間においてクロックＣＬＫのサイクル数をカウントし、基準クロックＢＣＬＫのｉサイクル分の期間に相当するクロックＣＬＫのサイクル数を周期情報として取得してもよい。
【０１０１】
本実施形態によれば、第１のカウンターが、基準クロックのｉサイクル分の期間を測定し、第２のカウンターが、基準クロックのｉサイクル分の期間においてクロックのサイクル数をカウントする。これにより、基準クロックのｉサイクル分の期間に相当するクロックのサイクル数を周期情報として取得できる。このようにして、内蔵クロック生成回路からのクロックの周期情報を基準クロックに基づいて測定できる。
【０１０２】
また、図４等で説明したように、本実施形態では、周期情報として取得されたクロックＣＬＫのサイクル数をｎとし、基準クロックＢＣＬＫの周波数をｆｏヘルツとし、通信回路４０の通信速度をｊｂｐｓとするときに、制御回路３０は、通信速度ｊｂｐｓでの１ビットの期間に相当するクロックＣＬＫのサイクル数Ｘ＝（ｎ／ｉ）×ｆｏ×（１／ｊ）を求め、サイクル数Ｘに基づいて通信速度設定情報を設定してもよい。
【０１０３】
例えば本実施形態では、通信速度設定情報としてサイクル数Ｘが設定されてもよい。あるいは図１０等で説明したように、通信速度設定情報として、サイクル数Ｘ＝１６（ＴＲ＋１）＋ＴＦＭＤを満たすＴＲ、ＴＦＭＤが設定されてもよい。
【０１０４】
このように本実施形態によれば、所望の通信速度での１ビットの期間に相当するクロックのサイクル数を求め、求めたサイクル数に基づいて通信速度設定情報を設定する。このようにすれば、測定回路により測定された周期情報に基づいて通信速度設定情報を通信回路に設定できる。
【０１０５】
図６等で説明したように、本実施形態では、第１のカウンター２２−１が、制御回路３０からの指示を受けてカウントを開始し、第１の割り込み信号を発生し、第１の割り込み信号の発生後に基準クロックＢＣＬＫのｉサイクルをカウントし、第２の割り込み信号を発生してもよい。そして、制御回路３０が、第１の割り込み信号を受けてスタート指示信号を第２のカウンター２２−２に出力し、第２の割り込み信号を受けてストップ指示信号を第２のカウンター２２−２に出力してもよい。第２のカウンター２２−２は、スタート指示信号を受けてカウントを開始し、ストップ指示信号を受けてカウントを終了し、カウント値を周期情報として制御回路３０に出力してもよい。
【０１０６】
このようにすれば、第１のカウンターが、第１の割り込み信号の発生後に基準クロックのｉサイクルをカウントし、第２の割り込み信号を発生することで、基準クロックのｉサイクル分の期間を測定できる。また、制御回路が、第１、第２の割り込み信号を受けてスタート・ストップ指示信号を出力することで、第２のカウンターが、そのスタート・ストップ指示信号を受けてカウントを開始・終了できる。これにより、基準クロックのｉサイクル分の期間においてクロックのサイクル数をカウントできる。そして、第２のカウンターがカウント値を制御回路に出力することで、基準クロックのｉサイクル分の期間に相当するクロックのサイクル数を周期情報として取得できる。
【０１０７】
ここで、本実施形態では、通信回路が調歩同期方式のシリアル通信回路により構成されてもよい。例えば、図８等で説明した通信回路４０のように、タイマー５０からのタイミング信号ＴＳＩＧを受けて調歩同期方式のシリアルデータ転送処理を行うシリアル通信回路により構成されてもよい。
【０１０８】
本実施形態によれば、このように通信回路が調歩同期方式のシリアル通信回路により構成される場合にも、通信速度設定情報が設定されることで正常にデータ転送を行うことができる。
【０１０９】
また、本実施形態では、内蔵クロック生成回路が、キャパシターの容量値と抵抗素子の抵抗値とにより発振周波数が設定されるＣＲ発振回路で構成されてもよい。例えば、図１２で説明した内蔵クロック生成回路のように、キャパシターＣＡＰと抵抗素子ＲＥＳにより帰還されたリングオシレーターで構成されてもよい。
【０１１０】
本実施形態によれば、このように内蔵クロック生成回路がＣＲ発振回路で構成される場合にも、製造バラツキによる発振周波数の個体差に依存することなく所望の通信速度で外部通信処理できる。
【０１１１】
また、本実施形態では、基準クロックが外部入力クロックであってもよい。例えば図１３（Ａ）に示すように、基準クロックが、外部の水晶振動子ＸＴにより発振する水晶発振回路１１０から供給されるクロックであってもよい。
【０１１２】
このようにすれば、集積回路装置の製造バラツキによって周波数がバラつかない基準クロックを用いて、内蔵クロック生成回路からのクロックの周波数情報を測定できる。これにより、製造バラツキによる周波数の個体差に依存することなく、内蔵クロック生成回路からのクロックによりシリアルデータ転送処理できる。
【０１１３】
また、本実施形態では、基準クロックがクロックより周波数精度の高いクロックであってもよい。例えば、図１３（Ａ）に示すように、内蔵のＣＲ発振回路１２０からクロックが供給され、ＣＲ発振回路１２０よりも発振周波数精度の高い水晶発振回路１１０から基準クロックが供給されてもよい。
【０１１４】
このように、基準クロックの周波数精度が、内蔵クロック生成回路が生成するクロックの周波数精度より高いことで、内蔵クロック生成回路が生成するクロックの周期情報を正確に測定できる。これにより、内蔵クロック生成回路が生成するクロックの周波数に製造バラツキがある場合にも、高精度な通信速度で外部通信処理できる。
【０１１５】
ここで、図１３（Ａ）等で説明したように、本実施形態では、制御回路１６０がＣＰＵ１７０を有し、ＣＰＵ１７０が周期情報に基づいて通信速度設定情報を求めてもよい。
【０１１６】
このようにすれば、制御回路がＣＰＵを含むことで、測定回路により測定された周期情報に基づいて通信速度設定情報を演算処理できる。
【０１１７】
あるいは、図１３（Ｂ）等で説明したように、本実施形態では、制御回路２２０が演算回路２３０を有し、演算回路２３０が周期情報に基づいて通信速度設定情報を求めてもよい。
【０１１８】
このようにすれば、制御回路が演算回路を含むことで、測定回路により測定された周期情報に基づいて通信速度設定情報を演算処理できる。また、ＣＰＵとは別に演算回路を設けることで、プログラムに依らず演算回路により自動的に通信速度設定情報を演算できる。
【０１１９】
７．電子機器
図１４に、本実施形態の集積回路装置が適用される電子機器の構成例を示す。図１４には、電子機器の構成例として時計の構成例を示す。但し本発明では、リモコン等の他の電子機器にも本実施形態の集積回路装置を適用できる。
【０１２０】
図１４に示す時計３００（電子機器）は、マイクロコンピューター３００（集積回路装置）、電気光学パネル３３０（例えば、液晶パネル）、操作部３４０を含む。
【０１２１】
マイクロコンピューター３００は、通信回路３２０を介してＰＣ３５０（外部機器）とのシリアルデータ転送処理を行う。例えば、マイクロコンピューター３００は、ＰＣ３５０からスケジュールデータを受信する。マイクロコンピューター３００は、さらにドライバー（表示ドライバー）を含むことができる。そして、マイクロコンピューター３００は、ドライバーにより電気光学パネル３３０を駆動する。例えば、電気光学パネル３３０には、時間や、受信されたスケジュールデータが表示される。操作部３４０は、操作ボタン等からの操作入力情報をマイクロコンピューター３００に出力する。
【０１２２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（外部通信処理、通信回路、集積回路装置等）と共に記載された用語（シリアルデータ転送処理、シリアル通信回路、マイクロコンピューター等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また内蔵クロック生成回路、測定回路、通信回路、制御回路、集積回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２３】
１０  内蔵クロック生成回路、２０  測定回路、２２−１  第１のカウンター、
２２−２  第２のカウンター、３０  制御回路、４０  通信回路、５０  タイマー、
１００  集積回路装置、１１０  水晶発振回路、１２０  ＣＲ発振回路、
１３０  クロックセレクター、１７０  ＣＰＵ、１８０  ＣＰＵバス、
２２０  制御回路、３００  電子機器、３３０  電気光学パネル、３４０  操作部、
３５０  ＰＣ、
ＣＬＫ  クロック、ＢＣＬＫ  基準クロック、ＴＳＩＧ  タイミング信号、
ＴＲ，ＴＦＭＤ  通信速度設定情報、ＳＩＮ，ＳＯＵＴ  シリアルデータ、
ＣＡＰ  キャパシター、ＲＥＳ  抵抗素子、ＸＴ  水晶振動子
【図１】
2010183346.tif 000003
【図２】
2010183346.tif 000004
【図３】
2010183346.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010183346.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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