(57)【要約】【課題】ＦＦＳモードの液晶表示装置において、半透過マスクを用いることなくフォトリソグラフィー工程数を削減することができる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置を提供すること【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、ゲート配線４３を覆うゲート絶縁膜１１上に形成されたソース配線４４と、ゲート絶縁膜１１上に形成され、ドレイン電極５の下のほぼ全面と、ソース電極４の下のほぼ全面と、ソース配線４４の下のほぼ全面と、ゲート電極の対面とに配設された半導体層２と、ドレイン電極５の上に直接重なり形成された画素電極６と、ソース電極４及びソース配線４４の上に、画素電極６と同じ層によって直接重なり形成された透明導電パターン６ａと、画素電極６及び透明導電パターン６ａを覆う層間絶縁膜１２上に形成され、画素電極６との間でフリンジ電界を発生させる対向電極８と、を備えるものである。【選択図】  図２
2010191410.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、
基板上に形成され、前記薄膜トランジスタのゲート電極と接続するゲート配線と、
前記ゲート電極及び前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と接続するソース配線と、
前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのドレイン電極の下のほぼ全面と、前記ソース電極の下のほぼ全面と、前記ソース配線の下のほぼ全面と、前記ゲート電極の対面とに配設された半導体層と、
前記ドレイン電極の上に直接重なり形成され、前記ドレイン電極と電気的に接続する画素電極と、
前記ソース電極及び前記ソース配線の上に、前記画素電極と同じ層によって直接重なり形成された透明導電パターンと、
前記画素電極及び前記透明導電パターンを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素電極との間でフリンジ電界を発生させる対向電極と、を備える薄膜トランジスタアレイ基板。
【請求項２】
前記対向電極は、前記ソース配線及び前記ソース配線上の前記透明導電パターンと一定の領域において重なり合うように形成され、前記ソース配線を挟んで隣接する画素の前記対向電極と接続する請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記ソース配線及び前記ソース配線上の前記透明導電パターンと重なり合う領域の前記対向電極は、前記ソース配線及び前記ソース配線上の前記透明導電パターンの幅より幅広に形成されている請求項２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記対向電極は、前記ゲート配線を挟んで隣接する画素の前記対向電極と接続するように形成されている請求項１乃至３のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ゲート配線と同じ層に形成された共通配線をさらに備え、
前記対向電極は、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するコンタクトホールを介して前記共通配線と電気的に接続する請求項１乃至４のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記ソース電極と前記半導体層との間、前記ドレイン電極と前記半導体層との間、及び前記ソース配線と前記半導体層との間に形成されたオーミックコンタクト膜をさらに有し、
前記オーミックコンタクト膜を介して前記半導体膜が前記ソース電極及び前記ドレイン電極と電気的に接続されている請求項１乃至５のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記画素電極及び前記透明導電パターンは、前記ゲート電極と対向する位置において、上面視で前記半導体層のパターン内側に配置されるように形成されている請求項１乃至６のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項８】
請求項１乃至７のいずれかに記載の薄膜トランジスタアレイ基板を有する液晶表示装置。
【請求項９】
薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
基板上に、前記薄膜トランジスタのゲート電極と、前記ゲート電極に接続するゲート配線とを形成する工程と、
前記ゲート電極及び前記ゲート配線を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、半導体層と、オーミックコンタクト膜と、金属膜とをこの順に成膜する工程と、
前記金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる前記半導体層上で連結した状態の前記薄膜トランジスタのソース電極及びドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、
パターニングされた前記金属膜をマスクとして、前記半導体層と前記オーミックコンタクト膜とをエッチングする工程と、
前記金属膜の上に直接重なる透明導電膜を成膜し、前記透明導電膜をパターニングして、前記ドレイン電極の上に直接重なる画素電極と、前記ソース電極及び前記ソース配線の上に直接重なり配設される透明導電パターンとを形成する工程と、
前記画素電極及び前記透明導電パターンをマスクとして、前記金属膜と前記オーミックコンタクト膜とをエッチングし、前記薄膜トランジスタのチャネル領域となる前記半導体層を露出する工程と、
前記画素電極及び前記透明導電パターンを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記画素電極との間でフリンジ電界を発生させる対向電極を形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記対向電極の形成工程では、前記ソース配線及び前記ソース配線上の前記透明導電パターンと一定の領域において重なり合い、前記ソース配線を挟んで隣接する画素の前記対向電極と接続するように前記対向電極を形成する請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記ソース配線及び前記ソース配線上の前記透明導電パターンと重なり合う領域の前記対向電極は、前記ソース配線及び前記ソース配線上の前記透明導電パターンの幅より幅広に形成されている請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記対向電極の形成工程では、前記ゲート配線を挟んで隣接する画素の前記対向電極と接続するように前記対向電極を形成する請求項９乃至１１のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記ゲート電極及び前記ゲート配線を形成する工程において、隣接する前記ゲート配線間に共通配線をさらに形成し、
前記対向電極の形成工程では、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するコンタクトホールを介して前記共通配線と電気的に接続するように前記対向電極を形成請求項９乃至１２のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記画素電極及び前記透明導電パターンを形成する工程では、前記ゲート電極と対向する位置において、上面視で前記半導体層のパターン内側に配置されるように、前記画素電極及び前記透明導電パターンを形成する請求項９乃至１３のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置に関し、特に詳しくはフリンジフィールドスイッチングモードの液晶表示装置に用いられる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置に関する。
【背景技術】
【０００２】
フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）モードの液晶表示装置は、対向する基板間に狭持された液晶にフリンジ電界を印加して表示を行う表示方式である。ＦＦＳモードの液晶表示装置では、画素電極と対向電極とを透明導電膜により形成しているため、インプレーンスイッチング（In-Plane Switching：ＩＰＳ）モードより高い開口率及び透過率を得ることができる。
【０００３】
従来のＦＦＳモードの液晶表示装置では、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板を製造するのに、（１）対向電極、（２）ゲート電極、（３）半導体層、（４）ソース／ドレイン電極、（５）コンタクトホール、（６）画素電極の少なくとも６回の写真製版（フォトリソグラフィー）工程が必要である。そのため、一般的に５回のフォトリソグラフィー工程でＴＦＴアレイ基板を製造可能なＴＮ（Twisted Nematic）モードと比較して、製造コストが高くなるという問題がある。
【０００４】
このような問題に対して、例えば特許文献１に、半透過マスクを用いてフォトリソグラフィー工程数を削減するという提案がされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２３５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、半透過マスクを用いたフォトリソグラフィー工程は、通常のフォトリソグラフィー工程と比較して工程管理が複雑になり、安定した量産に対して課題がある。また、半透過マスクは一般的なマスクと比較して価格が高く、費用面での課題も併せ持っている。
【０００７】
本発明は、上記のような問題点を解決するためになされたものであり、ＦＦＳモードの液晶表示装置において、半透過マスクを用いることなくフォトリソグラフィー工程数を削減することができる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる薄膜トランジスタアレイ基板は、薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、基板上に形成され、前記薄膜トランジスタのゲート電極と接続するゲート配線と、前記ゲート電極及び前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と接続するソース配線と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのドレイン電極の下のほぼ全面と、前記ソース電極の下のほぼ全面と、前記ソース配線の下のほぼ全面と、前記ゲート電極の対面とに配設された半導体層と、前記ドレイン電極の上に直接重なり形成され、前記ドレイン電極と電気的に接続する画素電極と、前記ソース電極及び前記ソース配線の上に、前記画素電極と同じ層によって直接重なり形成された透明導電パターンと、前記画素電極及び前記透明導電パターンを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記画素電極との間でフリンジ電界を発生させる対向電極と、を備えるものである。
【０００９】
また、本発明にかかる薄膜トランジスタアレイ基板の製造方法は、薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、基板上に、前記薄膜トランジスタのゲート電極と、前記ゲート電極に接続するゲート配線とを形成する工程と、前記ゲート電極及び前記ゲート配線を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、半導体層と、オーミックコンタクト膜と、金属膜とをこの順に成膜する工程と、前記金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる前記半導体層上で連結した状態の前記薄膜トランジスタのソース電極及びドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、パターニングされた前記金属膜をマスクとして、前記半導体層と前記オーミックコンタクト膜とをエッチングする工程と、前記金属膜の上に直接重なる透明導電膜を成膜し、前記透明導電膜をパターニングして、前記ドレイン電極の上に直接重なる画素電極と、前記ソース電極及び前記ソース配線の上に直接重なり配設される透明導電パターンとを形成する工程と、前記画素電極及び前記透明導電パターンをマスクとして、前記金属膜と前記オーミックコンタクト膜とをエッチングし、前記薄膜トランジスタのチャネル領域となる前記半導体層を露出する工程と、前記画素電極及び前記透明導電パターンを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記画素電極との間でフリンジ電界を発生させる対向電極を形成する工程と、を備えるものである。
【発明の効果】
【００１０】
本発明によれば、ＦＦＳモードの液晶表示装置において、半透過マスクを用いることなくフォトリソグラフィー工程数を削減することができる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図３】実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図４】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。
【図５】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。
【図６】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。
【図７】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。
【図８】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。
【図９】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１０】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１１】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１２】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１３】実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。
【図１４】実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図１５】実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図１６】実施の形態３に係るＴＦＴアレイ基板の画素構成を示した平面図である。
【図１７】実施の形態３に係るＴＦＴアレイ基板の画素構成を示した断面図である。
【図１８】実施の形態４に係るＴＦＴアレイ基板のＴＦＴ部の構成を示す図である。
【図１９】実施の形態４に係るＴＦＴアレイ基板の一製造工程を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１３】
実施の形態１．
始めに、図１を用いて、本実施の形態１に係る液晶表示装置について説明する。図１は、実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態１に係る液晶表示装置は、ＴＦＴアレイ基板に画素電極と対向電極とが形成されたＦＦＳモードの液晶表示装置である。この液晶表示装置の全体構成については、以下に述べる実施形態１〜３で共通である。
【００１４】
本実施の形態１に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、表示領域４１では、画素４７がマトリクス状に配列される。
【００１５】
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００１６】
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００１７】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。さらに、画素電極は、スリットを有する共通電極（対向電極）と絶縁膜を介して対向配置されている。画素電極と対向電極との間には、表示電圧に応じたフリンジ電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。画素４７の詳細な構成については、後述する。
【００１８】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００１９】
画素電極と対向電極との間のフリンジ電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２０】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２１】
続いて、本実施の形態１に係る液晶表示装置の画素構成について、図２及び図３を用いて説明する。図２は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。図３は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。図２はＴＦＴアレイ基板の画素４７の１つを示している。図３（ａ）は図２のIIIA−IIIA断面図、図３（ｂ）は図２のIIIB−IIIB断面図、図３（ｃ）は図２のIIIC−IIIC断面図である。
【００２２】
図２及び図３において、ガラス等の透明な絶縁性の基板１上に、ＴＦＴ５０のゲート電極と接続するゲート配線４３が形成されている。ここでは、ゲート配線４３は、その一部がゲート電極を構成するように形成されている。ゲート配線４３は、基板１上において一方向に直線的に延在するように配設されている。また、基板１上には、複数の共通配線４３ａが、ゲート配線４３と同じ層によって形成されている。共通配線４３ａは、隣接するゲート配線４３間に配置されている。複数の共通配線４３ａは平行に設けられている。共通配線４３ａとゲート配線４３は互いに略平行となるように配設されている。ゲート配線４３及び共通配線４３ａは、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜によって形成されている。
【００２３】
ゲート配線４３及び共通配線４３ａを覆うように、第１の絶縁膜であるゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
【００２４】
ゲート絶縁膜１１の上には、半導体層２が形成されている。本実施の形態１では、ゲート配線４３及び共通配線４３ａに交差するように、半導体層２が直線状に形成されている。ここでは、例えばゲート配線４３及び共通配線４３ａに直交している。この半導体層２は、基板１上においてゲート配線４３と交差する方向に直線的に延在するように配設されている。半導体層２は、間隔を設けて複数配設されている。
【００２５】
半導体層２は、ゲート配線４３との交差部において分岐する。分岐した半導体層２は、ゲート配線４３に沿って延在され、さらに画素４７内へと延在される。ＴＦＴ５０の形成領域では、半導体層２がゲート絶縁膜１１を介してゲート電極の対面に設けられている。すなわち、ゲート配線４３との交差部から分岐した半導体層２のうち、ゲート電極と重複する部分が、ＴＦＴ５０を構成する活性領域として機能する。半導体層２の活性領域は、ここでは、ゲート配線４３と重なるようゲート絶縁膜１１の上に形成され、この半導体層２の活性領域と重複する領域のゲート配線４３がゲート電極となる。半導体層２は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成されている。
【００２６】
なお、ゲート配線４３と交差する方向に延在する直線状の半導体層２は、後述するソース配線４４の冗長配線として利用することができる。すなわち、この直線状の半導体層２は、ソース配線４４の形成領域に合わせて形成されるものであり、ソース配線４４が断線したような場合でも電気信号の途絶を防止することが可能である。
【００２７】
半導体層２の上に、導電性不純物がドーピングされたオーミックコンタクト膜３が形成されている。オーミックコンタクト膜３は、ＴＦＴ５０のチャネル領域を除く半導体層２上の略全面に配設されている。ゲート電極と重複する半導体層２のうち、オーミックコンタクト膜３に対応する半導体層２の領域は、ソース・ドレイン領域となる。具体的には、図３（ａ）中のゲート電極と重複する左側のオーミックコンタクト膜３に対応する半導体層２の領域がソース領域となる。そして、図３（ａ）中のゲート電極と重複する右側のオーミックコンタクト膜３に対応する半導体層２の領域がドレイン領域となる。このように、ＴＦＴ５０を構成する半導体層２の活性領域の両端にはソース・ドレイン領域が形成されている。そして、半導体層２のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層２のチャネル領域上には、オーミックコンタクト膜３は形成されていない。オーミックコンタクト膜３は、例えば、リン（Ｐ）等の不純物が高濃度にドーピングされた、ｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成されている。
【００２８】
オーミックコンタクト膜３の上に、ソース電極４、ドレイン電極５、及びソース配線４４が形成されている。具体的には、半導体層２のソース領域側のオーミックコンタクト膜３上に、ソース電極４が形成されている。そして、ドレイン領域側のオーミックコンタクト膜３の上に、ドレイン電極５が形成されている。このように、チャネルエッチ型のＴＦＴ５０が構成されている。そして、ソース電極４及びドレイン電極５は、半導体層２のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極４及びドレイン電極５は、オーミックコンタクト膜３と同様、半導体層２のチャネル領域上には形成されない。
【００２９】
ソース電極４は、半導体層２のチャネル領域の外側へ延在し、ソース配線４４と繋がっている。すなわち、ソース配線４４はソース電極４と接続している。ソース配線４４は、半導体層２の上にオーミックコンタクト膜３を介して形成され、基板１上においてゲート配線４３と交差する方向に直線的に延在するように配設されている。したがって、ソース配線４４は、ゲート配線４３との交差部において分岐してからゲート配線４３に沿って延在し、ソース電極４となる。ソース電極４、ドレイン電極５、及びソース配線４４は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜によって形成されている。
【００３０】
このように、本実施の形態１では、半導体層２は、ソース配線４４の下のほぼ全面と、ソース電極４の下のほぼ全面と、ドレイン電極５の下のほぼ全面と、ゲート電極の対面とに配設される構成となっている。そして、ここでは、ソース配線４４、ソース電極４、及びドレイン電極５と、半導体層２との間には、それぞれオーミックコンタクト膜３がさらに形成された構成となっている。
【００３１】
ドレイン電極５は、半導体層２のチャネル領域の外側へ延在し、画素電極６と電気的に接続している。本実施の形態１では、画素電極６は、ドレイン電極５上に直接重ねて形成されている。すなわち、画素電極６の下面（下側の表面）が、ドレイン電極５の上面（上側の表面）と直接接触するように形成されている。また、画素電極６は、ドレイン電極５上の略全面に形成されている。そして、画素電極６は、ドレイン電極５上から画素４７内へと延在され、図２及び図３に示すように、画素４７を構成するソース配線４４とゲート配線４３とに囲まれた領域の略全面に形成されている。すなわち、画素電極６は、その一部がドレイン電極５に重複するように配設されている。このとき、画素電極６のチャネル領域側のパターン端部が、ドレイン電極５のチャネル領域側のパターン端部と略同じ位置に配置されるように、重複配置されている。そのため、ドレイン電極５のチャネル領域側のパターン端部は、画素電極６に覆われていない。そして、画素電極６は、例えば、ドレイン電極５のチャネル領域側以外のパターン端部を覆うように形成されている。画素電極６は、ＩＴＯ等の第１の透明導電膜によって形成されている。
【００３２】
このように、画素電極６は、絶縁膜を介さずに、ソース電極４、ドレイン電極５、及びソース配線４４の上層に直接重ねて形成されている。このような構成により、画素電極６をドレイン電極５と電気的に接続するためのコンタクトホールが不要となる。これは、画素電極６の一部をドレイン電極５の上に直接重なるように配置することで、これらの間の電気的な接続を得ることができるからである。従って、ドレイン電極５と画素電極６の接続に対して、コンタクトホールを配置するエリアを設けることなく画素４７を構成することが可能となり、開口率を高くできる。
【００３３】
また、本実施の形態１では、画素電極６と同じ第１の透明導電膜によって、透明導電パターン６ａが形成されている。透明導電パターン６ａは、ソース電極４及びソース配線４４上の略全面に直接重ねて形成されている。透明導電パターン６ａは、例えばソース電極４及びソース配線４４を覆うように形成されている。ただし、ソース電極４のチャネル領域側のパターン端部は、透明導電パターン６ａに覆われていない。そのため、透明導電パターン６ａのチャネル領域側のパターン端部が、チャネル領域側のソース電極４のパターン端部と略同じ位置となる。透明導電パターン６ａ及び画素電極６は、互いに離間するように配設されている。また、透明導電パターン６ａと画素電極６とは、半導体層２のチャネル領域上には設けられていない。
【００３４】
このように、本実施の形態１では、第２の金属膜からなるソース電極４、ドレイン電極５、及びソース配線４４の上には、第１の透明導電膜からなる画素電極６又は透明導電パターン６ａが積層形成される構成となっている。ここでは、第１の透明導電膜によって形成されるパターンが、第２の金属膜で形成されたパターンのうち、ＴＦＴ５０のチャネル領域を除く全ての領域を完全に覆うように形成されている。これにより、表示信号を各画素４７に供給するためのソース配線４４を、第２の金属膜と第１の透明導電膜の２層の積層構造とすることができる。従って、ソース配線４４の断線の発生を抑制する効果がある。すなわち、ソース配線４４上に積層された透明導電パターン６ａは、ソース配線４４下の半導体層２と同様、ソース配線４４の冗長配線として利用することができる。そのため、ソース配線４４が断線したような場合でも表示信号の途絶を防止することが可能である。
【００３５】
画素電極６及び透明導電パターン６ａを覆うように、第２の絶縁膜である層間絶縁膜１２が設けられている。層間絶縁膜１２は、ＴＦＴ５０を覆っている。層間絶縁膜１２は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
【００３６】
そして、本実施の形態１では、層間絶縁膜１２の上に対向電極８が形成されている。対向電極８は、層間絶縁膜１２を介して画素電極６の対面に配設され、画素電極６との間にフリンジ電界を発生させるためのスリットが設けられている。このスリットは、図２に示すように、ソース配線４４と略並行に複数設けられている。スリットは、例えばゲート配線４３と交差する方向に直線状に設けられている。
【００３７】
対向電極８は、層間絶縁膜１２及びゲート絶縁膜１１を貫通するコンタクトホール１３を介して共通配線４３ａと電気的に接続されている。また、対向電極８は、ゲート配線４３を挟んで隣接する画素４７の対向電極８と接続するように形成されている。すなわち、対向電極８は、ゲート配線４３を挟んで隣接する画素４７の対向電極８とつながるように一体的に形成されている。具体的には、ゲート配線４３を挟んで隣接する画素４７の対向電極８は、連結部８ａでつながっている。この連結部８ａは、ゲート配線４３を乗り越えるように形成され、ゲート配線４３を挟んで隣接する画素４７の対向電極８同士を連結している。ここでは、対向電極８の連結部８ａは、ソース配線４４又はＴＦＴ５０と重複しない領域のゲート配線４３を跨ぐように形成されている。すなわち、対向電極８は、ゲート配線４３の少なくとも一部において重なり合うように形成されている。対向電極８は、ＩＴＯ等の第２の透明導電膜によって形成されている。
【００３８】
続いて、本実施の形態１における液晶表示装置の製造方法について、図４〜図１３を用いて説明する。図４〜図８は、実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した平面図である。また、図９〜図１３は、実施の形態１に係るＴＦＴアレイ基板の一製造工程を示した断面図である。図９〜図１３の各図において、（ａ）は図２のIIIB−IIIB断面に対応する箇所における断面図、（ｂ）は図２のIIIB−IIIB断面に対応する箇所における断面図、（ｃ）は図２のIIIC−IIIC断面に対応する箇所における断面図をそれぞれ示している。すなわち、これらの図は、図３の各図にそれぞれ対応する箇所における製造工程毎の断面図である。
【００３９】
まず初めに、ガラス等の透明な絶縁性の基板１上全面に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜を成膜する。例えば、スパッタ法や蒸着法などを用いて基板１全面に成膜する。その後、レジストを塗布して、塗布したレジストをフォトマスク上から露光し、レジストを感光させる。次に、感光させたレジストを現像して、レジストをパターニングする。以後、これら一連の工程をフォトリソグラフィー工程と呼ぶ。その後、このレジストパターンをマスクとしてエッチングし、フォトレジストパターンを除去する。以後、このような工程を微細加工技術と呼ぶ。これにより、図４及び図９に示すように、ゲート電極、ゲート配線４３、及び共通配線４３ａがパターニングされる。このように、第１のフォトリソグラフィー工程と微細加工技術によって、ゲート電極、ゲート配線４３、及び共通配線４３ａを形成する。
【００４０】
次に、ゲート電極、ゲート配線４３、及び共通配線４３ａを覆うように、ゲート絶縁膜１１となる第１の絶縁膜、半導体層２、及びオーミックコンタクト膜３をこの順に成膜する。例えば、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤなどを用いて、これらを基板１全面に成膜する。ゲート絶縁膜１１として、窒化シリコン、酸化シリコン等を用いることができる。なお、ゲート絶縁膜１１は、ピンホール等の膜欠損発生による短絡を防止するため、複数回に分けて成膜することが好ましい。半導体層２には、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜３には、リン（Ｐ）等の不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。
【００４１】
次に、本実施の形態１では、成膜したオーミックコンタクト膜３の上に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜をさらに成膜する。例えば、スパッタ法や蒸着法など用いて成膜する。その後、第２のフォトリソグラフィー工程及び微細加工技術により、第２の金属膜をパターニングする。これにより、ソース配線４４と、ソース配線４４から分岐してＴＦＴ５０の形成領域上へと延在する部分とが第２の金属膜によって形成される。このソース配線４４から分岐した部分は、ソース配線４４のゲート配線４３との交差部から分岐して画素４７内へと延在するように形成され、後の工程で分離されるソース電極４及びドレイン電極５を含む形状となっている。すなわち、この時点では、チャネル領域上に第２の金属膜が残存しており、ソース電極４とドレイン電極５とがつながったパターンとなっている。すなわち、第２の金属膜をパターニングすると、ＴＦＴ５０のチャネル領域となる半導体層２上で連結した状態のソース電極４及びドレイン電極５と、このソース電極４に接続するソース配線４４とが形成される。
【００４２】
続いて、パターニングされた第２の金属膜のパターン、もしくは第２の金属膜をパターニングする際に使用したレジストパターン（又は、第２の金属膜をパターニングする際に使用したレジストパターンを残した状態で）をマスクとして、オーミックコンタクト膜３及び半導体層２をエッチングする。これにより、図５及び図１０に示すように、第２の金属膜に覆われていない部分のオーミックコンタクト膜３及び半導体層２が除去される。このようにして、オーミックコンタクト膜３及び半導体層２をパターニングすることによって、オーミックコンタクト膜３及び半導体層２のパターニングを、ソース配線４４のパターニングに統合することができる。すなわち、１回のフォトリソグラフィー工程で、オーミックコンタクト膜３及び半導体層２のパターニングと、ソース配線４４のパターニングとを行うことが可能となる。
【００４３】
次に、これらの上からＩＴＯ等の第１の透明導電膜をスパッタ法等により基板１全面に成膜する。そして、第３のフォトリソグラフィー工程及び微細加工技術により、この第１の透明導電膜をパターニングする。本実施の形態１では、画素電極６の形成領域上と、ＴＦＴ５０のチャネル領域を除く第２の金属膜パターン上とに、第１の透明導電膜が残存するようにパターニングする。これにより、ソース配線４４上と、ソース配線４４から分岐した部分のうちソース電極４となる領域上とに、透明導電パターン６ａが形成される。また、ソース配線４４から分岐した部分のうちドレイン電極５となる領域上に一部が重なるように、画素電極６が形成される。第１の透明導電膜によって形成された透明導電パターン６ａ及び画素電極６は、後述するチャネルエッチの工程においてエッチングバリアパターンとして機能する。
【００４４】
続いて、画素電極６及び透明導電パターン６ａをマスクとして、第２の金属膜とチャネル領域上のオーミックコンタクト膜３をエッチングする。具体的には、画素電極６又は透明導電パターン６ａに覆われずに露出した部分の第２の金属膜をエッチングにより除去する。これにより、チャネル領域上の第２の金属膜が除去され、ソース電極４とドレイン電極５とが分離される。さらに、第２の金属膜を除去することによって表面に露出した、チャネル領域上のオーミックコンタクト膜３をエッチングにより除去する。これにより、図６及び図１１に示すように、ＴＦＴ５０のチャネル領域となる半導体層２が露出する。このように、本実施の形態１では、第１の透明導電膜によって形成された透明導電パターン６ａ及び画素電極６をエッチングバリアパターンとして用いて、チャネル領域上の第２の金属膜とオーミックコンタクト膜３とを除去することができる。
【００４５】
なお、上記説明では、画素電極６及び透明導電パターン６ａをマスクとしてエッチングを行ったが、画素電極６及び透明導電パターン６ａをパターニングする際に用いたレジストパターンをそのままマスクとして、第２の金属膜とオーミックコンタクト膜３のエッチングを行ってもよい。
【００４６】
続いて、これらの上から、層間絶縁膜１２となる第２の絶縁膜を成膜する。例えば、層間絶縁膜１２として窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などを用いて基板１全面に成膜する。これにより、画素電極６及び透明導電パターン６ａが層間絶縁膜１２に覆われる。また、半導体層２のチャネル領域が層間絶縁膜１２に覆われる。その後、第４のフォトリソグラフィー工程及び微細加工技術により、層間絶縁膜１２及びゲート絶縁膜１１にコンタクトホールを形成する。これにより、図７及び図１２に示すように、共通配線４３ａに到達するコンタクトホール１３が形成され、共通配線４３ａが一部露出する。なお、額縁領域４２では、走査信号駆動回路４５又は表示信号駆動回路４６と接続するための端子（不図示）がゲート配線４３又はソース配線４４と同じ層によって形成されている。そのため、第４のフォトリソグラフィー工程及び微細加工技術では、共通配線４３ａに到達するコンタクトホール１３とともに、これら端子に到達するコンタクトホールを層間絶縁膜１２及びゲート絶縁膜１１に形成する。
【００４７】
次に、層間絶縁膜１２の上に、ＩＴＯ等の第２の透明導電膜をスパッタ法等により基板１全面に成膜する。そして、第５のフォトリソグラフィー工程及び微細加工技術により、この第２の透明導電膜をパターニングする。これにより、図８及び図１３に示すように、層間絶縁膜１２を介して画素電極６の対面に、スリットを有する対向電極８が、コンタクトホール１３を介して共通配線４３ａと接続するように形成される。なお、額縁領域４２では、コンタクトホールを介してゲート端子と接続するゲート端子パッドが、対向電極８と同じ第２の透明導電膜によって形成される。同様に、コンタクトホールを介してソース端子と接続するソース端子パッドが対向電極８と同じ第２の透明導電膜によって形成される。
【００４８】
以上の工程を経て、本実施の形態１のＴＦＴアレイ基板が完成する。このように、本実施の形態１では、一般的な工程削減手法である半透過マスクを使用することなく、少なくとも（１）ゲート電極（第１の金属膜）、（２）ソース／ドレイン電極（第２の金属膜）、（３）画素電極及び透明導電パターン、（４）コンタクトホール、（５）対向電極の５回のフォトリソグラフィー工程でＴＦＴアレイ基板を形成することができる。これにより、フォトリソグラフィー工程数を一般的な液晶表示装置のＴＮモードのＴＦＴアレイ基板製造に要するフォトリソグラフィー工程数と同等とすることが可能となる。
【００４９】
特に、従来のＦＦＳモードの液晶表示装置において、ＴＦＴアレイ基板を製造するのに少なくとも必要な（１）対向電極、（２）ゲート電極（第１の金属膜）、（３）半導体層、（４）ソース／ドレイン電極（第２の金属膜）、（５）コンタクトホール、（６）画素電極の６回のフォトリソグラフィー工程のうち、（３）半導体層、（４）ソース／ドレイン電極（第２の金属膜）、（６）画素電極の３回のフォトリソグラフィー工程を、本実施の形態１では（２）第２の金属膜、（３）画素電極及び透明導電パターンの２回の通常のフォトリソグラフィー工程に集約することができる。従って、半透過マスクを用いることなく、ＦＦＳモードの液晶表示装置のＴＦＴアレイ基板を製造するのに必要なフォトリソグラフィー工程数を削減でき、製造コストを低減できる。
【００５０】
このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、ラビングなどの手法を用いて、液晶との接触面に一方向にミクロな傷をつける配向処理を施す。次に、基板周縁部にシール材を塗布して、ＴＦＴアレイ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合せる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等を用い、液晶注入口から液晶を注入する。そして、液晶注入口を封止する。このようにして形成した液晶セルの両面に偏光板を貼り付けて、駆動回路を接続した後、バックライトユニットを取り付ける。このようにして、本実施の形態１の液晶表示装置が完成する。
【００５１】
なお、本実施の形態１では、ゲート配線４３を挟んで隣接する画素４７間の対向電極８が連結するように形成されているとして説明をしたが、対向電極８の形状はこれに限定されるものではない。各画素４７に対応する対向電極８は、コンタクトホール１３を介して共通配線４３ａと電気的に接続されている。そのため、これら共通配線４３ａに同じ信号を印加すれば、ゲート配線４３を挟んで隣接する画素４７間の対向電極８が互いに離間されるように形成してもよい。
【００５２】
以上のように、本実施の形態１では、第２のフォトリソグラフィー工程で、第２の金属膜をパターニングして、チャネル領域でつながった形状のソース／ドレイン電極と、ソース配線４４とを形成する。そして、パターニングした第２の金属膜のパターンをマスクとして、オーミックコンタクト膜３と半導体層２とをエッチングする。その後、この上に直接重ねて第１の透明導電膜を成膜し、第３のフォトリソグラフィー工程で、パターニングした第１の透明導電膜をマスクとして、チャネル領域上の第２の金属膜とオーミックコンタクト膜３とをさらにエッチング除去している。これにより、半透過マスクを用いることなくＴＦＴアレイ基板の製造に必要なフォトリソグラフィー工程数を削減できる。従って、工程管理が複雑にならずに量産をより安定化することができるとともに、マスク費用を抑制することができる。
【００５３】
このようにして形成したＴＦＴアレイ基板は、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の下のほぼ全域（全面）に、オーミックコンタクト膜３を介して半導体層２が存在する。また、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の上のほぼ全域（全面）に直接重ねて、画素電極６、透明導電パターン６ａなどを構成する第１の透明導電膜が存在する。これにより、透明導電パターン６ａがソース配線４４上に積層された構成となり、ソース配線４４の冗長配線となる。従って、ソース配線４４が断線したとしても、表示信号の途絶を防止することができる。
【００５４】
実施の形態２．
本実施の形態２に係る液晶表示装置の画素構成について、図１４及び図１５を用いて説明する。図１４は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。図１５は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。図１４はＴＦＴアレイ基板の画素４７の１つを示している。図１５（ａ）は図１４のXVA−XVA断面図、図１５（ｂ）は図１４のXVB−XVB断面図、図１５（ｃ）は図１４のXVC−XVC断面図である。本実施の形態２では、対向電極８の形状が実施の形態１と異なるのみであり、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００５５】
本実施の形態２では、対向電極８は、ソース配線４４上に位置する透明導電パターン６ａを覆うように形成されている。具体的には、図１４及び図１５（ｂ）に示すように、層間絶縁膜１２を介してソース配線４４の対面には、ソース配線４４及び透明導電パターン６ａより幅の広い対向電極８が配設されている。対向電極８は、画素４７のソース配線４４と、この上に位置する透明導電パターン６ａの大部分を覆っている。すなわち、ソース配線４４と、この上に位置する透明導電パターン６ａのうち、ゲート配線４３と交差する部分を除く領域の大部分が、対向電極８と重なり合う。したがって、対向電極８は、ソース配線４４及びこの上に位置する透明導電パターン６ａと一定の領域において重なり合うように形成され、ソース配線４４を挟んで隣接する画素４７の対向電極８と接続する。この重なり合う領域の対向電極８は、ソース配線４４及びこの上に位置する透明導電パターン６ａの幅より幅広に形成されている。
【００５６】
なお、本実施の形態２では、実施の形態１と同様、図１４及び図１５に示すように、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の下のほぼ全域（全面）に、オーミックコンタクト膜３を介して半導体層２が存在している。また、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の上のほぼ全域（全面）に直接重ねて、画素電極６、透明導電パターン６ａなどを構成する第１の透明導電膜が存在している。
【００５７】
このような構成のＴＦＴアレイ基板は、第５のフォトリソグラフィー工程及び微細加工技術において、実施の形態１と異なる形状の対向電極８を形成すればよい。それ以外の製造工程については、実施の形態１と同様であるため、説明を省略する。
【００５８】
以上のように、本実施の形態２では、ソース配線４４とこの上に位置する透明導電パターン６ａの積層膜のうち、ゲート配線４３と交差する部分を除く領域の大部分をさらに覆うように、対向電極８を形成する。これにより、ソース配線４４と、ソース配線４４上の透明導電パターン６ａとから発生する漏れ電界を対向電極８によって効果的に遮蔽することができる。従って、ソース配線４４及びこの上に形成された透明導電パターン６ａからの漏れ電界により引き起こされるクロストークを低減することができる。また、実施の形態１と同様の効果を奏することができる。
【００５９】
実施の形態３．
本実施の形態３に係る液晶表示装置の画素構成について、図１６及び図１７を用いて説明する。図１６は、実施の形態３に係るＴＦＴアレイ基板の画素構成を示した平面図である。図１７は、実施の形態３に係るＴＦＴアレイ基板の画素構成を示した断面図である。図１６はＴＦＴアレイ基板の画素４７の１つを示している。図１７（ａ）は図１６のXVIIA−XVIIA断面図、図１７（ｂ）は図１６のXVIIB−XVIIB断面図である。
【００６０】
実施の形態１では、各画素４７の対向電極８には、各画素４７のコンタクトホール１３を介して電気的に接続された共通配線４３ａから信号が供給される構成であったが、本実施の形態３では、隣接する全ての画素４７でつながるように形成された対向電極８を介して表示領域４１の周辺部から対向電極８に信号が供給される構成としたものである。
【００６１】
具体的には、図１６に示すように、ゲート配線４３を挟んで隣接する画素４７の対向電極８は、連結部８ａでつながっている。この連結部８ａは、ゲート配線４３を乗り越えるように形成され、ゲート配線４３を挟んで隣接する画素４７の対向電極８同士を連結している。ここでは、対向電極８の連結部８ａは、ソース配線４４又はＴＦＴ５０と重複しない領域のゲート配線４３を跨ぐように形成されている。
【００６２】
また、ソース配線４４を挟んで隣接する画素４７の対向電極８が、連結部８ｂでつながっている。この連結部８ｂは、ソース配線４４を乗り越えるように形成され、ソース配線４４を挟んで隣接する画素４７の対向電極８同士を連結している。ここでは、実施の形態２と同様、対向電極８の連結部８ｂが、ソース配線４４とこの上に位置する透明導電パターン６ａの積層膜のうち、ゲート配線４３と交差する部分を除く領域の大部分を跨ぐように形成されている。
【００６３】
このように、対向電極８は、隣接する全ての画素４７の対向電極８と、平面的につながるように形成され、電気的に接続する。すなわち、表示領域４１内の全ての画素４７の対向電極８が電気的に接続された状態となる。そのため、比較的抵抗率の高い透明導電膜によって形成されているにもかかわらず、対向電極８の抵抗を低減することが可能となる。従って、本実施の形態３では、図１６に示すように、各画素４７の対向電極８に信号を供給するために配置された比較的抵抗率の低い非透過の共通配線４３ａを形成する必要がない。また、共通配線４３ａと接続を取るためのコンタクトホール１３を形成する必要がない。
【００６４】
なお、本実施の形態３では、実施の形態１と同様、図１６及び図１７に示すように、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の下のほぼ全域（全面）に、オーミックコンタクト膜３を介して半導体層２が存在している。また、ソース配線４４、ソース電極４、及びドレイン電極５などを構成する第２の金属膜の上のほぼ全域（全面）に直接重ねて、画素電極６、透明導電パターン６ａなどを構成する第１の透明導電膜が存在している。
【００６５】
このような構成のＴＦＴアレイ基板は、共通配線４３ａを第１のフォトリソグラフィー工程及び微細加工技術において形成しなくてもよい。また、各画素４７のコンタクトホール１３を第４のフォトリソグラフィー工程及び微細加工技術において形成しなくてもよい。ただし、表示領域４１の周辺部にはコンタクトホールを設けて、対向電極８に信号を供給する必要がある。そして、第５のフォトリソグラフィー工程及び微細加工技術において、実施の形態１と異なる形状の対向電極８を形成すればよい。それ以外の製造工程については、実施の形態１と同様であるため、説明を省略する。
【００６６】
以上のように、本実施の形態３では、対向電極８を隣接する画素間で繋がるように形成している。すなわち、対向電極８は、ソース配線４４及びゲート配線４３を跨いで隣接する画素の対向電極８と繋がって形成されている。よって、表示領域４１内の全画素４７の対向電極８が一体的に形成され、電気的に接続する。これにより、対向電極８の抵抗を低減することができ、非透過の共通配線４３ａを形成する必要がなくなり、開口率を向上することができる。また、実施の形態１と同様の効果を奏することができる。
【００６７】
実施の形態４．
本実施の形態４に係る液晶表示装置について、図１８を用いて説明する。図１８は、実施の形態４に係るＴＦＴアレイ基板のＴＦＴ部の構成を示す図である。図１８（ａ）は、実施の形態４に係るＴＦＴアレイ基板のＴＦＴ部の構成を示す平面図、図１８（ｂ）は図１８（ａ）のXVIIIB−XVIIIB断面図である。図１８はＴＦＴアレイ基板の各画素４７に設けられたＴＦＴ５０の１つを示している。本実施の形態４では、実施の形態１〜３と異なる構成のＴＦＴ５０がＴＦＴアレイ基板に設けられていて、それ以外の構成については実施の形態１〜３と同様であるため説明を省略する。
【００６８】
本実施の形態４では、図１８に示すように、ゲート配線４３上において、画素電極６と透明電極パターン６ａとが、半導体層２のパターン端部よりも内側に配置されるように形成されている。すなわち、実施の形態１〜３では、画素電極６と透明電極パターン６ａとが、ソース電極４及びドレイン電極５のチャネル領域側以外のパターン端部を覆うように形成されており、その下に設けられたオーミックコンタクト膜３を介して存在する半導体層２の端部と接する構成であった。一方、本実施の形態４では、画素電極６と透明電極パターン６ａとが、ソース電極４及びドレイン電極５のチャネル領域側以外のパターン端部を、チャネル領域側のパターン端部と同様、覆っていない。
【００６９】
そして、ゲート電極と対向する領域において、画素電極６のパターン端部がドレイン電極５のパターン端部と略同じ位置となっている。同様に、ゲート電極と対向する領域において、透明導電パターン６ａのパターン端部が、ソース電極４のパターン端部と略同じ位置となっている。このように、本実施の形態４のＴＦＴ５０は、第１の透明導電膜によって形成されている画素電極６及び透明導電パターン６ａが、ゲート電極上で半導体層２の端部と接さない構成としたものである。
【００７０】
ここで、半導体層２のパターン端部には導電性の残渣が存在する可能性が高く、画素電極６又は透明導電パターン６ａが、この半導体層２のパターン端部とゲート電極上で接すると、ＴＦＴ５０のオフ電流が増加することがある。これに対し、本実施の形態４では、画素電極６及び透明導電パターン６ａがゲート電極上で半導体層２の端部と接さない構成としているため、ＴＦＴ５０のオフ電流の増加を抑制することが可能である。
【００７１】
続いて、本実施の形態４における液晶表示装置の製造方法について、図１９を用いて説明する。図１９は、実施の形態４に係るＴＦＴアレイ基板の一製造工程を示す図である。図１９（ａ）は、画素電極及び透明導電パターンの形成後のＴＦＴ部を示す平面図、図１９（ｂ）は図１９（ａ）のXIVB−XIVB断面図である。本実施の形態４では、画素電極６及び透明導電パターン６ａの形成工程が実施の形態１〜３と異なっているのみで、それ以外の工程については実施の形態１〜３と同様であるため説明を省略する。
【００７２】
すなわち、基板１全面に成膜した第１の透明導電膜を、図１９に示すように、ゲート電極上の第２の金属膜パターン１４の端部を露出させる形でパターニングし、画素電極６及び透明導電パターン６ａを形成する。そして、このようにゲート電極上の第２の金属膜パターン１４の端部が露出した画素電極６及び透明導電パターン６ａを用いて、露出した部分の第２の金属膜及びオーミックコンタクト膜３をエッチングすればよい。
【００７３】
以上のように、本実施の形態４では、画素電極６及び透明電極パターン６ａが、ゲート電極と対向する位置において、上面視で半導体層２のパターン内側に配置されるように形成されている。これにより、画素電極６及び透明導電パターン６ａがゲート電極上で半導体層２の端部と接さない構成とすることができる。従って、ＴＦＴ５０のオフ電流の増加を抑制することができる。また、実施の形態１〜３と同様の効果を奏することができる。
【００７４】
なお、実施の形態１〜３では、対向電極８のスリットの方向がソース配線４４と平行な場合について例示的に説明したが、これに限るものではない。対向電極８のスリットの方向は、ソース配線４４と平行な方向だけでなく、任意の方向、または任意の異なる方向の組み合わせとしてもよい。また、対向電極８の形状は、スリット状のものに限定されるものではなく、例えば櫛歯状など、画素電極６との間でフリンジ電界を発生させることができるものであればよい。
【００７５】
また、実施の形態１〜３の画素構成におけるＴＦＴ５０は、実施の形態４で説明した構成のＴＦＴ５０と置き換えることが可能である。さらに言えば、本発明は、実施の形態１〜４で説明した構成のＴＦＴ５０を有するＴＦＴアレイ基板に限定されるものではなく、ドレイン電極５上に画素電極６が直接重なり形成される他の構成のＴＦＴ５０を有するＴＦＴアレイ基板に対して適用することができる。
【００７６】
以上の説明は、本発明の実施の形態の一例を説明するものであり、本発明が以上の実施の形態１〜４に限定されるものではない。また、当業者であれば、以上の実施の形態１〜４の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【符号の説明】
【００７７】
１  基板、２  半導体層、３  オーミックコンタクト膜、
４  ソース電極、５  ドレイン電極、６  画素電極、
６ａ  透明導電パターン、８  対向電極、
８ａ、８ｂ  連結部、１１  ゲート絶縁膜、
１２  層間絶縁膜、１３  コンタクトホール、１４  第２の金属膜パターン
４１  表示領域、４２  額縁領域、
４３  ゲート配線、４３ａ  共通配線、４４  ソース配線、
４５  走査信号駆動回路、４６  表示信号駆動回路、
４７  画素、４８、４９  外部配線、５０  ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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